(57)【特許請求の範囲】
【請求項１】
電気的に可変なＲＣ遅延線として機能するＳＯＩ半導体装置であって、埋め込み絶縁膜上に表面半導体層が積層されて構成されるＳＯＩ基板の表面半導体層により形成され、絶縁膜によって絶縁分離された抵抗体と、前記抵抗体上に絶縁膜を介して前記抵抗体と容量結合した制御電極とを備え、前記抵抗体及び前記抵抗体と前記制御電極との間に形成される容量により前記ＲＣ遅延線が構成され、前記抵抗体は、前記制御電極により部分空乏化されることにより形成された中性領域において電流が流れ、伝導方向における両端に高濃度第１導電型拡散層を有し、前記抵抗体の抵抗値が、前記抵抗体を構成する前記表面半導体層に含まれる不純物濃度と前記抵抗体の大きさとによって所定の値に設定されかつ前記制御電極の印加電圧により可変し、前記ＳＯＩ半導体装置の遅延時間が前記制御電極の印加電圧により可変するＳＯＩ半導体装置。
【請求項２】
前記抵抗体の伝導方向に対する両側壁が高濃度第２導電型拡散層により接合分離されてなる請求項１に記載の装置。
【請求項３】
前記高濃度第２導電型拡散層が互いに接続され、該接続された高濃度第２導電型拡散層が接地されてなり、前記高濃度第２導電型拡散層がＰ型である請求項２に記載の装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ半導体装置に関し、より詳細には、ＳＯＩ基板上に形成される電圧制御型のＳＯＩ半導体装置に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
一般に、抵抗とキャパシタとは、フィルタやＲＣ遅延線のようなアナログ信号を取り扱う電気回路に用いられる。抵抗としては、通常、集積回路においては、半導体基板中に形成された拡散層やポリシリコンによるゲート電極等の導電層を、受動抵抗として用いる。一方、キャパシタとしては、ＭＯＳトランジスタのゲート容量と接合容量とを誘電体によって分離された２枚の導電層間の容量等が用いられる。
【０００３】
例えば、図７（ａ）に示すように、ＭＯＳトランジスタが可変抵抗素子として使用されている。つまり、Ｐ型半導体基板３３上に形成されたゲート電極３０に電圧Ｖｃ、ソース／ドレイン領域となる拡散層３１に電圧Ｖｉ及びＶｏをそれぞれ印加し、（Ｖｏ−Ｖｉ）＜＜（Ｖｃ−Ｖｔｈ）となるようにゲート電圧Ｖｃを変化させることにより、チャネル３４の抵抗値を変化させることができる。なお、このように可変抵抗素子としてＭＯＳトランジスタを用いた場合には、ＭＯＳトランジスタは、ゲート電極３０と半導体基板３３との間に挟持されたゲート酸化膜３２により、キャパシタとしても使用することができる。よって、抵抗と容量とを結合させて、ＲＣ回路を構成させることができる。
【０００４】
また、特開平９−２３２５２２号公報には、図８に示すように、可変抵抗素子として、バルク半導体基板に形成された接合型ＦＥＴ（ＪＦＥＴ）４０を利用することが提案されている。つまり、ＪＦＥＴ４０のソース／ドレイン端子４１，４２間に抵抗素子４３を接続することにより、ＪＦＥＴのソース／ドレイン領域間のバイアス電圧に影響されずに、ゲートバイアス電圧の下で、ほぼ一定の抵抗値を示す可変抵抗素子として使用可能であることが記載されている。
【０００５】
しかし、上記従来の抵抗やキャパシタは、その抵抗値や容量値を電気的に調整することはできない。つまり、ＭＯＳトランジスタにおけるチャネルを用いた抵抗の値は、抵抗の表面や界面の欠陥によって影響を受ける反転層の移動度に依存し、また、これら抵抗及びキャパシタは、用いられる材料や回路の設計における物理的性質によって決定されるものであり、ある意味では受動的である。
さらに、ＭＯＳトランジスタのチャネルを抵抗として用いる場合、（Ｖｏ−Ｖｉ）＜＜（Ｖｃ−Ｖｔｈ）のためには、図７（ｂ）におけるＭＯＳトランジスタの電流と拡散層３１に印加する電圧（Ｖｏ−Ｖｉ）との関係及び以下の式
【０００６】
【数１】
0003722655.tif 000002
【０００７】
に示されているように、Ｉ−（Ｖｏ−Ｖｉ）曲線の線形を示す電圧の範囲は小さいために、抵抗の可変範囲が制限される。また、図８に示すＪＦＥＴ４０においても、同様に、Ｉ−（Ｖｏ−Ｖｉ）曲線の線形領域が狭い範囲に限定されるという課題がある。
【０００８】
本発明は、上記課題に鑑みなされたものであり、抵抗値の変化の幅を大きくとることができる可変抵抗素子、すなわち、電気的特性を制御することができる制御電極を組み込んだＳＯＩ半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明によれば、電気的に可変なＲＣ遅延線として機能するＳＯＩ半導体装置であって、埋め込み絶縁膜上に表面半導体層が積層されて構成されるＳＯＩ基板の表面半導体層により形成され、絶縁膜によって絶縁分離された抵抗体と、前記抵抗体上に絶縁膜を介して前記抵抗体と容量結合した制御電極とを備え、前記抵抗体及び前記抵抗体と前記制御電極との間に形成される容量により前記ＲＣ遅延線が構成され、前記抵抗体は、前記制御電極により部分空乏化されることにより形成された中性領域において電流が流れ、伝導方向における両端に高濃度第１導電型拡散層を有し、前記抵抗体の抵抗値が、前記抵抗体を構成する前記表面半導体層に含まれる不純物濃度と前記抵抗体の大きさとによって所定の値に設定されかつ前記制御電極の印加電圧により可変し、前記ＳＯＩ半導体装置の遅延時間が前記制御電極の印加電圧により可変するＳＯＩ半導体装置が提供される。
【００１１】
【発明の実施の形態】
本発明のＳＯＩ半導体装置は、ＳＯＩ基板に形成される、いわゆる可変抵抗素子として機能し得る装置であり、さらに、この半導体装置において形成される容量と接続されることによりＲＣ遅延線として機能し得る。
【００１２】
本発明において使用されるＳＯＩ基板は、通常支持基板上に、埋め込み絶縁膜、さらにその上に表面半導体層が形成されて構成されるものであり、例えば、結合ＳＯＩ（ＢＥＳＯＩ）、ＳＩＭＯＸ（Separation by Implantation of Oxygen）型基板等として用いられるものが挙げられる。
支持基板としては、例えば、シリコン、ゲルマニウム等の元素半導体基板、ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体、サファイア、石英、ガラス、プラスチック等の絶縁性基板等、種々の基板を使用することができる。なお、この支持基板として、上記支持基板上にトランジスタやキャパシタ等の素子又は回路等が形成された基板を使用してもよい。
【００１３】
埋め込み絶縁膜としては、例えばＳｉＯ2膜、ＳｉＮ膜等が挙げられる。この際の膜厚は、得ようとする半導体装置の特性、得られた半導体装置を使用する際の印加電圧の高さ等を考慮して適宜調整することができるが、例えば、５０〜４００ｎｍ程度が挙げられる。
表面半導体層は、通常、トランジスタを形成するための活性層として機能する半導体薄膜であり、本発明においては抵抗体そのものを構成する。この表面半導体層は、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体等による薄膜で形成することができる。なかでもシリコン薄膜が好ましい。
【００１４】
本発明の第１のＳＯＩ半導体装置においては、抵抗体は、表面半導体層によって構成されており、その周辺が絶縁膜によって絶縁分離されることにより、所定の抵抗値（Ω）を得るために、所定の不純物濃度、所定の大きさに設定されている。ここで、抵抗体の大きさとは、膜厚Ｔ、幅Ｗ及び長さＬａによって決定されるものであり、得ようとする抵抗値の大きさやデザインルールに応じて適宜設定することができる。例えば、８０〜２００ｎｍ程度の膜厚、１０〜１０００μｍ程度の幅、０．０１〜１０μｍ程度の長さが挙げられる。また、抵抗体の表面半導体層における不純物濃度は、特に限定されるものではないが、例えば、１〜５×１０17ｃｍ-3程度が挙げられる。この範囲の不純物濃度に設定することにより、抵抗体の比抵抗を０．０４〜０．２Ω・ｃｍ程度とすることができる。このような抵抗体の不純物濃度及び大きさに設定することにより、抵抗体の抵抗値を１〜１００ＭΩ／μｍ程度に制御することができる。
【００１５】
抵抗体は、その幅方向の両端に電極端子が接続されている。なお、電極端子との接続の際のコンタクト抵抗を低減するために、抵抗体の両端に、Ｐ型又はＮ型の不純物が高濃度に拡散した拡散層が形成されていてもよい。なお、電極端子に印加される電圧は、正又は負のいずれでもよいが、抵抗体の導電型がＰ型の場合には、負であることが適当である。この場合の電圧の大きさは、得ようとする抵抗値等を考慮して、適宜調整することができ、例えば、０〜５Ｖ程度が挙げられる。
【００１６】
抵抗体の周辺に形成される絶縁膜は、ＳｉＯ2やＳｉＮ等により形成することができる。この絶縁膜は、通常の半導体プロセスにおいて素子分離を行う方法等によって、形成することができる。
抵抗体の上には、絶縁膜を介して抵抗体と容量結合した制御電極が形成されていることが好ましい。ここでの絶縁膜の材料及び膜厚は特に限定されるものではなく、通常ＭＯＳトランジスタのゲート酸化膜として形成されるものと同様のものが挙げられる。
【００１７】
制御電極の材料及び膜厚は、特に限定されるものではなく、通常ＭＯＳトランジスタのゲート電極として形成されるものと同様のもの、例えば、ポリシリコン；Ｗ、Ｔａ、Ｔｉ、Ｍｏ等の高融点金属のシリサイド；これらシリサイドとポリシリコンとからなるポリサイド；その他の金属等、膜厚１５０ｎｍ〜３００ｎｍ程度が挙げられる。制御電極の大きさは、特に限定されるものではなく、所望の特性を得ることができる大きさを適宜選択して決定することができる。
【００１８】
制御電極には、所定の電圧Ｖｃが印加され、この印加電圧により、抵抗体を部分的に空乏化する。なお、制御電圧Ｖｃは正及び負のいずれでもよいが、通常、抵抗体の導電型がＰ型の場合には、制御電圧Ｖｃは正の電圧、Ｎ型の場合には、負の電圧が印加される。空乏化した領域の幅（深さ）Ｗｄは、制御電圧の印加電圧、抵抗体に含まれる不純物濃度、制御電極との容量結合の状態、ゲート酸化膜の膜厚等の種々のパラメータに依存して調整することができる。抵抗体を流れる電流は、部分空乏化により形成された中性領域を流れることとなるため、制御電極の印加電圧を調整することにより、抵抗体の抵抗値を可変させることができる。この場合の制御電極の印加電圧の大きさは、得ようとする抵抗値等を考慮して、適宜調整することができ、例えば、０〜５V程度が挙げられる。
【００１９】
本発明の第１のＳＯＩ半導体装置においては、制御電極が、表面半導体層（抵抗体）との間で容量結合しているため、抵抗体と組み合わせることにより、電気的に抵抗値を変化させることができ、さらには信号の遅延のタイミングを変化させることができるＲＣ遅延線として用いることができる。
【００２０】
また、本発明の第２のＳＯＩ半導体装置においては、抵抗体は、表面半導体層中に形成される。この場合の表面半導体層の膜厚は、得ようとする抵抗体の抵抗値等を考慮して適宜設定することができる。例えば、８０〜２００ｎｍ程度が挙げられる。また、表面半導体層における不純物濃度は、得ようとする抵抗値を実現することができるように設定することが好ましい。例えば、１〜５×１０17ｃｍ-3程度が挙げられる。この範囲の不純物濃度に設定することにより、表面半導体層の抵抗値を０．０４〜０．２Ω・ｃｍ程度に設定することができる。
【００２１】
抵抗体は、その幅方向（伝導方向）の両端に電極端子が接続されている。なお、電極端子との接続の際のコンタクト抵抗を低減するために、抵抗体の両端には、Ｎ型又はＰ型の不純物が高濃度に拡散した拡散層が形成されている。この場合の不純物濃度は、特に限定されるものではないが、例えば、１０20ｃｍ-3オーダ以上が挙げられる。なお、抵抗体の導電型がＮ型の場合には、これらの電極端子に印加される電圧Ｖｉ、Ｖｏは正であることが好ましい。この場合の電圧の大きさは、得ようとする抵抗値等を考慮して、適宜調整することができ、例えば、０〜５Ｖ程度が挙げられる。
【００２２】
また、幅方向と直交する方向における両側壁は、Ｐ型又はＮ型の不純物が高濃度に拡散した拡散層が形成されることにより、抵抗体が接合分離されている。この場合の不純物濃度は、特に限定されるものではないが、例えば、１０20ｃｍ-3オーダ以上が挙げられる。この拡散層は、互いに接続されて、接地されていることが好ましい。
【００２３】
なお、表面半導体層には、通常ＭＯＳトランジスタを素子分離するように、素子分離領域が形成されていてもよい。
抵抗体の上には、絶縁膜を介して抵抗体と容量結合した制御電極が形成される。ここでの絶縁膜及び制御電極の材料及び膜厚は上記したのと同様のものが挙げられる。この制御電極に印加される電圧により、抵抗体の抵抗値を可変させることができる。この場合の電圧の大きさは、得ようとする抵抗値等を考慮して、適宜調整することができ、例えば、０〜５Ｖ程度が挙げられる。
【００２４】
本発明の第２のＳＯＩ半導体装置においては、制御電極が、表面半導体層（抵抗体）との間で容量結合しており、この容量は接合容量と並列接続されている。これらの容量と、抵抗体と組み合わせることにより、電気的に抵抗値を変化させることができ、さらには信号の遅延のタイミングを変化させることができるＲＣ遅延線として用いることができる。
【００２５】
本発明のＳＯＩ半導体装置は、一般的なＭＯＳプロセス又はＣＭＯＳプロセス技術を通常の一連のプロセスとして、あるいは上記ＳＯＩ半導体装置を実現するために適当な修正を加えて用いることにより形成することができる。また、可変する抵抗の値は、上記のようなパラメータの他、プロセスに関連するパラメータに基づいて、任意に設計することができる。
以下に、本発明のＳＯＩ半導体装置及びその製造方法の実施の形態を図面に基づいて説明する。
【００２６】
実施の形態１
この実施の形態のＳＯＩ半導体装置である抵抗／ＲＣ遅延線は、図１（ａ）〜（ｃ）に示したように、シリコン基板１、埋め込み絶縁膜２及び表面シリコン層がこの順に積層されてなるＳＯＩ基板における表面シリコン層が、抵抗体４として構成されている。抵抗体４は、シリコン酸化膜２ａで、その周辺が完全に絶縁分離されている。抵抗体４上には、抵抗体４とはゲート酸化膜５により絶縁され、かつ容量結合した制御電極６が配置されている。抵抗体４は、その両端に２つの端子を有しており、各端子には、それぞれ電圧Ｖｉ及びＶｏが印加されている。また、制御電極６には電圧Ｖｃが印加されている。
【００２７】
抵抗体４は、制御電極６により部分空乏化されており、表面シリコン層に含有される不純物濃度Ｎａによって調整される比抵抗と、制御電極６の電圧Ｖｃによって誘導される空乏層の幅（深さ）Ｗｄとによって決定される抵抗値Ｒを有している。抵抗体４は、部分空乏化により形成された中性領域において、一方の端子から他方の端子へ電流が流れるが、抵抗体４の抵抗値は、制御電極６の印加電圧Ｖｃを変化させることにより、制御することができる。
また、このＳＯＩ半導体装置は、制御電極６と表面シリコン層との間で分布容量Ｃを有しており、その結果、抵抗体４に接続された２つの端子の間で、遅延時間を電圧Ｖｃによって制御することができる分布ＲＣ遅延線が構成されている。
【００２８】
上記のＳＯＩ半導体装置の抵抗値Ｒｂと制御電圧Ｖｃとの関係を、図２（ａ）に示す。なお、このＳＯＩ半導体装置においては、抵抗体４の幅Ｗ＝１００μｍ、抵抗体４の長さＬａ＝０．５μｍ、抵抗体４の不純物濃度Ｎａ＝３×１０17ｃｍ-3、抵抗体４の膜厚ＴＳｉ＝１５０ｎｍ、ゲート酸化膜５のＴｏｘ＝７ｎｍである。抵抗値Ｒｂは、Ｖｃが０Ｖから２Ｖに変化した時、２５ｋΩ〜４９ｋΩに変化する。
また、図２（ｂ）に示したように、ＲＣ遅延は、制御電圧Ｖｃが０．８Ｖ以上で増加しており、制御電極Ｖｃが０．６Ｖ以下では一定値として用いられる。
【００２９】
この実施の形態におけるＳＯＩ半導体装置によれば、抵抗体４は膜厚ＴＳｉの表面シリコン層で形成され、幅Ｗｄの空乏層を有することから、膜厚（ＴＳｉ−Ｗｄ）で表される中性領域を伝導チャネルとして、電流が流れる。よって、表面半導体層の表面や界面状態の影響を受けず、安定した抵抗値を与えることができる。また、伝導は、制御電極の印加電圧によって生じる反転層に依存しない。結果として、表面反転チャネルトランジスタの場合に生じる表面トラップ効果の影響を受けることなく、ノイズの増加を抑制することができる。さらに、リーク電流の通り道となる寄生接合がないため、リーク電流を防止することができる。
【００３０】
実施の形態２
この実施の形態のＳＯＩ半導体装置である抵抗／ＲＣ遅延線は、図３（ａ）、（ｂ）に示したように、部分空乏化されたＳＯＩＭＯＳデバイスにより構成される。
抵抗体１４は、Ｎ型シリコン基板１１、埋め込み絶縁膜１２及び表面シリコン層がこの順に積層されてなるＳＯＩ基板における表面シリコン層中に形成されてなる。抵抗体１４は、その上に配置する制御電極１６によって誘導される部分空乏化により形成され、チャネル長Ｗ、実効幅Ｌａの中性領域によって構成される。
【００３１】
制御電極１６は、抵抗体１４上においてゲート酸化膜１５により抵抗体１４から絶縁され、かつ容量結合している。
抵抗体１４は、その両端に高濃度Ｎ型拡散層１７からなる２つの端子を有しており、各端子には、それぞれ電圧Ｖｉ及びＶｏが印加され、この端子間において電流が流れる。また、制御電極１６には電圧Ｖｃが印加されている。さらに、抵抗体１４は、表面シリコン層に形成された高濃度Ｐ型拡散層であるソース／ドレイン領域１３により、その両側壁が接合分離されている。ソース／ドレイン領域１３は互いに接続され、接地されている。これにより、ＰＮ接合が順方向バイアスになることを防止することができる。
また、このＳＯＩ半導体装置は、制御電極１６と表面シリコン層との間の容量Ｃと接合容量とは並列に接続されている。その結果、抵抗体１４に接続された２つの端子の間で、遅延時間を電圧Ｖｃによって制御することができる分布ＲＣ遅延線が構成される。
【００３２】
上記のＳＯＩ半導体装置をＲＣ遅延線又は分布ＲＣローパスフィルタを用いた場合、ＲＣ遅延は、図４に示される挙動を示す。なお、このＳＯＩ半導体装置においては、Ｗ＝１００μｍ、Ｌａ＝０．５μｍ、Ｎａ＝３×１０17ｃｍ-3、ＴＳｉ＝１５０ｎｍ、Ｔｏｘ＝７ｎｍである。ＲＣ遅延は、制御電圧Ｖｃが１．５Ｖ以上で徐々に増加しており、制御電極Ｖｃが１．５Ｖ以下では一定値として用いられる。なお、この場合の接合容量は、Ｃｊ＝３．２×１０-7Ｆ／ｃｍ2になる。
【００３３】
また、上記のＳＯＩ半導体装置を、図５に示すように、パルスジェネレータ２０に接続した回路に用いた場合、遅延時間Ｔｄは、
Ｔｄ＝Ｒ・Ｃ・（０．３８＋０．６９・（Ｒｔ・Ｃｔ＋Ｒｔ＋Ｃｔ））
（ただし、全容量はＣ、抵抗はＲ、Ｒｔ＝Ｒｓ／Ｒ、Ｃｔ＝ＣＬ／Ｃ、Ｒｓはパルスジェネレータの入力インピーダンス、ＣＬは負荷容量を示す）
で表される。
【００３４】
なお、本発明におけるＲＣ遅延線は、一般的なＲＣ遅延線として利用することができる。その一例を図６（ａ）に示す。
パルスジェネレータから発生したパルスは、図６（ｂ）に示すように、ＲＣ遅延線を通ることにより遅延し、ＲＣ遅延線を通ったパルスと排他的論理ＯＲゲートとの接続により、デジタルパルス幅Ｔｏとして生成される。ＲＣ遅延線における抵抗の値を変化させることにより、デジタルパルス幅Ｔｏは調整可能となる。
【００３５】
【発明の効果】
本発明によれば、ＳＯＩ半導体装置である抵抗及びＲＣ線は、絶縁膜又は絶縁膜と接合とにより絶縁分離されることとなるため、リーク電流や周辺回路からのクロストーク効果、ノイズ等を有効に除去することができる。
また、本発明のＳＯＩ半導体装置における抵抗体は、制御電極によって部分空乏化されることにより形成される中性領域に電流が流れる構造であるため、半導体層の表面や絶縁膜との界面の状態に影響されることがないため、より安定な抵抗値を得ることが可能となる。
しかも、本発明のＳＯＩ半導体装置は、従来から一般的に行われているＭＯＳプロセス又はＣＭＯＳプロセスを用いて形成することができ、特別なプロセスを必要としないので、製造工程の煩雑化や製造コストの上昇を招くことなく実現することができる。
また、本発明のＳＯＩ半導体装置によれば、抵抗体と容量とを接続することができ、電圧によって制御することができるＲＣ遅延線を構成することができるため、パルス幅等を容易に制御することができるとともに、通常のＲＣ遅延線と同様の幅広い用途に応用することが可能となる。
【図面の簡単な説明】
【図１】本発明のＳＯＩ半導体装置の要部を示す概略斜視図、概略断面図及び回路図である。
【図２】図１のＳＯＩ半導体装置における抵抗と制御電圧との関係を示す図、ＲＣ遅延時間と制御電圧との関係を示す図である。
【図３】本発明の別のＳＯＩ半導体装置の要部を示す概略平面図及び概略断面図である。
【図４】図３のＳＯＩ半導体装置におけるＲＣ遅延時間と制御電圧との関係を示す図である。
【図５】図３のＳＯＩ半導体装置を用いたＲＣ遅延回路図である。
【図６】本発明のＳＯＩ半導体装置を用いたパルスジェネレータを示す回路図及び波形図である。
【図７】従来のＭＯＳトランジスタを示す要部の概略斜視図及び電圧−電流特性を示す図である。
【図８】従来のＪＥＦＴを可変抵抗素子として用いた場合の回路図である。
【符号の説明】
１、１１  シリコン基板（支持基板）
２、１２ 埋め込み絶縁膜
２ａ  シリコン酸化膜（絶縁膜）
４、１４  抵抗体
５、１５  ゲート酸化膜（絶縁膜）
６、１６  制御電極
１３  ソース／ドレイン領域（第２導電型拡散層）
１７  高濃度Ｎ型拡散層（高濃度第1導電型拡散層）
２０  パルスジェネレータ
【図１】
0003722655.tif 000003
【図２】
0003722655.tif 000004
【図３】
0003722655.tif 000005
【図４】
0003722655.tif 000006
【図５】
0003722655.tif 000007
【図６】
0003722655.tif 000008
【図７】
0003722655.tif 000009
【図８】
0003722655.tif 000010