(57)【特許請求の範囲】
【請求項１】
アナログの輝度信号及び色差信号を受信し、ディジタル信号に変換するＡ／Ｄ変換手段と、
前記Ａ／Ｄ変換手段で変換されたディジタル信号を記憶するためのメモリ手段と、
前記メモリ手段への書き込みまたはメモリ手段からの読み出し動作を制御するとともに、前記メモリ手段に書き込まれているデータを読み出すときに水平周期及び垂直周期でパラボラ状に読み出して読み出し速度を変調するための書き込み・読み出し制御手段と、
前記メモリ手段から読み出された信号を、アナログの輝度信号及び色差信号に変換するＤ／Ａ変換手段とを具備し、
前記書き込み・読み出し制御手段は、前記読み出し速度がパラボラ状に変調されるときにインナーピンクッション歪みを補正する手段を備え、その補正する手段は、垂直周期の期間に画面中央部で水平方向の変調速度を増加しかつ画面上下部で変調速度を減少し、水平周期の期間に画面中央部で変調速度を減少しかつ画面左右部で変調速度を増加し、画面の中央部の走査ラインでは画面上下部の走査ラインに比し、画面左右部において変調速度を増加することを特徴とする歪補正回路。
【請求項２】
アナログの輝度信号及び色差信号を受信し、ディジタル信号に変換するＡ／Ｄ変換手段と、
前記Ａ／Ｄ変換手段で変換されたディジタル信号を記憶するためのメモリ手段と、
前記メモリ手段への書き込みまたはメモリ手段からの読み出し動作を制御するとともに、前記メモリ手段に書き込まれているデータを読み出すときに水平周期及び垂直周期でパラボラ状に読み出して速度を変調するための書き込み・読み出し制御手段と、
前記メモリ手段から読み出された信号を、アナログの輝度信号及び色差信号に変換するＤ／Ａ変換手段とを具備し、
前記書き込み・読み出し制御手段は、前記読み出し速度がパラボラ状に変調されるときにインナーバレル歪みを補正する手段を備え、その補正する手段は、垂直周期の期間に画面中央部で水平方向の変調速度を減少しかつ画面上下部で変調速度を増加し、水平周期の期間に画面中央部で変調速度を減少しかつ画面左右部で変調速度を増加し、画面の中央部の走査ラインでは画面上下部の走査ラインに比し、画面左右部において変調速度を減少することを特徴とする歪補正回路。
【請求項３】
前記書き込み・読み出し制御手段は、
水平同期信号に基づき、第１のタイミング信号と水平走査周波数の所定倍の周波数の書き込み用の第１のクロックと水平走査周波数の前記とは異なる所定倍の周波数の第２のクロックとを発生するクロック発生回路と、
前記水平同期信号に基づいて水平周期のパラボラ波信号を発生する水平パラボラ発生回路と、
垂直同期信号に基づいて垂直周期のパラボラ波信号を発生する垂直パラボラ発生回路と、
前記第２のクロックに基づいて読み出し用のクロックをディジタル的に発生するもので、そのクロック周波数を前記水平パラボラ発生回路からの水平パラボラ波信号と前記垂直パラボラ発生回路からの垂直パラボラ波信号とを用いて水平周期及び垂直周期でパラボラ状に変調するディジタル制御発振器と、
前記ディジタル制御発振器から出力される水平周期及び垂直周期でパラボラ状に変調されたディジタルのクロック信号をアナログのクロック信号に変換し、読み出しクロックとして前記メモリ手段に出力するＤ／Ａ変換器と、
前記第１のタイミング信号及び前記第１のクロックに基づいて書き込みタイミング信号を発生する一方、前記第１のタイミング信号及び前記Ｄ／Ａ変換器からの読み出しクロックに基づいて読み出しタイミング信号を発生するタイミング発生回路と
を具備したことを特徴とする請求項１又は２記載の歪補正回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、テレビジョン受像機などに搭載されて画面歪を補正する歪補正回路に関する。
【０００２】
【従来の技術】
従来、カラー受像管の偏向では、蛍光面の曲率半径は偏向中心から蛍光面までの管軸上の距離に比べて大きいので（蛍光面はほぼ平坦）、蛍光面上のラスタは糸巻き状に歪む。この糸巻き歪は、ピンクッション歪とも呼ばれている。このピンクッション歪に対して、画面全体に均一にピンクッション歪補正をかけても画面周辺部と中央部の歪みが異なり、画面周辺部に対して中央部にピンクッション歪が発生（以下、インナーピンクッション歪という）する。
【０００３】
図７は、ダイオードモジュレータ回路と呼ばれる電圧変調型の歪補正回路を示している。ここでは、ネガティブ方式のダイオードモジュレータ回路につい説明する。
【０００４】
図７において、入力端子１には水平周期のパルスが供給され、水平出力トランジスタＱ1 のベースに入力される。水平出力トランジスタＱ1 のコレクタ・エミッタ間に並列にダンパダイオードＤ1 がカソードがコレクタ側にくるように接続され、さらに並列に共振コンデンサＣ2 が接続され、さらに並列に水平偏向コイルＬY と、リニアリティコイルＬ1 及びダンピング抵抗Ｒ1 の並列回路と、Ｓ字補正コンデンサＣ4 ，Ｃ5 との直列回路が接続されている。
【０００５】
また、水平出力トランジスタＱ1 のコレクタは、フライバックトランスＦＢＴの一次巻線Ｔ1 を介して電源端子２に接続され、電源電圧ＶB が供給されるようになっている。さらに、水平出力トランジスタＱ1 のコレクタと基準電位点との間には共振コンデンサＣ1 が接続されている。
【０００６】
そして、水平出力トランジスタＱ1 のエミッタは変調用のダイオードＤ2 と共振コンデンサＣ3 から成る並列回路を介して基準電位点に接続されると共に、変調用コイルＬ3 及び変調用コンデンサＣ6 を介して基準電位点に接続されている。また、前記Ｓ字補正コンデンサＣ4 と前記Ｓ字補正コンデンサＣ5 の接続点Ａは、コイルＬ2 を介して基準電位点に接続されている。
【０００７】
変調用コイルＬ3 及び変調用コンデンサＣ6 の接続点Ｂは、抵抗Ｒ2 及びトランジスタＱ2 のコレクタ・エミッタ路を介して基準電位点に接続されている。トランジスタＱ2 のベースに接続した端子３には、垂直周期のパラボラ波電圧を発生する図示しないバラボラ波発生回路が接続されている。
【０００８】
上記の回路は、水平出力トランジスタＱ1 にダンパダイオードＤ1 及び共振コンデンサＣ2 を並列に接続した水平出力回路であり、さらに歪補正するための歪補正回路をＳ字補正コンデンサＣ4 ，Ｃ5 の周辺部分に接続した構成となっている。Ｓ字補正コンデンサはＣ4 ，Ｃ5 に分割されており、その接続点Ａと基準電位点間にコイルＬ2 が挿入されており、Ｓ字補正コンデンサＣ5 の一端（Ｑ1 のエミッタ）と基準電位点間に歪補正回路としてのコイルＬ3 ，コンデンサＣ6 の直列回路、及び共振コンデンサＣ3 が並列に接続して、歪補正を行っている。また、ダイオードＤ2 は、トランジスタＱ1 のエミッタに負電圧が発生するため、水平出力トランジスタＱ1 の動作を保証すると共にこの電位を保証するために設けてある。
【０００９】
水平走査期間において、水平出力トランジスタＱ1 またはダンパダイオードＤ1 を介して水平偏向電流が流れる。Ｓ字補正コンデンサＣ5 よりコイルＬ2 を介して電流Ｉ1 が流れ、Ｓ字補正コンデンサＣ4 とＣ5 に蓄積された電荷が水平偏向電流Ｉy としてコイルＬ1 を介して水平偏向コイルＬy に流れる。水平偏向コイル側のＳ字補正コンデンサＣ4 には水平偏向電流Ｉy のみが流れ、Ｓ字補正コンデンサＣ5 にはＩ1 とＩy の両方の電流が流れる。トランジスタＱ2 のベースに接続した端子３にはパラボラ波発生回路から垂直周期のパラボラ波電圧が供給され、コンデンサＣ6 の端子電圧Ｖm をパラボラ状に変調する。コンデンサＣ6 に発生する電圧Ｖm を垂直周期でパラボラ状に変調すると水平偏向電流Ｉy の電源となるＳ字補正コンデンサ電圧（Ｖc5＋Ｖc4）は、Ｖc5＋Ｖc4＝ＶB＋Ｖm のように変調される。このとき、Ｓ字補正コンデンサの容量についは、Ｃ5 ＜＜Ｃ4 の条件に設定してあるため、Ｖc4は無視できるため、Ｖm を変調することによりＶc5が垂直周期でパラボラ状に変調される。これにより、Ｓ字補正コンデンサＣ5 の両端には図８に示すような垂直周期でパラボラ状に変調された水平周期の電圧Ｖc5が発生する。
【００１０】
この垂直周期でパラボラ状に変調された電圧波形により、画面上下部と画面中央部で水平リニアリティが異なり、画面中央部で中縮みするインナーピンクッション歪について、画面上では図９(a) のように点線から実線のように均一なピンクッション歪に補正される。そして、さらに偏向ヨークによる磁界分布調整を行って図９(b) のように歪補正される。
【００１１】
図１０は、ポジティブ方式のダイオードモジュレータ回路の回路図を示している。図７におけるネガティブ方式のダイオードモジュレータ回路の接続と比べ、水平出力トランジスタＱ1 のエミッタが基準電位点に接続され、ダイオードＤ2 がダンパダイオードＤ1 と同じ向きで直列に接続されている点で異なっている。また、水平出力トランジスタＱ1 のコレクタと基準電位点との間に共振コンデンサＣ1 を設けていない点で異なっている。図７の回路がＣ点において負の電位であることを用いて歪補正を行ったのに対し、図１０ではＣ点が正の電圧であることを用いて歪補正を行っている。
【００１２】
しかしながら、図７または図１０の回路では、コイルやコンデンサなどの大物部品を使用しているため、基板面積的にもコスト的にも不利で、しかも機種変更などにより、偏向ヨークのインダクタンスや受像管の曲率が変更される度に、部品定数を設計する必要があり、作業が繁雑であった。
【００１３】
【発明が解決しようとする課題】
上記の如く、従来の回路では、使用部品が大きく、コストも高く、偏向ヨークのインダクタンスや受像管の曲率が変更される度に、部品定数の設定を行う必要があり、設計する上で繁雑であった。
【００１４】
そこで、本発明は、上記の問題に鑑み、繁雑な部品定数の設計を要することなく、画面歪を補正することができる歪補正回路を提供することを目的とするものである。
【００１５】
【課題を解決するための手段】
請求項１記載の発明による歪補正回路は、アナログの輝度信号及び色差信号を受信し、ディジタル信号に変換するＡ／Ｄ変換手段と、前記Ａ／Ｄ変換手段で変換されたディジタル信号を記憶するためのメモリ手段と、前記メモリ手段への書き込みまたはメモリ手段からの読み出し動作を制御するとともに、前記メモリ手段に書き込まれているデータを読み出すときに水平周期及び垂直周期でパラボラ状に読み出して読み出し速度を変調するための書き込み・読み出し制御手段と、前記メモリ手段から読み出された信号を、アナログの輝度信号及び色差信号に変換するＤ／Ａ変換手段とを具備し、前記書き込み・読み出し制御手段は、前記読み出し速度がパラボラ状に変調されるときにインナーピンクッション歪みを補正する手段を備え、その補正する手段は、垂直周期の期間に画面中央部で水平方向の変調速度を増加しかつ画面上下部で変調速度を減少し、水平周期の期間に画面中央部で変調速度を減少しかつ画面左右部で変調速度を増加し、画面の中央部の走査ラインでは画面上下部の走査ラインに比し、画面左右部において変調速度を増加することを特徴とするものである。
【００１６】
請求項２記載の発明による歪補正回路は、アナログの輝度信号及び色差信号を受信し、ディジタル信号に変換するＡ／Ｄ変換手段と、前記Ａ／Ｄ変換手段で変換されたディジタル信号を記憶するためのメモリ手段と、前記メモリ手段への書き込みまたはメモリ手段からの読み出し動作を制御するとともに、前記メモリ手段に書き込まれているデータを読み出すときに水平周期及び垂直周期でパラボラ状に読み出して速度を変調するための書き込み・読み出し制御手段と、前記メモリ手段から読み出された信号を、アナログの輝度信号及び色差信号に変換するＤ／Ａ変換手段とを具備し、前記書き込み・読み出し制御手段は、前記読み出し速度がパラボラ状に変調されるときにインナーバレル歪みを補正する手段を備え、その補正する手段は、垂直周期の期間に画面中央部で水平方向の変調速度を減少しかつ画面上下部で変調速度を増加し、水平周期の期間に画面中央部で変調速度を減少しかつ画面左右部で変調速度を増加し、画面の中央部の走査ラインでは画面上下部の走査ラインに比し、画面左右部において変調速度を減少することを特徴とするものである。
【００１８】
請求項３記載の発明は、請求項１又は２記載の歪補正回路において、前記書き込み・読み出し制御手段は、水平同期信号に基づき、第１のタイミング信号と水平走査周波数の所定倍の周波数の書き込み用の第１のクロックと水平走査周波数の前記とは異なる所定倍の周波数の第２のクロックとを発生するクロック発生回路と、前記水平同期信号に基づいて水平周期のパラボラ波信号を発生する水平パラボラ発生回路と、垂直同期信号に基づいて垂直周期のパラボラ波信号を発生する垂直パラボラ発生回路と、前記第２のクロックに基づいて読み出し用のクロックをディジタル的に発生するもので、そのクロック周波数を前記水平パラボラ発生回路からの水平パラボラ波信号と前記垂直パラボラ発生回路からの垂直パラボラ波信号とを用いて水平周期及び垂直周期でパラボラ状に変調するディジタル制御発振器と、前記ディジタル制御発振器から出力される水平周期及び垂直周期でパラボラ状に変調されたディジタルのクロック信号をアナログのクロック信号に変換し、読み出しクロックとして前記メモリ手段に出力するＤ／Ａ変換器と、前記第１のタイミング信号及び前記第１のクロックに基づいて書き込みタイミング信号を発生する一方、前記第１のタイミング信号及び前記Ｄ／Ａ変換器からの読み出しクロックに基づいて読み出しタイミング信号を発生するタイミング発生回路とを具備したものである。
【００１９】
請求項１記載の発明においては、Ａ／Ｄ変換された輝度信号と色差信号を一度メモリ手段にメモリし、メモリした信号を読み出す際には、その読み出し速度を水平周期と垂直周期でパラボラ状に変調し、変調されたディジタル信号をＤ／Ａ変換してアナログの輝度信号と色差信号に戻し、インナーピンクッション歪を補正する。ディジタル処理によって映像信号自身に変調をかけることによって歪補正でき、従来のようなアナログ補正により発生する回路ドリフトがなく、繁雑なアナログ回路設計の必要がなくなる。
【００２０】
請求項２記載の発明においては、インナーバレル歪を補正できる。
【００２２】
請求項３記載の発明においては、読み出しクロックの発生を、ディジタル制御発振器でディジタル的に行い、かつ読み出しクロックの周波数を、水平周期と垂直周期とでパラボラ状に精確に変調することができる。
【００２３】
【発明の実施の形態】
発明の実施の形態について図面を参照して説明する。
図１は本発明の一実施の形態の歪補正回路を示すブロック図であり、図２は図１の歪補正回路が用いられるテレビジョン受像機などのディスプレイ装置を示すブロック図である。図２のディスプレイ装置から説明する。
【００２４】
図２において、ディスプレイ装置は、アナログ方式の輝度信号Ｙ及び色差信号Ｒ−Ｙ，Ｂ−Ｙを入力し、それぞれディジタル信号に変換して、メモリ手段に書き込み、その後メモリ手段から読み出しを行う際に、水平同期信号ＨＤ，垂直同期信号ＶＤに基づいた信号でＹ，Ｒ−Ｙ，Ｂ−Ｙの各信号の読み出し速度を水平周期（以下、１Ｈという）と垂直周期（以下、１Ｖという）とでパラボラ状に変調して読み出し、再びアナログの輝度信号Ｙ及び色差信号Ｒ−Ｙ，Ｂ−Ｙに変換して出力する歪補正回路１００と、歪補正回路１００から出力された輝度信号Ｙ及び色差信号Ｒ−Ｙ，Ｂ−Ｙを入力し、Ｒ（赤），Ｇ（緑），Ｂ（青）の３原色信号を出力するビデオ出力回路２００と、前記水平同期信号ＨＤ，垂直同期信号ＶＤを入力し、陰極線管（ＣＲＴ）４００の偏向ヨークに水平偏向電流，垂直偏向電流を供給する偏向回路３００と、ＣＲＴ４００とで構成されている。偏向回路３００は、歪補正回路（ＤＰＣ回路）を含んでおり、インナーピンクッション歪やインナーバレル歪の補正機能を有している。
【００２５】
図１において、入力端子１０１にはアナログの輝度信号Ｙが入力され、Ａ／Ｄ変換器１０２でディジタル輝度信号１０３に変換されて、メモリ手段としてのラインメモリ回路１２８に供給される。また、入力端子１０４，１０５にはそれぞれアナログの色差信号Ｒ−Ｙ，Ｂ−Ｙが入力され、多重されてＡ／Ｄ変換器１０８に供給され、ここでディジタル色信号１０９に変換されて、ラインメモリ回路１２８に供給される。
【００２６】
ラインメモリ回路１２８へのディジタル信号の書き込みは、タイミング回路１２５からの書き込みタイミング信号１２６に従って、クロック発生回路１１１からの書き込みクロック１１２を用いて行われる。
【００２７】
入力端子１１０には水平同期信号ＨＤが入力され、クロック発生回路１１１に供給されている。クロック発生回路１１１は、書き込み，読み出しタイミングを与えるためのタイミング信号１１２のほか、水平走査周波数ｆH の９１０倍の周波数の９１０・ｆH クロック（１１３）と、水平走査周波数ｆH の２７３０倍の周波数の２７３０・ｆH クロック（１１４）を発生する。
【００２８】
タイミング信号１１２はタイミング発生回路１２５に供給されている。９１０・ｆH クロック（１１３）は前記ラインメモリ回路１２８に書き込みクロックとして供給される一方、タイミング発生回路１２５に供給されている。タイミング発生回路１２５は、前記タイミング信号１１２と前記９１０・ｆH クロック（１１３）を用いて、９１０・ｆH クロック（１１３）に同期した書き込みタイミング信号１２６を発生して、ラインメモリ回路１２８に供給する。
【００２９】
２７３０・ｆH クロック（１１４）は、ディジタル制御発振器１１５０に供給されている。ディジタル発振器１１５は、２７３０・ｆH クロック（１１４）に基づいて読み出し用のクロックをディジタル的に発生するもので、その読み出しクロック周波数つまり読み出し速度を、水平パラボラ発生回路１１７からの水平パラボラ波信号と垂直パラボラ発生回路１１８からの垂直パラボラ波信号とを用いて１Ｈと１Ｖで変調する機能を有している。
【００３０】
水平パラボラ発生回路１１７は、入力端子１１０に供給される水平同期信号ＨＤに基づいて１Ｈのパラボラ波信号を発生し、制御信号としてディジタル制御発振器１１５に供給する。また、垂直パラボラ発生回路１１８は、入力端子１１６に供給される垂直同期信号ＶＤに基づいて１Ｖのパラボラ波信号を発生し、制御信号としてディジタル制御発振器１１５に供給する。ディジタル制御発振器１１５から出力される１Ｈと１Ｖでパラボラ状に速度変調されたディジタルのクロック信号１２０は、Ｄ／Ａ変換器１２１でアナログのクロック信号１２２に変換され、波形成形回路１２３で波形成形された後、読み出しクロック１２４としてラインメモリ回路１２８に供給される一方前記タイミング発生回路１２５にも供給される。タイミング発生回路１２５は、タイミング信号１１２と読み出しクロック１２４を用いて、読み出しクロック１２４に同期した読み出しタイミング信号１２７を発生して、ラインメモリ回路１２８に供給する。符号１１０〜１２７に示す回路部分は、書き込み・読み出し制御手段を構成している。
【００３１】
ラインメモリ回路１２８では、記憶されているディジタル輝度信号Ｙ及びディジタル色信号Ｒ−Ｙ，Ｂ−Ｙが、その読み出し速度が変調されて、信号１２９，１３０として読み出され、ディジタル輝度信号１２９はＤ／Ａ変換器１３１に、ディジタル色信号１３０はＤ／Ａ変換器１３３，１３４に供給される。
【００３２】
Ｄ／Ａ変換器１３１では、ディジタル輝度信号をアナログの輝度信号Ｙに変換し、出力端子１３２から出力する。Ｄ／Ａ変換器１３３では、多重されているディジタル色信号からＲ−Ｙのディジタル色差信号を分離し、アナログの色差信号Ｒ−Ｙに変換し、出力端子１３５から出力する。Ｄ／Ａ変換器１３４では、多重されているディジタル色信号からＢ−Ｙのディジタル色差信号を分離し、アナログの色差信号Ｂ−Ｙに変換し、出力端子１３６から出力する。
【００３３】
次に、図１の動作を、図４(a) に示すようなインナーピンクッション歪を補正する場合について、図３(a) ，(b) 及び図４(a) 〜(c) を参照しながら説明する。
【００３４】
入力端子１０１，１０４，１０５にアナログ方式の輝度信号Ｙ及び色差信号Ｒ−Ｙ，Ｂ−Ｙを入力し、入力端子１１０，１１６に水平同期信号ＨＤ，垂直同期信号ＶＤを入力する。アナログの輝度信号Ｙ及び色差信号Ｒ−Ｙ，Ｂ−ＹをそれぞれＡ／Ｄ変換器１０２，１０８でディジタル信号に変換して、ラインメモリ回路１２８に書き込む。このときの書き込みは、タイミング発生回路１２５からの書き込みタイミング信号とクロック発生回路１１１からの書き込みクロック１１３によって行われる。書き込みクロック１１３は、９１０・ｆH の一定周波数のクロックである。
【００３５】
そして、読み出しを行う際には、２７３０・ｆH のクロック１１４に基づいてディジタル制御発振器１１５がディジタルの読み出しクロックを発振するが、その際に水平パラボラ発生回路１１７と垂直パラボラ発生回路１１８からの１Ｈのパラボラ波信号と１Ｖのパラボラ波信号を制御信号として用いて、発振信号の周波数（即ち、読み出し周波数）を水平周期及び垂直周期で変調する。その変調されたディジタルのクロック信号は、Ｄ／Ａ変換器１２１でアナログ信号に変換され、波形成形された後、読み出しクロック１２４としてラインメモリ回路１２８に供給される。ラインメモリ回路１２８に記憶されたディジタル輝度信号及びディジタル色信号は、読み出しクロック１２４により読み出し速度が１Ｈと１Ｖとでパラボラ状に変調して読み出される。
【００３６】
図３(a) に、１Ｖでの読み出し速度の変調波形を示し、図３(b) に１Ｈでの読み出し速度の変調波形を示す。インナーピンクッション歪を補正するためには、図３(a) に示すように１Ｖの画面中央部で水平方向の変調速度を速くし、画面上下部で遅くする。また、図３(b) に示すように１Ｈの画面中央部で変調速度を遅くし、画面左右部で速くする。かつ、図３(b) に示すように１Ｖの画面中央部と上下部でも１Ｈの期間において、変調速度を変える。つまり、図３(b) に示すように画面の中央部の走査ラインでは画面上下部の走査ラインに比し、画面左右部において変調速度を速くし、画面の上下部の走査ラインでは画面中央部の走査ラインに比し、画面左右部において変調速度を遅くするようにする。
【００３７】
ラインメモリ回路１２８より読み出されたディジタル輝度信号及びディジタル色信号は、Ｄ／Ａ変換器１３１，１３３，１３４で再びアナログの輝度信号Ｙ及び色差信号Ｒ−Ｙ，Ｂ−Ｙに変換されて、図示しないビデオ出力回路に供給され、ＣＲＴ上に表示される。
【００３８】
以上述べたラインメモリ回路１２８における１Ｖ，１Ｈでの読み出し速度変調の回路を利用することにより、ＣＲＴ上に表示される画像は、図４(c) に示すように歪補正される。即ち、上記の歪補正されない状態では、表示される画像は図４(a) に示すようなインナーピンクッション歪を伴ったものであるが、本実施の形態の歪補正回路１００を用いることにより、図４(b) に示すような均一なピンクッション歪に補正される。さらに確実を期するため偏向回路３００内の歪補正回路によってピンクッション歪の補正を行うことによって図４(c) に示すようにピンクッション歪の除去された画像が表示される。
【００３９】
次に、図６(a) に示すようなインナーバレル歪を補正する場合について、図５(a) ，(b) 及び図６(a) 〜(c) を参照しながら説明する。
【００４０】
歪補正を行わない状態でインナーバレル歪が生じる場合には、図５(a) のように読み出し速度の変調波形を、図３(a) の場合とは極性反転することにより、歪補正することができる。
【００４１】
図５(a) に、１Ｖでの読み出し速度の変調波形を示し、図５(b) に１Ｈでの読み出し速度の変調波形を示す。インナーバレル歪を補正するためには、図５(a) に示すように１Ｖの画面中央部で水平方向の変調速度を遅くし、画面上下部で速くする。また、図５(b) に示すように１Ｈの画面中央部で変調速度を遅くし、画面左右部で速くする。かつ、図５(b) に示すように１Ｖの画面中央部と上下部でも１Ｈの期間において、変調速度を変える。つまり、図５(b) に示すように画面の中央部の走査ラインでは画面上下部の走査ラインに比し、画面左右部において変調速度を遅くし、画面の上下部の走査ラインでは画面中央部の走査ラインに比し、画面左右部において変調速度を速くするようにする。
【００４２】
以上述べたラインメモリ回路１２８における１Ｖ，１Ｈでの読み出し速度変調の回路を利用することにより、ＣＲＴ上に表示される画像は、図６(c) に示すように歪補正される。即ち、上記の歪補正されない状態では、表示される画像は図６(a) に示すようなインナーバレル歪を伴ったものであるが、本実施の形態の歪補正回路１００を用いることにより、図６(b) に示すような均一なバレル歪に補正される。さらに確実を期するため偏向回路３００内の歪補正回路によってバレル歪の補正を行うことによって図６(c) に示すようにバレル歪の除去された画像が表示される。
【００４３】
【発明の効果】
以上述べたように本発明によれば、従来は偏向回路にてアナログ補正により行っていたインナーピンクッション歪補正或いはインナーバレル歪補正を、ディジタル処理によって映像信号自身に変調をかけることで補正できるので、従来のようにアナログ補正により発生する回路ドリフトがなく、繁雑なアナログ回路設計の必要がなくなるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施の形態の歪補正回路を示すブロック図。
【図２】図１の歪補正回路が用いられるディスプレイ装置の構成を示すブロック図。
【図３】図１のラインメモリ回路における、インナーピンクッション歪除去のための読み出し速度の変調波形を示す図。
【図４】図１の回路でインナーピンクッション歪を補正する動作を説明する図。
【図５】図１のラインメモリ回路における、インナーバレル歪除去のための読み出し速度の変調波形を示す図。
【図６】図１の回路でインナーバレル歪を補正する動作を説明する図。
【図７】従来例のネガティブタイプのダイオードモジュレータ方式歪補正回路を示す回路図。
【図８】図７の回路における補正電圧波形を示す波形図。
【図９】図７の回路におけるインナーピンクッション歪補正を説明する図。
【図１０】他の従来例のポジティブタイプのダイオードモジュレータ方式歪補正回路を示す回路図。
【符号の説明】
１０１…アナログ輝度信号の入力端子
１０２，１０８…Ａ／Ｄ変換器
１０４，１０５…アナログ色差信号の入力端子
１１０…水平同期信号の入力端子
１１１…クロック発生回路
１１５…ディジタル制御発振器
１１６…垂直同期信号の入力端子
１１７…水平パラボラ発生回路
１１８…垂直パラボラ発生回路
１２１…Ｄ／Ａ変換器
１２５…タイミング発生回路
１２８…ラインメモリ回路
１３１，１３３，１３４…Ｄ／Ａ変換器
１３２…アナログ輝度信号の出力端子
１３５，１３６…アナログ色差信号の出力端子
【図１】
0003688399.tif 000002
【図２】
0003688399.tif 000003
【図３】
0003688399.tif 000004
【図４】
0003688399.tif 000005
【図５】
0003688399.tif 000006
【図６】
0003688399.tif 000007
【図７】
0003688399.tif 000008
【図８】
0003688399.tif 000009
【図９】
0003688399.tif 000010
【図１０】
0003688399.tif 000011