(57)【特許請求の範囲】
【請求項１】
第１のセル高を有する複数の第１のスタンダードセルが配列された第１のセルブロックと、
前記第１のセル高とは異なる第２のセル高を有する複数の第２のスタンダードセルが配列され、かつ前記複数の第１のスタンダードセル内に配置された第１のトランジスタと特性が同じ第２のトランジスタが配置され、前記第２のセル高のＮ倍（Ｎは２以上の正の整数）のセル高を有する少なくとも１つの第３のスタンダードセルが設けられた第２のセルブロック
とを具備したことを特徴とする半導体集積回路装置。
【請求項２】
第１のセル高を有する複数の第１のスタンダードセルが配列された第１のセルブロックと、
前記第１のセル高とは異なる第２のセル高を有する複数の第２のスタンダードセルが配列され、かつ前記複数の第１のスタンダードセル内に配置された第１のトランジスタと特性が同じ第２のトランジスタが配置され、前記第２のセル高のＮ倍（Ｎは２以上の正の整数）のセル高を有する少なくとも１つの第３のスタンダードセルが設けられた第２のセルブロックと、
前記複数の第１のスタンダードセルに沿って配置され、前記複数の第１のスタンダードセルに第１の電源電圧を供給する第１の電源配線と、
前記複数の第２のスタンダードセルに沿って配置され、前記複数の第２のスタンダードセルに前記第１の電源電圧とは異なる第２の電源電圧を供給する第２の電源配線と、
前記第２の電源配線に沿って配置され、前記少なくとも１つの第３のスタンダードセルに前記第１の電源電圧を供給する第３の電源配線
とを具備したことを特徴とする半導体集積回路装置。
【請求項３】
前記第１及び第２のトランジスタは、ゲート幅、ソース、ドレイン拡散領域の面積及びトランジスタの形状が同じにされることで特性が同じにされていることを特徴とする請求項１または２記載の半導体集積回路装置。
【請求項４】
前記第１及び第２のスタンダードセルのセル高は、それぞれのスタンダードセルの配列方向と交差する方向におけるスタンダードセルの外形寸法であることを特徴とする請求項１または２記載の半導体集積回路装置。
【請求項５】
前記第１及び第２のトランジスタのそれぞれが、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタからなるＣＭＯＳトランジスタであることを特徴とする請求項１または２記載の半導体集積回路装置。
【請求項６】
ＣＭＯＳトランジスタからなる前記第２のトランジスタのＰチャネルＭＯＳトランジスタは、その周囲に分離領域が配置されていることを特徴とする請求項５に記載の半導体集積回路装置。
【請求項７】
前記Ｎの値が３であることを特徴とする請求項１または２記載の半導体集積回路装置。
【請求項８】
前記第２のトランジスタが配置された前記第２のスタンダードセルを使用して、前記複数の第１のスタンダードセルのいずれかに供給される信号をバッファ増幅するリピータが構成されることを特徴とする請求項１または２記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、セル高の異なるスタンダードセルが混載されたスタンダードセル方式の半導体集積回路装置に関する。
【０００２】
【従来の技術】
スタンダードセル方式の半導体集積回路装置では、多数のスタンダードセルを隙間なく高密度に配置できるように、図１１に示すように各セルの高さを揃えて設計される。図１１はセルブロックのレイアウトの一例を示す平面図であり、セルブロック１０内には複数のスタンダードセル１１がカラム方向に配列され、スタンダードセル１１が複数カラム（本例では３カラム）設けられている。ここで、各スタンダードセル１１の高さ、つまりセル高は、スタンダードセル１１の配列方向、つまりカラム方向と交差する方向におけるスタンダードセル１１の外形寸法に該当し、このセル高は図１１中の符号Ｈで示されている。
【０００３】
スタンダードセルの高集積化を目的とする場合、セル高を低く設計することが効果的である。しかし、高速動作させるために大きなサイズのトランジスタが必要な場合、セル高を低くすると、図１２の平面図に示すように、小さな寸法のトランジスタを多数配置し、これらを並列に接続して大きなサイズのトランジスタを構成しなければならない。
【０００４】
図１２は１つのスタンダードセル１１の一例を示している。Ｐウエル領域１２内にはＮチャネルＭＯＳトランジスタのソース、ドレインとなる複数のＮ型拡散領域が配置され、Ｎウエル領域１３内にはＰチャネルＭＯＳトランジスタのソース、ドレインとなる複数のＰ型拡散領域が配置されている。Ｎチャネル側及びＰチャネル側のＭＯＳトランジスタそれぞれにおいて、ソースとなるＮ型またはＰ型拡散領域同士が配線で相互に接続されてソース電極Ｓが引き出され、ドレインとなるＮ型またはＰ型拡散領域同士が配線で相互に接続されてドレイン電極Ｄが引き出される。また、１４，１４，…はゲート電極であり、これら複数のゲート電極１４も、図示しないが相互に結線される。
【０００５】
図１２に示すように、複数のトランジスタを配置し、これらを並列に接続して大きなサイズのトランジスタを構成しようとすると、スタンダードセル１１が横長になってしまい、Ｎチャネル及びＰチャネルＭＯＳトランジスタのＳＤＧ（ソース、ドレイン、ゲート）領域や、Ｐ、Ｎ両ウエル領域の境界など、面積的に非効率な部分が多くなってしまう。
【０００６】
そこで、大きなサイズのトランジスタを構成する場合には、図１３の平面図に示すように、縦長のセルにした方が面積的に有利である。なお、図１３において、図１２と対応する箇所には同じ符号を付してその説明は省略する。
【０００７】
しかし、同じカラムにセル高の異なるスタンダードセルを配置させる場合を考えると、図１４の平面図に示すように、セル高の低いスタンダードセル１１ａとセル高の高いスタンダードセル１１ｂとではＰ、Ｎ両ウエル領域１２、１３の境界位置が異なるために、同じカラムにセル高が異なるスタンダードセル配置することは困難である。
【０００８】
従って、１つのカラムにはセル高が同じスタンダードセルのみが配置される。また、セル高が同じスタンダードセル内には同じサイズのトランジスタが設けられ、セル高が異なるスタンダードセル内にはセル高に応じてサイズが異なるトランジスタが配置される。サイズが異なるトランジスタは互いに特性が異なる。
【０００９】
上記のように１つのカラムにはセル高が同じスタンダードセルのみが配置されるため、従来では、大きなサイズのトランジスタが必要な高速動作を行わせるセル高の高いスタンダードセルと、セル高が低い高速動作は必要ないスタンダードセルとはそれぞれ別のセルブロックに分けて配置される。
【００１０】
ところで、複数のセルブロックが設けられる半導体集積回路装置において、セルブロック間をまたぐように信号配線を配置する場合などは、配線長が長くなるために信号の遅延が起こる。このため、信号配線の途中にリピータと呼ばれるバッファ増幅器を挿入して、配線による信号遅延を少なくすることが行われる。
【００１１】
しかし、１つの信号の経路の途中に複数のリピータが挿入される場合に、これら複数のリピータが、セル高が互いに異なるスタンダードセルが配置された互いに異なるセルブロック内に設けられると、それぞれのスタンダードセル内に配置されたトランジスタのサイズが異なるために、これらトランジスタの特性は互いに異なったものとなってしまう。この結果、各リピータが挿入された信号経路における信号の遅延時間が違ったものとなり、信号を受ける回路で所要の特性が得られなくなる場合がある。
【００１２】
図１５の回路図はこれを概念的に示したものである。信号ＳＩＧは、サイズが大きなトランジスタが設けられたスタンダードセルを用いて構成されたリピータ１５ａを介して回路２５に供給されると共に、サイズが小さなトランジスタが設けられたスタンダードセルを用いて構成されたリピータ１５ｂを介して上記回路２５に供給される。
【００１３】
なお、図１５において、スタンダードセル内のトランジスタのサイズの差は、リピータ１５ａ、１５ｂを構成する２個の反転回路のシンボルの大きさの差で表されている。
【００１４】
リピータ１５ａ、１５ｂは、サイズが互いに異なり、特性が異なるトランジスタを用いた反転回路で構成されているので、信号ＳＩＧに対するリピータ１５ａ、１５ｂからの出力信号の遅延時間がそれぞれ違ったものとなる。そして、この遅延時間の差が、リピータ１５ａ、１５ｂからの出力を受ける回路２５の動作に悪影響を与える。
【００１５】
また、ある電源電圧ＶＤＤ１が供給される複数のスタンダードセルが配置されたセルブロックがあり、このセルブロック内のスタンダードセルを用いて構成された回路における消費電力を低減させる目的や高速動作をさせる目的などのために、上記電源電圧ＶＤＤ１とは異なる電源電圧ＶＤＤ２が供給されるスタンダードセルを使用したい場合がある。
【００１６】
通常、セルブロックに供給される電源電圧は一種類であるため、そのセルブロック内には電源電圧ＶＤＤ２を使用するスタンダードセルは配置できない。異なる電源電圧を使用する場合は、図１６の平面図に示すように、電源電圧ＶＤＤ１を供給する電源配線１６が設けられたスタンダードセル１１とは異なるカラムのスタンダードセル１１に、電源電圧ＶＤＤ２を供給する別の電源配線１７を配置することが考えられる。なお、図１６において、１８，１８はそれぞれ接地用の電源配線である。
【００１７】
しかし、このようにすると、電源配線１７が配置されたスタンダードセル１１のカラムには、電源電圧ＶＤＤ２が供給されるスタンダードセル１１のみしか配置することができず、実質的に素子が形成されない多くの空き領域が生じてしまい、集積度が落ちてしまう。なお、図１６中に斜線を施した領域は空き領域を示している。
【００１８】
【発明が解決しようとする課題】
上記のように、従来では、スタンダードセル内に配置されるトランジスタのサイズはスタンダードセルのセル高に応じて決まるので、セル高の異なるスタンダードセルが配置された異なるセルブロック内のスタンダードセルそれぞれを用いて構成される回路同士の特性が異なったものとなり、これによって所要の特性が得られなくなるという不都合がある。
【００１９】
この発明は上記のような事情を考慮してなされたものであり、その目的は、セル高の異なるスタンダードセルが配置された異なるセルブロック内のスタンダードセルを用いて構成される回路同士の特性を揃えることかでき、もって所要の特性を得ることができる半導体集積回路装置を提供することである。
【００２２】
【課題を解決するための手段】
第１の発明の半導体集積回路装置は、第１のセル高を有する複数の第１のスタンダードセルが配列された第１のセルブロックと、前記第１のセル高とは異なる第２のセル高を有する複数の第２のスタンダードセルが配列され、かつ前記複数の第１のスタンダードセル内に配置された第１のトランジスタと特性が同じ第２のトランジスタが配置され、前記第２のセル高のＮ倍（Ｎは２以上の正の整数）のセル高を有する少なくとも１つの第３のスタンダードセルが設けられた第２のセルブロックとを具備している。
【００２３】
第２の発明の半導体集積回路装置は、第１のセル高を有する複数の第１のスタンダードセルが配列された第１のセルブロックと、前記第１のセル高とは異なる第２のセル高を有する複数の第２のスタンダードセルが配列され、かつ前記複数の第１のスタンダードセル内に配置された第１のトランジスタと特性が同じ第２のトランジスタが配置され、前記第２のセル高のＮ倍（Ｎは２以上の正の整数）のセル高を有する少なくとも１つの第３のスタンダードセルが設けられた第２のセルブロックと、前記複数の第１のスタンダードセルに沿って配置され、前記複数の第１のスタンダードセルに第１の電源電圧を供給する第１の電源配線と、前記複数の第２のスタンダードセルに沿って配置され、前記複数の第２のスタンダードセルに前記第１の電源電圧とは異なる第２の電源電圧を供給する第２の電源配線と、前記第２の電源配線に沿って配置され、前記少なくとも１つの第３のスタンダードセルに前記第１の電源電圧を供給する第３の電源配線とを具備している。
【００２４】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態を詳細に説明する。
【００２５】
（第１の実施の形態）
図１は、この発明の第１の実施の形態に係るスタンダードセル方式の半導体集積回路装置のレイアウトの一例を示す平面図である。
【００２６】
図では４個のセルブロック１０Ａ〜１０Ｄが示されている。セルブロック１０Ａ〜１０Ｄは、それぞれ複数のスタンダードセルがカラム方向に一列に配列されたスタンダードセルのカラムを複数カラム有している。そして、セルブロック１０Ａ内には、セル高が低い複数のスタンダードセル１１Ａが配列されている。セルブロック１０Ｂ内には、セルブロック１０Ａのスタンダードセル１１Ａよりもセル高が高い、すなわち高いセル高を有する複数のスタンダードセル１１Ｂが配列されている。セルブロック１０Ｃと１０Ｄ内には、セルブロック１０Ａ内のスタンダードセル１１Ａと同様のセル高を有する、セル高が低い複数のスタンダードセル１１Ｃ、１１Ｄがそれぞれ配列されている。
【００２７】
そして、図１中の矢印で示すように、セルブロック１０Ａ内のスタンダードセル１１Ａを用いて構成される回路から出力される信号ＳＩＧが、セルブロック１０Ｂ内のスタンダードセル１１Ｂを用いて構成されたリピータを介して、セルブロック１０Ｄ内のスタンダードセル１１Ｄを用いて構成された回路に供給され、かつ上記信号ＳＩＧが、セルブロック１０Ｃ内のスタンダードセル１１Ｃを用いて構成されたリピータを経由して、セルブロック１０Ｄ内のスタンダードセル１１Ｄを用いて構成された回路に供給される場合を考える。
【００２８】
なお、図１中の４個のセルブロック１０Ａ〜１０Ｄには全て同じ電源電圧が供給されるとする。
【００２９】
図２（ａ）、（ｂ）は、図１中のセルブロック１０Ｂ、１０Ｃ内において、上記リピータを構成するために使用されるスタンダードセル１１Ｂ、１１Ｃの一例を示す平面図である。上記スタンダードセル１１Ｂ、１１Ｃ内には、それぞれＰチャネル及びＮチャネルのＭＯＳトランジスタからなるＣＭＯＳトランジスタが配置される。スタンダードセル１１Ｂ、１１Ｃ内にはＰウエル領域１２とＮウエル領域１３とが隣接して配置される。また、Ｐウエル領域１２内にはＮチャネルＭＯＳトランジスタ２１のソース、ドレインとなる一対のＮ型拡散領域２２が配置され、Ｎウエル領域１３内にはＰチャネルＭＯＳトランジスタ２３のソース、ドレインとなる一対のＰ型拡散領域２４が配置される。さらに上記一対のＮ型拡散領域２２相互間及び上記一対のＰ型拡散領域２４相互間を連続して覆うようにゲート電極１４が配置される。ゲート電極１４の幅はトランジスタのゲート幅と等価である。
【００３０】
ここで、両スタンダードセル１１Ｂ、１１Ｃ内に配置されるトランジスタ２１、２３のサイズは、セル高の低いスタンダードセル１１Ｃ内のトランジスタに合わせて、互いに同じサイズにされている。すなわち、ＣＭＯＳトランジスタを構成するＰチャネル側及びＮチャネル側のＭＯＳトランジスタ２１、２３は共に、ゲート幅、つまりゲート電極１４の幅、ソース、ドレイン拡散領域（Ｎ型拡散領域２２またはＰ型拡散領域２４）の面積及びトランジスタの形状が互いに同じにされている（同じプロセス条件で形成されている）。従って両スタンダードセル１１Ｂ、１１Ｃ内に配置される各トランジスタは、Ｐチャネル側及びＮチャネル側のＭＯＳトランジスタ共にそれぞれ同じ特性を持つ。
【００３１】
図３（ａ）はＰチャネル及びＮチャネルのＭＯＳトランジスタからなるＣＭＯＳトランジスタを用いて構成される上記リピータの一例を示す回路図であり、図３（ｂ）はその等価回路図である。図３（ａ）に示すように、リピータはＰチャネル及びＮチャネルからなるＣＭＯＳインバータＩＮＶを２個縦続接続して構成される。
【００３２】
図４は、図１における信号ＳＩＧの伝達経路の回路構成を示している。信号ＳＩＧは、セルブロック１０Ｂ内のスタンダードセル１１Ｂを用いて構成されたリピータ１５ｃを介してセルブロック１０Ｄ内の回路２５に供給されると共に、スタンダードセル１１Ｂ内のトランジスタとサイズが同じトランジスタが配置されるセルブロック１０Ｃ内のスタンダードセル１１Ｃを用いて構成されたリピータ１５ｄを介して上記回路２５に供給される。
【００３３】
ここで、リピータ１５ｃ、１５ｄは、サイズが同じで、特性も同じトランジスタを用いた反転回路で構成されているので、信号ＳＩＧに対するリピータ１５ｃ、１５ｄからの出力信号の遅延時間は実質的に同じものとなる。従って、これらリピータ１５ｃ、１５ｄからの出力信号を受けて動作する回路２５では、入力信号の遅延時間の差に基づく悪影響を受けることがなくなる。
【００３４】
また、図２（ａ）、（ｂ）に示すように、リピータを構成するために使用されるスタンダードセル１１Ｂ、１１Ｃ内に配置されるトランジスタの形状が同じなので、製造時に、製造プロセスがばらついたとしても、トランジスタの形状の変化が同じになる。すなわち、製造プロセスがばらついた場合でも、リピータ１５ｃ、１５ｄからの出力信号の遅延時間には差が生じにくくなる。
【００３５】
（第２の実施の形態）
ところで、上記第１の実施の形態では４個のセルブロック１０Ａ〜１０Ｄに供給される電源電圧が全て同じである場合について説明した。
【００３６】
しかし、４個のセルブロック１０Ａ〜１０Ｄに供給される電源電圧を全て同じにする必要はなく、あるセルブロック内のスタンダードセルを用いて構成される回路の消費電力を低減させる目的や高速動作をさせる目的などのために、そのセルブロックに供給される電源電圧を他のセルブロックと異ならせるようにしてもよい。
【００３７】
図５は、図１中のセルブロック１０Ｂの一部を抽出して示す平面図である。このセルブロック１０Ｂでは、複数のスタンダードセル１１Ｂのカラムに沿って、これら複数のスタンダードセル１１Ｂに電源電圧ＶＤＤ１を供給する電源配線３１と、接地用の電源配線３２とが配置される。なお、電源電圧ＶＤＤ１供給用の電源配線３１と接地用の電源配線３２とは、図中の上下方向で隣り合うそれぞれ２つのカラムで共用される。
【００３８】
なお、セルブロック１０Ｂ内において、先のリピータを構成するために使用されるスタンダードセルを符号１１ＢＲで示している。
【００３９】
図６は、図１中のセルブロック１０Ｃの一部を抽出して示す平面図である。このセルブロック１０Ｃでは、複数のスタンダードセル１１Ｃに沿うように、電源電圧ＶＤＤ２を供給する電源配線３３と接地用の電源配線３２とが配置される。この場合にも、電源電圧ＶＤＤ２供給用の電源配線３３と接地用の電源配線３２とは、図中の上下方向で隣り合う２つのカラムで共用される。
【００４０】
また、上記リピータを構成するために使用されるスタンダードセル１１ＣＲを含むカラムには、ＶＤＤ２供給用の電源配線３３に沿うようにＶＤＤ１供給用の電源配線３１が配置される。なお、この電源配線３１は電源配線３３よりもセルの内側に配置される。
【００４１】
そして、上記スタンダードセル１１ＣＲには上記電源配線３１の電源電圧ＶＤＤ１が供給され、スタンダードセル１１ＣＲと同じカラム内の他のスタンダードセル１１Ｃには上記電源配線３３の電源電圧ＶＤＤ２が供給される。
【００４２】
また、電源電圧ＶＤＤ２が供給されるスタンダードセル１１ＣＲのＮウエル領域内に配置されるＰＭＯＳトランジスタ２３の周囲には、同じＮウエル領域内に形成される他のＰＭＯＳトランジスタと電位的に分離するための分離領域３４が配置される。
【００４３】
なお、図５及び図６ではＮＭＯＳトランジスタ２１、ＰＭＯＳトランジスタ２３のゲート電極はそれぞれ図示を省略している。
【００４４】
図７は、図６のＸ−Ｘ線に沿った断面構造を示している。上記分離領域３４は、図７に示すようにＰウエルで構成され、その中にＮウエルを構成し、周囲のＮウエルから分離している。
【００４５】
この第２の実施の形態によれば、セルブロック１０Ｂと１０Ｃとに供給される電源電圧の値が互いに異なる場合であっても、セルブロック１０Ｂ、１０Ｃ内のリピータを構成するために使用されるスタンダードセル１１ＢＲ、１１ＣＲには同じ電源電圧（ＶＤＤ１）を供給することができる。この結果、複数のリピータが、互いに異なる電源電圧が供給されるセルブロック１０Ｂ、１０Ｃ内のスタンダードセルを用いて構成される場合であっても、複数のリピータの特性を揃えることができる。
【００４６】
しかも、セルブロック１０Ｃでは、リピータを構成するために使用されるスタンダードセル１１ＣＲとそれ以外のスタンダードセル１１Ｃとを同じカラムに配置することができるので、電源電圧が異なるスタンダードセルをカラムを変えて配置する場合と比べて空き領域を少なくすることができ、集積度を高めることができる。
【００４７】
（第３の実施の形態）
上記第１の実施の形態では、リピータを構成するために使用されるスタンダードセル１１Ｂ、１１Ｃに配置されるトランジスタのサイズは、セル高の低いスタンダードセル１１Ｃ内のトランジスタに合わせて、互いに同じサイズにする場合を説明した。
【００４８】
これに対し、この第３の実施の形態では、第１の実施の形態とは逆に、リピータを構成するために使用されるスタンダードセル１１Ｂ、１１Ｃに配置されるトランジスタのサイズを、セル高の高いスタンダードセル１１Ｂ内のトランジスタのサイズに合わせて、互い同じサイズにしたものである。
【００４９】
セル高の高いスタンダードセル内のトランジスタと同じサイズのトランジスタを、セル高の低いスタンダードセル内に配置するので、セル高の低いスタンダードセル内にトランジスタが入り切らなくなる場合がある。
【００５０】
そこで、この第３の実施の形態では、図８の平面図に示すように、セル高の低いスタンダードセル１１Ｃが配置されるセルブロック１０Ｃ内に、スタンダードセル１１Ｃに対して３倍のセル高を有するスタンダードセル１１ＣＲ３を配置し、このスタンダードセル１１ＣＲ３内にセル高の高いスタンダードセル１１Ｂ内に配置されるトランジスタと同じサイズのトランジスタを配置している。なお、この場合、３個のセルブロック１０Ａ〜１０Ｃには全て同じ電源電圧が供給されるとする。
【００５１】
このような構成とすることで、セル高の高いスタンダードセル１１ＢＲ内のトランジスタと同じサイズのトランジスタを、セル高の低いスタンダードセル１１Ｃが配置されたセルブロック１０Ｃ内に容易に配置することができる。
【００５２】
なお、この実施の形態では、セルブロック１０Ｃ内に、スタンダードセル１１Ｃに対して３倍のセル高を有するスタンダードセル１１ＣＲ３を配置し、このスタンダードセル１１ＣＲ３内にセル高の高いスタンダードセル１１ＢＲ内に配置されるトランジスタと同じサイズのトランジスタを配置する場合について説明したが、これに限定されるものではない。
【００５３】
すなわち、要するに、通常のセル高を有するスタンダードセル１１Ｃよりもセル高の高いスタンダードセルをセルブロック１０Ｃ内に配置すればよく、スタンダードセル１１Ｃに対して２倍以上のセル高を有するスタンダードセルを配置してもよい。
【００５４】
ただし、３倍のセル高を有するスタンダードセル１１ＣＲ３を配置する場合が、そのスタンダードセル自体の面積がそれ程大きくならない点や、カラム方向で隣接する他のスタンダードセルとの間でＰウエル拡散領域とＮウエル拡散領域との境界線を曲げる必要がなくなる点などから有利である。
【００５５】
図９は、図８に示すセルブロック１０Ｃのスタンダードセル１１ＣＲ３付近を拡大して示す平面図である。セルブロック１０Ｃ内の通常のセル高を持つスタンダードセル１１ＣにはＮウエル領域とＰウエル領域とが対になって配置される。ここで、３倍のセル高を有するスタンダードセル１１ＣＲ３を配置することで、カラム方向で隣接する通常のセル高を持つスタンダードセル１１Ｃとの間では、Ｐウエル及びＮウエル拡散領域の境界線が直線的に連続するようになり、境界線を曲げる必要はない。
【００５６】
なお、この図９の場合にも、ＮＭＯＳトランジスタ２１、ＰＭＯＳトランジスタ２３のゲート電極はそれぞれ図示を省略している。
【００５７】
（第４の実施の形態）
この第４の実施の形態では、上記第３の実施の形態と同様に通常のセル高を有するスタンダードセル１１Ｃよりもセル高の高いスタンダードセルをセルブロック１０Ｃ内に配置した半導体集積回路装置に対し、上記第２の実施の形態と同様にセルブロック１０Ｂ、セルブロックＣに供給する電源電圧を異ならせるようにしたものである。
【００５８】
この場合、図１中のセルブロック１０Ｂでは、図５に示す場合と同様に、複数のスタンダードセル１１Ｂのカラムに沿って電源電圧ＶＤＤ１を供給する電源配線３１と、接地用の電源配線３２とが配置される。
【００５９】
これに対して、図１中のセルブロック１０Ｃでは、図１０の平面図に示すように、複数のスタンダードセル１１Ｃ及びスタンダードセル１１ＣＲ３に沿うように、電源電圧ＶＤＤ２を供給する電源配線３３が配置される。
【００６０】
また、上記リピータを構成するために使用される３倍のセル高を有するスタンダードセル１１ＣＲ３を含むカラムには、上記電源配線３３に沿うように電源電圧ＶＤＤ１を供給する電源配線３１も配置される。なお、この電源配線３１は上記電源配線３３よりもセルの内側に配置される。
【００６１】
そして、上記スタンダードセル１１ＣＲ３には、上記電源配線３１の電源電圧ＶＤＤ１が供給される。
【００６２】
また、電源電圧ＶＤＤ１が供給されるスタンダードセル１１ＣＲ３のＮウエル領域内に配置されるＰＭＯＳトランジスタ２３の周囲には、同じＮウエル領域内に形成される他のＰＭＯＳトランジスタと電位的に分離するために、図６の場合と同様の分離領域３４が配置される。
【００６３】
なお、図１０では特に図示しないが、電源配線３３、３１に沿うように接地用の電源配線が配置されていることはもちろんである。また、図９の場合と同様に、ＮＭＯＳトランジスタ２１、ＰＭＯＳトランジスタ２３のゲート電極はそれぞれ図示を省略している。
【００６４】
この第４の実施の形態によれば、セルブロック１０Ｂと１０Ｃとに供給される電源電圧が互いに異なる場合であっても、セルブロック１０Ｂ、１０Ｃ内のリピータを構成するために使用されるスタンダードセル１１ＢＲ、１１ＣＲ３には同じ電源電圧（ＶＤＤ１）を供給することができる。この結果、複数のリピータが、互いに異なる電源電圧が供給されるセルブロック１０Ｂ、１０Ｃ内のスタンダードセルを用いて構成される場合であっても、複数のリピータの特性を揃えることができる。
【００６５】
しかも、セルブロック１０Ｃでは、リピータを構成するために使用されるスタンダードセル１１ＣＲ３を含む３つのカラムの各カラムに、ＶＤＤ１とは異なる電源電圧ＶＤＤ２で動作する複数のスタンダードセルを配置することができるので、電源電圧が異なるスタンダードセルをカラムを変えて配置する場合と比べて空き領域を少なくすることができ、集積度を高めることができる。
【００６６】
なお、この発明は、上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。
【００６７】
例えば上記各実施の形態では、半導体集積回路装置に３個あるいは４個のセルブロックが設けられている場合を説明したが、５個以上のセルブロックが設けられた半導体集積回路装置にも実施が可能であることはいうまでもない。
【００６８】
さらに、上記各実施の形態では、リピータを構成するために使用されるスタンダードセル内にはＣＭＯＳトランジスタのみが配置される場合について説明したが、これはＣＭＯＳトランジスタの他に、例えばバイポーラトランジスタやダイオードなどの能動素子や、抵抗及びコンデンサなどの受動素子が一緒に配置されていてもよい。
【００６９】
【発明の効果】
以上説明したようにこの発明によれば、セル高の異なるスタンダードセルが配置された異なるセルブロック内のスタンダードセルを用いて構成される回路同士の特性を揃えることかでき、もって所要の特性を得ることができる半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体集積回路装置のレイアウトの一例を示す平面図。
【図２】図１中の異なるセルブロック内に設けられるスタンダードセルの一例を示す平面図。
【図３】リピータの回路図及び等価回路図。
【図４】図１における信号ＳＩＧの伝達経路の構成を示す回路図。
【図５】この発明の第２の実施の形態に係る半導体集積回路装置のセルブロックの一部を抽出して示す平面図。
【図６】この発明の第２の実施の形態に係る半導体集積回路装置の図５に示すセルブロックとは異なるセルブロックの一部を抽出して示す平面図。
【図７】図６中に示されるスタンダードセル内のトランジスタの断面図。
【図８】この発明の第３の実施の形態に係る半導体集積回路装置のレイアウトの一例を示す平面図。
【図９】図８の一部を拡大して示す平面図。
【図１０】この発明の第４の実施の形態に係る半導体集積回路装置のレイアウトの一例を示す平面図。
【図１１】スタンダードセル方式の半導体集積回路装置の平面図。
【図１２】複数のトランジスタを並列接続して構成される大きなサイズのトランジスタを含む横長のスタンダードセルの平面図。
【図１３】大きなサイズのトランジスタを含む縦長のスタンダードセルの平面図。
【図１４】同じカラムにセル高の異なるスタンダードセルを配置させる場合の平面図。
【図１５】従来の半導体集積回路装置を用いて信号を伝達する場合の信号経路を概念的に示す回路図。
【図１６】複数種類の電源電圧が供給される従来のセルブロックの平面図。
【符号の説明】
１０Ａ〜１０Ｄ…セルブロック、
１１Ａ〜１１Ｄ，１１ＣＲ，１１ＢＲ，１１ＣＲ３…スタンダードセル、
１２…Ｐウエル領域、
１３…Ｎウエル領域、
１４…ゲート電極、
１５ｃ，１５ｄ…リピータ、
２１…ＮチャネルＭＯＳトランジスタ、
２２…Ｎ型拡散領域、
２３…ＰチャネルＭＯＳトランジスタ、
２４…Ｐ型拡散領域、
３１，３２，３３…電源配線、
３４…分離領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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