(57)【特許請求の範囲】
【請求項１】
複数のワード線と複数の相補ビット線の交点に複数のメモリセルが設けられてなるメモリアレイと、
上記複数の相補ビット線の中から選択信号により選択されたものを共通相補入出力線に接続させるカラムスイッチと、
上記共通相補入出力線を所定の同じ電位に設定するプリチャージ回路と、
上記共通相補入出力線の読み出し信号を増幅する読み出しアンプと、
上記共通相補入出力線に書き込み信号を伝える書き込みアンプとを備え、
上記メモリセルは、対応するワード線にゲートが接続され、対応する相補ビット線の一方に一方のソース，ドレインが接続されたアドレス選択ＭＯＳＦＥＴと、上記アドレス選択ＭＯＳＦＥＴの他方のソース，ドレインに蓄積ノードが接続され、他方に所定の電圧が与えられた記憶キャパシタとからなるダイナミック型メモリセルであり、
読み出し時と書き込み時のメモリサイクル期間がほぼ同一であり、
上記読み出し時のカラムスイッチの選択期間は、上記書き込み時のカラムスイッチの選択期間よりも長く、
上記読み出し時の共通相補入出力線のプリチャージ期間は、上記書き込み時の共通相補入出力線のプリチャージ期間よりも短く、
上記カラムスイッチに伝えられる選択信号は、外部端子から供給されるクロック信号と、読み出し制御信号と書き込み制御信号のそれぞれに対応して上記読み出し期間と書き込み期間に対応した２種類のパルス幅のパルス信号を発生させるパルス発生回路の出力信号と、Ｙ系のアドレスデコーダで形成された選択信号との論理により形成されるものであり、
上記プリチャージ回路のプリチャージ信号は、上記パルス発生回路の出力信号に基づいて発生され、
上記ワード線は、メインワード線と、上記メインワード線の延長方向に対して分割された長さとされ、かつ、上記メインワード線と交差するビット線方向に対して複数配置され、複数からなるダイナミック型メモリセルのアドレス選択端子が接続されてなるサブワード線からなり、
上記相補ビット線は、上記複数のサブワード線とそれと直交するように配置され、上記ダイナミック型メモリセルの入出力端子がその一方に接続された複数の相補ビット線対からなり、
上記複数のサブワード線及び上記複数の相補ビット線対及びこれらの交点に設けられた複数のダイナミック型メモリセルによりサブアレイを構成し、
上記共通相補入出力線は、上記サブアレイに対応して設けられてローカル入出力線と、ビット線方向に配列された複数からなるサブアレイに対応して設けられるメイン入出力線からなり、
上記ローカル入出力線及びメイン入出力線のそれぞれにプリチャージ回路が設けられるとともに、上記メイン入出力線に読み出しアンプの入力端子と、書き込みアンプの出力端子がそれぞれ接続されるものであることを特徴とする半導体記憶装置。
【請求項２】
上記サブアレイは、上記複数からなるサブワード線配列の両端側にサブワード線駆動回路が振り分けられて分割して配置され、上記複数からなる相補ビット線配列の両端側にセンスアンプが振り分けられて分割して配置され、
上記１つのサブアレイは、上記複数のサブワード線駆動回路列と上記複数のセンスアンプ列とにより囲まれるように形成され、
上記ローカル入出力線は、上記センスアンプに沿って延長されるものであることを特徴とする請求項１の半導体記憶装置。
【請求項３】
上記センスアンプは、シェアードセンス方式とされ、それを中心にして隣接するサブアレイのビット線に対応して設けられるものであり、
上記カラムスイッチは、センスアンプの入出力ノードと上記ローカル入出力線との間に設けられるものであることを特徴とする請求項２の半導体記憶装置。
【請求項４】
上記半導体記憶装置は、シンクロナスＤＲＡＭを構成するものであることを特徴とする請求項１の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、主として高速動作のシンクロナスＤＲＡＭ（ダイナミック型ランダム・アクセス・メモリ）におけるカラム選択回路に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
６４Ｍビットや２５６Ｍビットのような大記憶容量化に図ったダイナミック型ＲＡＭに関しては、日経マグロウヒル社１９９５年７月３１日発行「日経エレクトロニクス」Ｎｏ．６４１、ｐｐ．９９−２１４  がある。
【０００３】
【発明が解決しようとする課題】
ダイナミック型ＲＡＭにおいては、ワード線を選択状態にしておいてカラムアドレスの切り換えにより書き込みと読み出しを行うようにした高速動作モードがある。シンクロナスＤＲＡＭでは、外部端子から供給されるクロック信号に対応して内部でカラムアドレスを発生させて連続してカラムアドレスの切り換えを行うようにしたバーストモードがある。このような連続動作モードでは、カラムアドレスの切り換えにより書き込み動作と読み出し動作とを行うものであるが、アドレスの切り換えに際して、高速動作化のために共通入出力線においては前のサイクル情報をリセットさせるというプリチャージ動作が設けられる。
【０００４】
従来は、書き込み動作とその後に行われるるプリチャージ動作と、読み出し動作とその後に行われるプリチャージ動作に格別な配慮がなされておらず、共に同じような時間割合で行うものであり、それぞれの動作時間を満足させるよう設定するものである。クロックサイクル時間が１０ｎｓ以上と比較的長い場合には、時間的な余裕があるので上記のようにしても何ら問題が生じない。しかしながら、クロック周波数を１００ＭＨｚを超えて１６０ＭＨｚ程度まで高速化を図ろうとすると、上記バーストモードではわずか６ｎｓのサイクル時間にしなければならず、大記憶容量化に伴う配線寄生容量の増大や、素子の微細化を考えると上記サイクル時間内にカラムアドレスの切り換えを行うようにすることは容易ではない。本願発明者においては、書き込み時と読み出し時とでは、上記それぞれの動作に必要とされる時間と共通入出力線に現れる信号振幅が大きく異なり、上記信号振幅に対応してプリチャージに要する時間も異なることに着目し、書き込み動作と読み出し動作とでカラム選択期間と、プリチャージ期間をそれぞれ最適設定にすることによりクロックサイクル時間を短くすることを考えた。
【０００５】
この発明の目的は、簡単な構成によりクロックサイクル時間を短くした半導体記憶装置を提供することにある。この発明の他の目的は、高周波数のクロック信号でのメモリ動作を実現した半導体記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、複数のワード線と複数の相補ビット線の交点に複数のメモリセルが設けられてなるメモリアレイと、上記複数の相補ビット線の中から選択信号により選択されたものを共通相補入出力線に接続させるカラムスイッチと、上記共通相補入出力線を所定の同じ電位に設定するプリチャージ回路とを備えた半導体記憶装置において、読み出し時にはカラムスイッチの選択期間を長くするとともにその分上記共通相補入出力線のプリチャージ期間を短くし、書き込み時にはカラムスイッチの選択期間を短くするとともにその分上記共通相補入出力線のプリチャージ期間を長くして上記読み出し時と書き込み時のメモリサイクル期間をほぼ同一にする。
【０００７】
【発明の実施の形態】
図１には、この発明が適用されるダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている。同図においては、この発明が適用されるダイナミック型ＲＡＭを構成する各回路ブロックのうち、その主要部が判るように示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【０００８】
この実施例では、特に制限されないが、メモリアレイは、全体として４個に分けられる。半導体チップの長手方向に対して中央部分１４にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路及び降圧回路を含む電源回路等が設けられる。これら中央部分１４の両側のメモリアレイに接する部分には、カラムデコーダ領域１３が配置される。
【０００９】
上述のように半導体チップの長手方向に対して左右に２個、上下に２個ずつに分けられた４個からなる各メモリアレイにおいて、長手方向に対して上下中央部にメインロウデコーダ領域１１が設けられる。このメインロウデコーダの上下には、メインワードドライバ領域１２が形成されて、上記上下に分けられたメモリアレイのメインワード線をそれぞれが駆動するようにされる。
【００１０】
上記メモリセルアレイ（サブアレイ）１５は、その拡大図に示すように、メモリセルアレイ１５を挟んでセンスアンプ領域１６、サブワードドライバ領域１７に囲まれて形成されるものである。上記センスアンプ領域と、上記サブワードドライバ領域の交差部は、交差領域（クロスエリア）１８とされる。上記センスアンプ領域１６に設けられるセンスアンプは、シェアードセンス方式により構成され、メモリセルアレイの両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかのメモリセルアレイの相補ビット線に選択的に接続される。
【００１１】
上述のように半導体チップの長手方向に対して左右に４個ずつに分けられたメモリアレイは、２個ずつ組となって配置される。このように２個ずつ組となって配置された２つのメモリアレイは、その中央部分に上記メインロウデコーダ領域１１とメインワードドライバ１２が配置される。メインワードドライバ１２は、上記１つのメモリアレイを貫通するように延長されるメインワード線の選択信号を形成する。また、上記メインワードドライバ１２にサブワード選択用のドライバも設けられ、後述するように上記メインワード線と平行に延長されてサブワード選択線信号を形成する。
【００１２】
拡大図として示された１つのメモリセルアレイ（サブアレイ）１５は、図示しないがサブワード線が２５６本と、それと直交する相補ビット線（又はデータ線）が２５６対とされる。上記１つのメモリアレイにおいて、上記メモリセルアレイ（サブアレイ）１５がビット線方向に１６個設けられるから、全体としての上記サブワード線は約４Ｋ分設けられ、ワード線方向に８個設けられるから、相補ビット線は全体として約２Ｋ分設けられる。このようなメモリアレイが全体で８個設けられるから、全体では８×２Ｋ×４Ｋ＝６４Ｍビットのような記憶容量を持つようにされる。
【００１３】
上記１つのメモリアレイは、メインワード線方向に対して８個に分割される。かかる分割されたメモリセルアレイ１５毎にサブワードドライバ（サブワード線駆動回路）１７が設けられる。サブワードドライバ１７は、メインワード線に対して１／８の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、１つのメインワード線に対して、相補ビット線方向に４本からなるサブワード線を配置させる。このようにメインワード線方向には８本に分割され、及び相補ビット線方向に対して４本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、サブワード選択ドライバが配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向に延長される４本のサブワード選択線の中から１つを選択する選択信号を形成する。
【００１４】
上記１つのメモリアレイに着目すると、１本のメインワード線に割り当てられる８個のメモリセルアレイのすべての中から、１本ずつのサブワード線を選択する。上記のようにメインワード線方向に２Ｋ（２０４８）のメモリセルが設けられるので、１つのサブワード線には、２０４８／８＝２５６個のメモリセルが接続されることとなる。
【００１５】
上記のように１つのメモリアレイは、相補ビット線方向に対して４Ｋビットの記憶容量を持つ。しかしながら、１つの相補ビット線に対して４Ｋものメモリセルを接続すると、相補ビット線の寄生容量が増大し、微細な情報記憶用キャパシタとの容量比により読み出される信号レベルが得られなくなってしまうために、相補ビット線方向に対しても１６分割される。つまり、太い黒線で示されたセンスアンプ１６により  相補ビット線が１６分割に分割される。特に制限されないが、センスアンプ１６は、シェアードセンス方式により構成され、メモリアレイの両端に配置されるセンスアンプ１６を除いて、センスアンプ１６を中心にして左右に相補ビット線が設けられ、左右いずれかの相補ビット線に選択的に接続される。
【００１６】
図２には、この発明が適用されるダイナミック型ＲＡＭを説明するための概略レイアウト図が示されている。同図には、メモリチップ全体の概略レイアウトと、８分割された１つのメモリアレイのレイアウトが示されている。同図は、図１の実施例を別の観点から図示したものである。つまり、図１と同様にメモリチップは、長手方向（ワード線方向）対して左右に４分割、上下に２分割される。メモリアレイ（Ａｒｒａｙ）が８分割され、その長手方向における中央部分には複数からなるボンディングパッド及びアドレスバッファ、制御回路やプリデコーダ及びタイミング制御回路等のような間接周辺回路（Ｂｏｎｄｉｎｇ  Ｐａｄ  ＆  ｐｅｒｉｐｈｅｒａｌ  Ｃｉｒｃｕｉｔ）  が設けられる。
【００１７】
上記８個のメモリアレイは、それぞれが約８Ｍビットの記憶容量を持つようにされるものであり、そのうちの一つが拡大して示されているように、ワード線方向に８分割され、ビット線方向に１６分割されたサブアレイが設けられる。上記サブアレイのビット線方向の両側には、上記ビット線方向に対してセンスアンプ（Ｓｅｎｃｅ  Ａｍｐｌｉｆｉｅｒ）が配置される。上記サブアレイのワード線方向の両側には、サブワードドライバ（Ｓｕｂ−Ｗｏｒｄ  Ｄｒｉｖｅｒ）が配置される。
【００１８】
上記１つのアレイには、全体で４０９６本のワード線と２０４８対の相補ビット線が設けられる。これにより、全体で約８Ｍビットの記憶容量を持つようにされる。上記のように４０９６本のワード線が１６個のサブアレイに分割して配置されるので、１つのサブアレイには２５６本のワード線（サブワード線）が設けられる。また、上記のように２０４８対の相補ビット線が８個のサブアレイに分割して配置されるので、１つのサブアレイには２５６対の相補ビット線が設けられる。
【００１９】
上記２つのアレイの中央部には、メインロウデコーダ、アレイコントロール（Ａｒｒａｙ  ｃｏｎｔｒｏｌ）回路及びメインワードドライバ（Ｍａｉｎ  Ｗｏｒｄ  ｄｒｉｖｅｒ）が設けられる。上記アレイコントロール回路には、第１のサブワード選択線を駆動するドライバが含まれる。上記アレイには、上記８分割されたサブアレイを貫通するように延長されるメインワード線が配置される。上記メインワードドライバは、上記メインワード線を駆動する。上記メインワード線と同様に第１のサブワード選択線も上記８分割されたサブアレイを貫通するように延長される。上記アレイの上部には、Ｙデコーダ（ＹＤｅｃｏｄｅｒ）  及びＹ選択線ドライバ（ＹＳｄｒｉｖｅｒ）  が設けられる。
【００２０】
図３には、この発明に係るダイナミック型ＲＡＭにおけるサブアレイとその周辺回路の一実施例の概略レイアウト図が示されている。同図には、図２に示されたメモリアレイの中の斜線を付した位置に配置された４つのサブアレイＳＢＡＲＹが代表として示されている。図３においては、サブアレイＳＢＡＲＹが形成される領域には斜線を付すことによって、その周辺に設けられサブワードドライバ領域、センスアンプ領域及びクロスエリアとを区別するものである。
【００２１】
サブアレイＳＢＡＲＹは、次のような４種類に分けられる。つまり、ワード線の延長方向を水平方向とすると、右下に配置される第１のサブアレイＳＢＡＲＹは、サブワード線ＳＷＬが２５６本配置され、相補ビット線対は２５６対から構成される。それ故、上記２５６本のサブワード線ＳＷＬに対応した２５６個のサブワードドライバＳＷＤは、かかるサブアレイの左右に１２８個ずつに分割して配置される。上記２５６対の相補ビット線ＢＬに対応して設けられる２５６個のセンスアンプＳＡは、前記のようなシェアードセンスアンプ方式に加えて、さらに交互配置とし、かかるサブアレイの上下において１２８個ずつに分割して配置される。
【００２２】
右上配置される第２のサブアレイＳＢＡＲＹは、特に制限されないが、正規のサブワード線ＳＷＬが２５６本に加えて８本の予備（冗長）ワード線が設けられ、相補ビット線対は２５６対から構成される。それ故、上記２５６＋８本のサブワード線ＳＷＬに対応した２６４個のサブワードドライバＳＷＤは、かかるサブアレイの左右に１３２個ずつに分割して配置される。センスアンプは、上記同様に１２８個ずつが上下に配置される。すなわち、上記右側の上下に配置されるサブアレイＳＢＡＲＹに形成される２５６対のうちの１２８対の相補ビット線は、それに挟まれたセンスアンプＳＡに対してシェアードスイッチＭＯＳＦＥＴを介して共通に接続される。
【００２３】
左下配置される第３のサブアレイＳＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同様にサブワード線ＳＷＬが２５６本により構成される。上記同様に１２８個のサブワードドライバが分割して配置される。上記下側左右に配置されたサブアレイＳＢＡＲＹの２５６本のうちの１２８本のサブワード線ＳＷＬは、それに挟まれた領域に形成された１２８個のサブワードドライバＳＷＤに対して共通に接続される。上記のように左下配置されるサブアレイＳＢＡＲＹは、２５６対からなる正規の相補ビット線ＢＬに加えて、４対の予備（冗長）ビット線４ＲＥＤが設けられる。それ故、上記２６０対からなる相補ビット線ＢＬに対応した２６０個のセンスアンプＳＡは、かかるサブアレイの上下に１３０個ずつに分割して配置される。
【００２４】
左上配置される第４のサブアレイＳＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同様に正規のサブワード線ＳＷＬが２５６本に予備サブワード線が８本設けられ、下隣接のサブアレイと同様に正規の相補ビット線対の２５６対に加えて、予備のビット線が４対設けられるので、サブワードドライバは、左右に１３２個ずつ分割して配置され、センスアンプＳＡは上下に１３０ずつが分割して配置される。
【００２５】
メインワード線ＭＷＬは、その１つが代表として例示的に示されているように前記のような水平方向に延長される。また、カラム選択線ＹＳは、その１つが代表として例示されるように縦方向に延長される。上記メインワード線ＭＷＬと平行にサブワード線ＳＷＬが配置され、上記カラム選択線ＹＳと平行に相補ビット線ＢＬ（図示ぜす）が配置されるものである。この実施例では、特に制限されないが、上記４つのサブアレイを基本単位の１組として、図２のように８Ｍビット分のメモリアレイでは、ビット線方向には８組のサブアレイが形成され、ワード線方向には４組のサブアレイが構成される。１組のサブアレイが４個で構成されるから、上記８Ｍビットのメモリアレイでは、８×４×４＝１２８個のサブアレイが設けられる。上記８Ｍビットのメモリアレイがチップ全体では８個設けられるから、メモリチップ全体では１２８×８＝１０２４個ものサブアレイが形成されるものである。
【００２６】
上記４個からなるサブアレイに対して、８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂが、メインワード線ＭＷＬと同様に４組（８個）のサブアレイを貫通するように延長される。そして、サブワード選択線ＦＸ０Ｂ〜ＦＸ３Ｂからなる４本と、ＦＸ４Ｂ〜ＦＸ７Ｂからなる４本とが上下のサブアレイ上に分けて延長させるようにする。このように２つのサブアレイに対して１組のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、かつ、それらをサブアレイ上を延長させるようにする理由は、メモリチップサイズの小型化を図るためである。
【００２７】
つまり、各サブアレイに対して上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、しかもそれをセンスアンプエリア上の配線チャンネルに形成した場合、図１のメモリアレイのように短辺方向の３２個ものセンスアンプで、８×３２＝２５６本分もの配線チャンネルが必要になるものである。これに対して、上記の実施例では、配線そのものが、上下２つのサブアレイに対して上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを共通に割り当て、しかも、それをサブアレイ上をメインワード線と平行に互いに混在させるように配置させることにより、格別な配線専用領域を設けることなく形成することができる。
【００２８】
そもそも、サブアレイ上には、８本のサブワード線に対して１本のメインワード線が設けられるものであり、その８本の中の１本のサブワード線を選択するためにサブワード選択線が必要になるものである。メモリセルのピッチに合わせて形成されるサブワード線ＳＷＬの８本分に１本の割り合いでメインワード線ＭＷＬが形成されるものであるために、メインワード線ＭＷＬの配線ピッチは緩やかになっている。したがって、メインワード線ＭＷＬと同じ配線層を利用して、上記サブワード選択線をメインワード線の間に形成することは配線ピッチの緩やかさを少し犠牲にするだけで比較的容易にできるものである。
【００２９】
この実施例のサブワードドライバＳＷＤは、上記サブワード選択線ＦＸ０Ｂ等を通して供給される選択信号と、それを反転させた選択信号とを用いて１つのサブワード線ＳＷＬを選択する構成を採る。そして、サブワードドライバＳＷＤは、それを中心として左右に配置されるサブアレイのサブワード線ＳＷＬを同時に選択するような構成を採るものである。そのため、上記のようにＦＸ０Ｂ等を共有する２つのサブアレイに対しては、１２８×２＝２５６個ものサブワードドライバに対して、上記４本のサブワード選択線を割り振って供給する。つまり、サブワード選択線ＦＸ０Ｂに着目すると、２つのサブアレイに対して２５６÷４＝６４個ものサブワードドライバＳＷＤに選択信号を供給する必要がある。
【００３０】
上記メインワード線ＭＷＬと平行に延長されるものを第１のサブワード選択線ＦＸ０Ｂとすると、左上部のクロスエリアに設けられ，上記第１のサブワード選択線ＦＸ０Ｂからの選択信号を受けるサブワード選択線駆動回路ＦＸＤを介して、上記上下に配列される６４個のサブワードドライバに選択信号を供給する第２のサブワード選択線ＦＸ０が設けられる。上記第１のサブワード選択線ＦＸ０Ｂは上記メインワード線ＭＷＬ及びサブワード線ＳＷＬと平行に延長されるのに対して上記第２のサブワード選択線は、それと直交するカラム選択線ＹＳ及び相補ビット線ＢＬと平行にサブワードドライバ領域上を延長される。上記８本の第１のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂと同様に、上記第２のサブワード選択線ＦＸ０〜ＦＸ７も、偶数ＦＸ０，２，４，６と、奇数ＦＸ１，３，５，７とに分割されてサブアレイＳＢＡＲＹの左右に設けられたサブワードドライバＳＷＤに振り分けられて配置される。
【００３１】
上記サブワード選択線駆動回路ＦＸＤは、同図において■で示したように、１つのクロスエリアの上下に２個ずつ分配して配置される。つまり、上記のように左上部のクロスエリアでは、下側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ０Ｂに対応され、左中間部のクロスエリアに設けられた２つのサブワード選択線駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、左下部のクロスエリアの上側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ６Ｂに対応される。
【００３２】
中央上部のクロスエリアでは、下側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ１Ｂに対応され、中央中間部のクロスエリアに設けられた２つのサブワード選択線駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ３Ｂと、ＦＸ５Ｂに対応され、中央下部のクロスエリアの上側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ７Ｂに対応される。そして、右上部のクロスエリアでは、下側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ０Ｂに対応され、右中間部のクロスエリアに設けられた２つのサブワード選択線駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、右下部のクロスエリアの上側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ６Ｂに対応される。このようにメモリアレイの端部に設けられたサブワードドライバでは、その右側にはサブアレイが存在しないから、左側だけのサブワード線ＳＷＬのみを駆動する。
【００３３】
この実施例のようにサブアレイ上のメインワード線ＭＷＬのピッチの隙間にサブワード選択線ＦＸＢを配置する構成では、格別な配線チャンネルが不要にできるから、１つのサブアレイに８本のサブワード選択線を配置するようにしてもメモリチップが大きくなることはない。しかしながら、上記のようなサブワード選択線駆動回路ＦＸＤを形成するためにクロス領域の面積が増大し、高集積化を妨げることとなる。つまり、上記クロスエリアには、同図において点線で示したようなメイン入出力線ＭＩＯやローカル入出力線ＬＩＯに対応して設けられるスイッチ回路ＩＯＳＷや、センスアンプを駆動するパワーＭＯＳＦＥＴ、シェアードスイッチＭＯＳＦＥＴを駆動するための駆動回路、プリチャージＭＯＳＦＥＴを駆動する駆動回路等の周辺回路が形成されるために面積的な余裕が無いからである。このため、図３の実施例では、上／下の２つのサブアレイでサブワード選択線駆動回路ＦＸＤを共用して面積増加を抑えている。
【００３４】
上記クロスエリアのうち、偶数に対応した第２のサブワード選択線ＦＸ０〜ＦＸ６の延長方向Ａに配置されたものには、後述するようにセンスアンプに対して定電圧化された内部電圧ＶＤＬを供給するＮチャンネル型のパワーＭＯＳＦＥＴＱ１６及びオーバードライブ用の電源電圧ＶＤＤを供給するＮチャンネル型のパワーＭＯＳＦＥＴＱ１５、及びセンスアンプに対して回路の接地電位ＶＳＳを供給するためのＮチャンネル型のパワーＭＯＳＦＥＴＱ１４が設けられる。
【００３５】
上記クロスエリアのうち、奇数に対応した第２のサブワード選択線ＦＸ１〜ＦＸ７の延長方向Ｂに配置されたものには、ビット線のプリチャージ及びイコライズ用ＭＯＳＦＥＴをオフ状態にさせるインバータ回路と、特に制限されないが、センスアンプに対して回路の接地電位ＶＳＳを供給するためのＮチャンネル型のパワーＭＯＳＦＥＴが設けられる。このＮチャンネル型のパワーＭＯＳＦＥＴは、センスアンプ列の両側からセンスアンプを構成するＮチャンネル型ＭＯＳＦＥＴの増幅ＭＯＳＦＥＴの共通ソース線（ＣＳＮ）に接地電位を供給するものである。つまり、センスアンプエリアに設けられる１２８個又は１３０個のセンスアンプに対しては、上記Ａ側のクロスエリアに設けられたＮチャンネル型のパワーＭＯＳＦＥＴと、上記Ｂ側のクロスエリアに設けられたＮチャンネル型のパワーＭＯＳＦＥＴの両方により接地電位が供給される。
【００３６】
上記のようにサブワード線駆動回路ＳＷＤは、それを中心にして両側のサブアレイのサブワード線を選択する。これに対して、上記選択された２つのサブアレイのサブワード線に対応して左右２つのセンスアンプが活性化される。つまり、サブワード線を選択状態にすると、アドレス選択ＭＯＳＦＥＴがオン状態となり、記憶キャパシタの電荷がビット線電荷と合成されてしまうので、センスアンプを活性化させてもとの電荷の状態に戻すという再書き込み動作を行う必要があるからである。このため、上記端部のサブアレイに対応したものを除いて、上記パワーＭＯＳＦＥＴは、それを挟んで両側のセンスアンプを活性化させるために用いられる。これに対して、サブアレイ群の端に設けられたサブアレイの右側又は左側に設けられたサブワード線駆動回路ＳＷＤでは、上記サブアレイのサブワード線しか選択しないから、上記パワーＭＯＳＦＥＴは、上記サブアレイに対応した片側のセンスアンプ群のみを活性化するものである。
【００３７】
上記センスアンプは、シェアードセンス方式とされ、それを挟んで両側に配置されるサブアレイのうち、上記サブワード線が非選択された側の相補ビット線に対応したシェアードスイッチＭＯＳＦＥＴがオフ状態にされて切り離されることにより、上記選択されたサブワード線に対応した相補ビット線の読み出し信号を増幅し、メモリセルの記憶キャパシタをもとの電荷状態に戻すという再書き込み動作を行う。
【００３８】
図４には、この発明に係るダイナミック型ＲＡＭのセンスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された一実施例の回路図が示されている。同図においては、２つのサブアレイ１５に上下から挟まれるようにされたセンスアンプ１６と前記交差エリア１８に設けられる回路が例示的に示され、他はブロック図として示されている。また、点線で示された回路ブロックは、前記符号によりそれぞれが示されている。
【００３９】
ダイナミック型メモリセルは、上記１つのサブアレイ１５に設けられたサブワード線ＳＷＬと、相補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬとの間に設けられた１つが代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと記憶キャパシタＣｓから構成される。アドレス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビット線ＢＬに接続され、ソースに記憶キャパシタＣｓが接続される。記憶キャパシタＣｓの他方の電極は共通化されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳＦＥＴＱｍの基板（チャンネル）には負のバックバイアス電圧ＶＢＢが印加される。上記サブワード線ＳＷＬの選択レベルは、上記ビット線のハイレベルに対して上記アドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧ＶＰＰとされる。
【００４０】
センスアンプを内部降圧電圧ＶＤＬで動作させるようにした場合、センスアンプにより増幅されてビット線に与えられるハイレベルは、上記内部電圧ＶＤＬレベルにされる。したがって、上記ワード線の選択レベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖｔｈ＋αにされる。センスアンプの左側に設けられたサブアレイの一対の相補ビット線ＢＬとＢＬＢは、同図に示すように平行に配置され、ビット線の容量バランス等をとるために必要に応じて適宜に交差させられる。かかる相補ビット線ＢＬとＢＬＢは、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの単位回路の入出力ノードと接続される。
【００４１】
センスアンプの単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８から構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。上記共通ソース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭＯＳＦＥＴが接続される。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線ＣＳＮには、上記クロスエリア１８に設けられたＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ１４により接地電位に対応した動作電圧が与えられる。
【００４２】
特に制限されないが、上記Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通ソース線ＣＳＰには、上記クロスエリア１８に設けられたオーバードライブ用のＮチャンネル型のパワーＭＯＳＦＥＴＱ１５と、上記内部電圧ＶＤＬを供給するＮチャンネル型のパワーＭＯＳＦＥＴＱ１６が設けられる。上記オーバードライブ用の電圧には、特に制限されないが、外部端子から供給される電源電圧ＶＤＤが用いられる。あるいはセンスアンプ動作速度の電源電圧ＶＤＤ依存性を軽減するためにわずかに降圧してもよい。例えば、ゲートに昇圧電圧ＶＰＰが印加され、ドレインに電源電圧ＶＤＤが印加されたＮチャンネル型ＭＯＳＦＥＴのソースから上記降圧電圧を得ることができる。
【００４３】
上記Ｎチャンネル型のパワーＭＯＳＦＥＴＱ１５のゲートに供給されるセンスアンプオーバードライブ用活性化信号ＳＡＰ１は、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１６のゲートに供給される活性化信号ＳＡＰ２と同相の信号とされ、信号ＳＡＰ１とＳＡＰ２は時系列的にハイレベルにされる。特に制限されないが、信号ＳＡＰ１とＳＡＰ２は、昇圧電圧ＶＰＰに対応したハイレベルの信号とされる。つまり、昇圧電圧ＶＰＰは、約３．８Ｖであるので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５，Ｑ１６を十分にオン状態にさせることができる。ＭＯＳＦＥＴＱ１５がオフ状態の後にＭＯＳＦＥＴＱ１６がオン状態にされてソース側から内部電圧ＶＤＬに対応した電圧を出力させることができる。
【００４４】
上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ（イコライズ）回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが供給される。このプリチャージ信号ＰＣＢを形成するドライバ回路は、図示しないが、上記クロスエリアにインバータ回路を設けて、その立ち下がりを高速にする。つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各クロスエリアに分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速に切り替えるようにするものである。
【００４５】
上記クロスエリア１８には、図４に示した回路以外にも、必要に応じて、センスアンプのコモンソース線ＣＳＰとＣＳＮのハーフプリチャージ回路、ローカル入出力線ＬＩＯのハーフプリチャージ回路、シェアード選択信号線ＳＨＲとＳＨＬの分散ドライバ回路等も設けられる。
【００４６】
センスアンプの単位回路は、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブアレイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続される。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラムスイッチ回路を構成するものであり、上記選択信号ＹＳが選択レベル（ハイレベル）にされるとオン状態となり、上記センスアンプの単位回路の入出力ノードとローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，ＬＩＯ２Ｂ等とを接続させる。例えば、上側のサブアレイのサブワード線ＳＷＬが選択されたときには、センスアンプの上側シェアードスイッチＭＯＳＦＥＴＱ１とＱ２はオン状態のままで、下側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態にされる。
【００４７】
これにより、センスアンプの入出力ノードは、上記上側の相補ビット線ＢＬ，ＢＬＢに接続されて、選択されたサブワード線ＳＷＬに接続されたメモリセルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ１２とＱ１３）を通してローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同図では横方向に延長される。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯスイッチ回路を介してメインアンプ６１の入力端子が接続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続される。なお、上記ＩＯスイッチ回路は、選択信号ＩＯＳＷによりスイッチ制御され、後述するように上記Ｎチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャンネル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッチとされる。同図では、省略されているが、上記メインＩＯ線ＭＩＯ，ＭＩＯＢには、書き込みアンプの出力端子も接続される。
【００４８】
特に制限されないが、上記カラムスイッチ回路は、１つの選択信号ＹＳにより二対の相補ビット線ＢＬ，ＢＬＢを二対のローカル入出力線ＬＩＯ１，ＬＩＯ１ＢとＬＩＯ２，ＬＩＯ２Ｂと接続させる。それ故、１つのメインワード線の選択動作により選択されたサブアレイにおいて、その両側に設けられる一対のセンスアンプに対応して設けられる上記二対のカラムスイッチ回路により合計四対の相補ビット線が選択されることになるので、１本のＹＳ線選択により４ビットの同時読み出し／書き込みができる。後述するようなバーストモードでは、上記カラム選択信号ＹＳが切り換えられ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂとサブレイの相補ビット線ＢＬ，ＢＬＢとの接続が順次に切り換えられる。
【００４９】
アドレス信号Ａｉは、アドレスバッファ５１に供給される。このアドレスバッファは、時分割的に動作してＸアドレス信号とＹアドレス信号を取り込む。Ｘアドレス信号は、プリデコーダ５２に供給され、メインローデコーダ１１とメインワードドライバ１２を介してメインワード線ＭＷＬの選択信号が形成される。上記アドレスバッファ５１は、外部端子から供給されるアドレス信号Ａｉを受けるものであるので、外部端子から供給される電源電圧ＶＤＤにより動作させられ、上記プリデコーダは、降圧電圧ＶＰＥＲＩにより動作させられ、上記メインワードドライバ１２は、昇圧電圧ＶＰＰにより動作させられる。カラムデコーダ（ドライバ）５３は、上記アドレスバフッァ５１の時分割的な動作によって供給されるＹアドレス信号を受けて、上記カラム選択信号ＹＳを形成する。
【００５０】
上記メインアンプ６１は、降圧電圧ＶＰＥＲＩにより動作させられ、外部端子から供給される電源電圧ＶＤＤで動作させられる出力バッファ６２を通して外部端子Ｄｏｕｔ  （又はＤＱ）から出力される。外部端子Ｄｉｎ（又はＤＱ）から入力される書き込み信号は、入力バッファ６３を通して取り込まれ、同図においてメインアンプ６１に含まれる後述するようなライトアンプを通して上記メイン入出力線ＭＩＯとＭＩＯＢに書き込み信号を供給する。上記出力バッファの入力部には、レベルシフト回路とその出力信号を上記クロック信号に対応したタイミング信号に同期させて出力させるための論理部が設けられる。
【００５１】
特に制限されないが、上記外部端子から供給される電源電圧ＶＤＤは、３．３Ｖにされ、内部回路に供給される降圧電圧ＶＰＥＲＩは２．５Ｖに設定され、上記センスアンプの動作電圧ＶＤＬは２．０Ｖとされる。そして、ワード線の選択信号（昇圧電圧）は、３．８Ｖにされる。ビット線のプリチャージ電圧ＶＢＬＲは、ＶＤＬ／２に対応した１．０Ｖにされ、プレート電圧ＶＰＬＴも１．０Ｖにされる。そして、基板電圧ＶＢＢは−１．０Ｖにされる。
【００５２】
図５には、この発明が適用されるダイナミック型ＲＡＭのＩＯスイッチ回路の一実施例の回路図が示されている。同図には、２対のローカル入出力線ＬＩＯ１〜ＬＩＯ１Ｂ、ＬＩＯ２，ＬＩＯ２Ｂと、一対のメイン入出力線ＭＩＯ１，ＭＩＯ１Ｂが示されている。他の１対のローカル入出力線とメイン入出力線とのＩＯスイッチは別の位置のクロスエリアに設けられる。
【００５３】
ＩＯスイッチ回路（ＭＩＯ−ＬＩＯｓｗ）は、上記一対のローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂと、それに対応されたメイン入出力線ＭＩＯ１，ＭＩＯ１Ｂとを接続させる。ＩＯスイッチ回路（ＭＩＯ−ＬＩＯｓｗ）は、前記図４に示したＮチャンネル型ＭＯＳＦＥＴＱ１９とＮチャンネル型ＭＯＳＦＥＴＱ２０と同様な２つのＮチャンネル型ＭＯＳＦＥＴと、それぞれに並列に接続された２つのＰチャンネル型ＭＯＳＦＥＴからなるＣＭＯＳスイッチ回路とされる。上記Ｎチャンネル型ＭＯＳＦＥＴのゲートには選択信号としてＢＬＥＱが供給され、Ｐチャンネル型ＭＯＳＦＥＴのゲートには選択信号としてＢＬＥＱＢが供給される。同様なＩＯスイッチ回路が別の位置のクロスエリアに設けられ、他方のローカル入出力線ＬＩＯ２とＬＩＯ２Ｂとそれに対応した図示しないメイン入出力線ＭＩＯ２，ＭＩＯ２Ｂとを接続させる。
【００５４】
上記ローカル入出力線ＬＩＯ１とＬＩＯ１Ｂとの間には、前記相補ビット線ＢＬとＢＬＢに設けられるプリチャージ（イコライズ）回路と同様な短絡ＭＯＳＦＥＴと、プリチャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴからなるローカル入出力線プリチャージ（イコライズ）回路ＬＩＯｅｑが設けられる。このローカル入出力線プリチャージ回路ＬＩＯｅｑと、相補ビット線に設けられる前記のビット線プリチャージ回路ＢＬｅｑには、プリチャージ（イコライズ）信号ＢＬＥＱを受けるインバータ回路Ｎ３で形成されたプリチャージ（イコライズ）信号ＢＬＥＱＢが供給される。
【００５５】
メイン入出力線ＭＩＯとＭＩＯＢには、短絡用と内部電圧ＶＤＬを供給するＰチャンネル型のＭＯＳＦＥＴで構成されたメイン入出力線プリチャージ（イコライズ）回路ＭＩＯｅｑが設けられる。これらのＰチャンネル型ＭＯＳＦＥＴのゲートには、プリチャージ（イコライズ）信号ＥＱＭＩＯＢが供給される。前記のようなバーストモードでは、ＩＯスイッチ回路（ＭＩＯ−ＬＩＯｓｗ）がオン状態のままで、選択ＹＳによりカラムスイッチが切り換えられる。つまり、２回目以降のローカル入出力線ＬＩＯとＬＩＯＢに対するプリチャージ（イコライズ）動作は、サブアレイのサブワード線が選択状態にされたままであるのでビット線プリチャージ回路ＢＬｅｑと同じプリチャージ信号で制御されるローカル入出力線プリチャージ（イコライズ）回路ＬＩＯｅｑを動作させることなく、ＹＳ選択の間メイン入出力線プリチャージ（イコライズ）回路ＭＩＯｅｑによってＶＤＬレベルのプリチャージ動作が行われることとなる。
【００５６】
したがって、上記のようなＭＯＳＦＥＴからなるＩＯスイッチ回路（ＭＩＯ−ＬＩＯｓｗ）を通したローカル入出力線ＬＩＯ１とＬＩＯ１Ｂに対するプリチャージ動作には、ローカル入出力線に接続される多数のカラムスイッチＭＯＳＦＥＴにより比較的大きな寄生容量が付加されることとが相乗的に作用して比較的長い時間を費やすことが必要になるものである。
【００５７】
図６には、上記メイン入出力線に接続されるライトアンプとメインアンプの一実施例の回路図が示されている。ライトアンプ（書き込みアンプ）ＷＡは、メイン入出力線ＭＩＯに書き込み信号を内部電圧ＶＤＬのようなハイレベルを供給するＰチャンネル型ＭＯＳＦＥＴＱ３１と、回路の接地電位を供給するＮチャンネル型ＭＯＳＦＥＴＱ３０と、メイン入出力線ＭＩＯＢに書き込み信号を内部電圧ＶＤＬのようなハイレベルを供給するＰチャンネル型ＭＯＳＦＥＴＱ３３と、回路の接地電位を供給するＮチャンネル型ＭＯＳＦＥＴＱ３２とから構成される。これらのＭＯＳＦＥＴＱ３１〜３４のゲートには、書き込み信号ＭＩＤＤＴ〜ＭＩＰＢＢが供給される。
【００５８】
メイン入出力線ＭＩＯとＭＩＯＢは、Ｐチャンネル型ＭＯＳＦＥＴの選択スイッチＭＯＳＦＥＴＱ３４とＱ３３を介して読み出しアンプとしてのメインアンプの入力端子に接続される。このメインアンプの一対の入力端子には、前記と同様に３個のＰチャンネル型ＭＯＳＦＥＴからなるＶＰＥＲＩレベルのプリチャージ回路が設けられる。メインアンプは、前記のようなセンスアンプと同様にＰチャンネル型ＭＯＳＦＥＴＱ３６とＱ３７とＮチャンネル型ＭＯＳＦＥＴＱ３８とＱ３９からなるＣＭＯＳラッチ回路が用いられ、メインアンプ制御信号ＭＡＥによりオン状態にされるＮチャンネル型ＭＯＳＦＥＴＱ４０を介して動作電流が流れるようにされる。
【００５９】
メイアンプＭＡの出力信号は、Ｐチャンネル型ＭＯＳＦＥＴＱ４１とＮチャンネル型ＭＯＳＦＥＴＱ４２からなるＣＭＯＳインバータ回路に入力される。このＣＭＯＳインバータ回路は、上記制御信号ＭＡＥにより動作させられるＮチャンネル型ＭＯＳＦＥＴＱ４３により動作させられる。そして、このＣＭＯＳインバータ回路の出力部には、ＣＭＯＳインバータ回路Ｎ１とＮ２からなるＣＭＯＳラッチ回路が設けられ、図示しない出力バッファに伝えられる。
【００６０】
図７には、この発明に係るダイナミック型ＲＡＭに設けられるタイミング発生回路の一実施例の論理回路図が示されている。外部端子から供給されたクロック信号により形成された内部クロック信号ＩＣＬＫＢは、一方において読み出し動作に必要とされるパルス幅に対応した遅延時間を持つようにされた遅延回路Ｄ１に供給され、その遅延信号と上記クロック信号ＩＣＬＫＢとをオアゲート回路Ｇ１に供給して上記遅延回路Ｄ１の遅延時間に対応した比較的長いパルス幅のパルス信号Ｐ１を形成する。上記クロック信号ＩＣＬＫＢは、他方において書き込み動作に必要とされるパルス幅に対応した遅延時間を持つようにされた遅延回路Ｄ２に供給され、その遅延信号と上記クロック信号ＩＣＬＫＢとをオアゲート回路Ｇ２に供給して上記遅延回路Ｄ２の遅延時間に対応した比較的短いパルス幅のパルス信号Ｐ２を形成する。
【００６１】
上記パルスＰ１は、読み出し動作のときに発生させるために、読み出し制御信号ＢＲＤにより制御されるアンドゲート回路Ｇ３を通して出力される。上記パルスＰ２は、書き込み動作のときに発生させるために、書き込み制御信号ＢＷＴにより制御されるアンドゲート回路Ｇ４を通して出力される。上記ゲート回路Ｇ３とＧ４の出力信号は、オアゲート回路Ｇ５を通してパルス信号ＹＳＥとしてＹ選択回路に供給される。なお、上記ゲート回路Ｇ３の出力信号は、読み出し動作を行う前記メインアンプ制御信号を形成するためにも用いられ、上記ゲート回路Ｇ４の出力信号は、書き込み回路を制御するためにも用いられる。そして、ＹＩＯＲ，ＹＩＯＷが前記メイン入力出力線ＭＩＯ，ＭＩＯＢに設けられるメイン入出力線プリチャージ回路ＭＩＯｅｑに供給される制御信号ＥＱＭＩＯＢを形成するためにも用いられる。
【００６２】
Ｙ系のアドレス信号Ａ０〜Ａ７は、クロック信号ＩＣＬＫＡＹにより動作させられるＹ系アドレスバッファを介して取り込まれ、プリデコーダによって３ビットずつの組み合わせによりＡＹ００−０７、ＡＹ３０−３７と、残り２ビットの組み合わせによりＡＹ６０−６３のようなプリデコード信号が形成される。これらのプリデコード信号のうち、特に制限されないが、上記ＡＹ００−ＡＹ０７に対応されたプリデコード信号と上記パルス信号ＹＳＥがアンドゲート回路Ｇ６により組み合わせされてカラムタイミング信号φＹ００−０７が形成される。このタイミング信号φＹ００−０７と、残りのプリデコード信号をナンドゲート回路Ｇ７に供給して１つの選択信号を形成し、ドライバとしてのインバータ回路Ｎ４を通してカラム選択信号ＹＳを形成する。シンクロナスＤＲＡＭのバースト動作を実現するため、Ｙ系アドレスバッファの次段にアドレスカウンタが置かれ、次のＩＣＬＫＡＹの立ち上がりでは外部アドレス信号Ａ０〜Ａ７を取り込まず、カウンタ動作によりインクリメントされたアドレス信号がメモリチップ内で生成される。
【００６３】
この構成では、読み出し動作のときには、上記選択信号ＹＳは上記遅延時間Ｄ１に対応したパルス幅に対応した比較的長い時間選択レベルにされる。つまり、比較的長い時間にわたって相補ビット線ＢＬ，ＢＬＢとローカル入出力線ＬＩＯ，ＬＩＯＢとを接続させる。これにより、相補ビット線ＢＬ，ＢＬＢからローカル入出力線ＬＩＯ，ＬＩＯＢに読み出される信号レベルをメインアンプの安定した動作に要する１００ｍＶないし１５０ｍＶ程度に大きくできる。そして、そのイコライズには上記のような低振幅であるので比較的短い時間で終了させることができる。
【００６４】
書き込み動作のときには、上記選択信号ＹＳは上記遅延時間Ｄ２に対応したパルス幅に対応した比較的短い時間選択レベルにされる。つまり、比較的短い時間だけ相補ビット線ＢＬ，ＢＬＢとローカル入出力線ＬＩＯ，ＬＩＯＢとを接続させる。書き込み動作では、上記のようにメイン入出力線ＭＩＯとＭＩＯＢに設けられるライトアンプによって電圧ＶＤＬとＶＳＳのような読み出し時に比べると大振幅の信号が伝えられる。選択信号ＹＳのハイレベルにより、ビット線対が反転すれば、選択信号ＹＳがロウレベルによりカラムスイッチがオフ状態の後もセンスアンプＳＡの増幅作用によりメモリセルへの書き込みが継続して行われるので、選択信号ＹＳのハイレベルの選択時間は短くてよい。所定のクロックサイクル時間において、その分プリチャージ時間を長くすることができ、上記のような大振幅のメイン入出力線ＭＩＯとローカル入出力線ＬＩＯのレベルを確実にＶＤＬレベルにプリチャージ（イコライズ）させることができる。
【００６５】
図８には、この発明が適用されるシンクロナスＤＡＲＭ（ダイナミック型ＲＡＭ）の一実施例の概略レイアウト図が示されている。メモリアレイとサブアレイの構成は、前記図１の実施例と基本的には同一である。ただし、いっそうの小面積化のためメモリチップの長手方向の中央部にメインロウデコーダ１１とメインワードドライバ１２をまとめて設けて、前記のような周辺回路領域１４とにより、チップ全体を４分割してそれぞれをバンク０〜３を割り当てるようにするものである。
【００６６】
１つのバンクにおいて、サブアレイはワード線方向に１６個設けられる。２つのサブアレイに挟まれたサブワードドライバ領域に２対のメイン入出力線が延長される。それ故、１つのバンクでは２×８＝１６対のメイン入出力線が設けられる。それぞれのメイン入出力線には、上記メインアンプＭＡとライトアンプＷＡが設けられる。したがって、１つのバンクに対して１６個のメインアンプと１６個のライトアンプが設けられて、１６ビットの単位でのメモリアクセスが行われる。そして、コマンドによって指示されるシンクロナスＤＲＡＭの主な動作モードは、次の通りである。
【００６７】
（１）モードレジスタセットコマンド（Ｍｏ）
上記入力回路に含まれるモードレジスタをセットするためのコマンドであり、ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢ＝ロウレベルによって当該コマンド指定され、セットすべきデータ（レジスタセットデータ）はＡ０〜Ａｉを介して与えられる。ここで、ＣＳＢは、チップセレクト信号であり、ＲＡＳＢはロウアドレスストローブ信号であり、ＣＡＳＢはカラムアドレスストローブ信号であり、ＷＥＢはライトイネーブル信号であり、各信号名の末尾のＢは、ロウレベルがアクティブレベルであることを表している。
【００６８】
レジスタセットデータは、特に制限されないが、バーストレングス、ＣＡＳレイテンシイ、ライトモードなどとされる。特に制限されないが、設定可能なバーストレングスは、１，２，４，８，フルページとされ、設定可能なＣＡＳレイテンシイは１，２，３とされ、設定可能なライトモードは、バーストライトとシングルライトとされる。
【００６９】
上記ＣＡＳレイテンシイは、後述のカラムアドレス・リードコマンドによって指示されるリード動作においてＣＡＳＢの立ち下がりから出力バッファの出力動作までに内部クロック信号の何サイクル分を費やすかを指示するものである。読出しデータが確定するまでにはデータ読出しのための内部動作時間が必要とされ、それを内部クロック信号の使用周波数に応じて設定するためのものである。例えば、周波数の高い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に大きな値に設定し、周波数の低い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に小さな値に設定する。
【００７０】
（２）ロウアドレスストローブ・バンクアクティブコマンド（Ａｃ）
これは、ロウアドレスストローブの指示とＡ１２，Ａ１３によるメモリバンクの選択を有効にするコマンドであり、ＣＳＢ，ＲＡＳＢ＝ロウレベル、ＣＡＳＢ，ＷＥＢ＝ハイレベルによって指示され、このとき上位２ビットを除いたアドレスがロウアドレス信号として、上位２ビットのアドレス信号Ａ１２，Ａ１３がメモリバンクの選択信号として取り込まれる。取り込み動作は上述のように内部クロック信号の立ち上がりエッジに同期して行われる。例えば、当該コマンドが指定されると、それによって指定されるメモリバンクにおけるワード線が選択され、当該ワード線に接続されたメモリセルがそれぞれ対応する相補データ線に導通される。
【００７１】
（３）カラムアドレス・リードコマンド（Ｒｅ）
このコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、ＣＳＢ，ＣＡＳＢ＝ロウレベル、ＲＡＳＢ，ＷＥＢ＝ハイレベルによって指示され、このときに供給されるカラムアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストスタートアドレスとしてカラムアドレスカウンタに供給される。これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルは、内部クロック信号に同期してカラムアドレスカウンタから出力されるアドレス信号に従って順次選択されて連続的に読出される。連続的に読出されるデータ数は上記バーストレングスによって指定された個数とされる。また、出力バッファからのデータ読出し開始は上記ＣＡＳレイテンシイで規定される内部クロック信号のサイクル数を待って行われる。
【００７２】
（４）カラムアドレス・ライトコマンド（Ｗｒ）
ライト動作の態様としてモードレジスタにバーストライトが設定されているときは当該バーストライト動作を開始するために必要なコマンドとされ、ライト動作の態様としてモードレジスタにシングルライトが設定されているときは当該シングルライト動作を開始するために必要なコマンドとされる。更に当該コマンドは、シングルライト及びバーストライトにおけるカラムアドレスストローブの指示を与える。当該コマンドは、ＣＳＢ，ＣＡＳＢ，ＷＥＢ＝ロウレベル、ＲＡＳＢ＝ハイレベルによって指示され、このときに供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストライトにおいてはバーストスタートアドレスとしてカラムアドレスカウンタに供給される。これによって指示されたバーストライト動作の手順もバーストリード動作と同様に行われる。但し、ライト動作にはＣＡＳレイテンシイはなく、ライトデータの取り込みは当該カラムアドレス・ライトコマンドサイクルから開始される。
【００７３】
（５）プリチャージコマンド（Ｐｒ）
これは、上位２ビットのアドレス信号によって選択されたメモリバンクに対するプリチャージ動作の開始コマンドとされ、ＣＳＢ，ＲＡＳＢ，ＷＥＢ＝ロウレベル、ＣＡＳＢ＝ハイレベルによって指示される。
【００７４】
（６）オートリフレッシュコマンド
このコマンドはオートリフレッシュを開始するために必要とされるコマンドであり、ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ＝ロウレベル、ＷＥＢ，ＣＫＥ（クロックイネーブル）＝ハイレベルによって指示される。
【００７５】
（７）バーストストップ・イン・フルページコマンド
フルページに対するバースト動作を全てのメモリバンクに対して停止させるために必要なコマンドであり、フルページ以外のバースト動作では無視される。このコマンドは、ＣＳＢ，ＷＥＢ＝ロウレベル、ＲＡＳＢ，ＣＡＳＢ＝ハイレベルによって指示される。
【００７６】
（８）ノーオペレーションコマンド（Ｎｏｐ）
これは実質的な動作を行わないこと指示するコマンドであり、ＣＳＢ＝ロウレベル、ＲＡＳＢ，ＣＡＳＢ，ＷＥＢのハイレベルによって指示される。
【００７７】
図９には、この発明が適用されたシンクロナスＤＲＡＭの動作を説明するための波形図が示されている。同図では、バースト長ＢＬ＝２、ＣＡＳレイテンシＣＬ＝２の場合を例にして示されている。上記ＢＬ＝２、ＣＬ＝２は、前記のようなモードレジスタに設定される。前記説明したように、ＢＬ＝２とは２つの連続サイクルで２つのカラムスイッチから読みは出し／書き込みを行うことであり、ＣＬ＝２とはリードコマンドから２サイクル後に出力端子ＤＱから出力データを出力させることである。
【００７８】
バンクアクティブコマンドにより、図示しないアドレス入力端子からロウ系のアドレス信号を取り込み、それをデコードすることによりサブワード線ＳＷＬがＶＰＰのような選択レベルにされる。これにより、相補ビット線ＢＬ，ＢＬＢには、微小読み出し信号が現れる。センスアンプが動作タイミング信号により活性化されるのて上記相補ビット線ＢＬとＢＬＢの上記微小読み出し信号は、ＶＤＬのようなハイレベルとＶＳＳのようなロウレベルに増幅され、サブワード線が選択されたメモリセルへの再書き込み（リフレッシュ）が行われる。
【００７９】
アクティブコマンドの２サイクル後にライトコマンドが入力され、図示しないカラム系のアドレス信号が取り込まれ、カラム選択信号ＹＳ１を立ち上げる。これにより、この間カラムスイッチがオン状態なってメイン入出力線ＭＩＯとＭＩＯＢからＶＤＬ，ＶＳＳのような大きな信号振幅の書き込み信号をビット線対へ伝えるのて、短時間でビット線対を反転書き込みさせることができ、カラム選択信号ＹＳ１が非選択レベルにされるとともにメイン入出力線プリチャージ回路ＭＩＯｅｑが動作を開始してメイン入出力線ＭＩＯ，ＭＩＯＢ及び図示しないローカル入出力線ＬＩＯ，ＬＩＯＢをＶＤＬレベルにプリチャージ（イコライズ）させ、次のクロックサイクルではアドレスカウンタによりＹアドレスがインクリメントされて、ＹＳ２が選択されて上記同様な書き込み動作とプリチャージ動作が行われる。
【００８０】
例えばライトコマンドのさらに２サイクル後にリードコマンドが入力され、上記同様に図示しないカラム系のアドレス信号が取り込まれ、カラム選択信号ＹＳ３を立ち上げて、選択された相補ビット線ＢＬ，ＢＬＢの読み出し信号をローカル入出力線ＬＩＯ，ＬＩＯＢ及びメイン入出力線ＭＩＯ，ＭＩＯＢを通して伝達させて１００〜１５０ｍＶの電圧差を得て、これを信号ＭＡＥにより活性化されるメインアンプにより増幅して出力信号ＭＯを形成する。上記読み出し動作のときには、上記ＹＳ３の選択期間が長くされて上記１００〜１５０ｍＶの電圧差を得るようにしているので安定した読み出し動作を行うことができる。上記ようなＭＩＯ対，ＬＩＯ対の比較的小さい電圧差をＶＤＬにプリチャージさせるには短い時間でよい。次のクロックサイクルではＹアドレスがインクリメントされて、ＹＳ４が選択されて上記同様な読み出し動作とプリチャージ動作が行われる。上記メインアンプの出力信号ＭＯは、出力バッファの直前でタイミング信号ＭＯＥとＤＯＣによる制御とレベル変換とが行われて出力信号ＤＱが形成される。
【００８１】
本願発明においては、書き込み時にはカラム選択信号ＹＳのパルス幅を短く設定するので、書き込み後のプリチャージ時間をその分長くでき大振幅の入出力線ＭＩＯとＬＩＯを次のサイクルの選択信号ＹＳがハイレベルにされる前にＶＤＬにプリチャージさせることができる。また、読み出し時には、上記カラム選択信号ＹＳのパルス幅を長く設定するので、上記入出力線ＭＩＯに十分な電位差を持つ読み出し信号を得ることができ、メインアンプの安定かつ高速動作に寄与する。そして、読み出し時のＭＩＯ線対、ＬＩＯ線対の小さな電位差のプリチャージは極短時間で終了させることができる。このような構成によって、例えば、１２０ＭＨｚ程度を上限周波数とするシンクロナスＤＲＡＭに対して、上記のような書き込み時と読み出し時のカラム選択パルス幅を切り換えるという本願発明を適用することによって同一デバイス機能でも１６０ＭＨｚ程度まで高速化させることが可能となる。
【００８２】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）  複数のワード線と複数の相補ビット線の交点に複数のメモリセルが設けられてなるメモリアレイと、上記複数の相補ビット線の中から選択信号により選択されたものを共通相補入出力線に接続させるカラムスイッチと、上記共通相補入出力線を所定の同じ電位に設定するプリチャージ回路とを備えた半導体記憶装置において、読み出し時にはカラムスイッチの選択期間を長くするとともにその分上記共通相補入出力線のプリチャージ期間を短くし、書き込み時にはカラムスイッチの選択期間を短くするとともにその分上記共通相補入出力線のプリチャージ期間を長くして上記読み出し時と書き込み時のメモリサイクル期間をほぼ同一の短いクロックサイクル時間にすることができるという効果が得られる。
【００８３】
（２）  上記カラムスイッチに伝えられる選択信号を、外部端子から供給されるクロック信号と、読み出し制御信号と書き込み制御信号のそれぞれに対応して上記読み出し期間と書き込み期間に対応した２種類のパルス幅のパルス信号とＹ系のアドレスデコーダで形成された選択信号との論理により形成し、上記プリチャージ回路のプリチャージ信号を上記パルス信号に基づいて発生されることにより、外部端子から供給されるクロック信号に対応したメモリサイクル期間をほぼ同一の短いクロックサイクルにおさめることができるという効果が得らる。
【００８４】
（３）  上記メモリセルとして、アドレス選択ＭＯＳＦＥＴと記憶キャパシタからなるダイナミック型メモリセルとすることにより、大記憶容量化を図りつつ外部端子から供給される高周波数のクロック信号に対応したメモリサイクルを実現できるという効果が得られる。
【００８５】
（４）  上記ワード線をメインワード線と、上記メインワード線の延長方向に対して分割された長さとされ、かつ、上記メインワード線と交差するビット線方向に対して複数配置され、複数からなるダイナミック型メモリセルのアドレス選択端子が接続されてなるサブワード線からなる階層ワード線方式とし、上記相補ビット線を上記複数のサブワード線とそれと直交するように配置され、上記ダイナミック型メモリセルの入出力端子がその一方に接続された複数の相補ビット線対として上記サブワード線とともにサブアレイを構成し、上記共通相補入出力線を上記少数のサブアレイに対応して設けられるローカル入出力線と、ビット線方向に配列された多数のサブアレイに対応して設けられるメイン入出力線とし、上記ローカル入出力線及びメイン入出力線のそれぞれにプリチャージ回路が設けられるとともに、上記メイン入出力線に読み出しアンプの入力端子と、書き込みアンプの出力端子をそれぞれ接続することより、大記憶容量化を図りつつ、外部端子から供給される高周波数のクロック信号に対応したメモリサイクルを実現できるという効果が得られる。
【００８６】
（５）  上記複数からなるサブワード線配列の両端側にサブワード線駆動回路を振り分けられて分割して配置し、上記複数からなる相補ビット線配列の両端側にセンスアンプが振り分けて分割して配置し、上記１つのサブアレイを上記複数のサブワード線駆動回路列と上記複数のセンスアンプ列とにより囲まれるように形成し、上記ローカル入出力線を上記センスアンプに沿って延長させることにより、大記憶容量化を図りつつ、上記ローカル入出力線を少数のサブアレイ群毎に分割して配置させることにより寄生容量を小さくし、外部端子から供給される高周波数のクロック信号に対応したメモリサイクルを実現できるという効果が得られる。
【００８７】
（６）  シェアードセンス方式としてセンスアンプを中心にして隣接するサブアレイのビット線対に対応して設け、上記カラムスイッチを上記センスアンプの入出力ノードと上記ローカル入出力線との間に設けることにより、少ない数のローカル入出力線より多数のメモリセルとの間でのデータを効率よく読み書きすることができるという効果が得られる。
【００８８】
（７）  シンクロナスＤＲＡＭに適用することにより、同一の回路を用いつつ、簡単な回路の付加によって動作周波数を大幅に高くすることができるという効果が得られる。
【００８９】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記図１又は図８に示したダイナミック型ＲＡＭにおいてメモリアレイ、サブアレイ及びサブワードドライバの構成は、種々の実施形態を採ることができるし、サブワードドライバを用いないワードシャント方式でもよい。ダイナミック型ＲＡＭにおいては、前記のようなバーストモードの他に高速ページモードあるいはカラムスタティックモードを持つものであってもよい。上記のような半導体記憶装置は、１チップマイクロコンピュータ等のようなディジタル集積回路に内蔵されるものであってもよい。この発明は、半導体記憶装置に広く利用することができる。
【００９０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、複数のワード線と複数の相補ビット線の交点に複数のメモリセルが設けられてなるメモリアレイと、上記複数の相補ビット線の中から選択信号により選択されたものを共通相補入出力線に接続させるカラムスイッチと、上記共通相補入出力線を所定の同じ電位に設定するプリチャージ回路とを備えた半導体記憶装置において、読み出し時にはカラムスイッチの選択期間を長くするとともにその分上記共通相補入出力線のプリチャージ期間を短くし、書き込み時にはカラムスイッチの選択期間を短くするとともにその分上記共通相補入出力線のプリチャージ期間を長くすることにより上記読み出し時と書き込み時のメモリサイクル期間をほぼ同一の短いクロックサイクル時間にすることができる。
【図面の簡単な説明】
【図１】この発明が適用されるダイナミック型ＲＡＭの一実施例を示す概略レイアウト図である。
【図２】この発明が適用されるダイナミック型ＲＡＭを説明するための概略レイアウト図である。
【図３】この発明に係るダイナミック型ＲＡＭにおけるサブアレイとその周辺回路の一実施例を示す概略レイアウト図である。
【図４】この発明に係るダイナミック型ＲＡＭのセンスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された一実施例を示す回路図である。
【図５】この発明が適用されるダイナミック型ＲＡＭのＩＯスイッチ回路の一実施例を示す回路図である。
【図６】図５のダイナミック型ＲＡＭにおけるメイン入出力線に接続されるライトアンプとメインアンプの一実施例を示す回路図である。
【図７】この発明に係るダイナミック型ＲＡＭに設けられるタイミング発生回路の一実施例を示す論理回路図である。
【図８】この発明が適用されるシンクロナスダイナミック型ＲＡＭの一実施例を示す概略レイアウト図である。
【図９】図８のシンクロナスダイナミック型ＲＡＭの動作の一例を説明するための波形図である。
【符号の説明】
１０…メモリチップ、１１…メインロウデコーダ領域、１２…メインワードドライバ領域、１３…カラムデコーダ領域、１４…周辺回路、ポンディングパッド領域、１５…メセリセルアレイ（サブアレイ）、１６…センスアンプ領域、１７…サブワードドライバ領域、１８…交差領域（クロスエリア）、
５１…アドレスバッファ、５２…プリデコーダ、５３…デコーダ、６１…メインアンプ、６２…出力バッファ、６３…入力バッファ、
ＢＬｅｑ…ビット線プリチャージ回路、ＬＩＯｅｑ…ローカル入出力線プリチャージ回路、ＭＩＯｅｑ…メイン入出力線プリチャージ回路、ＭＩＯ−ＬＩＯｓｗ…ＩＯスイッチ回路、ＭＡ…メインアンプ、ＷＡ…ライトアンプ、
Ｄ１，Ｄ２…遅延回路、Ｇ１〜Ｇ６…ゲート回路、Ｎ１〜Ｎ４…インバータ回路、Ｑ１〜Ｑ３５…ＭＯＳＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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