(57)【特許請求の範囲】
【請求項１】
行方向に配線された行方向配線と、
前記行方向配線と交差するように列方向に配線され、前記行方向配線の配線抵抗値より大きい配線抵抗値を有する列方向配線と、
一端が前記行方向配線に接続され、他端が前記列方向配線に接続され、これら行方向配線および列方向配線から所定の駆動電圧が供給される電子放出素子と、
を有し、
前記列方向配線と前記電子放出素子とは、第１の抵抗素子を介して接続されており、該第１の抵抗素子の抵抗値は、前記列方向配線の前記配線抵抗値よりも大きいことを特徴とする電子源基板。
【請求項２】
前記行方向配線と前記電子放出素子が第２の抵抗素子を介して接続されていることを特徴とする請求項１に記載の電子源基板。
【請求項３】
前記第１の抵抗素子の抵抗値をＡ、前記第２の抵抗素子の抵抗値をＢ、前記列方向配線の配線抵抗値をＣ、前記行方向配線の配線抵抗値をＤとするとき、Ａ／Ｂ ≦ Ｃ／Ｄの条件を満たすことを特徴とする請求項２に記載の電子源基板。
【請求項４】
前記第１の抵抗素子がサーメット材料によって形成されていることを特徴とする請求項１に記載の電子源基板。
【請求項５】
請求項１に記載の電子源基板よりなるリアプレートと、
前記リアプレートと対向して設けられた、前記電子源基板から放出された電子が照射される蛍光膜を備えるフェースプレートと
を有する表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の電子放出素子がマトリクス状に配置された電子源基板およびそれを用いた表示装置に関する。
【０００２】
【従来の技術】
この種の表示装置に用いられる電子放出素子として、熱電子源、冷陰極電子源の２種類が知られている。冷陰極電子源には、電界放出型素子、金属／絶縁層／金属型素子、表面伝導型電子放出素子（以下ＳＣＥ素子と略す）等がある。ここでは、ＳＣＥ素子について説明する。
【０００３】
ＳＣＥ素子は、基板上に形成された小面積の薄膜に、膜面に平行に電流を流すことにより、電子放出が生ずる現象を利用するものである。このＳＣＥ素子の典型的な素子構成としてＭ．ハートウェルの素子構成を図２０に示す。図２０の（ａ）は素子の上面図、図２０の（ｂ）はその側面図である。
【０００４】
図２０の（ａ）および（ｂ）を参照すると、このＳＣＥ素子は、ガラス等からなる基板１４１上に素子電極間隔Ｌ、素子電極長さＷの一対の素子電極１４２、１４３が形成され、これら素子電極１４２、１４３を跨ぐように導電性薄膜１４４が形成され、この導電性薄膜１４４の中央付近に電子放出部１４５が形成された構造になっている。
【０００５】
ＳＣＥ素子は、構造が単純で製造も容易であることから、それを大面積にわたり多数配列形成できるという利点を有しており、容易に表示装置への適用が可能であり、これまでに種々の表示装置が提案されている。
【０００６】
以下、ＳＣＥ素子がマトリクス状に配置された電子源基板を備える一般的な表示装置の構成および動作について簡単に説明する。
【０００７】
図２１は、従来の表示パネルの一部を切り欠いて示した斜視図である。この表示パネルは、下面に蛍光体１５０が形成されたフェースプレート１５９と、これに対向して配置されるリアプレート１５１とを備える。リアプレート１５１には、一対の素子電極１５２、１５３と、これらを跨ぐように形成された、中央付近に電子放出部１５５を備える導電性薄膜１５４とから構成される、複数の電子放出素子１５６〜１５８が形成されている。これら電子放出素子１５６〜１５８は、図２０に示したＳＣＥ素子と同様のものである。
【０００８】
この表示パネルでは、素子電極１５２、１５３間に十数Ｖの素子電圧Ｖｆを印加すると、電子放出部１５５の低電位側から電子が放出され、その一部の電子が数ｋＶの電圧を印加されたアノードとなるフェースプレート１５９に達し、蛍光体１５０を発光させる。
【０００９】
参考のために、上述したＳＣＥ素子に関する技術について、本出願人による先行技術の一部を以下に紹介する。
【００１０】
インクジェット形成方式によるＳＣＥ素子作製に関しては、特開平09−102271号公報や特開2000−251665号公報に詳述されている。また、ＳＣＥ素子をマトリクス状に配置した例としては、特開昭64-031332号公報、特開平07-326311号公報に詳述されている。更には、ＳＣＥ素子を備える電子源基板の配線形成方法に関しては、特開平08-185818号公報や特開平09-050757号公報に記載されており、駆動方法については特開平06-342636号公報等に詳述されている。また、電子放出素子特性の均一性を向上させる目的でＳＣＥ素子と直列に抵抗素子を配置することが特開平02-247936号公報、特開平02-247937号公報、特開平07-326283号公報に開示されている。
【００１１】
【発明が解決しようとする課題】
しかしながら、上述した従来のＳＣＥ素子を用いた表示装置には、以下のような問題がある。
【００１２】
図２１に示した従来の表示パネルにおいて、例えば電子放出素子１５８の素子電極１５２、１５３間に１０Ｖから２０Ｖ程度の素子電圧Ｖｆを印加して電子を放出させ、放出された電子を数ｋＶの加速電圧で加速させる場合、電子放出部１５５の近傍の吸着物、あるいは局部的な脱ガスによる放電等で、電子放出素子の低電位側、高電位側が短絡することがあった。その場合、電子放出素子１５８に過電流が流れ、それによって導電性薄膜１５４、電極１５２、１５３が破壊されることがあった。更には、その際に発生するガスによりアノードと電子放出部１５５との間で放電が発生し、導電性薄膜１５４、電極１５２、１５３を破壊するだけでなく、配線を通じて、電気的に接続された他の電子放出素子１５６、１５７にも異常な電圧が印加され、これらの素子の劣化を引き起こしていた。従来は、このよう現象により、輝度の不均一化などによる表示画像の品位低下が起きるという問題があった。
【００１３】
また、アノードに印加する電圧を増加させると、電子放出素子の電子放出部−アノード間で放電が生じる。この放電によりダメージを受ける素子数は、アノード電圧が高い程増加する傾向にある。これは、放電により流れる異常電流が大きくなり、それによって素子のダメージの程度が大きくなるとともに、配線に印加される異常電圧も高くなるために、配線を通して影響を受ける素子数が増加することによる。このため、従来はアノード電圧を十分に高くできず、これが表示パネルの輝度を下げる原因の１つとなっていた。
【００１４】
以上のような問題があるため、表面伝導型電子放出素子は、素子構造が簡単であるという利点があるにもかかわらず、産業上積極的に応用されるには至っていなかった。
【００１５】
本発明の目的は、上記問題を解決し、アノード−電子放出素子間で放電が生じても、他の電子放出素子に悪影響を及ぼさない電子源基板、およびそれを用いた表示装置を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、第１の発明の電子源基板は、行方向に配線された行方向配線と、前記行方向配線と交差するように列方向に配線され、前記行方向配線の配線抵抗値より大きい配線抵抗値を有する列方向配線と、一端が前記行方向配線に接続され、他端が前記列方向配線に接続され、これら行方向配線および列方向配線から所定の駆動電圧が供給される電子放出素子とを有し、前記列方向配線と前記電子放出素子とは、第１の抵抗素子を介して接続されており、該第１の抵抗素子の抵抗値は、前記列方向配線の前記配線抵抗値よりも大きいことを特徴とする。
【００１７】
上記の第１の発明においては、行方向配線に駆動電圧を供給する駆動回路は、列方向配線に駆動電圧を供給する駆動回路に比べて、許容電流量が大きく設計されていおり、これに伴って出力インピーダンスは低く設定されている。この設計条件からすると、列方向配線よりも行方向配線から流れ込む電流量を多くしたほうが設計上有利となるので、列方向配線の配線抵抗値が行方向配線の配線抵抗値より高く、かつ、電子放出素子と列方向配線との間に、第１の抵抗素子を設けている。これによって、電流許容量の大きな行方向配線に選択的に放電電流を流すことができるとともに、電子源へのダメージを低減することができる。
【００１８】
また、上記の第１の発明において、電子放出素子と行方向配線との間に第２の抵抗素子を設けることによって、電子放出素子の行方向配線側で放電した場合は、その放電によって生じる放電電流（異常電流）が第２の抵抗素子によって抑制される。この第２の抵抗素子は、他の電子放出素子がその行方向配線側で放電した場合には、行方向配線を介して流れ込む放電電流も抑制する。また、電子放出素子の列方向配線側で放電した場合は、上述のとおり、その放電によって生じる放電電流（異常電流）が第１の抵抗素子によって抑制される。この第１の抵抗素子は、他の電子放出素子がその列方向配線側で放電した場合には、列方向配線を介して流れ込む放電電流も抑制する。このように、第１および第２の抵抗素子を設けたことで、行方向、列方向のいずれの方向においても、他の電子放出素子への放電電流によるダメージを低く抑えることができ、かつ、他の電子放出素子からの放電電流によるダメージを低く抑えることができる。
【００１９】
また、上記の第１の発明において、第１の抵抗素子の抵抗値をＡ、第２の抵抗素子の抵抗値をＢ、列方向配線の配線抵抗値をＣ、行方向配線の配線抵抗値をＤとするとき、
Ａ／Ｂ  ≦  Ｃ／Ｄ
の条件を満たすことが望ましい。この場合は、じょうきの駆動電圧への影響を考慮して第１および第２の抵抗素子の抵抗値の設定をさらに最適なものにすることが可能となる。
【００２４】
なお、特開平02-247936号公報および特開平02-247937号公報には、電子放出素子特性の均一性を向上させる目的で、電子放出素子と直列に抵抗素子を配置することが開示されている。しかしながら、これら公報に記載の構成は、上述の第１の発明の構成とは異なり、ラダー配線であるため、電子放出素子と直列に配置した抵抗素子と行方向及び列方向の配線抵抗値に関する記載がなく、表示装置内で放電が発生した場合の問題および解決手法についても記載されていない。従って、この開示例からは、表示装置内のどこで放電がおきてもダメージを一定以下に抑えることと、駆動装置の出力電圧を下げることを両立させる技術思想を発想するのは容易ではない。
【００２５】
また、特開平07-326283号公報には、電子放出素子特性の均一性を向上させる目的で複数の電子放出素子と接続した配線と電源との間に、直列に抵抗素子を配置することが開示されている。これはマトリクス配線の開示例である。しかしながら、この公報に記載のものも、上述の第１の発明の構成とは異なるものである。また、その公報にも表示装置内で放電が発生した場合については想定されていない。したがって、上記特開平02-247936号公報及び特開平02-247937号公報等からは、表示装置内のどこで放電がおきてもダメージを一定以下に抑えることと、駆動装置の出力電圧を下げること、を両立させる技術思想を発想し得るものではない。
【００２６】
【発明の実施の形態】
次に、本発明の実施形態について図面を参照して説明する。
【００２７】
なお、繰り返しになるが、本発明の目的はアノード−電子放出素子間で放電が生じても、他の電子放出素子に悪影響を及ぼさないことにある。そのアプローチとして放電電流を抑制することと放電箇所から他の電子放出素子までの間に電圧降下させることが上げられる。
【００２８】
まず、放電電流を抑制することによって、他の電子放出素子に過電流が流れ込むのを防ぐことができる。放電電流は放電電流経路のインピーダンスを高くすることで抑制することができる。例えば、配線抵抗を大きくしたり、放電スピードに合わせて配線のインダクタンスや配線間の容量をマッチングさせることでインピーダンスを大きくすることができる。
【００２９】
また、電圧降下をすることによっても他の電子放出素子に過電圧が印加するのを防ぐことができる。例えば、外部回路のインピーダンスを小さくしたり、電子放出素子の両端を容量結合させ放電スピードに合わせて見かけ上のインピーダンスを小さくしたりして過電圧を防ぐことができる。
【００３０】
なお、過電流を防ぐ手段と過電圧を防ぐ手段は電流を管理するか電圧を管理するかの発想の違いはあるものの、電流と電圧は従属関係にあるのでほとんどの手段が実質的に同じ構成で両方の効果がある。例えば、後述の本実施例に記載した電子放出素子に直列に配置した抵抗素子はその代表的な例であり、電流制限機能も電圧降下機能も有している。
【００３１】
図１は、本発明の一実施形態である電子源基板を説明するための図で、（ａ）はその電子源基板のマトリクス配線の基本回路を示す等価回路図、（ｂ）は（ａ）に示す基本回路における電子放出素子の列方向配線側の素子電極で放電が生じた場合の異常電流の発生を示す模式図、（ｃ）は（ａ）に示す基本回路における電子放出素子の行方向配線側の素子電極で放電が生じた場合の異常電流の発生を示す模式図である。
【００３２】
図１（ａ）に示すように、本実施形態の電子源基板のマトリクス配線の基本回路は、行方向に配線された行方向配線１８と、これに交わるように列方向に配線された列方向配線１７と、これら配線の交差部近傍に配置された電子放出素子１１とを有し、電子放出素子１１の一対の素子電極のうち、素子電極１２は第１の抵抗素子１４を介して列方向配線１７に接続され、素子電極１３は第２の抵抗素子１５を介して行方向配線１８に接続されている。本形態の電子源基板では、同様の構成の回路がマトリクス状に配置、配線されている。
【００３３】
上記のマトリクス配線では、通常時は、電子放出素子１１の一方の素子電極１２に列方向配線１７から第１の抵抗素子１４を介して情報信号電圧が印加され、もう一方の素子電極１３には行方向配線１８から第２の抵抗素子１５を介して走査信号電圧が印加される。これにより、電子放出素子１１に所望の駆動電圧が印加される。
【００３４】
次に、列方向配線１７側の素子電極１２に放電が生じて電子放出素子１１が破壊された場合の異常電流の列方向への影響を図１（ｂ）を用いて説明する。
【００３５】
図１（ｂ）において、放電により破壊された電子放出素子１１は、その素子電極１２、１３のみが示されている。電子放出素子１１’は電子放出素子１１と列方向に隣接するもので、一対の素子電極１２’、１３’を備え、一方の素子電極１２’が第１の抵抗素子１４’を介して列方向配線１７に接続され、もう一方の素子電極１３’が第２の抵抗素子を介して行方向配線１８’に接続されている。行方向配線１８’は、行方向配線１８に隣接している。
【００３６】
列方向配線１７側の素子電極１２で放電が生じて電子放出素子１１が破壊された場合は、図１（ｂ）に示すように、その放電によって生じる異常電流１６は第１の抵抗素子１４によって電流制限を受ける。この第１の抵抗素子１４による電流制限効果により、異常電流１６の列方向配線１７へ流れ出す電流量は抑制されたものとなる。同時に、第１の抵抗素子１４によって素子電極１２と列方向配線１７の間で電圧降下が生じる。
【００３７】
また、列方向配線１７に沿って隣接する画素では、列方向配線１７から電子放出素子１１’に流れ込む電流は第１の抵抗素子１４’によって電流制限を受ける。同時に、第１の抵抗素子１４’によって素子電極１２’と列方向配線１７の間で電圧降下が生じる。この結果、列方向配線１７に沿って隣接する電子放出素子１１’への放電のダメージは大きく減少することになる。
【００３８】
次に、行方向配線１８側の素子電極１３に放電が生じて電子放出素子１１が破壊された場合の異常電流の行方向への影響を図１（ｃ）を用いて説明する。
【００３９】
図１（ｃ）において、放電により破壊された電子放出素子１１は、その素子電極１２、１３のみが示されている。電子放出素子１１’は電子放出素子１１と行方向に隣接するもので、一対の素子電極１２’、１３’を備え、一方の素子電極１２’が第１の抵抗素子１４’を介して列方向配線１７’に接続され、もう一方の素子電極１３’が第２の抵抗素子１５’を介して行方向配線１８に接続されている。列方向配線１７’は、列方向配線１７に隣接している。
【００４０】
電子放出素子１１の行方向配線１８側の素子電極１３で放電が生じて電子放出素子１１が破壊された場合は、図１（ｃ）に示すように、その放電によって生じる異常電流１６は第２の抵抗素子１５によって電流制限を受ける。この第２の抵抗素子１５による電流制限効果により、異常電流１６の行方向配線１８へ流れ出す電流量は抑制されたものとなる。同時に、第２の抵抗素子１５によって素子電極１３と行方向配線１８の間で電圧降下が生じる。
【００４１】
また、行方向配線１８に沿って隣接する画素では、行方向配線１８から電子放出素子１１'に流れ込む電流は第２の抵抗素子１５'によって電流制限を受ける。同時に、第２の抵抗素子１５'によって素子電極１３'と行方向配線１８の間で電圧降下が生じる。この結果、行方向配線１８に沿って隣接する電子放出素子１１'への放電のダメージは大きく減少することになる。
【００４２】
上述のように、図１に示した回路構成によれば、電子放出素子の素子電極対のどちら側の素子電極で放電した場合でも、配線電極に流れ出す異常電流は少なくなり、かつ、電圧が降下するため、その配線電極沿いの電子放出素子に与えるダメージを抑制することができる。
【００４３】
従来の場合は、ある電子放出素子の素子電極対のいずれかで放電が起きると、その素子電極に接続された配線電極を通じて、該配線電極に接続された他の電子放出素子にダメージを与えることになる。このため、表示パネル上における輝度が変化し、それが表示画面上でライン状あるいは十字状の欠陥として現れ、とても目立っていた。しかし、本実施形態のものでは、放電した電子放出素子のみがダメージを受けることになるため、表示画面上では点状の欠陥で済み、ライン状や十字状の欠陥は発生しない。
【００４４】
以上説明した本実施形態の構成において、第１および第２の抵抗素子の抵抗値が高ければ高いほど、異常電流量を抑制する効果が大きくなるが、その反面、抵抗値を高くすると電子放出素子を駆動するための電圧を大きくする必要がある。例えば、図１（ｂ）の回路において、第１の抵抗素子１４の抵抗値をｘΩ、第２の抵抗素子１５の抵抗値をｙΩ、電子放出素子１１の抵抗値をｚΩとすると、電子放出素子に所望の駆動電圧を印加するには、列方向配線電極１７と行方向配線電極１８の間には（ｘ＋ｙ＋ｚ）／ｚ倍の電圧を印加する必要がある。つまり、第１の抵抗素子１４と第２の抵抗素子１５の抵抗値は、高ければ高いほど、大きな駆動電圧が必要となり、駆動装置が大掛かりなものになってしまう。従って、第１の抵抗素子１４と第２の抵抗素子１５の抵抗値は、電子放出素子１１がダメージを受けない程度に放電の影響を抑制しうる範囲で、より小さい値に設定することが望ましい。
【００４５】
以下、上述した本実施形態の電子源基板の各電子放出素子に接続される第１および第２の抵抗素子の抵抗値について詳細に説明する。ここでは、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）による電気シミュレーションを行って、駆動時や放電時の電位分布や電流分布を計算し、その計算結果から最適な抵抗値の割り出しを行った。より厳密には、電子放出素子やマトリクス配線、本発明で導入する制限素子はインピーダンスにより記述され、実際の設計においても抵抗値だけでなく自己インダクタンスや相互インダクタンス、容量を考慮した等価回路を用いるが、発明の本質の説明を簡単にするために抵抗値の等価回路を用いて説明する。また、その場合、電位分布、電流分布は時間的応答を考慮し、実際には電子放出素子に流れ込む電流や印加される電圧は電圧波形、電流波形として評価し、振幅と位相を考慮した設計を行うが、説明が煩雑化することを避けるため電流、電圧として表現する。図２に、この電気シミュレーションに用いた電子源基板の等価回路の一部を示す。
【００４６】
図２に示すマトリクス配線は、図１に示した基本回路より構成される画素が3840×768個配置されている。各画素の電子放出素子１１は、非線形な特性を有し、素子電極１３が第２の抵抗素子１５を介して行方向配線１８に接続され、素子電極１２が第１の抵抗素子１４を介して列方向配線１７に接続されている。この電気シミュレーションでは、行方向配線１８及び列方向配線１７は集中定数化し、各抵抗素子が画素ごとに等間隔に配置されていると見なした。この電気シミュレーション結果から、以下のことがわかった。
【００４７】
（１）列方向配線１７側の素子電極１２で放電した場合には、列方向配線１７に電圧上昇が生じる。
【００４８】
（２）列方向配線１７の駆動回路（不図示）側から最も遠い位置で放電した場合が最も電圧上昇が大きい。
【００４９】
（３）列方向配線１７側の素子電極１２で放電した場合には、第１の抵抗素子１４の値を大きくすると、列方向配線１７における放電電流が制限され、かつ、列方向配線１７の電圧の上昇量が抑えられる。
【００５０】
（４）行方向配線１８側の素子電極１３で放電した場合には、行方向配線１８に電圧上昇が生じる。
【００５１】
（５）行方向配線１８の駆動回路（不図示）側から最も遠い位置で放電した場合が最も電圧上昇が大きい。
【００５２】
（６）行方向配線１８側の素子電極１３で放電した場合には、第２の抵抗素子１５の値を大きくすると、行方向配線１８における放電電流が制限され、かつ、行方向配線１８の電圧の上昇量が抑えられる。
【００５３】
（７）列方向配線１７及び行方向配線１８における、各駆動回路から最も遠い位置で放電した場合の電圧の上昇量を、一定の基準以下に抑制するのに必要な第１の抵抗素子１４の値ｘと第２の抵抗素子１５の値ｙが異なる。
【００５４】
（８）ｘとｙの比は、列方向配線１７の配線抵抗値と行方向配線１８の配線抵抗値の比に近い。
【００５５】
（９）第１の抵抗素子１４の抵抗値および第２の抵抗素子１５の抵抗値が小さいほど、電子放出素子１１に印加する電圧を一定に保つために必要な駆動回路から出力する電圧が小さくなる。
【００５６】
以上のことから、列方向配線１７の駆動回路と行方向配線１８の駆動回路から最も遠い位置で、列方向配線１７側の素子電極１２に放電した場合のダメージを一定の基準以下に抑制するのに必要な第１の抵抗素子１４の最小抵抗値ｘと、列方向配線１７の駆動回路と行方向配線１８の駆動回路から最も遠い位置で、行方向配線１８側の素子電極１３に放電した場合のダメージを一定の基準以下に抑制するのに必要な第２の抵抗素子１５の最小抵抗値ｙを設定すれば、表示面内のダメージを一定の基準以下に抑制することが可能となり、かつ、第１および第２の抵抗素子が駆動電圧に与える影響を抑制することが可能になることが分かった。さらに、このような最小抵抗値ｘとｙの関係は、列方向配線の配線抵抗と行方向配線の配線抵抗値の比に近いものである、とい知見も得られた。
【００５７】
また、一般に、カラー表示を行う場合のマトリクス配線は、一行の配線に対しＲＧＢの三列の配線で表示単位を構成するため、配線幅などの物理的な制約から、列方向配線の抵抗値を行方向配線の抵抗値並に低くすることは難しい。従って、第１の抵抗素子の抵抗値は、第２の抵抗素子の抵抗値より高く設定することが望ましい。
【００５８】
また、電子放出素子のダメージとは別に、放電が駆動回路に与える影響を考慮する必要もある。一般に、駆動回路の許容電流量は行側の駆動回路と列側の駆動回路で異なる。例えば、行側の場合には、行選択した場合の総素子数分の駆動電流が流れるため、表面伝導型電子放出素子で１Ａ〜１０Ａ程度の瞬時電流を流せるように設計されている。一方、列側の場合には、選択された素子分の駆動電流が流れるため、表面伝導型電子放出素子で０．２ｍＡ〜２ｍＡ程度の瞬時電流を流せるように設計されている。つまり、行側の駆動回路は、列側の駆動回路に比べて許容電流量が大きい。また、これに伴って、出力インピーダンスも行側の駆動回路のほうが低く設計されている。従って、駆動回路の観点では、列配線よりも行配線から流れ込む電流量を多くしたほうが良い。
【００５９】
以上のことから、電子放出素子のダメージと駆動回路の許容電流量及びインピーダンスを考え合わせると、電子放出素子と列方向配線との間の第１の抵抗素子の抵抗値をＡ、電子放出素子と行方向配線との間の第２の抵抗素子の抵抗値をＢ、列方向配線の配線抵抗値をＣ、行方向配線の配線抵抗値をＤとしたときの関係は
Ａ／Ｂ  ≒  Ｃ／Ｄ
よりも
Ａ／Ｂ  ≦  Ｃ／Ｄ
とすることが望ましい。
【００６０】
電気シミュレーション結果によれば、放電によって生じるダメージはアノード電極の電圧やアノード電極と電子放出素子との距離に影響される。これは、放電電流のもととなるフェースプレートに溜まる電荷量がアノード電極の電圧やアノード電極と電子放出素子との距離によって変化することに起因すると推測される。放電による電圧上昇を、後述する活性化工程の最大電圧値の２０Ｖ以下に抑えることを前提とし、アノード電極の電圧を１ｋＶ〜１０ｋＶ、アノード電極と電子放出素子との距離を２ｍｍ〜８ｍｍの範囲に設定したところ、電圧上昇を基準以下に抑制するのに必要な第１の抵抗素子の抵抗値は１ｋΩ〜５０ｋΩ、第２の抵抗素子の抵抗値は２００Ω〜１０ｋΩであった。
【００６１】
なお、列方向配線または行方向配線に電圧を印加している場合は、ダメージを一定の基準以下に抑制するのに必要な第１および第２の抵抗素子の値が、電圧を印加していない場合の値から変化する。これは、電子放出素子がダメージを受ける電圧値に対し、印加電圧（駆動電圧）の分があらかじめオフセットされていることによるものである。以上、基本的な説明として、放電により生じる放電電流と異常電圧に対し、電子放出素子に流れ込む電流の抑制と電子放出素子に印加される電圧を電圧降下により抑制することで電子放出素子のダメージを抑制する作用を説明した。但し、本発明はこれに限定されるものではない。本発明の主旨は、電子放出素子に流れ込む電流波形と印加電圧波形を、抵抗を含むインピーダンス素子等の電流抑制手段、電圧降下手段により制御し、電子放出素子のダメージを所定の値に抑制できることである。従って、例えば、マトリクス配線抵抗の値や電子放出素子特性により表示装置の仕様に合わせて、ダメージの緩和を制御し例えばダメージのパターンをバランスさせた最適化も可能であり、放電によって電子放出素子から流れ出す放電電流の量と流れ込む放電電流の量を等しくする電流抑制手段の値も実施可能である。同様に、放電により生じる異常電圧により電子放出素子に印加される電圧に関しても、前述したように振幅と位相を含めた電圧波形レベルで抑制可能であり、印加電圧の最大振幅を所定値以下とすること、電子放出素子間の放電時の印加電圧を等しくしダメージのバランスを最適化することも実施可能である。
【００６２】
【実施例】
以下、上述した実施形態の電子源基板の実施例を具体的に説明する。
【００６３】
（実施例１）
図３は、本発明の電子源基板の一実施例であるマトリクス配線部の概略構成を示す模式図である。図３中、電子放出素子３１、一対の素子電極３２、３３、第１の抵抗素子３４、列方向配線３５、行方向配線３６は、前述の等価回路図で説明したものと同様で、電子源基板（リアプレート）３０上に形成されている。電子放出素子３１は、一対の素子電極３２、３３を有し、これら素子電極を跨ぐように素子膜が形成されている。素子電極３３は第１の抵抗素子３４と接続され、素子電極３２は不図示の第２の抵抗素子と接続されている。なお、第２の抵抗素子は絶縁層中のスルーホール内に設けられている為、図３中には示されていない。
【００６４】
次に、このリアプレート３０の作製方法を、順次説明する。図４〜図９にリアプレート作製手順を示す工程模式図示す。以下、これら図４〜図９を参照して作製手順を説明する。
【００６５】
[基板形成]
本実施例においては、リアプレート３０のガラス基板４０として、アルカリ成分が少ないPD-200（旭硝子（株）社製）の２.８ｍｍ厚ガラスを用い、更にこのガラス基板上にナトリウムブロック層として膜厚１００ｎｍのＳｉＯ2膜を塗付焼成したものを用いた。
【００６６】
まず、図４に示すように、上記のガラス基板４０上に一対の素子電極４２、４３をマトリクス状に形成する。この素子電極４２、４３は、スパッタ法によって、まず下引き層として膜厚５ｎｍのチタニウムＴｉ膜を成膜し、その上に膜厚４０ｎｍの白金Ｐｔ膜を成膜した後、全面にフォトレジストを塗布し、露光、現像、エッチングという一連のフォトリソグラフィー法によってパターニングして形成した。本実施例では、素子電極４２、４３の間隔Ｌは１０μｍとした。また、各素子電極の長さＷは適宜選択した。
【００６７】
［下配線形成］
行配線と列配線の配線材料に関しては、多数のＳＣＥ素子にほぼ均等な電圧が供給されるように低抵抗である事が望ましく、これを考慮して材料、膜厚、配線幅等が適宜設定される。
【００６８】
共通配線としての列方向配線（下配線）４５は、図５に示すように、列方向に並ぶ素子電極対に平行に、かつ、それら素子電極対を連結するようにライン状のパターンで形成した。このパターン形成では、例えば、材料として銀Ａｇフォトペーストインキを用い、スクリーン印刷した後、乾燥させてから、所定のパターンに露光し現像した。この後、４８０℃前後の温度で焼成して配線を形成した。配線の厚さは約１０μｍ、配線幅は２０μｍとした。なお、終端部は配線取り出し電極として使うために、線幅をより大きくした。このようにして形成した列方向配線の抵抗値は１００Ωであった。
【００６９】
［第１の抵抗素子形成］
図６に示すように、列方向配線４５と素子電極４３との間に第１の抵抗素子４４を形成する。この抵抗素子形成では、例えばニクロム合金を蒸着させた後に、フォトエッチングにより不要部分を取り除いた。第１の抵抗素子４４の大きさは、素子電極４３とほぼ同じ大きさとした。このようにして形成した第１の抵抗素子４４を介した列方向配線４５と素子電極４３の間の抵抗値は５ｋΩであった。
【００７０】
［絶縁膜形成］
図７に示すように、列方向配線４５とその上に形成される後述する行方向配線を絶縁するために、層間絶縁層４７を配置する。この層間絶縁層４７は、後述の行方向配線（上配線）下に、先に形成した列方向配線４５（下配線）との交差部を覆うように、かつ、行方向配線（上配線）と素子電極４２との電気的接続が可能なように、接続部にコンタクトホールを開けて形成した。この層間絶縁層４７の形成では、例えば、ＰｂＯを主成分とする感光性のガラスペーストをスクリーン印刷した後、露光・現像するといった工程を４回繰り返し、最後に４８０℃前後の温度で焼成した。この層間絶縁層４７の厚みは、全体で約３０μｍとし、幅は１５０μｍとした。
【００７１】
［第２の抵抗素子形成］
図８に示すように、後述する行方向配線と素子電極４２の間に第２の抵抗素子４８を配置する。この第２の抵抗素子４８の形成では、前述のコンタクトホール部分にＲｕＯ2ペーストを印刷した後、乾燥させてから、４５０℃前後の温度で焼成した。このように形成した第２の抵抗素子４８を介した行方向配線と素子電極４２の間の抵抗値は２ｋΩであった。
【００７２】
［上配線形成］
図９に示すように、先に形成した層間絶縁膜４７の上に行方向配線（上配線）４６を形成する。この行方向配線４６の形成では、Ａｇペーストインキをスクリーン印刷した後、乾燥させ、この上に再度同様なことを行って２度塗りしてから、４８０℃前後の温度で焼成した。この行方向配線４６の厚さは、約１５μｍとした。図９には示していないが、外部駆動回路との引出し配線、外部駆動回路への引出し端子もこれと同様の方法で形成した。このように形成した行方向配線４６の抵抗値は４Ωであった。
【００７３】
以上の基板形成、下配線形成、第１の抵抗素子形成、絶縁膜形成、第２の抵抗素子形成、上配線形成を順次行うことで、マトリクス配線を有する基板を形成した。
【００７４】
［素子膜形成］
上記マトリクス配線を有する基板を十分にクリーニングした後、撥水剤を含む溶液で表面を処理し、表面が疎水性になるようにした。これは、この後塗布する素子膜形成用の水溶液が、素子電極上に適度な広がりをもって配置されるようにする事が目的である。その後、図１０に示すように、素子電極間にインクジェット塗布方法により、素子膜５１を形成した。
【００７５】
図１１（ａ）、（ｂ）に、この素子膜形成の工程を模式的に示す。図１１（ａ）において、６１はガラス基板、６２、６３は素子電極である。
【００７６】
本実施例では、素子膜としてパラジウム膜を得る目的で、先ず水とイソプロピルアルコール（ＩＰＡ）が８５：１５の割合で混ぜられた水溶液に、パラジウム−プロリン錯体（０．１５重量％）を溶解し、有機パラジウム含有溶液を得た。この他若干の添加剤を加えた。
【００７７】
上記の溶液の液滴を、例えばピエゾ素子を用いたインクジェット噴射装置よりなる液滴付与手段６４で、ドット径が６０μｍとなるように調整して素子電極６２、６３間に付与した（図１１（ｂ）参照）。その後、この基板を空気中にて、３５０℃で１０分間の加熱焼成処理をして酸化パラジウム（ＰｄＯ）とした。ドットの直径が約６０μｍ、厚みが最大で１０ｎｍの膜が得られた。
【００７８】
以上の工程により、素子部分に酸化パラジウムＰｄＯ膜（導電性薄膜６５）が形成された。
【００７９】
［還元フォーミング］
次に、フォーミングと呼ばれる本工程に於いて、上記導電性薄膜６５を通電処理して内部に亀裂を生じさせ、電子放出部を形成する。図１１（ｃ）、（ｄ）に、この還元フォーミングの工程を模式的に示す。
【００８０】
この還元フォーミングでは、具体的には、上記基板６１の周囲の取り出し電極部を残して、基板全体を覆うようにフード状の蓋をかぶせて基板との間で内部に真空空間を作り、外部電源より電極端子部から行方向配線と列方向配線の間に電圧を印加して、素子電極６２、６３間を通電する（図１１（ｃ）参照）。この通電処理によって、導電性薄膜６５を局所的に破壊、変形もしくは変質させることにより、電気的に高抵抗な状態の電子放出部６６を形成する（図１１（ｄ）参照）。
【００８１】
上記の通電の際、若干の水素ガスを含む真空雰囲気下で通電加熱すると、水素によって還元が促進されて、酸化パラジウムＰｄＯがパラジウムＰｄ膜に変化する。この変化時に、膜の還元収縮によって、一部に亀裂が生じて電子放出部６６が形成される。また、得られた導電性薄膜６５の抵抗値は、１０2Ω〜１０7Ωの値であった。
【００８２】
ここで、フォーミング処理に用いた電圧波形について簡単に紹介する。
【００８３】
図１２に、フォーミング処理に用いた電圧波形の一例を示す。パルス波形の印加電圧を用いてフォーミング処理を行う場合、図１２（ａ）に示すようにパルス波高値が定電圧のパルスを印加する場合と、図１２（ｂ）に示すようにパルス波高値を増加させながら印加する場合とがある。
【００８４】
図１２（ａ）中、Ｔ１は電圧波形のパルス幅、Ｔ２はパルス間隔である。この例では、パルス幅Ｔ１を１μｓｅｃ〜１０ｍｓｅｃ、パルス間隔Ｔ２を１０μｓｅｃ〜１００ｍｓｅｃとして、三角波の波高値（フォーミング時のピーク電圧）を適宜選択する。
【００８５】
図１２（ｂ）の例では、パルス幅Ｔ１とパルス間隔Ｔ２は上記の図１２（ａ）の例の場合と同様であるが、三角波の波高値（フォーミング時のピーク電圧）を、例えば０．１Ｖステップ程度ずつ増加させるようになっている。
【００８６】
フォーミング処理は、フォーミング用パルスの間に、導電性膜６５を局所的に破壊、変形しない程度の電圧、例えば０．１Ｖ程度のパルス電圧を挿入して素子電流を測定し、その測定結果から抵抗値を求め、その求めた抵抗値が例えばフォーミング処理前の抵抗に対して１０００倍以上の抵抗を示した時点で終了とした。
【００８７】
［活性化−カーボン堆積］
先に述べたように、上記フォーミング処理が施されただけの状態では、電子発生効率が非常に低いものとなっている。よって、電子放出効率を上げるために、上記素子に活性化と呼ばれる処理を行うことが望ましい。この処理では、有機化合物が存在する適当な真空度のもとで、上述のフォーミングと同様に、フード状の蓋をかぶせて基板との間で内部に真空空間を作り、外部から配線電極を通じてパルス電圧を素子電極に繰り返し印加する。そして、炭素原子を含むガスを導入し、それに由来する炭素あるいは炭素化合物を、上述した亀裂近傍にカーボン膜として堆積させる。
【００８８】
この活性化工程では、例えばカーボン源であるトリニトリルをスローリークバルブを通して真空空間内に導入し、１．３×１０-4Ｐａを維持した。導入するトリニトリルの圧力は、真空装置の形状や真空装置に使用している部材等によって若干影響されるが、１×１０-5Ｐａ〜１×１０-2Ｐａ程度が好適である。
【００８９】
図１３の（ａ）、（ｂ）に活性化工程で用いられる電圧印加の好ましい一例を示す。印加する最大電圧値は、１０Ｖ〜２０Ｖの範囲で適宜選択される。図１３（ａ）において、Ｔ１は電圧波形の正と負のパルス幅、Ｔ２はパルス間隔であり、電圧値は正負の絶対値が等しく設定されている。図１３（ｂ）において、Ｔ１、Ｔ１'はそれぞれ電圧波形の正のパルス幅、負のパルス幅であり、Ｔ２はパルス間隔であり、Ｔ１＞Ｔ１'で、電圧値は正負の絶対値が等しく設定されている。そして、約６０分後に、放出電流Ｉｅがほぼ飽和に達した時点で、通電を停止し、スローリークバルブを閉め、活性化処理を終了した。
【００９０】
以上の工程で、電子源素子を有する電子源基板を作製する事ができた。
【００９１】
［基板特性］
以上説明したような作製手順で作製された電子源基板の電子放出素子の基本特性について説明する。
【００９２】
図１４は、前述した電子源基板のＳＣＥ素子の電子放出特性を測定するための測定評価装置の概略図である。図１４において、９１は基板部分、９２、９３は素子電極、９４は電子放出部を含む薄膜、９５は電子放出部である。９０１は電子放出素子に素子電圧Ｖｆを印加するための電源、９００は素子電極９２、９３間の電子放出部を含む導電性薄膜９４を流れる素子電流Ｉｆを測定するための電流計、９０４は素子の電子放出部９５より放出される放出電流Ｉｅを捕捉するためのアノード電極、９０３はアノード電極９０４に電圧を印加するための高圧電源、９０２は素子の電子放出部９５より放出される放出電流Ｉｅを測定するための電流計である。
【００９３】
電子放出素子およびアノード電極９０４は真空装置９０５内に設置され、その真空装置９０５には排気ポンプ９０６および真空計等の真空装置に必要な機器が具備されており、所望の真空下で本素子の測定評価を行えるようになっている。アノード電極９０４は、電子放出素子の上方に配置されており、電源９０３と電流計９０２が接続されている。電子放出素子の素子電極間を流れる素子電流Ｉｆ、及びアノードへの放出電流Ｉｅの測定にあたっては、素子電極９２、９３に電源９０１と電流計９００とを接続する。なお、アノード電極の電圧は１ｋＶ〜１０ｋＶ、アノード電極と電子放出素子との距離Ｈは２ｍｍ〜８ｍｍの範囲とした。
【００９４】
図１５は、図１４に示した測定評価装置により測定された、本発明の電子源基板の電子放出素子の放出電流Ｉｅおよび素子電流Ｉｆと素子電圧Ｖｆの関係の典型的な例を示す特性図である。放出電流Ｉｅと素子電流Ｉｆは大きさが著しく異なるが、図１５の例では、Ｉｆ、Ｉｅの変化の定性的な比較検討のために、リニアスケールで縦軸を任意単位で表記した。この測定結果から分かるように、素子電極間に印加する電圧１２Ｖにおける放出電流Ｉｅを測定した結果、平均０．６μＡ、電子放出効率は平均０．１５％を得た。また素子間の均一性もよく、各素子間でのＩｅのばらつきは５％と良好な値が得られた。
【００９５】
［封着−パネル化］
上記のような単純マトリクス配置の電子源基板を用いた電子源、及び、表示等に用いる画像表示装置の一例について説明する。
【００９６】
図１６は、そのような電子源基板を備える画像表示装置の一例を示す概略構成図である。図１６において、１１１は電子放出素子が多数配置された電子源基板(リアプレート)であり、内部にダイオード素子が作り込まれている。１１２はガラス基板１１３の内面に蛍光膜１１４とメタルバック１１５等が形成されたフェースプレートであり、１１６は支持枠である。リアプレート１１１、支持枠１１６及びフェースプレート１１２をフリットガラスによって接着し、４００℃〜５００℃で、１０分以上焼成することで、封着して、外囲器を構成する。この一連の工程を全て真空チャンバー中で行う事で、同時に外囲器内部を最初から真空にすることが可能となり、かつ工程もシンプルにすることが可能になった。
【００９７】
リアプレート１１１には、前述したような作製工程により、電子放出素子（ＳＣＥ素子）１１７が形成され、この電子放出素子１１７の一対の素子電極に行方向配線１１８、列方向配線１１９が接続されている。フェースプレート１１２とリアプレート１１１間には、スペーサーと呼ばれる不図示の支持体が設置され、これにより、大面積パネルの場合にも大気圧に対して十分な強度を持つ外囲器を実現できる。
【００９８】
図１７の（ａ）、（ｂ）は、図１６に示した画像表示装置に適用されるフェースプレート上に設ける蛍光膜の説明図である。
【００９９】
封着時の真空度は、１０-5Ｐａ程度の真空度が要求される他、外囲器の封止後の真空度を維持するために、ゲッター処理を行う場合もある。ゲッター処理では、例えば、外囲器の封止を行う直前あるいは封止後に、抵抗加熱あるいは高周波加熱等の加熱法により、外囲器内の所定の位置（不図示）に配置されたゲッターを加熱し、蒸着膜を形成する、といった処理が行われる。この場合、ゲッターは通常Ｂａ等が主成分であり、その蒸着膜の吸着作用により、たとえば１０-3Ｐａ〜１０-5Ｐａの真空度を維持することが可能である。
【０１００】
［画像表示素子］
前述した本発明にかかわるＳＣＥ素子の基本的特性によれば、電子放出部からの放出電子は、しきい値電圧以上では対向する素子電極間に印加するパルス状電圧の波高値と幅によって制御され、その中間値によっても電流量が制御され、これにより中間調表示が可能になる。また、多数の電子放出素子を配置した場合においては、各ラインの走査線信号によって選択ラインを決め、各情報信号ラインを通じて個々の素子に上記パルス状電圧を適宜印加すれば、任意の素子に適宜電圧を印加する事が可能となり、各素子をＯＮすることができる。中間調を有する入力信号に応じて電子放出素子を変調する方式としては、電圧変調方式、パルス幅変調方式が挙げられる。
【０１０１】
以下、本発明の電子源基板を備える画像表示装置の駆動系の概要について説明する。
【０１０２】
図１８は、本発明の電子源基板を備える表示装置の一実施形態である、ＮＴＳＣ方式のテレビ信号に基づいたテレビジョン表示用の画像表示装置の概略構成を示すブロック図である。
【０１０３】
図１８において、１３１は単純マトリクス配置の電子源を用いて構成した表示パネル、１３２は走査回路、１３３は制御回路、１３４はシフトレジスタ、１３５はラインメモリ、１３６は同期信号分離回路、１３７は情報信号発生器、１３８は直流高圧電源である。
【０１０４】
電子放出素子を用いた表示パネル１３１の行方向配線には、走査線信号を印加する走査ドライバーを備えた走査回路１３２が、列方向配線には情報信号が印加されるデータドライバーの情報信号発生器１３７が接続されている。電圧変調方式を実施する場合は、情報信号発生器１３７として、一定の長さの電圧パルスを発生するが入力されるデータに応じて、適宜パルスの波高値を変調するような回路を用いる。また、パルス幅変調方式を実施する場合には、情報信号発生器１３７としては、一定の波高値の電圧パルスを発生するが入力されるデータに応じて、適宜電圧パルスの幅を変調するような回路を用いる。いずれの場合も、抵抗素子による電圧降下を考慮し、電子放出素子に印加したい所望の電圧値の１．１〜１．２倍の電圧値を出力する。
【０１０５】
制御回路１３３は、同期信号分離回路１３６から送られてくる同期信号Ｔsyncに基づいて、各部に対してＴscan、Ｔsft及びＴnryの各制御信号を送出する。同期信号分離回路１３６は、外部から入力されるＮＴＳＣ方式のテレビ信号から、同期信号成分と輝度信号成分とを分離するための回路である。この輝度信号成分は、同期信号に同期してシフトレジスタ１３４に入力される。
【０１０６】
シフトレジスタ１３４は、制御回路１３３より送られるシフトクロックに基づいてその動作が制御され、時系列的にシリアルに入力される前記輝度信号を、画像の１ライン毎にシリアル／パラレル変換する。このシリアル／パラレル変換された画像１ライン分のデータ（電子放出素子ｎ素子分の駆動データに相当）は、ｎ個の並列信号としてシフトレジスタ１３４より出力される。
【０１０７】
ラインメモリ１３５は、画像１ライン分のデータを必要時間の間だけ記憶する為の記憶装置であり、記憶された内容は、情報信号発生器１３７に入力される。情報信号発生器１３７は、各々の輝度信号に応じて、電子放出素子の各々を適切に駆動する為の信号源であり、その出力信号は列方向配線を通じて表示パネル１３１内に入り、行方向配線によって選択中の走査ラインとの交点にある各々の電子放出素子に印加される。行方向配線を順次走査する事によって、パネル全面の電子放出素子を駆動する事が可能になる。
【０１０８】
以上のように構成された表示装置において、各電子放出素子に、表示パネル内の配線電極を通じ、電圧を印加することにより電子放出させ、高圧端子Ｈｖを通じ、アノード電極であるメタルバック１１５に高圧を印加し、発生した電子ビームを加速し、蛍光膜１１４に衝突させることによって、画像を表示することができる。
【０１０９】
また、この表示装置では、駆動している間に放電が発生したところ、放電以前の状態に比べ輝度の低下が３％程度であったため、表示画面にむらがあるようには感じなかった。一方、従来例で示した表示装置では、輝度の低下が５０％を超える電子源が列電極沿いにできたため、放電が発生した箇所を通る縦筋状のむらが観察された。
【０１１０】
以上説明したように、表面伝導型電子放出素子の両端に直列に抵抗素子を設けることにより、放電時に発生する異常電流が電子放出素子に印加されることを抑制する効果がある。ここで、第一の抵抗素子の抵抗値を第二の抵抗素子の抵抗値よりも大きくすることで、電子放出素子へのダメージを低減しつつ、放電電流を行方向配線に積極的に流すことで、駆動回路への悪影響を低減できる。その結果、電子放出素子の電子放出特性の劣化、あるいは破壊を防止することが可能になり、マルチ電子ビーム源の実用上の寿命を大幅に延長することができる。
【０１１１】
なお、ここで述べた表示装置の構成は、本発明の一例であり、本発明の技術思想を逸脱しない範囲で種々の変形が可能である。また、入力信号については、ＮＴＳＣ方式を例に挙げたが、入力信号はこれに限られるものではなく、ＰＡＬ、ＨＤＴＶなどでもよい。
【０１１２】
（実施例２）
本実施例においては、抵抗素子を列方向配線側にのみ形成し、更に、その抵抗素子としては、素子電極が抵抗素子を兼ねる、具体的には、抵抗体で素子電極を形成した点において、上述の実施例１と異なっており、それ以外の構成は実施例１と同様であるため、素子電極の部分についてのみ、詳述する。
【０１１３】
本実施例においては、列方向配線とつながる素子電極に所望の抵抗値を持たせるため、金属と絶縁物の混合材料による膜（以下サーメット膜と呼ぶ）を用いている。
【０１１４】
本実施例のサーメット膜に使われている金属は白金（Ｐｔ）であり、絶縁物は酸化シリコン（ＳｉＯ2）である。この両方の材料をそれぞれ粉体に加工し、それぞれ所望の重量パーセントで混合させ、ホットプレス法でスパッタ用のターゲットを作製する（三菱マテリアル社製）。
【０１１５】
ここで金属に白金（Ｐｔ）を用いる理由は、のちのパネル作製工程における熱履歴を通った場合、膜の抵抗値に変化が生じないようにするためである。
【０１１６】
このサーメット膜は、膜厚５０ｎｍのときに外部抵抗値が１ｋΩ〜２ｋΩとするため、シート抵抗で１００Ω／ｃｍ2〜２００Ω／ｃｍ2となるように重量パーセントを決めており、白金が８０ｗｔ％〜９０ｗｔ％、酸化シリコンが１０ｗｔ％〜２０ｗｔ％の範囲の重量パーセントで作製されて、本実施例では、白金が８３ｗｔ％、酸化シリコンが１７ｗｔ％の重量パーセントで作製した。
【０１１７】
このように、列方向配線に接続する素子電極に所望の抵抗値を持たせることで、実施例１同様、放電時における放電電流が列方向配線に流れるのを抑制し、許容電流量の小さい列方向配線に過電流が流れることを回避できた。
【０１１８】
（実施例３）
本実施例においては、上述の実施例２の列方向配線と素子電極の間に更に抵抗素子と特定破損ラインを形成し、放電の規模が大きい場合には、特定破損ラインが断線することで、他の素子への放電電流の回り込みをより確実に遮断する構成とした。以下、図１９を用いて説明する。
【０１１９】
図１９は、本発明の電子源基板の一例を示す概略構成図（平面図）で、電子源基板の一部のみを示している。また、図１９において、１００１は表面にナトリウム拡散防止層を設けた基板、１００２、１００３は素子電極、１００４は導電性薄膜、１００５は電子放出部、１００６、１００７はそれぞれ素子電極１００２、１００３に接続された列方向配線、行方向配線、１００８は列方向配線１００６と行方向配線１００７を電気的に絶縁するための層間絶縁層である。
【０１２０】
また、列方向配線１００６とつながる素子電極１００２との間に外部抵抗体１０１０を設けてある。この外部抵抗１０１０は、素子電極と同一の材料で作製される。
【０１２１】
さらに、列方向配線１００６と上記外部抵抗体１０１０の間には、外部抵抗体の一部として特定破損ライン１０１１を設けてあり、やはり素子電極と同一材料で作製されている。
【０１２２】
対向する素子電極１００２の材料としては、実施例１と同様、以後の熱処理工程を経ても安定した導電性を有するものが好ましく、白金（Ｐｔ）と酸化シリコンの混合により作製されたサーメット膜を用いた。本実施例ではサーメット膜に含まれる白金（Ｐｔ）と酸化シリコンそれぞれの含有量は、白金が８３ｗｔ％、酸化シリコンが１７ｗｔ％の重量パーセントで作製した。
【０１２３】
外部抵抗体１０１０は、上記素子電極１００２と同一の材料で作製され、その形状は、列方向配線１００６と素子電極１００２との間にパターン幅１（１５μｍ）に対して、距離１５（２２５μｍ）となるようなスネーク形状を設け、１．７ｋΩの外部抵抗体とした。
【０１２４】
さらに、図１９に示すような、上記列方向配線１００６と外部抵抗体１０１０の間にパターン幅（１５μｍ）よりも細い幅（１０μｍ）の特定破損ライン１０１１を設けてあり、その設置場所は層間絶縁層１００８と接触しない位置に設けている。
【０１２５】
上記示した部位以外の基本的な電子源基板の構成、およびその他の作製工程については、実施例１と同様であるため、本実施例では省略する。
【０１２６】
本実施例の構成において、フェースプレートに高電圧を印加した場合、ある確率でフェースプレートからリアプレートの電子放出素子へ放電することがある。このとき、放電により発生した過電流は列方向配線１００６と素子電極１００２の間に設けられた外部抵抗体１０１０があることによって、列方向配線へ流れる電流を制限することができ、許容（供給）電流量の小さい列方向配線及び列方向配線につながる駆動ＩＣの破壊を抑制することができる。
【０１２７】
さらに、本実施例では、上記列方向配線１００６と外部抵抗体１０１０の間にパターン幅がより細い幅の特定破損ライン１０１１を設けてあるために、放電が発生した場合、過電流による外部抵抗体の破壊が、細い幅の特定破損ライン１０１１で行われるため、特定部位の破損で済み、また過電流による外部抵抗の破損が、層間絶縁層１００８から離れた位置に設けられているため列方向配線と行方向配線間の絶縁不良を誘発しない。つまり、放電により発生した素子破壊による二次的な破壊が行われないために、発生した欠陥を最小限度で抑えることができ、画像表示装置としての品質を保持することができる。
【０１２８】
【発明の効果】
以上説明したように、アノード−電子放出素子間で放電が生じても、他の電子放出素子に悪影響を及ぼすことがないので、寿命の長い電子源を提供することができ、また、高画質な表示画面を提供することができる、という効果がある。
【図面の簡単な説明】
【図１】本発明の一実施形態である電子源基板を説明するための図で、（ａ）はその電子源基板のマトリクス配線の基本回路を示す等価回路図、（ｂ）は（ａ）に示す基本回路における電子放出素子の列方向配線側の素子電極で放電が生じた場合の異常電流の発生を示す模式図、（ｃ）は（ａ）に示す基本回路における電子放出素子の行方向配線側の素子電極で放電が生じた場合の異常電流の発生を示す模式図である。
【図２】電気シミュレーションに用いた、図１に示す回路により構成された電子源基板の等価回路である。
【図３】本発明の電子源基板の一実施例であるマトリクス配線部の概略構成を示す模式図である。
【図４】本発明の電子源基板を利用するリアプレートの作製工程を説明するための図である。
【図５】本発明の電子源基板を利用するリアプレートの作製工程を説明するための図である。
【図６】本発明の電子源基板を利用するリアプレートの作製工程を説明するための図である。
【図７】本発明の電子源基板を利用するリアプレートの作製工程を説明するための図である。
【図８】本発明の電子源基板を利用するリアプレートの作製工程を説明するための図である。
【図９】本発明の電子源基板を利用するリアプレートの作製工程を説明するための図である。
【図１０】本発明の電子源基板を利用するリアプレートの作製工程を説明するための図である。
【図１１】（ａ）〜（ｄ）は、本発明の電子源基板の素子膜形成〜フォーミングの一連のプロセスを説明するための図である。
【図１２】（ａ）および（ｂ）は、本発明の電子源基板のフォーミング処理の際の印加電圧波形の一例を示す波形図である。
【図１３】（ａ）、（ｂ）に活性化工程で用いられる電圧印加の好ましい一例を示す図である。
【図１４】本発明の電子源基板のＳＣＥ素子の電子放出特性を測定するための測定評価装置の概略図である。
【図１５】図１４に示す測定評価装置により測定された放出電流Ｉｅおよび素子電流Ｉｆと素子電圧Ｖｆの関係の典型的な例を示す特性図である。
【図１６】本発明の電子源基板を備える画像表示装置の一例を示す概略構成図である。
【図１７】（ａ）、（ｂ）は、図１６に示す画像表示装置に適用されるフェースプレート上に設ける蛍光膜の模式図である。
【図１８】本発明の電子源基板を備える表示装置の一実施形態である、ＮＴＳＣ方式のテレビ信号に基づいたテレビジョン表示用の画像表示装置の概略構成を示すブロック図である。
【図１９】本発明の電子源基板の一例を示す平面図である。
【図２０】ＳＣＥ素子の典型的な素子構成を示す図で、（ａ）は上面図、（ｂ）は側面図である。
【図２１】従来の表示パネルの一部を切り欠いて示した斜視図である。
【符号の説明】
１１、１１’、３１、１１７、１５６〜１５８  電子放出素子
１２、１２’、１３’、３２、３３、４２、４３、６２、６３、９２、９３、１４２、１４３、１５２、１５３、１００２、１００３  素子電極
１４、１４’、１５、１５’、３４、４４、４８  抵抗素子
１７、１７’、３５、４５、１００６  列方向配線
１８、１８’、３６、４６、１００７  行方向配線
３０、１１１  リアプレート
４０、６１、１１３  ガラス基板
４７、１００８  層間絶縁層
５１  素子膜
６５、１４４、１５４、１００４  導電性薄膜
６６、９５、１４５、１５５、１００５  電子放出部
９１  基板部分
９４  薄膜
１１２、１５９  フェースプレート
１１４、１５０  蛍光膜
１１５  メタルバック
１１６  支持体
１１８  行配線
１１９  列配線
１２１  黒色導電体
１２２  蛍光体
１３１  表示パネル
１３２  走査回路
１３３  制御回路
１３４  シフトレジスタ
１３５  ラインメモリ
１３６  同期信号分離回路
１３７  情報信号発生器
１３８  直流高圧電源
１４１、１００１  基体
９００、９０２  電流計
９０１  電源
９０３  高圧電源
９０４  アノード電極
９０５  真空装置
９０６  排気ポンプ
Ｈｖ  高圧端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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