(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の第１主表面に選択的に形成された複数の溝部と、
少なくとも各前記溝部の底面に接し、各前記溝部よりも深く形成された複数の第２導電型の不純物領域と、
前記半導体基板の前記第１主表面上に形成された第１電極層と
を備え、
前記第１電極層と前記半導体基板の第１導電型の領域とは、前記第１主表面にてショットキー接合をなし、
前記第１電極層と前記不純物領域とは、所定の接合面にてオーミック接触をなし、
各前記不純物領域は、前記所定の接合面近傍において、前記第１電極層とオーミック接触可能な最も低い不純物濃度を有し、前記所定の接合面近傍以外では、前記オーミック接触可能な最も低い不純物濃度よりもさらに低い不純物濃度を有し、
各前記不純物領域は、前記溝部の両側面および前記両側面近傍の前記第１主表面にも接するように形成され、
前記所定の接合面は、前記不純物領域の前記第１主表面に位置するとともに、前記溝部内では、前記溝部の開口端近傍に位置する前記溝部の両側面部分にのみ位置する、半導体装置。
【請求項２】
第１導電型の半導体基板と、
前記半導体基板の第１主表面に選択的に形成された複数の溝部と、
各前記溝部内に第１絶縁層を介在させて埋込まれた導電体と、
前記半導体基板の前記第１主表面の、各前記溝部の間の領域に形成され、隣り合う前記溝部の互いに向かい合う側面の少なくとも一方の側面に接し、前記溝部の深さよりも浅い複数の第２導電型の不純物領域と、
前記半導体基板の前記第１主表面上に形成された第１電極層と
を備え、
前記第１電極層と各前記不純物領域とは前記第１主表面にてオーミック接触をなし、
各前記不純物領域は、前記第１主表面近傍において、前記第１電極層とオーミック接触可能な最も低い不純物濃度を有し、前記第１主表面近傍以外では、前記オーミック接触可能な最も低い不純物濃度よりもさらに低い不純物濃度を有する、半導体装置。
【請求項３】
各前記不純物領域は、隣り合う前記溝部の互いに向かい合う側面に接するように形成され、
前記第１電極層と前記半導体基板の第１導電型の領域とが、前記第１主表面にてショットキー接合をなす、請求項２記載の半導体装置。
【請求項４】
各前記不純物領域は、各前記溝部の一方の側面に接するように各前記溝部の両側にそれぞれ形成され、
前記第１電極層と前記半導体基板の第１導電型の領域とが、前記第１主表面にてショットキー接合をなす、請求項２記載の半導体装置。
【請求項５】
各前記導電体上に形成され、前記第１電極層と各前記導電体とを電気的に絶縁する第２絶縁層と、
各前記導電体と電気的に接続された電極部と
を含む、請求項４記載の半導体装置。
【請求項６】
前記不純物領域は、隣り合う前記溝部の互いに向かい合う側面に接するように形成され、
各前記導電体上に形成され、前記第１電極層と各前記導電体とを電気的に絶縁する第２絶縁層と、
各前記導電体と電気的に接続された電極部と
を含む、請求項２記載の半導体装置。
【請求項７】
第１導電型の半導体基板の第１主表面に選択的に第２導電型の不純物を導入するとともに、熱処理を施すことにより複数の不純物領域を形成する工程と、
前記半導体基板の第１導電型の領域の前記第１主表面に、ショットキー接合部を形成する工程と、
異方性エッチングを施すことにより、各前記不純物領域内に溝部を形成する工程と、
前記半導体基板の前記第１主表面上に、前記不純物領域とは前記第１主表面にてオーミック接触するとともに、前記溝部内では、前記溝部の開口端近傍に位置する前記溝部の両側面部分においてのみオーミック接触する第１電極層を形成する工程と
を備えた、半導体装置の製造方法。
【請求項８】
前記半導体基板の第２主表面上に、前記半導体基板と電気的に接続される第２電極層を形成する工程を含む、請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特に、耐圧性に優れ、逆回復電流の低減が図られる半導体装置とその製造方法に関するものである。
【０００２】
【従来の技術】
各種インバータ回路にスイッチング素子として、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ  ）等の半導体デバイスが適用されている。ブリッジ回路のスイッチング過程で誘導性負荷に蓄えられたエネルギを解放し、これを還流電流として利用するために、メインの半導体デバイスと逆並列にダイオードが接続される。このようなダイオードは、特にフライホイールダイオードと呼ばれる。
【０００３】
ダイオードには、順バイアス状態、すなわちオン状態において、過剰のキャリアが蓄積される。次にオフ状態、すなわち逆バイアス状態に至るときに、その蓄積された過剰のキャリアが放出される。このとき、ダイオードの順方向とは逆の方向に電流が流れる。この電流は特に逆回復電流と呼ばれ、ＩＧＢＴ等の半導体デバイスに流れ、その損失をもたらす。逆回復電流となる過剰キャリアとしては、この場合少数キャリア、すなわちホールである。
【０００４】
従来、内部に少数キャリアが蓄積されないダイオードとして、ショットキーダイオードがある。まず、このショットキーダイオードについて図を用いて説明する。図５４を参照して、ｎ−  基板１０１の一方の表面には、シリコン酸化膜１０７と、ショットキー接合領域１０４を介してアノードメタル電極１０５とが形成されている。またｎ−  基板１０１の他方の面にはｎ＋  カソード領域１０２を介在させてカソードメタル電極１０６が形成されている。
【０００５】
この構造によれば、ショットキー接合領域１０４を通して流れる電流はほとんどが多数キャリアである。このため、ｎ−  基板１０１への少数キャリアの蓄積がなく、逆回復電流が小さい。その結果、高速のスイッチングが可能となる。しかしながら、逆バイアス状態における耐圧はショットキー接合領域１０４によるものである。このため、高々１００Ｖ程度の耐圧しか望めず、さらなる高耐圧を図ることができない。
【０００６】
そこで高耐圧化を図るため、ショットキー接合領域の周辺にｐｎ接合を設け、逆バイアス状態におけるＰＮ接合から延びる空乏層を利用して耐圧を確保する構造が用いられるようになった。まず、その構造を有する第１の従来技術としてのダイオードについて図を用いて説明する。図５５を参照して、ｎ−  基板１０１の一方の表面に複数のｐアノード領域１０３が形成されている。そのｐアノード領域１０３を含むｎ−  基板１０１の一方の表面上に、アノードメタル電極１０５が形成されている。アノードメタル電極１０５とｎ−  基板１０１との間にはショットキー接合領域１０４が形成されている。ｎ−  基板１０の他方の表面上にはｎ＋  カソード領域１０２を介在させてカソードメタル電極１０６が形成されている。
【０００７】
このダイオードによれば、特に逆バイアス状態において、ｐアノード領域１０３とｎ−  基板１０１との界面からｎ−  基板側へ向かって空乏層が延びる。ショットキ接合領域１０４近傍では、隣接するｐアノード領域１０３とｎ−  基板１０１との界面から伸びる空乏層が繋がり、電界が緩和される。その結果、ショットキーダイオードの場合と比べて逆バイアス状態の耐圧が向上する。
【０００８】
次に、第２の従来技術としてのダイオードについて図を用いて説明する。図５６を参照して、ｎ−  基板１０１の一方の表面に複数のｐアノード領域１０３が形成されている。各ｐアノード領域１０３の間の領域には、ｐ−  領域１０８が形成されている。これらｐアノード領域１０３およびｐ−  領域１０８上にアノードメタル電極１０５が形成されている。ｎ−  基板の他方の表面上にｎ＋  カソード領域１０２を介在させて、カソードメタル電極１０６が形成されている。
【０００９】
このダイオードによれば、特に逆バイアス状態において、ｐアノード領域１０３とｎ−  基板１０１との界面からｎ−  基板１０１側に空乏層が延びると同時に、ｐ−  領域１０８とｎ−  基板１０１との界面からもｎ−  基板１０１側に向かって空乏層が延びる。これにより、図５５に示されたダイオードよりもさらに耐圧が向上する。
次に、第３の従来技術として、特開平０４−３２１２７４号公報に開示されたダイオードについて図を用いて説明する。図５７を参照して、一導電型半導体基板２０１の一方の表面に複数の凹部２０６が形成されている。その各凹部２０６の内面に沿ってそれぞれ逆導電型半導体領域２０４が形成されている。また、その凹部２０６の表面を含む一導電型半導体基板２０１上に一電極金属２０５が形成されている。一導電型半導体基板２０１の他方の面上に低抵抗一導電型半導体２０２を介在させてオーミック電極金属２０３が形成されている。なお、一導電型半導体基板２０１と一電極金属２０５とはショットキーバリア接合である。
【００１０】
このダイオードによれば、逆バイアス状態に逆導電型半導体領域２０４と一導電型半導体基板２０１との界面から一導電型半導体基板２０１側へ向かって空乏層が延びる。このとき一導電型半導体基板２０１と一電極金属２０５との界面近傍は、それらの空乏層によって挟み込まれる。このため、一導電型半導体基板２０１と一電極金属２０５との界面近傍の電界が緩和され耐圧が向上する。
【００１１】
次に、第４の従来技術として、ＵＳＰ−４９８２２６０号に開示されたダイオードについて説明する。図５８を参照して、第１半導体基板層５０２の一方の表面上に第２半導体層５０６が形成されている。第２半導体層５０６の主面５０８に複数のトレンチ５１２Ａ〜５１２Ｆが形成されている。隣り合うトレンチの間には、ｐ＋  領域５１０Ａ〜５１０Ｄとメサ領域５１４Ａ〜５１４Ｃが交互に形成されている。ｐ＋  領域５１０Ａ〜５１０Ｄの深さは、トレンチ５１２Ａ〜５１２Ｆの深さと実質的に同じである。各トレンチ５１２Ａ〜５１２Ｆの内面には酸化層５２２Ａ〜５２２Ｆがそれぞれ形成されている。第２半導体層５０６の主面５０８上に金属アノード５１８が形成されている。金属アノード５１８と第２半導体層５０６との間にはショットキーバリア領域５５０Ａ〜５５０Ｃが形成されている。第１半導体層５０２の他方の面上にはカソード５０４が形成されている。
【００１２】
このダイオードによれば、逆バイアス状態において、ｐ＋  領域５１０Ａ〜５１０Ｄと第２半導体層５０６との界面から空乏層が第２半導体層５０６側に向かって延びる。各界面から延びる空乏層が隣接する空乏層と繋がり、ダイオードの耐圧が向上する。
【００１３】
次に、第５の従来技術として、同公報に掲載された他のダイオードについて図を用いて説明する。図５９を参照して、第１半導体基板層７０２の一方の表面上に第２半導体層７０６が形成されている。第２半導体層７０６の主面に複数のトレンチ７１０Ａ〜７１０Ｆが形成されている。各トレンチ７１０Ａ〜７１０Ｆの底にはｐ＋  領域７２０Ａ〜７２０Ｆがそれぞれ形成されている。また、各トレンチ７１０Ａ〜７１０Ｆの側面には酸化層７２２Ａ〜７２２Ｊが形成されている。第２半導体層７０６の主面上に金属アノード７１６が形成されている。第１半導体基板層７０２の他方の面上にはカソード７０４が形成されている。
【００１４】
このダイオードによれば、逆バイアス状態において、ｐ＋  領域７２０Ａ〜７２０Ｆと第２半導体層７０６との界面から第２半導体層７０６側へ向かって空乏層が延びる。各空乏層は隣り合う空乏層と繋がり、第２半導体層７０６のより深い領域にまで延びる。その結果、ダイオードの耐圧がさらに向上する。
【００１５】
【発明が解決しようとする課題】
しかしながら、上述した従来の各ダイオードにおいてはそれぞれ以下に示すような問題があった。
【００１６】
まず、第１の従来技術として図５５に示されたダイオードにおいては、順バイアス状態において、ｐアノード領域１０３からｎ-基板１０１へ向かって少数キャリアであるホールが注入される。このとき、ｐアノード領域１０３が比較的多くの不純物を含んでいるため、より多くのホールがｎ-基板１０１へ注入されて蓄積する。このため、順バイアス状態から逆バイアス状態に至る際に、逆回復電流が増加するという問題があった。
【００１７】
次に、第２の従来技術として図５６に示されたダイオードにおいても、ｐアノード領域１０３が比較的高濃度であるため、順バイアス状態においてｐアノード領域１０３からｎ−  基板１０１へより多くのホールが注入される。その結果、逆回復電流が増加するという問題があった。
【００１８】
また、逆バイアス時における電位がさらに高圧になると、ｐ−  領域１０８とｎ−  基板１０１との界面からｎ−  基板１０１側へ向かって空乏層が広がると同時にｐ−  領域１０８側へ向かっても空乏層が広がる。この空乏層端がアノードメタル電極１０５と接触すると絶縁破壊を起こすことがあった。
【００１９】
次に、第３の従来技術として図５７に示されたダイオードにおいては、一導電型半導体基板２０１に予め凹部２０６を形成した後にその凹部２０６の内面に沿って逆導電型半導体領域２０４がそれぞれ形成されている。このため、逆導電型半導体領域２０６の領域全体にわたり、その不純物濃度が比較的高い。その結果、順バイアス状態において逆導電型半導体領域２０４から一導電型半導体基板２０１へより多くのホールが注入される。その結果、逆回復電流が増加するという問題があった。
【００２０】
次に、第４の従来技術として図５８に示されたダイオードにおいても、形成されているｐ＋  領域５１０Ａ〜５１０Ｄの不純物濃度が比較的高い。このため、順バイアス状態においてｐ＋  領域から第２半導体層へより多くのホールが注入される。その結果、逆回復電流が増加するという問題があった。
【００２１】
また、第５の従来技術として図５９に示されたダイオードにおいても、形成されているｐ＋  領域７２０Ａ〜７０２Ｆの不純物濃度が比較的高いため、同様にして、逆回復電流が増加するという問題があった。
【００２２】
本発明は上記問題点を解決するためになされたものであり、耐圧の向上とともに、逆回復電流の低減が図られる半導体装置とその製造方法とを提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明の第１の局面における半導体装置は、第１導電型の半導体基板と複数の溝部と複数の第２導電型の不純物領域と第１電極層とを備えている。複数の溝部は、半導体基板の第１主表面に選択的に形成されている。複数の第２導電型の不純物領域は、少なくとも各溝部の底面に接し、各溝部よりも深く形成されている。第１電極層は、半導体基板の第１主表面上に形成されている。第１電極層と半導体基板の第１導電型の領域とは、第１主表面にてショットキー接合をなしている。第１電極層と不純物領域とは、所定の接合面にてオーミック接触をなしている。各不純物領域は、所定の接合面近傍において、第１電極層とオーミック接触可能な最も低い不純物濃度を有し、所定の接合面近傍以外では、そのオーミック接触可能な最も低い不純物濃度よりもさらに低い不純物濃度を有する。各不純物領域は、溝部の両側面および両側面近傍の第１主表面にも接するように形成されている。所定の接合面は、不純物領域の第１主表面に位置するとともに、溝部内では、溝部の開口端近傍に位置する溝部の両側面部分にのみ位置する。
【００２６】
本発明の第２の局面における半導体装置は、第１導電型の半導体基板と複数の溝部と、導電体と第２導電型の不純物領域と第１電極層とを備えている。複数の溝部は、半導体基板の第１主表面に選択的に形成されている。導電体は、各溝部内に第１絶縁層を介在させて埋込まれている。第２導電型の不純物領域は、半導体基板の第１主表面の各溝部の間の領域に形成され、隣り合う溝部の互いに向かい合う側面の少なくとも一方の側面に接し、溝部の深さよりも浅い。第１電極層は、半導体基板の第１主表面上に形成されている。第１電極層と各不純物領域とは、第１主表面にてオーミック接触をなしている。各不純物領域は、第１主表面近傍において、第１電極層とオーミック接触可能な最も低い不純物濃度を有し、第１主表面近傍以外では、そのオーミック接触可能な最も低い不純物濃度よりもさらに低い不純物濃度を有している。
【００２７】
好ましくは、不純物領域は、隣り合う溝部の互いに向かい合う側面に接するように形成され、第１電極層と半導体基板の第１導電型の領域とが、第１主表面にてショットキー接合をなしている。
【００２８】
また好ましくは、各不純物領域は、各溝部の一方の側面に接するように各溝部の両側にそれぞれ形成され、第１電極層と半導体基板の第１導電型の領域とが、第１主表面にてショットキー接合をなしている。
【００２９】
さらに好ましくは、各導電体上に形成され、第１電極層と各導電体とを電気的に絶縁する第２絶縁層と、各導電体と電気的に接続された電極部とを含む。
【００３０】
好ましくは、不純物領域は、隣り合う溝部の互いに向かい合う側面に接するように形成されており、各導電体上に形成され、第１電極層と各導電体とを電気的に絶縁する第２絶縁層と、各導電体と電気的に接続された電極部とを含んでいる。
【００３４】
本発明の第３の局面における半導体装置の製造方法は、以下の工程を備えている。第１導電型の半導体基板の第１主表面に選択的に第２導電型の不純物を導入するとともに、熱処理を施すことにより複数の不純物領域を形成する。半導体基板の第１導電型の領域の第１主表面に、ショットキー接合部を形成する。異方性エッチングを施すことにより、各不純物領域内に溝部を形成する。半導体基板の第１主表面上に、不純物領域とは第１主表面にてオーミック接触するとともに、溝部内では、溝部の開口端近傍に位置する溝部の両側面部分においてのみオーミック接触する第１電極層を形成する。
【００３９】
また、半導体基板の第２主表面に、半導体基板と電気的に接続される第２電極層を形成する工程を含む。
【００４０】
【発明の実施の形態】
実施の形態１
本発明の実施の形態１に係るダイオードについて図を用いて説明する。図１を参照して、ｎ−  基板１の一方の表面に、複数のｐアノード領域５が形成されている。そのｐアノード領域５にそれぞれ溝４が形成されている。その溝４を埋めるようにｎ−  基板１の一方の表面上にアノードメタル電極９が形成されている。そのアノードメタル電極９とｎ−  基板１との界面には白金シリサイドからなるショットキー接合領域７ａが形成されている。ｎ−  基板１の他方の表面上には、ｎ＋  カソード領域３を介在させてカソードメタル電極１１が形成されている。
【００４１】
ここで、各ｐアノード領域５は、まずｎ−  基板１にｐ型の不純物を導入するとともに、熱処理を施すことにより形成される。このとき、不純物がｎ−  基板１の表面からその内部に向かって熱拡散すると同時に、ｎ−  基板１の表面においても周囲に向かって熱拡散する。さらに、このとき、不純物領域のｎ−  基板１表面における不純物濃度は、アノードメタル電極９とオーミック接触することができる最低の不純物濃度となるように、当初の不純物導入量および熱処理条件等が選択される。
【００４２】
これにより、不純物領域において、ｎ−  基板１表面中央近傍が最もその不純物濃度が高く、ｎ−  基板１の内部へ向かうに従いその不純物濃度が減少する。その各不純物領域の中央近傍に溝４が形成される。不純物領域のうち、ｎ−  基板１との界面近傍の比較的不純物濃度の低い領域が最終的にｐアノード領域５となる。たとえば、アノードメタル電極９をアルミニウムにて形成する場合、そのアノードメタル電極９とオーミック接触するｐアノード領域５の不純物濃度は、１×１０１６〜１×１０１７／ｃｍ３  である。
【００４３】
次に動作について説明する。まず、アノードメタル電極９に正の電位を、カソードメタル電極１１に負の電位を印加した順バイアス状態について説明する。順バイアス状態においては、アノードメタル電極９とオーミック接触したｐアノード領域５から少数キャリアであるホールがｎ−  基板１へ注入される。同時に、ｎ＋  カソード領域３からｎ−  基板１へ電子が注入される。これにより、アノードメタル電極９とカソードメタル電極１１との間に電流が流れＯＮ状態となる。このとき、上述したようにｐアノード領域５の不純物濃度が比較的低いため、ｐアノード領域５からｎ−  基板１へ注入されて蓄積するホールの量が減少する。
【００４４】
次に、アノードメタル電極９とカソードメタル電極１１との間を逆バイアス状態にする。ＯＦＦ状態への移行の過程で、ｎ−  基板１に蓄積された少数キャリアが逆回復電流として逆バイアス方向、すなわちカソードメタル電極１１からアノードメタル電極９へ向かって流れる。この場合、ｎ−  基板１へ蓄積された少数キャリアであるホールの量が減少しているので、ダイオード２のこの逆回復電流は低減される。
【００４５】
次に、アノードメタル電極９に負の電位を、カソードメタル電極１１に正の電位を印加した場合、すなわち逆バイアス状態においては、各ｐアノード領域５とｎ−  基板１との界面からｎ−  基板１側へ向かって空乏層が延びる。このとき、ショットキー接合領域７ａ近傍においては、隣接するｐアノード領域５からそれぞれ延びる空乏層によって挟み込まれる。これにより、ショットキー接合領域７ａ近傍の電界が緩和される。その結果、逆バイアス状態におけるダイオード２の耐圧が向上する。
【００４６】
実施の形態２
本発明の実施の形態２に係るダイオードについて図を用いて説明する。図２を参照して、各ｐアノード領域５に形成された溝４にはシリコン酸化膜２７がそれぞれ埋込まれている。これ以外の構成については、実施の形態１において説明した図１に示すダイオードと同じなので、同一部材には同一符号を付しその詳しい説明を省略する。
【００４７】
次に、図２に示すダイオードの平面構造の一例を図３に示す。図３を参照して、各溝４の周囲には、ｐアノード領域が形成され、そのｐアノード領域とアノードメタル電極９とのオーミック接合領域７ｂが位置する。周囲には、周辺ｐ領域１３が形成され、さらに、絶縁性を高めるためのガードリング１５が形成されている。なお、図２は、図３に示すＡ−Ａにおける断面を示す。
【００４８】
次に、動作について説明する。実施の形態１において説明したダイオードでは、溝４にはアノードメタル電極９が埋込まれている。ｐアノード領域５の不純物濃度の分布の特性から、オーミック接合領域７ｂ近傍の溝４の側面においてもアノードメタル電極９とｐアノード領域５とがオーミック接触している。
【００４９】
一方本実施の形態においては、溝４にはシリコン酸化膜２７が埋込まれている。したがって、アノードメタル電極９とｐアノード領域５とがオーミック接触するのはオーミック接合領域７ｂのみである。これにより、アノードメタル電極９とｐアノード領域５とのオーミック接触面積が減少する。このため、順バイアス状態において、ｐアノード領域５からｎ−  基板１へ注入されて蓄積するホールの量が低減する。その結果、ダイオード２の逆回復電流が低減する。
実施の形態３
本発明の実施の形態３に係るダイオードについて図を用いて説明する。図４を参照して、ｎ−  基板１の一方の表面に複数の溝４が形成されている。その各溝４の溝側面４ｂにはシリコン酸化膜１７が形成されている。各溝４の溝底面４ａに接するようにｐアノード領域５が形成されている。溝４を埋込むようにｎ−  基板１表面上にアノードメタル電極９が形成されている。アノードメタル電極９とｎ−  基板１との間にショットキー接合領域７ａを有する。アノードメタル電極９とｐアノード領域５とは、溝底面４ａにてオーミック接触している。ｎ−  基板１の他方の表面上にｎ＋  カソード領域３を介在させ、カソードメタル電極１１が形成されている。
【００５０】
ここで、各ｐアノード領域５は、実施の形態１において説明したのと同様に、溝底面４ａに導入されたｐ型の不純物を熱拡散することにより形成される。このとき、溝底面４ａにて、アノードメタル電極９とオーミック接触可能な最も低い不純物濃度となるように不純物の導入量と熱処理の条件が選択される。このようにして形成された各ｐアノード領域５においては、溝底面４ａ付近の不純物濃度が最も高くそれ以外の部分ではその濃度よりもさらに低い不純物濃度となる。
【００５１】
次に動作について説明する。まず本実施の形態に係るダイオードの動作も、実施の形態１または２において説明したダイオードの動作とほぼ同じである。まず順バイアス状態において、各ｐアノード領域５からｎ−  基板１へ少数キャリアであるホールが注入される。このとき、ｐアノード領域５が溝底面４ａにてアノードメタル電極９とオーミック接触可能な最も低い不純物濃度を有している。しかも、その溝底面４ａ以外の部分ではその濃度よりもさらに低い不純物濃度となっている。これにより、ｎ−  基板１へ注入されて蓄積するホールの量が減少する。その結果、ダイオード２の逆回復電流が低減する。
【００５２】
逆バイアス状態においては、ｐアノード領域５とｎ−  基板１との界面からｎ−  基板１へ向かって空乏層が延びる。ｐアノード領域５は、予め形成された溝４の溝底面４ａに不純物を導入するとともに熱拡散することによって形成されている。このため、各ｐアノード領域５は、ｎ−  基板１の表面からより深い部分に位置することになる。これにより、空乏層端とアノードメタル電極９との距離がより長くなり、その間の電界が緩和される。その結果、逆バイアス状態におけるダイオード２の耐圧が向上する。
【００５３】
実施の形態４
本発明の実施の形態４に係るダイオードについて図を用いて説明する。図５を参照して、ｎ−  基板１の一方の表面に、複数の溝４が形成されている。各溝４の表面はシリコン酸化膜１８によって被覆され、さらにドープトポリシリコン膜１９が埋込まれている。各溝４の間のｎ−  基板１には、交互にｐアノード領域５とショットキー接合領域７ａとが形成されている。ｎ−  基板１表面上にアノードメタル電極９が形成されている。そのアノードメタル電極９とｐアノード領域５との間には、オーミック接合領域７ｂが形成されている。ｎ−  基板１の他方の表面上にｎ＋  カソード領域３を介在させ、カソードメタル電極１１が形成されている。
【００５４】
次に、図５に示すダイオード２の平面構造の一例を図６に示す。図６を参照して、隣り合う溝４の間にはアノードメタル電極９とｎ−  基板１とのショットキー接合領域７ａが形成されている。また、溝４とショットキー接合領域７ａとを囲むように、アノードメタル電極９とｐアノード領域とのオーミック接合領域７ｂが形成されている。さらに、周囲には周辺ｐ領域１３が形成されている。なお、図５は図６に示すＡ−Ａにおける断面を示す。
【００５５】
ここで、各ｐアノード領域５はｎ−  基板１表面にｐ型の不純物を導入するとともに、熱処理を施すことにより形成される。このとき、ｎ−  基板１の表面にてアノードメタル電極９とオーミック接触可能な最も低い不純物濃度となるように、しかも、その深さが溝４の深さよりも浅くなるように、導入される不純物の量と熱処理条件が選択される。これにより、各ｐアノード領域５はｎ−  基板１の表面にて最も高い不純物濃度を有し、それ以外の部分ではその濃度よりも低い不純物濃度を有する。
【００５６】
次に動作について説明する。まず順バイアス状態においては、ｐアノード領域５からｎ−  基板１へ少数キャリアであるホールが注入される。このとき、ｐアノード領域５の不純物濃度はｎ−  基板１の表面にて高々アノードメタル電極９とオーミック接触可能な最も低い濃度である。このため、ｎ−  基板１へ注入されて蓄積するホールの量が低減する。その結果、ダイオード２の逆回復電流が低減する。
【００５７】
次に逆バイアス状態においては、各ｐアノード領域５とｎ−  基板１との界面からｎ−  基板１側へ向かって空乏層が延びる。このとき、各ｐアノード領域５は、溝４の深さよりも浅く、ｐアノード領域５と−  基板１との界面と溝４の溝側面４ｂとが接する近傍部分では、空乏層はｎ−  基板１の表面側へも延びる。これにより、溝側面４ｂ近傍で空乏層がより延びることになる。その結果、逆バイアス状態におけるダイオード２の耐圧が向上する。
【００５８】
実施の形態５
本発明の実施の形態５に係るダイオードについて図を用いて説明する。図７を参照して、ｎ−  基板１の一方の表面に複数の溝４が形成されている。各溝４の表面はシリコン酸化膜１８によって被覆され、さらにドープトポリシリコン膜１９が埋込まれている。溝４の溝側面４ｂに接するように複数のｐアノード領域５が形成されている。ｎ−  基板１表面上にアノードメタル電極９が形成されている。アノードメタル電極９と各ｐアノード領域５との間にはオーミック接合領域７ｂが形成されている。また、アノードメタル電極９とｎ−  基板１との間にはショットキー接合領域７ａが形成されている。ｎ−  基板１の他方の表面上に、ｎ＋  カソード領域３を介在させてカソードメタル電極１１が形成されている。
【００５９】
ここで、各ｐアノード領域５は、ｎ−  基板１の表面にてアノードメタル電極９とオーミック接触可能な最も低い不純物濃度を有し、それ以外の部分ではその濃度よりも低い不純物濃度を有している。
【００６０】
次に、動作について説明する。まず、順バイアス状態においては、各ｐアノード領域５からｎ−  基板１へ、少数キャリアであるホールが注入される。このとき、ｐアノード領域５の不純物濃度は、ｎ−  基板１の表面にて高々アノードメタル電極９とオーミック接触可能な不純物濃度である。これにより、ｎ−  基板１へ注入されて蓄積するホールの量が減少する。その結果、ダイオード２の逆回復電流が低減する。
【００６１】
次に、逆バイアス状態においては、各ｐアノード領域５とｎ−  基板１との界面からｎ−  基板１側へ向かって空乏層が延びる。このとき、ｐアノード領域５は溝４の溝側面４ｂにそれぞれ設けられているため、隣り合う空乏層が容易につながる。これにより、ショットキー接合領域７ａ近傍の電界も緩和される。その結果、逆バイアス状態におけるダイオード２の耐圧が向上する。
【００６２】
実施の形態６
本発明の実施の形態６に係るダイオードについて図を用いて説明する。図８を参照して、ｎ−  基板１の一方の表面に複数の溝４が形成されている。各溝４はシリコン酸化膜１８によって被覆され、さらにドープトポリシリコン膜１９が埋込まれている。隣り合う溝４の間のｎ−  基板１には、ｐアノード領域５が形成されている。ｐアノード領域５上にアノードメタル電極９が形成されている。各ｐアノード領域５とアノードメタル電極９とはオーミック接触している。アノードメタル電極９とドープトポリシリコン膜１９とは、シリコン酸化膜２０によって絶縁されている。各溝４に埋込まれたドープトポリシリコン膜１９は、それぞれ電気的に接続されゲート引き出し電極Ｇを構成している。ｎ−  基板１の他方の表面上に、ｎ＋  カソード領域３を介在させてカソードメタル電極１１が形成されている。
【００６３】
また、各ｐアノード領域５は、ｎ−  基板１の表面にてアノードメタル電極９とオーミック接触可能な最も低い不純物濃度を有し、それ以外の部分ではその濃度よりも低い不純物濃度を有している。
次に動作について説明する。まず、順バイアス状態において、ゲート引き出し電極Ｇに所定のしきい値電圧以上の電圧を印加する。このとき、シリコン酸化膜１８近傍のｐアノード領域５の導電型が反転し、ｎ型のチャネル領域が形成される。ｐアノード領域５からｎ−  基板１へ少数キャリアであるホールが注入されると同時に、ｎ−  基板１から、電子がそのチャネル領域を通ってアノードメタル電極９へ到達する。アノードメタル電極９へ到達した電子は、ｐアノード領域５のホールと再結合し消滅する。これにより、ｐアノード領域５からｎ−  基板１へ注入されて蓄積するホールの量が減少する。その結果、ダイオード２の逆回復電流が低減する。
【００６４】
次に、逆バイアス状態において、所定のしきい値電圧以下の電圧をゲート引き出し電極Ｇに印加する。このとき、シリコン酸化膜１８とｎ−  基板１のと界面からｎ−  基板１側へ向かって空乏層が延びる。また、ｐアノード領域５とｎ−  基板１との界面からも同様に空乏層が延びる。これらの空乏層は、容易に隣接する空乏層とつながる。その結果、逆バイアス時のダイオード２の耐圧がさらに向上する。
【００６５】
実施の形態７
本発明の実施の形態７に係るダイオードについて図を用いて説明する。図９を参照して、各溝４に埋込まれたドープトポリシリコン膜１９とアノードメタル電極９とがシリコン酸化膜２２によつて絶縁されている。また、各溝４に埋込まれたドープトポリシリコン膜１９はそれぞれ電気的に接続され、ゲート引き出し電極Ｇが構成されている。これ以外の構成については、実施の形態５において説明した図７に示すダイオードと同じ構成なので、同一部材には同一符号を付しその詳しい説明を省略する。
【００６６】
次に動作について説明する。まず、順バイアス状態において、ゲート引き出し電極Ｇに所定のしきい値電圧以上の電圧を印加する。このとき、シリコン酸化膜１８近傍のｐアノード領域５の導電型が反転し、ｎ型のチャネル領域が形成される。ｐアノード領域５からｎ−  基板１へ向かって少数キャリアであるホールが注入されると同時に、ｎ−  基板１から、そのチャネル領域を通って電子がアノードメタル電極９へ到達する。アノードメタル電極９へ到達した電子は、ｐアノード領域５のホールと再結合し消滅する。これにより、ｐアノード領域５からｎ−  基板１へ注入されて蓄積するホールの量が減少する。その結果、ダイオード２の逆回復電流が低減する。
【００６７】
次に、逆バイアス状態において、所定のしきい値電圧以下の電圧をゲート引き出し電極Ｇに印加する。このとき、シリコン酸化膜１８とｎ−  基板１との界面からｎ−  基板１側へ向かって空乏層が延びる。また同時に、各溝４の溝側面４ｂに接するように設けられたｐアノード領域５とｎ−  基板１との界面からの同様に空乏層が延びる。隣接する空乏層は容易につながり、電界が緩和される。その結果、逆バイアス時におけるダイオード２の耐圧がさらに向上する。
【００６８】
実施の形態８
本発明の実施の形態８に係るダイオードの製造方法として、実施の形態１において説明した図１に示すダイオードの製造方法について図を用いて説明する。まず、図１０に示すｎ−  基板１の一表面全面にｎ型の不純物をイオン注入するとともに、熱拡散させることにより、図１１に示すように、ｎ＋  カソード領域３を形成する。熱酸化法により、ｎ−  基板１の表面上にシリコン酸化膜２３とｎ＋  カソード領域３の表面上にシリコン酸化膜２４とをそれぞれ形成する。
【００６９】
次に図１２を参照して、シリコン酸化膜２３上に所定のフォトレジストパターン２５を形成する。フォトレジストパターン２５をマスクとして、ｎ−  基板１にボロンをイオン注入することにより、不純物注入領域５ａを形成する。その後、フォトレジストパターン２５を除去する。
【００７０】
次に図１３を参照して、所定の熱処理を施すこにとより、図１２に示す不純物注入領域５ａを熱拡散させ、ｐアノード領域５を形成する。ｎ−  基板１表面におけるｐアノード領域５の不純物濃度は、最終的に、１×１０１６〜１×１０１７／ｃｍ３  となるように当初のボロンの注入量および熱処理条件を選択する。シリコン酸化膜を除去するとともに、ｐアノード領域５を覆うように、ｎ−  基板１上にスパッタ法等により白金膜を形成する。その後、所定の熱処理を施すことにより、ｎ−  基板１中のシリコンと白金とを反応させて白金シリサイドを形成する。その後、未反応の白金を除去する。残った白金シリサイド膜のうち、ｐアノード領域５上に形成された白金シリサイド膜は後に、オーミック接合領域７ｂとなる。ｎ−  基板１上に形成された白金シリサイド膜は、後にショットキー接合領域７ａとなる。
【００７１】
次に図１４を参照して、ｎ−  基板１表面上に厚いシリコン酸化膜２６を形成する。シリコン酸化膜２６上に形成された所定のフォトレジストパターン（図示せず）により、シリコン酸化膜２６に異方性エッチングを施しｐアノード領域５の表面を露出する。さらに、シリコン酸化膜２６をマスクとしてｐアノード領域５に異方性エッチングを施し溝４を形成する。
【００７２】
次に図１５を参照して、図１４に示すシリコン酸化膜２６を除去する。
次に図１６を参照して、溝４を埋込むようにｎ−  基板１上にアノードメタル電極９を形成する。このアノードメタル電極９としてはアルミニウムが好ましい。これにより、ｎ−  基板１表面にてアノードメタル電極９とｐアノード領域５とがオーミック接触する。また、ｐアノード領域５内の不純物分布の特性から、オーミック接合領域７ｂ近傍の溝４の側面においても、アノードメタル電極９とｐアノード領域５とがオーミック接触する。
【００７３】
その後、ｎ＋  カソード領域３表面に形成されたシリコン酸化膜を除去し、カソードメタル電極１１を形成する。以上により、図１に示すダイオードが完成する。
【００７４】
特にこの場合には、各ｐアノード領域５は、まずｎ−  基板１にｐ型の不純物を導入するとともに、熱処理を施すことにより形成される。このとき、不純物がｎ−  基板１の表面からその内部に向かって熱拡散すると同時に、ｎ−  基板１の表面においても周囲に向かって熱拡散する。しかも、不純物領域のｎ−  基板１表面における不純物濃度は、アノードメタル電極９とオーミック接触することができる最低の不純物濃度となるように、当初の不純物導入量および熱処理条件等が選択される。これにより、不純物領域において、ｎ−  基板１表面中央近傍が最もその不純物濃度が高く、ｎ−  基板１の内部へ向かうに従いその不純物濃度が減少する。その各不純物領域の中央近傍に溝４が形成される。不純物領域のうち、ｎ−  基板１との界面近傍の比較的不純物濃度の低い領域が最終的にｐアノード領域５となる。  その結果、実施の形態１において説明したように、ダイオードの逆回復電流が低減される。
【００７５】
実施の形態９
本発明の実施の形態９に係るダイオードの製造方法として、実施の形態２において説明した図２に示すダイオードの製造方法について図を用いて説明する。まず、図１０から図１５に示す工程を経た後、図１７を参照して、各溝４を埋めるようにｎ−  基板１上にシリコン酸化膜２７を形成する。
【００７６】
次に図１８を参照して、シリコン酸化膜にエッチングを施し、溝４の内部にのみシリコン酸化膜２７を残す。
【００７７】
次に図１９を参照して、ｎ−  基板１表面上にアノードメタル電極９を形成する。また、ｎ＋  カソード領域の表面にカソードメタル電極１１を形成する。この場合、溝４にはシリコン酸化膜２７が埋込まれているため、アノードメタル電極９とｐアノード領域５とがオーミック接触するのは、オーミック接合領域７ｂのみである。以上により、図２に示すダイオードが完成する。完成したダイオードは、実施の形態２において説明した効果を有している。
【００７８】
実施の形態１０
本発明の実施の形態１０に係るダイオードの製造方法として、実施の形態３において説明した図４に示すダイオードの製造方法について図を用いて説明する。図２０を参照して、ｎ−  基板１の表面に、実施の形態８において説明した方法と同様に、後にショットキー接合領域７ａとなる白金シリサイド膜を形成する。その白金シリサイド膜上にシリコン酸化膜２６を形成する。
【００７９】
シリコン酸化膜２６上に形成された所定のフォトレジストパターン（図示せず）をマスクとしてシリコン酸化膜２６に異方性エッチングを施すことにより、ｎ−  基板１の表面を露出する。さらに、シリコン酸化膜２６をマスクとして、ｎ−  基板１に異方性エッチングを施し、複数の溝４を形成する。ｎ−  基板１のもう一方の表面に、実施の形態８において説明した方法と同様に、ｎ＋  カソード領域３とシリコン酸化膜２４を形成する。
【００８０】
次に図２１を参照して、熱酸化法により、複数の溝４の表面にシリコン酸化膜１７を被覆する。
【００８１】
次に図２２を参照して、シリコン酸化膜２６をマスクとして、ｎ−  基板１にボロンなどのｐ型不純物をイオン注入法により注入し、溝底面４ａに接する不純物注入領域５ａを形成する。所定の熱処理を施すことにより、不純物注入領域５ａはｐアノード領域となる。溝底面４ａにてｐアノード領域５の不純物濃度は、最終的に、１×１０１６〜１×１０１７／ｃｍ３  となるように当初のボロンの注入量および熱処理条件を選択する。
【００８２】
次に図２３を参照して、異方性エッチングを施すことにより、図２２に示すシリコン酸化膜２６と溝底面４ａに形成されたシリコン酸化膜１７を除去する。
【００８３】
次に図２４を参照して、溝４を埋めるようにｎ−  基板１表面上にアノードメタル電極９を形成する。アノードメタル電極９としては、アルミニウムが好ましい。アノードメタル電極９とｎ−  基板１との間にはショットキー接合領域７ａが位置する。また、アノードメタル電極９は溝底面４ａにて、ｎ−  基板１とオーミック接触する。
【００８４】
次に図２５を参照して、ｎ＋  カソード領域３表面上にカソードメタル電極１１を形成する。以上により、図４に示すダイオードが完成する。完成したダイオードは、実施の形態３において説明した効果を有している。
【００８５】
実施の形態１１
本発明の実施の形態１１に係るダイオードの製造方法として、実施の形態４において説明した図５に示すダイオードの製造方法について図を用いて説明する。図２６を参照して、実施の形態８において説明した図１０から図１３に示す工程と同様の工程を経ることにより、ｎ−  基板１の所定の領域にｐアノード領域５を形成する。ｐアノード領域５の不純物濃度は、最終的に、ｎ−  基板１表面にて１×１０１６〜１×１０１７／ｃｍ３  となるように当初のボロンの注入量および熱処理条件を選択する。
【００８６】
次に図２７を参照して、ｎ−  基板１上にシリコン酸化膜２６を形成する。そのシリコン酸化膜２６上に形成された所定のフォトレジストパターン（図示せず）をますくとして、シリコン酸化膜２６に異方性エッチングを施し、ｎ−  基板１の表面を露出する。さらに、シリコン酸化膜２６をマスクとして、ｎ−  基板１に異方性エッチングを施すことにより複数の溝４を形成する。このとき、各溝４に挟まれる領域において、ｐアノード領域５が１つおきに位置する。
【００８７】
次に図２８を参照して、熱酸化法等により、各溝４の表面を被覆するシリコン酸化膜１８を形成する。
【００８８】
次に図２９を参照して、各溝４を埋めるように、ドープトポリシリコン膜１９を形成する。
【００８９】
次に図３０を参照して、ドープトポリシリコン膜１９にエッチングを施し、各溝４内にドープトポリシリコン膜１９を残す。
【００９０】
次に図３１を参照して、図３０に示すシリコン酸化膜２６、１８を除去する。その後、ｎ−  基板１上にアノードメタル電極９を形成する。アノードメタル電極９としては、アルミニウムが好ましい。アノードメタル電極９とｎ−  基板１との間にはショットキー接合領域７ａが位置する。また、アノードメタル電極９とｐアノード領域５との間にはオーミック接合領域７ｂが位置する。
【００９１】
次に図３２を参照して、ｎ＋  カソード領域３表面上にカソードメタル電極１１を形成する。以上により、図５に示すダイオードが完成する。完成したダイオードは、実施の形態４において説明した効果を有している。
【００９２】
実施の形態１２
本発明の実施の形態１２に係るダイオードの製造方法として、実施の形態５において説明した図７に示すダイオードの製造方法について図を用いて説明する。図３３を参照して、実施の形態８において説明した図１０から図１２に示す工程と同様の工程を経ることにより、ｎ−  基板１の表面に不純物注入領域５ａを形成する。この後、熱処理を施すことにより、ｐアノード領域を形成する。ｐアノード領域の不純物濃度は、最終的に、ｎ−  基板１表面にて１×１０１６〜１×１０１７／ｃｍ３  となるように当初のボロンの注入量および熱処理条件を選択する。
【００９３】
次に図３４を参照して、実施の形態８において説明した図１４および図１５に示す工程と同様の工程を経ることにより、ｎ−  基板１の表面に複数の溝４を形成する。このとき、ｐアノード領域５よりも深くなるように各溝４を形成する。その後、熱酸化法等により各溝４の表面にシリコン酸化膜１８を被覆する。
【００９４】
次に図３５を参照して、各溝４を埋めるようにドープトポリシリコン膜１９を形成する。
【００９５】
次に図３６を参照して、ドープトポリシリコン膜にエッチングを施すことにより、各溝４内にドープトポリシリコン膜１９を残す。その後、ｎ−  基板１上に露出しているシリコン酸化膜２６、１８を除去する。
【００９６】
次に図３７を参照して、ｎ−  基板１上にアノードメタル電極９を形成する。アノードメタル電極９としては、アルミニウムが好ましい。アノードメタル電極９とｎ−  基板１との間には、ショットキー接合領域７ａが位置する。また、アノードメタル電極９とｐアノード領域５との間にはオーミック接合領域７ｂが位置している。
【００９７】
その後、ｎ＋  カソード領域３表面上にカソードメタル電極を形成することにより、図７に示すダイオードが完成する。完成したダイオードは、実施の形態５において説明した効果を有している。
【００９８】
実施の形態１３
本発明の実施の形態１３に係るダイオードの製造方法として、実施の形態６において説明した図８に示すダイオードの製造方法について図を用いて説明する。まず図３８を参照して、実施の形態８において説明した図１１に示す工程の後、ｎ−  基板１表面にイオン注入法によりボロン等のｐ型不純物を注入することにより、不純物注入領域５ａを形成する。その後、所定の熱処理を施すことにより、ｐアノード領域を形成する。ｐアノード領域の不純物濃度は、最終的に、ｎ−  基板１表面にて１×１０１６〜１×１０１７／ｃｍ３  となるように当初のボロンの注入量および熱処理条件を選択する。
【００９９】
次に図３９を参照して、図３８に示すｐアノード領域５ａ上にさらに厚いシリコン酸化膜２６を形成する。シリコン酸化膜２６上に形成された所定のフォトレジストパターン（図示せず）をマスクとして、シリコン酸化膜２６に異方性エッチングを施し、ｐアノード領域５の表面を露出する。さらに、シリコン酸化膜２６をマスクとして、ｎ−  基板１に異方性エッチングを施し、ｐアノード領域５よりも深い複数の溝４を形成する。その後、シリコン酸化膜２６を除去する。
【０１００】
次に図４０を参照して、熱酸化法等により、各溝４の表面にシリコン酸化膜１８を被覆する。
【０１０１】
次に図４１を参照して、各溝４を埋めるようにドープトポリシリコン膜１９を形成する。
【０１０２】
次に図４２を参照して、ドープトポリシリコン膜にエッチングを施すことにより、各溝４内にドープトポリシリコン膜１９を残す。
【０１０３】
次に図４３を参照して、各溝４内に残ったドープトポリシリコン膜１９を覆うようにシリコン酸化膜２０を形成する。
【０１０４】
次に図４４を参照して、シリコン酸化膜２０上に形成された所定のフォトレジストパターン（図示せず）をマスクとして、シリコン酸化膜２０に異方性エッチングを施し、ドープトポリシリコン膜１９上のシリコン酸化膜を残し、ｐアノード領域５上のシリコン酸化膜を除去する。
【０１０５】
次に図４５を参照して、残ったシリコン酸化膜２０を覆うように、ｎ−  基板１表面上にアノードメタル電極９を形成する。
【０１０６】
次に図４６を参照して、ｎ＋  カソード領域３の表面上にカソードメタル電極１１を形成する。以上により、図８に示すダイオードが完成する。完成したダイオードは、実施の形態６において説明した効果を有している。
【０１０７】
実施の形態１４
本発明の実施の形態１４に係るダイオードの製造方法として、実施の形態７において説明した図９に示すダイオードの製造方法について図を用いて説明する。まず図４７を参照して、実施の形態１２において説明した図３３および図３４に示す工程と同様の工程を経ることにより、ｎ−  基板１の表面に複数の溝４を形成する。熱酸化法等により、各溝４の表面にシリコン酸化膜１８を被覆する。
【０１０８】
次に図４８を参照して、各溝４を埋めるようにドープトポリシリコン膜１９を形成する。
【０１０９】
次に図４９を参照して、ドープトポリシリコン膜にエッチングを施すことにより、各溝４内にドープトポリシリコン膜１９および後の工程においてゲート引き出し電極となるゲート引き出し電極形成領域（図示せず）を残す。その後、図４８に示すシリコン酸化膜２６、１８のうち、ｎ−  基板１表面上に位置する部分を除去する。
【０１１０】
次に図５０を参照して、各溝４内に残されたドープトポリシリコン膜１９を覆うようにシリコン酸化膜２２を形成する。
【０１１１】
次に図５１を参照して、シリコン酸化膜を選択エッチングする。
次に図５２を参照して、シリコン酸化膜２２を覆うようにｎ−  基板１上にアノードメタル電極９を形成する。
【０１１２】
次に図５３を参照して、ｎ＋  カソード領域３の表面上にカソードメタル電極１１を形成する。また、各溝４内に埋込まれたドープトポリシリコン膜１９をそれぞれ電気的に接続することにより、ゲート引き出し電極（図示せず）を形成する。以上により、図９に示すダイオードが完成する。完成したダイオードは、実施の形態７において説明した効果を有している。
【０１１３】
上記各実施の形態においては、半導体装置としてダイオードを例に挙げて説明した。各ダイオードのアノードメタル電極側の構造、すなわち、ｎ−  基板１、複数の溝４、ｐアノード領域５、ショットキー接合領域７ａ、オーミック接合領域７ｂを含む構造は、ダイオードの場合に限られず、サイリスタのアノード構造やＩＧＢＴのコレクタ構造としても適用することができる。
【０１１４】
また、ｎ−  基板を用いたが、ｐ−  基板を用いた場合でも同様の効果が得られるのは明らかである。ただし、ｐ−  基板を用いた場合、上述した構造は、ダイオードおよびサイリスタにおいては、カソード側の構造となる。
【０１１５】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【０１１９】
【発明の効果】
本発明の第１の局面における半導体装置は、第１導電型の半導体基板と複数の溝部と複数の第２導電型の不純物領域と第１電極層とを備えている。複数の溝部は、半導体基板の第１主表面に選択的に形成されている。複数の第２導電型の不純物領域は、少なくとも各溝部の底面に接し、各溝部よりも深く形成されている。第１電極層は、半導体基板の第１主表面上に形成されている。第１電極層と半導体基板の第１導電型の領域とは、第１主表面にてショットキー接合をなしている。第１電極層と不純物領域とは、所定の接合面にてオーミック接触をなしている。各不純物領域は、所定の接合面近傍において、第１電極層とオーミック接触可能な最も低い不純物濃度を有し、所定の接合面近傍以外では、そのオーミック接触可能な最も低い不純物濃度よりもさらに低い不純物濃度を有する。各不純物領域は、溝部の両側面および両側面近傍の第１主表面にも接するように形成され、所定の接合面は、不純物領域の第１主表面に位置するとともに、溝部内では、溝部の開口端近傍に位置する溝部の両側面部分にのみ位置する。
【０１２０】
この構成によれば、第１電極層と半導体基板とにそれぞれ所定の一電位を印加した順バイアス状態において、第１電極層とオーミック接触している不純物領域から半導体基板へ少数キャリアが注入される。少数キャリアの注入量は不純物領域の不純物濃度に依存する。この場合、不純物領域は所定の接合面近傍にて第１電極層とオーミック接触可能な最も低い不純物濃度を有し、それ以外の領域では、その最も低い不純物濃度よりもさらに低い不純物濃度を有する。その各不純物領域内にそれぞれ溝部が形成されるため、不純物領域として存在するのは実質的に半導体基板との接合近傍である。その半導体基板に形成された不純物領域の不純物濃度は、不純物領域の第１主表面中央近傍から不純物領域と半導体基板との界面へ向かって徐々に減少し、その不純物領域内に溝部を形成することにより、比較的不純物濃度の高い部分が除去されて、不純物領域として実質的に残る部分の不純物濃度は比較的低くなる。そのため、第１電極層は不純物領域とは第１主表面においてオーミック接触するととともに、溝部内では、溝部の開口端近傍に位置する溝部の両側面部分においてのみオーミック接触することになる。これにより、第１電極層と不純物領域とのオーミック接触面積が減少して、順バイアス状態において不純物領域から半導体基板へ注入されて蓄積する少数キャリアの量が低減する。その結果、順バイアス状態から逆バイアス状態に至る際に半導体装置に逆バイアス方向に流れる逆回復電流を低減することができる。
【０１２４】
本発明の第２の局面における半導体装置は、第１導電型の半導体基板と複数の溝部と、導電体と第２導電型の不純物領域と第１電極層とを備えている。複数の溝部は、半導体基板の第１主表面に選択的に形成されている。導電体は、各溝部内に第１絶縁層を介在させて埋込まれている。第２導電型の不純物領域は、半導体基板の第１主表面の各溝部の間の領域に形成され、隣り合う溝部の互いに向かい合う側面の少なくとも一方の側面に接し、溝部の深さよりも浅い。第１電極層は、半導体基板の第１主表面上に形成されている。第１電極層と各不純物領域とは、第１主表面にてオーミック接触をなしている。各不純物領域は、第１主表面近傍において、第１電極層とオーミック接触可能な最も低い不純物濃度を有し、第１主表面近傍以外では、そのオーミック接触可能な最も低い不純物濃度よりもさらに低い不純物濃度を有している。
【０１２５】
この構成によれば、第１電極層と半導体基板とにそれぞれ所定の一電位を印加した順バイアス状態において、第１電極層とオーミック接触している不純物領域から半導体基板へ少数キャリアが注入される。少数キャリアの注入量は不純物領域の不純物濃度に依存する。この場合、不純物領域は第１主表面にて第１電極層とオーミック接触可能な最も低い不純物濃度を有し、それ以外の領域では、その最も低い不純物濃度よりもさらに低い不純物濃度を有している。これにより、不純物領域から半導体基板へ注入されて蓄積する少数キャリアの量が低減する。その結果、順バイアス状態から逆バイアス状態に至る際に、半導体装置に逆バイアス方向に流れる逆回復電流が低減する。
【０１２６】
また、第１電極層と半導体基板とにそれぞれ所定の他の電位を印加した逆バイアス状態において、不純物領域と半導体基板との界面から半導体基板側へ向かって空乏層が延びる。不純物領域は溝部の深さよりも深いため、その界面と溝部の側面とが接する近傍では、空乏層は第１主表面側へも延びる。このため、溝部の両側面近傍で空乏層がより延びることになり、その結果、逆バイアス状態における半導体装置の耐圧が向上する。
【０１２７】
好ましくは、不純物領域は、隣り合う溝部の互いに向かい合う側面に接するように形成され、第１電極層と半導体基板の第１導電型の領域とが、第１主表面にてショットキー接合をなしている。
【０１２８】
この場合、不純物領域が形成されている領域がより少なくなる。これにより、順バイアス状態において、不純物領域から半導体基板へ注入されて蓄積する少数キャリアの量がより低減する。その結果、順バイアス状態から逆バイアス状態に至る際に、半導体装置に逆バイアス方向に流れる逆回復電流がより低減する。
【０１２９】
また好ましくは、各不純物領域は、各溝部の一方の側面に接するように各溝部の両側にそれぞれ形成され、第１電極層と半導体基板の第１導電型の領域とが、第１主表面にてショットキー接合をなしている。
【０１３０】
この場合、各溝部の間に挟まれた領域に、各溝部の側面に接するように形成された不純物領域が位置する。その不純物領域によって挟まれた半導体基板の第１導電型の領域と第１電極層とがショットキー接合をなしている。このため、不純物領域が形成されている領域がさらに少なくなる。これにより、順バイアス状態において不純物領域から半導体基板へ注入されて蓄積する少数キャリアの量がさらに減少する。
【０１３１】
また、逆バイアス状態において、各溝部の間の領域の不純物領域と半導体基板との界面から半導体基板側へ向かって空乏層が延びる。各溝部の間から延びる空乏層は容易に隣接する空乏層とつながる。これらの結果、順バイアス状態から逆バイアス状態に至る際に、半導体装置に逆バイアス方向に流れる逆回復電流がさらに低減するとともに、逆バイアス状態における半導体装置の耐圧が向上する。
【０１３２】
さらに好ましくは、各導電体上に形成され、第１電極層と各導電体とを電気的に絶縁する第２絶縁層と、各導電体と電気的に接続された電極部とを含む。
【０１３３】
この場合、まず順バイアス状態において、電極部に所定のしきい値電圧以上の電圧を印加する。このとき、各溝部の第２絶縁層近傍の不純物領域の導電型が反転しチャネル領域が形成される。不純物領域から半導体基板へ向かって少数キャリアが注入されると同時に、その少数キャリアと逆導電型のキャリアがそのチャネル領域を通って第１電極層に到達する。第１電極層に到達した逆導電型のキャリアと不純物領域中の少数キャリアとが再結合し消滅する。これにより不純物領域から半導体基板へ注入されて蓄積する少数キャリアの量が減少する。その結果、順バイアス状態から逆バイアス状態に至る際に、半導体装置に逆バイアス方向に流れる逆回復電流がさらに低減する。
【０１３４】
次に、逆バイアス状態において、所定のしきい値電圧以下の電圧を印加する。この電圧の絶対値は、順バイアス状態において印加される電圧とほぼ等しい。このとき、各溝部の第２絶縁層と半導体基板との界面から半導体基板側へ向かって空乏層が延びる。また、不純物領域と半導体基板との界面からも半導体基板側へ向かって空乏層が延びる。これらの空乏層は容易に隣接する空乏層とつながる。その結果、逆バイアス状態における半導体装置の耐圧がさらに向上する。
【０１３５】
好ましくは、不純物領域は、隣り合う溝部の互いに向かい合う側面に接するように形成されており、各導電体上に形成され、第１電極層と各導電体とを電気的に絶縁する第２絶縁層と、各導電体と電気的に接続された電極部とを含んでいる。
【０１３６】
この場合、不純物領域は各溝部の間の領域に形成されている。順バイアス状態において、電極部に所定のしきい値電圧以上の電圧を印加する。このとき、各溝部の第２絶縁層近傍の不純物領域の導電型が反転しチャネル領域が形成される。不純物領域から半導体基板へ向かって少数キャリアが注入されると同時に、その少数キャリアと逆導電型のキャリアがそのチャネル領域を通って第１電極層に到達する。第１電極層に到達した逆導電型のキャリアと不純物領域中の少数キャリアとが再結合し消滅する。これにより、不純物領域から半導体基板へ注入されて蓄積する少数キャリアの量が減少する。
【０１３７】
また、逆バイアス状態において、所定のしきい値電圧以下の電圧を印加する。このとき、不純物領域と半導体基板との界面から半導体基板側へ向かって延びる空乏層に加えて、各溝部の第２絶縁層と半導体基板との界面からも空乏層が半導体基板側へ向かって延びる。これらの結果、順バイアス状態から逆バイアス状態に至る際に、半導体装置に逆方向に流れる逆回復電流が低減するとともに、逆バイアス状態における半導体装置の耐圧がさらに向上する。
【０１４１】
本発明の第３の局面における半導体装置の製造方法は、以下の工程を備えている。第１導電型の半導体基板の第１主表面に選択的に第２導電型の不純物を導入するとともに、熱処理を施すことにより複数の不純物領域を形成する。半導体基板の第１導電型の領域の第１主表面に、ショットキー接合部を形成する。異方性エッチングを施すことにより、各不純物領域内に溝部を形成する。半導体基板の第１主表面上に、不純物領域とは第１主表面にてオーミック接触するとともに、溝部内では、溝部の開口端近傍に位置する溝部の両側面部分においてのみオーミック接触する第１電極層を形成する。
【０１４２】
この製造方法によれば、半導体基板に形成される不純物領域の不純物濃度は、第１主表面の半導体基板の中央近傍から半導体基板との界面へ向かって徐々に減少する。その不純物領域に溝部を形成することにより、不純物領域から比較的高い不純物濃度の領域が除去されることになる。このため、実質的に形成される不純物領域は、半導体基板との界面近傍に位置する比較的不純物濃度の低い部分である。その各溝部を埋め込むように第１電極層を形成することで、第１電極層は不純物領域とは第１主表面でオーミック接触するとともに、溝部内では、溝部の開口端近傍に位置する溝部の両側面部分においてのみオーミック接触することになる。これにより、第１電極層と不純物領域とのオーミック接触面積が減少して、順バイアス状態において、不純物領域から半導体基板へ注入されて蓄積する少数キャリアの量が低減する。その結果、順バイアス状態から逆バイアス状態に至る際に、逆バイアス方向に流れる逆回復電流が低減する半導体装置が得られる。
【０１５７】
また、半導体基板の第２主表面に、半導体基板と電気的に接続される第２電極層を形成する工程を含む。
【０１５８】
この場合には、第１電極層と第２電極層とを両端の電極とするダイオードが形成される。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るダイオードの一断面図である。
【図２】本発明の実施の形態２に係るダイオードの一断面図である。
【図３】同実施の形態において、図２に示すダイオードの一平面図である。
【図４】本発明の実施の形態３に係るダイオードの一断面図である。
【図５】本発明の実施の形態４に係るダイオードの一断面図である。
【図６】同実施の形態において、図５に示すダイオードの一平面図である。
【図７】本発明の実施の形態５に係るダイオードの一断面図である。
【図８】本発明の実施の形態６に係るダイオードの一断面図である。
【図９】本発明の実施の形態７に係るダイオードの一断面図である。
【図１０】本発明の実施の形態８に係るダイオードの製造方法の一工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行なわれる工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行なわれる工程を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行なわれる工程を示す断面図である。
【図１４】同実施の形態において、図１３に示す工程の後に行なわれる工程を示す断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行なわれる工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行なわれる工程を示す断面図である。
【図１７】本発明の実施の形態９に係るダイオードの製造方法の一工程を示す断面図である。
【図１８】同実施の形態において、図１７に示す工程の後に行なわれる工程を示す断面図である。
【図１９】同実施の形態において、図１８に示す工程の後に行なわれる工程を示す断面図である。
【図２０】本発明の実施の形態１０に係るダイオードの製造方法の一工程を示す断面図である。
【図２１】同実施の形態において、図２０に示す工程の後に行なわれる工程を示す断面図である。
【図２２】同実施の形態において、図２１に示す工程の後に行なわれる工程を示す断面図である。
【図２３】同実施の形態において、図２２に示す工程の後に行なわれる工程を示す断面図である。
【図２４】同実施の形態において、図２３に示す工程の後に行なわれる工程を示す断面図である。
【図２５】同実施の形態において、図２４に示す工程の後に行なわれる工程を示す断面図である。
【図２６】本発明の実施の形態１１に係るダイオードの製造方法の一工程を示す断面図である。
【図２７】同実施の形態において、図２６に示す工程の後に行なわれる工程を示す断面図である。
【図２８】同実施の形態において、図２７に示す工程の後に行なわれる工程を示す断面図である。
【図２９】同実施の形態において、図２８に示す工程の後に行なわれる工程を示す断面図である。
【図３０】同実施の形態において、図２９に示す工程の後に行なわれる工程を示す断面図である。
【図３１】同実施の形態において、図３０に示す工程の後に行なわれる工程を示す断面図である。
【図３２】同実施の形態において、図３１に示す工程の後に行なわれる工程を示す断面図である。
【図３３】本発明の実施の形態１２に係るダイオードの製造方法の一工程を示す断面図である。
【図３４】同実施の形態において、図３３に示す工程の後に行なわれる工程を示す断面図である。
【図３５】同実施の形態において、図３４に示す工程の後に行なわれる工程を示す断面図である。
【図３６】同実施の形態において、図３５に示す工程の後に行なわれる工程を示す断面図である。
【図３７】同実施の形態において、図３６に示す工程の後に行なわれる工程を示す断面図である。
【図３８】本発明の実施の形態１３に係るダイオードの製造方法の一工程を示す断面図である。
【図３９】同実施の形態において、図３８に示す工程の後に行なわれる工程を示す断面図である。
【図４０】同実施の形態において、図３９に示す工程の後に行なわれる工程を示す断面図である。
【図４１】同実施の形態において、図４０に示す工程の後に行なわれる工程を示す断面図である。
【図４２】同実施の形態において、図４１に示す工程の後に行なわれる工程を示す断面図である。
【図４３】同実施の形態において、図４２に示す工程の後に行なわれる工程を示す断面図である。
【図４４】同実施の形態において、図４３に示す工程の後に行なわれる工程を示す断面図である。
【図４５】同実施の形態において、図４４に示す工程の後に行なわれる工程を示す断面図である。
【図４６】同実施の形態において、図４５に示す工程の後に行なわれる工程を示す断面図である。
【図４７】本発明の実施の形態１４に係るダイオードの製造方法の一工程を示す断面図である。
【図４８】同実施の形態において、図４７に示す工程の後に行なわれる工程を示す断面図である。
【図４９】同実施の形態において、図４８に示す工程の後に行なわれる工程を示す断面図である。
【図５０】同実施の形態において、図４９に示す工程の後に行なわれる工程を示す断面図である。
【図５１】同実施の形態において、図５０に示す工程の後に行なわれる工程を示す断面図である。
【図５２】同実施の形態において、図５１に示す工程の後に行なわれる工程を示す断面図である。
【図５３】同実施の形態において、図５２に示す工程の後に行なわれる工程を示す断面図である。
【図５４】従来のショットキー接合領域を有するダイオードの一断面図である。
【図５５】第１の従来技術におけるダイオードの一断面図である。
【図５６】第２の従来技術におけるダイオードの一断面図である。
【図５７】第３の従来技術におけるダイオードの一断面図である。
【図５８】第４の従来技術におけるダイオードの一断面図である。
【図５９】第５の従来技術におけるダイオードの一断面図である。
【符号の説明】
１  ｎ−  基板、２  ダイオード、３  ｎ＋  カソード領域、５  ｐアノード領域、７ａ  ショットキー接合領域、７ｂ  オーミック接合領域、９  アノードメタル電極、１１  カソードメタル電極、４  溝、４ａ  溝底面、４ｂ  溝側面。
【図１】
0003618517.tif 000002
【図２】
0003618517.tif 000003
【図３】
0003618517.tif 000004
【図４】
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【図５】
0003618517.tif 000006
【図６】
0003618517.tif 000007
【図７】
0003618517.tif 000008
【図８】
0003618517.tif 000009
【図９】
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【図１０】
0003618517.tif 000011
【図１１】
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【図１２】
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【図１３】
0003618517.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
0003618517.tif 000021
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
0003618517.tif 000029
【図２９】
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【図３０】
0003618517.tif 000031
【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
0003618517.tif 000040
【図４０】
0003618517.tif 000041
【図４１】
0003618517.tif 000042
【図４２】
0003618517.tif 000043
【図４３】
0003618517.tif 000044
【図４４】
0003618517.tif 000045
【図４５】
0003618517.tif 000046
【図４６】
0003618517.tif 000047
【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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