(57)【特許請求の範囲】
【請求項１】
それぞれの電位レベルがＶ１≧Ｖ２＞Ｖ３≧Ｖ４の関係を満たす第１乃至第４電源線と、
第１論理信号がソースに入力し、ゲートが前記第２電源線に接続された第１のｎチャネル電界効果トランジスタ（１０３）と、
前記第１論理信号がソースに入力し、ゲートが前記第３電源線に接続された第１のｐチャネル電界効果トランジスタ（１０１）と、
前記第１論理信号の反転信号である第２論理信号がソースに入力し、ゲートが前記第２電源線に接続された第２のｎチャネル電界効果トランジスタ（１０４）と、
前記第２論理信号がソースに入力し、ゲートが前記第３電源線に接続された第２のｐチャネル電界効果トランジスタ（１０２）と、
それぞれのソースが前記第１電源線に接続され、一方のドレインが他方のゲートに接続され、他方のドレインが一方のゲートに接続された第３及び第４のｐチャネル電界効果トランジスタ（１０５，１０６）からなる第１の交差ラッチと、それぞれのソースが前記第４電源線に接続され、一方のドレインが他方のゲートに接続され、他方のドレインが一方のゲートに接続された第３及び第４のｎチャネル電界効果トランジスタ（１０７，１０８）からなる第２の交差ラッチとを有し、
前記第１のｎチャネル電界効果トランジスタのドレインを前記第３のｐチャネル電界効果トランジスタのドレインに接続し、前記第２のｎチャネル電界効果トランジスタのドレインを前記第４のｐチャネル電界効果トランジスタのドレインに接続し、
前記第１のｐチャネル電界効果トランジスタのドレインを前記第３のｎチャネル電界効果トランジスタのドレインに接続し、前記第２のｐチャネル電界効果トランジスタのドレインを前記第４のｎチャネル電界効果トランジスタのドレインに接続し、
前記第１電源線と前記第４電源線との間にソース・ドレイン間の電流通路が直列接続された第５のｐチャネル電界効果トランジスタ（２０１）及び第５のｎチャネル電界効果トランジスタ（２０３）、並びに第６のｐチャネル電界効果トランジスタ（２０２）及び第６のｎチャネル電界効果トランジスタ（２０４）を含むバッファ回路を有し、
前記第５のｐチャネル電界効果トランジスタのゲートは前記第１のｎチャネル電界効果トランジスタのドレインに接続し、前記第６のｐチャネル電界効果トランジスタのゲートは前記第２のｎチャネル電界効果トランジスタのドレインと接続し、前記第５のｎチャネル電界効果トランジスタのゲートは前記第１のｐチャネル電界効果トランジスタのドレインと接続し、前記第６のｎチャネル電界効果トランジスタのゲートは前記第２のｐチャネル電界効果トランジスタのドレインと接続するレベル変換回路であって、
前記第５のｐチャネル電界効果トランジスタのドレインと前記第５のｎチャネル電界効果トランジスタのドレインとの接続点にドレインが接続された第７のｎチャネル電界効果トランジスタ（３０１）と、
前記第６のｐチャネル電界効果トランジスタのドレインと前記第６のｎチャネル電界効果トランジスタのドレインとの接続点にドレインが接続された第８のｎチャネル電界効果トランジスタ（３０２）とをさらに有し、
前記第７及び第８のｎチャネル電界効果トランジスタのソースが第４電源線に接続され、
前記第７及び第８のｎチャネル電界効果トランジスタそれぞれのゲートが相手のドレインに接続されることを特徴とするレベル変換回路。
【請求項２】
それぞれの電位レベルがＶ１≧Ｖ２＞Ｖ３≧Ｖ４の関係を満たす第１乃至第４電源線と、
第1論理出力およびその反転信号である第2論理出力とを出力可能な論理回路部と、
この論理回路部から出力された第１論理出力にソースが接続され、ゲートが前記第２電源線に接続された第１のｎチャネル電界効果トランジスタ（１０３）と、
前記第１論理出力にソースが接続され、ゲートが前記第３電源線に接続された第１のｐチャネル電界効果トランジスタ（１０１）と、
前記論理回路部の第２論理出力にソースが接続され、ゲートが前記第２電源線に接続された第２のｎチャネル電界効果トランジスタ（１０４）と、
前記第２論理出力にソースが接続され、ゲートが前記第３電源線に接続された第２のｐチャネル電界効果トランジスタ（１０２）と、
それぞれのソースが前記第１電源線に接続され、一方のドレインが他方のゲートに接続され、他方のドレインが一方のゲートに接続された第３及び第４のｐチャネル電界効果トランジスタ（１０５，１０６）と、
それぞれのソースが前記第４電源線に接続され、一方のドレインが他方のゲートに接続され、他方のドレインが一方のゲートに接続された第３及び第４のｎチャネル電界効果トランジスタ（１０７，１０８）とを有し、
前記第１のｎチャネル電界効果トランジスタのドレインを前記第３のｐチャネル電界効果トランジスタのドレインに接続し、前記第２のｎチャネル電界効果トランジスタのドレインを前記第４のｐチャネル電界効果トランジスタのドレインに接続し、
前記第１のｐチャネル電界効果トランジスタのドレインを前記第３のｎチャネル電界効果トランジスタのドレインに接続し、前記第２のｐチャネル電界効果トランジスタのドレインを前記第４のｎチャネル電界効果トランジスタのドレインに接続し、
前記第１電源線と前記第４電源線との間にソース・ドレイン間の電流通路が直列接続された第５のｐチャネル電界効果トランジスタ（２０１）及び第５のｎチャネル電界効果トランジスタ（２０３）、並びに第６のｐチャネル電界効果トランジスタ（２０２）及び第６のｎチャネル電界効果トランジスタ（２０４）を含むバッファ回路を有し、
前記第５のｐチャネル電界効果トランジスタのゲートは前記第１のｎチャネル電界効果トランジスタのドレインに接続し、前記第６のｐチャネル電界効果トランジスタのゲートは前記第２のｎチャネル電界効果トランジスタのドレインと接続し、前記第５のｎチャネル電界効果トランジスタのゲートは前記第１のｐチャネル電界効果トランジスタのドレインと接続し、前記第６のｎチャネル電界効果トランジスタのゲートは前記第２のｐチャネル電界効果トランジスタのドレインと接続する半導体集積回路であって、
前記第５のｐチャネル電界効果トランジスタのドレインと前記第５のｎチャネル電界効果トランジスタのドレインとの接続点にドレインが接続された第７のｎチャネル電界効果トランジスタ（３０１）と、
前記第６のｐチャネル電界効果トランジスタのドレインと前記第６のｎチャネル電界効果トランジスタのドレインとの接続点にドレインが接続された第８のｎチャネル電界効果トランジスタ（３０２）とをさらに有し、
前記第７及び第８のｎチャネル電界効果トランジスタのソースが第４電源線に接続され、
前記第７及び第８のｎチャネル電界効果トランジスタそれぞれのゲートが相手のドレインに接続されることを特徴とする半導体集積回路。
【請求項３】
前記第５のｐチャネル電界効果トランジスタのドレインと前記第５のｎチャネル電界効果トランジスタのドレインとの接続点にドレインが接続された第７のｐチャネル電界効果トランジスタ（３０３）と、
前記第６のｐチャネル電界効果トランジスタのドレインと前記第６のｎチャネル電界効果トランジスタのドレインとの接続点にドレインが接続された第８のｐチャネル電界効果トランジスタ（３０４）とをさらに有し、
前記第７及び第８のｐチャネル電界効果トランジスタのソースが第１電源線に接続され、
前記第７及び第８のｐチャネル電界効果トランジスタそれぞれのゲートが相手のドレインに接続されることを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記第１及び第２のｐチャネル電界効果トランジスタのウエル電位は前記第３電源線に等しく、前記第１及び第２のｎチャネル電界効果トランジスタのウエル電位は前記第２電源線に等しいことを特徴とする請求項２又は３記載の半導体集積回路。
【請求項５】
前記第１及び第２のｐチャネル電界効果トランジスタはｎ型の同一ウエル内に形成され、前記第１及び第２のｎチャネル電界効果トランジスタはｐ型の同一ウエル内に形成されていることを特徴とする請求項２乃至４記載の半導体集積回路。
【請求項６】
前記第５及び第６のｐチャネル電界効果トランジスタ並びに前記第５及び第６のｎチャネル電界効果トランジスタの閾値電圧の絶対値は、前記第３及び第４のｐチャネル電界効果トランジスタ並びに前記第３及び第４のｎチャネル電界効果トランジスタの閾値電圧の絶対値よりも大きく設定されていることを特徴とする請求項２乃至５記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に関し、特に第１の論理振幅をこれよりも大きい第２の論理振幅に変換するレベル変換回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の集積度の向上は著しく、ギガビット級の半導体メモリでは１チップに数億個の半導体素子が、６４ビットのマイクロプロセッサでは１チップに数百万個から１千万個の半導体素子が集積されるようになっている。集積度の向上は素子の微細化によって達成され、１ＧビットＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）においては、０．１５ミクロンメートルのゲート長のＭＯＳトランジスタが用いられ、更に集積度が高まると０．１ミクロンメートル以下のゲート長のＭＯＳトランジスタが用いられるようになる。
【０００３】
このような微細ＭＯＳトランジスタに於いては、ホットキャリア生成によるトランジスタの特性の劣化やＴＤＤＢ（Ｔｉｍｅ  Ｄｅｐｅｎｄｅｎｔ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ）による絶縁膜破壊が起きる。また、チャネル長が短くなることによる閾値電圧の低下を抑える為、基板領域やチャネル領域の不純物濃度が高められると、ソース、ドレインの接合電圧が低下する。これらの微細素子の信頼性を維持する為には、電源電圧を下げることが有効である。即ちソース・ドレイン間の横方向電界を弱めることによってホットキャリアの発生を防ぎ、ゲート・バルク間の縦方向電界を弱めることによってＴＤＤＢを防ぐ。さらに、電源電圧を下げることによって、ソース・バルク間、ドレイン・バルク間の接合に加わる逆バイアスを低下させ、耐圧の低下に対応させる。
【０００４】
また、近年携帯情報機器の市場の拡大が著しい。携帯情報機器に於いては、リチウムイオン電池に代表される軽量でかつエネルギー密度の高い電源が主流に使われている。しかしながら、リチウムイオン電池は電圧が３Ｖ程度であり、上記微細ＭＯＳトランジスタの耐圧より高く、このような微細トランジスタを用いた回路に適用する場合、電源電圧変換回路で降圧する必要がある。また、論理回路で用いられるＣＭＯＳ回路の動作時の消費電力は、動作周波数に比例し、電源電圧の二乗に比例するため、電源電圧を低下することは、チップ消費電力の低下に著しい効果がある。
【０００５】
そこで、携帯機器をより長時間使う為には、高エネルギー密度の電池、高効率の電源変換変圧器、低電圧動作の集積回路が要求されている。降圧した電源電圧を特に消費電力の大きいマイクロプロセッサ及びベースバンドＬＳＩに用いることは、ＬＳＩの低消費電力化の観点からも望ましい。
【０００６】
一方、携帯情報機器内では、上記論理回路の他にＤＲＡＭ、ＳＲＡＭなどの記憶素子も必須であるが、ＤＲＡＭではセルの電荷量を十分に確保し、ソフトエラー耐性を高めるため、ＳＲＡＭでは低電源電圧動作時の速度劣化を避けるために論理回路に見られるような顕著な低消費電力化はなされておらず、現在では１．７５Ｖ程度の電源電圧の素子が実用化されている。しかしながら、論理回路と電源電圧は大きく異なるため、記憶回路と論理回路を混載したＬＳＩに於いては、現在、将来いずれにおいても、様々な電源電圧を供給するマルチ電源構成になると考えられる。
【０００７】
図４は、記憶回路及び論理回路を同一チップ上に集積化した携帯情報機器用半導体集積回路４０５とその電源系の構成を示すブロック図である。リチウム電池（リチウムイオン２次電池）４００、電源電圧変換回路４０１、論理回路４０２、オンチップ記憶回路４０３およびレベル変換回路４０４から構成される。リチウム電池４００の出力電源電圧３Ｖを電源電圧変換器４０１で０．５Ｖ電圧に変換し、論理回路４０２に０．５Ｖ電源を供給する。一方、オンチップ記憶回路４０３は、その動作のためには１Ｖ以上の電源電圧を必要とするため、リチウム電池４００の３Ｖ電源をそのまま供給している。また、記憶回路４０３と論理回路４０２の接続を行なうレベル変換回路４０４には、３Ｖ電源と０．５Ｖ電源を供給している。
【０００８】
図４の構成では論理回路４０２の電源電圧を０．５Ｖにすることにより動作時の消費電力の低減は図れる。しかし、３Ｖから２Ｖの電源電圧で動作する一般的なＣＭＯＳ回路の電源電圧を単に下げると素子の動作速度が低下したり動作しなくなるという問題があり、これを解決するためＭＯＳトランジスタの閾値電圧は電源電圧の低下と共に下げる必要がある。例えば０．５Ｖの低電源電圧で動作する論理回路を構成するためには、絶対値で０．１から０．２Ｖ程度と従来のＦＥＴの閾値電圧の１／３程度の閾値電圧のＦＥＴを用いる必要がある。
【０００９】
しかしながらこのような低閾値電圧ではＦＥＴのオフリーク電流が大幅に増し、結果として機器の待機時の消費電力が大幅に増加する。
【００１０】
図５は、上記の問題を鑑みたもので、半導体集積回路５０６に接地を含む４種類の電源を供給し、半導体集積回路５０６内にオンチップで集積化されている論理回路５０２には、リチウム電池５００から供給される３Ｖ電源（ＶＤＤ）と接地（ＶＳＳ）の他に電源電圧変換回路５０１から供給されるＶＤ１とＶＳ１を接続している。ここで論理回路用電源ＶＤ１と論理回路用接地ＶＳ１の電位差は０．５Ｖに設定する。このような構成の場合、ＶＤ１とＶＳ１の２つの電源を用いて論理回路５０２を構成し、動作時の消費電力の低減を図ると共に、待機動作させるときにはｐチャネルＭＯＳＦＥＴ５０９のウエル電位をｐチャネルＭＯＳＦＥＴ５０７をオン状態にしてＶＤ１からＶＤＤとし、ｎチャネルＭＯＳＦＥＴ５１０のウエル電位をｎチャネルＭＯＳＦＥＴ５０８をオン状態にしてＶＳ１からＶＳＳとすることで、待機時の論理回路内のＭＯＳＦＥＴ５０９、５１０の閾値電圧の絶対値を大きくしオフ時のリーク電流を減らすことで待機中の低消費電力化を図ることができる。
【００１１】
次に、オンチップ記憶回路５０３、５０４、５０５の電源としては、それぞれ１）リチウム電池より供給されるチップ用電源ＶＤＤとチップ用接地ＶＳＳを用いる、２）論理回路用電源ＶＤ１とチップ用接地ＶＳＳを用いる、３）チップ用電源ＶＤＤと論理回路用接地ＶＳ１を用いる、の３つの構成などが考えられ、消費電力の観点では１）より２）あるいは３）が勝るが、最終的には記憶回路の動作電圧範囲を考えて決定することになる。このように、半導体集積回路５０６を見た場合、論理回路５０２内ではハイレベルＶＤ１、ローレベルＶＳ１であり、記憶回路５０３ではハイレベルＶＤＤ、ローレベルＶＳＳ、記憶回路５０４ではハイレベルＶＤ１、ローレベルＶＳＳ、記憶回路５０５ではハイレベルＶＤＤ、ローレベルＶＳ１と様々な論理振幅そして様々な論理レベルが混在することになる。
【００１２】
図６は、同じくオフ時のリーク電流の問題を鑑みたもので、半導体集積回路６０５に３種類の電源を供給し、半導体集積回路６０５内にオンチップで集積化されている論理回路６０２にニッケル水素２次電池あるいはリチウムイオン２次電池６００から供給される１．２Ｖ（リチウムイオン２次電池は３Ｖ）電源（ＶＤＤ）と接地（ＶＳＳ）の他に電源電圧変換回路６０１から供給される論理回路用電源ＶＤ１（０．５Ｖ）を閾値の大きいｐチャネルＭＯＳＦＥＴ６０３を介して論理回路の疑似電源線ＶＤＤＶに接続している。
【００１３】
この構成では、スタンドバイ時には論理回路内の必要な情報を記憶回路６０４に退避した後にｐチャネルＭＯＳＦＥＴ６０３のゲート電圧をＶＤＤとしＭＯＳＦＥＴ６０３をオフ状態にする。その際、リーク電流は、閾値の大きいｐチャネルＭＯＳＦＥＴ６０３のオフ特性によって決まるため、非常に小さくなる。しかしながら、記憶回路６０４は０．５Ｖ程度の電源で動作することが難しいため、ＶＤＤとＶＳＳにより駆動することになり、論理回路ではハイレベルＶＤ１、ローレベルＶＳＳ、記憶回路ではハイレベルＶＤＤ、ローレベルＶＳＳの２種類の論理レベルが混在することになる。
【００１４】
上記に述べたように多電源の電源システムが携帯機器用ＬＳＩに必須となっており、これらの異なる論理レベルを変換し、且つ低消費電力であるレベル変換回路が必要である。まず、論理振幅の大きい半導体集積回路から論理振幅の小さい論理回路に信号を伝達させるためには、ゲート耐圧ＶＢＤが論理振幅（ＶＤＤ−ＶＳＳ）より大きいＭＯＳＦＥＴを採用し、図７に示すような通常のＣＭＯＳ回路を用いることで問題なくレベル変換を行なうことが可能である。
【００１５】
しかしながら、（ＶＤ１−ＶＳ１）といったきわめて低い論理振幅（本例では０．５Ｖ）の論理回路の信号レベルを記憶回路用の大きな論理振幅にレベル変換を行なうことは難しく、例えば図７に示す通常のＣＭＯＳインバータ回路で記憶回路用の論理レベルである例えば（ＶＤＤ、ＶＳＳ）、（ＶＤ１、ＶＳＳ）、（ＶＤＤ、ＶＳ１）への十分なレベル変換を行なうためには様々な問題がある。すなわち、１）１段のＣＭＯＳインバータでは完全なレベル変換が行なわれない、２）１段のＣＭＯＳインバータではｐチャネルＭＯＳＦＥＴ、ｎチャネルＭＯＳＦＥＴ何れもカットオフできずＡ級増幅器のようなオン状態で動作することになるため、電源から接地へ定常的な貫通電流が発生する、３）多段のＣＭＯＳインバータを用いると、消費電力が大きくなる、等である。また、別の方法として、差動増幅回路を用い、参照電圧としてＶＤ１とＶＳ１の中間値を用いる方法もあるが、１）差動増幅回路のため電流源が必要となる、２）差動増幅回路の出力を増幅するためのＣＭＯＳインバータが必要でありＣＭＯＳインバータ段での消費電流が加わる、等の理由のため消費電力が大きくなる。
【００１６】
この問題に対処するために０．５Ｖから１Ｖ程度の論理振幅を２Ｖ程度の論理振幅に変換するレベル変換回路として文献(Sub-1-V Swing Bus Architecture for Future Low-Power ULSIs by Nakagome et. al.,1992 VLSI Circuit Symposium, 9-2)に示すレベル変換回路（図８参照）が提案され低消費電力特性を得ている。
【００１７】
このレベル変換回路は、ゲート接地ＭＯＳＦＥＴ８００、８０１と、２つの同一チャネルＭＯＳＦＥＴのゲートとドレインをそれぞれ接続する交差ラッチから構成されているが、各交差ラッチの同一チャネルＭＯＳＦＥＴ間に入力されるゲート電圧の論理振幅が大きく異なるため、同一サイズの２つのＭＯＳＦＥＴを用いて交差ラッチを構成するとそれらＭＯＳＦＥＴの駆動能力が結果的に大きく異なってしまい、駆動能力の弱いＦＥＴによる反転が難しくなる。従って、各交差ラッチにおいては、２つのＭＯＳＦＥＴの駆動能力を考慮して、それらのサイズを決定する必要がある。
【００１８】
また別の問題点として、本構成の場合にはレベル変換回路の素子特性に対する許容度が低い点がある。即ちｐチャネルＭＯＳＦＥＴ８００及びｎチャネルＭＯＳＦＥＴ８０１の素子特性に対して厳しく、所望のレベル変換を行なうためには例えば閾値電圧が０から０．０５Ｖ程度のＭＯＳＦＥＴが必要となっており、１）このような特別な閾値のＦＥＴを必要とすることはプロセス工程の複雑化を招き、２）プロセスウィンドウが１００ｍＶと極めて狭いため厳しいプロセス管理が必要となる、等の問題のため最終的には半導体集積回路のコスト増加を招く。
【００１９】
図９に、図８のレベル変換回路の特性のシミュレーション結果を示す。シミュレーションは、図１０に示すように、レベル変換回路の１００の前段に電源電圧ＶＤ１、ＶＳ１で駆動されるインバータを、後段に電源電圧ＶＤＤ、ＶＳＳで駆動されるバッファ用インバータをそれぞれ縦列接続した回路で行い、前段のインバータへ入力された信号が、レベル変換されて後段のバッファ用インバータから出力される遅延時間を求めた。バッファ用インバータには負荷として１ｐＦの容量を付加した。遅延時間は入力信号ＩＮがＶＳ１から立ち上がって（ＶＤ１＋ＶＳ１）／２となった時間から、出力信号ＯＵＴが変化してＶＳＳから（ＶＤＤ＋ＶＳＳ）／２に立ち上がるまでの時間（ｔｒ）と、入力信号ＩＮがＶＤ１から立ち下がって（ＶＤ１＋ＶＳ１）／２となった時間から、出力信号ＯＵＴが変化してＶＤＤから（ＶＤＤ＋ＶＳＳ）／２に立ち下がるまでの時間（ｔｆ）を平均した（図１１参照）。
【００２０】
図９は各電源電圧で図８のレベル変換回路を動作させたときの、遅延時間の分布をｎｓ単位で表わしている。図のＸ軸は電源電圧ＶＤ１、Ｙ軸は電源電圧ＶＤＤである。空白はレベル変換回路が動作しないことを示している。
【００２１】
このレベル変換回路は、ＶＤ１が１．３〜１．４Ｖ程度まではそれなりに動作するが、ＶＤ１が１．２Ｖを切ると動作をしなくなる。これはＶＤ１が低くなると、上述した交差ラッチを構成する同一チャネルＭＯＳＦＥＴ間に入力されるゲート電圧の論理振幅の差が大きくなり、駆動能力の差も大きくなって、駆動能力の弱いＦＥＴによる反転が難しくなることによると考えられる。
【００２２】
上記交差ラッチを構成するＦＥＴ間の駆動能力の差の問題に対処するため、本出願人は、特願平２０００−８６３８５の先願明細書で、低電圧動作の論理回路の出力及びその反転出力をゲート接地回路を介して交差ラッチを構成する２つのＦＥＴに入力することにより駆動能力の差を小さくし、低電圧でも安定に動作するレベル変換回路（図１２）を提案した。
【００２３】
図１２のレベル変換回路では、低電圧動作の論理回路の出力ｉｎとその反転出力／ｉｎが、ゲート接地トランジスタ１０１、１０２を介して交差ラッチを構成する２つのＦＥＴ１０７、１０８に入力し、また、ゲート接地トランジスタ１０３、１０４を介してもう一つの交差ラッチを構成する２つのＦＥＴ１０５、１０６に入力する。相補入力信号をゲート接地回路を介して交差ラッチを駆動することにより、交差ラッチの利得特性が高められ低電圧でも安定した動作が実現できる。
【００２４】
図１３に、図１２のレベル変換回路の動作をシミュレーションした結果を示す。シミュレーションの条件は図９と同様である。図１２のレベル変換回路は、ＶＤ１の低い側での動作が大きく改善され、ＶＤ１が０．４Ｖまで動作する。しかし、ＶＤ１が０．６Ｖ以下になると、動作速度は急激に遅くなる。これは、上述したオンチップに集積化された０．５Ｖで動作する論理回路とＶＤＤで動作する記憶回路間の高速なデータのやり取りの観点から望ましくない。
【００２５】
【発明が解決しようとする課題】
上述したように、携帯機器を狙った動作時及び待機（スタンドバイ）時の消費電力の低い、オンチップ記憶回路を含む論理ＬＳＩを実現しようとした場合、論理回路では電源電圧を０．５Ｖ程度と極めて低く設定し動作時の論理振幅を減らすことで低消費電力化を行ない、且つスタンドバイ時に基板電位を変えることで論理回路内のＭＯＳＦＥＴの閾値電圧の絶対値を大きくしリーク電流を小さくする構成もしくは論理回路の電源を閾値の大きいｐチャネルＭＯＳＦＥＴを介して電源線に接続する構成を用いるが、オンチップの記憶回路は論理回路で動作する電源電圧では動作しないため電池の電源を用いるなどによる別のより大きな電源電圧が必要となる。
【００２６】
この場合、これらの回路をそれぞれ論理的に結線するためには様々なレベル変換回路が必要となるが、０．５Ｖ程度の論理振幅を記憶回路が動作するための十分な論理振幅に変換するためには、１）ＣＭＯＳインバータ１段では十分なレベル変換ができない、２）ＣＭＯＳインバータを複数段用いた回路ではレベル変換は行なわれるが消費電力が大きくなる、３）別のレベル変換回路ではレベル変換は行なわれるが厳しい素子特性管理およびプロセス工程追加を伴うため、歩留まり低下などにより集積回路のコストが増加すると言った問題があった。
【００２７】
本発明は上記事情を考慮してなされたもので、その目的とするところは、０．５Ｖ程度の非常に小さい論理レベルを通常の論理レベルである１Ｖから３Ｖ程度に変換し、低消費電力で素子特性に対する許容度が大きく、さらに、動作速度の劣化を防止するレベル変換回路を備えた半導体集積回路を提供することにある。
【００２８】
【課題を解決するための手段】
第１の発明は、それぞれの電位レベルがＶ１≧Ｖ２＞Ｖ３≧Ｖ４の関係を満たす第１乃至第４電源線と、第１論理信号がソースに入力し、ゲートが前記第２電源線に接続された第１のｎチャネル電界効果トランジスタ（１０３）と、前記第１論理信号がソースに入力し、ゲートが前記第３電源線に接続された第１のｐチャネル電界効果トランジスタ（１０１）と、前記第１論理信号の反転信号である第２論理信号がソースに入力し、ゲートが前記第２電源線に接続された第２のｎチャネル電界効果トランジスタ（１０４）と、前記第２論理信号がソースに入力し、ゲートが前記第３電源線に接続された第２のｐチャネル電界効果トランジスタ（１０２）と、それぞれのソースが前記第１電源線に接続され、一方のドレインが他方のゲートに接続され、他方のドレインが一方のゲートに接続された第３及び第４のｐチャネル電界効果トランジスタ（１０５，１０６）からなる第１の交差ラッチと、それぞれのソースが前記第４電源線に接続され、一方のドレインが他方のゲートに接続され、他方のドレインが一方のゲートに接続された第３及び第４のｎチャネル電界効果トランジスタ（１０７，１０８）からなる第２の交差ラッチとを有し、前記第１のｎチャネル電界効果トランジスタのドレインを前記第３のｐチャネル電界効果トランジスタのドレインに接続し、前記第２のｎチャネル電界効果トランジスタのドレインを前記第４のｐチャネル電界効果トランジスタのドレインに接続し、前記第１のｐチャネル電界効果トランジスタのドレインを前記第３のｎチャネル電界効果トランジスタのドレインに接続し、前記第２のｐチャネル電界効果トランジスタのドレインを前記第４のｎチャネル電界効果トランジスタのドレインに接続し、前記第１電源線と前記第４電源線との間にソース・ドレイン間の電流通路が直列接続された第５のｐチャネル電界効果トランジスタ（２０１）及び第５のｎチャネル電界効果トランジスタ（２０３）、並びに第６のｐチャネル電界効果トランジスタ（２０２）及び第６のｎチャネル電界効果トランジスタ（２０４）を含むバッファ回路を有し、前記第５のｐチャネル電界効果トランジスタのゲートは前記第１のｎチャネル電界効果トランジスタのドレインに接続し、前記第６のｐチャネル電界効果トランジスタのゲートは前記第２のｎチャネル電界効果トランジスタのドレインと接続し、前記第５のｎチャネル電界効果トランジスタのゲートは前記第１のｐチャネル電界効果トランジスタのドレインと接続し、前記第６のｎチャネル電界効果トランジスタのゲートは前記第２のｐチャネル電界効果トランジスタのドレインと接続するレベル変換回路であって、前記第５のｐチャネル電界効果トランジスタのドレインと前記第５のｎチャネル電界効果トランジスタのドレインとの接続点にドレインが接続された第７のｎチャネル電界効果トランジスタ（３０１）と、前記第６のｐチャネル電界効果トランジスタのドレインと前記第６のｎチャネル電界効果トランジスタのドレインとの接続点にドレインが接続された第８のｎチャネル電界効果トランジスタ（３０２）とをさらに有し、前記第７及び第８のｎチャネル電界効果トランジスタのソースが第４電源線に接続され、前記第７及び第８のｎチャネル電界効果トランジスタそれぞれのゲートが相手のドレインに接続されることを特徴とするレベル変換回路である。
【００２９】
第２の発明は、それぞれの電位レベルがＶ１≧Ｖ２＞Ｖ３≧Ｖ４の関係を満たす第１乃至第４電源線と、第1論理出力およびその反転信号である第2論理出力とを出力可能な論理回路部と、この論理回路部から出力された第１論理出力にソースが接続され、ゲートが前記第２電源線に接続された第１のｎチャネル電界効果トランジスタ（１０３）と、前記第１論理出力にソースが接続され、ゲートが前記第３電源線に接続された第１のｐチャネル電界効果トランジスタ（１０１）と、前記論理回路部の第２論理出力にソースが接続され、ゲートが前記第２電源線に接続された第２のｎチャネル電界効果トランジスタ（１０４）と、前記第２論理出力にソースが接続され、ゲートが前記第３電源線に接続された第２のｐチャネル電界効果トランジスタ（１０２）と、それぞれのソースが前記第１電源線に接続され、一方のドレインが他方のゲートに接続され、他方のドレインが一方のゲートに接続された第３及び第４のｐチャネル電界効果トランジスタ（１０５，１０６）と、それぞれのソースが前記第４電源線に接続され、一方のドレインが他方のゲートに接続され、他方のドレインが一方のゲートに接続された第３及び第４のｎチャネル電界効果トランジスタ（１０７，１０８）とを有し、前記第１のｎチャネル電界効果トランジスタのドレインを前記第３のｐチャネル電界効果トランジスタのドレインに接続し、前記第２のｎチャネル電界効果トランジスタのドレインを前記第４のｐチャネル電界効果トランジスタのドレインに接続し、前記第１のｐチャネル電界効果トランジスタのドレインを前記第３のｎチャネル電界効果トランジスタのドレインに接続し、前記第２のｐチャネル電界効果トランジスタのドレインを前記第４のｎチャネル電界効果トランジスタのドレインに接続し、前記第１電源線と前記第４電源線との間にソース・ドレイン間の電流通路が直列接続された第５のｐチャネル電界効果トランジスタ（２０１）及び第５のｎチャネル電界効果トランジスタ（２０３）、並びに第６のｐチャネル電界効果トランジスタ（２０２）及び第６のｎチャネル電界効果トランジスタ（２０４）を含むバッファ回路を有し、前記第５のｐチャネル電界効果トランジスタのゲートは前記第１のｎチャネル電界効果トランジスタのドレインに接続し、前記第６のｐチャネル電界効果トランジスタのゲートは前記第２のｎチャネル電界効果トランジスタのドレインと接続し、前記第５のｎチャネル電界効果トランジスタのゲートは前記第１のｐチャネル電界効果トランジスタのドレインと接続し、前記第６のｎチャネル電界効果トランジスタのゲートは前記第２のｐチャネル電界効果トランジスタのドレインと接続する半導体集積回路であって、前記第５のｐチャネル電界効果トランジスタのドレインと前記第５のｎチャネル電界効果トランジスタのドレインとの接続点にドレインが接続された第７のｎチャネル電界効果トランジスタ（３０１）と、前記第６のｐチャネル電界効果トランジスタのドレインと前記第６のｎチャネル電界効果トランジスタのドレインとの接続点にドレインが接続された第８のｎチャネル電界効果トランジスタ（３０２）とをさらに有し、前記第７及び第８のｎチャネル電界効果トランジスタのソースが第���電源線に接続され、前記第７及び第８のｎチャネル電界効果トランジスタそれぞれのゲートが相手のドレインに接続されることを特徴とする半導体集積回路である。
【００３０】
第３の発明は、前記第５のｐチャネル電界効果トランジスタのドレインと前記第５のｎチャネル電界効果トランジスタのドレインとの接続点にドレインが接続された第７のｐチャネル電界効果トランジスタ（３０３）と、前記第６のｐチャネル電界効果トランジスタのドレインと前記第６のｎチャネル電界効果トランジスタのドレインとの接続点にドレインが接続された第８のｐチャネル電界効果トランジスタ（３０４）とをさらに有し、前記第７及び第８のｐチャネル電界効果トランジスタのソースが第１電源線に接続され、前記第７及び第８のｐチャネル電界効果トランジスタそれぞれのゲートが相手のドレインに接続されることを特徴とする第２の発明記載の半導体集積回路である。
【００３１】
第４の発明は、前記第１及び第２のｐチャネル電界効果トランジスタのウエル電位は前記第３電源線に等しく、前記第１及び第２のｎチャネル電界効果トランジスタのウエル電位は前記第２電源線に等しいことを特徴とする第２又は第３の発明記載の半導体集積回路である。
【００３２】
第５の発明は、前記第１及び第２のｐチャネル電界効果トランジスタはｎ型の同一ウエル内に形成され、前記第１及び第２のｎチャネル電界効果トランジスタはｐ型の同一ウエル内に形成されていることを特徴とする第２乃至第４の発明記載の半導体集積回路である。
【００３３】
第６の発明は、前記第５及び第６のｐチャネル電界効果トランジスタ並びに前記第５及び第６のｎチャネル電界効果トランジスタの閾値電圧の絶対値は、前記第３及び第４のｐチャネル電界効果トランジスタ並びに前記第３及び第４のｎチャネル電界効果トランジスタの閾値電圧の絶対値よりも大きく設定されていることを特徴とする第２乃至第５の発明記載の半導体集積回路である。
【００３４】
このように、低電圧動作の論理回路の出力及びその論理的反転出力をそれぞれゲート接地のＦＥＴを介して、２つのＦＥＴの交差接続から構成される交差ラッチの２出力に接続して駆動する構成を用いることにより、前記交差ラッチの利得特性を高めることが可能となるため前記交差ラッチにより出力振幅を大きくする、すなわち、レベル変換することができ回路の低消費電力化を図れる。また相補入力とすることにより回路マージンを大きくすることが可能となるため、素子特性に対する制限が緩やかになる。
【００３５】
さらに、前記交差ラッチを二つ用意し、この二つの交差ラッチ（第１及び第２の交差ラッチ）によりレベル変換された第１、第２の出力間に２つのＦＥＴの交差接続から構成される第３の交差ラッチを接続して駆動することにより、レベル変換回路の動作の高速化を図れる。
【００３６】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００３７】
図１には、本発明の第１実施形態に係わる半導体集積回路に設けられるレベル変換回路が示されている。本半導体集積回路は低電圧動作する論理回路（不図示）とそれよりも高電圧動作する記憶回路（不図示）とを１チップ上に集積形成する構成のものであり、論理回路と記憶回路との間に図１のレベル変換回路１００が設けられることになる。
【００３８】
このレベル変換回路は論理回路からの０．５Ｖ程度の論理出力レベルを１Ｖから３Ｖ程度のレベルに変換して記憶回路に出力するためのものであり、論理回路からの相補信号２０Ａ、２０Ｂを入力するそれぞれゲート接地形のｐチャネルＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴという）１０１、１０２及びｎチャネルＭＯＳＦＥＴ１０３、１０４と、ｐチャネルＭＯＳＦＥＴ１０５、１０６からなるｐチャネルの第１の交差ラッチと、ｎチャネルＭＯＳＦＥＴ１０７、１０８からなるｎチャネルの第２の交差ラッチとからなる。
【００３９】
ｐチャネルＭＯＳＦＥＴ１０１、１０２のゲートは、論理回路の接地電源である電源線ＶＳ１に接続され、ｎチャネルＭＯＳＦＥＴ１０３、１０４のゲートは論理回路の正電源である電源線ＶＤ１に接続され、ＶＤ１＞ＶＳ１が満たされている。また、ｐチャネルＭＯＳＦＥＴ１０５、１０６のソースは、電源線ＶＤＤ（ＶＤＤ≧ＶＤ１）に接続され、ｎチャネルＭＯＳＦＥＴ１０７、１０８のソースは電源線ＶＳＳ（ＶＳＳ≦ＶＳ１）に接続されている。これら電源線は半導体集積回路の外部電源に接続されている。また、ｐチャネルＭＯＳＦＥＴ１０５、１０６それぞれのドレインは互いに相手のゲートに接続され、同様にｎチャネルＭＯＳＦＥＴ１０７、１０８それぞれのドレインも互いに相手のゲートに接続されている。それぞれの交差ラッチの出力２０Ｃ、２０Ｄ、２０Ｅ、２０Ｆにはレベル変換された相補出力が得られる。
【００４０】
本レベル変換回路によると、入力端子２０Ａ、２０Ｂに入力される論理回路の論理レベルであるＶＤ１、ＶＳ１は、次のようにしてレベル変換が行なわれる。
【００４１】
２０ＡがＶＳ１からＶＤ１へ、２０ＢがＶＤ１からＶＳ１へ変化する場合について説明する。ｎチャネルＭＯＳＦＥＴ１０３はｐチャネル交差ラッチ内のＭＯＳＦＥＴ１０５のドレインがＶＤ１になるまではオン状態であるため、２０ＡがＶＳ１からＶＤ１へ変化すると、ｐチャネル交差ラッチ内のＭＯＳＦＥＴ１０５のドレインもＶＤ１に向かって変化する。一方、ｎチャネルＭＯＳＦＥＴ１０４はオフ状態であったが、２０ＢがＶＤ１からＶＳ１に変化するためオン状態となり、その結果ｐチャネル交差ラッチ内のＭＯＳＦＥＴ１０６のドレインはＶＳ１に向かって変化する。
【００４２】
やがて、ＭＯＳＦＥＴ１０５のドレイン電圧がＶＤ１近傍の値に上昇することにより、ＭＯＳＦＥＴ１０３はオフ状態となり、論理回路内バッファ回路と分離されるため最終的には出力２０Ｃは交差ラッチの電源電圧であるＶＤＤまで上昇する。さらに、ＭＯＳＦＥＴ１０４はオン状態であるため、ＭＯＳＦＥＴ１０６のドレイン電圧である２０ＤはＶＳ１となる。
【００４３】
従って、ゲート接地構成のｎチャネルＭＯＳＦＥＴ１０３、１０４とｐチャネルＭＯＳＦＥＴ１０５、１０６によるｐチャネル交差ラッチとを用いることにより、論理レベルＶＤ１、ＶＳ１からＶＤＤ、ＶＳ１へのレベル変換が行なわれたことになる。このときＭＯＳＦＥＴ１０６はオフ状態であるため、ＭＯＳＦＥＴ１０６を介した消費電流は殆どなく、またＭＯＳＦＥＴ１０５を介した消費電流はゲート接地ｎチャネルＭＯＳＦＥＴ１０３がオフ状態であるため、非常に小さい値となり、スタティックな消費電力は殆どゼロとなる。
【００４４】
ここでは、ゲート接地構成のｎチャネルＭＯＳＦＥＴ１０３、１０４とｐチャネルＭＯＳＦＥＴ１０５、１０６による交差ラッチ側でのレベル変換を説明したが、同時にゲート接地構成のｐチャネルＭＯＳＦＥＴ１０１、１０２とｎチャネルＭＯＳＦＥＴ１０７、１０８による交差ラッチ側でも同様の機能により論理レベルＶＤ１、ＶＳ１からＶＤ１、ＶＳＳへのレベル変換が行なわれ、２０ＥはＶＤ１、２０ＦはＶＳＳとなる。
【００４５】
このように、低電圧動作の論理回路の出力及びその論理的反転出力をゲート接地回路を介して各交差ラッチに導くことにより、各交差ラッチを構成する２つのＦＥＴを相補入力によって駆動することが可能となり、交差ラッチの利得特性を高めることが可能となる。ゲート接地回路を構成するｐチャネルＭＯＳＦＥＴ１０１と１０２は互いに相補動作し、またゲート接地回路を構成するｎチャネルＭＯＳＦＥＴ１０３と１０４も互いに相補動作するので、回路の動作マージンを大きくすることが可能となり、それらＦＥＴの素子特性に対する制限が緩やかになる。
【００４６】
上述したように、ＶＤＤ、ＶＳ１にレベル変換された相補出力２０Ｃ、２０Ｄ及びＶＤ１、ＶＳＳへのレベル変換が行なわれた相補出力２０Ｅ、２０Ｆが得られる。そこで、２０Ｃと２０Ｅは論理的には同一であるので２０ＣをｐチャネルＭＯＳＦＥＴ２０１のゲートに、２０ＥをｎチャネルＭＯＳＦＥＴ２０３のゲートに入力することにより、出力端子２０ＧにＶＤＤまたはＶＳＳの論理レベルを出力することができ、レベル変換が行なわれる。
【００４７】
また、同様に、２０ＤをｐチャネルＭＯＳＦＥＴ２０２のゲートに、２０ＦをｎチャネルＭＯＳＦＥＴ２０４のゲートに入力することにより、２０Ｈからは出力端子２０Ｇの論理反転出力が得られる。
【００４８】
よって、ＶＤＤとＶＳＳの差分に応じたより大きな論理振幅を得ることが可能となる。
【００４９】
ここで、ＭＯＳＦＥＴ２０３、２０４の動作を見てみる。ＭＯＳＦＥＴ２０３、２０４のゲートは２０Ｅ、２０Ｆに接続されている。レベル変換後の２０Ｅ、２０Ｆの電圧はＶＤ１またはＶＳＳである。ＭＯＳＦＥＴ２０１と２０３、ＭＯＳＦＥＴ２０２と２０４で構成される出力回路はＶＤＤ、ＶＳＳを電源電圧とする回路でありながら、ＭＯＳＦＥＴ２０３、２０４に入力される信号はＶＤ１と低レベルである。このため、これらの出力回路は出力２０Ｇ、２０ＨをＶＤＤからＶＳＳへ放電する速度が遅い。これが、図１３における図１２のレベル変換回路の動作をシミュレーションした結果で、ＶＤ１が０．６Ｖ以下になると動作速度が急激に遅くなる原因である。
【００５０】
ＭＯＳＦＥＴ３０１、３０２で構成される第３の交差ラッチがこの問題を解決する。
【００５１】
上述した動作説明で、レベル変換後それぞれ２０ＣはＶＤＤ、２０ＤはＶＳ１、２０ＥはＶＤ１、２０ＦはＶＳＳとなる。ＭＯＳＦＥＴ２０１のゲートにはＶＤＤが、ＭＯＳＦＥＴ２０３の入力にはＶＤ１が入力し、出力端子２０ＧをＶＳＳに向けて放電する。しかし、この動作は遅い。一方、ＭＯＳＦＥＴ２０２のゲートにはＶＳ１が、ＭＯＳＦＥＴ２０４のゲートにはＶＳＳが入力し、出力端子２０ＨをＶＤＤに向けて充電する。ＭＯＳＦＥＴ２０２のゲートの入力電圧がＶＳ１と低電圧なので、この充電動作は高速に行われる。論理回路用電源電圧ＶＤ１、ＶＳ１が低くなるほど高速である。
【００５２】
出力端子２０Ｈの電圧がＭＯＳＦＥＴ３０１のゲートに、出力端子２０Ｇの電圧がＭＯＳＦＥＴ３０２のゲートにそれぞれ入力される。出力端子２０ＨはＶＳＳからＶＤＤに向けて高速に充電されるから、高いゲート電圧が入力されるＭＯＳＦＥＴ３０１は低抵抗で動作し、ドレインが接続された出力端子を高速に放電する。ＭＯＳＦＥＴ２０３のみで放電する場合に比べ、ＭＯＳＦＥＴ３０１が付加されることにより、出力端子２０Ｇは高速に放電される。
【００５３】
また、論理回路の出力が逆の場合も同様に説明できる。
【００５４】
図２は、本発明の第２の実施形態に係わるレベル変換回路を示す図である。
【００５５】
ゲート接地回路とそれらに接続する交差ラッチは図１と同様である。出力回路にＰチャネルＭＯＳＦＥＴ３０３、３０４で構成されるＰチャネル交差ラッチがさらに付加される。ＰチャネルＭＯＳＦＥＴ３０３のドレインは出力端子２０Ｇに、３０４のドレインは出力端子２０Ｈにそれぞれ接続し、それぞれのゲートは互いに相手のドレインに接続し、それぞれのソースは第１の電源電圧に接続される。
【００５６】
第２の実施形態は、論理回路の電源電圧が例えば、ＶＤ１＝１．７５Ｖ、ＶＳ１＝１．２５Ｖのようにそれほど低くない電圧をＶＤＤ＝３Ｖに変換するときに有効である。ＭＯＳＦＥＴ２０１、２０２のゲート電圧ＶＳ１が図１のＶＳＳから本例の１．２５Ｖと高くなると、出力端子２０Ｇ、２０ＨをＶＳＳからＶＤＤへ充電する速度が遅くなる。このとき、ＭＯＳＦＥＴ３０３、３０４で構成されるＰチャネル交差ラッチにより、充電を高速化するものである。
【００５７】
図１、図２に関わる本発明の回路に関して具体的に説明する。
【００５８】
ここでは、０．２５μｍＣＭＯＳプロセスを前提とした検討結果を述べる。まず、電源電圧としＶＤＤ、ＶＤ１、ＶＳ１、ＶＳＳをそれぞれ３Ｖ、０．５Ｖ、０Ｖ、０Ｖとする。内部論理回路の実効的電源電圧ＶＤ１−ＶＳ１は０．５Ｖであり、従って０．５Ｖの論理振幅を３Ｖに変換するものとする。ここで、論理回路の出力をＣＭＯＳインバータ出力としてそのｐチャネルＭＯＳＦＥＴのゲート幅を１２０μｍ、ｎチャネルＭＯＳＦＥＴのゲート幅を６０μｍとし、このインバータ回路出力のレベル変換を行なうものとする。
【００５９】
まずゲート接地ｐチャネルＭＯＳＦＥＴ１０１、１０２のゲート幅として３０μｍ、同じくｎチャネルＭＯＳＦＥＴ１０３、１０４のゲート幅として１５μｍとし、また交差ラッチ内のｐチャネルＭＯＳＦＥＴ１０５、１０６のゲート幅は６μｍ、ｎチャネルＭＯＳＦＥＴ１０７、１０８のゲート幅は３μｍ、図１の出力回路内のＰチャネルＭＯＳＦＥＴ２０１、２０２のゲート幅はそれぞれ６μｍ、ｎチャネルＭＯＳＦＥＴ２０３、２０４、３０１、３０２のゲート幅はそれぞれ３μｍで、さらに図２の出力回路バッファ内のｐチャネルＭＯＳＦＥＴ３０３、３０４のゲート幅は６μｍである。尚、検討の際のＦＥＴの閾値電圧の設計中心は、ＭＯＳＦＥＴ１０１〜１０４については、ｐチャネルの場合はＶｔｐ１＝０Ｖ、ｎチャネルの場合はＶｔｎ１＝０．Ｖ）とし、他のＭＯＳＦＥＴ１０５〜１０８、ＭＯＳＦＥＴ２０１〜２０４、およびＭＯＳＦＥＴ３０１〜３０４は３Ｖ電源におけるリーク電流を減らす目的で絶対値としてやや大きい値（Ｖｔｐ２＝−０．５Ｖ、Ｖｔｎ２＝０．５Ｖ）とした。
【００６０】
電源電圧ＶＤＤ、ＶＳＳと論理回路の電源電圧ＶＤ１、ＶＳ１をパラメータとし動作検討を行なった。この際、図１、２に示すように、交差ラッチにおけるデータ反転を高速に行うためにゲート接地ＭＯＳＦＥＴ１０１〜１０４の基板電位（ウェル電位）をゲート電位と同一にしている。これは、ゲート接地のＭＯＳＦＥＴ１０１〜１０４をよりオフ状態になりやすいようにするためであり、実際にはＣＭＯＳプロセスにおけるＭＯＳＦＥＴのウエル電位もしくはＳＯＩプロセスにおけるＭＯＳＦＥＴのボディ電位は、ゲート電位と同一にすることを意味する。
【００６１】
これにより、小さな素子サイズで、交差ラッチを駆動するゲート接地回路の駆動能力を高めることができ、またｐチャネルＭＯＳＦＥＴ１０１、１０２を同一のｎウェルに形成でき、同様にｎチャネルＭＯＳＦＥＴ１０３、１０４も同一のｐウェルに形成できることから、回路面積の縮小を図ることが可能となる。
【００６２】
電源電圧ＶＤＤを２Ｖから３．３Ｖまで、内部論理回路の電源電圧ＶＤ１を０．２Ｖから１．５Ｖまで変え、動作速度をシミュレーションした。図３にその結果を示す。内部論理回路の電源電圧ＶＤ１が０．２Ｖと０．３Ｖでは動作しなかったが、それ以外の広い範囲で高速で安定に動作していることを確認した。特に、従来例では動作しなかったか、動作しても低速であったＶＤ１が０．５Ｖ近辺でも高速に動作する。
【００６３】
また、電源電圧に関しても上記にとどまらず、ＶＤＤ＝３Ｖ、ＶＤ１＝１．７５Ｖ、ＶＳ１＝１．２５Ｖ、ＶＳＳ＝０Ｖの場合に関しても検討を行い、問題なく動作することを確認した。
【００６４】
図１、図２の回路はいずれも一つの例であり、例えば１）電源電圧に関してもＶＤＤ≧ＶＤ１＞ＶＳ１≧ＶＳＳを満たせばよく、また２）出力回路として単相出力とする、３）あるいは本回路を入出力回路に適用する、４）ゲート接地回路に於けるウエル電位あるいはボディ電位をソース電位と等しくする、等の種々の構成を用いることができる。
【００６５】
また、各ＦＥＴとしては絶縁ゲート型のものを用いれば良く、ＭＯＳに限らず、ＭＩＳ型のＦＥＴを用いても良いことはもちろんである。
【００６６】
【発明の効果】
以上詳述したように、本発明の半導体集積回路によれば、相補入力のゲート接地回路を用いて交差ラッチを駆動するように構成することにより、交差ラッチの利得特性を高め、交差ラッチによる出力大振幅化を実現し回路の低消費電力化を図れる。また相補入力とすることにより回路マージンの増大を図り、素子特性に対する制限の緩やかなレベル変換回路を実現できる。
【００６７】
さらに、相補の出力回路間に交差ラッチを付加することにより、低電圧で駆動されていた出力回路を高電圧で駆動することができ、高速なレベル変換回路を実現できる。
【００６８】
これにより、０．５Ｖ程度の電源電圧で動作する論理回路の出力を、３Ｖ程度の電源電圧で動作する記憶回路あるいは入出力回路に入力するための、低消費電力で高速に動作するレベル変換回路を実現できる。
【図面の簡単な説明】
【図１】  本発明の第１実施形態に係わる半導体集積回路で用いられるレベル変換回路を示す回路図。
【図２】  本発明の第２実施形態に係わる半導体集積回路で用いられるレベル変換回路を示す回路図。
【図３】  第１の実施形態のレベル変換回路の動作シミュレーション結果を示す図。
【図４】  複数の電源を供給する従来の半導体集積回路とその電源系の構成を示すブロック図。
【図５】  低電圧で動作する論理回路を有し複数の電源を供給する従来の半導体集積回路とその電源系の構成を示すブロック図。
【図６】  低電圧で動作する論理回路を有し複数の電源を供給する従来の半導体集積回路とその電源系の構成を示すブロック図。
【図７】  ＣＭＯＳインバータを用いた従来のレベル変換回路の回路図。
【図８】  交差ラッチを用いた従来のレベル変換回路の回路図。
【図９】  図８のレベル変換回路の動作シミュレーション結果を示す図。
【図１０】  動作シミュレーションを実行した回路を示す図。
【図１１】  動作シミュレーションでの動作速度の定義を示す図。
【図１２】  （先願）相補型の信号を入力する、改良された交差ラッチを用いたレベル変換回路の回路図。
【図１３】  図１２のレベル変換回路の動作シミュレーション結果を示す図。
【符号の説明】
100  レベル変換回路
101,102,105,106,201,202,303,304  ｐチャネルＭＯＳＦＥＴ
103,104,107,108,203,204,301,302  ｎチャネルＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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