(57)【特許請求の範囲】
【請求項１】
マスタースライス方式の半導体集積回路において、
半導体チップ上の内部コア領域に交互に配置された順序回路セルと組合せ回路セルと、
前記内部コア領域を均等な大きさになるように分割した分割領域毎に多相クロック信号から選択されたクロック信号を分配する、ツリー状に接続された複数のマルチプレクサとを有し、
前記複数のマルチプレクサは、前記半導体チップに前記多相クロック信号が入力される入力端子から各分割領域内の前記順序回路セルまでの配線長が互いに等しくなるように配置され接続されることを特徴とする半導体集積回路。
【請求項２】
順序回路セルを含む半導体集積回路において、内部コア領域を均等な大きさになるように分割した分割領域毎に多相クロック信号から選択されたクロック信号を分配する、ツリー状に接続された複数のマルチプレクサを有し、前記複数のマルチプレクサは、前記半導体集積回路に前記多相クロック信号が入力される入力端子から各分割領域内の前記順序回路セルまでの間のクロック信号の配線長が互いに等しくなるように配置されていることを特徴とする半導体集積回路。
【請求項３】
異なる場所に配置された複数の順序回路セルと、
多相クロック信号から選択されたクロック信号を前記複数の順序回路セルの各々に分配するように、ツリー状に接続された複数のマルチプレクサとを備え、
前記複数のマルチプレクサは、前記多相クロック信号が入力される入力端子から前記複数の順序回路セルの各々までの間の前記クロック信号の配線長が互いに等しくなるように配置されていることを特徴とする半導体集積回路。
【請求項４】
請求項１乃至３のいずれか一項に記載の半導体集積回路において、
前記順序回路セルは、
前記多相クロック信号が入力されるクロック入力部の初段に配置される第１の論理ゲート素子と、
この第１の論理ゲート素子の直後に配置される第２の論理ゲート素子とを備え、
使用する順序回路セルについては前記第１の論理ゲート素子の出力端子と前記第２の論理ゲート素子の入力端子間を配線して接続し、
使用しない順序回路セルについては前記第１の論理ゲート素子の出力端子と前記第２の論理ゲート素子の入力端子間を未配線として、前記第２の論理ゲート素子の入力端子を電源又は接地と接続されていることを特徴とする半導体集積回路。
【請求項５】
請求項１乃至３のいずれか一項に記載の半導体集積回路において、
前記順序回路セルは、
前記多相クロック信号が入力されるクロック入力部の初段に配置され、前記多相クロック信号に応じて出力電位が決まる第１の状態と前記多相クロック信号に関係なく出力電位が一定となる第２の状態とをイネーブル信号によって選択可能な第１の論理ゲート素子と、
入力端子が前記第１の論理ゲート素子の出力端子と接続される第２の論理ゲート素子とを備え、
使用する順序回路セルについては前記第１の論理ゲート素子が前記第１の状態となるよう前記イネーブル信号を設定し、
使用しない順序回路セルについては前記第１の論理ゲート素子が前記第２の状態となるよう前記イネーブル信号を設定することを特徴とする半導体集積回路。
【請求項６】
請求項１乃至３のいずれか一項に記載半導体集積回路において、
前記複数のマルチプレサの中の１つのマルチプレサにより前記多相クロック信号が分配される前記分割領域内に配置された前記順序回路セル、又は前記１つのマルチプレサから他のマルチプレサを介して前記多相クロック信号が分配される前記分割領域内に配置された前記順序回路セルが使用されない場合に、前記１つのマルチプレサの出力を抑止することを特徴とする半導体集積回路。
【請求項７】
マスタースライス方式の半導体集積回路のレイアウト方法において、
半導体チップ上の内部コア領域に順序回路セルと組合せ回路セルとを配置する手順と、
前記内部コア領域を均等な大きさになるように分割した分割領域毎に多相クロック信号から選択されたクロック信号を分配する複数のマルチプレクサをツリー状に配置して接続する手順とを有し、
前記半導体チップに前記多相クロック信号が入力される入力端子から各分割領域内の前記順序回路セルまでの配線長が互いに等しくなるように、前記複数のマルチプレクサは配置され接続されていることを特徴とする半導体集積回路のレイアウト方法。
【請求項８】
半導体チップ上の内部コア領域に順序回路セルを配置する手順と、
内部コア領域を均等な大きさになるように分割した分割領域毎に多相クロック信号から選択されたクロック信号を分配する複数のマルチプレクサをツリー状に配置して接続する手順を有し、
前記半導体チップに前記多相クロック信号が入力される入力端子から各分割領域内の前記順序回路セルまでの間のクロック信号の配線長が互いに等しくなるように前記複数のマルチプレクサは、配置され、接続されていることを特徴とする半導体集積回路のレイアウト方法。
【請求項９】
請求項７又は８に記載の半導体集積回路のレイアウト方法において、
前記順序回路セルは、前記多相クロック信号が入力されるクロック入力部の初段に配置される第１の論理ゲート素子と、この第１の論理ゲート素子の直後に配置される第２の論理ゲート素子との間が未配線のまま形成され、
使用する順序回路セルについては前記第１の論理ゲート素子の出力端子と前記第２の論理ゲート素子の入力端子間が配置配線工程で接続され、
使用しない順序回路セルについては前記第１の論理ゲート素子の出力端子と前記第２の論理ゲート素子の入力端子間を未配線のままとして、前記第２の論理ゲート素子の入力端子が電源又は接地と配置配線工程で配線され接続されることを特徴とする半導体集積回路のレイアウト方法。
【請求項１０】
請求項７又は８に記載の半導体集積回路のレイアウト方法において、
前記順序回路セルは、前記多相クロック信号が入力されるクロック入力部の初段に配置され、前記多相クロック信号に応じて出力電位が決まる第１の状態と前記多相クロック信号に関係なく出力電位が一定となる第２の状態とをイネーブル信号によって選択可能な第１の論理ゲート素子と、入力端子が前記第１の論理ゲート素子の出力端子と接続される第２の論理ゲート素子とを備え
使用する順序回路セルについては前記第１の論理ゲート素子が前記第１の状態となるように前記イネーブル信号の値が配置配線工程で設定され、
使用しない順序回路セルについては前記第１の論理ゲート素子が前記第２の状態となるように前記イネーブル信号の値が配置配線工程で設定されることを特徴とする半導体集積回路のレイアウト方法。
【請求項１１】
請求項７又は８に記載の半導体集積回路のレイアウト方法において、
前記複数のマルチプレクサの中の１つのマルチプレクサにより前記多相クロック信号が分配される前記分割領域内に配置された前記順序回路セル、又は前記１つのマルチプレクサから他のマルチプレクサを介して前記多相クロック信号が分配される前記分割領域内に配置された前記順序回路セルが使用されない場合に、前記１つのマルチプレクサの出力を抑止することを特徴とする半導体集積回路のレイアウト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、配線工程を除く工程まで共通に形成され、配線工程のみを変えることによって各種論理回路が構成されるマスタースライス方式の半導体集積回路に関するものである。
【０００２】
【従来の技術】
従来、短時間でＬＳＩ等の半導体集積回路を設計する技術としてセミカスタム設計手法がある。特に、この手法には、論理ゲート、フリップフロップ等の基本レベルの機能を有するセルを作り込んだマスタスライスを予め作成しておき、その後は利用者が個別に与えられた論理回路に従って配線パターンを決定して所望の半導体集積回路を実現していくマスタースライス方式がある。
【０００３】
図１５（ａ）は従来のマスタースライス方式の半導体集積回路のチップ構造を示す平面図、図１５（ｂ）は図１５（ａ）の半導体集積回路のトランジスタセルを拡大した平面図である。従来のマスタースライス方式の半導体集積回路１０１は、図１５（ｂ）のような構造を有する同一デイメンジョンのトランジスタセル１０２をチップ上に行列的に配置したアレイ構造をしている。図１５（ｂ）において、１０３はゲート電極、１０４は拡散層である。
【０００４】
また、従来のマスタースライス方式の半導体集積回路において、チップ上の各回路へのクロック信号の分配は、クロックツリーと呼ばれるクロックバッファのツリー構造によって分配されている。図１６は従来のマスタースライス方式の半導体集積回路におけるクロック分配方法を示す平面図である。
【０００５】
クロックバッファのツリー構造は、中央の第１のクロックバッファ１０５から複数の第２のクロックバッファ１０６へクロック信号ＣＬＫを分配し、第２のクロックバッファ１０６から複数の第３のクロックバッファ１０７へクロック信号ＣＬＫを分配して、さらに第３のクロックバッファ１０７から例えばフリップフロップ等の回路１０８へクロック信号ＣＬＫを分配している。順序回路や組合せ回路はチップ上に自由に配置され、クロック相数も必要に応じて前記ツリー構造で分配される。
【０００６】
他のマスタースライス方式の半導体集積回路としては、特開平６−１８８３９７号公報に開示されたものがある。図１７は特開平６−１８８３９７号公報に開示されたマスタースライス方式の半導体集積回路のチップ構造を示す平面図である。この半導体集積回路２０１は、チップ上に基本セルを行列的に配置した内部コア領域Ａを設け、さらに順序回路専用のセル領域Ｃを設けることで、内部コア領域Ａが複数の基本セル領域Ｄに分割された構造を有している。順序回路専用セル領域Ｃには、高駆動クロックバッファが作り込まれると共に、各基本セルが最短距離で接続可能な位置に隣接して作り込まれる。また、順序回路以外の組合せ回路などは基本セル領域Ｄ内の領域Ｅに配置される。
【０００７】
【発明が解決しようとする課題】
図１５、図１６に示したマスタースライス方式の半導体集積回路では、順序回路がランダムに配置されるため、各クロックバッファに接続される順序回路の数やクロックバッファから順序回路までの配線長が異なり、各クロックバッファの負荷容量や各順序回路までの配線抵抗が不均一な状態になっていた。このため、従来の半導体集積回路では、各順序回路間のクロックスキューが大きいという問題点があった。特に、大きなマクロなどがある場合、クロック配線がマクロ領域を迂回することになるため、前記不均一な状態はより顕著となる。また、各セルのトランジスタデイメンジョンが同じであるため、順序回路のクロックゲート部のゲート容量がセルベース用のブロックに比べて大きく、消費電力の増加を招いているという問題点があった。
【０００８】
一方、図１７に示したマスタースライス方式の半導体集積回路では、順序回路をクロックドライバ近傍の専用領域に固めて配置しているだけであり、順序回路の数が増えれば、その面積が増大し、結果として最も近傍の順序回路と最も遠い順序回路間の距離は離れ、配線抵抗による影響が大きくなるため、各順序回路間のクロックスキューが大きくなるという問題点があった。特に、回路全体の順序回路規模が大きくなるほど、クロックスキューは増大する。また、カスタム設計で予め順序回路個数が分かっている場合であれば、各クロックバッファに均等に順序回路を割り付けることが可能であるが、ゲートアレイのようなセミカスタム設計に図１７の構成を適用しようとした場合、各クロックバッファに均等に順序回路を割り付けることは難しく、逆にマージンを見込んで余分に順序回路を割り付けておくと、クロックバッファの負荷容量（配線容量とゲート容量）が増加して、消費電力が増加するという問題点があった。また、多相クロックに対応しようとすると、順序回路専用領域の設定が困難になり、更に消費電力の無駄が大きくなる。
【０００９】
本発明は、上記課題を解決するためになされたもので、多相クロックに対応することができ、回路間のクロックスキューを低減することができるマスタースライス方式の半導体集積回路を提供することを目的とする。
また、本発明は、消費電力を低減することができるマスタースライス方式の半導体集積回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の半導体集積回路は、半導体チップ上の内部コア領域に交互に配置された順序回路セル（２）と組合せ回路セル（３）と、前記内部コア領域を均等に分割した分割領域毎に多相クロック信号を選択的に分配する、ツリー状に接続された複数の選択駆動素子（ＭＣ１０１〜ＭＣ１０８，ＭＣ２０１〜ＭＣ２１６，ＭＣ３０１〜ＭＣ３１６）とを有し、前記複数の選択駆動素子は、前記半導体チップに前記多相クロック信号が入力される入力端子から各分割領域内の前記順序回路セルまでの間が互いに等負荷・等配線長となるように配置され接続されるものである。
また、本発明の半導体集積回路の１構成例において、前記順序回路セルは、前記多相クロック信号が入力されるクロック入力部の初段に配置される第１の論理ゲート素子（ＩＮＶ２）と、この第１の論理ゲート素子の直後に配置される第２の論理ゲート素子（ＩＮＶ３）とを備え、使用する順序回路セルについては前記第１の論理ゲート素子の出力端子と前記第２の論理ゲート素子の入力端子間を配線接続し、使用しない順序回路セルについては前記第１の論理ゲート素子の出力端子と前記第２の論理ゲート素子の入力端子間を未配線として、前記第２の論理ゲート素子の入力端子を電源又は接地と接続するものである。
また、本発明の半導体集積回路の１構成例において、前記順序回路セルは、前記多相クロック信号が入力されるクロック入力部の初段に配置され、前記多相クロック信号に応じて出力電位が決まる第１の状態と前記多相クロック信号に関係なく出力電位が一定となる第２の状態とをイネーブル信号によって選択可能な第１の論理ゲート素子（ＮＡＮＤ１）と、入力端子が前記第１の論理ゲート素子の出力端子と接続される第２の論理ゲート素子（ＩＮＶ３）とを備え、使用する順序回路セルについては前記第１の論理ゲート素子が前記第１の状態となるよう前記イネーブル信号を設定し、使用しない順序回路セルについては前記第１の論理ゲート素子が前記第２の状態となるよう前記イネーブル信号を設定するものである。
また、本発明の半導体集積回路の１構成例において、前記複数の選択駆動素子の中の１つの選択駆動素子により前記多相クロック信号が分配される前記分割領域内に配置された前記順序回路セル、又は前記１つの選択駆動素子から他の選択駆動素子を介して前記多相クロック信号が分配される前記分割領域内に配置された前記順序回路セルが使用されない場合に、前記１つの選択駆動素子の出力を抑止するように構成できる。
【００１１】
また、本発明の半導体集積回路のレイアウト方法は、半導体チップ上の内部コア領域に順序回路セルと組合せ回路セルとを配置する手順と、前記内部コア領域を均等に分割した分割領域毎に多相クロック信号を選択的に分配する複数の選択駆動素子をツリー状に配置して接続する手順とを有し、前記半導体チップに前記多相クロック信号が入力される入力端子から各分割領域内の前記順序回路セルまでの間が互いに等負荷・等配線長となるように、前記複数の選択駆動素子を配置して接続するようにしたものである。
また、本発明の半導体集積回路のレイアウト方法の１構成例において、前記順序回路セルは、前記多相クロック信号が入力されるクロック入力部の初段に配置される第１の論理ゲート素子と、この第１の論理ゲート素子の直後に配置される第２の論理ゲート素子との間が未配線のまま形成され、使用する順序回路セルについては前記第１の論理ゲート素子の出力端子と前記第２の論理ゲート素子の入力端子間が配置配線工程で接続され、使用しない順序回路セルについては前記第１の論理ゲート素子の出力端子と前記第２の論理ゲート素子の入力端子間を未配線のままとして、前記第２の論理ゲート素子の入力端子が電源又は接地と配置配線工程で配線接続されるようにしたものである。
また、本発明の半導体集積回路のレイアウト方法の１構成例において、前記順序回路セルは、前記多相クロック信号が入力されるクロック入力部の初段に配置され、前記多相クロック信号に応じて出力電位が決まる第１の状態と前記多相クロック信号に関係なく出力電位が一定となる第２の状態とをイネーブル信号によって選択可能な第１の論理ゲート素子と、入力端子が前記第１の論理ゲート素子の出力端子と接続される第２の論理ゲート素子とを備え使用する順序回路セルについては前記第１の論理ゲート素子が前記第１の状態となるように前記イネーブル信号の値が配置配線工程で設定され、使用しない順序回路セルについては前記第１の論理ゲート素子が前記第２の状態となるように前記イネーブル信号の値が配置配線工程で設定されるようにしたものである。
また、本発明の半導体集積回路のレイアウト方法の１構成例において、前記複数の選択駆動素子の中の１つの選択駆動素子により前記多相クロック信号が分配される前記分割領域内に配置された前記順序回路セル、又は前記１つの選択駆動素子から他の選択駆動素子を介して前記多相クロック信号が分配される前記分割領域内に配置された前記順序回路セルが使用されない場合に、前記１つの選択駆動素子の出力を抑止するように構成できる。
【００１２】
【発明の実施の形態】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は本発明の第１の実施の形態に係るマスタースライス方式の半導体集積回路のチップ構造を示す平面図である。本実施の形態のマスタースライス方式の半導体集積回路１では、出力が現在の入力のみでは定まらず入力の過去の履歴に依存する順序回路（Sequential Circuit）セル２と、出力が現在の入力のみに依存して定められる組合せ回路（Combinational Circuit）セル３とが半導体チップ上の内部コア領域内に交互に配置されている。
【００１３】
さらに、本実施の形態では、図１に示すように、内部コア領域は、ほぼ均等な大きさの１６個の分割領域Ａｒｅａ１，Ａｒｅａ２，Ａｒｅａ３，Ａｒｅａ４，Ａｒｅａ５，Ａｒｅａ６，Ａｒｅａ７，Ａｒｅａ８，Ａｒｅａ９，Ａｒｅａ１０，Ａｒｅａ１１，Ａｒｅａ１２，Ａｒｅａ１３，Ａｒｅａ１４，Ａｒｅａ１５，Ａｒｅａ１６に分割されている。
【００１４】
そして、各分割領域Ａｒｅａ１〜Ａｒｅａ１６に多相クロック信号ＣＬＫ＿Ａ，ＣＬＫ＿Ｂ，ＣＬＫ＿Ｃ，ＣＬＫ＿Ｄ，ＣＬＫ＿Ｅ，ＣＬＫ＿Ｆ，ＣＬＫ＿Ｇ，ＣＬＫ＿Ｈを選択的に分配可能にすべく、クロック分配用高駆動マルチプレクサＭＣ１０１〜ＭＣ１０８，ＭＣ２０１〜ＭＣ２１６，ＭＣ３０１〜ＭＣ３１６を用いた等負荷・等配線長のクロックツリー構造が形成されている。マルチプレクサＭＣ１０１〜ＭＣ１０８，ＭＣ２０１〜ＭＣ２１６，ＭＣ３０１〜ＭＣ３１６は、複数の入力の中から何れか１つを選択して出力する。
【００１５】
クロックツリー構造は、各デザインでどの順序回路セル２が使用されるかどうかに依存せず、あらかじめ汎用的に形成される。例えば、図１に示すように、チップの中央部にマルチプレクサＭＣ１０１〜ＭＣ１０８が配置され、４つの分割領域Ａｒｅａ１〜Ａｒｅａ４の中央部にマルチプレクサＭＣ２０１〜ＭＣ２０４が配置され、４つの分割領域Ａｒｅａ５〜Ａｒｅａ８の中央部にマルチプレクサＭＣ２０５〜ＭＣ２０８が配置され、４つの分割領域Ａｒｅａ９〜Ａｒｅａ１２の中央部にマルチプレクサＭＣ２０９〜ＭＣ２１２が配置され、４つの分割領域Ａｒｅａ１３〜Ａｒｅａ１６の中央部にマルチプレクサＭＣ２１３〜ＭＣ２１６が配置される。さらに、分割領域Ａｒｅａ１〜Ａｒｅａ１６の各々の中央部付近にマルチプレクサＭＣ３０１〜ＭＣ３１６が１つずつ配置される。
【００１６】
図２〜図５は前記クロックツリー構造の回路構成を示す回路図である。多相クロック信号ＣＬＫ＿Ａ〜ＣＬＫ＿Ｈは、外部からマルチプレクサＭＣ１０１〜ＭＣ１０８に共通に分配される。マルチプレクサＭＣ１０１〜ＭＣ１０４の各出力はマルチプレクサＭＣ２０１〜ＭＣ２０８に共通に分配され、マルチプレクサＭＣ１０５〜ＭＣ１０８の各出力はマルチプレクサＭＣ２０９〜ＭＣ２１６に共通に分配される。
【００１７】
さらに、マルチプレクサＭＣ２０１，ＭＣ２０２の各出力はマルチプレクサＭＣ３０１，ＭＣ３０２に共通に分配され、マルチプレクサＭＣ２０３，ＭＣ２０４の各出力はマルチプレクサＭＣ３０３，ＭＣ３０４に共通に分配され、マルチプレクサＭＣ２０５，ＭＣ２０６の各出力はマルチプレクサＭＣ３０５，ＭＣ３０６に共通に分配され、マルチプレクサＭＣ２０７，ＭＣ２０８の各出力はマルチプレクサＭＣ３０７，ＭＣ３０８に共通に分配され、マルチプレクサＭＣ２０９，ＭＣ２１０の各出力はマルチプレクサＭＣ３０９，ＭＣ３１０に共通に分配され、マルチプレクサＭＣ２１１，ＭＣ２１２の各出力はマルチプレクサＭＣ３１１，ＭＣ３１２に共通に分配され、マルチプレクサＭＣ２１３，ＭＣ２１４の各出力はマルチプレクサＭＣ３１３，ＭＣ３１４に共通に分配され、マルチプレクサＭＣ２１５，ＭＣ２１６の各出力はマルチプレクサＭＣ３１５，ＭＣ３１６に共通に分配される。
【００１８】
マルチプレクサＭＣ３０１の出力は、分割領域Ａｒｅａ１内の順序回路セル２に分配される。図１では、フリップフロップ（ＦＦ）にマルチプレクサＭＣ３０１の出力が分配されている。同様に、マルチプレクサＭＣ３０２〜ＭＣ３１６の出力は、それぞれ分割領域Ａｒｅａ２〜Ａｒｅａ１６内の順序回路セル２に分配される。
【００１９】
外部からマルチプレクサＭＣ１０１〜ＭＣ１０８に多相クロック信号ＣＬＫ＿Ａ〜ＣＬＫ＿Ｈを供給する各配線は、マルチプレクサＭＣ１０１〜ＭＣ１０８までの配線長が互いに等しくなるように配設される。マルチプレクサＭＣ１０１〜ＭＣ１０８の出力をマルチプレクサＭＣ２０１〜ＭＣ２１６に供給する各配線は、マルチプレクサＭＣ２０１〜ＭＣ２１６までの配線長が互いに等しくなるように配設される。
【００２０】
また、マルチプレクサＭＣ２０１〜ＭＣ２１６の出力をマルチプレクサＭＣ３０１〜ＭＣ３１６に供給する各配線は、マルチプレクサＭＣ３０１〜ＭＣ３１６までの配線長が互いに等しくなるように配設される。さらに、マルチプレクサＭＣ３０１〜ＭＣ３１６の出力を順序回路セル２に供給する各配線は、順序回路セル２までの配線長が互いに等しくなるように配設される。
【００２１】
マルチプレクサＭＣ１０１〜ＭＣ１０８には外部から３つの制御信号Ｓ０，Ｓ１，Ｓ２が与えられ、マルチプレクサＭＣ２０１〜ＭＣ２１６には２つの制御信号Ｓ０，Ｓ１が与えられ、マルチプレクサＭＣ３０１〜ＭＣ３１６には制御信号Ｓ０が与えられる。なお、制御信号の符号をマルチプレクサ毎に変えると、記載に要する図面スペースが大幅に増えるため、図２〜図５では制御信号をＳ０，Ｓ１，Ｓ３の３つのみで表しているが、制御信号Ｓ０，Ｓ１，Ｓ３はマルチプレクサ毎に異なるものである。
【００２２】
次に、本実施の形態の半導体集積回路のクロックツリー構造の動作について説明する。本実施の形態では、マルチプレクサＭＣ１０１〜ＭＣ１０８，ＭＣ２０１〜ＭＣ２１６，ＭＣ３０１〜ＭＣ３１６を通じて各分割領域Ａｒｅａ１〜Ａｒｅａ１６に多相クロック信号ＣＬＫ＿Ａ〜ＣＬＫ＿Ｈを選択的に分配することができる。
【００２３】
図６は、クロック分配用高駆動マルチプレクサＭＣ１０１〜ＭＣ１０８，ＭＣ２０１〜ＭＣ２１６，ＭＣ３０１〜ＭＣ３１６の制御信号Ｓ０，Ｓ１，Ｓ３とチップ上の各分割領域Ａｒｅａ１〜Ａｒｅａ１６に分配されるクロック信号との関係を示す図である。ただし、図６では、マルチプレクサＭＣ１０１〜ＭＣ１０４，ＭＣ２０１〜ＭＣ２０４，ＭＣ３０１〜ＭＣ３０４の制御信号Ｓ０，Ｓ１，Ｓ３と分割領域Ａｒｅａ１〜Ａｒｅａ４に分配されるクロック信号についてのみ記載している。
【００２４】
マルチプレクサＭＣ１０１〜ＭＣ１０８は、制御信号Ｓ０，Ｓ１，Ｓ３が「０００」のときクロック信号ＣＬＫ＿Ａを選択して出力する。同様に、マルチプレクサＭＣ１０１〜ＭＣ１０８は、制御信号Ｓ０，Ｓ１，Ｓ３が「００１」のときＣＬＫ＿Ｂ、「０１０」のときＣＬＫ＿Ｃ、「０１１」のときＣＬＫ＿Ｄ、「１００」のときＣＬＫ＿Ｅ、「１０１」のときＣＬＫ＿Ｆ、「１１０」のときＣＬＫ＿Ｇ、「１１１」のときＣＬＫ＿Ｈを選択して出力する。
【００２５】
ＭＣ２０１〜ＭＣ２１６は、制御信号Ｓ０，Ｓ１が「００」のとき１番目の入力（例えばＭＣ２０１の場合、ＭＣ１０１の出力）を選択して出力する。同様に、ＭＣ２０１〜ＭＣ２１６は、制御信号Ｓ０，Ｓ１が「０１」のとき２番目の入力（ＭＣ２０１の場合、ＭＣ１０２の出力）、「１０」のとき３番目の入力（ＭＣ２０１の場合、ＭＣ１０３の出力）、「１１」のとき４番目の入力（ＭＣ２０１の場合、ＭＣ１０４の出力）を選択して出力する。
【００２６】
ＭＣ３０１〜ＭＣ３１６は、制御信号Ｓ０が「０」のとき１番目の入力（例えばＭＣ３０１の場合、ＭＣ２０１の出力）を選択して出力し、制御信号Ｓ０が「１」のとき２番目の入力（ＭＣ３０１の場合、ＭＣ２０２の出力）を選択して出力する。
【００２７】
したがって、図６のように各マルチプレクサＭＣ１０１〜ＭＣ１０４，ＭＣ２０１〜ＭＣ２０４，ＭＣ３０１〜ＭＣ３０４の制御信号Ｓ０，Ｓ１，Ｓ３の値を設定すれば、分割領域Ａｒｅａ１，Ａｒｅａ２にクロック信号ＣＬＫ＿Ａ又はＣＬＫ＿Ｂ、分割領域Ａｒｅａ３，Ａｒｅａ４にクロック信号ＣＬＫ＿Ｃ又はＣＬＫ＿Ｄを選択的に分配することができる。その他のマルチプレクサＭＣ１０５〜ＭＣ１０８，ＭＣ２０５〜ＭＣ２１６，ＭＣ３０５〜ＭＣ３１６についても同様の制御が可能であり、分割領域Ａｒｅａ５〜Ａｒｅａ１６に多相クロック信号ＣＬＫ＿Ａ〜ＣＬＫ＿Ｈを選択的に分配することができる。
【００２８】
なお、多相クロック信号ＣＬＫ＿Ａ〜ＣＬＫ＿Ｈのうちどのクロック信号をどの分割領域に分配するかは、半導体集積回路の仕様によって決まる。そして、制御信号Ｓ０，Ｓ１，Ｓ３の設定は、チップ上に順序回路セル２及び組合せ回路セル３を形成した後の配線工程時にて行われる。すなわち、値を「１」に設定する制御信号については電源につなぐ配線パターンを形成し、値を「０」に設定する制御信号については接地につなぐ配線パターンを形成すればよい。
【００２９】
次に、未使用の余剰順序回路セル２の処理について説明する。図７（ａ）は順序回路セル２の１構成例を示す回路図、図７（ｂ）は図７（ａ）の順序回路セル２の回路記号を示す図である。図７に示す順序回路セル２はＤ型フリップフロップであり、インバータＩＮＶ１〜ＩＮＶ８と、トランスミッションゲートＴＧ１〜ＴＧ４とから構成される。
【００３０】
本実施の形態では、チップ上に順序回路セル２及び組合せ回路セル３を形成する段階では、各順序回路セル２のクロック入力部の初段ゲート（インバータＩＮＶ２）の出力端子と、その後段ゲート（インバータＩＮＶ３）の入力端子との間を未配線（図７（ａ）の破線部）としておく。
【００３１】
各順序回路セル２を使用するか否かは半導体集積回路の仕様により異なる。使用する順序回路セル２については、配置配線工程で、クロック入力部の初段ゲートＩＮＶ２の出力端子と後段ゲートＩＮＶ３の入力端子間をつなぐ配線パターンを形成する。一方、使用しない順序回路セル２については、クロック入力部の初段ゲートＩＮＶ２の出力端子と後段ゲートＩＮＶ３の入力端子間を未配線のままとし、後段ゲートＩＮＶ３の入力端子ＣＢを電源又は接地につなぐ配線パターンを配置配線工程時に形成する。
【００３２】
こうして、使用される順序回路セル２のクロック入力部では、図８（ａ）に示すように、クロック信号ＣＬＫ（ＣＬＫ＿Ａ〜ＣＬＫ＿Ｈ）に応じて後段ゲートＩＮＶ３の入力端子ＣＢ及び出力端子Ｃの電位が変化する。一方、未使用の順序回路セル２のクロック入力部では、図８（ｂ）に示すように、後段ゲートＩＮＶ３の入力端子ＣＢ及び出力端子Ｃの電位が不変となり、クロック信号ＣＬＫに応じたスイッチング動作は行われない。
【００３３】
各マルチプレクサＭＣ３０１〜ＭＣ３１６から見た負荷は順序回路セル２のクロック入力部の初段ゲートなので、各マルチプレクサＭＣ３０１〜ＭＣ３１６に順序回路セル２を均等に割りつけておけば、各マルチプレクサＭＣ３０１〜ＭＣ３１６と接続されるゲート数が同一となり、フローテイングゲートを発生させることなく、各マルチプレクサＭＣ３０１〜ＭＣ３１６の負荷を等しくすることができる。
【００３４】
また、本実施の形態では、使用しない余剰順序回路セル２のクロック入力部の初段ゲートの出力端子と後段ゲートの入力端子間を未配線とすることにより、この余剰順序回路セル２では、図９の斜線を施したインバータＩＮＶ３、トランスミッションゲートＴＧ１〜ＴＧ４が非負荷トランジスタとなるので、使用するか否かに関係なく全ての順序回路セルが負荷となる従来の半導体集積回路と比べて消費電力を低減することができる。
【００３５】
なお、本実施の形態では、クロック信号の相数を８、マルチプレクサＭＣ１０１〜ＭＣ１０８，ＭＣ２０１〜ＭＣ２１６，ＭＣ３０１〜ＭＣ３１６の入力信号数をそれぞれ８，４，２、クロックツリー段数を３、チップの分割領域数を１６としているが、これに限るものではないことは言うまでもない。また、本実施の形態では、クロックツリーの全てをマルチプレクサで構成しているが、これに限るものではなく、マルチプレクサの代わりに一部をクロックバッファにしてもよい。
【００３６】
また、本実施の形態では、順序回路セル２と組合せ回路セル３とを１列毎に交互に配置しているが、順序回路セル２と組合せ回路セル３とを１行毎に交互に配置してもよく、また順序回路セル２と組合せ回路セル３とを市松模様に配置してもよい。なお、順序回路セル２と組合せ回路セル３とを交互に配置するのは、順序回路セル２を分割領域内に均一に配置して、マルチプレクサからの配線長を等しくするためである。
【００３７】
［第２の実施の形態］
図１０（ａ）は本発明の第２の実施の形態となる順序回路セル２の回路図、図１０（ｂ）は図１０（ａ）の順序回路セル２の回路記号を示す図であり、図７と同様の構成には同一の符号を付してある。図１０に示す順序回路セル２はイネーブル機能付きのＤ型フリップフロップであり、インバータＩＮＶ１，ＩＮＶ３〜ＩＮＶ８と、トランスミッションゲートＴＧ１〜ＴＧ４と、否定論理積ゲートＮＡＮＤ１とから構成される。
【００３８】
本実施の形態では、第１の実施の形態と異なり、チップ上に順序回路セル２及び組合せ回路セル３を形成する段階で、各順序回路セル２のクロック入力部の初段ゲートＮＡＮＤ１の出力端子とその後段ゲートＩＮＶ３の入力端子とを接続しておく。そして、使用する順序回路セル２については、配置配線工程時に、クロックイネーブル信号ＣＬＫ＿ＥＮが「１」となる配線パターン（電源に接続される配線パターン）を形成し、使用しない余剰順序回路セル２については、クロックイネーブル信号ＣＬＫ＿ＥＮが「０」となる配線パターン（接地に接続される配線パターン）を形成する。
【００３９】
これにより、使用される順序回路セル２のクロック入力部では、図１１（ａ）に示すように、クロック信号ＣＬＫ（ＣＬＫ＿Ａ〜ＣＬＫ＿Ｈ）に応じて、後段ゲートＩＮＶ３の入力端子ＣＢ及び出力端子Ｃの電位が変化する。一方、未使用の順序回路セル２のクロック入力部では、図１１（ｂ）に示すように、後段ゲートＩＮＶ３の入力端子ＣＢ及び出力端子Ｃの電位が不変となり、クロック信号ＣＬＫに応じたスイッチング動作は行われない。
【００４０】
この結果、未使用の余剰順序回路セル２では、図１２の斜線を施したインバータＩＮＶ３、トランスミッションゲートＴＧ１〜ＴＧ４が非負荷トランジスタとなる。こうして、第１の実施の形態と同様に、低スキューで、低消費電力という効果が得られる。
【００４１】
なお、本実施の形態では、クロック入力部の初段ゲートに否定論理積ゲートを用いたが、これに限るものではなく、否定論理和ゲートを用いてもよい。否定論理和ゲートを用いる場合は、使用する順序回路セル２についてはクロックイネーブル信号ＣＬＫ＿ＥＮを「０」とし、使用しない余剰順序回路セル２についてはクロックイネーブル信号ＣＬＫ＿ＥＮを「１」とすればよい。ただし、第１の実施の形態とクロックの位相を揃える必要が有る場合には、否定論理和ゲートのクロック入力の直前又は出力にインバータを１段設ける必要がある。
【００４２】
［第３の実施の形態］
上述した第１及び第２の実施の形態に係る半導体集積回路では、未使用の順序回路セル２は、その内部において、入力されるクロック信号が後段ゲート（インバータＩＮＶ２）に伝達するのを阻止することにより該順序回路セル２の動作を停止させる。これに対し、この第３の実施の形態に係る半導体集積回路では、クロックツリー構造を形成するマルチプレクサの出力を抑止することにより、該マルチプレクサより下流側に接続された全ての順序回路セル２の動作を停止させる。
【００４３】
この第３の実施の形態でクロック分配用として使用されるマルチプレクサは、図１４に示すように、第１及び第２の実施の形態で使用されたマルチプレクサにイネーブル端子ＥＮが追加されることにより構成されている。このイネーブル端子ＥＮは、ストップ条件により制御される。
【００４４】
図１４（ａ）は、イネーブル端子ＥＮを備えた８入力１出力のマルチプレクサを示し、マルチプレクサＭＣ１０１〜１０８として使用される。このマルチプレクサは、イネーブル端子ＥＮにストップ条件として「１」が与えられた場合に、制御信号Ｓ０〜Ｓ２に従って８個の入力信号の何れかを選択して出力する。一方、イネーブル端子ＥＮにストップ条件として「０」が与えられた場合は、制御信号Ｓ０〜Ｓ２に拘わらず、常に「０」を出力する。
【００４５】
図１４（ｂ）は、イネーブル端子ＥＮを備えた４入力１出力のマルチプレクサを示し、マルチプレクサＭＣ２０１〜ＭＣ２１６として使用される。このマルチプレクサは、イネーブル端子ＥＮにストップ条件として「１」が与えられた場合に、制御信号Ｓ０及びＳ１に従って４個の入力信号の何れかを選択して出力する。一方、イネーブル端子ＥＮにストップ条件として「０」が与えられた場合は、制御信号Ｓ０及びＳ１に拘わらず、常に「０」を出力する。
【００４６】
図１４（ｃ）は、イネーブル端子ＥＮを備えた２入力１出力のマルチプレクサを示し、マルチプレクサＭＣ３０１〜ＭＣ３１６として使用される。このマルチプレクサは、イネーブル端子ＥＮにストップ条件として「１」が与えられた場合に、制御信号Ｓ０に従って２個の入力信号の何れかを選択して出力する。一方、イネーブル端子ＥＮにストップ条件として「０」が与えられた場合は、制御信号Ｓ０に拘わらず、常に「０」を出力する。
【００４７】
今、図１３に示すように、分割領域Ａｒｅａ１及びＡｒｅａ２、Ａｒｅａ６、並びにＡｒｅａ１３〜Ａｒｅａ１６（斜線で示す部分）に存在する全ての順序回路セル２が未使用であるとする。
【００４８】
この場合、２つの分割領域Ａｒｅａ１及びＡｒｅａ２の順序回路セル２を駆動するためのマルチプレクサＭＣ２０１及びＭＣ２０２の出力が抑止される。この抑止は、図１４（ｂ）に示すように構成されたマルチプレクサＭＣ２０１及び２０２のイネーブル端子ＥＮに「０」を与えることにより行われる。これにより、分割領域Ａｒｅａ１及びＡｒｅａ２へのクロック信号の分配が停止され、換言すればクロック信号のスイッチングが停止され、これら分割領域Ａｒｅａ１及びＡｒｅａ２の中の全ての順序回路セル２の動作が停止される。なお、マルチプレクサＭＣ３０１及びＭＣ３０２の出力を抑止することによっても上記と同様の動作を行わせることができる。
【００４９】
また、１つの分割領域Ａｒｅａ６の順序回路セル２を駆動するためのマルチプレクサＭＣ３０６の出力が抑止される。この抑止は、図１４（Ｃ）に示すように構成されたマルチプレクサＭＣ３０６のイネーブル端子ＥＮに「０」を与えることにより行われる。これにより、分割領域Ａｒｅａ６へのクロック信号の分配が停止され、換言すればクロック信号のスイッチングが停止され、この分割領域Ａｒｅａ６の中の全ての順序回路セル２の動作が停止される。
【００５０】
更に、４つの分割領域Ａｒｅａ１３〜Ａｒｅａ１６の順序回路セル２を駆動するマルチプレクサＭＣ２１３〜ＭＣ２１６の出力が抑止される。この抑止は、図１４（ｂ）に示すように構成されたマルチプレクサＭＣ２１３〜ＭＣ２１６のイネーブル端子ＥＮに「０」を与えることにより行われる。これにより、分割領域Ａｒｅａ１３〜Ａｒｅａ１６へのクロック信号の分配が停止され、換言すればクロック信号のスイッチングが停止され、これら分割領域Ａｒｅａ１３〜Ａｒｅａ１６の中の全ての順序回路セル２の動作が停止される。なお、マルチプレクサＭＣ３１３〜ＭＣ３１６の出力を抑止することによっても上記と同様の動作を行わせることができる。
【００５１】
なお、図１３では示されていないが、８つの分割領域Ａｒｅａ１〜Ａｒｅａ８に存在する全ての順序回路セル２が未使用であるとすると、８つの分割領域Ａｒｅａ１〜Ａｒｅａ８の順序回路セル２を駆動するためのマルチプレクサＭＣ１０１〜ＭＣ１０４の出力が抑止される。この抑止は、図１４（ａ）に示すように構成されたマルチプレクサＭＣ１０１〜ＭＣ１０４のイネーブル端子ＥＮに「０」を与えることにより行われる。これにより、分割領域Ａｒｅａ１〜Ａｒｅａ８へのクロック信号の分配が停止され、換言すればクロック信号のスイッチングが停止され、これら分割領域Ａｒｅａ１〜Ａｒｅａ８の中の全ての順序回路セル２の動作が停止される。この場合、マルチプレクサＭＣ２０１〜ＭＣ２０８又は又は３０１〜ＭＣ３０８の出力を抑止することによっても上記と同様の動作を行わせることができる。
【００５２】
各マルチプレクサＭＣ１０１〜ＭＣ１０８、ＭＣ２０１〜ＭＣ２１６及びＭＣ３０１〜ＭＣ３１６のイネーブル端子ＥＮをストップ条件として「１」及び「０」の何れに設定するかは、半導体集積回路の仕様によって決まる。そして、イネーブル端子ＥＮの設定は、チップ上に順序回路セル２及び組合せ回路セル３を形成した後の配線工程時に行われる。
【００５３】
すなわち、配置工程が完了すると、順序回路セル２が１つも使用されていない分割領域が存在するかどうかが調べられる。そして、順序回路セル２が１つも使用されていない分割領域が存在することが判断されると、その分割領域にクロック信号を分配するマルチプレクサのイネーブル端子ＥＮが「０」に設定される。
【００５４】
例えば、図１３に示した例では、分割領域Ａｒｅａ６に順序回路セル２が１つも使用されていないことが判断されるのでマルチプレクサＭＣ３０６のイネーブル端子ＥＮが「０」に設定される。また、分割領域Ａｒｅａ１及びＡｒｅａ２に順序回路セル２が１つも使用されていないことが判断されるのでマルチプレクサＭＣ３０１及びＭＣ３０２又はマルチプレクサＭＣ２０１及びＭＣ２０２のイネーブル端子ＥＮが「０」に設定される。更に、分割領域Ａｒｅａ１３〜Ａｒｅａ１６に順序回路セル２が１つも使用されていないことが判断されるのでマルチプレクサＭＣ３１３〜ＭＣ３１６２又はマルチプレクサＭＣ２１３〜ＭＣ２２１６のイネーブル端子ＥＮが「０」に設定される。そして、上記以外のマルチプレクサのイネーブル端子ＥＮは「１」に設定される。
【００５５】
上記イネーブル端子ＥＮの設定は、配線パターンをイネーブル端子ＥＮに接続することで行い、イネーブル端子ＥＮを「１」に設定する場合は、電源につなぐ配線パターンを接続し、「０」に設定する場合は接地につなぐ配線パターンを接続することにより行われる。
【００５６】
以上説明したように、この第３の実施の形態に係る半導体集積回路によれば、未使用の順序回路セル２だけから成る分割領域へのクロック信号の分配は停止されるので未使用の順序回路セル２の動作が停止され、上述した第１の実施の形態の場合と同様に、従来に比べて半導体集積回路全体としての消費電力を低減させることができる。
【００５７】
【発明の効果】
本発明によれば、半導体チップ上の内部コア領域に順序回路セルと組合せ回路セルとを交互に配置し、内部コア領域を均等に分割した分割領域毎に多相クロック信号を選択的に分配する、ツリー状に接続された複数の選択駆動素子とを設け、複数の選択駆動素子を、半導体チップに多相クロック信号が入力される入力端子から各分割領域内の順序回路セルまでの間が互いに等負荷・等配線長となるように配置接続することにより、多相クロック信号に対応した等負荷・等配線長のクロックツリー構造を実現することができ、各順序回路間のクロックスキューを低減することができる。
【００５８】
また、順序回路セルに、クロック入力部の初段に配置される第１の論理ゲート素子と、第２の論理ゲート素子とを設け、使用する順序回路セルについては第１の論理ゲート素子の出力端子と第２の論理ゲート素子の入力端子間を配線接続し、使用しない順序回路セルについては第１の論理ゲート素子の出力端子と第２の論理ゲート素子の入力端子間を未配線として、第２の論理ゲート素子の入力端子を電源又は接地と接続するようにしたことにより、未使用の順序回路セルで消費される電力を低減することができるので、等負荷構造を保ちつつ、消費電力の損失を最小限に抑えることができる。
【００５９】
また、順序回路セルに、クロック入力部の初段に配置され、多相クロック信号に応じて出力電位が決まる第１の状態と多相クロック信号に関係なく出力電位が一定となる第２の状態とをイネーブル信号によって選択可能な第１の論理ゲート素子と、入力端子が第１の論理ゲート素子の出力端子と接続される第２の論理ゲート素子とを備え、使用する順序回路セルについては第１の論理ゲート素子が第１の状態となるようイネーブル信号を設定し、使用しない順序回路セルについては第１の論理ゲート素子が第２の状態となるようイネーブル信号を設定することにより、未使用の順序回路セルで消費される電力を低減することができるので、等負荷構造を保ちつつ、消費電力の損失を最小限に抑えることができる。
【００６０】
更に、複数の選択駆動素子の中の１つの選択駆動素子から下流側の分割領域内に配置された順序回路セルが１つも使用されない場合に、１つの選択駆動素子の出力を抑止するように構成したので、未使用の順序回路セルで消費される電力を低減することができ、等負荷構造を保ちつつ、消費電力の損失を最小限に抑えることができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態となるマスタースライス方式の半導体集積回路のチップ構造を示す平面図である。
【図２】  本発明の第１の実施の形態におけるクロックツリー構造の回路構成を示す回路図である。
【図３】  本発明の第１の実施の形態におけるクロックツリー構造の回路構成を示す回路図である。
【図４】  本発明の第１の実施の形態におけるクロックツリー構造の回路構成を示す回路図である。
【図５】  本発明の第１の実施の形態におけるクロックツリー構造の回路構成を示す回路図である。
【図６】  クロック分配用高駆動マルチプレクサの制御信号とチップ上の各領域に分配されるクロック信号との関係を示す図である。
【図７】  本発明の第１の実施の形態において順序回路セルの１構成例を示す回路図及び順序回路セルの回路記号を示す図である。
【図８】  本発明の第１の実施の形態において順序回路セルのクロック入力部の動作を示す図である。
【図９】  本発明の第１の実施の形態において余剰順序回路セルの非負荷トランジスタを示す図である。
【図１０】  本発明の第２の実施の形態となる順序回路セルの回路図及び順序回路セルの回路記号を示す図である。
【図１１】  本発明の第２の実施の形態において順序回路セルのクロック入力部の動作を示す図である。
【図１２】  本発明の第２の実施の形態において余剰順序回路セルの非負荷トランジスタを示す図である。
【図１３】  本発明の第３の実施の形態において余剰順序回路セルの動作を停止させる状態を説明するための図である。
【図１４】  本発明の第３の実施の形態において余剰順序回路セルの動作を停止させるためのセレクタの構成を示す図である。
【図１５】  従来のマスタースライス方式の半導体集積回路のチップ構造を示す平面図及び半導体集積回路のトランジスタセルを拡大した平面図である。
【図１６】  従来のマスタースライス方式の半導体集積回路におけるクロック分配方法を示す平面図である。
【図１７】  従来の他のマスタースライス方式の半導体集積回路のチップ構造を示す平面図である。
【符号の説明】
１…半導体集積回路
２…順序回路セル
３…組合せ回路セル
Ａｒｅａ１〜Ａｒｅａ１６…領域
ＣＬＫ＿Ａ〜ＣＬＫ＿Ｈ…多相クロック信号
ＭＣ１０１〜ＭＣ１０８、ＭＣ２０１〜ＭＣ２１６、ＭＣ３０１〜ＭＣ３１６…クロック分配用高駆動マルチプレクサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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