(57)【特許請求の範囲】
【請求項１】
不揮発性記憶装置が複数の行および列に格子状に配列されたメモリセルアレイを有し、
前記不揮発性記憶装置は、
半導体層の上方に、第２ゲート絶縁層を介して形成されたワードゲートと、
前記半導体層に形成された、ソース領域またはドレイン領域を構成する不純物層と、
前記ワードゲートの一方の側面および他方の側面に沿ってそれぞれ形成された、サイドウォール状の第１および第２コントロールゲートと、を含み、
前記第１コントロールゲートは、前記半導体層に対して第１ゲート絶縁層を介して、かつ、前記ワードゲートに対して第１サイド絶縁層を介して配置され、
前記第２コントロールゲートは、前記半導体層に対して第１ゲート絶縁層を介して、かつ、前記ワードゲートに対して第１サイド絶縁層を介して配置され、
前記第１および第２コントロールゲートは、それぞれ第１方向に連続して配置され、かつ、
前記第１方向と交差する第２方向に対して、前記不純物層を介して隣り合う前記第１および第２コントロールゲートは、共通コンタクト部に接続され、
前記共通コンタクト部は、コンタクト導電層、ストッパ絶縁層、およびキャップ絶縁層を含み、
前記コンタクト導電層は、前記第１および第２コントロールゲートと連続し、
前記ストッパ絶縁層は、前記コンタクト導電層の外側に配置され、
前記キャップ絶縁層は、少なくとも前記ストッパ絶縁層の上方に形成されている、半導体装置。
【請求項２】
請求項１において、
前記コンタクト導電層は、前記ストッパ絶縁層の内側に、第２サイド絶縁層を介して配置されている、半導体装置。
【請求項３】
請求項１または２において、
前記コンタクト導電層は、前記第１および第２コントロールゲートと同一の材質からなる、半導体装置。
【請求項４】
請求項１ないし３のいずれかにおいて、
前記コンタクト導電層の上面と、前記ストッパ絶縁層の上面とがほぼ平面を構成する、半導体装置。
【請求項５】
請求項１ないし４のいずれかにおいて、
前記ストッパ絶縁層は、窒化シリコンを主成分とする材料からなり、
前記キャップ絶縁層は、酸化シリコンを主成分とする材料からなる、半導体装置。
【請求項６】
請求項１ないし５のいずれかにおいて、
前記キャップ絶縁層の上方にはさらに、層間絶縁層が積層され、
前記コンタクト導電層は凹部を構成し、該凹部上に、前記キャップ絶縁層および前記層間絶縁層を貫通するコンタクトホールが形成され、
前記コンタクトホールには、プラグ導電層が埋め込まれている、半導体装置。
【請求項７】
請求項１ないし６のいずれかにおいて、
前記コンタクト導電層は、前記半導体層の上方に、コンタクト絶縁層を介して配置され、
前記コンタクト絶縁層は、前記第１ゲート絶縁層と同一の材質からなる、半導体装置。
【請求項８】
請求項２ないし７のいずれかにおいて、
前記第２サイド絶縁層は、前記第１サイド絶縁層と同一の材質からなる、半導体装置。
【請求項９】
請求項１ないし８のいずれかにおいて、
前記第１サイド絶縁層は、その上端が前記第１および第２コントロールゲートより上方に位置する、半導体装置。
【請求項１０】
請求項１ないし９のいずれかにおいて、
隣り合う前記第１および第２コントロールゲートは、絶縁層によって埋め込まれている、半導体装置。
【請求項１１】
請求項１ないし１０のいずれかにおいて、
前記共通コンタクト部は、前記不純物層の端部に隣接して設けられた、半導体装置。
【請求項１２】
請求項１１において、
前記共通コンタクト部が複数形成され、
前記不純物層が複数配列され、
前記複数の共通コンタクト部は、複数配列された前記不純物層に対して、該不純物層の一方の側の端部と他方の側の端部とにおいて交互に設けられた、半導体装置。
【請求項１３】
請求項１ないし１２のいずれかにおいて、
前記第１ゲート絶縁層および前記第１サイド絶縁層は、第１酸化シリコン層、窒化シリコン層、および第２酸化シリコン層の積層膜からなる、半導体装置。
【請求項１４】
不揮発性記憶装置が複数の行および列に格子状に配列されたメモリセルアレイを含む半導体装置の製造方法であって、以下の工程を含む、半導体装置の製造方法。
半導体層の上方に、第２ゲート絶縁層のための第１絶縁層を形成する工程、
前記第１絶縁層の上方に、第１導電層を形成する工程、
前記第１導電層の上方に、ストッパ層を形成する工程、
前記第１導電層および前記ストッパ層をパターニングして、ゲート層を形成する工程、
少なくとも前記半導体層の上方に、第１ゲート絶縁層を形成する工程、
前記ゲート層の両側面に第１サイド絶縁層を形成する工程、
前記メモリセルアレイの形成領域に第２導電層を形成する工程、
共通コンタクト部の形成領域に対応する前記第２導電層上にマスクを形成して、前記第２導電層を異方性エッチングすることにより、サイドウォール状の第１および第２コントロールゲートを形成する工程、
前記メモリセルアレイの形成領域に第２絶縁層を形成した後、前記ストッパ層が露出するように該第２絶縁層および前記第２導電層を化学的機械的研磨法によって研磨することにより、前記共通コンタクト部の形成領域内にコンタクト導電層を形成する工程、
ソース領域またはドレイン領域を構成する不純物層を前記半導体層に形成する工程、
前記メモリセルアレイの形成領域に、キャップ絶縁層のための第３絶縁層を形成した後、共通コンタクト部の形成領域に対応する前記第３絶縁層上にマスクを形成して、前記第３絶縁層をパターニングすることにより、前記共通コンタクト部の形成領域に前記キャップ絶縁層を形成する工程、および
前記メモリセルアレイの形成領域に第３導電層を形成した後、前記ゲート層、前記第３導電層、および前記ストッパ層をパターニングして、ワードゲートおよび該ワードゲートに接続されたワード線を形成するとともに、前記共通コンタクトの形成領域内にストッパ絶縁層を形成する工程。
【請求項１５】
請求項１４において、
前記ゲート層をパターニングする工程は、前記ストッパ絶縁層を前記第１導電層の上方に形成する工程を含む、半導体装置の製造方法。
【請求項１６】
請求項１４または１５において、
さらに、前記メモリセルアレイの形成領域に層間絶縁層を形成した後、前記コンタクト導電層上に、前記キャップ絶縁層および前記層間絶縁層を貫通するコンタクトホールを形成する工程、および
前記コンタクトホールにプラグ導電層を埋め込む工程を含む、半導体装置の製造方法。
【請求項１７】
請求項１４ないし１６のいずれかにおいて、
窒化シリコンを主成分とする材料から前記ストッパ層を形成し、
酸化シリコンを主成分とする材料から前記第３絶縁層を形成する、半導体装置の製造方法。
【請求項１８】
請求項１４ないし１７のいずれかにおいて、
前記第１ゲート絶縁層および前記第１サイド絶縁層は、同一の成膜工程で形成され、かつ、第１酸化シリコン層、窒化シリコン層および第２酸化シリコン層の積層膜からなる、半導体装置の製造方法。
【請求項１９】
請求項１４ないし１８のいずれかにおいて、
前記コンタクト導電層は前記第１および第２コントロールゲートと同一の成膜工程で形成される、半導体装置の製造方法。
【請求項２０】
請求項１４ないし１９のいずれかにおいて、
前記共通コンタクト部の形成領域において、さらに、前記半導体層の上方にコンタクト絶縁層を形成する工程と、前記コンタクト導電層の側面に第２サイド絶縁層を形成する工程とを含み、
前記コンタクト絶縁層の形成は、前記第１ゲート絶縁層を形成する工程と同一工程にて行なわれ、
前記第２サイド絶縁層の形成は、前記第１サイド絶縁層を形成する工程と同一工程にて行なわれる、半導体装置の製造方法。
【請求項２１】
請求項１４ないし２０のいずれかにおいて、
前記第１サイド絶縁層を、その上端が前記コントロールゲートより上方に位置するように形成する、半導体装置の製造方法。
【請求項２２】
請求項１４ないし２１のいずれかにおいて、
前記第２絶縁層を化学的機械的研磨法によって研磨する工程において、前記不純物層を介して隣り合う１組の前記コントロールゲートは埋込み絶縁層によって覆われるように形成される、半導体装置の製造方法。
【請求項２３】
請求項１４ないし２２のいずれかにおいて、
前記共通コンタクト部は、前記不純物層の端部に隣接して形成される、半導体装置の製造方法。
【請求項２４】
請求項２３において、
前記共通コンタクト部を複数形成し、
前記不純物層を複数配列させ、
前記複数の共通コンタクト部は、複数配列された前記不純物層に対して、該不純物層の一方の側の端部と他方の側の端部とにおいて交互に形成される、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、１つのワードゲートに対して２つの電荷蓄積領域を有する不揮発性記憶装置がアレイ状に配置された半導体装置およびその製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
不揮発性半導体記憶装置のひとつのタイプとして、チャネル領域とコントロールゲートとの間のゲート絶縁層が酸化シリコン層と窒化シリコン層との積層膜からなり、前記窒化シリコン層に電荷がトラップされるMONOS（Metal Oxide Nitride Oxide Semiconductor）型もしくはSONOS(Silicon Oxide Nitride Oxide Silicon)型と呼ばれるタイプがある。
【０００３】
MONOS型の不揮発性半導体記憶装置として、図１５に示すデバイスが知られている（文献：Ｙ．Hayashi，et  al  ，2000  Symposium  on  VLSI  Technology  Digest  of  Technical  Papers  ｐ．１２２−ｐ．１２３）。
【０００４】
このMONOS型のメモリセル１００は、半導体基板１０の上方に第２ゲート絶縁層１２を介してワードゲート１４が形成されている。そして、ワードゲート１４の両サイドには、それぞれサイドウォール状の第１コントロールゲート２０と第２コントロールゲート３０とが配置されている。第１コントロールゲート２０の底部と半導体基板１０との間には、第１ゲート絶縁層２２が存在し、第１コントロールゲート２０の側面とワードゲート１４との間には絶縁層２４が存在する。同様に、第２コントロールゲート３０の底部と半導体基板１０との間には、第１ゲート絶縁層３２が存在し、第２コントロールゲート３０の側面とワードゲート１４との間には絶縁層３４が存在する。そして、隣り合うメモリセルの、対向するコントロールゲート２０とコントロールゲート３０との間の半導体基板１０には、ソース領域またはドレイン領域を構成する不純物層１６，１８が形成されている。
【０００５】
このように、ひとつのメモリセル１００は、ワードゲート１４の側面に２つのMONOS型メモリ素子を有する。また、これらの２つのMONOS型メモリ素子は独立に制御される。したがって、ひとつのメモリセル１００は、２ビットの情報を記憶することができる。
【０００６】
本発明の目的は、２つの電荷蓄積領域を有するMONOS型の不揮発性記憶装置を含む半導体装置およびその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
（半導体装置）
本発明にかかる半導体装置は、不揮発性記憶装置が複数の行および列に格子状に配列されたメモリセルアレイを有し、
前記不揮発性記憶装置は、
半導体層の上方に、第２ゲート絶縁層を介して形成されたワードゲートと、
前記半導体層に形成された、ソース領域またはドレイン領域を構成する不純物層と、
前記ワードゲートの一方の側面および他方の側面に沿ってそれぞれ形成された、サイドウォール状の第１および第２コントロールゲートと、を含み、
前記第１コントロールゲートは、前記半導体層に対して第１ゲート絶縁層を介して、かつ、前記ワードゲートに対して第１サイド絶縁層を介して配置され、
前記第２コントロールゲートは、前記半導体層に対して第１ゲート絶縁層を介して、かつ、前記ワードゲートに対して第１サイド絶縁層を介して配置され、
前記第１および第２コントロールゲートは、それぞれ第１方向に連続して配置され、かつ、
前記第１方向と交差する第２方向に対して、前記不純物層を介して隣り合う前記第１および第２コントロールゲートは、共通コンタクト部に接続され、
前記共通コンタクト部は、コンタクト導電層、ストッパ絶縁層、およびキャップ絶縁層を含み、
前記コンタクト導電層は、前記第１および第２コントロールゲートと連続し、
前記ストッパ絶縁層は、前記コンタクト導電層の外側に配置され、
前記キャップ絶縁層は、少なくとも前記ストッパ絶縁層の上方に形成されている。
【０００８】
本発明にかかる半導体装置によれば、サイドウォール状の前記第１および第２コントロールゲートは、１組ごとに、共通コンタクト部に接続されているので、幅の小さいコントロールゲートとの電気的接続を確実にとることができる。
【０００９】
本発明の半導体装置は、以下の各種態様をとりうる。
【００１０】
（Ａ）前記コンタクト導電層は、前記ストッパ絶縁層の内側に、第２サイド絶縁層を介して配置されることができる。なお、この場合、前記第２サイド絶縁層を、前記第１サイド絶縁層と同一の材質から形成することができる。
【００１１】
また、この場合、前記コンタクト導電層は、前記第１および第２コントロールゲートと同一の材質からなることができる。
【００１２】
（Ｂ）前記コンタクト導電層の上面と、前記ストッパ絶縁層の上面とがほぼ平面を構成することができる。
【００１３】
（Ｃ）前記ストッパ絶縁層は、窒化シリコンを主成分とする材料からなり、前記キャップ絶縁層は、酸化シリコンを主成分とする材料からなることができる。
【００１４】
（Ｄ）前記キャップ絶縁層の上方にはさらに、層間絶縁層が積層され、
前記コンタクト導電層は凹部を構成し、該凹部上に、前記キャップ絶縁層および前記層間絶縁層を貫通するコンタクトホールが形成され、
前記コンタクトホールに、プラグ導電層を埋め込むことができる。
【００１５】
（Ｅ）前記コンタクト導電層は、前記半導体層の上方に、コンタクト絶縁層を介して配置され、前記コンタクト絶縁層は、前記第１ゲート絶縁層と同一の材質からなることができる。
【００１６】
（Ｆ）前記ワードゲートと前記コントロールゲートとの間に位置する前記第１サイド絶縁層の上端を、前記第１および第２コントロールゲートより上方に位置させることができる。この構成により、前記第１および第２コントロールゲートを覆う埋込み絶縁層を確実に形成できる。すなわち、隣り合う前記第１および第２コントロールゲートは、埋込み絶縁層によって覆われ、該埋込み絶縁層は、前記第１および第２コントロールゲートに接して配置された、対向する２つの前記サイド絶縁層の相互間に形成される。
【００１７】
（Ｇ）隣り合う前記第１および第２コントロールゲートを、絶縁層によって埋め込むことができる。
【００１８】
（Ｈ）前記共通コンタクト部は、前記不純物層の端部に隣接して設けることができる。そして、前記共通コンタクト部が複数形成され、前記不純物層が複数配列され、前記複数の共通コンタクト部は、複数配列された前記不純物層に対して、該不純物層の一方の側の端部と他方の側の端部とにおいて交互に設けることができる。
【００１９】
（Ｉ）前記第１ゲート絶縁層および第１サイド絶縁層は、第１酸化シリコン層、窒化シリコン層、および第２酸化シリコン層の積層膜から構成できる。
【００２０】
（半導体装置の製造方法）
本発明にかかる製造方法は、不揮発性記憶装置が複数の行および列に格子状に配列されたメモリセルアレイを含む半導体装置の製造方法であって、以下の工程を含む。
【００２１】
半導体層の上方に、第２ゲート絶縁層のための第１絶縁層を形成する工程、
前記第１絶縁層の上方に、第１導電層を形成する工程、
前記第１導電層の上方に、ストッパ層を形成する工程、
前記第１導電層および前記ストッパ層をパターニングして、ゲート層を形成する工程、
少なくとも前記半導体層の上方に、第１ゲート絶縁層を形成する工程、
前記ゲート層の両側面に第１サイド絶縁層を形成する工程、
前記メモリセルアレイの形成領域に第２導電層を形成する工程、
共通コンタクト部の形成領域に対応する前記第２導電層上にマスクを形成して、前記第２導電層を異方性エッチングすることにより、サイドウォール状の第１および第２コントロールゲートを形成する工程、
前記メモリセルアレイの形成領域に第２絶縁層を形成した後、前記ストッパ層が露出するように該第２絶縁層および前記第２導電層を化学的機械的研磨法によって研磨することにより、前記共通コンタクト部の形成領域内にコンタクト導電層を形成する工程、
ソース領域またはドレイン領域を構成する不純物層を前記半導体層に形成する工程、
前記メモリセルアレイの形成領域に、キャップ絶縁層のための第３絶縁層を形成した後、共通コンタクト部の形成領域に対応する前記第３絶縁層上にマスクを形成して、前記第３絶縁層をパターニングすることにより、前記共通コンタクト部の形成領域に前記キャップ絶縁層を形成する工程、および
前記メモリセルアレイの形成領域に第３導電層を形成した後、前記ゲート層、前記第３導電層、および前記ストッパ層をパターニングして、ワードゲートおよび該ワードゲートに接続されたワード線を形成するとともに、前記共通コンタクトの形成領域内にストッパ絶縁層を形成する工程。
【００２２】
本発明にかかる半導体装置の製造方法によれば、サイドウォール状の第１および第２コントロールゲートとともに、共通コンタクト部を形成でき、この共通コンタクト部を介して確実な電気的接続をとることができる。
【００２３】
本発明にかかる製造方法においては、さらに以下に例示する態様をとることができる。
【００２４】
（ａ）前記ゲート層をパターニングする工程は、前記ストッパ絶縁層を前記第１導電層の上方に形成する工程を含むことができる。
【００２５】
この場合、前記コンタクト導電層は前記第１および第２コントロールゲートと同一の成膜工程で形成されることができる。
【００２６】
また、この場合、前記共通コンタクト部の形成領域において、さらに、前記半導体層の上方にコンタクト絶縁層を形成する工程と、前記コンタクト導電層の側面に第２サイド絶縁層を形成する工程とを含み、
前記コンタクト絶縁層の形成は、前記第１ゲート絶縁層を形成する工程と同一工程にて行なわれ、前記第２サイド絶縁層の形成は、前記第１サイド絶縁層を形成する工程と同一工程にて行なわれる。
【００２７】
（ｂ）さらに、前記メモリセルアレイの形成領域に層間絶縁層を形成した後、前記コンタクト導電層上に、前記キャップ絶縁層および前記層間絶縁層を貫通するコンタクトホールを形成する工程、および
前記コンタクトホールにプラグ導電層を埋め込む工程を含むことができる。
【００２８】
（ｃ）窒化シリコンを主成分とする材料から前記ストッパ層を形成し、酸化シリコンを主成分とする材料から前記第３絶縁層を形成することができる。
【００２９】
（ｄ）前記第１ゲート絶縁層および前記第１サイド絶縁層は、同一の成膜工程で形成され、かつ、第１酸化シリコン層、窒化シリコン層および第２酸化シリコン層の積層膜からなることができる。
【００３０】
（ｅ）前記第１サイド絶縁層の上端を、前記第１および第２コントロールゲートより上方に位置するように形成することができる。
【００３１】
（ｆ）前記第２絶縁層を化学的機械的研磨法（以下、「ＣＭＰ法」という）によって研磨する工程において、前記不純物層を介して隣り合う前記第１および第２コントロールゲートを、埋込み絶縁層によって覆われるように形成することができる。
【００３２】
（ｇ）前記共通コンタクト部を複数形成し、前記不純物層を複数配列させ、前記複数の共通コンタクト部を、前記不純物層の端部に隣接して形成することができる。また、前記共通コンタクト部を、複数配列された前記不純物層に対して、該不純物層の一方の側の端部と他方の側の端部とにおいて交互に形成することができる。
【００３３】
【発明の実施の形態】
図１は、本発明の実施の形態に係る半導体装置を構成するメモリセルアレイのレイアウトを模式的に示す平面図であり、図２は、本実施の形態に係る半導体装置の一部分を模式的に示す平面図であり、図３は、図２のＡ−Ａ線に沿った部分を模式的に示す断面図である。
【００３４】
本実施の形態に係る半導体装置は、MONOS型不揮発性記憶装置（以下、「メモリセル」という）１００が複数の行および列に格子状に配列されたメモリセルアレイ１０００を含む。また、このメモリセルアレイ１０００は、複数のブロックに分割されている。
【００３５】
（デバイスの構造）
まず、図１を参照しながら、本実施の形態に係る半導体装置のレイアウトについて説明する。
【００３６】
図１においては、第１のブロックＢ１と、これに隣接する第２のブロックＢ２とが示されている。第１のブロックＢ１と第２のブロックＢ２との間の一部領域には、素子分離領域３００が形成されている。各ブロックＢ１，Ｂ２においては、Ｘ方向（行方向）に延びる複数のワード線５０（ＷＬ）と、Ｙ方向（列方向）に延びる複数のビット線６０（ＢＬ）とが設けられている。一本のワード線５０は、Ｘ方向に配列された複数のワードゲート１４に接続されている。ビット線６０は不純物層１６，１８によって構成されている。
【００３７】
第１および第２コントロールゲート２０，３０を構成する導電層４０は、各不純物層１６，１８を囲むように形成されている。すなわち、第１および第２コントロールゲート２０，３０は、それぞれY方向に延びており、１組の第１，第２コントロールゲート２０，３０の一方の端部は、Ｘ方向に延びる導電層によって互いに接続されている。また、１組の第１，第２コントロールゲート２０，３０の他方の端部はともに、１つの共通コンタクト部２００に接続されている。したがって、各第１，第２コントロールゲート２０，３０は、メモリセルのコントロールゲートの機能と、Ｙ方向に配列された各コントロールゲートを接続する配線としての機能とを有する。
【００３８】
また、この共通コンタクト部２００は、図１に示すように、不純物層１６，１８の端部に隣接して設けられている。さらに、この共通コンタクト部２００は、不純物層１６，１８に対して、不純物層１６，１８の一方の側の端部と他方の側の端部とにおいて交互に設けられている。
【００３９】
単一のメモリセル１００は、１つのワードゲート１４と、このワードゲート１４の両側に形成された第１，第２コントロールゲート２０，３０と、これらのコントロールゲート２０，３０の外側であって、半導体基板内に形成された不純物層１６，１８とを含む。そして、不純物層１６，１８は、それぞれ隣り合うメモリセル１００によって共有される。
【００４０】
Ｙ方向に互いに隣り合う不純物拡散層１６であって、ブロックＢ１に形成された不純物層１６とブロックＢ２に形成された不純物層１６とは、半導体基板内に形成されたコンタクト用不純物層４００によって互いに電気的に接続されている。このコンタクト用不純物層４００は、不純物１６に対し、コントロールゲートの共通コンタクト部２００とは反対側に形成される。
【００４１】
このコンタクト用不純物層４００上には、コンタクト３５０が形成されている。不純物層１６によって構成されたビット線６０は、このコンタクト３５０によって、上層の配線層に電気的に接続される。
【００４２】
同様に、Ｙ方向に互いに隣り合う２つの不純物層１８は、共通コンタクト部２００が配置されていない側において、図示しないコンタクト用不純物層によって互いに電気的に接続されている。
【００４３】
図１からわかるように、１つのブロックにおいて、複数の共通コンタクト部２００の平面レイアウトは千鳥配置となる。同様に、１つのブロックにおいて、複数のコンタクト用不純物層４００の平面レイアウトは千鳥配置となる。
【００４４】
次に、図２および図３を参照しながら、半導体装置の平面構造および断面構造について説明する。
【００４５】
メモリセル１００は、半導体基板１０の上方に第２ゲート絶縁層１２を介して形成されたワードゲート１４と、半導体基板１０内に形成された、ソース領域またはドレイン領域を構成する不純物層１６，１８と、ワードゲート１４の両側に沿ってそれぞれ形成された、サイドウォール状の第１および第２のコントロールゲート２０，３０とを含む。また、不純物層１６，１８上には、シリサイド層９２が形成されている。
【００４６】
第１コントロールゲート２０は、半導体基板１０の上方に第２ゲート絶縁層１２を介して配置され、かつ、ワードゲート１４の一方の側面に対して第１サイド絶縁層２４を介して配置されている。同様に、第２コントロールゲート３０は、半導体基板１０に対して第１ゲート絶縁層３２を介して配置され、かつ、ワードゲート１４の他方の側面に対して第１サイド絶縁層３４を介して配置されている。
【００４７】
そして、第１ゲート絶縁層２２，３２および第１サイド絶縁層２４，３４は、ＯＮＯ膜である。具体的には、第１酸化シリコン層（ボトム酸化シリコン層）、窒化シリコン層、第２酸化シリコン層（トップ酸化シリコン層）の積層膜である。
【００４８】
第１ゲート絶縁層２２，３２の第１酸化シリコン層は、チャネル領域と電荷蓄積領域との間に電位障壁(potential barrier)として機能する。
【００４９】
第１ゲート絶縁層２２，３２の窒化シリコン層は、キャリア（例えば電子）をトラップする電荷蓄積領域として機能する。
【００５０】
第１ゲート絶縁層２２，３２の第２酸化シリコン層は、コントロールゲートと電荷蓄積領域との間に電位障壁(potential barrier)を形成する。
【００５１】
第１サイド絶縁層２４，３４は、ワードゲート１４と、第１，第２コントロールゲート２０，３０とをそれぞれ電気的に分離させる。また、第１サイド絶縁層２４，３４の上端は、ワードゲート１４と第１，第２コントロールゲート２０，３０とのショートを防ぐために、第１，第２コントロールゲート２０，３０の上端に比べ、上方に位置している。
【００５２】
本実施の形態では、第１サイド絶縁層２４，３４と第１ゲート絶縁層２２，３２とは、同一の成膜工程で形成され、それぞれの層構造は等しくなる。さらに、第１サイド絶縁層２４，３４は、その上端が第１，第２コントロールゲート２０，３０より上方に位置するように形成されている。そして、隣り合うメモリセル１００において、隣り合う第１コントロールゲート２０と第２コントロールゲート３０との間には、埋め込み絶縁層７０が形成される。本実施の形態においては、第１，第２コントロールゲート２０，３０は埋め込み絶縁層７０によって埋め込まれている。この埋め込み絶縁層７０は、少なくとも第１，第２コントロールゲート２０，３０が露出しないようにこれらを覆っている。具体的には、埋め込み絶縁層７０の上面は、第１サイド絶縁層２４，３４の上端より半導体基板１０に対して上方に位置している。埋め込み絶縁層７０をこのように形成することで、第１，第２コントロールゲート２０，３０と、ワードゲート１４およびワード線５０との電気的分離をより確実に行うことができる。
【００５３】
共通コンタクト部２００には、第１，第２コントロールゲート２０，３０に所定の電位を供給するための導電層が形成される。共通コンタクト部２００は、主に、コンタクト導電層２３２、ストッパ絶縁層８６、およびキャップ絶縁層９０を含む。
【００５４】
コンタクト導電層２３２は、ストッパ絶縁層８６および導電層２１４の内側に第２サイド絶縁層２２４を介して配置されている。コンタクト導電層２３２は、第１，第２コントロールゲート２０，３０の形成と同一の成膜工程によって、第１，第２コントロールゲート２０，３０と連続するように形成されている。したがって、コンタクト導電層２３２と、第１，第２コントロールゲート２０，３０とは、同一の材質で形成されている。
【００５５】
また、このコンタクト導電層２３２は、半導体基板１０の上方に、コンタクト絶縁層２１０を介して配置されている。さらに、このコンタクト導電層２３２によって凹部７４が構成され、この凹部７４には、後述するプラグ導電層８２が埋め込まれている。
【００５６】
また、キャップ絶縁層９０、ワード線５０、およびこれらが形成されていない埋め込み絶縁層７０上には、層間絶縁層７２が形成されている。そして、コンタクト導電層２３２によって形成される凹部７４上には、キャップ絶縁層９０および層間絶縁層７２を貫通するコンタクトホール８４が形成されている。すなわち、このコンタクトホール８４は、キャップ絶縁層９０および層間絶縁層７２を貫通して、コンタクト導電層２３２へと到達している。このコンタクトホール８４内に、タングステンプラグまたは銅プラグからなるプラグ導電層８２が埋め込まれている。
【００５７】
ストッパ絶縁層８６は、図３に示すように、コンタクト導電層２３２の外側に配置されている。また、ストッパ絶縁層８６は、後述する導電層２１４上に形成されている。ストッパ絶縁層８６は、例えば窒化シリコンを主成分とする材料からなる。本実施の形態においては、コンタクト導電層２３２の上面と、ストッパ絶縁層８６の上面とが、ほぼ平面を構成するように形成することができる。
【００５８】
キャップ絶縁層９０は、少なくともストッパ絶縁層８６上に形成される。キャップ絶縁層９０は、例えば酸化シリコンを主成分とする材料からなる。
【００５９】
また、共通コンタクト部２００は、さらに、導電層２１４、および導電層２３６，２３８を含む。
【００６０】
導電層２１４は、ワードゲート１４と同一の成膜工程で形成される。この場合、導電層２１４は、ワードゲート１４と同一の材質から形成される。本実施の形態においては、導電層２１４は、半導体基板１０の上方に、絶縁層２１２を介して配置されている。
【００６１】
共通コンタクト部２００を構成する絶縁層２１２は、メモリセル１００を構成する第２ゲート絶縁層１２と同一工程で形成され、かつ同一の層構造を有する。また、共通コンタクト部２００を構成するコンタクト絶縁層２１０およびおよび第２サイド絶縁層２２４は、メモリセル１００を構成する第１ゲート絶縁層２２，３２および第１サイド絶縁層２４，３４と同一工程で形成され、かつ同一の層構造を有する。すなわち、コンタクト絶縁層２１０およびおよび第２サイド絶縁層２２４は、第１ゲート絶縁層２２，３２および第１サイド絶縁層２４，３４と同様に、第１酸化シリコン層，窒化シリコン層および第２酸化シリコン層の積層膜から構成される。
【００６２】
また、図３に示すように、共通コンタクト部２００はさらに、サイドウォール状の導電層２３６，２３８を含む。この導電層２３６は、第１コントロールゲート２０と連続している。ここで、導電層２３６と連続する第１コントロールゲート２０は、コンタクト導電層２３２と連続する第２コントロールゲート３０と隣り合っている。また、導電層２３８は、第２コントロールゲート３０と連続している。ここで、導電層２３８と連続する第２コントロールゲート３０は、コンタクト導電層２３２と連続する第１コントロールゲート２０と隣り合っている。
【００６３】
導電層２３６，２３８はそれぞれ、導電層２１４の一側面に、第２サイド絶縁層２２４を介して配置される。この導電層２３６，２３８は、第１および第２コントロールゲート２０，３０やコンタクト導電層２３２と同一の成膜工程から形成され、これらの層と同一の材質からなる。
【００６４】
なお、本実施の形態の半導体装置においては、導電層２３６，２３８がサイドウォール状である場合を示したが、導電層２３６，２３８の形状はこれに限定されるわけではない。
【００６５】
本実施の形態にかかる半導体装置によれば、メモリセルアレイ１０００において、サイドウォール状の第１，第２コントロールゲート２０，３０は、１組ごとに、共通コンタクト部２００と接続されている。この共通コンタクト部２００は、コンタクト導電層２３２、このコンタクト導電層の外側に形成されたストッパ絶縁層８６、およびキャップ絶縁層９０を含み、キャップ絶縁層９０が、少なくともストッパ絶縁層８６上に形成されていることにより、これらのコントロールゲートとの電気的接続を確実にとることができる。すなわち、本実施の形態の半導体装置のコントロールゲート２０，３０は、サイドウォール状の形状を有し、その幅は通常0.1μｍより小さい。したがって、コンタクト導電層２３２によって、コントロールゲート２０，３０と共通コンタクト部２００との電気的接続を確保することができる。その結果、コントロールゲートとの電気的コンタクトを上記の共通コンタクト部によって必要最小限の面積で確保することができる。
【００６６】
（半導体装置の製造方法）
次に、図４〜図１４を参照しながら、本実施の形態に係る半導体装置の製造方法について説明する。各断面図は、図２のＡ−Ａ線に沿った部分に対応する。図４〜図１４において、図１〜図３で示す部分と実質的に同一の部分には同一の符号を付し、重複する記載は省略する。
【００６７】
（１）図４に示すように、まず、図１に示すメモリセルアレイ１０００が形成される領域（以下、「メモリセルアレイの形成領域」という）１０００ａにおいて、半導体基板１０の表面に、ＬＯＣＯＳ法あるいはトレンチアイソレーション法などによって素子分離領域３００を形成する。ついで、イオン注入によって、コンタクト用不純物層４００（図１参照）を半導体基板１０内に形成する。
【００６８】
ついで、半導体基板１０の表面に、第１ゲート絶縁層となる第１絶縁層１２０を形成する。次いで、ワードゲート１４と導電層２１４となる第１導電層１４０を、第１絶縁層１２０上に堆積する。第１導電層１４０はドープトポリシリコンからなる。次いで、後のＣＭＰ工程におけるストッパ層Ｓ１００を第１導電層１４０上に形成する。ストッパ層Ｓ１００は、たとえば窒化シリコン層からなる。
【００６９】
（２）ついで、公知のリソグラフィーおよびエッチングによって第１導電層１４０およびストッパ層Ｓ１００をパターニングする。この工程により、後にワードゲート１４となるゲート層１４０ａが形成される。このパターニングにおいては、メモリセルアレイの形成領域１０００ａにおいて、ゲート層１４０ａおよびストッパ層Ｓ１００の積層体が、半導体基板１０上に全面的に形成される。パターニング後の様子を平面的に示したのが図６である。このパターニングによって、メモリセルアレイの形成領域１０００ａ内のゲート層１４０ａおよびストッパ層Ｓ１００の積層体には、開口部１６０，１８０が設けられる。開口部１６０，１８０は、後のイオン注入によって不純物層１６，１８が形成される領域にほぼ対応している。そして、後の工程で、開口部１６０，１８０の側面に沿って第１サイド絶縁層２４，３４と第１，第２コントロールゲート２０，３０とが形成される。
【００７０】
（３）図７に示すように、半導体基板１０上に、ＯＮＯ膜２２０を全面的に形成する。ＯＮＯ膜２２０は、第１酸化シリコン層、窒化シリコン層および第２酸化シリコン層を順次堆積させることで形成される。第１酸化シリコン層は、たとえば熱酸化法、ＣＶＤ法を用いて成膜することができる。窒化シリコン層は、たとえばＣＶＤ法などによって成膜することができる。第２酸化シリコン層は、ＣＶＤ法、具体的には高温酸化法（ＨＴＯ）を用いて成膜することができる。これらの各層を成膜した後、アニール処理を行い、各層を緻密化することが好ましい。
【００７１】
ＯＮＯ膜２２０は、後のパターニングによって、第１ゲート絶縁層２２および第１サイド絶縁層２４、ならびに共通コンタクト部２００のコンタクト絶縁層２１０および第２サイド絶縁層２２４となる（図３参照）。
【００７２】
（４）図８に示すように、メモリセルアレイの形成領域１０００ａにおいて、ドープトポリシリコン層（第２導電層）２３０を、ＯＮＯ膜２２０上に全面的に形成する。このドープトポリシリコン層２３０から、パターニングおよびエッチング工程などを経て、第１，第２コントロールゲート２０，３０を構成する導電層４０（図１参照）、ならびに共通コンタクト部２００を構成するコンタクト導電層２３２、導電層２３６，２３８（図３参照）が形成される。
【００７３】
ついで、共通コンタクト部２００が形成される領域（以下、「共通コンタクト部の形成領域」という）２００ａに、レジスト層Ｒ１００を形成する。この実施の形態では、このレジスト層Ｒ１００は、図８に示すように、共通コンタクト部の形成領域２００ａにほぼ対応した位置に設けられる。このレジスト層Ｒ１００は、少なくとも、後の工程で形成するコンタクト導電層２３２が形成される領域上に形成される。
【００７４】
（５）図９に示すように、ドープトポリシリコン層２３０（図８参照）を、レジスト層Ｒ１００をマスクとして全面的に異方性エッチングすることにより、第１，第２コントロールゲート２０，３０、コンタクト導電層２３０ａ、導電層２３６，２３８が形成される。ここで、コンタクト導電層２３０ａ、導電層２３６，２３８は、共通コンタクト部の形成領域２００ａに形成される。
【００７５】
すなわち、このエッチング工程によって、露出した開口部１６０，１８０（図６参照）の側面に沿って、サイドウォール状の第１，第２コントロールゲート２０，３０、導電層２３６，２３８が形成される。そして、これと同時に、レジスト層Ｒ１００でマスクされた部分には、コンタクト導電層２３０ａが形成される。ここで、このコンタクト導電層２３０ａは、第１，第２コントロールゲート２０，３０と連続するように形成される。さらに、上記のエッチングによって、後の工程でシリサイド層が形成される領域に堆積された絶縁層は除去され、半導体基板１０が露出する。ついで、レジスト層Ｒ１００は除去される。
【００７６】
（６）次いで、図１０に示すように、Ｎ型不純物をイオン注入することにより、半導体基板１０内に、ソース領域またはドレイン領域を構成する不純物層１６，１８を形成する。
【００７７】
次いで、シリサイド形成用の金属を全面的に堆積させる。シリサイド形成用の金属とは、例えば、チタン，コバルトである。その後、不純物層１６，１８上に形成された金属をシリサイド化反応させることにより、不純物層１６，１８の上面にシリサイド層９２を形成させる。したがって、このシリサイド化工程によって、メモリセル１００は、ソース領域またはドレイン領域の表面が自己整合的にシリサイド化される。
【００７８】
次いで、メモリセルアレイの形成領域１０００ａにおいて、酸化シリコンまたは窒化酸化シリコンなどの絶縁層（第２絶縁層）７０を全面的に形成する。絶縁層７０は、ストッパ層Ｓ１００を覆い、かつ第１，第２コントロールゲート２０，３０の間やコンタクト導電層２３０ａの隙間を埋め込むように形成される。
【００７９】
（７）図１１に示すように、ＣＭＰ法を用いて、絶縁層７０をストッパ層Ｓ１００が露出するまで研磨し、絶縁層７０を平坦化する。この研磨によって、第１，第２コントロールゲート２０，３０をはさんで対向する２つの第１サイド絶縁層２４の間に絶縁層７０が残存して、埋込み絶縁層７０となる。また、この工程により、コンタクト導電層２３０ａの上部が除去されて、共通コンタクト部の形成領域２００ａ内にコンタクト導電層２３２が形成される。
【００８０】
このとき、ゲート層１４０ａおよびストッパ層Ｓ１００の側面に形成された第１サイド絶縁層２４，３４の上端は、第１，第２コントロールゲート２０，３０の上端に比べ、上方に位置する。
【００８１】
この工程によって、第１，第２コントロールゲート２０，３０は埋め込み絶縁層７０によって完全に覆われる。また、共通コンタクト部の形成領域２００ａにおいて、コンタクト導電層２３２の上面が露出した状態となる。さらに、コンタクト導電層２３２から構成される凹部７４は、埋め込み絶縁層７０で埋め込まれた状態となる。
【００８２】
（８）次いで、図１２に示すように、メモリセルアレイの形成領域１０００ａにおいて、キャップ絶縁層９０を形成するための第３絶縁層９０ａを全面に形成する。続いて、第３絶縁層９０ａ上に、パターニングされたレジスト層Ｒ２００を形成する。このレジスト層Ｒ２００をマスクとして、第３絶縁層９０ａをパターニングして、図１３に示すように、共通コンタクト部の形成領域２００ａにキャップ絶縁層９０を形成する。次いで、レジスト層Ｒ２００が除去される。次いで、キャップ絶縁層９０で覆われていない領域において、ストッパ層Ｓ１００を除去する（図１３参照）。
【００８３】
次いで、メモリセルアレイの形成領域１０００ａにおいて、第３導電層（図示せず）を全面に形成する。第３導電層（図示せず）を全面に形成した後、第３導電層上に、パターニングされたレジスト層Ｒ３００を形成する。このレジスト層Ｒ３００をマスクとして、前記第３導電層をパターニングして、ワード線５０を形成する。前記第３導電層としては、ドープトポリシリコン層、金属層、シリサイドなどの合金層、あるいはこれらのうちの２層以上を積層した層を用いることができる。さらに、レジスト層Ｒ３００をマスクとして、ドープトポリシリコンからなるゲート層１４０ａ（図１２参照）をパターニングすることにより、アレイ状に配列したワードゲート１４を形成とともに、ストッパ絶縁層８６が上部に形成された導電層２１４を形成する。次いで、レジスト層Ｒ３００が除去される。
【００８４】
なお、このエッチング工程では、第１および第２コントロールゲート２０，３０や、導電層２３６，２３８は、絶縁層７０で覆われているため、エッチングされずに残る。
【００８５】
次いで、Ｐ型不純物を半導体基板１０に全面的にドープする。これにより、Ｙ方向におけるワードゲート１４の相互間の領域にＰ型不純物層（素子分離用不純物層）１５（図２参照）が形成される。この素子分離用不純物層１５は、不揮発性記憶装置の導電型と逆の導電型からなる。このＰ型不純物層１５によって、メモリセル１００相互の素子分離がより確実に行われる。
【００８６】
（９）次いで、層間絶縁層を積層した後、公知の方法でコンタクトホールを形成し、コンタクトホール内に導電層を形成した後、該導電層と電気的に接続される配線層を形成する。たとえば、図３に示すように、コンタクト導電層２３２上に、キャップ絶縁層９０および層間絶縁層７２を貫通するコンタクトホール８４を形成し、このコンタクトホール８４にプラグ導電層８２を埋め込んだ後、プラグ導電層８２と接続される配線層８０を形成する。なお、コンタクトホール８４を形成する工程において、コンタクト導電層２３２から構成される凹部７４に埋め込まれている絶縁層７０を除去した後に、プラグ導電層８２を凹部７４に埋め込む。
【００８７】
以上の工程により、図１、図２および図３に示す半導体装置を製造することができる。
【００８８】
本実施の形態の半導体装置の製造方法によれば、特に工程数を増加させることなく、サイドウォール状の第１，第２コントロールゲート２０，３０とともに共通コンタクト部２００を形成できる。そして、共通コンタクト部２００は、少なくとも不純物層１６，１８の幅に近いサイズを有することができ、充分に大きなコンタクト面積を確保できる。したがって、本実施の形態では、充分なコントクト領域をとりにくいサイドウォール状のコントロールゲート２０，３０であっても、共通コンタクト部２００を介して確実な電気的接続をとることができる。
【００８９】
また、本実施の形態の半導体装置の製造方法によれば、コンタクト導電層２３２上ににプラグ導電層８２が形成される。ここで、コンタクト導電層２３２の外側にストッパ絶縁層８６が設置されていることにより、このプラグ導電層８２を形成する際におけるアライメント余裕を確保することができる。
【００９０】
以上、本発明の一実施の形態について述べたが、本発明はこれに限定されず、本発明の発明の要旨の範囲内で種々の態様をとりうる。たとえば、上記実施の形態では、半導体層としてバルク状の半導体基板を用いたが、ＳＯＩ基板の半導体層を用いてもよい。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる半導体装置のレイアウトを模式的に示す平面図である。
【図２】本発明の実施の形態にかかる半導体装置の要部を模式的に示す平面図である。
【図３】図２のＡ−Ａ線に沿った部分を模式的に示す断面図である。
【図４】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図５】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図６】図５に示す半導体装置の製造方法の一工程を示す平面図である。
【図７】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図８】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図９】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図１０】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図１１】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図１２】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図１３】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図１４】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図１５】公知のMONOS型メモリセルを示す断面図である。
【符号の説明】
１０  半導体基板
１２  第２ゲート絶縁層
１４  ワードゲート
１５  素子分離用不純物層
１６，１８  不純物層
２０  第１コントロールゲート
２２，３２  第１ゲート絶縁層
２４，３４  第１サイド絶縁層
３０  第２コントロールゲート
４０  導電層
５０  ワード線
６０  ビット線
７０  埋め込み絶縁層（第２絶縁層）
７２  層間絶縁層
７４  凹部
８０  配線層
８２  プラグ導電層
８４  コンタクトホール
８６  ストッパ絶縁層
９０  キャップ絶縁層
９０ａ  第３絶縁層
９２  シリサイド層
１００  不揮発性記憶装置（メモリセル）
１２０  第２ゲート絶縁層（第１絶縁層）
１２２  ゲート絶縁層
１４０  第１導電層
１４０ａ  ゲート層
１６０，１８０  開口部
２００  共通コンタクト部
２００ａ  共通コンタクト部の形成領域
２１０  コンタクト絶縁層
２１２  絶縁層
２１４  導電層
２２０  ＯＮＯ膜（誘電体層）
２２４  第２サイド絶縁層
２３０  ドープドポリシリコン層（第２導電層）
２３０ａ  コンタクト導電層
２３２  コンタクト導電層
２３６  導電層
２３８  導電層
３００  素子分離領域
３５０  コンタクト
４００  コンタクト用不純物層
Ｓ１００  ストッパ層
Ｒ１００，Ｒ２００，Ｒ３００  レジスト層
１０００  メモリセルアレイ
１０００ａ  メモリセルアレイの形成領域
【図１】
0003671890.tif 000002
【図２】
0003671890.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003671890.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0003671890.tif 000014
【図１４】
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【図１５】
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