(57)【特許請求の範囲】
【請求項１】
集積回路であって、
データメモリ、
前記データメモリ内の読出しアドレスから読出しデータ語を読み出すために、及び前記データメモリ内の書込みアドレスへ書込みデータ語を書き込むために、前記データメモリ内の命令アドレスから読み出された命令データ語に応答する、プロセッサ、
前記データメモリから前記プロセッサへ前記命令データ語と前記読出しデータ語とを転送するために前記データメモリと前記プロセッサとを直接接続する単方向読出しバス、
前記データプロセッサから前記データメモリへ書込みデータ語と、命令アドレス語と、読出しアドレス語と、書込みアドレス語とを転送するために前記プロセッサと前記データメモリとを直接接続する単方向書込み及びアドレスバス
及び、
読出しフラグ信号を転送するために前記プロセッサと前記キャッシュデータメモリとの間の読出しフラグ信号線と、書込みフラグ信号を転送するために前記プロセッサと前記データメモリとの間の書込みフラグ信号線と、命令フラグ信号を転送するために前記プロセッサと前記データメモリとの間に延びる命令フラグ信号線とを含み、
前記データメモリがバーストアクセスモードで動作可能であり、これによって前記データメモリに転送されたアドレス語が、前記データメモリ内の連続アドレスに対する一連のアクセス動作における開始アドレスを指定し、
前記プロセッサが前記命令データ語を受信する命令プリフェッチユニットと、前記読出しデータ語を受信する読出しデータ語受信回路とを含み、前記命令プリフェッチユニットと前記読出しデータ語受信回路とが並列に前記読出しデータバスに接続されており、
前記読出しフラグ信号と、前記書込みフラグ信号と、前記命令フラグ信号とは前記データメモリへのアクセスモードを選択し、かつ前記読出しフラグは前記読出しバス上の読出しデータ語の転送が命令データ語の転送より高い優先権を有するように前記命令フラグ信号をオーバライドするように働く集積回路。
【請求項２】
請求の範囲第１項記載の集積回路において、前記キャッシュデータメモリが前記読出しデータバス上の転送される信号値を駆動する読出しバス駆動器回路を含む集積回路。
【請求項３】
請求の範囲第１項及び第２項のうちいずれか１つに記載の集積回路において、前記プロセッサが前記書込み及びアドレスバス上の転送される信号値を駆動する書込み及びアドレスバス駆動器回路を含む集積回路。
【請求項４】
請求の範囲先行項のうちいずれか１つに記載の集積回路において、前記データメモリが、前記命令アドレス語と、前記読出しアドレス語と、前記書込みアドレス語とを受信しかつ解読するアドレス受信機及びデコーダと、書込みデータ語を書き込む書込み回路とを含み、前記アドレス受信機及びデコーダを活性化するために前記プロセッサと前記アドレス受信機及びデコーダとの間にアドレスフラグ信号線を有する集積回路。
【請求項５】
請求の範囲先行項のうちいずれか１つに記載の集積回路において、前記プロセッサが前記書込み及びアドレスバスへの接続のために命令アドレス語又は読出しアドレス語及び書込みアドレス語又は書込みデータ語のどちらかを選択するマルチプレクサを含む集積回路。
【請求項６】
集積回路内のデータを処理する方法であって、
データメモリ内に命令データ語と、読出しデータ語と、書込みデータ語とを記憶するステップ、
前記データメモリとプロセッサとを直接接続する単方向読出しバスを経由して前記データメモリから前記プロセッサへ前記命令データ語と読出しデータ語とを転送するステップ、及び
前記プロセッサと前記データメモリとを直接接続する単方向書込み及びアドレスバスを経由して前記プロセッサから前記データメモリへ前記書込みデータ語と、命令アドレス語と、読出しアドレス語と、書込みアドレス語とを転送するステップ
を含み、
前記プロセッサが前記命令データ語を受信する命令プリフェッチユニットと、前記読出しデータ語を受信する読出しデータ語受信回路とを含み、前記命令プリフェッチユニットと前記読出しデータ語受信回路とが並列に前記読出しデータバスに接続されており、
前記集積回路は、読出しフラグ信号を転送するために前記プロセッサと前記キャッシュデータメモリとの間の読出しフラグ信号線と、書込みフラグ信号を転送するために前記プロセッサと前記データメモリとの間の書込みフラグ信号線と、命令フラグ信号を転送するために前記プロセッサと前記データメモリとの間に延びる命令フラグ信号線とを含み、
前記読出しフラグ信号と、前記書込みフラグ信号と、前記命令フラグ信号とは前記データメモリへのアクセスモードを選択し、かつ前記読出しフラグは前記読出しバス上の読出しデータ語の転送が命令データ語の転送より高い優先権を有するように前記命令フラグ信号をオーバライドするように働き、
前記データメモリがバーストアクセスモードで動作可能であり、これによって前記データメモリに転送されたアドレス語が、前記データメモリ内の連続アドレスに対する一連のアクセス動作における開始アドレスを指定する方法。
【発明の詳細な説明】
この発明は、データ処理の分野に関する。特に、この発明は、プロセッサ及びデータメモリを有しこれらの間に命令データ語、読出しデータ語、及び書込みデータ語が転送されることになっているデータ処理システムに関する。
キャッシュメモリのようなデータメモリに結合されたプロセッサを有し、データメモリが命令データ語、読出しデータ語、及び書込みデータ語を記憶するデータ処理システムを提供することは、知られている。
異なるデータ語間の区別がそのデータ語を用いて現在遂行しつつあるアクセス動作に依存すること、例えば、データメモリに書き込まれつつあるデータ語がその時刻において書込みデータと考えられるが、その後データメモリから読み出されつつあるその同じデータ語が読出しデータ語であると考えられることは、当行者によって認められるであろう。
データメモリと関連したプロセッサとの間のデータの転送は、しばしば、このようなデータ処理システムの動作における性能に影響する因子である。システムの総合性能を向上するために、相当量の労力がこのようなデータ語を転送する機構の設計のために費やされる。
添付図面のうちの第１図から第４図は、中央処理ユニット２（CPU）とキャッシュメモリ４との間にデータを転送する（アドバンストRISCマシン株式会社（Advanced  RISC  Machines  Limited）のARM600集積回路に類似の）典型的構成を図解する。そのシステムは、CPU2とキャッシュメモリ４との間のデータバス６及びアドレスバス８を有する。CPU2はコア10を含み、このコアは、それに命令データ語バス12を経由して供給される命令データ語に応答する。コア10は、書込みデータ語（WD）を駆動器30を経由してデータバス６上へ、及び書込みアドレス（WA）を読出し書込みアドレスバス14へ出力する。書込みアドレスWAは、キャッシュメモリ４によって受信されるとき、書込みデータ語WDがキャッシュメモリ４内のどこに記憶されるかを制御する。類似の仕方で、データバス６、及び読出し及び書込みアドレスバス14は、読出しデータ語（RD）をキャッシュメモリ４からコア10内へと、読出し及び書込みアドレスバス14上の読出しアドレス（RA）によって指定されたキャッシュメモリ４内の位置から読み出すのに使用され得る。
キャッシュメモリ４から回復される命令データ語は、データバス６を経由してプリフェッチユニット16（ARM600はプリフェッチユニットを有さないが、もっともこのクラスの或る他のプロセッサはプリフェッチユニットを有する）へ通される。プリフェッチユニット16は、タイムリーな仕方でコア10内への命令データ語の円滑な供給を助援し、かつ分岐命令識別のような機能を遂行することを目指している。命令データ語がそこから回復されるキャッシュメモリ４内のアドレスは、コア10によって発生されたプログラムカウンタアドレス（PC）によって指定され、かつプログラムカウンタバス18、プリフェッチユニット16、及びマルチプレクサ20を経由してアドレスバス８へ通される。マルチプレクサ20は、コア10によって発生されたデータフラグ信号ではなく命令に従ってプログラムカウンタバス18又は読出し及び書込みアドレスバス14のどちらかをアドレスバス８へ選択的に結合するように働く。
プリフェッチユニット16は、プログラムカウンタレジスタPCを含みかつプログラムカウンタ値を関連命令と一緒にコア10に送り返すであろう。プリフェッチユニット16は、このようにして、ほとんどのプリフェッチに再応答するであろうし、かつアドレスフラグAFを駆動することを要求されるであろう。コア10は、それ自身のプリフェッチを有効に制御するためにプリフェッチユニットプログラム単位値を更新する能力を保有することができるであろう。
キャッシュメモリ４内に、記憶セル22のアレイが備えられており、このアレイ内に命令データ語、読出しデータ語、及び書込みデータ語が記憶される。アドレスバス８はアドレスデコーダ24へ供給され、このデコーダはアドレスバス８から読み出されたアドレス語に従って記憶セルのアレイ22内から個々の記憶セル又は記憶セルの行を選択するように働く。キャッシュ４から回復される読出しデータ語は、読出しデータバス26を経由してデータバス６へ供給される。キャッシュ４内に記憶される書込みデータ語は、データバス６から書込みデータバス28を経由して記憶セルのアレイ22へ結合される。
データをキャッシュ内へロードするために、コア10を通して以外にも他の機構が必要である。この機構は、信号線路を適当な値へ強制するためにそれ自身の駆動器を必要とするであろう。このような機構は、例えば、キャッシュミスの際に動作するであろう。この機構は、コア10より典型的に遥かに低速で動作するであろうが、しかしシステム性能に対してさほど致命的でない。
第１図に図解されたようなシステムの設計において重要な考慮すべきことは、データバス６及びアドレスバズ８が長いトラック長、かつそれであるから比較的高い関連キャパシタンスを有する傾向があると云うことである。これに対処するために、個々のバス線が正しい信号レベル値に到達するのにかかる時間を速めるようにこれらのバス上に置かれる語をこれらのバス上へ活性的に駆動しなければならない。この目的のために、CPU2内の駆動器回路30が書込みデータ語をデータバス６上へ駆動する。類似の仕方で、キャッシュ４内の駆動器回路32が読出しデータ語をデータバス６上へ駆動する。データバス６にとっていかなるときもこれら２つの駆動器の１つだけが活性であることは、認められるであろう。コア10によって発生された読出しフラグ信号（Ｒ）及び書込みフラグ信号（Ｗ）は２つの駆動器30、32を活性化及び不活性化するように働く。CPU2内の駆動器34は、アドレス語をアドレスバス８上へ駆動するように働く。
第２図は、命令データ語を取り出すときの第１図のシステムの動作を図解する。このモードで、デマルチプレクサ20は、キャッシュメモリ４内から命令アドレス位置を選択するためにPC値をアドレスバス８上へスイッチする。このようにしてアクセスされた命令データ語Ｉは、読出しバス26、駆動器32、データバス６、ユニット16、及び命令バス12を経由してコア10へ通される。
第３図は、読出しデータ語を転送するに当たっての第１図のシステムの動作を図解する。この場合、デマルチプレックサ20は、コア10から読出しデータRAを選択して、アドレスバス８を経由してアドレスデコーダ24へ供給する。このようにしてアクセスされた読出しデータ語は、読出しバス26、駆動器32、及びデータバス６を経由してコア10へ送り返される。
最後に、第４図は、書込みデータ語を転送するに当たっての第１図のシステムの動作を図解する。この場合は、書込みアドレスWAがマルチプレクサ20を経由してコア10からアドレスバス８へ通される。１サイクル後に、コア10が書込みデータ語WDを発生し、かつこれを駆動器30、データバス６、及び書込みバス28を経由して記憶セルのアレイ22へ通す。
注意するのは、読出しデータの転送中、キャッシュメモリ４内の駆動器32がデータバス６を駆動することである。逆に、書込みデータ語の転送中、CPU2内の駆動器30がデータバス６を駆動する。２つの駆動器30、32の間のどんな衝突をも回避するために、重要なことはそれらがデータバス６を決して同時に駆動すようとしてはならないことである。このような衝突は、回路に損傷を生じ、かつ不都合に大量の電力を消費することになる。このような衝突を確実に回避するために、駆動器30、32のうちの１つのスイッチオフと駆動器30、32のうちの他のスイッチオンとの間に遅延期間を考慮しなければならない。これは、２つの個別制御信号又はバッファ内の慎重なタイミング設計（すなわち、低速ターンオン及び高速ターンオフ）を要求する。
第１図から第４図に図解されたようなシステムの総合性能を向上するために、種々の調査研究が採択されると云える。１つの調査研究は、データを転送するのに用いられるクロック速度を上昇することであり、例えば、もしｆなるクロック周波数がコア10に対して使用されるならば、そこで、2fなるクロック速度を転送に使用することができるであろう。しかしながら、このような調査研究に関して、駆動器30を用いてのデータバス６の駆動と駆動器32を用いてのデータバス６の駆動との間の充分な遅延を維持しかつ適当に同期させるに当たって問題が生じる。加えて、同期要件に起因する帯域幅の損失がある。
性能を向上させる他の調査研究は、単にバス幅を増大することであるかもしれない。広いバスほど所与のクロック速度で所与の時間内に多くのデータが転送されるのを許す。この調査研究は、それがバスの物理的寸法を増大すると云う不利をこうむる。多くの状況において、物理的寸法の増大は、当然の結果として低い歩留を招く大きい集積回路を要求するので製造の観点から不利である。
１態様から見て、この発明は集積回路を提供し、この集積回路は、
キャッシュデータメモリ、
前記データメモリ内の読出しアドレスから読出しデータ語を読み出すために、及び前記データメモリ内の書込みアドレスへ書込みデータ語を書き込むために、前記データメモリ内の命令アドレスから読み出された命令データ語に応答する、プロセッサ、
前記データメモリから前記プロセッサへ前記命令データ語及び前記読出しデータ語を転送するために前記データメモリと前記プロセッサとを直接接続する単方向読出しバス、及び
前記データプロセッサから前記データメモリへ書込みデータ語、命令アドレス語、読出しアドレス語、及び書込みアドレス語を転送するために前記プロセッサと前記データメモリとを直接接続する単方向書込み及びアドレスバス
を含み、
この装置において、前記データメモリがバーストアクセスモードで動作可能であり、これによって前記データメモリに転送されたアドレス語が前記データメモリ内の連続アドレスに対するアクセス動作の順序に対する開始アドレスを指定する。
どちらの方向のデータ流に対しても単方向バスを提供することは、バス方向の安全反転に必要なタイムギャップを提供しなくてよいと云う利点を有する。それゆえ、バス速度を、同期問題を起こすことなく、上昇させることができる。更に、発明は、アドレスバスを経由して通されるアドレスデータがデータバス上のデータに比較して比較的まれにしか変化しないと云う現実を利用する。それゆえ、書込み及びアドレスバスを形成するためにアドレスと共にこのバス上へ書込みデータを多重化することが、利用可能な帯域幅を充分に活用する。
この発明によれば、前記データメモリがバーストモードで動作可能であり、これによって前記データメモリに転送されたアドレス語が前記データメモリ内の連続アドレスに対するアクセス動作の順序に対する開始アドレスを指定する。
このようなバーストモードアクセスは、回復される命令データ語又は読出しデータ語、又は書き込まれる書込みデータ語の順序の開始でアドレスデータ語が提供されさえすればよいから、発明のバス構造に特に適している。単一アドレスデータ語がアクセスプロセスを開始させ、次いでアクセスプロセスは終了するまで後続のアドレスを通して順序に進行する。このようにして、書込み及びアドレスデータバスが少数のアドレスデータ語を搬送するために要求され、それであるから帯域幅を解放して書込みデータ語の通過に供する。
先に論じたように、信号値が信頼性を以て得られる場合の速度を上昇するためにデータバスに対して駆動器回路を提供することができる。発明はこのような駆動器がなくてもアドレスデータを通すバスの帯域幅の使用を高めると云う利点を有するが、このような駆動器は、所与のバスに対して持久的に活性を維持することができるので、発明に使用されるのに充分に適している。
発明の好適実施例において、前記プロセッサは、前記命令データ語を受信する命令プリフェッチユニット、前記読出しデータ語を受信する読出しデータ語受信回路を含み、前記命令プリフェッチユニットと読出しデータ語受信回路とは並列に前記読出しデータバスに接続される。
プリフェッチユニットの具備は、命令処理の動作を高速化する。読出しデータ語受信回路とプリフェッチユニットとの並列接続は、読出しバスがマルチプレクサを経由して経路を取ることを要さず、命令データ語又は読出しデータ語のどちらかを通すのを許し、プロセッサはプリフェッチユニット又は読出しデータ語受信回路のどちらか適当な方を選択して活性化する。
発明の好適実施例において、前記データメモリは、前記命令アドレス語、前記読出しアドレス語、及び前記書込みアドレス語を受信しかつ解読するアドレス受信機及びデコーダ、及び書込みデータ語を書き込む書込み回路を含み、この実施例において前記アドレス受信機及びデコーダを活性化するために前記プロセッサと前記アドレス受信機及びデコーダとの間にアドレスフラグ信号線が延びる。
アドレスバス上へのアドレスデータ語と書込みデータ語との多重化は、データメモリによっていかにこの異なるデータを識別しかつ処理することができるかと云う問題を生じる。この目的のために、データメモリ内の適当な処理を制御するためのアドレスフラグ信号を提供することによって、有利な融通性が達成される。
補足的な仕方で、好適なのは、前記プロセッサが前記書込み及びアドレスバスへの接続のために命令アドレス語又は読出しアドレス語及び書込みアドレス語又は書込みデータ語のどちらかを選択するマルチプレクサを含むことである。
このようにして、適当なデータを書込み及びアドレスデータバス上へ置く機構が提供される。
データメモリの動作を制御する好適な仕方は、読出しフラグ信号を転送するために前記プロセッサと前記キャッシュデータメモリとの間に延びる読出しフラグ信号線、書込みフラグ信号を転送するために前記プロセッサと前記キャッシュデータメモリとの間に延びる書込みフラグ信号線、及び命令フラグ信号を転送するために前記プロセッサと前記キャッシュデータメモリとの間に延びる命令フラグ信号線を提供することであり、この仕方において前記読出しフラグ信号、前記書込みフラグ信号、及び前記命令フラグ信号は前記データメモリへのアクセスモードを選択し、かつ前記読出しフラグ信号は前記読出しバス上の読出しデータ語の転送が命令データ語の転送より高い優先権を有するように前記命令フラグ信号をオーバライドするように働く。
このようにして、読出しデータ語又は命令データ語を回復する、又は書込みデータ語を記憶する適当なモードにデータメモリを置くことができる。更に、命令データ語が典型的にプリフェッチされかつシステム内でバッファされるのに反して、読出しデータ語の回復は個々に解読された命令が要求するに従って突発的に起こる傾向にあるから、平均処理速度は、読出しデータ語の転送に命令データ語の転送の優先権より高い優先権を持たせることによって上昇させられる。
他の態様から見て、この発明は集積回路内のデータを処理する方法を提供し、この方法は、
データメモリ内に命令データ語、読出しデータ語、及び書込みデータ語を記憶するステップ、
前記データメモリとプロセッサとを直接接続する単方向読出しバスを経由して前記データメモリから前記プロセッサへ前記命令データ語及び読出しデータ語を転送するステップ、及び
前記プロセッサと前記データメモリとを直接接続する単方向書込み及びアドレスバスを経由して前記プロセッサから前記データメモリへ前記書込みデータ語、命令アドレス語、読出しアドレス語、及び書込みアドレス語を転送するステップを含み、
この方法において、前記データメモリがバーストアクセスモードで動作可能であり、これによって前記データメモリに転送されたアドレス語が前記データメモリ内の連続アドレスに対するアクセス動作の順序に対する開始アドレスを指定する。
単に例として、発明の実施例を添付の図面を参照して、いまから説明するが、これらの図面の中で、
第１図から第４図は典型的な既知のプロセッサ及びデータメモリシステムを図解し、
第５図はこの発明の１実施例による単方向バスを有するプロセッサ及びデータメモリシステムの構成を図解し、
第６図から第８図は異なるモードでの第５図の実施例の動作を図解する。
第５図はコア38を有するCPU36を示し、コア38は読出しデータ語RD及び命令データ語Ｉを受信しかつ書込みデータ語WDを発生する。これらのデータ語は、単方向読出しバス42、及び単方向書込み及びアドレスバス44を経由してCPU36とキャッシュメモリ40との間で転送される。読出しバス42は、ユニット46と並列にかつコア38内の読出しデータ受信回路に接続されている。プリフェッチユニット46からの命令データ語は、命令バス48を経由してコア38へ通される。
書込みアドレスバス44は、CPU36内の駆動器50によって駆動され、駆動器50はその入力を３路マルチプレクサ52から受信する。３路マルチプレクサ52は、プリフェッチユニット46からのプログラムカウンタ値PC、コア38からの読出しアドレスRA又は書込みアドレスWA、又はコア38からの書込みデータWDの中から選択する。３路マルチプレクサ52によって選択される信号は、コア38によって発生されたアドレスフラグ信号AF、及びプリフェッチユニット46によって発生された命令フラグ信号IFに従って選択される。
キャッシュメモリ40内で、駆動器54は信号値を読出しデータバス42上へ駆動するように働く。書込みアドレスバス44からの信号は、アドレスデコーダ回路58（アドレスフラグ信号AFによって制御されるアドレスラッチ56を経由する）、及び書込みデータ受信回路の両方へ送られる。
上述の実施例はアドレスデコーダ回路58を使用するのに対して、連想キャッシュ（すなわち、解読タグルックアップ）に基づく実施例もまた可能であることは、認められるであろう。
キャッシュメモリ40による読出しデータ語又は命令データ語のいずれかの回復は、コア38によって発生された読出しフラグ信号RF、及び命令フラグ信号IFを経由して制御される。更に、コア38によって発生された書込みフラグ信号WFは、書込みデータ語が書込み及びアドレスバス44からキャッシュメモリ40によって受信されかつ記憶されることを指示するように働く。
第５図の回路において、第１図から第４図の回路と対照的に、読出しバス42は、単方向性であって一端にのみ駆動器54を備え、このバスは転送のその方向を反転するには及ばない。したがって、このような反転に時間を浪費せず、かつ駆動器回路衝突に起因する潜在的損傷及び電力浪費を回避する。アドレスデータ及び書込みデータは、３路マルチプレクサ52によって書込み及びアドレスバス44上へ時分割多重化される。
第６図は、命令取出しモードで動作するシステムを図解する。このモードでは、プログラムカウンタアドレス値PCは、プリフェッチユニット46、３路マルチプレクサ52、駆動器50、書込み及びアドレスバス44、及びアドレスラッチ56を経由してアドレスデコーダ58へ通される。アドレスフラグ信号AFがオンかつ命令フラグ信号IFがオンである。信号のこの組合わせが、３路マルチプレクサ52を制御して、プリフェッチユニット46からのプログラムカウンタアドレス値PCを選択させて、駆動器50を経由して書込み及びアドレスバス44へ印加させる。キャッシュメモリ40へと通る命令フラグIFは、また、命令データ語が指定されたアドレスから書込み及びアドレスバス44上へ回復されることを指示する。この命令データ語は、駆動器54、読出しバス42、プリフェッチユニット46、及び命令バス48を経由してCPU36へ返される。
システムはバーストモードで動作し、これによって単一開始プログラムカウンタアドレス値PCがアドレスを指定し、このアドレスから順次命令取出しが進行して、更にアドレスが供給されるまで進行する。アドレスラッチ56はアドレスデコーダ回路58への入力を保留し、アドレスデコーダ回路58はバーストモード動作中アドレスを増分するカウンタを組み込んでいる。
第７図は、第５図のシステムにとってのデータ読出し動作を図解する。この場合、読出しデータ語は、駆動器54及び読出しデータバス42を経由してキャッシュメモリ40からコア38へ経路を取らされる。読出しアドレスRAは、３路マルチプレクサ52によって、アドレスフラグ信号AFがオン表明させられておりかつ命令フラグIFがオフ表明させられているのに応答して、選択される。したがって、読出しアドレスは、駆動器50、書込み及びアドレスバス44、アドレスラッチ56、及びアドレスデコーダ58を経由してキャッシュ48へ印加される。アドレスフラグがオンであり、読出しフラグがオンであり、かつ書込みフラグがオフであることは、キャッシュ40に書込み及びアドレスバス44上の信号を読出しアドレスに従って取り扱わさせる。
読出しデータ動作は、命令取出し動作に優先して起こる。それゆえ、もしプリフェッチユニット46が命令フラグ信号IFオンを表明しており、更に命令データ語を受信する用意ができていることを指示しており、かつコア38が読出しフラグ信号RFオンを表明するならば、そこでキャッシュメモリ40内の論理が高い優先権を有する読出し動作を行い、かつ、いかなる命令データ語でもない要求された読出しデータ語を読出しバス42を経由して返す。
第８図は、書込みデータ語をキャッシュメモリ40内に記憶するモードでの第５図のシステムを図解する。このモード中、アドレスフラグ信号AFは、書込みアドレスWA又は書込みデータ語WDがコア38によって現在出力されつつあるかどうかに従って、オン表明されるのとオフ表明されるのとの間を交互する。命令フラグ信号IFはオフ表明され、かつアドレスフラグ信号AFは３路マルチプレクサ52を制御して、適当な書込みアドレスWA又は書込みデータ語を選択させてこれを駆動器50を経由して書込み及びアドレスバス44に印加させるように働く。書込みデータ語、及び書込みアドレス語が、このようにして、有効に書込み及びアドレスバス44上へ時分割多重化される。バーストモード書込み転送の提供は、書込みアドレスをまれな間隔において、例えば、ページ境界においてのみ提供すればよいと云う結果を持たらす。もし書込みアドレスを各書込みデータ語毎に提供しなければならなかったとしたならば、これが書込みデータ帯域幅を確かに半減しているであろう。
キャッシュメモリ40内で、アドレスラッチ56は、アドレスフラグ信号AFの値に応答して、書込み及びアドレスバス44上のアドレス語を捕捉する。書込みフラグ信号WFは、（アドレスフラグAFの逆位相にあって）オフ及びオン表明され、書込み及びアドレスバス44からの書込みデータ語が記憶されるべきことをキャッシュ40に指示する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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