(57)【特許請求の範囲】
【請求項１】
複数の通信路(33A,33B)により接続された複数の局(31)の間で、パケット(9)を送受信し、前記複数局のメモリのメモリデータが同一である複数局メモリデータ共有システムであって、
各局の少なくとも一つが、メモリ(38)と、前記メモリを局外部からアクセスすることを可能にするユーザーインターフェース(32)と、前記パケットを送信する送信ステートマシーン(36)と、前記パケット(9)を受信する受信ステートマシーン(35)と、内部時計(39)と、許容時刻誤差判定回路(34)と、送信ステートマシーン(36)および受信ステートマシーン(35)からのアクセスと前記ユーザインターフェース(32)からのアクセスとの競合を調停する調停回路(37)と、前記パケット(9)に含まれるアンサーコード(44)を管理する受信状態管理レジスタ(40)と、通信路選択回路(41)とを有するメモリ型局装置(31)であり、
各局に、００、０１、…、０Ｎの固有な局アドレス値を、各々、設定し、
前記パケットを前記通信路(33A,33B)に送信するための所要時間と前記通信路(33A, 33B)上の前記パケットの伝達所要時間との和を、前記内部時計(39)の時刻の１単位時間とし、
前記内部時計(39)が取り得る各時刻（Ｔ００，Ｔ０１，…，Ｔ０Ｎ）を、各々、各局アドレス値に対応させ、
システム内の局内の前記内部時計(39)が、全て、同一の時刻を示し、かつ時刻Ｔ００
から上限時刻ＴＭ 迄を周回し、
前記内部時計(39)が、ある局の前記局アドレス値に対応する時刻を示すと、その局の前記局アドレス値に対応するメモリアドレス位置にある前記メモリ内のデータを前記調停回路(37)を介して読み出し、当該データと前記受信状態管理レジスタ(40)により生成された前記アンサーコード(44)とを前記パケットに埋め込み、そして前記パケットを前記複数の通信路(33A,33B)に送信し、
前記パケットが正常に受信されると、前記受信されたパケットから送信元を認識し、前記受信パケット内の当該データを、送信元の前記局アドレス値に対応するメモリアドレス位置に前記調停回路(37)を介して書き込み、
許容時刻誤差判定回路(34)が、前記１単位時間から算出される自局の内部時計の正しい時刻と、前記内部時計が示す時刻とを比較し、それらの差が許容値を超えている場合には、前記内部時計の時刻を前記正しい時刻に強制的に校正し、
前記受信状態管理レジスタ(40)内の各々の局への接続状態を示すビットに変化が生じると、前記通信路選択回路(41)が、データを送受信していた前記通信路を別の通信路に切替える、複数の通信路を有する複数局メモリデータ共有システム。
【請求項２】
前記各局の少なくとも一つは、Ｉ／Ｏ端子出力ポート(52)と、Ｉ／Ｏ端子入力ポート(53)と、出力アドレス設定回路(54)と、出力ポートデータ保持回路(55)と、パケットを送信する送信ステートマシーン(36)と、前記パケットを受信する受信ステートマシーン(35)と、内部時計(39)と、許容時刻誤差判定回路(34)と、アンサーコードを管理する受信状態管理レジスタ(40)と、通信路選択回路(41)とを有するＩ／Ｏ型局装置(51)であり、
前記内部時計(39)が、あるＩ／Ｏ型局装置(51)からなる局の局アドレス値に対応する時刻を示すと、
その局の前記Ｉ／Ｏ端子入力ポート(53)からデータを読み出し、当該データと、前記受信状態管理レジスタ(40)により生成されたアンサーコードを前記パケットに埋め込み、そして前記パケットを前記複数の通信路(33A, 33B)に送信し、
前記パケットが正常に受信されかつ前記出力アドレス設定回路(54)の設定値と送信元の局アドレス値が一致した場合には、受信された前記パケット内のデータを前記出力ポートデータ保持回路(55)に保持させて、前記受信パケット内の前記データを前記Ｉ／Ｏ端子出力ポート(52)に出力し、
前記受信状態管理レジスタ(40)内の各々の局への接続状態を示すビットに変化が生じると、前記通信路選択回路(41)が、データを送受信していた前記通信路を別の通信路に切替える、請求項１に記載の複数局メモリデータ共有システム。
【請求項３】
前記メモリ型局装置は、前記受信状態管理レジスタ(40)を前記ユーザーインターフェース(32)に接続し、かつ局外部から通信路選択信号を前記通信路選択回路(41)に供給するための通信路選択入力ポート(56)を有する、請求項１または２に記載の複数局メモリデータ共有システム。
【請求項４】
前記メモリ型局装置は、半導体集積回路で構成している、請求項１〜３の何れかに記載の複数局メモリデータ共有システム。
【請求項５】
前記Ｉ／Ｏ型局装置は、半導体集積回路で構成している、請求項２に記載の複数局メモリデータ共有システム。
【請求項６】
前記メモリ型局装置(31)は、電子回路で構成している、請求項１〜３の何れかに記載の複数局メモリデータ共有システム。
【請求項７】
前記Ｉ／Ｏ型局装置(51)は、電子回路で構成している、請求項２に記載の複数局メモリデータ共有システム。
【請求項８】
請求項１〜７の何れかに記載の複数局メモリデータ共有システムを備える、輸送機器の制御システム。
【請求項９】
請求項１〜７の何れかに記載の複数局メモリデータ共有システムを備える、自動車の制動制御システム。
【請求項１０】
請求項１〜７の何れかに記載の複数局メモリデータ共有システムを備える、輸送機器の保安システム。
【請求項１１】
請求項１〜７の何れかに記載の複数局メモリデータ共有システムを備える、自動車の保安システム。
【請求項１２】
請求項１〜７の何れかに記載の複数局メモリデータ共有システムを備える、防犯防災システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、局同士が相互にデータを送受信することが出来、ある局が機能を停止しても、残りの局は機能を停止せずに、システムが機能し続け、かつ通信路に障害が発生しても即時に通信路が切替わる、複数の通信路を有する複数局メモリデータ共有システムに関する。
【０００２】
【従来の技術】
本出願人は、先に、ユーザーインターフェースを介して中央装置に接続されるコンピューターが、中央装置内のメモリに格納されているデータを読み書きすることにより、遠隔位置にある全ての端末装置の入出力ポートの状態を操作することができる、「サイクリック自動通信による電子配線システム」に関する特許出願を行った。これは、特許第２９９４５８９号として登録された（以下、「特許電子配線システム」と称する）。
【０００３】
この特許電子配線システムは、図２１に示されるように、各々、１〜Ｎのアドレスが付された端末装置２と、このシステムの通信を制御するステートマシンと各端末装置のデータを格納するメモリ４とを有する中央装置１と、これらを接続する共通通信路３から構成されている。中央装置１には、ユーザーインターフェース５を介してコンピューター８が接続される。中央装置１のメモリ４には、各端末装置２に対応させたアドレスにより規定されるメモリ領域が設けられている。各端末装置２には、制御対象機器Ｔ１，…ＴＮとのデータ交換を可能にするために、入力ポート２１と出力ポート２２が設けられている。
【０００４】
中央装置１は、制御対象機器Ｔ１，…ＴＮに宛てたコマンドパケットを巡回的に送信する。中央装置１がコマンドパケットを送信する際には、ある端末装置２のアドレスにより規定されるメモリ領域から、その端末装置２の出力ポート２２のデータを読み出し、コマンドパケット内に埋め込む。
【０００５】
端末装置２は、所望のアドレスに対応したコマンドパケットを受信すると、そのコマンドパケット内に埋め込まれているデータを出力ポート２２に出力し、かつ入力ポート２１のデータをレスポンスパケットに埋め込み、レスポンスパケットを中央装置１に送信する。
【０００６】
中央装置１は、レスポンスパケットを受信すると、そのパケットから送信元の端末装置２における入力ポート２１のデータを抽出し、それをメモリ４内のアドレスにより規定されるメモリ領域に書き込む。
【０００７】
全ての制御対象機器Ｔ１，…ＴＮに対して、コマンドパケットとレスポンスパケットの授受が一巡すると、メモリ４には、全ての端末装置２の入力データが、格納される。
【０００８】
この特許電子配線システムの場合、データの送受信は、ステートマシンと言うハードウェアのみで行われるので、マイクロプロセッサを用いたプログラム制御により通信制御が行われる従来のシステムに比較して、その処理速度は格段に速い。
【０００９】
【発明が解決しようとする課題】
しかしながら、この特許電子配線システムには、次のような三つの解決すべき課題が存在している。
【００１０】
その第一は、中央装置が、何れの端末装置の入出力ポートのデータも読み込み／書き込むことができるのに対し、端末装置が、他の端末装置の入出力ポートのデータを、直接、読み取り、またそこにデータを書き込むことが出来ないことである。ある端末装置が、他の端末装置のデータを読み取り、またそこにデータを書き込むことが可能であることは、端末装置が各関節に配置されている人型ロボット、センサや制御機構などの端末装置が車体の様々な部位に配置されている自動車などにおけるように、中央処理装置の介在無しに、端末装置同士が相互にデータを交換して作動するシステム（分散処理システムとも呼ばれる）において、必要となる。
【００１１】
その第二は、中央装置が、作動しなくなると、パケットの送受信が行われなくなるので、システム全体の機能が停止してしまうと言う問題が存在している点である。例えば、特許電子配線システムを組み込んだ自動車の場合、事故などによって中央装置１が破壊されてしまうと、この特許電子配線システムは作動しなくなるので、自動車における全ての電子制御が機能しなくなってしまう。
【００１２】
その第三は、共通通信路に断線などの障害が発生すると、断線個所から先の端末装置とのパケットの送受信が行えなくなると言う問題が存在している点である。例えば、自動車において、衝突または他の理由により通信路に断線などの障害が発生し、かつ制御機構がその断線個所の先に存在する場合、ハンドル操作による方向制御が不能になる（ハンドルが効かない）、制動制御が不能になる（ブレーキが効かない）などの安全上極めて深刻な問題が生じる。
【００１３】
【発明の開示】
本発明の目的は、このような特許電子配線システムの課題を解決して、局同士が相互にデータを送受信することが可能で、かつある局が機能を停止しても、残りの局は機能を停止せず、システムは機能し続け、かつ、通信路に断線などの障害が発生しても、別の通信路に即座に移行して、システムが機能し続けることが可能なメモリデータ共有システムを提供することにある。
【００１４】
これらの目的を実現するために、本発明のメモリデータ共有システムは、
複数の通信路により接続された複数の局の間で、パケットを送受信し、前記複数局のメモリのメモリデータが同一である複数局メモリデータ共有システムであって、
各局が、メモリと、前記メモリを局外部からアクセスすることを可能にするユーザーインターフェースと、前記パケットを送信する送信ステートマシーンと、前記パケットを受信する受信ステートマシーンと、内部時計と、許容時刻誤差判定回路と、送信ステートマシーンおよび受信ステートマシーンからのアクセスと前記ユーザインターフェースからのアクセスとの競合を調停する調停回路と、前記パケットに含まれるアンサーコードを管理する受信状態管理レジスタと、通信路選択回路とを有するメモリ型局装置であり、
各局に、００、０１、…、０Ｎの固有な局アドレス値を、各々、設定し、
前記パケットを前記通信路に送信するための所要時間と前記通信路上の前記パケットの伝達所要時間との和を、前記内部時計の時刻の１単位時間とし、
前記内部時計が取り得る各時刻（Ｔ００，Ｔ０１，…，Ｔ０Ｎ）を、各々、各局アドレス値に対応させ、
システム内の局内の前記内部時計が、全て、同一の時刻を示し、かつ時刻Ｔ００ から上限時刻ＴＭ 迄を周回し、
前記内部時計が、ある局の前記局アドレス値に対応する時刻を示すと、その局の前記局アドレス値に対応するメモリアドレス位置にある前記メモリ内のデータを前記調停回路を介して読み出し、当該データと前記受信状態管理レジスタにより生成された前記アンサーコードとを前記パケットに埋め込み、そして前記パケットを前記複数の通信路に送信し、
前記パケットが正常に受信されると、前記受信されたパケットから送信元を認識し、前記受信パケット内の当該データを、送信元の前記局アドレス値に対応するメモリアドレス位置に前記調停回路を介して書き込み、
許容時刻誤差判定回路が、前記１単位時間から算出される自局の内部時計の正しい時刻と、前記内部時計が示す時刻とを比較し、それらの差が許容値を超えている場合には、前記内部時計の時刻を前記正しい時刻に強制的に校正し、
前記受信状態管理レジスタ内の各々の局への接続状態を示すビットに変化が生じると、前記通信路選択回路が、データを送受信していた前記通信路を別の通信路に切替えることを特徴とする。
【００１５】
このシステムによると、各局には、００，０１，…，０Ｎ の固有な局アドレス値が、設定されていて、全ての局内の内部時計は、固有な局アドレス値００，０１，…，０Ｎ に各々対応する同一時刻Ｔ００，Ｔ０１，…，Ｔ０Ｎ  を示す。通信路にパケットを送信するための所要時間と通信路上のパケットの伝達所要時間との和を、内部時計の時間の１単位とする。つまり、この１単位時間が、経過する毎に内部時計は、その時刻を次の時刻に進める。内部時計が示す時刻が、上限時刻ＴＭ  に到ると、次の時刻は００に対応する時刻に戻り、内部時計は、時刻Ｔ００ 〜ＴＭを周回する。内部時計が、ある局の局アドレス値に対応する時刻を示すと、その局の前記局アドレス値に対応するメモリアドレス位置にある前記メモリ内のデータは、調停回路を介して読み出され、当該データはパケットに埋め込まれ、このパケットは、通信路に送信される。パケットが正常に受信されると、この受信されたパケットから送信元が、認識され、受信パケット内の当該データが、送信元の局アドレス値に対応するメモリ位置に調停回路を介して書き込まれる。この処理が、時刻Ｔ００ 〜ＴＭ  について、一巡して行われると、全ての局のメモリの各固有局アドレス値に対応したメモリアドレス位置に格納されているメモリデータが、全て同一になる。つまり、これ以降、全ての局のメモリが、同一のメモリ内容を共有することになる。
【００１６】
許容時刻誤差判定回路が、この時間の１単位から算出される自局の内部時計の正しい時刻と、内部時計が示す時刻とを比較し、それらの差が許容値を超えている場合には、内部時計の時刻を正しい時刻に強制的に校正する。これにより、全ての局が、許容値の範囲内で同一時刻を保つことが確保される。
【００１７】
前記パケット内には他局からの受信完了を知らせるアンサーコードが付加されていて、当該受信完了情報に基づいて、内部時計の一周回毎の受信完了状況と、少なくとも一周回前の受信完了状況とを比較することにより、自他各々の局の通信路への接続状態の変化を検知する事が可能になる。通信路への接続状態の変化が検知された場合には、通信路選択回路によってデータを受信する通信路を切替える。これにより、断線などの障害を受けた通信路を別の正常な通信路に変更させ、通信路に障害が発生しても、システムを実質的に中断させることなく稼動させることが可能になる。
【００１８】
このような構成を採用することにより、各端末装置が他の端末装置に保有するメモリのデータを、直接、読み取り、またそこにデータを書き込むことが出来る複数局メモリデータ共有システムを実現することが出来る。さらに、この複数局メモリデータ共有システムにおけるある局が機能しなくなった場合でも、他局は、自発的にパケットを送受信し続けることが出来、かつ通信路に断線などの障害が発生した場合でも、別の通信路に切替わるので、システムは機能し続けることが出来る。
【００１９】
本発明の他の複数局メモリデータ共有システムが特徴とする点は、
Ｉ／Ｏ端子出力ポートと、Ｉ／Ｏ端子入力ポートと、出力アドレス設定回路と、出力ポートデータ保持回路と、パケットを送信する送信ステートマシーンと、前記パケットを受信する受信ステートマシーンと、内部時計と、許容時刻誤差判定回路と、アンサーコードを管理する受信状態管理レジスタと、通信路選択回路とを有するＩ／Ｏ型局装置からなる局を、さらに、前記複数の通信路に追加し、
前記内部時計が、あるＩ／Ｏ型局装置からなる局の局アドレス値に対応する時刻を示すと、
その局の前記Ｉ／Ｏ端子入力ポートからデータを読み出し、当該データと、前記受信状態管理レジスタにより生成されたアンサーコードを前記パケットに埋め込み、そして前記パケットを前記複数の通信路に送信し、
前記パケットが正常に受信されかつ前記出力アドレス設定回路の設定値と送信元の局アドレス値が一致した場合には、受信された前記パケット内のデータを前記出力ポートデータ保持回路に保持させることで、前記受信パケット内の前記データを前記Ｉ／Ｏ端子出力ポートに出力し、
前記受信状態管理レジスタ内の各々の局への接続状態を示すビットに変化が生じると、前記通信路選択回路が、データを送受信していた前記通信路を別の通信路に切替える点である。
【００２０】
このシステムでは、マイクロプロセッサ等のユーザーインターフェースを介したユーザー操作により局内のメモリに対し読み込み／書き込みが出来るメモリ型局装置に加え、Ｉ／Ｏ端子出力ポートとＩ／Ｏ端子入力ポートと出力アドレス設定回路と出力ポートデータ保持回路を有するＩ／Ｏ型局装置が接続されている。このシステムの場合、このＩ／Ｏ型局装置からも、メモリ型局装置内のメモリデータを読み込み／書き込みすることが出来、さらに前記システムと同様に、通信路に断線などの障害が発生した場合、全ての局が通信路を別の通信路に即座に切り替えるので、システムは機能し続けることが出来る。
【００２１】
本発明の、前記の他の複数局メモリデータ共有システムが特徴とする点は、
通信路選択回路で選択する受信対象の通信路を、局装置外部から任意に行える通信路選択入力ポートと、前記受信状態管理レジスタの状態を、前記ユーザーインターフェースから参照できる構成とを、前記メモリ型局装置内に設けた複数局メモリデータ共有システムである。
【００２２】
これにより、ユーザーが、通信障害の発生状況を把握する事と、その程度に応じて、受信対象の通信路の選択を任意に行う事が可能となる。また、パケットの伝送が、阻害されたか否かと言うシステムの稼動品質を判定することができ、また、共有されたデータが、直前の内部時計の一周回で更新された最新のものであるか否かの判定を行うことも可能となる。
【００２３】
上記複数の通信路を有する複数局メモリデータ共有システムのメモリ型局装置またはＩ／Ｏ型局装置を半導体集積回路により構成すると、システム構成が、コンパクトになると同時にその経済性も向上する。
【００２４】
上記複数の通信路を有する複数局メモリデータ共有システムは、輸送機器の制御システムと保安システムに有効に適用できる。
【００２５】
上記複数の通信路を有する複数局メモリデータ共有システムを備えた自動車の制動制御システムは、メモリ型局装置とマイクロプロセッサとを有する制動駆動端末装置、前記制動駆動端末装置からの制動信号に基づいて車輪を制動するアクチュエータ、前記車輪の回転速度を検知する回転速度センサー、およびＩ／Ｏ型局装置とペダル踏み量センサーとを有するペダル端末装置を有する。
【００２６】
この構成により、各車輪の制動制御を、他の車輪とブレーキペダルの状況を勘案して行うことが可能になる。また、通信路に障害が発生しても、瞬時に、新たな通信路に切り替わり、システムは作動を継続する。
【００２７】
上記複数の通信路を有する複数局メモリデータ共有システムを備えた自動車の保安システムは、衝撃センサーとＩ／Ｏ型局装置とを有するセンサー端末装置、エアーバック、および前記エアーバックを作動させるエアーバック作動端末装置を有する。
【００２８】
この構成により、衝撃センサーにより検知された加速度により、エアーバックを的確に作動させることが可能になる。また、通信路に障害が発生しても、瞬時に、新たな通信路に切り替わり、システムは作動を継続する。
【００２９】
上記複数の通信路を有する複数局メモリデータ共有システムは、防犯防災システムに有効に適用できる。
【００３０】
【発明を実施するための最良の形態】
次に、本発明に係る複数局メモリデータ共有システムを、６つの実施例により説明する。
【００３１】
第１実施例
第１実施例の複数局メモリデータ共有システムは、図１に示されるように、２本の通信路３３Ａと３３Ｂにより相互に接続されている局からなり、全ての局がメモリ型局装置３１により構成されている。各メモリ型局装置３１は、図２に示されるように、ユーザインターフェース３２、許容時刻誤差判定回路３４、受信ステートマシーン３５、送信ステートマシーン３６、調停回路３７、メモリ３８、内部時計３９、受信状態管理レジスタ４０、通信路選択回路４１を有する。これらは、全て、クロック源からの回路駆動クロックで動作するデジタル回路からなる半導体集積回路により構成されている。
【００３２】
内部時計３９は、”０”値から増加する加算カウンター回路により構成されていて、”０”の値からシステム固有の規定値である上限時刻”ＴＭ”までの値を周回する。内部時計３９の示す時刻が、自局の局アドレス値に対応する時刻を示すと、内部時計３９は、送信ステートマシーン３６に送信開始を伝える。
【００３３】
次いで、送信ステートマシーン３６は、局アドレス値に対応するメモリアのドレスと読み込み指令（ＲＤ）を調停回路３７に送って、調停回路３７を介してメモリ３８からパケットに埋め込むべきデータを取得した後、そのデータが埋め込まれたパケットを送信する。このパケットは、同時に、通信路３３Ａと３３Ｂの両方に、送出される。
【００３４】
受信ステートマシーン３５は、他局からパケットを受信すると、受信されたパケットから送信元の局アドレス値を認識し、その局アドレス値に対応するメモリのアドレスと受信されたパケット内に埋め込まれているデータと書き込み指令（ＷＲ）とを、調停回路３７に送り、調停回路３７は、メモリ３８内の送信元の局に対応するメモリ位置にそれらのデータを書き込む。受信ステートマシーン３５は、また、受信されたパケットから抽出した送信元局アドレス値と、受信完了信号とを、許容時刻誤差判定回路３４に与える。
【００３５】
許容時刻誤差判定回路３４は、受信ステートマシーン３５から受信完了信号を受け取ると、受信した局アドレス値のパケット所要時間と伝達所要時間とを加算した時間により決まる校正時刻値と、内部時計３９が示す時刻とを比較し、その差が許容値を超えている場合に、内部時計３９に時刻校正信号を与え、内部時計３９の時刻を、校正時刻値に強制的に校正する。
【００３６】
メモリ型局装置３１は、それに接続されるコンピューター８と自局内のメモリとの間のデータ授受を可能にするユーザインターフェース３２を有する。このユーザインターフェース３２は、アドレスバス、データバス、読み込み制御信号ＲＤ、および書き込み制御信号ＷＲを処理する。
【００３７】
調停回路３７は、ユーザーがユーザインターフェース３２を介して行うメモリ型局装置３１内のメモリ３８への読み込みおよび書き込みアクセスと、送信ステートマシーン３６または受信ステートマシーン３５によるメモリ３８へのアクセスとが、競合しないような制御を行う。
【００３８】
受信状態管理レジスタ４０は、受信ステートマシーン３５から得られたアンサーコードと送信元局アドレス値と受信完了信号とにより、送信元の局アドレス値を認識し、また送信ステートマシーン３６により送信されるパケットに埋め込むべきアンサーコードを生成する。さらに、受信状態管理レジスタ４０は、送信ステートマシーン３６から送信完了信号を受け取ると、受信状態管理レジスタを更新し、かつ少なくとも一周回前の受信管理状況との比較によって生成される通信路選択信号を、通信路選択回路４１に供給する。
【００３９】
通信路選択回路４１は、受信状態管理レジスタ４０から得られる通信路３３Ａと３３Ｂの何れを選択すべきかと言う通信路選択信号に応じて、通信路３３Ａと３３Ｂの何れかから受信ステートマシーンに入力すべき受信信号を得る。
【００４０】
本発明において用いられるパケットのフォーマットは、図３に示されているように、スタートパターン４６、送信元局アドレス値４２、データ４３、アンサーコード４４、検定コード４５からなる。
【００４１】
次に、図１に示される４つのメモリ型局装置３１００，３１０１，３１０２，３１０３からなる実施例１のメモリデータ共有システムの動作を、図４〜６を用いて説明する。通信路３３Ａと通信路３３Ｂに接続されているこれらのメモリ型局装置３１００，３１０１，３１０２，３１０３には、各々、００〜０３の固有な局アドレス値が付与されている。図４〜６は、内部時計の示す時刻毎に、各メモリ型局装置３１００，３１０１，３１０２，３１０３のメモリ３８内のデータ内容を示す。
【００４２】
図４は、メモリ３８内のメモリアドレスと、各メモリ型局装置に付された局アドレス値との関係を示す。メモリ３８は、各メモリ型局装置に対応させたメモリアドレスにより規定されるメモリ領域を有する。局アドレス値００に対応するメモリ３８内のメモリアドレス位置は、メモリアドレス０〜３番地により規定されている。局アドレス値０１に対応するメモリのメモリアドレス位置は、メモリアドレス４〜７番地により規定されている。同様に、局アドレス値０２に対応するそれは、メモリアドレス８〜Ｂ番地により、局アドレス値０３に対応するそれは、メモリアドレスＣ〜Ｆ番地により、規定されている。したがって、図３に示されるパケット９のフォーマット内のデータ４３のサイズは、４バイトで規定される。
【００４３】
このように、各メモリ型局装置３１００，３１０１，３１０２，３１０３のメモリ３８は、各メモリ型局装置に固有のメモリアドレスにより規定されたメモリ領域に、各々のメモリ型局装置のデータを保持しているので、どのメモリ型局装置３１内のメモリ３８も、同時に、全ての局のデータを保有する。
【００４４】
このメモリデータ共有システムの動作を、理解を容易にするために、ここでは、通信路選択回路４１は、２つの通信路のうち通信路３３Ａしか選択しないものとする。
【００４５】
図４に示されるように、システムの稼動開始直後では、各メモリ型局装置３１００，３１０１，３１０２，３１０３の内部時計３９は各々異なった時刻を示し、メモリ３８内の各メモリ型局装置３１に対応するメモリ領域内のデータも各々異なっている。
【００４６】
内部時計３９が、時刻Ｔ００になると、局アドレス値００のメモリ型局装置３１００は、メモリアドレス０〜３番地のデータをパケットに埋め込み、通信路３３Ａに送信する。
【００４７】
メモリ型局装置３１００から送信されたパケットを受信した局アドレス値０１〜０３の３つのメモリ型局装置３１０１，３１０２，３１０３は、各々、自局のメモリ３８内のメモリアドレス０〜３番地のメモリ領域に受信したデータを書き込む。
【００４８】
さらに、メモリ型局装置３１００から送信されたパケットを受信した局アドレス値０１〜０３の３つのメモリ型局装置３１０１，３１０２，３１０３は、許容時刻誤差判定回路３４によって、内部時計が示す時刻と受信した局アドレス値のパケット所要時間と伝達所要時間を加算した時間により決まる時刻とが、許容される誤差内に入っていない場合には、自局内の内部時計３９を強制的に校正する。
【００４９】
この内部時計の校正によって、図５に示すように、全ての局の内部時計３９は、誤差時間内で一致する同一の時刻Ｔ０１を示すようになる。次いで、メモリアドレス４〜７番地のデータが、メモリ型局装置３１０１から読み込まれ、パケットに埋め込まれ、そして通信路３３Ａに送信される。
【００５０】
内部時計が時刻Ｔ０２になると、メモリアドレス８〜Ｂ番地のデータが、局アドレス値０２のメモリ型局装置３１０２から読み出され、パケットに埋め込まれ、そして通信路３３Ａに送信される。内部時計が時刻Ｔ０３になると、メモリアドレスＣ〜Ｆ番地のデータが、局アドレス値０３のメモリ型局装置３１０３から読み出され、パケットに埋め込まれ、そして通信路３３Ａに送信される。
【００５１】
図６に示されるように、内部時計が一周回した後の次の時刻Ｔ００には、全てのメモリ型局装置３１００，３１０１，３１０２，３１０３の内部のメモリ３８のデータは、同一になる。
【００５２】
内部時計の誤差は、パケットを受信する都度、許容される誤差を逸脱した場合、許容時刻誤差判定回路３４によって即時に校正される。従って、内部時計が周回を重ねても誤差が累積することはなく、全ての局の内部時計３９は、常に、一致した時刻を示すことが出来る。
【００５３】
この実施例１の場合、内部時計は、常に、時刻Ｔ００ 〜Ｔ０３を周回している。この時刻Ｔ０３は、上限時刻ＴＭ と一般化させることが出来る。また、この上限時刻ＴＭは、システムごとに固有に規定される。
【００５４】
ここで、メモリ型局装置３１０１が、故障したり、通信路から切り離されてしまう事故があった場合を想定しよう。この場合、メモリ型局装置３１０１が、機能しなくても、内部時計が継続して進行し、かつ切り離されていない通信路を介してパケット送信が行われるので、局アドレス値００の局と、局アドレス値０２の局と、局アドレス値０３の局は、各メモリ型局装置のメモリデータを共有し続ける。したがって、このメモリデータ共有システムは、メモリ型局装置３１０１のメモリ型局装置３１を除いて、機能し続ける。
【００５５】
図２のブロックダイヤグラムからも明確な様に、メモリ型局装置は、マイクロプロセッサを用いたプログラムによる通信制御ではなく、ステートマシンと言うハードウェアのみで行われるので、パケットの転送レートを、通信路により決まる転送能力の限界まで高速にすることが可能である。
【００５６】
転送レートを１０ＭＢＰＳとし、図３に示されているパケット９について、データ４３を４バイト、アンサーコード４４を４つのビット情報を収めた１バイト、スタートパターン４６と送信元局アドレス値４２および検定コード４５も各々１バイトとすると、パケット９のサイズは、８バイト（８ビット×８＝６４ビット）となる。したがって、パケット９を送信するための所要時間は、０．１μ秒×６４ビット＝６．４μ秒となる。通信路３３Ａ上のパケット９の伝達所要時間を１μ秒としても、内部時計３９の一周回時間は、７．４μ秒×４＝２９．６μ秒にしかならない。これは、通常ロボット等の機器制御に必要とされる信号応答時間１ｍ秒に比較し格段に高速であるので、全局で共有されるデータを見かけ上ゼロタイムで得る事が可能になる。つまり、このシステムを構成する局は、システム内の如何なる局のメモリとも、実質上ゼロタイムでデータを授受することが出来る。しかも、各局のメモリのデータ内容は、同一であるので、各局は、単一のメモリを共有していると言える。
【００５７】
次に、図７および図９を用いて、本実施例の、通信路に障害が発生した時に行われる通信路の切替動作を説明する。
【００５８】
受信状態管理レジスタ４０は、本実施例では４ビットからなるＡ種、Ｂ種およびＣ種の３種のフラグレジスタからなる。Ａ種フラグレジスタ内のビットが“１”であるビット位置は、「受信できた局のアドレス」を示す。Ｂ種フラグレジスタ内のビットが“１”であるビット位置は、他局から届く他局が保有しているＡ種フラグレジスタのビット状態に基づいた「自局のデータが正しく相手に届いていたことが確認でき、しかも相手のデータも受けられた局のアドレス」、つまり、通信技術分野でいうところの「ハンドシェィクが確立した局のアドレス」を示す。Ｃ種フラグレジスタには、一周回を終えた時点でのＢ種フラグレジスタのビット状態が蓄積されている。
【００５９】
内部時計３９が、自局の局アドレス値に対応する時刻を示すと、Ｃ種フラグレジスタには、Ｂ種フラグレジスタのビット状態が複写蓄積され、かつＡ種フラグレジスタのビット状態が、アンサーコードとして、送信ステートマシーン３６により送信されるパケット９に埋め込まれる。
【００６０】
送信ステートマシーン３６がパケット９を送信すると、送信ステートマシーン３６から受信状態管理レジスタ４０に渡される送信完了信号によって、受信状態管理レジスタ４０のＡ種およびＢ種フラグレジスタ内のビットは、全て“０”にリセットされる。
【００６１】
受信ステートマシーン３５がパケット９を受信すると、受信ステートマシーン３５から受信状態管理レジスタ４０に渡される受信したアンサーコードと、送信元局アドレス値と、受信完了信号とに応じて、受信状態管理レジスタ４０のＡ種フラグレジスタにおける、送信元局アドレス値に対応する位置のビットが、“１”にセットされる。
【００６２】
この時、受信したアンサーコード内にあるビット状態の内、自己の局アドレス値に対応する位置のビットが“１”であると、受信状態管理レジスタ４０のＢ種フラグレジスタにおける、送信元局アドレス値に対応する位置のビットも、“１”にセットされる。
【００６３】
本実施例の４つのメモリ型局装置３１内部の受信状態管理レジスタ４０のＡ種、Ｂ種およびＣ種フラグの定常状態におけるビット状態の推移を、図７により説明する。ここで、縦軸は、内部時計３９の時刻を示す。
【００６４】
ここでは、理解を容易にするために、局アドレス値０１のメモリ型局装置３１内の受信状態管理レジスタ４０のみについて、動作の説明を行う。
【００６５】
局アドレス値０１のメモリ型局装置３１０１がパケット送信を終えると、受信状態管理レジスタ４０のＡ種およびＢ種フラグレジスタ内のビットは、一旦、全て“０”にリセットされる（図７のレジスタ状態ａ）。
【００６６】
局アドレス値０２のメモリ型局装置３１０２がパケット送信を終えると、そのパケット９を受信し終えたメモリ型局装置３１０１の受信状態管理レジスタ４０のＡ種およびＢ種フラグレジスタの第２ビットが、両方とも、“１”にセットされる（図７のレジスタ状態ｂ）。
【００６７】
局アドレス値０３のメモリ型局装置３１０３がパケット送信を終えると、そのパケット９を受信し終えたメモリ型局装置３１０１の受信状態管理レジスタ４０のＡ種およびＢ種フラグレジスタの第３ビットが、両方とも、“１”にセットされる（図７のレジスタ状態ｃ）。
【００６８】
局アドレス値００のメモリ型局装置３１がパケット送信を終えると、そのパケット９を受信し終えたメモリ型局装置３１０１の受信状態管理レジスタ４０のＡ種およびＢ種フラグレジスタの第０ビットが、“１”にセットされる（図７のレジスタ状態ｄ）。
【００６９】
メモリ型局装置３１０１の内部時計３９の時刻が、自局の局アドレス値に対応する時刻Ｔ０１を示すと、Ｂ種フラグレジスタのビット状態が、Ｃ種フラグレジスタに複写蓄積される（図７のレジスタ状態ｅ）。
【００７０】
メモリ型局装置３１０１にとって、内部時計３９の時刻が自局の局アドレス値に対応する時刻Ｔ０１となった時に示されている受信状態管理レジスタ４０のＡ種フラグレジスタにおける“１”のビットは、一周回を終えた時点での他局からの「受信できた局」を示す。Ｂ種フラグレジスタにおける“１”のビットは、一周回を終えた時点での他局との「ハンドシェィク確立局」を示す。Ｃ種フラグレジスタには、一周回を終えた時点の過去履歴として、Ｂ種フラグレジスタのビット状態が蓄積される。
【００７１】
図７に示されるＡ種、Ｂ種およびＣ種フラグレジスタの状態推移は、通信路３３Ａに何ら障害が発生していない正常環境のもとでの推移であった。次に、図８に示されるように、メモリ型局装置３１０１とメモリ型局装置３１０２との間で通信路３３Ａに断線が発生した状況を考察する。図９は、この断線発生前後の、Ａ種、Ｂ種およびＣ種フラグレジスタの状態推移を示す。
【００７２】
図９の縦軸に示した内部時計３９の時刻のＴ０２時に、図８に示されるように、メモリ型局装置３１０１とメモリ型局装置３１０２の間で、通信路３３Ａに断線が発生したと仮定する。断線後には、各メモリ型局装置３１００，３１０１，３１０２，３１０３内部の受信状態管理レジスタ４０のＡ種、Ｂ種およびＣ種フラグレジスタは、断線が発生する以前とは異なるビット状態を示す。
【００７３】
局アドレス値００のメモリ型局装置３１００は、内部時計３９の示す時刻が自局の局アドレス値に対応する時刻を示すと（図９のＴ００）、Ｃ種フラグレジスタのビット状態ｆとｇに示されるように、Ｃ種フラグレジスタの第２ビットと第３ビットが“１”から“０”に変化したことを検知する。同様に、局アドレス値０１のメモリ型局装置３１０１は、内部時計３９の示す時刻が自局の局アドレス値に対応する時刻を示すと（図９のＴ０１）、Ｃ種フラグレジスタの第２ビットと第３ビットが“１”から“０”に変化したことを検知する。これに応じて、受信状態管理レジスタ４０が通信路選択回路４１に供給する通信路選択信号が、更新され、データを送受信する通信路が、通信路３３Ａから通信路３３Ｂに切替えられる。
【００７４】
局アドレス値０２のメモリ型局装置３１０２は、内部時計３９の時刻が自局の局アドレス値に対応する時刻になると（図９のＴ０２）、Ｃ種フラグレジスタのビット状態ｈとｊに示されるように、Ｃ種フラグレジスタの第０ビットと第１ビットが“１”から“０”に変化したことを検知する。同様に、局アドレス値０３のメモリ型局装置３１０３は、内部時計３９の示す時刻が自局の局アドレス値に対応する時刻を示した時（図９のＴ０３）に、Ｃ種フラグレジスタの第０ビットと第１ビットが“１”から“０”に変化したことを検知する。これらの検知に応じて、データを送受信する通信路が、通信路３３Ａから通信路３３Ｂに変更される。
【００７５】
この実施例のメモリデータ共有システムでは、通信路３３Ａに断線障害が発生しても、通信路３３Ａに代えて、別の通信路３３Ｂを使用することにより、システムを実質的に中断させることなく稼動させることができる。障害の発生した通信路３３Ａから、未障害の通信路３３Ｂへの切替は、１ないし２周回時間と言う短時間で行えるので、その切替は、実質上瞬時に行われるとみなすことが出来る。
【００７６】
通信路に供給される信号のドライバーとレシーバーを、通信路に含める事は、通常、行われていることである。図１０は、通信路で扱う信号の仕様をＲＳ４８５規格に適合させた場合のドライバーとレシーバーを、通信路に含めた状態を示す。通信路３３Ａに含まれる、レシーバーまたはドライバーの何れかが故障あるいは機能不全に陥った場合、またはドライバーとレシーバーの両方が故障あるいは機能不全に陥った場合であっても、Ｂ種フラグレジスタのビット状態“１”で定義される「ハンドシェイクの確立」が得られなくなるため、Ｃ種フラグレジスタのビット状態“１”の減少変化が検知される。この結果、通信路選択回路４１にデータを受信する通信路を通信路３３Ｂとする通信路選択信号が、供給される。
【００７７】
したがって、この実施例によると、通信路の断線のみならず、通信路の一部とされるドライバーやレシーバー部品の故障に対しても、受信対象の通信路を、障害が発生した通信路３３Ａをから通信路３３Ｂに変更し、システムを実質的に中断させることなく稼動させることが可能になる。
【００７８】
Ｃ種フラグレジスタのビット状態“１”が減少する変化は、前述した通信路の断線やドライバーおよびレシーバーの故障以外に、外来ノイズの通信路への侵入によってパケットが崩壊する時にも、瞬発的に発生する。この場合、データを受信する通信路を切替えなくても、周回後に、Ｃ種フラグレジスタ内のビット状態は、“１”に復帰し、定常状態に戻る。通信路の断線やドライバーおよびレシーバーの故障によるＣ種フラグレジスタのビット状態“１”の減少変化と、外来ノイズ侵入による復帰性の瞬発的なＣ種フラグレジスタのビット状態“１”の減少変化とを区別できるようにするため、受信状態管理レジスタ４０内のＣ種フラグレジスタを、一周回毎に過去履歴を移行する複数段のフラグレジスタにより構成させ、複数回前の周回からの連続した蓄積履歴との比較を可能にさせることもできる。
【００７９】
以上の説明に置いては、通信路が、通信路３３Ａと通信路３３Ｂの２本からなる場合について説明したが、３本以上の通信路について本発明を実施できることは言うまでもない。
【００８０】
前述の特許電子配線システムとは異なり、本発明の複数局メモリデータ共有システムの場合、中央装置と端末装置と言った区別がなく、全ての局同士が任意且つ自由にデータの授受を行えるので、稼動中にいずれかの局が停止しても、残った局はパケット送信を継続することが出来る。したがって、前述の特許電子配線システムにおいては、中央装置が機能を停止すると、システム全体が機能しなくなったのに対し、この複数局メモリデータ共有システムは、残った局間で稼動することが出来る。さらに、前述したように、通信路に断線などの障害が発生しても、通信路が瞬時に切り替えられるので、継続してシステムが稼動でき、特許電子配線システムが有していた通信路に断線などの障害が発生すると、システム全体が動作を停止してしまうと言う問題は生じない。
【００８１】
第２実施例
第２実施例の複数局メモリデータ共有システムは、メモリ型局装置３１００，３１０３からなる２つの局と、Ｉ／Ｏ型局装置５１０１，  ５１０２からなる２つの局と、それらを接続する通信路３３Ａと３３Ｂとからなるシステムである（図１１）。
【００８２】
Ｉ／Ｏ型局装置５１は、図１２に示されるように、Ｉ／Ｏ端子出力ポート５２と、Ｉ／Ｏ端子入力ポート５３と、出力アドレス設定回路５４と、出力ポートデータ保持回路５５と、送信ステートマシーン３６と、受信ステートマシーン３５と、内部時計３９と、許容時刻誤差判定回路３４と、受信状態管理レジスタ４０と、通信路選択回路４１とを有する。これらは、全てクロック源からの回路駆動クロックで動作するデジタル回路からなる半導体集積回路により構成されている。Ｉ／Ｏ型局装置５１は、メモリ型局装置３１とは異なり、メモリ３８と調停回路３７とユーザインターフェース３２を有しない。受信ステートマシーン３５と、内部時計３９と、許容時刻誤差判定回路３４と、受信状態管理レジスタ４０と、通信路選択回路４１の動作は、実施例１の場合のそれと同じである。
【００８３】
機器制御におけるスイッチやセンサーなどの「ＯＮ／ＯＦＦ状態」を、デジタル情報の制御信号入力としてコンピューターシステムに取り込ませるために、このＩ／Ｏ型局装置５１には、Ｉ／Ｏ端子入力ポート５３が設けられている。また、コンピューターシステムから機器制御などに制御信号出力を与えるために、Ｉ／Ｏ端子出力ポート５２も設けられている。
【００８４】
本実施例のＩ／Ｏ型局装置５１は、４バイトのデータ相当となる３２ビットのＩ／Ｏ端子入力ポート５３と、同じく４バイトのデータ相当となる３２ビットのＩ／Ｏ端子出力ポート５２とを備えている。この第２実施例のシステムの場合、メモリ型局装置３１００，３１０３には、各々、００と０３の固有な局アドレス値が、Ｉ／Ｏ型局装置５１０１，５１０２には、各々、０１と０２の固有な局アドレス値が付与されている。
【００８５】
本実施例のシステムでは、Ｉ／Ｏ型局装置５１０１のＩ／Ｏ端子入力ポート５３の状態は、２つのメモリ型局装置３１００，３１０３のメモリ３８のメモリアドレス４〜７番地のメモリ領域に書き込まれる。このシステムを構成する如何なる局も、このメモリアドレス４〜７番地のメモリ領域に書き込まれたデータ内容を、メモリ型局装置３１のユーザインターフェース３２を介して、読み出すことが出来る。同様に、Ｉ／Ｏ型局装置５１０２のＩ／Ｏ端子入力ポート５３の状態も、２つのメモリ型局装置３１のメモリ３８のメモリアドレス８〜Ｂ番地のメモリ領域に書き込まれ、このシステムを構成する如何なる局も、このメモリアドレス８〜Ｂ番地のメモリ領域に書き込まれたデータ内容を、メモリ型局装置３１００，３１０３のユーザインターフェース３２を介して、読み出すことが出来る。
【００８６】
次に、この第２実施例のシステムの動作原理を説明する。
【００８７】
Ｉ／Ｏ型局装置５１の内部時計３９の時刻が、自局の局アドレス値に対応する時刻になると、送信ステートマシーン３６に送信開始信号が送られ、送信ステートマシーン３６は、Ｉ／Ｏ端子入力ポート５３からデータを読み出し、パケット９に埋め込んで、パケット９の送信を行う。
【００８８】
Ｉ／Ｏ端子出力ポート５２に取り出されるデータの対象は、局の外部からの設定値により決まる。
【００８９】
受信ステートマシーン３５が他局からパケット９を受信すると、出力アドレス設定回路５４の設定値と送信元局アドレス値が一致した場合に、出力ポートデータ保持回路５５に一致信号が送られ、受信パケット９内のデータが、出力ポートデータ保持回路５５に保持される。これにより、Ｉ／Ｏ端子出力ポート５２には、出力ポートデータ保持回路５５に保持されたデータが出力される。
【００９０】
Ｉ／Ｏ型局装置５１０１の出力アドレス設定回路５４の設定値が“００”に設定されている場合、局アドレス値０１のＩ／Ｏ型局装置５１０１は、内部時計３９が時刻Ｔ００の時にメモリ型局装置３１００から通信路３３Ａと通信路３３Ｂに送信されたパケット９を受信したとき、メモリ型局装置３１００のメモリの内容を、Ｉ／Ｏ端子出力ポート５２に取り出すことができる。
【００９１】
つまり、出力アドレス設定回路５４に設定する出力アドレスの値を選択することにより、自局の局アドレス値以外の受信パケット内の共有されているメモリ３８内のデータを、Ｉ／Ｏ端子出力ポート５２に取り出すことができる。これは、局アドレス値０２のＩ／Ｏ型局装置５１０２についても同様である。
【００９２】
この第２実施例のシステムの場合、メモリ型局装置３１００，３１０３とＩ／Ｏ型局装置５１０１，５１０２が共存しているので、ユーザーは、Ｉ／Ｏ型局装置５１のＩ／Ｏ端子入力ポート５３を制御対象として使用したい機器に対する制御信号入力として、また、Ｉ／Ｏ端子出力ポート５２を制御信号出力とすることにより、これら４バイトのデータ相当となる３２ビットの制御信号入力と制御信号出力を、メモリ型局装置３１内部のメモリのシステム全体の共有メモリのデータとして、取り扱うことができる。
【００９３】
この第２実施例のシステムの、通信路の障害時になされる通信路の変更動作は、第１実施例のそれと同じである。
【００９４】
第３実施例
第３実施例の複数局メモリデータ共有システムは、ユーザが、受信状態管理レジスタの状態を読み出し、かつメモリ型局装置の外部から通信路を任意に選択することが出来るメモリ型局装置を使用する。
【００９５】
この実施例のメモリ型局装置は、図１３に示されるように、受信状態管理レジスタ４０内の各々の局への接続状態を探知するビットの状態を、局外部から読み取りアクセスすることを可能とするため、ユーザーインターフェース３２に受信状態管理レジスタ４０も接続させた構成と、通信路選択入力ポート５６を備えている。これ以外の構成は、第１実施例のメモリ型局装置のそれと相違しない。第１実施例のメモリ型局装置においては、通信路選択信号が、受信状態管理レジスタ４０から供給されるが、この実施例のメモリ型局装置においては、ユーザがメモリ型局装置の外部からそれを通信路選択回路４１に与えることが出来る。
【００９６】
第１実施例の受信状態管理レジスタ４０は、送信ステートマシーン３６からの送信完了信号を受信すると、受信状態管理レジスタを更新し、かつその状態を少なくとも一周回前の受信管理状態と比較して、通信路選択信号を生成する。これに対し、この実施例の受信状態管理レジスタ４０は、送信ステートマシーン３６からの送信完了信号の受信に応じて、その状態を更新させるのみである。
【００９７】
この実施例のシステムの場合、ユーザは、ユーザインターフェース３２を介して、受信状態管理レジスタ４０のＡ種、Ｂ種およびＣ種の３種のフラグレジスタ内のビット状態を読み出すことが出来る。この読出しにより、メモリに格納されているデータが内部時計の一周回前に更新されたものに一致しているか否か、他局が通信路３３Ａまたは通信路３３Ｂに接続されているか否か、通信路に断線などの障害が発生しているか否かを判定することができる。これにより通信路における障害の発生程度を把握することが可能になる。さらに、ユーザは、通信路における障害の程度に応じて、通信路選択入力ポート５６を介して、このシステムが利用される環境に適した通信路を任意に選択することが出来る。
【００９８】
第４実施例
第４実施例は、複数の通信路を有する複数局メモリデータ共有システムを自動車の制動（ブレーキ）制御に適用したシステムに関する。この制動制御システムは、図１４に示されるように、４輪自動車５７の各車輪６３ａ、６３ｂ、６３ｃ、６３ｄに設けた制動装置６０ａ、６０ｂ、６０ｃ、６０ｄと、ブレーキペダル６６に設けたペダル端末装置６７と、これらの装置を接続している複数の通信路３３Ａ、３３Ｂとからなる。
【００９９】
図１５に示されるように、各車輪（ここでは、右前車輪６３ａ）には、この車輪の回転速度Ｒを検知し、かつこの車輪に最適な制動制御を行う制動装置（ここでは、制動装置６０ａ）が設けられている。制動装置６０ａは、右前車輪６３ａの回転速度Ｒを検知する速度センサ６４ａと、制動駆動端末装置６１ａと、制動駆動端末装置６１ａにより演算された制動量Ｃに応じて車輪６３ａの制動制御を行うアクチュエータ６２ａとから構成されている。検知された回転速度Ｒは、Ａ／Ｄ変換され、制動駆動端末装置６１ａに入力される。制動駆動端末装置６１ａは、メモリ型局装置３１ａとマイクロプロセッサ（μＰＣ）６５ａから構成される。メモリ型局装置３１ａ内部のメモリ３８ａのデータは、ユーザーインターフェース３２ａを介して、マイクロプロセッサ６５ａからアクセスすることが可能である。
【０１００】
右前輪６３ａの制動駆動端末装置６１ａには局アドレス値０１が、左前輪６３ｂの制動駆動端末装置６１ｂには局アドレス値０２が、左後輪６３ｃの制動駆動端末装置６１ｃには局アドレス値０３が、右後輪６１ｄの制動駆動端末装置６３ｄには局アドレス値０４が、各々、付与されている。
【０１０１】
一方、ブレーキペダル６６には、ブレーキ踏み量Ｆを検知するペダル端末装置６７が設けられている。ブレーキは運転者により駆動されるので、このペダル端末装置６７は、アクチュエータを有せず、ペダル踏み量センサー６８とＩ／Ｏ型局装置５１しか有しない。ブレーキペダルが踏み込まれると、そのペダル踏み量Ｆは、ブレーキペダル６６近傍に設けられたペダル踏み量センサー６８により検知される。この検知されたペダル踏み量Ｆは、Ａ／Ｄ変換され、Ｉ／Ｏ型局装置５１のＩ／Ｏ端子入力ポート５３に入力される。このＩ／Ｏ型局装置５１には、局アドレス値００が付与されている。
【０１０２】
ここで、ペダル踏み量Ｆ、車輪の回転速度Ｒ、車輪の制動量Ｃは、１６ビットの数値データである。各々の端末装置のメモリ３８ａ、ｂ、ｃ、ｄのメモリアドレスにより規定される各メモリ領域には、図１６に示されるように、各制動駆動端末装置（６１ａ〜ｄ）の回転速度データＲと制動量データＣが格納されている。例えば、メモリアドレス０４のメモリ領域には、右前輪６３ａの回転速度データＲが、メモリアドレス０６のメモリ領域には、右前輪６３ａの制動量データＣが、格納されている。
【０１０３】
右前車輪６３ａに対するブレーキ制御を例にして、この実施例の自動車制動制御システムの動作を説明する。まず、右前車輪６３ａの制動駆動端末装置６１ａに搭載されたマイクロプロセッサ６５ａが、メモリアドレス００のメモリ領域から、ペダル踏み量Ｆを、メモリアドレス０４，０６の各メモリ領域から、右前車輪６３の回転速度Ｒと制動量Ｃを、さらに、メモリアドレス０８〜１２の各メモリ領域から、他の３つの車輪の回転速度Ｒと制動量Ｃを読み出す。マイクロプロセッサ６５は、これらの読み出された右前車輪に対するペダル踏み量Ｆ、右前車輪および他の３つの車輪の回転速度Ｒと制動量Ｃから、右前車輪に対する最適な制動量Ｃを演算により算出して、その演算結果を制動信号としてアクチュエーター６２ａに送る。この算出された制動量は、自局のメモリのメモリアドレス０６のメモリ領域にも書き込まれ、また、回転速度センサー６４が検知した右前車輪６３の回転速度Ｒも、メモリアドレス０４のメモリ領域に書き込まれる。
【０１０４】
この制動制御システムを搭載した４輪自動車においては、複数局メモリデータ共有システムの動作によって、どの端末装置内のメモリにも、全ての端末装置の最新のデータが格納されている。従って、どの車輪の制動制御に対しても、その車輪のメモリ型局装置のマイクロプロセッサは、そのメモリ型局装置内のメモリに格納されている他の車輪およびブレーキペダルの状態の最新データを考慮して、最適値を演算することが出来る。
【０１０５】
ここで、図１７に示される、各端末装置が１つの通信路３３Ａのみで接続されている制御システムの例において、故障または衝突事故などにより、右前輪６３ａと左前輪６３ｂとの間で、通信路３３Ａに断線などの障害が発生した状況を考える。ペダル踏み量Ｆのデータは、右前輪６３ａの制動駆動端末装置６１ａに伝達され、右前輪６３ａの制動制御が行われる。しかしながら、ペダル踏み量Ｆのデータは、残る３つの制動駆動端末装置６１ｂ、６１ｃ、６１ｄには伝達されないため、残る３つの車輪６３ｂ、６３ｃ、６３ｄに対する制動制御は行われない。また、３つの制動駆動端末装置６１ｂ、６１ｃ、６１ｄからのデータは伝達されないので、図１６に示すメモリアドレス０８〜１２のデータは更新されない。従って、右前輪６３ａの制動駆動端末装置６１ａのメモリ内のメモリアドレス０８〜１２のデータは、通信路３３Ａが切断される前のままである。これは、他の車輪のデータを考慮した右前車輪６３ａに対する最適な制動量の算出が不可能であることを意味し、場合によっては、大事故を引き起こす原因になる。
【０１０６】
これに対し、本発明の制動制御システムは、図１４に示されるように、２つの通信路３３Ａと通信路３３Ｂを有しているので、故障または衝突事故などにより、通信路３３Ａに断線などの障害が発生しても、通信路３３Ａは即座に通信路３３Ｂに切り替わり、システムの動作は継続される。つまり、全ての端末装置内のメモリのデータは、常に最新のものとなっているので、全ての車輪に対して、他の車輪とブレーキペダルのデータを考慮した、最新の制動制御を行うことが出来、衝突事故などの緊急事態にも、的確に対処することが可能になる。
【０１０７】
この実施例では、複数の通信路を有する複数局メモリデータ共有システムを自動車の制動制御システムに適用した例を説明したが、制動制御に限らず、他の制御に当該共有システムを適用すること、および自動車に限らず、電車、汽車、飛行機、船舶など他の輸送機器にも適用できることは、当業者には明らかであろう。
【０１０８】
第５実施例
第５実施例は、複数の位置に配置された衝撃センサーによる衝撃の検出に応じて、複数配置されたエアーバッグ機構を、時間差無く動作させるために、複数の通信路を持つ複数局メモリデータ共有システムを適用させた自動車の保安システムに関する。
【０１０９】
エアーバックは、衝撃の発生に応じて、作動して、搭乗者を危険から守る。自動車が正面衝突する場合、前方に大きな衝撃が発生するので、前面エアーバックが作動する。しかしながら、追突された場合には、後方からの衝撃が主となり、前方からの衝撃は少ないため、前面エアーバックは作動しない場合が多い。この時、搭乗者の頭部は慣性により前後に大きく振られ、いわゆるむち打ち症を発生させる。近年の乗用車においては事故による死亡を回避する観点から、ボディーが衝撃を吸収する構造が多用されるので、いわゆるむち打ち症のような死亡に至らない程度の人身障害が多発する。
【０１１０】
図１８に示すように、この実施例の自動車保安システムには、左右の前方、左右の側面、左右の後方の６箇所に、各々、センサー端末装置７０ａ、７０ｂ、７０ｃ、７０ｄ、７０ｅ、７０ｆが配置されている。センサー端末装置７０ａ〜ｆは、各々、衝撃センサー７１ａ〜ｆとＩ／Ｏ型局装置５１ａ〜ｆとを有する。座席７４に座っている搭乗者７５の前と左右の３箇所には、エアーバック７３ａ、７３ｂ、７３ｃと、エアーバック作動端末装置７２ａ〜ｃが、各々、配備されている。６個のＩ／Ｏ型局装置５１ａ〜ｆには、各々、局アドレス値００〜０５が付与されている。センサー端末装置７０ａ〜ｆとエアーバック作動端末装置７２ａ〜ｃは、複数の通信路により結合されているが、図１８においては、図を見やすくするために、通信路の表示は、省略されている。
【０１１１】
自動車の左右方向の加速度をＸ、前後方向の加速度をＹと表し、Ｘ、Ｙ値を１６ビット数値データとすると、平常状態では、ＸとＹは、１６進数の７ＦＦＦで示される±０である。６個の衝撃センサー７１ａ〜ｆにより検出された加速度Ｘ、Ｙは、Ａ／Ｄ変換されて、Ｉ／Ｏ型局装置のＩ／Ｏ端子入力ポートに入力される。
【０１１２】
３つのエアーバック作動端末装置７２ａ〜ｃ内のメモリ型局装置３１ａ〜ｃには、局アドレス値０６〜０８が付与されている。図１９に示される様に、メモリ型局装置３１ａ〜ｃ内のメモリ３８ａ〜ｃのメモリアドレスにより規定される各メモリ領域には、６つの衝撃センサー７１ａ〜ｆにより収集された最新のＸ，Ｙデータが、常時、格納されている。
【０１１３】
実施例１において説明したように、本発明の複数局メモリデータ共有システムの場合、全局で共有されるデータの応答速度を見かけ上ゼロタイムとする事ができる。したがって、本発明の複数局メモリデータ共有システムを用いた保安制御システムの場合、１，０００分の１秒以内の瞬間制御も可能であるため、事故発生などの緊急時にも、エアーバックを、瞬時かつ的確に、作動させることが出来る。６つの衝撃センサーによる加速度データを、３つのメモリー型局装置に瞬時かつ同時に伝達する事は、特許電子配線システムでは、実現することができなかった。
【０１１４】
エアーバック作動端末装置７２ａ〜ｃ内に搭載したマイクロプロセッサ７６ａ〜ｃは、メモリ型局装置３１ａ〜ｃのメモリ３８ａ〜ｃのメモリ領域から、６個所の衝撃センサー７１ａ〜ｆの加速度データＸ、Ｙを読み取り、それらのデータの相関関係を基にして、エアーバック７３ａ〜ｃの各々の最適な作動時機を演算し、作動させる事ができる。
【０１１５】
例えば、図２０に示す様に、衝突する自動車７７が、被衝突自動車７８にその右後方側面から衝突し、被衝突自動車７８が７８’の位置まで円弧上にスライドした場合を考える。３つのエアーバック作動端末装置７２ａ、ｂ、ｃに搭載したマイクロプロセッサ７６ａ、ｂ、ｃは、右後方の衝撃センサー７１ｅにより検知された加速度Ｘが大きく増加したことと、左後方の衝撃センサー７１ｄにより検知された加速度ＸとＹが増加したことを認識する。これにより、搭乗者７５の左側面のエアーバック７３ｂを作動させると同時に、搭乗者７５の前面のエアーバック７３ａも作動させることにより、搭乗者７５の頭部が左に振られ、続いて前方にローリングされることを、防ぐことが出来る。
【０１１６】
エアーバックを作動させたことを知らせるデータ（エアーバック作動データＰ）を、そのエアーバックの属するエアーバック作動端末装置７２ａ〜ｃ内のメモリ型局装置３１ａ〜ｃのメモリに書き込むと、そのデータは、他２つのエアーバック作動端末装置内に搭載したメモリ型局装置３１ａ〜ｃにより共有される。従って、メモリ内のそのデータを参照して、複数のエアーバックを僅かな時間差で連動的に作動させることも可能となる。
【０１１７】
自動車における保安制御システムは、衝突事故などにより通信路に障害が発生した場合、システムが機能しなくなる。通信路を３３Ａと３３Ｂの２本にしても、衝突した瞬間に通信路３３Ａが絶たれた場合、通信路３３Ｂへの切替が瞬時に行われなければ、保安制御システムは有効に機能することは出来ない。本発明の複数の通信路を持つ複数局メモリデータ共有システムを用いると、実施例１に述べたように、障害の発生した通信路３３Ａから、正常の通信路３３Ｂへの切替が、１ないし２周回時間内と言う短時間で行えるので、通信路障害に対しても、充分な保安制御を行わせることが可能となる。さらに、実施例３に述べた、受信状態管理レジスタ４０の状態をユーザインターフェース３２を介して読み出せる構成を併用すれば、複数の通信路の全てが絶たれた最悪の場合でも、その状況を３つのエアーバック作動端末装置内に搭載したマイクロプロセッサが、受信状態管理レジスタ４０を参照することにより瞬時に把握する事が可能であるため、その瞬間に、エアーバックを作動させる事もできる。
【０１１８】
第６実施例
第６実施例は、ビル等の建造物の防犯（侵入探知）、防災（災害探知）のために、複数の通信路を持つ複数局メモリデータ共有システムを用いた、防犯防災システムに関する。
【０１１９】
この防犯防災システムにおいては、侵入センサー、温度センサー、光センサーなどのセンサーと組み合わせたメモリ型局装置３１を建造物の各所に配置し、それらを複数の通信路により接続させている。例えば、鍵の掛かった窓がこじ開けられると、侵入センサーが、それを感知し、信号をメモリ型局装置３１に送る。
【０１２０】
悪意の侵入者が、建造物に立ち入る場合、侵入センサーを破壊したり、通信路を切断することなどが、考えられる。また、火災などの災害時には、災害によりセンサーや通信路が破損することが予想される。
【０１２１】
実施例３において述べたように、本発明の、複数の通信路を有する、複数局メモリデータ共有システムは、共有されたデータが直前の内部時計の一周回で更新された最新のものであるか否かを、常に判定している。さらに、他局が通信路３３Ａあるいは通信路３３Ｂに接続されているか否か、また通信路に断線などの障害が発生しているか否かも、常に判定されている。従って、侵入センサーが破壊されたりすれば、それは、パケットの１または２周回後に、この防犯防災システムの全ての局に報知される。また通信路が、侵入者により切断されたとしても、この防犯防災システムは、パケットの１または２周回後に、即座に通信路を新たなものに切り替えることができるので、この防犯防災システムの機能は継続させることが出来る。
【０１２２】
以上の本発明のシステムの説明において、メモリ型局装置および／またはＩ／Ｏ型局装置は、半導体集積回路により構成されているものとしたが、これらの局装置を個別素子により構成することが出来ることは、当業者には明らかである。
【図面の簡単な説明】
【図１】本発明の第１実施例のメモリ共有システムの構成を示す図である。
【図２】第１実施例の各局に用いられるメモリ型局装置の構成を示す図である。
【図３】第１実施例のシステムに使用されるパケットを示す。
【図４】第１実施例のメモリ共有システムの動作を説明する図である。
【図５】第１実施例のメモリ共有システムの動作を説明する図である。
【図６】第１実施例のメモリ共有システムの動作を説明する図である。
【図７】第１実施例のメモリ共有システムの動作を説明する図である。
【図８】第１実施例のメモリ共有システムの動作を説明する図である。
【図９】第１実施例のメモリ共有システムの動作を説明する図である。
【図１０】第１実施例のメモリ共有システムの動作を説明する図である。
【図１１】本発明の第２実施例のメモリ共有システムの構成を示す図である。
【図１２】第２実施例の局に用いられるＩ／Ｏ型局装置の構成を示す図である。
【図１３】本発明の第３実施例に用いられるメモリ型局装置の構成を示す図である。
【図１４】本発明の第４実施例を説明する図である。
【図１５】本発明の第４実施例を説明する図である。
【図１６】本発明の第４実施例を説明する図である。
【図１７】本発明の第４実施例を説明する図である。
【図１８】本発明の第５実施例を説明する図である。
【図１９】本発明の第５実施例を説明する図である。
【図２０】本発明の第５実施例を説明する図である。
【図２１】従来の特許電子配線システムの構成を示す図である。
【符号の説明】
１  中央装置
２  端末装置
３  共通通信路
４  メモリ
５  ユーザーインターフェース
８  コンピューター
Ｔ１，Ｔ２  ．．．ＴＮ  制御対象機器
９  パケット
２１  入力ポート
２２  出力ポート
３１，３１ａ〜ｄ，３１００，３１０１，３１０２，３１０３  メモリ型局装置
３２，３２ａ〜ｄ  ユーザインターフェース
３３Ａ，３３Ｂ  通信路
３４  許容時刻誤差判定回路
３５  受信ステートマシン
３６  送信ステートマシン
３７  調停回路
３８，３８ａ〜ｄ  メモリ
３９  内部時計
４０  受信状態管理レジスタ
４１  通信路選択回路
４２  送信元局アドレス値
４３  データ
４４  アンサーコード
４５  検定コード
４６  スタートパターン
５１，５１０１，  ５１０２，５１ａ〜ｆ  Ｉ／Ｏ型局装置
５２  Ｉ／Ｏ端子出力ポート
５３  Ｉ／Ｏ端子入力ポート
５４  出力アドレス設定回路
５５  出力ポートデータ保持回路
５６  通信路選択入力ポート
５７  ４輪自動車
５８  進行方向
６０ａ、６０ｂ、６０ｃ、６０ｄ  制動装置
６１ａ，６１ｂ、６１ｃ、６１ｄ  制動駆動端末装置
６２ａ、６１ｂ、６１ｃ、６１ｄ  アクチュエーター
６３ａ、６３ｂ、６３ｃ、６３ｄ  車輪
６４ａ、６４ｂ、６４ｃ、６４ｄ  回転速度センサー
６５ａ、６５ｂ、６５ｃ、６５ｄ  マイクロプロセッサ
６６  ブレーキペダル
６７  ペダル端末装置
６８  ペダル踏み量センサー
７０ａ、７０ｂ、７０ｃ、７０ｄ、７０ｅ、７０ｆ  センサー端末装置
７１ａ、７１ｂ、７１ｃ、７１ｄ、７１ｅ、７１ｆ  衝撃センサー
７２ａ、７２ｂ、７２ｃ  エアーバック作動端末装置
７３ａ、７３ｂ、７３ｃ  エアーバック
７４  座席
７５  搭乗者
７６ａ、７６ｂ、７６ｃ  マイクロプロセッサ
７７  衝突する自動車
７８  被衝突自動車
７８’  被衝突自動車
Ｆ  ペダル踏み量
Ｒ  車輪の回転速度
Ｃ  車輪の制動量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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