(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された絶縁膜と、
前記絶縁膜上に実質的に接して形成され格子緩和した第１の半導体層と、
前記第１の半導体層上に形成されその格子定数が前記第１の半導体層の格子定数よりも小さくかつ引っ張り格子歪を有する第２の半導体層と、
前記第２の半導体層上に選択的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート絶縁膜直下の前記第２の半導体層の表面に形成されたチャネル領域と、
少なくとも前記第２の半導体層に、前記チャネル領域を介して互いに離れて設けられたソース・ドレイン領域と、を具備し、
前記第１の半導体層はＳｉＧｅ層であり、かつ前記基板側のＧｅ組成が３０ａｔｍ％以下で、前記第２の半導体層側のＧｅ組成が３０ａｔｍ％より大である傾斜組成を有し、前記第２の半導体層がＳｉであり、
前記第１の半導体層の厚さは８０ｎｍ以下、前記第２の半導体層の厚さは５０ｎｍ以下であり、前記第１の半導体層と第２の半導体層の総厚さが１００ｎｍ以下であることを特徴とする半導体装置。
【請求項２】
前記第１の半導体層の厚さは１０ｎｍ以上８０ｎｍ以下、前記第２の半導体層の厚さは１０ｎｍ以上５０ｎｍ以下であり、前記第１の半導体層と第２の半導体層の総厚さが３０ｎｍ以上１００ｎｍ以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の半導体層はアンドープであることを特徴とする請求項１記載の半導体装置。
【請求項４】
基板表面に絶縁膜を形成する工程と、
第１の半導体層が第２の半導体層上に形成された積層層を形成する工程と、
前記基板と前記積層層とを前記絶縁膜及び前記第１の半導体層を合わせるように貼り合わせる工程と、
前記第１の半導体層と前記第２の半導体層の少なくとも一部とが残るように前記積層層を除去し、格子緩和された前記第１の半導体層と、引っ張り格子歪を印加させた前記第２の半導体層との積層構造を形成する工程と、
前記積層構造にトランジスタを形成する工程を具備することを特徴とする半導体装置の製造方法。
【請求項５】
基板表面に絶縁膜を形成する工程と、
第１の半導体層が第２の半導体層上に形成された積層層を形成する工程と、
前記積層層の前記第１の半導体層上に絶縁膜を積層する工程と
前記基板と前記積層層とを、前記基板上に形成された絶縁膜と、前記第１の半導体層上に形成された絶縁膜とを合わせるように貼り合わせる工程と、
前記第１の半導体層と前記第２の半導体層の少なくとも一部とが残るように前記積層体を除去し、格子緩和された前記第１の半導体層と、引っ張り格子歪を印加させた前記第２の半導体層との積層構造を形成する工程と、
前記積層構造にトランジスタを形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項６】
基板表面に絶縁膜を形成する工程と、
半導体基板の表面に第１の半導体層を形成する工程と、
前記基板上に形成された絶縁膜と前記第１の半導体層とを合わせるように、前記基板と前記半導体基板とを貼り合わせる工程と、
前記第１の半導体層が少なくとも残るように前記半導体基板を除去し前記第１の半導体層を格子緩和させる工程と、
前記第１の半導体層上に第２の半導体層を積層し前記第１の半導体層と引っ張り格子歪を印加させた前記第２の半導体層との積層構造を形成する工程と、
前記積層構造にトランジスタを形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項７】
基板表面に絶縁膜を形成する工程と、
半導体基板の表面に第１の半導体層を形成する工程と、
前記第１の半導体層上に絶縁膜を形成する工程と、
前記基板と前記半導体基板とを、前記基板上に形成された絶縁膜と、前記第１の半導体層上に形成された絶縁膜とを合わせるように貼り合わせる工程と、
前記第１の半導体層が少なくとも残るように前記半導体基板を除去し前記第１の半導体層を格子緩和させる工程と、
前記第１の半導体層上に第２の半導体層を積層し、前記第１の半導体層と引っ張り格子歪を印加させた前記第２の半導体層との積層構造を形成する工程と、
前記積層構造にトランジスタを形成する工程を具備することを特徴とする半導体装置の製造方法。
【請求項８】
前記第１の半導体層はＳｉＧｅ層であり、前記第２の半導体層はＳｉ層であり、前記第１の半導体層は、前記第２の半導体層側のＧｅ組成が３０ａｔｍ％より大であり、前記第２の半導体層と反対側のＧｅ組成が３０ａｔｍ％以下である傾斜組成となることを特徴とする請求項４乃至請求項７のいずれかに記載の半導体装置の製造方法。
【請求項９】
基板と、
前記基板上に形成された絶縁膜と、
前記絶縁膜上に実質的に接して形成され格子緩和した第１の半導体層と、
前記第１の半導体層上に形成されその格子定数が前記第１の半導体層の格子定数よりも小さくかつ引っ張り格子歪を有する第２の半導体層とを有し、
前記第１の半導体層はＳｉＧｅ層であり、かつ前記基板側のＧｅ組成が３０ａｔｍ％以下で、前記第２の半導体層側のＧｅ組成が３０ａｔｍ％より大である傾斜組成を有し、前記第２の半導体層がＳｉであり、
前記第１の半導体層の厚さは８０ｎｍ以下、前記第２の半導体層の厚さは５０ｎｍ以下であり、前記第１の半導体層と第２の半導体層の総厚さが１００ｎｍ以下であることを特徴とする半導体基板。
【請求項１０】
前記第１の半導体層の厚さは１０ｎｍ以上８０ｎｍ以下、前記第２の半導体層の厚さは１０ｎｍ以上５０ｎｍ以下であり、前記第１の半導体層と第２の半導体層の総厚さが３０ｎｍ以上１００ｎｍ以下であることを特徴とする請求項９記載の半導体基板。
【請求項１１】
前記第１の半導体層はアンドープであることを特徴とする請求項９記載の半導体基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、半導体装置の製造方法、半導体基板、とりわけ歪みＳｉ層を活性領域とする半導体装置、半導体装置の製造方法、半導体基板に関する。
【０００２】
【従来の技術】
Ｓｉ半導体素子、とりわけＭＯＳＦＥＴトランジスタの性能は、大規模集積回路（ＬＳＩ）の進歩と共に年々向上している。しかしながら、近年リソグラフィ技術の微細化への限界、Ｓｉの理論的移動度へのキャリア移動度への接近などが指摘され、ＭＯＳＦＥＴのさらなる高性能化への困難さが増している。
【０００３】
また、一般に半導体素子の高性能化への施策として、例えばＳｉよりも理論的移動度の速いＧａＡｓ半導体結晶やＳｉＣ半導体結晶などのＳｉとは異なる結晶を用いてより高性能化を実現する方法が検討されている。
【０００４】
しかしながらＧａＡｓ半導体結晶やＳｉＣ結晶では、現在多く用いられているＳｉデバイスの製造プロセスとの混在が困難であるため、素子開発に多大な時間と労力が必要であり、実際に大量生産を行う場合には製造ラインの完全な見直しや置き換えが要求される。
【０００５】
そこで、現在多く用いられているＳｉデバイス製造プロセス技術や製造装置のノウハウを生かしつつ、より短い開発期間、より低い投資効率で実現可能な高性能Ｓｉ系半導体素子の開発が切望されている。
【０００６】
このために、Ｓｉの電子移動度を向上させＳｉ−ＭＯＳＦＥＴを高性能化する研究が行われている。Ｓｉの移動度を向上させる方法のひとつとしてＳｉ層に歪みを印加する技術が注目されている。一般に半導体層に歪みを印加すると、そのバンド構造が変化し、チャネル中のキャリアの散乱が抑制されるため電子移動度の向上が期待できる。
【０００７】
具体的には、Ｓｉ基板上にＳｉよりも格子定数の大きな材料からなる混晶層、例えばＧｅを２０％含むＳｉＧｅ混晶層（以下、単にＳｉＧｅ層という）を格子緩和するように厚く（数μｍ）形成し、この格子緩和ＳｉＧｅ層上に薄いＳｉ層（数ｎｍ）を形成すると、ＳｉＧｅとＳｉの格子定数の差によって歪みのかかった歪Ｓｉ層が形成される。
【０００８】
このような歪Ｓｉ層をＭＯＳＦＥＴのチャネルに用いると、歪みのないＳｉ層をチャネルに用いた場合の約１．７６倍と大幅な電子移動度の向上を達成できることが報告されている（Ｊ．Ｗｅｌｓｅｒ，  Ｊ．Ｌ．Ｈｏｙｌ，Ｓ．Ｔａｇｋａｇｉ，  ａｎｄ  Ｊ．Ｆ．Ｇｉｂｂｏｎｓ，ＩＥＤＭ  ９４−３７３）。
【０００９】
また、Ｓｉの電子移動度を向上させる別の方法として、ＭＯＳＦＥＴのチャネル長をより短くする短チャネル化の方法がある。しかしながら短チャネル化をすすめると浮遊容量の影響が大きくなるため、期待通りに電子移動度を向上することが困難になる。
【００１０】
これを解決するため、Ｓｉ基板上に絶縁膜を介してＳｉ層を形成したＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）層中にチャネル層を設ける構造が注目されている。この構造では絶縁膜により完全にアイソレーションされるので、浮遊容量の低減や素子分離が容易となり、さらなる低消費電力化、高集積化が実現すると期待されている。
【００１１】
そこで電子移動度の向上を期待できる歪Ｓｉ層を、浮遊容量の低減や素子分離が容易となるＳＯＩ構造に適用した半導体素子構造に適用する試みがされてきた。図１を参照しこの構造について説明する。
【００１２】
先ず、図１Ａに示すように、予めＳｉ基板１上にＳｉＯ２絶縁膜２と１０ｎｍ〜３０ｎｍのＳＯＩ層３が形成されたＳＯＩ基板を準備し、このＳＯＩ基板上にＳｉより格子定数の大きいＧｅ濃度２０％のＳｉＧｅ層４をＳＯＩ層３よりも十分厚く形成する。
【００１３】
次に、図１Ｂに示すように、窒素雰囲気中で１１００℃のアニールを１時間施すことによってＳｉＧｅ層４からＳＯＩ層３に印加された引っ張り歪み（ＳＴＲＡＩＮ）によって、ＳＯＩ層３が塑性変形し格子緩和する。同時にＳｉＧｅ層４も格子緩和する。この塑性変形によってＳＯＩ層３中には貫通転位やミスフィット転位などの転位３３が発生する。
【００１４】
次に、格子緩和ＳｉＧｅ層４上に薄膜のＳｉを形成することによって、引っ張り歪みを有する歪Ｓｉ層５を形成できる。
【００１５】
従来ＳＯＩ層３中に発生する転位３３の大部分は、格子緩和したＳＯＩ層３中に生じ、かつこの層中に閉じこめられるため、格子緩和ＳｉＧｅ層４中には伝搬しないと考えられてきた。
【００１６】
しかしながら、格子緩和のために窒素雰囲気中で１時間１１００℃の条件でアニールを施すと１個／１０μｍ２程度の密度で、ＳｉＧｅ層４の表面にも伝播し、この欠陥が歪Ｓｉ層５の結晶性を劣化させることが分かった。この後の歪Ｓｉ層５にＭＯＳＦＥＴ等の半導体素子を形成するのであるが、歪Ｓｉ層５の結晶性の劣化は半導体素子の特性を大きく劣化させる可能性がある。このことは半導体素子が微細化されるほど顕著になると予想される。
【００１７】
また、ＳｉＧｅ層４を格子緩和させるときに生じた欠陥は、この後のゲート、電極などの形成プロセスやイオンドーピング後の結晶性回復アニールなどの高温処理過程でも増幅する場合があり、さらに歪Ｓｉ層５の結晶性を劣化させる可能性がある。
【００１８】
ＳＯＩ層３に発生し格子緩和させるための転位３３をＳｉＧｅ表面に伝播させないためにはＳｉＧｅ層４を数μｍ以上形成しなければならない。
【００１９】
しかしながら浮遊容量の影響を抑えるといったＳＯＩ基板構造の効果を十分に発揮するためにはＳｉＯ２絶縁層２からチャネル層である歪Ｓｉ層５までの厚みを極力抑えることが必要である。したがって数μｍのＳｉＧｅ層４を形成しなければならないこの方法ではＳＯＩ基板構造の効果を十分発揮できない。
【００２０】
【発明が解決しようとする課題】
上述したように、従来の方法では、ＳＯＩ基板上に形成されるチャネル層となる歪Ｓｉ層を備えた半導体デバイスは、欠陥を抑えるためにはＳＯＩ基板絶縁膜上の膜厚が厚くなり、ＳＯＩ基板絶縁膜上の膜厚を薄く形成すれば欠陥が増幅するという問題を有している。
【００２１】
そこで本発明は、ＳＯＩ基板絶縁層上の膜厚の薄膜化およびチャネル層となる歪層の欠陥の低減を両立でき、十分な歪みをチャネル層に印加し、より高性能な半導体素子を低コストに形成できる半導体装置、半導体基板の製造方法、半導体基板を提供することを目的とする。
【００２２】
【課題を解決するための手段】
上記目的を達成するために、本発明は、
基板と、
前記基板上に形成された絶縁膜と、
前記絶縁膜上に実質的に接して形成され格子緩和した第１の半導体層と、
前記第１の半導体層上に形成されその格子定数が前記第１の半導体層の格子定数よりも小さくかつ引っ張り格子歪を有する第２の半導体層と、
前記第２の半導体層上に選択的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート絶縁膜直下の前記第２の半導体層の表面に形成されたチャネル領域と、
少なくとも前記第２の半導体層に、前記チャネル領域を介して互いに離れて設けられたソース・ドレイン領域と、を具備し、
前記第１の半導体層はＳｉＧｅ層であり、かつ前記基板側のＧｅ組成が３０ａｔｍ％以下で、前記第２の半導体層側のＧｅ組成が３０ａｔｍ％より大である傾斜組成を有し、前記第２の半導体層がＳｉであり、
前記第１の半導体層の厚さは８０ｎｍ以下、前記第２の半導体層の厚さは５０ｎｍ以下であり、前記第１の半導体層と第２の半導体層の総厚さが１００ｎｍ以下であることを特徴とする半導体装置である。
【００２３】
また、本発明は、
基板表面に絶縁膜を形成する工程と、
第１の半導体層が第２の半導体層上に形成された積層層を形成する工程と、
前記基板と前記積層層とを前記絶縁膜及び前記第１の半導体層を合わせるように貼り合わせる工程と、
前記第１の半導体層と前記第２の半導体層の少なくとも一部とが残るように前記積層層を除去し、格子緩和された前記第１の半導体層と、引っ張り格子歪を印加させた前記第２の半導体層との積層構造を形成する工程と、
前記積層構造にトランジスタを形成する工程を具備することを特徴とする半導体装置の製造方法である。
また、本発明は、
基板表面に絶縁膜を形成する工程と、
第１の半導体層が第２の半導体層上に形成された積層層を形成する工程と、
前記積層層の前記第１の半導体層上に絶縁膜を積層する工程と
前記基板と前記積層層とを、前記基板上に形成された絶縁膜と、前記第１の半導体層上に形成された絶縁膜とを合わせるように貼り合わせる工程と、
前記第１の半導体層と前記第２の半導体層の少なくとも一部とが残るように前記積層体を除去し、格子緩和された前記第１の半導体層と、引っ張り格子歪を印加させた前記第２の半導体層との積層構造を形成する工程と、
前記積層構造にトランジスタを形成する工程を具備することを特徴とする半導体装置の製造方法である。
【００２４】
また、本発明は、
基板表面に絶縁膜を形成する工程と、
半導体基板の表面に第１の半導体層を形成する工程と、
前記基板上に形成された絶縁膜と前記第１の半導体層とを合わせるように、前記基板と前記半導体基板とを貼り合わせる工程と、
前記第１の半導体層が少なくとも残るように前記半導体基板を除去し前記第１の半導体層を格子緩和させる工程と、
前記第１の半導体層上に第２の半導体層を積層し、前記第１の半導体層と引っ張り格子歪を印加させた前記第２の半導体層との積層構造を形成する工程と、
前記積層構造にトランジスタを形成する工程を具備することを特徴とする半導体装置の製造方法である。
また、本発明は、
基板表面に絶縁膜を形成する工程と、
半導体基板の表面に第１の半導体層を形成する工程と、
前記第１の半導体層上に絶縁膜を形成する工程と、
前記基板と前記半導体基板とを、前記基板上に形成された絶縁膜と、前記第１の半導体層上に形成された絶縁膜とを合わせるように貼り合わせる工程と、
前記第１の半導体層が少なくとも残るように前記半導体基板を除去し前記第１の半導体層を格子緩和させる工程と、
前記第１の半導体層上に第２の半導体層を積層し、前記第１の半導体層と引っ張り格子歪を印加させた前記第２の半導体層との積層構造を形成する工程と、
前記積層構造にトランジスタを形成する工程を具備することを特徴とする半導体装置の製造方法である。
【００２５】
また、本発明は、
基板表面に絶縁膜を形成する工程と、
半導体基板の表面に第１の半導体層を形成する工程と、
前記基板上に形成された絶縁膜と前記第１の半導体層とを合わせるように、前記基板と前記半導体基板とを貼り合わせる工程と、
前記第１の半導体層が少なくとも残るように前記半導体基板を除去し前記第１の半導体層を格子緩和させる工程と、
前記第１の半導体層上に第２の半導体層を積層し前記第１の半導体層と引っ張り格子歪を印加させた前記第２の半導体層との積層構造を形成する工程と、
前記積層構造にトランジスタを形成する工程を具備することを特徴とする半導体装置の製造方法である。
また、本発明は、
基板表面に絶縁膜を形成する工程と、
半導体基板の表面に第１の半導体層を形成する工程と、
前記第１の半導体層上に絶縁膜を形成する工程と、
前記基板と前記半導体基板とを、前記基板上に形成された絶縁膜と、前記第１の半導体層上に形成された絶縁膜とを合わせるように貼り合わせる工程と、
前記第１の半導体層が少なくとも残るように前記半導体基板を除去し前記第１の半導体層を格子緩和させる工程と、
前記第１の半導体層上に第２の半導体層を積層し、前記第１の半導体層と引っ張り格子歪を印加させた前記第２の半導体層との積層構造を形成する工程と、
前記積層構造にトランジスタを形成する工程を具備することを特徴とする半導体装置の製造方法である。
また、本発明は、
基板と、
前記基板上に形成された絶縁膜と、
前記絶縁膜上に実質的に接して形成され格子緩和した第１の半導体層と、
前記第１の半導体層上に形成されその格子定数が前記第１の半導体層の格子定数よりも小さくかつ引っ張り格子歪を有する第２の半導体層とを有し、
前記第１の半導体層はＳｉＧｅ層であり、かつ前記基板側のＧｅ組成が３０ａｔｍ％以下で、前記第２の半導体層側のＧｅ組成が３０ａｔｍ％より大である傾斜組成を有し、前記第２の半導体層がＳｉであり、
前記第１の半導体層の厚さは１０ｎｍ以上８０ｎｍ以下、前記第２の半導体層の厚さは１０ｎｍ以上５０ｎｍ以下であり、前記第１の半導体層と第２の半導体層の総厚さが３０ｎｍ以上１００ｎｍ以下であることを特徴とする半導体基板である。
【００２６】
本発明において前記第２の半導体層の格子定数は第１の半導体層の格子定数よりも小さいものを使用する。第１の半導体層として代表的な材料は、ＳｉＧｅであり、第２の半導体層として代表的な材料はＳｉである。
【００２７】
ところで、ＳｉとＧｅの共有結合半径は、それぞれ１．１７および１．２２である。
【００２８】
通常のエピタキシャル成長技術でＳｉ基板上でＳｉＧｅ層とＳｉ層をこの順で積層すると、図２Ａに示すようにＳｉＧｅ層４′の格子は下のＳｉ層３の格子に整合して縦長に変形し、ＳｉＧｅ層４′に図の縦方向の引っ張り歪が生じる。このようなＳｉＧｅ層４′上に形成されたＳｉ層５′は十分な引っ張り歪が加わらない。
【００２９】
また例えば特開平１１−１２１３７７号公報にはＢ（ホウ素）の共有結合半径が０．８８であることを利用してＳｉＧｅ層にドーパント濃度の１０２０〜１０２１原子／ｃｍ３のＢを添加させたものである。この技術はＳＯＩ基板作成時の水素剥離法においてカット後のＣＭＰを不要にするものである。図２Ｂはこの技術における格子整合を模式的に示したものであり、Ｓｉ層にＢ添加ＳｉＧｅ層４´´が積層されており、さらにＳｉ層５´を積層する。Ｂ添加ＳｉＧｅ層４´´はエッチングストッパとして使用されるもので後で除去される。上記の文献ではＳｉ層５´をデバイス層とすることができるとしているがこのＳｉ層は工程中においてＳｉＧｅ（Ｂ）層４´´から熱拡散されるＢを含有し残留圧縮歪を有することになる。このデバイス層としてのＳｉ層５´には歪は加わらない。
【００３０】
また、デバイス層として歪Ｓｉ層を形成するためには前述の図１Ａ及び図１ＢのようにしてＳｉ／ＳｉＧｅ／Ｓｉの３層構造を形成する方法によっても達成できるが、Ｓｉ層５に転位３３が伝播するという問題があった。
本発明の半導体装置及び半導体基板では図２Ｃに示すように格子緩和されたＳｉＧｅ層４をシリコン酸化膜上２上に実質的に接して形成し、その上にＳｉ層５を張り合わせ法などにより形成する。このときＳｉ層５には格子緩和ＳｉＧｅ層４により、図の横方向に十分な引っ張り歪が生じる。また、図２Ａに示すような転位３３が生じたＳＯＩ層３も持たないため、歪Ｓｉ層５の結晶性を劣化させるという問題点も生じない。
【００３１】
また、本発明の製造方法は、ＳｉＧｅ層を格子緩和させるために従来技術のような高温アニール工程を用いる必要がない。このため高温アニールより貫通転位などがＳＯＩ層に導入されこれらがチャネルを形成する歪Ｓｉデバイス層に到達して素子特性を劣化させることがない。したがって本発明ではＳｉＧｅ層の厚さを従来技術より薄くすることができ、絶縁層上のＳｉＧｅ層、Ｓｉ層の合計厚さを従来の約２／３程度にまで薄膜化することが可能になる。従ってＳＯＩ構造の効果を失わずに、欠陥のない高品質で十分な歪みを半導体デバイス層に印加できる。
【００３２】
本発明において、第１の半導体層の厚さは８０ｎｍ以下、第２の半導体層の膜厚は１０ｎｍ以上５０ｎｍ以下、第１の半導体層及び第２の半導体層の合計の総厚さが１００ｎｍ以下であることが望ましい。それにより欠陥のない良好な歪半導体膜を形成できる。
【００３３】
本発明の半導体装置及び半導体基板において、第２の半導体層はＳｉ、第１の半導体層は、第２の半導体層側のＧｅ組成が１００％未満、第２の半導体層と反対側が０％より大であるＳｉＧｅ層であるが望ましい。さらに望ましくは第２の半導体層がＳｉであり、第１の半導体層は少なくとも第２の半導体層側のＧｅ組成が３０ａｔｍ％より大きいＳｉＧｅ層であることが望ましい。
【００３４】
また、本発明において、第１の半導体層を傾斜組成として第１の半導体層の格子間距離を厚さ方向に不均一としてもよい。例えば第１の半導体層の、第２の半導体層側のＧｅ組成が３０ａｔｍ％より大であるＳｉＧｅ層であり、第２の半導体層と反対側のＧｅ組成が３０ａｔｍ％未満であることが望ましい。
【００３５】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態（以下、実施形態という）を説明する。
【００３６】
（第１の実施形態）
図３は本発明の第１の実施例に係る半導体基板の製造方法を説明するための半導体基板の断面図である。
【００３７】
先ず、図３Ａに示すように、Ｓｉ基板１上に予めＳｉ酸化膜２を形成する。Ｓｉ酸化膜２は、ｄｒｙ酸化膜、ｗｅｔ酸化膜等の熱酸化膜やＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）膜、溶液処理によるｗｅｔ酸化膜など広く用いられる方法で形成できる。
【００３８】
次に、図３Ｂに示すように、別のＳｉ基板２１上に予めＳｉＧｅ層４を形成する。ＳｉＧｅ層４は基本的にはアンドープとされる。またＳｉＧｅ層４は少なくともＳｉ基板２１側のＧｅ組成が１００％未満、表面側のＧｅ組成が０％より大きいことが必要である。さらにＳｉＧｅ層４は高性能化のために３０ａｔｍ％より大、少なくともＳｉ基板２１側のＧｅ組成を３０ａｔｍ％より大とすることが望ましい。Ｇｅ組成を３０ａｔｍ％より大きくすると、歪Ｓｉ層における電子移動度を高くすることができるからである。一方、ＳｉＧｅ層４のＧｅ組成は８０ａｔｍ％以下であることが望ましい。
【００３９】
ＳｉＧｅ層４は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）、スパッタープロセスなどにより形成することができる。ＳｉＧｅ層４をＣＶＤで形成する場合は、Ｓｉの原材料ガスとＧｅの原材料ガスを、例えば５５０℃に加熱したＳｉ基板２１上に導入して積層する。
【００４０】
次に、Ｓｉ酸化膜２の上面２ｓとＳｉＧｅ層４の上面４ｓを合わせて、基板１と２１を張り合わせる。張り合わせ方法の一例としては、数百度（例えば４００〜７００℃）程度の事前アニールと、張り合わせ面を強固にするための高温アニール（例えば、窒素中、１１００℃、１時間）が施される。この工程ではＳｉＧｅ層４を格子緩和させていないので転位の発生はない。
【００４１】
次に、図３Ｃに示すようにＳｉ基板２１を剥離する。このときＳｉ基板２１から受けていた圧縮歪が開放されＳｉＧｅ層４が格子緩和される。
【００４２】
このときＳｉ基板２１の表面のＳｉ層５をごく薄く残すようにするとＳｉＧｅ層４が格子緩和されると同時に、Ｓｉ層５に引っ張り歪が導入される。こうすることで転位やピットや突起のない良好な歪Ｓｉ層５を形成できる。
【００４３】
このようにしてＳｉ基板１と、このＳｉ基板１上に形成されたＳｉ酸化膜２と、このＳｉ酸化膜２上に張り合わせにより形成された格子緩和ＳｉＧｅ層４と、この格子緩和ＳｉＧｅ層４上に形成された歪Ｓｉ層５からなる半導体基板が形成される。
【００４４】
Ｓｉ酸化膜２と格子緩和ＳｉＧｅ層４とは実質的には直接接しているがその界面に０〜５ｎｍより好ましくは０〜２ｎｍの界面バッファ層を有していてもよい。この界面バッファ層は例えばＳｉからなるものが挙げられる。
【００４５】
研磨或いは剥離工程をＳｉＧｅ層４までおよぼして、先ずＳｉＧｅ層４を格子緩和させ、次にＭＢＥやＣＶＤ法によってシリコン層をごく薄く再成長させることによって歪Ｓｉ層５を形成することも可能である。
【００４６】
このように予めＳｉＧｅ層４が形成されていたＳｉ基板２１を除去することによってＳｉＧｅ層４を格子緩和させるには１０ｎｍ以上８０ｎｍ以下、このＳｉＧｅ層４に形成される歪Ｓｉ層５の膜厚は１０以上５０ｎｍ以下、ＳｉＧｅ層４と歪Ｓｉ層５の総厚さが３０以上１００ｎｍ以下であることが望ましい。それにより欠陥のない良好な歪半導体膜を形成できる。
【００４７】
また、Ｓｉ基板２１の除去あるいは薄膜化は、研磨、例えば薬液や研磨剤を用いて厚みを薄くする化学研磨や化学機械研磨、また薄膜化後の厚みの均一性を改善できるＰＡＣＥ（ｐｌａｓｍａ  ａｓｓｉｓｔｅｄ  ｃｈｅｍｉｃａｌ  ｄｒｙ  ｅｔｃｈｉｎｇ）法などを用いればよい。また事前にＳｉＧｅ層４またはＳｉ基板２１に水素を注入し、その後水素を注入した面から剥離する水素剥離法やＳｉ基板２１を酸化後ＨＦ溶液などで剥離する薄膜化法などを用いてもよい。
【００４８】
本発明では、張り合わせ工程前のＳｉ基板２１上に、例えば５０ｎｍと十分に薄いＳｉＧｅ薄膜４を形成した場合は、ＳｉＧｅ層４が圧縮歪みを印加された層として存在する。しかしながらこの圧縮されたＳｉＧｅ層４は、張り合わせ後、Ｓｉ基板２１を薄膜化あるいは剥離することによってＳｉ基板２１からＳｉＧｅ層４への歪み印加効果が薄れる。こうしてＳｉＧｅ層４は歪みを開放することができる。その結果、本発明の目的であるＳｉデバイス層へ歪みを印加するストレッサーとしての機能を発揮する。
【００４９】
Ｓｉ基板２１を除去する際の位置は、Ｓｉ基板２１の厚み、結晶性などのプロセスの仕様によって異なる。この時、例えば溶液エッチング、あるいは水素注入後の剥離工程を用いた場合は、剥離後の表面に荒れが生じることがある。特にＰＡＣＥ法ではプロセスに起因の欠陥が表面から導入されることもある。
【００５０】
これらの場合は、薄膜化後に例えば水素、アルゴン、窒素、酸素などの雰囲気中にてアニールを施して、Ｓｉ基板２１の結晶表面あるいは結晶内部の回復を行う工程を付加すると、より均一で高品質な薄膜プロセスが実現する。
【００５１】
Ｓｉ基板１やＳｉ基板２１は、ＣＺ、ＦＺ、ＭＣＺ基板などが用いられる。特に、Ｓｉ基板２１を薄膜化あるいは剥離後にその表面をそのままＳｉデバイス層として利用する場合は、結晶性向上のために酸素析出の少ないＦＺ基板の適用が効果的である。
【００５２】
また、Ｓｉ基板２１中の不純物の密度や種類を選択することによって、所望の抵抗値をＳｉ基板２１の表面に事前に作り込むことも可能である。
【００５３】
以上のようにして形成された所望の厚みの歪Ｓｉデバイス層５を有するＳＯＩ構造は、図１に示す半導体基板と比べて、Ｓｉ酸化膜絶縁層２上の合計厚みを２／３程度にまで薄くすることが可能である。また、ＳｉＧｅ層４表面に現れる転位密度は、１０％以上低減し、より高品質な歪Ｓｉデバイス層５を形成できる。
【００５４】
図１２は上述の歪シリコン層５に形成されたＭＩＳＦＥＴ（ＭＯＳＦＥＴ）の断面図である。このＭＩＳＦＥＴは以下のようにして形成される。まず歪Ｓｉ層５の表面を熱酸化して１０ｎｍ程度の薄いゲート酸化膜１０１が形成される。次に閾値電圧調整用のたとえばｎ型不純物イオンがゲート酸化膜１０１を介してチャネル領域に注入され、ｎ型チャネル領域が形成される。
【００５５】
次にゲート酸化膜１０１上にゲート電極１０２となるポリシリコン膜２を減圧ＣＶＤ法により形成した後、このポリシリコン膜をＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によりパターンニングして、ゲート電極１０２が形成される。
【００５６】
次にゲート電極１０２をマスクにして、リンイオンなどのｎ型不純物イオンを選択的に注入した後、例えば８００℃程度のアニール処理を施すことにより、ｎ型ソース領域１０３、ｎ型ドレイン領域１０４がゲート電極１０２に自己整合的に形成される。このようにしてｎチャネル型ＭＩＳＦＥＴが形成されるが、不純物をｐ型に変更することによりｐチャネル型ＭＩＳＦＥＴも同様にして形成できる。
【００５７】
上記のように形成されたＭＩＳＦＥＴは、歪Ｓｉ層中に形成されているので、チャネル領域における電子散乱が抑制され電子移動度が向上する。またＭＩＳＦＥＴは厚さ１００ｎｍ以下の薄いＳＯＩ層に形成されているので、電子移動度の向上に加えて寄生容量も低減される。この結果駆動力に優れたＭＩＳＦＥＴを得ることができる。
【００５８】
（第２の実施形態）
図４は本発明の第２の実施例に係る半導体基板の製造方法を示す断面図である。
【００５９】
本実施例においては、Ｓｉ基板２１上にエピタキシャルＳｉ層６を形成後、ＳｉＧｅ層４を積層し、このＳｉＧｅ層４上にＳｉ酸化膜９を形成したものが張り合わせ基板の一方として使用される。
【００６０】
先ず、図４Ａに示すように、Ｓｉ基板１上に予め第１の実施例と同様にＳｉ酸化膜２を形成する。
【００６１】
次に図４Ｂに示すようにあらかじめ別のＳｉ基板２１上に素子形成層となるＳｉ層６がエピタキシャル法により形成され、このＳｉ層６上に第１の実施例と同様にＳｉＧｅ層４が形成される。ＳｉＧｅ層４は基本的にはアンドープとされる。またＳｉＧｅ層４は少なくともＳｉ層６側のＧｅ組成が１００％未満、Ｓｉ層６とは反対側のＧｅ組成が０％より大であることが必要である。さらにＳｉＧｅ層４は、高性能化のために少なくともＳｉ層６側、より望ましくは全体のＧｅ組成を３０ａｔｍ％より大とすることが望ましい。Ｇｅ組成を３０ａｔｍ％より大きくすると、歪Ｓｉ層における電子移動度を高くすることができるからである。一方、ＳｉＧｅ層４のＧｅ組成は８０ａｔｍ％以下であることが望ましい。
【００６２】
さらにこの後ＳｉＧｅ層４上にＳｉ酸化膜９を形成する。
【００６３】
次に、図４Ｃに示すように、Ｓｉ酸化膜２の上面２ｓとＳｉ酸化膜９の上面９ｓと合わせて、２つのＳｉ基板１及び２１を実施例１と同様に張り合わせる。この結果図４Ｃに示すように、Ｓｉ酸化膜２とＳｉ酸化膜９が一体化してＳｉ酸化膜１２となる。張り合わせ後はＳｉ基板１２の剥離が行われる。
【００６４】
張り合わせ後に、水素注入によって剥離を行う場合はＳｉ層６とＳｉ基板２１の界面もしくは、Ｓｉ層６側に水素を注入後、Ｓｉ基板２１が剥離される。このようにすることでＳｉ基板２１から受けていた圧縮歪が開放されＳｉＧｅ層４が格子緩和されると同時に素子形成層となるＳｉ層６に歪が導入される。
【００６５】
このようにして、Ｓｉ基板１と、このＳｉ基板１上に形成されたＳｉ酸化膜１２と、このＳｉ酸化膜１２上に張り合わせにより形成された格子緩和ＳｉＧｅ層４と、この格子緩和ＳｉＧｅ層４上に形成された歪Ｓｉ層６からなる半導体基板が形成される。
【００６６】
このようにして形成された歪Ｓｉ層６は、ＣＺ基板中に含まれる酸素析出や不純物が少なく、所望の抵抗値を有する理想的な薄膜層が実現する。
【００６７】
Ｓｉ酸化膜２と格子緩和ＳｉＧｅ層４とは実質的には直接接しているがその界面に０〜５ｎｍより好ましくは０〜２ｎｍの界面バッファ層を有していてもよい。この界面バッファ層は例えばＳｉからなるものが挙げられる。
【００６８】
第２の実施例では、予め素子形成層となるＳｉ層６を所望の電気特性を示すように形成できるので再成長過程を必要としない。また、ＳｉＧｅ層４を形成した後に、さらにシリコン酸化膜９を形成し、酸化膜２と９同士を張り合わせすることによって、よりＳｉＧｅ層４に与える影響を低減できる。
【００６９】
また、清浄雰囲気中にてプロセスが連続に進行する場合以外で、例えば大気中を介してプロセスを行う場合は、ＳｉＧｅ層４の上に酸化膜が形成されている場合が想定され、意図せずに図４Ｂ中のシリコン酸化膜９の形成されることもある。
【００７０】
以後、第１の実施例と同様に図１２に示すＭＩＳＦＥＴが歪Ｓｉ層に形成される。第２の実施例においても駆動力に優れたＭＩＳＦＥＴを得ることができる。
【００７１】
（第３の実施形態）
図５は本発明の第３の実施例に係る半導体基板の製造方法を段階的に示す半導体基板の断面図である。
【００７２】
第３の実施例は、図５Ｃに示すＳｉＧｅ層７が膜厚方向に組成の分布を有することである。即ち図６に示すようにＳｉＧｅ層７中のＧｅ濃度がＳｉ基板１側にて低濃度、歪Ｓｉ層８側にて高濃度になるように結晶成長が行われる。これによりＳｉＧｅ層７の格子間距離を厚さ方向に不均一となる。
【００７３】
このときＳｉ基板１側のＧｅ組成が０％より高く、Ｓｉ層８側のＧｅ組成が１００％未満であることが必要である。具体的にはＳｉ基板１側のＧｅ濃度が０ａｔｍ％より高く３０ａｔｍ％以下で、歪Ｓｉ層８側のＧｅ濃度が３０ａｔｍ％より大きく１００ａｔｍ％未満、より好ましくは８０ａｔｍ％以下であるようにＳｉＧｅ層７中のＧｅ組成を制御することが望ましい。
【００７４】
このようにＳｉＧｅ層７の組成を制御することによって、Ｓｉ酸化膜２とＳｉＧｅ層７の界面から発生した転位はＳｉＧｅ層７中をループが形成するように進行し、ＳｉＧｅ層７と歪Ｓｉ層８の界面には届かない。よってより良好な歪Ｓｉ層８を提供できる。
【００７５】
以下半導体基板の製造方法を説明する。
【００７６】
先ず、図５Ａに示すように、Ｓｉ基板１上に第１の実施形態と同様に予めＳｉ酸化膜２を形成する。
【００７７】
次に、図５Ｂ及び図６に示すように、Ｓｉ基板２１上にＳｉＧｅ層７を形成する。このときのＧｅ組成は、上記したようＳｉ基板２１からＧｅ組成が徐々に少なくなるように制御した。
【００７８】
次に、Ｓｉ酸化膜２の上面２ｓとＳｉＧｅ層７の上面７ｓを合わせるように、２つのＳｉ基板と２１を第１の実施例と同様に張り合わせる。
【００７９】
次に、第１の実施例と同様にＳｉ基板２１を剥離し、ＳｉＧｅ層７を格子緩和させる。
【００８０】
このときＳｉ基板２１の表面のＳｉ層をごく薄く残すようにするとＳｉＧｅ層４が格子緩和されると同時に、Ｓｉ層８に引っ張り歪が導入される。こうすることで転位やピットや突起のない良好な歪Ｓｉ層８を形成できる。
【００８１】
このようにして、Ｓｉ基板１と、このＳｉ基板１上に形成されたＳｉ酸化膜２と、このＳｉ酸化膜２上に張り合わせにより形成されＧｅの組成が徐々に変化した格子緩和ＳｉＧｅ層７と、この格子緩和ＳｉＧｅ層７上に形成された歪Ｓｉ層８からなる半導体基板が形成される。
【００８２】
Ｓｉ酸化膜２と格子緩和ＳｉＧｅ層７とは実質的には直接接しているがその界面に０〜５ｎｍより好ましくは０〜２ｎｍの界面バッファ層を有していてもよい。この界面バッファ層は例えばＳｉからなるものが挙げられる。
【００８３】
研磨或いは剥離工程をＳｉＧｅ層７までおよぼして、先ずＳｉＧｅ層７を格子緩和させ、次にＭＢＥやＣＶＤ法によってシリコン層をごく薄く再成長させることによって歪Ｓｉ層８を形成することも可能である。
【００８４】
また、本実施例では、ＳｉＧｅ層７中のＧｅ濃度は、Ｓｉ酸化膜２に近いほど低いため、Ｓｉ酸化膜２とＳｉＧｅ層７の界面で発生した欠陥はＳｉ酸化膜２側に閉じこめられて、張り合わせ後のＳｉＧｅ層７の歪Ｓｉ層８との界面は格子緩和したＳｉＧｅ層が得られる。それにより良好に緩和したＳｉＧｅ層７の上に、引っ張り歪みを有する歪Ｓｉ層８が形成される。
【００８５】
また、図中の各層の厚み、アニール温度、アニール時間、張り合わせ後に剥離あるいは研磨で残すＳｉ基板層２１の厚みなどの差異によって、緩和の程度が異なり、プロセス条件によっては、圧縮比歪みを有するあるいは歪みの無いＳｉデバイス層を形成することも可能である。
【００８６】
以後、第１の実施例と同様に図１２に示すＭＩＳＦＥＴが歪Ｓｉ層に形成される。第３の実施例においても駆動力に優れたＭＩＳＦＥＴを得ることができる。
【００８７】
（第４の実施形態）
図７は本発明の第４の実施例に係る半導体基板の製造方法を示す断面図である。
【００８８】
第４の実施例では、図７Ｂに示すＳｉ基板２１上のＳｉＧｅ層７中のＧｅ濃度が図８に示すように膜厚方向に濃度勾配を有し、Ｇｅ濃度の最も高い部分が界面ではなくＳｉＧｅ層７の膜中に位置する。その後、Ｇｅ濃度勾配の高い部分が表面となるように剥離あるいは薄膜化工程が施され、図７Ｂ及び図８に点線で示される面が薄膜化されたＳｉＧｅ層７の上面７ｓとなる。このようにＳｉＧｅ層７の組成を制御した基板を用いることによって得られた図７Ｃに示される半導体基板はＳｉ酸化膜２とＳｉＧｅ層７´の界面から発生した転位はＳｉＧｅ層７中をループが形成するように進行し、ＳｉＧｅ層７´と歪Ｓｉ層８の界面には届かない。よってより良好な歪Ｓｉ層を提供できる。
【００８９】
さらに、張り合わせ前のＳｉＧｅ層７の結晶成長が、Ｓｉ基板２１上に低Ｇｅ濃度から開始するので、ミスマッチによる欠陥が導入され難く、良質な結晶性を有するＳｉＧｅ層７´が得られる。
【００９０】
以下、半導体基板の製造方法を説明する。
【００９１】
先ず、図７Ａに示すように、Ｓｉ基板１上に予め第１の実施形態と同様にＳｉ酸化膜２を形成する。
【００９２】
次に、図７Ｂ及び図８に示すように、Ｓｉ基板２１上に予めＳｉＧｅ層７をＧｅ組成比が膜方向に０ａｔｍ％→３５ａｔｍ％→０ａｔｍ％となるように形成する。続いてＳｉＧｅ７のＧｅ組成比が最も高い中央部まで薄膜化し、ＳｉＧｅ層７´とする。この結果ＳｉＧｅ層７´の上面７ｓにはＧｅ組成比３５ａｔｍ％の面が露出される。
【００９３】
次に、Ｓｉ酸化膜２の上面２ｓとＳｉＧｅ７´の上面７とを合わせるように２つのＳｉ基板１と２１を第１の実施例と同様に張り合わせる。続いて、第１の実施例と同様にＳｉ基板２１を除去し、ＳｉＧｅ層７´を格子緩和させる。このときＳｉ基板２１の表面のＳｉ層をごく薄く残すようにするとＳｉＧｅ層４が格子緩和されると同時に、Ｓｉ層８に引っ張り歪が導入される。こうすることで転位やピットや突起のない良好な歪Ｓｉ層８を形成できる。
【００９４】
このようにして、Ｓｉ基板１と、このＳｉ基板１上に形成されたＳｉ酸化膜２と、このＳｉ酸化膜２上に張り合わせにより形成されＧｅの組成が徐々に変化した格子緩和ＳｉＧｅ層７と、この格子緩和ＳｉＧｅ層７´上に形成された歪Ｓｉ層８からなる半導体基板が形成される。これにより第３の実施例と同様な効果を得ることができる。
【００９５】
Ｓｉ酸化膜２と格子緩和ＳｉＧｅ層７´とは実質的には直接接しているがその界面に０〜５ｎｍより好ましくは０〜２ｎｍの界面バッファ層を有していてもよい。この界面バッファ層は例えばＳｉからなるものが挙げられる。
【００９６】
研磨或いは剥離工程をＳｉＧｅ層７までおよぼして、先ずＳｉＧｅ層７を格子緩和させ、次にＭＢＥやＣＶＤ法によってシリコン層をごく薄く再成長させることによって歪Ｓｉ層８を形成することも可能である。
【００９７】
以後第１の実施例と同様に図１２に示すＭＩＳＦＥＴが歪Ｓｉ層８に形成される。第４の実施例においても駆動力に優れたＭＩＳＦＥＴを得ることができる。
【００９８】
（第５の実施形態）
図９は本発明の第５の実施例に係る半導体基板の製造方法を示す半導体基板の断面図である。
【００９９】
第５の実施例では、Ｓｉ基板２１上に、転位が導入される格子緩和ＳｉＧｅ層４０と格子緩和したＳｉＧｅ層１１からなるＳｉＧｅ層を形成する。ＳｉＧｅ層４０は、充分に厚く、かつＧｅ濃度が結晶成長と共に変化する層であって、いわゆるバッファ層としての役割を果たす。例えば、ＳｉＧｅバッファ層４０はＳｉ基板２１上でのＧｅ濃度が０ａｔｍ％であり、結晶成長と共にＧｅ濃度が増加し、２μｍの厚みにてＧｅ濃度が３０ａｔｍ％となる傾斜組成を有する構造とする。
【０１００】
以下半導体基板の製造方法を説明する。
【０１０１】
先ず、図９Ａに示すように、Ｓｉ基板１上に第１の実施例と同様に予めＳｉ酸化膜２を形成する。
【０１０２】
次に、図９Ｂに示すように、別のＳｉ基板２１上に上記したようなＧｅ組成のＳｉＧｅバッファ層４０を十分に厚く形成し格子緩和させる。このときＳｉＧｅバッファ層４中には転位３３が発生するが十分に厚いのでその上に形成される半導体層に対し影響を与えない。次に、この格子緩和したＳｉＧｅバッファ層４上に格子緩和した結晶状態の良好なＳｉＧｅ層１１を形成する。ＳｉＧｅの各層の成長方法は第１の実施例に順ずる。
【０１０３】
次に、Ｓｉ酸化膜２の上面２ｓと格子緩和したＳｉＧｅ層１１の上面１１ｓを合わせるように第１の実施例と同様に２つのＳｉ基板１と２１を張り合わせる。
【０１０４】
次に、Ｓｉ基板２１とＳｉＧｅバッファ層４０を研磨あるいは水素注入法になどにより除去する。次に、格子緩和したＳｉＧｅ層１１上に歪Ｓｉ層８を形成する。（図９Ｃ）
このようにして、Ｓｉ基板１と、このＳｉ基板１上に形成されたＳｉ酸化膜２と、このＳｉ酸化膜２上に張り合わせにより形成された格子緩和ＳｉＧｅ層１１と、この格子緩和ＳｉＧｅ層１１上に形成された歪Ｓｉ層８からなる半導体基板が形成される。
【０１０５】
ＳｉＧｅバッファ層４０は、ＳｉＧｅバッファ層４０中のＳｉ基板２１側に格子ミスマッチで生じる貫通転位、ミスフィット転位などの欠陥が閉じこめられる。その結果ＳｉＧｅバッファ層４０の表面側では、転位が無く格子緩和したＳｉＧｅ層が実現される。
【０１０６】
このＳｉＧｅバッファ層４０の表面側Ｇｅ濃度は、Ｓｉデバイス層に所望の歪みが印加されるような濃度であって、典型的には３０ａｔｍ％より大きく８０ａｔｍ％以下であり、膜厚方向のＧｅ濃度分布が均一である必要はない。このＳｉＧｅ層４０の形成に引き続いて、ＳｉＧｅバッファ層４の表面側組成と同等の組成を有するＳｉＧｅ層１１を成長させることで、転位などの欠陥密度を低減した高品質緩和ＳｉＧｅ層１１が形成される。
【０１０７】
ここで課題となるのはバッファ層として数μｍのＳｉＧｅ層４０の結晶成長には原材料と成長時間がかかりプロセスコストが要求されることにある。前述のように張り合わせ後の薄膜化プロセスによって歪チャネル層と緩和ＳｉＧｅ層の積層構造が実現できる。しかしながら張り合わせ前に所望の厚さのＳｉＧｅ層が得られるように例えば０．３μｍ程度の深さカット面で４０ｃ（図９Ｂ）に水素注入を行い、貼りあわせ後剥離を行うようにしてもよい。このようにすれば剥離後に残る格子緩和ＳｉＧｅバッファ層を再利用できるためプロセスの簡略化、半導体資源の節約が可能で、ひいては基板製造コストの低減が実現できる。
【０１０８】
以後第１の実施例と同様に図１２に示すＭＩＳＦＥＴが歪Ｓｉ層８に形成される。第５の実施例においても駆動力に優れたＭＩＳＦＥＴを得ることができる。
【０１０９】
（第６の実施形態）
図１０は本発明の第６の実施例に係る半導体基板の製造方法を示す半導体基板の断面図である。
【０１１０】
第６の実施例では時１０Ｂで示すＳｉ基板２１上に、転位を導入される格子緩和ＳｉＧｅバッファ層４０、格子緩和ＳｉＧｅバッファ層４０上に格子緩和ＳｉＧｅ層１１、歪Ｓｉ層１０、別の格子緩和ＳｉＧｅ層１３を連続して形成後に、張り合わせプロセスを行う。
【０１１１】
先ず、図１０Ａに示すように、Ｓｉ基板１上に第１の実施例と同様に予めＳｉ酸化膜２を形成する。
【０１１２】
次に、図１０Ｂに示すように、別のＳｉ基板２１上に第５の実施例と同様に予めＳｉＧｅバッファ層４０を厚く形成し格子緩和させる。この格子緩和したＳｉＧｅバッファ層４０上に、格子緩和ＳｉＧｅ層１１、歪Ｓｉ層１０、格子緩和ＳｉＧｅ層１３を続けて成長する。
【０１１３】
次に、図６（ｃ）に示すように、Ｓｉ酸化膜２の上面２ｓと格子緩和ＳｉＧｅ膜１３の上面１３ｓをあわせるようにＳｉ基板１と２１を第１の実施例と同様に張り合わせる。
【０１１４】
次に、歪Ｓｉ層１０が表面に出るように研磨あるいは水素注入法によりＳｉ基板２１、格子緩和ＳｉＧｅバッファ層４０、格子緩和ＳｉＧｅ層１１を除去する。（図１０Ｃ）
このようにして、Ｓｉ基板１と、このＳｉ基板１上に形成されたＳｉ酸化膜２と、このＳｉ酸化膜２上に張り合わせにより形成され格子緩和ＳｉＧｅ層１３と、この格子緩和ＳｉＧｅ層１３上に形成された歪Ｓｉ層１０からなる半導体基板が形成される。
【０１１５】
本実施例ではＳｉ基板２１上に形成された格子緩和ＳｉＧｅ層１１上のＳｉ層１０は自ずと引っ張り歪みを受けており、さらにその上のＳｉＧｅ層１３は緩和した層となる。
【０１１６】
格子緩和ＳｉＧｅ層１３は貼り合わせ後の絶縁層２とＳｉＧｅ層１３からの界面から発生する欠陥を低減するために、第３あるいは第４の実施例のように、Ｇｅ組成に勾配をつけてもよい。
【０１１７】
また、格子緩和ＳｉＧｅ層１３の上には、第２の実施例のように、予め絶縁層９を形成してから張り合わせを行っても良い。
【０１１８】
第６の実施例では、緩和率の高いＳｉＧｅ層１３の上に歪みの印加されたＳｉ層１０を直接形成することが出来る上、格子緩和ＳｉＧｅ層１３中のＧｅ濃度を３０ａｔｍ％より大きく１００ａｔｍ％未満の間で任意に選ぶことが可能であり、更には、絶縁層２上のＳｉＧｅ層１３と歪Ｓｉデバイス層１０の厚みをそれぞれ１０ｎｍ以下にすることも可能である。
【０１１９】
その結果、絶縁膜２上の合計厚みを４０ｎｍ以下に抑えることが容易でありＳＯＩ効果を十分に達成し、かつ十分な歪みをＳｉデバイス層１０に印加できる。
【０１２０】
以後第１の実施例と同様に第６の実施例においても駆動力に優れたＭＩＳＦＥＴを得ることができる。
【０１２１】
（第７の実施形態）
図１１は本発明の第７の実施例に係る半導体基板の製造方法を示す半導体基板の断面図である。
【０１２２】
本実施例は、貼り合わせ基板の一方としてＳｉ基板２１の替わりにＳｉＧｅ基板３１を用い、ＳｉＧｅ基板３１上に再成長した格子緩和ＳｉＧｅ層１１と歪Ｓｉ層１０と格子緩和ＳｉＧｅ層１３とＳｉ酸化膜９を形成した構造で説明する。
【０１２３】
先ず、図１１Ａに示すように、Ｓｉ基板１上に第１の実施例と同様に予めＳｉ酸化膜２を形成する。
【０１２４】
次に、図１１Ｂに示すように、ＳｉＧｅ基板３１上に第１の実施例と同様に予めＳｉＧｅ層１１を形成し、このＳｉＧｅ層１１上に、Ｓｉ層１０、ＳｉＧｅ層１３（Ｓｉ層１０側のＧｅ組成が３０ａｔｍ％より大）、Ｓｉ酸化膜９を続けて成長する。
【０１２５】
次に、Ｓｉ酸化膜２の上面２ｓとＳｉ酸化膜９の上面９ｓを合わせるようにＳｉ基板１とＳｉＧｅ基板３１を第１の実施例と同様に張り合わせる。次に、Ｓｉ層１０が表面に出るように研磨あるいは水素注入法などによりＳｉＧｅ基板３１、ＳｉＧｅ層１１を除去する。
【０１２６】
このようにして、図１１Ｃに示すようにＳｉ基板１と、このＳｉ基板１上に形成されたＳｉ酸化膜１２と、このＳｉ酸化膜１２上に張り合わせにより形成され格子緩和ＳｉＧｅ層１３と、この格子緩和ＳｉＧｅ層１３上に形成された歪Ｓｉ層１０からなる半導体基板が形成される。
【０１２７】
この場合貼りあわせのためにはＳｉ酸化膜２あるいはＳｉ酸化膜９の少なくとも一方があればよい。また、張り合わせ工程や薄膜化工程あるいは剥離工程中にＳｉＧｅ層１３と絶縁層９の接合面から発生する恐れのある欠陥を閉じこめる効果を得るには、絶縁層に接するＳｉＧｅ層１３中のＧｅ濃度を不均一にするとよい。
【０１２８】
本実施例では、基板３１がストレッサーとなる層１１と同じＳｉＧｅ組成を持つ場合を示したが、基板上に形成する層中で組成制御を行って、所望の濃度に設定することも可能である。
【０１２９】
以後第１の実施例と同様に図１２に示すＭＩＳＦＥＴが歪Ｓｉ層１０に形成される。第６の実施例においても、駆動力に優れたＭＩＳＦＥＴを得ることができる。
【０１３０】
また、上記第１乃至第７の実施例では、歪みを印加する層（第１の半導体層）がＳｉＧｅ層、デバイス層（第２の半導体層）がＳｉ層の場合について説明したが、第２の半導体層に引っ張り歪が生じるよう、第２の半導体層の格子定数が第１の半導体層の格子定数よりも小さくなるよう格子定数の異なる２層の組み合わせで有れば、どの様な結晶を選んでも良く、具体的には、Ｓｉ、ＧａＡｓ、ＳｉＣ、ＧａＮ、ＧａＡｌＡｓ、ＩｎＧａＰ、ＩｎＧａＰＡｓ、Ａｌ２Ｏ３、ＢＮ、ＢＮＣ、Ｃ、高濃度に不純物添加されたＳｉ（不純物Ｂ）、Ｓｉ（不純物Ｐ）、Ｓｉ（不純物Ａｓ）、ＳｉＮｘ、ＺｎＳｅなどの物質の内、２種類の物質の組み合わせにて、本発明の効果が得られる。但し第１の半導体層中に含有されるＢの濃度は１×１０２０ａｔｍ％未満であることが望ましい。
【０１３１】
上記第１乃至第７の実施例では、基板１，２１、３１としては、Ｓｉ基板、ＳｉＧｅ基板を用いたが、ＧａＡｓ、ＺｎＳｅ、ＳｉＣ、Ｇｅ、サファイア、有機ガラス、無機ガラス、プラスティックのいずれかであっても良い。
【０１３２】
上記第１乃至第７の実施例では絶縁膜２、９としてＳｉ酸化膜を使用したが、シリコン酸窒化膜、シリコン窒化膜、などの他の絶縁膜であっても良い。
【０１３３】
【発明の効果】
以上、本発明によれば、従来困難であった、ストレッサとしての歪み層から伝搬する欠陥によるデバイス層の結晶性劣化が低減されると共に、ＳＯＩ構造上の絶縁層上の合計厚みをより薄くすることが可能である。従って、素子特性の劣化を抑え、低消費電力化、高集積化が可能となり、半導体素子の高性能化が実現できる。
【図面の簡単な説明】
【図１】従来の半導体基板の製造方法を説明するための基板断面図。
【図２】本発明及び従来の半導体基板の製造方法を説明するための基板断面図。
【図３】本発明の半導体基板の製造方法を説明するための基板断面図。
【図４】本発明の半導体基板の製造方法を説明するための基板断面図。
【図５】本発明の半導体基板の製造方法を説明するための基板断面図。
【図６】本発明の半導体基板におけるＳｉＧｅ層のＧｅ組成を示す図。
【図７】本発明の半導体基板の製造方法を説明するための基板断面図。
【図８】本発明の半導体基板におけるＳｉＧｅ層のＧｅ組成を示す図。
【図９】本発明の半導体基板の製造方法を説明するための基板断面図。
【図１０】本発明の半導体基板の製造方法を説明するための基板断面図。
【図１１】本発明の半導体基板の製造方法を説明するための基板断面図。
【図１２】本発明の半導体装置を説明するための素子断面図。
【符号の説明】
１・・・・Ｓｉ基板
２・・・・絶縁層（Ｓｉ酸化膜層）
３・・・・ＳＯＩ層
４・・・・ＳｉＧｅ層
５・・・・歪Ｓｉ層
６・・・・歪エピタキシャルＳｉ層
７・・・・傾斜組成ＳｉＧｅ層
８・・・・再成長で形成する歪Ｓｉ層
９・・・・絶縁層
１０・・・・歪Ｓｉ層
１１・・・・ＳｉＧｅ層
１２・・・・絶縁層
１３・・・・ＳｉＧｅ層
２１・・・・Ｓｉ基板
３１・・・・ＳｉＧｅ基板
３３・・・・転位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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