(57)【特許請求の範囲】
【請求項１】
ゲートアレイ中に使用するためのＣＭＯＳセルであって、
第１の長方形領域に配置された複数のｎチャンネルトランジスタであって、前記第１の長方形領域の長手方向軸は回路設計に前記ｎチャンネルトランジスタの幅が一致するように調整される対称軸を構成する、複数のｎチャンネルトランジスタと、
第２の長方形領域に配置された複数のｐチャンネルトランジスタであって、前記第２の長方形領域の長手方向軸は回路設計に前記ｐチャンネルトランジスタの幅が一致するように調整される対称軸を構成する、複数のｐチャンネルトランジスタと、
第３の長方形領域に配置された少なくとも１つの付加的なｐチャンネルトランジスタと少なくとも１つの付加的なｎチャンネルトランジスタであって、当該付加的なトランジスタは前記ｎチャンネルトランジスタよりも大きさが大きい前記付加的なトランジスタと、
前記トランジスタの各々はゲート、ソース及びドレインを有し、
前記複数のｎチャンネルトランジスタの内の２つのトランジスタのゲートを前記複数のｐチャンネルトランジスタの内の２つのトランジスタのゲートと電気的に接続する手段と、
前記複数のｎチャンネルトランジスタの内の一つのトランジスタのゲートと前記複数のｐチャンネルトランジスタの内の一つのトランジスタのゲートを電気的に接続する手段と、及び
前記付加的なｎチャンネルトランジスタのゲートと前記付加的なｐチャンネルトランジスタのゲートを電気的に接続する手段と、
を備えたＣＭＯＳセル。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は一般的に、ゲートアレイの分野に関するものであり、更に詳細には、主要な構築ブロックとして予め部分的に配線された複数個の回路を有し、その回路によって、マルチプレクサー機能を含む単純な論理回路と複雑な論理回路の両方を生成することのできるセルを利用することに基づくアーキテクチャを有するゲートアレイに関する。本セルはライン駆動のための複数個のトランジスタを別途有する。
【０００２】
【従来の技術】
従来のゲートアレイ基本セルはトランジスタアレイの効率的なレイアウトをめぐって発展してきた。これは部分的にはアレイ中に形成できるゲート数によるものであり、また部分的にはアレイが有する入力／出力ピンの数によるためでもある。回路が小型になって単一のチップ中に配置できるゲート数が増大するにつれて、プログラム可能な金属層を用いた機能の進展のほうに重点がおかれるようになっている。そのような方向で、メモリ回路、デジタル信号処理回路、加算器等の論理機能、およびその他の開発が行われてきたし、また、そのやり方は利用可能なトランジスタを用いてＮＡＮＤゲート、ＡＯＩセル、インバーター、メモリセル、等を構成することに基づいている。
【０００３】
プログラム可能な金属を用いて所望の機能を構成するためには利用可能な空間のかなりの部分を消費してしまい、その結果、非常に高密度に集積されたチップにおいては特に、形成できる機能密度が減少するということが生ずる。この結果、与えられたアレイに対して典型的な配線による非効率化は、そのチップ上の基本セルのうちの４０％もが最終的な回路構成において利用されないという現象をもたらす。単一のゲートアレイ中で所望の機能を配線することができないということは、与えられた機能を実現するために必要な面積を増大させ、配線できなかった部品を無駄にすることによって、この技術を利用することのコストを増大させることにつながる。
【０００４】
ゲートアレイセルを配線する場合の効率低下に寄与する別の因子は、これまで全く柔軟であると考えられてきた、セルそれ自身がしばしば２入力ＮＡＮＤ回路を構成するために利用可能なトランジスタを有することに基づいているという事実である。しかし、逐次的論理機能とデータ信号処理機能とを調べた結果、そのような論理回路中にマルチプレクサーが高頻度に存在することと、そのマルチプレクサーが、チャンネルを巡る配線がすぐに利用され尽くすために、設計者が考えていたとおりの数だけ実現することがかなり困難であるということが明らかになった。
【０００５】
【発明の概要】
本発明はＣＭＯＳアレイ基本セルであって、それは従来技術の基本セルに付随する上述の問題点およびその他の問題点を克服するように設計されており、Ｎ形トランジスタおよびＰ形トランジスタを複数個使用している。少なくともＰ形トランジスタ２個がそれらのゲートを少なくとも２個のＮ形トランジスタのゲートへ電気的に接続されている。更に、少なくとも１個のその他のＮ形トランジスタがそれのゲートを少なくとも１個のＰ形トランジスタのゲートへ電気的に接続されている。これら相互に接続されたトランジスタは、このアレイセルを使用して実現できる論理機能のための基本的な構築ブロックを構成する。
【０００６】
相互接続されたトランジスタに加えて、このセル中には一対の駆動トランジスタが設けられている。駆動トランジスタはそれらのゲートを互いに接続されて配置されている。駆動トランジスタの物理的な寸法は基本セル中のその他のトランジスタの寸法よりも大きく、好ましくは、そのセル中のその他のトランジスタの寸法の２ないし５倍の範囲にある。この大きな寸法によって、駆動トランジスタはそのアレイ中の他のトランジスタを駆動するのに適したものとなる。更には、セル中の他のトランジスタが、その他のアレイせる中で典型的に用いられている場合に比べて寸法的に小さくでき、その結果、アレイ中のゲート数が増大し、それらのゲートの動作速度が増大する。
【０００７】
本発明の上述の長所および特徴は、以下において本開示の一部を構成する図面に関連付けながらより詳細に説明する。
【０００８】
【実施例】
まず図１を参照すると、本発明の基本セルの回路図が示されている。図１の回路は、物理的に１つの行に配置された複数個のＮチャンネルトランジスタ１０を含み、また別の行に配置された複数個のＰチャンネルトランジスタ１２を含む。更に別のＮチャンネルトランジスタ１４が含まれているが、このＮチャンネルデバイスはトランジスタ１０とは異なる行に配置されている。更に別のＰチャンネルトランジスタ１３も含まれているが、それらは他のＰチャンネルトランジスタ１２と同じ行には配置されていない。
【０００９】
第１の複数個のＮチャンネルトランジスタ１０は、ソース２４、ゲート２２、およびドレイン２０を有する第１のトランジスタを含み、ゲート２６、およびドレイン２８を有する第２のトランジスタのソース２４に電気的に接するように作製されている。ソース３４、ゲート３２、およびドレイン３０を備えた第３のＮチャンネルトランジスタが設けられている。ソース３４はアースへの接続のためのコンタクトパッドへつながれている。
【００１０】
第１の複数個のＰチャンネルトランジスタ１２は、多結晶シリコン配線によって、トランジスタレベルで前記第１の複数個のＮチャンネルトランジスタ１０へ相互接続されている。詳細には、ソース４６、ゲート４４、およびドレイン４２を備えた第１のＰチャンネルトランジスタが設けられている。このトランジスタは、ソース４６、ゲート４８、およびドレイン５０を有する第２のＰチャンネルトランジスタつながれる。ソース３８、ゲート３６、およびドレイン４０を有する第３のＰチャンネルトランジスタがあって、それは電圧源Ｖccへの接続のためのコンタクトパッドへつながれている。
【００１１】
上述の３個のＮチャンネルトランジスタおよび３個のＰチャンネルトランジスタは多結晶シリコンリード線によって相互接続されて、予め部分的に配線された回路を構成する。特に、ゲート４４、ゲート２６、ゲート３２、およびゲート３６は多結晶シリコン導電性リード線５２によって互いにつながれている。ゲート２２と４８とは第２の多結晶シリコン導電性リード線５４によって互いにつながれている。このリード線５４は後に図面に関する詳細な説明でより明らかになるように、一般に５６として示したタブ部分を有し、それはゲート４８とゲート２２の間の直接接続箇所から延びている。このタブ部分５６は、マルチプレクサー回路を構成するための、図１の回路を接続する第１レベル配線が容易になるように設けられている。
【００１２】
図１の回路は更に、２個のＮチャンネルトランジスタ６０と６２を含み、それらはソースとドレインが未接続になっている。Ｐチャンネルトランジスタ６４もソースおよびドレインを未接続として設けられている。しかし、トランジスタ６０、６２、および６４のゲートは多結晶シリコンリード線６６によって電気的につながれている。トランジスタ６０、６２、および６４のこの構成は、図１に示した基本セルで以てメモリセルを構成するために特に適したものである。
【００１３】
図１の基本セルはまた、２個の別のＰチャンネルトランジスタ７０と７２とを含んでおり、それらはソースを互いにつながれているが、それらのドレインは未接続のままに残されている。更に別のＮチャンネルトランジスタ７６が設けられており、それのソースとドレインも未接続である。しかし、トランジスタ７６のゲートは多結晶シリコンリード線７８によってトランジスタ７０および７２のゲートへつながれている。
【００１４】
図１に示された基本セルの形状の特徴のために、このセルは各種反転および鏡像操作によって模写することができ、そのため、図１の基本セルを利用して複数の基本セルを互いに集団化して、複雑な関数を生成する設計者の能力を強化することが可能となる。例えば、図２は４個の基本セルをどのように配置すれば”四重（ｑｕａｄ）”構成が実現するのかを示している。１００で示した２個の斜線部のような四角は、システム設計者が所望の構成に基本セルを配置するためのコンタクト地点として利用することのできるコンタクトパッドを含む。
【００１５】
次に図３を参照すると、図１の基本セルの物理的な形状が示されている。図１の要素の各々が、それらの位置が容易に識別できるように、図３中に示されている。トランジスタ７０、７２、および７６は図３中でそれらの上に設けられた本質的に同じ寸法のＮチャンネルトランジスタおよびＰチャンネルトランジスタよりも大きな物理的面積を有するように示されている。このことは、トランジスタ７０、７２、および７６が、図３に示された基本セルの外部にある他の回路を駆動するために用いられるためには有利なことである。これらのトランジスタを他のトランジスタよりも大きく作ることによって、駆動トランジスタ７０、７２、および７６は図３中のその他のトランジスタよりも、長距離にあるより多い回路を駆動する能力を有するようになる。事実、トランジスタ７０、７２、および７６のチャンネル幅は基本セル中のその他のトランジスタと比べて２ないし５倍の範囲にあるべきことが分かった。トランジスタ７０、７２、および７６の寸法が図３の基本セル中のその他のトランジスタの寸法を凌賀する正確な程度は、それによって駆動することを意図する回路の数とトランジスタ間の配線距離とに依存する。設計におけるこの柔軟性は、設計者がファンアウトと電力との間のトレードオフを好ましいものに選ぶことを可能とするように基本セルの物理的レイアウトを変更できるようにする点で重要である。従って、本発明の基本セル設計は変動する市場の需要に応えるように、迅速かつ容易に修正できる。
【００１６】
さて、図５を参照すると、図１の基本セルをマルチプレクサー回路へ変換するために必要な第１レベル配線が示されている。図４にもこれに対応する第１レベル配線が示されており、それもマルチプレクサーとして構成される基本セルの物理的トポロジーを含んでいる。特に、タブ５６、ドレイン３０、およびソース３８の間に第１レベル配線６０’が設けられている。ドレイン５０とドレイン２８との間には第２レベル配線６２’が設けられている。ソース２４とソース４６との間には第３レベル配線６３’が設けられている。ドレイン２０とソース４２との間には第４レベル配線６４’が設けられている。この構成は、ＡＮＤゲート９０、ＡＮＤゲート９２、インバーター９４、およびＯＲゲート９６を含む図６に示した論理回路図の一部分に対応している。図５には入力ａ、ｂ、およびｃが示され、またマルチプレクサーの出力がＹで示されている。
【００１７】
マルチプレクサー機能を生み出すために用いられるトランジスタの物理的寸法はトランジスタ７０、７２、および７６の寸法よりも小さいので、既に述べたように、マルチプレクサーが他の回路を駆動する能力は小さい。従って、トランジスタ７０、７２、および７６は出力ｙを反転して、反転信号をＹに生成し、それを用いて数多くの他の入力を駆動できるように構成されている。インバーターは出力Ｙとトランジスタ７６のゲートとをつなぐ第１レベル配線７８を用いて構成される。トランジスタ７６はそれのドレインをアースへつながれ、それのソースをトランジスタ７０と７２との接続点へつながれている。トランジスタ７０および７２のソースは第１レベル配線７９によって電圧源Ｖccへつながれている。
【００１８】
上述の説明では、本発明の基本セルをどのように構成すれば複数の回路を駆動することのできる出力駆動器を備えるマルチプレクサーが形成できるかについて述べてきた。本基本セルは、別の配線パターン状に非常に多数配置することによって異なる論理機能を実現することもできることを指摘しておく。事実、図１の構成が、その他の機能を得るために必要とされる関数であるＡＮＤ、あるいは排他的ＯＲ、および反転関数を作成することができることを示すことができる。当業者はこれら４つの関数を組み合わせれば任意の関数を生成できること、従って、図１の基本セルは異なるやり方で配線されたその他の基本セルと組み合わせることによって実際的にシステム設計者によって望まれる任意の関数を生成できることを理解するであろう。
【００１９】
以上の説明は図面に示した本発明の実施例について特に重点的に行われてきたが、本発明は本発明の精神と視野から外れることなしに、数多くのやり方で修正できることを当業者は理解するであろう。例えば、もしＮチャンネルトランジスタをより大きく作製する必要があれば、Ｎチャンネルトランジスタによって占められる長方形領域を、この長方形領域の長手方向の対称軸に関して単に基本セルのトポロジーを変更することによって広げることができる。この軸はすべてのトランジスタ１０、６２、および６０を貫通している。同様なやり方で、上述の長方形領域の下にある第２の長方形領域中に位置するＰチャンネルトランジスタもまた、第２の長方形領域内にあるＰチャンネルトランジスタすべてを貫通する第２の長手方向の対称軸に関して拡張することができる。
【００２０】
これらおよびその他の形状的な変更は、本発明の特許請求の範囲によって定義される精神と視野から外れることなしに行われ得る。
【００２１】
以上の説明に関して更に以下の項を開示する。
（１）ゲートアレイ中に使用するためのＣＭＯＳセルであって、
すべて本質的に同じ物理的寸法の第１の複数個のｎチャンネルトランジスタ、すべて前記ｎチャンネルトランジスタと本質的に同じ物理的寸法の第１の複数個のｐチャンネルトランジスタであって、前記ｐチャンネルトランジスタの１個以上が前記ｎチャンネルトランジスタの１個以上と電気的に相互接続されて部分的に予め配線された回路を形成しており、プログラム可能な金属層を用いて設計要求に応えるようにそれらを最終的な構成に後に配置接続できるようになった第１の複数個のｐチャンネルトランジスタ、および
少なくとも１個の付加的なｎチャンネルトランジスタおよび少なくとも１個の付加的なｐチャンネルトランジスタであって、前記付加的なトランジスタの各々が前記第１の複数個のｎチャンネルトランジスタの任意のものよりも大きな物理的寸法である、少なくとも１個の付加的なｎチャンネルトランジスタおよび少なくとも１個の付加的なｐチャンネルトランジスタ、
を組み合わせて含むＣＭＯＳセル。
【００２２】
（２）第１項記載のＣＭＯＳセルであって、前記付加的なトランジスタの各々が前記第１の複数個のｎチャンネルトランジスタの任意のものよりも約２ないし５倍大きい物理的寸法であるＣＭＯＳセル。
【００２３】
（３）第１項記載のＣＭＯＳセルであって、前記寸法がチャンネル幅に対応しているＣＭＯＳセル。
【００２４】
（４）第２項記載のＣＭＯＳセルであって、前記寸法がチャンネル幅に対応しているＣＭＯＳセル。
【００２５】
（５）第１項記載のＣＭＯＳセルであって、前記トランジスタの各々がソース、ドレイン、およびゲートを有し、前記複数個のｎチャンネルトランジスタのうちのいくつかのトランジスタのゲートと、前記複数個のｐチャンネルトランジスタのうちのいくつかのトランジスタのゲートとが互いに接続されているＣＭＯＳセル。
【００２６】
（６）第５項記載のＣＭＯＳセルであって、前記複数個のｎチャンネルトランジスタおよび前記複数個のｐチャンネルトランジスタの残りのトランジスタすべてのゲートが互いに接続されているＣＭＯＳセル。
【００２７】
（７）第１項記載のＣＭＯＳセルであって、更に、各々がゲートを有する、２個の追加のｎチャンネルトランジスタと１個の追加のｐチャンネルトランジスタとを含み、前記追加のトランジスタのゲートが互いに接続されているＣＭＯＳセル。
【００２８】
（８）第１項記載のＣＭＯＳセルであって、前記付加的なｎチャンネルトランジスタの各々と前記付加的なｐチャンネルトランジスタの各々とが、互いに接続された１つのゲートを有しているＣＭＯＳセル。
【００２９】
（９）第５項記載のＣＭＯＳセルであって、前記付加的なｎチャンネルトランジスタの各々と前記付加的なｐチャンネルトランジスタの各々とが、互いに接続された１つのゲートを有しているＣＭＯＳセル。
【００３０】
（１０）ゲートアレイに使用するためのＣＭＯＳセルであって、
第１の対称軸に沿って配置された第１の複数個のｎチャンネルトランジスタ、第２の対称軸に沿って配置された第１の複数個のｐチャンネルトランジスタ、および
少なくとも１個のｎチャンネル出力トランジスタおよび少なくとも１個のｐチャンネル出力トランジスタであって、前記第１および第２の複数個のトランジスタのいずれよりも大きい物理的寸法を有する出力トランジスタ、
を組み合わせて含み、
前記複数個のｎチャンネルトランジスタのチャンネル幅と前記複数個のｐチャンネルトランジスタのチャンネル幅とが互いに独立的に選択できて、所望の電力消費およびファンアウト能力を実現できるようになっており、前記ｐチャンネルトランジスタの１個以上が前記ｎチャンネルトランジスタの１個以上と電気的に相互接続されて部分的に予め配線された回路を形成しており、プログラム可能な金属層を用いて設計要求に応えるようにそれらを最終的な構成に後に配置接続できるようになった、
ＣＭＯＳセル。
【００３１】
（１１）第１０項記載のＣＭＯＳセルであって、前記寸法がチャンネル幅に対応しているＣＭＯＳセル。
【００３２】
（１２）第１０項記載のＣＭＯＳセルであって、前記付加的なトランジスタの各々が、前記付加的なトランジスタのうちの別の１個のトランジスタのゲートへ接続されたゲートを有しているＣＭＯＳセル。
【００３３】
（１３）第１０項記載のＣＭＯＳセルであって、前記トランジスタがそれぞれソース、ドレイン、およびゲートを有し、前記複数個のｎチャンネルトランジスタのうちのいくつかのトランジスタのゲートと、前記複数個のｐチャンネルトランジスタのうちのいくつかのトランジスタのゲートとが互いに接続されているＣＭＯＳセル。
【００３４】
（１４）第１３項記載のＣＭＯＳセルであって、前記付加的なトランジスタの各々が、前記付加的なトランジスタの別の１個のトランジスタのゲートへ接続されたゲートを有しているＣＭＯＳセル。
【００３５】
（１５）第１０項記載のＣＭＯＳセルであって、更に、各々がゲートを有する、少なくとも２個の付加的なｎチャンネルトランジスタと少なくとも１個の付加的なｐチャンネルトランジスタとを含み、前記付加的なトランジスタすべてのゲートが互いに電気的に接続されているＣＭＯＳセル。
【００３６】
（１６）第１３項記載のＣＭＯＳセルであって、更に、各々がゲートを有する、少なくとも２個の付加的なｎチャンネルトランジスタと少なくとも１個の付加的なｐチャンネルトランジスタとを含み、前記付加的なトランジスタすべてのゲートが互いに電気的に接続されているＣＭＯＳセル。
【００３７】
（１７）ゲートアレイに使用するためのＣＭＯＳセルであって、
各々がゲート、ソース、およびドレインを有する、第１、第２、および第３のｎチャンネルトランジスタ、
各々がゲート、ソース、およびドレインを有する、第１、第２、および第３のｐチャンネルトランジスタ、
前記第１、第２、および第３のｎチャンネルトランジスタのドレインを電気的に相互接続するための手段、
前記第１、第２、および第３のｐチャンネルトランジスタのドレインを電気的に相互接続するための手段、
前記第１のｎチャンネルトランジスタのゲートと前記第２のｐチャンネルトランジスタのゲートとを電気的に相互接続するための手段、および
前記第１のｐチャンネルトランジスタのゲート、前記第２のｎチャンネルトランジスタのゲート、前記第３のｎチャンネルトランジスタのゲート、および前記第３のｐチャンネルトランジスタのゲートを電気的に相互接続するための手段、を組み合わせて含むＣＭＯＳセル。
【００３８】
（１８）第１７項記載のＣＭＯＳセルであって、更に、
各々がゲートを有する、少なくとも１個の付加的なｎチャンネルトランジスタと少なくとも１個の付加的なｐチャンネルトランジスタ、および
前記付加的なｐチャンネルトランジスタのゲートと前記付加的なｎチャンネルトランジスタのゲートとを相互接続する相互接続手段、
を含むＣＭＯＳセル。
【００３９】
（１９）第１７項記載のＣＭＯＳセルであって、更に、各々がゲートを有する、２個の追加のｎチャンネルトランジスタと１個の追加のｐチャンネルトランジスタとを含み、前記追加のトランジスタのゲートが互いに接続されているＣＭＯＳセル。
【００４０】
（２０）第１８項記載のＣＭＯＳセルであって、更に、各々がゲートを有する、少なくとも２個の追加のｎチャンネルトランジスタと少なくとも１個の追加のｐチャンネルトランジスタとを含み、前記追加のトランジスタのゲートが互いに接続されているＣＭＯＳセル。
【００４１】
（２１）第１８項記載のＣＭＯＳセルであって、前記付加的なトランジスタの各々が、前記複数個のｎチャンネルトランジスタの任意のものよりも約２ないし５倍大きい物理的寸法を有し、前記複数個のｐチャンネルトランジスタの各々が前記複数個のｎチャンネルトランジスタの各々と本質的に同じ寸法であるＣＭＯＳセル。
【００４２】
（２２）第１８項記載のＣＭＯＳセルであって、前記付加的なトランジスタの各々が、前記複数個のｎチャンネルトランジスタの任意のものよりも約２ないし５倍大きい物理的寸法を有し、前記複数個のｐチャンネルトランジスタの各々が前記複数個のｎチャンネルトランジスタの各々と本質的に同じ寸法であるＣＭＯＳセル。
【００４３】
（２３）第１９項記載のＣＭＯＳセルであって、前記付加的なトランジスタの各々が、前記複数個のｎチャンネルトランジスタの任意のものよりも約２ないし５倍大きい物理的寸法を有し、前記複数個のｐチャンネルトランジスタの各々が前記複数個のｎチャンネルトランジスタの各々と本質的に同じ寸法であるＣＭＯＳセル。
【００４４】
（２４）第２０項記載のＣＭＯＳセルであって、前記付加的なトランジスタの各々が、前記複数個のｎチャンネルトランジスタの任意のものよりも約２ないし５倍大きい物理的寸法を有し、前記複数個のｐチャンネルトランジスタの各々が前記複数個のｎチャンネルトランジスタの各々と本質的に同じ寸法であるＣＭＯＳセル。
【００４５】
（２５）第１７項記載のＣＭＯＳセルであって、前記電気的に相互接続するための手段がそれぞれ、導電性金属と多結晶シリコンを含むグループのうちから選ばれた導電性材料を含んでいるＣＭＯＳセル。
【００４６】
（２６）ゲートアレイに使用するためのＣＭＯＳセルであって、
第１の一般に長方形の領域に設けられた複数個のｎチャンネルトランジスタであって、前記第１の長方形領域の長手方向の軸が対称軸を提供しており、その軸に関して前記ｎチャンネルトランジスタの幅を回路設計基準に適合するように変更できるようになった複数個のｎチャンネルトランジスタ、
第２の一般に長方形の領域に設けられた複数個のｐチャンネルトランジスタであって、前記第２の長方形領域の長手方向の軸が対称軸を提供しており、その軸に関して前記ｐチャンネルトランジスタの幅を回路設計基準に適合するように変更できるようになった複数個のｐチャンネルトランジスタ、
第３の一般に長方形の領域に設けられた少なくとも１個の付加的なｐチャンネルトランジスタと少なくとも１個の付加的なｎチャンネルトランジスタとであって、前記ｎチャンネルトランジスタよりも大きい寸法を有する付加的なトランジスタ、
前記複数個のｎチャンネルトランジスタのうちの２個のトランジスタのゲートと前記複数個のｐチャンネルトランジスタのうちの２個のトランジスタのゲートとを電気的に接続する手段、
前記複数個のｎチャンネルトランジスタのうちの１個のトランジスタのゲートと前記ｐチャンネルトランジスタのうちの１個のトランジスタのゲートとを電気的に接続する手段、および
前記付加的なｎチャンネルトランジスタのゲートと前記付加的なｐチャンネルトランジスタのゲートとを電気的に接続するための手段、
を組み合わせて含み、
前記トランジスタの各々がゲート、ソース、およびドレインを有している、ＣＭＯＳセル。
【００４７】
（２７）第２６項記載のＣＭＯＳセルであって、更に、
前記複数個のｎチャンネルトランジスタのうちの２個のトランジスタのゲートと前記複数個のｐチャンネルトランジスタのうちの１個のトランジスタのゲートとを電気的に接続するための手段、
を含むＣＭＯＳセル。
【００４８】
（２８）第２６項記載のＣＭＯＳセルであって、前記付加的な各トランジスタの幅が、前記複数個のｎチャンネルトランジスタの１個のトランジスタの幅の２ないし５倍であるＣＭＯＳセル。
【００４９】
（２９）第２６項記載のＣＭＯＳセルであって、更に、第２６項において定義された型のＣＭＯＳセルであって、第２６項記載のセルに隣接して設けられた鏡像形状を有する追加のＣＭＯＳセルを含むＣＭＯＳセル。
【００５０】
（３０）第１項記載のＣＭＯＳセルであって、前記トランジスタの各々がソース、ドレイン、およびゲートを有し、前記複数個のｎチャンネルトランジスタのうちのいくつかのトランジスタのゲートと前記複数個のｐチャンネルトランジスタのうちのいくつかのトランジスタのゲートとが多結晶シリコンによって互いに電気的に接続されているＣＭＯＳセル。
【００５１】
（３１）第３０項記載のＣＭＯＳセルであって、前記複数個のｎチャンネルトランジスタおよび前記複数個のｐチャンネルトランジスタの残っているすべてのトランジスタのゲートが多結晶シリコンによって互いに接続されているＣＭＯＳセル。
【００５２】
（３２）第１項記載のＣＭＯＳセルであって、前記トランジスタの各々がソース、ドレイン、およびゲートを有し、前記複数個のｎチャンネルトランジスタのうちのいくつかのトランジスタのゲートと前記複数個のｐチャンネルトランジスタのうちのいくつかのトランジスタのゲートとがデバイスレベルにおいて互いに電気的に接続されているＣＭＯＳセル。
【００５３】
（３３）第１８項記載のＣＭＯＳセルであって、前記付加的なトランジスタの各々が、前記複数個のｎチャンネルトランジスタの任意のものよりも大きい物理的寸法を有し、前記複数個のｐチャンネルトランジスタの各々が前記複数個のｎチャンネルトランジスタの各々と本質的に同じ寸法であるＣＭＯＳセル。
【００５４】
（３４）複数個のＮチャンネルトランジスタ１０と複数個のＰチャンネルトランジスタ１２とを備えたＣＭＯＳゲートアレイ用の基本セルが提供される。これらのトランジスタは、トランジスタレベルにおいて相互接続されて部分的に予め配線された回路を構成する。本基本セルには付加的なＮチャンネルトランジスタ（１４）およびＰチャンネルトランジスタ（７０、７２）が含まれ、それらの少なくともいくつかのトランジスタは複数個のＮチャンネルトランジスタ１０または複数個のＰチャンネルトランジスタ１２よりも大きい寸法を有している。これらの大きい寸法のトランジスタは、セルの論理出力信号を他のセルへ送出するための出力駆動器として使用される。
【図面の簡単な説明】
【図１】本発明の基本セルの模式図。
【図２】２本の異なる対称軸に沿って４個の基本セルをどのように接続するかを示す図。
【図３】本発明の基本セルを含む要素の物理的配置。
【図４】図５のマルチプレクサー機能を実現するように図３の基本セルを配置するために必要な第１レベル配線。
【図５】図１に示された基本セルの要素をどのように接続してマルチプレクサー回路を形成するかを示す回路図。
【図６】図４および図５に示すように配線された時の、図１の基本セルの論理回路図。
【符号の説明】
１０  複数個のｎチャンネルトランジスタ
１２  複数個のｐチャンネルトランジスタ
１３  付加的なｐチャンネルトランジスタ
１４  付加的なｎチャンネルトランジスタ
２０  ドレイン
２２  ゲート
２４  ソース
２６  ゲート
２８  ドレイン
３０  ドレイン
３２  ゲート
３４  ソース
３６  ゲート
３８  ソース
４０  ドレイン
４２  ドレイン
４４  ゲート
４６  ソース
４８  ゲート
５０  ドレイン
５２  導電性リード線
５４  リード線
５６  タブ
６０  ｎチャンネルトランジスタ
６２  ｎチャンネルトランジスタ
６０’  第１レベル配線
６２’  第２レベル配線
６３’  第３レベル配線
６４’  第４レベル配線
６４  ｐチャンネルトランジスタ
６６  リード線
７０  付加的ｐチャンネルトランジスタ
７２  付加的ｐチャンネルトランジスタ
７６  付加的ｎチャンネルトランジスタ
７８  リード線
９０  ＡＮＤゲート
９２  ＡＮＤゲート
９４  インバーター
９６  ＯＲゲート
１００  コンタクトパッド
【図１】
0003651944.tif 000002
【図２】
0003651944.tif 000003
【図３】
0003651944.tif 000004
【図４】
0003651944.tif 000005
【図５】
0003651944.tif 000006
【図６】
0003651944.tif 000007