(57)【特許請求の範囲】
【請求項１】
複数の送信および受信データ端末間で情報を転送するための通信システムであって、
前記送信データ端末に応答してアドレスおよび検査フィールドを有するデータパケットを受信するための受信インタフェース手段と、
プリセット宛先アドレスおよびコントロール情報を記憶するための変換メモリ手段と、
前記受信回線インタフェース手段からデータパケットを受信し、前記検査フィールドからの情報に基づきデータパケットをリレーすべきか廃棄すべきかを判定し、リレーすべきデータパケットの宛先アドレスをプリセット宛先アドレスで置換えるための受信データ管理手段と、
前記受信データ管理手段に応答して、リレーされるべきデータパケットを記憶するためのバッファ手段とを含み、前記記憶されたデータパケットはプリセット宛先アドレスを含み、
前記受信データ管理手段に応答して、前記バッファ手段からデータパケットを読出すための送信データ管理手段と、
前記送信データ管理手段に応答して、データパケットを前記受信データ端末に送られるデータに変換するための送信インタフェース手段と、
前記受信データ管理手段に応答して、前記バッファ手段のバッファセルを前記受信データ管理手段により書込まれたデータパケットに割当てるためのバッファマネージャとをさらに含み、
前記受信データ管理手段の受信データマネージャは、それらの優先順位に従って前記バッファマネージャにアクセスする、複数の送信および受信データ端末間で情報を転送するための通信システム。
【請求項２】
複数の送信および受信データ端末間で情報を転送するための通信システムであって、
前記送信データ端末に応答してアドレスおよび検査フィールドを有するデータパケットを受信するための受信インタフェース手段と、
プリセット宛先アドレスおよびコントロール情報を記憶するための変換メモリ手段と、
前記受信回線インタフェース手段からデータパケットを受信し、前記検査フィールドからの情報に基づきデータパケットをリレーすべきか廃棄すべきかを判定し、リレーすべき
データパケットの宛先アドレスをプリセット宛先アドレスで置換えるための受信データ管理手段と、
前記受信データ管理手段に応答して、リレーされるべきデータパケットを記憶するためのバッファ手段とを含み、前記記憶されたデータパケットはプリセット宛先アドレスを含み、
前記受信データ管理手段に応答して、前記バッファ手段からデータパケットを読出すための送信データ管理手段と、
前記送信データ管理手段に応答して、データパケットを前記受信データ端末に送られるデータに変換するための送信インタフェース手段とを含み、
別々の書込調停および読取調停手段が、前記受信および送信データ管理手段に、それぞれ、前記バッファ手段へのアクセスを与える、複数の送信および受信データ端末間で情報を転送するための通信システム。
【請求項３】
複数の送信側および受信側末端間で、データを転送するためのフレームリレーネットワークであって、
前記送信側末端に結合され、アドレスフィールドおよびフレーム検査フィールドを有するデータフレームを受信するための、複数の受信回線インタフェース装置と、
前記受信回線インタフェース装置に結合され、アドレスフィールドを処理し、フレーム検査フィールドを検査し、エラーのあるフレーム検査フィールドを有するデータフレームを廃棄するための、複数の受信フレーム管理回路と、
前記受信フレーム管理回路に結合され、その回路にアドレスおよびコントロール情報を与え、アドレスフィールドを処理するための、複数の変換メモリと、
前記受信フレーム管理回路に結合され、複数のバッファメモリを有し、前記受信フレーム管理回路により変換されたデータフレームを記憶するための、フレームバッファ記憶と、
前記フレームバッファ記憶に結合され、データフレームを読取るための、複数の送信フレーム管理回路と、
前記送信フレーム管理回路に結合され、データフレームを前記受信側末端に送信するための、複数の送信回路インタフェース装置と、
前記受信および送信回路インタフェース装置に、コントロールおよび保守情報を与えるため、および前記変換メモリにおけるアドレスおよびコントロール情報を実時間で更新するための、コントロールおよび保守処理回路とを含み、
優先順位調停回路が、前記フレームバッファメモリを割当て、解放するために、前記受信および送信フレーム管理回路に、前記フレームバッファ記憶へのアクセスを与える、複数の送信側および受信側末端間でデータを転送するためのフレームリレーネットワーク。
【請求項４】
前記フレームバッファメモリを解放するためのアクセスは、前記フレームバッファメモリを割当てるためのアクセスよりも優先順位が高い、請求項３に記載のネットワーク。
【請求項５】
複数の送信側および受信側末端間で、データを転送するためのフレームリレーネットワークであって、
前記送信側末端に結合され、アドレスフィールドおよびフレーム検査フィールドを有するデータフレームを受信するための、複数の受信回線インタフェース装置と、
前記受信回線インタフェース装置に結合され、アドレスフィールドを処理し、フレーム検査フィールドを検査し、エラーのあるフレーム検査フィールドを有するデータフレームを廃棄するための、複数の受信フレーム管理回路と、
前記受信フレーム管理回路に結合され、その回路にアドレスおよびコントロール情報を与え、アドレスフィールドを処理するための、複数の変換メモリと、
前記受信フレーム管理回路に結合され、複数のバッファメモリを有し、前記受信フレーム管理回路により変換されたデータフレームを記憶するための、フレームバッファ記憶と、
前記フレームバッファ記憶に結合され、データフレームを読取るための、複数の送信フ
レーム管理回路と、
前記送信フレーム管理回路に結合され、データフレームを前記受信末端側に送信するための、複数の送信回線インタフェース装置と、
前記受信および送信回線インタフェース装置に、コントロールおよび保守情報を与えるため、および前記変換メモリにおけるアドレスおよびコントロール情報を実時間で更新するための、コントロールおよび保守処理回路とを含み、
別々の書込調停回路および読取調停回路が、前記受信フレーム管理回路および前記送信フレーム管理回路に、それぞれ、前記フレームバッファ記憶へのアクセスを与える、複数の送信側および受信側データ末端間でデータを転送するためのフレームリレーネットワーク。
【発明の詳細な説明】
【０００１】
【技術分野】
この発明は概してデータパケットスイッチングに関し、特に、フレームリレーおよびセルリレーネットワークのためのモジュラスイッチングアーキテクチャに関する。
【０００２】
【背景技術】
高速パケットネットワークの基本概念は、インテリジェントエンドユーザシステム、信頼性のあるディジタル伝送設備、および高速通信システムに見受けられる。高速通信を必要とするコンピュータアプリケーションの成長と、インテリジェントＰＣおよびワークステーションの普及と、エラーフリーの高速伝送路がますます利用可能になったこととが結合して、新形態の広域ネットワークスイッチングの必要を生み出した。この新しいスイッチング技術は、仮想回線ベースでの高速、低遅延、ポート共有および帯域幅共有を必要とする。ＴＤＭ回線スイッチングは最初の２つの特徴を提供し、Ｘ．２５パケットスイッチングは、後の２つの特徴を提供する。高速パケット技術は、新形態の「パケットモード」スイッチングとして発達し、４つの特徴すべてを提供し、この４つの特徴はともに、高速パケットネットワークを、ＬＡＮ−ＷＡＮインタネットワーキングにおいて見受けられるバースト的トラヒックソースに対する理想的な解決とする。
【０００３】
高速パケット技術は、ユーザに対し、性能（応答時間）を向上させる能力および数多くの重要な形式のネットワークアプリケーションに対して伝送コストを大きく低減する能力を与える。効果的であるためには、高速パケットネットワークが以下の３つの条件を満たすことが必要である。
【０００４】
（１）  末端装置はインテリジェント上位層プロトコルを実行していなければならない。
【０００５】
（２）  伝送路は実質的にエラーフリーでなければならない。
（３）  アプリケーションは様々な遅延を許容しなければならない。
【０００６】
Ｘ．２５パケットスイッチングおよびＴＤＭ回線スイッチングといったその他の広域ネットワークスイッチング技術は、回線の品質が良くない場合、ネットワークそのものがエラーフリーの配信を保証せねばならないとき、またはトラヒック（たとえばビデオまたは音声）が遅延を許容しないときには、なおも重要性を持つであろう。
【０００７】
高速パケットネットワークは、統計的多重化およびポート共有の特徴を用いる「パケットモード」サービスを提供する。しかしながら、Ｘ．２５とは異なり、高速パケットネットワークは第３層ですべての処理を完全に排除する。さらに、高速パケットネットワークは、有効なエラーフリーフレームに対する検査を含むがエラーが発見されたとき再送信を要求しない、第２層の一部分、いわゆる「コアアスペクト」しか利用しない。したがって、一連番号、ウィンドウローテーション、肯定応答および監視パケットといったプロトコル機能は、高速パケットネットワーク内では実施されない。高速パケットネットワークからこれほども多くの機能を取除いた結果、スループット（すなわち、所与のハードウェアコストに対し１秒間に処理できるフレームの数）が大幅に増加する。なぜなら、各パケットに必要な処理がはるかに少なくなるからである。同じ理由で、高速パケットネットワークにおける遅延は、Ｘ．２５における遅延よりも小さいが、処理を全く行なわないＴＤＭネットワークよりは大きいままである。
【０００８】
高速パケットネットワークからそれほども多くの機能を排除することを可能にするためには、末端装置は、エラーフリーのエンドツーエンドデータ送信の保証の責任を負わねばならない。実際は、ますます多くの末端装置、特にＬＡＮに接続される装置が、その機能を果たすインテリジェンスおよび処理能力を有している。
【０００９】
フレームリレーおよびセルリレーは、高速パケット技術の２つの部分をなしている。フレームリレーは、わずか数文字から１０００を優に超える文字にわたる可変長を有するフレーミング構造を用いる。この特徴は、Ｘ．２５と共有のものだが、可変長フレームサイズを必要とするその他のＬＡＮおよび同期データトラヒックのソースにおいて、フレームリレーを十分に動作させる上で非常に重要である。このことは、トラヒックが遭遇する遅延（常にＸ．２５よりは小さい）は、送られるフレームのサイズによって変化することを意味する。トラヒックの中には、遅延、特に可変の遅延を許容しないものもある。音声がその１つの例であり、ビデオがもう１つの例である。この理由のため、フレームリレーは、このような遅延に影響されやすいトラヒックを搬送するには十分には適していない。他方、フレームリレーは、ＬＡＮ間のトラヒックといったバースト的なデータソースの要求には非常によく整合する。
【００１０】
Ｘ．２５パケットと比較すると、フレームリレーは、フレームの最初にヘッダを付け加えることにより、フレーム構造を少し変えている。フレームリレーヘッダは、特定の宛先に対応するフレームリレー仮想回線番号である、データリンク接続識別子（ＤＬＣＩ）を含む。ＬＡＮ−ＷＡＮインタネットワーキングの場合には、ＤＬＣＩは宛先ＬＡＮが接続されているポートを表示する。ＤＬＣＩは、フレームリレーネットワークノードに入来するデータが、ネットワーク内で送られるのを、以下の３つのステップ処理を用いて可能にする。
【００１１】
１．フレームチェックシーケンス（ＦＣＳ）を用いてフレームの整合性を検査し、エラーを示していれば、そのフレームを廃棄する。
【００１２】
２．テーブル内でＤＬＣＩをルックアップし、ＤＬＣＩがこのリンクのために規定されていなければそのフレームを廃棄する。
【００１３】
３．フレームをテーブルで特定されたポートまたはトランクに送ることにより、その宛先にリレーする。
【００１４】
フレームリレーデータが廃棄される２つの主な理由は、フレーム内のエラーの検出およびふくそう（ネットワークがオーバロード状態）の発生である。フレームの廃棄は、ＰＣ、ワークステーションおよびホストといった末端装置におけるインテリジェンスのため、通信の整合性を妨げるものではない。これらのインテリジェント装置は、ネットワーク内のデータの損失を検出し、回復することができる複数レベルプロトコルで動作している。末端装置における上層プロトコルは、送受信される様々なフレームの一連番号の追跡を続ける。肯定応答が送られ、送信側末端に、どのフレーム番号がうまく受取られたかを知らせる。もし一連番号が欠けている場合、受信側末端は、再送信を要求する。このような態様で、末端装置は、すべてのフレームが最終的にはエラーなしに受信されることを保証する。
【００１５】
図１は、フレームリレーハイレベルデータリンクコントロール（ＨＤＬＣ）フォーマットのフィールド図であり、フレームを区切るために用いられるフラグ領域を含み、その後にはフレームリレーのアドレス指定メカニズムを示すＤＬＣＩ領域が続く。ＤＬＣＩは、フレームリレーフレームの第２のオクテットの６つの最上位ビットと、第３のオクテットの４つの最上位ビットとから構成されている。第２のオクテットのＤＬＣＩビットの後には指令／応答（Ｃ／Ｒ）表示ビットが続く。拡張アドレス（ＥＡ）ビットの値に従い、さらなるビットを使って、ＤＬＣＩを１０ビットを超えて拡張し完全なＤＬＣＩを構成してもよい。図１に示されている２オクテットのＤＬＣＩは１０２４のアドレスをカバーしている。フレームリレーの現在の実現においては、米国規格協会（ＡＮＳＩ）仕様により、ＤＬＣＩの値の割当には幾つかの制限が設けられている。ＤＬＣＩ０は、インチャネルコールコントロールシグナルのために予約されている。ＤＬＣＩ１から１５までおよび１００８から１０２２までは、将来に使用するために予約されており、ＤＬＣＩ１０２３はローカル管理インタフェース（ＬＭＩ）通信のために予約されている。したがってユーザのデータが使用できるのは、１６から１００７までの９９２のＤＬＣＩである。ＤＬＣＩ１６−９９１は論理接続に割当てられ、ＤＬＣＩ９９２−１００７は、第２層の管理に用いられる。
【００１６】
ＤＬＣＩ領域の後には、順方向明示ふくそう通知（ＦＥＣＮ）および逆方向明示ふくそう通知（ＢＥＣＮ）ビットが続く。ＦＥＣＮビットは、ふくそう回避手続がフレームの方向（ソース→ネットワーク→末端）に進められねばならないことを示している。このビットは、受信側末端が、宛先制御された送信機の速度を調節するために使われてもよい。末端は、応答／肯定応答につながるメッセージの伝送速度を下げねばならない。
【００１７】
ＢＥＣＮビットは、ふくそう回避手続がフレームの逆方向（末端→ネットワーク→ソース）に進められねばならないことを示している。このビットは、受信側末端が、ソース制御された送信機の速度を調節するために使われてもよい。ソースは、ネットワークへのすべての伝送速度を下げねばならない。
【００１８】
廃棄適格（ＤＥ）ビットは、ネットワークのふくそう状態におけるフレームの廃棄に対する、フレームの適合性を示すために用いられる。適合を示されたフレームは、ふくそうの間、その他のフレームよりも優先して廃棄されねばならない。
【００１９】
可変長の情報フィールドは、フレームリレーでは解釈されないユーザコントロールデータおよび情報を運ぶ。
【００２０】
情報フィールドに続く２つのオクテットのフレームチェックシーケンス（ＦＣＳ）フィールドは、フレームが送信の間壊されていないことを確かめるために用いられる。ＦＣＳは、巡回冗長検査（ＣＲＣ）多項式を、フレームのアドレスフィールドの第１ビットからフレームの情報フィールドの最終ビットまで適用した結果である。ＦＣＳはソース装置によって計算され、宛先装置によって再計算される。もしこの２つのＦＣＳが整合しなければ、フレームは廃棄される。ＦＣＳの後にはクローズフラグが続く。
【００２１】
セルリレーは、高速パケット技術のもう１つの部門をなしている。フレームリレーと同様、セルリレーは、インテリジェント末端システム、信頼性のあるディジタル伝送設備、および高帯域幅の容量を必要とする。フレームリレーとセルリレーの主要な違いは、転送される情報の単位である。フレームリレーは、様々な長さの「フレーム」の情報を転送するのに対し、セルリレーは、固定された長さの「セル」の情報を転送する。
【００２２】
フレームリレープロトコルは、表１で記載された規格で規定されている。セルリレーは、ＡＴＭおよび８０２．６  ＤＱＤＢ規格で規定されている。
【００２３】
【表１】
0003682081.tif 000002
【００２４】
現在、フレームリレーおよびセルリレープロトコルはソフトウェアにおいて実施されている。これはプロセッサの能力によりシステムのスループットを制限する。しかしながら、フレームまたはセルリレーシステムを特定のアプリケーションに制限することなく、ハードウェアにおけるフレームリレーおよびセルリレーを実現することが望ましい。フレームリレーおよびセルリレー規格はデータ伝送速度を特定しないので、ハードウェア解決は、ユーザ端末速度から光ファイバネットワーク速度（２．４Ｇｂｐｓまで）までフレームリレーおよびセルリレーの要求を扱うために、事実上いかなる通信環境においても利用され得る。
【００２５】
【発明の開示】
この発明の１つの利点は、ハードウェアにおけるフレームリレーおよびセルリレーを実現するシステムを提供することである。
【００２６】
この発明の他の利点は、広範囲のデータ伝送速度でフレームまたはセルリレーの要求を扱うことができるフレームまたはセルリレーネットワークを提供することである。
【００２７】
この発明のさらに他の利点は、モジュラフレームまたはセルリレースイッチングアーキテクチャを提供し、少数の交換可能なモジュールで広範囲のネットワーキング解決を与えることである。
【００２８】
この発明の上記および他の利点は、少なくとも、部分的には、複数の送信および受信データ端末間での情報の転送のための通信システムを提供することにより達成される。このシステムは、送信データ端末に応答して、アドレスおよび検査フィールドを有するデータパケットを形成する、受信インタフェース手段で構成される。変換メモリ手段は、プリセットアドレスおよびコントロール情報を記憶し、この情報は、受信データ管理手段がデータパケットを処理するのに用いられる。バッファ手段が、受信データ管理手段に応答して、受信データ管理手段により書込まれたデータパケットを記憶する。送信データ管理手段は、受信データ管理手段に応答して、バッファ手段からのデータパケットを読取る。送信インタフェース手段は、送信データ管理手段に応答して、データパケットを、受信データ端末に送信されるデータに変換する。
【００２９】
この発明の好ましい実施例に従えば、バッファマネージャは、受信データ管理手段に応答して、受信データ管理手段により書込みされたデータパケットに対し、バッファ手段のバッファセルを割当て、対応するデータが受信データ端末に送信されたとき、送信データ管理手段からの解放信号に応答して、割当てられたバッファセルを解放する。受信データ管理手段の受信データマネージャは、優先順位に従ってバッファマネージャにアクセスする。バッファマネージャは、受信データ管理手段が利用できるバッファセルのリストを保守する。別々の書込調停および読取調停手段は、受信および送信データ管理手段に、それぞれ、バッファセルへのアクセスを与えてもよい。送信データ管理手段は、スイッチング手段を通して前記バッファセルにアクセスしてもよい。
【００３０】
この発明の１つの局面に従えば、コントロールおよび保守処理手段は、受信データ管理手段に応答して、変換メモリ手段におけるアドレスおよびコントロール情報を更新し、受信および送信インタフェース手段に、実時間でコントロールおよび保守情報を与える。また、コントロールおよび保守処理手段は、受信インタフェース手段に、データパケットのアドレスフィールドを与えてもよい。受信データ管理手段は、変換メモリ手段からの更新可能なアドレスおよびコントロール情報に従って、データフレームのアドレスフィールドを変換してもよい。
【００３１】
データパケットは、可変長のデータフレームまたは固定長のデータセルを含む。
【００３２】
好ましくは、受信および送信インタフェース手段は、端末装置の特定の形式に対応する交換可能なモジュールを含む。この発明の別の局面に従えば、複数の送信側および受信側末端間でデータを転送するためのフレームリレーネットワークは、
送信側末端に結合され、アドレスフィールドおよびフレーム検査フィールドを有するデータフレームを形成するための、複数の受信回線インタフェース装置と、
受信回線インタフェース装置に結合され、アドレスフィールドを処理し、フレーム検査フィールドを検査し、エラーのあるフレーム検査フィールドを有するデータフレームを廃棄するための、複数の受信フレーム管理回路と、
受信フレーム管理回路に結合され、受信フレーム管理回路にアドレスおよびコントロール情報を与え、アドレスフィールドを処理するための、複数の変換メモリと、
受信フレーム管理回路に結合され、複数のバッファメモリを有し、受信フレーム管理回路により転送されたデータフレームを記憶するための、フレームバッファ記憶と、
フレームバッファ記憶に結合され、データフレームを読取るための、複数の送信フレーム管理回路と、
送信フレーム管理回路に結合され、データフレームを受信側末端に転送するための、複数の送信回線インタフェース装置と、
受信および送信回線インタフェース装置にコントロールおよび保守情報を提供するため、および変換メモリ内のアドレスおよびコントロール情報を実時間で更新するための、コントロールおよび保守処理回路とを含む。
【００３３】
好ましい実施例において、フレームバッファ管理回路は、受信フレーム管理回路に応答して、バッファメモリを受信フレーム管理回路に割当て、送信フレーム管理回路に応答して、割当てられたバッファメモリを解放する。優先順位調停回路は、フレームバッファメモリの割当ておよび解放を行なうために、受信および送信フレーム管理回路に、フレームバッファ記憶へのアクセスを与える。フレームバッファメモリを解放するためのアクセスは、フレームバッファメモリを割当るためのアクセスよりも優先順位が上である。または、割当および解放の動作が、同等の優先順位を有してもよい。
【００３４】
好ましくは、受信フレーム管理回路は、フレームバッファ記憶が飽和に近づいたとき、廃棄適格フィールドがセットされたデータフレームを廃棄する。送信フレーム管理回路は、廃棄されたデータフレームのアドレスに対応する受信側末端に、ふくそう手続を開始するよう通知する。
【００３５】
好ましい実施例において、別々の書込調停回路および読取調停回路が、受信フレーム管理回路および送信フレーム管理回路に、それぞれ、フレームバッファ記憶へのアクセスを与える。または、フレームバッファ記憶が、スイッチング回路を通してフレームバッファメモリに結合された送信フレーム管理回路の各々に対し、フレームバッファメモリを有してもよい。送信フレーム管理回路は、受信フレーム管理回路からの指令に応答して、フレームバッファ記憶からのデータフレームを読取る。
【００３６】
この発明の方法に従えば、
受信インタフェース回路により、送信データ端末により送られたデータに応答して、アドレスフィールドおよび検査フィールドを有するデータパケットを形成するステップと、
受信データ管理回路により、プリセット情報に応答して、アドレスフィールドを処理するステップと、
受信データ管理回路により、検査フィールドを検査し、エラーのある検査フィールドを有するデータパケットを廃棄するステップと、
処理されたアドレスフィールドを有するデータパケットをバッファ記憶に書込むステップと、
送信データ管理回路により、受信データ管理回路からの指令に応答して、バッファ記憶からのデータパケットを読取るステップと、
送信インタフェース回路により、読取られたデータパケットに応答して、そのデータを受信データ端末に送信するステップとが、実行される。
【００３７】
この方法は、好ましくは、フレームリレーまたはセルリレー環境において実施される。
【００３８】
この発明のさらに他の局面に従えば、アドレスフィールドを有する、必要とされるフォーマットのデータパケットが、コントロール処理回路から実時間で転送された第１のコントロール信号に応答して形成される。データパケットのアドレスフィールドが、変換メモリ内に記憶された、予め定められたアドレスフィールドに従って変換される。データパケットはバッファメモリ内にバッファされ、読取られ、変換されたアドレスフィールドに従って受信側端末に送られるデータを形成する。変換メモリ内の予め定められたアドレスフィールドは、コントロール処理回路から実時間で転送された第２のコントロール信号に応答して、更新される。
【００３９】
この発明のさらに他の利点は、以下の詳述より当業者には容易に明らかとなるであろう。その詳述において、ただこの発明の実行を意図する最良の態様の例示のために、この発明の好ましい実施例のみが示されている。理解されるであろうが、この発明のその他およびまた別の実施が可能であり、その幾つかの詳細は、様々な明らかな点における変更を、すべてこの発明を逸れることなく行なうことが可能である。したがって、図面や詳述は本質的に例示とみなされるべきであり、制限を行なうものではない。
【００４０】
【発明の最良の実施態様】
この発明は、データパケット操作の分野に一般的に適用できるが、この発明を実施するための最良の態様は、パケットスイッチングネットワークを介して転送されるデータパケットが図１に示されるフレームリレーＨＤＬＣフォーマットを有するという認識に、一部基づくものである。したがって、この発明の開示は、フレームリレーの分野において行なわれるが、この発明はそれに限定されたものでないことが理解されるべきである。
【００４１】
図２を参照して、フレームリレーネットワークにおいて、回線インタフェース装置（ＬＩＤ）ＬＩＤ0 −ＬＩＤN が、入力／出力（Ｉ／Ｏ）通信線を通して、末端装置に結合されている。この開示をさらに明確にするために、図２では、ＬＩＤの受信部および送信部を、それぞれが、入力通信回線４２−０から４２−Ｎおよび出力通信回線５２−０から５２−Ｎに結合された、別々のブロック４０−０から４０−Ｎおよび５０−０から５０−Ｎとして示している。しかしながら、ＬＩＤ４０および５０は、Ｉ／Ｏ通信バスとともに双方向回線インタフェースを設けられた一体の装置として実現されるであろうことが理解される。ＬＩＤは、受信側では入力回線上の情報をクロック信号ＣＬＫおよび図１で示されたフォーマットを有するＨＤＬＣフレームデータに物理変換することにより、このネットワークと、たとえば、同期の端末、非同期の端末またはＴ１回線といった特定のデータ端末との間のインタフェースの役割を果たす。送信側では、ＨＤＬＣフレームデータおよびクロック信号ＣＬＫは、末端装置に適したデータに変換される。変換の形式は、インタフェースされる回線によって定まる。変換の形式は、回線ジッタ、転送遅延などを補償するための何らかのバッファ能力を含んでもよい。非同期のデータ端末の場合、非同期からＨＤＬＣへの変換を行なわなければならない。同期データ端末は、ＨＤＬＣ変換のためにタイムスロットを必要とするかもしれない。セルリレースイッチングをサポートするために、ＬＩＤは、回線インタフェースの機能に加え、セルの組立および分解を実施する。
【００４２】
したがって、特定の末端装置をサポートするために、特定の形式のＬＩＤが必要とされる。ＬＩＤの出力は一様のＨＤＬＣフレームデータおよびクロックを提供するので、特定の回線インタフェース要求に対し適切なＬＩＤを設置することにより、汎用モジュラスイッチを設けてもよい。このことにより、ＬＩＤデータ伝送速度にかかわらず、各ＬＩＤに対して同じネットワークハードウェアを繰返すことにより、システムのコストが低減する。様々な特定のＬＩＤの構造は、「高速パケットネットワークのための回線インタフェース装置 (Line Interface Device for Fast-Packet Network)」と題された本発明者の、同時係属中の出願に述べられており、ここに引用により援用する。
【００４３】
スイッチングネットワークを通して転送されるデータフレームは、対応するフレームリレーパケット管理装置（ＦＲＹＰＡＭ）を通してＬＩＤに結合されたフレームバッファＲＡＭ４６内でバッファされる。受信ＦＲＹＰＡＭ部４４−０から４４−Ｎは、受信ＬＩＤ部４０−０から４０−Ｎから転送されたフレームキューの管理をそれぞれに与える。送信ＦＲＹＰＡＭ部５４−０から５４−Ｎは、フレームバッファＲＡＭ４６から読取られたフレームを、送信ＬＩＤ部５０−０から５０−Ｎに、それぞれ転送する。
【００４４】
上に示されたように、受信ＬＩＤから受信ＦＲＹＰＡＭへの入力は、ＨＤＬＣフレームデータおよびクロックＣＬＫを含む。ＦＲＹＰＡＭは、巡回冗長符号（ＣＲＣ）を含む可能性のあるフレームのＦＣＳフィールドを検査する。フレームは、もしＣＲＣにエラーがあれば、廃棄される。さらに、ＦＲＹＰＡＭは、受信されたフレームの１０ビットのＤＬＣＩフィールドを得て、この値を、各受信ＦＲＹＰＡＭに接続された変換（ＸＬＡＴ）ＲＡＭ４８へのアドレスとして利用する。
【００４５】
ＦＲＹＰＡＭ４４−０から４４−Ｎにそれぞれ結合された各変換ＲＡＭ４８−０から４８−Ｎは、図３に示されるルックアップテーブルを含む。この発明に従えば、ルックアップテーブルは、宛先アドレスのリスト、接続アクティブビット、ポート選択フィールドおよびコントロールフィールドを含む。フレームがＦＲＹＰＡＭにより受信されると、得られたＤＬＣＩアドレスフィールドはテーブル内の新規の宛先アドレスにインデックスを与える。新規の宛先アドレスは、変換ＲＡＭから読取られ、受信されたフレームのアドレスと置き換えられる。同じインデックスが、宛先ポートを選択し、受信されたフレームで行なわれる追加の機能を決定するために用いられる。接続アクティブビットが、ＤＬＣＩがアクティブでないことを示すと、そのフレームは廃棄される。
【００４６】
フレームがリレーされるべきなら、そのＤＬＣＩは新規の宛先アドレスと置き換えられ、受信ＦＲＹＰＡＭは、書込コントロール信号ＷＲ  ＣＮＴＬおよびアドレス指定信号ＡＤＤＲを発生し、フレームバッファＲＡＭのロケーション内に残留するフレームデータとともに新規アドレスを書込む。フレームバッファＲＡＭ内に完全なフレームが記憶されると、受信ＦＲＹＰＡＭは、すべての送信および受信ＦＲＹＰＡＭを接続する内部ＦＲＹＰＡＭ通信リンク５６内を介して、宛先送信ＦＲＹＰＡＭにパケット利用可能メッセージを送る。宛先ＦＲＹＰＡＭの識別番号は、変換ＲＡＭ内のルックアップテーブルから読取られる。パケット利用可能メッセージは、フレームバッファＲＡＭ内のフレームのアドレスおよびフレームの長さを示すバイト数を含む。送信ＦＲＹＰＡＭは、送信が必要なすべてのフレームに対して送信キューを保守する。送信ＦＲＹＰＡＭは、読取コントロール信号ＲＤ  ＣＮＴＬおよびアドレス指定信号ＡＤＤＲを発生し、フレームバッファＲＡＭ４６からフレームを読取り、それを、クロック信号ＣＬＫとともにＨＤＬＣフォーマット（ＨＤＬＣデータ）内の対応する送信ＬＩＤ５０に送る。送信ＬＩＤは、ＦＲＹＰＡＭからのＨＤＬＣデータを、特定の回線インタフェースに適応したフォーマットに変換する。この情報は、それから、通信回線５２を通して受信末端装置またはデータ端末へ転送される。ＬＩＤと同様、ＦＲＹＰＡＭの受信および送信部は、一体の装置で実現されてもよい。フレーム処理手段は、受信および送信ＦＲＹＰＡＭにより実施され、その構造は、同時に出願され、ここに引用により援用する、「高速パケットネットワークのためのパケット管理装置 (Packet Management Device for Fast-Packet Network) 」と題された同時係属中の出願の中で、さらに詳細に述べられている。
【００４７】
もし変換ＲＡＭ内のルックアップテーブルが、受信されたフレームがコントロールまたは保守情報を有することを示せば、送信ＦＲＹＰＡＭは、スイッチングネットワーク内のコントロールおよび保守動作を処理する、コントロールおよび保守プロセッサ６０に、このフレームを送る。プロセッサ６０はこのコントロールおよび保守フレームを用いて、仮想接続が変更されたとき、変換ＲＡＭの内容を実時間で更新する。プロセッサは、コール処理機能を果たし、スイッチされたサービスをサポートし、たとえばループバック、エラーカウントといったネットワーク内の保守動作に応答するかまたはその動作を開始することもできる。さらに、コントロールおよび保守プロセッサ６０は、すべてのＬＩＤを互いに接続するとともにプロセッサ６０にも接続する内部ＬＩＤリンク５８を介して、ＤＬＣＩおよび回線インタフェースパラメータをＬＩＤに送る。このコントロールおよび保守プロセッサの構造および動作は、後により詳細に述べられる。
【００４８】
上に示されたように、受信ＦＲＹＰＡＭは、受信されたフレームをフレームバッファＲＡＭ４６に書込む。複数のＦＲＹＰＡＭが、複数のフレームバッファを有する共通のフレームバッファＲＡＭに書込みをするのとともに、ＲＡＭの利用可能なフレームバッファの動的リストを保守するフレームバッファマネージャ６２は、受信ＦＲＹＰＡＭ動作に対しフレームバッファの割当を与える。ＦＲＹＰＡＭとフレームバッファマネージャとの間の通信は、すべてのＦＲＹＰＡＭを互いに接続するとともにフレームバッファマネージャ６２にも接続するフレームバッファ割当リンク６４を通して発生する。このリンクを通して、送信ＦＲＹＰＡＭは、データが回線に送信されたとき、フレームバッファマネージャによる割当てられたバッファの解放を引き起こす割当解除信号を送る。フレームバッファは、すべての受信ＦＲＹＰＡＭに対し、絶え間なくバッファを保守しようとする。もし利用可能なバッファがなければ、受信されたフレームは廃棄される。すべてのフレームは、フレームバッファＲＡＭ内で、同じ大きさのスペースを割当てられている。このスペースは、ネットワークにおいて利用可能な最大のフレーム（典型的には４Ｋバイト）をバッファするのに十分な大きさであり得る。後にさらに詳細に示されるように、この割当はハードウェアにより実施されてもよい。
【００４９】
各フレームに対するバッファの割当の大きさは固定されているので、セルリレースイッチングをサポートするために、フレームバッファＲＡＭ内で５６バイトのフレームを割当てることは可能である。この場合、ＬＩＤは、回線インタフェースの機能に加えて、セルの組立および分解を実施し得る。さらに、ＬＩＤは、セルヘッダからアドレス指定情報を得て、このデータを固定された長さのフレームのＨＤＬＣフォーマットに変換できる。結果として、ＦＲＹＰＡＭ動作は、フレームリレースイッチングの場合と同じ方法で実施される。
図４を参照して、フレームバッファマネージャ６２は、フレームバッファＲＡＭ４６内でアクティブフレームバッファのリストを保守するフレームマネージャＲＡＭ８２を含む。マネージャＲＡＭ８２内の１ビットが、フレームバッファＲＡＭ４６内の１つのフレームバッファに対応する。マネージャＲＡＭビットのアドレスは、フレームバッファＲＡＭに線形になるように配置される。マネージャＲＡＭ内の第１ビット（アドレス０）は、フレームバッファＲＡＭ内の第１のフレームバッファに対するフリー／空状態を保持する。第２ビット（アドレス１）は、第２のフレームバッファの状態を含む。ｎのビットに対し、ビットアドレスｎ−１は、フレームバッファｎの状態を含む。フレームマネージャＲＡＭ内のビットの総数は、フレームごとに割当てられるバイトの数によって除算されたフレームバッファＲＡＭ内のバイトの総数に等しい。
【００５０】
電源投入またはリセット条件の後、フレームマネージャＲＡＭの内容はクリアされ得る。クリアされたビット（０）はフレームバッファがフリーであることを意味し、ビット「１」はバッファが使用中であることを示すとする。割当状態マシン８４および割当解除状態マシン８６は、フレームマネージャＲＡＭ８２を操作するために用いられる。割当状態マシンは、フリーのバッファ（値０）を求めてマネージャＲＡＭをスキャンし、フリーのバッファのアドレスをＦＩＦＯメモリ８８に記憶する。フリーのバッファが発見されれば、割当状態マシン８４は、フレームマネージャＲＡＭ８２内の対応するビットを、マルチプレクサ９０を通してアクセス可能なＷＲ入力を介してセットする。したがって、ビットが０であることが発見されれば、それは１にセットされる。ＦＩＦＯ８８が満杯のとき、状態マシンは、最後に記憶されたＲＡＭアドレスに１を増分したアドレスで停止し、ＦＩＦＯが利用可能な場所を有するときに、次のロケーションから動作を続ける。ＲＡＭ全体がスキャンされたとき（ｎビットが読取られたとき）、状態マシンは、アドレス０で再始動する。
【００５１】
もし、ｎビットのスキャンの間ずっと、値０が発見されなければ、フレームバッファＲＡＭは満杯であると決定される。もしこの状態が、ＦＩＦＯが空になるまで続けば、バッファのスペースに対するいかなる追加の要求も拒否される。この状態は、ｎ以上（「≧ｎ」）のフレームバッファアドレスを発行することにより達成され得る。この境界外のアドレス、または予め定められたいかなる特別のアドレスも、利用可能なバッファスペースがないことをＦＲＹＰＡＭに通知するために用いられ得る。マネージャＲＡＭをスキャンする間、割当てられたフレームの数がカウントされる。このカウントは、経時的にバッファの利用率を決定するために、およびフレームバッファＲＡＭが飽和に達する前にふくそうを検出するために有用である。スキャンの間に発見されるビジーバッファの数に対応するカウント数は、コントロールおよび保守プロセッサ６０によりアクセス可能なビジーカウントレジスタ９２にラッチされる。
【００５２】
ＦＩＦＯ８８が満杯であるときまたはフリーのバッファがないとき、割当解除状態マシン８６は、送信ＦＲＹＰＡＭにより解放されたフレームバッファに対応するフレームマネージャＲＡＭビットをクリアする。割当解除状態マシンは、送信ＦＲＹＰＡＭにより形成された割当解除キューを記憶する割当解除キューレジスタ９４をモニタする。割当解除状態マシンは、値０を、割当解除キューに示された解放されたフレームバッファに対応するフレームマネージャＲＡＭアドレスに書込む。アドレスマルチプレクサ９６は、フレームマネージャＲＡＭ８２に、割当および割当解除状態マシンにより発生されたアドレス指定信号を与える。
【００５３】
フレームバッファへのアクセスを遅延させずにまたは割当解除キューをオーバフローさせずにすべてのＦＲＹＰＡＭからの要求を処理するにあたって、割当および割当解除状態マシンの動作速度は十分に速く、かつＦＩＦＯおよび割当解除キューレジスタの容量は十分に大きい。フレームマネージャＲＡＭは、両方の状態マシンからの同時のアクセスを可能にするデュアルポートＲＡＭとして実現され得る。現在のＦＩＦＯの深さおよび割当解除キューの深さといった条件に基づき、各状態マシンからのアクセスを規制するための調停方式を実現してもよい。その代わりとして、ラウンドロビン等アクセス方式が実現されてもよい。
【００５４】
上記のように、ＦＲＹＰＡＭとフレームバッファマネージャとの間の通信は、ＦＲＹＰＡＭとフレームバッファマネージャとの間の相互作用をコントロールするバスコントロール状態マシン９８に結合された、フレームバッファ割当リンク６４を通して行なわれる。バスコントロール状態マシン９８は、たとえば図５に示される優先順位調停並列回路とともに実現され得る、フレームバッファ割当リンクの内部ＦＲＹＰＡＭバス１００に結合される。受信および送信ＦＲＹＰＡＭ０ないしＮは、プルアップ抵抗器を介して論理１に終端される複数回線バス１００と並列して結合される。最上位ビットに対応するバス回線割当解除／割当が、割当または割当解除機能を選択するために用いられる。肯定応答線ＡＣＫが、データ転送を実施し、バスがビジーであることを示すために用いられる。ＦＲＹＰＡＭのアドレス出力ＭＳＢからＬＳＢに結合された残りの線は、ＦＲＹＰＡＭがそのアドレスを表示することを可能にする。実際のＦＲＹＰＡＭのアドレスは、オープンコレクタ型ドライバを介してバスで相補され駆動される。
【００５５】
駆動ＦＲＹＰＡＭは、バスをモニタし、バスに与えられたアドレスが正しいことを確かめようとする。もし正しいのなら、駆動ＦＲＹＰＡＭは、フレームバッファマネージャが線ＡＣＫを通して肯定応答を送るまで、バスの駆動を続ける。割当動作に対し、要求ＦＲＹＰＡＭは、肯定応答信号がアクティブになったとき、そのアドレスを解放し、フレームバッファマネージャは、ＦＩＦＯ８８から読取ったフレームバッファアドレスでバスを駆動する。肯定応答信号は次に不活性となり、バスは解放される。ＦＲＹＰＡＭは、肯定応答信号の後縁上でフレームバッファアドレスを受取る。割当解除を与えるため、要求ＦＲＹＰＡＭは、肯定応答信号がアクティブである間、バス上のフレームバッファアドレスを駆動する。フレームバッファマネージャは、割当解除キューレジスタ９４にアドレスを記憶し、肯定応答信号を解放する。
【００５６】
アドレスフィールドがすべてハイでないかまたは肯定応答信号がアクティブであるときに、バスにアクセスするＦＲＹＰＡＭはない。複数のＦＲＹＰＡＭが同時にそれらのアドレスをバスに与えるときにアクセスを与えるために、調停メカニズムは、ただ１つのＦＲＹＰＡＭのアドレスが、その他のアドレスがバックオフする一方で、バスに残ることを許容する。このことは、各ＦＲＹＰＡＭにそのアドレスを、最上位から最下位ビットに至るバス上のアドレスに比較させることにより行なわれる。この比較の間、バスビットが駆動ビットに等しくなければ、駆動ＦＲＹＰＡＭは、バスからの要求を解放する。複数のＦＲＹＰＡＭが同時にバスにアクセスしようとしたとき、より上位のアドレス指定されたＦＲＹＰＡＭが、常に、より下位にアドレス指定されたＦＲＹＰＡＭを無効にするため、このメカニズムは優先順位調停を与える。
【００５７】
フレームバッファが飽和するのを防ぐため、割当解除動作は、割当動作よりも高い優先順位を有してもよい。その代わりに、割当および割当解除が同等の優先順位を有していてもよい。
【００５８】
開示された例において、バスアドレス調停およびデータ転送は、非同期に実施される。その代わりとして、バス上に与えられた交互に発生するクロックのエッジ上の調停およびデータ転送フェイズを与えるために、同期方式が実現されてもよい。たとえば、アドレス調停はクロックがハイであるときに起こり、データ転送は、クロックがローであるときに実施されてもよい。クロックの立下がりエッジで、ＦＲＹＰＡＭはどちらが調停において優先権を得たかを決定し得る。それに従って、優先権を勝ち取ったＦＲＹＰＡＭは、割当解除動作のためにバスを駆動する。割当のために、フレームバッファマネージャは、クロックの立下がりエッジでバスを駆動し得る。データは、クロックの立上がりエッジでラッチされ得る。その次に、バスは解放される。したがって、調停メカニズムは、バスの競合を最小にして高速の割当および割当解除動作を与えるために、多数の方法で実現されることが理解される。
【００５９】
上に述べたように、バスコントロール状態マシン９８（図４）は、内部ＦＲＹＰＡＭバス１００を介したＦＲＹＰＡＭおよびフレームバッファマネージャ間でのアクセスをコントロールするために用いられる。バスコントロール状態マシンの動作は以下のとおりである。バスがアイドルであれば、状態マシン９８は状態０をセットする。もし割当動作が要求されれば、状態１がセットされる。もしその他の条件が発生すれば、状態２がセットされる。
【００６０】
状態１（割当の要求）の場合、アドレス調停が解決されると、状態マシンは線ＡＣＫの肯定応答信号をアクティブにする。ＦＩＦＯ８８が空でなければ、状態マシンはＦＩＦＯを読取り、ＦＩＦＯからの対応するアドレスをマルチプレクサ１０２およびバスドライバ１０４を通してバスにドライブする。ＦＩＦＯが空であれば、以前に述べられたフレームバッファアドレス「≧ｎ」をバスに駆動することにより、バッファスペースへの要求は拒絶される。このアドレスは、マルチプレクサ１０２の追加の入力「ｎ」を通して与えられる。その次に、状態マシンはバスが解決するのを待ち、肯定応答信号を解放し、状態０にセットする。
【００６１】
状態２（割当解除の要求）の場合、状態マシン９８は、アドレス調停が解決するのを待ち、線ＡＣＫの肯定応答信号をアクティブにする。送信ＦＲＹＰＡＭからの応答により受取られたアドレスは、割当解除キューレジスタ９４に記憶される。その次に、肯定応答信号は解放され、次の要求を待つために状態０がセットされる。
【００６２】
図６を参照して、この図面は、システム内のフレームバッファマネージャ、フレームバッファＲＡＭおよびすべてのＦＲＹＰＡＭとＬＩＤとにアクセスを有するコントロールおよび保守プロセッサ６０の例示の図面である。プロセッサは、一時データ記憶のためのＲＡＭ１２２と、プログラム記憶のためのＲＯＭ１２４とに結合されたＣＰＵ１２０を含む。多数の１６または３２ビットのＣＩＳＣおよびＲＩＳＣプロセッサをＣＰＵ１２０として使用し、すべてのＦＲＹＰＡＭからのすべてのコントロールおよび保守フレームを処理し、変換ＲＡＭの内容を実時間で更新することができる。ＲＯＭ１２４は通常プログラムコードを記憶するために用いられるが、プログラムは、ハードディスクまたはフラッシュＰＲＯＭといったまたさらなる記憶１２６からＲＡＭ１２２にローディングされ得る。さらに、ＲＯＭ領域は、フラッシュＰＲＯＭ、バッテリによりバックアップされたＳＲＡＭまたはその他の不揮発性メモリを含む。
【００６３】
ＦＲＹＰＡＭ１２８およびＨＤＬＣコントローラ１３０が、フレームバッファＲＡＭにアクセスするために用いられる。このハードウェアの組合せが、ＣＰＵにフレームバッファＲＡＭへの直接フレームアクセスを与える。フレームバッファアクセスおよびバッファリングのみを処理する、変形されたＦＲＹＰＡＭが、ＦＲＹＰＡＭ１２８として用いられ得る。その代わりに、ＦＲＹＰＡＭ４４および５４に類似した基本ＦＲＹＰＡＭが、特定の装置を開発するコストを削除するために用いられ得る。どのように実現するにせよ、ＣＰＵは、ＨＤＬＣコントローラ受信機へのＦＲＹＰＡＭ送信動作から、フレームをそのＲＡＭに読込む。ＦＲＹＰＡＭは、フレームがＨＤＬＣコントローラに送られたとき、フレームバッファ割当解除を処理する。ＣＰＵは、ＨＤＬＣデータをＨＤＬＣコントローラ１３０を通してＦＲＹＰＡＭに送信することにより、送信のためにフレームをキューに入れる。ＦＲＹＰＡＭ１２８に結合され、図３に示される変換ルックアップテーブルを記憶する変換ＲＡＭ１３２は、ＣＰＵにより送信されたフレームのＤＬＣＩフィールドを宛先ＤＬＣＩに変換するために用いられ得る。更新されたフレームは、バッファ割当動作が実施された後にフレームバッファＲＡＭに記憶される。送信キュー情報は、宛先ＦＲＹＰＡＭに送られる。フレームバッファアクセス業務はＦＲＹＰＡＭ１２８により実施される。
【００６４】
変換（ＸＬＡＴ）ＲＡＭアクセス回路１３４は、ＣＰＵにシステム内のすべてのＸＬＡＴ  ＲＡＭへのアクセスを与える。これは、すべてのＸＬＡＴ  ＲＡＭを互いにおよびＸＬＡＴ  ＲＡＭ１３２に接続する並列バスにより達成され得る。バストランシーバが、バス上のデータ転送を実施するために与えられてもよい。ＣＰＵデータに加え、アクセス回路１３４は、アクセスされるＦＲＹＰＡＭの識別番号と、対応するＸＬＡＴ  ＲＡＭの必要とされるアドレスとを受取り、ＣＰＵに、すべてのＸＬＡＴ  ＲＡＭにおける各ロケーションへのまたはロケーションからのデータの読取および書込の能力を与える。調停メカニズムが与えられ、対応するＸＬＡＴ  ＲＡＭに結合されたＦＲＹＰＡＭがＸＬＡＴ  ＲＡＭデータを読取るときに、ＣＰＵが、ＸＬＡＴ  ＲＡＭにアクセスするのを防止する。たとえば、ＦＲＹＰＡＭがそのＸＬＡＴ  ＲＡＭにアクセスしていないことを示すＸＬＡＴ  ＲＡＭからのレディ信号が、ＣＰＵアクセスをイネーブルするために用いられてもよい。もしレディ信号がアクティブでなければ、ＣＰＵはＦＲＹＰＡＭアクセスが完了するのを待つ。
【００６５】
先に述べられたように、システム内のすべてのＬＩＤはコントロールおよび保守プロセッサ６０に結合された内部ＬＩＤリンク５８を介して接続され、ＤＬＣＩ、リンクインタフェースおよび保守情報がプロセッサとＬＩＤとの間で転送されることを可能にする。このリンクは、マスタスレーブポーリング、複数マスタＨＤＬＣ、トークンパッシングおよびＣＳＭＡ／ＣＤを含む多数の直列または並列バスアーキテクチャを介して実現され得る。すべてのＬＩＤに実時間で送信コントロールおよび保守情報を与えることのできる、これらのどのアプローチも、この発明の内部ＬＩＤリンクとして用いられ得る。ＣＰＵ１２０はＬＩＤリンクコントローラ１３６を介して内部ＬＩＤリンクにアクセスし、ＲＡＭ１２２内に記憶されたＤＬＣＩ情報を転送し、ループバック動作ならびにその他の関連するコントロールおよび保守手続を要求する。マスタスレーブ方式の実現において、ＬＩＤリンクコントローラ１３６は常にマスタの機能を果たす。
【００６６】
この発明に従えば、ＣＰＵ１２０は、割当状態マシンがフレームマネージャＲＡＭのスキャンを完了するたびにフレームバッファマネージャ６２による更新が可能な、フレームマネージャＲＡＭのビジーバッファの数に対応するカウントへのアクセスを有する。バッファ１３８を介してＣＰＵ１２０に転送されるフレームバッファマネージャ６２からのカウント値は、ＣＰＵが実時間でフレームバッファの利用率の大きさをモニタすることを可能にする。フレームバッファＲＡＭが飽和に近づくと、ＣＰＵは、バッファ１４０を介して、ふくそうコントロールビットをＦＲＹＰＡＭに送り、受信ＦＲＹＰＡＭが、廃棄適格ビットがセットされているフレームを廃棄することを可能にする。対応する送信ＦＲＹＰＡＭは、宛先末端装置に、ふくそう管理手続が開始されるべきことを通知するためにＦＥＣＮビットをセットしてもよい。ふくそう管理手続の詳細は、関連するフレームリレー規格の中に述べられている。ＣＰＵが実時間でフレームバッファ利用率へのアクセスを有し、かつＦＲＹＰＡＭが適格な受信フレームを廃棄し送信フレームにふくそうビットをセットする能力を有する限り、多数のふくそう管理方式が、この発明に従って実現される。たとえば、フレームリレーヘッダ内のふくそうビットは使用できない、または廃棄適格ビットのみが使用され得るといったことである。実現のうちの幾つかは、利用可能なすべてのふくそう回避手続を用い得る。
【００６７】
図７に示されるように、この発明の１つの局面に従えば、共通のフレームバッファＲＡＭ４６ａが、システム内のすべての受信および送信ＦＲＹＰＡＭ０ないしＮにより共有される。すべての受信フレームは受信ＦＲＹＰＡＭにより書込みされ、すべての送信フレームが、送信ＦＲＹＰＡＭにより読出される。ＦＲＹＰＡＭは、コントロールＣＮＴＬおよびアドレス指定ＡＤＤＲ信号を発生し、データに書込および読出を与える。先に述べられたように、フレームバッファＲＡＭは、フレームバッファＲＡＭへの各アクセスをより効果的にするために、少なくとも３２ビット幅である。ＲＡＭ容量は、高速ＬＩＤに接続されたすべてのＦＲＹＰＡＭにＲＡＭへの同時アクセスを与えるには十分な大きさではないかもしれないので、調停回線２００が調停機能を果たすために用いられる。たとえば、ラウンドロビン調停方式が用いられ、すべてのＦＲＹＰＡＭにフレームバッファＲＡＭへのアクセスのための同等のチャンスを与える。この場合、ＲＡＭへのアクセスを獲得するのに要する時間は、調停遅延時間プラスＲＡＭアクセス時間に等しい。調停遅延時間は、ＲＡＭに接続されるＦＲＹＰＡＭの数とともに線形に増加する。しかしながら、アクセス時間はＲＡＭの速度によって制限されるので、このアプローチは、多くの高速回線がスイッチされているときには、フレームバッファＲＡＭがシステムにおけるボトルネックとなる状態を引き起こすかもしれない。
【００６８】
図８は、デュアルポートフレームバッファＲＡＭまたは同時アクセスＲＡＭ４６ｂを含むフレームバッファＲＡＭアクセス方式の、その他の例を示す。このアプローチにより、受信および送信ＦＲＹＰＡＭ０ないしＮが、それぞれ、同時に、データ書込および読取のためのフレームバッファＲＡＭの書込および読取ポートへアクセスすることが可能になる。送信ＦＲＹＰＡＭがフレームの存在を知る前に、フレームはＲＡＭ内に完全に記憶されていなければならないので、図８におけるアーキテクチャは、ＲＡＭの各フレームバッファへの読取および書込アクセスは、決して同時に発生しないことを保証する。このことにより、同じアドレスにおいて同時に発生する読取および書込動作のために起こる、いかなるＲＡＭ競合も排除する。したがって、このフレームバッファの実現により、フレームアクセスの性能において少なくとも２倍の増加がもたらされる。別々の書込調停回路２００ａおよび読取調停回路２００ｂが用いられ、受信ＦＲＹＰＡＭ間および送信ＦＲＹＰＡＭ間の競合を、それぞれ、調停する。このことにより、調停時間の遅延は、図７における回路と比較して半減される。
【００６９】
図９は、フレームバッファＲＡＭアクセス方式のさらなる例を示し、ここで、別々のフレームバッファＲＡＭ０ないしＮが各ＦＲＹＰＡＭ０ないしＮに対して与えられている。各フレームバッファＲＡＭは、対応するＦＲＹＰＡＭに対する送信データを含む。フレームが受信されると、受信ＦＲＹＰＡＭはクロスポイントスイッチ２０２を通して宛先ＦＲＹＰＡＭへの経路を要求する。もし宛先ＦＲＹＰＡＭがそのときにアクセス可能であれば、クロスポイントスイッチは、レディ信号ＲＤＹを受信ＦＲＹＰＡＭに送り、宛先ＦＲＹＰＡＭに対応するフレームバッファＲＡＭにデータの書込を与える。もし宛先フレームバッファＲＡＭがビジー（その他の受信ＦＲＹＰＡＭからアクセスされている）ならば、クロスポイントスイッチは要求ＦＲＹＰＡＭにノットレディ条件を発行する。この場合、ＦＲＹＰＡＭは、宛先フレームバッファＲＡＭがビジーであるとき、データを蓄積するのに十分な大きさのバッファ容量を有していなければならない。このアプローチは、送信経路におけるいかなる調停およびアクセスの遅延をも排除する。
【００７０】
さらに、受信ＦＲＹＰＡＭにより受信されるコントロールおよび保守フレームは、コントロールおよび保守プロセッサによる直接のアクセスが可能な別々のコントロールおよび保守バッファＲＡＭに送られてもよい。このことにより、コントロールおよび保守プロセッサにおけるＦＲＹＰＡＭ１２８およびＨＤＬＣコントローラ１３０が不要となる。もしコントロールおよび保守フレームが送信されることを必要とすれば、コントロールおよび保守プロセッサは宛先ＦＲＹＰＡＭへの送信を行なってもよい。
【００７１】
このようにして、多数の回線インタフェースをサポートするために交換可能な回線インタフェース装置（ＬＩＤ）を含む高速パケットネットワークのためのモジュラアーキテクチャが詳述されてきた。ＬＩＤは、フレームリレーパケット管理装置（ＦＲＹＰＡＭ）に、ＨＤＬＣフォーマットに一様にフレーミングされたデータとクロック信号とを提供する。受信ＦＲＹＰＡＭは、ＣＲＣ検査を実施し、必要であればＤＬＣＩフィールドを変換するためにルックアップテーブルを検査し、正しいＦＣＳフィールドを有する受信したフレームをフレームバッファＲＡＭに書込み、送信キューを更新するためにその他のＦＲＹＰＡＭと通信する。送信ＦＲＹＰＡＭは、フレームバッファＲＡＭからフレームを読取り、それらを、宛先末端に結合された送信ＬＩＤに送る。送信ＬＩＤは、ＦＲＹＰＡＭからのＨＤＬＣデータを、特定の回線インタフェースに適したフォーマットに変換し、その情報を宛先末端に送信する。フレームバッファマネージャは、ＦＲＹＰＡＭの中のフレームバッファＲＡＭ内に、利用可能なフレームバッファを割当てる。もし利用可能なバッファがなければ、受信されたフレームは廃棄される。コントロールおよび保守プロセッサは、高速パケットネットワークのために、コントロールおよび保守動作を処理する。それは、仮想接続が変更されたとき、ルックアップテーブルを実時間で更新する。さらに、ＤＬＣＩおよび回線インタフェースパラメータを、ＬＩＤへ送る。
【００７２】
したがって、この開示されたアーキテクチャは、ハードウェアにおける高速パケットプロトコルの処理を提供し、少数の交換可能なモジュールで、ネットワーク形成における広範囲の解決を与える。
【００７３】
この開示において、この発明の好ましい実施例のみが示され、詳述されているが、ここに示される発明の概念の範囲内における変更および変形が可能であることが理解されるであろう。
【図面の簡単な説明】
【図１】フレームリレーネットワークにおけるフレームフォーマットを示す図である。
【図２】この発明に従う、スイッチングネットワークの一般的なアーキテクチャを例示する図である。
【図３】ＸＬＡＴ  ＲＡＭにおけるルックアップテーブルを示す図である。
【図４】図２に示されるフレームバッファマネージャの図である。
【図５】図２に示される、フレームバッファ割当リンクを例示する回路図である。
【図６】図２に示される、コントロールおよび保守プロセッサの図である。
【図７】共通のフレームバッファＲＡＭがすべてのＦＲＹＰＡＭにより共有されている、フレームバッファＲＡＭアクセス方式を例示する図である。
【図８】デュアルポートＲＡＭまたは同時アクセスＲＡＭが、受信および送信ＦＲＹＰＡＭの別々のアクセスを与えるために用いられている、フレームバッファＲＡＭアクセス方式を例示する図である。
【図９】別々のフレームバッファＲＡＭが各ＦＲＹＰＡＭに対して提供されている、フレームバッファＲＡＭアクセス方式を例示する図である。
【符号の説明】
４０  回線インタフェース装置
４４  フレームリレーパケット管理装置
４６  フレームバッファＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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