(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成されたキャパシタ下部電極と、該キャパシタ下部電極の上に形成された高誘電率材料からなる誘電体膜と、該誘電体膜の上に形成されたキャパシタ上部電極と、該キャパシタ上部電極の上に形成された層間膜と、該層間膜の上方に形成されたＸ線吸収体薄膜とを備えた薄膜キャパシタを有することを特徴とする半導体装置。
【請求項２】
上記Ｘ線吸収体薄膜を構成する物質の吸光係数とＸ線吸収体薄膜の膜厚との積が１以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
上記キャパシタ下部電極またはキャパシタ上部電極の少なくとも一方の誘電体膜と接する面と反対側の面に、窒化物あるいは金属の酸化物からなる保護膜が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
上記キャパシタ下部電極またはキャパシタ上部電極の少なくとも一方と誘電体膜との間に、金属酸化物あるいは金属窒化物からなる拡散防止膜が形成されており、該拡散防止膜の膜厚が２０ｎｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
上記拡散防止膜が、２０以上の比誘電率を有する絶縁物であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
上記拡散防止膜が、電気伝導性を有することを特徴とする請求項４に記載の半導体装置。
【請求項７】
上記キャパシタ下部電極またはキャパシタ上部電極の少なくとも一方が白金電極であることを特徴とする請求項１に記載の半導体装置。
【請求項８】
上記誘電体膜が、ペロブスカイト構造を有する２以上の金属酸化物の固溶体であることを特徴とする請求項１に記載の半導体装置。
【請求項９】
上記キャパシタ下部電極またはキャパシタ上部電極の少なくとも一方が、２以上の金属元素の合金であることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
上記キャパシタ下部電極上に形成された誘電体膜が、ペロブスカイト結晶構造を有する第一のキャパシタ誘電体膜と、該第一のキャパシタ誘電体膜上に形成されたペロブスカイト結晶構造を有する第二のキャパシタ誘電体膜からなり、第一のキャパシタ誘電体膜の格子定数がキャパシタ下部電極と第二のキャパシタ誘電体膜の中間の格子定数を有することを特徴とする請求項１に記載の半導体装置。
【請求項１１】
上記キャパシタ下部電極の表面が粗面化されていることを特徴とする請求項１に記載の半導体装置。
【請求項１２】
上記キャパシタ下部電極が、半導体基板の上面の一部を溝状にエッチングすることにより形成された下部電極埋め込み溝内に設けられることを特徴とする請求項１に記載の半導体装置。
【請求項１３】
上記キャパシタ下部電極の電極側面間に絶縁膜が埋め込まれていることを特徴とする請求項１に記載の半導体装置。
【請求項１４】
上記Ｘ線吸収体薄膜を構成する物質の吸光係数と該Ｘ線吸収体薄膜の膜厚との積が１以上であることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置について、特に高誘電率の材料をキャパシタ誘電体膜等に用いたＤＲＡＭ（Dynamic Random Access Memory）のキャパシタの低誘電率化を防止する構造に関するものである。
【０００２】
【従来の技術】
一般に、ＤＲＡＭなどの微細な半導体装置に作りこまれている回路には、種々の薄膜キャパシタが含まれている。その内、ＤＲＡＭには、各メモリーセル上の微細な領域に信号電荷を保持するための薄膜キャパシタが必要である。ＤＲＡＭの集積度を高めるためには、これらの薄膜キャパシタを出来るだけ小さな面積に作り込むこと、つまり、薄膜キャパシタの高容量密度化を図る必要がある。キャパシタの容量は、誘電体膜の誘電率に比例する。そこで、特開平３−４４０１９号公報に記載された半導体装置では、キャパシタ用の誘電体膜を比誘電率の高い材料、例えばＢａＴｉＯ３等から構成することにより、薄膜キャパシタの高容量密度化を図っている。
また、更なるＤＲＡＭの高集積化のためには、素子を層間絶縁膜を介して多層化した多層化構造の採用も必要となる。
【０００３】
【発明が解決しようとする課題】
しかし、従来の薄膜キャパシタには、第１に誘電体膜中に存在する欠陥によるリーク電流に起因するキャパシタの低誘電率化の問題点があった。即ち、ＤＲＡＭ等への応用に際しては、低電圧でも信号電荷を十分に確保できる高い電気容量とその電荷の散逸を防ぐための低いリーク電流が必要である。一般に、誘電体の膜厚を薄くすることで電気容量を増加することは出来るが膜中のトラップ準位に由来するリーク電流は逆に増加する、という相反する傾向がある。この膜中のトラップ準位を低減してリーク電流を減らす目的で、ＢａＴｉＯ３等の高誘電率材料についてはアニール等が実施される。しかし、トラップ準位を減らし特性改善を図るためには、アニールのために６００℃以上の高温プロセスが必要であり、ＤＲＡＭ等への応用においては、薄膜キャパシタより下部に形成されるトランジスタなどへの悪影響が懸念されるという問題があった。また、このような処理によってもそのリーク電流の値は十分なものといえず、よりいっそうのリーク電流の低減と誘電率の増加が望まれていた。
【０００４】
更に、ＤＲＡＭ等の半導体装置に薄膜キャパシタを作りこむ際には、薄膜キャパシタを構成する各薄膜の加工において、短波長の紫外線を用いて薄膜上に微細なレジストパターンを形成し、それを基に薄膜のエッチングを施すことで微細な加工パターンを形成してきた。近い将来に実現が期待されている１Ｇビットの集積度を持つＤＲＡＭでは、従来のＤＲＡＭに比べて微細化が進み、最小加工幅も０.２μｍ以下となることが想定される。従来の紫外線露光では、このような超微細パターンを解像することは困難であり、シンクロトロン放射より波長の短い軟Ｘ線を用いた露光が必要になる。しかし、Ｘ線はその１光子当たりのエネルギが高いことから、その照射がメモリーセルに形成される薄膜キャパシタの誘電体膜の欠陥を生成させるという問題、及び、その結果として薄膜キャパシタの特性劣化が懸念されるという問題があった。特に、ＤＲＡＭ等では薄膜キャパシタより後に配線が形成されるが、この配線に用いられるＡｌは低融点であるため、配線をＸ線露光技術を用いて加工した場合、薄膜キャパシタの特性回復がアニール等の手段では難しいといった問題もあった。
【０００５】
第２にキャパシタ下部電極としては一般に白金電極が用いられるが、かかる場合、該キャパシタ下部電極の下方の材料が該キャパシタ下部電極中を通って誘電体膜中に拡散し、キャパシタの低誘電率化を招くという問題があった。
特に、高集積化を目的とした多層構造のＤＲＡＭにあっては、図６９に示すようにキャパシタの下部電極を下層と接続するために、該下部電極の下部にシリコンからなるプラグを設ける必要があるが、高温プロセス（＞３５０℃）においては、かかるプラグからシリコンが電極を介して誘電体層中に拡散することにより、キャパシタの低誘電率化を招くという問題もあった。このような高温プロセス（＞３５０℃）におけるプラグ材料の拡散を防止するために、発明者らは、図７０に示すようにプラグ材料１１とキャパシタ下部電極１４との間にプラグ材料の拡散防止用のバリア層１３を設けたが、かかるバリア層１３の形成はＤＲＡＭの製造工程を複雑にし、好ましくなかった。
【０００６】
また、第３に上述のように一般にキャパシタ電極材料として白金が用いられているため、誘電体膜との界面に反応層を形成しにくいという長所はある反面、白金電極と誘電体膜との格子不整合に起因して誘電体膜との界面に低誘電率非晶質層が形成されやすく、この結果キャパシタの低誘電率化を招くといった問題もあった。
【０００７】
本発明の第１の目的は、リーク電流が少ない薄膜キャパシタを含む集積回路を提供することである。
本発明の第２の目的は、特に多層構造のＤＲＡＭにおいて効果的な、キャパシタ下部電極下方からの誘電体膜中への材料拡散によるキャパシタの低誘電率化を防止した薄膜キャパシタを含む集積回路を提供することである。
本発明の第３の目的は、電極材料に白金を用い、かつ格子整合を図ることによりキャパシタの低誘電率化を防止した薄膜キャパシタを含む集積回路を提供することである。
【０００８】
【課題を解決するための手段】
そこで、本発明者らは鋭意研究の結果、第１に従来行われていた高温（＞６００℃）アニールに代えて誘電体膜にＸ線を照射した後に低温（＞３００℃）でアニールすることにより、更には、キャパシタ形成後における誘電体膜へのＸ線の照射を防止することにより、第２に電極材料として電極下部の材料が電極内を通って拡散しにくい白金以外の電極材料を用いることにより、また第３に白金電極においては、誘電体膜の格子定数を調整し白金の格子定数と整合を図ることにより、上記目的を達成できることを見出し、本発明を完成した。
【０００９】
即ち、本発明は、薄膜キャパシタを有する半導体装置において、該薄膜キャパシタが、半導体基板上に形成された下部電極と、該下部電極上に形成された高誘電率材料からなる誘電体膜と、該誘電体膜上に形成された上部電極と、該上部電極の上に形成された層間膜とからなり、更に、Ｘ線吸収体薄膜が、該層間膜の上方に形成された第１の半導体装置の構造でもある。かかるＸ線吸収体薄膜を形成することにより、キャパシタ形成後の誘電体膜へのＸ線の照射を防止し、かかるＸ線照射に起因する欠陥の発生を抑制することが可能となり、誘電体膜内のリーク電流の増加によるキャパシタ性能の低下を防止することが可能となる。
【００１０】
また、本発明は、薄膜キャパシタを有する半導体装置において、該薄膜キャパシタが、半導体基板上に形成された下部電極と、該下部電極上に形成された高誘電率材料からなる誘電体膜と、該誘電体膜上に形成された上部電極からなり、更に、Ｘ線吸収体薄膜が、上記上部電極の上方に形成され、該Ｘ線吸収体薄膜を構成する物質の吸光係数とＸ線吸収体薄膜の膜厚との積が１以上である第２の半導体装置の構造でもある。
係るＸ線吸収体薄膜の構造は、その構成物質の吸光係数と膜厚との積が１以上であることにより、誘電体膜へのＸ線の影響を有効に抑制することができる。そのため、Ｘ線照射に起因する欠陥の発生を抑制することが可能となり、誘電体膜内のリーク電流の増加によるキャパシタ性能の低下を防止することが可能となる。
【００１１】
また本発明は、キャパシタ下部電極または上部電極の少なくとも一方の誘電体膜と接する面と反対側の面に、窒化物あるいは金属の酸化物からなる保護膜を形成することにより、キャパシタ形成後の熱処理時における層間絶縁膜からキャパシタへの水分拡散を防止するものでもある。
【００１２】
また下部電極または上部電極の少なくとも一方と誘電体膜との間に、金属酸化物あるいは金属窒化物からなる拡散防止膜を形成することも可能であり、該拡散防止膜の膜厚は２０ｎｍ以下であることが好ましい。これにより電極成分の誘電体膜中への拡散が防止できるからである。
【００１３】
上記拡散防止膜は、２０以上の比誘電率を有する絶縁物、または電気伝導性を有することが好ましい。
【００１４】
また、本発明はキャパシタ下部電極の表面が粗面化された半導体装置の構造でもある。キャパシタ下部電極の表面を粗面化することにより、キャパシタの実行面積を従来の平坦な表面を有する場合に比べて大きくすることができる、キャパシタ特性の向上を図ることができるからである。
【００１５】
また本発明は、キャパシタ下部電極が、半導体基板上に設けられた層間絶縁膜の上面の一部を溝状にエッチングすることにより形成された下部電極埋め込み溝内に設けられている半導体装置の構造でもある。かかる構造を採用することにより、隣接するセル間に発生する寄生容量の低減を図ることができるからである。
【００１６】
また本発明は、複数のキャパシタ下部電極の電極側面間に絶縁膜が埋め込まれた半導体装置の構造を提供するものでもある。このように複数のキャパシタ下部電極の電極側面間に絶縁膜を埋め込むことによって、隣接するセル間に発生する寄生容量の低減を図ることができるからである。
【００１７】
更に、本発明は、半導体基板上に形成された複数のキャパシタ誘電体膜の誘電率が、キャパシタ下部電極の電極間に位置する絶縁膜上とキャパシタ下部電極上とで異なる構造を提供するものでもある。かかる構造によっても、キャパシタ間を低誘電率の層間絶縁膜で分離することにより、キャパシタ間の寄生容量の低減が可能となる。
【００１８】
【発明の実施の形態】
以下、添付の図面を用いて本発明の実施の形態を説明する。尚、図中同一符号は同一または相当部分を示す。
【００１９】
実施の形態１．
図１は、本発明の第１の実施の形態にかかるＤＲＡＭの部分断面図である。図１中、Ｐ型半導体基板１０１、フィールド酸化膜１０２、トランスファゲートトランジスタ１０３ａ、１０３ｂ、Ｎ型不純物領域１０６ａ、１０６ｂ、チャネル領域１２１、ゲート絶縁膜１０５、ゲート電極１０４ａ、１０４ｂ、酸化膜１０７、埋め込みビット線１０８、絶縁層１０９、第一の層間絶縁膜１１０、コンタクトホール１１０ａ、プラグ１１１等のキャパシタ下部の構造については従来と同様である。また、キャパシタ上部の第二の層間絶縁膜１１７、第一のアルミ配線層１１８、保護膜１１９、アルミニウム配線層１２０等も従来と同様である。
本実施の形態のＤＲＡＭにおいては、キャパシタ上部電極２１６及びキャパシタ下部電極２１４を、従来の白金に代えてハフニウム８０ａｔｍ％とタンタル２０ａｔｍ％の合金によって形成した。それぞれの電極膜形成は、合金ターゲットを用い、アルゴンガス中でスパッタリング法により行った。キャパシタ下部電極膜の膜厚は、好ましくは３０〜１５０ｎｍであり、キャパシタ上部電極膜の膜厚は、好ましくは４０〜２００ｎｍである。
キャパシタ誘電体膜はＢａＴｉＯ３膜をゾルゲル法により形成後、４００〜７００℃の酸素中での熱処理により結晶化させた。電極膜とキャパシタ誘電体膜のエッチング加工は、反応性イオンエッチング法により行った。
本実施の形態においては、キャパシタの電極を従来の白金に代えてハフニウム８０ａｔｍ％とタンタル２０ａｔｍ％の合金によって形成したので、反応性イオンエッチングでの加工が容易となった。また、キャパシタ誘電体膜の結晶化のための熱処理等による酸化膜層等の界面低誘電率層の生成も認められず、信頼性の高い安定したキャパシタ特性を実現できた。
【００２０】
実施の形態２．
図２は、本発明の第２の実施の形態にかかるＤＲＡＭの部分断面図である。
【００２１】
本実施の形態においては、キャパシタ上部電極３１６及びキャパシタ下部電極３１４を、従来の白金に代えてタンタル８０ａｔｍ％とチタン２０ａｔｍ％の合金によって構成した。それぞれの電極膜形成は、合金ターゲットを用い、アルゴンガス中でスパッタリング法により行った。キャパシタ下部電極膜の膜厚は、好ましくは３００〜１５００Åであり、キャパシタ上部電極膜の膜厚は、好ましくは４００〜２０００Åである。
キャパシタ誘電体膜３１５はＳｒＴｉＯ３膜をＣＶＤ法により、４００〜６００℃の酸素雰囲気下で形成した。電極膜とキャパシタ誘電体膜のエッチング加工は、反応性イオンエッチング法により行った。
本ＤＲＡＭにおいては、キャパシタの電極を従来の白金に代えてタンタル８０ａｔｍ％とチタン２０ａｔｍ％の合金によって形成したので、反応性イオンエッチングでの加工が容易となった。
またキャパシタ誘電体膜の高温生成によりキャパシタ下部電極とキャパシタ誘電体膜との界面に、キャパシタ下部電極の酸化によると思われる極く薄い反応層の生成が認められたが、白金を用いた時とキャパシタンスは同等であり、電極材料の酸化膜等が形成されてもキャパシタ誘電率の低化を招かないという本発明の効果が認められた。
【００２２】
実施の形態３．
図３は、本発明の第３の実施の形態にかかるＤＲＡＭの部分断面図である。
【００２３】
本実施の形態のＤＲＡＭにおいては、キャパシタ上部電極４１６及びキャパシタ下部電極４１４を、従来の白金に代えてルテニウム８０ａｔｍ％とパラジウム２０ａｔｍ％の合金によって形成した。電極膜形成は、合金ターゲットを用い、アルゴンガス中でスパッタリング法により行った。キャパシタ下部電極膜の膜厚は、好ましくは３０〜１５０ｎｍであり、またキャパシタ上部電極膜の膜厚は、好ましくは４０〜２００ｎｍである。
キャパシタ誘電体膜はＢａＴｉＯ３膜をゾルゲル法により形成後、４００〜７００℃の酸素中での熱処理により結晶化させた。電極膜とキャパシタ誘電体膜のエッチング加工は、反応性イオンエッチング法により行った。
本ＤＲＡＭにおいては、キャパシタの電極を従来の白金に代えてルテニウム８０ａｔｍ％とパラジウム２０ａｔｍ％の合金によって形成したので、反応性イオンエッチングでの加工がより容易となった。また、キャパシタ誘電体膜の結晶化のための熱処理等による界面低誘電率層の生成も認められず、信頼性の高い安定したキャパシタ特性を実現できた。
【００２４】
実施の形態４．
図４は、本発明の第４の実施の形態にかかるＤＲＡＭの部分断面図である。
【００２５】
本ＤＲＡＭにおいては、キャパシタ上部電極５１６及びキャパシタ下部電極５１４を、従来の白金に代えてイリジウムによって形成した。それぞれの電極膜形成は、ターゲットを用い、アルゴンガス中でスパッタリング法によって行った。キャパシタ下部電極膜の膜厚は、好ましくは３０〜１５０ｎｍであり、またキャパシタ上部電極膜の膜厚は、好ましくは４０〜２００ｎｍである。
キャパシタ誘電体膜はＳｒＴｉＯ３膜をＣＶＤ法により、４００〜６００℃の酸素雰囲気下で形成した。電極膜とキャパシタ誘電体膜のエッチング加工は、反応性イオンエッチング法により行った。
本ＤＲＡＭにおいては、キャパシタの電極を従来の白金に代えてイリジウムによって形成したので、反応性イオンエッチングでの加工が容易となった。
またキャパシタ誘電体膜の結晶化のための熱処理等によりキャパシタ下部電極とキャパシタ誘電体膜との界面にキャパシタ下部電極の酸化によると思われる極く薄い反応層の生成が認められたが、白金を用いた時とキャパシタンスは同等であり、電極材料の酸化膜等が形成されてもキャパシタ誘電率の低化を招かないという効果が認められた。
【００２６】
実施の形態５．
図５は、本発明の第５の実施の形態にかかるＤＲＡＭの部分断面図である。
【００２７】
本実施の形態のＤＲＡＭにおいては、キャパシタ下部電極６１４とキャパシタ上部電極６１６に、白金中にルテニウム、パラジウム、レニウムのいずれかを０．５〜５ａｔｍ％添加したものを用いた。膜形成は、アルゴンガス中でスパッタリング法によって行った。キャパシタ下部電極膜の膜厚は、望ましくは、３０〜２００ｎｍでありまた、キャパシタ上部電極膜の膜厚は、好ましくは４０〜２００ｎｍである。
キャパシタ誘電体膜はＢａＴｉＯ３膜をゾルゲル法により形成後、４００〜７００℃の酸素中での熱処理により結晶化させた。
本ＤＲＡＭにおいては、キャパシタの電極を従来の不純物を含有しない白金に代えてルテニウム、パラジウム、レニウム等を含有させたので、リソグラフィ工程でのキャパシタ下部電極６１４、層間絶縁膜１１０間の剥離による歩留まり低下がなく、信頼性の高い安定したキャパシタ特性を実現できることがわかった。
【００２８】
実施の形態６．
図６は、本発明の第６の実施の形態にかかるＤＲＡＭの部分断面図である。
【００２９】
本実施の形態のＤＲＡＭにおいて、キャパシタ１６０は従来と同様にキャパシタ下部電極１１４、キャパシタ誘電体膜１１５、キャパシタ上部電極１１６から構成されている。また、第一の層間絶縁膜の上部には第一の保護膜１３１が形成されており、キャパシタ下部電極及びキャパシタ誘電体膜はこの保護膜１３１を介して第一の層間絶縁膜と接している。更に、第二の層間絶縁膜の下部には第二の保護膜１３２が形成されており、キャパシタ上部電極はこの第二の保護膜１３２を介して第二の層間絶縁膜と接している。
第一の保護膜１３１及び第二の保護膜１３２には、プラズマＣＶＤ法により形成したシリコン窒化膜を用いている。その膜厚は、それぞれ３０〜１００ｎｍが望ましく、本実施の形態では５０ｎｍとしている。
第一の層間絶縁膜及び第二の層間絶縁膜としては、ＴＥＯＳ（tetraethyl  orthosilicate）法による酸化シリコン膜を用いている。それぞれ膜形成後、表面平坦化のために、８００〜９００℃でリフロー処理をした。
本ＤＲＡＭにおいては、上述のように第一の保護膜１３１及び第二の保護膜１３２を形成したので、層間絶縁膜からキャパシタ誘電体膜への水分の拡散を抑制することができた。
【００３０】
実施の形態７．
図７は、本発明の第７の実施の形態にかかるＤＲＡＭの部分断面図である。
【００３１】
本実施の形態のＤＲＡＭにおいては、従来例と同様にキャパシタ１６０は、キャパシタ下部電極１１４、キャパシタ誘電体膜１１５、キャパシタ上部電極１１６から構成されている。キャパシタ下部電極とキャパシタ上部電極は、スパッタリングによって形成した白金膜である。キャパシタ誘電体は、ＢａＴｉＯ３膜をＣＶＤ法により形成し、熱処理により結晶性を高めたものを用いた。
キャパシタ下部電極とキャパシタ誘電体膜の間には第一の拡散防止膜１３３が形成されており、キャパシタ上部電極とキャパシタ誘電体膜の間には第二の拡散防止膜１３４が形成されている。
第一の拡散防止膜１３３及び第二の拡散防止膜１３４としては、酸化チタン膜を用いている。その膜厚は、それぞれ５〜２０ｎｍが望ましく、本実施の形態では１０ｎｍとしている。この酸化チタン膜は、誘電率が８０〜９０と高いために、上記の膜厚程度ではこの膜を狭持したことによるキャパシタンスの低下はほとんど認められなかった。
また、絶縁性はこの拡散防止膜の設置によって向上しており、キャパシタ誘電体膜中への白金の拡散が減少していることが二次イオン質量分析法による評価から明らかになった。
【００３２】
本実施の形態においては、このように第一の拡散防止膜１３３及び第二の拡散防止膜１３４を形成したので、電極成分元素である白金のキャパシタ誘電体膜への拡散を抑制することができ、良好なキャパシタ特性を有する半導体装置を得ることができた。
【００３３】
実施の形態８．
図８は、本発明の第８の実施の形態にかかるＤＲＡＭの部分断面図である。
【００３４】
本実施の形態においては、従来例と同様にキャパシタは、キャパシタ下部電極１１４、キャパシタ誘電体膜１１５、キャパシタ上部電極１１６から構成されている。キャパシタ下部電極とキャパシタ上部電極は、スパッタリングによって形成した白金膜である。キャパシタ誘電体は、ＢａＴｉＯ３膜をＣＶＤ法により形成し、熱処理により結晶性を高めたものを用いた。
キャパシタ下部電極とキャパシタ誘電体膜の間には第一の拡散防止膜１３５が形成されており、キャパシタ上部電極とキャパシタ誘電体膜の間には第二の拡散防止膜１３６が形成されている。
第一の拡散防止膜１３５及び第二の拡散防止膜１３６としては、窒化チタン膜を用いている。その膜厚は、それぞれ１０〜４０ｎｍが望ましく、本実施の形態では１０ｎｍとしている。この窒化チタン膜は、電気伝導性でありこの膜の設置によるキャパシタンスの低下はほとんど認められなかった。
また、絶縁性はこの拡散防止膜の設置によって向上しており、それとともにキャパシタ誘電体膜中への白金の拡散が減少していることが二次イオン質量分析法による評価から明らかになった。
本実施の形態においては、このように第一の拡散防止膜１３５及び第二の拡散防止膜１３６を形成したので、電極成分元素である白金のキャパシタ誘電体膜への拡散を抑制することができた。
【００３５】
実施の形態９．
図９は、本発明の第９の実施の形態にかかるＤＲＡＭの部分断面図である。
【００３６】
本実施の形態においては、キャパシタ下部電極とキャパシタ上部電極は、スパッタリングによって形成した白金膜である。キャパシタ誘電体膜としては、ＢａＴｉＯ３膜を用いたが、ＢａＴｉＯ３膜を反応性スパッタリング法により形成する際に、膜堆積時の基板温度や圧力等の調整により、主表面方向に沿った結晶粒径を任意に選択して誘電体膜２１５を形成することができる。
図１０に、キャパシタ誘電体膜（ＢａＴｉＯ３またはＳｒＴｉＯ３）の平均結晶粒径と、キャパシタのリーク電流の関係を示す。図から明らかなように、ＢａＴｉＯ３の平均結晶粒径を５０ｎｍにすることにより、印加電圧２Ｖの時に、キャパシタのリーク電流値は、２×１０−８Ａ／ｃｍ２となり良好なリーク特性が得られた。
本実施の形態においては、このように多結晶の主表面方向の粒径を十分に小さくしたキャパシタ誘電体膜２１５を用いたので、良好なリーク特性を示すキャパシタを形成できた。
【００３７】
実施の形態１０．
図１１は、本発明の第１０の実施の形態にかかるＤＲＡＭの部分断面図である。
【００３８】
本実施の形態のＤＲＡＭにおいては、キャパシタ下部電極１１４形成の上に第一のキャパシタ誘電体膜３１５ａを形成し、更にその上部に酸化シリコン膜１３７がキャパシタ下部電極の側壁を覆うように形成されている。また、その上部には第二のキャパシタ誘電体膜３１５ｂ、キャパシタ上部電極１１６が順次形成されている。
第一のキャパシタ誘電体膜３１５ａ及び第二のキャパシタ誘電体膜３１５ｂとして、ＢａＴｉＯ３膜を反応性スパッタリング法により形成した。これらの膜厚は、それぞれ５ｎｍ以上であることが望ましく、本実施の形態ではそれぞれ３０ｎｍとした。
酸化シリコン膜は、プラズマＣＶＤ法により３００ｎｍ程度堆積し、その後異方性エッチングを行うことで、段差部分である下部電極の側面を覆うように酸化シリコン膜を残余させるようにした。
このようにして段差部分に酸化シリコン膜を残余させることで、キャパシタのリーク電流は、かかるシリコン膜の無い従来構造に比べて、キャパシタのリーク電流値が２桁程度低下し、印加電圧２Ｖの時、６×１０−８Ａ／ｃｍ２が得られた。
【００３９】
本ＤＲＡＭにおいては、このように酸化シリコン膜１３７を第一のキャパシタ誘電体膜３１５ａと第二のキャパシタ誘電体膜３１５ｂの間に狭持させ、かつ、キャパシタ下部電極１１４の側面に残余させるようにしたので、キャパシタ下部電極１１４側面からのリークを低減でき、その結果、良好なリーク特性を示すキャパシタを形成できた。
【００４０】
実施の形態１１．
図１２は、本発明の第１１の実施の形態にかかるＤＲＡＭの部分断面図である。
【００４１】
本実施の形態のＤＲＡＭにおいては、キャパシタ下部電極１１４としてＰｔを用いた。キャパシタ誘電体膜４１５をＢａＴｉＯ３とＳｒＴｉＯ３の固溶体として反応性スパッタリング法により２００ｎｍ程度の膜厚を形成した。その上部にはキャパシタ上部電極として、Ｐｔをスパッタ法により形成し、さらに、キャパシタ誘電体膜と上部電極を加工した後、従来例と同様に層間絶縁膜以降の工程を行った。
キャパシタ誘電体膜として用いた固溶体（ＢａＴｉＯ３）１−Ｘ（ＳｒＴｉＯ３）Ｘの量比Ｘを様々に変えた場合の格子定数の変化を図１３に示す。この結果は既にＭ．ＭｃＱｕａｒｒｉｅによって調査されたもの（Landolt-Bornstein, New Series, GroupIII, Volume16, Ferroelectrics and Related Substances, Subvolume a:Oxides, Springer-Verlag Berlin・Heidelberg・New York 1981, p416, Fig.669）とほぼ同様のものである。
【００４２】
図１３より、Ｘ＝０．８〜０．９の範囲では、固溶体（ＢａＴｉＯ３）１−Ｘ（ＳｒＴｉＯ３）Ｘと白金の格子定数は０．３％以内程度に一致することが分かる。
また、量比Ｘを様々に変えた場合の薄膜の誘電率の変化を図１４に示す。Ｘ＝０．８付近の組成比では誘電率がそれ以外の組成比領域に対して誘電率が高い。これは白金と誘電体膜の格子定数のずれが少ないため、界面低誘電率層の形成を避けることが出来たためであると考えられる。
【００４３】
本実施の形態においては、このようにキャパシタ誘電体膜４１５を二種以上のペロブスカイト構造を有する金属酸化物の固溶体とし、その金属酸化物の量比を調製することでキャパシタ下部電極またはキャパシタ上部電極とキャパシタ誘電体膜の格子整合を取るようにしたので、キャパシタ誘電体膜４１５と電極との界面における低誘電率層の形成を避けることができ、その結果、高い誘電率を示すキャパシタ誘電体膜４１５を安定して形成できた。
【００４４】
なお、本実施の形態においては、キャパシタ誘電体膜４１５としてＢａＴｉＯ３とＳｒＴｉＯ３の固溶体を用い、その量比の調整によって格子定数を金属電極に整合させたが、この例に限らず、ＰｂＴｉＯ３やＣａＴｉＯ３等の数多くのペロブスカイト型結晶構造の酸化物の中から二つ以上の酸化物を選び、それらの量比を調整することで格子定数を金属電極に整合させれば、本実施の形態と同等の効果が得られる。
【００４５】
実施の形態１２．
図１５は、本発明の第１２の実施の形態にかかるＤＲＡＭの部分断面図である。
【００４６】
本実施の形態においては、キャパシタ誘電体膜１１５として、ＳｒＴｉＯ３を用いた。ＳｒＴｉＯ３は、反応性スパッタリング法により２００ｎｍ程度の膜厚を形成した。キャパシタ誘電体膜の上部にはキャパシタ上部電極７１６をスパッタ法により形成し、さらに、キャパシタ誘電体膜と上部電極を加工した後、従来例と同様に層間絶縁膜以降の工程を行った。
キャパシタ下部電極膜７１４およびキャパシタ上部電極膜７１６には、Ｒｅを微量含有せしめたＰｔを用いた。Ｒｅ添加量を０，５，１０，１５ｗｔ％と変え、Ｒｅ添加による金属電極の格子定数とキャパシタ誘電体膜の誘電率の変化を調べた。
Ｒｅ添加による格子定数の変化を図１６に示す。添加量が増加するに従い、格子定数は単調に減少し、Ｒｅを１０ｗｔ％添加したとき、ＳｒＴｉＯ３と同等の格子定数３．９０Åが得られた。
Ｒｅ添加による誘電率の変化を図１７に示す。Ｒｅを１０ｗｔ％添加したとき誘電率がそれ以外の添加量に対して高い誘電率が得られた。これは電極と誘電体膜の格子定数のずれが少ないため、界面低誘電率層の形成を避けることができたためであると考えられる。
【００４７】
本実施の形態においては、このように電極膜を合金とし、その量比を調製することでキャパシタ下部電極またはキャパシタ上部電極とキャパシタ誘電体膜の格子整合を取るようにしたので、キャパシタ誘電体膜と電極との界面における低誘電率層の形成を避けることができ、その結果高い誘電率を示すキャパシタ誘電体膜を安定して形成できた。
さらに、これによって半導体装置のソフトエラー率の低減などに寄与することができた。
尚、本実施の形態においては、電極としてＲｅを添加したＰｔ膜を用い、その量比の調整によって格子定数をキャパシタ誘電体膜に整合させたが、この例に限らず、面心立法格子からなる金属に対して、他の金属元素を添加することでその格子定数をキャパシタ誘電体膜と整合するように調整すれば、本実施の形態と同等の効果が得られる。
【００４８】
実施の形態１３．
図１８は、本発明の第１３の実施の形態にかかるＤＲＡＭの部分断面図である。
【００４９】
本実施の形態においては、キャパシタ下部電極１１４としてＰｔを用いた。キャパシタ下部電極１１４形成後、第一のキャパシタ誘電体膜５１５ａとして、固溶体（ＢａＴｉＯ３）１−Ｘ（ＳｒＴｉＯ３）Ｘを反応性スパッタ法により２０ｎｍの膜厚形成をした。この時ＢａＴｉＯ３とＳｒＴｉＯ３のモル比をＸ＝０．４とした。さらに、その上部に第二のキャパシタ誘電体膜５１５ｂとしてＢａＴｉＯ３を反応性スパッタリング法により２００ｎｍ程度の膜厚を形成した。その上部にはキャパシタ上部電極１１６として、Ｐｔをスパッタ法により形成し、さらに、キャパシタ誘電体膜５１５ａｂと上部電極１１６を加工した後、従来例と同様に層間絶縁膜以降の工程を行った。
このようにして形成したＤＲＡＭにおいては、キャパシタ誘電体膜をＢａＴｉＯ３単層とした場合に比べて、キャパシタンスの増加が認められた。これは、ＢａＴｉＯ３単層の場合には、下部電極であるＰｔとキャパシタ誘電体膜であるＢａＴｉＯ３との間に大きな格子定数の不一致が存在し、その結果界面に低誘電率の非晶質層が発生していたのに対し、本実施の形態においてはＰｔとＢａＴｉＯ３の間に両材料の中間の格子定数を有する誘電体膜を介在させたため、上記キャパシタ誘電体膜と電極との界面における低誘電率層の発生を避けることができたためであると考えられる。
【００５０】
尚、本実施の形態においては、キャパシタ下部電極としてＰｔを、第一のキャパシタ誘電体膜としてＢａＴｉＯ３とＳｒＴｉＯ３の固溶体を、さらに、第二のキャパシタ誘電体膜としてＢａＴｉＯ３を用いたが、本発明は、ＳｒＴｉＯ３やＢａＴｉＯ３或いはＰｂＴｉＯ３等のペロブスカイト型酸化物と面心立法型の結晶構造を有する金属電極の格子不整合に伴う界面低誘電率層の形成を避ける手法として一般に有効である。
【００５１】
実施の形態１４．
図１９は、本発明の第１４の実施の形態にかかるＤＲＡＭの部分断面図であり、図２０〜２３は、本発明にかかるＤＲＡＭの製造工程の示す部分断面図である。
【００５２】
本実施の形態では、キャパシタ下部電極８１４として、白金あるいは白金にアルミニウムを１ａｔｍ％ドープしたものをスパッタリング法により、キャパシタ下部電極の表面が粗面となるように形成した。キャパシタ下部電極８１４の膜厚は、６０ｎｍから３００ｎｍが適当であり、ここでは１００ｎｍとした。キャパシタ誘電体１１５としては、ＢａＴｉＯ３膜を反応性スパッタリング法により形成したものを用いた。キャパシタ上部電極１１６は、スパッタリングによって形成した白金膜である。
以上のように、キャパシタを構成することで、従来例に比べてキャパシタの実効面積を増加できるので、キャパシタンスの増加を図ることができる。このように本実施の形態では下部電極を粗面化することにより、キャパシタの実効面積の増加を図ることができ、その結果良好なキャパシタ特性を有する半導体装置を得ることができた。
【００５３】
本実施の形態の製造方法を図２０〜２３によって説明する。
図２０のように、キャパシタ下部電極８１４を形成するために、まず白金あるいは白金にアルミニウムを１ａｔｍ％ドープした薄膜１３８をスパッタリング法により形成した。その膜厚は、後に述べる粗面化工程での膜減りを見込んで、６０ｎｍから３００ｎｍが適当であり、本実施の形態では１００ｎｍとした。
図２１のように、これらの膜のパターニング後、粗面化のために白金を用いたものについては、アルゴン雰囲気でスパッタエッチを行ない、下部電極８１４とした。また、白金にアルミニウムをドープしたものについては、酸素中で熱処理を行なうことで白金の粒界に酸化アルミニウムを偏析させたのち、ＲＩＥにより酸化アルミのみを選択的にエッチング除去し、粗面化した下部電極８１４とした。
図２２のように、キャパシタ誘電体１１５としてＢａＴｉＯ３膜を反応性スパッタリング法により形成した。更に、キャパシタ上部電極１１６として白金膜をスパッタリングによって形成した。
図２３のように、従来例と同様に、第二の層間絶縁膜、第一のアルミ配線層、保護膜及び第二のアルミ配線層の形成と加工を順次行なった。
【００５４】
以上のような製造方法により、ＤＲＡＭを作製することにより、従来例に比べてキャパシタンスを増加させることができた。その増加量は白金をスパッタエッチしたものについては１０％、白金−アルミニウムをＲＩＥ処理したものについては２０％程度であった。かかる下部電極表面にはそれぞれ３０ｎｍ程度の凹凸が粗面化の処理後認められたことから、前記のキャパシタンスの増加は、キャパシタの実効面積の増加によるものであると考えられる。
リーク電流等には、従来例との間で顕著な違いは認められなかった。
【００５５】
本実施の形態においては、このように下部電極をエッチングによって粗面化するという簡単な工程の追加によりキャパシタの実効面積の増加を図ることができ、その結果、良好なキャパシタ特性を有する半導体装置を得ることができた。
【００５６】
実施の形態１５．
図２４に本発明の第１５の実施の形態を、図２５〜図２８に本発明にかかるＤＲＡＭの製造工程の部分断面図を示す。
【００５７】
本実施の形態では、キャパシタ下部電極として、チタンと白金を順次形成したものを用いた。下部電極形成後、酸化雰囲気で加熱処理することによりキャパシタ下部電極の表面を粗面となるようにしている。キャパシタ誘電体としては、ＢａＴｉＯ３膜を反応性スパッタリング法により形成したものを用いた。キャパシタ上部電極は、スパッタリングによって形成した白金膜である。
以上のように、キャパシタを構成することで、従来例に比べてキャパシタの実効面積を増加することができるのでキャパシタンスの増加を図ることができた。
本実施の形態においては、このように下部電極を粗面化し、キャパシタの実効面積の増加を図ることにより、良好なキャパシタ特性を有する半導体装置を得ることができた。
【００５８】
本実施の形態の製造方法を図２５〜２８によって説明する。
図２５のように、キャパシタ下部電極９１４を形成するために、まずチタン薄膜１３９と白金薄膜１４０の積層したものをスパッタリング法によって形成した。膜厚はチタン層１３９について１０ｎｍから５０ｎｍが適当であり、白金層１４０については５０ｎｍから２００ｎｍが適当である。
次に図２６のように、下部電極のパターニング後、酸素中での６００℃から９００℃の加熱処理により、下部電極表面に１００ｎｍ程度の凹凸を形成した。
次に図２７のように、キャパシタ誘電体１１５としてＢａＴｉＯ３膜を反応性スパッタリング法により形成した。更に、キャパシタ上部電極１１６として白金膜をスパッタリングによって形成した。
更に図２８のように、従来例と同様に、第二の層間絶縁膜、第一のアルミ配線層、保護膜及び第二のアルミ配線層の形成と加工を順次行なった。
【００５９】
以上のような製造方法により、ＤＲＡＭを作製することで、従来に比べてキャパシタンスを増加を図ることができた。そのキャパシタンスの変化量は、６００℃から９００℃の粗面化処理の熱処理温度の範囲で、温度につれて１０％から３０％に増加した。これは、下部電極の凹凸の熱処理温度による増加に対応する結果である。
粗面化後の下部電極についてはオージェ電子分光による評価から白金とチタンがほぼ均一に混ざって一つの層となっていることがわかった。また、Ｘ線回折からチタンは酸化チタンの形で膜中に存在することがわかった。
これらのことから、加熱処理に伴う凹凸の出現は、チタンと白金の相互拡散とチタンの酸化に由来するものであると考えられる。リーク電流等については、従来例との間で顕著な違いは認められなかった。
【００６０】
本実施の形態においては、このように下部電極を熱処理により粗面化するという簡単な工程の追加により、キャパシタの実効面積の増加を図ることができ、その結果、良好なキャパシタ特性を有する半導体装置を得ることができた。
【００６１】
実施の形態１６．
図２９に本発明の第１６の実施の形態を、図２９〜図３３に本発明にかかるＤＲＡＭの製造工程の部分断面図を示す。
【００６２】
本実施の形態では、キャパシタ下部電極として、表面が粗面化した多結晶シリコン、窒化チタン及び白金を順次形成したものを用いた。キャパシタ誘電体としては、ＢａＴｉＯ３膜を反応性スパッタリング法により形成したものを用いた。キャパシタ上部電極は、スパッタリングによって形成した白金膜である。
以上のように、キャパシタを構成することで、従来例に比べてキャパシタの実効面積を増加することができ、キャパシタンスの増加を図ることができた。
本実施の形態においては、下部電極を粗面化し、キャパシタの実効面積の増加を図ることにより、良好なキャパシタ特性を有する半導体装置を得ることができた。
【００６３】
本実施の形態の製造方法を図３０〜３３によって説明する。
図３０のように、まず、膜厚１００ｎｍから３００ｎｍの燐ドープ多結晶シリコン膜１４１をＣＶＤ法により形成した。このとき、燐ドープ多結晶シリコン膜１４１を５８０℃程度の基板温度で形成することで、表面に３０ｎｍ程度の凹凸を生じるようにした。次に多結晶シリコン膜１４１上に更に膜厚２０ｎｍから１００ｎｍの窒化チタン１４２と膜厚３０ｎｍから２００ｎｍの白金膜１４３をスパッタリング法によって順次形成し、表面を粗面化した下部電極１０１４とした。
次に図３１のように下部電極１０１４のパターニング後、図３２に示すようにキャパシタ誘電体１１５としてＢａＴｉＯ３膜を反応性スパッタリング法により形成した。更に、キャパシタ上部電極１１６として白金膜をスパッタリングによって形成した。
次に図３３のように、従来例と同様に、第二の層間絶縁膜、第一のアルミ配線層、保護膜及び第二のアルミ配線層の形成と加工を順次行なった。
【００６４】
以上のような製造方法でＤＲＡＭを作製することにより、従来例に比べてキャパシタンスを増加させることができた。そのキャパシタンスの変化量は、６００℃から９００℃の粗面化処理の熱処理温度の範囲で、温度につれて２０％程度増加した。リーク電流等は、従来例との間で顕著な違いは認められなかった。
【００６５】
本実施の形態においては、下部電極を粗面化した多結晶シリコンを含む構造とすることにより、簡単な工程の追加によりキャパシタの実効面積の増加を図ることができ、その結果、良好なキャパシタ特性を有する半導体装置を得ることができた。
【００６６】
実施の形態１７．
図３４に本発明の第１７の実施の形態を、図３５〜図４１に本発明にかかるＤＲＡＭの製造工程の部分断面図を示す。
【００６７】
図３４中、半導体基板１０１、フィールド酸化膜１０２、トランスファーゲート１０３ａ、１０３ｂ、ソース／ドレイン領域１０６ａ、１０６ｃ、チャネル領域１０６ａ、１０６ｂ、ゲート絶縁膜１０５、ゲート電極１０４ｂ、１０４ｄ、酸化膜１０７、埋め込みビット線１０８、絶縁膜１０９は従来例による構成と同じである。
本ＤＲＡＭでは、この酸化膜１０７、絶縁膜１０９の両方を覆うように、第一の層間絶縁膜１１０が形成されている。この層間絶縁膜１１０には不純物領域１０６ｂ上に位置する部分にコンタクトホール１１０ａが形成されている。コンタクトホール１１０ａは半導体基板１０１と電気的に接触する部分１１０ａａとその上に構成されているより面積の広い部分１１０ａｂからなる。
コンタクトホール１１０ａａ内には多結晶シリコンからなるプラグ１１１が形成されている。コンタクトホール１１０ａｂ上にはプラグ１１１からのシリコンの拡散を防ぐバリアメタル１３４とバリアメタル１３４内を覆うように形成されている白金１３５からキャパシタ下部電極１１４が形成されている。
第１の層間絶縁膜１１０およびキャパシタ下部電極１１４を覆うようにキャパシタ誘電体膜１１５が形成されている。このキャパシタ誘電体膜１１５の材質としてはＳｒＴｉＯ３、ＢａＴｉＯ３などの高誘電率材料を挙げることができる。キャパシタ誘電体膜１１５を覆うようにキャパシタ上部電極１１６が形成されている。このキャパシタ上部電極１１６の材質としては白金などを挙げることができる。
キャパシタ上部電極１１６を覆うように酸化膜などからなる第２の層間絶縁膜１１７が形成されている。この第２の層間絶縁膜１１７上には、所定の間隔をあけて第１のアルミニウム配線層１１８が形成されている。第１のアルミニウム配線層１１８を覆うように保護膜１１９が形成されている。この保護膜１１９の上に第２のアルミニウム配線層１２０が形成されている。
【００６８】
本実施の形態の製造方法を図３５〜図４１に示す。
図３５中、Ｐ型半導体基板１０１、フィールド酸化膜１０２、トランスファーゲート１０３ａ、１０３ｂ、ソース／ドレイン領域１０６ａ、１０６ｃ、チャネル領域１２１、ゲート絶縁膜１０５、ゲート電極１０４ｂ、１０４ｄ、酸化膜１０７、埋め込みビット線１０８、絶縁膜１０９、第一の層間絶縁膜１１０、プラグ１１１は従来と同じ構成である。
【００６９】
次に図３６のように、第一の層間絶縁膜１１０上に所定形状にパターニングされたレジストパターン１２２を形成し、このレジストパターン１２２をマスクとして第一の層間絶縁膜１１０およびプラグ１１１をエッチングする。これにより、図３７に示すようなキャパシタ下部電極埋め込み用溝１１０ａｃが形成される。この開口部の深さはこの上部に形成されるキャパシタ下部電極の種類にもよるが、通常０．０５〜０．３μｍ程度である。
【００７０】
次に図３８のように、スパッタ法などを用いて、このキャパシタ下部電極埋め込み用溝１１０ａｂ内及び層間絶縁膜１１０上にチタン層１３４を形成する。このチタンの膜厚は好ましくは、約３０〜１００ｎｍ程度である。
さらにチタン層の上部にスパッタ法などを用いて、このチタン層を覆うように白金層１３５を形成する。この白金層の膜厚は好ましくは、約２００〜５００ｎｍ程度である。
【００７１】
次に図３９のように、ＲＩＥ（Reactive Ion Etching）法やＣＭＰ（Chemical Mechanical Polishing）法を用いて、チタン層１３４と白金層１３５にエッチバック処理を施す。このとき、層間絶縁膜１１０にオーバーエッチ処理を施し、層間絶縁膜１１０表面にチタン層１３４の残渣が残らないようにする。
【００７２】
次に図４０のように、第１の層間絶縁膜１１０およびチタン層１３４及び白金層１３５からなるキャパシタ下部電極１１４を覆うようにして、５００℃〜７００℃の温度でスパッタ法などを用いてＳｒＴｉＯ３、ＢａＴｉＯ３などの高誘電率材料からなるキャパシタ誘電体膜１１５を形成する。このキャパシタ誘電体膜の膜厚は、好ましくは、５０〜２００ｎｍである。この場合、キャパシタ下部電極金属と第１の層間絶縁膜からなる下地表面の段差は小さいため、キャパシタ誘電体膜の成膜方法としては段差被覆性の低い成膜方法を用いることも可能であり、従来例と比較して段差被覆性そのものが向上することは言うまでもない。
【００７３】
次に図４１のように、キャパシタ誘電体膜１１５を覆うようにキャパシタ上部電極１１６が形成する。このキャパシタ上部電極１１６の材質としては白金などを挙げることができる。形成方法はキャパシタ下部電極１１４の場合と同様である。キャパシタ上部電極１１６の形成後は、従来と同様の方法で第２の層間絶縁膜１１７、第１アルミニウム配線１１８、保護膜１１９および第２のアルミニウム配線層２０を形成する（図４２）。これにより、図３５に示す本実施の形態のＤＲＡＭを形成することができる。
【００７４】
実施の形態１８．
図４２に本発明の第１８の実施の形態を、図４３〜図４５に本発明にかかるＤＲＡＭの製造工程の部分断面図を示す。
【００７５】
図４２中、半導体基板１０１、フィールド酸化膜１０２、トランスファーゲート１０３ａ、１０３ｂ、ソース／ドレイン領域１０６ａ、１０６ｃ、チャネル領域１２１、ゲート絶縁膜１０５、ゲート電極１０４ｂ、１０４ｄ、酸化膜１０７、埋め込みビット線１０８、絶縁膜１０９、プラグ１１１は従来例による構成と同じである。
【００７６】
図４２において、本発明ではキャパシタ下部電極１１４の間を埋めるように、第一の層間絶縁膜１１０と同材質の層間絶縁膜１１０ｃが形成されている。さらに、上記の層間絶縁膜１１０ｃとキャパシタ下部電極１１４を覆うように、キャパシタ誘電体膜１１５が形成されている。キャパシタ誘電体膜１１５を覆うように、キャパシタ上部電極１１６が形成されている。このキャパシタ上部電極１１６の材質としては白金などを挙げることができる。キャパシタ上部電極１１６を覆うように酸化膜などからなる第２の層間絶縁膜１１７が形成されている。この第２の層間絶縁膜１１７上には、所定の間隔をあけて第１のアルミニウム配線層１１８が形成されている。第１のアルミニウム配線層１１８を覆うように保護膜１１９が形成されている。この保護膜１１９の上に第２のアルミニウム配線層１２０が形成されている。
【００７７】
図４３〜図４５に上記実施の形態のＤＲＡＭの製造方法を示す。
まず図４３のように、従来例と同様の方法で、Ｐ型半導体基板１０１、フィールド酸化膜１０２、トランスファーゲート１０３ａ、１０３ｂ、ソース／ドレイン領域１０６ａ、１０６ｃ、チャネル領域１２１、ゲート絶縁膜１０５、ゲート電極１０４ａ、１０４ｂ、１０４ｄ、酸化膜１０７、埋め込みビット線１０８、絶縁膜１０９、第一の層間絶縁膜１１０、プラグ１１１、キャパシタ下部電極１１４をそれぞれ形成する。
【００７８】
次に図４４のように、選択ＣＶＤ法あるいはスピンコート法などにより第一の層間絶縁膜１１０上の表面のみに絶縁膜１１０ｃを形成する。この絶縁膜１１０ｃの膜厚はキャパシタ下部電極層１１４の種類にもよるが、通常約３０ｎｍ〜２００ｎｍ程度である。
【００７９】
次に、図４５のように、絶縁膜１１０ｃおよびキャパシタ下部電極１１４を覆うようにして、５００℃〜７００℃の温度でスパッタ法などを用いてＳｒＴｉＯ３、ＢａＴｉＯ３などの高誘電率材料からなるキャパシタ誘電体膜１１５を形成する。このキャパシタ誘電体膜の膜厚は、好ましくは、５０〜２００ｎｍである。
この場合、キャパシタ下部電極金属１１４と絶縁膜１１０ｃからなる下地表面の段差は小さいため、キャパシタ誘電体膜の成膜方法としては段差被覆性の低い成膜方法を用いることも可能であり、従来例と比較して段差被覆性そのものが向上することは言うまでもない。
【００８０】
キャパシタ誘電体膜１１５の形成後は、従来と同様の方法でキャパシタ上部電極１１６、第２の層間絶縁膜１１７、第１アルミニウム配線１１８、保護膜１１９および第２のアルミニウム配線層１２０を形成する。それにより、図４２に示されるＤＲＡＭが形成されることになる。
【００８１】
実施の形態１９．
図４６は、本発明の第１９の実施の形態にかかるＤＲＡＭの部分断面図である。
図４６中、Ｐ型半導体基板１０１、フィールド酸化膜１０２、トランスファゲートトランジスタ１０３ａ、１０３ｂ、Ｎ型不純物領域１０６ｃ、１０６ａ、チャネル領域１２１、ゲート絶縁膜１０５、ゲート電極１０４ｂ、トランスファゲートトランジスタ１０３ｂ、酸化膜１０７、埋め込みビット線１０８、絶縁層１０９、第一の層間絶縁膜１１０、コンタクトホール１１０ａ、プラグ１１１等のキャパシタ下部の構造については従来と同様であり、またキャパシタ上部の第二の層間絶縁膜１１７、第一のアルミ配線層１１８、保護膜１１９、アルミニウム配線層１２０等も従来と同様である。
【００８２】
本ＤＲＡＭにおいては、第一の層間絶縁膜１１０としてＳｉＯ２を、キャパシタ下部電極１１４として白金を、またキャパシタ誘電体膜として、ＢａＴｉＯ３を用いた。ＢａＴｉＯ３の膜厚は、反応性スパッタリング法により２００ｎｍ程度に形成した。
キャパシタ誘電体膜の堆積においては、下地層がＳｉＯ２か白金かでその上に形成される誘電体膜の誘電率が大きく異なる堆積条件例えば基板温度６００℃で誘電体膜を形成した（図４７）。
この結果、キャパシタ下部電極１１４上には結晶性の良好で誘電率の高いキャパシタ誘電体膜１４８ａが、層間絶縁膜１１０上には結晶性の乏しく誘電率の低いキャパシタ誘電体膜１４８ｂが形成される。キャパシタ誘電体膜１４８ａ、１４８ｂの上部には白金からなるキャパシタ上部電極１１６をスパッタ法により形成し、その後は従来例と同様に層間絶縁膜以降の工程を行った。
【００８３】
実施の形態２０．
図４８に本発明の第２０の実施の形態を、図４９〜図５２に本発明にかかるＤＲＡＭの製造工程の部分断面図を示す。
【００８４】
図４８は、本実施の形態にかかるＤＲＡＭの部分断面図である。
第４８図中、従来と同様にＰ型半導体基板１０１の主表面における素子分離領域にはフィールド酸化膜１０２が、素子形成領域には、トランスファゲートトランジスタ１０３が形成されている。
トランスファゲートトランジスタ１０３は、そのチャネル領域１２１上にゲート絶縁膜１０５を介して形成されたゲート電極１０４を有している。更に、ゲート電極１０４ｂ、１０４ｃ、１０４ｄを覆う絶縁膜２０７として、通常用いられる酸化シリコン膜１０７に代えてＳｒＴｉＯ３膜が堆積されている。
これより上部の埋め込みビット線１０８、絶縁層１０９、第一の層間絶縁膜１１０、コンタクトホール１１０ａ、プラグ１１１、キャパシタ下部電極１１４、キャパシタ誘電体膜１１５、キャパシタ上部電極１１６、第二の層間絶縁膜１１７、第一のアルミ配線層１１８、保護膜１１９、第二のアルミニウム配線層１２０等は従来と同様に構成されている。
【００８５】
図４９〜図５２に本実施の形態の製造方法を示す。
まず図４９のように、従来例と同様に、半導体基板１０１の主表面上の素子分離領域に、ＬＯＣＯＳ法を用いてフィールド酸化膜１０２を形成する。次に、熱酸化法などを用いて、ゲート絶縁膜１０５を形成する。このゲート絶縁膜１０５上およびフィールド酸化膜１０２上に、選択的にゲート電極（ワード線）１０４ａ、１０４ｂ、１０４ｄを形成する。
このゲート電極１０４ａ、１０４ｂ、１０４ｄをマスクとして用いて、半導体基板１０１の主表面に不純物を注入することによって、不純物領域１０６ｃ、１０６ａ、１０６ｂをそれぞれ形成する。
さらに、ゲート電極１０４ａ、１０４ｂ、１０４ｄを覆うように、ＣＶＤ等のカバレジに優れた方法でＳｒＴｉＯ３膜が絶縁膜２０７として堆積される。この絶縁層２０７は、この工程ではパターニングしないで、後のコンタクトホール開口時のエッチングストッパーとして用いる。
【００８６】
次に図５０のように、多結晶シリコンを半導体基板１０１全面上に形成した後所定形状にパターニングすることによって、不純物領域１０６ａに電気的に接続される埋め込みビット線１０８を形成する。この埋め込みビット線１０８を覆うように絶縁層１０９を形成する。その後、ＣＶＤ法等を用いて、第一の層間絶縁膜１１０を形成する。そして、この第一の層間絶縁膜１１０に平坦化処理を施し、第一の層間絶縁膜１１０の上面を平坦化する。
【００８７】
次に図５１のように、第一の層間絶縁膜１１０上に形成したレジストパターンをマスクとして用いて、第一の層間絶縁膜１１０に異方性エッチング処理を施して、コンタクトホール１１０ａを形成する。この時、ＳｒＴｉＯ３からなる絶縁層２０７は、かかるシリコン酸化膜等のＲＩＥに対しては選択性が高いため、殆どエッチングされず、コンタクトホール１１０ａの底には絶縁層２０７が残余し、コンタクトホール形成時のエッチングダメージからコンタクト部底部の半導体表面を保護する役目をする。
レジストパターンを除去した後、王水等によりコンタクト底部に残余するＳｒＴｉＯ３からなる絶縁層２０７を基板の不純物領域及びシリコン酸化膜からなる層間絶縁膜などに対して極めて高い選択比で除去する。このような工程により、コンタクトホール１１０ａが形成される。
【００８８】
コンタクトホール１１０ａ形成後は、従来例と同様の工程でＤＲＡＭを作製する。即ち、図５２のように、ＣＶＤ法等を用いて、コンタクトホール１１０ａを埋め込みかつ第一の層間絶縁膜１１０を覆うように、多結晶シリコン層を形成し、かかる多結晶シリコン層をエッチバックすることにより、コンタクトホール１１０ａ内にプラグ１１１を形成する。
更に、スパッタリング法などを用いて、プラグ１１１および第一の層間絶縁膜１１０上に、白金層１１４を形成する。この白金層１１４を所定形状にエッチング加工を施しキャパシタ下部電極１１４とする。次にスパッタリング法やＣＶＤ法等を用いて、キャパシタ下部電極１１４を覆うように高誘電率材料からなるキャパシタ誘電体膜１１５を形成する。このキャパシタ誘電体膜１１５の材質としては、Ｐｂ（Ｚｎ，Ｔｉ）Ｏ３やＳｒＴｉＯ３等が用いられる。次にキャパシタ誘電体膜１１５を覆うようにして、白金層１１６を形成する。この白金層１１６を所定形状に加工することによって、キャパシタ上部電極１１６が形成される。ＣＶＤ法等を用いて、キャパシタ上部電極１１６を覆うように第二の層間絶縁膜１１７を形成する。この第二の層間絶縁膜１１７上に、所定間隔をあけて、第一のアルミ配線層１１８を形成する。そして、この第一のアルミ配線層１１８を覆うように、ＣＶＤ法等を用いて、シリコン酸化膜等からなる保護膜１１９を形成する。この保護膜１１９上に、第二のアルミ配線層１２０を形成する。以上の工程を経て、図４８に示した構造を有するＤＲＡＭが形成される。
【００８９】
実施の形態２１．
図５３に本発明の第２１の実施の形態を、図５４〜図５７に本発明にかかるＤＲＡＭの製造工程の部分断面図を示す。
【００９０】
図５３は本実施の形態にかかるＤＲＡＭの断面図である。図５３に示すように、従来例と同様に、Ｐ型半導体基板１０１の主表面における素子分離領域にはフィールド酸化膜１０２が、素子形成領域には、トランスファゲートトランジスタ１０３が形成されている。
トランスファゲートトランジスタ１０３ａ，１０３ｂは、そのチャネル領域１２１上にゲート絶縁膜２０５を介して形成されたゲート電極１０４ａ、１０４ｂを有している。ゲート絶縁膜２０５として酸化シリコン膜とＳｒＴｉＯ３膜の積層構造が用いられている。
ゲート電極１０４ａ、１０４ｂを覆うように酸化シリコン膜１０７が堆積されている。これより上部の埋め込みビット線１０８、絶縁層１０９、第一の層間絶縁膜１１０、コンタクトホール１１０ａ、プラグ１１１、キャパシタ下部電極１１４、キャパシタ誘電体膜１１５、キャパシタ上部電極１１６、第二の層間絶縁膜１１７、第一のアルミ配線層１１８、保護膜１１９、第二のアルミニウム配線層１２０等は従来と同様に構成されている。
【００９１】
本実施の形態の製造方法を図５４〜５７に示す。
図５４のように、従来例と同様に、半導体基板１０１の主表面上の素子分離領域に、ＬＯＣＯＳ法を用いてフィールド酸化膜１０２を形成する。次に、ＳｒＴｉＯ３膜を１００ｎｍ程度スパッタリング法などによって形成しゲート絶縁膜２０５とする。このゲート絶縁層２０５は、この工程ではパターニングしないで、実施の形態２０同様、後のコンタクトホール開口時のエッチングストッパーとして用いる。
このゲート絶縁膜２０５上およびフィールド酸化膜１０２上に、選択的にゲート電極（ワード線）１０４ａ、１０４ｂ、１０４ｄを形成する。このゲート電極１０４ａ、１０４ｂ、１０４ｄをマスクとして用いて、半導体基板１０１の主表面に不純物を注入することによって、不純物領域１０６ｃ、１０６ａ、１０６ｂをそれぞれ形成する。さらに、ゲート電極１０４ｂ、１０４ｃ、１０４ｄを覆うように、絶縁膜１０７が堆積される。
【００９２】
次に図５５のように、多結晶シリコンを半導体基板１０１全面上に形成した後所定形状にパターニングすることにより、不純物領域１０６ａに電気的に接続される埋め込みビット線１０８を形成する。この埋め込みビット線１０８を覆うように絶縁層１０９を形成する。その後、ＣＶＤ法等を用いて、第一の層間絶縁膜１１０を形成する。そして、この第一の層間絶縁膜１１０に平坦化処理を施すことによって、第一の層間絶縁膜１１０上面を平坦化する。
【００９３】
図５６のように、第一の層間絶縁膜１１０上に形成したレジストマスクを用いて、第一の層間絶縁膜１１０に異方性エッチング処理を施す。
この時、ＳｒＴｉＯ３からなる絶縁層２０５は、かかるシリコン酸化膜等のＲＩＥに対しては選択性が高いため、殆どエッチングされず、コンタクトホールの底には絶縁層２０５が残余し、コンタクトホール形成時のエッチングダメージからコンタクト部底部の半導体表面を保護する役目をする。
その後、王水等によりコンタクト底部のＳｒＴｉＯ３からなるゲート絶縁層２０５を基板の不純物領域及びシリコン酸化膜からなる層間絶縁膜などに対して極めて高い選択比で除去する。このような工程により、コンタクトホール１１０ａが形成される。
【００９４】
コンタクトホール形成後は従来例と同様の工程でＤＲＡＭを作製する。
即ち、図５７のようにＣＶＤ法等を用いて、コンタクトホール１１０ａを埋め込みかつ第一の層間絶縁膜１１０を覆うように、多結晶シリコン層を形成する。この多結晶シリコン層をエッチバックすることによって、コンタクトホール１１０ａ内にプラグ１１１を形成する。スパッタリング法などを用いて、プラグ１１１および第一の層間絶縁膜１１０上に、白金層１１４を形成する。この白金層１１４を所定形状にエッチング加工を施しキャパシタ下部電極１１４とする。スパッタリング法やＣＶＤ法等を用いて、キャパシタ下部電極１１４を覆うように高誘電率材料からなるキャパシタ誘電体膜１１５を形成する。このキャパシタ誘電体膜１１５の材質としては、Ｐｂ（Ｚｎ，Ｔｉ）Ｏ３やＳｒＴｉＯ３等が用いられる。
キャパシタ誘電体膜１１５を覆うようにして、白金層を形成し、この白金層を所定形状に加工することによって、キャパシタ上部電極１１６が形成される。
さらにＣＶＤ法等を用いて、キャパシタ上部電極１１６を覆うように第二の層間絶縁膜１１７を形成する。この第二の層間絶縁膜１１７上に、所定間隔をあけて、第一のアルミ配線層１１８を形成する。
そして、この第一のアルミ配線層１１８を覆うように、ＣＶＤ法等を用いて、シリコン酸化膜等からなる保護膜１１９を形成する。この保護膜１１９上に、第二のアルミ配線層１２０を形成する。
以上の工程を経て、図５３に示した構造を有するＤＲＡＭが形成される。
【００９５】
実施の形態２２．
本実施の形態の、下部電極、誘電体膜および上部電極からなる薄膜キャパシタを有する半導体装置の製造法を説明するが、以下では、本発明の特徴である薄膜キャパシタに関する部分だけ説明する。
図５８から図６０は、本発明の第２２の実施の形態の薄膜キャパシタの製造における工程を順次示す。半導体装置において、薄膜キャパシタは、下部電極２００２、高誘電率材料からなる誘電体膜２００４、および、上部電極２００５からなる。
【００９６】
半導体装置の製造における薄膜キャパシタの製造方法を説明すると、図５８に示すように、ます、Ｎ型シリコン基板２００１にホウ素を拡散して、Ｐ型領域２００２を設け、次に、表面を絶縁膜２００３で覆う。絶縁膜２００３の厚さは、好ましくは５０〜５００ｎｍであり、本実施の形態では１００ｎｍである。次に、絶縁膜２００３にキャパシタ用の開口部２００７と電極用の開口部２００８とを設ける。開口部２００７の寸法は、好ましくは１０〜１００μｍ平方であり、本実施の形態では、１０μｍ平方である。次に、表面に誘電体膜２００４を堆積する。図５８は、この段階での断面を示す。誘電体膜２００４の厚さは、好ましくは３０〜３００ｎｍであり、本実施の形態では１００ｎｍである。誘電体膜２００４は誘電率の高い材料であるＢａＴｉＯ３等からなる。
【００９７】
さらに、図５９に示すように、誘電体膜２００４に波長が０.３〜１.５ｎｍのＸ線を照射して、誘電体膜２００４内に欠陥を生成させた。ここでは、電気特性に本実施の形態の処理が与える影響を知るために、Ｘ線照射量を０，１０，１００，１０００ｍＪ／ｃｍ２と変化させた。
【００９８】
次に、図６０に示すように、誘電体膜２００４と開口部２００８の上にそれぞれＰｔ電極２００５、２００６を設けた。電極２００５、２００６の厚さは、好ましくは５０〜５００ｎｍであり、本実施の形態では１００ｎｍである。Ｐｔ電極２００５を上部電極とし、Ｐ型領域２００２を下部電極とし、Ｐｔ電極２００６を下部電極引き出し配線としている。これにより、下部電極２００２、誘電体膜２００４および上部電極２００５からなる従来と同様の構造を有する薄膜キャパシタを形成した。
Ｐｔ電極２００５、２００６を形成した後で、アニールを行った。アニール温度と雰囲気の電気特性への影響を調べるために、アニール温度を２００℃から７００℃の範囲で変え、Ｏ２、Ｎ２、Ｈ２及びＡｒのそれぞれの雰囲気下で３０分のアニールを施した。このようにして作成した試料について、誘電率やリーク特性を調べた。
【００９９】
図６１は、アニール前の薄膜キャパシタの誘電率のＸ線照射量依存性を示し、図６２は、Ｏ２雰囲気下で、４００℃でアニールした後の薄膜キャパシタの誘電率のＸ線照射量依存性を示す。Ｘ線の照射量が増すにつれて薄膜キャパシタのアニール前の誘電率は、単調に減少する。しかし、アニール後は、逆に、Ｘ線の照射量が増すにつれて誘電率はわずかながら増加する傾向を示す。
【０１００】
図６３は、アニール前の薄膜キャパシタのリーク特性のＸ線照射量依存性を示し、図６４は、Ｏ２雰囲気下で、４００℃でアニールした後の薄膜キャパシタのリーク特性のＸ線照射量依存性を示す。Ｘ線の照射量は、０，１０，１００，１０００ｍＪ／ｃｍ２と増加した。リーク電流密度は、電圧を増加するにつれ、始めに立ち上がったあとで飽和するが、さらに電圧を増加すると、急に立ち上がる。この立ち上がり電位に着目すると、Ｘ線照射量が増すにつれて、薄膜キャパシタのアニール前のリーク電流の立ち上がり電位は単調に低下する。これと対照的に、アニール後は、Ｘ線照射量が増すにつれて、リーク電流の立ち上がり電位は逆に増加する傾向を示す。いいかえれば、Ｘ線照射量が増すにつれ、リーク電流が減少する。これらの誘電率とリーク特性の変化は、膜中の欠陥の多寡を反映していると考えられる。以上のデータより、結果的に本来膜特性には影響を与えないような低温のアニールで特性改善を図れることがわかる。また、照射線量１０ｍＪ／ｃｍ２未満では特性改善の効果が小さく、実際の効果を得るためには少なくとも１０ｍＪ／ｃｍ２以上の照射量が必要である。
【０１０１】
図６５では、Ｘ線を１００ｍＪ／ｃｍ２照射した薄膜キャパシタの異なる雰囲気（Ａｒ、Ｎ２、Ｈ２、Ｏ２）下でのアニールによるリーク電流密度値（３Ｖ印加時）の変化をアニール温度（２００〜７００℃）をパラメータとして示した。Ｏ２とＨ２の雰囲気では、アニール温度３００℃から７００℃の範囲で、アニール温度の増加につれてリーク電流密度値の低減が認められる。一方、Ｎ２及びＡｒの雰囲気では、アニール温度３００℃から４５０℃の範囲で、アニール温度の増加につれてリーク電流値の低減が認められるものの、それ以上の温度では逆にリーク電流が増加する。これらのことから、Ｘ線照射後のアニールには、Ｏ２やＨ２を含む雰囲気下でのアニールが有効で、また、そのアニール温度は３００℃以上であることが望ましいことがわかる。リーク特性がアニール雰囲気に影響されるのは、酸素や水素などの原子が誘電体膜中に拡散し、誘電体膜の欠陥を補償する働きのためであると考えられる。
【０１０２】
以上に説明したように、Ｘ線照射とその後のアニールによりリーク電流が減少できた。この効果は、次のように考えられる。Ｘ線を照射することによってＢａＴｉＯ３等から構成される高誘電率を有する誘電体膜２００４に意図的に準安定な欠陥を導入し、その後の酸素雰囲気のアニールによって本来誘電体膜２００４が有していた欠陥と準安定な欠陥を対で消滅させるようにしたので、従来の単純なアニールによる欠陥修復などに比べ効率的に膜中欠陥量を低減できるようになった。さらに説明すると、誘電体膜中の欠陥には、金属イオンと酸素イオンの対欠損であるショットキー欠陥、及び、格子位置でのイオン欠損と格子間位置の余分のイオンの存在からなるフレンケル欠陥等が知られている。適当なエネルギをこれらの欠陥に与え欠陥を移動させることで、欠陥の対消滅が期待できる。しかし、欠陥の移動には大きな活性化エネルギが必要であるため、通常はこの処理には高温が必要とされる。本実施の形態では、Ｘ線照射により準安定な欠陥対を意図的に形成する。次に、比較的低温のアニールにより、これらの準安定な欠陥対を本来動きにくくそれ自体では消滅しない欠陥付近に導き対消滅によって除去を図ることができたものである。こうして、薄膜キャパシタの誘電体膜中のトラップ準位を比較的低温の処理温度で飛躍的に改善し、これによりリーク特性を改善する。
【０１０３】
なお、本実施の形態では、波長が０.３〜１.５ｎｍ程度のＸ線を照射するが、前記の準安定な欠陥対の生成は、他の高エネルギ線、例えば他の波長のＸ線、或いは、γ線、紫外線、又は、陽電子線の照射を用いてもよい。
また、本実施の形態では、Ｐｔ電極２００７、２００８の形成の前に、誘電体膜２００４にＸ線を照射してアニールした。しかし、本発明の主旨は誘電体膜２００４に高エネルギ線を照射して準安定な欠陥対を意図的に形成し、アニールによってそれらを本来膜中に存在した欠陥と共に対消滅させることにあるのであり、Ｘ線の照射やアニールを誘電体膜２００４形成後の各工程のいずれの間に入れても構わない。
さらに、誘電体膜２００４やＰｔ電極２００５、２００６等の加工のためのレジストパターン形成時の露光を、Ｘ線を用いて行うことで、誘電体膜２００４に対するＸ線の照射を兼ねてもよい。
【０１０４】
本実施の形態では、誘電体膜としてＢａＴｉＯ３、下部電極としてシリコン基板のＰ型領域、上部電極としてＰｔ電極をそれぞれ用いたが、これらの各材料を他の材料に置き換えても、本発明の効果を得ることができる。たとえば、誘電体膜としてＳｒＴｉＯ３、ＰｂＴｉＯ３またはそれらの固溶体を用いてもよい。また、下部電極や上部電極としてＳｉ、Ｐｔ、ＴｉＮ、ＩｒＯ２またはＲｕＯ２等を用いてもよい。
【０１０５】
本実施の形態においては、誘電体膜に高エネルギ線が照射され、高エネルギ線の照射後にアニールを施すようにしたので、半導体装置における薄膜キャパシタの特性を改善し安定化できるようになった。好ましくは、誘電体膜に照射する高エネルギ線を照射量１０ｍＪ／ｃｍ２以上のＸ線とする、あるいは、アニールを酸素、水素のいずれか１種以上を主たる要素として含む雰囲気下で、３００℃以上の温度で行うようにする。これにより、上述の効果をより高めることができた。
【０１０６】
実施の形態２３．
図６６は、本発明の第２３の実施の形態の薄膜キャパシタを有する半導体装置の構造を示す。Ｎ型シリコン基板２００１にホウ素を拡散して、Ｐ型領域２００２を設け、その表面を絶縁膜２００３で覆う。さらに、絶縁膜２００３に開口部２００７、２００８を設け、次に、開口部２００８の上に誘電体膜２００４を堆積する。さらに、誘電体膜２００４と開口部２００７の上にそれぞれＰｔ電極２００５、２００６を設け、Ｐｔ電極２００５を上部電極、Ｐ型領域２００２を下部電極とし、Ｐｔ電極２００６を下部電極引き出し配線としている。ここまでは、第２２の実施の形態における図６０の薄膜キャパシタの構造とほぼ同様であり、下部電極２００２、絶縁膜２００３、誘電体膜２００４、上部電極２００５および開口部２００８の寸法は、第２２の実施の形態と同じである。次に、Ｐｔ電極２００５、２００６の上部には、第１の層間膜２００９、Ｘ線吸収体薄膜２０１０及び第２の層間膜２０１１を順次形成する。第１層間膜２００９の膜厚は、好ましくは２００〜５００ｎｍであり、本実施の形態では３００ｎｍである。Ｘ線吸収体薄膜２０１０の膜厚は、後で説明する。また、Ｘ線吸収体薄膜２０１０は、Ｘ線を吸収して誘電体膜２００４を保護するため、誘電体膜２００４の上方に、誘電体膜２００４の全体を覆うように設けられる。第２層間膜２０１１の膜厚は、好ましくは２００〜５００ｎｍであり、本実施の形態では３００ｎｍである。さらに、電極配線のために第１層間膜２００９、第２層間膜２０１１を貫通するホール２０１２が加工形成され、第２の層間膜２０１１の上部に形成された２つのＡｌ配線２０１３が、それぞれ上部電極２００５及び下部電極引き出し配線２００６とホール２０１２を介して電気的に接続される。Ａｌ配線２０１３の膜厚は、好ましくは３００ｎｍ〜１μｍであり、本実施の形態では５００ｎｍである。Ａｌ配線２０１３は、他の薄膜キャパシタや同一基板上に形成されるトランジスタなどと接続することで、薄膜キャパシタを半導体素子中の１素子として機能させるようになっている。
【０１０７】
本薄膜キャパシタ構造を形成するための各薄膜の加工は、Ｘ線露光によるレジストパターンを用いて行った。露光に用いたＸ線は０.５ｎｍを中心波長とするシンクロトロン放射光であり、少なくとも３０ｍＪ／ｃｍ２程度以上の照射量が１回当たりの露光に必要であった。
Ｘ線吸収体薄膜２０１０の形成の前に、Ｘ線露光後に誘電体膜２００４中に生じた欠陥を修復するために４００℃のアニールを施している。
【０１０８】
Ｘ線吸収体薄膜２０１０としては、タンタル、オスミウム、イリジウム、白金、タングステン、ニッケル、銅、モリブデンまたは銀のいずれかをスパッタ法によって形成したものを用いた。Ｘ線吸収体薄膜２０１０の膜厚は、薄膜を通るＸ線の減衰のため、Ｘ線吸収体薄膜２０１０を構成する物質の吸収係数と膜厚との積が１以上であるようにする。さらに具体的に説明すると、タンタル、オスミウム、イリジウムまたは白金の照射に用いたＸ線の波長に対する吸光係数は４〜５×１０−５ｎｍ−１であり、これらの膜がＸ線吸収体として機能するためには膜厚が２００ｎｍ以上であることが望ましく、一方、加工上の困難を避けるために６００ｎｍ以下であることが望ましい。本実施の形態では２５０ｎｍとした。タングステン、ニッケル及び銅については、吸光係数は２〜３×１０−３ｎｍ−１であり、同様の理由で２５０ｎｍ以上、６００ｎｍ以下の膜厚が望ましく、本実施の形態では３００ｎｍとした。モリブデン及び銀については、吸光係数は１〜２×１０−３ｎｍ−１であり、同様の理由で５００ｎｍ以上、６００ｎｍ以下の膜厚が望ましく、本実施の形態では５００ｎｍとした。このように、薄膜キャパシタを形成した結果、Ａｌ配線２０１３の露光後を含めＸ線吸収体薄膜の形成以降についてはアニールを施していないが、Ｘ線露光に起因するリーク特性の劣化は認められなかった。
【０１０９】
実施の形態２４．
図６７は、本発明の第２４の実施の形態の薄膜キャパシタの構造を示す。Ｎ型シリコン基板２００１にホウ素を拡散して、Ｐ型領域２００２を設け、次に、その表面を絶縁膜２００３で覆う。さらに、絶縁膜２００３に開口部２００７、２００８を設け、開口部２００８に誘電体膜２００４を堆積する。次に、誘電体膜２００４と開口部２００７の上にそれぞれＰｔ電極２００５、２００６を設け、Ｐｔ電極２００５を上部電極とし、Ｐ型領域２００２を下部電極とし、Ｐｔ電極２００６を下部電極引き出し配線とする。ここまでは、第２２の実施の形態における図６０の薄膜キャパシタの構造とほぼ同様である。Ｐｔ電極２００５、２００６の上部には、第１の層間膜２００９とＸ線吸収体酸化物薄膜２０１４及び第２の層間膜２０１１が順次形成される。Ｘ線吸収体酸化物薄膜２０１４は、タンタル、オスミウム、イリジウム、タングステン、ニッケル、銅またはモリブデンのいずれかをスパッタ法によって形成したものを酸素雰囲気中で高温で酸化することで形成した。さらに、第１の層間膜２００９、Ｘ線吸収体酸化物薄膜２０１４及び第２の層間膜２０１１が設けられる。ここで、Ｘ線吸収体酸化物薄膜２０１４は、Ｘ線を吸収して誘電体膜２００４を保護するため、誘電体膜２００４の上方に、誘電体膜２００４の全体を覆うように設けられる。次に、第１の層間膜２００９及び第２の層間膜２０１１を貫通する２つのホール２０１２が加工形成され、２つのＡｌ配線が、第２の層間膜２０１１の上部に形成される。２つのＡｌ配線２０１３は、それぞれ、上部電極２００５及び下部電極引き出し配線２００６とホール２０１２を介して電気的に接続されている。Ａｌ配線２０１３は他の薄膜キャパシタや同一基板上に形成されるトランジスタなどと接続することで薄膜キャパシタを半導体素子中の１素子として機能するようになっている。下部電極２００２、絶縁膜２００３、誘電体膜２００４、上部電極２００５、開口部２００８、第１層間膜２００９、第２層間膜２０１１およびＡｌ配線２０１３の寸法は、第２２の実施の形態および第２３の実施の形態と同じである。また、Ｘ線吸収体酸化物薄膜２０１４の膜厚は、後で説明する。
【０１１０】
本薄膜キャパシタ構造を形成するための各薄膜の加工は、Ｘ線露光によるレジストパターンを用いて行った。露光に用いたＸ線は０.５ｎｍを中心波長とするシンクロトロン放射光であり、少なくとも３０ｍＪ／ｃｍ２程度以上の照射量が１回当たりの露光に必要であった。
Ｘ線吸収体酸化物薄膜２０１４の形成の以前については、Ｘ線露光後に誘電体膜２００４中に生じた欠陥を修復するために４００℃のアニールを施している。
【０１１１】
Ｘ線吸収体酸化物薄膜２０１４の膜厚は、薄膜を通るＸ線を減衰するため、Ｘ線吸収体酸化物薄膜２０１４を構成する物質の吸収係数と膜厚との積が１以上であるようにする。Ｘ線吸収体酸化物薄膜２０１４にタンタル、オスミウム及びイリジウムの酸化物を用いた場合は、酸化処理前の金属薄膜の膜厚が２００ｎｍ以上、６００ｎｍ以下であることが望ましく、本実施の形態では２５０ｎｍとした。タングステン、ニッケル及び銅の酸化物を用いた場合は、酸化処理前の金属薄膜の膜厚が２５０ｎｍ以上、６００ｎｍ以下であることが望ましく、本実施の形態では３００ｎｍとした。モリブデンの酸化物を用いた場合は、酸化処理前の金属薄膜の膜厚が５００ｎｍ以上、６００ｎｍ以下の膜厚が望ましく、本実施の形態では５００ｎｍとした。このように、薄膜キャパシタを形成した結果、Ａｌ配線２０１３の露光後を含めＸ線吸収体酸化物薄膜２０１４の形成以降についてはアニールを施していないが、Ｘ線露光に起因するリーク特性の劣化は認められなかった。
【０１１２】
実施の形態２３及び実施の形態２４の効果は次のとおりである。誘電体膜２００４中の欠陥生成、特にＡｌ配線２０１３の露光時等に発生する、高温アニールによって低減を図ることが出来ない欠陥の生成を抑制するために、誘電体膜２００４の上方にＸ線吸収体薄膜２０１０やＸ線吸収体酸化物薄膜２０１４を設け、誘電体膜２００４中に入射するＸ線量を低減させるようにしたので、Ｘ線露光による誘電体膜２００４中の欠陥生成を抑制でき、安定な特性を有する薄膜キャパシタを形成できた。
本実施の形態では、誘電体膜としてＢａＴｉＯ３、下部電極としてシリコン基板のＰ型領域、上部電極としてＰｔ電極をそれぞれ用いたが、これらの各材料を他の材料に置き換えても、本発明の効果を得ることができる。たとえば、誘電体膜としてＳｒＴｉＯ３、ＰｂＴｉＯ３またはそれらの固溶体を用いてもよく、下部電極や上部電極としてＳｉ、Ｐｔ、ＴｉＮ、ＩｒＯ２またはＲｕＯ２等を用いてもよい。
【０１１３】
実施の形態２５．
図６８は、本発明の第２５の実施の形態の薄膜キャパシタの構造を示す。図６８を参照して、Ｎ型シリコン基板２００１にホウ素を拡散して、Ｐ型領域２００２を設け、表面を絶縁膜２００３で覆う。さらに、絶縁膜２００３に開口部２００８を設け、誘電体膜２００４を堆積し、電極２００５’、２００６’を設け、電極２００５’を上部電極、Ｐ型領域２００２を下部電極とし、電極２００６’を下部電極引き出し配線としている。なお、図示しないが、さらに、図６６に示す薄膜キャパシタと同様に、さらに、層間膜２００９および２つのＡｌ配線２０１３が設けられるが、説明を省略する。また、下部電極２００２、絶縁膜２００３、誘電体膜２００４、上部電極２００５’、開口部２００８、層間膜２００９およびＡｌ配線２０１３の寸法は、第２２の実施の形態および第２３の実施の形態と同様である。
【０１１４】
本薄膜キャパシタ構造を形成するための各薄膜の加工は、Ｘ線露光によるレジストパターンを用いて行った。露光に用いたＸ線は０.５nmを中心波長とするシンクロトロン放射光であり、少なくとも３０ｍＪ／ｃｍ２程度以上の照射量が１回当たりの露光に必要であった。
電極２００５’、２００６’としては、露光に用いたＸ線の波長に対する吸光係数の大きいイリジウム、タンタル及び白金を用いた。電極２００５’、２００６’の膜厚は、Ｘ線を効率的に吸収しかつ加工上の障害とならないように設定する必要がある。望ましい膜厚は、２００ｎｍ以上、６００ｎｍ以下であり、本実施の形態では２５０ｎｍとした。このように、薄膜キャパシタを形成した結果、Ｘ線露光に起因する特性の劣化は認められなかった。
【０１１５】
実施の形態２５の効果は次の通りである。Ｘ線露光による誘電体膜２００４中の欠陥生成を抑制するために、電極２００５’、２００６’としてＸ線の波長に対する吸光係数の大きいイリジウム、タンタルまたは白金を用い、その膜厚を２００ｎｍ以上、６００ｎｍ以下とし、誘電体膜２００４中に入射するＸ線量を低減させるようにしたので、Ｘ線露光による誘電体膜２００４中の欠陥生成を抑制でき、安定な特性を有する薄膜キャパシタを形成できた。
【０１１６】
本実施の形態では、誘電体膜としてＢａＴｉＯ３、下部電極としてシリコン基板のＰ型領域、上部電極としてＰｔ電極をそれぞれ用いたが、これらの各材料を他の材料に置き換えても、本発明の効果を得ることができる。たとえば、誘電体膜としてＳｒＴｉＯ３、ＰｂＴｉＯ３またはそれらの固溶体を用いてもよく、下部電極や上部電極としてＳｉ、Ｐｔ、ＴｉＮ、ＩｒＯ２またはＲｕＯ２等を用いてもよい。
【０１１７】
【発明の効果】
以上の説明で明らかなように、本発明の薄膜キャパシタを有する第１の半導体装置によれば、薄膜キャパシタが、半導体基板上に形成された下部電極と、該下部電極上に形成された高誘電率材料からなる誘電体膜と、該誘電体膜上に形成された上部電極と、該キャパシタ上部電極の上に形成された層間膜とからなり、更に、Ｘ線吸収体薄膜が、該層間膜の上方に形成された構造であるので、かかるＸ線吸収体薄膜を形成することにより、キャパシタ形成後の誘電体膜へのＸ線の照射を防止し、かかるＸ線照射に起因する欠陥の発生を抑制することが可能となり、誘電体膜内のリーク電流の増加によるキャパシタ性能の低下を防止することが可能となる。
【０１１８】
また、本発明の薄膜キャパシタを有する第２の半導体装置によれば、該薄膜キャパシタが、半導体基板上に形成された下部電極と、該下部電極上に形成された高誘電率材料からなる誘電体膜と、該誘電体膜上に形成された上部電極からなり、更に、Ｘ線吸収体薄膜が、該上部電極の上方に形成され、該Ｘ線吸収体薄膜を構成する物質の吸光係数とＸ線吸収体薄膜の膜厚との積が１以上であるので、有効にＸ線吸収体薄膜を透過するＸ線を減衰させることができる。そのため、誘電体膜へのＸ線量を低減でき、Ｘ線照射に起因する欠陥の発生を抑制することが可能となり、誘電体膜内のリーク電流の増加によるキャパシタ性能の低下を防止することが可能となる。
【０１１９】
またキャパシタ下部電極または上部電極の少なくとも一方の誘電体膜と接する面と反対側の面に、金属の酸化物あるいは窒化物からなる保護膜を形成することにより、水分のキャパシタ誘電体膜への拡散を抑制することができ、良好なキャパシタ特性を有する半導体装置を得ることができる。
【０１２０】
またキャパシタ下部電極または上部電極の少なくとも一方と誘電体膜との間に、金属酸化物あるいは金属窒化物からなる拡散防止膜を形成することにより、誘電体中への金属材料の拡散を防止でき、良好なキャパシタ特性を得ることができる。  特に拡散防止膜は、膜厚が２０ｎｍ以下であること、２０以上の比誘電率を有する絶縁物であることが好ましい。
【０１２１】
また本発明によれば、キャパシタ下部電極または上部電極の少なくとも一方が白金電極である半導体装置において、キャパシタ誘電体膜をペロブスカイト構造を有する２以上の金属酸化物の固溶体で構成することにより、電極を２以上の金属元素の合金で構成することにより、またキャパシタ下部電極上に形成されたキャパシタ誘電体膜が、第一及び第二のキャパシタ誘電体膜からなり該第一のキャパシタ誘電体膜の格子定数がキャパシタ下部電極と第二のキャパシタ誘電体膜の中間の格子定数を有するようにすることにより、電極と誘電体膜間の格子不整合を防止し、低誘電率膜の形成によるキャパシタ特性の劣化を防止できるとともに、半導体装置のソフトエラー率の低減が可能となる。
【０１２２】
更に本発明によれば、キャパシタ下部電極の表面を粗面化することにより、キャパシタの実効面積を増加させ、キャパシタ特性の向上を図ることができる。
【０１２３】
かかるキャパシタ下部電極表面の粗面化には、該キャパシタ下部電極表面をエッチングすることにより粗面化する方法、加熱処理することにより粗面化する方法、またはキャパシタ下部電極の表面を粗面化した多結晶シリコン膜上に形成して粗面化する方法が有効である。
【０１２４】
更に、本発明によれば上記のように、従来層間絶縁膜の上部表面に形成されていたセルキャパシタの下部電極を層間絶縁膜の中に埋め込むことにより、セルキャパシタを低誘電率の層間絶縁膜で分離し、セル間の寄生容量を低減し、安定した読み出し動作を有する半導体装置を作製できる。
【０１２５】
上記キャパシタ構造は、層間絶縁膜の表面に設けた下部電極埋め込み用溝内にキャパシタ下部電極材料を設け、該キャパシタ下部電極材料を表面部分から厚みを減じる処置を施し上記溝内だけにキャパシタ電極材料を残余させキャパシタ下部電極を形成し、更にその上にキャパシタ誘電体膜及びキャパシタ上部電極を順次形成する方法により提供することができる。
【０１２６】
また層間絶縁膜上に設けられた複数のキャパシタ下部電極の電極側面間に絶縁膜を形成し、セルキャパシタ間を分離することにより、セル間の寄生容量を低減でき、安定した読み出し動作を有する半導体装置を得ることができる。
【０１２７】
かかるキャパシタ構造は、キャパシタ下部電極を覆うように絶縁膜を形成した後に該絶縁膜の厚みを減じる処置を施すことによりキャパシタ下部電極の上部表面を露出させ、その上にキャパシタ誘電体膜及びキャパシタ上部電極を順次形成する方法により提供することができる。
【０１２８】
上記絶縁膜の厚みを減じる処置においては、下部電極上に保護膜を形成した後、該保護膜によりキャパシタ下部電極表面を保護しながら絶縁膜の厚みを減じる処置を施すことにより、電極表面のエッチングダメージにより発生する寄生容量の低減を図ることができる。
【０１２９】
また上記キャパシタ構造は、キャパシタ下部電極以外の箇所に選択的に絶縁膜を形成する方法によっても提供することができる。
【０１３０】
またキャパシタ下部電極およびキャパシタ下部電極の電極側面間に位置する絶縁膜の上部にキャパシタ誘電体膜を形成した構造において絶縁膜上とキャパシタ下部電極上とで誘電率が異なる条件で該誘電体膜を形成することにより、キャパシタを低誘電率の層間絶縁膜で分離し、セル間の寄生容量を低減し、安定した読み出し動作を有する半導体装置を作製することができる。
【図面の簡単な説明】
【図１】  本発明に基づく第１の実施の形態によるＤＲＡＭの部分断面図である。
【図２】  本発明に基づく第２の実施の形態によるＤＲＡＭの部分断面図である。
【図３】  本発明に基づく第３の実施の形態によるＤＲＡＭの部分断面図である。
【図４】  本発明に基づく第４の実施の形態によるＤＲＡＭの部分断面図である。
【図５】  本発明に基づく第５の実施の形態によるＤＲＡＭの部分断面図である。
【図６】  本発明に基づく第６の実施の形態によるＤＲＡＭの部分断面図である。
【図７】  本発明に基づく第７の実施の形態によるＤＲＡＭの部分断面図である。
【図８】  本発明に基づく第８の実施の形態によるＤＲＡＭの部分断面図である。
【図９】  本発明に基づく第９の実施の形態によるＤＲＡＭの部分断面図である。
【図１０】  本発明に基づく第９の実施の形態における誘電体のグレインの大きさとリーク電流の大きさの相関を示す図である。
【図１１】  本発明に基づく第１０の実施の形態によるＤＲＡＭの部分断面図である。
【図１２】  本発明に基づく第１１の実施の形態によるＤＲＡＭの部分断面図である。
【図１３】  本発明に基づく第１１の実施の形態における固溶体（ＢａＴｉＯ３）Ｘ（ＳｒＴｉＯ３）１−Ｘのモル比Ｘに対する格子定数の変化を示す図である。
【図１４】  本発明に基づく第１１の実施の形態における固溶体（ＢａＴｉＯ３）Ｘ（ＳｒＴｉＯ３）１−Ｘのモル比Ｘに対する誘電率の変化を示す図である。
【図１５】  本発明に基づく第１２の実施の形態によるＤＲＡＭの部分断面図である。
【図１６】  本発明に基づく第１２の実施の形態におけるＲｅ添加によるＰｔの格子定数の変化を示す図である。
【図１７】  本発明に基づく第１２の実施の形態におけるＰｔ−Ｒｅ電極上のＳｒＴｉＯ３膜の誘電率に対するＲｅ添加の影響を示す図である。
【図１８】  本発明に基づく第１３の実施の形態によるＤＲＡＭの部分断面図である。
【図１９】  本発明に基づく第１４の実施の形態によるＤＲＡＭの部分断面図である。
【図２０】  本発明に基づく第１４の実施の形態によるＤＲＡＭの製造工程の第１工程の部分断面図である。
【図２１】  本発明に基づく第１４の実施の形態によるＤＲＡＭの製造工程の第２工程の部分断面図である。
【図２２】  本発明に基づく第１４の実施の形態によるＤＲＡＭの製造工程の第３工程の部分断面図である。
【図２３】  本発明に基づく第１４の実施の形態によるＤＲＡＭの製造工程の第４工程の部分断面図である。
【図２４】  本発明に基づく第１５の実施の形態によるＤＲＡＭの部分断面図である。
【図２５】  本発明に基づく第１５の実施の形態によるＤＲＡＭの製造工程の第１工程の部分断面図である。
【図２６】  本発明に基づく第１５の実施の形態によるＤＲＡＭの製造工程の第２工程の部分断面図である。
【図２７】  本発明に基づく第１５の実施の形態によるＤＲＡＭの製造工程の第３工程の部分断面図である。
【図２８】  本発明に基づく第１５の実施の形態によるＤＲＡＭの製造工程の第４工程の部分断面図である。
【図２９】  本発明に基づく第１６の実施の形態によるＤＲＡＭの部分断面図である。
【図３０】  本発明に基づく第１６の実施の形態によるＤＲＡＭの製造工程の第１工程の部分断面図である。
【図３１】  本発明に基づく第１６の実施の形態によるＤＲＡＭの製造工程の第２工程の部分断面図である。
【図３２】  本発明に基づく第１６の実施の形態によるＤＲＡＭの製造工程の第３工程の部分断面図である。
【図３３】  本発明に基づく第１６の実施の形態によるＤＲＡＭの製造工程の第４工程の部分断面図である。
【図３４】  本発明に基づく第１７の実施の形態によるＤＲＡＭの部分断面図である。
【図３５】  本発明に基づく第１７の実施の形態によるＤＲＡＭの製造工程の第１工程の部分断面図である。
【図３６】  本発明に基づく第１７の実施の形態によるＤＲＡＭの製造工程の第２工程の部分断面図である。
【図３７】  本発明に基づく第１７の実施の形態によるＤＲＡＭの製造工程の第３工程の部分断面図である。
【図３８】  本発明に基づく第１７の実施の形態によるＤＲＡＭの製造工程の第４工程の部分断面図である。
【図３９】  本発明に基づく第１７の実施の形態によるＤＲＡＭの製造工程の第５工程の部分断面図である。
【図４０】  本発明に基づく第１７の実施の形態によるＤＲＡＭの製造工程の第６工程の部分断面図である。
【図４１】  本発明に基づく第１７の実施の形態によるＤＲＡＭの製造工程の第７工程の部分断面図である。
この発明に基づく第１７の実施の形態におけるＤＲＡＭを示す部分断面図である。
【図４２】  本発明に基づく第１８の実施の形態によるＤＲＡＭの部分断面図である。
【図４３】  本発明に基づく第１８の実施の形態によるＤＲＡＭの製造工程の第１工程の部分断面図である。
【図４４】  本発明に基づく第１８の実施の形態によるＤＲＡＭの製造工程の第２工程の部分断面図である。
【図４５】  本発明に基づく第１８の実施の形態によるＤＲＡＭの製造工程の第３工程の部分断面図である。
【図４６】  本発明に基づく第１９の実施の形態によるＤＲＡＭの部分断面図である。
【図４７】  本発明に基づく第１９の実施の形態におけるＢａＴｉＯ３の誘電率の下地層と基板温度に対する依存性を示す図である。
【図４８】  本発明に基づく第２０の実施の形態によるＤＲＡＭの部分断面図である。
【図４９】  本発明に基づく第２０の実施の形態によるＤＲＡＭの製造工程の第１工程の部分断面図である。
【図５０】  本発明に基づく第２０の実施の形態によるＤＲＡＭの製造工程の第２工程の部分断面図である。
【図５１】  本発明に基づく第２０の実施の形態によるＤＲＡＭの製造工程の第３工程の部分断面図である。
【図５２】  本発明に基づく第２０の実施の形態によるＤＲＡＭの製造工程の第４工程の部分断面図である。
【図５３】  本発明に基づく第２１の実施の形態によるＤＲＡＭの部分断面図である。
【図５４】  本発明に基づく第２１の実施の形態によるＤＲＡＭの製造工程の第１工程の部分断面図である。
【図５５】  本発明に基づく第２１の実施の形態によるＤＲＡＭの製造工程の第２工程の部分断面図である。
【図５６】  本発明に基づく第２１の実施の形態によるＤＲＡＭの製造工程の第３工程の部分断面図である。
【図５７】  本発明に基づく第２１の実施の形態によるＤＲＡＭの製造工程の第４工程の部分断面図である。
【図５８】  本発明に基づく第２２の実施の形態による薄膜キャパシタの製造方法の第１工程を示す部分断面図である。
【図５９】  本発明に基づく第２２の実施の形態による薄膜キャパシタの製造方法の第２工程を示す部分断面図である。
【図６０】  本発明の第２２の実施の形態による薄膜キャパシタの製造方法の第３工程を示す部分断面図である。
【図６１】  本発明の第２２の実施の形態による薄膜キャパシタのアニール前の誘電率のＸ線照射量依存性を示すグラフである。
【図６２】  本発明の第２２の実施の形態による薄膜キャパシタのＯ２雰囲気下で４００℃でアニールした後の誘電率のＸ線照射量依存性を示すグラフである。
【図６３】  本発明の第２２の実施の形態による薄膜キャパシタのアニール前のリーク特性のＸ線照射量依存性を示すグラフである。
【図６４】  本発明の第２２の実施の形態による薄膜キャパシタのＯ２雰囲気下で４００℃でアニールした後のリーク特性のＸ線照射量依存性を示すグラフである。
【図６５】  本発明の第２２の実施の形態による薄膜キャパシタの種々の雰囲気下でのアニール後のリーク電流値のアニール温度を示すグラフである。
【図６６】  本発明の第２３の実施の形態による薄膜キャパシタの部分断面図である。
【図６７】  本発明の第２４の実施の形態による薄膜キャパシタの部分断面図である。
【図６８】  本発明の第２５の実施の形態による薄膜キャパシタの部分断面図である。
【図６９】  従来のＤＲＡＭ構造の部分断面図である。
【図７０】  従来のキャパシタ電極の下部のプラグ上にシリコンバリア層を有するＤＲＡＭの部分断面図である。
【符号の説明】
１０１  半導体基板、１０２  フィールド酸化膜、１０３ａ，１０３ｂ  トランスファーゲートトランジスタ、１０４ａ、１０４ｂ  ゲート電極、１０５  ゲート絶縁膜、１０６ｂ、１０６ｃ  不純物領域、１０７  酸化膜、１０８  埋め込みビット線、１０９  絶縁層、１１０  第一の層間絶縁膜、１１０ａ  コンタクトホール、１１１  プラグ、１１７  第二の層間絶縁膜、１１８  第一のアルミ配線層、１１９  保護膜、１２０  アルミニウム配線層、１２１  チャネル領域、２１４  ハフニウムとタンタルを含むキャパシタ下部電極、２１６  ハフニウムとタンタルを含むキャパシタ上部電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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