(57)【特許請求の範囲】
【請求項１】
複数種の位相変調信号を復調するマルチ位相変調信号復調装置であって、
Ｉ相及びＱ相の各相毎に、互いに独立したシンボル同期を行う２つのダウンコンバータおよびシンボルエラー抽出部を含み、これら２つのダウンコンバータおよびシンボルエラー抽出部のうちの一方のみを用いてＢＰＳＫ受信を行い、これら２つのダウンコンバータおよびシンボルエラー抽出部の両方を同一シンボルレートで用いてＱＰＳＫ受信を行うことを特徴とするマルチ位相変調信号復調装置。
【請求項２】
複数種の位相変調信号を復調するマルチ位相変調信号復調装置であって、
Ｉ相及びＱ相の各相毎に、互いに独立したシンボル同期を行う２つのダウンコンバータおよびシンボルエラー抽出部を含み、
前記シンボルエラー抽出部はシンボルクロックよりも位相が進んでいるか遅れているかを判定するクロック信号発生部および累積加算器と、この判定結果について振幅値を検出する振幅検出手段とを有するＰＳＫ復調部を含むことを特徴とするマルチ位相変調信号復調装置。
【請求項３】
前記振幅検出手段は、Ｉ相信号及びＱ相信号について２乗の和の平方根を算出するピタゴラス変換を行うことを特徴とする請求項２記載のマルチ位相変調信号復調装置。
【請求項４】
前記シンボルレートを２倍にして前記Ｉ相信号及びＱ相信号を受信するＳＱＰＳＫ復調部を更に含むことを特徴とする請求項２又は３記載のマルチ位相変調信号復調装置。
【請求項５】
前記ＳＱＰＳＫ復調部によって２倍のシンボルレートで受信したデータについてその１／２のレート区間及びその反転レート区間においてそれぞれ加算する手段を更に含み、この加算結果に基づいてＳＱＰＳＫデータを再生するようにしたことを特徴とする請求項２〜４のいずれかに記載のマルチ位相変調信号復調装置。
【請求項６】
複数種の位相変調信号を復調するマルチ位相変調信号復調装置であって、
シンボルエラーを抽出するシンボルエラー抽出部を、Ｉ相信号及びＱ相信号について互いに独立に設け、これら抽出されるシンボルエラーに基づいてＵＱＰＳＫデータを生成するようにしたことを特徴とするマルチ位相変調信号復調装置。
【請求項７】
ＵＱＰＳＫ時の搬送波捕捉を行う前に、前記シンボルエラー抽出部によるシンボルエラー抽出を行うことを特徴とする請求項６記載のマルチ位相変調信号復調装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はマルチ位相変調信号復調装置に関し、特に人工衛星に搭載されるマルチ位相変調信号復調装置に関する。
【０００２】
【従来の技術】
人工衛星のテレメトリ及びコマンド系の変復調においては、現在使用されている変調方式のほとんどを位相変調方式（ＰＭ、ＢＰＳＫ、ＱＰＳＫ、ＵＱＰＳＫ、ＳＱＰＳＫ）により実現している。一般に位相変調には、５種類の変調方式、すなわちＰＭ（phase modulation）、ＢＰＳＫ（binary phase shift keying ）、ＱＰＳＫ（quadrature phase shift keying ）、ＳＱＰＳＫ（staggered quadrature phase shift keying ）、ＵＱＰＳＫ（unbalanced quadrature phase shift keying）があることが知られている。
【０００３】
これらの位相変調を実現するためには、通常別々の装置が必要である。特開平５−３４７７３６号公報には、ＦＭ波とＱＰＳＫ波とが混在する場合に、それらを自動的に判定して受信する技術が開示されている。
【０００４】
ところで、特開平６−２９１７９２号公報には、ＳＱＰＳＫと同一の変調形式である、ＯＱＰＳＫ（ｏｆｆｓｅｔ  ｑｕａｄｒａｔｕｒｅ  ｐｈａｓｅ  ｓｈｉｆｔ  ｋｅｙｉｎｇ）を復調する装置が開示されている。この従来装置では、入力信号について直交検波後、Ａ／Ｄ変換を行い、Ｉ相及びＱ相の各シンボルエラーを抽出し、ＯＱＰＳＫの特性を利用して、変調信号のゼロクロスポイントを判定する。そして、最適なエラーが抽出されたものを選択するように構成されている。
【０００５】
【発明が解決しようとする課題】
しかし、上述した公報に記載されている技術は、ＳＱＰＳＫ、ＵＱＰＳＫを全て復調することはできない。これらの計５種の位相変調波（ＰＭ、ＢＰＳＫ、ＱＰＳＫ、ＳＱＰＳＫ、ＵＱＰＳＫ）を１つの装置ですべて復調するために、独立した装置を用意することも考えられる。
【０００６】
しかしながら、その場合、装置の規模が大きくなる。装置の規模が大きい場合、装置の小型化が要求される人工衛星に採用することができないという欠点がある。よって、ＰＭ変調及びＰＳＫ変調（ＢＰＳＫ、ＱＰＳＫ、ＳＱＰＳＫ、ＵＱＰＳＫ）された位相変調信号を、装置規模の小さい、単一の装置で復調できる構成の実現が望まれている。
【０００７】
本発明は上述した従来技術の欠点を解決するためになされたものであり、その目的はＰＭ変調波及び計４種のＰＳＫ変調波（ＢＰＳＫ、ＱＰＳＫ、ＳＱＰＳＫ、ＵＱＰＳＫ）を１つの装置によって行い、装置を小型化することのできるマルチ位相変調信号復調装置を提供することである。
【０００８】
【課題を解決するための手段】
本発明によるマルチ位相変調信号復調装置は、複数種の位相変調信号を復調するマルチ位相変調信号復調装置であって、Ｉ相及びＱ相の各相毎に、互いに独立したシンボル同期を行う２つのダウンコンバータおよびシンボルエラー抽出部を含み、これら２つのダウンコンバータおよびシンボルエラー抽出部のうちの一方のみを用いてＢＰＳＫ受信を行い、これら２つのダウンコンバータおよびシンボルエラー抽出部の両方を同一シンボルレートで用いてＱＰＳＫ受信を行うことを特徴とする。
【０００９】
本発明による他のマルチ位相変調信号復調装置は、複数種の位相変調信号を復調するマルチ位相変調信号復調装置であって、Ｉ相及びＱ相の各相毎に、互いに独立したシンボル同期を行う２つのダウンコンバータおよびシンボルエラー抽出部を含み、前記シンボルエラー抽出部はシンボルクロックよりも位相が進んでいるか遅れているかを判定するクロック信号発生部および累積加算器と、この判定結果について振幅値を検出する振幅検出手段とを有するＰＳＫ復調部を含むことを特徴とする。また、前記振幅検出手段は、Ｉ相信号及びＱ相信号について2乗の和の平方根を算出するピタゴラス変換を行うことを特徴とする。さらに、前記シンボルレートを2倍にして前記Ｉ相信号及びＱ相信号を受信するＳＱＰＳＫ復調部を更に含むことを特徴とする。そして、前記ＳＱＰＳＫ復調部によって2倍のシンボルレートで受信したデータについてその１／２のレート区間及びその反転レート区間においてそれぞれ加算する手段を更に含み、この加算結果に基づいてＳＱＰＳＫデータを再生するようにしたことを特徴とする。
【００１０】
本発明による他のマルチ位相変調信号復調装置は、複数種の位相変調信号を復調するマルチ位相変調信号復調装置であって、シンボルエラーを抽出するシンボルエラー抽出部を、Ｉ相信号及びＱ相信号について互いに独立に設け、これら抽出されるシンボルエラーに基づいてＵＱＰＳＫデータを生成するようにしたことを特徴とする。また、ＵＱＰＳＫ時の搬送波捕捉を行う前に、前記シンボルエラー抽出部によるシンボルエラー抽出を行うことを特徴とする。
【００１１】
要するに本装置では、Ｉ相及びＱ相に分離したものを振幅に変換することにより、EARLY-LATE GATE によってシンボルエラーを抽出することができ、搬送波の同期を行わずにシンボル同期をとることができる。また、選択回路等を持たずにＱＰＳＫ変調波を受信できる。
【００１２】
ＳＱＰＳＫにおいては、Ｉ相に対してＱ相のデータが１８０度ずれているのでシンボルレートタイミングによる振幅抽出ができない。よって、受信シンボルレートを見かけ上２倍にすることにより、シンボルエラーを抽出できる。これにより、２倍のシンボルレートでデータ再生を行うためにシンボルレートを変換する回路が必要となるが、従来装置よりも回路構成を簡略化できる。また、エラーを選択する必要がないため、装置の動作スレッショルドレベルについて各ＰＬＬループバンドの理論値に近い値まで、データ再生できる。
【００１３】
【発明の実施の形態】
次に、本発明の実施の一形態について図面を参照して説明する。なお、以下の説明において参照する各図においては、他の図と同等部分には同一符号が付されている。
【００１４】
図１は本発明によるマルチ位相変調信号復調装置の実施の一形態を示すブロック図である。同図において、入力されるＩＦ信号Ｓ１は、Ａ／Ｄコンバータ１０に供給される。Ａ／Ｄコンバータ１０では、発振器１２から出力されるサンプリング周波数信号Ｓ１１０によってアナログ／ディジタル変換（ＡＤ変換）される。そのＡＤ変換後の出力信号Ｓ２は、直交検波器１１に入力される。サンプリング周波数信号Ｓ１１０は、分周器１３にも入力され周波数が１／４になり、この分周された信号が直交検波器１１に入力される。
【００１５】
直交検波器１１においては、出力信号Ｓ２をＩ相信号Ｓ３及びＱ相信号Ｓ４に分離する。この分離されたＩ相信号Ｓ３及びＱ相信号Ｓ４は、Ｉチャンネル（Ｉｃｈ）用のダウンコンバータ（digital down converter；ＤＤＣ）１４及びＱチャンネル（Ｑｃｈ）用のダウンコンバータ（ＤＤＣ）１５に、それぞれ入力される。
【００１６】
次に、搬送波用数値制御発振器（numerical controlled oscilator；ＮＣＯ）１７において生成されるローカル信号Ｓ９がＩｃｈＤＤＣ１４に入力されると、Ｉ相信号Ｓ３及びＱ相信号Ｓ４はダウンコンバートされ、このダウンコンバートされたＩ相信号Ｓ５及びＱ相信号Ｓ６は、シンボルエラー抽出（ERRDET）部１９に入力される。同様に、ローカル信号Ｓ１０がＱｃｈＤＤＣ１５に入力されると、Ｉ相信号Ｓ３及びＱ相信号Ｓ４はダウンコンバートされ、このダウンコンバートされたＩ相信号Ｓ７及びＱ相信号Ｓ８は、シンボルエラー抽出（ERRDET）部２０に入力される。
【００１７】
なお、シンボルレート用数値制御発振器（ＮＣＯ）１６において生成される４倍のシンボルレート信号Ｓ１１はＩｃｈＤＤＣ１４に入力され、同じくＮＣＯ１８において生成される４倍のシンボルレート信号Ｓ１２はＱｃｈＤＤＣ１５に入力される。
【００１８】
ERRDET部１９及び２０においては、EARLY-LATE GATE 方式が採用されている。そして、これらERRDET部１９、２０では、搬送波を検波した出力についてコスタス（ＣＯＳＴＡＳ）処理をすることにより、搬送波エラー信号Ｓ１７、Ｓ２６をそれぞれ抽出する。これらERRDET部１９、２０の内部構成については、後述する。
【００１９】
ディジタル・シグナル・プロセッサ（ＤＳＰ）２９においては、ERRDET部１９、２０にて得られる各エラー情報信号Ｓ２１、Ｓ２２等を元に、ループフィルタ２３、２４及び２５を動作させる。これらループフィルタ２３、２４及び２５は、フィードバック制御により、シンボル同期及び搬送波同期を行う。すなわち、ループフィルタ２３の出力信号Ｓ１３はシンボルレート用数値制御発振器１６に入力され、ループフィルタ２４の出力信号Ｓ１４は搬送波用数値制御発振器１７に入力され、ループフィルタ２５の出力信号Ｓ１５はシンボルレート用数値制御発振器１８に入力され、これらの発振器が制御される。
【００２０】
以上の構成において、ＤＤＣ部１４、１５からERRDET部１９、２０までの各信号は、Ｉチャンネル及びＱチャンネルの２チャンネル分設けられている。これにより、Ｉチャンネル及びＱチャンネルについて、それぞれ独立にシンボル同期を行うことができ、ＵＱＰＳＫ変調方式の信号を復調することができる。
【００２１】
さらに、ERRDET部１９から出力される信号Ｓ１８〜Ｓ２０はＵＱＰＳＫデータセレクタ２１に入力され、Ｉチャンネルのデータ信号Ｓ２８及びクロック信号Ｓ２９が出力される。同様に、ERRDET部２０から出力される信号Ｓ２３〜Ｓ２５はＵＱＰＳＫデータセレクタ２２に入力され、Ｑチャンネルのデータ信号Ｓ３０及びクロック信号Ｓ３１が出力される。
【００２２】
ここで、図１中のＤＤＣ１４、１５の内部構成例について図２を参照して説明する。図２において、ＤＤＣ１４又は１５は、Ｉ相信号Ｓ３及びＱ相信号Ｓ４を入力とするコンプレックスマルチプレクサ３１と、４倍のシンボルレート信号Ｓ１１又はＳ１２のタイミングで累積加算を行う累積加算器３４及び３５と、自動利得制御（ＡＧＣ）用の掛算器３６及び３７と、搬送波用ＮＣＯ１７において生成されるローカル信号Ｓ９及びＳ１０を入力としＳＩＮ波形信号Ｓ４５及びＣＯＳ波形信号Ｓ４６を生成するテーブルとしての機能を有するＲＯＭ３２及び３３とを含んで構成されている。
【００２３】
かかる構成において、マルチプレクサ３１は、入力されるＩ信号Ｓ３及びＱ信号Ｓ４を、搬送波用ＮＣＯ１７から出力される位相情報Ｓ９、Ｓ１０を内部のＲＯＭ３２、３３にて変換したＳＩＮ波形信号Ｓ４５及びＣＯＳ波形信号Ｓ４６で検波する。これにより、入力されるＩ信号Ｓ３及びＱ信号Ｓ４と、搬送波用ＮＣＯ１７にて発生させているローカル信号Ｓ９及びＳ１０との差分の周波数成分信号Ｓ４３、Ｓ４４が抽出される。
【００２４】
次に、シンボルレート用ＮＣＯ１６、１８にて４倍のシンボルレート信号Ｓ１１、Ｓ１２を発生させ、累積加算器３４、３５により、その区間積分を行う。積分後の信号Ｓ４９、Ｓ５０は、掛算器３６、３７に入力される。掛算器３６、３７には、制御信号Ｓ３４又はＳ３５が入力され、自動利得制御が行われる。この自動利得制御後のＩ相信号Ｓ５及びＱ相信号Ｓ６又はＩ相信号Ｓ７及びＱ相信号Ｓ８は、先述したように、シンボルエラー抽出部１９又は２０に入力される。
【００２５】
なお、制御信号Ｓ３４、Ｓ３５は、図１中のＤＳＰ２９内のループフィルタ２７、２８から出力される。ループフィルタ２７、２８は、ERRDET部１９、２０から出力される信号Ｓ３２、Ｓ３３に応じて動作する。
【００２６】
ここで、図１のERRDET部１９、２０の構成について図３を参照して説明する。同図を参照すると、ERRDET部１９、２０は、４倍のシンボルレート信号Ｓ１１又はＳ１２を入力とし累積加算に用いる信号Ｓ９８〜Ｓ１０３を発生させるクロック信号発生部７５〜７７と、信号Ｓ１００〜Ｓ１０２を選択し信号Ｓ２０として送出するセレクタ（ＳＥＬ）６４と、Ｉ相信号Ｓ５及びＱ相信号Ｓ６又はＩ相信号Ｓ７及びＱ相信号Ｓ８を入力とする累積加算器４１〜４６と、これら累積加算器４１〜４６の出力であるＩ相信号Ｓ６３，Ｓ６５，Ｓ６７及びＱ相信号Ｓ６４，Ｓ６６，Ｓ６８について２乗の和の平方根を求めて振幅信号に変換するピタゴラス部４７〜４９とを含んで構成されている。
【００２７】
また、同図においてERRDET部１９、２０は、ピタゴラス部４７及び４８の出力信号Ｓ６９とＳ７２との差を求める減算器５１と、ピタゴラス部４７及び４８の出力信号Ｓ６９とＳ７２との和を求める加算器５２と、この加算出力信号Ｓ７３の１／２の値を求める１／２回路５３と、減算器５１の減算出力信号Ｓ７０を累積加算する累積加算器６５と、１／２回路５３の出力信号Ｓ７４を累積加算する累積加算器６６と、ピタゴラス部４９の出力信号Ｓ７６を累積加算する累積加算器６７とを含んで構成されている。
【００２８】
さらにまた、同図においてERRDET部１９、２０は、累積加算器４５及び４６の出力信号Ｓ６７及びＳ６８についてコスタス処理を行うコスタス処理部５０と、このコスタス処理された信号Ｓ７８を累積加算する累積加算器６８と、累積加算器４５の出力信号Ｓ６７について絶対値を算出する絶対値算出部（ＡＢＳ）７８と、この絶対値をとった信号Ｓ１０４と絶対値をとらない出力信号Ｓ６７とを選択して出力するセレクタ（ＳＥＬ）８０と、セレクタ８０の出力信号Ｓ１０６を累積加算する累積加算器６９と、累積加算器４６の出力信号Ｓ６８について絶対値を算出する絶対値算出部（ＡＢＳ）７９と、この絶対値をとった信号Ｓ１０５と絶対値をとらない出力信号Ｓ６８とを選択して出力するセレクタ（ＳＥＬ）８１と、セレクタ８１の出力信号Ｓ１０７を累積加算する累積加算器７０とを含んで構成されている。
【００２９】
さらに、ERRDET部１９、２０は、累積加算器４５の出力信号Ｓ６７を累積加算する累積加算器５４及び５６と、これら累積加算器５４、５６の出力信号Ｓ８２、Ｓ８５について絶対値をそれぞれ算出する絶対値算出部（ＡＢＳ）５５、５７と、この絶対値をとった信号Ｓ８３、Ｓ８６をそれぞれ累積加算する累積加算器７１、７２と、累積加算器５４、５６の出力信号Ｓ８２及びＳ８５と累積加算前の信号Ｓ６７とを選択して出力するセレクタ（ＳＥＬ）５８とを含んで構成されている。
【００３０】
さらに、ERRDET部１９、２０は、累積加算器４６の出力信号Ｓ６８を累積加算する累積加算器５９及び６１と、これら累積加算器５９、６１の出力信号Ｓ８９、Ｓ９２について絶対値をそれぞれ算出する絶対値算出部（ＡＢＳ）６０、６２と、この絶対値をとった信号Ｓ９０、Ｓ９３をそれぞれ累積加算する累積加算器７３、７４と、累積加算器５９、６１の出力信号Ｓ８９及びＳ９２と累積加算前の信号Ｓ６８とを選択して出力するセレクタ（ＳＥＬ）６３とを含んで構成されている。
【００３１】
なお、累積加算器６５〜７４の出力信号のうち、信号Ｓ１７以外の信号Ｓ２１、Ｓ３２、Ｓ７７、Ｓ８０、Ｓ８４、Ｓ８７、Ｓ９１及びＳ９４は、全て図１中のＤＳＰ２９に入力されて処理されるものとする。
【００３２】
ＳＱＰＳＫ受信時には、０度位相のクロック信号Ｓ１０１を用いた累積加算器５４及び信号Ｓ１０３を用いた累積加算器７１によって得た累積加算結果である信号Ｓ８４と、１８０度位相のクロック信号Ｓ１０２を用いた累積加算器５６及び信号Ｓ１０３を用いた累積加算器７２によって得た累積加算結果である信号Ｓ８７とが出力される。
【００３３】
また、ERRDET部１９においては、Ｉチャンネルよりデータを抽出するので、信号Ｓ８４と信号Ｓ８７との大小を比較し、ピーク値が表れている方が正常なデータとしてセレクタ５８で選択され、信号Ｓ１８として出力される。一方、ERRDET部２０においては、Ｑチャンネルよりデータを抽出するので、信号Ｓ９１と信号Ｓ９４との大小を比較し、ピーク値が表れている方が正常なデータとしてセレクタ６３で選択され、信号Ｓ１９として出力される。
【００３４】
ここで、ＵＱＰＳＫ受信時には、ＩチャンネルとＱチャンネルとのビットレートが異なり、一方が速く他方が遅いことになる。この場合、ERRDET部１９側で固定的に速いレート、ERRDET部２０側で固定的に遅いレートを抽出するものとする。
【００３５】
レートが速い場合には、信号Ｓ８４、Ｓ９１を利用して判定する。この場合、信号Ｓ１００には、速いレートが設定されることになる。累積加算器５４及び５６においては、常に２回加算を行っている。よって、２回の加算結果について絶対値算出部５５及び６０において絶対値をとり、累積加算器７１、７３において累積加算をすることにより、信号Ｓ８４及びＳ９１の累積加算値を得ている。
【００３６】
遅いデータが出力されるチャンネルは２回の加算タイミングよりも周期が長くなるので、累積加算値の出力は大きくなる。したがって、累積加算値の小さい方が速いデータチャンネルであると判定でき、信号Ｓ１６により、セレクタ２１を切り替えて速いデータを信号Ｓ２８として出力する。
【００３７】
一方、レートが遅い場合には、信号Ｓ８０、Ｓ８１を利用して判定する。この場合、信号Ｓ１００には、遅いレートが設定されることになる。絶対値算出部７８及び７９において上記と同様に絶対値をとり、累積加算器６９、７０において累積加算をすることにより、信号Ｓ８０及びＳ８１の累積加算値を得ている。
【００３８】
遅いデータが出力されるチャンネルには信号のパワーが出力され、速いデータが出力されるチャンネルにおいては、データ自身がパワーを相殺して出力レベルが小さくなる。このことにより、パワーの大きい方は、遅いデータであると判定でき、信号Ｓ２７により、セレクタ２２を切り替えて遅いデータを信号Ｓ３０として出力する。
【００３９】
かかる構成において、各エラー抽出用としてのクロック信号発生部７５はシンボルレート用ＮＣＯ１６、１８にて発生させている４倍のシンボルレート信号Ｓ１１、Ｓ１２を４分周して＋９０度進んだ信号（ＥＡＲＬＹ）Ｓ９８、０度の信号（ＯＮＴＩＭＥ）Ｓ１００、−９０度遅れた信号（ＬＡＴＥ）Ｓ９９のシンボルレートを生成する。また、ＳＱＰＳＫ判定用としてクロック信号発生部７６は２分周したＯＴ／２信号Ｓ１０１及びその反転信号のＯＴ／２信号Ｓ１０２を生成する。ＤＳＰ２９の取込みタイミング用としてＤＵＭＰ信号Ｓ１０３を生成する。ＤＤＣより出力されたＩ相信号Ｓ５、Ｓ７及びＱ相信号Ｓ６、Ｓ８を信号Ｓ９８、信号Ｓ９９、信号Ｓ１００により累積加算器４１、４２、４３、４４、４５、４６を用いてシンボルレート区間積分する。
【００４０】
ピタゴラス部４７、４８、４９ではＩ相及びＱ相の信号を振幅信号Ｓ６９、Ｓ７２、Ｓ７６に変換する。ピタゴラス変換された信号Ｓ９８、信号Ｓ１００、信号Ｓ９９の区間積分された信号Ｓ６９、Ｓ７６、Ｓ７２を用いてシンボルエラー信号Ｓ７０、レベル検出Ｓ７４を抽出する。得られたシンボルエラー信号Ｓ７１のデータ成分をＤＳＰ２９の取込みレートまで落とすためにＤＵＭＰ信号Ｓ１０３を用いた累積加算器６５、６６による累積加算をもう１段ずつ行う。
【００４１】
ＳＱＰＳＫを行う場合には、ＮＣＯ１６、１８にて８倍のシンボルレート信号Ｓ１１、Ｓ１２を発生させ２倍のシンボルレートにてシンボルエラー信号Ｓ２１を抽出するために、データの再生用として２倍のシンボルレートをシンボルレートへとレートを落とす累積加算器５４、５６、５９、６１によって１シンボル分のデータパワーを求める。しかし、２倍のシンボルレートをシンボルレートに落とすときには、０゜の信号Ｓ１０１と１８０゜の信号Ｓ１０２の２つのシンボルレートが生成される。どちらが入力データのクロックに相当するかを判定するために、０゜Ｓ１０１と１８０゜Ｓ１０２の２つのシンボルレートにて加算した信号について、さらに絶対値算出部（ＡＢＳ）５５、５７、６０、６２で絶対値を算出し、累積加算器７１、７２、７３、７４にて積分を行う。
【００４２】
ＵＱＰＳＫを行う場合には、Ｉ相とＱ相とのシンボルレートが異なり、ＱＰＳＫ変調と同様にＩ相及びＱ相のデータがひっくり返る。また、データ再生において、各チャンネル共に各チャンネルに対応したシンボルレートにて、データの再生を行うので、どのチャンネルにどのデータが出力されているかを判定する必要がある。
【００４３】
この判定においては、Ｉ相とＱ相とのシンボルレートが異なるので、各シンボルレートの速さを用いてデータの判定を行う。
【００４４】
ＵＱＰＳＫ用の速いシンボルレート側のＩ相及びＱ相の判定用としてＯＴ／２Ｓ１０１にて積分した信号Ｓ８２、Ｓ８９のデータ成分の絶対値信号Ｓ８３、Ｓ９０を算出して累積加算器７１、７３にて積分を行い、速いシンボルレート側の判定を行う。
【００４５】
ＵＱＰＳＫ用の遅いシンボルレート側のＩ相及びＱ相の判定用としてONTIMEＳ１００にて積分した信号Ｓ６７、Ｓ６８のデータ成分の絶対値信号Ｓ１０４、Ｓ１０５をとって累積加算器６９、７０にて積分を行い、遅いシンボルレート側の判定を行う。
【００４６】
コスタス処理は、ＰＳＫ変調された信号からデータ成分を除いて搬送波エラーを抽出するものである。通常コスタス処理部は、ループ制御系と共に使用され、コスタス処理部の前段において、入力変調信号とローカル発振器（ここでは、ＮＣＯ）でダウンコンバートする。ダウンコンバートされ、コスタス処理部５０を通過した信号は、入力搬送波周波数とローカル発振器の発振周波数との差分（エラー量）が抽出される。このエラー量自体をコスタスエラーと呼ぶ。このコスタスエラーを零にするように、フィードバック制御を行うことによって搬送波同期を行うのである。
【００４７】
ＵＱＰＳＫを行う場合、ＩチャンネルとＱチャンネルとのシンボルレートが異なるために遅いチャンネル側にてコスタス処理されたエラー成分については、速いデータ成分がコスタスエラーとして出力されるために、搬送波のエラー成分を抽出できない。
【００４８】
よって、速いチャンネル側にてコスタス処理されたエラー成分をセレクタ２６にて切り替えて制御することによりＵＱＰＳＫ時において搬送波同期を行う。
【００４９】
ＰＭ変調波においては、搬送波に対して所定の変調度にて、データが変調されるのでＰＳＫ変調波のコスタス処理部５０による搬送波同期を行うことはできない。よって、ＯＮＴＩＭＥ信号Ｓ１００にて累積加算処理したＱ相の積算値信号Ｓ６８をＰＭ変調波の搬送波のエラー信号Ｓ８１とし、搬送波同期を行う。
【００５０】
以上得られた各情報を元にＤＳＰ２９にてＤＤＣ１４、１５、ERRDET部１９、２０及びＮＣＯ１６、１７、１８を制御して位相変調されたデータを受信復調を行う。
【００５１】
なお、図１中のＮＣＯ１６、１７、１８は、当業者にとってよく知られており、また本発明とは直接関係しないので、その詳細な構成は省略する。図１中のＤＤＣ１４、１５も、当業者にとってよく知られており、また本発明とは直接関係しないので、その詳細な説明は省略する。
【００５２】
図３のコスタス処理部５０は、ＢＰＳＫ及びＱＰＳＫに対応したコスタス処理部となっている。コスタス処理部は当業者にとってよく知られており、また本発明とは直接関係しないので、その詳細な説明は省略する。
【００５３】
累積加算器４１〜４６において、シンボルエラー抽出に用いているEALRY-LATE GATE 方式は、当業者にとってよく知られており、また本発明とは直接関係しないので、その詳細な説明は省略する。
【００５４】
以下、本実施の形態による復調装置全体の動作について説明する。まず、図３のシンボルエラー抽出の動作について説明する。シンボル同期を行う場合においては、搬送波の同期を行い、所要のデータチャンネルを分離してシンボル同期を行う。通常、ＰＳＫ変調された搬送波同期の帯域制限を行う場合には、コスタス処理を行うためにシンボルレートより広い帯域制限を行わなければならなかった。そのため、設定されている帯域よりもコスタス処理部入力段のｓ／ｎ（雑音に対する信号の割合）を改善することができない。コスタス処理部入力段のｓ／ｎを最も良くする方法は、実際に変調されているシンボルレート区間積分することである。また、Ｉ相及びＱ相に分離後の信号についててシンボル同期を行う場合には、搬送波が同期することが条件となる。
【００５５】
よって、EARLY-LATE GATE 方式による累積加算器４１〜４６を通過したＩ相信号Ｓ６３、Ｓ６５、Ｓ６７及びＱ相信号Ｓ６４、Ｓ６６、Ｓ６８の信号はピタゴラス部４７〜４９に入力される。ピタゴラス部４７〜４９では、ピタゴラス変換が行われ、変換された振幅信号Ｓ６９、Ｓ７２、Ｓ７６が出力される。このように、EARLY-LATE GATE 方式による累積加算器４１〜４６を通過させることで、搬送波同期を行う前にシンボル同期を行うことができる。これにより、コスタス処理部５０への信号Ｓ６７、Ｓ６８を同期のかかったシンボルレートにて積分することができる。
【００５６】
通常、ＱＰＳＫにおいては、シンボルレートにて、搬送波エラー量の抽出を行う。しかし、ＳＱＰＳＫにおいては、Ｉチャンネル側のデータとＱチャンネル側のデータとでは、位相が１８０゜ずれているので、互いのチャンネルが反対側のチャンネルのパワーを相殺するために、レベル検出信号Ｓ７５、搬送波エラー信号Ｓ７９及びシンボルエラー信号Ｓ７１を抽出できない。
【００５７】
ＳＱＰＳＫ時には、ＮＣＯ１６、１８にてシンボルレートの設定を２倍に設定し、各振幅信号Ｓ６９、Ｓ７２、Ｓ７６について２倍のシンボルレートのタイミングにより各エラーの抽出を行い、信号Ｓ７５、Ｓ７９、Ｓ７１を得る。
【００５８】
しかし、シンボルレートにて発生しているデータを２倍のシンボルレートにて積算した値である信号Ｓ６７、Ｓ６８は、１シンボル当たりのパワーが１／２になっているので、シンボルレートのタイミングを抽出し加算する必要がある。
【００５９】
ＳＱＰＳＫ時において、もとに戻す場合のタイミング波形が図４に示されている。同図において、２倍のレートのＯＮＴＩＭＥ信号ＳＳ１でサンプルされたデータ（ＤＡＴＡ）の信号ＳＳ２を、１／２したシンボルレートのＯＮＴＩＭＥ／２信号ＳＳ３及び１／２しかつ反転したシンボルレートのＯＮＴＩＭＥ／２信号ＳＳ５毎に２回加算した加算結果信号ＳＳ４及びＳＳ６を積分する。
【００６０】
以上の方法により、実際のシンボルレートに合っているタイミングの場合は１シンボル分のパワーが積算される。これに対して、間違っている場合には、データの１／０の変化毎に１シンボル分のパワーを損失することになる。よって、ある区間加算することにより、積算後の値にはパワー差を生じることになり、値が大きい方が実際のデータチャンネルであると識別することができる。
【００６１】
ＱＰＳＫ復調においては、コスタス処理部５０を用いるために出力されるデータがＩ相及びＱ相のデータがひっくり返って出力される場合がある。しかし、ＵＱＰＳＫは、Ｉ相及びＱ相において、シンボルレートが異なる。また、受信機側では、ＩチャンネルではＡレート、ＱチャンネルではＢレートにてシンボル抽出を行うため、ＩチャンネルではＡレート、ＱチャンネルではＢレートで変調された成分を出力する必要がある。Ｉチャンネル及びＱチャンネルのシンボルレートは異なるので、どちらかが速くどちらかが遅くなることを用いて判定を行う。
【００６２】
ＵＱＰＳＫ時において、速いチャンネル側のデータを判定する場合のタイミング波形が図５に示されている。同図において、速いデータ（ＩＤＡＴＡ）の信号ＳＳ９が出力されるチャンネル側は、遅いデータ（ＱＤＡＴＡ）の信号ＳＳ１１に対して１／０の変化が多くなることが期待される。そのため、速いシンボルレートにて２ビット毎に加算して絶対値をとり積分すると、１／０のデータの変化分データが損失する。このため、速いチャンネルに速いデータが出力する場合の加算結果信号ＳＳ１０と遅いデータが出力する場合の加算結果信号ＳＳ１２とを比較すると、パワー損失の大きい方が速いデータ側であることを識別できる。
【００６３】
ＵＱＰＳＫ時において、遅いチャンネル側のデータを判定する場合のタイミング波形が図６に示されている。同図において、遅いデータ（ＱＤＡＴＡ）の信号ＳＳ１６が出力されるチャンネル側は、遅いシンボルタイミングにて得られるシンボル当たりのパワーが遅いデータが１シンボル当たりのパワーである加算結果信号ＳＳ１７にて出力される。これに対し、速いデータ（ＩＤＡＴＡ）の信号ＳＳ１４が出力されるとデータ自身でパワーを相殺し加算結果信号ＳＳ１５のレベルが低くなることを利用し、どちらのチャンネルにどっちのデータが出力されているかを判定する。
【００６４】
ＰＭ変調波においては、搬送波に対して所定の変調度にて、データが変調されるのでＰＳＫ変調波のコスタス処理部５０による搬送波同期を行うことはできない。よって、ＵＱＰＳＫの遅いレートの判定用として使用する部分に絶対値をとらない出力信号Ｓ６７、Ｓ６８の信号を出力するようにセレクタ８０、８１を切換える。これにより、ＰＭ変調波のエラー量を抽出し搬送波の同期を行う。
【００６５】
なお、本発明においては図１中のＤＳＰ２９を用いてソフトウェア的に処理さしているが、ハードウェアを用いて同様の処理を行った場合においても同様の効果が得られることは明らかである。
【００６６】
ＵＱＰＳＫ時においては、Ｉチャンネル側にＩデータ、Ｑチャンネル側にＱデータを出力するために、図１に示されているように、セレクタ２６を用いて、コスタスエラーの信号Ｓ１７とＳ２６とを切替えて出力する。また同様に、データ判定を行う２チャンネル分の累積加算器６９、７０、７１、７３を用いる。
【００６７】
しかし、Ｉチャンネル及びＱチャンネルを区別せずに片方を速いチャンネル、もう片方を遅いチャンネルとすることにより、２チャンネル分持たせている回路及びセレクタを削除することもできる。これにより、システム装置全体のより小型化及びコスト削減に貢献することができる。
【００６８】
以上のように本装置においては、シンボルエラー抽出部及びキャリアエラー抽出部を、Ｉチャンネル用及びＱチャンネル用として２系統独立に設け、またＳＱＰＳＫ及びＵＱＰＳＫ時にＩチャンネル及びＱチャンネルを認識するために必要な検出部となる累積加算器６９、７０、７１、７２、７３、７４を用いることを特徴としている。
【００６９】
従って、Ｉチャンネルのみを使用するとＢＰＳＫを、Ｉチャンネル及びＱチャンネルを同一シンボルレートにて使用することによりＱＰＳＫを復調できるのである。また、ＰＳＫの復調部の構成を変更することによりＰＭ復調をも行えるのである。
【００７０】
なお、本発明が上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。
【００７１】
【発明の効果】
以上説明したように本発明は、ＰＳＫ復調部をＩチャンネル及びＱチャンネルの２チャンネル分を独立に制御可能とすることにより５種の位相変調波の受信復調を行うことのできるマルチ位相変調信号復調装置を実現できるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の一形態によるマルチ位相変調信号復調装置の全体構成を示すブロック図である。
【図２】図１中のＤＤＣの内部構成例を示すブロック図である。
【図３】図１中のERRDET部の内部構成例を示すブロック図である。
【図４】ＳＱＰＳＫ時の動作を示すタイミングチャートである。
【図５】ＵＱＰＳＫ時の速いシンボルレート側を示すタイミングチャートである。
【図６】ＵＱＰＳＫ時の遅いシンボルレート側を示すタイミングチャートである。
【符号の説明】
１１  直交検波器
１４，１５  ダウンコンバータ
１６，１７，１８  数値制御発振器
１９，２０  シンボルエラー抽出部
２１，２２  セレクタ
２９  ＤＳＰ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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