(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された半導体素子と、
前記基板上に形成された全ての半導体素子を覆うＳｉＯＮ膜と、
前記ＳｉＯＮ膜上に形成されたＳｉＯ2膜と、
前記ＳｉＯ2膜上に形成された下部電極と、
前記下部電極上に形成され、ＣａあるいはＳｒの少なくとも一方が添加されたＰＺＴあるいはＰＬＺＴからなる強誘電体膜と、
前記強誘電体膜上に形成された上部電極とを有することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
【０００２】
本発明は一般に半導体装置に係り、特に強誘電体キャパシタ、およびかかる強誘電体キャパシタを備えた半導体装置に関する。
【従来の技術】
【０００３】
電源を切っても記憶された情報が保持される不揮発性メモリとして、従来よりＥＰＲＯＭやフラッシュメモリ等の、トンネル絶縁膜およびフローティングゲート電極を備えた半導体記憶装置が広く使われている。特にフラッシュメモリはＤＲＡＭと類似した、一つのメモリセル中に単一のメモリセルトランジスタを備えた簡単な構成を有し、大規模集積回路を構成するのに適している。
【０００４】
一方、フラッシュメモリでは、情報の記憶あるいは消去が、かかるフローティングゲート電極への、トンネル絶縁膜を介したホットエレクトロンの注入によりなされるため、必然的に高い電圧が必要になる。また大きな電界がトンネル絶縁膜に加わるため、トンネル絶縁膜の劣化により、半導体記憶装置の寿命が制限されてしまう。さらに、情報の書込みが前記ホットエレクトロンの注入によりなされるため、書込みに時間がかかる問題点を有している。また、フラッシュメモリではフローティングゲート電極への電荷の注入量を制御することにより多値情報の記憶が可能であるが、一方でこのように多値記憶が可能であるということは、トンネル絶縁膜の膜質の劣化に応じて電荷の注入量を適切に制御しないと、誤動作が生じる可能性があることでもある。
【０００５】
これに対して、強誘電体ランダムアクセスメモリ（以下、ＦｅＲＡＭと略記する）は強誘電体膜をキャパシタ誘電体膜とした強誘電体キャパシタを備えており、情報が前記強誘電体膜中に自発分極の形で記憶される。情報の書き換えあるいは消去は、前記自発分極を反転させることにより行なわれる。かかる自発分極の反転は電圧の印加のみで実現され、電流の注入は伴わないため、ＦｅＲＡＭでは非常に高速の書込みが可能である。また、消費電力も少ない。さらに、強誘電体膜の分極方向は正方向および負方向に限定されるため、フラッシュメモリにおけるようなトンネル絶縁膜の膜質劣化に伴う過消去の問題は生じない。
【０００６】
図１は、従来のＦｅＲＡＭにおけるメモリセルの構成を示す回路図である。
【０００７】
図１を参照するに、メモリセルは１ビットの情報を記憶するのに二つのトランスファゲートトランジスタＴ１ ，Ｔ２ と二つの強誘電体キャパシタＣ１ ，Ｃ２ を使う、いわゆる２Ｔ／２Ｃ型の構成を有し、一方のキャパシタに情報”０”を、他方のキャパシタに情報”１”を記憶させる相補的動作を行なう。
【０００８】
より具体的には、ワード線ＷＬを選択することによりトランスファゲートトランジスタＴ１ ，Ｔ２ がターンオンされ、トランジスタＴ１ に接続されたビット線ＢＩＴから情報”１”あるいは”０”が前記キャパシタＣ１ に、また相補ビット線／ＢＩＴから情報”０”あるいは”１”が、前記キャパシタＣ２ に、それぞれの強誘電体キャパシタ絶縁膜の自発分極の形で書き込まれる。
【０００９】
さらに読み出し時には前記ワード線ＷＬを選択することにより前記トランジスタＴ１ およびＴ２ をターンオンし、前記キャパシタＣ１ ，Ｃ２ の分極の結果前記ビット線ＢＩＴおよび／ＢＩＴに現れる電圧差を、センスアンプＳ／Ａで検出る。
【００１０】
一般に、前記強誘電体キャパシタＣ１ ，Ｃ２ では、前記強誘電体キャパシタ絶縁膜として、組成が（Ｐｂ，Ｚｒ）ＴｉＯ３ で表されるＰＺＴ、あるいは組成が（Ｐｂ，Ｚｒ）（Ｔｉ，Ｌａ）Ｏ３ で表されるＰＬＺＴ等のペロブスカイト型結晶構造を有する強誘電体材料、あるいは組成がＳｒＢｉ２ Ｔａ２ Ｏ９ で表されるＳＢＴ、さらには組成がＳｒＢｉ２ Ｔａ２ Ｏ９ で表されるＳＢＴや、組成がＢｉ２ （Ｔａ，Ｎｂ）２ Ｏ９ で表されるＳＢＴＮ等のＢｉ層状構造化合物が使われる。これらの強誘電体材料は、通常ゾルゲル法あるいはスパッタ法により、前記強誘電体キャパシタの下側電極上にアモルファス相として形成され、その後熱処理により結晶化される。かかる結晶化を行なわなければ、これらの強誘電体材料は所望の自発分極特性を示さない。
【００１１】
このような強誘電体材料の結晶化は、強誘電体キャパシタ絶縁膜中に生じる酸素欠損を補償するために酸化雰囲気中で、通常は６００°Ｃ以上の温度で行なう必要があるが、このため前記強誘電体キャパシタの上下電極は、一般に酸化に対して安定なＰｔ等の貴金属、あるいはＩｒＯ２ ，ＳｒＲｕＯ３ ，Ｌａ０．５ Ｓｒ０．５ ＣｏＯ３ 等の導電性酸化物により形成されている。また、上下電極の酸化を最小限の抑制するために、また既に形成されている半導体装置への悪影響を最小化するために、従来より前記酸化雰囲気中での結晶化熱処理は、炉アニール装置やランプアニール装置を使った急速熱処理（ＲＴＡ）工程により行なわれている。典型的な例では、前記強誘電体キャパシタ絶縁膜には、７００°Ｃで６０秒間の熱処理が加えられる。このように前記強誘電体キャパシタ絶縁膜の結晶化熱処理工程にＲＴＡ法を採用することにより、印加電圧により分極を制御できないような配向方向を有する巨大グレインが、前記強誘電体キャパシタ絶縁膜中に形成されるのが抑止される。
【発明が解決しようとする課題】
【００１２】
このような強誘電体キャパシタを備えた半導体記憶装置では、前記強誘電体キャパシタの下側においてＣＭＯＳ回路等を形成する半導体装置との両立性を確保する必要がある。先にも説明したように、強誘電体キャパシタの形成の際には酸化雰囲気中での熱処理が不可欠であるのに対し、半導体装置の製造は還元雰囲気中での処理が不可欠である。
【００１３】
従来は、この相反する要求を両立させるために、先に還元反応を使う工程を済ませ、半導体装置が形成された後で前記半導体装置を覆うように酸化防止膜を形成し、その上に強誘電体キャパシタを形成するようにしている。さらに前記強誘電体キャパシタが形成された後は、多層配線工程を、可能な限り低温で、還元作用を抑制して形成している。
【００１４】
ところで、従来よりかかる強誘電体キャパシタの特性、特に工程劣化特性ないしインプリント耐性を向上させるために、ＰＺＴ等よりなる強誘電体キャパシタ絶縁膜にＣａあるいはＳｒを添加することが行われている。しかし、このようにＣａあるいはＳｒを添加した強誘電体膜では、強誘電体膜中に欠陥が発生しやすいことが見出された。
【００１５】
図２（Ａ），（Ｂ）は、本発明の発明者が発見した、かかる強誘電体膜中に発生する欠陥を示す図、また図３は図２（Ａ），（Ｂ）の試料の断面構造を示す図である。
【００１６】
図３を参照するに、ＣＭＯＳ構造１２が形成されたＳｉ基板１１上にはＳｉＮよりなる酸化防止膜１３が形成され、さらに前記ＳｉＮ膜１３上にＳｉＯ２ よりなる別の酸化防止膜１４が形成される。ここで、前記酸化防止膜１３および酸化防止膜１４は、前記ＣＭＯＳ構造１２中への酸素の侵入を阻止する。前記ＳｉＯ２ 膜１４上にはさらにＴｉ／Ｐｔ構造を有する下側電極１５が形成され、前記下側電極１５上にはＣａおよびＳｒを添加されたＰＬＺＴよりなる強誘電体キャパシタ絶縁膜１６が形成されている。
【００１７】
図２（Ａ），（Ｂ）は、図３の構造についてＯ２ 雰囲気中において７２５°Ｃで２０秒間の結晶化熱処理を行なった後の、前記ＰＬＺＴ膜１６の表面の状態を示す。ただし図２（Ｂ）は図２（Ａ）の拡大図である。
【００１８】
図２（Ａ），（Ｂ）を参照するに、前記ＰＬＺＴ膜１６の表面には放射状に広がるクラックが走っているのが観察されるが、クラックの中心部は上方に盛り上がっているのがわかる。これは、かかる欠陥に対応して図３の構造中に何らかの理由で空洞が形成されていることを示唆している。このような欠陥は、半導体装置の歩留まりを大きく低下させてしまう。
【００１９】
そこで、本発明は上記の課題を解決した、新規で有用な半導体装置およびその製造方法を提供することを概括的課題とする。
【００２０】
本発明のより具体的な課題は、欠陥の発生を効果的に抑制できる構造を有する強誘電体キャパシタ、およびかかる強誘電体キャパシタを備えた半導体装置を提供することにある。
【課題を解決するための手段】
【００２１】
本発明は、上記の課題を、
基板と、
前記基板上に形成された半導体素子と、
前記基板上に形成された全ての半導体素子を覆うＳｉＯＮ膜と、
前記ＳｉＯＮ膜上に形成されたＳｉＯ2膜と、
前記ＳｉＯ2膜上に形成された下部電極と、
前記下部電極上に形成され、ＣａあるいはＳｒの少なくとも一方が添加されたＰＺＴあるいはＰＬＺＴからなる強誘電体膜と、
前記強誘電体膜上に形成された上部電極とを有することを特徴とする半導体装置により、解決する。
［作用］
本発明は、先に図２（Ａ），（Ｂ）で説明した欠陥の発生を、前記酸化防止膜として従来のＳｉＮの代わりにＯを含んだＳｉＯＮを使うことにより回避する。前記酸化防止膜としてＳｉＯＮ膜を使うことにより、前記酸化防止膜の下の半導体素子にＯが侵入するのが効果的に阻止される一方、前記強誘電体膜から拡散するＰｂは、前記酸化防止膜を通過してその下方の半導体素子へと逃げることができる。このため、従来のようにＰｂを阻止する作用を有するＳｉＮを前記酸化防止膜として使った場合に生じていた、前記酸化防止膜界面におけるＰｂの蓄積および揮発に伴う空洞の形成が、ＳｉＯＮ等のＰｂを通過させる酸化防止膜の使用により抑制されるものと考えられる。Ｐｂは蒸気圧の高い、揮発性の金属元素である。また、前記酸化防止膜としてＳｉＯＮを使った場合には、その上にＳｉＯ２ 膜を形成することにより、下側電極と酸化防止膜との間の密着性を改善することが可能になる。本発明では、従来特に顕著であった、ＣａあるいはＳｒを添加したＰＺＴ膜あるいはＰＬＺＴ膜を使った場合にも、前記欠陥の生成を効果的に抑制できる。
【発明の実施の形態】
【００２２】
図４（Ａ）〜図９（Ｒ）は、本発明の一実施例による半導体装置の製造工程を示す。
【００２３】
図４（Ａ）を参照するに、ｐ型あるいはｎ型のＳｉ基板２１上にはｐ型ウェル２１Ａおよびｎ型ウェル２１Ｂが形成され、さらに前記Ｓｉ基板２１上には各々のウェル２１Ａおよび２１Ｂ中においてそれぞれの活性領域を画成するフィールド酸化膜２２が形成されている。
【００２４】
さらに、前記ｐ型ウェル２１Ａおよびｎ型ウェル２１Ｂの活性領域上にはゲート酸化膜２３が形成され、前記ｐ型ウェル２１Ａにおいては前記ゲート酸化膜２３上にｐ型ポリシリコンゲート電極２４Ａが、また前記ｎ型ウェル２１Ｂにおいては、前記ゲート酸化膜２３上にｎ型ポリシリコンゲート電極２４Ｂが形成される。また、図示の例では前記フィールド酸化膜２２上にポリシリコン配線パターン２４Ｃ，２４Ｄが、前記ポリシリコンゲート電極２４Ａあるいは２４Ｂと同様に延在している。
【００２５】
また、図４（Ａ）の構造では、前記ｐ型ウェル２１Ａの活性領域中には前記ゲート電極２４Ａおよびその両側の側壁絶縁膜を自己整合マスクにｎ型の不純物をイオン注入することにより、ｎ型拡散領域２１ａ，２１ｂが形成される。同様に、前記ｎ型ウェル２１Ｂの活性領域中には前記ゲート電極２４Ｂおよびその両側の側壁絶縁膜を自己整合マスクにｐ型の不純物をイオン注入することにより、ｐ型拡散領域２１ｃ，２１ｄが形成される。
【００２６】
以上の工程は通常のＣＭＯＳ工程に他ならない。
【００２７】
次に、図４（Ｂ）の工程において、図４（Ａ）の構造上に厚さが約２００ｎｍのＳｉＯＮ膜２５をＣＶＤ法により堆積し、さらにその上にＳｉＯ２ 膜２６をＣＶＤ法により約１０００ｎｍの厚さに堆積する。
【００２８】
さらに図４（Ｃ）の工程において前記ＳｉＯ２ 膜２６をＣＭＰ法により、前記ＳｉＯＮ膜２５をストッパとして研磨し、図５（Ｄ）の工程においてこのようにして平坦化されたＳｉＯ２ 膜２６中に、コンタクトホール２６Ａ〜２６Ｄを、それぞれ前記拡散領域２１ａ，２１ｂ，２１ｃおよび２１ｄが露出されるように形成する。図示の例では、さらに前記ＳｉＯ２ 膜２６中には前記配線パターン２４Ｃを露出するコンタクトホール２６Ｅも形成されている。
【００２９】
次に、図５（Ｅ）の工程において図５（Ｄ）の構造上に前記コンタクトホール２６Ａ〜２６Ｅを埋めるようにＷ層２７を堆積し、さらに図５（Ｆ）の工程で前記Ｗ層２７を前記ＳｉＯ２ 膜２６をストッパとしてＣＭＰ法により研磨し、前記コンタクトホール２６Ａ〜２６Ｅにそれぞれ対応してＷプラグ２７Ａ〜２７Ｅを形成する。
【００３０】
次に図６（Ｇ）の工程において、図５（Ｆ）の構造上にＳｉＯＮよりなる酸化防止膜２８およびＳｉＯ２ 膜２９とをそれぞれ１００ｎｍおよび１３０ｎｍの厚さに形成し、さらにＮ２ 雰囲気中、６５０°Ｃにて３０分間熱処理し、脱ガスを十分に行なう。
【００３１】
さらに図６（Ｈ）の工程において、前記ＳｉＯ２ 膜２９上に、厚さが２０ｎｍのＴｉ膜３０および厚さが１７５ｎｍのＰｔ膜３１とを、以下の表１に示す条件下でスパッタリングを行なうことにより堆積し、下側電極層を形成する。
【００３２】
【表１】
0003655144.tif 000002
図６（Ｈ）の工程では、前記Ｐｔ膜３１の堆積の後、ＣａおよびＳｒを添加したＰＺＴあるいはＰＬＺＴ膜３２を、スパッタリングにより、以下の表２の条件で約２００ｎｍの厚さに、強誘電体キャパシタ絶縁膜として堆積する。
【００３３】
【表２】
0003655144.tif 000003
さらに、図６（Ｈ）の工程では、前記強誘電体キャパシタ絶縁膜３２の堆積の後、Ｏ２ 雰囲気中、７２５°Ｃにおいて２０秒間の急速熱処理工程を行ない、前記ＰＬＺＴ膜３２を結晶化すると同時に、酸素欠損の補償を行なう。その際、１２５°Ｃ／秒程度の非常に大きな昇温速度を使うことにより、前記熱処理時間を最短化することができる。
【００３４】
さらに、図６（Ｈ）の工程では、前記急速熱処理工程の後、前記強誘電体キャパシタ絶縁膜３２上にＰｔ膜３３を約２００ｎｍの厚さに、以下の表３に示す条件でスパッタリングを行なうことにより堆積し、上側電極層を形成する。
【００３５】
【表３】
0003655144.tif 000004
次に、図６（Ｉ）の工程において前記上側電極層３３上にレジストパターンを形成し、前記レジストパターンをマスクに前記上側電極層３３をドライエッチングすることにより、前記上側電極層３３に対応して上側電極パターン３３Ａが前記強誘電体キャパシタ絶縁膜３２上に形成される。さらに図６（Ｉ）の工程では、前記上側電極パターン３３Ａの形成後、Ｏ２ 雰囲気中、６５０°Ｃで６０分間のアニールを行ない、前記上側電極層３３のスパッタリングおよびパターニングの際に前記強誘電体キャパシタ絶縁膜３２に入った損傷を消滅させる。
【００３６】
次に図７（Ｊ）の工程において、形成したい強誘電キャパシタのキャパシタ絶縁膜パターンに対応したレジストパターンを前記強誘電体キャパシタ絶縁膜３２上に形成し、さらに前記レジストパターンをマスクに前記強誘電体キャパシタ絶縁膜３２をドライエッチングしてキャパシタ絶縁膜パターン３２Ａを形成し、さらに前記下側電極層３１上に、前記キャパシタ絶縁膜パターン３２Ａを覆うように、前記強誘電体キャパシタ層３２と同一の材料よりなるエンキャップ層３２Ｂを前記強誘電体キャパシタ層３２と同様の条件でスパッタリングすることにより約２０ｎｍの厚さに堆積し、さらにＯ２ 雰囲気中、７００°Ｃにて６０秒間の急速熱処理を、例えば１２５°Ｃ／秒の昇温速度で行なう。前記エンキャップ層３２Ｂは、前記強誘電体キャパシタ絶縁膜３２Ａを還元作用から保護する。
【００３７】
次に図７（Ｋ）の工程において、前記下側電極層３１上、すなわち前記エンキャップ層３２Ｂ上に、形成したい下側電極パターンの形状に対応したレジストパターンを形成し、前記レジストパターンをマスクに前記エンキャップ層３２Ｂおよびその下の下側電極層３０，３１をドライエッチングによりパターニングし、下側電極３１Ａを形成する。さらに、図７（Ｋ）の工程では、前記下側電極パターン３１Ａのパターニングの後、レジストパターンを除去し、Ｏ２ 雰囲気中、６５０°Ｃで６０分間の熱処理を行なうことにより、前記ドライエッチングに際して前記強誘電体キャパシタ絶縁膜３２Ａ中に導入された損傷を解消する。
【００３８】
さらに図７（Ｌ）の工程において、前記図７（Ｋ）の構造上にＳｉＯ２ 膜３４をＣＶＤ法により典型的には２００ｎｍの厚さに堆積し、さらにＳＯＧ膜３５をその上に堆積して段差を緩和する。前記ＳｉＯ２ 膜３４およびＳＯＧ膜３５は、層間絶縁膜３６を構成する。
【００３９】
次に図８（Ｍ）の工程において前記層間絶縁膜３６中に前記上側電極パターン３３Ａを露出するコンタクトホール３６Ａおよび前記下側電極パターン３１Ａを露出するコンタクトホール３６Ｂが形成され、さらに図８（Ｎ）の工程において前記層間絶縁膜３６、およびその下のＳｉＯ２ 膜２９およびＳｉＯＮ酸化防止膜２８を貫通して、前記Ｗプラグ２７Ｂおよび２７Ｄを露出するコンタクトホール３６Ｃ，３６Ｄがそれぞれ形成される。図８（Ｍ）の工程では、前記コンタクトホール３６Ａおよび３６Ｂのドライエッチングの後、Ｏ２ 雰囲気中、５５０°Ｃで６０分間熱処理することにより、前記強誘電体膜パターン３２Ａ，３２Ｂにドライエッチングに伴って導入された欠陥を解消する。
【００４０】
さらに図８（Ｏ）の工程において、前記コンタクトホール３６Ａと前記コンタクトホール３６Ｃとを電気的に接続するローカル配線パターン３７ＡがＴｉＮ膜により形成され、同様なローカル配線パターン３７Ｂ，３７Ｃが前記コンタクトホール３６Ｂ，３６Ｄ上にも形成される。
【００４１】
さらに図９（Ｐ）の工程において、図８（Ｏ）の構造上にＳｉＯ２ 膜３８が形成され、図９（Ｑ）の工程において前記ＳｉＯ２ 膜３８中に前記Ｗプラグ２７Ａ、ローカル配線パターン３７Ｂ，およびＷプラグ２７Ｃを露出するコンタクトホール３８Ａ，３８Ｂおよび３８Ｃが形成される。
【００４２】
さらに図９（Ｒ）の工程において前記コンタクトホール３８Ａ，３８Ｂ，３８Ｃにそれぞれ対応して、電極３９Ａ，３９Ｂ，３９Ｃが形成される。
【００４３】
本実施例による半導体装置では、前記酸化防止膜２８として従来のＳｉＮ膜の代わりにＰｂを通過させるＳｉＯＮ膜が使われるため、前記酸化防止膜２８の界面に揮発性のＰｂが蓄積することがなく、先に図２（Ａ），（Ｂ）で説明したような欠陥が強誘電体膜中に発生することがない。
【００４４】
以上の工程において、必要に応じて前記層間絶縁膜およびローカル配線パターンを形成する工程を繰り返すことにより、多層配線構造を形成することもできる。
【００４５】
また、前記強誘電体膜の形成工程を、スパッタリングの代わりにゾルゲル法で行なうこともできる。
【００４６】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された要旨内において様々な変形・変更が可能である。
【発明の効果】
【００４７】
請求項１記載の本発明の特徴によれば、強誘電体キャパシタを有する半導体装置において、半導体素子と強誘電体キャパシタとの間に形成され、前記半導体素子を酸化から保護する酸化防止膜に、Ｐｂを通過させることのできるＳｉＯＮ等の膜を使うことにより、前記酸化防止膜界面に揮発性のＰｂが蓄積することがなく、かかる揮発性のＰｂにより形成されていた欠陥の形成が効果的に抑制される。
【図面の簡単な説明】
【図１】従来のＦｅＲＡＭの構成を示す回路図である。
【図２】（Ａ），（Ｂ）は、従来のＦｅＲＡＭにおいて生じていた欠陥の例を示す図である。
【図３】図２の試料の断面構造を示す図である。
【図４】（Ａ）〜（Ｃ）は、本発明の第１実施例によるＦｅＲＡＭの製造工程を示す図（その１）である。
【図５】（Ｄ）〜（Ｆ）は、本発明の第１実施例によるＦｅＲＡＭの製造工程を示す図（その２）である。
【図６】（Ｇ）〜（Ｉ）は、本発明の第１実施例によるＦｅＲＡＭの製造工程を示す図（その３）である。
【図７】（Ｊ）〜（Ｌ）は、本発明の第１実施例によるＦｅＲＡＭの製造工程を示す図（その４）である。
【図８】（Ｍ）〜（Ｏ）は、本発明の第１実施例によるＦｅＲＡＭの製造工程を示す図（その５）である。
【図９】（Ｐ）〜（Ｒ）は、本発明の第１実施例によるＦｅＲＡＭの製造工程を示す図（その６）である。
【符号の説明】
１１  基板
１２  半導体素子
１３  ＳｉＮ酸化防止膜
１４  ＳｉＯ2 膜
１５  Ｔｉ／Ｐｔ下側電極
１６  ＰＬＺＴ膜
２１  基板
２１Ａ  ｐ型ウェル
２１Ｂ  ｎ型ウェル
２１ａ，２１ｂ  ｎ型拡散領域
２１ｃ，２１ｄ  ｐ型拡散領域
２２  フィールド酸化膜
２３  ゲート絶縁膜
２４Ａ，２４Ｂ  ポリシリコンゲート電極
２４Ｃ，２４Ｄ  ポリシリコン配線パターン
２５  ＳｉＯＮ膜
２６  ＳｉＯ2 膜
２６Ａ〜２６Ｅ  開口部
２７  Ｗ層
２７Ａ〜２７Ｅ  Ｗプラグ
２８  ＳｉＯＮ酸化防止膜
２９  ＳｉＯ2 膜
３０  Ｔｉ膜
３１  Ｐｔ膜
３２  ＰＬＺＴ膜
３３  Ｐｔ膜
３１Ａ  下側電極パターン
３２Ａ  強誘電体キャパシタ絶縁膜パターン
３２Ｂ  強誘電体エンキャップ層
３３Ａ  上側電極パターン
３４  ＳｉＯ2 膜
３５  ＳＯＧ膜
３６  層間絶縁膜
３６Ａ，３６Ｂ，３６Ｃ，３６Ｄ  コンタクトホール
３７Ａ〜３７Ｃ  ＴｉＮローカル配線パターン
３８  ＳｉＯ2 膜
３８Ａ〜３８Ｃ  コンタクトホール
３９Ａ〜３９Ｃ  電極
【図１】
0003655144.tif 000005
【図２】
0003655144.tif 000006
【図３】
0003655144.tif 000007
【図４】
0003655144.tif 000008
【図５】
0003655144.tif 000009
【図６】
0003655144.tif 000010
【図７】
0003655144.tif 000011
【図８】
0003655144.tif 000012
【図９】
0003655144.tif 000013