(57)【特許請求の範囲】
【請求項１】
差動信号を構成する第１の信号が入出力される第１端子と、前記差動信号を構成する前記第１の信号と逆相の第２の信号が入出力される第２端子とから構成されるデータ入出力端子と、
前記データ入出力端子を介してデータを出力するデータドライバと、
前記データ入出力端子を介してデータを取り込むデータレシーバと、
前記データ入出力端子に接続され、抵抗値の補正が可能な終端抵抗と、
前記第１端子の電位と前記第２端子の電位とが所定の状態であることを検出することによりデータの送受信が停止していることを検出する検出回路と、
前記検出回路による検出の結果、データの送受信が停止している時に、前記終端抵抗に制御信号を出力する補正回路とを備え、
前記終端抵抗は、前記制御信号に応答して抵抗値が補正されることを特徴とするインタフェース回路。
【請求項２】
前記補正回路は、互いに並列接続された複数の抵抗素子と、
前記抵抗素子にそれぞれ直列接続された複数のスイッチ素子と、
前記抵抗素子に電流を供給する電流源と、
前記データの送受信が停止している時に、前記抵抗素子が共通接続されたノードの電位と所定の範囲を有する基準電位とを比較し、比較結果に応じて前記制御信号を前記スイッチ素子及び前記終端抵抗に出力する比較回路とを備えることを特徴とする請求項１記載のインタフェース回路。
【請求項３】
前記比較回路は、前記データの送受信が停止している時に、前記ノードの電位と、前記所定の範囲の上限となる電位との比較を行い、比較結果を出力する第１比較器と、
前記データの送受信が停止している時に、前記ノードの電位と、前記所定の範囲の下限となる電位との比較を行い、比較結果を出力する第２比較器と、
前記第１比較器の出力と前記第２比較器の出力とに応答して前記制御信号を出力するレジスタとを備えることを特徴とする請求項２記載のインタフェース回路。
【請求項４】
前記終端抵抗は、互いに並列接続された複数の抵抗素子と、
前記抵抗素子にそれぞれ直列接続された複数のスイッチ素子とを備えたことを特徴とする請求項１から３のいずれか一つに記載されたインタフェース回路。
【請求項５】
前記終端抵抗は、互いに並列接続された複数のトランジスタにより構成されることを特徴とする請求項1から3のいずれか一つに記載されたインタフェース回路。
【請求項６】
差動信号を構成する第１の信号が入出力される第１端子と、前記差動信号を構成する前記第１の信号と逆相の第２の信号が入出力される第２端子とから構成されるデータ入出力端子と、
前記データ入出力端子を介してデータを出力するデータドライバと、
前記データ入出力端子を介してデータを取り込むデータレシーバと、
前記データ入出力端子に接続され、抵抗値の補正が可能な終端抵抗と、
前記データレシーバの出力端子に接続され、前記データ入出力端子を介して取り込まれるデータに含まれるパケット終了コードを検出し検出結果を出力する検出回路と、
前記検出回路の出力に応答して、前記終端抵抗に制御信号を出力する補正回路とを備え、
前記終端抵抗は、前記制御信号に応答して抵抗値が補正されることを特徴とするインタフェース回路。
【請求項７】
前記補正回路は、互いに並列接続された複数の抵抗素子と、
前記抵抗素子にそれぞれ直列接続された複数のスイッチ素子と、
前記抵抗素子に電流を供給する電流源と、
前記検出回路の出力に応答して、前記抵抗素子が共通接続されたノードの電位と所定の範囲を有する基準電位とを比較し、比較結果に応じて前記制御信号を前記スイッチ素子及び前記終端抵抗に出力する比較回路とを備えることを特徴とする請求項６記載のインタフェース回路。
【請求項８】
前記比較回路は、前記検出回路の出力に応答して、前記ノードの電位と、前記所定の範囲の上限となる電位との比較を行い、比較結果を出力する第１比較器と、
前記検出回路の出力に応答して、前記ノードの電位と、前記所定の範囲の下限となる電位との比較を行い、比較結果を出力する第２比較器と、
前記第１比較器の出力と前記第２比較器の出力とに応答して前記制御信号を出力するレジスタとを備えることを特徴とする請求項７記載のインタフェース回路。
【請求項９】
前記終端抵抗は、互いに並列接続された複数の抵抗素子と、
前記抵抗素子にそれぞれ直列接続された複数のスイッチ素子とを備えたことを特徴とする請求項６から８のいずれか一つに記載されたインタフェース回路。
【請求項１０】
前記終端抵抗は、互いに並列接続された複数のトランジスタにより構成されることを特徴とする請求項６から８のいずれか一つに記載されたインタフェース回路。
【請求項１１】
差動信号を構成する正相信号が入出力される第１端子と、前記差動信号を構成する前記第１の信号と逆相の第２の信号が入出力される第２端子とから構成されるデータ入出力端子と、
前記データ入出力端子を介してデータを出力するデータドライバと、
前記データ入出力端子を介してデータを取り込むデータレシーバと、
前記データ入出力端子に接続され、抵抗値の補正が可能な終端抵抗と、
前記データ入出力端子を介するデータの送受信が停止していることを検出する検出回路と、
前記終端抵抗の抵抗値を補正するための制御信号を出力する補正回路と、
前記検出回路の出力に応答して、前記補正回路から新たに入力される制御信号と前記補正回路から前に入力され現在出力している制御信号とを選択して出力する選択手段とを備えたことを特徴とするインタフェース回路。
【請求項１２】
前記検出回路は、前記第１端子の電位と前記第２端子の電位との電位差を検出する比較器により構成されることを特徴とする請求項１１記載のインタフェース回路。
【請求項１３】
前記検出回路は、前記データレシーバの出力端子に接続され、前記データ入出力端子を介して取り込まれたデータに含まれるパケット終了コードを検出する回路であることを特徴とする請求項１１記載のインタフェース回路。
【請求項１４】
前記補正回路は、互いに並列接続された複数の抵抗素子と、
前記抵抗素子にそれぞれ直列接続された複数のスイッチ素子と、
前記抵抗素子に電流を供給する電流源と、
前記検出回路の出力に応答して、前記抵抗素子が共通接続されたノードの電位と所定の範囲を有する基準電位とを比較し、比較結果に応じて前記制御信号を前記スイッチ素子及び前記選択手段に出力する比較回路とを備えることを特徴とする請求項１１から１３のいずれか一つに記載されたインタフェース回路。
【請求項１５】
前記比較回路は、前記ノードの電位と、所定の範囲の上限となる電位との比較を行い、比較結果を出力する第１比較器と、
前記ノードの電位と、所定の範囲の下限となる電位との比較を行い、比較結果を出力する第２比較器と、
前記第１比較器の出力と前記第２比較器の出力とに応答して前記制御信号を出力するレジスタとを備えることを特徴とする請求項１４記載のインタフェース回路。
【請求項１６】
前記終端抵抗は、互いに並列接続された複数の抵抗素子と、
前記抵抗素子にそれぞれ直列接続された複数のスイッチ素子とを備えたことを特徴とする請求項１１から１５のいずれか一つに記載されたインタフェース回路。
【請求項１７】
前記終端抵抗は、互いに並列接続された複数のトランジスタにより構成されることを特徴とする請求項１１から１５のいずれか一つに記載されたインタフェース回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はインタフェース回路に係り、特に終端抵抗の抵抗値を補正する手段を備えたインタフェース回路に関する。
【０００２】
【従来の技術】
高速シリアルデータ転送を提供するインタフェース回路としてＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）２．０インタフェース回路がある。ＵＳＢ２．０インタフェース回路は、転送レートが高速であり信号の反射を抑えるためには伝送系のインピーダンス整合が重要となる。インピーダンス整合のために、所定の抵抗値を有する終端抵抗が設けられる。しかし、終端抵抗は周辺温度の変化等によりその抵抗値が変化してしまい、インピーダンスの不整合が生じてしまう。そこで、従来のインタフェース回路には、リセット時に終端抵抗の抵抗値を補正する手段を設けたものや、リセット解除直後のみに終端抵抗の抵抗値を補正する手段を設けたものや、リセット解除後、一定周期ごとに終端抵抗の抵抗値を補正する手段を設けたものがあった。
【０００３】
【発明が解決しようとする課題】
しかしながら、リセットがかかっている時に終端抵抗の抵抗値を補正するものやリセット解除直後のみに終端抵抗の抵抗値を補正するものは、長時間の連続動作により終端抵抗の抵抗値が変化した場合に、特性インピーダンスを満たさなくなるものであった。また、リセット解除後、一定周期ごとに抵抗値の補正を行うものは、データの送受信中にも抵抗値の補正が行われ、データ送信時には出力波形の歪みを引き起こし、また、データ受信時には受信エラーを引き起こすものであった。
【０００４】
【課題を解決するための手段】
この発明に係るインタフェース回路は、前述の課題を解決するためになされたものであり、その代表的なものは、データ入出力端子と、データドライバと、データレシーバと、終端抵抗と、検出回路と、補正回路とを備える。データ入出力端子は、差動信号を構成する第１の信号が入出力される第１端子と差動信号を構成する第１の信号と逆相の第２の信号が入出力される第２端子とから構成される。データドライバは、データ入出力端子を介してデータを出力する。データレシーバは、データ入出力端子を介してデータを取り込む。終端抵抗は、データ入出力端子に接続され、制御信号に応答して抵抗値が補正される抵抗である。検出回路は、第１端子の電位と第２端子の電位とが所定の状態であることを検出することによりデータの送受信が停止していることを検出する。補正回路は、検出回路による検出の結果、データの送受信が停止している時に、終端抵抗に制御信号を出力する。
【０００５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。本発明に係るインタフェース回路は、差動信号によるデータ伝送に用いられるものであり、以下、一例としてＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）２．０インタフェースとして使用される例について説明する。ここで、ＵＳＢ２．０インタフェースでは、特性インピーダンス４５Ω±１０％（４０．５Ω〜４９．５Ω）を満たす必要がある。
【０００６】
〔第１の実施の形態〕
まず、本発明に係るインタフェース回路の全体構成について説明する。図１は、本発明の第１の実施の形態に係るインタフェース回路を示す回路図である。本発明のインタフェース回路は、差動信号を構成する正相信号（第１の信号）が入出力される第１端子（Ｄ＋端子）と差動信号を構成する逆相信号（第２の信号）が入出力される第２端子（Ｄ−端子）とから構成されるデータ入出力端子１０１と、データ入出力端子１０１を介してデータを出力するデータドライバ１０２と、データ入出力端子１０１を介してデータを取り込むデータレシーバ１０３と、終端抵抗１０４及び終端抵抗１０５と、データの送受信が停止していることを検出する検出回路１０６と、データの送受信が停止している時に終端抵抗１０４及び終端抵抗１０５の抵抗値を補正する補正回路１０７とから構成される。
【０００７】
データドライバ１０２は、内部回路（図示せず。）に接続される２つの入力端子と、データ入出力端子１０１に接続される２つの出力端子とを有する。このデータドライバ１０２は、内部回路から入力されるロジック信号（Ｄａｔａ＿Ｐ及びＤａｔａ＿Ｍ）を差動信号に変換しデータ入出力端子１０１に出力する。Ｄａｔａ＿Ｐ及びＤａｔａ＿Ｍは、相反する論理レベルをとるロジック信号である。データレシーバ１０３は、データ入出力端子１０１に接続される２つの入力端子と、内部回路（図示せず。）に接続される出力端子とを有する。このデータレシーバ１０３は、データ入出力端子１０１から入力される差動信号をロジック信号に変換し内部回路に出力する。終端抵抗１０４は、Ｄ＋端子に接続され、終端抵抗１０５は、Ｄ−端子に接続される。
【０００８】
終端抵抗１０４は、補正回路１０７に接続され補正回路１０７から制御信号ＣＴＲＬが入力されるＣＴＲＬ端子と、データ入出力端子１０１に接続されるＴＥＲＭ端子とを有する。終端抵抗１０４の抵抗値は、制御信号ＣＴＲＬに基づいて補正される。終端抵抗１０５は、補正回路１０７に接続され補正回路１０７から制御信号ＣＴＲＬが入力されるＣＴＲＬ端子と、データ入出力端子１０１に接続されるＴＥＲＭ端子とを有する。終端抵抗１０５の抵抗値は、制御信号ＣＴＲＬに基づいて補正される。
【０００９】
検出回路１０６は、Ｄ＋端子に接続される入力端子と、Ｄ−端子に接続される入力端子と、補正回路１０７に接続される出力端子とを有する。この検出回路１０６は、Ｄ＋端子の電位とＤ−端子の電位とが所定の状態であることを検出し、その結果をロジック信号として補正回路１０７に出力するコンパレータ（比較器）である。ＵＳＢ２．０規格のハイスピード（ＨＳ）転送モードにおいて、データの送受信が停止している状態（アイドル状態）では、Ｄ＋端子の電位とＤ−端子の電位との電位差は０Ｖとなる。検出回路１０６は、データ入出力端子１０１を介してデータの送受信が行われている時とデータの送受信が停止している時とでは、逆論理レベルの信号を出力する。本実施の形態において、コンパレータ１０６は、データの送受信が行われている時にはローレベル（以下、“Ｌ”とする。）の信号を出力し、データの送受信が停止している時にはハイレベル（以下、“Ｈ”とする。）の信号を出力する。
【００１０】
補正回路１０７は、検出回路１０６から出力された信号が入力されるＥＮ端子と、終端抵抗１０４及び１０５に制御信号ＣＴＲＬを出力するＣＴＲＬ端子とを有する。補正回路１０７は、コンパレータ１０６から出力される“Ｈ”の信号に応答して終端抵抗１０４及び終端抵抗１０５に制御信号ＣＴＲＬを出力する。すなわち、補正回路１０７は、データの送受信が停止している時に、終端抵抗１０４及び終端抵抗１０５の抵抗値を補正する回路である。
【００１１】
次に、図２を参照して終端抵抗１０４、終端抵抗１０５及び補正回路１０７について詳細に説明する。図２は、終端抵抗１０４、１０５及び補正回路１０７を示す回路図である。終端抵抗１０４は、互いに並列接続された複数の抵抗素子（Ｒａ＿０、Ｒａ＿１、Ｒａ＿２）と、抵抗素子にそれぞれ接続された複数のスイッチ素子（ＳＷａ＿０、ＳＷａ＿１、ＳＷａ＿２）とから構成される。複数の抵抗素子それぞれの一端は、ＴＥＲＭ端子に共通接続され、他端はスイッチ素子に接続される。本実施の形態において、抵抗素子（Ｒａ＿０、Ｒａ＿１、Ｒａ＿２）はそれぞれ（４１Ω、４５Ω、４９Ω）に設定されている。複数のスイッチ素子それぞれの一端は抵抗素子に接続され、他端は接地ノードに共通接続される。スイッチ素子は、補正回路１０７から入力される制御信号ＣＴＲＬに応答してオン状態／オフ状態となる。本実施の形態では、３ビットの制御信号ＣＴＲＬに応答して、スイッチ素子ＳＷａ＿０、ＳＷａ＿１、ＳＷａ＿２のいずれか１つがオン状態となる。
【００１２】
終端抵抗１０５は、互いに並列接続された複数の抵抗素子（Ｒｂ＿０、Ｒｂ＿１、Ｒｂ＿２）と、抵抗素子にそれぞれ接続された複数のスイッチ素子（ＳＷｂ＿０、ＳＷｂ＿１、ＳＷｂ＿２）とから構成される。複数の抵抗素子それぞれの一端は、ＴＥＲＭ端子に共通接続され、他端はスイッチ素子に接続される。本実施の形態において、抵抗素子（Ｒｂ＿０、Ｒｂ＿１、Ｒｂ＿２）の抵抗値はそれぞれ（４１Ω、４５Ω、４９Ω）に設定されている。複数のスイッチ素子それぞれの一端は抵抗素子に接続され、他端は接地ノードに共通接続される。スイッチ素子は、補正回路１０７から出力される制御信号ＣＴＲＬに応答してオン状態／オフ状態となる。本実施の形態では、３ビットの制御信号ＣＴＲＬに応答して、スイッチ素子ＳＷｂ＿０、ＳＷｂ＿１、ＳＷｂ＿２のいずれか１つがオン状態となる。
【００１３】
補正回路１０７は、互いに並列接続された複数の抵抗素子（Ｒｃ＿０、Ｒｃ＿１、Ｒｃ＿２）と、抵抗素子にそれぞれ接続された複数のスイッチ素子（ＳＷｃ＿０、ＳＷｃ＿１、ＳＷｃ＿２）と、抵抗素子に電流を供給する電流源２０１と、比較回路２０２とから構成される。抵抗素子は、その一端が電流源２０１に接続され、他端はスイッチ素子に接続される。本実施の形態においては、抵抗素子（Ｒｃ＿０、Ｒｃ＿１、Ｒｃ＿２）の抵抗値はそれぞれ（４．１ｋΩ、４．５ｋΩ、４．９ｋΩ）に設定されている。ここで、複数の抵抗素子が共通接続されているノードをｎｏｄｅ１とする。スイッチ素子の一端は抵抗素子に接続され、他端は接地ノードに共通接続される。スイッチ素子は、比較回路２０２から出力される制御信号ＣＴＲＬに応答してオン状態／オフ状態となる。本実施の形態では、３ビットの制御信号ＣＴＲＬにより、スイッチ素子ＳＷｃ＿０、ＳＷｃ＿１、ＳＷｃ＿２のいずれか１つがオン状態となる。電流源２０１は、２６５μＡの電流を出力する。
【００１４】
比較回路２０２は、図１の検出回路１０６から出力され、補正回路１０７のＥＮ端子に入力される“Ｈ”の信号に応答して、ｎｏｄｅ１の電位と１．３Ｖ〜１．１Ｖの範囲を有する基準電位との比較を行い、終端抵抗１０４、１０５及び補正回路１０７のスイッチ素子に制御信号ＣＴＲＬを出力する。この比較回路２０２は、第１比較器２０３と、第２比較器２０４と、シフトレジスタ２０５とから構成される。第１比較器２０３は、ｎｏｄｅ１に接続される入力端子（＋端子）と、基準電位が印加される入力端子（−端子）と、ｎｏｄｅ１の電位と基準電位との比較結果を出力する出力端子とを有する。ここで、第１比較器２０３の−端子に印加される基準電位は１．３Ｖである。第１比較器２０３は、補正回路１０７のＥＮ端子に入力される“Ｈ”の信号に応答してｎｏｄｅ１の電位と基準電位（１．３Ｖ）との比較を行い、その結果を出力する。すなわち、第１比較器２０３は、データの送受信が停止している時にｎｏｄｅ１の電位と基準電位（１．３Ｖ）との比較を行う回路である。第１比較器２０３は、ｎｏｄｅ１の電位が基準電位（１．３Ｖ）より高い場合には、“Ｈ”の信号（以下、ＤＮ信号とする。）を出力し、ｎｏｄｅ１の電位が基準電位（１．３Ｖ）より低い場合には“Ｌ”の信号を出力する。第２比較器２０４は、ｎｏｄｅ１に接続される入力端子（−端子）と、基準電位が印加される入力端子（＋端子）と、ｎｏｄｅ１の電位と基準電位との比較結果を出力する出力端子とを有する。ここで、第２比較器２０４の＋端子に入力される基準電位は１．１Ｖである。第２比較器２０４は、補正回路１０７のＥＮ端子に入力される“Ｈ”の信号に応答してｎｏｄｅ１の電位と基準電位（１．１Ｖ）との比較を行いその結果を出力する。すなわち、第２比較器２０４は、データの送受信が停止している時にｎｏｄｅ１の電位と基準電位（１．１Ｖ）との比較を行う回路である。第２比較器２０４は、ｎｏｄｅ１の電位が基準電位（１．１Ｖ）より低い場合には“Ｈ”の信号（以下、ＵＰ信号とする。）を出力し、ｎｏｄｅ１の電位が基準電位（１．１Ｖ）より高い場合には“Ｌ”の信号を出力する。シフトレジスタ２０５は、第１比較器２０３から出力されるＤＮ信号又は第２比較器２０４から出力されるＵＰ信号に応答してシフト動作し、制御信号ＣＴＲＬを出力する。
【００１５】
シフトレジスタ２０５から出力される３ビットの制御信号ＣＴＲＬは、終端抵抗１０４のスイッチ素子（ＳＷａ＿０、ＳＷａ＿１、ＳＷａ＿２）、終端抵抗１０５のスイッチ素子（ＳＷｂ＿０、ＳＷｂ＿１、ＳＷｂ＿２）及び補正回路１０７のスイッチ素子（ＳＷｃ＿０、ＳＷｃ＿１、ＳＷｃ＿２）を次のように制御する。制御信号ＣＴＲＬが“００１”のときは、終端抵抗１０４のスイッチ素子（ＳＷａ＿０、ＳＷａ＿１、ＳＷａ＿２）を（オン状態、オフ状態、オフ状態）とし、終端抵抗１０５のスイッチ素子（ＳＷｂ＿０、ＳＷｂ＿１、ＳＷｂ＿２）を（オン状態、オフ状態、オフ状態）とし、補正回路１０７のスイッチ素子（ＳＷｃ＿０、ＳＷｃ＿１、ＳＷｃ＿２）を（オン状態、オフ状態、オフ状態）とする。また、制御信号ＣＴＲＬが“０１０”のときは、終端抵抗１０４のスイッチ素子（ＳＷａ＿０、ＳＷａ＿１、ＳＷａ＿２）を（オフ状態、オン状態、オフ状態）とし、終端抵抗１０５のスイッチ素子（ＳＷｂ＿０、ＳＷｂ＿１、ＳＷｂ＿２）を（オフ状態、オン状態、オフ状態）とし、補正回路１０７のスイッチ素子（ＳＷｃ＿０、ＳＷｃ＿１、ＳＷｃ＿２）を（オフ状態、オン状態、オフ状態）とする。また、制御信号ＣＴＲＬが“１００”のときは、終端抵抗１０４のスイッチ素子（ＳＷａ＿０、ＳＷａ＿１、ＳＷａ＿２）を（オフ状態、オフ状態、オン状態）とし、終端抵抗１０５のスイッチ素子（ＳＷｂ＿０、ＳＷｂ＿１、ＳＷｂ＿２）を（オフ状態、オフ状態、オン状態）とし、補正回路１０７のスイッチ素子（ＳＷｃ＿０、ＳＷｃ＿１、ＳＷｃ＿２）を（オフ状態、オフ状態、オン状態）とする。
【００１６】
ここで、第１比較器２０３からの出力信号ＤＮ及び第２比較器２０４からの出力信号ＵＰと、シフトレジスタ２０５の動作との関係について説明する。例えば、シフトレジスタ２０５が“０１０”の制御信号ＣＴＲＬを出力している状態、すなわち、終端抵抗１０４のスイッチ素子ＳＷａ＿１、終端抵抗１０５のスイッチ素子ＳＷｂ＿１、補正回路１０７のスイッチ素子ＳＷｃ＿１がオン状態となっている状態において、第１比較器２０３からＤＮ信号が出力されると（ｎｏｄｅ１の電位が基準電位１．１Ｖより低くなった時）、シフトレジスタ２０５は１ビットのダウンシフト動作を行い、“００１”の制御信号ＣＴＲＬを出力する。この“００１”の制御信号ＣＴＲＬに応答して、終端抵抗１０４のスイッチ素子ＳＷａ＿０、終端抵抗１０５のスイッチ素子ＳＷｂ＿０、補正回路１０７のスイッチ素子ＳＷｃ＿０がオン状態となる。また、シフトレジスタ２０５が“０１０”の制御信号ＣＴＲＬを出力している状態、すなわち、終端抵抗１０４のスイッチ素子ＳＷａ＿１、終端抵抗１０５のスイッチ素子ＳＷｂ＿１、補正回路１０７のスイッチ素子ＳＷｃ＿１がオン状態となっている状態において、第２比較器２０４からＵＰ信号が出力されると（ｎｏｄｅ１の電位が基準電位１．３Ｖを越えた時）、シフトレジスタ２０５は１ビットのアップシフト動作を行い、“１００”の制御信号ＣＴＲＬを出力する。この“１００”の制御信号に応答して、終端抵抗１０４のスイッチ素子ＳＷａ＿２、終端抵抗１０５のスイッチ素子ＳＷｂ＿２、補正回路１０７のスイッチ素子ＳＷｃ＿２がオン状態となる。本実施の形態では、シフトレジスタ２０５の出力である制御信号ＣＴＲＬは、ＤＮ信号若しくはＵＰ信号に同期して変化するが、シフトレジスタ２０５に入力されるクロック信号に同期するように構成してもよい。
【００１７】
ここで、以上説明した構成により本発明のインタフェース回路の終端抵抗１０４及び１０５の抵抗値がＵＳＢ２．０規格の特性インピーダンス４５Ω±１０％を満たしていることについて説明する。補正回路１０７のｎｏｄｅ１の電位は、比較回路２０２により１．１Ｖ〜１．３Ｖの範囲にある。まず、ｎｏｄｅ１の電位が１．１Ｖである時の終端抵抗１０４及び終端抵抗１０５の抵抗値について説明する。ｎｏｄｅ１の電位が１．１Ｖである時、補正回路１０７の抵抗素子の抵抗値は、１．１Ｖ／２６５μＡ≒４１５１Ωである。補正回路１０７の抵抗素子に対応する終端抵抗１０４及び１０５の抵抗素子は、補正回路１０７に設けた抵抗素子の１００倍の抵抗値を有するよう設計されている。その結果、ｎｏｄｅ１の電位が１．１Ｖの時、終端抵抗１０４及び１０５に設けられた抵抗素子の抵抗値は４１．５１Ωとなる。この値は、ＵＳＢ２．０規格の特性インピーダンス４５Ω−１０％（＝４０．５Ω）を満たしている。次に、補正回路１０７のｎｏｄｅ１の電位が１．３Ｖである時の終端抵抗１０４及び終端抵抗１０５の抵抗値について説明する。ｎｏｄｅ１の電位が１．３Ｖである時、補正回路１０７に設けられた抵抗素子の抵抗値は、１．３Ｖ／２６５μＡ≒４９０５Ωである。補正回路１０７の抵抗素子に対応する終端抵抗１０４及び１０５の抵抗素子は、補正回路１０７に設けた抵抗素子の１００倍の抵抗値を有するよう設計されている。その結果、ｎｏｄｅ１の電位が１．３Ｖの時、終端抵抗１０４及び１０５の抵抗素子の抵抗値は４９．０５Ωとなる。この値は、ＵＳＢ２．０規格の特性インピーダンス４５Ω＋１０％（＝４９．５Ω）を満たしている。本実施の形態に係る構成により、周辺温度の変化等が原因で終端抵抗１０４及び１０５の抵抗値が変化した場合にもＵＳＢ２．０規格の特性インピーダンス４５Ω±１０％を満たすことができる。
【００１８】
なお、本実施の形態では、終端抵抗１０４及び終端抵抗１０５は図２に示すように抵抗素子とスイッチ素子とにより構成されることを説明したが、他の例として、互いに並列接続された複数のトランジスタにより構成し、トランジスタのオン抵抗を用いることも可能である。
【００１９】
次に、図３を参照して図１及び図２に示したインタフェース回路の動作について説明する。図３は、第１の実施の形態に係るインタフェース回路の動作を示すタイムチャートである。図３の横方向には時刻が示されている。図３の縦方向には、上から順に、ｎｏｄｅ１の電位（グラフ▲１▼）、第１比較器２０３の出力（グラフ▲２▼）、第２比較器２０４の出力（グラフ▲３▼）、データ入出力端子（Ｄ＋端子、Ｄ−端子）１０１の状態（グラフ▲４▼）、検出回路１０６の出力（グラフ▲５▼）、制御信号ＣＴＲＬ（グラフ▲６▼）が示されている。ここでは、ＵＳＢ２．０規格のハイスピード（ＨＳ）転送モードによりデータ転送が行われている例について説明する。
【００２０】
時刻ｔ０において、データ入出力端子１０１は、データの送受信が停止している状態（アイドル状態；図中Ｉｄｌｅと表す。）である（グラフ▲４▼）。データ入出力端子１０１がアイドル状態の時、Ｄ＋端子とＤ−端子との電位差は０Ｖであるため、検出回路１０６の出力信号は“Ｈ”となっている（グラフ▲５▼）。補正回路１０７は、検出回路１０６から出力された“Ｈ”の信号を受け、終端抵抗１０４及び１０５の抵抗値の補正を許可された状態（イネーブル状態）となっている。シフトレジスタ２０５からは、“０１０”の制御信号ＣＴＲＬが出力されており（グラフ▲６▼）、補正回路１０７のスイッチ素子ＳＷｃ＿１、終端抵抗１０４及び１０５  のスイッチ素子ＳＷａ＿１及びＳＷｂ＿１がオン状態となっている。
【００２１】
時刻ｔ１において、周辺温度の変化等により補正回路１０７に設けられた抵抗素子の抵抗値が変化しｎｏｄｅ１の電位が基準電位（１．３Ｖ）を越えると（グラフ▲１▼）、第１比較器２０３から“Ｈ”の信号（ＤＮ信号）が出力される（グラフ▲２▼）。シフトレジスタ２０５は、このＤＮ信号に応答して１ビットのダウンシフト動作を行い、“００１”の制御信号ＣＴＲＬを出力する（グラフ▲６▼）。“００１”の制御信号ＣＴＲＬに応答して、補正回路１０７のスイッチ素子（ＳＷｃ＿０、ＳＷｃ＿１、ＳＷｃ＿２）は、（オン状態、オフ状態、オフ状態）となり、抵抗素子Ｒｃ＿０が選択されることによりｎｏｄｅ１の電位は基準電位１．１Ｖ〜１．３Ｖの範囲にまで下降する（グラフ▲１▼）。この時、“００１”の制御信号ＣＴＲＬに応答して、終端抵抗１０４のスイッチ素子（ＳＷａ＿０、ＳＷａ＿１、ＳＷａ＿２）は、（オン状態、オフ状態、オフ状態）となり、終端抵抗１０５のスイッチ素子（ＳＷｂ＿０、ＳＷｂ＿１、ＳＷｂ＿２）は、（オン状態、オフ状態、オフ状態）となる。この動作により、終端抵抗１０４の抵抗素子Ｒａ＿０及び終端抵抗１０５の抵抗素子Ｒｂ＿０が選択される。前述したように、補正回路１０７のｎｏｄｅ１の電位が１．１Ｖ〜１．３Ｖの範囲に収まることにより、終端抵抗１０４及び終端抵抗１０５の抵抗値は、特性インピーダンス４５Ω±１０％を満たす。
【００２２】
時刻ｔ２において、周辺温度の変化等により補正回路１０７の抵抗素子の抵抗値が変化しｎｏｄｅ１の電位が基準電位（１．１Ｖ）より低くなると（グラフ▲１▼）、第２比較器２０４は“Ｈ”レベルの信号（ＵＰ信号）を出力する（グラフ▲３▼）。シフトレジスタ２０５は、このＵＰ信号に応答して、１ビットのアップシフト動作を行い、“０１０”の制御信号ＣＴＲＬを出力する（グラフ▲６▼）。“０１０”の制御信号ＣＴＲＬに応答して、補正回路１０７のスイッチ素子（ＳＷｃ＿０、ＳＷｃ＿１、ＳＷｃ＿２）は、（オフ状態、オン状態、オフ状態）となり、抵抗素子Ｒｃ＿１が選択されることによりｎｏｄｅ１の電位は基準電位１．１Ｖ〜１．３Ｖの範囲にまで上昇する（グラフ▲１▼）。この時、“０１０”の制御信号ＣＴＲＬに応答して、終端抵抗１０４のスイッチ素子（ＳＷａ＿０、ＳＷａ＿１、ＳＷａ＿２）は、（オフ状態、オン状態、オフ状態）となり、終端抵抗１０５のスイッチ素子（ＳＷｂ＿０、ＳＷｂ＿１、ＳＷｂ＿２）は、（オフ状態、オン状態、オフ状態）となる。この動作により、終端抵抗１０４の抵抗素子Ｒａ＿１及び終端抵抗１０５の抵抗素子Ｒｂ＿１が選択される。前述したように、補正回路１０７のｎｏｄｅ１の電位が１．１Ｖ〜１．３Ｖの範囲に収まることにより、終端抵抗１０４及び終端抵抗１０５の抵抗値は、特性インピーダンス４５Ω±１０％を満たす。
【００２３】
時刻ｔ３において、データの送受信が開始されると、データ入出力端子１０１はアクティブ状態（図中Ａｃｔｉｖｅと表す。）となる（グラフ▲４▼）。データ入出力端子１０１がアクティブ状態となったことによりＤ＋端子の電位とＤ−端子の電位との電位差が生じ、検出回路１０６は“Ｌ”の信号を出力する（グラフ▲５▼）。補正回路１０７は、この“Ｌ”の信号に応答して、終端抵抗１０４及び１０５の抵抗値の補正を禁止された状態（ディセーブル状態）となる。
【００２４】
時刻ｔ４において、周辺温度の変化等により補正回路１０７の抵抗素子の抵抗値が変化しｎｏｄｅ１の電位が基準電位（１．３Ｖ）を越えた時（グラフ▲１▼）、第１比較器２０３は検出回路１０６から出力されている“Ｌ”の信号を受けて動作停止状態にある。そのため、第１比較器２０３はＤＮ信号を出力せず（グラフ▲２▼）、シフトレジスタ２０５は、“０１０”の制御信号ＣＴＲＬの出力を維持する（グラフ▲６▼）。
【００２５】
時刻ｔ５において、周辺温度の変化等により補正回路１０７の抵抗素子の抵抗値が変化しｎｏｄｅ１の電位が基準電位（１．１Ｖ）より低くなった時（グラフ▲１▼）、第２比較器２０４は検出回路１０６から出力されている“Ｌ”の信号を受けて動作停止状態にある。そのため、第２比較器２０４はＵＰ信号を出力せず（グラフ▲３▼）、シフトレジスタ２０５は、“０１０”の制御信号ＣＴＲＬの出力を維持する（グラフ▲６▼）。
【００２６】
時刻ｔ６において、データの送受信が停止すると、データ入出力端子１０１はアイドル状態（図中、Ｉｄｌｅと表す。）となる（グラフ▲４▼）。データ入出力端子１０１がアイドル状態の時、Ｄ＋端子の電位とＤ−端子の電位との電位差は０Ｖとなり、検出回路１０６は“Ｈ”レベルの信号を出力する（グラフ▲５▼）。補正回路１０７は、この“Ｈ”レベルの信号に応答して、終端抵抗１０４及び１０５の抵抗値の補正を許可された状態（イネーブル状態）となる。以後、ｎｏｄｅ１の電位が基準電位（１．３Ｖ）を越えた時のインタフェース回路の動作及びｎｏｄｅ１の電位が基準電位（１．１Ｖ）より低くなった時のインタフェース回路の動作は、時刻ｔ１及び時刻ｔ２におけるインタフェース回路の動作と同様である。
【００２７】
以上説明したように、本実施の形態に係るインタフェース回路は、第１端子（Ｄ＋端子）の電位と第２端子（Ｄ−端子）の電位との電位差を検出し、データの送受信が停止していることを検出する検出回路１０６と、検出回路１０６の出力信号に応答して終端抵抗１０４及び終端抵抗１０５の抵抗値を補正する補正回路１０７とを備え、データの送受信中には終端抵抗の抵抗値の補正を禁止することにより、補正時の特性インピーダンスの変化に起因したデータ送信時の出力波形の歪みや、データ受信時の受信エラーを抑えることができる。
【００２８】
〔第２の実施の形態〕
次に、本発明の第２の実施の形態に係るインタフェース回路について説明する。図４は、本発明の第２の実施の形態に係るインタフェース回路を示す回路図である。図４に示したインタフェース回路において、図１に示したインタフェース回路と異なる点は、図１に示した補正回路１０７に代えて補正回路４０１が設けられ、選択手段４０２が新たに設けられている点である。その他の構成は、図１に示したインタフェース回路と同一であるため、図１と同一の番号を付して説明する。
【００２９】
補正回路４０１は、検出回路１０６の出力信号に関係なく常に周囲温度の変化等をモニタし制御信号ＣＴＲＬを出力している回路である。選択手段４０２は、検出回路１０６の出力信号に応答して、補正回路４０１から入力される新たな制御信号ＣＴＲＬ若しくは、補正回路４０１から前に入力され現在出力している制御信号ＣＴＲＬのどちらか一方を選択し出力するセレクタである。  本実施の形態では、検出回路１０６から“Ｈ”の信号が出力された時、即ち、データの送受信が停止している時には補正回路４０１から新たに入力される制御信号ＣＴＲＬを選択し出力する。また、検出回路１０６から“Ｌ”の信号が出力されている時、即ち、データの送受信が行われている時には補正回路４０１から前に入力され現在出力している制御信号ＣＴＲＬを選択する。
【００３０】
次に、図４に示したインタフェース回路の動作について説明する。本実施の形態において、補正回路４０１は常に周辺温度の変化等をモニタし、モニタ結果に応じて制御信号ＣＴＲＬを出力している。
【００３１】
データの送受信が停止している時は、Ｄ＋端子の電位とＤ−端子の電位との電位差は０Ｖであり、検出回路１０６は“Ｈ”の信号を出力する。セレクタ４０２は、検出回路１０６から出力された“Ｈ”の信号に応答して、補正回路４０１から新たに入力される制御信号ＣＴＲＬを選択し、終端抵抗１０４及び終端抵抗１０５に出力する。終端抵抗１０４及び終端抵抗１０５は、制御信号ＣＴＲＬに基づいて抵抗値を変更する。
【００３２】
データの送受信が行われている時は、Ｄ＋端子の電位とＤ−端子の電位との電位差が生じるため検出回路１０６は“Ｌ”の信号を出力する。セレクタ４０２は、検出回路１０６から出力された“Ｌ”の信号に応答して、補正回路４０１から前に出力され、現在出力している制御信号ＣＴＲＬの出力を維持する。終端抵抗１０４及び終端抵抗１０５は、セレクタ４０２から入力される制御信号ＣＴＲＬに変化がないため現在の抵抗値を維持する。
【００３３】
以上説明したように、本実施の形態に係るインタフェース回路は、検出回路１０６と、補正回路４０１と、選択手段（セレクタ）７０２とを備えるため、データの送受信が停止している時のみ終端抵抗１０４及び終端抵抗１０５の抵抗値を補正することができ、特性インピーダンスの変化に起因したデータ送信時の出力波形の歪みやデータ受信時の受信エラーを抑えることができる。さらに、本実施の形態に係るインタフェース回路は、選択手段（セレクタ）４０２を備えることにより、データの送受信が停止している時に制御信号ＣＴＲＬの切換えのみを行うことができるため、データの送受信が停止している状態（アイドル状態）の時間が短い場合にも正確に終端抵抗の抵抗値を補正することが可能となる。
【００３４】
〔第３の実施の形態〕
次に、本発明の第３の実施の形態に係るインタフェース回路について説明する。ＵＳＢ２．０インタフェースのデータ転送は、フレームという概念で時間分割され、そのフレームを積み重ねていくことで行われる。１フレームの間にはデータがパケット単位で転送される。さらに、各パケットの最終部にはパケットの終了を示すパケット終了コードが付けられる。また、各パケット間にはパケット同士の衝突を回避するためにターン・アラウンド時間が設けられているため、１つのパケットの転送が完了するとデータの送受信が停止している状態（アイドル状態）が存在する。本実施の形態は、パケット終了コードによりデータの受信が停止していることを検出し、その検出結果に応答して終端抵抗の抵抗値を補正するものである。
【００３５】
まず、第３の実施の形態に係るインタフェース回路の構成について図５を参照して説明する。図５は、本発明の第３の実施の形態に係るインタフェース回路を示す回路図である。図５に示した本実施の形態に係るインタフェース回路において、図１に示した第１の実施の形態に係るインタフェース回路と異なる点は、補正回路１０７動作を制御する手段として、第１の実施の形態に係るインタフェース回路の検出回路１０６に代えて検出回路５０１を設けた点である。その他の構成は、図１に示した第１の実施の形態に係るインタフェース回路と同様であり同一番号を付して説明する。
【００３６】
検出回路５０１は、データレシーバ１０３の出力端子に接続される入力端子Ｄと、補正回路１０７のＥＮ端子に接続される出力端子ＤＥＴとを有する。検出回路５０１は、データ入出力端子１０１を介して取り込まれるデータに含まれるパケット終了コードを検出し、所定の期間“Ｈ”の信号（Ｄｅｔｅｃｔ信号）を出力する回路である。ＵＳＢ２．０インターフェースでは、物理層ＬＳＩが受信したデータを上位階層のＬＳＩへ出力する際に、パケット終了コードを取り除く必要があり、通常、物理層ＬＳＩにはパケット終了コードを検出する手段が備わっている。
【００３７】
次に、第３の実施の形態に係るインタフェース回路の動作について図６を参照して説明する。図６は、第３の実施の形態に係るインタフェース回路の動作を示すタイムチャートである。図６の横方向に時刻を示す。また、図６の縦方向には、上から順に、ｎｏｄｅ１の電位（グラフ▲１▼）、第１比較器２０３の出力（グラフ▲２▼）、第２比較器２０４の出力（グラフ▲３▼）、データ入出力端子１０１の状態（グラフ▲４▼）、検出回路５０１の出力（グラフ▲５▼）、制御信号ＣＴＲＬ（グラフ▲６▼）を示す。グラフ▲４▼に示すパケットにおいて、データ部をドット模様で表し、パケット終了コードを斜線模様で表す。
【００３８】
時刻ｔ０は、データ入出力端子１０１を介してパケットの受信が行われている最中であり（グラフ▲４▼）、検出回路５０１は  “Ｌ”の信号を出力する（グラフ▲５▼）。この時、シフトレジスタ２０５は、“０１０”の制御信号ＣＴＲＬの出力を維持している。
【００３９】
時刻ｔ１において、データ入出力端子１０１に、パケット終了コードが到達する（グラフ▲４▼）。パケット終了コードが到達してから次のパケットが到達するまでの期間は、データの受信が行われていない状態（アイドル状態；図中Ｉｄｌｅと表す。）である。検出回路５０１は、このパケット終了コードを検出し、所定の期間（時刻ｔ１から時刻ｔ３までの期間）“Ｈ”レベルの信号（Ｄｅｔｅｃｔ信号）を出力する（グラフ▲５▼）。
【００４０】
時刻ｔ２において、周囲温度の変化等により補正回路１０７の抵抗素子の抵抗値が変化しｎｏｄｅ１の電位が基準電位（１．３Ｖ）を越える（グラフ▲１▼）。この時、補正回路１０７の第１比較器２０３には、“Ｈ”の信号が入力されており、第１比較器２０３は比較動作が許可された状態にある。第１比較器２０３は、ｎｏｄｅ１の電位が基準電位（１．３Ｖ）を越えたことを検出し、“Ｈ”の信号（ＤＮ信号）を出力する（グラフ▲２▼）。シフトレジスタ２０５は、このＤＮ信号に応答して１ビットのダウンシフト動作を行い、“００１”の制御信号ＣＴＲＬを出力する（グラフ▲６▼）。補正回路１０７のスイッチ素子（ＳＷｃ＿０、ＳＷｃ＿１、ＳＷｃ＿２）は、“００１”の制御信号ＣＴＲＬに応答して（オン状態、オフ状態、オフ状態）となり、補正回路１０７の抵抗素子Ｒｃ＿０が選択される。その結果ｎｏｄｅ１の電位は、基準電位１．１Ｖ〜１．３Ｖの範囲まで降下する。この時、終端抵抗１０４及び終端抵抗１０５のスイッチ素子（ＳＷａ＿０、ＳＷａ＿１、ＳＷａ＿２）及び（ＳＷｂ＿０、ＳＷｂ＿１、ＳＷｂ＿２）は、“００１”の制御信号ＣＴＲＬに応答して、（オン状態、オフ状態、オフ状態）となる。その結果、終端抵抗１０４及び終端抵抗１０５では、抵抗素子Ｒａ＿０及びＲｂ＿０が選択される。前述のように、補正回路１０７のｎｏｄｅ１の電位が１．１Ｖ〜１．３Ｖの範囲にある時、終端抵抗１０４及び終端抵抗１０５の抵抗値は特性インピーダンス４５Ω±１０％を満たす。
【００４１】
時刻ｔ３において、検出回路５０１の出力信号が“Ｌ”となることにより（グラフ▲５▼）、第１比較回路２０３及び第２比較回路２０４は、動作禁止状態となる。
【００４２】
時刻ｔ４において、周囲温度の変化等により補正回路１０７の抵抗素子の抵抗値が変化しｎｏｄｅ１の電位が基準電位（１．１Ｖ）より低くなる（グラフ▲１▼）。しかし、この時、検出回路５０１の出力信号は“Ｌ”であるため（グラフ▲５▼）、第１比較回路２０３及び第２比較回路２０４は、動作禁止状態である。その結果、シフトレジスタ２０５は、“００１”の制御信号ＣＴＲＬの出力を維持する（グラフ▲６▼）。
【００４３】
時刻ｔ５において、データ入出力端子にパケット終了コードが到達する（グラフ▲４▼）。検出回路５０１は、このパケット終了コードを検出して、所定の期間（時刻ｔ５から時刻ｔ６までの期間）“Ｈ”の信号（Ｄｅｔｅｃｔ信号）を出力する（グラフ▲５▼）。補正回路１０７の第１比較器２０３及び第２比較器２０４は、この“Ｈ”の信号に応答して動作許可状態となる。この時ｎｏｄｅ１の電位が基準電位（１．１Ｖ）より低くなっているため、第２比較器２０４は、“Ｈ”の信号（ＵＰ信号）を出力する（グラフ▲３▼）。シフトレジスタ２０５は、このＵＰ信号に応答して１ビットのアップシフト動作を行い、“０１０”の制御信号ＣＴＲＬを出力する（グラフ▲６▼）。補正回路１０７のスイッチ素子（ＳＷｃ＿０、ＳＷｃ＿１、ＳＷｃ＿２）は、“０１０”の制御信号ＣＴＲＬに応答して（オフ状態、オン状態、オフ状態）となる。その結果、補正回路１０７の抵抗素子Ｒｃ＿１が選択され、ｎｏｄｅ１の電位は基準電位１．１Ｖ〜１．３Ｖの範囲まで上昇する（グラフ▲１▼）。この時、終端抵抗１０４及び終端抵抗１０５のスイッチ素子（ＳＷａ＿０、ＳＷａ＿１、ＳＷａ＿２）及び（ＳＷｂ＿０、ＳＷｂ＿１、ＳＷｂ＿２）は、“０１０”の制御信号ＣＴＲＬに応答して、（オフ状態、オン状態、オフ状態）となる。その結果、終端抵抗１０４及び終端抵抗１０５では、抵抗素子Ｒａ＿１及びＲｂ＿１が選択される。前述のように、補正回路１０７のｎｏｄｅ１の電位が１．１Ｖ〜１．３Ｖの範囲にある時、終端抵抗１０４及び終端抵抗１０５の抵抗値は特性インピーダンス４５Ω±１０％を満たす。
【００４４】
時刻ｔ６において、検出回路５０１の出力信号は“Ｌ”となり（グラフ▲５▼）、第１比較器２０３及び第２比較器２０４は動作禁止状態となる。
【００４５】
以上説明したように、第３の実施の形態に係るインタフェース回路は、パケット終了コードを検出しその結果を出力する検出回路５０１と、検出回路５０１の出力の応答して終端抵抗１０４及び終端抵抗１０５に制御信号ＣＴＲＬを出力することにより終端抵抗１０４及び１０５の抵抗値を補正する補正回路１０７とを備えることにより、補正時の特性インピーダンスの変化に起因したデータ送信時の出力波形の歪みや、データ受信時の受信エラーをなくすことが可能となる。
【００４６】
また、第２の実施の形態に係るインタフェース回路は、パケット終了コードを検出してからの所定期間にのみ、終端抵抗１０４及び終端抵抗１０５の抵抗値を補正するため、受信するパケット数が少ない場合には、それに応じて補正回数が少なくなり、消費電流を抑えることができる。
【００４７】
〔第４の実施の形態〕
次に、本発明の第４の実施の形態に係るインタフェース回路について説明する。図７は、本発明の第４の実施の形態に係るインタフェース回路を示す回路図である。本実施の形態に係るインタフェース回路において、図５に示した第３の実施の形態に係るインタフェース回路と異なる点は、補正回路７０１と、選択手段７０２が設けられている点である。その他の回路構成は図５に示したインタフェース回路と同一である。図４と同一の構成には同一の番号を付して説明する。補正回路７０１は、検出回路５０１の出力信号に関係なく常に周辺温度の変化等をモニタし制御信号ＣＴＲＬを出力する回路である。補正回路７０１の内部回路と図４に示した補正回路１０７の内部回路との違いを図２の回路図を参照して説明する。補正回路７０１は、常にｎｏｄｅ１の電位の変化をモニタするものであるため、補正回路７０１には、図２の補正回路１０７に設けられているＥＮ端子及び、ＥＮ端子と第１比較器２０３及び第２比較器２０４とを接続する信号線が取り除かれている。補正回路７０１の機能としては、図２の補正回路１０７のＥＮ端子に“Ｈ”の信号を常に印加しているのと同一である。選択手段７０２は、検出回路４０１から入力される信号に応答して、補正回路７０１から新たに入力される制御信号ＣＴＲＬと、補正回路７０１から前に入力され現在出力している制御信号ＣＴＲＬとを選択するセレクタである。以下、選択手段７０２をセレクタ７０２という。セレクタ７０２は、検出回路５０１から“Ｈ”の信号を受けると、補正回路７０１から新たに入力される制御信号ＣＴＲＬを選択して終端抵抗１０４及び終端抵抗１０５に出力する。また、セレクタ７０２は、検出回路５０１からから入力された“Ｌ”の信号を受けると、補正回路７０１から前に入力され現在出力している制御信号ＣＴＲＬを選択して終端抵抗１０４及び終端抵抗１０５に出力する。
【００４８】
次に、本実施の形態に係るインタフェース回路の動作について説明する。本実施の形態において、補正回路７０１は、常に周辺温度の変化等をモニタし、そのモニタ結果に基づいて制御信号ＣＴＲＬを出力している。言い換えると、補正回路７０１は、図２におけるｎｏｄｅ１の電位の変化を常にモニタし、そのモニタ結果に基づいて制御信号ＣＴＲＬを出力している。
【００４９】
検出回路４０１が、インタフェース回路に取り込まれたパケット終了コードを検出すると、所定期間“Ｈ”の信号を出力する。セレクタ７０２は、検出回路４０１から入力された“Ｈ”の信号に応答して、補正回路７０１から入力される新たな制御信号ＣＴＲＬを選択して、終端抵抗１０４及び終端抵抗１０５に出力する。終端抵抗１０４及び終端抵抗１０５は、制御信号ＣＴＲＬに応答してその抵抗値を変化させる。
【００５０】
検出回路５０１は、パケット終了コードを検出しない時には、“Ｌ”の信号を出力する。セレクタ７０２は、検出回路７０２から入力された“Ｌ”の信号に応答して、補正回路７０１から前に入力され現在出力している制御信号ＣＴＲＬを選択して、終端抵抗１０４及び終端抵抗１０５に出力する。終端抵抗１０４及び終端抵抗１０５は、セレクタ７０２から入力される制御信号ＣＴＲＬが変化しないため現在の抵抗値を維持する。
【００５１】
以上説明したように、本実施の形態に係るインタフェース回路は、検出回路５０１と、補正回路７０１と、選択手段（セレクタ）７０２とを備えるため、パケット終了コードを検出した時のみ終端抵抗１０４及び終端抵抗１０５の抵抗値を補正し、特性インピーダンスの変化に起因したデータ受信時の受信エラーを抑えることができる。さらに、本実施の形態に係るインタフェース回路は、選択手段（セレクタ）７０２を備えることにより、パケット終了コードを検出した時に制御信号ＣＴＲＬの切換えのみを行うため、転送されてくるパケット間のターン・アラウンド時間が短い場合にも終端抵抗の抵抗値を正確に補正することができる。
【００５２】
【発明の効果】
以上詳細に説明したように、この発明の代表的なものによれば、第１端子の電位と第２端子の電位とが所定の状態であることを検出し、データの送受信が停止していることを検出する検出回路と、検出回路の出力信号に応答して終端抵抗に制御信号を出力する補正回路とを備え、データの送受信中には終端抵抗の抵抗値の補正を禁止し、データの送受信が停止している時に終端抵抗の抵抗値の補正を許可することにより、補正時の特性インピーダンスの変化に起因したデータ送信時の出力波形の歪みや、データ受信時の受信エラーを抑えることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るインタフェース回路を示す回路図
【図２】図１の終端抵抗１０４、１０５及び補正回路１０７を示す回路図
【図３】第１の実施の形態に係るインタフェース回路の動作を示すタイムチャート
【図４】本発明の第２の実施の形態に係るインタフェース回路を示す回路図
【図５】本発明の第３の実施の形態に係るインタフェース回路を示す回路図
【図６】第３の実施の形態に係るインタフェース回路の動作を示すタイムチャート
【図７】本発明の第４の実施の形態に係るインタフェース回路を示す回路図
【符号の説明】
１０１  データ入出力端子
１０２  データドライバ
１０３  データレシーバ
１０４  終端抵抗
１０５  終端抵抗
１０６  検出回路
１０７  補正回路
【図１】
0003609363.tif 000002
【図２】
0003609363.tif 000003
【図３】
0003609363.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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