(57)【特許請求の範囲】
【請求項１】
複数段の積分器を備えて構成されるデルタシグマ変調回路において、
少なくともいずれか一つの積分器をスイッチドキャパシタ積分器とし、
入力信号レベルが所定の閾値以上であるときにはスイッチング周波数を小さくするように制御することを特徴とするデルタシグマ変調回路。
【請求項２】
複数段の積分器を備えて構成されるデルタシグマ変調回路において、
少なくともいずれか一つの積分器をスイッチドキャパシタ積分器とし、
前記スイッチドキャパシタ積分器のスイッチにおけるスイッチング周波数を制御する制御手段を備え、
各積分器の積分器キャパシタ容量と標本化キャパシタ容量と前記スイッチング周波数に基づいて各積分器の乗算器係数を決定し量子化ノイズ特性を制御すると共に、
前記制御手段は、入力信号レベルの大小に応答して、前記スイッチング周波数を変化することを特徴とするデルタシグマ変調回路。
【請求項３】
複数段の積分器を備えて構成され任意の積分器間に部分負帰還ループが設けられるデルタシグマ変調回路において、
少なくともいずれか一つの積分器をスイッチドキャパシタ積分器とし、
少なくともいずれか一つの部分負帰還ループにスイッチドキャパシタが設けられ、
前記スイッチドキャパシタ積分器および前記部分負帰還ループにおけるスイッチドキャパシタのスイッチング周波数を制御する制御手段を備え、
前記制御手段は、入力信号レベルの大小に応答して、前記スイッチング周波数を変化することを特徴とするデルタシグマ変調回路。
【請求項４】
前記制御手段によるスイッチング周波数の制御によりループゲインを可変とすることを特徴とする請求項３に記載のデルタシグマ変調回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、オーディオ分野で好適に実施され、アナログ音響信号やマルチビット音響信号を、記録、伝送および信号処理するにあたって有利な１ビット信号に変換するデルタシグマ変調回路に関する。
【０００２】
【従来の技術】
前記１ビット信号は、再生側または受信側で、簡単な低次のローパスフィルタによってアナログ信号に復調することができるとともに、各ビットに均等な重みを有する語同期が不要なデータ列であるので、伝送路の影響を受けにくく、エラーに強いという特徴を有している。また、１ビット信号は、同じサンプリング周波数であっても、デルタシグマ変調回路のアルゴリズムを変更することによって、前記再生側または受信側の構成を変更することなく、たとえば有効周波数帯域幅を縮小する代わりに、ダイナミックレンジを拡大するというような量子化ノイズフロアの形状を任意に変化させることができるという特徴を有している。
【０００３】
したがって、近年、デルタシグマ変調によって１ビット信号を作成するデルタシグマ変調回路が広く用いられるようになって来ている。
【０００４】
図６は、典型的な従来技術のデルタシグマ変調回路１の電気的構成を示すブロック図である。このデルタシグマ変調回路１は、大略的に、入力されるアナログ音響信号を高次積分する積分回路２と、各次の積分出力を加算する加算器３と、加算器３の出力を量子化して１ビットデジタル信号を出力する量子化器４と、量子化器４の出力をアナログ値に変換して前記積分回路２の入力側に帰還するデジタル／アナログ変換器５とを備えて構成されている。
【０００５】
前記積分回路２は、縦続接続された７次の積分器ｍ１，ｍ２，…，ｍ７と、部分負帰還ループを構成するための帰還回路ｍ１１，ｍ１２，ｍ１３と、初段の積分器ｍ１の入力側と前記デジタル／アナログ変換器５との間に設けられる帰還抵抗ｒ０とを備えて構成されている。
【０００６】
第１次の積分器ｍ１は、入力抵抗ｒ１と、差動増幅器ａ１と、時定数素子である帰還コンデンサｃ１とを備えて構成されている。入力端子６からのアナログ音響信号は、入力抵抗ｒ１を介して、差動増幅器ａ１の反転入力端子に入力される。この差動増幅器ａ１の非反転入力端子は接地されている。この差動増幅器ａ１からの出力は、次段の積分器ｍ２の差動増幅器ａ２および前記加算器３へ出力されるとともに、帰還コンデンサｃ１を介して反転入力端子に入力されて負帰還される。
【０００７】
次段以降の積分器ｍ２〜ｍ７も、前記積分器ｍ１と同様に構成されており、対応する部分の参照符号は、同一の英字に、各積分器ｍ２〜ｍ７の次数に対応した添数字を付して示している。したがって、たとえば第３次の積分器ｍ３では、積分器ｍ２からの出力が入力抵抗ｒ３を介して入力され、出力は加算器３に入力されるとともに、次段の積分器ｍ４に入力される。
【０００８】
各積分器ｍ１〜ｍ７からの出力は、前述のように加算器３に入力されて相互に加算された後、量子化器４に入力される。量子化器４は、加算器３からの出力を所定のサンプリング周波数ＦＳでサンプリングし、そのサンプリング値が０以上であるときには、出力端子７に「１」の出力を導出し、０未満であるときには、「０」の出力を導出し、こうして各積分器ｍ１〜ｍ７からの出力加算値が、１ビット量子化される。また、この量子化器４による量子化結果の出力は、デジタル／アナログ変換器５においてアナログ値に変換された後、帰還抵抗ｒ０を介して、差動増幅器ａ１の反転入力端子に負帰還されている。
【０００９】
マルチビットデジタル信号を高速サンプリングする１ビットデジタル符号化方式では、前記サンプリング周波数ＦＳは、通常、マルチビットデジタル信号のサンプリング周波数をｆｓとするとき、たとえば３２ｆｓや６４ｆｓなどのｆｓの所定数倍に設定される。たとえばコンパクトディスクの場合には、ｆｓ＝４４．１ｋＨｚであり、前記サンプリング周波数ＦＳは、３２ｆｓの場合で１．４１ＭＨｚとなり、６４ｆｓの場合で２．８２ＭＨｚとなる。
【００１０】
一方、第２次の積分器ｍ２と第３次の積分器ｍ３とに関連して、帰還回路ｍ１１が設けられている。積分器ｍ２への入力は、該積分器ｍ２で積分および反転され、積分器ｍ３で積分および正転され、さらに帰還回路ｍ１１において反転された後、積分器ｍ２の差動増幅器ａ２の反転入力端子に入力されて負帰還される。
【００１１】
前記帰還回路ｍ１１は、差動増幅器ａ１１と、３つの抵抗ｒｉ１１，ｒｆ１１，ｒｏ１１とを備えて構成されている。差動増幅器ａ３からの出力は、入力抵抗ｒｉ１１を介して差動増幅器ａ１１の反転入力端子に入力される。前記差動増幅器ａ１１の非反転入力端子は接地されている。また、この差動増幅器ａ１１の出力は、出力抵抗ｒｏ１１を介して差動増幅器ａ２の反転入力端子に入力されるとともに、帰還抵抗ｒｆ１１を介して該差動増幅器ａ１１の反転入力端子に負帰還されている。
【００１２】
同様に、第４次の積分器ｍ４と第５次の積分器ｍ５とに関連して帰還回路ｍ１２が設けられており、第６次の積分器ｍ６と第７次の積分器ｍ７とに関連して帰還回路ｍ１３が設けられている。両帰還回路ｍ１２，ｍ１３の構成は、前記帰還回路ｍ１１の構成と同様であり、対応する部分の参照符号は、同一の英字に、各帰還回路ｍ１２，ｍ１３の添数字と同じ添数字を付して示している。
【００１３】
前記各帰還回路ｍ１１，ｍ１２，ｍ１３による部分負帰還ループによって、１ビットデジタル信号の量子化ノイズレベルの周波数特性に、３つのディップが形成される。各ディップの中心周波数（零点周波数）ｆは、それぞれの部分負帰還ループのループゲインＧｐによって決定され、
【００１４】
【数１】
0003696600.tif 000002
となる。このようにして、利用周波数帯域の上限、たとえば２０ｋＨｚまで、量子化ノイズレベルを所望とする、たとえば−１００ｄＢ以下とする零点制御が実現される。
【００１５】
上述のように構成されるデルタシグマ変調回路１において、各積分器ｍ１〜ｍ７における入力抵抗ｒ１〜ｒ７の抵抗値を変化することによって、差動増幅器ａ１〜ａ７の乗算器係数を変化することができ、量子化ノイズフロア曲線の傾きなどを制御することができる。また、前記ループゲインＧｐは、たとえば帰還回路ｍ１１の場合、差動増幅器ａ２，ａ３，ａ１１の乗算器係数の積によって決定される。したがって、部分負帰還ループの乗算器係数を変化することによって、前記零点周波数ｆを変化することができる。
【００１６】
したがって、前記差動増幅器ａ１〜ａ７の乗算器係数や、帰還回路ｍ１１〜ｍ１３のループゲインを制御することによって、所望とする有効周波数帯域幅およびダイナミックレンジとなるように、前記量子化ノイズフロア形状を制御することができる。
【００１７】
【発明が解決しようとする課題】
しかしながら、前記乗算器係数の切換えは、たとえば特開平９−１６２７４３号公報の図５で示すように、帰還コンデンサｃ１〜ｃ７や、入力抵抗ｒ１〜ｒ７を、それぞれ異なる定数値の素子の並列構成とし、いずれかの素子をスイッチによって選択的に使用することによって行われている。したがって、前記乗算器係数を段階的にしか切換えることができず、音源の種類や音楽の種類などに対応して、最適値に設定することができないという問題がある。
【００１８】
本発明の目的は、乗算器係数の切換えを、円滑、かつ簡易的に行うことができるデルタシグマ変調回路を提供することである。
【００１９】
【課題を解決するための手段】
本発明に係るデルタシグマ変調回路は、複数段の積分器を備えて構成されるデルタシグマ変調回路において、少なくともいずれか一つの積分器をスイッチドキャパシタ積分器とし、前記スイッチドキャパシタ積分器のスイッチにおけるスイッチング周波数を制御する制御手段を備え、各積分器の積分器キャパシタ容量と標本化キャパシタ容量と前記スイッチング周波数に基づいて各積分器の乗算器係数を決定し量子化ノイズ特性を制御すると共に、前記制御手段は、入力信号レベルの大小に応答して、前記スイッチング周波数を変化することを特徴とする。
【００２０】
上記の構成によれば、制御手段によって制御されるスイッチング周波数を変化することによって、設けられたスイッチドキャパシタのキャパシタ容量などと共に積分器の乗算器係数を制御でき、量子化ノイズフロア曲線の傾きなどはこの乗算器係数によって変化するので、所望とする量子化ノイズ特性に対応した乗算器係数を、円滑、かつ簡易的に得ることができる。
【００２１】
また、本発明に係るデルタシグマ変調回路では、複数段の積分器を備えて構成され任意の積分器間に部分負帰還ループが設けられるデルタシグマ変調回路において、少なくともいずれか一つの積分器をスイッチドキャパシタ積分器とし、少なくともいずれか一つの部分負帰還ループにスイッチドキャパシタが設けられ、前記スイッチドキャパシタ積分器および前記部分負帰還ループにおけるスイッチドキャパシタのスイッチング周波数を制御する制御手段を備え、前記制御手段は、入力信号レベルの大小に応答して、前記スイッチング周波数を変化することを特徴とする。
【００２２】
上記の構成によれば、前記制御手段によって制御されるスイッチング周波数を変化させることにより積分器の乗算器係数、負帰還ループのループゲインを、円滑、かつ簡易的に得ることができる。
【００２３】
また、本発明に係るデルタシグマ変調回路では、前記制御手段によるスイッチング周波数の制御によりループゲインを可変とすることを特徴とする。
【００２４】
上記の構成によれば、ループゲインを変化することにより零点周波数などの量子化ノイズ特性を所望とする特性となるように制御することができる。
【００２５】
また、本発明に係るデルタシグマ変調回路では、前記制御手段は、入力信号レベルの大小に応答して、前記スイッチング周波数を変化することを特徴とする。
【００２６】
上記の構成によれば、入力信号レベルに適応して、自動的に、各積分器への入力信号レベルを発振限界以下に制御することができる。
【００２７】
また、本発明に係るデルタシグマ変調回路では、複数段の積分器を備えて構成されるデルタシグマ変調回路において、少なくともいずれか一つの積分器をスイッチドキャパシタ積分器とし、入力信号レベルが所定の閾値以上であるときにはスイッチング周波数を小さくするように制御することを特徴とする。
【００２８】
上記の構成によれば、入力レベルが所定の閾値以上であるときにはスイッチング周波数を小さくするので閾値発振限界を高くすることができる。
【００２９】
なお、本発明に係るデルタシグマ変調回路では、前記制御手段は各スイッチング周波数を個別に制御してもよい。
【００３０】
上記の構成によれば、量子化ノイズ特性を所望とする特性となるように、きめ細かく制御することができる。
【００３１】
【発明の実施の形態】
本発明の実施の一形態について、図１〜図５に基づいて説明すれば、以下のとおりである。
【００３２】
図１は、本発明の実施の一形態のデルタシグマ変調回路１１の電気的構成を示すブロック図である。このデルタシグマ変調回路１１は、大略的に、入力端子１７に入力されるアナログ音響信号を高次積分するスイッチドキャパシタ積分回路１２と、各次の積分器出力を加算する加算器１３と、加算器１３の出力を量子化して出力端子１８に１ビットデジタル信号を出力する量子化器１４と、量子化器１４の出力をアナログ値に変換して前記積分回路１２の入力側に負帰還するデジタル／アナログ変換器１５と、前記スイッチドキャパシタ積分回路１２の乗算器係数を切換える乗算器係数切換部１６とを備えて構成されている。
【００３３】
前記スイッチドキャパシタ積分回路１２は、縦続接続された７次のスイッチドキャパシタ積分器Ｍ１，Ｍ２，…，Ｍ７と、部分負帰還ループを構成するための帰還回路ＳＣ１１，ＳＣ１２，ＳＣ１３とを備えて構成されている。
【００３４】
第１次のスイッチドキャパシタ積分器Ｍ１は、差動増幅器Ａ１と、スイッチドキャパシタＳＣ１と、時定数素子である積分キャパシタＣｏ１とを備えて構成されている。前記入力端子１７からのアナログ音響信号は、スイッチドキャパシタＳＣ１を介して差動増幅器Ａ１の反転入力端子に入力される。この差動増幅器Ａ１の非反転入力端子は接地されている。この差動増幅器Ａ１からの出力は、次段の積分器Ｍ２および前記加算器１３へ出力されるとともに、積分キャパシタＣｏ１を介して反転入力端子に入力されて負帰還される。
【００３５】
次段以降のスイッチドキャパシタ積分器Ｍ２〜Ｍ７も、前記スイッチドキャパシタ積分器Ｍ１と同様に構成されており、対応する部分の参照符号は、同一の英字に、各スイッチドキャパシタ積分器Ｍ２〜Ｍ７の次数に対応した添数字を付して示している。したがって、たとえば第３次のスイッチドキャパシタ積分器Ｍ３では、スイッチドキャパシタ積分器Ｍ２の出力がスイッチドキャパシタＳＣ３を介して入力され、差動増幅器Ａ３の出力は、加算器１３に入力されるとともに、次段のスイッチドキャパシタ積分器Ｍ４に入力される。なお、各スイッチドキャパシタ積分器Ｍ１〜Ｍ７に関しては、たとえば特開平７−６５０９１号公報に詳細が記載されている。
【００３６】
各スイッチドキャパシタ積分器Ｍ１〜Ｍ７からの出力は、前述のように加算器１３に入力されて相互に加算された後、量子化器１４に入力される。量子化器１４は、加算器１３からの出力を所定のサンプリング周波数ＦＳでサンプリングし、そのサンプリング値が０以上であるときには、出力端子１８に「１」の出力を導出し、０未満であるときには、「０」の出力を導出し、こうして各スイッチドキャパシタ積分器Ｍ１〜Ｍ７からの出力加算値が、１ビット量子化される。また、この量子化器１４による量子化結果の出力は、デジタル／アナログ変換器１５においてアナログ値に変換された後、入力側に負帰還されている。
【００３７】
一方、第２次のスイッチドキャパシタ積分器Ｍ２と第３次のスイッチドキャパシタ積分器Ｍ３とに関連して、帰還回路ＳＣ１１が設けられている。スイッチドキャパシタ積分器Ｍ２への入力は、該スイッチドキャパシタ積分器Ｍ２で積分および反転され、スイッチドキャパシタ積分器Ｍ３で積分および正転され、さらに帰還回路ＳＣ１１において反転された後、スイッチドキャパシタ積分器Ｍ２の差動増幅器Ａ２の入力側に負帰還される。
【００３８】
同様に、第４次のスイッチドキャパシタ積分器Ｍ４と第５次のスイッチドキャパシタ積分器Ｍ５とに関連して帰還回路ＳＣ１２が設けられており、第６次のスイッチドキャパシタ積分器Ｍ６と第７次のスイッチドキャパシタ積分器Ｍ７とに関連して帰還回路ＳＣ１３が設けられている。
【００３９】
図２は、前記スイッチドキャパシタＳＣ１を詳細に示す電気回路図である。このスイッチドキャパシタＳＣ１は、前記入力端子１７と差動増幅器Ａ１との間に直列に介在される標本化キャパシタＣａ１に対して、該標本化キャパシタＣａ１の入出力端それぞれに直列に介在されるスイッチＳ１，Ｓ２と、前記入出力端を接地電位として、短絡するためのスイッチＳ３，Ｓ４とを備えて構成されている。前記乗算器係数切換部１６からは、スイッチＳ３，Ｓ４には参照符φ１で示す制御信号が与えられ、スイッチＳ１，Ｓ２には参照符φ２で示す制御信号が与えられる。スイッチＳ３，Ｓ４は、前記制御信号φ１がハイレベルであるときに導通し、ローレベルであるときに遮断する。同様に、スイッチＳ１，Ｓ２は、前記制御信号φ２がハイレベルであるときに導通し、ローレベルであるときに遮断する。
【００４０】
前記制御信号φ１，φ２は、図３で示すように、周期Ｔを有する相互に逆相の信号であり、スイッチＳ３，Ｓ４とスイッチＳ１，Ｓ２とが同時に導通しないように、ハイレベルである期間が、Ｔ／２よりも短く設定されている。残余のスイッチドキャパシタＳＣ２〜ＳＣ７は、このスイッチドキャパシタＳＣ１と同様に形成され、各スイッチドキャパシタＳＣ２〜ＳＣ７内の標本化キャパシタには、同一の英字Ｃａに、次数に対応した添数字を付して示している。
【００４１】
しがって、スイッチドキャパシタＳＣ１〜ＳＣ７は、それぞれ前記制御信号φ１がハイレベルであるときに標本化キャパシタＣａ１〜Ｃａ７内の電荷を放電し、制御信号φ２がハイレベルとなると、積分キャパシタＣｏ１〜Ｃｏ７にそれぞれ蓄積されている電荷が与えられ、各スイッチドキャパシタ積分器Ｍ１〜Ｍ７は、逆相型の積分器として機能する。
【００４２】
また、帰還回路ＳＣ１１，ＳＣ１２，ＳＣ１３は、帰還ループに直列に介在される帰還キャパシタＣｂ１，Ｃｂ２，Ｃｂ３をそれぞれ備え、各帰還キャパシタＣｂ１〜Ｃｂ３の入力側において、該帰還キャパシタＣｂ１〜Ｃｂ３と直列に、前記制御信号φ１で制御されるスイッチが介在され、該帰還キャパシタＣｂ１〜Ｃｂ３と接地電位との間には、前記制御信号φ２で制御されるスイッチが介在されて構成されている。
【００４３】
各帰還キャパシタＣｂ１，Ｃｂ２，Ｃｂ３からの出力は、それぞれスイッチドキャパシタＳＣ２，ＳＣ４，ＳＣ６における標本化キャパシタＣａ２，Ｃａ４，Ｃａ６の出力側に接続されており、したがって帰還回路ＳＣ１１〜ＳＣ１３は正相動作となる。
【００４４】
前記乗算器係数切換部１６は、レベル検出回路２１と、閾値設定回路２２と、比較器２３と、ソース選択回路２４と、スイッチ制御回路２５とを備えて構成されている。レベル検出回路２１は、入力端子１７に入力されるアナログ音響信号の信号レベルを検出しており、その検出結果は比較器２３に与えられる。比較器２３は、レベル検出回路２１の出力と、閾値設定回路２２で設定された閾値とを比較し、入力アナログ音響信号のレベルが所定の閾値以上であるときには、前記スイッチドキャパシタＳＣ１〜ＳＣ７および帰還回路ＳＣ１１〜ＳＣ１７に前記制御信号φ１，φ２を与えるスイッチ制御回路２５に、スイッチング周波数、すなわち１／Ｔを小さくなるように制御する。
【００４５】
したがって、各スイッチドキャパシタ積分器Ｍ１〜Ｍ７の乗算器係数が小さくなり、発振限界を高くすることができる。
【００４６】
なお、前記閾値は複数設定されていてもよく、また比較器２３は、入力アナログ音響信号のレベルと閾値との差に対応して、前記スイッチング周波数を連続的に制御するようにしてもよい。
【００４７】
また、前記スイッチ制御回路２５には、ソース選択回路２４からの出力が与えられる。このソース選択回路２４は、前記入力アナログ音響信号が、たとえば音楽であるのか、または会議などの音声などであるのかなどの音源の種類や、たとえばクラシックであるのか、またはジャズやロックなどであるのかの音楽の種類に対応して、使用者によって選択され、その選択結果に応答してスイッチ制御回路２５は、前記スイッチング周波数の制御を行う。
【００４８】
上述のように構成されるデルタシグマ変調回路１１において、各スイッチドキャパシタ積分器Ｍｎ（ｎ＝１，２，…，７）の乗算器係数ａｎは、各積分キャパシタＣｏ１〜Ｃｏ７の容量をＣｏｎで表し、標本化キャパシタＣａ１〜Ｃａ７の容量をＣａｎで表し、サンプリング周期をＴｓ（＝１／ＦＳ）で表すとき、
ａｎ＝Ｔｓ／〔Ｃｏｎ｛１／（Ｃａｎ×Ｔ）｝〕                …（２）
で表すことができる。
【００４９】
したがって、キャパシタＣａ１〜Ｃａ７；Ｃｏ１〜Ｃｏ７の容量Ｃａｎ，Ｃｏｎが一定であっても、スイッチング周波数（１／Ｔ）を変化することによって、簡易的に、各スイッチドキャパシタ積分器Ｍｎの乗算器係数ａｎを制御することができる。
【００５０】
また、帰還回路ＳＣ１１〜ＳＣ１３の各部分負帰還ループのループゲインＧｐは、帰還キャパシタＣｂ１，Ｃｂ２，Ｃｂ３の容量をＣｂｎで表すとき、
Ｇｐ＝Ｃｂｎ／（ＦＳ×Ｃｏｎ×Ｔ）                          …（３）
で表される。
【００５１】
各スイッチドキャパシタ積分器Ｍ１〜Ｍ７の乗算器係数ａｎを制御することによって、図４で示す量子化ノイズフロア曲線の傾きなどを制御することができ、また各帰還回路ＳＣ１１〜ＳＣ１３の部分負帰還ループゲインを制御することによって、零点周波数ｄ１，ｄ２，ｄ３を制御することができ、こうして前記ソース選択回路２４からの選択に応答して、ダイナミックレンジＤと有効周波数帯域幅Ｆとを、所望とする値とする量子化ノイズフロア形状を得ることができる。
【００５２】
なお、各スイッチドキャパシタＳＣ１〜ＳＣ７および帰還回路ＳＣ１１〜ＳＣ１３のスイッチング周波数は、個別に制御されてもよいことは言うまでもなく、この場合には、前記量子化ノイズフロア形状や発振限界の制御を、さらにきめ細かく行うことができる。
【００５３】
図５は、上述のように構成されるデルタシグマ変調回路１１の一使用例であるミニディスク再生装置３１の電気的構成を示すブロック図である。このミニディスク再生装置３１は、ミニディスクから再生されたデジタル音響信号をアナログ音響信号に復調して音響再生を行う。
【００５４】
再生回路３２において、前記ミニディスクから再生されたマルチビットのデジタル音響信号は、伸長回路３３において、ＡＴＲＡＣ（Adaptive Transform Acoustic Coding）方式によって圧縮符号化されているデータが伸長され、左右各チャネルにそれぞれ１６ビットのマルチビットデジタル音響信号として、前記デルタシグマ変調回路１１の変調部１０に入力される。なお、図５では、図面の簡略化のために、１チャネル分だけで示している。前記変調部１０は、前記積分回路１２、加算器１３、量子化器１４およびデジタル／アナログ変換器１５を備えて構成されており、入力音響信号を１ビット信号にデルタシグマ変調する。
【００５５】
一方、前記伸長回路３３で伸長された前記マルチビット音響信号の全部、または一部、たとえば所定の上位数ビットが、前記乗算器係数切換部１６に入力される。乗算器係数切換部１６は、前述のように、伸長回路３３から入力された入力音響信号レベルや、使用者の設定に応答して、前記変調部１０の乗算器係数を変化する。こうして、量子化ノイズフロア形状や発振限界の制御された１ビットデジタル音響信号は、デジタルスイッチングアンプ３４に入力されて高効率に電力増幅され、低次のローパスフィルタなどで実現されるデジタル／アナログ変換回路３５においてアナログ音響信号に復調された後、スピーカ３６によって音響化される。
【００５６】
【発明の効果】
本発明に係るデルタシグマ変調回路は、以上のように複数段の積分器を備えて構成されるデルタシグマ変調回路において、少なくともいずれか一つの積分器をスイッチドキャパシタ積分器とし、前記スイッチドキャパシタ積分器のスイッチにおけるスイッチング周波数を制御する制御手段を備え、各積分器の積分器キャパシタ容量と標本化キャパシタ容量と前記スイッチング周波数に基づいて各積分器の乗算器係数を決定し量子化ノイズ特性を制御すると共に、前記制御手段は、入力信号レベルの大小に応答して、前記スイッチング周波数を変化する。
【００５７】
それゆえ、所望とする量子化ノイズ特性に対応した乗算器係数を、円滑、かつ簡易的に得ることができる。
【００５８】
また、本発明に係るデルタシグマ変調回路は、以上のように複数段の積分器を備えて構成され任意の積分器間に部分負帰還ループが設けられるデルタシグマ変調回路において、少なくともいずれか一つの積分器をスイッチドキャパシタ積分器とし、少なくともいずれか一つの部分負帰還ループにスイッチドキャパシタが設けられ、前記スイッチドキャパシタ積分器および前記部分負帰還ループにおけるスイッチドキャパシタのスイッチング周波数を制御する制御手段を備え、前記制御手段は、入力信号レベルの大小に応答して、前記スイッチング周波数を変化する。
【００５９】
それゆえ、制御手段によって制御されるスイッチング周波数を変化させることにより積分器の乗算器係数、負帰還ループのループゲインを、円滑、かつ簡易的に得ることができる。
【００６０】
また、本発明に係るデルタシグマ変調回路は、以上のように前記制御手段によるスイッチング周波数の制御によりループゲインを可変とする。
【００６１】
それゆえ、ループゲインを変化することにより零点周波数などの量子化ノイズ特性を所望とする特性となるように制御することができる。
【００６２】
また、本発明に係るデルタシグマ変調回路は、以上のように前記制御手段は、入力信号レベルの大小に応答して、前記スイッチング周波数を変化する。
【００６３】
それゆえ、入力信号レベルに適応して、自動的に、各積分器への入力信号レベルを発振限界以下に制御することができる。
【００６４】
また、本発明に係るデルタシグマ変調回路は、以上のように複数段の積分器を備えて構成されるデルタシグマ変調回路において、少なくともいずれか一つの積分器をスイッチドキャパシタ積分器とし、入力信号レベルが所定の閾値以上であるときにはスイッチング周波数を小さくするように制御する。
【００６５】
それゆえ、入力レベルが所定の閾値以上であるときにはスイッチング周波数を小さくするので閾値発振限界を高くすることができる。
【００６６】
なお、本発明に係るデルタシグマ変調回路は、前記制御手段は各スイッチング周波数を個別に制御してもよい。
【００６７】
それゆえ、量子化ノイズ特性を所望とする特性となるように、きめ細かく制御することができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態のデルタシグマ変調回路の電気的構成を示すブロック図である。
【図２】図１で示すデルタシグマ変調回路におけるスイッチドキャパシタを拡大して示す電気回路図である。
【図３】前記スイッチドキャパシタの動作を説明するための波形図である。
【図４】図１で示すデルタシグマ変調回路における量子化ノイズ特性の一例を示すグラフである。
【図５】図１で示すデルタシグマ変調回路の一使用例であるミニディスク再生装置の電気的構成を示すブロック図である。
【図６】典型的な従来技術のデルタシグマ変調回路の電気的構成を示すブロック図である。
【符号の説明】
１０  変調部
１１  デルタシグマ変調回路
１２  スイッチドキャパシタ積分回路
１３  加算器
１４  量子化器
１５  デジタル／アナログ変換器
１６  乗算器係数切換部（制御手段）
２１  レベル検出回路
２２  閾値設定回路
２３  比較器
２４  ソース選択回路
２５  スイッチ制御回路
３１  ミニディスク再生装置
３２  再生回路
３３  伸長回路
３４  デジタルスイッチングアンプ
３５  デジタル／アナログ変換回路
３６  スピーカ
Ａ１〜Ａ７          差動増幅器
Ｃａ１〜Ｃａ７      標本化キャパシタ
Ｃｂ１〜Ｃｂ３      帰還キャパシタ
Ｃｏ１〜Ｃｏ７      積分キャパシタ
ＳＣ１〜ＳＣ７      スイッチドキャパシタ
ＳＣ１１〜ＳＣ１３  帰還回路
Ｍ１〜Ｍ７          スイッチドキャパシタ積分器
【図１】
0003696600.tif 000003
【図２】
0003696600.tif 000004
【図３】
0003696600.tif 000005
【図４】
0003696600.tif 000006
【図５】
0003696600.tif 000007
【図６】
0003696600.tif 000008