(57)【特許請求の範囲】
【請求項１】
半導体基板上に前記基板の表面が所定部分だけ露出するように埋没コンタクトホールが具備された層間絶縁膜を形成する段階と、
前記結果物の全面に低濃度Ｐ型不純物がドーピングされた非晶質ポリシリコン膜を形成する段階と、
下部電極形成部を限定するマスクパターンを用いて前記ポリシリコン膜を選択食刻して、前記コンタクトホールを含んだ前記層間絶縁膜上の所定部分に亘って下部電極を形成する段階と、
前記下部電極の表面露出部にＨＳＧを成長させる段階と、
低温/高圧条件下で前記ＨＳＧ内にＰＨ3をドーピングする段階と、を備え、
前記低濃度Ｐ型不純物は０.９×１０20〜１.１×１０20ａｔｏｍｓ/ｃｍ3のドーピング濃度を有する不純物であり、
前記低温は７００℃以下の温度であり、
前記高圧は１０Ｔｏｒｒ以上の圧力であり、
前記ＰＨ3ドーピングは６０分以下の時間の間に実施する
ことを特徴とする半導体素子のキャパシタ製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の製造方法に係るもので、特にＨＳＧ（Ｈｅｍｉｓｐｈｅｒｉｃａｌ  Ｇｒａｉｎ）の表面ドーピング濃度を極大化してＤＲＡＭ素子のキャパシタンス特性とＢ・Ｖ（ｂｒｅａｋ  ｄｏｗｎ  ｖｏｌｔａｇｅ）特性を向上させることができる半導体素子のキャパシタ製造方法に関する。
【０００２】
【従来の技術】
半導体素子の高集積化が進行されるに従い、チップサイズを縮小すると共に大容量メモリを具現するため、同一占有面積内でキャパシタが占める面積を減らしキャパシタンスは大きく確保しようとする努力が進行されつつある。従って、現在、ＨＳＧ工程を適用してＤＲＡＭ素子のキャパシタ面積を極大化する方式により素子を製造している。
【０００３】
しかし、前記ＨＳＧ工程を適用して製造されたキャパシタは、ＨＳＧ自体がアンドープ−シリコン（ｕｎｄｏｐｅｄ−Ｓｉ）がシーディング（ｓｅｅｄｉｎｇ）された膜質であるため、素子駆動の時に下部電極の濃度低下に起因するディプリーションキャパシタンス（ｄｅｐｌｅｔｉｏｎ  ｃａｐａｃｉｔａｎｃｅ）の減少が誘発されるだけでなく、ＤＲＡＭ素子の全体キャパシタンスが減少するという問題点が発生される。
前記問題を解決するため、最近、高濃度の下部電極が開発されて使用されている。図８はこのような従来のＤＲＡＭキャパシタ製造方法を示した工程ブロック図で、図９は前記工程ブロックに基づき製造されたキャパシタ構造を示した断面図であって、この図面を用いてその製造方法を第６段階に区分して簡単に説明する。
【０００４】
第１段階（１０）として、半導体基板１００上に層間絶縁膜１０２を形成する。第２段階（２０）として、下部電極の形成される部分を限定するマスクパターンを用いて半導体基板１００表面の所定部分が露出するように、層間絶縁膜１０２を食刻して前記絶縁膜１０２内に埋没コンタクトホール（ｃｏｎｔａｃｔ  ｈｏｌｅ）ｈを形成する。
【０００５】
第３段階（３０）として、前記コンタクトホールｈの内部が充分に充填されるように、表面の露出した基板１００上部と層間絶縁膜１０２上に電極物質として高濃度Ｐ型不純物がドーピングされた非晶質（ａｍｏｒｐｈｏｕｓ）ポリシリコン膜を形成する。ここで、高濃度Ｐ型不純物とは、５×１０２０〜６×１０２０ａｔｏｍｓ／ｃｍ３程度のドーピング濃度を有する不純物を示す。次いで、下部電極形成部を限定するマスクパターンを用いてポリシリコン膜を選択食刻する。その結果、接触膜ｈを含んだ層間絶縁膜１０２上の所定部分にポリシリコン材質の下部電極１０４が形成される。
【０００６】
第４段階４０として、キャパシタの面積を極大化するため、下部電極１０４の表面露出部のみに選択的にＨＳＧ１０６を成長させる。
第５段階５０として、ＨＳＧ１０６の成長が完了された前記結果物上に残存するパーチクル（又は汚染物）を除去するためクリーニング（ｃｌｅａｎｉｎｇ）工程を施す。
第６段階６０として、前記ＨＳＧの表面濃度を高める目的として“高温／低圧”の工程条件下で、１８０分の間にＨＳＧ１０６内にＰＨ３不純物をドーピングすることにより、下部電極製造を完了する。このとき、前記高温は７００℃以上の温度を示し、低圧は２−３Ｔｏｒｒの圧力を示す。
【０００７】
その結果、半導体基板１００上に埋没コンタクトホールｈを具備した層間絶縁膜１０２が形成され、前記コンタクトホールを含んだ層間絶縁膜１０２上の所定部分に亘っては高濃度下部電極１０４が形成され、前記下部電極１０４の表面露出部に沿ってはＨＳＧ１０６が形成される構造のキャパシタが完成される。
しかし、前記工程技術を適用してＤＲＡＭキャパシタをなす下部電極を形成する場合、素子製造のときに次のような問題が発生する。
【０００８】
“高温／低圧”下でＨＳＧ１０６内にＰＨ３不純物をドーピングする方式によりＨＳＧ１０６の表面ドーピング濃度を高める場合、ＰＨ３ドーピングによりグレーン（ｇｒａｉｎ）の高さは減らし、上部模様は広く広げられる形態にＨＳＧの模様が変形される。
図１０は、このような現象が発生した場合、図９のＩ部分を拡大して示した要部詳細図である。図中、参照符号▲１▼はＰＨ３不純物ドーピング前のＨＳＧグレーン形状を示し、参照符号▲２▼はＰＨ３不純物ドーピング後のＨＳＧグレーン形状を示す。
【０００９】
【発明が解決しようとする課題】
このようにＰＨ３不純物のドーピング過程においてＨＳＧの模様変形が惹起される場合、ＰイオンがＨＳＧ内に全てドーピングされず、ドーピングされた不純物中の一部が再びアウトガシング（ｏｕｔｇａｓｓｉｎｇ）されてＨＳＧの外部に飛び出すだけでなく、場合によっては下部電極１０４内にドーピングされたＰイオンさえ熱を受けて、ＨＳＧの外部に飛び出す現象が惹起されるため、ＨＳＧの表面濃度が落ちるという問題が発生する。
【００１０】
このため、素子駆動のときにＢ・Ｖの値は継続して上がるが、キャパシタンス値は落ちて、ＤＲＡＭ素子のキャパシタンス特性が低下されるようになって、これに対する改善策が至急に要求されている。
本発明の目的は、ＤＲＡＭキャパシタ製造のとき、下部電極は低濃度Ｐ型不純物がドーピングされた非晶質シリコン材質で形成し、ＨＳＧの表面濃度を補償するためのＰＨ３不純物ドーピング工程は、“低温／高圧”の条件下で実施する方式により工程条件を変更することにより、ＰＨ３ドーピングのときにＨＳＧの模様変化が惹起されないようにしてＨＳＧ表面の濃度を極大化させ、ＤＲＡＭ素子のキャパシタンス特性とＢ・Ｖ特性を改善できる半導体素子のキャパシタ製造方法を提供するにある。
【００１１】
【課題を解決するための手段】
このような目的を達成するため本発明に係る半導体素子のキャパシタ製造方法は、半導体基板上に前記基板の表面が所定部分だけ露出するように埋没コンタクトホールが具備された層間絶縁膜を形成する段階と、前記結果物の全面に低濃度Ｐ型不純物がドーピングされた非晶質ポリシリコン膜を形成する段階と、下部電極形成部を限定するマスクパターンを用いて前記ポリシリコン膜を選択食刻して、前記コンタクトホールを含んだ前記層間絶縁膜上の所定部分に亘って下部電極を形成する段階と、前記下部電極の表面露出部にＨＳＧを成長させる段階と、“低温／高圧”条件下で前記ＨＳＧ内にＰＨ３をドーピングする段階と、でなることを特徴とする。
【００１２】
このとき、前記低濃度Ｐ型不純物は、０．９×１０２０〜１．１×１０２０ａｔｏｍｓ／ｃｍ３のドーピング濃度を有する不純物を示し、前記低温は７００℃以下の温度を、高圧は１０Ｔｏｒｒ以上の圧力を示す。前記ＰＨ３のドーピングは６０分以下の短い時間の間に実施することが好ましい。
前記工程条件下でＤＲＡＭキャパシタを製造する場合、ＰＨ３のドーピングの時にＨＳＧの模様変化が惹起されないため、ＨＳＧ表面のドーピング濃度を極大化させて、ＤＲＡＭ素子のキャパシタンス特性とＢ・Ｖ特性を向上させることができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
図１は本発明で提案されたＤＲＡＭキャパシタの製造方法を示した工程ブロック図で、図２は前記工程ブロック図に基づき製造されたキャパシタ構造を示した断面図である。これらを参照して５段階に区分して説明する。ここでは便宜上従来と類似に進行される工程に対しては簡略に説明し、差別化される部分を中心に説明する。
第１段階２００として、半導体基板３００上に酸化膜材質の層間絶縁膜３０２を形成する。
第２段階２１０として、下部電極形成部を限定するマスクパターンを用いて半導体基板３００表面が所定部分だけ露出するように層間絶縁膜３０２を選択食刻して前記絶縁膜３０２内に埋没コンタクトホールを形成する。
第３段階２２０として、前記コンタクトホールの内部が充分に充填されるように前記結果物全面に電極物質として低濃度Ｐ型不純物がドーピングされた非晶質ポリシリコン膜を形成する。ここで、低濃度Ｐ型不純物とは、０．９×１０２０〜１．１×１０２０  ａｔｏｍｓ／ｃｍ３程度のドーピング濃度を有する不純物を示す。次いで、下部電極形成部を限定するマスクパターンを用いてポリシリコン膜を選択食刻する。その結果、コンタクトホールｈを含んだ層間絶縁膜３０２上の所定部分にポリシリコン材質の下部電極３０４が形成される。
【００１４】
第４段階２３０として、キャパシタの面積を極大化するため下部電極３０４表面の露出部のみに選択的にＨＳＧ３０６を成長させる。
第５段階２４０として、前記ＨＳＧの表面濃度を高める目的として“低温／高圧”の工程条件下で６０分以下の短い時間の間にＨＳＧ３０６内にＰＨ３不純物をドーピングして、下部電極製造を完了する。このとき、前記低温は７００℃以下の温度を示し、高圧は１０Ｔｏｒｒ以上の圧力を示す。
【００１５】
その結果、半導体基板３００上には埋没コンタクトホールｈが具備された層間絶縁膜３０２が形成され、前記コンタクトホールを含んだ層間絶縁膜３０２上の所定部分に亘っては低濃度下部電極３０４が形成され、前記下部電極１０４表面の露出部に沿ってはＨＳＧ３０６が形成される構造のキャパシタが完成される。
【００１６】
図３は、前記工程順序に基づきＤＲＡＭキャパシタを製造した場合において、図２のＩ部分を拡大して示した要部詳細図が示される。
前記要部詳細図によると、ＰＨ３不純物ドーピング前のＨＳＧグレーンの形状及びＰＨ３不純物ドーピング後のＨＳＧグレーンの形状に変化がないことが確認された。つまり、図１に示した工程条件下でＤＲＡＭキャパシタを製造する場合、ＨＳＧ表面のドーピング濃度を極大化することができる。
【００１７】
図４は、前記工程条件下で下部電極を形成する場合において表面濃度変化を示した特性図である。
図４によると、“高温／低圧”の条件下ではＨＳＧを含んだ下部電極の表面から下部膜まで一定水準の濃度を維持するが、“低温／高圧”の条件下では下部電極の表面から一定厚さまでは高濃度を維持してから徐に濃度水準が落ちることが確認された。
即ち、“低温／高圧”の条件下でキャパシタを形成すると、下部電極は低濃度を維持すると共に、その上のＨＳＧ表面は高濃度を維持するように素子が設計されることがわかる。
【００１８】
このようにＰＨ３のドーピングのときの工程条件を７００℃以下の低温、１０Ｔｏｒｒ以上の高圧及び６０分以下の時間内に限定し、クリーニング工程を省略してキャパシタを製造するのは、６４ＭＤ級以上の半導体素子に、１．ドーピング温度、２．ドーピング圧力、３．ドーピング時間、４．前処理（クリーニング作業）進行の有無に従う条件別にＤＲＡＭ素子のキャパシタンス特性とＢ・Ｖ特性変化をチャックした結果、前記条件下で顕著な特性改善効果が得られるためである。これを各項目別に区分して以下に説明する。
【００１９】
１．図５にはドーピング温度に従うキャパシタンスとＢ・Ｖ特性変化を示した特性図が示される。前記特性図でＣｍはｍｉｎｉｍｕｍキャパシタンス値を、Ｃｍａｘはｍａｘｉｍｕｍキャパシタンス値を、Ｂ・Ｖはｂｒｅａｋ  ｄｏｗｎ  ｖｏｌｔａｇｅ値を示す。図５によると、特定温度で変曲点が発生し、７００℃を過ぎると温度が上昇してもキャパシタンスとＢ・Ｖ特性が一定水準以上には改善されないことが確認されている。
２．図６にはドーピング圧力に従うキャパシタンスとＢ・Ｖ特性変化を示した特性図が提示される。図６によると、圧力が高くなるほどキャパシタンス特性とＢ・Ｖ特性が改善されることがわかる。
３．図７にはドーピング時間に従うキャパシタンスとＢ・Ｖ特性変化を示した特性図が提示される。図７によると、ドーピング時間が６０分以上に長期化されると、キャパシタンス特性が悪くなることが確認される。
４．ＰＨ３ドーピング前のクリーニング実施有無に従う結果は、クリーニング工程を進行しない場合が進行した場合に比べキャパシタンス特性が優秀であることが確認される。
【００２０】
前記１〜４の実験結果によると、本発明で提案された工程条件下でＰＨ３ドーピング工程を進行する場合、ＤＲＡＭ素子のキャパシタンス特性とＢ・Ｖ特性が全て改善され、Ｂ・Ｖ特性向上によるリフレッシュ（ｒｅｆｌｅｓｈ）特性も改善される。さらに、この場合、クリーニング工程のスキップ（ｓｋｉｐ）及びＰＨ３ドーピング時間の短縮などの工程変数の変化により全体的な工程時間が減少されるという付加的な効果が得られるため、素子の製造のときに生産性の向上を図り得る。
【００２１】
【発明の効果】
以上説明したように本発明は、ＤＲＡＭキャパシタ製造のときに下部電極は低濃度Ｐ型不純物がドーピングされた非晶質シリコン材質で形成し、ＨＳＧ表面濃度を補償するためのＰＨ３不純物ドーピング工程は“低温／高圧”の条件下で６０分以下の時間の間に実施する方式で工程条件を可変させることにより、１．ＰＨ３のドーピングのときにＨＳＧの模様変化が惹起されることを防止してＨＳＧの表面濃度を極大化させ、２．ＤＲＡＭ素子のキャパシタンス特性とＢ・Ｖ特性を同時に向上させ得るという効果がある。
【図面の簡単な説明】
【図１】本発明によるＤＲＡＭキャパシタ製造方法を示した工程ブロック図である。
【図２】図１の工程順序に基づき製造されたＤＲＡＭキャパシタ構造を示した断面図である。
【図３】図２のＩ部分を拡大して示した要部詳細図である。
【図４】図２に示したＤＲＡＭキャパシタの下部電極濃度変化を示した特性図である。
【図５】ドーピング温度に従うキャパシタンスとＢ・Ｖ特性変化を示した特性図である。
【図６】ドーピング圧力に従うキャパシタンスとＢ・Ｖ特性変化を示した特性図である。
【図７】ドーピング時間に従うキャパシタンスとＢ・Ｖ特性変化を示した特性図である。
【図８】従来のＤＲＡＭキャパシタ製造方法を示した工程ブロック図である。
【図９】図８の工程順序に基づき製造されたＤＲＡＭキャパシタ構造を示した断面図である。
【図１０】図９のＩ部分を拡大して示した要部詳細図である。
【符号の説明】
３００  半導体基板
３０２  層間絶縁膜
３０４  下部電極
３０６  ＨＳＧ
【図１】
0003621013.tif 000002
【図２】
0003621013.tif 000003
【図３】
0003621013.tif 000004
【図４】
0003621013.tif 000005
【図５】
0003621013.tif 000006
【図６】
0003621013.tif 000007
【図７】
0003621013.tif 000008
【図８】
0003621013.tif 000009
【図９】
0003621013.tif 000010
【図１０】
0003621013.tif 000011