(57)【特許請求の範囲】
【請求項１】
高速シリアルバスのバス・アナライザにおいて、
前記高速シリアルバス上のパケットデータを送受信する物理層ＩＣと、
この物理層ＩＣで受信されたパケットデータからデータを抽出し、入力されたデータからパケットデータを生成して前記物理層ＩＣに出力するリンク層ＩＣと、
前記リンク層ＩＣが抽出するデータからデバッグ過程において発生させたい特定のパケットデータ発生用のデータを選択するフィルタ回路と、
前記パケットデータ発生用のデータが格納される記憶回路と、
前記フィルタ回路の出力を前記記憶回路に格納し、前記記憶回路に格納された前記パケットデータ発生用のデータを読み出して前記リンク層ＩＣに入力する制御回路と
を備えたことを特徴とするバス・アナライザ。
【請求項２】
前記制御回路が前記記憶回路に格納されたパケットデータ発生用のデータのフォーマットをデータ編集回路を用いて編集することを特徴とする
請求項１記載のバス・アナライザ。
【請求項３】
前記データ編集回路を前記制御回路と前記リンク層ＩＣとの間に設けたことを特徴とする
請求項２記載のバス・アナライザ。
【請求項４】
前記データ編集回路を前記制御回路と前記フィルタ回路との間に設けたことを特徴とする
請求項２記載のバス・アナライザ。
【請求項５】
前記データ編集回路を前記制御回路と前記記憶回路との間に設けたことを特徴とする
請求項２記載のバス・アナライザ。
【請求項６】
パケットデータ発生のシーケンスを格納する第２の記憶回路を設け、前記記憶回路に前記シーケンスで発生させる種類のパケットデータ発生用のデータを格納したことを特徴とする
請求項１若しくは請求項２記載のバス・アナライザ。
【請求項７】
前記第２の記憶回路に１サイクルピリオド内のカウント値を格納して、このカウント値に基づき１サイクルピリオド間に発生させるパケットデータの個数を制御することを特徴とする
請求項６記載のバス・アナライザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速シリアルバスのバス・アナライザに関し、特に小さな記憶容量でパケット等の蓄積が可能であり、また、高速シリアルバス上にパケットデータを容易に発生させることが可能なバス・アナライザに関する。
【背景技術】
【０００２】
動画像、静止画像、音声及び文字等のマルチメディア情報をコンピュータ、周辺機器及びデジタルビデオカメラ等の一般向けのＡＶ機器との間で高速に通信するための新しい通信プロトコルがＩＥＥＥ（Institute of Electrical and Electronics Engineers）で国際標準化されつつある。
【０００３】
前記通信プロトコルはＩＥＥＥ１３９４シリアルバス（以下、単に高速シリアルバスと呼ぶ。）により通信が行われ、通信されるパケットデータは一定の時間間隔で送受信されるのが大きな特徴である。
【０００４】
このような高速シリアルバスのインターフェースを備えた機器の開発では、そのデバッグ過程において高速シリアルバス上の波形を観測する必要性が生じる。また、逆に、高速シリアルバス上に適宜パケットデータを発生させ前記機器の動作を検討するなどの必要性も生じる。
【０００５】
従来では、単体の高速シリアルバス上のパケットデータ取り込みそのパケットデータ等を記憶するバス・アナライザや、高速シリアルバス上にパケットデータを発生させる発生装置を組み合わせて前記機器のデバッグ等が行われていた。
【０００６】
また、単体機器の組み合わせでは使い勝手が悪いので、パケットデータ発生機能を装備したバス・アナライザも考えられていた。例えば、高速シリアルバス上に伝播する特定のパケットデータや特定のイベントによりトリガを発生させて当該パケットデータ等を取り込んで格納する一方、予め格納されているデータに基づきパケットデータを発生させて高速シリアルバス上に出力するようなバス・アナライザがあった。
【０００７】
図８はこのような従来のバス・アナライザの一例を示す構成ブロック図である。図８において１は物理層ＩＣ、２はリンク層ＩＣ、３は制御回路、４はトリガ発生回路、５はパケットデータ等を格納する第１の記憶回路、６は発生させるパケットデータに関するデータが格納された第２の記憶回路、１００は高速シリアルバスである。
【０００８】
高速シリアルバス１００は物理層ＩＣ１に接続され、物理層ＩＣ１の入出力はリンク層ＩＣ２にそれぞれ接続される。また、リンク層ＩＣ２の入出力は制御回路３に接続されると共にリンク層ＩＣ２の出力はトリガ発生回路４に接続される。
【０００９】
トリガ発生回路４の出力であるトリガ信号は制御回路３のトリガ入力端子に接続され、記憶回路５及び６は制御回路３によりその動作が制御されると共に記憶回路５及び６の入出力は制御回路３にそれぞれ接続される。
【００１０】
ここで、図８に示す従来例の動作を説明する。高速シリアルバス１００を伝播したパケットデータは物理層ＩＣ１で受信され、物理層ＩＣ１で受信されたパケットデータはリンク層ＩＣ２においてデータとして抽出される。
【００１１】
トリガ発生回路４はリンク層ＩＣ２で抽出されたデータに同期して、若しくは、バスリセット、アービトレーションリセットギャップやＣＲＣエラー等のイベント発生に同期してトリガ信号を発生させる。制御回路３はトリガ発生回路４からのトリガ信号に基づきリンク層ＩＣ２から出力されるデータや発生したイベントを取り込み記憶回路５に順次格納する。
【００１２】
例えば、特定のパケットデータを取り込む場合は制御回路３はトリガ発生回路４に前記特定のパケットデータのパターンデータを設定し、また、記憶回路５に格納・蓄積するデータ数も予め指定しておく。
【００１３】
そして、高速シリアルバス１００から前記特定のパケットデータが物理層ＩＣ１に入力されると、リンク層ＩＣ２は前記パケットデータからデータを抽出して制御回路３及びトリガ発生回路４に出力する。
【００１４】
トリガ発生回路４はリンク層ＩＣ２が抽出したデータと予め設定されたパターンデータが一致、言い換えれば、トリガ条件が成立すればトリガ信号を制御回路３に出力し、制御回路３はリンク層ＩＣ２が抽出したデータを予め指定されたデータ数、若しくは、記憶容量一杯まで記憶回路５に順次格納・蓄積する。
【００１５】
一方、高速シリアルバス１００にパケットデータを発生させる場合には、予め記憶回路６に発生させるパケットデータに関するデータを格納させておく。
【００１６】
そして、パケットデータ発生時において制御回路３は記憶回路６から前記データを順次読み出すと共にリンク層ＩＣ２に出力する。リンク層ＩＣ２は入力されたデータからパケットデータを生成して物理層ＩＣ１に出力し、物理層ＩＣ１は高速シリアルバス１００上に前記パケットデータを送信する。
【００１７】
この結果、図８に示す従来例では、高速シリアルバス上に伝播する特定のパケットデータや特定のイベントによりトリガを発生させて当該パケットデータ等を取り込んで格納すると共に、予め格納されているデータに基づきパケットデータを発生させて高速シリアルバス上に出力することが可能になる。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかし、従来例ではトリガ発生回路４でのトリガ条件成立以降に予め指定されたデータ数、若しくは、記憶容量一杯まで記憶回路５に格納・蓄積されるので時間的に散在する事象を順次取り込むためには大きな記憶容量が必要になると言った問題点があった。また、トリガ条件成立以前のパケットデータを取り込むことはできないと言った問題点があった。
【００１９】
また、高速シリアルバス１００上にパケットデータを発生させることは可能であるもののパケットデータ発生用の個々のデータはユーザが作成しなければならず、前記データの編集が煩雑であると言った問題点があった。
【００２０】
さらに、記憶回路６に格納されたデータを順次読み出してパケットデータを発生させるため、パケットデータ発生のシーケンス順に前記データを記憶回路６に格納しなければならず、前記シーケンスが長い場合には大きな記憶容量が必要であると言った問題点があった。
従って本発明が解決しようとする課題は、小さな記憶容量でパケット等の蓄積が可能で、高速シリアルバス上にパケットデータを容易に発生させることが可能なバス・アナライザを実現することにある。
【課題を解決するための手段】
【００２１】
請求項１記載の発明は、
高速シリアルバスのバス・アナライザにおいて、
前記高速シリアルバス上のパケットデータを送受信する物理層ＩＣと、この物理層ＩＣで受信されたパケットデータからデータを抽出し、入力されたデータからパケットデータを生成して前記物理層ＩＣに出力するリンク層ＩＣと、前記リンク層ＩＣが抽出するデータからデバッグ過程において発生させたい特定のパケットデータ発生用のデータを選択するフィルタ回路と、前記パケットデータ発生用のデータが格納される記憶回路と、前記フィルタ回路の出力を前記記憶回路に格納し、前記記憶回路に格納された前記パケットデータ発生用のデータを読み出して前記リンク層ＩＣに入力する制御回路とを備えたことにより、パケットデータ発生用の個々のデータをユーザが作成する必要がなくなる。
【００２２】
請求項２記載の発明は、
請求項１記載の発明であるバス・アナライザにおいて、
前記制御回路が前記記憶回路に格納されたパケットデータ発生用のデータのフォーマットをデータ編集回路を用いて編集することにより、前記記憶回路に格納されているパケットデータ発生用の個々のデータの編集が可能になる。
【００２３】
請求項３記載の発明は、
請求項２記載の発明であるバス・アナライザにおいて、
前記データ編集回路を前記制御回路と前記リンク層ＩＣとの間に設けたことにより、前記記憶回路に格納されているパケットデータ発生用の個々のデータの編集が可能になる。
【００２４】
請求項４記載の発明は、
請求項２記載の発明であるバス・アナライザにおいて、
前記データ編集回路を前記制御回路と前記フィルタ回路との間に設けたことにより、前記記憶回路に格納されているパケットデータ発生用の個々のデータの編集が可能になる。
【００２５】
請求項５記載の発明は、
請求項２記載の発明であるバス・アナライザにおいて、
前記データ編集回路を前記制御回路と前記記憶回路との間に設けたことにより、前記記憶回路に格納されているパケットデータ発生用の個々のデータの編集が可能になる。
【００２６】
請求項６記載の発明は、
請求項１若しくは請求項２記載の発明であるバス・アナライザにおいて、
パケットデータ発生のシーケンスを格納する第２の記憶回路を設け、前記記憶回路に前記シーケンスで発生させる種類のパケットデータ発生用のデータを格納したことにより、前記記憶回路の記憶容量を小さくすることが可能になる。
【００２７】
請求項７記載の発明は、
請求項６記載の発明であるバス・アナライザにおいて、
前記第２の記憶回路に１サイクルピリオド内のカウント値を格納して、このカウント値に基づき１サイクルピリオド間に発生させるパケットデータの個数を制御することにより、１サイクルピリオド間に０〜複数個のパケットデータを発生させることが可能になる。
【発明の効果】
【００２８】
本発明によれば次のような効果がある。
請求項１の発明によれば、高速シリアルバスを伝播するパケットデータの中からデバッグ過程において自らが発生させたい特定のパケットデータを選択してそのデータを記憶回路に格納しておくことにより、高速シリアルバス上にパケットデータを容易に発生させることが可能なバス・アナライザが実現できる。
【００２９】
また、請求項２乃至請求項５の発明によれば、データ編集回路を用いることにより、記憶回路に格納されているパケットデータ発生用の個々のデータのフォーマットの編集が可能になる。
【００３０】
また、請求項６の発明によれば、パケットデータ発生のシーケンスとこのシーケンスで発生するパケットデータの種類分のパケットデータ発生用のデータを別々に格納しておくことにより、記憶回路の記憶容量を小さくすることが可能になる。
【００３１】
また、請求項７の発明によれば、記憶回路においてパケットデータ発生用データの格納アドレスの他に１サイクルピリオド内のカウント値を格納して、このカウント値に基づき１サイクルピリオド間に発生させるパケットデータの個数を制御することにより、１サイクルピリオド間に０〜複数個のパケットデータを発生させることが可能になる。
【発明を実施するための最良の形態】
【００３２】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係るバス・アナライザの一実施例を示す構成ブロック図である。
【００３３】
図１において１，２，４及び１００は図８と同一符号を付してあり、３ａは制御回路、７はフィルタ回路、８はデータ編集回路、９は取り込んだパケットデータ若しくはイベント及びパケットデータ発生用のデータが格納される第１の記憶回路、１０はパケットデータ発生のシーケンスが格納される第２の記憶回路である。
【００３４】
高速シリアルバス１００は物理層ＩＣ１に接続され、物理層ＩＣ１の入出力はリンク層ＩＣ２にそれぞれ接続される。また、リンク層ＩＣ２の出力はトリガ発生回路４及びフィルタ回路７に接続される。
【００３５】
トリガ発生回路４の出力であるトリガ信号は制御回路３ａのトリガ入力端子に接続され、フィルタ回路７の出力は制御回路３ａの入力端子に接続される。また、制御回路３ａの入出力はデータ編集回路８に接続され、データ編集回路８の出力はリンク層ＩＣ２の入力端子に接続される。
【００３６】
さらに、記憶回路９及び１０は制御回路３ａによりその動作が制御されると共に記憶回路９及び１０の入出力は制御回路３ａにそれぞれ接続される。
【００３７】
ここで、図１に示す実施例の動作を図２、図３及び図４を用いて説明する。図２、図３及び図４は記憶回路９の格納動作を説明する説明図である。制御回路３ａにはトリガ信号発生前の格納すべきパケット数”Ｐｂ”とトリガ信号発生後の格納すべきパケット数”Ｐａ”が予め設定されている。従来例と同様に高速シリアルバス１００を伝播したパケットデータは物理層ＩＣ１で受信され、物理層ＩＣ１で受信されたパケットデータはリンク層ＩＣ２においてデータとして抽出される。
【００３８】
また、データ等を格納・蓄積する記憶回路９はリングメモリとして動作する。すなわち、制御回路３ａはトリガ発生回路４からのトリガ信号の有無に関わりなく先頭アドレスから順次データ等を記憶回路９に格納し、記憶回路９の記憶容量が一杯になった場合には、再び先頭アドレスからデータ等を記憶回路９に上書きする。
【００３９】
例えば、図２に示すように制御回路３ａはアドレスカウンタを”アドレスＡ”に設定すると共にアドレスカウンタをインクリメントして記憶回路９の”アドレスＡ”から順次データ等を格納し、”アドレスＺ”までデータ等を格納した場合、制御回路３ａは再びアドレスカウンタを”アドレスＡ”に戻してデータ等を格納する。すなわち、記憶回路９には記憶容量分の最新のデータ等が常時格納され、古いデータ等は順次上書き削除される。
【００４０】
ここで、トリガ発生回路４がリンク層ＩＣ２で抽出されたデータに同期して、若しくは、バスリセット、アービトレーションリセットギャップやＣＲＣエラー等のイベント発生に同期してトリガ信号を発生すると、制御回路３ａは前記トリガ信号が発生した時点のアドレスカウンタのカウント値”Ａ０”を記憶する。
【００４１】
この時点で制御回路３ａはトリガ信号発生前のデータ等が格納されていると予測されるカウント値”Ａｂ”を、前記トリガ信号が発生した時点のアドレスカウンタのカウント値”Ａ０”及び最大パケット長”Ｌｍａｘ”を用いて、
Ａｂ＝Ａ０−Ｐｂ×Ｌｍａｘ      （１）
と求める。
【００４２】
また、同時に、制御回路３ａはトリガ信号発生後に格納したデータ数をカウントするカウンタのカウント値”Ｃａ”を初期化すると共に、前記カウント値”Ｃａ”がトリガ信号発生後の格納すべきパケット数”Ｐａ”に一致した時点で記憶回路９の格納動作を停止させる。
【００４３】
すなわち、図３に示すように記憶回路９のカウント値”Ａｂ”から現在のアドレスカウンタのカウント値”Ａａ”までには、トリガ信号発生時点のカウント値”Ａ０”を挟んでトリガ信号発生前”Ｐｂ”個のデータ等及びトリガ信号発生後”Ｐａ”個のデータ等が格納されたことになる。
【００４４】
この結果、記憶回路９をリングメモリとして動作させると共にトリガ信号発生後に格納したデータ数がトリガ信号発生後の格納すべきパケット数に一致した時点で記憶回路９の格納動作を停止させることにより、小さな記憶容量でパケット等の蓄積が可能になる。また、従来例ではできなかったトリガ条件成立以前のパケットデータ等を取り込むことが可能になる。
【００４５】
また、図３中”イ”に示すように前記カウント値”Ｃａ”が”Ｐａ”に一致する前に現在のアドレスカウンタのカウント値”Ａａ”がインクリメントされ続けトリガ信号発生前のデータ等が格納されていると予測されるカウント値”Ａｂ”に一致した場合、記憶回路９の格納動作を停止しないとトリガ信号発生前のデータ等が格納されているアドレスに最新のデータ等が上書きされてしまう。
【００４６】
すなわち、制御回路３ａは前記カウント値”Ｃａ”が”Ｐａ”に一致する前に現在のアドレスカウンタのカウント値”Ａａ”がトリガ信号発生前のデータ等が格納されていると予測されるカウント値”Ａｂ”に一致した時点で記憶回路９の格納動作を停止することにより、トリガ信号発生前のデータ等の消去を防止することが可能になる。
【００４７】
但し、このようなリングメモリ動作では記憶回路９の記憶容量が無駄になりやすい。例えば、図３中”ロ”の時点で再びトリガ信号が発生した場合、図３中”ハ”に示すトリガ信号発生前のデータ等が格納されていると予測されるカウント値”Ａｂ’”以前に格納した図３中”ニ”に示す部分のデータ等は無駄になってしまう。
【００４８】
特に、時間的に散在する事象を順次取り込む場合にはその事象間に存在する無駄なデータ等まで記憶回路９に格納されてしまう。また、制御回路３ａにとってはアドレス制御が複雑になりやすくなる。
【００４９】
この場合、図４に示すように制御回路３ａは記憶回路９の記憶領域を２分割して図４中”イ”に示す記憶領域を前述と同様にリングメモリ動作させると共に前述と同様の処理を行う。そして、制御回路３ａは図４中”イ”に示す記憶領域に格納されたトリガ信号発生前後のデータ等を図４中”ロ”に示す記憶領域に移動させる。
【００５０】
例えば、制御回路３ａは図４中”イ”に示す記憶領域に格納されている図４中”ハ”に示すトリガ信号発生前のデータ等及び図４中”ニ”に示すトリガ信号発生後のデータ等を図４中”ロ”に記憶領域内に図４中”ホ”及び”ヘ”に示すように移動させる。
【００５１】
同様に、例えば、制御回路３ａは前記トリガ信号発生後に再び発生したトリガ信号により図４中”イ”に示す記憶領域に格納された図４中”ト”及び”チ”に示すトリガ信号発生前及び発生後のデータ等を図４中”ロ”に記憶領域内に図４中”リ”及び”ヌ”に示すように移動させる。
【００５２】
図４中”ロ”の記憶領域に格納されている図４中”ヘ”に示すデータ等と図４中”リ”に示すデータ等との間には無駄なデータ等は存在しない。言い換えれば、図４中”ロ”に示す記憶領域には図４中”イ”に格納されたデータ等が隙間なく格納されるため記憶回路９の使用効率が向上する。
【００５３】
この結果、記憶回路９の記憶領域を２分割して一方の記憶領域をリングメモリ動作させると共に他方の記憶領域に一方の記憶領域に格納されたデータ等を移動させることにより、記憶回路９の使用効率を向上させて記憶回路９の記憶容量を小さくすることが可能になる。
【００５４】
また、高速シリアルバス１００上にパケットデータを発生させる場合、制御回路３ａは予めフィルタ回路７を制御してリンク層ＩＣ２から順次出力されるデータの中でデバッグ過程において自らが発生させたい特定のデータを選択して記憶回路９に格納しておく。
【００５５】
そして、高速シリアルバス１００上にパケットデータを発生させる時点で、制御回路３ａは先に記憶回路９に格納しておいてデータを読み出して、リンク層ＩＣ２及び物理層ＩＣ１を介して高速シリアルバス１００上に送信する。
【００５６】
この結果、高速シリアルバス１００を伝播するパケットデータの中からデバッグ過程において自らが発生させたい特定のパケットデータを選択してそのデータを記憶回路９に格納しておくことにより、パケットデータ発生用の個々のデータをユーザが作成する必要がなくなる。
【００５７】
但し、予め記憶回路９に格納したデータをそのままではなく、”Source ID”、”Destination ID”及び”Channel”等の一部変更してパケットデータを発生させたい場合には、制御回路３ａはデータ編集回路８を制御して記憶回路９に格納されているデータ編集を行う。
【００５８】
アイソクロナスパケットデータのフォーマットは、
data_length(16bit)，tag(2bit)，channel(6bit)，tcode(4bit)，sy(4bit)
header CRC(32bit)
data field(32bit*N)
data CRC(32bit)
となっている。（”Ｎ”はデータ数）
【００５９】
従って、例えば、制御回路３ａはデータ編集回路８を制御して”channel”を変更、”data_filed”の一部変更等を行ったり、”data_filed”に対して追加若しくは削除を行うと共に”data_length”も追加若しくは削除に伴って生じるデータ長に合わせて変更したりする等、ヘッダ若しくはデータフィールドの一部を変更することが可能になる。
【００６０】
この結果、データ編集回路８を用いることにより、記憶回路９に格納されているパケットデータ発生用の個々のデータのフォーマットの編集が可能になる。
【００６１】
また、高速シリアルバス１００上にパケットデータを発生させる場合、ただ単に、記憶回路９に格納されたデータを順次読み出してパケットデータを発生させては従来例と同様に記憶回路９の記憶容量が大きくなってしまう。
【００６２】
従って、記憶回路９にはパケットデータ発生のシーケンス順にパケットデータ発生用のデータを並べるのではなく、前記シーケンスで発生するパケットデータの種類分のパケットデータ発生用のデータのみを格納しておく。一方、記憶回路１０にはパケットデータ発生のシーケンスを格納しておく。
【００６３】
制御回路３ａは記憶回路１０に格納されたシーケンスに基づき記憶回路９から該当するパケットデータ発生用のデータを読み出して、リンク層ＩＣ２及び物理層ＩＣ１を介して高速シリアルバス１００上に送信する。
【００６４】
例えば、１種類のパケットデータ”Ａ”を１００回発生させるシーケンスの場合には、記憶回路１０にはパケットデータ発生用データの格納アドレスとパケットデータ”Ａ”を１００回発生させるシーケンスが格納される。一方、記憶回路９には１種類のパケットデータ発生用のデータが格納される。
【００６５】
具体的には、記憶回路１０にはパケットデータ発生用データの格納アドレスを１００個格納しておくことになるが、従来例のようにパケットデータ発生用のデータを１００個格納する場合と比較して記憶容量は格段に小さくなる。また、記憶回路９には１個のパケットデータ発生用のデータが格納されているだけになり、記憶回路９の記憶容量を節約することが可能になる。
【００６６】
この結果、パケットデータ発生のシーケンスとこのシーケンスで発生するパケットデータの種類分のパケットデータ発生用のデータを別々に格納しておくことにより、記憶回路９の記憶容量を小さくすることが可能になる。
【００６７】
また、アイソクロナスパケットデータを発生させる時に、１サイクルピリオド間に０〜複数個のパケットデータを発生させる場合がある。この場合には、記憶回路１０においてパケットデータ発生用データの格納アドレスの他に１サイクルピリオド内のカウント値を格納しておく。
【００６８】
ここで、１サイクルピリオド間に０〜複数個のパケットデータを発生させる場合を図５、図６及び図７を用いて具体的に説明する。図５は記憶回路１０に格納されたシーケンスの具体例を示す説明図、図６は記憶回路９に格納されたパケットデータ発生用のデータの具体例を示す説明図、図７は高速シリアルバス１００上に送信されるパケットデータを説明するための説明図である。
【００６９】
図５中”イ”は記憶回路１０のアドレスであり、図５中”ロ”、”ハ”及び”ニ”は記憶回路１０に格納されたデータであって、それぞれパケットデータ発生用のデータが格納された”スタートアドレス”、”エンドアドレス”及び”１サイクルピリオド内のカウント値”である。
【００７０】
また、１サイクルピリオド内のカウント値は１サイクルピリオドの区切りを示し、１サイクルピリオド内に３つのパケットデータを発生させる場合には、最初の発生パケットデータのカウント値は”３”、２番目の発生パケットデータのカウント値は”２”、そして、３番目の発生パケットデータのカウント値は”１”となる。また、そのサイクルピリオド内でパケットデータを発生させない場合はカウント値は”０”になる。
【００７１】
一方、図６中”イ”は記憶回路９のアドレスであり、図６中”ロ”は記憶回路９に格納されたデータである。特に、図６中”ハ”は”パケットデータ（Ａ）”発生用のヘッダデータ及びデータ、図６中”ニ”は”パケットデータ（Ｂ）”発生用のヘッダデータ及びデータ、図６中”ホ”は”パケットデータ（Ｃ）”発生用のヘッダデータ及びデータ、図６中”ヘ”は”パケットデータ（Ｄ）”発生用のヘッダデータ及びデータである。
【００７２】
制御回路３ａは記憶回路１０に格納された前述のデータを読み出す。すなわち、図５中”ホ”に示すアドレス”００００”にはスタートアドレス”１０００”、エンドアドレス”１００２”及びカウント値”１”が格納されているので、制御回路３ａは記憶回路９内の図６中”ハ”に示すアドレス”１０００”〜”１００２”のデータである”パケットデータ（Ａ）”の発生用のデータを読み出して”パケットデータ（Ａ）”を高速シリアルバス１００上に送信する。
【００７３】
この時、カウント値は”１”であるので図７”イ”に示すようにこのサイクルピリオド内には”パケットデータ（Ａ）”のみが送信される。但し、図７中”（ＣＳ）”はサイクルスタートパケットデータを示し、１サイクルピリオドの先頭に送信されるものである。
【００７４】
また、図５中”ヘ”に示すアドレス”０００１”にはスタートアドレス”１００３”、エンドアドレス”１００７”及びカウント値”２”が格納されているので、制御回路３ａは記憶回路９内の図６中”ニ”に示すアドレス”１００３”〜”１００７”のデータである”パケットデータ（Ｂ）”の発生用のデータを読み出して”パケットデータ（Ｂ）”を高速シリアルバス１００上に送信する。
【００７５】
この時、カウント値は”２”であるので図７”ロ”に示すようにこのサイクルピリオド内には”パケットデータ（Ｂ）”のみならず図５中”ト”に示すアドレス”０００２”に指定された”パケットデータ（Ａ）”も合わせて２個のパケットデータを送信する。
【００７６】
すなわち、図５中”ト”に示すアドレス”０００２”にはスタートアドレス”１０００”、エンドアドレス”１００２”及びカウント値”１”が格納されているので、制御回路３ａは記憶回路９内の図６中”ハ”に示すアドレス”１０００”〜”１００２”のデータである”パケットデータ（Ａ）”の発生用のデータを読み出して”パケットデータ（Ａ）”を高速シリアルバス１００上に送信する。
【００７７】
従って、図７”ロ”に示すようにこの１つのサイクルピリオド内には”パケットデータ（Ｂ）”及び”パケットデータ（Ａ）”が送信されることになる。
【００７８】
同様にして制御回路３ａは記憶回路１０内のシーケンスを順次読み出してパケットデータを発生させて行く。
【００７９】
一方、図５中”チ”に示すアドレス”０００４”にはスタートアドレス”１０００”、エンドアドレス”１０００”及びカウント値”０”が格納されているが、カウント値が”０”であるのでこのサイクルピリオド内ではパケットデータは発生させない。
【００８０】
従って、図７”ハ”に示すようにこの１つのサイクルピリオド内にはパケットデータが送信されないことになる。
【００８１】
この結果、記憶回路１０においてパケットデータ発生用データの格納アドレスの他に１サイクルピリオド内のカウント値を格納して、このカウント値に基づき制御回路３ａが１サイクルピリオド間に発生させるパケットデータの個数を制御することにより、１サイクルピリオド間に０〜複数個のパケットデータを発生させることが可能になる。
【００８２】
なお、図４の説明において図４中”イ”に示す記憶領域ではリングメモリ動作させると共にトリガ信号発生後に格納したデータ数がトリガ信号発生後の格納すべきパケット数に一致した時点で記憶回路９の格納動作を停止させるアドレスの制御を行っていたが、リングメモリ動作においてアドレスカウンタを単純増加させることも可能である。これにより、制御回路３ａにおけるアドレス制御が容易になる。
【００８３】
また、図１におけるデータ編集回路９の位置に関しては、制御回路３ａとフィルタ回路７との間、若しくは、制御回路３ａと記憶回路９との間に設けても構わない。
【００８４】
また、説明の簡単のために記憶回路９及び記憶回路１０を分離して説明したが、１つの記憶回路の記憶領域を分割して２つの機能を実現しても構わない。また逆に、図４の説明に際しては記憶回路９の記憶領域を２つに分割して説明したが個々に独立した２つの記憶回路を用いても勿論構わない。
【００８５】
また、パケットデータ発生において予め高速シリアルバス１００からパケットデータを取り込む場合には、フィルタ回路７を用いて所望のパケットデータ発生用のデータを選択するのでトリガ発生回路４は必須要件ではない。
【図面の簡単な説明】
【００８６】
【図１】本発明に係るバス・アナライザの一実施例を示す構成ブロック図である。
【図２】記憶回路の格納動作を説明する説明図である。
【図３】記憶回路の格納動作を説明する説明図である。
【図４】記憶回路の格納動作を説明する説明図である。
【図５】記憶回路に格納されたシーケンスの具体例を示す説明図である。
【図６】記憶回路に格納されたパケットデータ発生用のデータの具体例を示す説明図である。
【図７】高速シリアルバス上に送信されるパケットデータを説明するための説明図である。
【図８】従来のバス・アナライザの一例を示す構成ブロック図である。
【符号の説明】
【００８７】
１  物理層ＩＣ
２  リンク層ＩＣ
３，３ａ  制御回路
４  トリガ発生回路
５，６，９，１０  記憶回路
７  フィルタ回路
８  データ編集回路
１００  高速シリアルバス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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