(57)【特許請求の範囲】
【請求項１】
各々がフラッシュＥＥＰＲＯＭセルのアレイからなる複数個のセクターから構成されるアレイ手段と、複数個のセクター中のメモリセルの欠陥列をセクターごとに修理するための冗長回路手段とを有する半導体集積回路メモリ装置であって、前記冗長回路手段は、
その各々が複数個のセクターに沿って延びるメモリセルの冗長列を有する複数個のセクターベースの冗長ブロック（２−８）と、
前記冗長列を、その各々が前記複数個のセクターのうちの少なくとも１つに存在する異なるセグメントに分割し、かつ前記複数個のセクターのうちの対応するものの中の欠陥列の修理の際に同じ冗長列の他のセグメントから独立して使用できるように異なるセグメントを分離するためのセクター選択手段（Ｑ１、Ｑ２）と、
その各々が、欠陥列の修理の際に用いられるべき異なる冗長列セグメントのうちの１つに関連した複数個のセクター中のメモリセルの欠陥列を含む列アドレスを規定する、セクターベースの冗長列アドレスを記憶するためのアドレス指定可能記憶手段（３１４）とを含み、
前記アドレス指定可能記憶手段はセクターアドレス信号およびアドレス入力信号に応答して前記冗長列アドレスをプログラムするためのプログラミング手段を含み、
前記アドレス指定可能記憶手段は、前記複数個のセクターベースの冗長ブロックに関連した前記記憶された冗長列アドレスを読出し、かつ前記アドレス入力信号を読出されている前記冗長列アドレスと比較して、一致する場合に冗長信号およびディスエーブル信号を発生するための手段（３１６）を含み、さらに
前記冗長信号に応答して前記冗長ブロックを前記欠陥列の修理に用いることを可能にするための手段（３１８ａ、３１８ｂ）と、
前記ディスエーブル信号に応答してＹデコーダを欠陥列に対して不能化するための手段（３１８ｃ）とを含み、
前記アドレス指定可能記憶手段（３１４）は、前記複数個のセクターベースの冗長ブロックの各々の中の第１の冗長エレメントに対応する前記冗長列アドレスを記憶するための第１のアドレス指定可能記憶回路（３１４ａ）と、前記複数個のセクターベースの冗長ブロックの各々の中の第２の冗長エレメントに対応する前記冗長列アドレスを記憶するための第２のアドレス指定可能記憶回路（３１４ｂ）とを含み、
前記第１のアドレス指定可能記憶回路および前記第２のアドレス指定可能記憶回路の各
々は複数個のカッドアドレス回路（３１５ａ−３１５ｇ）から形成され、
前記カッドアドレス回路の数は前記複数個のセクター中の列の数に依存し、
前記カッドアドレス回路の各々は、その出力が共通読出経路を共有するようにアレイ状に配列される複数個の単一アドレスビット記憶回路（３１９ａ−３１９ｄ）からなり、前記複数個の単一アドレスビット記憶回路の各々は前記複数個のセクターベースの冗長ブロックの各々に関連する前記冗長列アドレスの１ビットアドレスを記憶するために用いられ、
前記単一アドレスビット記憶回路の数は前記複数個のセクターベースの冗長ブロックの数に依存し、
前記複数個の単一アドレスビット記憶回路の各々は、前記複数個のセクターベースの冗長ブロックのうちの１つに関連した前記ビットアドレスのうちの１つを記憶するためのプログラムトランジスタ装置（ＤＰ）と、前記セクターアドレス信号に応答して前記記憶された冗長列アドレスを読出すための読出トランジスタ装置（ＤＲ）とから形成される単一アドレスビット記憶セルを有する、半導体集積回路メモリ装置。
【請求項２】
前記プログラミング手段は、前記セクターアドレス信号に応答して複数個の冗長ブロックのうちの１つの中の第１の冗長エレメントを選択するように第１の冗長選択信号を発生するための第１の選択回路（３０６ａ）と、前記セクターアドレス信号に応答して複数個の冗長ブロックのうちの１つの中の第２の冗長エレメントを選択するように第２の冗長選択信号を発生するための第２の選択回路（３０６ｂ）とを含む、請求項１に記載の半導体集積回路メモリ装置。
【請求項３】
前記第１のアドレス指定可能記憶回路は、前記第１の冗長選択信号と前記アドレス入力信号とに応答して第１のセクターベースの冗長列アドレスを記憶し、かつ前記第２のアドレス指定可能記憶回路は、前記第２の冗長選択信号と前記アドレス入力信号とに応答して第２のセクターベースの冗長列アドレスを記憶する、請求項２に記載の半導体集積回路メモリ装置。
【請求項４】
前記セクター選択手段は、各々がドレインとソースとゲートとを有する複数個のセクター選択トランジスタから構成される、請求項１に記載の半導体集積回路メモリ装置。
【請求項５】
各々がフラッシュＥＥＰＲＯＭセルのアレイからなる複数個のセクターから構成されるアレイ手段と、複数個のセクター中のメモリセルの欠陥列をセクターごとに修理するための冗長回路手段とを有する半導体集積回路メモリ装置であって、前記冗長回路手段は、
複数個のセクターベースの冗長ブロックの各々の中の第１の冗長エレメントに対応する第１のセクターベースの冗長列アドレスを記憶するための、第１のアドレス指定可能記憶回路手段（３１４ａ）と、
前記複数個のセクターベースの冗長ブロックの各々の中の第２の冗長エレメントに対応する第２のセクターベースの冗長列アドレスを記憶するための、第２のアドレス指定可能記憶回路手段（３１４ｂ）と、
前記複数個のセクターベースの冗長ブロックに関連した前記記憶された第１および第２の冗長列アドレスを読出し、かつアドレス入力信号を読出されている前記冗長列アドレスと比較して、一致した場合に第１および第２の冗長信号ならびにディスエーブル信号を発生するための冗長イネーブル手段（３１６）と、
前記第１および第２の冗長信号に応答して前記冗長ブロックが前記欠陥列の修理に用いられることを可能にするための手段（３１８ａ、３１８ｂ）と、
前記ディスエーブル信号に応答してＹデコーダを欠陥列に対して不能化するための手段（３１８ｃ）とを含み、
前記第１のアドレス指定可能記憶回路および前記第２のアドレス指定可能記憶回路の各々は、複数個のカッドアドレス回路（３１５ａ−３１５ｇ）から形成され、
前記カッドアドレス回路の数は前記複数個のセクター中の列の数に依存し、
前記カッドアドレス回路の各々は、その出力が共通読出経路を共有するようにアレイ状
に配列される複数個の単一アドレスビット記憶回路（３１９ａ−３１９ｄ）からなり、前記複数個の単一アドレスビット記憶回路の各々は前記複数個のセクターベースの冗長ブロックの各々に関連した前記冗長列アドレスの１ビットアドレスを記憶するために用いられ、
前記単一アドレスビット記憶回路の数は前記複数個のセクターベースの冗長ブロックの数に依存し、
前記複数個の単一アドレスビット記憶回路の各々は、前記複数個のセクターベースの冗長ブロックのうちの１つに関連した前記ビットアドレスのうちの１つを記憶するためのプログラムトランジスタ装置（ＤＰ）と、前記セクターアドレス信号に応答して前記記憶された冗長列アドレスを読出すための読出トランジスタ装置（ＤＲ）とから形成される単一アドレスビット記憶セルを有する、半導体集積回路メモリ装置。
【請求項６】
セクターアドレス信号に応答して複数個の冗長ブロックのうちの１つの中の第１の冗長エレメントを選択するように第１の冗長選択信号を発生するための第１の選択回路（３０６ａ）と、前記セクターアドレス信号に応答して複数個の冗長ブロックのうちの１つの中の第２の冗長エレメントを選択するように第２の冗長選択信号を発生するための第２の選択回路（３０６ｂ）とをさらに含む、請求項５に記載の半導体集積回路メモリ装置。
【請求項７】
前記第１のアドレス指定可能記憶回路は、前記第１の冗長選択信号とアドレス入力信号とに応答して第１のセクターベースの冗長列アドレスを記憶し、かつ前記第２のアドレス指定可能記憶回路は、前記第２の冗長選択信号と前記アドレス入力信号とに応答して第２のセクターベースの冗長列アドレスを記憶する、請求項６に記載の半導体集積回路メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の背景】
本発明は一般に、冗長アーキテクチャを有するフラッシュ電気的消去可能プログラマブル読出専用メモリ（ＥＥＰＲＯＭ）セルのアレイなどのフローティングゲートメモリ装置に関する。より特定的には、本発明は、メモリセルの予備の冗長列を用いてアレイ中のメモリセルの欠陥列をセクターごとに修理可能な、フラッシュＥＥＰＲＯＭセルのアレイのための改良された冗長アーキテクチャに関する。
【０００２】
一般に周知のように、半導体メモリ装置はメモリアレイ中の特定のメモリエレメントまたはメモリエレメントの行をアドレス指定するためにロウデコーダおよびコラムデコーダによってアクセスされる、エレメントのメモリアレイを有して製造される。ロウデコーダおよびコラムデコーダによってアドレス指定される場合に選択されたメモリエレメントのメモリ状態を検知するためのセンスアンプが半導体チップ中に構築される。近年、半導体チップ上のメモリアレイの密度はメモリエレメントが１００万を超えるまでに増大している。半導体チップ上のメモリアレイの密度の増大に伴い、完全な半導体メモリチップを製造することはより一層困難となっている。製造歩留りを改善しメモリチップの信頼性を向上するために、アレイ中のメモリセルの欠陥列を修理または交換できるように半導体チップ上にメモリセルの予備または冗長列が設けられている。
【０００３】
一般に、半導体メモリはまず、まだ他の半導体メモリチップに結合された半導体ウェハ中にある間に正しく動作するかどうかを決定するために検査される。もし故障領域が見つかれば、メモリエレメントの第１のメモリアレイ上でこの故障領域中の欠陥エレメントは余分のメモリ回路と取換えられる。典型的には、修理が必要な場合にメモリセルの欠陥列を選択的に不活性化し、かつ不活性化された列を交換するためにメモリセルの冗長列を活性化するための回路が必要である。アレイのどの場所においても欠陥修理を可能にするために、冗長列はアレイの全長を稼動することが必要である。以前は、列の修理はアレイベースの冗長性でのみフラッシュＥＥＰＲＯＭアレイ中で行なわれており、この場合は全アレイ中でただ１つの欠陥列だけが冗長列によって修理された。
【０００４】
したがって、冗長列をより効率的かつ効果的な態様で用いる必要が生じている。発明者らによって、アレイの全長を稼動している冗長列を多数の異なるセグメントに分離分割するためにセクター選択トランジスタを用いることができることが発見されている。この態様によれば、別個のセクター中に存在する冗長列の異なるセグメントは同じ冗長列中の他のセグメントから独立させられ、このため他の異なる欠陥列の修理に用いることができる。このタイプのアーキテクチャの利点は、半導体集積回路チップ上の占有空間量が実質的に低減されるため、製造および組立コストを下げることができるという点である。さらに、各セグメントはより小さな領域の修理に用いられるため、より小さな領域中で発見される欠陥が少なくなるために、必要な冗長列の数は減じられる。さらに、チップ領域を低減することによって、部品の数、電力消費量および発熱量を大幅に低減することができる。
【０００５】
本発明のセクターベースの冗長アーキテクチャは、複数個のセクター選択トランジスタおよびアドレス指定可能記憶装置を用いることによって実現される。複数個のセクターベースの冗長ブロックが設けられ、その各々は複数個のセクターに沿って延びるメモリセルの冗長列を有する。セクター選択トランジスタは冗長列を多数の異なるセグメントに分割する役割をする。別個のセクター中に存在する冗長列の異なるセグメントは同じ冗長列中の他のセグメントから独立させられており、このため異なる欠陥列の修理に使用される。アドレス指定可能記憶装置は、複数個のセクターのうちの対応するものの中の欠陥列を修理する際に使用されるべき異なる冗長列セグメントのうちの１つと関連した、複数個のセクター中のメモリセルの欠陥列を含むセクターベースの冗長列アドレスを記憶するために使用される。
【０００６】
【発明の概要】
本発明の一般的な目的は、フラッシュＥＥＰＲＯＭセルのアレイのための改良された冗長アーキテクチャを提供するが、なお先行技術の冗長回路の欠点を克服することである。
【０００７】
本発明の１つの目的は、メモリセルの予備または冗長列を用いてアレイ中のメモリセルの欠陥列をセクターごとに修理することが可能なフラッシュＥＥＰＲＯＭセルのアレイのための改良された冗長アーキテクチャを提供することである。
【０００８】
本発明の他の目的は、各々が複数個のセクターに沿って延びるメモリセルの冗長列を有する複数個のセクターベースの冗長ブロックと、複数個のセクターのうちの対応するものの中の欠陥列の修理の際に同じ冗長列中の他のセグメントから独立して使用できるように、冗長列を別個のセクターに存在する異なるセグメントに分割するためのセクター選択手段とを含む、フラッシュＥＥＰＲＯＭセルのアレイのための改良された冗長アーキテクチャを提供することである。
【０００９】
本発明のさらに他の目的は、複数個のセクターのうちの対応するものの中の欠陥列の修理の際に用いられるべき異なる冗長列セグメントのうちの１つに関連した、複数個のセクター中のメモリセルの欠陥列を含む冗長列アドレスを記憶するためのアドレス指定可能なヒューズ記憶手段を含む、ＥＥＰＲＯＭセルのアレイのための改良されたアーキテクチャを提供することである。
【００１０】
これらの目標および目的に従って、本発明は、各々がフラッシュＥＥＰＲＯＭセルのアレイからなる複数個のセクターから構成されるアレイ手段と、複数個のセクター中のメモリセルの欠陥列をセクターごとに修理するための冗長回路手段とを有する半導体集積回路メモリ装置を提供することに関する。冗長回路手段は、その各々が複数個のセクターに沿って延びるメモリセルの冗長列を有する複数個のセクターベースの冗長ブロックを含む。その各々が複数個のセクター中の少なくとも１つに存在する異なるセグメントに冗長列を分割し、かつ複数個のセクターのうちの対応するものの中の冗長列の修理の際に同じ冗長列中の他のセグメントから独立して使用できるように異なるセグメントを分離するためにセクター選択手段が設けられる。
【００１１】
複数個のセクターのうちの対応するものの中の欠陥列の修理の際に用いられるべき異なる冗長列セグメントのうちの１つに関連した、複数個のセクター中のメモリセルの欠陥列を含む冗長列アドレスを記憶するためにアドレス指定可能ヒューズ記憶手段が設けられる。アドレス指定可能ヒューズ記憶手段は、異なる冗長列セグメントのうちの１つに関連した冗長列アドレスをプログラムするための手段を含む。アドレス指定可能ヒューズ記憶手段はまた、複数個のセクターベースの冗長ブロックに関連した記憶された冗長列アドレスを読出し、かつ選択された列アドレスを読出されている記憶された冗長列アドレスと比較して、一致する場合は冗長信号および不能化信号を発生するための手段を含む。冗長デコーダは冗長信号に応答して冗長ブロックが欠陥列の修理に用いられることを可能にする。不能化回路は不能化信号に応答してＹデコーダを欠陥列に対して不能化する。
【００１２】
本発明のこれらのおよび他の目的および利点は、添付の図面とともに考慮される場合に以下の詳細な説明からより完全に明白となるであろう。添付図面中、類似の参照番号は対応部分を示す。
【００１３】
【実施例】
ここで図面を詳細に参照して、図１には、本発明のセクターベースの冗長アーキテクチャ中の４つのセクターベースの冗長ブロック２、４、６および８が８つのセクター１２〜２６から構成されるフラッシュＥＥＰＲＯＭセルのアレイ１０に対してどのように位置決めされるかを示すチップレイアウトが示される。各冗長ブロックは２つの対応するセクター中に含まれることを理解されたい。たとえば、冗長ブロック２はセクター１２および１４内に存在し、かつ冗長ブロック４はセクター１６および１８内に存在する。さらに、冗長ブロック６はセクター２０および２２に含まれ、かつ冗長ブロック８はセクター２４および２６に含まれる。しかしながら、各冗長ブロックはいかなる所望の数のセクターに含まれてもよいということが当業者には理解される。冗長ブロックの効果的使用とチップの周辺領域で必要なミニヒューズ回路の数との間にはトレードオフが存在するということが理解されるべきである。つまり、もし所望されるミニヒューズ回路の数が少なければ、冗長ブロックはより多くのセクターをカバーしなければならない。もしより効率的な冗長ブロックの使用が望まれれば、周辺領域にはより多くの数のミニヒューズ回路が必要となる。
【００１４】
図２には図１のセクターベースの冗長ブロック２−８のうちの１つのより詳細な概略回路図が示される。各冗長ブロック２−８は同一であるため冗長ブロック２についてのみ説明を行なう。冗長ブロック２は２つのセクター１２および１４中の欠陥を修理するために用いられる。冗長ブロック２は２つの独立した冗長エレメント（冗長エレメント０および冗長エレメント１）を含み、その各々は２つのセクタービット線ｂｌ−０、ｂｌ−１（第１レベル金属…＊ｍ１）、またはそれと等価に１つのアレイビット線ＢＬ０もしくはＢＬ１（第２レベル金属…＊ｍ２）を有する。各第２レベル金属ブロックは、第２金属ビット線の容量が大きくならないように対応する第１レベルビット線上に直接位置し、かつそこから絶縁されている。すべての１ビット線対１ビット線短絡条件をカバーするように、各冗長ブロック中には少なくとも２つの独立したエレメントが必要である。
【００１５】
アレイ１０の各セクター１２−２６はセクター選択トランジスタの使用によって他の隣接するセクターから分離されている。この技術は１９９２年６月３０日に発行されたエイ・ジェイ・モンタルボ（A. J. Montalvo）らに付与された米国特許第5,126,808 号に説明かつ図示されており、この特許は本発明と同じ譲受人に譲渡され、かつその全体がここに引用により援用される。この同じ技術を用いると、冗長ブロック２中のセクター選択トランジスタＱ１，Ｑ２はセクター１２および１４内に存在する冗長列Ｃ１−Ｃ４を分離しかつ独立して使用することを可能にするために用いられる。冗長列を異なるセグメントに分割するためにセクター選択トランジスタを用いることにより、特定のセクター内に存在する個々のセグメントを同じ列中の他のセグメントから独立させることができ、これにより異なる欠陥の交換または修理に用いることができる。
【００１６】
このセクターベースの冗長アーキテクチャは、チップの周辺領域に位置する複数個のミニヒューズ回路の使用によって実現される。複数個のミニヒューズ回路は、適切なセクターベースの冗長ブロック中の冗長エレメントを可能化し、かつ冗長ブロックによって交換または修理されるべきセクター列アドレス（つまりセクター中の欠陥列のアドレス）を記憶するのに用いられる不揮発性記憶エレメントによって構成されるヒューズとして働く。ミニヒューズ回路はカッドアドレスヒューズ回路を規定する４つからなるグループのアレイに分けられ、共通読出経路を共有し、これにより構成要素の数を最小限にしかつ必要なチップ領域の量を低減する。さらに、サポート回路の数を減らし、それによりチップ領域を低減するために、ミニヒューズ回路は電源電位ＶＣＣによってプログラムされる。
【００１７】
図３および図４にはセクターベースの冗長性を実現するために用いられる本発明のアドレスＣＡＭ周辺アーキテクチャのブロック図が示される。アドレスＣＡＭアーキテクチャは、修理選択デコーダ（ＲＥＤ  ＥＮ  ＤＥＣ）３０２と、プリテスト（ＰＲＥＴＥＳＴ）３０４と、ヒューズ選択回路（ＣＡＭＹＳＥＬ）３０６ａおよび３０６ｂと、読出ドレインデコーダ（ＰＤＣＳＥＬ）３０８と、基準バイアスジェネレータ回路（ＲＥＦＢＩＡＳ）３１０と、ゲート電圧ジェネレータ回路（ＰＤＣＢＲＧ３）３１２と、アドレス指定可能ヒューズ記憶回路（ＡＤＢＣＡＭＸ７）３１４ａおよび３１４ｂと、冗長イネーブル回路（ＤＩＳＹ）３１６と、冗長Ｙデコーダ（ＲＥＤＹＤＥＣ）３１８ａ，３１８ｂと、通常列またはＹデコーダ３１８ｃとを含む。図３および図４のブロック３０２ないし３１８中で使用するのに適した特定の回路は図５ないし図１７の詳細な概略の回路図に示される。
【００１８】
修理選択デコーダ３０２には、ライン３２０上の修理信号ＲＥＰおよび各ライン３２２、３２４上のアドレス信号Ａ１６、Ａ１２が入力され、各ライン３２６、３２８および３３０上にイネーブル電圧基準信号ＲＥＦＤＥＣおよび消去信号ＣＡＭＥＲＳＢを発生する。イネーブルプログラム信号ＡＤＤＣＡＭＰＲＧは対応するヒューズ選択回路３０６ａおよび３０６ｂを介してアドレス指定可能ヒューズ記憶回路（ＡＤＤＣＡＭＸ７）３１４ａおよび３１４ｂ中のカッドアドレスおよびイネーブルヒューズ回路のプログラムを可能化するために用いられる。修理選択デコーダ３０２の回路図が図５に示され、これはインバータゲート４０２−４０８とＮＡＮＤ論理ゲート４１０−４１４とから構成される。ライン３２６上のイネーブリングプログラミング信号ＡＤＤＣＡＭＰＲＧは、修理信号ＲＥＰがハイかつアドレス信号Ａ１２がローの場合にハイまたは「１」論理レベルになる。ライン３３０上の消去信号ＣＡＭＥＲＳＢは、修理信号ＲＥＰおよびアドレス信号Ａ１６、Ａ１２がすべてハイの場合にローになる。
【００１９】
プリテスト回路４０４にはライン３３２上のプリテスト信号ＰＲＥＴＥＳＴおよびライン３３４上のアドレス信号Ａ４が入力される。これに応答して、プリテスト回路はライン３３６上に第１のテスト信号ＰＲＥＢ０およびライン３３８上に第２のテスト信号ＰＲＥＢ１を発生する。プリテスト回路３０４の回路図は図６に示され、これはインバータゲート５０２および１対のＮＡＮＤ論理ゲート５０４、５０６を含む。信号ＰＲＥＴＥＳＴがプリテストモードの間にハイになり、かつアドレス信号Ａ４がローの場合、テスト信号ＰＲＥＢ０はローになり冗長イネーブル回路３１６に与えられ、この回路はテストの前に冗長ブロック中の冗長エレメント０を活性化するために用いられる。同様に、信号ＰＲＥＴＥＳＴがプリテストモードの間にハイになり、かつアドレス信号Ａ４もまたハイの場合、テスト信号ＰＲＥＢ１はローになり、かつテストの前に冗長ブロック中の冗長エレメント１を活性化するために用いられる冗長イネーブル回路３１６に与えられる。このプログラム、消去および読出機能はプリテスト動作モードの間にすべてアクティブである。
【００２０】
ヒューズ選択回路３０６ａおよび３０６ｂの構成および動作は同一であるため、ヒューズ選択回路（ＣＡＭＹＳＥＬ）３０６ａのみについて詳細を説明する。ヒューズ選択回路３０６ａは、ライン３４０上のイネーブルプログラミング信号ＡＤＤＣＡＭＰＲＧ、および各ライン３４２−３４６上のセクターアドレス信号Ａ１８、Ａ１７およびＡ１６Ｂを入力に受ける。アドレスＡ１８は最上位セクターアドレスである。アドレスＡ１６Ｂは、どの冗長エレメント（０または１）がプログラミングのために選択されるかを決定するために用いられる。アドレス信号Ａ１８およびＡ１７はアドレス指定可能ヒューズ記憶回路３１４ａ中の各カッドアドレスヒューズ回路中の４つのミニヒューズ回路のうちの１つを選択するために用いられる。これは、ヒューズ選択回路３０６ａの出力でライン３４８上に発生する冗長ブロック選択信号ＲＹＳｑｎまたはＲＹＳｑ（３：０）（ここでｑ＝１およびｎ＝０、１、２、３）によって行なわれる。
【００２１】
ヒューズ選択回路３０６ａの回路図は図７に示され、これはインバータゲート６０２−６１４およびＮＡＮＤ論理ゲート６１６−６２２からなる。ヒューズ選択回路３０６ａと３０６ｂとの唯一の相違点は、回路３０６ｂはインバータゲート６０６の出力を使用しないことである。つまり、セクターアドレス信号Ａ１６は回路３０６ｂの入力に直接与えられる。セクターアドレス信号Ａ１６がローの場合、冗長エレメント０がプログラミングのために選択される。セクターアドレス信号Ａ１６がハイ（Ａ１６Ｂ＝０）の場合、冗長エレメント１がプログラミングのために選択される。たとえば、もし第１の冗長ブロック２（ＲＥＤＵＮＤＡＮＴ  ＢＬＯＣＫ０）がプログラミングのために選択されるとすれば、セクターアドレスＡ１６およびＡ１７は両方ともローになる。したがって、冗長ブロック選択信号ＲＹＳｑ０だけがハイになる。この態様で、４つの冗長ブロック２−８（図１）のうちの１つだけが所与の時間にアクセスされる。
【００２２】
読出ドレインデコーダ回路（ＰＤＣＳＥＬ）３０８もまた、各ライン３５０および３５２上のセクターアドレスＡ１８およびＡ１７をその入力に受ける。読出デコーダ回路は、アドレス指定可能記憶ヒューズ回路３１４ａ、３１４ｂ中の各カッドアドレスヒューズ回路中の４つのミニヒューズ回路のうちのどれが読出されるべきかをデコードまたは選択するために選択するように、セクターアドレスを使用する。これは、ライン３５４上に発生する読出選択信号ＰＤＣＳＥＬｎ、ＰＤＣＳＥＬ（３：０）（ここでｎ＝０、１、２、３）よって行なわれる。読出デコーダ回路３０８の回路図は図８に示され、これはインバータゲート７０２−７１２およびＮＡＮＤ論理ゲート７１４−７２０から構成される。もし、たとえば記憶されたセクターベースの冗長列アドレス（第１の冗長ブロック２からの冗長エレメントによって交換されるべきセクター１２または１４中のメモリセルの欠陥列を含むセクター列アドレスに対応する）が読出されるとすれば、セクターアドレスＡ１８およびＡ１７の両方がローになる。したがって、読出選択アドレスＰＤＣＳＥＬ０だけがハイになる。この態様により、各カッドアドレスヒューズ回路の第１のミニヒューズ回路中の情報だけが読出され、これは交換されるべき欠陥列に対応するセクターベースの冗長列アドレスである。
【００２３】
アドレス指定可能ヒューズ記憶回路（ＡＤＤＣＡＭＸ７）３１４ａおよび３１４ｂの構成および動作は同一であるため、アドレス指定可能ヒューズ記憶回路３１４ａについてのみ詳細に説明する。アドレス指定可能ヒューズ記憶回路３１４ａには、各ライン３５６−３６６上の読出選択信号ＰＤＣＳＥＬ（３：０）、基準電流信号ＲＥＦＢＩＡＳ、ヒューズバイアス信号ＰＤＣＢ、ゲート制御信号ＲＧ、ならびにセクター列アドレス信号Ａ１５、Ａ５、Ａ４、Ａ３、Ａ２、Ａ１およびＡ０が入力される。これに応答して、アドレス指定可能ヒューズ記憶回路３１４ａの出力では、各ライン３６８−３７０上に冗長列選択信号ＹＣＯＭｑ（６：０）および冗長列イネーブル信号ＹＣＥｑが発生する。
【００２４】
図１２に示されるように、アドレス指定可能ヒューズ記憶回路３１４ａは、７つの同一のカッドアドレスヒューズ回路３１５ａ−３１５ｇと、１つのカッドイネーブルヒューズ回路３１７とから構成される。アドレスヒューズ回路とイネーブルヒューズ回路との唯一の相違点は、アドレス信号（つまりＡ５−Ａ０、Ａ１５）よりむしろ供給電位ＶＣＣがアドレス端子Ａj に加えられることである。ヒューズ回路３１５ａ−３１５ｇと３１７との構成は同一であるため、ヒューズ回路３１５ａについてのみ説明する。カッドアドレスヒューズ回路３１５ａの回路図は図１３に示される。
【００２５】
カッドアドレスヒューズ回路３１５ａは、４つのミニヒューズ回路３１９ａ−３１９ｂと、パリティ回路３２１とから構成される。各４つのミニヒューズ回路３１９ａ−３１９ｂは、異なる冗長列セグメントの１つと交換されるべき、セクターのうちの１つの中にある欠陥列の位置に対応する、フルセクターベースの冗長列アドレスの１ビットアドレスを記憶するために用いられる。特に、ミニヒューズ回路３１９ａは冗長ブロック２中の冗長エレメント０に関連したビットアドレスのうちの１つを記憶し、かつミニヒューズ回路３１９ｂは冗長ブロック４中の冗長エレメント０に関連したビットアドレスのうちの１つを記憶する。同様に、ミニヒューズ回路３１９ｃは冗長ブロック６中の冗長エレメント０に関連したビットアドレスのうちの１つを記憶し、かつミニヒューズ回路３１９ｄは冗長ブロック８中の冗長エレメント０に関連したビットアドレスのうちの１つを記憶する。図からわかるように、各ミニヒューズ回路３１９ａ−３１９ｄは、修理選択信号ＲＹＳｑｎと、列アドレス信号Ａj と、読出選択信号ＰＤＣＳＥＬｎと、フィールドゲート信号ＦＧｎと、ゲート制御信号ＲＧとを入力に受ける。各ミニヒューズ回路３１９ａ−３１９ｄの出力ＣＡＭＯＵＴは共通読出経路を共有するようにノードｑ０においてともに結合される。
【００２６】
パリティ回路３２１は、Ｎチャネルパストランジスタ３２３と、Ｐチャネルバイアストランジスタ３２５と、インバータ３２７、３２９および３３１と、伝送ゲート３３３、３３５とを含む、伝送ゲート３３３は、その入力がノード３４１にあり、かつその出力がライン３６８に結合されて冗長列選択信号ＹＣＯＭｑｎを与えるトランジスタ３３７および３３９によって構成される。伝送ゲート３３５は、その入力がノード３４１ａにあり、かつその出力がまたライン３６８に結合されるトランジスタ３４３および３４５によって構成される。もしミニヒューズ回路３１９ａ中のセルがプログラムされるとすれば、これは論理「１」を記憶することに相当し、ノードｑ０は読出選択信号ＰＤＣＳＥＬ０によって読出されるとハイレベルになる。一方、もしミニヒューズ回路３１９ａ中のセルがプログラムされない（消去される）とすれば、これは論理「０」を記憶することに相当し、ノードｑ０はローレベルになる。
【００２７】
したがって、ビットアドレスＡj ＝０であり、かつセルがミニヒューズ回路３１９ａのためにプログラムされる場合、冗長列選択信号はＹＣＯＭｑｎ＝０となる。ビットアドレスＡj ＝０であり、かつセルがプログラムされない場合は、冗長列選択信号はＹＣＯＭｑｎ＝１となる。さらに、ビットアドレスＡj ＝１であり、かつセルがミニヒューズ回路３１９ａのためにプログラムされる場合は、冗長列選択信号はＹＣＯＭｑｎ＝１となる。ビットアドレスＡj ＝１であり、かつセルがプログラムされない場合は、冗長列選択信号はＹＣＯＭｑｎ＝０となる。したがって、冗長列選択信号は、ミニヒューズ回路３１９ａに記憶されたビットアドレス（プログラムされた、またはプログラムされていない）とビットアドレスＡj とが一致する場合にのみハイ（ＹＣＯＭｑｎ＝１）となることが理解される。アドレス指定可能ヒューズ記憶回路３１４ａからのすべての冗長列選択信号ＹＣＯＭｑ０−ＹＣＯＭｑ６およびイネーブル信号ＹＣＥｑがハイまたは論理「１」ならば、対応する冗長ブロック２−８中の冗長エレメントの１つは可能化されて関連したセクター中の欠陥列を修理する。この例では、冗長ブロック２中の冗長エレメント０は、各カッドアドレスヒューズ回路３１５ａ−３１５ｑ中のミニヒューズ回路３１５ａに記憶されたビットアドレスとアドレス入力信号とが一致した場合に可能化され得る。
【００２８】
パストランジスタ３２３のゲートに与えられるヒューズバイアス信号ＰＤＣＢは、読出モードの間にミニヒューズセル中の読出トランジスタ装置のドレインを「ドレイン妨害」から保護するために用いられる。このヒューズバイアス信号はゲート電圧ジェネレータ回路３１２によってライン３７２上に発生する。ゲート電圧ジェネレータ回路３１２の詳細な概略の回路図は図１０に示される。ジェネレータ回路３１２はまた、パワーダウン修理信号ＰＤＲＥＰＢをライン３７４上に、かつゲート制御電圧ＲＧをライン３７６上に発生する。回路３１２はライン３７８上で放電信号ＲＥＣＬＤを受取り、プログラミングの後に高電圧を放電する。この信号は図１１の回路図に示されるワンショットジェネレータ回路３８０によって発生する。トランジスタ３２５のゲートに与えられる基準電流信号ＲＥＦＢＩＡＳは、ミニヒューズ回路３１９ａ−３１９ｄの読出動作中に基準電流を与えるように電流源として働く。この基準電流信号ＲＥＦＢＩＡＳは基準バイアスジェネレータ３１０によってライン３８２上に発生する。ジェネレータ３１０の概略の回路図は図９に示される。
【００２９】
４つのミニヒューズ回路３１９ａ−３１９ｄの各々は同一であるため、ミニヒューズ回路３１９ａについてのみ議論する。ミニヒューズ回路図３１９ａの詳細な概略回路図は図１４に示される。ミニヒューズ回路３１９ａは２つのダブルポリトランジスタ装置ＤＰおよびＤＲからなるミニヒューズセルを含む。ポリ装置ＤＰはコアタイプセルであるプログラム装置を規定し、かつポリ装置ＤＲは読出装置を規定する。読出装置ＤＲは、ポリ−１層がプログラム装置ＤＰのポリ−１層に接続される以外は、基本的には真性トランジスタである。したがって、トランジスタ装置ＤＰがプログラムされる場合、ポリ−１層が充電されるためにトランジスタ装置ＤＲもまたプログラムされる。ポリ−１層はライン１３０に接続される共通ローディングゲートを形成するために用いられる。各ポリ装置の制御ゲートを形成するポリ−２層もまたともに結合されライン１３２に結合されて、ゲート制御電圧ＲＧを受ける。２つのポリ装置のソース領域はともに結合されて接地電位に結合される。
【００３０】
ミニヒューズ回路３１９ａはさらに、ＮＡＮＤ論理ゲート１３４と、Ｐチャネルプログラミングトランジスタ１３６と、Ｎチャネル読出トランジスタ１３８とを含む。ＮＡＮＤゲート１３４の第１の入力はライン１４０に接続されて冗長ブロック選択信号ＲＹＳｑｎを受け、かつ第２の入力はライン１４２に接続されてアドレス入力信号Ａj を受ける。上述のように、冗長ブロック信号ＲＹＳｑｎはセクターアドレスＡ１８、Ａ１７およびＡ１６に応答してヒューズ選択回路３０６ａによって発生する。したがって、ＮＡＮＤゲート１３４の出力はアドレス入力信号Ａj からの列ビットアドレスを選択し、かつ信号ＲＹＳｑｎからの冗長ブロックを選択する。この態様では、ミニヒューズセルはセクターベースの冗長列アドレスのうちの１つのビットアドレスを記憶するために用いることができる。このセクターベースの冗長列アドレスは、冗長列の修理の際に用いられるべき異なる冗長列セグメントのうちの１つに関連した、セクターのうちの１つの中にあるメモリセルの欠陥列を含む列アドレスを規定する。
【００３１】
プログラミングトランジスタ１３６のソースは供給電位ＶＣＣに接続され、そのゲートはＮＡＮＤゲート１３４の出力に接続され、かつそのドレインはプログラムトランジスタＤＰのドレインに接続される。トランジスタ１３６がオンにされる場合、供給電位ＶＣＣはライン１３２上でゲート制御電圧ＲＧによってプログラミングされるようにトランジスタ装置ＤＰのドレインへと伝えられる。供給電位ＶＣＣをプログラミング電圧として用いることによって、トランジスタ装置ＤＰのドレインに高電圧を供給することに関する架空回路は排除される。さらに、単一の電源の使用により高電圧ウェルおよび幅の広いバスラインが排除され、これにより必要なチップ領域の量を低減する。読出トランジスタ装置１３８のドレインは、共通ノードｑ０（図１３）に接続されるライン１４２（ＣＡＭＯＵＴ）に接続される。読出トランジスタ１３８のドレインはトランジスタ装置ＤＲのドレインに接続され、かつそのゲートはライン１４４に接続されて読出選択信号ＰＤＣＳＥＬｎを受ける。上述のように、信号ＰＤＣＳＥＬｎは特定のミニヒューズ回路がエンコードされているセクターベースの冗長ブロックを選択するために用いられる。
【００３２】
冗長イネーブル回路（ＤＩＳＹ）３１６には、ライン３８４上のパワーダウン信号（ＡＰＤＢ）と、ライン３８６上のテスト信号ＰＲＥＴＥＳＴと、ライン３８８上の信号ＰＲＥＢ０と、ライン３９０上の信号ＰＲＥＢ１と、ライン３９２上の冗長列選択信号ＹＣＯＭＯ（６：０）と、ライン３９４上の冗長列選択信号ＹＣＯＭ１（６：０）と、ライン３９６上の列イネーブル信号ＹＥＣ０と、ライン３９８上の列イネーブル信号ＹＣＥ１とが入力される。これらの入力信号に応答して、冗長イネーブルブロック３１６は、対応する冗長ブロック２−８のうちの１つの中の冗長列０を可能化するための第１の冗長信号ＲＥＤ０をライン３９５上に、冗長ブロック２−８の同じ対応するものの中の冗長エレメント１を可能化するための第２の冗長信号ＲＥＤ１をライン３９７上に、かつ冗長アドレスが選択された場合にメモリアレイ１０のために通常列またはＹデコーダ３１８ｃを不能化するための不能化信号ＤＩＳＹＢをライン３９９上に発生する。冗長イネーブル回路３１６の概略の回路図は図１５に示される。
【００３３】
冗長イネーブル回路３１６は、第１の冗長プリデコーダ回路１４６ａと、第２の冗長プリデコーダ回路１４６ｂと、不能化回路１４８とを含む。第１のプリデコーダ回路１４６ａはライン１５０上に第１の冗長プリデコーダ信号ＲＰＤＥＣＢ０を発生するために使用され、この信号はインバータ１５２によって反転されて第１の冗長信号ＲＥＤ０を生成する。同様に、第２のプリデコーダ回路１４６ｂは第２の冗長プリデコーダ信号ＲＰＤＥＣＢ１をライン１５４上に発生するために用いられ、この信号はインバータ１５６によって反転されて第２の冗長信号ＲＥＤ１を生成する。プリデコーダ回路１４６ａおよび１４６ｂは同一であるため、回路１４６ａのみを図１６の回路図に示す。プリデコーダ回路１４６ａはＮＡＮＤ論理ゲート１５８−１７０と、ＯＲ論理ゲート１７２、１７４とから構成される。読出動作の間、信号ＰＲＥＢ０およびＰＲＥＴＥＳＴＢは両方ともハイである。図からわかるように、プリデコーダ信号ＰＲＤＥＣＢｑは、冗長列選択信号ＹＣＯＭｑ（６：０）および列イネーブル信号ＹＣＥｑのすべてがハイの場合にのみローになる。したがって、冗長信号ＲＥＤ０は、セクターベースの冗長列アドレスに関連した冗長ブロックのうちの１つ中の冗長エレメント０を可能化するようにハイになる。
【００３４】
不能化回路１４８はライン３９９上にディスエーブル信号ＤＩＳＹＢを発生するために用いられる。読出モードの間、パワーダウン信号ＡＰＤＢはハイとなる。冗長エレメント０または１のいずれか１つが一度に選択されるため、冗長プリデコーダ信号ＲＰＢＥＣＢ０またはＲＰＢＥＣＢ１のいずれか１つだけがローになる。もし信号ＲＰＢＥＣＢ０＝０ならば、トランジスタ１５８はノード１５９をハイにさせるようにオンにされる。ノード１５９におけるハイの状態は反転されてディスエーブル信号ＤＩＳＹＢ＝０を生成する。一方、もしＲＰＢＥＣＢ１＝０ならば、トランジスタ１６０はノード１５９をハイにさせるようにオンにされる。その後、ノード１５９のハイの状態は反転されてディスエーブル信号ＤＩＳＹＢ＝０を生成する。パワーダウン信号ＡＰＤＢがローの場合、ディスエーブル回路１４８はインアクティブとなり、ディスエーブル信号はハイにとどまる。ディスエーブル信号ＤＩＳＹＢは通常列デコーダ３１８ｃに与えられてこれを不能化する。
【００３５】
冗長Ｙデコーダ３１８ａおよび３１８ｂの構成は同一なため、冗長Ｙデコーダ３１８ａについてのみ説明する。冗長列デコーダ３１８ａには、各ライン３１８、３８３および３８５上の信号ＶＣＸと、第１の冗長信号ＲＥＤ０と、信号ＨＥＲＢとが入力される。デコーダ３１８ａとデコーダ３１８ｂとの唯一の相違点は、デコーダ３１８ｂが第１の冗長信号ではなくて第２の冗長信号ＲＥＤ１を受けることである。これらの入力信号に応答して、デコーダ回路３１８ａはライン３８７上に冗長列信号ＲＹＤ０を発生し、この信号は適切な冗長ブロックを可能化するために用いられる。デコーダ回路３１８ａの概略回路図が図１７に示される。
【００３６】
読出だけをされるようにメモリアレイ１０中のある一定のセクターを不能化するために、図１８に示される書込保護ヒューズ回路４１８が設けられる。書込保護ヒューズ回路４１８は８つの同一のミニヒューズ回路（ＭＩＮＩＣＡＭＷ）４２０ａ−４２０ｈを含み、これらの出力はオクトヒューズ配列を規定するようにともに結合される。各ミニヒューズ書込保護回路４２０ａ−４２０ｈは８つのセクターのうちの１つに関連していることに注目されたい。セクターアドレスはデコードされて選択信号ＳＥＬ０−ＳＥＬ７を発生し、これらの信号はミニヒューズ保護回路４２０ａ−４２０ｈのうちの対応する１つを選択して、その記憶された情報をラインＷＰＣ上に出力するように用いられる。ラインＷＰＣ上の信号はパストランジスタ４２２およびインバータ４２４−４２８を介してライン４３０に送られる。ライン４３０上の書込保護信号ＷＰＳＢはメモリアレイ中の書込制御回路（図示せず）を不能化するために用いられる。
【００３７】
ミニヒューズ書込保護回路４２０ａの概略回路図が図１９に示される。ミニヒューズ書込保護回路４２０ａの構成はミニヒューズ回路３１９ａ（図１４）と実質的に同一であるが、ミニヒューズ書込保護回路中のポリ装置の共通ソースは消去信号ＣＡＭＥＲＳＨを受けるように接続され、これは消去モードの間に電位ＶＰＰＥを与えるように結合される。書込保護ヒューズセルから構成されるミニヒューズ書込保護回路はこの態様で消去可能である。
【００３８】
ここで再び図３および図４を参照して、メモリアレイ１０の対応するセクター中の故障（欠陥）列の修理または交換のために用いられる図１のセクターベースの冗長ブロック２−８を可能化するための、アドレス指定可能ＣＡＭ周辺アーキテクチャの全体的な動作について説明する。最初に、メモリアレイ１０中のすべてのセクター１２−２６は対応する列に欠陥メモリセルが存在するかどうかテストされ、かつ欠陥メモリセルについての列アドレスが決定される。その後、セクターベースの冗長列アドレス（欠陥列の修理の際に使用されるべき異なる冗長列セグメントのうちの１つに関連したセクター中のメモリセルの欠陥列を含む列アドレスに対応する）が、対応するヒューズ選択回路３０６ａ、３０６ｂを介してアドレス指定可能ヒューズ記憶回路３１４ａおよび３１４ｂ中にプログラムされかつ記憶される。こうして、記憶されたセクターベースの冗長列アドレスの各々は、セクターベースの冗長ブロックのうちの１つの中の冗長エレメントと関連付けられる。
【００３９】
動作中には、選択された入力列アドレスの１つがアドレス指定可能ヒューズ記憶回路に記憶されたセクターベースの冗長列アドレスと一致する場合、冗長イネーブル回路３１６から冗長信号（ＲＥＤ０またはＲＥＤ１）が発生して、冗長Ｙデコーダ３１８ａまたは３１８ｂを介してセクターベースの冗長ブロック中の冗長エレメントのうちの１つを可能化する。さらに、通常のＹデコーダ３１８ｃを不能化するために回路３１６からディスエーブル信号ＤＩＳＹＢもまた発生する。
【００４０】
具体的に、アレイ１０中のセクター１２−２６の各々が２５６の列を有し、かつセクター２６中の列Ｎｏ．３４が欠陥があると仮定する。さらに、この欠陥列Ｎｏ．３４がセクターベースの冗長ブロック８中の冗長エレメント０を用いて修理または交換されるとする。すると、セクターベースの冗長列アドレスＡ１５＝０、Ａ５＝０、Ａ４＝１、Ａ３＝０、Ａ２＝０、Ａ１＝０、およびＡ０＝１は、冗長エレメント０に関連しているためにアドレス指定可能ヒューズ記憶回路３１４ａ中にプログラムされかつ記憶される。もし冗長エレメント１が交換のために用いられるのであれば、セクターベースの冗長列アドレスを記憶するためには記憶回路３１４ｂが用いられるであろう。したがって、冗長列アドレスＡ１５、Ａ５−Ａ０はカッドアドレスヒューズ回路３１５ｇ−３１５ａ（図１２）中に記憶される。各カッドアドレスヒューズ回路内では、ミニヒューズ回路３１９ｄは対応するビットアドレスを記憶するために用いられるが、これはなぜならこのビットアドレスは冗長ブロック８に関連するものであるためである。
【００４１】
読出モードの間、選択された入力列アドレスが、記憶されたセクターベースの冗長列アドレスと一致する場合、記憶回路３１４ａからのすべての冗長列選択信号ＹＣＯＭＯ（６：０）はハイになる。この結果、回路３１６からの第１の冗長信号ＲＥＤ０（図１５）は、セクターベースの冗長ブロック８中の冗長エレメント０を可能化するようにハイになる。さらに、ディスエーブル信号ＤＩＳＹはローになり、通常の列デコーダ３１８ｃを不能化する。
【００４２】
記憶回路（ＡＤＤＣＡＭＸ７）の必要数は冗長ブロック中の冗長エレメントの数に依存し、各冗長エレメントにつき１つの記憶回路が必要であるということが当業者によって理解されるべきである。さらに、記憶回路内で必要なカッドアドレスヒューズ回路の数はセクター中の列の数に依存する。セクター中の列の数が２倍になるごとに１つ追加のカッドアドレスヒューズ回路が必要になる。さらに、共通読出線を共有するようにアレイ状に配列されたミニヒューズ回路の数は冗長ブロックの数に依存する。
【００４３】
上述の詳細な説明より、本発明はメモリセルの冗長列を用いてアレイのメモリセル中の欠陥列をセクターごとに交換可能なフラッシュＥＥＰＲＯＭセルのアレイのための改良された冗長アーキテクチャを提供するということが理解される。冗長回路は、その各々がメモリセルの冗長列を有する複数個のセクターベースの冗長ブロックと、同じ冗長列中の他のセグメントから独立して使用できるように冗長列をセクターの対応するものの中に存在する異なるセグメントに分割するためのセクター選択手段とを含む。さらに、冗長回路はセクターベースの冗長列アドレスを記憶するためのアドレス指定可能ヒューズ記憶回路を含む。
【００４４】
現在のところ本発明の好ましい実施例であると考えられるものを例示しかつ説明してきたが、様々な変化および修理がなされてもよく、かつ本発明の真の範囲を逸脱することなく本発明のエレメントを等価物で代用してもよいということが当業者には理解されるであろう。さらに、本発明の中心の目的を逸脱することなく本発明の教示に対して特定の状況または材料を適応するように多数の修理がなされ得る。したがって、本発明は、本発明を実行するために企図されるベストモードとして開示された具体例に限定されるものではなく、前掲の特許請求の範囲内のすべての実施例を含むと意図する。
【図面の簡単な説明】
【図１】本発明のセクターベースの冗長ブロックがＥＥＰＲＯＭセルのアレイのセクターに対してどのように位置決めされるかを示すチップレイアウト図である。
【図２】ＥＥＰＲＯＭセルのアレイ中のセクターベースの冗長ブロックの１つを示す図である。
【図３】セクターベースの冗長性を実現するために用いられる本発明のアドレスＣＡＭ周辺アーキテクチャのブロック図の一方部分の図である。
【図４】図３の他方部分を示す図であり、図３と組合わせてセクターベースの冗長性を実現するために用いられる本発明のアドレスＣＡＭ周辺アーキテクチャのブロック図を構成する。
【図５】図３および図４の修理選択デコーダ３０２の回路図である。
【図６】図３および図４のプリテスト回路３０４の回路図である。
【図７】図３および図４のヒューズ選択回路３０６ａのうちの１つの回路図である。
【図８】図３および図４の読出ドレインデコーダ３０８の回路図である。
【図９】図３および図４の基準バイアスジェネレータ回路３１０の回路図である。
【図１０】図３および図４のゲート電圧ジェネレータ回路３１２の回路図である。
【図１１】図１０の信号ＲＥＣＬＤを発生するためのワンショットジェネレータ回路９１０の回路図である。
【図１２】図３および図４のアドレス指定可能ヒューズ記憶回路（ＡＤＤＣＡＭＸ７ブロック）３１４ａのうちの１つのブロック図である。
【図１３】図１２のカッドアドレスヒューズ回路（ＱＵＡＤＣＡＭブロック）３１５ａのうちの１つの回路図である。
【図１４】図１２のミニヒューズ回路（ＭＩＮＩＣＡＭブロック）３１９ａのうちの１つの概略の回路図である。
【図１５】図３および図４の冗長イネーブル回路３１６ａの回路図である。
【図１６】図１５の冗長プリデコーダ１４６ａのうちの１つの概略の回路図である。
【図１７】図３および図４の冗長Ｙデコーダ３１８ａのうちの１つの回路図である。
【図１８】オクトヒューズ配列の回路図である。
【図１９】図１８のミニヒューズ回路（ＭＩＮＩＣＡＭＷブロック）４２０ａのうちの１つの概略の回路図である。
【符号の説明】
１２−２６  セクターベースの冗長ブロック
Ｑ１、Ｑ２  セクター選択回路
３１４  アドレス指定可能ヒューズ記憶回路
３１８ａ，３１８ｂ  冗長Ｙデコーダ
３１８ｃ  通常Ｙデコーダ
【図１】
0003657290.tif 000002
【図２】
0003657290.tif 000003
【図３】
0003657290.tif 000004
【図４】
0003657290.tif 000005
【図５】
0003657290.tif 000006
【図６】
0003657290.tif 000007
【図７】
0003657290.tif 000008
【図８】
0003657290.tif 000009
【図９】
0003657290.tif 000010
【図１０】
0003657290.tif 000011
【図１１】
0003657290.tif 000012
【図１２】
0003657290.tif 000013
【図１３】
0003657290.tif 000014
【図１４】
0003657290.tif 000015
【図１５】
0003657290.tif 000016
【図１６】
0003657290.tif 000017
【図１７】
0003657290.tif 000018
【図１８】
0003657290.tif 000019
【図１９】
0003657290.tif 000020