(57)【特許請求の範囲】
【請求項１】
記録媒体の搬送方向である副走査方向に配列された複数の記録素子を有する記録ヘッドを前記搬送方向とは垂直の方向である主走査方向に走査してデータを記録するシリアルスキャン型の記録装置であって、
入力された主走査方向順次のデータを副走査方向順次のデータに変換するもので、前記主走査方向順次のデータを書き込む書き込みレジスタを複数備える書き込みレジスタ群、および前記書き込みレジスタ群に保持されているデータを９０°回転して読み出しを行う読み出しレジスタを複数備える読み出しレジスタ群を有する画像変換手段と、
主走査方向順次のデータ又は前記画像変換手段によって副走査方向順次に変換されたデータを蓄えるバッファを備えるメモリ手段と、
前記画像変換手段で変換すべき主走査方向順次のデータを前記バッファに格納するとき、副走査方向へのデータ伸張を行う場合には、副走査方向へのデータ伸張の倍率に基づいたアドレス間隔で順に格納し、副走査方向へのデータ伸張を行わない場合には、連続したアドレスで順に格納する格納手段と、
前記メモリ手段と前記画像変換手段との間でなされるデータのＤＭＡ転送を制御するＤＭＡ制御手段と、
前記ＤＭＡ制御手段からの信号に基づき、前記メモリ手段に対して書き込み信号および読み出し信号を発生するメモリ制御手段と、
前記ＤＭＡ制御手段からの信号に基づき、前記書き込みレジスタ群に対する書き込み信号および前記読み出しレジスタ群に対する読み出し信号を発生する画像変換制御手段とを備え、
前記バッファから前記画像変換手段へデータを転送するとき、前記メモリ制御手段は前記メモリ手段に対して読み出すべきアドレスを指定する信号を発生させるもので、
副走査方向へのデータ伸張を行う場合には、前記メモリ制御手段は、前記格納手段が格納しているアドレスを指定し、前記画像変換制御手段は前記メモリ制御手段が指定したアドレスに対応するものであって前記倍率に基づいた数の書き込みレジスタを指定する信号を発生させ、
副走査方向へのデータ伸張を行わない場合には、前記画像変換制御手段は前記メモリ制御手段が指定したアドレスに対応する書き込みレジスタを指定する信号を発生させ、
前記画像変換手段から前記バッファへデータを転送するとき、前記メモリ制御手段は前記メモリ手段に対して書き込むべきアドレスを指定する信号を発生させ、前記画像変換制御手段は前記バッファの書き込むべきアドレスに対応した読み出しレジスタを指定する信号を発生させることを特徴とする記録装置。
【請求項２】
前記書き込みレジスタ群および前記読み出しレジスタ群は所定サイズの２次元マトリクス構造の画素マトリクスであって、該マトリクス毎に画像データ変換を行うことを特徴とする請求項１に記載の記録装置。
【請求項３】
前記倍率に基づいた数は２以上の整数であることを特徴とする請求項１に記載の記録装置。
【請求項４】
前記メモリ手段は、外部から入力するデータを保持する受信バッファを備え、前記格納手段は、前記受信バッファに保持するデータを読み出すことを特徴とする請求項１に記載の記録装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、記録媒体の副走査方向（搬送方向）に複数の記録素子を持つ記録ヘッドを走査して記録媒体に画像を形成するシリアルスキャン型の記録装置、特に入力された主走査方向（キャリッジ走査方向）順次のデータを副走査方向順次のデータに変換する画像変換回路および入力されたデータに対して副走査方向にデータを伸長するデータ伸長回路を備えた記録装置に関するものである。
【０００２】
【従来の技術】
従来、プリンタ等の記録ヘッドとしては、複数の記録素子（インク吐出ノズルや発熱素子等）を備えたドットインパクト方式、サーマル方式、インクジェット方式のものがあり、これらの記録ヘッドを用いた記録装置は、記録媒体（記録用紙等）の搬送方向と直交する方向に記録ヘッドを走査させながら印字を行い、１行印字を終えた段階で記録ヘッドの幅分だけ記録用紙を搬送し、その繰返しで画像を形成するシリアルスキャン方式が一般的である。その際、記録する画像データは記録ヘッドの幅に相当するデータが順次記録ヘッドに転送され、１画素に相当する距離を移動する度に記録素子が駆動され、画像が形成される。
【０００３】
ここで、ホストコンピュータ等から送られてくる記録データは、通常主走査方向順次のデータであるため、記録ヘッドの記録要素の数（例えばインク吐出ノズルの数）に応じて、副走査方向順次のデータに変換（以下ＨＶ変換という）する必要がある。
【０００４】
一方、入力データに対する副走査方向のデータ伸長は、上記ＨＶ変換前の画像データに対して行う方法と、上記ＨＶ変換後の画像データに対して行う方法とがある。
【０００５】
図８は従来のシリアルプリンタ装置における上記のＨＶ変換から副走査方向のデータ伸長までの画像データ変換を行う回路の構成を示すブロック図であり、ＨＶ変換前またはＨＶ変換後にデータ伸長を行う回路の構成を示している。
【０００６】
この回路においては、不図示のホストコンピュータ等からのインターフェイス（Ｉ／Ｆ）５１を介して入力データを受信する。受信したデータは、ＤＲＡＭ等のメモリ５２領域内の受信バッファ５３に蓄えられる。受信バッファ５３は、数ｋ〜数十ｋバイトの容量を持っており、この受信バッファ５３に蓄えられた記録データは、コマンド解析が行われてからイメージバッファ５４に保持される。
【０００７】
そして、イメージバッファ５４に蓄えられた印字データに対して、データ伸長回路５７により副走査方向にデータ伸長する。このようなデータ伸長を行った後のイメージバッファ５４に蓄えられたデータは主走査方向順次のデータであるため、イメージバッファ５４に記録ヘッドの幅分のラスタデータ（主走査方向順次のラインデータ）が蓄えられたところで、ＨＶ変換回路５６を起動してＨＶ変換を行い、ＨＶ変換後のデータをイメージバッファ５４に書き戻す。
【０００８】
このようにして、記録ヘッドの１走査分に相当する量のＨＶ変換したデータを蓄えた後、再度イメージバッファ５４から記録ヘッドの各記録素子に対応した印字データを読み出し、印字データ処理回路５８によりマルチパス印字に対応したマスクをかける等の印字データ処理を行い、記録ヘッド５９に実際の印字データを転送する。
【０００９】
ところで、上記ＨＶ変換の方法として例えば特開昭６３−２００６７４号公報に示されているように、ＨＶ変換するデータを蓄えるために記録ヘッド１バンドスキャン分の特別なメモリを持ち、逐次変換で高速に行うようにしたものが提案されている。また、この方式では回路規模が大きくなるために、ＨＶ変換のデータ設定はＭＰＵが行い、変換自体はハードウェアが行うような方法も提案されている。この方法は、主に図９に示すようにＭＰＵが介在して行う方法と、図１０に示すようにＭＰＵを介在せずにダイレクト・メモリ・アクセス（ＤＭＡ）によって行う方法の２通りがある。
【００１０】
図９は上記のＭＰＵが介在してＨＶ変換を行う場合の従来のＨＶ変換回路の構成を示すブロック図である。
【００１１】
図９の回路において、ＭＰＵ３０１の外部制御信号線には画像データを蓄える記憶装置としてのＤＲＡＭ３０２とＨＶ変換レジスタ３０３が接続されている。例えば、ＤＲＡＭ３０２として２５６ｋ×１６ビット（４Ｍビット）構成のものを用いた場合、ＭＰＵ３０１のアドレスバス上に＄ｘ０００００番地から＄ｘ７ＦＦＦＦ番地（「＄」は１６進数を、ｘは任意の１６進数１桁を表す）までの領域が割り当てられるが、その＄ｘ番地を例えば＄Ｄとなるようにするには、ＤＲＡＭアドレスデコード回路３０４をアドレスバスの上位５ビット（Ａ２３〜Ａ１９）が“１１０１０”となるタイミングを検出する回路として構成し、ＤＲＡＭ制御回路３０５と、Ｒｏｗ，Ｃｏｌｕｍｎアドレスデコード回路３０６と、ＭＰＵ３０１のデータバスとをＤＲＡＭ３０２に接続することにより、ＭＰＵ３０１はＤＲＡＭ３０２をアクセスすることができる。
【００１２】
上記ＤＲＡＭ制御回路３０５は、ＤＡＲＡＭアドレスデコード回路３０４が検出したタイミング信号とＭＰＵ３０１の制御信号；例えば、システムロックＣＬＫ、アドレスストローブＡＳ＊、リード／ライト信号ＲＤ／ＷＲ＊からＤＲＡＭ制御信号；ＲＡＳ＊、ＣＡＳ＊、ＯＥ＊、ＵＷＥ＊、ＬＷＥ＊を生成する。Ｒｏｗ，Ｃｏｌｕｍｎアドレスデコード回路３０６は、Ｒｏｗアドレス，Ｃｏｌｕｍｎアドレス切替えタイミングをＤＲＡＭ制御回路３０５から受けてＭＰＵ３０１のアドレスバス上のアドレスをＤＲＡＭ３０２のアドレスに変換する。
【００１３】
また、ＨＶ変換レジスタ３０３へのＭＰＵ３０１のアクセスは、ＨＶ変換ライトレジスタアドレスデコード回路３０７とＨＶ変換リードレジスタアドレスデコード回路３０８により可能となる。
【００１４】
ＨＶ変換ライトレジスタアドレスデコード回路３０７は、ＨＶ変換ライトレジスタアドレス、例えば図１０に示すように＄ＦＦ００００番地〜＄ＦＦ００１Ｆ番地の１６ワード分の領域を割り当てた場合、ＭＰＵのアドレスバスの上位１９ビット（Ａ２３〜Ａ５）が“１１１１１１１１０００００００００００”の時発生するタイミング信号と、ＭＰＵのライト動作を示す信号ＷＲ＊とでＨＶ変換ライトレジスタにＭＰＵ３０１のデータバス上のデータをラッチする信号を生成出力する。
【００１５】
また、ＨＶ変換リードレジスタアドレスデコード回路３０８は、ＨＶ変換リードレジスタアドレス、例えば図１０に示すように＄ＦＦ００２０番地〜＄ＦＦ００３Ｆ番地の１６ワード分の領域を割り当てた場合、ＭＰＵのアドレスバスが“１１１１１１１１０００００００００１”の時発生するタイミング信号と、ＭＰＵのリード動作を示す信号ＲＤとでＨＶ変換リードレジスタに書かれたデータをＭＰＵ３０１のデータバス上に出力する信号を生成出力する。
【００１６】
図１１は上記ＨＶ変換レジスタの構成を示す図であり、ここでは１６ビット（主走査方向）×１６ビット（副走査方向）のＨＶ変換を例に説明する。
【００１７】
ＨＶ変換ライトレジスタは１６ビット長のラッチ回路１６個で構成され、ＭＰＵ３０１がワード単位で１６回書き込みを行うことで１６×１６＝２５６ビットのデータが保持される。そして、ＨＶ変換レジスタに対応したアドレスからＭＰＵ３０１がデータを読み込み、保持された２５６ビットのデータの中から、例えば＄ＦＦ００２０アドレスをリードした場合、各ライトレジスタの最上位に保持されたデータが選択されてＭＰＵ３０１のデータバスに出力され、＄ＦＦ００３Ｆアドレスをリードした場合は、各ライトレジスタの最下位に保持されたデータが選択されてＭＰＵ３０１のデータバスに出力される。このように、ＨＶ変換するデータを１６ワード分書き込み、その後レジスタから１６ワード分のデータを読み出すことで、ＨＶ変換を行える。通常、ＨＶ変換するデータはＤＲＡＭ３０２に蓄えられており、ＨＶ変換後のデータもＤＲＡＭ３０２に蓄えられることになる。
【００１８】
次に、図１０〜図１３を用いて従来のＤＭＡによりＨＶ変換について説明する。
【００１９】
図１０は従来のＤＭＡによってＨＶ変換を行う場合のＨＶ変換回路の構成を示すブロック図である。図１１は前述のようにＨＶ変換レジスタによるＨＶ変換動作の概略を示し、図１２は従来のＤＭＡによりＨＶ変換ライトレジスタへのライトタイミングを示す図である。また図１３はＤＭＡによりＨＶ変換リードレジスタのリードタイミングを示す図である。
【００２０】
ＨＶ変換すべき主走査方向順次のデータがＤＲＡＭに蓄えられたところで、図１０に示すようなＨＶ変換回路が起動され、ＨＶ変換を行う。ＤＭＡスタートアドレスレジスタ４０１には、ＤＲＡＭ領域上のＤＭＡ開始アドレスが格納されている。そして、ＤＭＡアドレスコントローラ４０２はアクセスしたいＤＭＡアドレスを生成し、ＤＲＡＭ制御のための信号を発生する後述のＲｏｗ・Ｃｌｏｕｍｎアドレスデコード回路４０３やＤＲＡＭ制御信号発生回路４０４、ライトカウンタ４０６、リードカウンタ４０７に所定のタイミング信号を与える。
【００２１】
Ｒｏｗ・Ｃｏｌｕｍｎアドレスデコード回路４０３はＤＭＡアドレスコントローラ４０２から与えられるＤＭＡアドレスをＲｏｗアドレス、Ｃｏｌｕｍｎアドレスに切替えてＤＲＡＭアドレスに変換する。ＤＲＡＭ制御信号発生回路４０４はＤＲＡＭ制御信号ＲＡＳ＊、ＣＡＳ＊、ＯＥ＊、ＵＷＥ＊、ＬＷＥ＊を生成する。ライトカウンタ４０６はアクセスするＨＶ変換ライトレジスタの位置を表すカウンタ、リードカウンタ４０６はアクセスするＨＶ変換リードレジスタの位置を表すカウンタである。
【００２２】
ＨＶ変換レジスタ制御信号発生回路４０８はライトカウンタ４０６、リードカウンタ４０７のカウンタ値に基づいて、ＨＶ変換レジスタ制御信号を発生する。ＨＶ変換レジスタ４０９は主走査方向順次の１６ビットのデータを格納するＨＶ変換ライトレジスタＷＲ０〜ＷＲ１５とＨＶ変換ライトレジスタＷＲ０〜ＷＲ１５に格納された１６×１６ビット分のデータを副走査方向順次のデータに変換して読み出すＨＶ変換リードレジスタＲＤ０〜ＲＤ１５で構成されている。
【００２３】
また、ＨＶ変換回路は、ＨＶＷＲＴＲＧ信号によりＨＶ変換ライトレジスタＷＲ０〜ＷＲ１５へ主走査方向順次のデータの書き込みを行うライトシーケンスを開始する。ＨＶＷＲＴＲＧ信号によりＤＭＡスタートアドレスレジスタ４０１からＤＭＡアドレスコントローラ４０２にＤＭＡスタートアドレス（図１１では＄Ｄ０００００）がロードされ、ＤＭＡアドレスコントローラ４０２はＲｏｗ・Ｃｌｏｕｍｎアドレスデコード回路４０３へＤＭＡアドレスを出力する。
【００２４】
ＤＲＡＭ制御信号発生回路４０４は、ＤＭＡアドレスコントローラ４０２より与えられる所定のタイミング信号を基に、ＲＡＳ＊、ＣＡＳ＊、ＣＡＳ＊、ＯＥ＊信号をＲｏｗ・Ｃｏｌｕｍｎアドレスデコード回路４０３は与えられたＤＭＡアドレスを基にＲｏｗアドレス、Ｃｏｌｕｍｎアドレスデコード回路４０３は与えられたＤＭＡアドレスを基にＲｏｗアドレス、ＣｏｌｕｍｎアドレスをＤＲＡＭ４０５へ出力する。
【００２５】
一方、ＤＭＡアドレスコントローラ４０２はライトカウンタ４０６をインクリメントし、ＨＶ変換レジスタ制御信号発生回路４０８はライトカウンタ４０６の値により所定のＨＶ変換ライトレジスタの書き込み許可信号ＨＶＷＥ＊をイネーブルにする。ＤＲＡＭ４０５から出力されるデータは上記ＨＶＷＥ＊信号により所定のＨＶ変換ライトレジスタに書き込まれる。その後、ＤＭＡアドレスコントローラ４０２はＤＭＡアドレスをインクリメントし（図１１では＄Ｄ００００２になる）、次のＤＭＡアドレスをＲｏｗ・Ｃｏｌｕｍｎアドレスデコード回路４０３へ出力する。またライトカウンタ４０６をインクリメントし、カウンタ値に応じたＨＶＷＥ＊信号をイネーブルにする。
【００２６】
このような動作を繰り返し、ＨＶ変換ライトレジスタＷＲ０〜ＷＲ１５に対して主走査方向順次のデータの書き込みを行い、書き込みがすべて終了したところでＨＶＷＲＥＮＤ信号を発生してライトシーケンスを終了する。
【００２７】
上記ライトシーケンスが終了した後、ＨＶＲＤＴＲＧ信号によりＨＶ変換ライトレジスタＷＲ０〜ＷＲ１５に格納された１６×１６ビット分のデータをＨＶ変換リードレジスタＲＤ０〜ＲＤ１５から副走査方向順次のデータとして読み出すリードシーケンスを開始する。ＨＶＲＤＴＲＧ信号によりＤＭＡスタートアドレスレジスタ４０１からＤＭＡアドレスコントローラ４０２にＤＭＡスタートアドレスがロードされ、ＤＭＡアドレスコントローラ４０２はＲｏｍ・Ｃｏｌｕｍｎアドレスデコード回路４０３へＤＭＡアドレスを出力する。
【００２８】
この例では、上記ライトシーケンスで主走査方向順次のデータを読み出したＤＲＡＭ領域と同じ領域にＨＶ変換後のデータを書き戻すようになっている（図１１参照）ので、ここでのＤＭＡリードスタートアドレスはＤＭＡライトスタートアドレスに等しく、＄Ｄ０００００である。ＤＲＡＭ制御信号発生回路４０４は、ＤＭＡアドレスコントローラ４０２より与えられる所定のタイミング信号を基にＲＡＳ＊、ＣＡＳ＊、ＵＷＥ＊、ＬＷＥ＊信号を、Ｒｏｗ・Ｃｏｌｕｍｎアドレスデコード回路４０３は与えられたＤＭＡアドレスを基にＲｏｗアドレス、ＣｏｌｕｍｎアドレスをＤＲＡＭ４０５へ出力する。
【００２９】
一方、ＤＭＡアドレスコントローラ４０２はリードカウンタ４０６をインクリメントし、ＨＶ変換レジスタ制御信号発生回路４０８はリードカウンタ４０６の値により所定のＨＶ変換リードレジスタのデータ読み出し信号ＨＶＯＥ＊をイネーブルにする。読み出し信号ＨＶＯＥ＊により選択されたＨＶ変換リードレジスタから出力されるデータは上記ＤＲＡＭ制御信号によりＤＲＡＭに書き込まれる。その後、ＤＭＡアドレスコントローラ４０２はＤＭＡアドレスをインクリメントし（図１１では＄Ｄ００００２になる）、次のＤＭＡアドレスをＲｏｗ・Ｃｏｌｕｍｎアドレスデコード回路４０３へ出力する。また、リードカウンタ４０６をインクリメントし、カウンタ値に応じたＨＶＯＥ＊信号をイネーブルにする。
【００３０】
このような動作を繰り返し、ＨＶ変換リードレジスタＲＤ０〜ＲＤ１５から副走査方向順次に変換されたデータの読み出しを行い、読み出しがすべて終了したところでＨＶＲＤＥＮＤ信号を発生してリードシーケンスを終了する。また、リードシーケンスを終了したところでＤＭＡスタートアドレスレジスタ４０１に次のＨＶ変換ブロックのＤＭＡスタートアドレス（図１１では＄Ｄ０００２０）を書き込む。
【００３１】
以上のようなライトシーケンスとリードシーケンスの繰り返しにより、主走査方向順次のデータを副走査順次のデータに変換するＨＶ変換を実現している。
【００３２】
【発明が解決しようとする課題】
ところで、上記のような従来の記録装置にあっては、副走査方向にデータを伸長する必要がある場合、ＨＶ変換前またはＨＶ変換後にデータ伸長回路によってイメージバッファからデータを読み出して、伸長後に再びデータを書き戻すという動作が生じる。したがって、データ伸長が必要な場合、データ伸長にかかる時間分だけ通常よりもデータの処理時間が長くなってしまい、データ伸長の動作が高速な印字動作を阻害する要因となってる。
【００３３】
本発明は、上記のような問題点を改善するものであり、入力されたデータに対してデータ伸長が必要な場合、副走査方向にデータを伸長し、主走査方向順次のデータを副走査方向順次のデータに変換した印字データをイメージバッファに書き込むまでのデータ処理時間を短縮することができ、トータルスループットが向上した記録装置を提供することを目的としている。
【００３４】
【課題を解決するための手段】
本発明に係る記録装置は、次のように構成したものである。
【００３５】
（１）記録媒体の搬送方向である副走査方向に配列された複数の記録素子を有する記録ヘッドを前記搬送方向とは垂直の方向である主走査方向に走査してデータを記録するシリアルスキャン型の記録装置であって、入力された主走査方向順次のデータを副走査方向順次のデータに変換するもので、前記主走査方向順次のデータを書き込む書き込みレジスタを複数備える書き込みレジスタ群、および前記書き込みレジスタ群に保持されているデータを９０°回転して読み出しを行う読み出しレジスタを複数備える読み出しレジスタ群を有する画像変換手段と、  主走査方向順次のデータ又は前記画像変換手段によって副走査方向順次に変換されたデータを蓄えるバッファを備えるメモリ手段と、前記画像変換手段で変換すべき主走査方向順次のデータを前記バッファに格納するとき、副走査方向へのデータ伸張を行う場合には、副走査方向へのデータ伸張の倍率に基づいたアドレス間隔で順に格納し、副走査方向へのデータ伸張を行わない場合には、連続したアドレスで順に格納する格納手段と、前記メモリ手段と前記画像変換手段との間でなされるデータのＤＭＡ転送を制御するＤＭＡ制御手段と、  前記ＤＭＡ制御手段からの信号に基づき、前記メモリ手段に対して書き込み信号および読み出し信号を発生するメモリ制御手段と、前記ＤＭＡ制御手段からの信号に基づき、前記書き込みレジスタ群に対する書き込み信号および前記読み出しレジスタ群に対する読み出し信号を発生する画像変換制御手段とを備え、前記バッファから前記画像変換手段へデータを転送するとき、前記メモリ制御手段は前記メモリ手段に対して読み出すべきアドレスを指定する信号を発生させるもので、
副走査方向へのデータ伸張を行う場合には、前記メモリ制御手段は、前記格納手段が格納しているアドレスを指定し、前記画像変換制御手段は前記メモリ制御手段が指定したアドレスに対応するものであって前記倍率に基づいた数の書き込みレジスタを指定する信号を発生させ、副走査方向へのデータ伸張を行わない場合には、前記画像変換制御手段は前記メモリ制御手段が指定したアドレスに対応する書き込みレジスタを指定する信号を発生させ、前記画像変換手段から前記バッファへデータを転送するとき、前記メモリ制御手段は前記メモリ手段に対して書き込むべきアドレスを指定する信号を発生させ、前記画像変換制御手段は前記バッファの書き込むべきアドレスに対応した読み出しレジスタを指定する信号を発生させる。
（２）前記（１）の構成において、書き込みレジスタ群および読み出しレジスタ群は所定サイズの２次元マトリクス構造の画素マトリクスであって、該マトリクス毎に画像データ変換を行うようにした。
（３）前記（１）の構成において、前記倍率に基づいた数は２以上の整数である。
（４）前記（１）の構成において、前記メモリ手段は、外部から入力するデータを保持する受信バッファを備え、前記格納手段は、前記受信バッファに保持するデータを読み出す。
【００４２】
【発明の実施の形態】
以下、図面を参照して本発明を実施例により具体的に説明する。ここでは、シリアルプリンタ装置を例として、本発明におけるＨＶ変換から副走査方向のデータ伸長までの画像データ変換について説明する。
【００４３】
［一実施例］
図１は本発明の一実施例においてデータ伸長とＨＶ変換とを同時に行う回路の構成を示すブロック図である。この回路においては、不図示のホストコンピュータ等からインターフェイス（Ｉ／Ｆ）１を介して入力データを受信する。受信したデータは、ＤＲＡＭ等のメモリ２領域内の受信バッファ３に蓄えられる。受信バッファ３は、数ｋ〜数十ｋバイトの容量を持っており、この受信バッファ３に蓄えられた記録データは、コマンド解析が行われてからイメージバッファ４に保持される。
【００４４】
このとき、副走査方向にデータ伸長の必要がない場合は、前述の従来例のようなＨＶ変換を行い、イメージバッファ４にＨＶ変換後のデータを書き戻す。データ伸長が必要な場合は、ＨＶ変換＋データ伸長回路６によってデータ伸長とＨＶ変換を同時に行い、イメージバッファ４に変換後のデータを書き戻す。
【００４５】
上記モードは、図２に示すＥＸＴＥＮＤ信号によって書き替えられる。例えば、ＥＸＴＥＮＤ信号がＬ（Ｌｏｗ）の時はデータ伸長を行わないモード、Ｈ（Ｈｉｇｈ）の時はデータ伸長を行うモードして、それぞれのモードに対応した動作を行う。
【００４６】
このようにして、記録ヘッドの１走査分に相当する量のＨＶ変換されたデータが蓄えられた後、再度イメージバファ１４から記録ヘッドの各記録素子に対応した印字データを読み出し、印字データ処理回路４によりマルチパス印字に対応したマスクを書ける等の印字データ処理を行って、記録ヘッド８に実際の印紙データを転送する。
【００４７】
次に、図２〜図４及び図１３を用いて本実施例におけるＨＶ変換＋データ伸長回路６の詳細について説明する。図２は本実施例におけるＤＭＡによってＨＶ変換を行う場合のＨＶ変換回路の構成を示すブロック図、図３は本実施例におけるＨＶレジスタによるＨＶ変換動作の概略を示す図、図４は本実施例におけるＤＭＡによるＨＶ変換レジスタへのライトタイミングを示す図である。また図１３はＤＭＡによりＨＶ変換リードレジスタのリードタイミングを示す図であり、図２に示す本実施例のＨＶ変換回路は以下のような構成から成る。
【００４８】
図２のＤＭＡスタートアドレスレジスタ１０１には、ＤＲＡＭ１０５領域上のＤＭＡ開始アドレスが格納されている。ＤＭＡアドレスコントローラ１０２は、アクセスしたいＤＭＡアドレスを生成し、ＤＲＡＭ制御のための信号を発生する後述のＲｏｗ・Ｃｏｌｕｍｎアドレスデコード回路１０３やＤＲＡＭ制御信号発生回路１０４、またライトカウンタ１０６、リードカウンタ１０７に所定のタイミング信号を与える。
【００４９】
Ｒｏｗ・Ｃｌｏｕｍｎアドレスデコード回路１０３は、ＤＭＡアドレスコントローラ１０２から与えられるＤＭＡアドレスＲｏｗアドレス、Ｃｏｌｕｍｎアドレスに切替えてＤＲＡＭアドレスに変換する。ＤＲＡＭ制御信号発生回路１０４は、ＤＲＡＭ制御信号ＲＡＳ＊、ＣＡＳ＊、ＯＥ＊、ＵＷＥ＊、ＬＷＥ＊を生成する。ライトカウンタ１０６は、アクセスするＨＶ変換ライトレジスタの位置を表すカウンタ、リードカウンタ１０６はアクセスするＨＶ変換リードの位置を表すカウンタである。
【００５０】
ＨＶ変換レジスタ制御信号発生回路１０８は、ライトカウンタ１０６、リードカウンタ１０７のカウンタ値に基づいてＨＶ変換レジスタ制御信号を発生する。ＨＶ変換レジスタ１０９は、主走査方向順次の１６ビットのデータを格納ＨＶ変換ライトレジスタＷＲ０〜ＷＲ１５とＨＶ変換ライトレジスタＷＲ０〜ＷＲ１５に格納された１６×１６ビット分のデータを副走査方向順次のデータに変換して読み出すＨＶ変換リードレジスタＲＤ０〜ＲＤ１５で構成されている。
【００５１】
また、ＨＶ変換ライトレジスタＷＲ０〜ＷＲ１５への書き込み許可信号はＨＶＷＥＯ＊〜ＨＶＷＥ１５＊、ＨＶ変換リードレジスタＲＤ０〜ＲＤ１５の読み出し信号はＨＶＯＥ０＊〜ＨＶＯＥ１５＊にそれぞれ対応している。
【００５２】
本実施例では、イメージバッファ４をＤＲＡＭ１０５として２５６ｋワード×１６ビット（４Ｍビット）構成のものを用い、＄Ｄ０００００番地から＄Ｄ７ＦＦＦＦ番地（「＄」は１６進数を表す）までの領域が割り当てられている。データ伸長が必要な場合は、入力された画像データをＤＲＡＭ１０５に１ワードおきに格納する。図３では＄Ｄ０００００番地から１ワードおきに蓄えられている。
【００５３】
そして、ＨＶ変換すべき主走査方向順次のデータがＤＲＡＭ１０５に蓄えられてたところで、上記のＨＶ変換回路が起動され、ＨＶ変換及び副走査方向へのデータ伸長が行われている。
【００５４】
図２のＨＶＷＲＴＲＧ信号によりＨＶ変換ライトレジスタＷＲ０〜ＷＲ１５へ主走査方向順次のデータの書き込みを行うライトシーケンスを開始する。このとき、ＨＶＷＲＴＲＧ信号によりＤＭＡスタートアドレスレジスタ１０１からＤＭＡアドレスコントローラ１０２にＤＭＡスタートアドレス（図３では＄Ｄ０００００）がロードされ、ＤＭＡアドレスコントローラ１０２はＲｏｗ・Ｃｏｌｕｍｎアドレスデコード回路１０３へＤＭＡアドレスを出力する。
【００５５】
ＤＲＡＭ制御信号発生回路１０４は、ＤＭＡアドレスコントローラ１０２より与えられる所定のタイミング信号を基にＲＡＳ＊、ＣＡＳ＊、ＯＥ＊信号を、またＲｏｗ・Ｃｏｌｕｍｎアドレスデコード回路１０３は与えられたＤＭＡアドレスを基にＲｏｗアドレス、ＣｏｌｕｍｎアドレスをＤＲＡＭ１０５へ出力する。
【００５６】
一方、ＤＭＡアドレスコントローラ１０２はライトカウンタ１０６をインクリメントし、ＨＶ変換レジスタ制御信号発生回路１０８はライトカウンタ１０６の値により所定のＨＶ変換ライトレジスタの書き込み許可信号ＨＶＷＥ＊をイネーブルにする。ＤＲＡＭ１０５から出力されるデータは上記ＨＶＷＥ＊信号により所定のＨＶ変換ライトレジスタに書き込まれる。
【００５７】
すなわち、ＤＲＡＭ１０５の＄Ｄ０００００番地に格納されているデータ伸長すべき有効なデータを読み出し、ライトカウンタ１０６の値によりＨＶＷＥ０＊、ＨＶＷＥ１＊を同時にイネーブルにすることでＨＶ変換ライトレジスタＷＲ０、ＷＲ１に同じデータを書き込む。その後、ＤＭＡアドレスコントローラ１０２はＤＭＡアドレスをインクリメントし（図３では＄Ｄ００００２になる）、次のＤＭＡアドレスをＲｏｗ・Ｃｏｌｕｍｎアドレスデコード回路１０３へ出力する。また、ライトカウンタ１０６をインクリメントする。
【００５８】
ここで、ＤＲＡＭ１０５の＄Ｄ００００２番地に格納されているデータは有効なデータではないので、ＨＶＷＲ＊はすべてディセーブルにする。したがって、ＤＲＡＭ１０５から出力されるデータはＨＶ変換ライトレジスタに書き込まれない。このように、ＤＲＡＭ１０５に格納されている有効なデータを読み出すときは、２つのＨＶＷＲ＊信号をイネーブルにして、ＤＲＡＭ１０５の読み出しデータをＨＶ変換ライトレジスタに書き込み、ＤＲＡＭ１０５に格納されている有効でないデータを読み出すときは、ＨＶＷＲ＊信号をすべてディセーブルにしてＨＶ変換ライトレジスタにデータを書き込まない。副走査方向へのデータ伸長は、この時２つのＨＶ変換ライトレジスタに同じデータを書き込むことで実現している。
【００５９】
以上のような動作を繰り返し、ＨＶ変換ライトレジスタＷＲ０〜ＷＲ１５に対して主走査方向順次のデータの書き込みを行い、書き込みがすべて終了したところでＨＶＷＲＥＮＤ信号を発生してライトシーケンスを終了する。
【００６０】
上記ライトシーケンスが終了した後、ＨＶＲＤＴＲＧ信号によりＨＶ変換ライトレジスタＷＲ０〜ＷＲ１５に格納された１６×１６ビット分のデータをＨＶ変換リードレジスタＲＤ０〜ＲＤ１５から副走査方向順次のデータとして読み出すリードシーケンスを開始する。このとき、ＨＶＲＤＴＲＧ信号によりＤＭＡスタートアドレスレジスタ１０１からＤＭＡアドレスコントローラ１０２にＤＭＡスタートアドレスがロードされ、ＤＭＡアドレスコントローラ１０２はＲｏｗ・Ｃｏｌｕｍｎアドレスデコード回路１０３へＤＭＡアドレスを出力する。
【００６１】
本例では、上記のライトシーケンスで主走査方向順次のデータを読み出したＤＲＡＭ領域と同じ領域ＨＶ変換後のデータを書き戻すようにしてある（図３参照）ので、ここでのＤＭＡリードスタートアドレスはＤＭＡライトスタートアドレスに等しく、＄Ｄ０００００である。
【００６２】
ＤＲＡＭ制御信号発生回路１０４は、ＤＭＡアドレスコントローラ１０２より与えられる所定のタイミング信号を基にＲＡＳ＊、ＣＡＳ＊、ＵＷＥ＊、ＬＷＥ＊信号を、Ｒｏｗ・Ｃｏｌｕｍｎアドレスデコード回路１０３は与えられたＤＭＡアドレスを基にＲｏｗアドレス、ＣｏｌｕｍｎアドレスをＤＲＡＭ８０５へ出力する。
【００６３】
一方、ＤＭＡアドレスコントローラ１０２はリードカウンタ１０６をインクリメントし、ＨＶ変換レジスタ制御信号発生回路１０８はリードカウンタ１０６の値により所定のＨＶ変換リードレジスタのデータ読み出し信号ＨＶＯＥ＊をイネーブルにする。読み出し信号ＨＶＯＥ＊により選択されたＨＶ変換リードレジスタから出力されるデータは、上記ＤＲＡＭ制御信号によりＤＲＡＭ１０５に書き込まれる。
【００６４】
その後、ＤＭＡアドレスコントローラ１０２はＤＭＡアドレスをインクリメントし（図３では＄Ｄ００００２になる）、次のＤＭＡアドレスをＲｏｗ・Ｃｏｌｕｍｎアドレスデコード回路１０３へ出力する。また、リードカウンタ１０６をインクリメントし、カウンタ値に応じたＨＶＯＥ＊信号をイネーブルにする。
【００６５】
このような動作を繰り返し、ＨＶ変換リードレジスタＲＤ０〜ＲＤ１５から副走査方向順次に変換されたデータの読み出しを行い、読み出しがすべて終了したところでＨＶＲＤＥＮＤ信号を発生してリードシーケンスを終了する。また、リードシーケンスを終了したところでＤＭＡスタートアドレスレジスタ１０１に次のＨＶ変換ブロックのＤＭＡスタートアドレス（図３では＄Ｄ０００２０）を書き込む。
【００６６】
以上のようなライトシーケンスとリードシーケンスの繰り返しにより、副走査方向へのデータ伸長と主走査方向順次のデータを副走査順次のデータに変換するＨＶ変換を同時に行うことを実現している。
【００６７】
したがって、従来のＨＶ変換回路の構成に小規模の変更を加えることにより、入力されたデータに対してデータ伸長が必要な場合、従来データ伸長単独で行っていたところを副走査方向へのデータ伸長と主走査方向順次のデータを副走査方向順次のデータに変換するＨＶ変換とを同時に行うことでデータの処理時間を短縮し、トータル的な記録速度の向上に寄与する。
【００６８】
なお、上記実施例ではデータ伸長に関して副走査方向経２倍に伸長する形態を取っていたが、ＨＶ変換前のデータをＤＲＡＭ１０５に格納する際にデータの配置の仕方や同時にデータを書き込むＨＶ変換ライトレジスタの数を変更することで、４倍、８倍のデータ伸長も容易に実現できる。また、ＨＶ変換前のデータを蓄えるＤＲＡＭ領域とＨＶ変換後のデータを書き戻すＤＲＡＭ領域は別の領域としてもよい。また、ＤＲＡＭ１０５からのデータの読み出し及びデータの書き込みを高速ページモードを用いて行うことで、データの処理時間を更に短縮することができる。
【００６９】
［他の実施例］
上述の実施例においては、ＤＲＡＭから読み出したデータを隣り合う複数のＨＶ変換ライトレジスタに書き込むことで副走査方向へのデータ伸長を実現していたが、本実施例はＨＶ変換リードレジスタからＨＶ変換されたデータを読み出すときに副走査方向にデータを伸長するようにしている。
【００７０】
図５は本実施例におけるＨＶ変換回路の構成示すブロック図である。また、図６は本実施例におけるＨＶ変換レジスタによるＨＶ変換動作の概略を示す図、図７は本実施例におけるＤＭＡによりＨＶ変換リードレジスタからのリードタイミングを示す図である。
【００７１】
図５の２０１〜２０９の符号は図２の１０１〜１０９に対応しているので、ここでの説明は省略する。データ伸長回路２１０は、ＨＶ変換リードレジスタからデータを読み出し、ＤＲＡＭ２０５に書き戻すときに副走査方向にデータを伸長する。
【００７２】
本実施例では、入力された画像データ１６ビット（主走査方向）×１６ビット（副走査方向）を図１のＨＶ変換＋データ伸長回路６を通して１６ビット（主走査方向）×３２ビット（副走査方向）に、すなわち副走査方向に２倍に変換するものである。
【００７３】
また本実施例では、イメージバッファ４をＤＲＡＭ２０５として２５６ｋワード×１６ビット（４Ｍビット）構成のものを用い、ＭＰＵのアドレスバスのアドレスバス上に＄Ｄ０００００番地から＄Ｄ７ＦＦＦＦ番地（「＄」は１６進数を表す）までの領域が割り当てられている。データ伸長が必要な場合、入力された画像データ１６×１６ビット分をＤＲＡＭ１１０５に格納し、ＨＶ変換およびデータ伸長されたデータを書き戻すために１６×１６ビット分の領域を空けて、次のブロックの有効データを蓄えるようにしている。
【００７４】
図６では＄Ｄ０００００番地から＄Ｄ０００１Ｅ番地まで主走査方向順次の有効なデータが蓄えられ、＄Ｄ０００２０番地から＄Ｄ０００３Ｅまでを空けて、次のブロックの有効データが＄Ｄ０００４０番地から蓄えられている。ＨＶ変換すべき主走査方向順次のデータがＤＲＡＭ２０５に蓄えられたところで、上記のＨＶ変換回路が起動され、ＨＶ変換および副走査方向へのデータ伸長が行われる。
【００７５】
図５のＨＶＷＲＴＲＧ信号によりＨＶ変換ライトレジスタＷＲ０〜ＷＲ１５へ主走査方向順次のデータの書き込みを行うライトシーケンスを開始する。ＨＶＷＲＴＲＧ信号によりＤＭＡスタートアドレスレジスタ２０１からＤＭＡアドレスコントローラ２０２にＤＭＡスタートアドレス（図６では＄Ｄ０００００）がロードされ、ＤＭＡアドレスコントローラ２０２はＲｏｗ・Ｃｏｌｕｍｎアドレスデコード回路２０３へＤＭＡアドレスを出力する。
【００７６】
ＤＲＡＭ制御信号発生回路２０４は、ＤＭＡアドレスコントローラ２０２より与えられる所定のタイミング信号を基にＲＡＳ＊、ＣＡＳ＊、ＯＥ＊信号をまたＲｏｗ・Ｃｏｌｕｍｎアドレスデコード回路２０３は与えられたＤＭＡアドレスを基にＲｏｗアドレス、ＣｏｌｕｍｎアドレスをＤＲＡＭ２０５へ出力する。
【００７７】
一方、ＤＭＡアドレスコントローラ２０２はライトカウンタ２０６をインクリメントし、ＨＶ変換レジスタ制御信号発生回路２０８はライトカウンタ２０６の値により所定のＨＶ変換ライトレジスタの書き込み許可信号ＨＶＷＥ＊をイネーブルにする。ＤＲＡＭ２０５から出力されるデータは上記のＨＶＷＥ＊信号により所定のＨＶ変換ライトレジスタに書き込まれる。
【００７８】
その後、ＤＭＡアドレスコントローラ２０２はＤＭＡアドレスをインリメントし（図６では＄Ｄ００００２になる）、次のＤＭＡアドレスをＲｏｗ・Ｃｌｏｕｍｎアドレスデコード回路２０３へ出力する。また、ライトカウンタ２０６をインクリメントする。
【００７９】
このような動作を繰り返し、ＨＶ変換ライトレジスタＷＲ０〜ＷＲ１５に対して主走査方向順次のデータ書き込みを行い、書き込みすべて終了したところでＨＶＷＲＥＮＤ信号を発生してライトシーケンスを終了する。
【００８０】
上記ライトシーケンスが終了した後、ＨＶＲＤＴＲＧ信号によりＨＶ変換ライトレジスタＷＲ０〜ＷＲ１５に格納された１６×１６ビット分のデータをＨＶ変換リードレジスタＲＤ０〜ＲＤ１５から副走査方向順次のデータとして読み出すリードシーケンスを開始する。
【００８１】
このとき、ＨＶＲＤＴＲＧ信号によりＤＭＡスタートアドレスレジスタ２０１からＤＭＡアドレスコントローラ２０２にＤＭＡスタートアドレスがロードされ、ＤＭＡアドレスコントローラ２０２はＲｏｗ・Ｃｏｌｕｍｎアドレスデコード回路２０３へＤＭＡアドレスを出力する。
【００８２】
本実施例では、上記のライトシーケンスで主走査方向順次のデータを読み出したＤＲＡＭ領域と同じ領域にＨＶ変換後のデータを書き戻すようにしている（図６参照）ので、ここでのＤＭＡリードスタートアドレスはＤＭＡライトスタートアドレスに等しく、＄Ｄ０００００である。
【００８３】
ＤＲＡＭ制御信号発生回路２０４は、ＤＭＡアドレスコントローラ２０２より与えられる所定のタイミング信号を基にＲＡＳ＊、ＣＡＳ＊、ＵＷＥ＊、ＬＷＥ＊信号を、Ｒｏｗ・Ｃｏｌｕｍｎアドレスデコード回路２０３は与えられたＤＭＡアドレスを基にＲｏｗアドレス、ＣｏｌｕｍｎアドレスをＤＲＡＭ２０５へ出力する。
【００８４】
一方、ＤＭＡアドレスコントローラ２０２はリードカウンタ２０６をインクリメントし、ＨＶ変換レジスタ制御信号発生回路２０８はリードカウンタ２０６の値により所定のＨＶ変換リードレジスタのデータ読み出し信号ＨＶＯＥ＊をイネーブルにする。
【００８５】
すなわち、まずＨＶＯＥ０＊をイネーブルにし、ＨＶ変化リードレジスタＲＤ０からデータを読み出し、上位８ビットと下位８ビットに分けてラッチする。そして、それぞれラッチしたデータを２倍に伸長し、１６ビットデータとする。上位のデータと下位のデータはＵＰ／ＬＯ＊信号によりセレクとされてＤＲＡＭ２０５へ出力される。
【００８６】
したがって、まずＵＰ／ＬＯ＊信号をＨにしてＨＶ変換レジスタＲＤ０の上位のデータのセレクトし、ＤＲＡＭ２０５の＄Ｄ０００００番地にデータを書き込む。その後、ＤＭＡアドレスコントローラ２０２はＤＭＡアドレスをインクリメントし（図６では＄Ｄ００００２になる）、次のＤＭＡアドレスをＲｏｗ・Ｃｏｌｕｍｎアドレスデコード回路２０３へ出力する。
【００８７】
しかし、リードカウンタ２０６はインクリメントせず、ＨＶＯＥ０＊をイネーブルにしたままにする。ここで、ＵＰ／ＬＯ＊信号をローにしてＨＶ変換リードレジスタＲＤ０の下位のデータのセレクトし、ＤＲＡＭ２０５の＄Ｄ００００２番地にデータを書き込む。ＲＤ０のデータの書き込みが終ったところで、ＤＭＡアドレスコントローラ２０２はＤＭＡアドレスをインクリメントし（図６では＄Ｄ００００４になる）、次のＤＭＡアドレスをＲｏｗ・Ｃｏｌｕｍｎアドレスデコード回路１１０３へ出力する。また、リードカウンタ２０６をインクリメントし、ＨＶＯＥ１＊信号をイネーブルにする。ＨＶ変換リードレジスタＲＤ１のデータについてＲＤ０と同様の動作を行う。
【００８８】
このような動作を繰り返し、ＨＶ変換リードレジスタＲＤ０〜ＲＤ１５から副走査方向順次に変換されたデータの読み出しを行い、読み出しがすべて終了したところでＨＶＲＤＥＮＤ信号を発生してリードシーケンスを終了する。また、リードシーケンスを終了したところでＤＭＡスタートアドレスレジスタ２０１に次のＨＶ変換ブロックのＤＭＡスタートアドレス図６では＄Ｄ０００４０）を書き込む。このように本実施例においては、ＨＶ変換リードレジスタからＨＶ変換後のデータを読み出すときに副走査のデータを伸長を行っている。したがって、以上のようなライトシーケンスとリードシーケンスの繰り返しにより副走査方向へのデータ伸長と主走査方向順次のデータを副走査順次のデータに変換するＨＶ変換を同時に行うことを実現している。
【００８９】
【発明の効果】
以上説明したように、本発明によれば、副走査方向に複数の記録素子を有する記録ヘッドを走査して記録媒体に画像を形成するシリアルスキャン型の記録装置において、従来のＨＶ変換回路の構成に小規模の変更を加えることにより、入力されたデータに対してデータ伸長を行う場合、副走査方向へのデータ伸長と主走査方向順次のデータを副走査方向順次のデータに変換するＨＶ変換とを同時に行うことで、データの処理時間を大幅に短縮でき、高速の印字を行うことができる。
【図面の簡単な説明】
【図１】  本発明におけるデータ伸長とＨＶ変換とを同時に行う回路の構成を示すブロック図
【図２】  本発明の一実施例におけるＤＭＡによってＨＶ変換を行う場合のＨＶ変換回路の構成を示すブロック図
【図３】  本発明の一実施例におけるＨＶ変換レジスタによるＨＶ変換動作の概略を示す説明図
【図４】  本発明の一実施例におけるＤＭＡによりＨＶ変換ライトレジスタへのライトタイミングを示す図
【図５】  本発明の他の実施例におけるＨＶ変換回路の構成を示すブロック図
【図６】  本発明の他の実施例におけるＨＶ変換レジスタによるＨＶ変換動作の概略を示す説明図
【図７】  本発明の他の実施例におけるＤＭＡによるＨＶ変換リードレジスタからのリードタミングを示す図
【図８】  従来のＨＶ変換前またはＨＶ変換後にデータ伸長を行う回路の構成を示すブロック図
【図９】  従来のＭＰＵが介在してＨＶ変換を行う場合のＨＶ変換回路の構成を示すブロック図
【図１０】  従来のＤＭＡによってＨＶ変換を行う場合のＨＶ変換回路の構成を示すブロック図
【図１１】  ＨＶ変換レジスタによるＨＶ変換動作の概略を示す説明図
【図１２】  従来のＤＭＡによるＨＶ変換ライトレジスタへのライトタイミングを示す図
【図１３】  ＤＭＡによるＨＶ変換リードレジスタのリードタイミングを示す図
【符号の説明】
１  インターフェイス
２  メモリ
３  受信バッファ
４  イメージハッファ
５  ゲートアレイ
６  ＨＶ変換回路＋データ伸長回路
７  印字データ処理回路
８  記録ヘッド
１０１  ＤＭＡスタートアドレスレジスタ
１０２  ＤＭＡアドレスコントローラ
１０３  Ｒｏｗ、Ｃｏｌｕｍｎアドレスデコード回路
１０４  ＤＲＡＭ制御信号発生回路
１０５  ＤＲＡＭ
１０６  ライトカウンタ
１０７  リードカウンタ
１０８  ＨＶ変換レジスタ制御信号発生回路
２０１  ＤＭＡスタートアドレスレジスタ
２０２  ＤＭＡアドレスコントローラ
２０３  Ｒｏｗ、Ｃｏｌｕｍｎアドレスデコード回路
２０４  ＤＲＡＭ制御信号発生回路
２０５  ＤＲＡＭ
２０６  ライトカウンタ
２０７  リードカウンタ
２０８  ＨＶ変換レジスタ制御信号発生回路
【図１】
0003706726.tif 000002
【図２】
0003706726.tif 000003
【図３】
0003706726.tif 000004
【図４】
0003706726.tif 000005
【図５】
0003706726.tif 000006
【図６】
0003706726.tif 000007
【図７】
0003706726.tif 000008
【図８】
0003706726.tif 000009
【図９】
0003706726.tif 000010
【図１０】
0003706726.tif 000011
【図１１】
0003706726.tif 000012
【図１２】
0003706726.tif 000013
【図１３】
0003706726.tif 000014