(57)【特許請求の範囲】
【請求項１】
半導体基板内に形成された第１の拡散層と第２の拡散層との間に形成されるチャネル上に、第１の絶縁膜と、前記第１の絶縁膜の上に形成される第２の絶縁膜と、ワード線により制御されて前記第２の絶縁膜の面に垂直な方向にチャネル電流が流れる制御ゲートと、書込データ線電極とを順に積層するメモリセルトランジスタを有し、
前記第２の絶縁膜は、シリコン窒化膜からなり、
前記第１の拡散層は、読み出しデータ線に接続され、
前記書込データ線、前記ワード線及び前記読み出しデータ線を制御することにより、
前記書込データ線から前記制御ゲートのチャネルを介して電荷を、前記第２の絶縁膜をトンネルさせることにより前記第２の絶縁膜中に注入し、該電荷を前記第２の絶縁膜中の電荷トラップ又は前記第１の絶縁膜と前記第２の絶縁膜の界面のいずれかからなる蓄積ノードに前記電荷を蓄積することで情報を保持し、前記蓄積ノードに保持された情報に基づき前記メモリセルトランジスタの閾値電圧が変化することによる電流の変化によって情報を検出することを特徴とする半導体記憶装置。
【請求項２】
前記ワード線の電極は前記制御ゲートの両側に配置されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
第２の絶縁膜の障壁高さが第１の絶縁膜の障壁高さより低いことを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
【請求項４】
半導体基板内に形成された第１の拡散層と第２の拡散層との間に形成されるチャネル上に、絶縁膜で被膜された半導体層によって形成された浮遊ゲートと、ワード線により制御されて前記半導体基板表面に対して縦方向にチャネル電流が流れる制御ゲートと、書込データ線電極とを順に積層するメモリセルトランジスタを有し、
前記制御ゲートは、ポリシリコンからなり、
前記絶縁膜は、シリコン窒化膜からなり、
前記第１の拡散層は、読み出しデータ線に接続され、
前記書込データ線、前記ワード線及び前記読み出しデータ線を制御することにより、前記書込データ線から前記制御ゲートのチャネルを介して電荷を前記絶縁膜をトンネルさせることにより、前記浮遊ゲートに前記半導体基板に対して垂直方向に注入して前記半導体層に電荷を蓄積することで情報を保持し、前記半導体層に保持された情報に基づき前記メモリセルトランジスタの閾値電圧が変化することによる電流の変化によって情報を検出することを特徴とする半導体記憶装置。
【発明の詳細な説明】
技術分野
本発明は、半導体記憶装置、特に大規模集積回路をもって構成する場合に適用して好適な大容量高速の半導体記憶装置に関する。
背景技術
従来、汎用の大容量記憶装置(大容量メモリ)として、DRAM(Dynamic Random Access Memory)がその大容量性から多く使われてきた。しかし、DRAMにおいては、情報をメモリセル内のキャパシタに蓄え、その蓄積電荷によって生じる微小信号を検出増幅する必要があるため、動作が不安定となり易い。メモリチップ内で生じる様々なノイズやα線などの自然界から入り込むノイズによる誤動作を防ぐため、信号量を一定値以上に確保する必要があり、そのためキャパシタの容量を小さくするのに限界がある。従って、単に現状以上にメモリセルを縮小するだけでは、大容量化を達成することができない。そのため、より小さな電荷量で情報を蓄えることができるメモリセルの開発が盛んに行なわれている。
その例として、米国学会大会論文集「１９９７年インターナショナル・エレクトロン・デバイシズ・ミーティング・テクニカル・ダイジェスト(1997 International Electron Devices Meeting Technical Digest)」セッション７.７.１の第１７９頁〜第１８２頁に記載されているPLED(Planar Localised Electron Devices)メモリセルがある。
ＰＬＥＤメモリセルは、浮遊ゲートと、メモリセルの上に積層した縦型トランジスタとを備えている点に特徴があり、情報を浮遊ゲートに蓄積し、制御を縦型トランジスタで行なう。このような構造により、セル自体に信号の増幅効果があるゲインセル構造が形成され、少ない電荷量で情報を保持することができるほか、２トランジスタであるにも拘わらず小さなセルサイズを実現している。しかし、浮遊ゲートの上に積層数の多いトンネル多層膜を設置する必要があり、その製造に多くの工程を要し、コスト高となる問題点があった。
一方、汎用の大容量記憶装置のもう一つの範疇として、不揮発性記憶装置があり、その例として、MNOS(Metal-Nitride-Oxide-Semiconductor)型EEPROM(Electrically Erasable Programmable Read Only Memory)がある。この型の記憶装置は、不揮発性を備えると同時に、ゲインセル構造が形成されるため、少ない電荷量で情報を保持することができる。しかし、情報をメモリセルに書込むために高い電圧を必要とし、更に書込み時間は１ms程度と遅く、高速記憶装置として使用することができないほか、絶縁膜の劣化により書換え可能回数が１０の５乗回から６乗回程度に制限される。
MNOS型を改良したMONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)構造のメモリセル〔例えば米国雑誌「ＩＥＥＥトランザクション・オン・エレクトロン・デバイシズ(IEEE Transaction on Electron Devices)」（１９９３年１１月）第４０巻第１１号第２０１１頁〜第２０１７頁参照〕では、１０の７乗回の書換え耐性を実現している。しかし、このMONOS型EEPROMは、ランダムアクセスの機能を備えるために、１セル２トランジスタの構成をとっており、そのためセルサイズが大きく、従来以上の大容量記憶装置を実現するのは困難である。
発明の開示
本発明の目的は、従来技術の前記問題点を解決し、優れた書換え耐性を有し、かつ、ランダムアクセス機能を備えた小型で高信頼大容量の不揮発性の半導体記憶装置を提供することにある。
上述のMNOS型記憶装置は、情報を蓄積するために酸化シリコン層とその層上に形成した窒化シリコン層とを有している。情報を蓄積する部分は、窒化シリコン層の中又は両層の接する界面に形成される蓄積ノードであるが、蓄積ノードへのキャリアの注入及び放出は、もっぱらメモリセルトランジスタのチャネルから酸化シリコン層を介して行なわれる。そのため、書換え耐性が酸化シリコン層の耐性で決定される。しかし、酸化シリコン層は、キャリアの注入及び放出に伴う高電界の印加で劣化し易い性質があり、メモリ耐性がそれによって定まることとなる。なお、酸化シリコン層をチャネルに接して配置するのは、酸化シリコン層が蓄積動作で必要とする高い障壁高さを有するためである。
これに対し、窒化シリコン層は、酸化シリコン層よりも耐性に優れる特性を持っている。しかし、MNOS型メモリでは、そのような窒化シリコン層の特性を利用しない構造となっている。
一方、上述のPLED型記憶装置では、浮遊ゲートへのキャリアの注入及び放出がトンネル多層膜から行なわれ、書込み消去の制御がメモリセルトランジスタの上に形成した縦型トランジスタの制御ゲートによって行なわれる。即ち、PLED型では、メモリセルトランジスタのチャネル側からの上方向へのキャリアの注入及び放出ではなく、その上部の層からの下方向へのキャリアの注入及び放出が採用されている。
この上部からのキャリアの注入及び放出をMNOS型に適用すれば、酸化シリコン層に代わって窒化シリコン層をキャリアの注入及び放出の介在層として利用できることとなる。しかも、そのために必要となる縦型トランジスタは、前記したように、メモリセルトランジスタに積層した構造となるので、セルサイズの増加は僅かとなる。更に、制御用のトランジスタを備えることから、ランダムアクセス機能を持つことができる。
本発明は、このような上部からのキャリアの注入及び放出を不揮発性を備えているMNOS型に適用するという新規の着想からなされたものである。即ち、上記目的を達成するために本発明の半導体記憶装置は、MOS(Metal Oxide Semiconductor)トランジスタのチャネル上に２種類の絶縁膜を形成し、その上部に、当該MOSトランジスタの制御ゲートを基板として用いた縦型の別のＭＯＳトランジスタを積層してなる構造を有することを特徴とする。
【図面の簡単な説明】
第１図は、本発明に係る半導体記憶装置の第１の実施例を説明するためのメモリセルの断面図であり、第２図は、第１の実施例を説明するためのメモリセルの回路図であり、第３図は、第１の実施例の動作を説明するための動作タイミング図であり、第４図は、第１の実施例の動作原理を説明するためのエネルギーバンド図であり、第５図は、第１の実施例を説明するための回路図であり、第６図は、第１の実施例を説明するための上面図であり、第７図は、第６図のA・A線による断面図であり、第８図は、第６図のB・B線による断面図であり、第９図は、本発明の第２の実施例を説明するためのメモリセルの断面図であり、第１０図は、本発明の第３の実施例を説明するためのメモリセルの断面図であり、第１１図は、第３の実施例の動作原理を説明するためのエネルギーバンド図である。
発明を実施するための最良の形態
以下、本発明に係る半導体記憶装置を図面を用いた幾つかの実施例を参照して更に詳細に説明する。なお、第１図〜第１０図における同一の記号は、同一物又は類似物を表示するものとする。
（実施例１）
初めに、本実施例の半導体記憶装置のメモリセルを第１図を用いて説明する。第１図において、１は、メモリセルを形成するMOSトランジスタ、２は、MOSトランジスタ１に積層して形成した縦型MOSトランジスタ、３は、MOSトランジスタ１のSi基板、４は、Si基板３の上部に形成したソースとなる一方のn+拡散層、５は、Si基板３の上部に形成したドレインとなる他方のn+拡散層、１４は、MOSトランジスタ１のシリコン酸化(SiO2)膜からなるゲート絶縁膜、１３は、ゲート絶縁膜１４の上に堆積した窒化シリコン(Si3N4)膜からなるトンネル絶縁膜、１１は、トンネル絶縁膜１３の上に堆積したポリシリコンからなる制御ゲート、１６は、制御ゲート１１の上に堆積したＰ型又はＮ型に高ドープされたポリシリコンからなる電極、１２は、制御ゲート１１の側面部に形成したシリコン酸化(SiO2)膜からなる絶縁膜、１７は、高ドープされたポリシリコンからなる制御ゲートを示す。
縦型MOSトランジスタ２は、制御ゲート１１が基板、絶縁膜１２がゲート絶縁膜、電極１６が拡散層となり、これらに制御ゲート１７が加わって制御ゲート１７によりオンオフ制御されるMOSトランジスタとして形成される。以下、制御ゲート１１を改めて制御ゲート／基板１１と称することとする。
制御ゲート１７に電圧を印加すると制御ゲート／基板１１と絶縁膜１２の界面に反転層が形成され、電極１６とトンネル絶縁膜１３の間に導電層が形成される。トンネル絶縁膜１３に高電界が印加されると電荷が制御ゲート／基板１１からトンネル絶縁膜１３中にトンネルし、即ち、縦方向にチャネル電流が流れ、電荷はトンネル絶縁膜１３中の電荷トラップ又はゲート絶縁膜１４とトンネル絶縁膜１３の界面に捕捉される。この電荷を捕捉する電荷トラップ又は界面が蓄積ノードを形成する。第１図において、１５は、この蓄積ノード(SN)を示す。
このように、本発明においては、従来のMNOSメモリ等の不揮発性メモリのように電荷をMOSトランジスタ１のチャネルから注入することがないため、ゲート絶縁膜１４の劣化が少なくなり、従来よりも信頼性が高い不揮発性メモリを実現することができる。
なお、制御ゲート１７は、制御ゲート／基板１１だけでなく蓄積ノード１５にも静電的に結合しているので、制御ゲート１７に適当な電圧を印加することによりMOSトランジスタ１の導通状態も制御される。
以上のメモリセルをアレイ化してランダムアクセス機能を持つ半導体記憶装置を構成する。その場合、電極１６を書込データ線(DL)、制御ゲート１７をワード線(WL)、ドレイン５を読出データ線(SL)として用いる。
半導体記憶装置を構成するこのようなメモリセルを等価回路で示すと第２図のようになる。以下、メモリセルの消去、書込み及び読出し動作をMOSトランジスタ１，２がＮチャネル型の場合について第３図に沿って説明する。
（１）データ消去
消去時T1に、ワード線WLへの電圧及びMOSトランジスタ１の読出データ線SLへの電圧を零に維持した状態で書込データ線DLに負電圧−Vppを印加する。ソース４は、接地される。Si基板３から制御ゲート／基板１１及びデータ線DLに至る経路のエネルギーバンド図が第４図のように示される。消去時T1には、制御ゲート／基板１１からSiO2−Si3N4界面に向かって伝導帯CBの電子ｅが流れ、逆方向に正孔ｈが価電子帯VBに向かって流れ、蓄積ノード１５は負に帯電して‘０’状態となる。
（２）データ書込み
書込み時T2に、ワード線WLにMOSトランジスタ２の閾値電圧より高い電圧Vwwを印加し、読出データ線SLへの電圧を零に保った状態で書込データ線DLに正電圧Vppを印加する。書込み時T2には、データ消去時と逆方向に電子ｅ及び正孔ｈのトンネルが生じ、蓄積ノード１５は正に帯電して‘１’状態となる。
（３）データ読出し
読出し時T3に、書込データ線DLの電圧を零に維持した状態でワード線WLにMOSトランジスタ１の閾値電圧近傍の電圧VwR、読出データ線SLに正電圧VDRを印加する。蓄積ノード１５が‘０’に消去された状態のときは、負の電荷が蓄積しているためMOSトランジスタ１の閾値電圧は高く、読出データ線SLには電流が流れない。一方、蓄積ノード１５が‘１’に書込まれた状態のときは、正の電荷が蓄積しているのでMOSトランジスタ１の閾値電圧は低く、読出データ線SLに電流IDRが流れ、ノード１５に蓄えられたデータを読出すことができる。このように、制御ゲート１７に閾値電圧近傍の電圧を印加することによってMOSトランジスタ１の導通状態を制御し、読出動作を行なう。
上記メモリセルをアレイ化し、集積回路として構成した本実施例の半導体記憶装置を次に説明する。第５図は、アレイの中から４個のメモリセルを取り出して示した回路図である。２本のワード線WL0，WL1と、これに直交する２本の書込データ線DL0，DL1と２本の読出データ線SL0，SL1とでマトリクスが形成される。
第６図は、上記４個のメモリセルの部分の装置の平面図である。中央に縦に走るソース線の左側に、読出データ線SL0が、右側に読出データ線SL1が配置され、ソース線及び読出データ線SL0の間でワード線WL0，WL1に長方形に開けた部分、並びにソース線及び読出データ線SL1の間でワード線WL0，WL1に長方形に開けた部分を含んでそれぞれメモリセルが形成される。なお、第６図に示した長方形は、蓄積ノードSNに相当する部分を示している。
第６図のA・A線切断線による装置の断面を第７図に、第６図のB・B線切断線による装置の断面を第８図に示す。第７図は、ワード線WL方向に隣接する２個のメモリセルを切断した断面図、第８図は、書込みデータ線DL方向に１セルを切断した断面図である。読出しデータ線SLは、P型シリコン基板中のn+拡散層を用い、ワード線WLと書込データ線DLは、ドープしたポリシリコン又は金属を用いる。ワード線WLは、書込データ線DLの上部を同データ線と直交し、書込データ線DLの間隙ではトンネル絶縁膜１３上の制御ゲート／基板１１の側面を絶縁膜１２を介して這う形となり、制御ゲート／基板１１は、縦型MOSトランジスタ２の基板として作用する。絶縁膜１２及びワード線WLが同トランジスタのそれぞれゲート絶縁膜、制御ゲートとして作用する。
このように、本実施例は、１セルあたり２トランジスタの構成をとっているにも拘わらず、縦型トランジスタ２が蓄積ノード１５上に積層されているため高密度大容量記憶装置を実現することができる。
（実施例２）
第９図は、ゲート絶縁膜１４とトンネル絶縁膜１３の間にポリシリコンからなる導体層５１を挿入して形成した第２の実施例のメモリセル断面図である。第１の実施例においては、トランジスタ２のチャネルが絶縁膜１２のSiO2界面に沿って形成されるので、電荷はトランジスタ１の左右のソースとドレイン近傍に多く注入される。
第２の実施例においては、書込データ線１６からトランジスタ２のチャネルを介し、電荷をSiO2膜−Si3N4膜間に挿入した導体層５１に基板３に対して垂直方向に注入することにより、導体層５１内に電荷を蓄積する。層５１が導体であるため、注入された電荷が導体層５１に均一に分布し、更に、ワード線に電圧が印加された場合も等電位となる。このため、チャネル長を長くする場合、トランジスタ１を効果的にオンオフ制御することが可能になる。本実施例の場合も、トンネル絶縁膜１３の障壁高さは、ゲート絶縁膜１４よりも低いことが望ましい。
なお、導体層５１は、ポリシリコンのような半導体の他、タングステン、チタンなどの金属を用いることができる。
更に、導体層５１は、２種の絶縁膜で挟む構造に代えて、同一の絶縁膜で被覆された浮遊ゲートとして構成することも可能である。この場合も、注入された電荷が浮遊ゲートに均一に分布し、同様の効果を得ることができる。浮遊ゲートは、ポリシリコンの他、タングステン、チタンなどの金属を用いることができる。
（実施例３）
低電圧での高速書込みを実現するするためにはトンネル絶縁膜１３の障壁高さを低くすることが一つの有効な手段である。一方、現在のシリコン半導体プロセスで容易に用いることのできる絶縁材料は、シリコン酸化膜と窒化膜であり、障壁高さを任意に設定することはできないが、絶縁膜に中間層を設けて量子井戸構造を導入することにより低い障壁を作ることが可能となる。
第１０図に示した本実施例は、このような観点から構成したもので、トンネル絶縁膜１３をシリコン窒化膜８２−シリコン層８１−シリコン窒化膜８２の３層構造とした。シリコン層８１の厚さを１〜２nmに設定した場合のエネルギーバンドは、第１１図に示すように、低電界印可時及び高電界印可時において、シリコンの伝導帯エッジが約１eV上昇し、上記３層構造の膜を低いトンネル障壁として機能させることができる。以上によって、記憶装置を高速化することが可能となる。
本発明によれば、蓄積ノードへの電荷の注入、放出を制御ゲート側から行なうので、酸化膜の劣化を抑えることができ、優れた書換え耐性を持つと共に、高速の書込速度を得ることができる。また、積層による簡単な構造の制御用MOSトランジスタを有するので、メモリセルの大きさが１セル１トランジスタ型に近くなり、ランダムアクセス機能を備え、かつ、大容量で安価な不揮発性の半導体記憶装置を実現することができる。
産業上の利用可能性
本発明に係る半導体記憶装置は、高速大容量のメモリを必要とする各種の情報機器、民生機器、通信機器、産業機器等に幅広く利用可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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