(57)【特許請求の範囲】
【請求項１】
半導体基板上に素子分離領域を形成する第１の工程と、この半導体基板上にゲート絶縁膜を形成する第２の工程と、このゲート絶縁膜上にゲート電極材を堆積させる第３の工程と、前記ゲート絶縁膜及びゲート電極材をパターニングしてゲート電極を形成する第４の工程と、前記第４の工程の後に、前記半導体基板全面に酸化膜を熱酸化により形成する第５の工程と、この酸化膜上からイオン注入を行い、ソース、ドレインを形成する第６の工程と、前記素子分離領域及び前記ソース、ドレインが形成された素子領域のうち少なくとも素子分離領域に隣接した素子領域を前記酸化膜が下地にある状態でレジスト層で覆う第７の工程と、前記第７の工程の後に、前記レジスト層をマスクとして、ソース、ドレイン領域及びゲート電極上の前記酸化膜を酸処理及びその後の異方性エッチングにより完全に除去する第８の工程と、このソース、ドレイン領域及びゲート電極上に自己整合で選択的にシリサイド層を形成する第９の工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係わり、特にシリサイド層を含むトランジスタの構造及び製造方法に関する。
【０００２】
【従来の技術】
スケーリング則に沿って素子の高速化が達成されてきたが、スケーリングされないパラメーターの存在により、これまでの高速化が難しくなってきている。微細化に伴う、拡散層のシート抵抗、コンタクト抵抗、ゲート電極の抵抗の増大が問題となってきており、これを解決する手段として、自己整合的にシリサイド層をソース、ドレイン及びゲート電極に張り付けるというサリサイド構造が提案されている。従来のサリサイド構造の製造方法を以下に説明する。素子分離領域の形成された半導体基板上にポリシリコンからなるゲート電極を形成する。次に、素子領域上に第１の酸化膜を形成した後、リンをイオン注入する。
【０００３】
続いて、絶縁膜例えば、窒化膜を堆積し、ＣＦ4 、Ｎ2 、Ｈ2 混合ガスあるいはＣＨＦ3 、ＣＯの混合ガスを用い、エッチバックすることにより、ゲート電極の側部にゲート側壁を形成する。次に、素子領域上に第２の酸化膜を形成し、ゲート電極及びゲート側壁さらに素子分離領域をマスクにヒ素をイオン注入する。続いて、不純物の活性化の熱処理を行い、ＬＤＤ型のソース、ドレインを形成する。次にサリサイドの工程に入る。
【０００４】
ソース、ドレイン上さらにゲート上の酸化膜を希ＨＦ液を用い、除去した後で、Ｔｉを堆積し、熱処理を施すことにより、シリコンとＴｉの接触する部分をシリサイド化させる。次に、側壁上及び素子分離領域上の未反応のＴｉを硫酸と過酸化水素水の混合液により、選択的にエッチング除去する。その後、層間絶縁膜の堆積、コンタクト開口、配線形成など通常の工程を経て、自己整合型シリサイド層を有するＮＭＯＳトランジスタは完成する。
【０００５】
【発明が解決しようとする課題】
上述のようなシリサイドの形成方法では、ＴｉＳｉ2 の主な拡散種がＳｉであるため、シリサイド形成時にＳｉの移動に伴う膜の這い上がりが発生しやすく、導通してしまい、歩留まりが低下するといった問題があった。さらに、側壁形成の際に、デポ膜が付着し、これがＴｉと反応してシリサイド膜の選択形成が崩れるといった問題があった。
【０００６】
さらに、上記工程ではイオン注入を行った後に、ゲート電極及びソース、ドレイン領域上に形成された酸化膜を除去するが、この酸化膜の除去が完全でないとＴｉＳｉ2 膜の形成の選択性が十分にとれない。しかし、ゲート電極材料のポリシリコン上では拡散層であるシリコン上と比べ、形成される酸化膜の厚さが厚くなるため、ウエット処理などにより酸化膜を同時にかつ完全に除去するのが困難であった。これは、処理時間を長くして、ポリシリコン上の酸化膜を完全に除去しようとすると、フィールドエッジ部の後退が生じてしまい、接合リークの原因となるからである。
【０００７】
また、上述のようなシリサイド工程を用いた微細な素子間配線を通常の配線技術を用いて行おうとすると、配線用の物質をあらためて形成し、これを加工することが必要となり、工程が複雑になるという問題が生じていた。
【０００８】
さらに、素子の微細化に伴い、ショートチャネル効果を抑制するために基板濃度が増大するが、そのためにソース、ドレインとなる高濃度の拡散層と基板との接合容量が増加し、デバイスの高速化にとって大きな障害となっていた。
【０００９】
【課題を解決するための手段】
本願発明は半導体基板上に素子分離領域を形成する第１の工程と、この半導体基板上にゲート絶縁膜を形成する第２の工程と、このゲート絶縁膜上にゲート電極材を堆積させる第３の工程と、前記ゲート絶縁膜及びゲート電極材をパターニングしてゲート電極を形成する第４の工程と、前記第４の工程の後に、前記半導体基板全面に酸化膜を熱酸化により形成する第５の工程と、この酸化膜上からイオン注入を行い、ソース、ドレインを形成する第６の工程と、前記素子分離領域及び前記ソース、ドレインが形成された素子領域のうち少なくとも素子分離領域に隣接した素子領域を前記酸化膜が下地にある状態でレジスト層で覆う第７の工程と、前記第７の工程の後に、前記レジスト層をマスクとして、ソース、ドレイン領域及びゲート電極上の前記酸化膜を酸処理及びその後の異方性エッチングにより完全に除去する第８の工程と、このソース、ドレイン領域及びゲート電極上に自己整合で選択的にシリサイド層を形成する第９の工程とを含むことを特徴とする。
【００１０】
本構成により、フィールドエッジ部がレジストパターンに覆われており、酸系の処理を用いてもフィールドの後退は起こらない。
【００１１】
【発明の実施の形態】
（実施例１）
本発明の実施例をＮＭＯＳを例にとり図１を用いて説明する。
【００１２】
素子分離領域１０２の形成された半導体基板１０１上に２０ｎｍの厚さの熱酸化膜を形成し、しきい値制御用およびパンテスルーストッパ用のボロンのイオン注入を行う。
【００１３】
次に前記熱酸化膜を剥離し、１１ｎｍのゲート酸化膜１０３を形成した後、３５０ｎｍの厚さのポリシリコンを堆積し、ＰＯＣｌ3 中８５０℃で３０分の熱処理を施し前記ポリシリコンをＮ+ 化させる。次に、Ｎ+ 化されたポリシリコンをパターニングし、ゲート電極１０４を形成する。
【００１４】
続いて、熱酸化を９００℃、１０分、ＤｒｙＯ2 雰囲気で行ない、ゲート電極１０４表面および素子領域（ソース／ドレイン形成予定域）上に酸化膜１０５を形成する。次に、基板表面にリンを４０ｋｅＶ、７Ｅ１３ｃｍ-2の条件でイオン注入し、Ｎ- 層を形成する。次に、ＬＰＣＶＤ法で窒化膜を１５ｎｍの厚さに堆積する。
【００１５】
さらに、ＣＨＦ3 ガスを用いた異方性エッチングにより、ゲート電極側部に側壁１０６を形成する。次いで、８５０℃、ＤｒｙＯ2 雰囲気で熱酸化し、素子領域上に酸化膜１０７を１５ｎｍ程度形成する。
【００１６】
この後、ヒ素を５０ｋｅＶ、３Ｅ１５ｃｍ-2の条件でイオン注入し、１０００℃で２０秒間Ｎ2 中で活性化し、ソース／ドレイン領域１０８を形成する（図１(a) ）。これから、サリサイドの工程に入る。
【００１７】
希ＨＦ溶液により、ソース／ドレイン領域およびゲート電極上の熱酸化膜１０５を除去した後、ＴｉおよびＴｉＮ膜を連続で、それぞれ２０ｎｍ、５０ｎｍスパッタ法により堆積し、続いて、７５０℃、Ｎ2 中で３０秒間熱処理を施し、ソース／ドレインおよびゲートポリシリコン電極上のＴｉをシリサイド化し、ＴｉＳｉ2 層１０９を形成する。このあと、側壁および素子分離領域上の未反応のＴｉを硫酸および過酸化水素水の混合液で完全にエッチング除去する（図１(b) ）。
【００１８】
このとき、ＴｉＳｉ2 形成時の主たる拡散種はＳｉであり、シリサイドの這い上がりが考えられるが、Ｎ2 中でアニールすることにより、Ｔｉ表面からは窒化が、Ｓｉ界面ではシリサイド化が進行するため、這い上がりは抑えられる。また、キャップとして用いたＴｉＮは、膜ストレスと考えられる作用により、ＳｉのＴｉ中の拡散を抑えることができ、これによっても図２(a)，(b) に示したような這い上がりを抑えることができる。
【００１９】
上述の這い上がり対策を施した場合にも側壁形成条件によっては、ゲートおよびソース／ドレインの導通が生じるという新しい不良モードがあることが判明した。
【００２０】
これはＣＯ添加（ＣＨＦ3 ／ＣＯ）などのガス系により、対Ｓｉの選択比を上げた場合に生じやすい現象で、側壁上にデポされるフロロカーボン膜とスパッタしたＴｉが反応することにより導電膜が形成され導通がゲートとソース／ドレイン間で起きる（図３ (a)，(b) ）。
【００２１】
いくつかのガス系で実験をくりかえした結果、ＣＨＦ3 のみでエッチングした場合が最も、前述のブリッジング（シリサイドの這い上がりによる導通ではない）が生じにくいことが明らかとなった。これはＴｉなどのシリサイドをソース／ドレインやゲートに貼りつけることによって初めて問題となってくる現象で、シリサイド膜を貼りつけないトランジスタでは全く問題とはならない。Ｔｉなどの金属と、上述のデポ膜がシリサイデーションのアニールにより反応することがこの導通の本質的な問題である。図４，図５にゲートとドレインの導通を調べた実験結果（１ウエハ−，３７チップ）を示す。測定パターンは図６に示すもので、側壁の周辺長は２５ｍｍ，ｎ+ ｐｏｌｙゲートとｎ+ 拡散層とのリークを調べている。図４(a) は本発明のリーク電流とゲート電圧の関係を示す結果、図５(a)は従来例（ＣＨＦ3 ／ＣＯ）のリーク電流とゲート電圧の関係を示す結果である。図４(b) ，図５(b) はリーク電流が１０-9Ａとなるに必要なゲート電圧の分布である。本発明（図４ (a)，(b) ）では、ゲート酸化膜のトンネル電流が流れはじめるＶG ＝７Ｖまでリーク電流は抑えられているが、従来例図５ (a)，(b) では、いくつかのチップでブリッジングが生じていることが明らかである。以上のブリッジング（不良）をμ−ＡＥＳで分析してみるとＣとＴｉが検出され、側壁上にデポされるフロロカーボン膜とＴｉとの反応で、導電膜が形成されやすいことが判明した。なお、選択エッチング終了後は、通常の層間膜形成，コンタクト開孔，配線工程などを経て、ＬＤＤ型−サリサイドＮＭＯＳＦＥＴは完成する。本発明の実施例ではＮＭＯＳを取りあげ説明したが、ＰＭＯＳであってもＣＭＯＳであってもかまわない。また、ＬＤＤ構造であっても、ＧＤＤ構造であっても、シングルドレイン構造であってもよい。
【００２２】
さらに、本発明の実施例では、ゲート電極が単層でリン拡散ｐｏｌｙシリコンを用いたが、イオン注入で形成しても、ゲートパターニング前に絶縁膜を堆積し、ポリサイド構造をつくった上で、ゲート電極をパターニングしてもよい。また、シリサイドはソース／ドレイン上にのみ選択的に形成してよい。
【００２３】
また、窒化膜を側壁スペーサに用いたが、ＬＰＣＶＤ法などによる酸化膜を用いても、また酸化膜と窒化膜の複合膜を用いてもＣＨＦ3 ガスを用いて形成するかぎりかまわない。
【００２４】
ＴｉＳｉ2 の例について、這い上がりのない場合でも、ブリッジングが生じるモードがあることについて述べたが、拡散種が金属である場合、例えばＮｉＳｉなどのシリサイドの選択形成にも本発明を適用できる。さらに、選択ＣＶＤ（ＴｉＣｌ4 ガス）などによりサリサイド構造を実現してもよい。その他、本発明の主旨を逸脱しない範囲で種々変形して利用できる。
【００２５】
（実施例２）
本発明の実施例を図７乃至図１３を参照しながら説明する。本実施例では、まず、Ｐ型基板２０１上にｐウエル領域（図示せず）を形成する。
【００２６】
次に９５０℃で酸化することにより熱酸化膜２０２を５００オングストロームの厚さに形成し、次いでＬＰＣＶＤ法を用いて、窒化膜２０３および酸化膜２０４をそれぞれ２０００オングストローム，２５００オングストロームの厚さに堆積する（図７(a) ）。
【００２７】
次に素子形成予定領域上にレジスト層を形成し、これをマスクにＲＩＥ法により、酸化膜２０４，窒化膜２０３をエッチングし、開口部２０５を形成する。さらにレジストを除去する（図７(b) ）。次に、例えば１６０℃の熱リン酸溶液に浸し開口部２０５内の露出した窒化膜２０３を選択的にサイドエッチングする。
【００２８】
続いて酸化膜２０４及び窒化膜２０３をマスクに前記開口部内に例えばθ＝４５°の大斜角の回転イオン注入で、リンを１×１０14ｃｍ2 のドーズ量注入し、不純物層２０６を形成する（図８(a) ）。
【００２９】
次に開口部２０５の酸化膜２０２をウエットエッチングもしくはＲＩＥで除去した後、酸化膜２０４をマスクにシリコン基板２０１を例えば８０００オングストロームの深さエッチングし、トレンチを形成する。次いで、このトレンチ内にＰ型の不純物、例えばＢＦ2 を５０ｋｅＶで２×１０13ｃｍ-2注入する。このイオン注入はθ＝０°もしくは７°の角度で行ない、トレンチの下部にのみ選択的にＰ型層２０７を形成する（図８(b) ）。尚、この際ＢＦ2 イオン注入に先だち、トレンチのコーナー部をまるめるためのＣＤＥ処理、熱処理工程を加えてもよい。
【００３０】
次に、ＮＨ4 Ｆ溶液により、酸化膜２０４をエッチング除去し、さらに９００℃で熱酸化を行い、トレンチ内に５００オングスロトームの熱酸化膜を形成する（図９(a) ）。次にＬＰＣＶＤ法で全面に酸化膜２０８を８０００オングトロームの厚さに堆積する（図９(b) ）。
【００３１】
次にＣＭＰ（化学的機械研磨）法により前記酸化膜２０８を削る。この際、窒化膜２０３は良好なストッパとなり、基板表面は完全に平坦化された形状となる（図１０(a) ）。次に、残存する窒化膜２０３を熱リン酸で選択的に除去する（図１０(b) ）。ここで、素子分離形成が終了する。
【００３２】
次に基板全面に熱酸化膜（図示せず）を１２０オングストロームの厚さに形成し、Ｂを６５ｋｅＶ、５Ｅ１２ｃｍ-2の条件で注入する。この熱酸化膜をＮＨ4Ｆ液で除去した後、８００℃の酸化によりゲート酸化膜２０９を７０オングストロームの厚さに形成する。
【００３３】
続いて、ｐｏｌｙシリコン２１０をＬＰＣＶＤ法で３５００オングストロームの厚さに堆積し、８５０℃、６０分のリン拡散工程の後フォトリソグラフィー工程、ＲＩＥ工程を経て、前記ポリシリコン２１０をパターニングしゲート電極２１０を形成する。その後、９００℃、１０分の酸化によりポリシリコン２１０の上部および側部に後酸化膜２１１を形成する。続いて、リンを４０ｋｅＶ，６×１０12ｃｍ-2の条件で注入し、Ｎ- イオン注入層２１２を形成する。次にＬＰＣＶＤ法でＳｉＮを１０００オングストロームの厚さに堆積させ、ＲＩＥ法でエッチバックし、側壁２１３を形成する。続いて、８５０℃で１０ｎｍの厚さの酸化膜を形成し、Ａｓを５×１０15ｃｍ-2、５０ｋｅＶで注入し、Ｎ+ イオン注入層２１４を形成する。次に１０００℃、２０秒のＲＴＡを行ない、不純物を活性化する。次に、この基板を希ＨＦ溶液（１００：２）に４分浸し、ゲート電極２１０、高濃度ソース／ドレイン領域２１４上の酸化膜を除去する。
【００３４】
次に、基板全面にＴｉを２００オングストロームの厚さに堆積し、Ｎ2 中で７００℃、３０秒間アニールし、ゲート電極２１０上、およびソース／ドレイン２１４上にＴｉＳｉ2 ２１５を形成する。
【００３５】
次いで、未反応のＴｉをウエット溶液で選択的に除去した後、９００℃で２０秒間アニールし、ＴｉＳｉ2 を低抵抗層であるＣ５４構造に変える（図１１）。尚、トレンチ内に埋め込まれた酸化膜２０８の形状は、Ｔ字形状であり、上部が基板表面より高くなっている（図１０(b) ）。これは、素子分離領域形成後のエッチング工程により、中央部がけずられ、最終的な素子分離領域のトレンチ形状は図１１に示すように上部が基板表面とほぼ等しい高さとなるためである。その後は従来技術と同様、絶縁膜の堆積、コンタクトホールの開口、配線を施し表面をパッシベートすることでｎＭＯＳＦＥＴは完成する。
【００３６】
尚、上記工程の図７(b) では窒化膜２０３を垂直にエッチングしているが、２０°程度の逆テーパ状にも加工することができる。この場合、素子分離領域の仕上り形状は図１２のようになる。また、図９(a) に示す工程の後、窒化膜２０３を熱リン酸で選択的に除去してもよい（図１３(a) ）。
【００３７】
この後、全面に２００オングストロームの厚さの窒化膜を堆積させた後、酸化膜２０８を堆積させ、ＣＭＰ法で表面を研磨し、酸化膜２０８をトレンチ内部にうめ込む。次いでストッパに用いた窒化膜を熱リン酸で除去する（図１３(b) ）。その後は、上記工程と同様にしてＭＯＳＦＥＴは完成する。上記実施例ではｎＭＯＳの場合について説明したが、レジストのパターニング工程を追加することでＣＭＯＳにも適用できる。また、空洞形成後のイオン注入は前記実施例では一回行なっていたが、２つの角度に分けて行なってもさしつかえない。さらにトランジスタのソース／ドレイン構造は、ＬＤＤである必要はなく、シングルドレインであってもかまわない。その他、本発明の主旨を逸脱しない範囲で種々変形してこれを用いることができる。
【００３８】
（実施例３）
本発明の実施例を工程断面図、図１４乃至図１５を用いて説明する。Ｐ型基板３０１上に素子分離領域３０２を形成した後、しきい値制御用のチャネルイオン注入（Ｐ型）を行なう。次にゲート酸化膜３０３を７ｎｍの厚さに形成し、ポリシリコン３０４をＬＰＣＶＤ法により３０００オングストロームの厚さに堆積する。続いて、ＰＯＣｌ3 中で８５０℃、６０分の熱処理を施すことにより、ポリシリコン３０４にリンをドープさせる。次に、フォトリソグラフィ−工程を通じ、ポリシリコンのパターニングをＲＩＥ法で行ない、ゲート電極３０４を形成する。
【００３９】
次に、前記パターニングされたポリシリコンのコーナをまるめるための、後酸化を９００℃、１０分、Ｄｒｙ雰囲気中で行なう。この時、ソース／ドレイン形成予定域上では約１５０オングストローム、ゲート電極３０４上では約６００オングストロームの熱酸化膜３０５が形成される（図１４(a) ）。
【００４０】
次に、ゲート電極３０４及びフィールド酸化膜３０２をマスクに基板上にリンを７Ｅ１３ｃｍ-2、５０ｋｅＶでイオン注入し、Ｎ- イオン注入層３０７を形成する。
【００４１】
続いて窒化膜をＬＰＣＶＤ法により１５０ｎｍ堆積し、エッチバックすることにより、ゲート電極３０４の側部にゲート側壁３０６を形成する（図１４(b) ）。さらにＤｒｙＯ2 中で９００℃、１０分の熱酸化を行い、第２の後酸化膜３０８を形成した後、ゲート電極３０４およびゲート側壁３０６およびフィールド酸化膜３０２をマスクにヒ素を５０ｋｅＶ、３Ｅ１５ｃｍ-2の条件でイオン注入し、Ｎ+ イオン注入層３０９を形成する。続いて、１０００℃、２０秒のＲＴＡ（Rapid Thermal Anneal）により不純物の活性化を行なう。以上のようにして、ＬＤＤ型のソース／ドレイン３０７，３０９が形成される（図１５(a) ）。次に、サリサイド形成工程を行う。
【００４２】
図１５(b) に示すような、レジストパターン３１０を形成した後、希ＨＦ（１００：２）液によりソース／ドレイン３０９上の酸化膜３０８を除去し、シリコン基板を露出させる。このとき、フィールドエッヂ部では、先に形成した、酸化膜３０８が残置し、オーバーハング部３１１が形成される。このとき、ゲート電極３０４上には、ソース／ドレイン上と多量のリンを含んだポリシリコンとの酸化レートの差により、酸化膜３０８が残置している。
【００４３】
続いて、ＣＨＦ3 ／ＣＯ系のＲＩＥにより、上述の酸化膜３０８を完全に除去する。このとき、ＲＩＥにより、Ｃ，Ｆ，Ｏなどがゲート電極３０４中に打ち込まれるが、このＲＩＥによりゲートポリシリコン膜の膜質を改変させ、シリサイド形成核を多量に発生させる。次に、レジストパターン３１０を除去し、高融点金属、例えばＴｉ薄膜３１２をスパッタ法により２０ｎｍの厚さに堆積させる（図１６(a) ）。続いて、ＡｒあるいはＮ2 雰囲気で７５０℃、３０秒のＲＴＡを行ない、Ｓｉと接したＴｉを反応させ、シリサイド層３１３を形成する。
【００４４】
次に例えば、硫酸と過酸化水素水の混合液により、未反応のＴｉを選択的に除去する。このとき、前記混合液はフィールド酸化膜３０２およびシリサイド膜３１３には何ら影響をおよぼさない（図１６(b) ）。以上のようにして、ゲートおよびソース／ドレイン上には、シリサイド層が自己整合的に形成される。この後は、層間絶縁膜の堆積工程，リフロー工程，コンタクト開孔工程，配線工程など通常の工程を経てＭＯＳＦＥＴは完成する。上述の実施例ではＮＭＯＳのＬＤＤ型構造を例にとり説明したが、もちろんＣＭＯＳ工程であってもかまわない。また、ゲート電極がｎＭＯＳにはｎ+ ｐｏｌｙ，ｐＭＯＳにはｐ+ ｐｏｌｙを用いるｄｕａｌ−ｇａｔｅ型の構造であってもよい。
【００４５】
さらに、本実施例ではゲート電極にポリシリコンを用いたが、Ｗｓｉｘなどのポリサイド構造を用いてもよい。また、ポリシリコン堆積、不純物導入に続き、ＳｉＯ2 膜を堆積した後にゲート電極のパターニングを行なうこともできる。この時には、前記ＳｉＯ2 膜と、先に形成されている熱酸化膜をＣＨＦ3 ／ＣＯ系のＲＩＥにより除去することが可能である。さらに、本実施例ではゲート側壁３０６の形成後に第２の後酸化を行なっているが、この工程は省略してもさしつかえない。
【００４６】
また、高融点金属膜の堆積前に酸系の処理を追加してもよい。また、スパッタの前処理に逆スパッタを用いてもよい。さらに、本実施例では高融点金属として、Ｔｉをとりあげたが、Ｃｏ，Ｎｉなどの金属であってもさしつかえない。
【００４７】
また、サリサイド構造形成後（図１６(b) ）、第２のＲＴＡ、例えば９００℃、２０分間を行ない、シリサイド層をより安定化（Ｃ５４構造）することもできる。フィールドエッヂカバーのマスク形成には、例えば素子領域規定用マスクの反転マスク開口部を１μｍ程度以内でせまくしたものと、ゲート電極形成用マスクを０．３μｍ程度太くしたものの論理和を用いることができる。その他、本発明の主旨を逸脱しない範囲で、種々変形して、これを利用できる。
【００４８】
本発明を用いることにより、ゲート電極上の酸化膜の除去が完全なものとなり、且つ、フィールドの後退が迎えられるため、従来問題となっていたフィールドエッヂ寄因の接合リークの増大を防ぐことができる（図１７）。また、ＨＦ時間の延長によるリークレベルの増大（図１８）も、防ぐことができる。
【００４９】
さらに、ＲＥＩによりシリサイド形成核を増大させることができ、ゲート電極上のシリサイド膜が安定になるため、細線の場合でも従来問題となっていたシート抵抗の上昇を迎えることができる（図１９）。よって、リフロー熱工程でおこるシリサイドのアグロメレーションによるシート抵抗の増大をも防ぐ効果がある。以上のように、本発明では、ゲートポリシリコン上での安定した成膜（低いシート抵抗）と接合リーク抑制を同時に実現することが可能となる。
【００５０】
（実施例４）
以下、第４の実施例を図２０乃至図２５を参照しつつ説明する。
【００５１】
まず、Ｓｉ基板４０１上にｎ−ｗｅｌｌ領域４０２，ｐ−ｗｅｌｌ領域４０３を形成した後、通常の素子分離工程を経て、素子分離酸化膜４０４を形成する。さらにｐ−ＭＯＳＦＥＴを形成すべきｎ−ｗｅｌｌ領域４０２、及びｎ−ＭＯＳＦＥＴを形成すべきｐ−ｗｅｌｌ領域４０３に、それぞれ、目途とすべきしきい値電圧を得るに必要なイオン注入を行い不純物濃度を調整する。
【００５２】
さらに必要な膜厚のゲート絶縁膜を形成した後、ゲート電極を構成するポリシリコンを堆積しこれをＲＩＥすることでゲート電極４０５，４０６を形成する。さらにＬＤＤ領域４０７，４０８をイオン注入により形成した後、側壁材としてスパッタ法により炭素４０９を１０００オングストロームの厚さに堆積する（図２０ (a)，(b) ）。
【００５３】
次に、レジスト４１２を塗布し、側壁４０９を残したい部分と、配線を形成したい領域のレジストをリソグラフィー法により選択的に除去する。続いて、フッ素を含む酸素プラズマを例えば酸素流量：１００ｓｃｃｍ、ＲＦ・ｐｏｗｅｒ：３００Ｗ，圧力：４０ｍＴｏｒｒの条件で発生させ、炭素膜４０９をＲＩＥすると同時にオーバーエッチングをかけることで配線を形成したい領域の素子分離酸化膜４０４を若干エッチングする（図２１ (a)，(b) ）。その後、残存するレジスト４１２を硫酸と過酸化水素水の混合液で処理し剥離する。
【００５４】
続いて、ｎ+ ，ｐ+ リース・ドレイン拡散層４１０，４１１を形成するため、リソグラフィー法を用いて、選択的に適宜の核種をイオン注入し、これを例えば窒素中１０００℃−２０秒の急速加熱処理ＲＴＡで活性化する。この過程で、ゲート電極を構成するポリシリコン４０５，４０６もそれぞれの導電型に活性化され、ｃｕａｌ−ｇａｔｅ−ＬＤＤ−ＣＭＯＳ構造が達成
される（図２２）。
【００５５】
次に、拡散層上の酸化膜と、配線を形成したい素子分離用酸化膜の表面を希フッ酸を含むエッチング液で剥離し、この後、全面に例えばＴｉ及びＴｉＮを２００オングストローム、７００オングストロームの厚さにスパッタ法にて堆積し、例えば７５０℃−３０秒のＲＴＡを窒素雰囲気中で施す。
【００５６】
ここでＴｉは拡散層４１０，４１１上、ポリシリコンゲート４０５，４０６上、及び、配線を形成すべく選択的にプラズマ処理された素子分離酸化膜４０４の当該部分の表面下、１００〜３００オングストローム程度の深さで選択的に化学反応し、導電性の高い物質４０４´を形成する。
【００５７】
図２４には実際にこのような工程を経て、素子分離用の酸化膜下に形成されたＴｉを含む導電性の層を、ＡＥＳ分析法により、酸化膜表面から深さ方向に調べた化学組成の分布を示す。この図より、酸化膜の表面より１００〜１５０オングストロームの深さにＴｉを含む導電性の領域が形成されていることが明らかである。
【００５８】
次いで未反応のまま残存しているＴｉ及びＴｉＮを、例えば硫酸と過酸化水素水の混合液で選択的に剥離する。最後に、残存している炭素膜と炭素側壁を酸素アッシャーにて剥離し、ローカルインターコネクションを具備したＣ−ＭＯＳ−ＬＤＤ−サリサイド素子が達成される（図２３ (a)，(b) ）。
【００５９】
その後、必要であればさらに、ローカルインターコネクション等形成し、従来の手法に基づいて、層間膜４１３、配線用金属４１４等を形成し必要な配線を完成させ、半導体装置を完成させる。この際、結線を形成しなくとも、ソース、ドレイン等の電極を実質的に素子分離酸化膜上にまでひきだし、この電極とのコンタクトを素子分離酸化膜上でおこなうことにより、ソース、ドレイン領域を縮小しつつ安定したコンタクトを形成することもできる（図２５）。
【００６０】
尚、本実施例は、ＬＤＤ−ＣＭＯＳ−サリサイドプロセスに対して本発明の手法を適用した場合を示したが、その他、本発明の主旨を逸脱しない範囲で種々変形してこれを適用できる。
【００６１】
上述のように本発明による配線工程は、サリサイド工程に於けるソース、ドレイン拡散層、並びにゲートポリシリコン上のシリサイド化と兼用することができるため、配線工程をきわめて簡略化できる。
【００６２】
さらに配線と同時にソース、ドレインとの全面コンタクトが自己整合的に形成できる。その上、このコンタクトはもともと同じ材質でできているためコンタクト不良が生じない。
【００６３】
さらに電流の径路を、２次元的にリソグラフィを用いて自由に形成でき抵抗等を削減できる。さらに、結線に利用しなくても実質的にソース、ドレイン拡散層を素子分離酸化膜上に拡張することができるため、ソース、ドレイン拡散層の横幅を短縮し、基板との容量を低減しつつ、この電極へのコンタクト余裕を確保できる。
【００６４】
さらに炭素側壁によるサリサイド工程を適用することで、酸素プラズマ処理と炭素側壁のＲＩＥを兼用することができ、工程を短縮できる。炭素膜は、周辺素子分離酸化膜上に残存しており、この部分でのＴｉとの反応を完全にブロックする。その上、この炭素膜は酸化膜のＴｉスパッタ前処理として希ＨＦ酸処理へのバリアとしても働き、この部分の酸化膜の後退を防ぐ。
【００６５】
又、この部分の炭素膜は、側壁部と同時に酸素アッシャーにより容易に除去可能であり、側壁部を除去することによりサリサイド工程に於けるブリッジングを完全に抑制できる。この際、導電性物質は酸化膜表面にではなく、ある深さ以降に存在しているので、このアッシャー処理で影響されることはない。又、配線にともない、新たな構成物を必要とせず、段差も生じない。
【００６６】
又、この手法は素子分離酸化膜以外にも、その他の絶縁膜（例えば層間絶縁膜）に適応することもできるし、その他様々な素子間の結線、電極引き出し、埋めこみ電極の形成等を含めきわめて広範な適応範囲をもつ。
【００６７】
（実施例５）
以下に第５の実施例を図面を参照しながら説明する。まず、半導体基板５０１上に素子分離領域５０２を形成し、全面に絶縁膜５０３を６０オングストロームの厚さに堆積する。次に、ゲート電極材、例えばポリシリコン膜を２０００オングストロームの厚さに堆積させ、リソグラフィー工程により、ゲート電極５０４を形成する。次に、基板表面に、例えばＡｓを４０ｋｅＶ、７．０Ｅ１３／ｃｍ2 の条件でイオン注入し、第１の低濃度拡散層５０５を形成する（図２６(a) ）。
【００６８】
次にＬＰＣＶＤ法により、全面に窒化膜を
１０００オングストロームの厚さに堆積させ、ＲＩＥ法
によりゲート側壁５０６を形成する。ここで、より深い拡散層か必要であれば、Ａｓを５０ｋｅＶ、７．０Ｅ１３／ｃｍ2 の条件でイオン注入し、第２の低濃度拡散層５０７を形成する（図２６(b) ）。
【００６９】
次に、全面にレジスト層５１０を形成し、リソグラフィー工程によりパターニングする。このレジストパターン５１０をマスクに、Ａｓを５０ｋｅＶ、５．０Ｅ１５／ｃｍ2 の条件でイオン注入し、ゲート側壁より外側でかつゲート側壁に隣接する０．５μｍ程の領域に高濃度拡散層５０８を形成する（図２７(a) ）。この高濃度拡散層５０８の不純物濃度は１×１０20〜１×１０21／ｃｍ2 程である。
次に、レジストパターン５１０を除去し、全面に例えばＴｉを堆積させ、７５０℃のアニールにより、ゲート電極５０４及び低濃度拡散層５０５，５０７及び高濃度拡散層５０８上をシリサイド化し、ＴｉＳｉ2 層５０９を形成する。
【００７０】
最後に、硫酸と過酸化水素水の混合液により、未反応のＴｉを選択的に除去し、ソース、ドレイン、ゲート上に低抵抗のシリサイド層を備えたＭＯＳ型トランジスタを得る（図２７(b) ）。
【００７１】
本発明による構造においては、ソース・ドレインとなる拡散層の領域は一部高濃度であるが、大部分が低濃度であるため、ショートチャネル効果を抑制するために基板濃度が増加しても接合容量の増大を防ぐことができる。また、低濃度領域では拡散層抵抗は増大するが、シミュレーションによるとキャリアは高濃度の拡散層からソース・ドレイン上に存在する低抵抗のシリサイド層に流れ込むといった結果が得られており、低濃度領域の存在による駆動力の低下はないと考えられる。図２８はウェハー上でのキャリアの流れを示す図であり、矢印がキャリアの流れのベクトルを示しており、殆どシリサイド層に流れている。これらのことから、駆動力の低下をひき起こさずに接合容量を十分に減少することができるので、デバイスの高速化を実現できる。
【００７２】
【発明の効果】
本願発明によれば、ゲート電極上に低いシート抵抗をもった安定なシリサイド膜を形成でき、かつフィールド後退による接合リークを防ぐことができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施例を説明する工程別素子断面図。
【図２】  シリサイド工程における這い上がり現象を説明する図。
【図３】  シリサイド工程におけるゲート側壁のブリッジングを説明する図。
【図４】  本発明の第１の実施例によるゲート、ドレイン間のリーク電流特性及び耐圧ヒストグラムを示す図。
【図５】  従来のゲート、ドレイン間のリーク電流特性及び耐圧ヒストグラムを示す図。
【図６】  ブリッジング測定に用いたパターン及び測定方法を示す図。
【図７】  本発明の第２の実施例を説明する工程別素子断面図。
【図８】  本発明の第２の実施例を説明する工程別素子断面図。
【図９】  本発明の第２の実施例を説明する工程別素子断面図。
【図１０】  本発明の第２の実施例を説明する工程別素子断面図。
【図１１】  本発明の第２の実施例を説明する工程別素子断面図。
【図１２】  本発明の第２の実施例を説明する工程別素子断面図。
【図１３】  本発明の第２の実施例を説明する工程別素子断面図。
【図１４】  本発明の第３の実施例を説明する工程別素子断面図。
【図１５】  本発明の第３の実施例を説明する工程別素子断面図。
【図１６】  本発明の第３の実施例を説明する工程別素子断面図。
【図１７】  フィールド後退に起因する接合の逆方向リーク特性を示す概念図。
【図１８】  スパッタ前の希ＨＦ処理時間とリークレベルの関係を示す図。
【図１９】  従来技術におけるポリシリコン上のシート抵抗と線幅との関係を示す図。
【図２０】  本発明の第４の実施例を説明する工程別素子断面図。
【図２１】  本発明の第４の実施例を説明する工程別素子断面図。
【図２２】  本発明の第４の実施例を説明する工程別素子断面図。
【図２３】  本発明の第４の実施例を説明する工程別素子断面図。
【図２４】  本発明の第４の実施例によるトランジスターのＡＥＳ分析結果を示す図。
【図２５】  本発明の第４の実施例による配線例を示す図。
【図２６】  本発明の第５の実施例を説明する工程別素子断面図。
【図２７】  本発明の第５の実施例を説明する工程別素子断面図。
【図２８】  本発明の第５の実施例によるトランジスターのキャリアの流れを説明する図。
【符号の説明】
１０１，２０１，３０１，４０１，５０１  半導体基板
１０２，３０２，４０４，５０２  素子分離領域
１０３，２０９，３０３  ゲート酸化膜
１０４，２１０，３０４，５０４  ゲート電極
１０５，１０７，２０２，２０４，２０８，２１１，３
０８  酸化膜
１０６，２１３，３０６，４０９，５０６  ゲート側壁
１０８  ソース、ドレイン領域
１０９，２１５，３１３，５０９  ＴｉＳｉ2 層
２０３  窒化膜
２０５  開口部
２０６  不純物層
２０７  Ｐ型層
２１２，３０７  Ｎ- イオン注入層
２１４，３０９  Ｎ+ イオン注入層
３１０，４１２，５１０  レジストパターン
３１２  Ｔｉ薄膜
４０２  ｎ−ｗｅｌｌ領域
４０３  ｐ−ｗｅｌｌ領域
４０９  炭素膜
４１３  層間膜
４１４  配線用金属
５０３  絶縁膜
５０５  第１の低濃度拡散層
５０７  第２の低濃度拡散層
５０８  高濃度拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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