(57)【特許請求の範囲】
【請求項１】
同一半導体基板上に多数のパワーＭＯＳＦＥＴからなるパワー部と、前記パワー部を制御する制御回路からなる制御部とが形成され、前記制御回路は、少なくとも所定の基準電圧を発生させる基準電圧発生回路と、前記パワーＭＯＳＦＥＴに流れる過電流を検出する検出手段と、前記基準電圧と前記検出手段によって発生した所定の検出電圧とを比較し前記パワーＭＯＳＦＥＴを制御するための出力信号を供給する比較部とが形成された半導体装置であって、前記基準電圧発生回路はデプレション型ＭＯＳからなる定電流源にチャネル長がそれぞれ異なる並列接続された複数の基準電圧調整用デプレション型ＭＯＳＦＥＴを接続するように配置したことを特徴とする半導体装置。
【請求項２】
前記複数の基準電圧調整用デプレション型ＭＯＳＦＥＴの前記チャネル長は、前記半導体基板上に形成される相対向する配線間に挟まれた一領域内で、その長さを異なるように形成したことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記パワー部に形成される前記多数のパワーＭＯＳＦＥＴは、チャネル不純物領域と、前記チャネル不純物領域内に形成され、前記チャネル不純物領域よりも高濃度で前記チャネル不純物領域の底面と略同一面まで拡散された高濃度不純物領域とが形成されることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特にパワー部と制御部とが同一半導体基板上に形成されたパワー半導体装置に関する。
【０００２】
【従来の技術】
図４は、従来の一般的な制御部とパワー部とを有したパワーＭＯＳＦＥＴの断面図である。Ｎ+型半導体基板１には、その表面にＮ-型のエピタキシャル層２を有しており、上記したパワー部のドレイン領域の一部を構成する。パワー部のドレイン領域２には多数の規則的に配列されたＰ型のボディ領域５を備えており、そのボディ領域５内には、リング状のＮ+型のソース領域４が形成されている。チャネル領域３となるボディー領域５上には絶縁層を介して、多結晶シリコンからなるゲート電極７が形成され、さらに、ゲート絶縁膜を介してアルミニウム等の金属が蒸着されソース領域４を共通接続するソース電極８が形成される。
【０００３】
一方、制御部となるＮ-型のエピタキシャル層２はＰ型の拡散層で電気的に分離され、その分離領域ＰＷ内にはＭＯＳトランジスタ等の複数の素子が形成され、上記パワー部を制御する所定の制御回路が形成される。この制御部には、パワー部に形成されたパワーＭＯＳＦＥＴが主に異常時に発生する過電流、過電圧保護のための保護回路が内蔵されており、異常時にパワーＭＯＳＦＥＴが破壊するのを抑制している。
【０００４】
上記制御部に形成される過電流保護回路は、例えば、図５に示すように、パワーＭＯＳＦＥＴに流れる異常電流を検出する電流検出抵抗Ｒと、定電流源Ｍ１、Ｍ２と、定電流源Ｍ１、Ｍ２によって形成された基準電圧Vrefと検出抵抗Ｒによって検出された検出電圧とを比較する比較器９と、比較器９から出力される出力信号で制御されパワーＭＯＳＦＥＴをＯＮ／ＯＦＦするＭＯＳＦＥＴ  Ｍ３とから構成され、過電流がパワーＭＯＳＦＥＴに流れた時には、比較器から所定の出力信号が出力されＭＯＳＦＥＴ  Ｍ３をＯＮさせパワーＭＯＳＦＥＴのゲートに供給される所定の信号を遮断しパワーＭＯＳＦＥＴをＯＦＦさせ過電流によるパワーＭＯＳＦＥＴの破壊を阻止する。上記した同様の技術は、例えば、特開平７−２３１０９０号公報に記載されている。
【０００５】
【発明が解決しようとする課題】
上記過電流保護回路は、図４に示した制御部に形成される。定電流源としてＮｃｈデプレションＭＯＳＦＥＴ、そのデプレションＭＯＳＦＥＴに直列にＮｃｈデプレションＭＯＳＦＥＴのドレイン、ゲートが短絡するように接続形成され、所定の基準電圧Vrefを形成し制御部内に形成された比較器に供給している。なお、図４ではデプレションＭＯＳＦＥＴをＤＭＯＳと表記している。
【０００６】
定電流源をＮｃｈデプレションＭＯＳＦＥＴで形成した場合、以下のような不具合がある。
【０００７】
制御部のＰウェル領域にＮｃｈデプレションＭＯＳＦＥＴを形成する場合、ＮｃｈＭＯＳＦＥＴのチャネルとなる領域には、ゲート電極を形成する前にＮ型の不純物（Ａｓ、Ｐ等）が注入・拡散される。しかし、その後、パワー部に形成されるパワーＭＯＳＦＥＴの製造工程では、Ｐ又はＮ型チャネル領域（Ｐ又はＮ型ボディ領域）及びＰ又はＮ型高濃度領域を拡散形成するための高温の熱処理工程があるために、先に拡散してあるＮｃｈデプレションＭＯＳＦＥＴのチャネル領域となるＮ型不純物拡散領域がさらに拡散され、Ｐウェル領域が浅い場合には、Ｎ型不純物拡散領域がＰウェル領域を突き抜ける恐れがあり、Ｐウェル領域の深さを十分深く形成していた。
【０００８】
ＮｃｈデプレションＭＯＳＦＥＴのチャネル領域の不純物拡散濃度は、これらの高温熱処理工程による温度影響を考慮して設計し、所定の特性を得るようにしているが、実際には、ＮｃｈデプレションＭＯＳＦＥＴのチャネル領域の拡散濃度にはバラツキが生じ、そのバラツキは、図６に示すように、ＮｃｈデプレションＭＯＳＦＥＴのＩ−Ｖ特性のバラツキを生じさせる原因の大きな要素となっていた。上記の問題は、パワーＭＯＳＦＥＴのＯＮ抵抗の低減化及びアバランシェ耐量の向上化を行うために、チャネル領域とそのチャネル領域内に形成される高濃度領域とをほぼ同一面にする場合には、拡散工程による高温熱処理時間が長時間となり、ＮｃｈデプレションＭＯＳＦＥＴのＩ−Ｖ特性のバラツキが顕著に現れやすくなる。
【０００９】
上記した図５の過電流保護回路の定電流源のＮｃｈデプレションＭＯＳＦＥＴＭ１、Ｍ２が、図６に示したような特性バラツキがある場合には、図７に示すように、ＮｃｈデプレションＭＯＳＦＥＴ Ｍ１、Ｍ２とで形成される基準電圧Vrefは、ＮｃｈデプレションＭＯＳＦＥＴ Ｍ２のゲート、ドレインがＭＯＳＦＥＴ Ｍ１と短絡接続されるためにＭＯＳＦＥＴ Ｍ１のバラツキに依存してバラツキを生じることになる。
【００１０】
例えば、過電流検出値を２A、基準電圧Vrefを１．５Ｖとして設計した場合、ＮｃｈデプレションＭＯＳＦＥＴ Ｍ１の電流バラツキにより、Ｍ１、Ｍ２によって形成される基準電圧Vrefが、図７に示すようなバラツキが生じた場合には、設計過電流検出値の±１０％以内の範囲の基準電圧Vrefを良品としたとき、この範囲以外でバラツキが生じた半導体装置は設計外として不良品扱いされ歩留率を大きく低下させる要因となっていた。
【００１１】
上述したＮｃｈデプレションＭＯＳＦＥＴの特性バラツキは、制御回路機能付パワーＭＯＳＦＥＴを形成した場合、単一のウエハー当たりで良品となる領域と不良品となる領域に区別され、定電流源であるＮｃｈデプレションＭＯＳＦＥＴの特性バラツキが歩留率に大きく影響し、安定供給することが困難であった。
【００１２】
本発明は、上記した事情に鑑みて成されたものであり、定電流源として用いるＮｃｈデプレションＭＯＳＦＥＴの特性バラツキにより、許容範囲以上に基準電圧Vrefがばらついたとしても不良品として取り扱うことなく再生し、歩留率を著しく向上させることを目的とする。
【００１３】
【課題を解決するための手段】
本発明は、上記課題を解決するために、以下の構成を採用した。
【００１４】
即ち、本発明の半導体装置は、同一半導体基板上に多数のパワーＭＯＳＦＥＴからなるパワー部と、前記パワー部を制御する制御回路からなる制御部とが形成され、前記制御回路は、少なくとも所定の基準電圧を発生させる基準電圧発生回路と、前記パワーＭＯＳＦＥＴに流れる過電流を検出する検出手段と、前記基準電圧と前記検出手段によって発生した所定の検出電圧とを比較し前記パワーＭＯＳＦＥＴを制御するための出力信号を供給する比較部とが形成された半導体装置であって、前記基準電圧発生回路はデプレション型ＭＯＳからなる定電流源にチャネル長がそれぞれ異なる並列接続された複数の基準電圧調整用デプレション型ＭＯＳＦＥＴを接続するように配置したことを特徴としている。
【００１５】
ここで、前記複数の基準電圧調整用デプレション型ＭＯＳＦＥＴの前記チャネル長は、前記半導体基板上に形成される相対向する配線間に挟まれた一領域内で、その長さを異なるように形成したことを特徴としている。
【００１６】
また、前記パワー部に形成される前記多数のパワーＭＯＳＦＥＴは、チャネル不純物領域と、前記チャネル不純物領域内に形成され、前記チャネル不純物領域よりも高濃度で前記チャネル不純物領域の底面と略同一面まで拡散された高濃度不純物領域とが形成されることを特徴としている。
【００１７】
上述したように、基準電圧発生回路を構成する定電流源のデプレション型ＭＯＳＦＥＴにチャネル長がそれぞれ異なる並列接続された複数の基準電圧調整用デプレション型ＭＯＳＦＥＴを接続することにより、高温熱処理工程で定電流源であるデプレションＭＯＳＦＥＴの特性にバラツキが生じ、そのバラツキにより基準電圧Vrefが許容範囲以上にバラツキが生じた時であっても、並列接続された複数の上記基準電圧調整用デプレションＭＯＳＦＥＴの抵抗値を調整することで許容範囲以上にバラツキを生じた基準電圧Vrefを許容範囲内に再生することができる。
【００１８】
【発明の実施の形態】
以下に、本発明の半導体装置の実施形態について図面を参照し説明する。
【００１９】
図１は、本発明の実施形態の制御回路機能付パワーＭＯＳＦＥＴの断面図である。Ｎ+型半導体基板１１の一主面には、Ｎ-型のエピタキシャル層１２が形成され、パワー部ＰのＭＯＳＦＥＴのドレイン領域１３の一部を構成する。パワー部Ｐのドレイン領域１３には、チャネルを形成するＰ型のチャネル不純物領域１４が規則的に配列形成される。そのチャネル不純物領域１４内には、チャネル不純物領域１４よりも濃度が高い高濃度不純物領域１５が形成される。チャネル不純物領域１４内に形成された高濃度不純物領域１５の底面部は、チャネル不純物領域１４の底面部と略同一面となるように形成されている。
【００２０】
さらにチャネル不純物領域１４にはリング状のＮ+型のソース領域１６が形成され、チャネル不純物領域１４のチャネルとなる領域上に絶縁層１７を介してゲート電極１８が形成される。ソース領域１６とチャネル不純物領域１４とは、アルミ蒸着膜からなる金属電極であるソース電極１９に接続され、半導体基板１１の裏面には金属電極であるドレイン電極２０が形成されている。
【００２１】
一方、パワー部Ｐに隣接する制御部Ｃの上記エピタキシャル層１２内には、チャネル不純物領域１４の不純物濃度より濃度の低いＰ型の不純物が拡散されたウェル領域２１が形成される。このウェル領域２１内に、パワー部Ｐを制御するための過電流保護回路が形成される。
【００２２】
本発明の特徴とするところは、制御部に形成する過電流保護回路にある。過電流保護回路は、図２に示すように、少なくともＮｃｈデプレション型ＭＯＳ３１からなる定電流源にチャネル長がそれぞれ異なり並列接続された複数の基準電圧調整用Ｎｃｈデプレション型ＭＯＳＦＥＴ３２，３３．．．とからなり、調整可能な所定の基準電圧を発生させる基準電圧発生回路３０と、パワーＭＯＳＦＥＴに流れる過電流を検出する検出手段３７と、基準電圧と検出手段３７によって発生した所定の検出電圧とを比較しパワーＭＯＳＦＥＴを制御するための出力信号を供給する比較部３８とをから構成される。
【００２３】
この基準電圧発生回路３０では、並列接続された上記複数の調整用ＮｃｈデプレションＭＯＳＦＥＴ３２，３３．．．が配置形成されているために、定電流源ＮｃｈデプレションＭＯＳＦＥＴ３１のチャネル領域の拡散層のバラツキにより、定電流源デプレションＭＯＳＦＥＴ３１のＩDSがばらついた場合でも、そのＩDSのバラツキにより基準電圧発生回路で形成される基準電圧Ｖrefも依存してバラツキを生じるが、上記調整用ＮｃｈデプレションＭＯＳＦＥＴ３２，３３．．．のチャネル長を任意に調整することで、バラツキを生じた基準電圧Vrefを設定値に補正する。
【００２４】
以下に、図１を用い、制御回路付パワーＭＯＳＦＥＴの製造方法に基づき、本発明の特徴をさらに説明する。
【００２５】
Ｎ+型半導体基板１１にＮ-型エピタキシャル層１２を成長させた基板を準備し、制御部となる領域のエピタキシャル層１２にＰ-型の不純物であるボロン（Ｂ）を注入・拡散し制御部ＣとなるＰウェル領域２１を形成する。
【００２６】
ウェル領域２１の拡散濃度を後述するチャネル不純物領域１４と高濃度不純物領域１５よりも低くし、長期間の熱拡散工程を行いウェル領域２１を安定化させ、以降に行われる熱拡散工程でウェル領域の拡散の進行を抑制する。このウェル領域２１は十分に拡散しないと、以降の拡散工程でウェル領域２１の拡散が進行し、エピタキシャル層１２の膜厚を厚くしなければ成らず、共通基板上に形成されるパワーＭＯＳＦＥＴ領域のエピタキシャル層の厚みも厚くなり、オン抵抗の低減化の妨げとなるために、長時間で十分に拡散することが重要である。さらに、ウェル領域２１の深さは、チャネル不純物領域１４と高濃度不純物領域１５の底面部と略同一面か、或いは若干浅く成るように形成する。
【００２７】
具体的には、例えば、打ち込みエネルギー７０ＫｅＶでドーズ量１×１０１３〜３．５×１０１３／ｃｍ２のボロンを注入し、約１１００℃〜１２００℃で約５００分から８００分間の熱拡散を行いウェル領域を形成する。ウェル領域２１のドーズ量は、上記した具体例に限定されるものではなく、エピタキシャル層の濃度、即ち、設定する耐圧値により適宜に選択し、ウェル領域２１に形成するＮチャネルＥＭＯＳのＶｔｈをコントロールする。このＮチャネルＥＭＯＳは、ＮチャネルエンハンスメントＭＯＳＦＥＴで、後で述べる基準電圧調整用デプレションＭＯＳＦＥＴのチャネル長を選択的に調整するスイッチとして用いられる。
【００２８】
ウェル領域２１を形成した後、ウェル領域２１内にＮｃｈデプレションＭＯＳＦＥＴのチャネルとなる領域に砒素（Ａｓ）等のＮ型の不純物が注入・拡散されＮｃｈデプレションＭＯＳＦＥＴのチャネル領域２２が形成される。このＮｃｈデプレションＭＯＳＦＥＴは、過電流保護回路の定電流源、基準電圧調整用の素子として用いられる。なお、図１ではデプレションＭＯＳＦＥＴをＤＭＯＳと表記している。
【００２９】
ＮｃｈデプレションＭＯＳＦＥＴのチャネル形成後、絶縁層を介して選択的にゲート電極１８，１８Ａを形成する。即ち、パワー部Ｐ領域には、パワーＭＯＳＦＥＴのゲート電極１８、制御部Ｃ領域には、ＮチャネルＥＭＯＳ、ＮチャネルＤＭＯＳ等の横型ＭＯＳのゲート電極１８Ａが形成される。
【００３０】
パワー部Ｐ領域には、ゲート電極１８をマスクとして、Ｐ型不純物であるボロン（Ｂ）を所定のドーズ量でエピタキシャル層１２表面に注入し、所定の温度条件の第１の熱拡散処理を行いチャネル領域となる極めて浅いチャネル不純物領域１４が形成される。具体的には、例えば、打ち込みエネルギー７０ＫｅＶでドーズ量３×１０１３〜５×１０１３／ｃｍ２のボロンを注入し、約１１００℃〜１２００℃で約１００から２００分間の第１の熱処理工程を行う。このチャネル不純物領域１４を形成する同一工程で必要に応じてウェル領域２１内にＰ型の不純物を拡散する場合もある。
【００３１】
チャネル不純物領域１４表面に高濃度不純物領域１５となるチャネル不純物領域１４の濃度よりも濃度の高いＰ型のボロン（Ｂ）が注入される。具体的には、例えば、チャネル不純物領域１４のボロン（Ｂ）のドーズ量が３×１０１３〜５×１０１３／ｃｍ２である場合、打ち込みエネルギー８０ＫｅＶでドーズ量８×１０１４〜１×１０１５／ｃｍ２のボロンを注入する。
【００３２】
高濃度不純物領域１５となる高濃度の不純物を注入した後、高濃度不純物の拡散する第２の熱拡散処理を行う。この第２の拡散工程は、高濃度不純物領域１５の底面部と上記した第１の拡散工程で拡散したチャネル不純物領域１４の底面部とが略同一面になるように行われる。
【００３３】
一般的に不純物拡散は、不純物濃度、拡散温度、拡散時間により、その不純物の拡散深さが決定される。チャネル不純物領域の不純物濃度と高濃度不純物領域の不純物濃度とは、上記したように濃度差を有していることから高濃度不純物領域の拡散の方がチャネル不純物領域の拡散より高速である。
【００３４】
従って、高濃度不純物領域１５に注入した不純物の濃度と、チャネル不純物領域１４に注入した不純物の濃度とを予め設定すれば第２の熱拡散工程の温度、時間の設定を行うことで、高濃度不純物領域１５とチャネル不純物領域１４とが同時に拡散し、拡散進行方向の高濃度不純物領域１５の底面部とチャネル不純物領域１４の底面部とを略同一面に形成することができる。
【００３５】
この制御機能付パワーＭＯＳＦＥＴでは、上記したように、チャネル不純物領域１４となる不純物であるボロン（Ｂ）のドーズ量を３×１０１３〜５×１０１３／ｃｍ２とし約１１００℃〜１２００℃で１００分〜２００分の第１の予備熱処理工程を行った後、高濃度不純物領域１５となる不純物であるボロン（Ｂ）のドーズ量を８×１０１４〜１×１０１５／ｃｍ２とし、約１１００℃〜１２００℃で約３０分〜９０分間の第２の熱処理工程を行うことにより、上記したように、高濃度不純物領域１５の底面部とチャネル不純物領域１４の底面部とを略同一面に形成している。
【００３６】
パワー部Ｐ領域のチャネル不純物領域１４にソース領域１６となるＮ+型の不純物を注入拡散してソース領域が形成され、制御部Ｃ領域のウェル領域２１にソース領域１６Ａ及びドレイン領域１６ＢとなるＮ+型の不純物を注入拡散してソース領域、ドレイン領域が形成される。このソース領域、ドレイン領域となるＮ型不純物はリン（Ｐ）、砒素（Ａｓ）等を使用することができ、ここでは、打ち込みエネルギー１００〜１５０ＫｅＶでドーズ量５×１０１５〜１×１０１６／ｃｍ２の砒素（Ａｓ）を注入し、約９００℃〜１１００℃で約３０分〜６０分の熱拡散処理を行いソース領域１６、１６Ａ、ドレイン領域１６Ｂを形成している。
【００３７】
ソース領域１６、１６Ａ、ドレイン領域１６Ｂ形成後、ゲート電極１８，１８Ａの表面に常圧又は減圧ＣＶＤ法等によってＳiＯ2等の絶縁層を堆積、ホトエッチングしゲート電極１８，１８Ａ表面を絶縁層１７で被覆する。そして、露出した表面にアルミ膜をスパッタリング又は蒸着により、パワー部Ｐ領域に形成したソース領域１６を共通接続するソース電極１９を形成し、制御部Ｃ領域に形成したＭＯＳのドレイン、ソース電極２３を形成する。さらに、半導体基板１１の裏面にパワーＭＯＳＦＥＴのドレイン電極２０となる金属層を形成し、図１に示す制御回路機能付パワーＭＯＳＦＥＴが完成する。
【００３８】
本発明の特徴とするところは、上述したように、制御部に形成された過電流保護回路を構成する定電流源となるＮｃｈデプレションＭＯＳＦＥＴ３１の出力にチャネル長がそれぞれ異なる並列接続された複数の第１、第２、、、の調整用デプレションＭＯＳＦＥＴ３２、３３．．．を接続した基準電圧発生回路３０を制御部内に形成することにある。
【００３９】
調整用デプリションＭＯＳＦＥＴ３２，３３．．．のチャネルの両端部には、図３に示すように、ドレイン３２Ｄ，３３Ｄ．．．及びソース３２Ｓ，３３Ｓ．．．が配置形成される。それぞれの調整用デプレションＭＯＳＦＥＴ３２，３３．．．のドレイン３２Ｄ，３３Ｄ．．．及びゲート３２Ｇ，３３Ｇ．．．は、図３に示すように、アルミ配線Ａ等により、定電流源となるＮｃｈデプレションＭＯＳＦＥＴ３１のソース３１Ｓに共通接続される。また、ゲート電極は、絶縁膜を介してアルミ配線Ａと調整用デプリションＭＯＳＦＥＴ３２，３３．．．のソース３２Ｓ，３３Ｓ．．．間の全面に形成されており、ゲート３２Ｇ，３３Ｇ．．．でアルミ配線Ａとコンタクトしている（図1参照）。一方、各調整用ＮｃｈデプリションＭＯＳＦＥＴの各ソース３２Ｓ，３３Ｓ．．．は、限りなく小さく且つ同一サイズに形成されたＮｃｈエンハンスメントＭＯＳＦＥＴ４０，４１．．．を介して異なるアルミ配線Ｂで共通接続されている。即ち、各ＮｃｈエンハンスメントＭＯＳＦＥＴ４０，４１．．．のドレイン４０Ｄ，４１Ｄ．．．は、調整用デプリションＭＯＳＦＥＴのソース３２Ｓ，３３Ｓ．．．と共通に形成され、エンハンスメントＭＯＳＦＥＴ４０，４１．．．のソース４０Ｓ，４１Ｓ．．．をアルミ配線Ｂで共通接続することで、異なる２本のアルミ配線Ａ，Ｂ間にＮｃｈエンハンスメントＭＯＳＦＥＴ４０，４１．．．を介して複数の調整用ＮｃｈデプレションＭＯＳＦＥＴ３２，３３．．．が並列接続配置されたことになる。
【００４０】
各調整用ＮｃｈデプレションＭＯＳＦＥＴ３２，３３，．．．のチャネル長は、上記したように、それぞれ異なるように形成し、各調整用ＮｃｈデプレションＭＯＳＦＥＴ３２，３３，．．．の抵抗値をそれぞれ異ならしめておくことで、定電流源ＮｃｈデプレションＭＯＳＦＥＴ３１の電流特性にバラツキが生じ、そのバラツキにより基準電圧Vrefに大きなバラツキが生じたとしても、並列接続された各調整用ＮｃｈデプレションＭＯＳＦＥＴ３２，３３，．．．の全体のチャネル長を調整することで、基準電圧Vrefのバラツキを許容範囲内に補正する。
【００４１】
例えば、図３に示した、調整用デプレションＭＯＳＦＥＴ３２のチャネル長Ｌを５０μm、チャネル幅Ｗを７μm、Ｒｓを５ＫΩとして設計したときの調整用デプレションＭＯＳＦＥＴ３２の抵抗値は３５ＫΩとなる。この調整用ＮｃｈデプレションＭＯＳＦＥＴ３２を仮に、第１の調整用ＮｃｈデプレションＭＯＳＦＥＴとする。過電流検出値を２Ａとし、その過電流検出値と比較される設計基準電圧を１．５Ｖとした場合、定電流源ＮｃｈデプレションＭＯＳＦＥＴの定電流ＩDSの設計値は４２．８μＡとなる。
【００４２】
ここで、第１の調整用ＮｃｈデプレションＭＯＳＦＥＴ３２のチャネル長は、上記条件で５０μmであり、隣接配置形成される残りの第２、第３、第４、及び第５の調整用ＮｃｈデプレションＭＯＳＦＥＴ３３，３４．．．のチャネル長をそれぞれ１００μm、２００μm、４００μm、８００μmという具合に倍々に長くすると、第２、第３、第４及び第５の調整用ＮｃｈデプレションＭＯＳＦＥＴ３３，３４．．．の抵抗値は、それぞれ７０ＫΩ、１４０ＫΩ、２８０ＫΩ、５６０ＫΩとなる。即ち、定電流源ＮｃｈデプレションＭＯＳＦＥＴ３１の出力に第１〜第５の調整用ＮｃｈデプレションＭＯＳＦＥＴ３２，３３，．．．が接続されることになる。
【００４３】
仮に、定電流源ＮｃｈデプレションＭＯＳＦＥＴ３１の設計ＩDS値を上記した４２．８μＡとして形成した場合、「発明が解決しようとする課題」及び上述した製造方法でも説明したように、定電流源ＮｃｈデプレションＭＯＳＦＥＴ３１のチャネル領域の不純物拡散層は、パワーＭＯＳＦＥＴのチャネル領域、及び高濃度領域を形成する前に、即ち、ＮｃｈデプレションＭＯＳＦＥＴのゲート電極形成前に、先にされるために、パワーＭＯＳＦＥＴのチャネル拡散領域及び高濃度領域を形成するための第１及び第２の拡散工程による高温熱処理工程により、定電流源ＮｃｈデプレションＭＯＳＦＥＴ３１のチャネル領域の拡散層のバラツキによりＩDSにもバラツキが生じる（図６参照）。定電流源ＮｃｈデプレションＭＯＳＦＥＴ３１のＩDSにバラツキが生じると設定基準電圧Ｖrefもそのバラツキに依存してバラツキが生じ、許容範囲以上に基準電圧Ｖrefがばらついたときは、不良品として取り扱っていた。
【００４４】
しかし、本発明では、仮に、定電流源ＮｃｈデプレションＭＯＳＦＥＴ３１のチャネル拡散層のバラツキにより、ＩDSが設計値より大きくバラツキ、そのバラツキにより基準電圧Ｖrefが許容範囲以上にばらついたとしても、その基準電圧Ｖrefをほぼ設定値に修正することができる。各調整用ＮｃｈデプレションＭＯＳＦＥＴ３２，３３，．．．のソース３２Ｓ、３３Ｓ．．．を共通接続するアルミ配線Ｂと各ソース３２Ｓ，３３Ｓ．．．の出力間には、図示しないが、ヒューズ等のスイッチ手段（例えばツェナーダイオードをヒューズとして用い，切り換え用ＥＭＯＳと合わせてスイッチ手段とする）が接続形成されており、この図示されないスイッチ手段により、基準電圧調整前は各調整用デプレションＭＯＳＦＥＴ３２，３３，．．．のソース３２Ｓ，３３Ｓ．．．とアルミ配線Ｂとが導通状態にある。即ち、制御機能付パワーＭＯＳＦＥＴの完成する前までは、各調整用ＮｃｈデプレションＭＯＳＦＥＴ３２，３３，．．．は並列接続され、合成抵抗値を最小値にしている。ここで、上記完成とは、各諸特性をチェックし、ウエハーから個別に分離した状態をいう。
【００４５】
例えば、定電流源ＮｃｈＭＯＳＦＥＴ３１の設計ＩDSを上記した４２．８μＡとし、半導体基板に定電流源ＮｃｈデプレションＭＯＳＦＥＴ３１を形成した時、チャネル拡散のバラツキが無く、設定値の４２．８μＡが実測で得られた場合には、第２〜第５の調整用ＮｃｈデプレションＭＯＳＦＥＴ３３，３４．．．のソース３３Ｓ，３４Ｓ．．に接続されたヒューズ（例えばツェナーダイオード）に、外部の専用のパッドを介して所定の電流を流し、スイッチ手段をオープン状態にし第１の調整用ＮｃｈデプレションＭＯＳＦＥＴ３２のみを導通状態にすることで設定基準電圧値である１．５Ｖを得ることができる。
【００４６】
定電流源ＮｃｈデプレションＭＯＳＦＥＴ３１のチャネル拡散層にバラツキが生じ、実測ＩDSが仮に６４．４μＡとなった場合は、第３〜第５の調整用ＮｃｈデプレションＭＯＳＦＥＴのソース３４Ｓ，３５Ｓ，３６Ｓに接続されたヒューズ等のスイッチ手段に、外部の専用のパッドを介して所定の電流を流し、スイッチ手段をオープン状態にし、並列接続された第１及び第２の調整用ＮｃｈデプレションＭＯＳＦＥＴ３２、３３のみを導通状態にすることで設定基準電圧値である１．５Ｖを得ることができる。
【００４７】
即ち、複数の各調整用ＮｃｈデプレションＭＯＳＦＥＴ３２，３３，．．．を定電流源ＮｃｈデプレションＭＯＳＦＥＴ３１の出力に接続することで、定電流源ＮｃｈデプレションＭＯＳＦＥＴ３１のチャネル拡散層のバラツキによりＩDSがバラツキ、基準電圧Ｖrefが設定値よりばらついたとしても、並列接続しそれぞれのチャネル長が異なる各調整用ＮｃｈデプレションＭＯＳＦＥＴ３２，３３，．．．をバラツキに応じて任意に選択することで設定基準電圧に調整することができる。本実施形態では、第１〜第５の調整用ＮｃｈデプレションＭＯＳＦＥＴ３２，３３，．．．を用いているために３１段階の調整が可能である。
【００４８】
上述したように、本発明によれば、調整用ＮｃｈデプレションＭＯＳＦＥＴ３２，３３．．．が配置される。基準電圧調整前は、各調整用ＮｃｈデプレションＭＯＳＦＥＴ３２，３３．．．は全て並列接続された状態であり、バラツキの大きさに応じて、各調整用ＮｃｈデプレションＭＯＳＦＥＴ３２，３３．．．を必要に応じて選択して、そのチャネル長を可変調整し、基準電圧発生回路で形成される基準電圧を設計値に近似させることができる。即ち、本発明では、基準電圧発生回路で形成される基準電圧は、設計基準電圧値とすることができるため、過電流保護回路で検出する過電流検出値を小さく、例えば、１〜２．５Ａに設定することが可能となる。
【００４９】
本来、制御回路機能付パワーＭＯＳＦＥＴの過電流破壊は、５〜１０Ａ以上十分に保証されているが、この制御回路付パワーＭＯＳＦＥＴと電気的接続される他の周辺回路素子に上記過電流が流れた場合には、パワーＭＯＳＦＥＴは破壊せずに周辺回路素子が破壊される恐れがある。しかし、制御回路機能付パワーＭＯＳＦＥＴの過電流検出値を１〜２．５Ａに設定すれば、過電流による周辺回路素子の破壊を防止することができる。
【００５０】
従って、小さい上記過電流検出値で確実に検出するためには、基準電圧のバラツキが大きく影響するが、本発明では、上述したように、基準電圧にバラツキを生じたときでも、設計基準電圧値に補正することができ、過電流による周辺回路素子の破壊を防止することができる。
【００５１】
【発明の効果】
上述したように、本発明の半導体装置によれば、基準電圧発生回路を構成する定電流源のデプレション型ＭＯＳＦＥＴにチャネル長がそれぞれ異なる並列接続された複数の基準電圧調整用デプレション型ＭＯＳＦＥＴを接続することにより、高温熱処理工程で定電流源であるデプレションＭＯＳＦＥＴの特性にバラツキが生じ、そのバラツキにより基準電圧Vrefが許容範囲以上にバラツキが生じた時であっても、並列接続された複数の上記基準電圧調整用デプレションＭＯＳＦＥＴの抵抗値を調整することで許容範囲以上にバラツキを生じた基準電圧Vrefを許容範囲内に再生することができ、不良率を著しく低減化することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の断面図。
【図２】本発明の過電流保護回路。
【図３】本発明の基準電圧発生回路のパターン図。
【図４】従来の半導体装置の断面図。
【図５】従来の過電流保護回路。
【図６】従来の定電流源ＮｃｈデプレションＭＯＳＦＥＴの特性図。
【図７】基準電圧のバラツキを示す特性図。
【図１】
0003710900.tif 000002
【図２】
0003710900.tif 000003
【図３】
0003710900.tif 000004
【図４】
0003710900.tif 000005
【図５】
0003710900.tif 000006
【図６】
0003710900.tif 000007
【図７】
0003710900.tif 000008