(57)【特許請求の範囲】
【請求項１】
差動対の入力信号を受信する信号受信回路であって、
差動対の入力信号を受信して第１及び第２の受信信号を生成する第１及び第２の受信回路と、
高速な第１のモードで、第１の基準レベルに基づいて前記差動対の入力信号の有無を検出する第１の信号検出回路と、
低速な第２のモードで、前記第１の基準レベルより大きい第２の基準レベルに基づいて前記差動対の入力信号の有無を検出する第２の信号検出回路と、
を含み、
前記第１の信号検出回路で前記差動対の入力信号があったことを検出した場合には、前記第１の受信信号を有効とし、
前記第２の信号検出回路で前記差動対の入力信号があったことを検出した場合には、前記第２の受信信号を有効とすることを特徴とする信号受信回路。
【請求項２】
請求項１において、
前記第１の信号検出回路の検出結果に基づいて、前記第１の受信信号をマスクするマスク回路を含み、
前記第２の信号検出回路の検出結果に基づいて、前記第２の受信回路の動作制御を行うことを特徴とする信号受信回路。
【請求項３】
請求項１又は２において、
第２のモードで有効とされた前記第２の受信信号に基づいて、第１のモードに移行することを特徴とする信号受信回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第１のモードはＵＳＢ（Universal Serial Bus）２．０規格のＨＳ（High Speed）モードであり、前記第２のモードはＵＳＢ２．０規格のＦＳ（Full Speed）モードであることを特徴とする信号受信回路。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記第１の信号検出回路は、
差動対の入力信号に基づいて増幅した差動対の出力信号を出力する第１の差動増幅器と、
前記差動対の出力信号の各ピーク値を所与のノードに保持する第１及び第２のピークホールド回路と、
前記ピーク値の保持による電位の変化よりも遅く変化するように、前記ノードの電位を所与の定電位に戻す第１の定電位設定回路と、
前記ノードの電位と前記第１の基準レベルとを比較する第１の比較回路と、
を含み、
前記第１の比較回路の比較結果に基づいて、差動対の入力信号の有無を検出することを特徴とする信号受信回路。
【請求項６】
請求項５において、
前記第１及び第２のピークホールド回路は、前記差動対の出力信号の下限値を所与のノードに保持し、
前記第１の定電位設定回路は、前記下限値の保持による電位の変化よりも遅く変化するように、前記ノードに電荷を供給することによって前記ノードの電位を所与の定電位に戻すことを特徴とする信号受信回路。
【請求項７】
請求項６において、
前記第１の定電位設定回路は、前記下限値の保持による電位の変化よりも遅く変化するような微小な電荷を供給する定電流源を含むことを特徴とする信号検出回路。
【請求項８】
請求項５乃至７のいずれかにおいて、
前記第１の差動増幅器は、
ソース端子が第１の電源に接続された第１の第１導電型トランジスタと、
ソース端子が前記第１の第１導電型トランジスタのドレイン端子に接続された第２の第１導電型トランジスタと、
ソース端子が前記第１の第１導電型トランジスタのドレイン端子に接続された第３の第１導電型トランジスタと、
ゲート端子及びドレイン端子が、前記第２の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第１の第２導電型トランジスタと、
ゲート端子及びドレイン端子が、前記第３の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第２の第２導電型トランジスタと、
を含み、
所与のイネーブル信号が前記第１の第１導電型トランジスタのゲート端子に供給され、
前記差動対の入力信号が前記第２及び第３の第１導電型トランジスタのゲート端子に供給され、
前記差動対の出力信号が前記第１及び第２の第２導電型トランジスタのドレイン端子から出力されることを特徴とする信号受信回路。
【請求項９】
請求項５乃至８のいずれかにおいて、
前記第１及び第２のピークホールド回路のうち少なくとも一方は、
ソース端子が第１の電源に接続された第４の第１導電型トランジスタと、
ソース端子が前記第４の第１導電型トランジスタのドレイン端子に接続された第５の第１導電型トランジスタと、
ソース端子が前記第４の第１導電型トランジスタのドレイン端子に接続された第６の第１導電型トランジスタと、
ドレイン端子が前記第５の第１導電型トランジスタのドレイン端子に接続され、ゲート端子が前記第６の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第３の第２導電型トランジスタと、
ゲート端子及びドレイン端子が、前記第６の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第４の第２導電型トランジスタと、
ドレイン端子が前記第６の第１導電型トランジスタのゲート端子に接続され、ゲート端子が前記第３の第２導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第５の第２導電型トランジスタと、
を含み、
所与のイネーブル信号が前記第４の第１導電型トランジスタのゲート端子に供給され、
前記差動対の出力信号の一方が前記第５の第１導電型トランジスタのゲート端子に供給され、
前記ノードが前記第６の第１導電型トランジスタのゲート端子に接続されていることを特徴とする信号受信回路。
【請求項１０】
請求項５乃至９のいずれかにおいて、
前記第１の比較回路は、
ソース端子が第１の電源に接続された第７の第１導電型トランジスタと、
ソース端子が前記第７の第１導電型トランジスタのドレイン端子に接続された第８の第１導電型トランジスタと、
ソース端子が前記第７の第１導電型トランジスタのドレイン端子に接続された第９の第１導電型トランジスタと、
ゲート端子及びドレイン端子が前記第８の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第６の第２導電型トランジスタと、
ドレイン端子が前記第９の第１導電型トランジスタのドレイン端子に接続され、ゲート端子が前記第６の第２導電型トランジスタのゲート端子に接続され、ソース端子が第２の電源に接続された第７の第２導電型トランジスタと、
ドレイン端子が前記第６の第２導電型トランジスタのゲート端子に接続され、ゲート端子が前記第７の第２導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第８の第２導電型トランジスタと、
を含み、
所与のイネーブル信号が前記第７の第１導電型トランジスタのゲート端子に供給され、
前記ノードが前記第８の第１導電型トランジスタのゲート端子に接続され、
前記第１の基準レベルが前記第９の第１導電型トランジスタのゲート端子に供給され、
比較結果が前記第７の第２導電型トランジスタのドレイン端子から出力されていることを特徴とする信号受信回路。
【請求項１１】
請求項１０において、
ソース端子が第１の電源に接続された第１０の第１導電型トランジスタと、
ソース端子が前記第１０の第１導電型トランジスタのドレイン端子に接続された第１１の第１導電型トランジスタと、
ソース端子が前記第１０の第１導電型トランジスタのドレイン端子に接続された第１２の第１導電型トランジスタと、
ゲート端子及びドレイン端子が前記第１１の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第９の第２導電型トランジスタと、
ゲート端子及びドレイン端子が前記第１２の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第１０の第２導電型トランジスタと、
を含み、
所与のイネーブル信号が前記第１０の第１導電型トランジスタのゲート端子に供給され、
検出すべきレベルに対応した差動対の検出レベル信号が、前記第１１及び第１２の第１導電型トランジスタのゲート端子にそれぞれ供給され、
前記第１の基準レベルが前記第１０の第２導電型トランジスタのドレイン端子から出力される基準レベル生成回路を含み、
前記基準レベル生成回路は、前記第１の差動増幅器と同等の電気的特性を有していることを特徴とする信号受信回路。
【請求項１２】
請求項５乃至１１のいずれかにおいて、
前記第１の定電位設定回路は、
ソース端子が第１の電源に接続され、ドレイン端子が前記ノードに接続された第１３の第１導電型トランジスタと、
前記ノードと第２の電源との間に挿入されたキャパシタと、
を含み、
所与のイネーブル信号が前記第１３の第１導電型トランジスタのゲート端子に供給されることを特徴とする信号受信回路。
【請求項１３】
請求項５乃至１２のいずれかにおいて、
ソース端子が第１の電源に接続された第１４の第１導電型トランジスタと、
ドレイン端子が前記第１４の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第１１の第２導電型トランジスタと、
を含み、
所与のイネーブル信号が前記第１４の第１導電型トランジスタのゲート端子に供給され、
前記第１の比較回路の出力信号が前記第１１の第２導電型トランジスタのゲート端子に供給され、
前記第１１の第２導電型トランジスタのドレイン端子から、前記第１の比較回路の出力信号に対応した論理レベルの信号を出力する出力回路を含むことを特徴とする信号受信回路。
【請求項１４】
請求項１乃至１３のいずれかにおいて、
前記第２の信号検出回路は、
差動対の入力信号に基づいて増幅した差動対の出力信号を出力する第２の差動増幅器と、
前記差動対の出力信号の各ピーク値を所与のノードに保持する第３及び第４のピークホールド回路と、
前記ピーク値の保持による電位の変化よりも遅く変化するように、前記ノードの電位を所与の定電位に戻す第２の定電位設定回路と、
前記ノードの電位と前記第２の基準レベルとを比較する第２の比較回路と、
を含み、
前記第２の比較回路の比較結果に基づいて、差動対の入力信号の有無を検出することを特徴とする信号受信回路。
【請求項１５】
請求項１乃至１４のいずれかにおいて、
前記差動対の入力信号は、ＵＳＢの規格に準拠した信号であることを特徴とする信号受信回路。
【請求項１６】
請求項１乃至１５のいずれか記載の信号受信回路と、
前記信号受信回路によって検出された信号に基づいて所与の受信処理を行う回路と、
を含むことを特徴とするデータ転送制御装置。
【請求項１７】
請求項１６記載のデータ転送制御装置と、
前記データ転送制御装置及びバスを介して転送されるデータの出力処理又は取り込み処理又は記憶処理を行う装置と、
を含むことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、信号受信回路、これを用いたデータ転送制御装置及び電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
近年、パーソナルコンピュータと周辺機器（広義には、電子機器）とを接続するためのインタフェース規格として、ＵＳＢ（Universal Serial Bus）が注目を集めている。このＵＳＢには、従来は別々の規格のコネクタで接続されていたマウスやキーボードやプリンタなどの周辺機器を、同じ規格のコネクタで接続できると共にいわゆるプラグ＆プレイやホットプラグも実現できるという利点がある。
【０００３】
一方、このＵＳＢには、同じくシリアルバスインタフェース規格として脚光を浴びているＩＥＥＥ１３９４に比べて、転送速度が遅いという問題点がある。
【０００４】
そこで、従来のＵＳＢ１．１の規格に対する下位互換性を持ちながら、ＵＳＢ１．１に比べて格段に高速な４８０Ｍｂｐｓ（ＨＳ（High Speed）モード）のデータ転送速度を実現できるＵＳＢ２．０規格が策定され、注目を浴びている。また、ＵＳＢ２．０の物理層回路や論理層回路のインタフェース仕様を定義したＵＴＭＩ（USB2.0 Transceiver Macrocell Interface）も策定されている。
【０００５】
このＵＳＢ２．０では、従来のＵＳＢ１．１で定義されていたＦＳ（Full Speed）モードに加えて、上述したＨＳモードと呼ばれる転送モードが用意されている。このＨＳモードでは４８０Ｍｂｐｓでデータ転送が行われるため、１２Ｍｂｐｓでデータ転送が行われるＦＳモードに比べて格段に高速なデータ転送を実現できる。従って、ＵＳＢ２．０によれば、高速な転送速度が要求されるハードディスクドライブや光ディスクドライブなどのストレージ機器に最適なインタフェースを提供できるようになる。
【０００６】
しかしながら、ＵＳＢ２．０では、小振幅の信号を、これまで以上に高速な受信信号として検出する必要がある。従って、信号検出回路を従来のような包絡線検波回路により構成した場合、現在利用可能な高コストの微細プロセスを用いたとしても、周波数特性が厳しくなるという問題がある。また、このような包絡線検波回路では、小振幅の信号の受信を検出することが困難であるという問題がある。更に受信信号を検出できたとしても、受信信号を検出してから受信回路を起動したのでは、ＵＳＢ２．０の規格を満たすことが非常に困難となる。
【０００７】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、低コストのプロセスを用いた場合でも、高速かつ小振幅の信号の検出及び受信が可能な信号受信回路、これを用いたデータ転送制御装置及び電子機器を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するために本発明は、差動対の入力信号を受信する信号受信回路であって、差動対の入力信号を受信して第１及び第２の受信信号を生成する第１及び第２の受信回路と、高速な第１のモードで、第１の基準レベルに基づいて前記差動対の入力信号の有無を検出する第１の信号検出回路と、低速な第２のモードで、前記第１の基準レベルより大きい第２の基準レベルに基づいて前記差動対の入力信号の有無を検出する第２の信号検出回路とを含み、前記第１の信号検出回路で前記差動対の入力信号があったことを検出した場合には、前記第１の受信信号を有効とし、前記第２の信号検出回路で前記差動対の入力信号があったことを検出した場合には、前記第２の受信信号を有効とすることを特徴とする。
【０００９】
本発明によれば、高速な第１のモードによる信号受信と、低速な第２のモードによる信号受信とによる受信モードが混在した場合に、各モードにおいて不要なノイズ信号を取り込むことなく、適切な受信信号の取り込みを行うことができるようになる。
【００１０】
また本発明は、前記第１の信号検出回路の検出結果に基づいて、前記第１の受信信号をマスクするマスク回路を含み、前記第２の信号検出回路の検出結果に基づいて、前記第２の受信回路の動作制御を行うことを特徴とする。
【００１１】
本発明によれば、高速な第１のモードにおいて、第１の信号検出回路の検出結果に基づいて、第１の受信信号をマスクするようにしたので、高速な入力信号を検出してから第１の受信回路を起動する必要がなくなるので、高速な入力信号の検出と、有効な第１の受信信号の取り込みを行うことができる。また、低速な第２のモードでは、第２の信号検出回路の検出結果に基づいて第２の受信回路の動作制御を行うようにしたので、省電力化を図ることができる。
【００１２】
また本発明は、第２のモードで有効とされた前記第２の受信信号に基づいて、第１のモードに移行することを特徴とする。
【００１３】
本発明によれば、高速な第１のモードによる信号受信と、低速な第２のモードによる信号受信とをモード切替によって実現することができ、しかも各モードにおいて適切な信号の取り込みを行うことができる。
【００１４】
また本発明は、前記第１のモードはＵＳＢ（Universal Serial Bus）２．０規格のＨＳ（High Speed）モードであり、前記第２のモードはＵＳＢ２．０規格のＦＳ（Full Speed）モードであることを特徴とする。
【００１５】
本発明によれば、ＨＳモード及びＦＳモードのいずれにおいても、不要なノイズ信号を取り込むことなく、ＵＳＢ２．０規格に準拠した高速かつ小振幅の受信信号を取り込むことができる。
【００１６】
また本発明は、前記第１の信号検出回路は、差動対の入力信号に基づいて増幅した差動対の出力信号を出力する第１の差動増幅器と、前記差動対の出力信号の各ピーク値を所与のノードに保持する第１及び第２のピークホールド回路と、前記ピーク値の保持による電位の変化よりも遅く変化するように、前記ノードの電位を所与の定電位に戻す第１の定電位設定回路と、前記ノードの電位と前記第１の基準レベルとを比較する第１の比較回路とを含み、前記第１の比較回路の比較結果に基づいて、差動対の入力信号の有無を検出することを特徴とする。
【００１７】
ここで、ピーク値の保持による電位変化とは、第１又は第２のピークホールド回路による電位の変化をいう。より具体的には、第１又は第２のピークホールド回路がピーク値を保持するために、高電位側又は低電位側のいずれか一方に電位を変化させる場合における、当該第１又は第２のピークホールド回路による電位の変化をいう。
【００１８】
本発明においては、第１及び第２のピークホールド回路により差動対の各入力信号について、ピーク値を同一のノードに保持するようにした。そして、このノードを、第１及び第２のピークホールド回路によってピーク値の保持が行われることに起因する電位の変化よりも遅く変化するように、当該ノードを所与の定電位に戻すようにしている。これにより、ノードの電位と所与の基準レベルとを比較することによって、更に高速かつ小振幅の入力信号の有無状態を連続的に検出することができる。
【００１９】
また本発明は、前記第１及び第２のピークホールド回路は、前記差動対の出力信号の下限値を所与のノードに保持し、前記第１の定電位設定回路は、前記下限値の保持による電位の変化よりも遅く変化するように、前記ノードに電荷を供給することによって前記ノードの電位を所与の定電位に戻すことを特徴とする。
【００２０】
本発明によれば、第１及び第２のピークホールド回路により差動対の各入力信号について、下限値を同一のノードに保持するようにした。そして、このノードを、第１及び第２のピークホールド回路によって下限値の保持が行われることに起因する電位の変化よりも遅く変化するように、当該ノードを所与の定電位に戻すようにしている。これにより、ノードの電位と所与の基準レベルとを比較することによって、更に高速かつ小振幅の入力信号の有無状態を連続的に検出することができる。特に、下限値を保持することは、電荷を放電することになるため、電荷を充電する場合に比べて第１及び第２のピークホールド回路の高速応答性は向上し、より高速で、小振幅の入力信号の有無状態を検出することができるようになる。
【００２１】
また本発明は、前記第１の定電位設定回路は、前記下限値の保持による電位の変化よりも遅く変化するような微小な電荷を供給する定電流源を含むことを特徴とする。
【００２２】
本発明によれば、下限値を保持する電位を所与の定電位に戻す第１の定電位設定回路を、定電流源により構成するようにしたので、簡素な構成で、微細プロセス技術に依存することなく、上述したように第１及び第２のピークホールド回路の高速応答性を向上させ、より高速で、小振幅の入力信号の有無状態を検出することができるようになる。
【００２３】
また本発明は、前記第１の差動増幅器は、ソース端子が第１の電源に接続された第１の第１導電型トランジスタと、ソース端子が前記第１の第１導電型トランジスタのドレイン端子に接続された第２の第１導電型トランジスタと、ソース端子が前記第１の第１導電型トランジスタのドレイン端子に接続された第３の第１導電型トランジスタと、ゲート端子及びドレイン端子が、前記第２の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第１の第２導電型トランジスタと、ゲート端子及びドレイン端子が、前記第３の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第２の第２導電型トランジスタとを含み、所与のイネーブル信号が前記第１の第１導電型トランジスタのゲート端子に供給され、前記差動対の入力信号が前記第２及び第３の第１導電型トランジスタのゲート端子に供給され、前記差動対の出力信号が前記第１及び第２の第２導電型トランジスタのドレイン端子から出力されることを特徴とする。
【００２４】
本発明によれば、差動対の入力信号に応じて差動対の出力信号を出力する第１の差動増幅器を簡素な構成で実現するようにしたので、高価な微細プロセス技術に依存することなく、高速かつ小振幅の差動対の受信信号の有無状態の検出が可能な信号検出回路の低コスト化を図ることができる。
【００２５】
また本発明は、前記第１及び第２のピークホールド回路のうち少なくとも一方は、ソース端子が第１の電源に接続された第４の第１導電型トランジスタと、ソース端子が前記第４の第１導電型トランジスタのドレイン端子に接続された第５の第１導電型トランジスタと、ソース端子が前記第４の第１導電型トランジスタのドレイン端子に接続された第６の第１導電型トランジスタと、ドレイン端子が前記第５の第１導電型トランジスタのドレイン端子に接続され、ゲート端子が前記第６の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第３の第２導電型トランジスタと、ゲート端子及びドレイン端子が、前記第６の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第４の第２導電型トランジスタと、ドレイン端子が前記第６の第１導電型トランジスタのゲート端子に接続され、ゲート端子が前記第３の第２導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第５の第２導電型トランジスタとを含み、所与のイネーブル信号が前記第４の第１導電型トランジスタのゲート端子に供給され、前記差動対の出力信号の一方が前記第５の第１導電型トランジスタのゲート端子に供給され、前記ノードが前記第６の第１導電型トランジスタのゲート端子に接続されていることを特徴とする。
【００２６】
本発明によれば、第５の第２導電型トランジスタにより差動対の入力信号のピーク値を保持するノードの電荷を放電するようにしたので、電荷を充電する場合に比べて高速応答を実現し、高速かつ小振幅の入力信号の変化に対する追従性を大幅に向上させることができるようになる。
【００２７】
また本発明は、前記第１の比較回路は、ソース端子が第１の電源に接続された第７の第１導電型トランジスタと、ソース端子が前記第７の第１導電型トランジスタのドレイン端子に接続された第８の第１導電型トランジスタと、ソース端子が前記第７の第１導電型トランジスタのドレイン端子に接続された第９の第１導電型トランジスタと、ゲート端子及びドレイン端子が前記第８の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第６の第２導電型トランジスタと、ドレイン端子が前記第９の第１導電型トランジスタのドレイン端子に接続され、ゲート端子が前記第６の第２導電型トランジスタのゲート端子に接続され、ソース端子が第２の電源に接続された第７の第２導電型トランジスタと、ドレイン端子が前記第６の第２導電型トランジスタのゲート端子に接続され、ゲート端子が前記第７の第２導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第８の第２導電型トランジスタとを含み、所与のイネーブル信号が前記第７の第１導電型トランジスタのゲート端子に供給され、前記ノードが前記第８の第１導電型トランジスタのゲート端子に接続され、前記第１の基準レベルが前記第９の第１導電型トランジスタのゲート端子に供給され、比較結果が前記第７の第２導電型トランジスタのドレイン端子から出力されていることを特徴とする。
【００２８】
本発明によれば、入力信号のピーク値を保持するノードの電位と入力信号の有無状態を検出するための基準レベルとを比較する第１の比較回路を、トランジスタによる簡素な構成の演算増幅器で実現するようにしたので、高価な微細プロセス技術に依存することなく、高速かつ小振幅の差動対の受信信号の有無状態の検出が可能な信号検出回路の低コスト化を図ることができる。
【００２９】
また本発明は、ソース端子が第１の電源に接続された第１０の第１導電型トランジスタと、ソース端子が前記第１０の第１導電型トランジスタのドレイン端子に接続された第１１の第１導電型トランジスタと、ソース端子が前記第１０の第１導電型トランジスタのドレイン端子に接続された第１２の第１導電型トランジスタと、ゲート端子及びドレイン端子が前記第１１の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第９の第２導電型トランジスタと、ゲート端子及びドレイン端子が前記第１２の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第１０の第２導電型トランジスタとを含み、所与のイネーブル信号が前記第１０の第１導電型トランジスタのゲート端子に供給され、検出すべきレベルに対応した差動対の検出レベル信号が、前記第１１及び第１２の第１導電型トランジスタのゲート端子にそれぞれ供給され、前記第１の基準レベルが前記第１０の第２導電型トランジスタのドレイン端子から出力される基準レベル生成回路を含み、前記基準レベル生成回路は、前記第１の差動増幅器と同等の電気的特性を有していることを特徴とする。
【００３０】
ここで、電気的特性としては、少なくとも温度特性を含む。
【００３１】
本発明によれば、差動対の入力信号の有無状態を検出するための基準レベルを生成するための基準レベル生成回路を、トランジスタによる簡素な構成の演算増幅器で実現するようにしたので、信号検出回路の低コスト化を図ることができる。しかも、基準レベル生成回路を、差動対の入力信号に基づいてノードにそのピーク値が保持される差動対の出力信号を生成する第１の差動増幅器と同等の電気的特性を有する構成としたので、動作環境に応じて変化する差動対の出力信号に応じた適切な基準レベルを生成することができ、信号検出回路の信号検出精度を向上させることができる。例えば、第１の差動増幅器と基準レベル生成回路のトランジスタ構成及びサイズを同一とすることによって、同等の電気的特性を備えた構成を容易に実現することができる。
【００３２】
また本発明は、前記第１の定電位設定回路は、ソース端子が第１の電源に接続され、ドレイン端子が前記ノードに接続された第１３の第１導電型トランジスタと、前記ノードと第２の電源との間に挿入されたキャパシタとを含み、所与のイネーブル信号が前記第１３の第１導電型トランジスタのゲート端子に供給されることを特徴とする。
【００３３】
本発明によれば、キャパシタにピーク値を保持する一方、当該キャパシタの一端が接続されるノードに対して、第１３の第１導電型トランジスタを介して第１の電源に接続するように構成したので、第１の定電位設定回路の簡素化により信号検出回路の簡素化を図ることができる。従って、高価な微細プロセス技術に依存することなく、高速かつ小振幅の差動対の受信信号の有無状態の検出が可能な信号検出回路の低コスト化を図ることができる。
【００３４】
また本発明は、ソース端子が第１の電源に接続された第１４の第１導電型トランジスタと、ドレイン端子が前記第１４の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第１１の第２導電型トランジスタとを含み、所与のイネーブル信号が前記第１４の第１導電型トランジスタのゲート端子に供給され、前記第１の比較回路の出力信号が前記第１１の第２導電型トランジスタのゲート端子に供給され、前記第１１の第２導電型トランジスタのドレイン端子から、前記第１の比較回路の出力信号に対応した論理レベルの信号を出力する出力回路を含むことを特徴とする。
【００３５】
本発明によれば、例えば信号検出回路の後段に接続される論理回路に対して、第１の比較回路の出力信号に対応した論理レベルの信号を出力する出力回路を含むように構成したので、高速かつ小振幅の入力信号の有無状態に基づいて複雑な処理を容易に実現することができるようになる。
【００３６】
また本発明は、前記第２の信号検出回路は、差動対の入力信号に基づいて増幅した差動対の出力信号を出力する第２の差動増幅器と、前記差動対の出力信号の各ピーク値を所与のノードに保持する第３及び第４のピークホールド回路と、前記ピーク値の保持による電位の変化よりも遅く変化するように、前記ノードの電位を所与の定電位に戻す第２の定電位設定回路と、前記ノードの電位と前記第２の基準レベルとを比較する第２の比較回路とを含み、前記第２の比較回路の比較結果に基づいて、差動対の入力信号の有無を検出することを特徴とする。
【００３７】
本発明によれば、より低速な第２のモードにおいて差動対の入力信号の有無を検出する第２の信号検出回路を、高速な第１のモードにおいて差動対の入力信号の有無を検出する第１の信号検出回路と同様の構成で実現させるようにしたので、設計パラメータ等の変更による設計が可能となり、開発工数の削減により信号受信回路の低コスト化に貢献することができる。
【００３８】
また本発明は、前記差動対の入力信号は、ＵＳＢの規格に準拠した信号であることを特徴とする。
【００３９】
本発明によれば、ＵＳＢ２．０で規格化されているＨＳモードによる４８０Ｍｂｐｓという高速なデータ転送が実現できるようになる。
【００４０】
また本発明に係るデータ転送制御装置は、上記いずれか記載の信号受信回路と、前記信号受信回路によって検出された信号に基づいて所与の受信処理を行う回路とを含むことを特徴とする。
【００４１】
本発明によれば、高速かつ小振幅の受信信号の検出が可能なデータ転送制御装置を実現でき、例えばパーソナルコンピュータと周辺機器との間の高速なデータ転送を容易に実現することができるようになる。
【００４２】
また本発明に係る電子機器は、上記記載のデータ転送制御装置と、前記データ転送制御装置及びバスを介して転送されるデータの出力処理又は取り込み処理又は記憶処理を行う装置とを含むことを特徴とする。
【００４３】
本発明によれば、電子機器に使用されるデータ転送制御装置による高速転送が可能となり、データ処理の高速化を図ることができるようになる。
【００４４】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。
【００４５】
１．  ＵＳＢ２．０
ＵＳＢ２．０によれば、ＵＳＢ１．１又はＵＳＢ２．０対応の複数の周辺機器は、ハブ装置を介在させて、バスを管理するホスト装置としてのパーソナルコンピュータに接続することができる。
【００４６】
このようなホスト装置には、ＵＳＢ２．０に対応したホストコントローラが搭載される。ホストコントローラは、接続されている機器がＵＳＢ１．１対応かＵＢＳ２．０対応かを判断して、バスを介したデータ転送を制御する。
【００４７】
またハブ装置には、例えばＵＳＢ２．０に対応したハブコントローラが搭載される。ハブコントローラは、接続される周辺機器がＵＳＢ１．１対応かＵＳＢ２．０対応かを判断して、バス転送方式を制御する。
【００４８】
また、周辺機器にも、ＵＳＢ１．１又はＵＳＢ２．０に対応したデバイスコントローラが搭載される。例えば、デバイスコントローラがＵＳＢ２．０に対応する場合、このデバイスコントローラは、ＵＳＢ１．１及びＵＳＢ２．０のインタフェース規格に対応した物理層回路と、搭載される周辺機器に応じたデータ転送制御を行う論理層回路とを含む。
【００４９】
本実施形態における信号受信回路は、バスを介してＵＳＢ２．０で規定されたデータ転送を行うホストコントローラ、ハブコントローラやデバイスコントローラ等のデータ転送制御装置に含まれるＵＳＢ２．０の物理層回路に適用することができ、ＵＳＢ２．０の規格に準拠した受信信号の検出及び受信処理が可能となる。
【００５０】
２．  データ転送制御装置
図１に、本実施形態における信号受信回路が適用されたデータ転送制御装置の構成の一例を示す。
【００５１】
このデータ転送制御装置は、論理層回路と物理層回路を含む。
【００５２】
論理層回路は、データハンドラ回路１０、ＨＳ（High Speed）回路２０、ＦＳ（Full Speed）回路３０を含む。物理層回路は、アナログフロントエンド回路４０を含む。なお、このデータ転送制御装置は、回路ブロックの全てを含む必要はなく、それらの一部を省略する構成としても良い。
【００５３】
データハンドラ回路（広義には、データ転送を行うための所与の回路）１０は、ＵＳＢ２．０に準拠したデータ転送のための種々の送信処理及び受信処理を行う。より具体的には、データハンドラ回路は、送信時には、送信データにＳＹＮＣ（SYNChronization）、ＳＯＰ（Start Of Packet）、ＥＯＰ（End Of Packet）を付加する処理や、ビットスタッフィング処理等を行う。一方、データハンドラ回路は、受信時には、受信データのＳＹＮＣ、ＳＯＰ、ＥＯＰを検出し、削除する処理や、ビットアンスタッフィング処理などを行う。更に、データハンドラ回路１０は、データの送受信を制御するための各種のタイミング信号を生成する処理も行う。このようなデータハンドラ回路１０は、ＳＩＥ（Serial Interface Engine）に接続される。
【００５４】
ＳＩＥは、ＵＳＢパケットＩＤやアドレスを識別するためのＳＩＥ制御ロジックと、エンドポイント番号の識別やＦＩＦＯ制御などのエンドポイント処理を行うためのエンドポイントロジックとを含む。
【００５５】
ＨＳ回路２０は、データ転送速度が４８０ＭｂｐｓとなるＨＳ（High Speed）でのデータの送受信を行うためのロジック回路である。
【００５６】
ＦＳ回路３０は、データ転送速度が１２ＭｂｐｓとなるＦＳ（Full Speed）でのデータの送受信を行うためのロジック回路である。
【００５７】
アナログフロントエンド回路４０は、ＦＳやＨＳでの送受信を行うためのドライバやレシーバを含むアナログ回路である。ＵＳＢでは、ＤＰ（Ｄａｔａ＋）とＤＭ（Ｄａｔａ−）を用いた差動対の信号によりデータが送受信される。
【００５８】
本実施形態におけるデータ転送制御装置では、その他にＨＳ回路２０で用いる４８０ＭＨｚのクロックや、装置内部及びＳＩＥで用いる６０ＭＨｚのクロックを生成するクロック回路（図示せず）、アナログフロントエンド回路４０の各種制御信号を生成する制御回路（図示せず）を含む。
【００５９】
ＨＳ回路２０は、ＤＬＬ（Delay Line PLL）回路２２、エラスティシティバッファ（elasticity buffer）２４を含む。
【００６０】
ＤＬＬ回路２２は、図示しないクロック回路によって生成されたクロックと、受信信号とに基づいて、データのサンプリングクロックを生成する。
【００６１】
エラスティシティバッファ２４は、装置内部と、外部装置（バスに接続される外部装置）とのクロック周波数差（クロックドリフト）等を吸収するための回路である。
【００６２】
ＵＳＢ２．０では、ＨＳモード（広義には、第１のモード）とＦＳモード（広義には、第２のモード）が、転送モードとして定義されている。ＨＳモードは、ＵＳＢ２．０により新たに定義された転送モードである。ＦＳモードは、従来のＵＳＢ１．１で既に定義されている転送モードである。
【００６３】
ＨＳモードでは、ＨＳ回路２０を介して、データハンドラ回路１０とアナログフロントエンド回路４０との間で、データの送受信が行われる。
【００６４】
ＦＳモードでは、ＦＳ回路３０を介して、データハンドラ回路１０とアナログフロントエンド回路４０との間で、データの送受信が行われる。
【００６５】
このため、アナログフロントエンド回路４０では、差動対の送受信信号であるＤＰ、ＤＭをＨＳモードで送受信を行うためのＨＳモード用ドライバ及びレシーバ、ＦＳモードで送受信を行うためのＦＳモード用ドライバ及びレシーバが別個に設けられている。
【００６６】
より具体的には、アナログフロントエンド回路４０は、ＦＳドライバ４２、ＦＳ差動データレシーバ４４、ＳＥ（Single Ended）＿ＤＰレシーバ４６、ＳＥ＿ＤＭレシーバ４８、ＨＳカレントドライバ５０、低速用ＨＳ＿ＳＱ（SQuelch）＿Ｌ回路（広義には、信号検出回路）５２、高速用ＨＳ＿ＳＱ回路（広義には、信号検出回路）５４、ＨＳ差動データレシーバ５６を含む。
【００６７】
ＦＳドライバ４２は、ＦＳモードにおいて、ＦＳ回路３０からのＦＳ＿ＤＰｏｕｔ及びＦＳ＿ＤＭｏｕｔからなる差動対の送信信号を、ＤＰ及びＤＭからなる差動対の送信信号として出力する。このＦＳドライバ４２は、ＦＳ回路３０からのＦＳ＿ＯｕｔＤｉｓにより出力制御される。
【００６８】
ＦＳ差動レシーバ４４は、ＦＳモードにおいて、ＤＰ及びＤＭの差動対の受信信号を増幅し、ＦＳ＿ＤａｔａＩｎとしてＦＳ回路３０に対して出力する。このＦＳ差動レシーバ４４は、ＦＳ＿ＣｏｍｐＥｎｂにより増幅制御される。
【００６９】
ＳＥ＿ＤＰレシーバ４６は、ＦＳモードにおいて、シングルエンドの受信信号であるＤＰを増幅し、ＳＥ＿ＤＰｉｎとしてＦＳ回路３０に対して出力する。
【００７０】
ＳＥ＿ＤＭレシーバ４８は、ＦＳモードにおいて、シングルエンドの受信信号であるＤＭを増幅し、ＳＥ＿ＤＭｉｎとしてＦＳ回路３０に対して出力する。
【００７１】
ＨＳカレントドライバ５０は、ＨＳモードにおいて、ＨＳ回路２０からのＨＳ＿ＤＰｏｕｔ及びＨＳ＿ＤＭｏｕｔからなる差動対の送信信号を増幅し、ＤＰ及びＤＭからなる差動対の送信信号として出力する。このＨＳカレントドライバ５０は、ＨＳ回路２０からのＨＳ＿ＯｕｔＤｉｓにより出力制御されると共に、ＨＳ＿ＣｕｒｒｅｎｔＳｏｕｒｃｅＥｎｂにより駆動電流の制御が行われる。
【００７２】
低速用ＨＳ＿ＳＱ＿Ｌ回路５２は、ＦＳモードにおいて、ＤＰ及びＤＭの差動対の受信信号の有無を検出し、信号検出結果としてＨＳ＿ＳＱ＿Ｌを出力する。この低速用ＨＳ＿ＳＱ＿Ｌ回路５２は、ＨＳ＿ＳＱ＿Ｌ＿Ｅｎｂにより動作制御され、ＨＳ＿ＳＱ＿Ｌ＿Ｐｗｒにより省電力制御される。
【００７３】
高速用ＨＳ＿ＳＱ回路５４は、ＨＳモードにおいて、ＤＰ及びＤＭの差動対の受信信号の有無を検出し、信号検出結果としてＨＳ＿ＳＱをＨＳ回路２０に対して出力する。この高速用ＨＳ＿ＳＱ回路５４は、ＨＳ回路２０からのＨＳ＿ＳＱ＿Ｅｎｂにより動作制御され、ＨＳ＿ＳＱ＿Ｐｗｒにより省電力制御される。
【００７４】
ＨＳ差動データレシーバ５６は、ＨＳモードにおいて、ＤＰ及びＤＭの差動対の受信信号を増幅し、ＨＳ＿ＤａｔａＩｎ、ＨＳ＿ＤａｔａＩｎ＿Ｌを出力する。このＨＳ差動レシーバ５６は、ＨＳ＿ＲｘＥｎｂにより増幅制御される。
【００７５】
差動対の送受信信号ＤＰ、ＤＭのうちＤＰは、ＳＷ１及びプルアップ抵抗Ｒｐｕを介して、電源電圧３．３Ｖに（電気的に）接続される。また、差動対の送受信信号のうちＤＭは、ＳＷ２に接続される。ＳＷ１及びＳＷ２は、ＲｐｕＥｎｂにより制御される。負荷バランスを考慮すると、ＤＭについても、ＳＷ２を介してプルアップ抵抗Ｒｐｕと同等の抵抗を介してプルアップしてもよい。ＲｐｕＥｎｂは、ＦＳモードのとき、少なくともＳＷ１によりＤＰをプルアップ抵抗Ｒｐｕに接続させる。
【００７６】
このようにデータ転送制御装置は、ＨＳモードとＦＳモードの転送速度に対応したドライバ及びレシーバを含んで構成されている。
【００７７】
３．  信号受信回路
ＨＳモードにおけるＨＳ差動データレシーバ５６は、ＤＰ及びＤＭからなる差動対の受信信号を差動増幅することで、４８０ＭＨｚの小振幅の信号を取り込む。しかし、ＨＳ差動データレシーバ５６は、差動対の受信信号のいずれか一方若しくは両方の振幅レベルの絶対値レベルを検出できないため、ノイズ等のＵＳＢ２．０規格外のレベルの受信信号でも動作する。これは、ＦＳ差動レシーバ４４でも同様である。
【００７８】
本実施形態では、信号検出回路（高速用ＨＳ＿ＳＱ回路、低速用ＨＳ＿ＳＱ＿Ｌ回路）によって、差動対の受信信号ＤＰとＤＭが正常なレベルであるか否かを判別し、正常なレベルと判別された場合に上記したレシーバによって取り込んだ信号を有効として取り扱うようになっている。
【００７９】
図２に、このような信号受信回路の構成要部を示す。
【００８０】
ここで、図１に示したデータ転送制御装置に適用された信号受信回路と同一部分には同一符号を付し、説明を省略する。
【００８１】
上述したようにＨＳモードにおいては、４８０ＭＨｚという高速動作が必要とされる。従って、信号検出回路によって入力された信号がノイズか否かを判別してからＨＳ差動データレシーバ５６を起動したのでは、受信信号の取りこぼしが発生する。
【００８２】
そこで本実施形態では、図２に示したようにＨＳモードにおいて信号検出回路で受信信号がノイズか否かを判別すると共に、これと並行してＨＳ差動データレシーバ５６で受信信号を取り込む。そして、信号検出回路で受信信号がノイズではないと判別されたときに、ＤＬＬ回路２２においてＨＳ差動データレシーバ５６で取り込んだ受信信号を有効として取り扱うようにしている。
【００８３】
そのため図２において、高速用ＨＳ＿ＳＱ回路５４からの差動対の受信信号ＤＰ、ＤＭの信号の有無を示す比較結果信号ＨＳ＿ＳＱは、ＨＳ回路２０に供給される。ＨＳ差動データレシーバ５６により取り込まれたＨＳ＿ＤａｔａＩｎは、ＨＳ回路２０に供給される。比較結果信号ＨＳ＿ＳＱとＨＳ＿ＤａｔａＩｎとの論理積は、ＤＬＬ回路２２に供給される。
【００８４】
従って、比較結果信号ＨＳ＿ＳＱが、差動対の受信信号ＤＰ、ＤＭの信号があったことが検出されたことを示す論理レベル「Ｈ」のとき、ＤＬＬ回路２２に対し、ＨＳ差動データレシーバ５６により取り込まれたＨＳ＿ＤａｔａＩｎが有効な信号として供給されることになる。
【００８５】
一方、ＨＳモードにおける高速かつ小振幅の信号レベルの検出を行うように構成された信号検出回路では、ＦＳモードにおけるＵＳＢ２．０の信号レベルを正確に検出することが困難となる。そのため、本実施形態では、ＨＳモードにおける信号検出回路として高速用ＨＳ＿ＳＱ回路５４、ＦＳモードにおける信号検出回路として低速用ＨＳ＿ＳＱ＿Ｌ回路５２を別個に設ける一方、両回路の構成を同様として、それぞれ検出すべき信号速度に応じて回路を構成するトランジスタサイズを最適化することで、各モードにおいて信号検出の最適化を図る。
【００８６】
図２において、低速用ＨＳ＿ＳＱ＿Ｌ回路５２による差動対の受信信号ＤＰ、ＤＭの信号の有無を示す比較結果信号ＨＳ＿ＳＱ＿Ｌは、ロジック回路５８（ＨＳ回路２０若しくはＦＳ回路３０に含まれていても良い。）に供給される。ロジック回路５８は、比較結果信号ＨＳ＿ＳＱ＿Ｌに基づいてＦＳ＿ＣｏｍｐＥｎｂをＦＳ差動レシーバ４４に供給する。ＦＳ差動レシーバ４４は、ＦＳ＿ＣｏｍｐＥｎｂによりイネーブル状態となったときに、差動対の受信信号ＤＰ、ＤＭからＦＳモードにおける受信信号を取り込み、ＦＳ＿ＤａｔａＩｎとしてＦＳ回路３０に供給する。従って、ＦＳ差動レシーバ４４の動作制御により、省電力化を図ることができるようになる。
【００８７】
こうすることで、本実施形態における信号受信回路は、ＨＳモード及びＦＳモードのいずれにおいても、不要なノイズ信号を取り込むことなく、ＵＳＢ２．０規格に準拠した高速かつ小振幅の受信信号を取り込むことができる。
【００８８】
３．１  信号受信回路の動作例
次に、ＵＳＢ２．０によるＨＳ検出ハンドシェイクを例に、図２に示した本実施形態における信号受信回路の動作について説明する。
【００８９】
上述したように、ＵＳＢ２．０においては、ＨＳモードやＦＳモードなどの異なる転送モードをサポートする。そこで、各コントローラがどのモードをサポートするかを確認するための手順としてＨＳ検出ハンドシェイクが規定されている。
【００９０】
図３に、ＨＳ検出ハンドシェイクの手順の一例を示す。
【００９１】
例えば、デバイスコントローラがサスペンド状態で、差動対の受信信号ＤＰ及びＤＭより「ＳＥ０」状態（ＤＰ、ＤＭが共に「Ｌ」）を検出したとき、デバイスコントローラがＦＳモードで動作している状態で２．５μ秒以上の「ＳＥ０」状態を検出したとき、或いはデバイスコントローラがＨＳモードで動作している状態で３．０ｍ秒以上「ＳＥ０」状態を検出したときのいずれかに、ＨＳ検出ハンドシェイクに移行する。この時点では、ＸＣＶＲＳＥＬＥＣＴ信号及びＴＥＲＭＳＥＬＥＣＴ信号は、論理レベル「Ｈ」となっている。
【００９２】
ＸＣＶＲＳＥＬＥＣＴ信号は、ＬＳモードとＨＳモードのトランシーバの選択制御信号であり、より具体的にはＸＣＶＲＳＥＬＥＣＴ信号が論理レベル「Ｈ」のときＦＳドライバを有効にし、論理レベル「Ｌ」のときＨＳカレントドライバを有効にする。
【００９３】
ＴＥＲＭＳＥＬＥＣＴ信号は、ＬＳモードとＨＳモードのレシーバの選択制御信号であり、より具体的にはＴＥＲＭＳＥＬＥＣＴ信号が論理レベル「Ｈ」のときＦＳターミネーションを有効にし、論理レベル「Ｌ」のときＨＳターミネーションを有効にする。ＦＳターミネーションは、ＤＰのプルアップ抵抗（Ｒｐｕ）を有効にすることで実現できる。ＨＳターミネーションは、ＤＰのプルアップ抵抗（Ｒｐｕ）を無効にすることで実現できる。
【００９４】
まず、時刻ｔ１でＸＣＶＲＳＥＬＥＣＴ信号の論理レベルを「Ｌ」にして、ＨＳカレントドライバを有効にし、「Ｋ」状態（ＤＰが「Ｌ」、ＤＭが「Ｈ」）を時刻ｔ２までドライブする。この時点では、低速用ＨＳ＿ＳＱ＿Ｌ回路５２は有効となっており、高速用ＨＳ＿ＳＱ回路５４は無効となっている。
【００９５】
その後、デバイスコントローラは、相手方（例えばハブコントローラ）からの応答を待つ。その際、有効とされた低速用ＨＳ＿ＳＱ＿Ｌ回路５２により、差動対の受信信号ＤＰ、ＤＭの状態を監視する。
【００９６】
相手方（例えば、ハブコントローラ）がＨＳをサポートしている場合、時刻ｔ３以降に、時刻ｔ１でデバイスコントローラがドライブした「Ｋ」状態に対応して、「Ｊ」状態（ＤＰが「Ｈ」、ＤＭが「Ｌ」）、「Ｋ」状態が交互にドライブされたＣｈｉｒｐが低速用ＨＳ＿ＳＱ＿Ｌ回路５２で検出されると、図示しない制御回路で相手方がＨＳをサポートしていることが判別される。
【００９７】
次に、時刻ｔ４で図示しない制御回路によって、ＴＥＲＭＳＥＬＥＣＴ信号の論理レベルが「Ｌ」とされ、ＨＳターミネーションが有効にされる。これ以降、ＨＳモードに移行することになり、例えば時刻ｔ５において、低速用ＨＳ＿ＳＱ＿Ｌ回路５２が無効にされ、高速用ＨＳ＿ＳＱ回路５４が有効にされる。すなわち、時刻ｔ５以降にＨＳモードで受信される信号は、高速用ＨＳ＿ＳＱ回路５４で検出される。
【００９８】
このように、本実施形態では、信号レベルの正確な判別が必要なときは低速用ＨＳ＿ＳＱ＿Ｌ回路５２により差動対の受信信号の有無状態を検出し、それ以外の高速な受信信号の有無状態については高速用ＨＳ＿ＳＱ回路５４により検出する。
【００９９】
４．  具体的な構成例
次に、このような信号受信回路を構成する各回路について説明する。ただし、ＦＳ差動レシーバ４４、ＨＳ差動データレシーバ５６については公知の差動増幅器によって構成することができるため、これらレシーバの説明を省略する。以下では、信号受信回路の構成要素としての信号検出回路（低速用ＨＳ＿ＳＱ＿Ｌ回路５２、高速用ＨＳ＿ＳＱ回路５４）について説明する。
【０１００】
また、本実施形態では、信号検出回路として上述したように低速用ＨＳ＿ＳＱ＿Ｌ回路５２、高速用ＨＳ＿ＳＱ回路５４を別個に設けているが、互いに動作が同様であり、回路を構成するトランジスタサイズが異なるのみであることから、以下では高速用ＨＳ＿ＳＱ回路５４について説明する。
【０１０１】
４．１  高速用ＨＳ＿ＳＱ回路（広義には、高速用信号検出回路）
図４に、高速用ＨＳ＿ＳＱ回路５４の原理的な構成を示す。
【０１０２】
高速用ＨＳ＿ＳＱ回路５４は、差動アンプ回路６０、第１及び第２のピークホールド回路６２、６４、定電位設定回路６６、比較回路６８を含む。
【０１０３】
差動アンプ回路６０は、差動対の入力信号ＤＰ、ＤＭの差分の電圧を増幅し、差動対の出力信号ＧＰ、ＧＭを生成する。
【０１０４】
第１のピークホールド回路６２は、差動対の出力信号の一方の出力信号ＧＰのピーク値を検出し、当該ピーク値をノードＰＫＨに保持する。
【０１０５】
第２のピークホールド回路６４は、差動対の出力信号の他方の出力信号ＧＭのピーク値を検出し、当該ピーク値をノードＰＫＨに保持する。
【０１０６】
定電位設定回路６６は、第１及び第２のピークホールド回路６２、６４によるノードＰＫＨの電位変化よりもゆっくり変化するような時定数で、ノードＰＫＨの電位を信号の未検出状態に対応した一定電位に戻す。
【０１０７】
比較回路６８は、基準レベルＲＰの電位とノードＰＫＨの電位とを比較し、その結果をＨＳ＿ＳＱとして出力する。
【０１０８】
このように高速用ＨＳ＿ＳＱ回路５４は、差動対の入力信号ＤＰ、ＤＭに基づいて差動対の出力信号ＧＰ、ＧＭを増幅し、各差動対の出力信号のピーク値を、ある時定数で信号未検出状態に関連付けられた電位に戻されるノードＰＫＨに保持するようにした。そして、高速用ＨＳ＿ＳＱ回路５４は、ノードＰＫＨの電位と、基準レベルＲＰの電位と比較するようにした。これにより、差動対の入力信号ＤＰ、ＤＭが高速かつ微小振幅の場合でも、その受信の有無を精度良く判別することができるようになる。
【０１０９】
図５に、高速用ＨＳ＿ＳＱ回路５４の機能ブロックの構成を示す。
【０１１０】
差動アンプ回路６０は、差動増幅器７０を含む。差動増幅器７０の非反転入力端子（＋端子）にはＤＰが供給され、反転入力端子（−端子）にはＤＭが供給される。
【０１１１】
第１のピークホールド回路６２は、演算増幅器７２と、ｎ型ＭＯＳトランジスタ７４を含む。演算増幅器７２の反転入力端子にはＧＰが供給され、非反転入力端子にはノードＰＫＨが接続される。演算増幅器７２の出力端子は、ｎ型ＭＯＳトランジスタ７４のゲート端子に接続される。ｎ型ＭＯＳトランジスタ７４のソース端子は接地レベル（広義には、第２の電源）に接続され、ドレイン端子はノードＰＫＨに接続される。
【０１１２】
第２のピークホールド回路６４は、演算増幅器７６と、ｎ型ＭＯＳトランジスタ７８を含む。演算増幅器７６の反転入力端子にはＧＭが供給され、非反転入力端子にはノードＰＫＨが接続される。演算増幅器７６の出力端子は、ｎ型ＭＯＳトランジスタ７８のゲート端子に接続される。ｎ型ＭＯＳトランジスタ７８のソース端子は接地レベルに接続され、ドレイン端子はノードＰＫＨに接続される。
【０１１３】
定電位設定回路６６は、定電流源８０と、キャパシタ８２を含む。
【０１１４】
定電流源８０は、電源（広義には、第１の電源）からノードＰＫＨに微小な定電流で電荷を供給する。
【０１１５】
キャパシタ８２は、接地レベルとノードＰＫＨとの間に挿入される。
【０１１６】
このような定電位設定回路６６は、所与の信号未検出状態に関連付けられた電位になるまでノードＰＫＨに微小な電荷を供給し続けるので、所与の時定数でノードＰＫＨを一定電位に戻すことができる。
【０１１７】
比較回路６８は、演算増幅器８４を含む。
【０１１８】
演算増幅器８４の反転入力端子はノードＰＫＨに接続され、非反転入力端子には基準レベルＲＰが供給される。これにより、演算増幅器８４の出力端子からは、ノードＰＫＨの電位と基準レベルＲＰの電位の差に対応した信号が出力される。この出力信号が、差動対の入力信号の有無状態を示す信号検出信号ＨＳ＿ＳＱとなる。
【０１１９】
４．２  構成例
図６に、図５に示した高速用ＨＳ＿ＳＱ回路５４のトランジスタレベルの回路構成の一例を示す。
【０１２０】
ただし、図５で示した高速用ＨＳ＿ＳＱ回路５４と同一部分には同一符号を付し、適宜説明を省略する。
【０１２１】
ここでは、信号検出信号ＨＳ＿ＳＱを後段に接続されるロジック回路に供給するために論理レベル変換を行い、不安定期間における信号検出信号ＨＳ＿ＳＱの変化が後段に伝搬しないようにマスクする出力回路を設けている。
【０１２２】
（差動アンプ回路）
差動アンプ回路６０は、ｐ型ＭＯＳトランジスタ（広義には、第１導電型トランジスタ）１００、１０２、１０４と、ｎ型ＭＯＳトランジスタ（広義には、第２導電型トランジスタ）１０６、１０８を含む。
【０１２３】
ｐ型ＭＯＳトランジスタ１００（第１の第１導電型トランジスタ）は、ソース端子に電源レベル（第１の電源）が接続され、ゲート端子に動作制御信号ＢＰ１が供給される。
【０１２４】
ｐ型ＭＯＳトランジスタ１０２（第２の第１導電型トランジスタ）は、ソース端子にｐ型ＭＯＳトランジスタ１００のドレイン端子が接続され、ゲート端子にＤＰが供給される。
【０１２５】
ｐ型ＭＯＳトランジスタ１０４（第３の第１導電型トランジスタ）は、ソース端子にｐ型ＭＯＳトランジスタ１００のドレイン端子が接続され、ゲート端子にＤＭが供給される。
【０１２６】
ｎ型ＭＯＳトランジスタ１０６（第１の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ゲート端子及びドレイン端子にｐ型ＭＯＳトランジスタ１０２のドレイン端子が接続される。
【０１２７】
ｎ型ＭＯＳトランジスタ１０８（第２の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ゲート端子及びドレイン端子にｐ型ＭＯＳトランジスタ１０４のドレイン端子が接続される。
【０１２８】
ＧＰは、ｎ型ＭＯＳトランジスタ１０６のゲート端子及びドレイン端子から取り出される。
【０１２９】
ＧＭは、ｎ型ＭＯＳトランジスタ１０８のゲート端子及びドレイン端子から取り出される。
【０１３０】
このような構成の差動アンプ回路６０では、動作制御信号ＢＰ１によりｐ型ＭＯＳトランジスタ１００にドレイン電流が流れると、ＤＰの電位よりＤＭの電位が低い場合、ｐ型ＭＯＳトランジスタ１０２のドレイン電流よりｐ型ＭＯＳトランジスタ１０４のドレイン電流がより多くなるように、ＧＰの電位に比べてＧＭの電位が高くなる。
【０１３１】
逆に、ＤＰの電位よりＤＭの電位が高い場合、ｐ型ＭＯＳトランジスタ１０４のドレイン電流よりｐ型ＭＯＳトランジスタ１０２のドレイン電流がより多くなるように、ＧＭの電位に比べてＧＰの電位が高くなる。
【０１３２】
差動アンプ回路６０において、ｐ型ＭＯＳトランジスタ１０２及びｎ型ＭＯＳトランジスタ１０６、ｐ型ＭＯＳトランジスタ１０４及びｎ型ＭＯＳトランジスタ１０８の特性によって、差動対の入力信号ＤＰ、ＤＭが同等の場合の電位レベルＶ０が定められる。上述したように差動対の入力信号ＤＰ、ＤＭの電位差の発生により、差動アンプ回路６０では、電位レベルＶ０を基準に、差動対の入力信号ＤＰ、ＤＭの電位差に応じて、ＧＰ及びＧＭの電位レベルが変化する。
【０１３３】
（第１のピークホールド回路）
第１及び第２のピークホールド回路６２、６４は、同様の構成をなし、各トランジスタのサイズも同等である。
【０１３４】
第１のピークホールド回路６２は、ｐ型ＭＯＳトランジスタ１１０、１１２、１１４と、ｎ型ＭＯＳトランジスタ７４、１１６、１１８を含む。
【０１３５】
ｐ型ＭＯＳトランジスタ１１０（第４の第１導電型トランジスタ）は、ソース端子に電源レベル（第１の電源）が接続され、ゲート端子に動作制御信号ＢＰ１が供給される。
【０１３６】
ｐ型ＭＯＳトランジスタ１１２（第５の第１導電型トランジスタ）は、ソース端子にｐ型ＭＯＳトランジスタ１１０のドレイン端子が接続され、ゲート端子にＧＰが供給される。
【０１３７】
ｐ型ＭＯＳトランジスタ１１４（第６の第１導電型トランジスタ）は、ソース端子にｐ型ＭＯＳトランジスタ１１０のドレイン端子が接続される。
【０１３８】
ｎ型ＭＯＳトランジスタ１１６（第３の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ドレイン端子にｐ型ＭＯＳトランジスタ１１２のドレイン端子が接続される。
【０１３９】
ｎ型ＭＯＳトランジスタ１１８（第４の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ドレイン端子にｐ型ＭＯＳトランジスタ１１４のドレイン端子が接続される。
【０１４０】
ｎ型ＭＯＳトランジスタ１１６、１１８のゲート端子は互いに接続されると共に、ｎ型ＭＯＳトランジスタ１１８のドレイン端子にも接続されている。
【０１４１】
ｎ型ＭＯＳトランジスタ７４（第５の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ゲート端子にｎ型ＭＯＳトランジスタ１１６のドレイン端子が接続され、ドレイン端子にｐ型ＭＯＳトランジスタ１１４のゲート端子が接続される。
【０１４２】
このｐ型ＭＯＳトランジスタ１１４のゲート端子は、ノードＰＫＨにも接続される。
【０１４３】
このような構成の第１のピークホールド回路６２は、動作制御信号ＢＰ１によりｐ型ＭＯＳトランジスタ１１０にドレイン電流が流れると、保持動作を開始する。
【０１４４】
ノードＰＫＨの電位がＧＰの電位より高い場合、ｐ型ＭＯＳトランジスタ１１２により多くのドレイン電流が流れ、ｎ型ＭＯＳトランジスタ１１６のドレイン端子の電位が高くなる。これにより、ｎ型ＭＯＳトランジスタ７４を介してノードＰＫＨから接地レベルに流れる電流が大きくなる。その結果、ノードＰＫＨの電位が低くなる。
【０１４５】
すなわち、この場合、第１のピークホールド回路６２は、ノードＰＫＨにＧＰの電位の下限値を保持するように動作する。
【０１４６】
一方、ノードＰＫＨの電位がＧＰの電位より低い場合、ｐ型ＭＯＳトランジスタ１１４のドレイン電流がより多く流れ、ｎ型ＭＯＳトランジスタ１１８のドレイン端子の電位が高くなる。これに伴って、ｎ型ＭＯＳトランジスタ１１８とカレントミラー構造をなすｎ型ＭＯＳトランジスタ１１６のドレイン電流が流れ、ｎ型ＭＯＳトランジスタ１１６のドレイン端子の電位が決まる。このとき、ｎ型ＭＯＳトランジスタ７４は、オフ若しくは微小なドレイン電流しか流さない。従って、定電位設定回路６６でノードＰＫＨに微小ずつ電荷を供給することで、ノードＰＫＨの電位が少しずつ高くなる。
【０１４７】
（第２のピークホールド回路）
第２のピークホールド回路６４は、ｐ型ＭＯＳトランジスタ１２０、１２２、１２４と、ｎ型ＭＯＳトランジスタ７８、１２６、１２８を含む。
【０１４８】
ｐ型ＭＯＳトランジスタ１２０（第４の第１導電型トランジスタ）は、ソース端子に電源レベル（第１の電源）が接続され、ゲート端子に動作制御信号ＢＰ１が供給される。
【０１４９】
ｐ型ＭＯＳトランジスタ１２２（第５の第１導電型トランジスタ）は、ソース端子にｐ型ＭＯＳトランジスタ１２０のドレイン端子に接続され、ゲート端子にＧＭが供給される。
【０１５０】
ｐ型ＭＯＳトランジスタ１２４（第６の第１導電型トランジスタ）は、ソース端子にｐ型ＭＯＳトランジスタ１２０のドレイン端子が接続される。
【０１５１】
ｎ型ＭＯＳトランジスタ１２６（第３の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ドレイン端子にｐ型ＭＯＳトランジスタ１２２のドレイン端子が接続される。
【０１５２】
ｎ型ＭＯＳトランジスタ１２８（第４の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ドレイン端子にｐ型ＭＯＳトランジスタ１２４のドレイン端子が接続される。
【０１５３】
ｎ型ＭＯＳトランジスタ１２６、１２８のゲート端子は互いに接続されると共に、ｎ型ＭＯＳトランジスタ１２８のドレイン端子にも接続されている。
【０１５４】
ｎ型ＭＯＳトランジスタ７８（第５の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ゲート端子にｎ型ＭＯＳトランジスタ１２６のドレイン端子が接続され、ドレイン端子にｐ型ＭＯＳトランジスタ１２４のゲート端子が接続される。
【０１５５】
このｐ型ＭＯＳトランジスタ１２４のゲート端子は、ノードＰＫＨにも接続される。
【０１５６】
第２のピークホールド回路６２の動作は、同様の構成の第１のピークホールド回路６２の動作と同様のため説明を省略する。
【０１５７】
このように第１及び第２のピークホールド回路６２、６４は、それぞれＧＰ、ＧＭの電位の下限値をノードＰＫＨに保持する。ノードＰＫＨは、定電位設定回路６６により、微小な電荷が供給されるようになっている。
【０１５８】
（定電位設定回路）
定電位設定回路６６は、ｐ型ＭＯＳトランジスタ１３０と、キャパシタ８２を含む。
【０１５９】
ｐ型ＭＯＳトランジスタ１３０（第１３の第１導電型トランジスタ）は、バルク及びソース端子が電源（第１の電源）に接続され、ソース端子及びソース端子はキャパシタを介して接続されている。
【０１６０】
ｐ型ＭＯＳトランジスタ１３０は、ゲート端子に動作制御信号ＢＰ１が供給され、ドレイン端子にノードＰＫＨが接続されている。
【０１６１】
このような定電位設定回路６６では、動作制御信号ＢＰ１によりｐ型ＭＯＳトランジスタ１３０が定電流源として動作し、ノードＰＫＨが所与の未検出状態に対応した電位になるまで、微小な電荷をノードＰＫＨに供給する。ノードＰＫＨは、接地レベル（第２の電源）との間に挿入されたキャパシタ８２により、電荷を保持する。
【０１６２】
ノードＰＫＨは、上述したように第１及び第２のピークホールド回路６２、６４のｎ型ＭＯＳトランジスタ７４、７８によって、ＧＰ若しくはＧＭとの電位差に応じて、適宜放電される。
【０１６３】
（比較回路）
比較回路６８は、ｐ型ＭＯＳトランジスタ１４０、１４２、１４４、ｎ型ＭＯＳトランジスタ１４６、１４８、１５０を含む。
【０１６４】
ｐ型ＭＯＳトランジスタ１４０（第７の第１導電型トランジスタ）は、ソース端子に電源レベル（第１の電源）が接続され、ゲート端子に動作制御信号ＢＰ１が供給される。
【０１６５】
ｐ型ＭＯＳトランジスタ１４２（第８の第１導電型トランジスタ）は、ソース端子にｐ型ＭＯＳトランジスタ１４０のドレイン端子が接続され、ゲート端子にノードＰＫＨが接続される。
【０１６６】
ｐ型ＭＯＳトランジスタ１４４（第９の第１導電型トランジスタ）は、ソース端子にｐ型ＭＯＳトランジスタ１４０のドレイン端子が接続され、ゲート端子に基準レベルＲＰが供給される。
【０１６７】
ｎ型ＭＯＳトランジスタ１４６（第６の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ドレイン端子にｐ型ＭＯＳトランジスタ１４２のドレイン端子が接続される。
【０１６８】
ｎ型ＭＯＳトランジスタ１４８（第７の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ドレイン端子にｐ型ＭＯＳトランジスタ１４４のドレイン端子が接続される。
【０１６９】
ｎ型ＭＯＳトランジスタ１４６、１４８のゲート端子は互いに接続されると共に、ｎ型ＭＯＳトランジスタ１４６のドレイン端子にも接続される。
【０１７０】
ｎ型ＭＯＳトランジスタ１５０（第８の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ドレイン端子にｎ型ＭＯＳトランジスタ１４６、１４８のゲート端子が接続される。ｎ型ＭＯＳトランジスタ１５８のゲート端子は、ｎ型ＭＯＳトランジスタ１４８のドレイン端子にも接続される。
【０１７１】
このような比較回路６８において、ｎ型ＭＯＳトランジスタ１４８のドレイン端子から、比較信号Ｎ６が取り出される。
【０１７２】
比較回路６８は、動作制御信号ＢＰ１によりｐ型ＭＯＳトランジスタ１３０のドレイン電流が流れると、比較動作を開始する。
【０１７３】
例えば、ノードＰＫＨの電位が基準レベルＲＰの電位より高い場合、ｐ型ＭＯＳトランジスタ１４４に流れるドレイン電流が多くなり、ｎ型ＭＯＳトランジスタ１４８のドレイン端子の電位が高くなる。従って、比較信号Ｎ６の電位が高くなる。
【０１７４】
一方、ノードＰＫＨの電位が基準レベルＲＰの電位より低い場合、ｐ型ＭＯＳトランジスタ１４４のドレイン電流が減り、ｎ型ＭＯＳトランジスタ１４８のドレイン端子の電位が低くなる。従って、比較信号Ｎ６の電位が下降する。
【０１７５】
なお本実施形態における比較回路６８は、ｎ型ＭＯＳトランジスタ１５０を設けることで、ヒステリシス特性を有する。すなわち、比較信号Ｎ６の電位が高くなると、ｎ型ＭＯＳトランジスタ１５０をも介して電流を流し、ｎ型ＭＯＳトランジスタ１４６のドレイン端子の電位下降を早める。これにより、ノードＰＫＨの電位が基準レベルＲＰの電位より高くなる場合と、ノードＰＫＨの電位が基準レベルＲＰの電位より低くなる場合とで、比較信号Ｎ６が変化する閾値を異ならせることができるので、信号検出の信頼性を向上させることができるようになる。
【０１７６】
（基準レベル生成回路）
ところで、ノードＰＫＨの未検出状態に対応した定電位のレベルは、動作制御信号ＢＰ１によりオンとなるｐ型ＭＯＳトランジスタの特性によって定められる。しかしながら、ｐ型ＭＯＳトランジスタの特性は、温度などの動作環境に応じて変化する。そのため、比較回路６８において、一定の基準レベルＲＰを用いてノードＰＫＨの電位を比較すると、動作環境によって信号の検出精度が著しく劣化してしまう。
【０１７７】
そこで、本実施形態では、定電位レベルの変化に応じて基準レベルＲＰも変化させるために、基準レベルＲＰを生成する基準レベル生成回路１６０を設けている。この基準レベル生成回路１６０は、差動アンプ回路６０と同一トランジスタサイズで、同一構成とすることで、差動アンプ回路６０の温度特性を含む電気的特性が同等となるように構成されている。
【０１７８】
従って、温度変化によって定電位レベルが変動しても、これに対応して基準レベルＲＰのレベルも同様の温度特性に従って変化させることができるため、基準レベルとの比較を精度良く行うことができるようになる。
【０１７９】
基準レベル生成回路１６０は、ｐ型ＭＯＳトランジスタ１６２、１６４、１６６、ｎ型ＭＯＳトランジスタ１６８、１７０を含む。
【０１８０】
ｐ型ＭＯＳトランジスタ１６２（第１０の第１導電型トランジスタ）は、ソース端子に電源レベル（第１の電源）が接続され、ゲート端子に動作制御信号ＢＰ１が供給される。
【０１８１】
ｐ型ＭＯＳトランジスタ１６４（第１１の第１導電型トランジスタ）は、ソース端子にｐ型ＭＯＳトランジスタ１６２のドレイン端子が接続され、ゲート端子に差動対の検出レベル入力信号ＷＰ、ＷＺのうち、ＷＺが供給される。
【０１８２】
ｐ型ＭＯＳトランジスタ１６６（第１２の第１導電型トランジスタ）は、ソース端子にｐ型ＭＯＳトランジスタ１６２のドレイン端子が接続され、ゲート端子に差動対の検出レベル入力信号ＷＰ、ＷＺのうち、ＷＰが供給される。
【０１８３】
ｎ型ＭＯＳトランジスタ１６８（第９の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ゲート端子及びドレイン端子にｐ型ＭＯＳトランジスタ１６４のドレイン端子が接続される。
【０１８４】
ｎ型ＭＯＳトランジスタ１７０（第１０の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ゲート端子及びドレイン端子にｐ型ＭＯＳトランジスタ１６６のドレイン端子が接続される。
【０１８５】
基準レベルＲＰは、ｎ型ＭＯＳトランジスタ１７０のゲート端子及びドレイン端子から取り出される。
【０１８６】
このような基準レベル生成回路１６０は、差動対の検出レベル入力信号ＷＰ、ＷＺの電位差を増幅した基準レベルＲＰを生成する。基準レベル生成回路１６０は、差動アンプ回路６０と同様の電気的特性を有しているため、温度変化などの環境変化に応じて、差動出力信号ＧＰ、ＧＭの電位変動に対応した基準レベルＲＰが生成されることになる。
【０１８７】
（出力回路）
本実施形態では、このような基準レベルＲＰにより比較回路６８により精度良く比較された結果である比較信号Ｎ６を論理レベルに変換するための出力回路１８０を有する。
【０１８８】
出力回路１８０は、信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢ（或いは、図１に示すＨＳ＿ＳＱ＿Ｅｎｂ）及びイネーブル信号ＰＤＸの論理レベルが「Ｈ」のとき、比較信号Ｎ６を論理レベルに変換して比較結果信号ＨＳ＿ＳＱとして出力する。
【０１８９】
信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢは、高速用ＨＳ＿ＳＱ回路５４のイネーブル信号であり、イネーブル信号ＰＤＸは少なくとも受信動作時に論理レベル「Ｈ」になる。信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢとイネーブル信号ＰＤＸとを別個に設けることで、受信動作開始後に高速用ＨＳ＿ＳＱ回路５４が安定して動作するまでの不安定期間に、不安定な比較信号Ｎ６に対応した比較結果信号ＨＳ＿ＳＱが出力されることを防止することができる。
【０１９０】
このような出力回路１８０は、ｐ型ＭＯＳトランジスタ１８２、ｎ型ＭＯＳトランジスタ１８４、３入力１出力ＮＡＮＤ回路１８６、インバータ回路１８８を含む。ここでは、３入力１出力ＮＡＮＤ回路１８６、インバータ回路１８８の構成は、公知のものであるため、トランジスタレベルの図示を省略している。
【０１９１】
ｐ型ＭＯＳトランジスタ１８２（第１４の第１導電型トランジスタ）は、ソース端子に電源レベル（第１の電源）が接続され、ゲート端子に動作制御信号ＢＰ１が供給される。
【０１９２】
ｎ型ＭＯＳトランジスタ１８４（第１１の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ゲート端子に比較信号Ｎ６が供給される。
【０１９３】
ｐ型ＭＯＳトランジスタ１８２のドレイン端子と、ｎ型ＭＯＳトランジスタ１８４のドレイン端子とは互いに接続され、比較信号Ｎ７として３入力１出力ＮＡＮＤ回路１８６の入力端子の１つに接続されている。
【０１９４】
３入力１出力ＮＡＮＤ回路１８６の他の入力端子には、信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢとイネーブル信号ＰＤＸとが供給される。
【０１９５】
３入力１出力ＮＡＮＤ回路１８６の出力端子は、インバータ回路１８８の入力端子に接続される。
【０１９６】
インバータ回路１８８の出力端子からは、比較結果信号ＨＳ＿ＳＱが出力される。
【０１９７】
このような構成の出力回路１８０は、動作制御信号ＢＰ１によりｐ型ＭＯＳトランジスタ１８２にドレイン電流が流れると、比較信号Ｎ６の電位によって、ｎ型ＭＯＳトランジスタ１８４が制御される。ｎ型ＭＯＳトランジスタ１８４がオンになると、ｎ型ＭＯＳトランジスタ１８４のドレイン端子は接地レベルとなって、比較信号Ｎ７は論理レベル「Ｌ」となる。従って、信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢ及びイネーブル信号ＰＤＸの論理レベルが「Ｈ」のときに、比較結果信号ＨＳ＿ＳＱの論理レベルが「Ｌ」となる。
【０１９８】
一方、ｎ型ＭＯＳトランジスタ１８４がオフの場合、ｎ型ＭＯＳトランジスタ１８４のドレイン端子は電源レベルのままであるため、比較信号Ｎ７は論理レベル「Ｈ」となる。従って、信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢ及びイネーブル信号ＰＤＸの論理レベルが「Ｈ」のときに、比較結果信号ＨＳ＿ＳＱの論理レベルが「Ｈ」となる。
【０１９９】
（動作制御信号生成回路）
本実施形態における高速用ＨＳ＿ＳＱ回路５４を構成する各部の動作は、動作制御信号ＢＰ１により一括的に制御される。この動作制御信号ＢＰ１は、高速用ＨＳ＿ＳＱ回路５４の動作イネーブル信号ＸＩＱ（或いは、図１に示すＨＳ＿ＳＱ＿Ｐｗｒ）により生成される。
【０２００】
図７に、このような動作イネーブル信号ＸＩＱによる動作制御信号ＢＰ１を生成する動作制御信号生成回路の構成の一例を示す。
【０２０１】
動作制御信号生成回路は、インバータ回路１９０、１９２、ｐ型ＭＯＳトランジスタ１９４、１９６、１９８、ｎ型ＭＯＳトランジスタ２００、２０２を含む。
【０２０２】
インバータ回路１９０の入力端子には動作イネーブル信号ＸＩＱが供給され、その出力端子からは反転イネーブル信号ＰＷＤＮが出力される。反転イネーブル信号ＰＷＤＮは、インバータ１９２の入力端子及びｐ型ＭＯＳトランジスタ１９８のゲート端子に供給される。
【０２０３】
インバータ回路１９２の出力端子からは、イネーブル信号ＰＤＸが出力される。
【０２０４】
イネーブル信号ＰＤＸは、ｐ型ＭＯＳトランジスタ１９４のゲート端子に供給される。
【０２０５】
ｐ型ＭＯＳトランジスタ１９４は、ソース端子に電源レベル（第１の電源）が接続される。ｐ型ＭＯＳトランジスタ１９４のドレイン端子からは、動作制御信号ＢＰ１が取り出される。
【０２０６】
ｐ型ＭＯＳトランジスタ１９６は、ソース端子に電源レベル（第１の電源）が接続される。ｐ型ＭＯＳトランジスタ１９６のドレイン端子にノードＢＰ１Ｄが接続され、ゲート端子に動作制御信号ＢＰ１が供給される。
【０２０７】
ｐ型ＭＯＳトランジスタ１９８は、ソース端子にｐ型ＭＯＳトランジスタ１９４のドレイン端子が接続され、ドレイン端子にノードＢＰ１Ｄが接続される。
【０２０８】
また、外部から供給される動作基準電流ＣＩ５０が、ｎ型ＭＯＳトランジスタ２００のドレイン端子及びゲート端子に供給される。このｎ型ＭＯＳトランジスタ２００のソース端子は、接地レベル（第２の電源）に接続される。
【０２０９】
一方、ｎ型ＭＯＳトランジスタ２０２は、ソース端子に接地レベル（第２の電源）が接続され、ゲート端子にｎ型ＭＯＳトランジスタ２００のゲート端子が接続され、ドレイン端子にノードＢＰ１Ｄが接続される。
【０２１０】
このような構成の動作制御信号生成回路は、ｎ型ＭＯＳトランジスタ２００、２０２によりカレントミラー構成をなしており、ＣＩ５０の電流値のミラー比率倍の電流が、ｎ型ＭＯＳトランジスタ２０２のドレイン電流となる。
【０２１１】
動作イネーブル信号ＸＩＱの論理レベルが「Ｌ」の場合、ｐ型ＭＯＳトランジスタ１９４がオン、ｐ型ＭＯＳトランジスタ１９８がオフとなるため、動作制御信号ＢＰ１は電源レベルとなる。従って、ｐ型ＭＯＳトランジスタのゲート端子に動作制御信号ＢＰ１が供給される高速用ＨＳ＿ＳＱ回路５４の各部は、動作しない。
【０２１２】
一方、動作イネーブル信号ＸＩＱの論理レベルが「Ｈ」の場合、ｐ型ＭＯＳトランジスタ１９４がオフ、ｐ型ＭＯＳトランジスタ１９８がオンとなるため、動作制御信号ＢＰ１は、ｎ型ＭＯＳトランジスタ２０２のドレイン電流に対応した電位となり、ｐ型ＭＯＳトランジスタのゲート端子に動作制御信号ＢＰ１が供給される高速用ＨＳ＿ＳＱ回路５４の各部が動作するようになっている。
【０２１３】
４．３  動作例
次に、上述した構成の高速用ＨＳ＿ＳＱ回路５４の動作例について、図８（Ａ）、（Ｂ）及び図９を用いて説明する。
【０２１４】
本実施形態における高速用ＨＳ＿ＳＱ回路５４は、ＵＳＢ２．０において「Ｈ」データの転送時に接地レベルを基準に４００ｍＶの振幅を有するＤＰと、「Ｌ」データの転送時に接地レベルを基準に４００ｍＶの振幅を有するＤＭとからなる差動対の受信信号の有無を検出する。
【０２１５】
図８（Ａ）に、高速用ＨＳ＿ＳＱ回路５４の各種入出力信号の波形の一例を示す。
【０２１６】
上述したように高速用ＨＳ＿ＳＱ回路５４は、基準レベル生成回路１６０に差動対の検出レベル入力信号ＷＰ、ＷＺを予め供給しておくことで、基準レベルＲＰに基づく信号検出が可能となる。ここでは、ＷＺを接地レベルに接続し、ＷＰに所与の検出レベル電圧を供給する。
【０２１７】
この場合、受信データが「Ｈ、Ｌ、Ｈ、Ｌ、・・・」となるように、差動対の入力信号ＤＰ、ＤＭが交互に４００ｍＶの振幅となるものとすると、例えば各トランジスタサイズの最適化を図ることで、プロセスに依存するものの、３．３Ｖ電源で約４ナノ秒（［ｎｓ］）のディレイでＨＳ＿ＳＱを出力させることができる。
【０２１８】
図８（Ｂ）に、高速用ＨＳ＿ＳＱ回路５４の内部の各ノードの動作波形の一例を示す。
【０２１９】
ここでは、差動アンプ回路６０の差動対の出力信号ＧＰ、ＧＭ、ノードＰＫＨ、基準レベルＲＰ、比較信号Ｎ７を、比較結果信号ＨＳ＿ＳＱと共に示す。
【０２２０】
本実施形態における高速用ＨＳ＿ＳＱ回路５４は、動作基準電流ＣＩ５０として外部の定電流源から所定の定電流値（例えば、５０μＡ）を供給し、動作イネーブル信号ＸＩＱの論理レベルを「Ｈ」にすることで動作を開始する。
【０２２１】
例えば、図８（Ａ）に示すタイミングで差動対の入力信号ＤＰ、ＤＭが入力された場合、差動アンプ回路６０は上述したようにＤＰ、ＤＭの差分の電圧（この場合は、４００ｍＶ）を増幅し、差動対の出力信号ＧＰ、ＧＭを生成する。この差動対の出力信号ＧＰ、ＧＭは、差動アンプ回路６０において動作制御信号ＢＰ１により制御されるｐ型ＭＯＳトランジスタ１００の特性に応じて決められる電位（例えば、１．２Ｖ）を基準に、正側と負側に振れる。
【０２２２】
これに伴い、第１のピークホールド回路６２は、（接地レベルを基準にした）ＧＰの電位の下限値をホールドする。すなわち、上述したように、第１のピークホールド回路６２では、ノードＰＫＨの電位がＧＰの電位より高い場合、ｐ型ＭＯＳトランジスタ１１２に多くの電流を流すために、ｎ型ＭＯＳトランジスタ１１６のドレイン端子の電位が上昇し、ｎ型ＭＯＳトランジスタ７４を介してノードＰＫＨから流れる電流が増え、図９に示すように結果的にノードＰＫＨとＧＰとの電位が同等になる。
【０２２３】
第２のピークホールド回路６４は、（接地レベルを基準にした）ＧＭの電位の下限値をホールドする。すなわち、第１のピークホールド回路６２と同様に、ノードＰＫＨの電位をＧＭの電位と同等にする。
【０２２４】
実際には、定電位設定回路６６によって、ノードＰＫＨは微小な電荷供給が定常的に行われ、次第に定電位に戻ることになるが、比較回路６８において、基準レベル生成回路１６０で生成された基準レベルＲＰと比較される。
【０２２５】
比較回路６８は、上述したようにノードＰＫＨの電位が基準レベルＲＰの電位より低い場合、比較信号Ｎ６の電位が低くなり、ノードＰＫＨの電位が基準レベルＲＰの電位より高い場合、比較信号Ｎ６の電位が低くなる。
【０２２６】
従って、出力回路１８０は、比較信号Ｎ６の電位が低くなってｎ型ＭＯＳトランジスタ１８４がオフになると、比較信号Ｎ７が電源レベルとなるため、信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢ及びイネーブル信号ＰＤＸの論理レベルが「Ｈ」のときに、図９に示すように比較結果信号ＨＳ＿ＳＱの論理レベルが「Ｈ」となる。
【０２２７】
一方、出力回路１８０は、図９に示すように、比較信号Ｎ６の電位が高くなってｎ型ＭＯＳトランジスタ１８４がオンになると、比較信号Ｎ７は接地レベルとなって、信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢ及びイネーブル信号ＰＤＸの論理レベルが「Ｈ」のときに、図８に示すように比較結果信号ＨＳ＿ＳＱの論理レベルが「Ｌ」となる。
【０２２８】
このように本実施形態では、一定電位に戻されるノードに入力信号のピーク値を保持させ、これにより変動したノードの電位を、所与の基準レベルと比較するようにした。こうすることで、高価な微細プロセスを用いることなく、ＵＳＢ２．０の規格に準拠した高速かつ微小振幅の受信信号の検出を精度良く行うことができる。特に、本実施形態のように、ノードに電荷を供給し、保持するピーク値に応じて適宜電荷を抜くように構成したため、高速な入力信号にも対応でき、応答性を向上させることができる。
【０２２９】
ところで、このような高速用ＨＳ＿ＳＱ回路５４は、図７に示したように、動作イネーブル信号ＸＩＱ及び信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢにより動作制御信号ＢＰ１を生成することによって、動作制御を行って、不安定な比較結果信号ＨＳ＿ＳＱを外部に出力することを防止することができる。
【０２３０】
図１０に、このような高速用ＨＳ＿ＳＱ回路５４の動作を示す真理値表を示す。
【０２３１】
ここでは、「Ｈ」は論理レベル「Ｈ」、「Ｌ」は論理レベル「Ｌ」を、「Ｘ」はドントケアであることを示す。
【０２３２】
このように、動作イネーブル信号ＸＩＱ及び信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢの論理レベルが「Ｈ」の場合に限り、比較結果信号ＨＳ＿ＳＱは正常な信号検出結果を出力し、それ以外の場合は比較結果信号ＨＳ＿ＳＱを固定的に論理レベル「Ｌ」を出力することで、後段で比較結果信号ＨＳ＿ＳＱを用いる回路に不安定期間に出力された比較結果信号ＨＳ＿ＳＱが伝搬しないようにしている。
【０２３３】
高速用ＨＳ＿ＳＱ回路５４は、動作イネーブル信号ＸＩＱ及び信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢの論理レベルが「Ｈ」の場合には、基準レベル生成回路１６０に与えられる差動対の検出レベル入力信号ＷＰ、ＷＺの差分と、差動対の入力信号ＤＰ、ＤＭとの差分との比較結果が、比較結果信号ＨＳ＿ＳＱとして出力される。上述したように、高速用ＨＳ＿ＳＱ回路５４では、実際には、差動対の検出レベル入力信号ＷＰ、ＷＺの差分に対応した増幅電圧である基準レベルＲＰと、差動対の入力信号ＤＰ、ＤＭの差分に対応した増幅電圧であるノードＰＫＨとを比較することで、信号検出を行っている。
【０２３４】
このように、基準レベルＲＰを差動アンプ回路６０と同等の電気的特性を有する基準レベル生成回路１６０で生成するようにしたので、回路設計において、基準レベルＲＰの電位を考慮することなく、検出レベルを設定することができる。
【０２３５】
図１１に、高速用ＨＳ＿ＳＱ回路５４の動作制御タイミングの一例を示す。
【０２３６】
例えば、時刻Ｔ１で動作イネーブル信号ＸＩＱを論理レベル「Ｈ」とした後に、時刻Ｔ２で信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢを論理レベル「Ｈ」とすることによって、差動対の入力信号ＤＰ、ＤＭの信号検出が可能となる。従って、時刻Ｔ２から差動対の入力信号ＤＰ、ＤＭの差分が、差動対の検出レベル入力信号ＷＰ、ＷＺの差分を越える時刻Ｔ３までは、比較結果信号ＨＳ＿ＳＱの出力は論理レベル「Ｌ」となるが、時刻Ｔ３以降は比較結果信号ＨＳ＿ＳＱの出力は論理レベル「Ｈ」となる。
【０２３７】
時刻Ｔ４において、信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢの論理レベルを「Ｌ」にすることによって、比較結果信号ＨＳ＿ＳＱの出力を論理レベル「Ｌ」に固定し、時刻Ｔ５で動作イネーブル信号ＸＩＱを論理レベル「Ｌ」にすることにより、動作制御信号ＢＰ１による高速用ＨＳ＿ＳＱ回路５４全体の動作を停止させること可能となる。
【０２３８】
４．４  低速用ＨＳ＿ＳＱ＿Ｌ回路（広義には、低速用信号検出回路）
上述したように低速用ＨＳ＿ＳＱ＿Ｌ回路５２の構成は、上述した高速用ＨＳ＿ＳＱ回路５４の構成と同様のため説明を省略する。低速用ＨＳ＿ＳＱ＿Ｌ回路５２が、高速用ＨＳ＿ＳＱ回路５４と異なる点は、高速用ＨＳ＿ＳＱ回路５４が応答速度を重視してトランジスタサイズが最適化されているのに対し、低速用ＨＳ＿ＳＱ＿Ｌ回路５２では信号検出感度を重視してトランジスタサイズが最適化されている点である。
【０２３９】
図１２に、低速用ＨＳ＿ＳＱ＿Ｌ回路５２にＨＳの高速な受信信号を供給した場合の応答の一例を示す。
【０２４０】
この場合、比較信号Ｎ７、比較結果信号ＨＳ＿ＳＱ＿Ｌの応答波形については、正しく動作する。
【０２４１】
しかしながら、実際には差動アンプ回路の出力である差動対の出力信号ＧＰ、ＧＭが追従することができず、やがてこれらの信号の振幅が、減衰してしまう。また、ピーク値を保持するノードＰＫＨが、これら差動対の出力信号ＧＰ、ＧＭの下限値をトレースすることができなくなる。
【０２４２】
その結果、比較回路において、基準レベルＲＰとの比較結果が正確でなくなり、その結果信号検出の精度が劣化してしまう。
【０２４３】
このように本実施形態は、差動対の受信信号に対する感度と、差動対の受信信号に対する高速応答性とは回路構成をする上で相反する点に着目し、受信感度を重視した低速用ＨＳ＿ＳＱ＿Ｌ回路と高速受信を重視した高速用ＨＳ＿ＳＱ回路を別個に設けている。これにより、本実施形態における信号受信回路は、ＵＳＢ２．０においてＨＳモード及びＦＳモードにおいて信号検出の最適化を図ることができる。
【０２４４】
図１３（Ａ）に、低速用ＨＳ＿ＳＱ＿Ｌ回路５２の各種入出力信号の波形の一例を示す。
【０２４５】
この場合、受信データが「Ｈ、Ｌ、Ｈ、Ｌ、・・・」となるように、差動対の入力信号ＤＰ、ＤＭが交互に４００ｍＶの振幅となるものとすると、例えば各トランジスタサイズの最適化を図ることで、プロセスに依存するものの、３．３Ｖ電源で約８ナノ秒（［ｎｓ］）のディレイでＨＳ＿ＳＱ＿Ｌを出力させることができる。
【０２４６】
図１３（Ｂ）に、低速用ＨＳ＿ＳＱ＿Ｌ回路５２の内部の各ノードの動作波形の一例を示す。
【０２４７】
ここでは、差動アンプ回路の差動対の出力信号ＧＰ、ＧＭ、ノードＰＫＨ、基準レベルＲＰ、比較信号Ｎ７を、比較結果信号ＨＳ＿ＳＱ＿Ｌと共に示す。
【０２４８】
低速用ＨＳ＿ＳＱ＿Ｌ回路５２においても、例えば、図１３（Ａ）に示すタイミングで差動対の入力信号ＤＰ、ＤＭが入力された場合、高速用ＨＳ＿ＳＱ回路５２と同様に動作する。
【０２４９】
すなわち、図１４に示すように、差動対の入力信号ＤＰ、ＤＭに応じて変化するＧＰ、ＧＭに対して、ノードＰＫＨの電位は、その下限値をトレースするように追従する。このノードＰＫＨは図１２と異なり、正しい電位比較結果が得られるため、低速用ＨＳ＿ＳＱ＿Ｌ回路５２は、高速用より大きいレベルであって低速用に設定された新たな基準レベルＲＰとの電位を比較することによって、比較信号Ｎ７を生成し、比較結果信号ＨＳ＿ＳＱ＿Ｌを出力する。
【０２５０】
５．  電子機器
次に、上述した本実施形態のデータ転送制御装置を含む電子機器の例について説明する。
【０２５１】
例えば図１５（Ａ）に電子機器の１つであるプリンタの内部ブロック図を示し、図１６（Ａ）にその外観図を示す。ＣＰＵ（マイクロコンピュータ）５１０はシステム全体の制御などを行う。操作部５１１はプリンタをユーザが操作するためのものである。ＲＯＭ５１６には、制御プログラム、フォントなどが格納され、ＲＡＭ５１７はＣＰＵ５１０のワーク領域として機能する。ＤＭＡＣ５１８は、ＣＰＵ５１０を介さずにデータ転送を行うためのＤＭＡコントローラである。表示パネル５１９はプリンタの動作状態をユーザに知らせるためのものである。
【０２５２】
ＵＳＢを介してパーソナルコンピュータなどの他のデバイスから送られてきたシリアルの印字データは、データ転送制御装置５００によりパラレルの印字データに変換される。そして、変換後のパラレル印字データは、ＣＰＵ５１０又はＤＭＡＣ５１８により、印字処理部（プリンタエンジン）５１２に送られる。そして、印字処理部５１２においてパラレル印字データに対して所与の処理が施され、プリントヘッダなどからなる印字部（データの出力処理を行う装置）５１４により紙に印字されて出力される。
【０２５３】
図１５（Ｂ）に電子機器の１つであるスキャナの内部ブロック図を示し、図１６（Ｂ）にその外観図を示す。ＣＰＵ５２０はシステム全体の制御などを行う。操作部５２１はスキャナをユーザが操作するためのものである。ＲＯＭ５２６には制御プログラムなどが格納され、ＲＡＭ５２７はＣＰＵ５２０のワーク領域として機能する。ＤＭＡＣ５２８はＤＭＡコントローラである。
【０２５４】
光源、光電変換器などからなる画像読み取り部（データの取り込み処理を行う装置）５２２により原稿の画像が読み取られ、読み取られた画像のデータは画像処理部（スキャナエンジン）５２４により処理される。そして、処理後の画像データは、ＣＰＵ５２０又はＤＭＡＣ５２８によりデータ転送制御装置５００に送られる。データ転送制御装置５００は、このパラレルの画像データをシリアルデータに変換し、ＵＳＢを介してパーソナルコンピュータなどの他のデバイスに送信する。
【０２５５】
図１５（Ｃ）に電子機器の１つであるＣＤ−ＲＷドライブの内部ブロック図を示し、図１６（Ｃ）にその外観図を示す。ＣＰＵ５３０はシステム全体の制御などを行う。操作部５３１はＣＤ−ＲＷをユーザが操作するためのものである。ＲＯＭ５３６には制御プログラムなどが格納され、ＲＡＭ５３７はＣＰＵ５３０のワーク領域として機能する。ＤＭＡＣ５３８はＤＭＡコントローラである。
【０２５６】
レーザ、モータ、光学系などからなる読み取り＆書き込み部（データの取り込み処理を行う装置又はデータの記憶処理を行うための装置）５３３によりＣＤ−ＲＷ５３２から読み取られたデータは、信号処理部５３４に入力され、エラー訂正処理などの所与の信号処理が施される。そして、信号処理が施されたデータが、ＣＰＵ５３０又はＤＭＡＣ５３８によりデータ転送制御装置５００に送られる。データ転送制御装置５００は、このパラレルのデータをシリアルデータに変換し、ＵＳＢを介してパーソナルコンピュータなどの他のデバイスに送信する。
【０２５７】
一方、ＵＳＢを介して他のデバイスから送られてきたシリアルのデータは、データ転送制御装置５００によりパラレルのデータに変換される。そして、このパラレルデータは、ＣＰＵ５３０又はＤＭＡＣ５３８により信号処理部５３４に送られる。そして、信号処理部５３４においてこのパラレルデータに対して所与の信号処理が施され、読み取り＆書き込み部５３３によりＣＤ−ＲＷ５３２に記憶される。
【０２５８】
なお、図１５（Ａ）、（Ｂ）、（Ｃ）において、ＣＰＵ５１０、５２０、５３０の他に、データ転送制御装置５００でのデータ転送制御のためのＣＰＵを別に設けるようにしてもよい。
【０２５９】
本実施形態のデータ転送制御装置を電子機器に用いれば、ＵＳＢ２．０におけるＨＳモードでのデータ転送が可能になる。従って、ユーザがパーソナルコンピュータなどによりプリントアウトの指示を行った場合に、少ないタイムラグで印字が完了するようになる。また、スキャナへの画像取り込みの指示の後に、少ないタイムラグで読み取り画像をユーザは見ることができるようになる。また、ＣＤ−ＲＷからのデータの読み取りや、ＣＤ−ＲＷへのデータの書き込みを高速に行うことができるようになる。
【０２６０】
また、本実施形態のデータ転送制御装置を電子機器に用いれば、バスに接続される他の電子機器から、ＨＳモードで転送されるデータの受信を精度良く検出し、例えば受信処理の動作開始を適切に制御することができるので、電子機器の省力化を図れる。
【０２６１】
なお本実施形態のデータ転送制御装置を適用できる電子機器としては、上記以外にも例えば、種々の光ディスクドライブ（ＣＤ−ＲＯＭ、ＤＶＤ）、光磁気ディスクドライブ（ＭＯ）、ハードディスクドライブ、ＴＶ、ＶＴＲ、ビデオカメラ、オーディオ機器、電話機、プロジェクタ、パーソナルコンピュータ、電子手帳、ワードプロセッサなど種々のものを考えることができる。
【０２６２】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０２６３】
例えば、本発明のデータ転送制御装置の構成は、図１に示す構成に限定されるものではない。
【０２６４】
また、本発明は、ＵＳＢ２．０でのデータ転送に適用されることが特に望ましいが、これに限定されるものではない。例えばＵＳＢ２．０と同様の思想に基づく規格やＵＳＢ２．０を発展させた規格におけるデータ転送にも本発明は適用できる。
【図面の簡単な説明】
【図１】本実施形態における信号受信回路が適用されたデータ転送制御装置の構成の一例を示すブロック図である。
【図２】本実施形態における信号受信回路の構成要部を示すブロック図である。
【図３】本実施形態におけるＨＳ検出ハンドシェイクの手順を説明するための図である。
【図４】本実施形態における高速用ＨＳ＿ＳＱ回路の原理的な構成を示す構成図である。
【図５】本実施形態における高速用ＨＳ＿ＳＱ回路の機能ブロックの構成を示すブロック図である。
【図６】本実施形態における高速用ＨＳ＿ＳＱ回路のトランジスタレベルの回路構成の一例を示す回路構成図である。
【図７】動作制御信を生成する動作制御信号生成回路の構成の一例を示す構成図である。
【図８】図８（Ａ）は、本実施形態における高速用ＨＳ＿ＳＱ回路の各種入出力信号の波形の一例を示す波形図である。図８（Ｂ）は、本実施形態における高速用ＨＳ＿ＳＱ回路の内部の各ノードの動作波形の一例を示す波形図である。
【図９】本実施形態における高速用ＨＳ＿ＳＱ回路の各信号のタイミング関係を示す波形図である。
【図１０】本実施形態における高速用ＨＳ＿ＳＱ回路の動作を示す真理値表である。
【図１１】本実施形態における高速用ＨＳ＿ＳＱ回路の動作制御タイミングの一例を示すタイミング図である。
【図１２】本実施形態における低速用ＨＳ＿ＳＱ＿Ｌ回路に、ＨＳの高速な受信信号を供給した場合の応答の一例を示す波形図である。
【図１３】図１３（Ａ）は、本実施形態における低速用ＨＳ＿ＳＱ＿Ｌ回路の各種入出力信号の波形の一例を示す波形図である。図１３（Ｂ）は、本実施形態における低速用ＨＳ＿ＳＱ＿Ｌ回路の内部の各ノードの動作波形の一例を示す波形図である。
【図１４】本実施形態における低速用ＨＳ＿ＳＱ＿Ｌ回路の各信号のタイミング関係を示す波形図である。
【図１５】図１５（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機器の内部ブロック図の例である。
【図１６】図１６（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機器の外観図の例である。
【符号の説明】
１０  データハンドラ回路
２０  ＨＳ回路
２２  ＤＬＬ回路
２４  エラスティシティバッファ
３０  ＦＳ回路
４０  アナログフロントエンド回路
４２  ＦＳドライバ
４４  ＦＳ差動データレシーバ
４６  ＳＥ＿ＤＰレシーバ
４８  ＳＥ＿ＤＭレシーバ
５０  ＨＳカレントドライバ
５２  低速用ＨＳ＿ＳＱ＿Ｌ回路
５４  高速用ＨＳ＿ＳＱ回路
５６  ＨＳ差動データレシーバ５６
５８  ロジック回路
６０  差動アンプ回路
６２  第１のピークホールド回路
６４  第２のピークホールド回路
６６  定電位設定回路
６８  比較回路
７０  差動増幅器
７２、７６、８４  演算増幅器
８０  定電流源
８２  キャパシタ
１６０  基準レベル生成回路
１８０  出力回路
５００  データ転送制御装置
５１１  操作部
５１２  印字処理部
５１９  表示パネル
５２１  操作部
５３３  読み取り＆書き込み部
５３４  信号処理部
【図１】
0003651411.tif 000002
【図２】
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【図３】
0003651411.tif 000004
【図４】
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【図５】
0003651411.tif 000006
【図６】
0003651411.tif 000007
【図７】
0003651411.tif 000008
【図８】
0003651411.tif 000009
【図９】
0003651411.tif 000010
【図１０】
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【図１１】
0003651411.tif 000012
【図１２】
0003651411.tif 000013
【図１３】
0003651411.tif 000014
【図１４】
0003651411.tif 000015
【図１５】
0003651411.tif 000016
【図１６】
0003651411.tif 000017