(57)【特許請求の範囲】
【請求項１】
絶縁体上に形成された半導体よりなる薄膜領域を有し、第一、第二の低抵抗領域を有し、前記薄膜領域の一方の端部は第一の低抵抗領域と接続され、前記薄膜領域の他方の端部は第二の低抵抗領域と接続され、前記薄膜領域は内部にチャネルを有し、電荷蓄積部を前記薄膜領域内部あるいは近傍に有し、前記薄膜領域を制御する制御電極を有し、上記制御電極が上記薄膜領域の全体を覆い、前記電荷蓄積部を２つ以上有することを特徴とする半導体記憶素子。
【請求項２】
請求項１に記載の半導体記憶素子において前記第一、第二の低抵抗領域が絶縁体上に形成されていることを特徴とする半導体記憶素子。
【請求項３】
絶縁体上に形成された半導体よりなる第一、第二の薄膜領域を有し、薄膜領域よりも厚い、長辺が短辺の二倍以上の実質的に長方形の第一、第二の低抵抗領域を有し、上記第一の薄膜領域の一方の端部は第一の低抵抗領域と接続され、上記第一の薄膜領域の他方の端部は第二の低抵抗領域と接続され、上記第二の薄膜領域の一方の端部は第一の低抵抗領域と接続され、上記第二の薄膜領域の他方の端部は第二の低抵抗領域と接続され、同上記第一の薄膜領域を制御する第一の制御電極を有し、同上記第二の薄膜領域を制御する第二の制御電極を有することを特徴とする２ビット以上を記憶する半導体記憶素子。
【請求項４】
絶縁体上に形成された半導体よりなる第一、第二の薄膜領域を有し、薄膜領域よりも厚い、長辺が短辺の二倍以上の実質的に長方形の第一の低抵抗領域を有し、薄膜領域よりも厚い、第二、第三の低抵抗領域を有し、上記第一の薄膜領域の一方の端部は第一の低抵抗領域と接続され、上記第一の薄膜領域の他方の端部は第二の低抵抗領域と接続され、上記第二の薄膜領域の一方の端部は第一の低抵抗領域と接続され、上記第二の薄膜領域の他方の端部は第三の低抵抗領域と接続され、同上記第一の薄膜領域を制御する第一の制御電極を有し、同上記第二の薄膜領域を制御する第二の制御電極を有することを特徴とする２ビット以上を記憶する半導体記憶素子。
【請求項５】
絶縁体上に形成された半導体よりなる第一、第二の薄膜領域を有し、薄膜領域よりも厚い、第一、第二、第三、第四の低抵抗領域を有し、上記第一の薄膜領域の一方の端部は第一の低抵抗領域と接続され、上記第一の薄膜領域の他方の端部は第二の低抵抗領域と接続され、上記第二の薄膜領域の一方の端部は第三の低抵抗領域と接続され、上記第二の薄膜領域の他方の端部は第四の低抵抗領域と接続され、同上記第一、第二の薄膜領域を制御する共通の制御電極を有することを特徴とする２ビット以上を記憶する半導体記憶素子。
【請求項６】
絶縁体上に形成された半導体よりなる第一、第二の薄膜領域を有し、薄膜領域よりも厚い、第一、第二、第三の低抵抗領域を有し、上記第一の薄膜領域の一方の端部は第一の低抵抗領域と接続され、上記第一の薄膜領域の他方の端部は第二の低抵抗領域と接続され、上記第二の薄膜領域の一方の端部は第一の低抵抗領域と接続され、上記第二の薄膜領域の他方の端部は第三の低抵抗領域と接続され、長辺が短辺の二倍以上の実質的に長方形の、上記第一、第二の薄膜領域を制御する共通の制御電極を有することを特徴とする２ビット以上を記憶する半導体記憶素子。
【請求項７】
絶縁体上に形成された半導体よりなる第一、第二の薄膜領域を有し、薄膜領域よりも厚い、長辺が短辺の二倍以上の実質的に長方形の第一の低抵抗領域を有し、薄膜領域よりも厚い、第二、第三の低抵抗領域を有し、上記第一の薄膜領域の一方の端部は第一の低抵抗領域と接続され、上記第一の薄膜領域の他方の端部は第二の低抵抗領域と接続され、上記第二の薄膜領域の一方の端部は第一の低抵抗領域と接続され、上記第二の薄膜領域の他方の端部は第三の低抵抗領域と接続され、長辺が短辺の二倍以上の実質的に長方形の、上記第一、第二の薄膜領域を制御する共通の制御電極を有し、上記第一の低抵抗領域の長手方向と上記制御電極の長手方向がほぼ平行であることを特徴とする２ビット以上を記憶する半導体記憶素子。
【請求項８】
絶縁体上に形成された半導体よりなる第一、第二、第三、第四の薄膜領域を有し、薄膜領域よりも厚い、長辺が短辺の二倍以上の実質的に長方形の第一、第二、第三、第四の低抵抗領域を有し、上記第一の薄膜領域の一方の端部は第一の低抵抗領域と接続され、上記第一の薄膜領域の他方の端部は第二の低抵抗領域と接続され、上記第二の薄膜領域の一方の端部は第一の低抵抗領域と接続され、上記第二の薄膜領域の他方の端部は第二の低抵抗領域と接続され、上記第三の薄膜領域の一方の端部は第三の低抵抗領域と接続され、上記第三の薄膜領域の他方の端部は第四の低抵抗領域と接続され、上記第四の薄膜領域の一方の端部は第三の低抵抗領域と接続され、上記第四の薄膜領域の他方の端部は第四の低抵抗領域と接続され、長辺が短辺の二倍以上の実質的に長方形の、上記第一、第三の薄膜領域を制御する第一の制御電極を有し、長辺が短辺の二倍以上の実質的に長方形の、上記第二、第四の薄膜領域を制御する第二の制御電極を有することを特徴とする４ビット以上を記憶する半導体記憶素子。
【請求項９】
絶縁体上に形成された半導体よりなる第一、第二、第三、第四の薄膜領域を有し、薄膜領域よりも厚い、長辺が短辺の二倍以上の実質的に長方形の第一、第二の低抵抗領域を有し、薄膜領域よりも厚い、第三、第四の低抵抗領域を有し、上記第一の薄膜領域の一方の端部は第一の低抵抗領域と接続され、上記第一の薄膜領域の他方の端部は第三の低抵抗領域と接続され、上記第二の薄膜領域の一方の端部は第一の低抵抗領域と接続され、上記第二の薄膜領域の他方の端部は第四の低抵抗領域と接続され、上記第三の薄膜領域の一方の端部は第二の低抵抗領域と接続され、上記第三の薄膜領域の他方の端部は第三の低抵抗領域と接続され、上記第四の薄膜領域の一方の端部は第二の低抵抗領域と接続され、上記第四の薄膜領域の他方の端部は第四の低抵抗領域と接続され、長辺が短辺の二倍以上の実質的に長方形の、上記第一、第三の薄膜領域を制御する第一の制御電極を有し、長辺が短辺の二倍以上の実質的に長方形の、上記第二、第四の薄膜領域を制御する第二の制御電極を有することを特徴とする４ビット以上を記憶する半導体記憶素子。
【請求項１０】
請求項８記載の半導体記憶素子において、第三、第四の低抵抗領域が第三、第四の低抵抗領域と同一の材料により接続されていることを特徴とする半導体記憶素子。
【請求項１１】
絶縁体上に形成された半導体よりなる第一、第二、第三、第四の薄膜領域を有し、薄膜領域よりも厚い、長辺が短辺の二倍以上の実質的に長方形の第一の低抵抗領域を有し、薄膜領域よりも厚い、第二、第三、第四、第五の低抵抗領域を有し、上記第一の薄膜領域の一方の端部は第一の低抵抗領域と接続され、上記第一の薄膜領域の他方の端部は第二の低抵抗領域と接続され、上記第二の薄膜領域の一方の端部は第一の低抵抗領域と接続され、上記第二の薄膜領域の他方の端部は第三の低抵抗領域と接続され、上記第三の薄膜領域の一方の端部は第一の低抵抗領域と接続され、上記第三の薄膜領域の他方の端部は第四の低抵抗領域と接続され、上記第四の薄膜領域の一方の端部は第一の低抵抗領域と接続され、上記第四の薄膜領域の他方の端部は第五の低抵抗領域と接続され、長辺が短辺の二倍以上の実質的に長方形の、上記第一、第三の薄膜領域を制御する第一の制御電極を有し、長辺が短辺の二倍以上の実質的に長方形の、上記第二、第四の薄膜領域を制御する第二の制御電極を有することを特徴とする４ビット以上を記憶する半導体記憶素子。
【請求項１２】
絶縁体上に形成された半導体よりなる第一、第二、第三、第四の薄膜領域を有し、薄膜領域よりも厚い、長辺が短辺の二倍以上の実質的に長方形の第一、第二の低抵抗領域を有し、薄膜領域よりも厚い、第三、第四の低抵抗領域を有し、上記第一の薄膜領域の一方の端部は第一の低抵抗領域と接続され、上記第一の薄膜領域の他方の端部は第三の低抵抗領域と接続され、上記第二の薄膜領域の一方の端部は第一の低抵抗領域と接続され、上記第二の薄膜領域の他方の端部は第四の低抵抗領域と接続され、上記第三の薄膜領域の一方の端部は第二の低抵抗領域と接続され、上記第三の薄膜領域の他方の端部は第三の低抵抗領域と接続され、上記第四の薄膜領域の一方の端部は第二の低抵抗領域と接続され、上記第四の薄膜領域の他方の端部は第四の低抵抗領域と接続され、長辺が短辺の二倍以上の実質的に長方形の、上記第一、第二の薄膜領域を制御する第一の制御電極を有し、長辺が短辺の二倍以上の実質的に長方形の、上記第三、第四の薄膜領域を制御する第二の制御電極を有することを特徴とする４ビット以上を記憶する半導体記憶素子。
【請求項１３】
請求項１０記載の半導体記憶素子において、第三、第四の低抵抗領域と異なる層で形成された第五、第六の低抵抗領域を有し、上記第五の低抵抗領域が第三の低抵抗領域と接続され、上記第六の低抵抗領域が第四の低抵抗領域と接続され、上記第五の低抵抗領域と上記第六の低抵抗領域が平行に延びることを特徴とする半導体記憶素子。
【請求項１４】
絶縁体上に形成された半導体よりなる第一、第二、第三、第四の薄膜領域を有し、薄膜領域よりも厚い、長辺が短辺の二倍以上の実質的に長方形の第一の低抵抗領域を有し、薄膜領域よりも厚い、第二、第三、第四、第五の低抵抗領域を有し、上記第一の薄膜領域の一方の端部は第一の低抵抗領域と接続され、上記第一の薄膜領域の他方の端部は第二の低抵抗領域と接続され、上記第二の薄膜領域の一方の端部は第一の低抵抗領域と接続され、上記第二の薄膜領域の他方の端部は第三の低抵抗領域と接続され、上記第三の薄膜領域の一方の端部は第一の低抵抗領域と接続され、上記第三の薄膜領域の他方の端部は第四の低抵抗領域と接続され、上記第四の薄膜領域の一方の端部は第一の低抵抗領域と接続され、上記第四の薄膜領域の他方の端部は第五の低抵抗領域と接続され、長辺が短辺の二倍以上の実質的に長方形の、上記第一、第二の薄膜領域を制御する第一の制御電極を有し、長辺が短辺の二倍以上の実質的に長方形の、上記第三、第四の薄膜領域を制御する第二の制御電極を有することを特徴とする４ビット以上を記憶する半導体記憶素子。
【請求項１５】
請求項１３記載の半導体記憶素子において、第二、第三の低抵抗領域と異なる層で形成された第六、第七の低抵抗領域を有し、上記第六の低抵抗領域が第二の低抵抗領域と接続され、上記第七の低抵抗領域が第三の低抵抗領域と接続され、上記第六の低抵抗領域と上記第七の低抵抗領域が平行に延びることを特徴とする半導体記憶素子。
【請求項１６】
絶縁体上に形成された半導体よりなる第一、第二、第三、第四の薄膜領域を有し、薄膜領域よりも厚い、第一、第二、第三、第四、第五、第六の低抵抗領域を有し、上記第一の薄膜領域の一方の端部は第一の低抵抗領域と接続され、上記第一の薄膜領域の他方の端部は第三の低抵抗領域と接続され、上記第二の薄膜領域の一方の端部は第二の低抵抗領域と接続され、上記第二の薄膜領域の他方の端部は第四の低抵抗領域と接続され、上記第三の薄膜領域の一方の端部は第三の低抵抗領域と接続され、上記第三の薄膜領域の他方の端部は第五の低抵抗領域と接続され、上記第四の薄膜領域の一方の端部は第四の低抵抗領域と接続され、上記第四の薄膜領域の他方の端部は第六の低抵抗領域と接続され、長辺が短辺の二倍以上の実質的に長方形の、上記第一、第二の薄膜領域を制御する第一の制御電極を有し、長辺が短辺の二倍以上の実質的に長方形の、上記第三、第四の薄膜領域を制御する第二の制御電極を有することを特徴とする４ビット以上を記憶する半導体記憶素子。
【請求項１７】
絶縁体上に形成された半導体よりなる第一、第二、第三、第四の薄膜領域を有し、薄膜領域よりも厚い、長辺が短辺の二倍以上の実質的に長方形の第一、第二の低抵抗領域を有し、薄膜領域よりも厚い、第三、第四、第五、第六の低抵抗領域を有し、上記第一の薄膜領域の一方の端部は第一の低抵抗領域と接続され、上記第一の薄膜領域の他方の端部は第三の低抵抗領域と接続され、上記第二の薄膜領域の一方の端部は第一の低抵抗領域と接続され、上記第二の薄膜領域の他方の端部は第四の低抵抗領域と接続され、上記第三の薄膜領域の一方の端部は第二の低抵抗領域と接続され、上記第三の薄膜領域の他方の端部は第五の低抵抗領域と接続され、上記第四の薄膜領域の一方の端部は第二の低抵抗領域と接続され、上記第四の薄膜領域の他方の端部は第六の低抵抗領域と接続され、長辺が短辺の二倍以上の実質的に長方形の、上記第一、第三の薄膜領域を制御する第一の制御電極を有し、長辺が短辺の二倍以上の実質的に長方形の、上記第二、第四の薄膜領域を制御する第二の制御電極を有することを特徴とする４ビット以上を記憶する半導体記憶素子。
【請求項１８】
絶縁体上に形成された半導体よりなる第一、第二、第三、第四の薄膜領域を有し、薄膜領域よりも厚い、長辺が短辺の二倍以上の実質的に長方形の第一、第二の低抵抗領域を有し、薄膜領域よりも厚い、第三、第四、第五、第六の低抵抗領域を有し、第三、第四、第五、第六の低抵抗領域とは別層の第七、第八の低抵抗領域を有し、上記第一の薄膜領域の一方の端部は第一の低抵抗領域と接続され、上記第一の薄膜領域の他方の端部は第三の低抵抗領域と接続され、上記第二の薄膜領域の一方の端部は第一の低抵抗領域と接続され、上記第二の薄膜領域の他方の端部は第四の低抵抗領域と接続され、上記第三の薄膜領域の一方の端部は第二の低抵抗領域と接続され、上記第三の薄膜領域の他方の端部は第五の低抵抗領域と接続され、上記第四の薄膜領域の一方の端部は第二の低抵抗領域と接続され、上記第四の薄膜領域の他方の端部は第六の低抵抗領域と接続され、長辺が短辺の二倍以上の実質的に長方形の、上記第一、第二の薄膜領域を制御する第一の制御電極を有し、長辺が短辺の二倍以上の実質的に長方形の、上記第三、第四の薄膜領域を制御する第二の制御電極を有し、上記第三の低抵抗領域は第七の低抵抗領域と接続され、上記第四の低抵抗領域は第八の低抵抗領域と接続され、上記第五の低抵抗領域は第七の低抵抗領域と接続され、上記第六の低抵抗領域は第八の低抵抗領域と接続されることを特徴とする４ビット以上を記憶する半導体記憶素子。
【請求項１９】
請求項３から１８のいずれかに記載の半導体記憶素子において、上記低抵抗領域が絶縁体上に形成されていることを特徴とする半導体記憶素子。
【請求項２０】
請求項３から１８のいずれかに記載の半導体記憶素子において、情報の書き込み又は消去において、上記低抵抗領域のいずれかが負の電位をとることを特徴とする半導体記憶素子。
【請求項２１】
請求項３から１８のいずれかに記載の半導体記憶素子において、基板表面のＳｉ３Ｎ４薄膜上に前記記憶素子が形成されていることを特徴とする半導体記憶素子。
【請求項２２】
請求項１から１８、２０、２１のいずれかに記載の半導体記憶素子において、上記低抵抗領域が別層の配線に接続されていることを特徴とする半導体記憶素子。
【請求項２３】
請求項１から１８、２０、２１、２２のいずれかに記載の半導体記憶素子において、薄膜領域が膜厚と水平な方向に突起を持つ形状を持つことを特徴とする半導体記憶素子。
【請求項２４】
請求項１から１８、２０から２３のいずれかに記載の半導体記憶素子において、少なくとも一つの薄膜領域が、両端の各々が互いに同じ低抵抗領域に接続され、同一の制御電極によって制御される複数の線を有することを特徴とする半導体記憶素子。
【請求項２５】
請求項１から１８、２０から２４のいずれかに記載の半導体記憶素子において、薄膜領域が厚さ５ｎｍ以下の多結晶シリコンよりなることを特徴とする半導体記憶素子。
【請求項２６】
請求項３から１８、２０から２５のいずれかに記載の半導体記憶素子において、半導体基板の電位を変化させることで複数ビットの情報を一括して消去又は書き込むことを特徴とする半導体記憶素子。
【請求項２７】
請求項１から１８、２０から２６のいずれかに記載の半導体記憶素子において、上記制御電極の他に上記薄膜領域を制御する制御電極を有することを特徴とする半導体記憶素子。
【請求項２８】
請求項１から１８、２０から２５のいずれかに記載の半導体記憶素子において半導体記憶素子の積層構造を有する半導体記憶素子。
【請求項２９】
請求項１から１８、２０、２２から２８のいずれかに記載の半導体記憶素子において基板表面上の窒化膜上薄膜領域を形成することを特徴とする半導体記憶素子。
【請求項３０】
請求項１から２９のいずれかに記載の半導体記憶素子において、少なくとも一つの低抵抗領域が多結晶シリコンからなることを特徴とする半導体記憶素子。
【請求項３１】
請求項１から３０のいずれかに記載の半導体記憶素子を行列状に複数個並べた半導体記憶装置において、上記行列の端に位置する少なくとも一本の上記低抵抗領域（データ線又はソース線）を情報記憶に用いないことを特徴とする半導体記憶装置。
【請求項３２】
請求項１から３０のいずれかに記載の半導体記憶素子を行列状に複数個並べた半導体記憶装置において、上記行列の端に位置する少なくとも一本の上記制御電極（ワード線）を情報記憶に用いないことを特徴とする半導体記憶装置。
【請求項３３】
請求項３１に記載の半導体記憶装置において、上記行列の端に位置する少なくとも一本の上記制御電極（ワード線）を情報記憶に用いないことを特徴とする半導体記憶装置。
【請求項３４】
請求項１から２９のいずれかに記載の半導体記憶素子を行列状に複数個並べた半導体記憶装置又は請求項３１から３３のいずれかに記載の半導体記憶装置において、上記半導体記憶装置は、第１及び第２のメモリセルを有し、該第１及び第２のメモリセルの夫々は、上記半導体記憶素子を含み、上記制御電極は上記第１および第２のメモリセルとに共通に接続され、
上記第１のメモリセルと上記第２のメモリセルで異なる情報を記憶させる場合において、上記第１のメモリセルの一つの低抵抗領域と他の一つの低抵抗領域との間には、電位差が生じるように電圧を印加し、上記第２のメモリセルの一つの低抵抗領域と他の一つの低抵抗領域とが、同電位になるように電圧を印加し、上記制御電極には、上記第１のメモリセルの夫々の低抵抗領域に印加する電圧及び上記第２のメモリセルの夫々の低抵抗領域に印加する電圧より高い電圧を印加することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高集積に適した半導体素子およびこれを用いた半導体記憶装置に関する。
【０００２】
【従来の技術】
本発明に関連した従来技術として、Ｋ．  Ｙａｎｏ  ｅｔ  ａｌ，  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ  ｐｐ５４１−５４４，  １９９３年に記載されている多結晶シリコンを用いた単一電子メモリをあげる。この技術においては多結晶シリコン薄膜によって電流経路であるチャネル及び電子を捕獲する記憶領域を同時形成する。記憶領域に電子が捕獲されるとしきい電圧が変化することを利用し、情報の記憶を行なう。電子一個の蓄積で１ビットの記憶を行なうところに特徴がある。多結晶シリコンの結晶粒の利用によって実効的に小さい構造が実現され、室温においても動作が可能となる。
【０００３】
従来、浮遊ゲートと制御ゲートとを有するＭＯＳＦＥＴを用いることによって、フラッシュＥＥＰＲＯＭのような不揮発性記憶装置が実現されている。浮遊ゲ−トにキャリアを蓄積することによりＭＯＳＦＥＴのしきい電圧が変化することを利用し、情報の記憶、読出しを行うものである。浮遊ゲ−トには通常多結晶シリコンが用いられる。この浮遊ゲート付きＭＯＳＦＥＴを用いることにより、１トランジスタのみで１ビットの情報を長期間にわたって記憶できる。フラッシュＥＥＰＲＯＭのメモリセル構造として、Ｎｉｋｋｅｉ  Ｅｌｅｃｔｒｏｎｉｃｓ  ｎｏ．４４４  ｐｐ１５１−１５７，  １９８８年に記載されている従来構造及びコンタクトレスセル構造を挙げる。
【０００４】
又、絶縁膜上に多結晶シリコン薄膜を形成する際の下地絶縁膜の影響に関する従来技術として、  Ｔ．Ｈａｓｈｉｍｏｔｏ  ｅｔ  ａｌ，  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ，  ｐｐ９７−１００，  １９８９年に記載されている多結晶シリコンＭＯＳを挙げる。この論文では８ｎｍ  程度の多結晶シリコン膜形成において連続的な膜を得るのには下地はＳｉ３Ｎ４膜、又はＣＶＤ−ＳｉＯ２膜が熱酸化膜よりも優れていることが述べられている。
【０００５】
【発明が解決しようとする課題】
小数の蓄積電子で情報を記憶する単一電子メモリは、一素子で１ビット以上の情報の記憶が行え、蓄積電荷を一個単位で制御可能ということから、ナノメータレベルになっても動作できる可能性がある。又、蓄積電子数が少ないことから書換え時間、書換え回数において飛躍的な向上が期待できる。しかし、前記従来技術の単一電子メモリは１ビットを記憶する単体素子であり、２ビット以上の情報を記憶する手段については知られていない。単純にこの単体素子を用いてＮビット（例えば６４Ｋビットメモリの場合６５５３６個）の情報を記憶しようとするとＮ個の制御電極とＮ個の電流駆動経路を必要とし、これをチップ外部から制御することが必要となる。これには２Ｎ個の端子（１３１０７２個）が必要となるので現実的ではない。発明者等はこれを避けるためには複数の記憶素子で端子を共有化することが重要であると考え、独自に検討した結果、図３に示す構造で２ビットの記憶を行うことを当初思い付いた。すなわち、絶縁体上の薄膜領域（１５０）が第一（１５１）と第二（１５２）の低抵抗領域を接続し、絶縁体上の薄膜領域（１８０）が第三（１８１）と第四（１８２）の低抵抗領域を接続し、制御電極（１５３）が第一の薄膜領域（１５０）及び第二の薄膜領域（１８０）と直交する形で第一の薄膜領域（１５０）及び第二の薄膜領域（１８０）の一部分を覆うという構造である。この構造では、２つの記憶素子で、制御電極を共有化することにより外部から駆動すべき端子の数を減らすことができる。しかし、この構造では薄膜領域１（１５０）、薄膜領域２（１８０）の制御電極（１５３）に覆われていない部分があるため、この部分の抵抗が高く大きな電流を流すことができないという課題が残った。また、この薄膜領域１（１５０）、薄膜領域２（１８０）の制御電極（１５３）に覆われていない部分は他の電極との容量結合や電磁波により電位が変動し、記憶情報が安定に保持できない恐れがある。又、図で横方向にのびる制御電極の占有する面積の他に薄膜多結晶シリコンやコンタクトの占有面積が必要であるため１ビットの情報の記憶に必要な面積が大きい点も課題であった。さらに制御電極（１５３）が薄膜領域１（１５０）又は薄膜領域２（１８０）上に正しく設けられるために合わせ余裕を見る必要があり、低抵抗領域１（１５１）と低抵抗領域２（１５２）の間の距離及び低抵抗領域３（１８１）と低抵抗領域４（１８２）の間の距離はある程度以上小さくできないという制約が生ずるという課題もあった。
【０００６】
本発明は、この発明者の事前検討に基づくものであり、その目的は複数の記憶素子間で容易に端子を共有でき、かつ大きな電流を流すことができ、また雑音に強い半導体記憶素子を提供することにある。
【０００７】
【課題を解決するための手段】
本発明は、制御電極が薄膜部の全体を覆う構造をとることによって、低抵抗で、外部からの擾乱に強く、小面積で作製可能であることを特徴とする。
【０００８】
詳しく述べると、本発明の代表的な実施形態による半導体素子は、
絶縁体上に形成された半導体よりなる薄膜領域（１）を有し、
第一（２）、第二（３）の低抵抗領域を有し、
上記薄膜領域の一方の端部は第一の低抵抗領域（２）と接続され、
上記薄膜領域の他方の端部は第二の低抵抗領域（３）と接続され、
薄膜領域を制御する第一の制御電極（４）を有し、
上記制御電極（４）が上記薄膜領域の全体を覆うことを特徴とする（第１図参照）。
【０００９】
本実施形態の記憶素子（図１）においては、制御電極（４）が薄膜部（１）の全体を覆うため、制御電極（４）が薄膜（１）全体を制御でき、薄膜の高抵抗部分がなくなり大きな電流が流せるために読みだし時間が短縮される。又、薄膜領域（１）の全体が制御電極（４）に覆われてるため外部と薄膜領域（１）の容量結合が小さく、外部からの擾乱を受けにくい。さらに、制御電極（４）との合わせが楽になる分低抵抗領域１（２）と低抵抗領域２（３）の間の距離も小さく設定可能となり、加えて図３における制御電極（１５３）と異なり長方形の形状をとることができるため制御電極（４）の面積も小さくてよい。
【００１０】
このように制御電極（４）が全面を覆う構造でもＹａｎｏ等によって報告されたメモリ効果が現れるかどうかは当初明らかでなかった。そこで、発明者等が実際にこのような素子を試作した結果、動作を確認することができた。すなわち本実施形態の記憶素子（図１）のは、低抵抗領域１（２）と低抵抗領域２（３）との間の電圧を一定として、制御電極（４）と低抵抗領域１（２）との間の電位差を所定の範囲で繰返し増減させる時、薄膜領域（１）のコンダクタンスが室温においてもヒステリシスを示すことを確認した（図２参照）。
【００１１】
図２に本実施形態の記憶素子（図１）についての実験結果を示す。左側の電流電圧特性（１６７）は低抵抗領域１（２）を０Ｖ、低抵抗領域２（３）を１Ｖとし、制御電極（４）の電位を−６Ｖにした後の特性を、右側の電流電圧特性（１６８）は低抵抗領域１（２）を０Ｖ、低抵抗領域２（３）を１Ｖとし、制御電極（４）の電位を１２Ｖにした後の特性である。１２Ｖ書き込みと−６Ｖ消去でしきい電圧として見て約１Ｖのシフトが見られる。１ｎＡ程度の、検出可能な電流が流れることが確認された。注目すべきは、低抵抗領域１（２）、低抵抗領域２（３）に与える電位差を１Ｖまで大きい値に設定しても動作可能な点である。量子効果素子に関しては、電位差を大きく与えると効果が消えていくことが常識となっており、この結果のように１Ｖという値でメモリ動作が可能であるということは発明者らが実験的に発見したものである。尚、書き込み、消去条件により薄膜領域のコンダクタンスの変化が異なることを利用して一つの薄膜領域で１ビット以上の記憶を行うことが可能であり、情報の記録密度を向上させることが可能である。
【００１２】
単体の記憶素子を単純に並べた場合と比較し、電流駆動経路の端子数を減らすことができ、集積化に適した実施形態としては、
絶縁体上に形成された半導体よりなる第一（２１）、第二（２２）の薄膜領域を有し、薄膜領域よりも厚い、長辺が短辺の二倍以上の実質的に長方形の第一（２３）、第二（２４）の低抵抗領域を有し、
上記第一の薄膜領域（２１）の一方の端部は第一の低抵抗領域（２３）と接続され、
上記第一の薄膜領域（２１）の他方の端部は第二の低抵抗領域（２４）と接続され、
上記第二の薄膜領域（２２）の一方の端部は第一の低抵抗領域（２３）と接続され、
上記第二の薄膜領域（２２）の他方の端部は第二の低抵抗領域（２４）と接続され、
同上記第一の薄膜領域（２１）を制御する第一の制御電極（２６）を有し、
同上記第二の薄膜領域（２２）を制御する第二の制御電極（２７）を有することを特徴とする２ビット以上を記憶することを特徴とする（第４図参照）。
【００１３】
本実施形態では２個の記憶素子で同一の低抵抗領域（２３）  （２４）を共有し、面積を小さくすることができる。
【００１４】
単体の記憶素子を単純に並べた場合と比較し、制御電極の端子数を減らすことができ、集積化に適した実施形態としては、
絶縁体上に形成された半導体よりなる第一（１４３）、第二（１４４）の薄膜領域を有し、
薄膜領域よりも厚い、第一（１４５）、第二（１４６）、第三（１４７）、第四（１４８）の低抵抗領域を有し、
上記第一の薄膜領域の一方の端部は第一の低抵抗領域（１４５）と接続され、
上記第一の薄膜領域の他方の端部は第二の低抵抗領域（１４６）と接続され、
上記第二の薄膜領域の一方の端部は第三の低抵抗領域（１４７）と接続され、
上記第二の薄膜領域の他方の端部は第四の低抵抗領域（１４８）と接続され、
同上記第一（１４３）、第二（１４４）の薄膜領域を制御する共通の制御電極（１４９）を有することを特徴とする２ビット以上を記憶することを特徴とする（第６図参照）。
【００１５】
この実施形態においては２個の記憶素子で同一の制御電極（１４９）を共有しており、面積を小さくすることができる。
【００１６】
以上の利点を組み合わせ、行列状に素子を並べ、少ない端子で制御可能な集積化に適した実施形態によれば、
絶縁体上に形成された半導体よりなる第一（７９）、第二（８０）、第三（８１）、第四（８２）の薄膜領域を有し、
薄膜領域よりも厚い、長辺が短辺の二倍以上の実質的に長方形の第一（８３）、第二（８４）、第三（８５）、第四（８６）の低抵抗領域を有し、
上記第一の薄膜領域（７９）の一方の端部は第一の低抵抗領域（８３）と接続され、
上記第一の薄膜領域（７９）の他方の端部は第二の低抵抗領域（８４）と接続され、
上記第二の薄膜領域（８０）の一方の端部は第一の低抵抗領域（８３）と接続され、
上記第二の薄膜領域（８０）の他方の端部は第二の低抵抗領域（８４）と接続され、
上記第三の薄膜領域（８１）の一方の端部は第三の低抵抗領域（８５）と接続され、
上記第三の薄膜領域（８１）の他方の端部は第四の低抵抗領域（８６）と接続され、
上記第四の薄膜領域（８２）の一方の端部は第三の低抵抗領域（８５）と接続され、
上記第四の薄膜領域（８２）の他方の端部は第四の低抵抗領域（８６）と接続され、
長辺が短辺の二倍以上の実質的に長方形の、上記第一（７９）、第三（８１）の薄膜領域を制御する第一の制御電極（８７）を有し、
長辺が短辺の二倍以上の実質的に長方形の、上記第二（８０）、第四（８２）の薄膜領域を制御する第二の制御電極（８８）を有することを特徴とする４ビット以上を記憶することを特徴とするものである。（第１４図参照）
本実施形態のように４個の記憶素子を行列状に並べた場合にも制御電極（８７）（８８）及び低抵抗領域（８３）〜（８６）を共有し、小さい面積での作製が可能である。図４、図６、図１４のように制御電極や低抵抗領域を共有化してもそれぞれの素子に独立に情報を書き込んだり読みだすことが可能である。図４、図６、図１４の、情報の書き込み、読みだしの方法については実施例の項で述べる。
【００１７】
本発明の他の目的と特徴は、以下の実施例から明らかになろう。
【００１８】
【発明の実施の形態】
以下には、本発明の具体的な実施例による記憶素子を説明する。
【００１９】
実施例１
図１は本実施例による記憶素子の構造図を示す。薄膜領域（１）はノンドープの多結晶シリコンよりなり、低抵抗領域１（２）および低抵抗領域２（３）は、より膜厚が厚く、高不純物濃度ｎ型の多結晶シリコンからなる。実際に発明者らが試作した例では、薄膜領域（１）の厚さは平均３ｎｍ、幅は０．１ミクロン、長さは０．２ミクロンであり、低抵抗領域１（２）および低抵抗領域２（３）の厚さは４０ｎｍである。薄膜領域（１）、低抵抗領域１（２）、低抵抗領域２（３）の下地はＳｉ３Ｎ４（７）でありその下はＳｉＯ２（６）よりなる。高不純物濃度ｎ型の多結晶シリコンよりなる制御電極（４）は薄膜領域（１）、低抵抗領域１（２）、低抵抗領域２（３）上にＳｉＯ２（８）を堆積し、その上に形成される。
【００２０】
また、本実施例においては、薄膜部（１）はＳｉ３Ｎ４（７）を下地としてａ（アモルファス）−Ｓｉを堆積した後、７５０度Ｃの熱処理により結晶化を行なって形成した。下地がＳｉ３Ｎ４である場合には下地がＳｉＯ２である場合と比べ、ガスソースを流し始めてから実際に
Ｓｉがウエハ表面につきはじめるまでの時間が短いため、ａ−Ｓｉ薄膜堆積の制御性がよくなる。尚、Ｓｉ３Ｎ４膜の形成のかわりに表面を窒化することでも同様な効果があるため、この方法を用いてもよい。本方法はａ−Ｓｉ薄膜堆積の膜厚制御性を向上するためＳｉ３Ｎ４を用いており、従来技術のように膜の連続性を向上させる場合と目的が異なる。又、従来技術においてはＣＶＤ−Ｓｉ３Ｎ４とＣＶＤ−ＳｉＯ２が同等の効果を持つとされているが、本発明の目的においてはＳｉ３Ｎ４がＣＶＤ−ＳｉＯ２よりも優れている。
【００２１】
小数の蓄積電荷によるコンダクタンス変化を読みだすためには薄膜領域（１）と制御電極（４）の間の容量が小さく設定することが有効である。薄膜領域（１）を絶縁膜（６）上に設けることにより、薄膜領域（１）と制御電極（４）の間の容量を小さく設定することが可能となる（図５）。又、さらに低抵抗領域１（２）と低抵抗領域２（３）をも絶縁体（６）上に設けて素子の全体を絶縁体（６）上に作製することにより、この記憶素子を積層構造に何段も作製して記憶密度を上げたり、基板表面を利用して周辺回路等の素子を作製して面積を小さくしたりすることが可能となっている他、低抵抗領域（２）（３）の電位を正負どちらにも設定できるという特徴がある。このため制御電極（４）と低抵抗領域（２）（３）の相対的な電位差の自由度が増えるという利点を持つ。通常ＭＯＳＦＥＴのようにバルクに低抵抗領域を設ける構造では、接合のバイアス方向を一定にしておかなければ基板との間に電流が流れてしまうため、このようなことは不可能である。これは以下の実施例においても同様にあてはまる。
【００２２】
本実施例ではキャリアに電子を用いたが、ホールを用いてもよい。この場合には書き込み、消去、読みだしにおける各構造の設定電圧の相対値はキャリアに電子を用いた場合と符号が逆になる。又、低抵抗領域１（２）、低抵抗領域２（３）、制御電極（４）にシリコンを用いたが、他の半導体を用いてもよいし、金属を用いてもよい。薄膜領域（１）はノンドープの多結晶シリコンを用いたが、他の半導体材料を用いてもよいし、不純物が入ってもよい。制御電極（４）は薄膜部（１）の上に設けられているが、これは下でも構わない。さらに、本実施例では薄膜部（１）が低抵抗領域間の電流経路であると同時に記憶を行う電荷蓄積の機能を兼ねているが、薄膜部に低抵抗領域間の電流経路の機能のみ持たせ、他に記憶を行う電荷蓄積部を設けてもよい。この際、電荷蓄積部の材料は半導体でもよいし、金属を用いてもよい。この構造の場合電流経路と電荷蓄積部を別々に設計できるため、大きさ、材料等の自由度が増えるという特徴がある。又、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いて低抵抗領域１（２）、低抵抗領域２（３）あるいは薄膜領域（１）を形成してもよい。この構造では低抵抗領域１（２）、低抵抗領域２（３）あるいは薄膜領域（１）に単結晶シリコンを用いるために抵抗が小さいという利点を持つ。他に低抵抗領域の抵抗を小さくする手段として低抵抗領域を、金属材料（例えばＷ、ＴｉＮ、ＷＳｉ２、ＭｏＳｉ、ＴｉＳｉ等が考えられる）で裏打ちする方法があり、この方法を採用してもよい。制御電極についても、抵抗低減のため金属材料で裏打ちしてもよい。これらは以下の実施例でも同様である。
【００２３】
本実施例の記憶素子を繰り返し並べてより多くの記憶を行うことができる。これは以下の実施例の記憶素子においても同様である。
【００２４】
本実施例の動作原理を図２９を用いて説明する。薄膜領域（１）は多結晶シリコンを平均３ｎｍと非常に薄くしたものである。３ｎｍと非常に薄い為、主に厚さの変化に起因して場所によりポテンシャルが大きく異なる。従って低電流の条件下では電流経路（１９０）は薄膜内の低ポテンシャルの結晶の連結により形成された部分に限られる。又、低ポテンシャルであるが電流経路とは高ポテンシャル部分によって切り離されている結晶からなる孤立領域（１９１）が存在する。このような孤立領域（１９１）に電子を蓄積し、記憶を行なう。すなわち、本実施例においては薄膜領域（１）は電流経路と電荷蓄積部の両方の役割を果たす。このように薄膜内のポテンシャルが場所によって異なることを利用して実効的に微細な構造を実現する素子では膜が薄いことが本質的であり、膜厚が大きくなるに従い効果が小さくなる。本実施例の場合膜厚が大きくなるに従い情報記憶によるしきい値シフトが小さくなってくることが観察された。膜厚を変化させて試作を行なった結果、室温で素子動作させるためには６ｎｍ程度以下の膜厚とすべきであることがわかった。制御電極（４）に電圧を加えて行くと電流経路（１９０）と孤立領域（１９１）の間の電位差が大きくなって行き、やがて電子が熱励起又はトンネルによって高ポテンシャル部分を越えて孤立領域（１９１）に飛び込む。孤立領域（１９１）の各々は非常に小さい為電子一個の注入でもそのポテンシャル変化が大きく、次の電子が注入される確率に大きな影響を及ぼす。従って書き込み条件における蓄積電子の個数ばらつきが極めて小さい。さらに記憶の保持においても、電子一個の出入りにおけるエネルギー変化が大きいということは、熱励起や外部の電位ゆらぎのような要因で蓄積電子個数が変化しにくいことを意味している。電流経路（１９０）は狭く蓄積電子による影響を大きく受ける為、電子蓄積の有無を所定の制御電極（４）の電位における電流値の大きさで区別することが出来、情報の読みだしが可能である。蓄積電子を放出させる（消去動作）には制御電極（４）の電位を所定の低電位に設定すればよい。ここでは電子の注入を書き込みに、放出を消去に対応させ、以下でもこの意味で用いる。文献によっては逆の対応関係で呼ぶ場合もある。
【００２５】
次に本実施例の製造工程を図５を用いて説明する。初め、ｎ型Ｓｉ基板（５）の表面を酸化し、その上にＳｉ３Ｎ４膜（７）を堆積する。この上に高不純物濃度ｎ型の多結晶シリコンを堆積し、加工して低抵抗領域１（２）、低抵抗領域２（３）を形成する（図５（ａ））。さらにａ−Ｓｉを堆積し、加工することで薄膜領域（１）を形成する（図５（ｂ））。この後７５０度Ｃの温度でＳｉＯ２を堆積するがこのとき同時にａ−Ｓｉが結晶化し、多結晶シリコンとなる。その上に高不純物濃度ｎ型の多結晶シリコンを堆積し、加工して制御電極（４）を形成する（図５（ｃ））。この後層間の絶縁膜（１８）を堆積し、表面の凹凸を小さくする平坦化を行ない、金属配線を行う。この製造工程からわかるように通常のバルクを用いたＭＯＳデバイスと異なり、ＬＯＣＯＳ工程が不要であるため少ない工程数で作製可能である。
【００２６】
実施例２
図７は、本発明の第２の実施例を示す。
【００２７】
各構造の材料は実施例１と同じであるが、薄膜領域１（９）に接続された低抵抗領域１（１１）と薄膜領域２（１０）に接続された低抵抗領域１（１１）が共通であるという点に特徴がある。低抵抗領域１（１１）、低抵抗領域２（１２）、低抵抗領域３（１４）、制御電極（１４）の電圧を所定の値に設定することにより薄膜領域１（９）と薄膜領域２（１０）の一方のみの情報の書き込み、消去、読みだしが可能である。薄膜領域１（９）への書き込みにおいては低抵抗領域１（２３）を低い電位（例えば０Ｖ）にし、低抵抗領域２（１２）、低抵抗領域３（１３）をより高い電位（例えば両方とも５Ｖ）に設定し、制御電極（１４）を所定の高電位Ｖｗ（例えば１０Ｖ）にする。高電位Ｖｗの印加時間を一定時間内に設定すれば薄膜領域２（１０）には書き込みは行われない。尚、このとき低抵抗領域３（４）の電位も低抵抗領域１（１１）と同様の低い電位（０Ｖ）に設定することで薄膜領域１（９）と薄膜領域２（１０）に同時に書き込むことも可能である。薄膜領域１（９）の記憶情報の消去においては、低抵抗領域２（１２）、低抵抗領域３（１３）を低い電位（例えば両方とも０Ｖ）に設定し、低抵抗領域１（２３）をより高い電位（例えば５Ｖ）にし、制御電極（１４）を所定の低電位Ｖｅ（例えば−５Ｖ）にすればよい。低電位Ｖｅの印加時間を一定時間内に設定すれば薄膜領域２（１０）の情報は消去されない。消去においても書き込みと同様に低抵抗領域２（１２）の電位を低抵抗領域１（２３）と同じ電位に設定して薄膜領域１（９）と薄膜領域２（１０）の一括消去が可能である。
【００２８】
本実施例においては、実施例１の記憶素子の二倍の情報が記憶できるが、実施例１の記憶素子を二素子互いに離して並べた場合よりも小面積で作製可能であるという特徴を持つ。
【００２９】
実施例３
図６は、本発明の第３の実施例を示す。
【００３０】
二つの薄膜領域（１４３）、（１４４）と四つの低抵抗領域（１４５）〜（１４８）一つの制御電極（１４９）からなる。実施例２の共通の低抵抗領域（１１）を共有化せず、分離した構造である。低抵抗領域が独立になっていることで電圧設定の自由度が増え、薄膜領域１（１４３）  の書き込み、消去動作時に薄膜領域２（１４４）  への影響を少なくすることが可能であり、安定動作に適しているという特徴を持つ。
【００３１】
低抵抗領域１（１４５）、低抵抗領域２（１４６）、低抵抗領域３（１４７）、低抵抗領域４（１４８）、制御電極（１４９）の電圧を適当に設定することにより薄膜領域１（１４３）と薄膜領域２（１４４）の一方にのみ情報の書き込みを行い、他方には書き込まないという動作が可能である。同様に薄膜領域１（１４３）と薄膜領域２（１４４）の一方のみ情報の消去を行い、他方は消去しないという動作も可能である。薄膜領域１（１４３）への書き込みにおいては低抵抗領域１（１４５）を低い電位（例えば０Ｖ）にし、低抵抗領域２（１４６）、低抵抗領域３（１４７）、低抵抗領域４（１４８）をより高い電位（例えばすべて５Ｖ）に設定し、制御電極（１４９）を所定の高電位Ｖｗ（例えば１０Ｖ）にする。ただし低抵抗領域２（１４６）はより低い電位で構わない。高電位Ｖｗの印加時間を一定時間内に設定すれば薄膜領域２（１４４）には書き込みは行われない。尚、このとき低抵抗領域３（１４７）の電位も低抵抗領域１（１４５）と同様の低い電位（０Ｖ）に設定することで薄膜領域１（１４３）と薄膜領域２（１４４）に同時に書き込むことも可能である。薄膜領域１（１４３）の記憶情報の消去においては、低抵抗領域２（１４４）、低抵抗領域３（１４７）、低抵抗領域４（１４８）を低い電位（例えばすべて０Ｖ）に設定し、低抵抗領域１（１４５）をより高い電位（例えば５Ｖ）にし、制御電極（１４９）を所定の低電位Ｖｅ（例えば−５Ｖ）にすればよい。ここでも低抵抗領域２（１４６）はより高い電位で構わない。低電位Ｖｅの印加時間を一定時間内に設定すれば薄膜領域２（１４４）の情報は消去されない。消去においても書き込みと同様に低抵抗領域３（１４７）の電位を低抵抗領域１（１４５）と同じ電位に設定して薄膜領域１（１４３）と薄膜領域２（１４４）の一括消去が可能である。
【００３２】
実施例４
図８は、本発明の第４の実施例を示す。
【００３３】
各部分の材料、二つの薄膜領域（１５）、（１６）と三つの低抵抗領域（１７）〜（１９）一つの制御電極（２０）からなるという点において実施例２と同様であるが、二つの薄膜領域（１５）（１６）が共通の低抵抗領域１（１７）の同じ側にあり、制御電極（２０）の長手方向と共通の低抵抗領域１（１７）の長手方向が平行であるという点で異なる。情報の書き込み、消去は実施例２と同様に行う。共通の低抵抗領域１（１７）を用いることで小面積で作製可能であり、さらに制御電極と共通の低抵抗領域１（１７）が平行になっており、制御電極が共通の低抵抗領域１（１７）上を横断することがないため制御電極の電位変動の影響を受けにくいという特徴を持つ。
【００３４】
実施例５
図４は、本発明の第５の実施例を示す。
【００３５】
本実施例においては、実施例２、実施例４と薄膜領域の数は同じであるが、制御電極が二つあり（２６）、（２７）低抵抗領域が二つのみ（２３）、（２４）であるという点において上述の実施例２、実施例４と異なる。従ってコンタクトの数も少なくてよく、低抵抗領域の占める面積が小さいという特徴を持つ。低抵抗領域１（２３）、低抵抗領域２（２４）、制御電極（２６）（２７）はドープした多結晶シリコンよりなり、薄膜領域１（２１）、薄膜領域２（２２）はノンドープの多結晶シリコンよりなることは同様である。
【００３６】
本実施形態においては、薄膜領域１（２１）と薄膜領域２（２２）が低抵抗領域１（２３）、低抵抗領域２（２４）を共有化しているため、電流駆動経路（低抵抗領域）の本数を低減できるという特徴がある。このように低抵抗領域を共有化しても、低抵抗領域１（２３）、低抵抗領域２（２４）、制御電極１（２６）、制御電極２（２７）の電圧を適当に設定することにより薄膜領域１（２１）と薄膜領域２（２２）の一方にのみ情報の書き込みを行い、他方には書き込まないという動作が可能である。同様に薄膜領域１（９）と薄膜領域２（１０）の一方のみ情報の消去を行い、他方は消去しないという動作も可能である。本実施例における情報の書き込み、消去の方法を述べる。低抵抗領域１（２３）、低抵抗領域２（２４）の電位をそれぞれ固定し（例えば各々０Ｖと５Ｖ）、制御電極１（２６）を所定の高電位Ｖｗ（例えば１０Ｖ）にすることで薄膜領域１（２１）への書き込みを行う。制御電極２（２７）の電位を高く設定しなけ
れば（例えば５Ｖに設定する）薄膜領域２（２２）には書き込みは行われない。消去においては、低抵抗領域（２３）（２４）を所定の電位に設定し（例えば各々０Ｖと５Ｖ）制御電極１（２６）を所定の低電位Ｖｅ（例えば−５Ｖ）に設定することで薄膜領域１（２１）の記憶情報が消去される。このとき制御電極２（２７）の電位を低く設定しなければ（例えば５Ｖに設定する）薄膜領域２（２２）の情報は消去されない。
【００３７】
実施例６
図２１は本発明の第６の実施例を示す。
【００３８】
二つの薄膜領域１（１３４）、２（１３５）、三つの低抵抗領域１〜３（１３６）〜（１３８）、二つの制御電極（１３９）（１４０）を持つ。ここで低抵抗領域１〜３（１３６）〜（１３８）という記述は、番号の若いもの同士が対応する、つまり低抵抗領域１が（１３６）、低抵抗領域２が（１３７）、低抵抗領域３が（１３８）に対応することを意味するこことし、以下でもこの意味に用いる。本実施例は実施例５において低抵抗領域２（２４）を低抵抗領域２（１３７）と低抵抗領域３（１３８）に分けた構造である。低抵抗領域２（１３７）、低抵抗領域３（１３８）はコンタクト孔を通じて別層の配線と接続されている。別層の配線の材料を選択して、低抵抗の素子の実現が可能となる。さらに低抵抗領域１（１３５）についてもこれを分割し別層の配線と接続してもよい。
【００３９】
実施例７
図９は本発明の第７の実施例を示す。
【００４０】
本記憶素子は４ビット以上の情報を記憶する。四つの薄膜領域１〜４（２８）〜（３１）、三つの低抵抗領域１〜３（３２）〜（３４）、二つの制御電極（３５）（３６）を持つ。第一の薄膜領域、第二の薄膜領域がともに第一（３２）と第二（３３）の低抵抗領域を、第三の薄膜領域、第四の薄膜領域がともに第一（３２）と第三（３４）の低抵抗領域を接続しており、第一の制御電極（３５）は第一の薄膜領域（２８）と第三の薄膜領域（３０）を、第二の制御電極（３６）は第二の薄膜領域（２９）と第四の薄膜領域（３１）を覆う形で設けられている。共通の低抵抗領域１（３２）を用いることで低抵抗領域２（３３）と低抵抗領域３（３４）の間隔を小さくでき、従って小面積で作製可能である。さらに本構造においては薄膜領域毎にコンタクトを設ける必要がないため、面積が小さくできると同時に本構造を縦方向に繰り返し積む積層構造が作りやすいという特徴ももつ。薄膜領域１（２８）への書き込みにおいては低抵抗領域２（３３）を低い電位（例えば０Ｖ）にし、低抵抗領域１（３２）、低抵抗領域３（３４）をより高い電位（例えば両方とも５Ｖ）に設定し、制御電極１（３５）を所定の高電位Ｖｗ（例えば１０Ｖ）にする。制御電極２（３６）の電位は高電位に設定しない（例えば５Ｖに設定する）。このとき薄膜領域２（２９）、薄膜領域３（３０）、薄膜領域４（３１）には書き込みは行われない。尚、このとき低抵抗領域３（３４）の電位も低抵抗領域２（３３）と同様の低い電位（０Ｖ）に設定することで薄膜領域１（２８）と薄膜領域３（３０）に同時に書き込むことも可能である。消去においては、低抵抗領域１（３２）と低抵抗領域３（３４）を所定の低電位に設定し（例えばともに０Ｖ）、低抵抗領域２（３３）をより高い電位（例えば５Ｖ）に設定して制御電極１（３５）を所定の低電位Ｖｅ（例えば−５Ｖ）に設定することで薄膜領域１（２８）の記憶情報が消去される。制御電極２（３６）の電位は低く設定しない（例えば５Ｖに設定する）。ただし高電位Ｖｗ及び低電位Ｖｅの印加時間は一定時間内とする。このとき薄膜領域２（２９）、薄膜領域３（３０）、薄膜領域４（３１）の情報は消去されない。消去においても書き込みと同様に低抵抗領域３（３４）の電位を低抵抗領域２（３３）と同じ電位に設定して薄膜領域１（２８）と薄膜領域３（３０）の一括消去が可能である。このような同一制御電極で制御される情報の一括書き込み、消去は本構造を繰り返し用いて多くの記憶を行った際には特に有効であり、書き込み、消去時間の大幅な短縮が可能である。これら電圧設定は以下の実施例でも本質的に同じである。本構造のように制御電極（３５）（３６）を薄膜領域（２８）〜（３１）の上側に設ける構造においては、基板の電位を上げ下げすることで薄膜領域１〜４（２８）〜（３１）の情報を一括して書き込み、消去する動作も可能である。これは制御電極（３５）（３６）を薄膜領域（２８）〜（３１）の上側に設ける構造を採る他の実施例でも同様である。薄膜領域１の情報の読み出しは低抵抗領域１（３２）と低抵抗領域２（３３）の間に電位差を与え（例えば０Ｖと１Ｖ）、制御電極２（３６）の電位を所定の低電位（例えば−１Ｖ）に設定し制御電極１（３５）を制御電極２（３６）の電位より高い読みだし電位Ｖｒ（例えば１Ｖ）に設定し、低抵抗領域１（３２）と低抵抗領域２（３３）の間に流れる電流値を測定することで薄膜領域１（２８）のコンダクタンスを読みだして行う。制御電極２（３６）の電位を各薄膜領域の記憶している情報の如何にかかわらず各薄膜領域が低コンダクタンスである程度に低く設定することにより、薄膜領域１（２８）のみの情報が読み出せる。
【００４１】
本実施例における他の設定電圧の例を図３０に示す。以下説明における呼びかたを簡単にするため図３０に示すように低抵抗領域をデータ線１（３３）（Ｄ１と略す）、ソース線（３２）（Ｓと略す）、データ線２（３４）（Ｄ２と略す）と呼び、制御電極をワード線１（３６）（Ｗ１と略す）、ワード線２（３５）（Ｗ２と略す）と呼ぶ。さらにワード線１（３６）とデータ線１（３３）で制御される薄膜領域２（２９）を含むメモリセルをセル１（３０１）、ワード線１（３６）とデータ線２（３４）で制御される薄膜領域４（３１）を含むメモリセルをセル２（３０２）と呼ぶこととする。図３０の書き込み条件は、セル１、セル２に書き込む情報に対応した条件が示してある。ここでセル１に情報“１”を、セル２に情報“０”を書き込むことを｛１，０｝のようにあらわしている。この他のワード線２（３５）で制御される２セルについては書き込みを行わない条件である。消去条件はセル１、セル２を消去し、他の２セルについては消去しない条件であり、読みだし条件はセル１、セル２を読みだし、他の２セルについては読みださない条件である。本設定では、同じワード線で制御されるセルについて消去を一括して行う。又、ここまでの説明では消去と情報の“０”書き込みを同一視してきたが、本動作においてはこの二つは異なる。情報の記憶は消去後に“０”書き込みか“１”書き込みのいずれかを行う事でなされる。図３１には消去後（３０３）、“０”書き込み後（３０４）、“１”書き込み後（３０５）の読み出し条件における電流値を示している。このように一旦強く消去した後で弱い書き込みを行って“０”状態を定義することにより、情報書き換え後の“０”状態の電流値のばらつき及び時間変化が小さくなる。強い消去は、起こる確率が低いものの動作中に偶然入ってしまったトラップ等を掃き出し状態を揃える役割を果たすと考えられる。弱い書き込みは、トラップされる確率の高いトラップを埋めて保持又は読みだし中の電子トラップによる電流変化を小さくしていると解釈できる。多くの電子を蓄積する通常のメモリの場合にはこのような電子トラップの影響はあまり大きくないが、本発明のように少ない蓄積キャリア数で記憶を行うメモリでは非常に影響が大きい。また、電子の蓄積、放出と書き込み、消去の対応関係を逆転させても同様の効果がある。尚、本設定電圧においては読みだしのワード線電圧を０．１Ｖと−５Ｖとしているが、これは素子の電流電圧特性にから“０”と“１”の状態をを明確に区別できるように決める値であり、しきい電圧やワード線電圧に対する電流の立ち上がりが異なるセルを用いる場合には最適値が変わってくる。
【００４２】
又、本実施例における異なる設定電圧の例を図３２、図３３に示す。図３２の電圧設定は負の電圧を用いないという特徴があり、負電圧を発生をさせなくて良い分電源回路が簡単で済むという利点がある。図３３は、図３０よりもしきい電圧が高いセルを用いた場合の電圧設定例である。
【００４３】
本構造を４つ繰り返し並べ、薄膜領域を１６個設けた構造を図２４に示す。Ｗ１〜Ｗ４はワード線、Ｄ１〜Ｄ４はデ−タ線、Ｓ１〜Ｓ２はソース線である。さらに、本構造を繰り返し並べ、１２０ビット分のメモリセルを行列状に並べて作製した試作素子の電子顕微鏡写真を図２５に示す。写真で横に走るのが制御電極（ワード線Ｗ１〜Ｗ８，ダミーワード線ＤＷ１，ＤＷ２）で１０本設けられている。縦に走るのが低抵抗領域で、デ−タ線、ソース線及びダミーソース線として、計１８本が設けられている。この低抵抗領域の三本（例えばＤ３，Ｓ２，Ｄ４）を一組（低抵抗領域１〜３に対応する。一つの制御電極に対し薄膜領域１、２に対応する二つの薄膜領域が設けられている。）として１つのワード線につき２つのメモリセルが構成され、図２４と同様の構成でメモリアレイが構成されている。図２５では、制御電極１０本と、メモリセルの数は低抵抗領域の三本の組の６組が形成されているので、１０本×６組×２つで１２０個のメモリセルが並んでいる。大規模な記憶においても書き込み、消去、読み出しの方法は基本的に同じに行える。
【００４４】
図２５においては１２０個のメモリセルによりアレイを形成しているが、外周部分の構造はバッファとして設けたもので、実際に書き込み、消去を行なうメモリアレイは６４ビット分である。両端の計二本の制御電極（ダミーワード線ＤＷ１，ＤＷ２）及び両端の三本組（ソース線Ｓ１の外側三本からなるダミーソース線ＤＳ１及びソース線Ｓ４の外側三本からなるダミーソース線ＤＳ２）計六本の低抵抗領域は電位を固定（例えば０Ｖ）したままにしている。従って、ダミーワード線ＤＷ１，ＤＷ２又はダミーソース線に接続された薄膜領域（メモリセル）は記憶を行なうのに用いない。一般にパターンが密集している部分と粗い部分とでは同じ太さで設計された線を加工しても異なった仕上がりとなることが知られている。本実施例のように外側にダミーのパターンを設ける事によって記憶に使用するセルのパターン密度をそろえ、形状のばらつきを抑えて特性ばらつきを小さくすることができる。尚、このセルアレー外周部のダミーセルによる面積増加（記憶密度の低下）の影響は、並べるセル構造の数が大規模になる程相対的に小さくなる。従って実際の応用に際しては問題にならない。
【００４５】
実施例８
図１０は本発明の第８の実施例を示す。
【００４６】
四つの薄膜領域１〜４（３７）〜（４０）、四つの低抵抗領域１〜４（４１）〜（４４）、二つの制御電極（４５）（４６）を持つ。四つの薄膜領域を設け４ビット以上の情報を記憶する点及び書き込み消去の方法は実施例７と同様である。実施例７では薄膜領域１（２８）と薄膜領域２（２９）の接続先の低抵抗領域は二つとも共通であるが、これを別に設け、コンタクト孔を通じて金属で配線を行っている。又、制御電極（４５）（４６）が薄膜領域（３７）〜（４０）よりも下に設けられている点でも実施例５と異なる。本実施例は金属配線を用いることで抵抗を小さくできるという特徴を持つ。さらに、低抵抗領域３（４３）と低抵抗領域４（４４）を金属配線でつながず、金属配線を制御電極と平行に伸ばす構造をとることも可能である。この構造においては薄膜領域の上部が金属配線により、下部が制御電極で覆われるために、薄膜部の電位が安定し、外部の雑音に対し強いという特徴を持つ。制御電極を薄膜領域よりも下に設けることで、制御電極と低抵抗領域のオーバーラップ部分とコンタクト孔が重なるレイアウトが可能となっている。
【００４７】
実施例９
図１１は本発明の第９の実施例を示す。
【００４８】
四つの薄膜領域１〜４（４７）〜（５０）、五つの低抵抗領域１〜５（５１）〜（５５）、二つの制御電極（５６）（５７）を持つ。本実施例は実施例７のどの低抵抗領域を分割して金属配線でつなぐかという点及び薄膜領域と制御電極の上下関係において実施例８と異なる。低抵抗領域２〜５（５２）〜（５５）の電位を大きく変えて動作させる場合には、低抵抗領域２〜５（５２）〜（５５）の容量が小さくなっているため速度の点で本構造が有効である。さらに低抵抗領域１（５１）についてもこれを分割し互いを別層の配線を用いて接続してもよい。
【００４９】
実施例１０
図１２は本発明の第１０の実施例を示す。
【００５０】
第一の薄膜領域（５８）が第一の低抵抗領域（６２）と第三の低抵抗領域（６４）を、第二の薄膜領域（５９）が第一の低抵抗領域（６２）と第四の低抵抗領域（６５）を、第三の薄膜領域（６０）が第二の低抵抗領域（６３）と第三の低抵抗領域（６４）を、第四の薄膜領域（６１）が第二の低抵抗領域（６３）と第四の低抵抗領域（６５）を接続しており、第一の制御電極（６６）は第一の薄膜領域（５８）と第二の薄膜領域（５９）を、第二の制御電極（６７）は第三の薄膜領域（６０）と第四の薄膜領域（６１）を覆う形で設けられている。本構造においては実施例７のように第三の低抵抗領域（６４）と第四の低抵抗領域（６５）を一体化しては各薄膜領域（５８）〜（６１）に別々に情報を書き込み、消去することは不可能である。低抵抗領域３（６４）はＷによる別層の低抵抗領域５（１５６）と、低抵抗領域４（６５）はＷによる低抵抗領域５（１５６）と同層の低抵抗領域６（１５７）と各々接続されており、別々に制御する。低抵抗領域５（１５６）、低抵抗領域６（１５７）の材料は、低抵抗であればＷ以外でもよい。を本実施例では制御電極（６６）（６７）の長手方向と低抵抗領域５（１５６）及び低抵抗領域６（１５７）の長手方向がほぼ垂直である構造としたが、低抵抗領域５（１５６）と低抵抗領域６（１５７）は長手方向が互いに平行でさえあればよく、制御電極（６６）（６７）の長手方向と垂直でなくても構わない。本実施例は、制御電極（６６）（６７）が共通の低抵抗領域１（６２）、低抵抗領域２（６３）上を横断することがないため制御電極（６６）（６７）の電位変動の影響を受けにくいという特徴を持つ。
【００５１】
実施例１１
図１３は本発明の第１１の実施例を示す。
【００５２】
四つの薄膜領域１〜４（６８）〜（７１）、五つの低抵抗領域１〜５（７２）〜（７６）、二つの制御電極（７７）（７８）を持つ。本実施例は実施例１０で低抵抗領域３（６４）と低抵抗領域４（６５）を同じ材料で接続し、低抵抗領域１（６２）、低抵抗領域２（６３）を各々分割したものである。低抵抗領域２（７３）と低抵抗領域４（７５）はＷによる別層の低抵抗領域６（１５４）、低抵抗領域３（７４）と低抵抗領域５（７６）はＷによる低抵抗領域６（１５４）と同層の低抵抗領域７（１５５）によって各々接続されている。
【００５３】
実施例１２
図１４は本発明の第１２の実施例を示す。
【００５４】
四つの薄膜領域１〜４（７９）〜（８２）、四つの低抵抗領域１〜４（８３）〜（８６）、二つの制御電極（８７）（８８）を持つ。薄膜領域１（７９）、薄膜領域２（８０）と薄膜領域３（８１）、薄膜領域４（８２）の低抵抗領域が共有化されていないという点において第７の実施例と異なる。本実施例では第７の実施例と比較して面積としては大きくなるものの、その他の特徴をすべて備える。第７の実施例と比べ、低抵抗領域が独立になっていることで電圧設定の自由度が増え、薄膜領域１（７９）、薄膜領域２（８０）の書き込み、消去動作時に薄膜領域３（８１）、薄膜領域４（８２）への影響を少なくすることが可能であり、安定動作に適しているという特徴を持つ。
【００５５】
本実施形態においては、行列状に薄膜領域を配置し、少ない電流駆動経路（低抵抗領域）及び制御電極の本数で制御が可能であるという特徴を持つ。本構造を繰り返し用いることで、少ない端子数で大規模な集積化が可能となる。Ｎビット（例えば６４Ｋビット）の記憶においては、単に単体を並べた場合には前述のように２Ｎ個（１２万８千個）の端子が必要であったが、本構造を繰り返し用いた場合Ｎの平方根の個数（２５６個）の端子でよい。書き込み、消去、読みだしの方法を述べる。薄膜領域１（７９）への書き込みにおいては低抵抗領域１（８３）を低い電位（例えば０Ｖ）にし、低抵抗領域２（８４）、低抵抗領域３（８５）、低抵抗領域４（８６）をより高い電位（例えばすべて５Ｖ）に設定し、制御電極１（８７）を所定の高電位Ｖｗ（例えば１０Ｖ）にする。ただし低抵抗領域２（８４）についてはもっと低い電位にしてもよい。制御電極２（８８）の電位は高電位に設定しない（例えば５Ｖに設定する）。このとき薄膜領域２（８０）、薄膜領域３（８１）、薄膜領域４（８２）には書き込みは行われない。尚、このとき低抵抗領域３（８５）の電位も低抵抗領域１（８３）と同様の低い電位（０Ｖ）に設定することで薄膜領域１（７９）と薄膜領域３（８１）に同時に書き込むことも可能である。消去においては、低抵抗領域２（８４）、低抵抗領域３（８５）、低抵抗領域４（８６）を所定の低電位に設定し（例えばともに０Ｖ）、低抵抗領域１（８３）をより高い電位（例えば５Ｖ）に設定して制御電極１（８７）を所定の低電位Ｖｅ（例えば−５Ｖ）に設定することで薄膜領域１（７９）の記憶情報が消去される。ただし低抵抗領域２（８４）についてはもっと高い電位にしてもよい。制御電極２（８８）の電位は低く設定しない（例えば５Ｖに設定する）。ここで高電位Ｖｗ及び低電位Ｖｅの印加時間は一定時間内とする。このとき薄膜領域２（８０）、薄膜領域３（８１）、薄膜領域４（８２）の情報は消去されない。消去においても書き込みと同様に低抵抗領域３（８５）の電位を低抵抗領域１（８３）と同じ電位に設定して薄膜領域１（７９）と薄膜領域３（８１）の一括消去が可能である。このような同一制御電極で制御される情報の一括書き込み、消去は本構造を繰り返し用いて多くの記憶を行った際には特に有効であり、書き込み、消去時間の大幅な短縮が可能である。これら電圧設定は以下の実施例でも本質的に同じである。本構造のように制御電極（８７）（８８）を薄膜領域（７９）〜（８２）の上側に設ける構造においては、基板の電位を上げ下げすることで薄膜領域１〜４（７９）〜（８２）の情報を一括して書き込み、消去する動作も可能である。これは制御電極（８７）（８８）を薄膜領域（７９）〜（８２）の上側に設ける構造を採る他の実施例でも同様である。薄膜領域１の情報の読み出しは低抵抗領域１（８３）と低抵抗領域２（８４）の間に電位差を与え、制御電極２（８８）の電位を所定の低電位に設定し制御電極１（８７）を制御電極２（８８）の電位より高い読みだし電位Ｖｒに設定し、低抵抗領域１（８３）と低抵抗領域２（８４）の間に流れる電流値を測定することで薄膜領域１（７９）のコンダクタンスを読みだして行う。制御電極２（８８）の電位を各薄膜領域の記憶している情報の如何にかかわらず各薄膜領域が低コンダクタンスである程度に低く設定することにより、薄膜領域１（７９）のみの情報が読み出せる。
【００５６】
薄膜領域を行列状に並べ、大規模な記憶を行う場合には本構造のような４ビットが行列状に並んだ構造が基本であり、大規模になっても書き込み、消去、読みだし等の制御方法についても４ビットの場合と同様に行うことができる。これは薄膜領域を４個持つ他の実施例についてもあてはまることである。
【００５７】
本構造を繰り返し用いて１６ビット以上の記憶を行う素子を図２６に示す。
【００５８】
実施例１３
図１９は本発明の第１３の実施例を示す。
【００５９】
四つの薄膜領域１〜４（１２２）〜（１２５）、六つの低抵抗領域１〜４（１２６）〜（１３１）、二つの制御電極（１３２）（１３３）を持つ。第５の実施例において低抵抗領域２（２４）を二分割した構造を二つ並べ、制御電極を共有化したものと同等の構造である。本構造は第８、第９の実施例と同様に４ビット以上を記憶する素子であり、面積の面では第８、第９の実施例より大きくなっている。本構造においても実施例１２と同様に、低抵抗領域が独立になっていることで電圧設定の自由度が増え、薄膜領域１（１２２）、薄膜領域２（１２３）の書き込み、消去動作時に薄膜領域３（１２４）、薄膜領域４（１２５）への影響を少なくすることが可能であり、安定動作に適しているという特徴を持つ。本構造は低抵抗領域２（１２７）、低抵抗領域３（１２８）と低抵抗領域４（１２９）が隣り合う構造であるが、低抵抗領域２（１２７）、低抵抗領域３（１２８）と低抵抗領域５（１３０）、低抵抗領域６（１３１）が隣り合う構造でもよい。この構造においても、動作時の各部分の電圧設定が容易となるという特徴がある。
【００６０】
実施例１４
図１５は本発明の第１４の実施例を示す。
【００６１】
薄膜領域１（８９）と薄膜領域３（９１）、薄膜領域２（９０）と薄膜領域４（９２）の低抵抗領域が共有化されていないという点において第９の実施例と異なる。低抵抗領域２（９４）、低抵抗領域３（９５）、低抵抗領域５（９７）、低抵抗領域６（９８）を構成する層とは別層の低抵抗領域７（１５８）、を使って低抵抗領域２（９４）と低抵抗領域５（９７）を、低抵抗領域７（１５８）と同層の低抵抗領域８（１５９）を使って低抵抗領域３（９５）と低抵抗領域６（９８）を各々接続する。本実施例では第１０の実施例と比較して面積としては大きくなるもののの薄膜領域１（８９）、薄膜領域２（９０）の書き込み、消去動作時に薄膜領域３（９１）、薄膜領域４（９２）への影響が少なく、安定動作が可能であるという特徴を持つ。
【００６２】
実施例１５
図１６は本発明の第１５の実施例を示す。
【００６３】
本実施例では三本の細線が両端を各々同じ低抵抗領域（１０２）（１０３）に接続され、同一の制御電極（１０４）によって制御される構造であり、三本で一つの薄膜領域（１０１）を構成している。細線の本数は二本でもよいし、もっと多くても構わない。細線が一本の場合には、線幅を小さくすると電荷蓄積によるコンダクタンス変化が大きくなるが、同時に抵抗が高くなり電流が減少する。本実施例においては線幅を小さく保ちつつ、線が複数あるため両端の低抵抗領域間を流れる電流量が大きい。さらに複数の線を用いることでこれらの統計的な特性を利用することができるため、各々の線の特性ばらつきに強いという特徴を持つ。又、本構造では薄膜領域のうちに分離している部分があることが本質であり例えば図２０のように薄膜が途中から別れる構造でも同じことである。
【００６４】
実施例１６
図２３は本発明の第１６の実施例を示す。
【００６５】
本実施例では三本の細線が両端を各々同じ低抵抗領域（１６２）（１６３）に接続され、同一の制御電極（１６４）によって制御される構造であり、三本で一つの薄膜領域（１６１）を構成している点において実施例１５と同様であるが、三本の細線が積層構造に設けられている点において異なる。細線の間は絶縁膜（１６５）よりなる。細線の本数は二本でもよいし、もっと多くても構わないことは実施例１５と同様である。本実施例は実施例１５と同様の特徴持つ他、積層構造をとることにって細線を複数設けても薄膜領域（１６１）の面積が大きくならないという特徴を持つ。本構造の製造工程は、実施例１と同様であるが、薄膜形成工程において薄膜の堆積と絶縁膜の形成を繰り返し、その後に三層の薄膜部を一括して加工するという点において異なる。又、本実施例の積層構造と実施例１５の細線が同一平面上に並ぶ構造の両方を併用してもよい。
【００６６】
実施例１７
図１７は本発明の第１７の実施例を示す。
【００６７】
本記憶素子は４ビット以上の情報を記憶する。四つの薄膜領域１〜４（１０５）〜（１０８）、六つの低抵抗領域１〜６（１０９）〜（１１４）、二つの制御電極（１１５）（１１６）を持つ。第一の薄
膜領域（１０５）が第一（１０９）と第三（１１１）の低抵抗領域を、第二の薄膜領域（１０６）が第二（１１０）と第四（１１２）の低抵抗領域を、第三の薄膜領域（１０７）が第三（１１１）と第五（１１３）の低抵抗領域を、第四の薄膜領域（１０８）が第四（１１２）と第六（１１４）の低抵抗領域を接続しており、第一の制御電極（１１５）は第一の薄膜領域（１０５）と第二の薄膜領域（１０６）を、第二の制御電極（１１６）は第三の薄膜領域（１０７）と第四の薄膜領域（１０８）を覆う形で設けられている。本構造は実施例１０、実施例１１と似ているが、書き込み消去、読みだし動作が異なるために低抵抗領域３（１１１）や低抵抗領域４（１１２）にコンタクトを設ける必要がなく、面積を小さくできる。本実施例においては低抵抗領域１（１０９）と低抵抗領域５（１１３）の間、低抵抗領域２（１１０）と低抵抗領域６（１１４）の間で電流を流し、経路において薄膜領域１（１０５）と薄膜領域３（１０７）、薄膜領域２（１０６）と薄膜領域４（１０８）が直列に入るという点において前述の４ビット以上を記憶する素子の実施例と異なる。薄膜領域１（１０５）への書き込みにおいては低抵抗領域１（１０９）又は低抵抗領域５（１１３）を低い電位（例えば０Ｖ）にし、低抵抗領域２（１１０）又は低抵抗領域６（１１４）をより高い電位（例えば５Ｖ）に設定する。制御電極１（１１５）を所定の高電位Ｖｗ（例えば１２Ｖ）にし、制御電極２（１１６）は制御電極１（１１５）の電位より相対的に低電位Ｖ１（例えば５Ｖ）に設定する。ここで電位Ｖ１は薄膜領域２（１０６）の記憶している情報が何であっても薄膜領域２（１０６）を導通させる程度には高い値にする。このとき薄膜領域２（１０６）、薄膜領域３（１０７）、薄膜領域４（１０８）には書き込みは行われない。尚、このとき低抵抗領域２（１１０）又は低抵抗領域６（１１４）の電位も低抵抗領域１（１０９）又は低抵抗領域５（１１３）と同様の低い電位（０Ｖ）に設定することで薄膜領域１（１０５）と薄膜領域２（１０６）に同時に書き込むことも可能である。消去においては、低抵抗領域２（１１０）又は低抵抗領域６（１１４）を所定の低電位に設定し（例えばともに０Ｖ）、低抵抗領域１（１０９）又は低抵抗領域５（１１３）をより高い電位（例えば５Ｖ）に設定して制御電極１（１１５）を所定の低電位Ｖｅ（例えば−５Ｖ）に設定することで薄膜領域１（１０５）の記憶情報が消去される。制御電極２（１１６）の電位は低く設定しない（例えば５Ｖに設定する）。このとき薄膜領域２（１０６）、薄膜領域３（１０７）、薄膜領域４（１０８）の情報は消去されない。ただし高電位Ｖｗ及び低電位Ｖｅの印加時間は一定時間内とする。消去においても書き込みと同様に低抵抗領域２（１１０）又は低抵抗領域６（１１４）の電位を低抵抗領域１（１０９）又は低抵抗領域５（１１３）と同じ電位に設定して薄膜領域１（１０５）と薄膜領域２（１０６）の一括消去が可能である。このような同一制御電極で制御される情報の一括書き込み、消去は本構造を繰り返し用いて多くの記憶を行った際には特に有効であり、書き込み、消去時間の大幅な短縮が可能である。薄膜領域１（１０５）の情報の読み出しは低抵抗領域１（１０９）と低抵抗領域５（１１３）の間に電位差を与え（例えば各々０Ｖ、１Ｖ）制御電極２（１１６）の電位を所定の電位Ｖ２（例えば５Ｖ）に設定し制御電極１（１１５）を制御電極２（１１６）の電位より低い読みだし電位Ｖｒ（例えば３Ｖ）に設定し、低抵抗領域１（１０９）と低抵抗領域５（１１３）の間に流れる電流値を測定することで薄膜領域１（１０５）のコンダクタンスを読みだして行う。ここで電位Ｖ２は薄膜領域２（１０６）の記憶している情報が何であっても薄膜領域２（１０６）が導通する程度に高く、書き込みが行われない程度に低く設定する。
【００６８】
実施例１８
図１８は、本発明の第１８の実施例を示す。
【００６９】
実施例１において、制御電極（１２０）を薄膜領域（１１７）の下部に設け、さらに薄膜領域（１１７）の上部にも第二の制御電極（１２１）を設けた構造である。第二の制御電極（１２１）と薄膜領域（１１７）の間の容量は第一の制御電極（１２０）と薄膜領域（１１７）の間の容量と比べて小さくする。これには制御電極２（１２１）と薄膜領域（１１７）の間の絶縁膜の厚さを制御電極１（１２０）と薄膜領域（１１７）の間絶縁膜の厚さより大きくすればよい。このとき薄膜領域（１１７）近くに制御電極１（１２０）が存在することも薄膜領域（１１７）と制御電極２（１２１）の間の容量を小さくしている。他に制御電極１（１２０）と薄膜領域（１１７）の間の絶縁膜の材料との制御電極２（１２１）と薄膜領域（１１７）の間絶縁膜の材料を変えることでも実現できる。制御電極１（１２０）を薄膜領域（１１７）の上部に、制御電極２（１２１）を薄膜領域（１１７）の下部に設けてもよい。本実施例の記憶素子の書き込み、消去動作ではの制御電極１（１２０）を用い、読みだし動作においては制御電極２（１２１）を用いる。これにより、書き込み、消去動作の高速性を確保しつつ、電荷蓄積による薄膜領域（１１７）のコンダクタンス変化を大きくすることが可能となる。
【００７０】
実施例１９
図２２は本発明の第１９の実施例を示す。
【００７１】
本実施例は低抵抗領域１（２）から低抵抗領域２（３）に至る途中で薄膜領域（１４１）が突起を持つ構造を採っているという点で実施例１と異なる。本構造では突起部分に電荷が捕獲されやすいことを利用し捕獲領域を小さくとることで、蓄積電荷量の素子間ばらつき、同量の蓄積電荷があった場合のコンダクタンス変化の素子間ばらつき等を小さくし、メモリの特性の安定化をはかる。突起の無い長方形の薄膜形状の場合電荷の捕獲は薄膜の全面のどこでも起こりうる。突起部分には面積の点から電荷が捕獲されやすいことの他に、電界が突起の基部（１４２）に集中しやすいことから、突起部内に電荷が捕獲されやすいという特徴もある。
【００７２】
実施例２０
図２７は本発明の第２０の実施例を示す。
【００７３】
本実施例は実施例１２の構造を絶縁膜を間に挟んで縦方向に二層に積み、８ビット以上の記憶を行うものである。この二層構造では面積を増やさずに記憶量を二倍にすることが可能であるという特徴を持ち、より多くの層積み重ねればより記憶密度を増すことが可能である。これは実施例１２（図１４）のような、セル付近にコンタクトを設けないでよい構造で可能になることである。書き込みや読みだしは各層について実施例１２と同様に行える。
【００７４】
実施例２１
図２８は本発明の第２１の実施例を示す。
【００７５】
本実施例は実施例１２の構造において制御電極１（１７７）、制御電極２（１７８）を薄膜領域１〜４（１６９）〜（１７２）の下に設け、さらに薄膜領域１〜４（１６９）〜（１７２）の上に薄膜領域１〜４（１６９）〜（１７２）に共通の制御電極３（１７９）を設けたものである。制御電極１（１７７）、制御電極２（１７８）を薄膜領域１〜４（１６９）〜（１７２）の上にに設け、薄膜領域１〜４（１６９）〜（１７２）の下に制御電極３（１７９）を設けてもよい。本構造では制御電極３（１７９）を用いて薄膜領域１〜４（１６９）〜（１７２）の情報を一括して消去又は書き込むことが可能であるという特徴がある。より多くのセルを並べた場合においても、１ビット毎に書き込み可能な制御電極の他に、所望の範囲のセルまたがる制御電極を設けることで、この範囲のセルの一括消去又は書き込みが可能となり、メモリチップとしての機能を増やすことができる。
【００７６】
【発明の効果】
本発明によれば、複数の記憶素子間で容易に端子を共有でき、かつ大きな電流を流すことができ、また雑音に強い半導体記憶素子及び半導体記憶装置を提供することができる。
【００７７】
また、素子の小型化が可能となり、情報の高密度の記憶が可能となる。従って、高集積、低消費電力、不揮発の記憶装置が実現でき、システムの低消費電力化、小型化が可能となる。
【図面の簡単な説明】
【図１】本発明の実施例１の半導体素子の構造図である。（ａ）は鳥瞰図、（ｂ）は上面図である。
【図２】実施例１の二つの低抵抗領域間を流れる電流の制御電極・低抵抗領域１間の電圧依存性の実測値を示す図である。
【図３】集積化に際し、当初検討を行った素子構造の構造図である。（ａ）は鳥瞰図、（ｂ）は上面図である。
【図４】本発明の実施例５の半導体素子の構造図である。（ａ）は鳥瞰図、（ｂ）は上面図である。
【図５】本発明の製造工程を示す断面図である。
【図６】本発明の実施例３の半導体素子の構造図である。（ａ）は鳥瞰図、（ｂ）は上面図である。
【図７】本発明の実施例２の半導体素子の構造図である。（ａ）は鳥瞰図、（ｂ）は上面図である。
【図８】本発明の実施例４の半導体素子の構造図である。（ａ）は鳥瞰図、（ｂ）は上面図である。
【図９】本発明の実施例７の半導体素子の構造図である。（ａ）は鳥瞰図、（ｂ）は上面図である。
【図１０】本発明の実施例８の半導体素子の構造図である。（ａ）は鳥瞰図、（ｂ）は上面図である。
【図１１】本発明の実施例９の半導体素子の構造図である。（ａ）は鳥瞰図、（ｂ）は上面図である。
【図１２】本発明の実施例１０の半導体素子の構造図である。（ａ）は鳥瞰図、（ｂ）は上面図である。
【図１３】本発明の実施例１１の半導体素子の構造図である。（ａ）は鳥瞰図、（ｂ）は上面図である。
【図１４】本発明の実施例１２の半導体素子の構造図である。（ａ）は鳥瞰図、（ｂ）は上面図である。
【図１５】本発明の実施例１４の半導体素子の構造図である。（ａ）は鳥瞰図、（ｂ）は上面図である。
【図１６】本発明の実施例１５の半導体素子の構造図である。（ａ）は鳥瞰図、（ｂ）は上面図である。
【図１７】本発明の実施例１７の半導体素子の構造図である。（ａ）は鳥瞰図、（ｂ）は上面図である。
【図１８】本発明の実施例１８の半導体素子の構造図である。（ａ）は鳥瞰図、（ｂ）は上面図である。
【図１９】本発明の実施例１３の半導体素子の構造図である。（ａ）は鳥瞰図、（ｂ）は上面図である。
【図２０】本発明の実施例１５の半導体素子と実質的に等価な構造を示した図である。（ａ）は鳥瞰図、（ｂ）は上面図である。
【図２１】本発明の実施例６の半導体素子の構造図である。（ａ）は鳥瞰図、（ｂ）は上面図である。
【図２２】本発明の実施例１９の半導体素子の構造図である。（ａ）は鳥瞰図、（ｂ）は上面図である。
【図２３】本発明の実施例１６の半導体素子の構造図である。（ａ）は鳥瞰図、（ｂ）は上面図である。
【図２４】本発明の実施例７の半導体素子の構造を繰り返し用いた、１６ビットの記憶を行う素子の上面図である。
【図２５】本発明の実施例７の半導体素子の構造を繰り返し用い、１２０ビット分のメモリセルを並べ６４ビットの記憶を行なう試作素子の走査電子顕微鏡写真である。
【図２６】本発明の実施例１２の半導体素子の構造を繰り返し用いた、１６ビットの記憶を行う素子の上面図である。
【図２７】本発明の実施例２０の半導体素子の構造図である。（ａ）は鳥瞰図、（ｂ）は上面図である。
【図２８】本発明の実施例２１の半導体素子の構造図である。（ａ）は鳥瞰図、（ｂ）は上面図である。
【図２９】本発明の実施例１の半導体素子の動作原理を説明するための薄膜領域の低ポテンシャル部分の概念図である。
【図３０】本発明の実施例７の半導体素子の電圧設定例を示す図である。
【図３１】本発明の実施例７の半導体素子の電圧設定例における消去後、“０”書き込み後、“１”書き込み後のデータ線電流を示す図である。
【図３２】本発明の実施例７の半導体素子の電圧設定例を示す図である
【図３３】本発明の実施例７の半導体素子の電圧設定例を示す図である
【符号の説明】
Ｖｗ…書き込み時に制御電極に印加する電圧、Ｖｅ…消去時に制御電極に印加する電圧、Ｖｒ…読みだし時に制御電極に印加する電圧、Ｄ１…データ線１、Ｄ２…データ線２、Ｓ…ソース線、Ｗ１…ワード線１、Ｗ１…ワード線２。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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