(57)【特許請求の範囲】
【請求項１】
第１の端子が第１のポートに接続され、第２の端子が第２のポートに接続される第１のＭＯＳトランジスタと、
第１の端子が基準の論理レベルに対応する電源電圧を与える電源電圧端子に接続され、第２の端子とゲート端子とが前記第１のＭＯＳトランジスのゲート端子に共通接続される前記第１のＭＯＳトランジスタと同じ導電型の第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのゲート端子に前記電源電圧よりも低い所定のバイアス電圧を供給するためのバイアス手段と
を有するレベルシフト回路。
【請求項２】
前記第１のポートの電位を前記基準の論理レベル付近に保持するために前記電源電圧端子と前記第１のポートとの間に接続される第１のクランプ回路を有する請求項１に記載のレベルシフト回路。
【請求項３】
前記第１のクランプ回路が、前記第１および第２のポートの電位のいずれも前記基準の論理レベルと論理的に異なるレベルであるときはオフし、前記第１および第２のポートの電位の少なくとも一方が前記基準の論理レベルと論理的に同じレベルであるときはオンする第１のスイッチを有する請求項２に記載のレベルシフト回路。
【請求項４】
前記第１のクランプ回路が、前記電源電圧端子から前記第１のポートに向って順方向の電流を流すための第１のダイオードを有する請求項２または３に記載のレベルシフト回路。
【請求項５】
前記第１のクランプ回路が、前記電源電圧端子から前記第１のポートに向って一定の電流を流すための第１の定電流源回路を有する請求項２〜４のいずれか一項に記載のレベルシフト回路。
【請求項６】
前記第２のポートの電位を前記基準の論理レベル付近に保持するために前記電源電圧端子と前記第２のポートとの間に接続される第２のクランプ回路を有する請求項１〜５のいずれか一項に記載のレベルシフト回路。
【請求項７】
前記第２のクランプ回路が、前記第１および第２のポートの電位のいずれも前記基準の論理レベルと論理的に異なるレベルであるときはオフし、前記第１および第２のポートの電位の少なくとも一方が前記基準の論理レベルと論理的に同じレベルであるときはオンする第２のスイッチを有する請求項６に記載のレベルシフト回路。
【請求項８】
前記第２のクランプ回路が、前記電源電圧端子から前記第２のポートに向って順方向の電流を流すための第２のダイオードを有する請求項６または７に記載のレベルシフト回路。
【請求項９】
前記第２のクランプ回路が、前記電源電圧端子から前記第２のポートに向って一定の電流を流すための第２の定電流源回路を有する請求項６〜８のいずれか一項に記載のレベルシフト回路。
【請求項１０】
アノードが前記第１のポートに接続され、カソードが前記第１のＭＯＳトランジスタのゲート端子に接続される第３のダイオードを有する請求項１〜９のいずれか一項に記載のレベルシフト回路。
【請求項１１】
前記第１のポートと前記第１のＭＯＳトランジスタのゲート端子との間で前記第３のダイオードと直列に接続される第１の抵抗を有する請求項１０に記載のレベルシフト回路。
【請求項１２】
前記第１のポートと前記第１のＭＯＳトランジスタのゲート端子との間で前記第３のダイオードと直列に接続される第３の定電流源回路を有する請求項１０に記載のレベルシフト回路。
【請求項１３】
アノードが前記第２のポートに接続され、カソードが前記第１のＭＯＳトランジスタのゲート端子に接続される第４のダイオードを有する請求項１〜１２のいずれか一項に記載のレベルシフト回路。
【請求項１４】
前記第２のポートと前記第１のＭＯＳトランジスタのゲート端子との間で前記第４のダイオードと直列に接続される第２の抵抗を有する請求項１３に記載のレベルシフト回路。
【請求項１５】
前記第２のポートと前記第１のＭＯＳトランジスタのゲート端子との間で前記第４のダイオードと直列に接続される第４の定電流源回路を有する請求項１３に記載のレベルシフト回路。
【請求項１６】
前記バイアス手段が、アノードが前記電源電圧端子に接続され、カソードが前記第１のＭＯＳトランジスタのゲート端子に接続される第５のダイオードを有する請求項１〜１５のいずれか一項に記載のレベルシフト回路。
【請求項１７】
前記電源電圧端子と前記第１のＭＯＳトランジスタのゲート端子との間で前記第５のダイオードと直列に接続される第３のスイッチと、
前記第１のＭＯＳトランジスタのゲート端子と前記基準の論理レベルと論理的に異なるレベルの基準電位との間に接続される第４のスイッチと、
前記第３のスイッチと前記第４のスイッチとを相補的にオン・オフ制御するスイッチ制御手段と
を有する請求項１６に記載のレベルシフト回路。
【請求項１８】
前記第３のスイッチをオンさせ、かつ前記第４のスイッチをオフさせるために前記スイッチ制御手段より与えられる制御信号に応動して、前記第１のＭＯＳトランジスタのゲート端子の電位を前記電源電圧よりも高いレベルまで昇圧する昇圧回路を有する請求項１７に記載のレベルシフト回路。
【請求項１９】
前記昇圧回路が、前記制御信号を入力してから所定の遅延時間の経過後に前記基準の論理レベルと論理的に異なるレベルから前記基準の論理レベルと論理的に同じレベルまで出力電圧を立ち上げる遅延電圧出力回路と、前記遅延電圧出力回路の出力端子と前記第１のＭＯＳトランジスタのゲート端子との間に接続されたコンデンサとを有する請求項１８に記載のレベルシフト回路。
【請求項２０】
第１の端子が前記第１のポートに接続され、第２の端子が前記第２のポートに接続される第３のＭＯＳトランジスタと、
第１の端子が前記電源電圧端子に接続され、第２の端子とゲート端子とが前記第３のＭＯＳトランジスのゲート端子に共通接続される前記第３のＭＯＳトランジスタと同じ導電型の第４のＭＯＳトランジスタと、
アノードが前記電源電圧端子に接続され、カソードが前記第３のＭＯＳトランジスタのゲート端子に接続される第６のダイオードと、
前記電源電圧端子と前記第３のＭＯＳトランジスタのゲート端子との間で前記第６のダイオードと直列に接続される第５のスイッチと、
前記第３のＭＯＳトランジスタのゲート端子と前記基準の論理レベルと論理的に異なるレベルの基準電位との間に接続される第６のスイッチと、
前記第５のスイッチと前記第６のスイッチとを相補的にオン・オフ制御するスイッチ制御手段と、
前記第５のスイッチをオンさせ、かつ前記第６のスイッチをオフさせるために前記スイッチ制御手段より与えられる制御信号に応動して、前記第３のＭＯＳトランジスタのゲート端子の電位を前記電源電圧よりも高いレベルまで昇圧する昇圧回路を有する請求項１〜１７のいずれか一項に記載のレベルシフト回路。
【請求項２１】
前記昇圧回路が、前記制御信号を入力してから所定の遅延時間の経過後に前記基準の論理レベルと論理的に異なるレベルから前記基準の論理レベルと論理的に同じレベルまで出力電圧を立ち上げる遅延電圧出力回路と、前記遅延電圧出力回路の出力端子と前記第３のＭＯＳトランジスタのゲート端子との間に接続されるコンデンサとを有する請求項２０に記載のレベルシフト回路。
【請求項２２】
第１の入出力端子と第２の入出力端子との間に接続された第１のＭＯＳトランジスタと、
第１の電源電圧端子と上記第１のＭＯＳトランジスタのゲート端子との間に接続され、そのゲート端子が上記第１のＭＯＳトランジスタのゲート端子に接続されている第２のＭＯＳトランジスタと、
第１の電源電圧端子と上記第１のＭＯＳトランジスタのゲート端子との間に接続され、第１の電源電圧端子から上記第１のＭＯＳトランジスタのゲート端子に電流を供給するための第１の整流素子と、
上記第１の入出力端子と上記第１のＭＯＳトランジスタのゲート端子との間に接続され、上記第１の入出力端子から上記第１のＭＯＳトランジスタのゲート端子に電流を供給するための第２の整流素子と、
上記第２の入出力端子と上記第１のＭＯＳトランジスタのゲート端子との間に接続され、上記第２の入出力端子から上記第１のＭＯＳトランジスタのゲート端子に電流を供給するための第３の整流素子と、
第１の電源電圧端子と上記第１の入出力端子との間に接続された第３のＭＯＳトランジスタと、
上記第３のＭＯＳトランジスタと上記第１の入出力端子との間に接続され、第１の電源電圧端子から上記第１の入出力端子に電流を供給するための第４の整流素子と、
第１の電源電圧端子と上記第２の入出力端子との間に接続された第４のＭＯＳトランジスタと、
上記第４のＭＯＳトランジスタと上記第２の入出力端子との間に接続され、第１の電源電圧端子から上記第２の入出力端子に電流を供給するための第５の整流素子と、
第１及び第２の入力端子が上記第１及び第２の入出力端子にそれぞれ接続され、上記第１及び第２の入出力端子の少なくとも一方の電圧レベルが上記電源電圧に対応するレベルであるときに上記第４及び第５のＭＯＳトランジスタを導通状態とする制御信号を出力する論理回路と
を有するレベルシフト回路。
【請求項２３】
上記第１及び第２のＭＯＳトランジスタがＮＭＯＳトランジスタであり、
上記第３及び第４のＭＯＳトランジスタがＰＭＯＳトランジスタであり、
上記第１の整流素子が、アノードが第１の電源電圧端子に接続され、カソードが上記第１のＭＯＳトランジスタのゲート端子に接続されたダイオードであり、
上記第２の整流素子が、アノードが上記第１の入出力端子に接続され、カソードが上記第１のＭＯＳトランジスタのゲート端子に接続されたダイオードであり、
上記第３の整流素子が、アノードが上記第２の入出力端子に接続され、カソードが上記第１のＭＯＳトランジスタのゲート端子に接続されたダイオードであり、
上記第４の整流素子が、アノードが上記第３のＭＯＳトランジスタに接続され、カソードが上記第１の入出力端子に接続されたダイオードであり、
上記第５の整流素子が、アノードが上記第４のＭＯＳトランジスタに接続され、カソードが上記第２の入出力端子に接続されたダイオードである請求項２２に記載のレベルシフト回路。
【請求項２４】
上記第１の整流素子と上記第１のＭＯＳトランジスタのゲート端子との間に接続され、上記第１の整流素子と上記第１のＭＯＳトランジスタのゲート端子との間の電流路、上記第２の整流素子と上記第１のＭＯＳトランジスタのゲート端子との間の電流路及び上記第３の整流素子と上記第１のＭＯＳトランジスタのゲート端子との間の電流路を遮断するための第５のＭＯＳトランジスタと、
上記第１のＭＯＳトランジスタのゲート端子と第２の電源電圧端子との間に接続された第６のＭＯＳトランジスタと、
上記第５のＭＯＳトランジスタと上記第６のＭＯＳトランジスタとを相補的に導通させる制御信号を供給する制御回路と
を有する請求項２２又は２３に記載のレベルシフト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、２値信号の信号レベルをシフトする技術に係り、特に複数種類の入力信号レベルを一定の信号レベルにシフトするレベルシフト回路に関する。
【０００２】
【従来の技術】
電子機器システムでは、ＩＣ（集積回路）の低消費電力化に伴なって従来一般の５Ｖから３．３Ｖや２．５Ｖ等へと電源電圧の低電圧化が進んでおり、動作電圧の異なるＩＣの間で信号レベルのインタフェースをとる場面が増えてきている。たとえば、ＰＣＩバスを搭載するシステムでは、コア側のＩＣが３．３Ｖ系であるのに対して、拡張ボード側のＩＣが３．３Ｖ系であったり、５Ｖ系であったりすることがある。この場合、拡張ボード側からコア側に与えられる信号の電圧レベルが３．３Ｖもしくは５Ｖのいずれであっても、コア側には３．３Ｖの電圧レベルで信号を受け取らせるようなレベルシフト回路が使用される。
【０００３】
図１１に、この種の機能を有する従来のレベルシフト回路を示す。このレベルシフト回路は、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳトランジスタ」と称する。）１００をトランスファゲート・トランジスタとして用いる。ＮＭＯＳトランジスタ１００は、ドレイン端子がポートＡを介して送信側のディジタルＩＣ（図示せず）に接続され、ソース端子がポートＢを介して受信側のディジタルＩＣ（図示せず）に接続され、ゲート端子はバイアス回路１０２のノードｓ0に接続されている。バイアス回路１０２は、電源電圧ＶCCの電源端子Ｃとアース電位との間で直列接続されるダイオード１０４と抵抗１０６とからなり、ダイオード１０４と抵抗１０６との接続点またはノードｓ0に得られる一定の電圧ＶCC−ＶFをバイアス電圧ＶgとしてＮＭＯＳトランジスタ１００のゲートに与える。ここで、ＶFはダイオード１０４の順方向降下電圧である。
【０００４】
たとえば、受信側のＩＣが３．３Ｖ系で、送信側のＩＣよりポートＡに５ＶのHighレベルが入力されたときにポートＢに３．３ＶのHighレベルを得るには、ＮＭＯＳトランジスタ１００の閾値電圧をＶtnとすると、Ｖg−Ｖtn＝３．３Ｖとなるようにバイアス電圧Ｖgを設定すればよい。つまり、ポートＢからみて受信側ＩＣは一般に容量性の負荷であり、ＮＭＯＳトランジスタ１００においては、ドレイン電圧（ポートＡの電位）にかかわらずソース電圧（ポートＢの電位）がゲート電圧Ｖgから閾値電圧Ｖtnだけ降下したレベル（Ｖg−Ｖtn）に制限され、かつこのレベルで飽和領域のオン状態が安定する。したがって、電源電圧ＶCCが５Ｖで、ＮＭＯＳトランジスタ１００の閾値電圧Ｖtnが０．９Ｖの場合、ポートＢに３．３ＶのＨレベルを得るためには、バイアス電圧Ｖgを４．２Ｖに設定し、ダイオード１０４の順方向降下電圧ＶFを０．８Ｖに選べばよい。
【０００５】
送信側のＩＣより３．３ＶのHighレベルが入力されたときは、ＮＭＯＳトランジスタ１００が線形領域でオンしてドレインの電圧をスルーでソースに出力するため、ポートＢに３．３ＶのＨレベルが得られる。また、ポートＡに入力される信号がLowレベル（通常は０Ｖ）のときも同様であり、ポートＢに０ＶのLowレベルが得られる。
【０００６】
このレベルシフト回路では、ＮＭＯＳトランジスタ１００のオン抵抗を小さくすることで、信号伝播遅延時間を殆ど零に近い値まで小さくし、送信側ＩＣから与えられる信号のレベルが３．３Ｖもしくは５Ｖのいずれであっても瞬時に３．３Ｖの信号レベルに統一して受信側ＩＣに受け取らせることができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記のレベルシフト回路には、次のような欠点あるいは制限がある。
【０００８】
（1）電源電圧Ｖcc以下のバイアス電圧ＶgよりＮＭＯＳトランジスタ１００の閾値電圧Ｖtnだけ低いレベルにしかレベルシフトすることができない。このため、上記のように３．３Ｖの電源電圧で動作する受信側ＩＣまたはシステムが５Ｖ系または３．３Ｖ系のどちらからの信号でも受けられるようにするためには、５Ｖの電源電圧ＶCCを用意しないと、上記従来のレベルシフト回路は使えない。
【０００９】
（2）ＮＭＯＳトランジスタ１００においては、信号伝播遅延時間を短くするためにオン抵抗を下げようとすれば、サイズが大きくなり、それによってソースおよびドレインとゲートとの間に大きな寄生容量が付加される。この寄生容量は、入力信号がLowレベルからHighレベルに遷移した時に、容量結合によってゲートの電位を過渡的に上昇させて出力電圧にオーバーシュートを生じさせ、正確なレベルシフトを妨げる。
【００１０】
（3）バイアス回路１０２を定常的にＤＣ電流が流れるため、消費電力が大きい。特に、上記のようなLowレベルからHighレベルへ遷移する際のオーバーシュートを抑制するために抵抗１０６の抵抗値を下げると、抑制効果が小さいにもかわらず、消費電力は一層増大する。
【００１１】
本発明は、上記のような従来技術の問題点に鑑みてなされたもので、使用する電源電圧以上の任意の入力信号レベルを電源電圧で規定される出力信号レベルに高速かつ安定精確にレベルシフトできるレベルシフト回路を提供することを目的とする。
【００１２】
本発明の別の目的は、ＤＣ的な消費電流を少なくした低消費電力型のレベルシフト回路を提供することにある。
【００１３】
【課題を解決するための手段】
上記の目的を達成するために、本発明のレベルシフト回路は、第１の端子が第１のポートに接続され、第２の端子が第２のポートに接続される第１のＭＯＳトランジスタと、第１の端子が基準の論理レベルに対応する電源電圧を与える電源電圧端子に接続され、第２の端子とゲート端子とが前記第１のＭＯＳトランジスのゲート端子に共通接続される前記第１のＭＯＳトランジスタと同じ導電型の第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲート端子に前記電源電圧よりも低い所定のバイアス電圧を供給するためのバイアス手段とを有する。
【００１４】
本発明のレベルシフト回路では、たとえば第１のポートより入力される信号が第１の論理レベルたとえばLowレベルから第２の論理レベルたとえばHighレベルに遷移すると、第１のＭＯＳトランジスタにおいて第１の端子とゲート端子間の容量結合によりゲート電位が入力信号レベルの変化分に相当する電位だけ持ち上げられ、第２のＭＯＳトランジスタが第１のＭＯＳトランジスタのゲート端子側から電源電圧端子側に放電電流を流すようにオンする。これによって、第１のＭＯＳトランジスタのゲート電位が、電源電圧のレベルよりも第２のＭＯＳトランジスタの閾値電圧だけ高い電位にクランプされる。その結果、第１のＭＯＳトランジスタの第２の端子にはゲート電位よりも閾値電圧だけ低い出力電圧が得られる。第１および第２のＭＯＳトランジスタの閾値電圧を実質的に等しい値に設定することで、第１のＭＯＳトランジスタの第２の端子に電源電圧のレベルに等しいHighレベルが得られる。
【００１５】
本発明のレベルシフト回路において、好ましい一態様は、第１または第２のポートの電位を基準論理レベル付近に保持するために電源電圧端子と第１または第２のポートとの間に接続される第１または第２のクランプ回路を有する構成である。好ましくは、第１または第２のクランプ回路で消費する電力を少なくするために、第１および第２のポートの電位のいずれも基準の論理レベルと論理的に異なるレベルであるときはオフし、第１および第２のポートの電位の少なくとも一方が基準論理レベルと論理的に同じレベルであるときはオンする第１または第２のスイッチを有してよい。この場合、第１または第２のクランプ回路は、必要時のみ動作するように、好ましくは、電源電圧端子から第１または第２のポートに向って順方向の電流を流すための第１または第２のダイオードを有してよい。また、安定したレベルクランプを行えるように、好ましくは、第１または第２のクランプ回路が、電源電圧端子から第１または第２のポートに向って一定の電流を流すための第１または第２の定電流源回路を有してよい。
【００１６】
また、本発明の好ましい一態様は、アノードが第１のポートに接続され、カソードが第１のＭＯＳトランジスタのゲート端子に接続される第３のダイオードを有する構成、あるいはアノードが第２のポートに接続され、カソードが第１のＭＯＳトランジスタのゲート端子に接続される第４のダイオードを有する構成である。第１または第２のポートに入力される信号のHighレベルが第１のＭＯＳトランジスタのゲート電位よりも高いときは、そのHighレベルの信号から第３または第４のダイオードを介して第１のＭＯＳトランジスタのゲートに電流を流し込むことにより、リーク電流によるバイアス電圧の低下を効果的に阻止することができる。この場合、第１のＭＯＳトランジスタのゲートに流し込む電流を安定化するために、第１または第２のポートと第１のＭＯＳトランジスタのゲート端子との間で第３または第４のダイオードと直列に、第１または第２の抵抗を接続する構成、あるいは第３または第４の定電流源回路を接続する構成が好ましい。
【００１７】
また、本発明の好ましい一態様は、バイアス手段が、アノードが電源電圧端子に接続され、カソードが第１のＭＯＳトランジスタのゲート端子に接続される第５のダイオードを有する構成である。第２のＭＯＳトランジスタを働かせないとき、つまりオフ状態にしている間は、電源電圧端子より第５のダイオードを介して電源電圧よりも低い所定のバイアス電圧を第１のＭＯＳトランジスタのゲートに与えることにより、オン状態の第１のＭＯＳトランジスタを介して入力側のLowレベルをそのままスルーで出力側に伝えることができる。
【００１８】
また、本発明の好ましい一態様は、電源電圧端子と第１のＭＯＳトランジスタのゲート端子との間で第５のダイオードと直列に接続される第３のスイッチと、第１のＭＯＳトランジスタのゲート端子と基準の論理レベルと論理的に異なるレベルの基準電位との間に接続される第４のスイッチと、第３のスイッチと第４のスイッチとを相補的にオン・オフ制御するスイッチ制御手段とを有する構成である。かかる構成によれば、第３のスイッチをオンにして第４のスイッチをオフにすることにより、バイアス回路をアクティブ状態にして第１のポートと第２のポート間の信号伝送を可能とし、第３のスイッチをオフにして第４のスイッチをオンにすることにより、バイアス回路を実質的にディセーブル状態にして第１のポートと第２のポート間を遮断することができる。
【００１９】
上記のようなスイッチ機能を有する場合、好ましくは、第３のスイッチをオンさせ、かつ第４のスイッチをオフさせるためにスイッチ制御手段より与えられる制御信号に応動して、第１のＭＯＳトランジスタのゲート端子の電位を電源電圧よりも高いレベルまで昇圧する昇圧回路を有するのが好ましい。この昇圧回路により、入力信号の論理的なレベル変化の代わりに制御信号の論理的なレベル変化を利用して第１のＭＯＳトランジスタのゲート電位を電源電圧よりも閾値電圧だけ高い電位にクランプし、第１のＭＯＳトランジスタの第２の端子に電源電圧レベルの論理レベルを得ることができる。この昇圧回路の好ましい一形態は、制御信号を入力してから所定の遅延時間の経過後に基準の論理レベルと論理的に異なるレベルから基準の論理レベルと論理的に同じレベルまで出力電圧を立ち上げる遅延電圧出力回路と、この遅延電圧出力回路の出力端子と第１のＭＯＳトランジスタのゲート端子との間に接続されたコンデンサとを有する構成である。かかる構成によれば、制御信号の論理的なレベル変化に応動してチャージポンピングにより第１のＭＯＳトランジスタのゲート電位を所望のレベルまで昇圧することができる。
【００２０】
また、別の好ましい一態様は、第１の端子が第１のポートに接続され、第２の端子が第２のポートに接続される第３のＭＯＳトランジスタと、第１の端子が電源電圧端子に接続され、第２の端子とゲート端子とが第３のＭＯＳトランジスのゲート端子に共通接続される第３のＭＯＳトランジスタと同じ導電型の第４のＭＯＳトランジスタと、アノードが電源電圧端子に接続され、カソードが第３のＭＯＳトランジスタのゲート端子に接続される第６のダイオードと、電源電圧端子と第３のＭＯＳトランジスタのゲート端子との間で第６のダイオードと直列に接続される第５のスイッチと、第３のＭＯＳトランジスタのゲート端子と基準の論理レベルと論理的に異なるレベルの基準電位との間に接続される第６のスイッチと、第５のスイッチと第６のスイッチとを相補的にオン・オフ制御するスイッチ制御手段と、第５のスイッチをオンさせ、かつ第６のスイッチをオフさせるためにスイッチ制御手段より与えられる制御信号に応動して、第３のＭＯＳトランジスタのゲート端子の電位を電源電圧よりも高いレベルまで昇圧する昇圧回路を有する構成である。
【００２１】
かかる構成においては、スイッチ制御手段からの制御信号に対して、昇圧回路が上記と同様の動作を行い、第３のＭＯＳトランジスタが第１のＭＯＳトランジスタに相当する動作を行い、第４のＭＯＳトランジスタが第２のＭＯＳトランジスタに相当する動作を行う。昇圧回路の好適な一形態は、制御信号を入力してから所定の遅延時間の経過後に基準の論理レベルと論理的に異なるレベルから基準の論理レベルと論理的に同じレベルまで出力電圧を立ち上げる遅延電圧出力回路と、この遅延電圧出力回路の出力端子と第３のＭＯＳトランジスタのゲート端子との間に接続されるコンデンサとを有する構成である。
【００２２】
【発明の実施の形態】
以下、図１〜図１０を参照して本発明の好適な実施形態を説明する。
【００２３】
図１に、本発明の一実施形態によるレベルシフト回路の回路構成を示す。この実施形態のレベルシフト回路は、ＮＭＯＳトランジスタ１０をトランスファゲート・トランジスタとして用いる。ＮＭＯＳトランジスタ１０のソース端子およびドレイン端子のうち、一方はポートＡに接続され、他方はポートＢに接続される。説明の便宜上、ポートＡに接続される方をドレイン端子、ポートＢに接続される方をソース端子とする。両ポートＡ，ＢはそれぞれディジタルＩＣ（図示せず）に接続されてよい。
【００２４】
ＮＭＯＳトランジスタ１０は、十分低い（たとえば５Ω以下の）オン抵抗が得られるようにサイズ（特にチャネル幅サイズ）の大きなＭＯＳトランジスタに設計されてよい。この大サイズ化に伴なって、ドレインおよびソースとゲートとの間に大きな容量が付加され、容量結合効果も大きくなる。しかし、後述するように、この実施形態では、ＮＭＯＳトランジスタ１０におけるドレイン（ソース）・ゲート間の容量結合効果が従来技術のような支障を来すどころか、むしろ有用な技術要素として積極的に利用される。
【００２５】
ＮＭＯＳトランジスタ１０のゲート端子はノードＳ1を介してバイアス回路１２に接続されている。このバイアス回路１２は、ＮＭＯＳトランジスタ１４とダイオード１６とを有している。ＮＭＯＳトランジスタ１４は、ソース端子が電源電圧ＶCCの端子Ｃに接続され、ドレイン端子とゲート端子とがノードＳ1を介してＮＭＯＳトランジスタ１０のゲート端子に共通接続されている。ダイオード１６は、アノード端子が電源電圧ＶCCの端子Ｃに接続され、カソード端子がノードＳ1を介してＮＭＯＳトランジスタ１０のゲート端子に接続されている。
【００２６】
このバイアス回路１２は、ＮＭＯＳトランジスタ１４がオフでダイオード１６が導通した状態でバイアス電圧を与える第１のバイアスモードと、ダイオード１６が非導通でＮＭＯＳトランジスタ１４がオンした状態でバイアス電圧を与える第２のバイアスモードとを有している。第１のバイアスモードでは、電源電圧ＶCCよりダイオード１６の順方向降下電圧ＶF16だけ低いバイアス電圧がノードＳ1からＮＭＯＳトランジスタ１０のゲートに印加されるようになっている。第２のバイアスモードは、ノードＳ1の電位の方が電源電圧ＶCCよりもＮＭＯＳトランジスタ１４の閾値電圧ＶTN14以上高くなっているときの状態である。ＮＭＯＳトランジスタ１４は、ＮＭＯＳトランジスタ１０と同一の半導体チップ上に同一のプロセスで製作される。したがって、ＮＭＯＳトランジスタ１４の閾値電圧ＶTN14をＮＭＯＳトランジスタ１０の閾値電圧ＶTN10に実質的に等しい値にすることができる。
【００２７】
電源電圧ＶCCの端子ＣとポートＡとの間には、ポートＡの電位を電源電圧ＶCC付近のレベルに保持するためのクランプ回路１８が接続されている。このクランプ回路１８は、定電流源回路２０、ＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳトランジスタ」と称する。）２２およびダイオード２４を直列接続してなる。ＰＭＯＳトランジスタ２２がオン状態のときに、ポートＡ側の電位が電源電圧ＶCCからダイオード２４の順方向降下電圧ＶF24を差し引いたレベルよりも下がっているときは、ダイオード２４が導通して定電流源回路２０よりレベルクランプ用の定電流ｉCAをポートＡ側の負荷に供給するようになっている。
【００２８】
一方、電源電圧Ｖccの端子ＣとポートＢとの間には、ポートＢの電位を電源電圧ＶCC付近のレベルに保持するためのクランプ回路２６が接続されている。このクランプ回路２６は、定電流源回路２８、ＰＭＯＳトランジスタ３０およびダイオード３２を直列接続してなる。ＰＭＯＳトランジスタ３０がオン状態のときに、ポートＢ側の電位が電源電圧ＶCCからダイオード３２の順方向降下電圧ＶF32を差し引いたレベルよりも下がっているときは、ダイオード３２が導通して定電流源回路２８よりレベルクランプ用の定電流ｉCBをポートＢ側の負荷に供給するようになっている。
【００２９】
両ポートＡ，ＢにはＮＯＲ回路３４の一対の入力端子がそれぞれ接続され、ＮＯＲ回路３４の出力端子は両クランプ回路１８，２６のＰＭＯＳトランジスタ２２，３０のゲート端子に接続されている。ポートＡ，Ｂの電圧ＶA，ＶBのいずれもLowレベルのときは、ＮＯＲ回路３４の出力電圧が論理Highで、両ＰＭＯＳトランジスタ２２，３０は共にオフ状態に保持される。しかし、ポートＡ，Ｂの電圧ＶA，ＶBの少なくとも一方がHighレベルになると、ＮＯＲ回路３４の出力電圧が論理Lowで、両ＰＭＯＳトランジスタ２２，３０は共にオンするようになっている。
【００３０】
さらに、ポートＡとノードＳ1つまりＮＭＯＳトランジスタ１０のゲート端子との間には、ダイオード３６と抵抗３８の直列回路が接続されている。ポートＡの電位がノードＳ1の電位よりも高いときに、ダイオード３６が導通して、ポートＡ側からノードＳ1側にバイアス維持またはバックアップ用の電流が流れるようになっている。
【００３１】
一方、ポートＢとノードＳ0との間には、ダイオード４０と抵抗４２の直列回路が接続されている。ポートＢの電位がノードＳ1の電位よりも高いときに、ダイオード４０が導通して、ポートＢ側からノードＳ1側にバイアス維持またはバックアップ用の電流が流れるようになっている。
【００３２】
次に、このレベルシフト回路の動作を説明する。一例として、ポートＡ側から入力される５Ｖ系の信号レベルを３．３Ｖ系の信号レベルに変換してポートＢ側に出力する場合の動作を説明する。この場合、このレベルシフト回路の電源電圧端子Ｃには、ポートＢ側（受信側）のＩＣまたはシステムと共通の３．３Ｖの電源電圧ＶCCを供給すればよい。したがって、バイアス回路１２では、ダイオード１６の順方向降下電圧ＶF16をたとえば０．５Ｖに選定すると、第１のバイアスモードでノードＳ1に約２．８Ｖのバイアス電圧が得られる。
【００３３】
いま、ポートＡに入力される信号がLowレベル（０Ｖ）であるとする。この時、バイアス回路１２は、第１のバイアスモードにあり、ノードＳ1より約２．８Ｖのバイアス電圧を与える。これにより、ＮＭＯＳトランジスタ１０は線形領域でオンしてドレインの電圧をスルーでソースに出力し、ポートＢには０ＶのLowレベルが得られる。
【００３４】
次に、ポートＡに入力される信号がLowレベルからHighレベル（５Ｖ）に遷移したとする。この時、ＮＭＯＳトランジスタ１０においては、ドレイン・ゲート間容量のカップリング効果によってゲートの電位つまりノードＳ1の電位がそれまでの約２．８Ｖから約５Ｖアップの７．８Ｖ付近まで一気に持ち上げられる。これにより、バイアス回路１２は第１のバイアスモードから第２のバイアスモードに切り換わり、ダイオード１６が非導通状態になり、ＮＭＯＳトランジスタ１４がオンする。ここで、ＮＭＯＳトランジスタ１４は、飽和状態でオンしてノードＳ1側から電源電圧端子Ｃ側に放電電流を流し、ノードＳ1の電位をソース側の電源電圧ＶCCよりも閾値電圧ＶTN14だけ高いレベル（ＶCC＋ＶTN14）に制限またはクランプする。
【００３５】
ＮＭＯＳトランジスタ１０のドレイン・ソース間では、ノードＳ1の電位が上昇した瞬間に過渡的なドレイン電流が流れる。しかし、ポートＢに接続されるディジタルＩＣは一般に容量性負荷であることと、上記のようにゲート電位が速やかに一定レベル（ＶCC＋ＶTN14）にクランプされることから、オーバーシュートを起こさずにソース電位がゲート電位（ＶCC＋ＶTN14）から閾値電圧ＶTN10だけ低いレベルつまりＶCC（３．３Ｖ）まで上昇したところでＮＭＯＳトランジスタ１０の飽和領域のオン状態が安定する。こうして、ポートＡ側からの５Ｖ系のHighレベルは、このレベルシフト回路において電源電圧ＶCCに等しい３．３Ｖ系のHighレベルに変換されてポートＢ側に出力される。
【００３６】
上記のようなバイアス回路１２の第１のバイアスモードから第２のバイアスモードへの移行によってポートＢ側に生成されたHighレベルの電位（３．３Ｖ）は、ポートＢに接続される負荷（ＩＣ）の入力インピーダンスが容量のみであれば、そのまま保持される。しかし、現実には幾らかの抵抗成分もあるため、負荷側の電流リークによってポートＢの電位は降下しようとする。
【００３７】
この実施形態では、そのようなポートＢ側の電位の降下をクランプ回路２６が阻止する。すなわち、ポートＡ側がHighレベルになった時からＮＯＲ回路３４の出力端子が論理Lowになって、クランプ回路２６のＰＭＯＳトランジスタ３０がオンする。リーク電流によってポートＢの電位が降下すると、やがてダイオード３２が導通して定電流源回路２８よりレベルクランプ用の定電流ｉCBがポートＢを介して負荷に供給される。このレベルクランプ用の定電流ｉCBによってリーク電流に起因するレベルの降下が阻止され、ポートＢの電位はＶCC−ＶF32付近にクランプされる。たとえば、ダイオード３２の順方向降下電圧ＶF32を０．２Ｖに選定すれば、ポートＢの電位は３．１Ｖ付近に保持される。レベルクランプ用の定電流ｉCBは、リーク電流を補う程度の微小な電流でよく、消費電力は少なくて済む。
【００３８】
なお、ＮＯＲ回路３４の出力が論理Lowになることにより、ポートＡ側のクランプ回路１８でもＰＭＯＳトランジスタ２２がオン状態になる。しかし、ポートＡの電位がHighレベル（５Ｖ）であるため、ダイオード２４が導通せず、レベルクランプ用の定電流ｉCBは流れない。
【００３９】
一方、バイアス回路１２では、上記のような第２のバイアスモードでノードＳ1の電位を電源電圧ＶCCよりも閾値電圧ＶTN14だけ高いレベル（ＶCC＋ＶTN14）にクランプするものの、ＮＭＯＳトランジスタ１４を通じて若干であるがリーク電流が流れ、ノードＳ1の電位が次第に低下していく。しかし、ポートＡ側がHighレベル（５Ｖ）になっているため、ダイオード３６が導通してポートＡ側からノードＳ1に電流が供給される。抵抗３８は、入力信号に与える影響を少なくするためにこの電流を制限する。こうして、ＮＭＯＳトランジスタ１４のリーク電流がキャンセルされ、ノードＳ1の電位が（ＶCC＋ＶTN14）付近に維持される。
【００４０】
このレベルシフト回路において、ポートＡ側から３．３Ｖ系の信号が入力された場合も、各部で上記と同様の動作が行われる。より詳細には、ポートＡに入力される信号がLowレベルからHighレベル（３．３Ｖ）に遷移すると、バイアス回路１２では、ノードＳ1の電位がそれまでの約２．８Ｖから約３．３Ｖアップの６．１Ｖ付近まで一気に持ち上げられて、第１のバイアスモードから第２のバイアスモードに切り換わる。ＮＭＯＳトランジスタ１４も、上記と同様に飽和状態でオンしてノードＳ1側から電源電圧端子Ｃ側に放電電流を流し、ノードＳ1の電位をソース電位つまり電源電圧ＶCCよりも閾値電圧ＶTN14だけ高いレベル（ＶCC＋ＶTN14）に制限またはクランプする。これにより、ＮＭＯＳトランジスタ１０のソース端子には、ゲート電位（ＶCC＋ＶTN14）から閾値電圧ＶTN10だけ低いレベルつまりＶCC（３．３Ｖ）のレベルが得られる。ＭＯＲ回路３４、クランプ回路２６およびダイオード３６等も上記と同様に動作する。
【００４１】
ポートＡ側から入力される信号がHighレベルからLowレベルに遷移した時は、ＮＭＯＳトランジスタ１０のドレイン・ゲート間容量のカップリング効果によりノードＳ1の電位が１Ｖ付近まで一気に引き下げられ、バイアス回路１２は第１のバイアスモードに切り換わり、ＮＭＯＳトランジスタ１４がオフし、ダイオード１６が導通する。これにより、ＮＭＯＳトランジスタ１０が線形領域でオンしてドレイン側の電圧をスルーでソースに出力し、ポートＢ側には０ＶのLowレベルが得られる。なお、このときは、ＮＯＲ回路３４の出力がHighレベルで、両クランプ回路１８，２６ではＰＭＯＳトランジスタ２２，３０がオフ状態となり、定電流源回路２０，２８より電流ｉCA，ｉCBが流れ出ることはない。
【００４２】
このレベルシフト回路において、ポートＡ側に電源電圧ＶCC（３．３Ｖ）よりも低い電圧が入力されたときは、上記のようなLowレベル（０Ｖ）が入力された場合と同様のレベルシフト動作が行われる。
【００４３】
また、このレベルシフト回路は、ポートＡ，Ｂ側に対して左右対称に構成されており、ポートＡ，Ｂ間の信号の入出力関係を上記と逆転させることも可能である。すなわち、ポートＢ側から入力される信号を上記と同様にレベルシフトしてポートＡ側に出力することも可能である。
【００４４】
図２に、この実施形態におけるレベルシフト回路の入出力機能を示す。図２の（Ａ）は、ポートＡが入力側で、ポートＢが出力側の場合である。この場合、ポートＡより入力される信号のHighレベルが電源電圧ＶCC以上のときは、電源電圧ＶCCに等しいHighレベルにレベルシフトしてポートＢに出力する。入力信号の電圧レベルが電源電圧ＶCCよりも低いときは、入力電圧レベルに等しい電圧レベルをポートＢに出力する。
【００４５】
図２の（Ｂ）は、ポートＢが入力側で、ポートＡが出力側の場合である。この場合、ポートＢより入力される信号のHighレベルが電源電圧ＶCC以上のときは、電源電圧ＶCCに等しいHighレベルにレベルシフトしてポートＡに出力する。入力信号の電圧レベルが電源電圧ＶCCよりも低いときは、入力電圧レベルに等しい電圧レベルをポートＡに出力する。
【００４６】
このように、この実施形態のレベルシフト回路は、両ポートＡ，Ｂ間で左右対称のレベルシフト機能を有しており、入力信号のHighレベルが電源電圧ＶCCに等しい場合はもちろんそれより高い場合であっても、一律にＶCCのHighレベルに高速かつ安定確実にシフトすることができる。このため、受信側のＩＣまたはシステムにあっては、自己の使用する電源電圧をそのままこの実施形態によるレベルシフト回路の電源電圧ＶCCとしても使用することができる。
【００４７】
したがって、たとえばＰＣＩバスにおいてコア側が３．３Ｖ系であるときは、この実施形態のレベルシフト回路にも３．３Ｖの電源電圧を用いることで、拡張ボード側より送られてくる信号が３．３Ｖ系もしくは５Ｖ系のいずれであっても一律に３．３Ｖ系の信号レベルに変換してコア側のシステムに受信させることができる。コア側が２．５Ｖ系であるときも同様である。すなわち、このレベルシフト回路に２．５Ｖの電源電圧を用いることで、拡張ボード側より送られてくる信号が２．５Ｖ系、３．３Ｖ系もしくは５Ｖ系のいずれであっても一律に２．５Ｖ系の信号レベルに変換してコア側のシステムに受信させることができる。
【００４８】
また、この実施形態のレベルシフト回路では、各部で必要最小限の過渡的な電流が流れるものの、常時流れるＤＣ的な消費電流は少ない。入力信号がHighレベルになっている時に、クランプ回路１８，２６の片側（出力信号側）で負荷のリーク電流に応じたレベルクランプ用の微小な直流電流ｉCA，ｉCBが流れるだけである。このため、消費電力は非常に少ない。
【００４９】
図３および図４に、第２の実施形態によるレベルシフト回路の回路構成を示す。この実施形態は、上記した第１の実施形態によるレベルシフト回路にスイッチング（オン・オフ）機能を付け加えている。たとえば、ＰＣＩバスシステムにおいては、括線挿抜機能を実現するために、レベルシフト回路にスイッチング（オン・オフ）機能が要求される。
【００５０】
この実施形態では、ポートＡ，Ｂ間の導通をオン・オフできるように、バイアス回路１２にＰＭＯＳトランジスタ４４とＮＭＯＳトランジスタ４６とを設けている。より詳細には、電源電圧ＶCCの端子ＣとノードＳ1との間にダイオード１６と直列にＰＭＯＳトランジスタ４４が接続され、ノードＳ1とＧＮＤ（グランド）レベルの端子との間にＮＭＯＳトランジスタ４６が接続される。両ＭＯＳトランジスタ４４，４６のゲート端子には外部の制御回路より信号入力端子４８を介してスイッチ制御用の２値信号ＳＣが与えられる。このスイッチ制御信号ＳＣの論理Highは電源電圧ＶCCと同じレベルであってよい。
【００５１】
この実施形態では、ＮＭＯＳトランジスタ１０にトランスファゲート・トランジスタとスイッチ・トランジスタとを兼用させる。スイッチ・トランジスタとしてＮＭＯＳトランジスタ１０をオン状態にするときは、スイッチ制御信号ＳＣを論理Lowにして、バイアス回路１２においてＰＭＯＳトランジスタ４４をオンにし、ＮＭＯＳトランジスタ４６をオフにする。この状態のバイアス回路１２は、上記第１の実施形態における回路構成に相当する。スイッチ・トランジスタ１０をオフ状態にするときは、スイッチ制御信号ＳＣを論理Highにして、バイアス回路１２においてＰＭＯＳトランジスタ４４をオフにし、ＮＭＯＳトランジスタ４６をオンにする。これにより、ノードＳ1の電位がLowレベル（０Ｖ）に下げられ、スイッチ・トランジスタ１０はオフ状態に保持される。
【００５２】
このようなスイッチング機能のために、第１の実施形態におけるＮＯＲ回路３４はこの第２の実施形態ではＯＲ回路５０とＮＡＮＤ回路５２に置き換えられ、ＮＡＮＤ回路５０の片方の入力端子にはスイッチ制御信号ＳＣが反転回路５４を介して与えられる。スイッチ制御信号ＳＣが論理Highとき（スイッチ・トランジスタ１０をオフ状態にするとき）は、反転回路５４の出力が論理Lowで、ＮＡＮＤ回路５２の出力が論理Highになり、両クランプ回路１８，２６が非アクティブ（無通電）状態に置かれる。スイッチ制御信号ＳＣが論理Lowのとき（スイッチ・トランジスタ１０をオン状態にするとき）は、反転回路５４の出力が論理Highで、ＯＲ回路５０とＮＡＮＤ回路５２が第１の実施形態におけるＮＯＲ回路３４に相当する機能を奏する。
【００５３】
ところで、この実施形態のスッチング動作では、スイッチ・トランジスタ１０をオフ状態にしている間に送信側ポートたとえばポートＡよりHighレベルの信号が入力され、かかるHighレベル入力状態の下で外部制御回路がスイッチ制御信号ＳＣをオフ指示の論理Highからオン指示の論理Lowに切り換えた場合に問題が出る。
【００５４】
すなわち、スイッチ・トランジスタ１０がオフしている時にポートＡより入力される信号がLowレベルからHighレベルに変わっても、スイッチ・トランジスタ１０のドレイン・ゲート間には容量結合が働かないため、ゲート電位つまりノードＳ1の電位が殆ど持ち上がらず、ポートＢ側はハイインピーダンス状態で以前の状態のLowレベルのままである。そして、スイッチ制御信号ＳＣが論理Highから論理Lowに変わって、バイアス回路１２においてＰＭＯＳトランジスタ４４がオン状態に、ＮＭＯＳトランジスタ４６がオフ状態にそれぞれ切り換わっても、ポートＡ側のLowレベルからHighレベルへの遷移は既に終わっているため、この場面でもスイッチ・トランジスタ１０のドレイン・ゲート間に容量結合効果が働くことはない。したがって、バイアス回路１２は第１のバイアスモードに止まり、第２のバイアスモードに移行することができない。この結果、スイッチ・トランジスタ１０のソース側つまりポートＢ側にHighレベル（ＶCC）の信号を出力することができなくなる。
【００５５】
なお、ポートＡよりHighレベルの信号が入力されるため、クランプ回路２６のＰＭＯＳトランジスタ３０はオンするが、定電流源回路２８よりポートＢ側に供給する電流ＩCBは微小であるため、LowレベルからHighレベルへ上昇させることは難しい。
【００５６】
この実施形態では、かかる問題を解消するために、ブロック５６の補助回路を設けている。この補助回路５６は、上記ＮＭＯＳトランジスタ１０およびバイアス回路１２にそれぞれ対応するＮＭＯＳトランジスタ５８およびバイアス回路６０を有している。
【００５７】
補助回路５６において、より詳細には、ＮＭＯＳトランジスタ５８は、ドレイン端子がポートＡに接続され、ソース端子がポートＢに接続される。バイアス回路６０は、ＮＭＯＳトランジスタ６２、ダイオード６４およびスイッチ用のＰＭＯＳトランジスタ６６、ＮＭＯＳトランジスタ６８を有している。ＮＭＯＳトランジスタ６２は、ソース端子が電源電圧ＶCCの端子Ｃに接続され、ドレイン端子とゲート端子とがノードＳ2を介してＮＭＯＳトランジスタ５８のゲート端子に共通接続される。両ＮＭＯＳトランジスタ５８，６２の閾値電圧ＶTN58，ＶTN62は、ＮＭＯＳトランジスタ１０の閾値電圧ＶTN10に実質的に等しい値に設定されてよい。ダイオード６４は、アノード端子がＰＭＯＳトランジスタ６６を介して電源電圧ＶCCの端子Ｃに接続され、カソード端子がノードＳ2を介してＮＭＯＳトランジスタ５８のゲート端子に接続されている。ＰＭＯＳトランジスタ６６は、電源電圧ＶCCの端子ＣとノードＳ2とでダイオード１６と直列に接続される。ＮＭＯＳトランジスタ６８は、ノードＳ2とＧＮＤレベル端子との間に接続される。両ＭＯＳトランジスタ６６，６８のゲート端子には信号入力端子４８からのスイッチ制御信号ＳＣが与えられる。
【００５８】
さらに、補助回路５６は、チャージポンプ回路７０を有している。このチャージポンプ回路７０は、信号入力端子４８とノードＳ2との間に遅延回路７２、反転回路７４およびコンデンサ７６をこの順序で直列接続している。遅延回路７２は、入力信号つまりスイッチ制御信号ＳＣが論理Highから論理Lowに切り換わった時のみ信号遅延機能を働かせて、たとえば数ナノ秒程度の遅延時間経過後に出力をHighレベルからLowレベルに切り換えるように構成される。
【００５９】
この補助回路５６は、スイッチ・トランジスタ１０がオフ状態になっている間に送信側のポートＡよりHighレベルの信号が入力され、かかるHighレベル入力状態の下でスイッチ制御信号ＳＣがオフ指示の論理Highからオン指示の論理Lowに切り換わった場合に有効に作用する。
【００６０】
この場合、スイッチ制御信号ＳＣが論理Highになっている間、補助回路５６では、ＰＭＯＳトランジスタ６６がオフし、ＮＭＯＳトランジスタ６８がオンしており、ノードＳ2の電位はアース電位にクランプされ、ＮＭＯＳトランジスタ５８はオフ状態に保持されている。
【００６１】
そして、スイッチ制御信号ＳＣが論理Highから論理Lowに切り換わると、先ずバイアス回路６０でＰＭＯＳトランジスタ６６がオンすると同時にＮＭＯＳトランジスタ６８がオフすることにより、電源電圧ＶCCがダイオード６４を介してノードＳ2に印加され、ノードＳ2がＶCC−ＶF64まで充電される。ここで、ＶF64はダイオード６４の順方向降下電圧であり、たとえば０．５Ｖ程度に設定されてよい。
【００６２】
上記のようにバイアス回路６０でノードＳ2の電位が第１のバイアスモードでＶCC−ＶF64まで上昇すると、この直後に遅延回路７２よりLowレベルの電圧が出力され、反転回路７４の出力つまりノードＳ3の電位がLowレベルからHighレベルに立ち上がる。そうすると、コンデンサ７６のカップリング効果またはチャージポンピングにより、ノードＳ2の電位がそれまでのレベル（ＶCC−ＶF64）からノードＳ3の電位の上昇変化分つまりLowレベルからHighレベルへの変化分（ＶCCのレベル分）だけ持ち上げられる。これにより、ＮＭＯＳトランジスタ６２がノードＳ2側から電源電圧端子Ｃ側に電流を流し込む方向にオンし、ノードＳ2の電位がＶCC−ＶTN62にクランプされる。この結果、ＮＭＯＳトランジスタ５８のソースには、ゲート電圧（ＶCC−ＶTN62）より閾値電圧ＶTN58だけ低いレベルつまりほぼＶCCレベルの出力電圧が得られる。
【００６３】
上記のようにして、ポートＡ側より入力されたＶCC以上のHighレベルはバイアス回路６０でＶCC電位のHighレベルにレベルシフトされてポートＢ側に出力される。負荷側のリーク電流によりポートＢの電位がＶCC電位より低下するときは、上記のようにクランプ回路２６が作動してレベルをクランプする。
【００６４】
なお、スイッチ制御信号ＳＣがオフ指示の論理Highからオン指示の論理Lowに切り換わった時にポートＡ側よりLowレベルが入力されている場合も、補助回路５６内のバイアス回路６０やチャージポンプ回路７０は上記と同様に動作する。ただし、ＮＭＯＳトランジスタ５８のドレイン電圧がLowレベルであるため、ポートＢ側にHighレベルを出力することはない。また、スイッチ制御信号ＳＣがオン指示の論理Lowからオフ指示の論理Highに切り換わった時は、補助回路５６においても、ノードＳ2の電位が強制的にＧＮＤレベルにクランプされ、ＮＭＯＳトランジスタ５８がオフ状態になる。
【００６５】
図５〜図８に、SPICEシミュレーションによる上記実施形態のレベルシフト回路（図４）の入出力特性を示す。
【００６６】
図５および図６のシミュレーションでは、電源電圧ＶCCを３．３Ｖ、受信側負荷の入力インピーダンスを１５ｐＦの容量ＣLのみとし、入力側のHighレベルをそれぞれ５Ｖ、３．３Ｖとしている。５Ｖ入力（図５）、３．３Ｖ入力（図６）のいずれの場合でも、Highレベルの入力時にはＮＭＯＳトランジスタ１０のゲート電位（ノードＳ1の電位）が容量結合により４．５Ｖから４．３Ｖ程度まで上昇し、ソース側の出力電圧が電源電圧ＶCCのレベル（３．３Ｖ）に変換されることがわかる。
【００６７】
図７のシミュレーションは、受信側の負荷を５ｐＦの容量ＣLと１０ＭΩの抵抗で擬制し、入力側の電圧をLowレベル（０Ｖ）からHighレベル（３．３Ｖ）に遷移させた際の出力電圧の波形を検証したものである。この場合、入力側のレベル変化（０Ｖ→３．３Ｖ）に応動してＮＭＯＳトランジスタ１０のゲート電位（ノードＳ1の電位）が４．３Ｖ付近まで上昇し、それによってソース側に電源電圧レベル（３．３Ｖ）の出力電圧が得られる。その後、出力電圧が降下し始める。すなわち、負荷が容量のみで電流リークが存在しないとすれば、いったん電源電圧レベル（３．３Ｖ）上昇した出力はそのままま維持されることになるが、負荷に抵抗（１０ＭΩ）があるためリーク電流によって放電し、出力電圧のレベルは降下し始める。しかし、３．１Ｖ近くまで下がったところで出力電圧のレベルは安定する。これは、上記したようにクランプ回路（１８または２６）より供給される電流によって出力電圧のHighレベルにクランプがかけられ、約３．１Ｖでバランスするためである。このように、実際のアプリケーションにおいて負荷に電流リークが存在しても僅かなレベル降下を伴なうだけで安定したレベルシフト動作を行えることがわかる。
【００６８】
図８は、補助回路５６の作用を検証したものである。スイッチ制御信号ＳＣがオフ指示の論理Highからオン指示の論理Lowに切り換わると直ぐにノードＳ2の電位が２Ｖ以上に上昇する。そして、ノードＳ2の電位が２．７Ｖ位まで上昇したところでノードＳ3の電位が０Ｖ付近から３．３Ｖまで立ち上がり、チャージポンピングによりノードＳ2の電位が４．７Ｖ付近まで持ち上げられ、出力が３．３Ｖまで上昇していく。このように、補助回路５６の働きにより１０ナノ秒程で３．０Ｖを超えるレベルに出力を切り換えられることがわかる。
【００６９】
図９および図１０に上記した実施形態の変形例を示す。図９の変形例は、バイアス維持用のパスにおいて、抵抗３８（４２）を定電流源回路８０に置き換えてスイッチ８２を挿入したものである。スイッチ制御回路８４は、ダイオード３６のカソード側のノードＳ４の電位をモニタし、ノードＳ４の電位が電源電圧ＶCCよりも高いときにスイッチ８２をオンさせる。
【００７０】
図１０の変形例は、ポートＡ側のHighレベルがポートＢ側のHighレベルよりも高いことが確定している場合に、両ポートＡ，Ｂ間で双方向のレベルシフトを行えるようにしたものである。この場合、バイアス回路１２およびポートＢ側のクランプ回路２６の電源電圧端子Ｃには、ポートＢ側のHighレベル（たとえば３．３Ｖ）に等しいレベルの電源電圧ＶCCBが供給される。一方、ポートＡには抵抗８６を介して別個の電源電圧端子Ｅが接続され、この電源電圧端子ＥにはポートＡ側のHighレベル（たとえば５Ｖ）に等しいレベルの電源電圧ＶCCAが供給される。
【００７１】
図１０のレベルシフト回路において、ポートＡが入力側で、ポートＢが出力側の場合は、上記した実施形態と同様のレベルシフト動作が行われる。ポートＢが入力側で、ポートＡが出力側の場合も、Highレベルが入力した直後までは上記した実施形態と同様のレベルシフト動作が行われる。すなわち、ポートＢよりHighレベルの信号が入力されると、ポートＢ側のHighレベルと等しいレベルのHighレベルがポートＡに出力される。しかし、電源電圧端子Ｅより抵抗８６を介してポートＡ側の負荷に電流が流れることにより、ポートＡの電位は次第に上昇して電源電圧ＶCCAのレベルで飽和（安定）する。また、図１０の回路において、クランプ回路１８を付加した構成としてもよい。
【００７２】
また、図示省略するが、別の変形例として、クランプ回路２６（１８）において定電流源回路２８（２０）を抵抗で代用することも可能である。また、補助回路５８のチャージポンプ回路７０に相当するチャージポンプ回路をバイアス回路１２側のノードＳ1に接続することで、バイアス回路１２やスイッチ・トランジスタ１０等に補助回路５８と同様の作用を行わせることも可能である。
【００７３】
【発明の効果】
以上説明したように、本発明のレベルシフト回路によれば、使用する電源電圧以上の任意の入力信号レベルを電源電圧で規定される出力信号レベルに高速かつ安定精確にレベルシフトすることができる。また、ＤＣ的な消費電流を少なくし、低消費電力化を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施形態によるレベルシフト回路の回路構成を示す回路図である。
【図２】実施形態のレベルシフト回路の入出力機能を示すブロック図である。
【図３】第２の実施形態によるレベルシフト回路の回路構成を示す回路図である。
【図４】第２の実施形態によるレベルシフト回路に含まれる補助回路の回路構成を示す回路図である。
【図５】シミュレーションによる実施形態のレベルシフト回路の入出力特性を示すグラフ図である。
【図６】シミュレーションによる実施形態のレベルシフト回路の入出力特性を示すグラフ図である。
【図７】シミュレーションによる実施形態のレベルシフト回路の入出力特性を示すグラフ図である。
【図８】シミュレーションによる実施形態のレベルシフト回路の入出力特性を示すグラフ図である。
【図９】実施形態の一変形例によるレベルシフト回路の回路構成を示す回路図である。
【図１０】実施形態の一変形例によるレベルシフト回路の回路構成を示す回路図である。
【図１１】従来のレベルシフト回路の回路構成を示す回路図である。
【符号の説明】
１０  ＮチャネルＭＯＳトランジスタ（トランスファゲート・トランジスタ）
１２  バイアス回路
１４  ＮチャネルＭＯＳトランジスタ
１６  ダイオード
１８，２６    クランプ回路
２０，２８    定電流源回路
２２，３０    ＰチャネルＭＯＳトランジスタ
２４，３２    ダイオード
３４    ＮＯＲ回路
３６，４０    ダイオード
４４    ＰチャネルＭＯＳトランジスタ
４６    ＮチャネルＭＯＳトランジスタ
５６    補助回路
５６    ＮチャネルＭＯＳトランジスタ
６０    バイアス回路
７０    チャージポンプ回路
８０    定電流源回路
８６    抵抗
【図１】
0003635466.tif 000002
【図２】
0003635466.tif 000003
【図３】
0003635466.tif 000004
【図４】
0003635466.tif 000005
【図５】
0003635466.tif 000006
【図６】
0003635466.tif 000007
【図７】
0003635466.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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