(57)【特許請求の範囲】
【請求項１】
集積回路の特性への製造条件の影響を評価する方法であって、
それぞれ第１の製造条件で作られた第１の回路及び第１の回路とは異なる第２の回路との各特性を求めるステップ（ａ）と、
上記第１の回路の特性と上記第２の回路の特性との間の相関関係を求めるステップ（ｂ）と、
特性の劣化度合いが上記第１の回路と同じである，第２の製造条件で作られた第３の回路の特性を求めるステップ（ｃ）と、
上記相関関係と上記第３の回路の特性とに基づいて、特性の劣化度合いが上記第２の回路と同じである，上記第２の製造条件で作られた第４の回路の特性を推定するステップ（ｄ）とを含む集積回路の特性評価方法。
【請求項２】
請求項１に記載の集積回路の特性評価方法において、
上記第１の回路及び上記第３の回路として、リングオシレータを用い、
上記第２の回路及び上記第４の回路として、ロジック回路を用いることを特徴とする集積回路の特性評価方法。
【請求項３】
請求項１又は２に記載の集積回路の特性評価方法において、
上記ステップ（ａ）及び（ｂ）では、第１の回路，第２の回路及び第３の回路のうちいずれか１つの回路の特性をシミュレーションにより求め、残りの回路の特性を実測により求めることを特徴とする集積回路の特性評価方法。
【請求項４】
請求項１〜３のうちいずれか１つに記載の集積回路の特性評価方法において、
上記各回路の各特性として、各回路の遅延を用いることを特徴とする集積回路の特性評価方法。
【請求項５】
請求項１〜３のうちいずれか１つに記載の集積回路の特性評価方法において、
上記ステップ（ａ）では、上記第１の回路の上記特性として、使用による劣化後の遅延を劣化前の遅延で割った遅延劣化率から１引いた値を用い、
上記ステップ（ｂ）では、上記相関関係として、上記各回路の特性の比を用いることを特徴とする集積回路の特性評価方法。
【請求項６】
請求項５に記載の集積回路の特性評価方法において、
推定される上記第４の回路の遅延劣化率又はそれから求められる劣化後の遅延を、予め設定した許容値と比較し判定するステップをさらに含むことを特徴とする集積回路の特性評価方法。
【請求項７】
請求項１〜６のうちいずれか１つに記載の集積回路の特性評価方法において、
上記第３の回路は、上記第１の回路と同じ要素によって構成され、
上記第４の回路は、上記第２の回路と同じ要素によって構成されていることを特徴とする集積回路の特性評価方法。
【請求項８】
それぞれ第１の製造条件で作られた第１の回路及び第２の回路との各遅延特性を求めるステップ（ａ）と、
上記第１の回路の遅延特性と上記第２の回路の遅延特性との間の相関関係を求めるステップ（ｂ）と、
上記第１の回路と上記遅延特性の劣化度合いが同じである，第２の製造条件で作られた第３の回路の遅延特性を求めるステップ（ｃ）と、
上記相関関係と上記第１の回路の特性とに基づいて、上記第２の回路と上記遅延特性の劣化度合いが同じである，上記第２の製造条件で作られた第４の回路の遅延特性を推定するステップ（ｄ）と、
上記ステップ（ｄ）で推定された第４の回路の使用後の遅延劣化率をディレイティングファクタとして求めるステップ（ｅ）と、
上記ディレイティングファクタを単独で、あるいは、上記ディレイティングファクタと、電源電圧変動，温度変動，製造ばらつきのうち少なくとも１つとを設計マージンとして設定するステップ（ｆ）とを含むことを特徴とする集積回路の設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、新たに開発する半導体集積回路の特性を予測するための集積回路の特性評価方法及びその設計方法に関するものである。
【０００２】
【従来の技術】
近年、ＣＭＩＳ半導体集積回路（以下、ＬＳＩと略す）は、さまざまな機能をワンチップ上に実現するために、数千万以上ものＭＩＳトランジスタを集積して構成されている。このＬＳＩには、他の製品同様に寿命があり、製造後ある期間動作した後に故障や動作不良を起こす可能性がある。ＬＳＩの故障や動作不良の主な原因としては、ホットキャリア劣化現象やBias Temperature劣化現象に起因するトランジスタ特性の劣化、エレクトロマイグレーションによる配線の断線や短絡などが知られている。
【０００３】
最近のＬＳＩにおいては、製造技術の発達とともにトランジスタの微細化が急速に進んだことから、ＭＩＳトランジスタのドレイン近傍に発生する高電界によってキャリアのインパクトイオン化が起こり、高エネルギーをもつホットキャリアが生じやすくなっている。このホットキャリアは、ゲート酸化膜へダメージを与え、トランジスタのしきい値電圧やドレイン電流を経時的に変化（劣化）させ、結果的にトランジスタの集合体であるＬＳＩの動作周波数特性などを変化させるので、いずれＬＳＩを誤動作に至らしめる可能性がある。このため、ＬＳＩの製造プロセスにおいてホットキャリアについての適切な信頼性評価を行ったり、ＬＳＩ設計において所望の製品寿命に応じた信頼性確保のための設計余裕を設ける，などの対策を講じる必要がある。
【０００４】
図８は、一般的なデバイスの開発から量産に至るまでの一連の流れを示すフローチャート図である。まず、ステップＳＴ１０１で、プロセス開発を行なうと、ステップＳＴ１０２で、デバイスの評価を行い、ステップＳＴ１０３でＬＳＩ設計を行なうとともに、ステップＳＴ１０４でデバイスの信頼性に問題がないかどうかの判定を行なう。そして、ステップＳＴ１０４の信頼性に関する判定で問題がなくなるまでプロセスを改善する。一方、ステップＳＴ１０５で、ステップＳＴ１０３におけるＬＳＩの設計に問題がないかどうかを判定する。そして、デバイスの信頼性の判定において問題がなくなり、かつＬＳＩの設計に関する判定（ステップＳＴ１０５における判定処理）でも問題なければ、ＬＳＩの量産するステップＳＴ１０６に入るという流れである。
【０００５】
ＬＳＩは、一般的に、図９に示すように、フリップフロップ１３１間に回路１３２が何段か（図９ではＮ段）が含まれて構成される基本単位，すなわち信号パス１３０に分解されうる。回路１３２は、多くの場合、論理回路とそれらを接続する配線とから構成される。このとき、各信号パスの中の一連の回路を信号が伝搬するときの遅延が、クロック信号１３３のサイクルタイム（多くの場合、動作周波数、クロック周波数の逆数）で決定される所定の期間内に収まっていることが求められる。この関係を下記式（１）
ｔcycle ≧Σｔｉ＋Ｋ          ｉ＝１〜Ｎ                  （１）
に示す。ここで、ｔcycle は設計目標特性であるサイクルタイム、Σｔｉはフリップフロップ間の各回路ｉの入出力端子間の信号伝搬遅延の総和すなわち劣化前の信号パス遅延、Ｋはフリップフロップ１３１のセットアップ時間やクロック信号１３３のスキューなどの和である。
【０００６】
信号パス遅延は、ＬＳＩの動作時間に対して一定ではなく、下記式（２）
ｔcycle ≧Σ[ｔｉ＋Δｔi] ＋Ｋ      ｉ＝１〜Ｎ            （２）
に示すように、ホットキャリア劣化によって変化する。ここで、ΣΔｔiは劣化による信号パス遅延の変動分である。ホットキャリア劣化による遅延変動は、回路の種類、回路の動作条件すなわち電源電圧、温度、動作回数、入力信号のスルーレート、信号遷移の向き（立上り、立下り）、出力信号負荷、製造ばらつきなどによって異なってくるが、通常、遅延は経年により増大する。このように、経時劣化まで考慮した場合は、式（２）の右辺がサイクルタイム以内に収まっている必要がある。
【０００７】
ＬＳＩの製品寿命を保証するには、この劣化によって遅延が増大することによる影響をあらかじめ考慮した設計を行い、製造後のＬＳＩの信頼性を評価する際にもこの影響によって不具合が生じないかを確認しておく必要がある。
【０００８】
従来の信頼性評価においては、例えば図１０に示すような複数のインバータ１４１を環状に接続して発振させるリングオシレータ回路がよく用いられてきた。図１１は、回路の動作時間と遅延劣化率との関係を示す図である。図１１に示すように、動作時間とともに遅延劣化量が増えていく。信頼性評価は、保証すべき寿命Ｔ（例えば１０年）の時点での遅延劣化率Ｇが許容値以下であることを判定するものである。一方、その遅延劣化率ＧがＬＳＩ設計で最低限確保すべき経時劣化マージンという関係になる。このように、図８の信頼性評価処理（ステップＳＴ１０２）から劣化の程度がわかるため、ＬＳＩの設計（ステップＳＴ１０３）に経時劣化マージン量（後述する）の情報が受け渡される。
【０００９】
一般に、ＬＳＩの設計時に設ける余裕すなわち設計マージンは、大きすぎるとＬＳＩとしては過剰な信頼性を保証することになる。通常、ＬＳＩの信頼性と性能とはトレードオフの関係にあり、過剰な信頼性を持たせることはＬＳＩの性能（例えば動作周波数）を低下させる結果になる。もちろん、設計マージンが小さすぎると、信頼性が不足し、将来、目標とする製品寿命を満たさずに誤動作を起こすおそれがある。したがって、設計マージンの１つである経時劣化マージンについても、適切なマージン量の設定ができないと、マイクロプロセッサのような性能，信頼性に対する要求の高いＬＳＩを開発することは困難になる。
【００１０】
なお、マイクロプロセッサのようなカスタム設計が多用されている品種と異なり、ＡＳＩＣなどの特定用途ＬＳＩは、ディレイティングファクタ（derating factors）とよばれる種々の遅延変動要因をそれぞれ係数化したものを用いて省力的に設計されることが多い。これは、下記式（３）
ｔworst（劣化前）＝ｔtyp（劣化前）×Ｐ×Ｖ×Ｔ              （３）
のように標準の遅延値から最悪条件の遅延値を簡易的に見積もって設計する方法である。ここで、ｔworst は各信号パス遅延の最悪値、ｔtyp は各信号パス遅延の劣化前の標準値、Ｐは製造ばらつきによる遅延変動係数、Ｖは電源電圧幅による遅延変動係数、Ｔは温度幅による遅延変動係数である。
【００１１】
この場合は、まず、ＬＳＩの全信号パス遅延の標準値をシミュレーションによって求め、それらにディレイティングファクタＰ，Ｖ，Ｔを単に掛け合わせたものを設計マージンとして最悪値を求めている。ここで、式（３）の右辺は式（１）のΣｔｉに相当する。
【００１２】
経時劣化マージンを考慮した設計では、図１１の遅延劣化率の許容値すなわち経時劣化マージンをディレイティングファクタＧとして、式（３）に新たに追加して、下記
ｔworst（劣化後）＝ｔtyp（劣化前）×Ｐ×Ｖ×Ｔ×Ｇ            （４）
式（４）のように掛け合わせたものを設計マージンとし、劣化前の標準の遅延値から劣化後の最悪条件の遅延値を簡易的に算出する。そして、式（４）で計算した遅延が設計目標遅延に収まるよう設計する。その場合、式（３）は劣化前の標準の遅延値から劣化前の最悪条件の遅延値を求めるのに使われていた。
【００１３】
【発明が解決しようとする課題】
しかしながら、上記従来のリングオシレータを用いた信頼性評価においては、以下のような不具合があった。
【００１４】
従来の信頼性評価においては、リングオシレータを毎世代ごとに製造して測定評価していたが、通常のプロセス開発では、製造条件が最終的に決定されるまでに、異なる製造条件のもと繰り返し信頼性を評価する必要があることから、膨大な工数を要していた。
【００１５】
また、従来、図１０に示すようなリングオシレータ回路を用いているが、ＬＳＩ中の回路は様々な種類の論理回路からなっており、インバータなど単一の種類の論理ゲートを接続したリングオシレータが、そのＬＳＩの特性を代表しているわけではなかった。つまり、従来の方法では、実際のＬＳＩを反映した信頼性の評価が困難であった。そのために、従来、信頼性評価のためのリングオシレータ回路は、ＬＳＩの中の最も劣化の大きい回路よりも劣化の度合いが大きくなるように、劣化を促進させる条件である大きな出力負荷容量と大きな入力スルーレートとなるよう設計されていた。その結果、従来の設計においては、過度に厳しい信頼性評価の基準を設けざるを得なかった。そして、経時劣化マージンやディレイティングファクタは、過度に厳しい条件での信頼性評価の結果得られたものであるために、過大なものとならざるをえない。このように、過度の経時劣化マージンやディレイティングファクタを組み入れることにより、ＬＳＩの設計が困難になるとともに、ＬＳＩの性能を一部犠牲するなどの不具合があった。
【００１６】
一方、上記のようなリングオシレータによる信頼性評価に代わり、シミュレーションにより毎世代ＬＳＩの信頼性を直接解析して評価することも考えられるが、各プロセス条件、各世代毎にＬＳＩのシミュレーションを実施することは工数がかさみ困難であった。
【００１７】
本発明の目的は、少ない工数で実際のＬＳＩの動作条件を反映した集積回路の特性評価方法及びその設計を提供することにある。
【００１８】
【課題を解決するための手段】
本発明の集積回路の評価方法は、集積回路の特性への製造条件の影響を評価する方法であって、それぞれ第１の製造条件で作られた第１の回路及び第１の回路とは異なる第２の回路との各特性を求めるステップ（ａ）と、上記第１の回路の特性と上記第２の回路の特性との間の相関関係を求めるステップ（ｂ）と、特性の劣化度合いが上記第１の回路と同じである，第２の製造条件で作られた第３の回路の特性を求めるステップ（ｃ）と、上記相関関係と上記第３の回路の特性とに基づいて、特性の劣化度合いが上記第２の回路と同じである，上記第２の製造条件で作られた第４の回路の特性を推定するステップ（ｄ）とを含んでいる。
【００１９】
この方法により、ある製造条件下において相異なる２つの回路の特性同士の相関関係がわかるので、各種回路の特性，例えば信頼性に関する特性の評価に供しうる重要な判断資料が得られることになる。
【００２１】
上記第１の回路及び上記第３の回路としてリングオシレータを用い、上記第２の回路及び上記第４の回路としてロジック回路を用いることにより、リングオシレータの遅延特性に基づいて、ロジック回路の遅延特性を迅速に推定することができ、信頼性の評価を迅速に行なうことができる。
【００２２】
上記ステップ（ａ）及び（ｂ）では、第１の回路，第２の回路及び第３の回路のうちいずれか１つの回路の特性をシミュレーションにより求め、残りの回路の特性を実測により求めることができる。
【００２３】
上記各回路の各特性として、各回路の遅延を用いることにより、ＬＳＩの信頼性評価の重要なファクタである遅延特性についての評価を少ない工数で簡易に行うことが可能になる。
【００２４】
上記ステップ（ａ）では、上記第１の回路の上記特性として、使用による劣化後の遅延を劣化前の遅延で割った遅延劣化率から１引いた値を用い、上記ステップ（ｂ）では、上記相関関係として、上記各回路の特性の比を用いることにより、使用による劣化後の遅延を評価することができる。
【００２５】
推定される上記第４の回路の遅延劣化率又はそれから求められる劣化後の遅延を、予め設定した許容値と比較し判定するステップをさらに含むことにより、新たに設計した第４の回路の信頼性の良否判定を行なうことができる。
【００２６】
上記第３の回路が上記第１の回路と同じ要素によって構成され、上記第４の回路が上記第２の回路と同じ要素によって構成されていることにより、例えば、第３の回路と第４の回路とが同じ世代のプロセスに属するがプロセスパラメータが相異なる２つの製造条件による場合にも、第４の回路の特性の評価を簡易迅速に行うことができる。
【００２７】
本発明の集積回路の設計方法は、それぞれ第１の製造条件で作られた第１の回路及び第２の回路との各遅延特性を求めるステップ（ａ）と、上記第１の回路の遅延特性と上記第２の回路の遅延特性との間の相関関係を求めるステップ（ｂ）と、上記第１の回路と上記遅延特性の劣化度合いが同じである，第２の製造条件で作られた第３の回路の遅延特性を求めるステップ（ｃ）と、上記相関関係と上記第１の回路の特性とに基づいて、上記第２の回路と上記遅延特性の劣化度合いが同じである，上記第２の製造条件で作られた第４の回路の遅延特性を推定するステップ（ｄ）と、上記ステップ（ｄ）で推定された第４の回路の使用後の遅延劣化率をディレイティングファクタとして求めるステップ（ｅ）と、上記ディレイティングファクタを単独で、あるいは、上記ディレイティングファクタと、電源電圧変動，温度変動，製造ばらつきのうち少なくとも１つとを設計マージンとして設定するステップ（ｆ）とを含んでいる。
【００２８】
この方法により、実際の製造条件を反映した信頼性評価を行うことができるので、過大な設計マージンが設定されることなく、適正な設計マージンに基づいて集積回路の設計を行なうことが可能になる。
【００２９】
【発明の実施の形態】
一般に、プロセス開発は製造条件を変更しつつ進めるが、本発明では、既製造条件と新製造条件との２つの製造条件があることを想定する。新製造条件とは、例えば既製造工程中の少なくとも１つの工程（例えばエッチング工程）における処理条件を変更した場合や、既製造条件がデザインルール０．５μｍのプロセスに適用される条件であるのに対し、新製造条件はデザインルール０．３μｍのプロセスに適用される条件である場合などが相当する。
【００３０】
また、本発明でいう特性とは、遅延や電流の他、消費電力なども含む。特に、遅延や電流は信頼性を評価するための特性として重要である。
【００３１】
（第１の実施形態）
図２は、第１の実施形態における各回路Ａ，Ｂ，ＡＡ，ＢＢの定義を表にして示す図である。第１の実施形態においては、回路Ａ（第１の回路）に既製造条件によって製造されたリングオシレータ回路を用い、回路Ｂ（第２の回路）として既製造条件によって製造されたＬＳＩを用い、回路ＡＡ（第３の回路）として回路Ａと同様の要素からなり、新製造条件によって製造されたリングオシレータ回路を用い、回路ＢＢ（第４の回路）として回路Ｂと同様の要素からなり、新製造条件によって製造されたＬＳＩを用いる。
【００３２】
−信頼性の評価手順−
図１は、本発明の第１の実施形態に係る集積回路の信頼性評価方法を示すフローチャート図である。
【００３３】
まず、ステップＳＴ１１で、ウェハ又は実装後のチップ内の回路Ａ（リングオシレータ）について、回路特性の実測を行ない、ステップＳＴ１２で、回路Ａの特性を記憶装置に格納しておく。回路特性の実測は、既製造条件で製造された回路Ａについて行なわれる。この回路Ａは、例えばウェハや実装されたチップに設けられているリングオシレータの状態で提供されるものである。そして、回路Ａの特性としては、リングオシレータの劣化前の回路遅延や、リングオシレータの劣化後の回路遅延の情報などが含まれている。リングオシレータの場合、発振周波数を直接測定することが多く、その場合には、リングオシレータの劣化前及び劣化後について、下記式（５）及び式（６）
劣化前遅延＝１／劣化前発振周波数                        （５）
劣化後遅延＝１／劣化後発振周波数                        （６）
により、測定した発振周波数から遅延が算出される。
【００３４】
一方、回路Ｂ（ＬＳＩ）については、ステップＳＴ１３で、回路Ｂの構成が登録されたネットリストから必要なパラメータを取り出して、回路特性のシミュレーションを行ない、ステップＳＴ１４で、回路特性を記憶装置に格納する。ステップＳＴ１３では、既製造条件で製造されたＬＳＩである回路Ｂについて、シミュレーションにより解析する。回路特性のシミュレーションについては、例えば米国特許５９７４２４７号や、特願平０８−２２８１１８に示されたゲートレベルタイミング劣化シミュレーション方法や、BTABERT User's Manual （BTA Technology Inc., USA）に示されたトランジスタレベルの信頼性シミュレーション方法などに基づいて行なうことができる。回路Ｂ（ＬＳＩ）のネットリスト及びパラメータには、シミュレーションに必要な情報が含まれており、回路Ｂの特性にはＬＳＩの信号パスの劣化前遅延や劣化後の遅延の情報などが含まれている。
【００３５】
図３は、ＬＳＩの劣化前信号パス遅延と信号パス遅延劣化率との関係を示す図である。同図には、各実測値の包絡線が描かれている。そして、本実施形態においては、信号パス遅延の設計目標値を、この包絡線の終端点にほぼ一致させる（図３中のＧ）。ここで、劣化前信号パス遅延が設計目標遅延，例えばサイクルタイム近傍の信号パスがクリティカルパスであり、信号タイミングに余裕がないことから劣化により最も早く誤動作を起こしやすい。このため、信号パスの中のクリティカルパスの劣化前の遅延と劣化後の遅延との情報を抽出する。
【００３６】
次に、ステップＳＴ１５で、回路Ａ（リングオシレータ）の特性と回路Ｂ（ＬＳＩ）の特性とに基づいて、リングオシレータの劣化挙動とＬＳＩの劣化挙動との相関関係を求め、ステップＳＴ１６で相関関係を記憶装置に格納する。ステップ１５においては、相関関係は以下のようにして求められる。例えば、回路Ａであるリングオシレータの遅延劣化率と、回路ＢであるＬＳＩの遅延劣化率とを、下記式（７）
遅延劣化率＝劣化後遅延／劣化前遅延                         （７）
から求める。そして、両者の相関関係を、下記式（８）
回路Ａの特性：回路Ｂの特性（＝相関関係）
＝（１．０７５−１）：（１．０２５−１）＝３：１       （８）
ように表すのである。
【００３７】
また、ステップＳＴ１７で、特性の劣化度が回路Ａとほぼ同じである，新製造条件で製造された回路ＡＡ（リングオシレータ）を有するウェハ又は実装後のチップから、回路ＡＡの回路特性を実測し、ステップＳＴ１８で、回路特性を記憶装置に格納する。回路ＡＡの特性には、劣化前の回路遅延や劣化後の回路遅延の情報などが含まれている。
【００３８】
次に、ステップＳＴ１９で、相関関係と回路ＡＡの特性とから回路ＢＢの特性を予測する。ここで、回路ＢＢは、特性の劣化度合いが回路Ｂとほぼ同じであって、新製造条件で製造されたものである。特性の予測は、例えば下記式（９）
0003667665.tif 000002
の関係に基づいて行なわれる。この処理により、回路Ａと回路Ｂとの間の相関関係を利用して、回路ＡＡの特性から回路ＢＢの特性が外挿により推定されることになる。
【００３９】
図４は、回路Ａ，回路Ｂ，回路ＡＡの特性についてのデータと、このデータ例に基づいて予測された回路ＢＢ（新設計の回路）の特性値の比の例を示す図である。図４においては、回路Ｂの特性を１として各回路の特性値（遅延劣化率−１＝（劣化後遅延−劣化前遅延）／劣化前遅延）の比が示されている。
【００４０】
次に、ステップＳＴ２０で、回路ＢＢの特性値（遅延劣化率−１）や遅延劣化率を記憶装置に格納する。この遅延劣化率の値は、ＬＳＩの設計に用いることができる。
【００４１】
次に、ステップＳＴ２１で、回路ＢＢの遅延劣化率とそれから求められる新製造条件のＬＳＩの劣化後遅延とが、予め設定されている許容値以内かどうかを判定し、ステップＳＴ２２で、その結果を出力する。
【００４２】
この判定は、図８のフローチャートにおけるステップＳＴ１０４の処理に相当している。このとき、遅延劣化率や劣化後遅延が許容値以内であれば問題なく、許容値より大きい場合は製造条件の見直しを行なうという判断材料となる。
【００４３】
一方、回路ＢＢの特性に含まれる新製造条件のＬＳＩの遅延劣化率Ｇは、その新製造条件のＬＳＩの設計時に用いるディレイティングファクタとし、電源電圧変動，温度変動，製造ばらつきのなどの遅延変動要因とともに用いて設計マージンとする。さらに、シミュレーション誤差によるディレイティングファクタＳをも組み込んで、下記式（１０）
ｔworst（劣化後）＝ｔtyp（劣化前）×Ｐ×Ｖ×Ｔ×Ｇ×Ｓ    （１０）
のように劣化後遅延を設定してもよい。
【００４４】
また、劣化前の標準の遅延値ｔtypにあらかじめ電源電圧変動，温度変動，製造ばらつき，シミュレーション誤差まで考慮してｔtyp’としているような場合は、ディレイティングファクタＧのみを下記式（１１）
ｔworst（劣化後）＝ｔtyp’（劣化前）×Ｇ                  （１１）
のように設計マージンとして用いてもよい。
【００４５】
こうして、既製造条件によるリングオシレータ（回路Ａ）とＬＳＩ（回路Ｂ）との劣化の相関関係を求め、新製造条件によるリングオシレータ（回路ＡＡ）の劣化の情報も加味することにより、新製造条件によるＬＳＩ（回路ＢＢ）の劣化を予測することができる。その結果、新製造条件のプロセスの信頼性評価が従来のような過剰な劣化を起こすリングオシレータではなく、実際のＬＳＩの信頼性の予測値に基づいて行なうことができる。
【００４６】
このように、本実施形態によれば、信頼性評価を、実際のＬＳＩと、ＬＳＩの動作条件とを反映して行なうことができるので、過大な設計マージンが設定されることはない。そして、新製造条件におけるＬＳＩの設計は、予測したディレイティングファクタ（遅延特性）を含む設計マージンを設定しておいて、製造前から進めることができる。
【００４７】
なお、回路ＡＡとしては、少なくとも劣化特性が回路Ａとほぼ同じものを採用することができる。同世代のプロセスを用い製造条件が相異なる回路Ａと回路ＡＡとの特性を比較する場合には、回路Ａと同じ設計の（同じ要素によって構成される）回路ＡＡを用いることができる。相異なる世代のプロセスを用い製造条件が相異なる（各世代に１製造条件ずつ）回路Ａと回路ＡＡとの特性を比較する場合には、回路Ａと同じ設計の（同じ要素によって構成される）回路がないため、性能や劣化度合いが回路Ａとほぼ同等と考えられる回路を回路ＡＡとして採用すればよい。
【００４８】
なお、回路Ｂとして、代表的なＬＳＩ１つを選んでもよいし、複数のＬＳＩを選んでもよい。複数のＬＳＩを選ぶ場合には、複数のＬＳＩについて得られた複数の特性値の平均を求めるなどして回路Ｂ特性としてもよい。同様に回路ＢにはＬＳＩのクリティカルパス１つを選んでもよいし複数のクリティカルパスを含む信号パスでもよい。
【００４９】
なお、式（８），（９）は、劣化をできるだけ統一的に評価するための関数の例にすぎず、式（８），（９）に代えて、劣化の評価のための他の関数を用いることもできる。
【００５０】
−信頼性評価システム−
図５は、本実施形態において用いた信頼性評価システムの一例を示すブロック図である。
【００５１】
図５に示すように、信頼性評価システムは、それぞれ互いに離れた場所に設けられた品質管理部７１と、ＬＳＩ設計部７３と、プロセス開発部７４と、製造部７６（工場）とを、通信ネットワーク７０により相互に結んで構成されている。
【００５２】
プロセスを開発し製造条件を決定するプロセス開発部７４は、回路特性実測手段７５を有しており、回路特性実測手段７５により、図１に示すステップＳＴ１１及びＳＴ１７の処理である回路Ａ（既製造条件によるリングオシレータ）の特性と回路ＡＡ（新製造条件によるリングオシレータ）の特性との測定を行ない、それらを通信ネットワーク７０を介して品質管理部７１に送る。一方、ＬＳＩ設計部７３は、回路Ｂ（ＬＳＩ）に関する情報（ネットリストなどに格納されている情報）を通信ネットワーク７０を介して品質管理部７１へ送る。品質管理部７１は、信頼性判定手段７２により、図１の破線で囲んだステップを行なう機能を備えており、これらの処理を行う。すなわち、ステップＳＴ１３で、回路Ｂの特性を回路特性シミュレーションによって求め、ステップＳＴ１５で、回路Ａの特性と回路Ｂの特性との間の相関関係を求め、ステップＳＴ１９で、回路ＢＢの特性を予測して、ステップＳＴ２１で、信頼性を判定して、ステップＳＴ２２で判定結果を出力する。その結果、通信ネットワーク７０を介して、回路ＢＢの特性であるディレイティングファクタが品質管理部７１からＬＳＩ設計部７３に送られる。さらに、通信ネットワーク７０を介して、信頼性の判定結果が品質管理部７１から製造部７６へ伝えられ、量産の開始判断材料となる。
【００５３】
このように、図５に示す信頼性評価システムは、各種の処理を行なう各部７１，７３，７５，７６が互いに遠隔した場所に配置され、通信ネットワーク７０によって互いに結ばれて構成されている。したがって、各種の処理を遠隔地に分散することができるとともに、遠隔地であるにもかかわらず通信ネットワークによって効率的に情報の受け渡しを行なうことができるようになる。
【００５４】
ここで、信頼性判定手段７２による図１の破線で囲まれた処理は、自動化することも可能である。その場合、ブラウザなどのグラフィカルユーザーインターフェース（ＧＵＩ）を備える形態で自動化を行うことができる。品質管理部７１のユーザーがＧＵＩ上で回路情報のディレクトリを設定し、処理コマンドを実行できるようにして、さらに、最終結果の判定結果を表示するようにすればよい。
【００５５】
なお、通信ネットワーク７０としては、遠隔通信が可能でさえあれば、任意の方式を採用することができる。
【００５６】
なお、図５に示す品質管理部７１が、他の関連部門７３，７４，７６から委託されて、本実施形態で述べた信頼性の評価、判定の処理というサービスを提供するような場合には、品質管理部７１が他の関連部門７３，７４，７６に対して対価を要求するべく課金することにしてもよい。通信ネットワークを利用しているので、課金のための情報は容易に入手でき、実現は容易である。
【００５７】
また、本実施形態で示した各部への各手段の分散の形態は一例であり、任意の形態が可能である。
【００５８】
（第２の実施形態）
図６は、本発明の第２の実施形態に係る集積回路の信頼性評価方法を示すフローチャート図である。
【００５９】
まず、ステップＳＴ５１で、ウェハ又は実装後のチップ内の回路Ａ（リングオシレータ）について、回路特性のシミュレーションを行ない、ステップＳＴ５２で、回路Ａの特性のシミュレーション結果を記憶装置に格納しておく。回路特性のシミュレーションは、既製造条件で製造された回路Ａについて行なわれる。この回路Ａは、例えばウェハや実装されたチップに設けられているリングオシレータの状態で提供されるものである。そして、回路Ａの特性としては、リングオシレータの劣化前の回路遅延や、リングオシレータの劣化後の回路遅延の情報などが含まれている。リングオシレータの場合、発振周波数をシミュレーションすることが多く、その場合には、リングオシレータ劣化前及び劣化後について、上記式（５）及び式（６）により、シミュレーションした発振周波数から遅延が算出される。
【００６０】
一方、回路Ｂ（ＬＳＩ）については、回路Ｂの構成が登録されたネットリスト及びパラメータを取り出して、回路特性のシミュレーションを行ない、ステップＳＴ５４で回路特性を記憶装置に格納する。このとき、既製造条件で製造されたＬＳＩである回路Ｂについて、シミュレーションにより解析する。回路Ｂ（ＬＳＩ）のネットリスト及びパラメータには、シミュレーションに必要な情報が含まれており、回路Ｂの特性にはＬＳＩの信号パスの劣化前遅延や劣化後遅延の情報などが含まれている。
【００６１】
ステップＳＴ５２やステップＳＴ５３における回路特性のシミュレーションは、上述の特許公報に開示されたゲートレベルタイミング劣化シミュレーション方法やBTABERT User's Manual に示されたトランジスタレベルの信頼性シミュレーション方法に基づいて、行なうことができる。
【００６２】
次に、ステップＳＴ５５で、回路Ａ（リングオシレータ）の特性と回路Ｂ（ＬＳＩ）の特性とに基づいて、リングオシレータの劣化挙動とＬＳＩの劣化挙動との相関関係を求め、ステップＳＴ５６で相関関係を記憶装置に格納する。ステップ５５においては、相関関係を、上記式（７）を利用して求めた後、上記式（８）のように表す。
【００６３】
また、ステップＳＴ５７で、回路Ａと劣化度合いがほぼ同じで、新製造条件で製造された回路ＡＡ（リングオシレータ）のネットリスト及びパラメータを抽出して、回路ＡＡの回路特性をシミュレーションにより求め、ステップＳＴ５８で、回路特性を記憶装置に格納する。回路ＡＡの特性には、劣化前の回路遅延や劣化後の回路遅延の情報などが含まれている。
【００６４】
次に、ステップＳＴ５９で、相関関係と回路ＡＡの特性とから回路ＢＢの特性を予測する。ここで、回路ＢＢは、回路Ｂと特性の劣化度合いがほぼ同じで、新製造条件で製造されたものである。特性の予測は、例えば、上記式（９）に基づいて行なわれる。この処理により、回路Ａと回路Ｂとの間の相関関係を利用して回路ＡＡの特性から回路ＢＢの特性が外挿により推定されることになる。
【００６５】
次に、ステップＳＴ６０で、回路ＢＢの特性値（遅延劣化率−１）から遅延劣化率を記憶装置に格納する。この遅延劣化率の値は、ＬＳＩの設計に用いることができる。
【００６６】
次に、ステップＳＴ６１で、回路ＢＢの特性値とそれから求められる新製造条件のＬＳＩの劣化後遅延とが、予め設定されている許容値以内かどうかを判定し、ステップＳＴ６２で、その結果を出力する。
【００６７】
この判定は、図８のフローチャートにおけるステップＳＴ１０４の処理に相当している。このとき、劣化後遅延が許容値以内であれば問題なく、許容値より大きい場合は製造条件の見直しを行うという判断材料となる。
【００６８】
一方、回路ＢＢの特性に含まれる新製造条件のＬＳＩの遅延劣化率Ｇは、その新製造条件のＬＳＩの設計時に用いるディレイティングファクタとし、電源電圧変動，温度変動，製造ばらつきのなどの遅延変動要因とともに用いて設計マージンとする。さらに、シミュレーション誤差をディレイティングファクタＳとして組み込んで、上記式（１０）のように劣化後遅延を設定してもよい。また、劣化前の標準の遅延値ｔtypにあらかじめ電源電圧変動，温度変動，製造ばらつき，シミュレーション誤差まで考慮してｔtyp’としているような場合は、ディレイティングファクタＧのみを上記式（１１）のように設計マージンとして用いてもよい。
【００６９】
こうして、既製造条件によるリングオシレータ（回路Ａ）とＬＳＩ（回路Ｂ）との劣化の相関関係をシミュレーションにより求め、新製造条件によるリングオシレータ（回路ＡＡ）の劣化の情報も加味することにより、新製造条件によるＬＳＩ（回路ＢＢ）の劣化を予測することができる。その結果、新製造条件のプロセスの信頼性評価が従来のような過剰な劣化を起こすリングオシレータではなく、実際のＬＳＩの信頼性の予測値に基づいて行なうことができる。
【００７０】
このように、本実施形態によれば、信頼性評価を、実際のＬＳＩと、ＬＳＩの動作条件とを反映して行なうことができるので、過大な設計マージンが設定されることはない。
【００７１】
特に、第１の実施形態とは異なり、回路Ａ，回路ＡＡの特性（本実施形態では遅延特性）を実測することなく、シミュレーションにより行なうことができるので、信頼性の評価を第１の実施形態よりも効率的に行うことができる。
【００７２】
なお、第１の実施形態と同様に、回路ＡＡとしては、少なくとも劣化特性が回路Ａとほぼ同じものを採用することができる。同世代のプロセスを用い製造条件が相異なる回路Ａと回路ＡＡとの特性を比較する場合には、回路Ａと同じ設計の（同じ要素によって構成される）回路ＡＡを用いることができる。相異なる世代のプロセスを用い製造条件が相異なる（各世代に１製造条件ずつ）回路Ａと回路ＡＡとの特性を比較する場合には、回路Ａと同じ設計の（同じ要素によって構成される）回路がないため、性能や劣化度合いが回路Ａとほぼ同等と考えられる回路を回路ＡＡとして採用すればよい。
【００７３】
また、第１の実施形態と同様に、回路Ｂとして、代表的な１つのＬＳＩを選んでもよいし、複数のＬＳＩを選んでもよい。複数のＬＳＩを選ぶ場合には、複数のＬＳＩについて得られた複数の特性値の平均を求めるなどして回路Ｂ特性としてもよい。同様に回路ＢにはＬＳＩのクリティカルパス１つを選んでもよいし複数のクリティカルパスを含む信号パスでもよい。
【００７４】
また、第１の実施形態と同様に、劣化をできるだけ統一的に評価するための関数として、式（８），（９）に代わる他の関数を用いることもできる。
【００７５】
−信頼性評価システム−
図７は、本実施形態において用いた信頼性評価システムの一例を示すブロック図である。
【００７６】
図７に示すように、信頼性評価システムは、それぞれ互いに離れた場所に設けられた品質管理部８１と、ＥＤＡ部８２と、ＬＳＩ設計部８４と、プロセス開発部８５と、製造部８６（工場）とを、通信ネットワーク８０により相互に結んで構成されている。ここで、ＥＤＡ部８２とは、コンピュータソフトウエアを担当するＥＤＡ（Electronic Design Automation）を配置した部門を意味し、本実施形態においては、他の部門とは独立して設けられている。
【００７７】
本実施形態においては、第１の実施形態とは異なり、品質管理部８１ではなくＥＤＡ部８２内に信頼性評価手段８３が配置されており、また、プロセス開発部８５は、回路特性実測手段を有していない。
【００７８】
ＬＳＩ設計部７３は、回路Ａ及び回路Ｂ（ＬＳＩ）に関する情報（ネットリストなどに格納されている情報）を通信ネットワーク８０を介してＥＤＡ部８２へ送る。ＥＤＡ部８２は、信頼性判定手段８３により、図６の破線で囲んだステップを行なう機能を備えている。また、品質管理部８１では、通信ネットワーク８０を介して提供される信頼性評価手段８３を用いて、プロセス開発部８５から回路Ａと回路ＡＡのネットリスト及びパラメータをそれぞれ読み込み、ＬＳＩ設計部８４から回路Ｂのネットリスト及びパラメータを読み込んで、ステップＳＴ５１，ＳＴ５３で、回路Ａ，回路Ｂの特性を回路特性シミュレーションによってそれぞれ求め、ステップＳＴ５５で、回路Ａの特性と回路Ｂの特性との間の相関関係を求め、ステップＳＴ５９で、回路ＢＢの特性を予測して、ステップＳＴ６１で、信頼性を判定して、ステップＳＴ６２で判定結果を出力する。
【００７９】
その結果、通信ネットワーク８０を介して、回路ＢＢのディレイティングファクタが品質管理部８１からＬＳＩ設計部８４へ送られる。さらに、通信ネットワーク８０を介して、信頼性の判定結果が品質管理部８１から工場９６へ伝えられ、量産の開始判断材料とされる。
【００８０】
このように、図７に示す信頼性評価システムは、各種の処理を行なう各部８１，８２，８４，８５，８６が互いに遠隔した場所に分散して配置され、通信ネットワーク８０によって互いに結ばれて構成されている。したがって、各種の処理を遠隔地に分散することができるとともに、遠隔地であるにもかかわらず通信ネットワークによって効率的に情報の受け渡しを行なうことができるようになる。さらに、信頼性評価手段８３は、ＥＤＡ部８２から提供されるので、品質管理部８１で所有する必要はなく、品質管理部８１はそれを利用するだけで済む。すなわち、信頼性評価手段８３をコンピュータソフトウェア化して、通信ネットワーク８０上で利用する場合、そのソフトウェア自体はＥＤＡ部８２が保守サポートすれば、品質管理部８１では、ソフトウェアを直接所有している場合のごとく自らソフトウェアの保守を行なう必要はなく、もっぱらソフトウェアの利用だけが可能になる。
【００８１】
信頼性判定手段８３による図６の破線で囲まれた処理は、自動化することも可能である。その場合、ブラウザなどのグラフィカルユーザーインターフェース（ＧＵＩ）を備える形態で自動化を行うことができる。品質管理部８１のユーザーがＧＵＩ上で回路情報のディレクトリを設定し、処理コマンドを実行できるようにして、さらに、最終結果の判定結果を表示するようにすればよい。
【００８２】
なお、通信ネットワーク８０としては、遠隔通信が可能でさえあれば、任意の方式を採用することができる。
【００８３】
なお、品質管理部８１は、第１の実施形態の品質管理部７１のように、本実施形態で述べた信頼性の評価、判定の処理に対して関連部門に課金することにしてもよい。
【００８４】
なお、本実施形態で示した各部への手段の分散の形態は一例であり、任意の形態が可能である。
【００８５】
（その他の実施形態）
上記第１及び第２の実施形態では、回路（回路Ａ，回路Ｂ，回路ＡＡ及び回路ＢＢ）の特性として、遅延特性を評価する方法について説明したが、本発明における回路の特性は、かかる実施形態に限定されるものではない。例えば、回路の電流（消費電力）を、回路の特性として評価することも可能である。
【００８６】
なお、上記各実施形態においては、回路Ａと回路Ｂとの相関関係を求めた後、この相関関係を利用して回路ＢＢの特性を推定するようにしたが、回路Ａと回路Ｂとの相関関係さえ求めれば、この相関関係を利用して、ＬＳＩの設計における各種特性の推定など、種々の利用が可能になる。
【００８７】
【発明の効果】
本発明の集積回路の特性評価方法又はその設計方法によれば、新たに設計する回路について、既に存在する同等の回路を利用して、実際の動作条件を反映した信頼性の評価や設計マージンの設定を行なうようにしたので、少ない工数で新たな設計回路の信頼性の評価を迅速に行い、あるいは、設計マージンの適正化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る集積回路の信頼性評価方法を示すフローチャート図である。
【図２】第１の実施形態における各回路の定義を表にして示す図である。
【図３】ＬＳＩの劣化前信号パス遅延と信号パス遅延劣化率との関係を実測値により示す図である。
【図４】各回路の特性についてのデータと、このデータ例に基づいて予測された新設計の回路の特性値の比の例を示す図である。
【図５】本発明の第１の実施形態において用いた信頼性評価システムの一例を示すブロック図である。
【図６】本発明の第２の実施形態に係る集積回路の信頼性評価方法を示すフローチャート図である。
【図７】第２の実施形態において用いた信頼性評価システムの一例を示すブロック図である。
【図８】一般的なデバイスの開発から量産に至るまでの一連の流れを示すフローチャート図である。
【図９】一般的なＬＳＩ中の基本単位（信号パス）の構成を示す回路図である。
【図１０】複数のインバータを環状に接続して発振させる一般的なリングオシレータ回路の構成を示す回路図である。
【図１１】一般的な回路の動作時間と遅延劣化率との関係を示す図である。
【符号の説明】
７０    通信ネットワーク
７１    品質管理部
７２    信頼性判定手段
７３    ＬＳＩ設計部
７４    プロセス開発部
７５    回路特性実測手段
７６    製造部
８０    通信ネットワーク
８１    品質管理部
８２    ＥＤＡ部
８３    信頼性判定手段
８４    ＬＳＩ設計部
８５    プロセス開発部
８６    製造部
【図１】
0003667665.tif 000003
【図２】
0003667665.tif 000004
【図３】
0003667665.tif 000005
【図４】
0003667665.tif 000006
【図５】
0003667665.tif 000007
【図６】
0003667665.tif 000008
【図７】
0003667665.tif 000009
【図８】
0003667665.tif 000010
【図９】
0003667665.tif 000011
【図１０】
0003667665.tif 000012
【図１１】
0003667665.tif 000013