(57)【特許請求の範囲】
【請求項１】
下地基板上に形成され、前記下地基板に達する接続孔が形成された絶縁膜と、
前記絶縁膜上に形成され、前記絶縁膜に形成された接続孔を介して前記下地基板と電気的に接続された第１の電極と、
前記下地基板と前記第１の電極との間に形成され、前記下地基板を構成する物質が前記第１の電極方向に拡散することを防止する第１の拡散防止膜と、
前記接続孔が形成された領域の前記第１の電極上に形成された第２の拡散防止膜と、
前記第２の拡散防止膜上及び前記第２の拡散防止膜が形成されていない領域の前記第１の電極上に形成された誘電体膜と、
前記誘電体膜上に形成された第２の電極とを有し、
前記第２の拡散防止膜は、前記誘電体膜を堆積する際に、酸化性雰囲気中の酸素が前記第１の電極方向に拡散することを防止する
ことを特徴とする容量素子。
【請求項２】
下地基板上に形成され、前記下地基板に達する接続孔が形成された絶縁膜と、
前記絶縁膜上に形成され、前記絶縁膜に形成された接続孔を介して前記下地基板と電気的に接続された第１の電極と、
前記第１の電極上に形成された誘電体膜と、
前記誘電体膜上に形成された第２の電極と、
前記下地基板と前記第１の電極との間に形成され、前記下地基板を構成する物質が前記第１の電極方向に拡散することを防止する第１の拡散防止膜と、
前記接続孔が形成された領域上の前記第１の電極と前記誘電体膜との間に形成され、前記誘電体膜を堆積する際に、酸化性雰囲気中の酸素が前記第１の電極方向に拡散することを防止する第２の拡散防止膜と、
前記第２の拡散防止膜と前記誘電体膜との間に設けられた耐酸化性の導電膜と
を有することを特徴とする容量素子。
【請求項３】
請求項１又は２記載の容量素子において、
前記第２の拡散防止膜は、シリコン酸化膜又はシリコン窒化膜である
ことを特徴とする容量素子。
【請求項４】
請求項１又は２記載の容量素子において、
前記第２の拡散防止膜は、Ｔｉ、Ｔａ、Ｗ、若しくはＡｌの窒化物又は酸化物である
ことを特徴とする容量素子。
【請求項５】
請求項１乃至４のいずれかに記載の容量素子と、前記容量素子の一方の電極に接続されたトランジスタとにより構成されたメモリセルを有する
ことを特徴とする半導体装置。
【請求項６】
下地基板上に形成され、前記下地基板に達する接続孔が形成された絶縁膜上に、前記下地基板を構成する物質が上層に形成する素子方向に拡散することを防止する第１の拡散防止膜を形成する第１の拡散防止膜形成工程と、
前記第１の拡散防止膜上に、第１の電極を形成する第１の電極形成工程と、
前記接続孔が形成された領域の前記第１の電極上に、膜中を酸素原子が拡散しない第２の拡散防止膜を形成する第２の拡散防止膜形成工程と、
前記第２の拡散防止膜上及び前記第２の拡散防止膜が形成されていない領域の前記第１の電極上に、酸化性雰囲気中において誘電体膜を形成する誘電体膜形成工程と、
前記誘電体膜上に、第２の電極を形成する第２の電極形成工程と
を有することを特徴とする容量素子の製造方法。
【請求項７】
下地基板上に形成され、前記下地基板に達する接続孔が形成された絶縁膜上に、前記下地基板を構成する物質が上層に形成する素子方向に拡散することを防止する第１の拡散防止膜を形成する第１の拡散防止膜形成工程と、
前記第１の拡散防止膜上に、第１の電極を形成する第１の電極形成工程と、
前記接続孔が形成された領域の前記第１の電極上に、膜中を酸素原子が拡散しない第２の拡散防止膜を形成する第２の拡散防止膜形成工程と、
前記第２の拡散防止膜が形成された前記第１の電極上に、耐酸化性の導電膜を形成する導電膜形成工程と、
前記導電膜上に、酸化性雰囲気中において誘電体膜を形成する誘電体膜形成工程と、
前記誘電体膜上に、第２の電極を形成する第２の電極形成工程と
を有することを特徴とする容量素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、容量素子、特に酸化物高誘電体を用いた容量素子及びその製造方法、並びにそれを用いた半導体装置に関する。
【０００２】
【従来の技術】
ＳｒＴｉＯ３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３などの高誘電率を有する材料は、半導体メモリー等、エレクトロニクスの分野での応用が期待されている。
例えば、通常のＤＲＡＭは１つのトランジスタと１つのキャパシタにより１つのセルが構成されており、集積度を上げるためにはキャパシタの面積を縮小することが有効である。キャパシタ面積を縮小するためには、従来よりキャパシタ誘電体膜として用いられているシリコン酸化膜やＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の三層構造の膜）等よりも誘電率の高い膜を用いることが効果的である。これによって素子の微細化、高集積化を図ることができる。
【０００３】
ＳｒＴｉＯ３膜やＰｂ（Ｚｒ，Ｔｉ）Ｏ３膜の成膜は、通常、酸化性雰囲気中で行われる。従って、下地に用いる電極には、酸化されにくい材料、若しくは酸化されても導電性を維持できる材料を用いる必要性がある。そのため、従来の電極としては、酸化されにくい白金（Ｐｔ）などが用いられていた。
ＳｒＴｉＯ３膜やＰｂ（Ｚｒ，Ｔｉ）Ｏ３膜上に形成する上部電極も、同様に耐酸化性のある材料を用いる必要がある。耐酸化性を有する材料を用いなければ、ＳｒＴｉＯ３膜やＰｂ（Ｚｒ，Ｔｉ）Ｏ３膜中の酸素が上部電極に吸い上げられ、誘電体膜中を流れるリーク電流が増大するからである。
【０００４】
このようなキャパシタをシリコン基板上に形成する場合には、Ｔｉ膜やＴｉＮ膜等よりなる拡散防止膜を、シリコン基板と下部電極であるＰｔ膜との間に介在させていた。
シリコン基板上に直接Ｐｔ膜を成膜すると、誘電体膜の成膜中にシリコン基板中のシリコン原子がＰｔ膜中を拡散してＰｔ膜表面に達し、誘電体膜とＰｔ膜との界面においてシリコン酸化膜が形成されるため、形成するキャパシタの容量が減少するからである。
【０００５】
このようにして、シリコン基板からのシリコン原子の拡散を抑えつつ、高誘電体薄膜を用いたキャパシタが形成されていた。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来の容量素子の製造方法では、拡散防止膜を設けることによってシリコン原子の拡散を防止することができるが、誘電体膜の成膜中に酸素原子がＰｔ膜中を拡散して拡散防止膜に達し、拡散防止膜が酸化されるといった問題がった。
【０００７】
このようにして拡散防止膜が酸化されると、Ｐｔ膜とシリコン基板とのコンタクトがとれなくなるため、キャパシタ直下の素子とキャパシタとを接続できず、高集積化が困難になるといった問題があった。
また、電極としてＰｔ膜を用いた場合、Ｐｔ膜はＲＩＥ（反応性イオンエッチング）法によりパターニングできないため、イオンミリングにより加工する必要があるが、イオンミリング法では、ＲＩＥ法ほどの加工精度やスループットが得られないといった問題があった。
【０００８】
本発明の目的は、容量素子の特性を劣化することなく、酸化性雰囲気中で誘電体膜を成膜できる容量素子及びその製造方法、並びに半導体装置を提供することにある。
また、本発明の他の目的は、電極の加工精度やスループットを改善できる容量素子の構造及び半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的は、下地基板上に形成され、前記下地基板に達する接続孔が形成された絶縁膜と、前記絶縁膜上に形成され、前記絶縁膜に形成された接続孔を介して前記下地基板と電気的に接続された第１の電極と、前記下地基板と前記第１の電極との間に形成され、前記下地基板を構成する物質が前記第１の電極方向に拡散することを防止する第１の拡散防止膜と、前記接続孔が形成された領域の前記第１の電極上に形成された第２の拡散防止膜と、前記第２の拡散防止膜上及び前記第２の拡散防止膜が形成されていない領域の前記第１の電極上に形成された誘電体膜と、前記誘電体膜上に形成された第２の電極とを有し、前記第２の拡散防止膜は、前記誘電体膜を堆積する際に、酸化性雰囲気中の酸素が前記第１の電極方向に拡散することを防止することを特徴とする容量素子によって達成される。
【００１２】
これにより、酸化性雰囲気において誘電体膜を成膜する際にも、第１の拡散防止膜が酸化されることはなく、第１の電極と下地基板とのコンタクト抵抗を低い状態で維持することができる。
また、上記目的は、下地基板上に形成され、前記下地基板に達する接続孔が形成された絶縁膜と、前記絶縁膜上に形成され、前記絶縁膜に形成された接続孔を介して前記下地基板と電気的に接続された第１の電極と、前記第１の電極上に形成された誘電体膜と、前記誘電体膜上に形成された第２の電極と、前記下地基板と前記第１の電極との間に形成され、前記下地基板を構成する物質が前記第１の電極方向に拡散することを防止する第１の拡散防止膜と、前記接続孔が形成された領域上の前記第１の電極と前記誘電体膜との間に形成され、前記誘電体膜を堆積する際に、酸化性雰囲気中の酸素が前記第１の電極方向に拡散することを防止する第２の拡散防止膜と、前記第２の拡散防止膜と前記誘電体膜との間に設けられた耐酸化性の導電膜とを有することを特徴とする容量素子によっても達成される。
【００１３】
これにより、第２の拡散防止膜によるキャパシタ容量の低下なしに、第１の拡散防止膜の酸化を防止することができる。
また、上記の容量素子において、前記第２の拡散防止膜は、シリコン酸化膜又はシリコン窒化膜であることが望ましい。
また、上記の容量素子において、前記第２の拡散防止膜は、Ｔｉ、Ｔａ、Ｗ、若しくはＡｌの窒化物又は酸化物であることが望ましい。
【００１４】
また、上記の容量素子と、前記容量素子の一方の電極に接続されたトランジスタとにより構成されたメモリセルを有することを特徴とする半導体装置によっても達成される。
これにより、容量の大きな容量素子を小さい領域に形成できるので、記憶容量及び集積度を向上することができる。
【００１５】
また、上記目的は、下地基板上に形成され、前記下地基板に達する接続孔が形成された絶縁膜上に、前記下地基板を構成する物質が上層に形成する素子方向に拡散することを防止する第１の拡散防止膜を形成する第１の拡散防止膜形成工程と、前記第１の拡散防止膜上に、第１の電極を形成する第１の電極形成工程と、前記接続孔が形成された領域の前記第１の電極上に、膜中を酸素原子が拡散しない第２の拡散防止膜を形成する第２の拡散防止膜形成工程と、前記第２の拡散防止膜上及び前記第２の拡散防止膜が形成されていない領域の前記第１の電極上に、酸化性雰囲気中において誘電体膜を形成する誘電体膜形成工程と、前記誘電体膜上に、第２の電極を形成する第２の電極形成工程とを有することを特徴とする容量素子の製造方法によっても達成される。
【００１６】
これにより、酸化性雰囲気において誘電体膜を成膜する際に、第１の拡散防止膜が酸化されることはなく、第１の電極と下地基板とのコンタクト抵抗を低い状態で維持することができる。
また、上記目的は、下地基板上に形成され、前記下地基板に達する接続孔が形成された絶縁膜上に、前記下地基板を構成する物質が上層に形成する素子方向に拡散することを防止する第１の拡散防止膜を形成する第１の拡散防止膜形成工程と、前記第１の拡散防止膜上に、第１の電極を形成する第１の電極形成工程と、前記接続孔が形成された領域の前記第１の電極上に、膜中を酸素原子が拡散しない第２の拡散防止膜を形成する第２の拡散防止膜形成工程と、前記第２の拡散防止膜が形成された前記第１の電極上に、耐酸化性の導電膜を形成する導電膜形成工程と、前記導電膜上に、酸化性雰囲気中において誘電体膜を形成する誘電体膜形成工程と、前記誘電体膜上に、第２の電極を形成する第２の電極形成工程とを有することを特徴とする容量素子の製造方法によっても達成される。
【００１７】
これにより、第２の拡散防止膜によるキャパシタ容量の低下なしに、第１の拡散防止膜の酸化を防止することができる。
【００１８】
【発明の実施の形態】
本発明の第１実施形態による容量素子の製造方法を図１乃至図３を用いて説明する。
図１はシリコン基板上に堆積したＴｉＮ膜をＸ線回折法により分析した結果を示す回折スペクトル、図２は本実施形態による容量素子の製造方法を示す工程断面図、図３は本実施形態による容量素子の製造方法により製造した容量素子のリーク電流を示すグラフである。
【００１９】
始めに、ＴｉＮ膜（窒化チタン膜）の酸化耐性を調査した結果を示す。
実験に用いた試料は、シリコン基板上にスパッタ法により膜厚約１００ｎｍのＴｉＮ膜を堆積することにより形成した。成膜にあたっては、基板温度を３００℃、成長真空度を１ｍＴｏｒｒとし、ターゲットにＴｉを、スパッタガスにＡｒ（アルゴン）ガスとＮ２（窒素）ガスを用いた。また、成膜時のガス比を変化し、以下の３種類の試料を形成した。
【００２０】
［試料１］  ＡｒとＮ２とのガス比を１：１とした。
［試料２］  ＡｒとＮ２とのガス比を１：４とした。
［試料３］  ＡｒとＮ２とのガス比を１：１０とした。
このようにして形成したＴｉＮ膜を、Ｘ線回折法により分析した結果を図１に示す。
【００２１】
ＡｒとＮ２とのガス比を１：１とした試料１では、基板シリコンの回折ピークと、ＴｉＮ（１１１）の回折ピークとが検出された。即ち、シリコン基板上には（１１１）配向したＴｉＮ膜が形成されている（図１（ａ））。
Ｎ２のガス比増加し、ＡｒとＮ２のガス比を１：４とした試料２では、ＴｉＮ（１１１）の回折ピークの他に、ＴｉＮ（２００）の回折ピークが検出され、ＴｉＮ（１１１）の回折ピークは小さくなっている。即ち、シリコン基板上には、（１１１）配向したＴｉＮ膜と、（２００）配向したＴｉＮ膜とが混在して形成されている（図１（ｂ））。
【００２２】
更にＮ２のガス比増加し、ＡｒとＮ２のガス比を１：１０とした試料３では、ＴｉＮ（１１１）の回折ピークは消滅し、ＴｉＮの回折ピークはＴｉＮ（２００）のみが検出された。即ち、シリコン基板上には、（２００）配向したＴｉＮ膜が形成されている（図１（ｃ））。
このように、ＴｉＮ膜の配向性は、Ｎ２ガスの比率が増加するにつれ、（１１１）配向から（２００）配向に変化する。
【００２３】
次に、ＴｉＮ膜の配向性と、耐酸化性との関係を調査するため、上記各試料を酸素雰囲気中にてアニールした。アニール条件は、温度を６００℃、時間３０分、１気圧とした。
表１に、アニール前後でのＴｉＮ膜の比抵抗の変化を示す。
【００２４】
【表１】
表１に示すように、成膜条件によってアニール前の比抵抗の値は異なるが、アニールを行うことによって比抵抗が増加していることが判る。特に、（１１１）配向のＴｉＮ膜よりなる試料１では、ＴｉＮ膜が酸化され、絶縁性のＴｉＯ２が形成されたため、測定ができないほどに比抵抗が増加した。
【００２５】
一方、（２００）配向のＴｉＮ膜を含む試料２、試料３では比抵抗の増加分は小さく、特に、（２００）配向のＴｉＮ膜よりなる試料３では、その増加分は非常に小さかった。
このように、本願発明者等は、（２００）配向したＴｉＮ膜が耐酸化性を有しており、酸化性雰囲気に曝された場合にも比抵抗の増加を抑えることができることを初めて見いだした。
【００２６】
このように耐酸化性を有するＴｉＮ膜は、ＳｒＴｉＯ３膜やＰｂ（Ｚｒ，Ｔｉ）Ｏ３膜等の高誘電体材料の電極として望ましいと考えられる。そこで、（２００）配向のＴｉＮ膜を用いたキャパシタの形成を試みた。
次に、本実施形態による容量素子の製造方法を図２を用いて説明する。
まず、（１００）シリコン基板１０上にシリコン酸化膜１２が形成された下地基板上に、膜厚約１００ｎｍのＴｉ膜１４と、膜厚約２００ｎｍのＴｉＮ膜１６とをスパッタ法により連続して成膜した。
【００２７】
Ｔｉ膜１４は、基板温度を３００℃、成長真空度を１ｍＴｏｒｒとし、ターゲットにＴｉを、スパッタガスにＡｒを用いて堆積した。
ＴｉＮ膜１６は、基板温度を３００℃、成長真空度を１ｍＴｏｒｒとし、ターゲットにＴｉを、スパッタガスにＡｒとＮ２を用いて堆積した。なお、ＡｒとＮ２とのガス比は１：１０とし、（２００）配向のＴｉＮ膜を堆積した。ＡｒとＮ２とのガス比を１：４としたキャパシタについても別途作成した。
【００２８】
次いで、通常のリソグラフィー技術とエッチング技術により、ＴｉＮ膜１６とＴｉ膜１４とを同一パターンに加工した（図２（ａ））。ＴｉＮ膜１６とＴｉ膜１４は、基板温度を６０℃、圧力を２００ｍＴｏｒｒ、投入電力を２００Ｗとし、エッチングガスにＣｌ２（塩素）ガスを用いてエッチングした。
このようにして、ＴｉＮ膜１６、Ｔｉ膜１４よりなる下部電極１８を形成した。
【００２９】
続いて、膜厚約１００ｎｍのＳｒＴｉＯ３膜をスパッタ法により堆積した。ＳｒＴｉＯ３膜は、基板温度を４５０℃、成長真空度を１０ｍＴｏｒｒとし、ターゲットにＳｒＴｉＯ３を、スパッタガスにＯ２ガスを１０％添加したＡｒガスを用いて堆積した。
この後、通常のリソグラフィー技術及びエッチング技術により、ＳｒＴｉＯ３膜をパターニングし、キャパシタ誘電体膜２０を形成した。ＳｒＴｉＯ３膜は、５％に希釈した弗酸水溶液を用いてエッチングした（図２（ｂ））。
【００３０】
次いで、膜厚約１００ｎｍのＴｉＮ膜をスパッタ法により堆積した。ＴｉＮ膜は、基板温度を３００℃、成長真空度を１ｍＴｏｒｒとし、ターゲットにＴｉを、スパッタガスにＡｒとＮ２を用いて堆積した。なお、ＡｒとＮ２とのガス比は１：１０とし、（２００）配向のＴｉＮ膜を堆積した。ＡｒとＮ２とのガス比を１：４としたキャパシタについても別途作成した。
【００３１】
続いて、通常のリソグラフィー技術とエッチング技術によりＴｉＮ膜をパターニングし、上部電極２２を形成した（図２（ｃ））。ＴｉＮ膜２０は、基板温度を６０℃、圧力を２００ｍＴｏｒｒ、投入電力を２００Ｗとし、エッチングガスにＣｌ２（塩素）ガスを用いてエッチングした。なお、キャパシタ誘電体膜２０上にＴｉＮ膜を残して上部電極２２を形成する他に、下部電極１８上にもＴｉＮ膜を残し、電極２４を形成している。
【００３２】
この後、膜厚約２５０ｎｍのシリコン酸化膜を堆積し、層間絶縁膜２６を形成した。シリコン酸化膜は、基板温度を３２０℃、投入電力を２０Ｗ、成長レートを１２５ｎｍ／ｍｉｎ、圧力を１Ｔｏｒｒとし、原料ガスにＳｉＨ４、Ｎ２Ｏ、Ｎ２の混合ガスを用いて堆積した。
次いで、層間絶縁膜２６をパターニングし、上部電極２２及び下部電極１８より配線を引き出すコンタクトホールを開口した。
【００３３】
層間絶縁膜２６は、基板温度を４０℃、投入電力を２００Ｗ、圧力を２００ｍＴｏｒｒ、エッチングレートを７０ｎｍ／ｍｉｎとし、エッチングガスにＣＦ４：ＣＨＦ３＝１：１の混合ガスを用いてエッチングした。
続いて、上部電極２２及び下部電極１８に接続された配線２８を形成するために、膜厚約６００ｎｍのＡｌをスパッタ法により堆積し、通常のリソグラフィー技術及びエッチング技術によりパターニングした（図２（ｄ））。
【００３４】
Ａｌは、基板温度を室温、投入電力を７ｋＷ、圧力を１ｍＴｏｒｒ、成長レートを６００ｎｍ／ｍｉｎとし、スパッタガスにＡｒを用いて成膜し、基板温度を４０℃、投入電力を２００Ｗ，圧力を２００ｍＴｏｒｒ、エッチングレートを５００ｎｍ／ｍｉｎとし、エッチングガスにＣｌ２を用いてエッチングした。
このようにして、ＳｒＴｉＯ３膜を誘電体膜とするキャパシタを形成した。
【００３５】
上記の製造方法により、面積が１００×１００μｍ２のキャパシタを形成し、上部電極２２と下部電極１８との間に流れるリーク電流を測定した結果を図３に示す。
○及び●が、ＡｒとＮ２とのガス比を１：１０とした場合の結果、△及び▲が、ＡｒとＮ２とのガス比を１：４とした場合の結果である。
【００３６】
図示するように、Ｎ２のガス比を増加することによりリーク電流は減少していることが判る。特に、ＡｒとＮ２とのガス比を１：１０とした場合には、１０Ｖ印加した際のリーク電流を約１×１０−６Ａ・ｃｍ−２まで減少でき、良質なキャパシタを形成できることが判った。
このようにリーク電流が減少するのは、ＴｉＮ膜の耐酸化性が向上するため、ＳｒＴｉＯ３膜中の酸素が上部電極２２、下部電極１８のＴｉＮ膜によって吸い上げられず、リーク電流を低いまま維持できるためと考えられる。
【００３７】
また、上記のキャパシタにおいて、比誘電率は約２００程度と十分高い値を得ることができた。
このように、本実施形態によれば、耐酸化性の高い（２００）配向のＴｉＮ膜によりキャパシタの電極を形成したので、酸化性雰囲気で成長する高誘電体薄膜をキャパシタ誘電体膜として用いる場合にも、良質なキャパシタを形成することができる。
【００３８】
また、キャパシタの電極をＴｉＮ膜により形成したので、電極のパターニングはＲＩＥ法により行うことができる。これにより、電極のパターニング時の加工精度とスループットを大幅に改善することができる。
なお、本実施形態は、キャパシタ電極に（２００）配向のＴｉＮを含むことを特徴とするものであり、上述のキャパシタ構造、プロセス条件はその一例を示したにすぎない。キャパシタ構造等を他の構造に変更したとしても、本発明の効果にはなんら影響を及ぼすものではない。
【００３９】
次に、本発明の第２実施形態による容量素子及びその製造方法について図４及び図５を用いて説明する。
図４は本実施形態による容量素子の構造を示す概略断面図、図５は本実施形態による容量素子の製造方法を示す概略断面図である。
本実施形態による容量素子は、高誘電体薄膜を成膜する際に、半導体基板と下部電極とを密着させる密着層が酸化されないように、密着層と半導体基板とを接続する接続孔が形成された領域の下部電極上に、酸素の拡散を防止する拡散防止膜を設けたことに特徴がある。
【００４０】
即ち、シリコン基板３０上には、素子分離膜３２によって画定された接続孔３４が形成されている。素子分離膜３２上には、接続孔３４においてシリコン基板３０に接続された密着層３６が形成されている。密着層３６上には、Ｐｔよりなる下部電極３８が形成されている。下部電極３８上の、接続孔３４が開口された領域には拡散防止膜４０が形成されている。拡散防止膜４０が形成された下部電極３８上には、ＳｒＴｉＯ３膜よりなるキャパシタ誘電体膜４２が形成されている。キャパシタ誘電体膜４２上には、Ｐｔ膜よりなる上部電極４４が形成されている。
【００４１】
次に、本実施形態による容量素子の製造方法を図５を用いて説明する。
まず、シリコン基板３０上に素子分離膜３２を形成し、素子分離膜３２により画定された接続孔３４を形成する。
次いで、Ｔｉよりなる密着層３６と、Ｐｔよりなる下部電極３８とを堆積する。下部電極３８とシリコン基板３０とは、密着層３６を介して接続孔３４において接続される。密着層３６は、下部電極３８とシリコン基板３０との密着性を向上するとともに、シリコン基板中のシリコン原子が下部電極３８方向に拡散すること防止する、拡散防止膜としても機能する。
【００４２】
続いて、下部電極３８上にシリコン酸化膜を堆積後、接続孔３４が開口された領域の下部電極３８上にシリコン酸化膜が残留するようにパターニングし、拡散防止膜４０を形成する（図５（ａ））。
この後、拡散防止膜４０がパターニングされた下部電極３８上に、ＳｒＴｉＯ３膜よりなるキャパシタ誘電体膜４２を形成する。
【００４３】
ＳｒＴｉＯ３膜の堆積は、通常、酸化性雰囲気中にて行われる。このため、雰囲気中の酸素がＰｔ膜を拡散してＴｉと反応し、密着層３６は高抵抗化される。しかしながら、接続孔３４上の下部電極３８の領域には拡散防止膜４０が形成されているため、雰囲気中の酸素は接続孔３４が形成された領域の密着層３６には達しないので、シリコン基板３０と下部電極３８との間のコンタクト抵抗は低いままで維持される。
【００４４】
次いで、キャパシタ誘電体膜４２上にＰｔよりなる上部電極４４を形成する（図５（ｂ））
続いて、上部電極４４、キャパシタ誘電体膜４２、下部電極３８、密着層３６を同一のパターンに加工し、キャパシタを形成する（図５（ｃ））。
このように、本実施形態によれば、接続孔３４が形成された領域の下部電極３８上に拡散防止膜４０を形成するので、酸化性雰囲気においてキャパシタ誘電体膜４２を成膜する際にも、下部電極３８とシリコン基板３０とのコンタクト抵抗を低い状態で維持することができる。
【００４５】
次に、本発明の第３実施形態による容量素子及びその製造方法について図６及び図７を用いて説明する。
図６は本実施形態による容量素子の構造を示す概略断面図、図７は本実施形態による容量素子の製造方法を示す概略断面図である。
本実施形態による容量素子は、第２実施形態による容量素子において、下部電極の内部に拡散防止膜が形成されていることに特徴がある。
【００４６】
即ち、シリコン基板３０上には、素子分離膜３２によって画定された接続孔３４が形成されている。素子分離膜３２上には、接続孔３４においてシリコン基板３０に接続された密着層３６が形成されている。密着層３６上には、Ｐｔよりなる下部電極３８ａが形成されている。下部電極３８ａ上の、接続孔３４が開口された領域には拡散防止膜４０が形成されている。拡散防止膜４０が形成された下部電極３８ａ上には、Ｐｔよりなる下部電極３８ｂが形成されており、下部電極３８ａ、３８ｂによって拡散防止膜４０が囲われている。下部電極３８ｂ上には、ＳｒＴｉＯ３膜よりなるキャパシタ誘電体膜４２が形成されている。キャパシタ誘電体膜４２上には、Ｐｔ膜よりなる上部電極４４が形成されている。
【００４７】
次に、本実施形態による容量素子の製造方法を図７を用いて説明する。
まず、シリコン基板３０上に素子分離膜３２を形成し、素子分離膜３２により画定された接続孔３４を形成する。
次いで、Ｔｉよりなる密着層３６と、Ｐｔよりなる下部電極３８ａを堆積する。下部電極３８ａとシリコン基板３０とは、密着層３６を介して接続孔３４において接続される。
【００４８】
続いて、下部電極３８ａ上にシリコン酸化膜を堆積後、接続孔３４が開口された領域の下部電極３８ａ上にシリコン酸化膜が残留するようにパターニングし、拡散防止膜４０を形成する（図７（ａ））。
この後、拡散防止膜４０が形成された下部電極３８ａ上に、Ｐｔよりなる下部電極３８ｂを堆積する。これにより、拡散防止膜４０はＰｔにより完全に囲われる。
【００４９】
次いで、下部電極３８ｂ上に、ＳｒＴｉＯ３膜よりなるキャパシタ誘電体膜４２を形成する。
ＳｒＴｉＯ３膜の堆積は、通常、酸化性雰囲気中にて行われる。このため、雰囲気中の酸素が下部電極３８ａ、３８ｂを拡散してＴｉと反応し、密着層３６は高抵抗化される。しかしながら、接続孔３４上の下部電極３８ａの領域には拡散防止膜４０が形成されているため、雰囲気中の酸素は接続孔３４が形成された領域の密着層３６には達しないので、シリコン基板３０と下部電極３８との間のコンタクト抵抗は低いままで維持される。
【００５０】
続いて、キャパシタ誘電体膜４２上にＰｔよりなる上部電極４４を形成する（図７（ｂ））。
この後、上部電極４４、キャパシタ誘電体膜４２、下部電極３８、密着層３６を同一のパターンに加工し、キャパシタを形成する（図７（ｃ））。
このように、本実施形態によれば、接続孔３４が形成された領域の下部電極３８上に拡散防止膜４０を形成するので、酸化性雰囲気においてキャパシタ誘電体膜４２を成膜する際にも、下部電極３８とシリコン基板３０とのコンタクト抵抗を低い状態で維持することができる。
【００５１】
また、拡散防止膜４０は、下部電極３８ａ、３８ｂとの間に形成されているので、第２実施形態のようにキャパシタ誘電体膜の一部としては作用しない。このため、本実施形態による容量素子では、キャパシタ容量を減少せずに上記の効果を得ることができる。
なお、上記第２及び第３実施形態では、拡散防止膜４０としてシリコン酸化膜を用いたが、酸素の拡散を防止できる物質であればよいので、これに限定されるものではない。例えば、シリコン窒化膜、又はＴｉ、Ｔａ（タンタル）、Ｗ（タングステン）、若しくはＡｌ、又はこれら金属の窒化物若しくは酸化物等を用いることができる。
【００５２】
また、拡散防止膜４０としてＴｉＮ膜を用いる場合には、第１実施形態において示した（２００）配向のＴｉＮ膜を用いれば更に効果的である。耐酸化性に優れており、キャパシタ容量を減少することなく、下部電極３８とシリコン基板３０との間のコンタクト抵抗を低い状態で維持することができる。
また、上記実施形態では密着層３６としてＴｉ膜を用いたが、シリコン基板３０よりシリコン原子が拡散してＰｔ膜と反応することを防止できればよいので、これに限定されるものではない。例えば、Ｔａ、Ｗ等の金属、又はこれらの窒化物、又はこれらのシリサイド（硅化物）を用いてもよい。また、例えば、ＴｉＮ／Ｔｉ等の積層膜であってもよい。
【００５３】
また、上部電極又は下部電極に用いたＰｔ膜は、耐酸化性のある他の物質を用いて構成してもよい。例えば、Ｐｄ（パラジウム）、又はＲｕ（ルテニウム）若しくはＩｒ（イリジウム）等の導電性酸化物を用いることができる。
次に、本発明の第４実施形態による半導体装置及びその製造方法について図８及び図９を用いて説明する。
【００５４】
図８は本実施形態による半導体装置の構造を示す概略断面図、図９は本実施形態による半導体装置の製造方法を示す工程断面図である。
本実施形態では、第３実施形態による容量素子をＤＲＡＭのキャパシタに適用する例を説明する。
本実施形態による半導体装置では、図８に示すように、１トランジスタ、１キャパシタよりなるＤＲＡＭを、第３実施形態による容量素子を用いて構成している。
【００５５】
即ち、メモリセルトランジスタ５４より引き出されたプラグ６２には、シリコン酸化膜６８よりなる拡散防止膜がその間に挟まれ、Ｐｔ膜６６、７０との積層膜よりなるキャパシタ蓄積電極７２が形成され、キャパシタ蓄積電極７２上には、キャパシタ誘電体膜７４と、キャパシタ対向電極７６とが形成されている。
次に、本実施形態による半導体装置の製造方法を図９を用いて説明する。
【００５６】
まず、通常のＤＲＡＭの製造プロセスにより、メモリセルトランジスタ５４と、ビット線５６とをシリコン基板５０上に形成する。次いで、メモリセルトランジスタ５４及びビット線５６上に層間絶縁膜５８を堆積し、その表面を平坦化する。続いて、メモリセルトランジスタ５４と、上層に形成するキャパシタの蓄積電極とを接続するコンタクトホールを開口する。この後、多結晶シリコン膜を堆積してエッチバックし、多結晶シリコンよりなるプラグ６２をコンタクトホール内に埋め込む。
【００５７】
次いで、Ｔｉ膜６４とＰｔ膜６６とを連続して成膜する。Ｔｉ膜６４は、プラグ６２中のシリコン原子がＰｔ膜６６中を拡散することを防止する拡散防止膜として機能する。
続いて、シリコン酸化膜を堆積してパターニングし、立体型の蓄積電極部を形成する。このようにパターニングされたシリコン酸化膜６８は、上層に誘電体膜を酸化性雰囲気中にて堆積する際に、酸素原子の拡散を抑止する拡散防止膜として機能する。
【００５８】
この後、Ｐｔ膜６６及びシリコン酸化膜６８上にＰｔ膜７０を堆積し（図９（ａ））、Ｐｔ膜７０、６６、Ｔｉ膜６４を同一パターンに加工する。こうして、シリコン酸化膜６８がその間に挟まれた、Ｐｔ膜６６、７０との積層膜よりなるキャパシタ蓄積電極７２を形成する（図９（ｂ））。
次いで、キャパシタ蓄積電極７２上に、ＳｒＴｉＯ３膜よりなるキャパシタ誘電体膜７４を形成する。
【００５９】
ＳｒＴｉＯ３膜の堆積は、通常、酸化性雰囲気中にて行われる。このため、雰囲気中の酸素がＰｔ膜６６、７０中を拡散してＴｉ膜６４と反応し、Ｔｉ膜６４は高抵抗化される。しかしながら、プラグ６２上のキャパシタ蓄積電極７２中にはシリコン酸化膜６８よりなる拡散防止膜が形成されているため、雰囲気中の酸素はプラグ６２が形成された領域のＴｉ膜６４には達しないので、プラグ６２とキャパシタ蓄積電極７２との間のコンタクト抵抗は低いままで維持される。
【００６０】
続いて、キャパシタ誘電体膜７４上にＰｔ膜よりなるキャパシタ対向電極７６を形成し、メモリセルトランジスタ５４に接続されたキャパシタを形成する（図９（ｃ））。
こうして、１キャパシタ、１トランジスタよりなるＤＲＡＭを形成する。
このように、本実施形態によれば、キャパシタ容量の低下を招くことなくキャパシタ蓄積電極とメモリセルトランジスタとの電気的接続を確保することができるので、酸化物高誘電体を用いたキャパシタを、高集積化されたＤＲＡＭのキャパシタとして用いることができる。
【００６１】
なお、上記実施形態では、層間絶縁膜５８を平坦化した後にプラグ６２を形成し、プラグ６２に接続されたキャパシタを形成したが、Ｔｉ膜６４を直接メモリセルトランジスタ５４に接続してもよい。
例えば、メモリセルトランジスタの拡散層上にコンタクトホールを開口した後、メモリセルトランジスタに直接接続されたキャパシタ蓄積電極７２を形成し（図１０（ａ）乃至（ｂ））、その上層にキャパシタ誘電体膜７４、キャパシタ対向電極７６を形成することもできる（図１０（ｃ））。
【００６２】
こうした場合にも、Ｔｉ膜６４は、シリコン基板５０中のシリコン原子がＰｔ膜６６方向に拡散することを防止する拡散防止膜として機能するので、これによる容量低下を防止することができる。
また、上記実施形態では、第３実施形態による容量素子を用いて半導体装置を形成したが、第１又は第２実施形態による容量素子を用いて半導体装置を構成してもよい。
【００６３】
また、ＤＲＡＭに使用するキャパシタの構造も、上記の構造には限られない。例えばフィン構造など、種々の形状のキャパシタに適用することができる。
【００６４】
【発明の効果】
以上の通り、本発明によれば、下地基板上に形成され、下地基板に達する接続孔が形成された絶縁膜と、絶縁膜上に形成され、絶縁膜に形成された接続孔を介して下地基板と電気的に接続された第１の電極と、下地基板と第１の電極との間に形成され、下地基板を構成する物質が第１の電極方向に拡散することを防止する第１の拡散防止膜と、接続孔が形成された領域の第１の電極上に形成された第２の拡散防止膜と、第２の拡散防止膜上及び第２の拡散防止膜が形成されていない領域の第１の電極上に形成された誘電体膜と、誘電体膜上に形成された第２の電極とにより容量素子を構成し、第２の拡散防止膜により、誘電体膜を堆積する際に、酸化性雰囲気中の酸素が第１の電極方向に拡散することを防止するので、酸化性雰囲気において誘電体膜を成膜する際にも、第１の拡散防止膜が酸化されることはなく、第１の電極と下地基板とのコンタクト抵抗を低い状態で維持することができる。
【００６６】
また、下地基板上に形成され、下地基板に達する接続孔が形成された絶縁膜と、絶縁膜上に形成され、絶縁膜に形成された接続孔を介して下地基板と電気的に接続された第１の電極と、第１の電極上に形成された誘電体膜と、誘電体膜上に形成された第２の電極と、下地基板と第１の電極との間に形成され、下地基板を構成する物質が第１の電極方向に拡散することを防止する第１の拡散防止膜と、接続孔が形成された領域上の第１の電極と誘電体膜との間に形成され、誘電体膜を堆積する際に、酸化性雰囲気中の酸素が第１の電極方向に拡散することを防止する第２の拡散防止膜と、第２の拡散防止膜と誘電体膜との間に設けられた耐酸化性の導電膜とにより容量素子を構成するので、第２の拡散防止膜によるキャパシタ容量の低下なしに、第１の拡散防止膜の酸化を防止することができる。
また、上記の容量素子において、第２の拡散防止膜には、シリコン酸化膜又はシリコン窒化膜を適用することができる。
【００６７】
また、上記の容量素子において、第２の拡散防止膜には、Ｔｉ、Ｔａ、Ｗ、若しくはＡｌの窒化物又は酸化物を適用することができる。
また、上記の容量素子と、容量素子の一方の電極に接続されたトランジスタとにより構成されたメモリセルを有する半導体装置を構成すれば、容量の大きな容量素子を小さい領域に形成できるので、記憶容量及び集積度を向上することができる。
【００６８】
また、下地基板上に形成され、下地基板に達する接続孔が形成された絶縁膜上に、下地基板を構成する物質が上層に形成する素子方向に拡散することを防止する第１の拡散防止膜を形成する第１の拡散防止膜形成工程と、第１の拡散防止膜上に、第１の電極を形成する第１の電極形成工程と、接続孔が形成された領域の第１の電極上に、膜中を酸素原子が拡散しない第２の拡散防止膜を形成する第２の拡散防止膜形成工程と、第２の拡散防止膜上及び第２の拡散防止膜が形成されていない領域の第１の電極上に、酸化性雰囲気中において誘電体膜を形成する誘電体膜形成工程と、誘電体膜上に、第２の電極を形成する第２の電極形成工程とにより容量素子を製造するので、酸化性雰囲気において誘電体膜を成膜する際に、第１の拡散防止膜が酸化されることはなく、第１の電極と下地基板とのコンタクト抵抗を低い状態で維持することができる。
【００６９】
また、下地基板上に形成され、下地基板に達する接続孔が形成された絶縁膜上に、下地基板を構成する物質が上層に形成する素子方向に拡散することを防止する第１の拡散防止膜を形成する第１の拡散防止膜形成工程と、第１の拡散防止膜上に、第１の電極を形成する第１の電極形成工程と、接続孔が形成された領域の第１の電極上に、膜中を酸素原子が拡散しない第２の拡散防止膜を形成する第２の拡散防止膜形成工程と、第２の拡散防止膜が形成された第１の電極上に、耐酸化性の導電膜を形成する導電膜形成工程と、導電膜上に、酸化性雰囲気中において誘電体膜を形成する誘電体膜形成工程と、誘電体膜上に、第２の電極を形成する第２の電極形成工程とにより容量素子を製造するので、第２の拡散防止膜によるキャパシタ容量の低下なしに、第１の拡散防止膜の酸化を防止することができる。
【図面の簡単な説明】
【図１】シリコン基板上に堆積したＴｉＮ膜をＸ線回折法により分析した結果を示すＸ線回折スペクトルである。
【図２】本発明の第１実施形態による容量素子の製造方法を示す工程断面図である。
【図３】本発明の第１実施形態による容量素子の製造方法により製造した容量素子におけるリーク電流を示すグラフである。
【図４】本発明の第２実施形態による容量素子の構造を示す概略断面図である。
【図５】本発明の第２実施形態による容量素子の製造方法を示す工程断面図である。
【図６】本発明の第３実施形態による容量素子の構造を示す概略断面図である。
【図７】本発明の第３実施形態による容量素子の製造方法を示す工程断面図である。
【図８】本発明の第４実施形態による半導体装置の構造を示す概略断面図である。
【図９】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図である。
【図１０】本発明の第４実施形態の変形例による半導体装置及びその製造方法を示す工程断面図である。
【符号の説明】
１０…シリコン基板
１２…シリコン酸化膜
１４…Ｔｉ膜
１６…ＴｉＮ膜
１８…下部電極
２０…キャパシタ誘電体膜
２２…上部電極
２４…電極
２６…層間絶縁膜
２８…配線
３０…シリコン基板
３２…素子分離膜
３４…接続孔
３６…密着層
３８…下部電極
４０…拡散防止膜
４２…キャパシタ誘電体膜
４４…上部電極
５０…シリコン基板
５４…メモリセルトランジスタ
５６…ビット線
５８…層間絶縁膜
６２…プラグ
６４…Ｔｉ膜
６６…Ｐｔ膜
６８…シリコン酸化膜
７０…Ｐｔ膜
７２…キャパシタ蓄積電極
７４…キャパシタ誘電体膜
７６…キャパシタ対向電極
【図１】
0003621162.tif 000002
【図２】
0003621162.tif 000003
【図３】
0003621162.tif 000004
【図４】
0003621162.tif 000005
【図５】
0003621162.tif 000006
【図６】
0003621162.tif 000007
【図７】
0003621162.tif 000008
【図８】
0003621162.tif 000009
【図９】
0003621162.tif 000010
【図１０】
0003621162.tif 000011