(57)【特許請求の範囲】
【請求項１】
信号電圧と基準電圧とを選択して出力する第１のスイッチ手段と、前記第１のスイッチ手段の出力を一端に受ける容量と、入力端が前記容量の他端に接続される第１のインバータと、前記第１のインバータの出力端と前記第１のインバータの前記入力端との間に接続される第２のスイッチ手段と、入力端が前記出力端に接続されるトライステートインバータと、入力端が前記トライステートインバータの出力端に接続される第１のラッチ手段と、一端が前記第１のラッチ手段の出力端に接続される第３のスイッチ手段と、入力端が前記第３のスイッチ手段の他端に接続される第２のラッチ手段と、を備えることを特徴とするコンパレータ。
【請求項２】
信号電圧を一端に受ける第１のスイッチ手段と、一端が前記第１のスイッチ手段の他端に接続される第１の容量と、入力端が前記容量の他端に接続される第１のインバータと、前記第１のインバータの出力端と前記第１のインバータの前記入力端との間に接続される第２のスイッチ手段と、入力端が前記出力端に接続されるトライステートインバータと、入力端が前記トライステートインバータの出力端に接続される第１のラッチ手段と、一端が前記第１のラッチ手段の出力端に接続される第３のスイッチ手段と、入力端が前記第３のスイッチ手段の他端に接続される第２のラッチ手段と、基準電圧を一端に受ける第４のスイッチ手段と、一端が前記第４のスイッチ手段の他端に接続される第２の容量と、入力端が前記第２の容量の他端に接続される第２のインバータと、前記第２のインバータの出力端と前記第２のインバータの前記入力端との間に接続される第５のスイッチ手段と、前記第２のインバータの前記出力端に接続される第３の容量と、一端が前記第１のインバータの前記出力端に接続される第４の容量と、前記第４の容量の他端と前記第２のインバータの前記入力端との間に接続される第６のスイッチ手段と、一端が前記第２のインバータの前記出力端に接続される第５の容量と、前記第５の容量の他端と前記第１のインバータの前記入力端との間に接続される第７のスイッチ手段と、前記第１の容量の前記一端と前記第２の容量の前記一端との間に接続される第８のスイッチ手段と、を備えることを特徴とするコンパレータ。
【請求項３】
信号電圧と基準電圧とを選択して出力する第１のスイッチ手段と、前記第１のスイッチ手段の出力を一端に受ける容量と、入力端が前記容量の他端に接続される第１のインバータと、前記第１のインバータの出力端と前記第１のインバータの前記入力端との間に接続される第２のスイッチ手段と、入力端が前記出力端に接続される第１のトライステートインバータと、入力端が前記第１のトライステートインバータの出力端に接続される第２のインバータと、入力端が前記第２のインバータの出力端に接続され出力端が前記第２のインバータの前記入力端に接続される第２のトライステートインバータと、一端が前記第２のインバータの前記出力端に接続される第３のスイッチ手段と、入力端が前記第３のスイッチ手段の他端に接続される第４のインバータと、入力端が前記第４のインバータの出力端に接続され出力端が前記第４のインバータの前記入力端に接続される第３のトライステートインバータと、を備えることを特徴とするコンパレータ。
【請求項４】
前記第１のスイッチ手段により前記信号電圧が選択され、前記第２のスイッチ手段が閉じ、前記トライステートインバータの前記出力端がハイインピーダンス状態となり、前記第３のスイッチ手段が閉じる期間の後に、前記第１のスイッチ手段により前記基準電圧が選択され、前記第２のスイッチ手段が開き、前記トライステートインバータがインバータとして動作し、前記第３のスイッチ手段が開く期間を有することを特徴とする請求項１記載のコンパレータ。
【請求項５】
前記第１のスイッチ手段、前記第２のスイッチ手段、前記第４のスイッチ手段及び前記第５のスイッチ手段が閉じ、前記第８のスイッチ手段が開き、前記トライステートインバータの前記出力端がハイインピーダンス状態となり、前記第３のスイッチ手段が閉じる期間の後に、前記第１のスイッチ手段、前記第２のスイッチ手段、前記第４のスイッチ手段及び前記第５のスイッチ手段が開き、前記第８のスイッチ手段が閉じ、前記トライステートインバータがインバータとして動作し、前記第３のスイッチ手段が開く期間を有することを特徴とする請求項２記載のコンパレータ。
【請求項６】
前記第１のスイッチ手段により前記信号電圧が選択され、前記第２のスイッチ手段が閉じ、前記第１のトライステートインバータの前記出力端及び前記第３のトライステートインバータの前記出力端がハイインピーダンス状態となり、前記第２のトライステートインバータがインバータとして動作し、前記第３のスイッチ手段が閉じる期間の後に、前記第１のスイッチ手段により前記基準電圧が選択され、前記第２のスイッチ手段が開き、前記第１のトライステートインバータ及び前記第３のトライステートインバータがインバータとして動作し、前記第２のトライステートインバータの前記出力端がハイインピーダンス状態となり、前記第３のスイッチ手段が開く期間を有することを特徴とする請求項３記載のコンパレータ。
【請求項７】
同一の信号電圧を受ける複数の請求項１記載のコンパレータと、前記コンパレータのそれぞれに基準電圧を与える分圧手段と、前記コンパレータのそれぞれの出力を受け符号化ディジタル信号を出力するエンコーダと、を備えることを特徴とするアナログディジタルコンバータ。
【請求項８】
同一の信号電圧を受ける複数の請求項２記載のコンパレータと、前記コンパレータのそれぞれに基準電圧を与える分圧手段と、前記コンパレータのそれぞれの出力を受け符号化ディジタル信号を出力するエンコーダと、を備えることを特徴とするアナログディジタルコンバータ。
【請求項９】
同一の信号電圧を受ける複数の請求項３記載のコンパレータと、前記コンパレータのそれぞれに基準電圧を与える分圧手段と、前記コンパレータのそれぞれの出力を受け符号化ディジタル信号を出力するエンコーダと、を備えることを特徴とするアナログディジタルコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、信号電圧と基準電圧とを比較するコンパレータ、及びこのコンパレータを備えるアナログディジタルコンバータに関し、特に、回路素子数が削減されたコンパレータ及びアナログディジタルコンバータに関する。
【０００２】
【従来の技術】
入力されるアナログ信号を高速に符号化してディジタル信号に変換するフラッシュ型アナログディジタルコンバータの従来例の構成として、図８に示す構成が知られている。図８に示すように、従来例のアナログディジタルコンバータは、コンパレータ６１〜６ｎが、アナログ信号入力端子４１からの入力電圧と、抵抗ラダー４２により高電位側電圧ＶＲＨと低電位側電圧ＶＲＬとを分圧して生成されるｎレベルの基準電圧との比較を行い、比較結果がデータ保持回路７１〜７ｎに格納され、エンコーダ４３が比較結果を符号化ディジタル信号に変換してディジタル信号出力端子４４に出力する構成になっている。
【０００３】
また、コンパレータ６１〜６ｎとしてはチョッパ型コンパレータが用いられ、データ保持回路７１〜７ｎのそれぞれとしては図９に示す構成が一般的に用いられる。データ入力端子８１からの入力データは、データ格納時に閉じるスイッチ８２を介して正帰還接続されたインバータ８３及びインバータ８４からなるマスタ側フリップフロップに入力され、マスタ側フリップフロップの出力は、スイッチ８２と逆相で開閉するスイッチ８５を介して正帰還接続されたインバータ８６及びインバータ８７によるスレーブ側フリップフロップに入力され、スレーブ側フリップフロップからの出力データがデータ出力端子８８に出力されるようになっている。
【０００４】
【発明が解決しようとする課題】
しかし、近年ではアナログディジタルコンバータの多ビット化や高精度化のため回路規模が増大するのにしたがい、レイアウト規模の縮小化のために回路素子数の削減が求められている。例えば、図８において８ビットフラッシュ型アナログディジタルコンバータを構成しようとすると、ｎ＝２５５であるから、コンパレータを２５５個を備え、さらにコンパレータと同数の２５５個のデータ保持回路を備える必要があり、コンパレータとデータ保持回路とを単純に組み合わせる構成では全体の素子数が膨大なものになるという問題がある。
【０００５】
本発明は、かかる問題点に鑑みてなされたものであって、回路素子数が削減されたコンパレータ及びアナログディジタルコンバータを提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明のコンパレータの第１の構成は、信号電圧と基準電圧とを選択して出力する第１のスイッチ手段と、前記第１のスイッチ手段の出力を一端に受ける容量と、入力端が前記容量の他端に接続される第１のインバータと、前記第１のインバータの出力端と前記第１のインバータの前記入力端との間に接続される第２のスイッチ手段と、入力端が前記出力端に接続されるトライステートインバータと、入力端が前記トライステートインバータの出力端に接続される第１のラッチ手段と、一端が前記第１のラッチ手段の出力端に接続される第３のスイッチ手段と、入力端が前記第３のスイッチ手段の他端に接続される第２のラッチ手段と、を備えることを特徴とする。
【０００７】
また、本発明のコンパレータの第２の構成は、信号電圧を一端に受ける第１のスイッチ手段と、一端が前記第１のスイッチ手段の他端に接続される第１の容量と、入力端が前記容量の他端に接続される第１のインバータと、前記第１のインバータの出力端と前記第１のインバータの前記入力端との間に接続される第２のスイッチ手段と、入力端が前記出力端に接続されるトライステートインバータと、入力端が前記トライステートインバータの出力端に接続される第１のラッチ手段と、一端が前記第１のラッチ手段の出力端に接続される第３のスイッチ手段と、入力端が前記第３のスイッチ手段の他端に接続される第２のラッチ手段と、基準電圧を一端に受ける第４のスイッチ手段と、一端が前記第４のスイッチ手段の他端に接続される第２の容量と、入力端が前記第２の容量の他端に接続される第２のインバータと、前記第２のインバータの出力端と前記第２のインバータの前記入力端との間に接続される第５のスイッチ手段と、前記第２のインバータの前記出力端に接続される第３の容量と、一端が前記第１のインバータの前記出力端に接続される第４の容量と、前記第４の容量の他端と前記第２のインバータの前記入力端との間に接続される第６のスイッチ手段と、一端が前記第２のインバータの前記出力端に接続される第５の容量と、前記第５の容量の他端と前記第１のインバータの前記入力端との間に接続される第７のスイッチ手段と、前記第１の容量の前記一端と前記第２の容量の前記一端との間に接続される第８のスイッチ手段と、を備えることを特徴とする。
【０００８】
また、本発明のコンパレータの第３の構成は、信号電圧と基準電圧とを選択して出力する第１のスイッチ手段と、前記第１のスイッチ手段の出力を一端に受ける容量と、入力端が前記容量の他端に接続される第１のインバータと、前記第１のインバータの出力端と前記第１のインバータの前記入力端との間に接続される第２のスイッチ手段と、入力端が前記出力端に接続される第１のトライステートインバータと、入力端が前記第１のトライステートインバータの出力端に接続される第２のインバータと、入力端が前記第２のインバータの出力端に接続され出力端が前記第２のインバータの前記入力端に接続される第２のトライステートインバータと、一端が前記第２のインバータの前記出力端に接続される第３のスイッチ手段と、入力端が前記第３のスイッチ手段の他端に接続される第４のインバータと、入力端が前記第４のインバータの出力端に接続され出力端が前記第４のインバータの前記入力端に接続される第３のトライステートインバータと、を備えることを特徴とする。
【０００９】
また、本発明のコンパレータの第１の構成が、前記第１のスイッチ手段により前記信号電圧が選択され、前記第２のスイッチ手段が閉じ、前記トライステートインバータの前記出力端がハイインピーダンス状態となり、前記第３のスイッチ手段が閉じる期間の後に、前記第１のスイッチ手段により前記基準電圧が選択され、前記第２のスイッチ手段が開き、前記トライステートインバータがインバータとして動作し、前記第３のスイッチ手段が開く期間を有することを特徴とする。
【００１０】
また、本発明のコンパレータの第２の構成が、前記第１のスイッチ手段、前記第２のスイッチ手段、前記第４のスイッチ手段及び前記第５のスイッチ手段が閉じ、前記第８のスイッチ手段が開き、前記トライステートインバータの前記出力端がハイインピーダンス状態となり、前記第３のスイッチ手段が閉じる期間の後に、前記第１のスイッチ手段、前記第２のスイッチ手段、前記第４のスイッチ手段及び前記第５のスイッチ手段が開き、前記第８のスイッチ手段が閉じ、前記トライステートインバータがインバータとして動作し、前記第３のスイッチ手段が開く期間を有することを特徴とする。
【００１１】
また、本発明のコンパレータの第３の構成が、前記第１のスイッチ手段により前記信号電圧が選択され、前記第２のスイッチ手段が閉じ、前記第１のトライステートインバータの前記出力端及び前記第３のトライステートインバータの前記出力端がハイインピーダンス状態となり、前記第２のトライステートインバータがインバータとして動作し、前記第３のスイッチ手段が閉じる期間の後に、前記第１のスイッチ手段により前記基準電圧が選択され、前記第２のスイッチ手段が開き、前記第１のトライステートインバータ及び前記第３のトライステートインバータがインバータとして動作し、前記第２のトライステートインバータの前記出力端がハイインピーダンス状態となり、前記第３のスイッチ手段が開く期間を有することを特徴とする。
【００１２】
また、本発明のアナログディジタルコンバータの第１の構成は、同一の信号電圧を受ける複数の第１の構成のコンパレータと、前記コンパレータのそれぞれに基準電圧を与える分圧手段と、前記コンパレータのそれぞれの出力を受け符号化ディジタル信号を出力するエンコーダと、を備えることを特徴とする。
【００１３】
また、本発明のアナログディジタルコンバータの第２の構成は、同一の信号電圧を受ける複数の第２の構成のコンパレータと、前記コンパレータのそれぞれに基準電圧を与える分圧手段と、前記コンパレータのそれぞれの出力を受け符号化ディジタル信号を出力するエンコーダと、を備えることを特徴とする。
【００１４】
また、本発明のアナログディジタルコンバータの第３の構成は、同一の信号電圧を受ける複数の第３の構成のコンパレータと、前記コンパレータのそれぞれに基準電圧を与える分圧手段と、前記コンパレータのそれぞれの出力を受け符号化ディジタル信号を出力するエンコーダと、を備えることを特徴とする。
【００１５】
【発明の実施の形態】
次に、本発明の実施の形態を図面を参照して説明する。図１は、本発明の第１の実施の形態のコンパレータの構成図である。図１に示すように、本発明の第１の実施の形態のコンパレータは、信号電圧入力端子１と、基準電圧入力端子２と、スイッチ３と、スイッチ４と、容量５と、スイッチ６と、インバータ７と、トライステートインバータ８と、制御入力端子９と、インバータ１７と、インバータ１８と、スイッチ１９と、インバータ２０と、インバータ２１と、出力端子２２と、を備えている。
【００１６】
アナログ信号電圧は、信号電圧入力端子１を介してスイッチ３に与えられ、比較用の基準電圧は、基準電圧入力端子２を介してスイッチ４に与えられ、切替スイッチ手段としてのスイッチ３及びスイッチ４が、アナログ信号電圧と基準電圧とを選択して出力する。
【００１７】
容量５の一端が、スイッチ３及びスイッチ４の選択出力を受け、インバータ７の入力端が、容量５の他端に接続される。
【００１８】
スイッチ６が、インバータ７の出力端とインバータ７の入力端との間に接続される。
【００１９】
トライステートインバータ８の入力端１３が、インバータ７の出力端に接続される。
【００２０】
インバータ１７の入力端が、トライステートインバータ８の出力端１４に接続される。
【００２１】
インバータ１８の入力端が、インバータ１７の出力端に接続され、インバータ１８の出力端が、インバータ１７の入力端に接続される。
【００２２】
スイッチ１９の一端が、インバータ１７の出力端に接続され、インバータ２０の入力端が、スイッチ１９の他端に接続される。
【００２３】
インバータ２１の入力端が、インバータ２０の出力端に接続され、インバータ２１の出力端が、インバータ２０の入力端に接続され、インバータ２０の出力端が、出力端子２２に接続される。
【００２４】
スイッチ３、スイッチ６及びスイッチ１９は、制御信号φ１により開閉制御され、それぞれ、制御信号φ１が論理Ｈレベルのとき閉じ、制御信号φ１が論理Ｌレベルのとき開く。
【００２５】
スイッチ４は、制御信号φ１の反転信号である制御信号φ１Ｂにより開閉制御され、制御信号φ１Ｂが論理Ｈレベルのとき閉じ、制御信号φ１Ｂが論理Ｌレベルのとき開く。
【００２６】
トライステートインバータ８は、インバータ１０と、ＰチャネルＭＯＳトランジスタ１１と、ＰチャネルＭＯＳトランジスタ１２と、ＮチャネルＭＯＳトランジスタ１５と、ＮチャネルＭＯＳトランジスタ１６と、を備えている。
【００２７】
ＰチャネルＭＯＳトランジスタ１１のソース端に高電位側電源電圧ＶＤＤが与えられ、ＰチャネルＭＯＳトランジスタ１２のソース端がＰチャネルＭＯＳトランジスタ１１のドレイン端に接続され、ＮチャネルＭＯＳトランジスタ１６のソース端に低電位側電源電圧ＶＳＳが与えられ、ＮチャネルＭＯＳトランジスタ１５のソース端がＮチャネルＭＯＳトランジスタ１６のドレイン端に接続され、ＰチャネルＭＯＳトランジスタ１２のゲート端とＮチャネルＭＯＳトランジスタ１５のゲート端とが互いに接続されて入力端１３をなし、ＰチャネルＭＯＳトランジスタ１２のドレイン端とＮチャネルＭＯＳトランジスタ１５のドレイン端とが互いに接続されて出力端１４をなす。
【００２８】
ＮチャネルＭＯＳトランジスタ１６のゲート端がインバータ１０の入力端に接続され、ＰチャネルＭＯＳトランジスタ１１のゲート端がインバータ１０の出力端に接続され、制御信号φ１Ｂが制御入力端子９を介してインバータ１０の入力端に与えられる。
【００２９】
トライステートインバータ８は、制御信号φ１Ｂが論理Ｈレベルのとき通常のインバータとして動作し、制御信号φ１Ｂが論理Ｌレベルのとき出力端１４がハイインピーダンス状態となる。
【００３０】
次に動作を説明する。図２は、本発明の第１の実施の形態のコンパレータの動作説明図である。先ず、時間ｔ１から時間ｔ２までのサンプリング期間において、制御信号φ１が論理Ｈレベルとなり、制御信号φ１Ｂが論理Ｌレベルとなるので、スイッチ３及びスイッチ６が閉じ、スイッチ４が開き、アナログ信号電圧が信号電圧入力端子１からスイッチ３を介して容量５に入力される。
【００３１】
このとき、インバータ７の入力端と出力端とがスイッチ６により接続されるため、インバータ７の入力端及び出力端の電圧はインバータ７の論理閾値電圧に保たれ、容量５にアナログ信号電圧とインバータ７の論理閾値電圧との差電圧分の電荷が保存される。
【００３２】
また、トライステートインバータ８は、出力端１４がハイインピーダンス状態となり、スイッチ１９が閉じるので、ラッチ手段としての正帰還接続されたインバータ１７及びインバータ１８からなるフリップフロップが保持している前周期のデータが、次段のラッチ手段としての正帰還接続されたインバータ２０及びインバータ２１からなるフリップフロップに保持され出力される。
【００３３】
このとき、トライステートインバータ８において、ＰチャネルＭＯＳトランジスタ１１及びＮチャネルＭＯＳトランジスタ１６が非導通となるため、貫通電流は流れない。
【００３４】
次に、時間ｔ２から時間ｔ３までの増幅期間において、制御信号φ１が論理Ｌレベルとなり、制御信号φ１Ｂが論理Ｈレベルとなるので、スイッチ３及びスイッチ６が開き、スイッチ４が閉じ、基準電圧が基準電圧入力端子２からスイッチ４を介して容量５に入力される。
【００３５】
このとき、アナログ信号電圧と基準電圧との差電圧が、容量５のスイッチ４側の電極の電位変動分となって、そのまま容量５のインバータ７側の電極に伝わるため、その電位変動分がインバータ７により増幅されて出力される。
【００３６】
トライステートインバータ８は、通常のインバータとして動作し、インバータ７の出力電圧を増幅して出力し、トライステートインバータ８の出力電圧が、インバータ１７及びインバータ１８からなるフリップフロップに保持される。
【００３７】
スイッチ１９は開いているので、インバータ１７及びインバータ１８からなるフリップフロップの保持データは、次段のインバータ２０及びインバータ２１からなるフリップフロップには保持されず、インバータ２０及びインバータ２１からなるフリップフロップは前周期のデータを出力する。
【００３８】
このとき、ＰチャネルＭＯＳトランジスタ１１及びＮチャネルＭＯＳトランジスタ１６が導通状態であり、インバータ７及びトライステートインバータ８の論理閾値電圧は同等であるため、インバータ７の出力電圧即ちトライステートインバータ８の入力電圧が論理閾値電圧付近のとき、トライステートインバータ８には貫通電流が流れる。
【００３９】
以上説明したように、本発明の第１の実施の形態のコンパレータの構成によれば、チョッパ型コンパレータ部とデータ保持部とを一体化して回路素子数を削減しているため、図８に示す従来例のフラッシュ型アナログディジタルコンバータにおけるコンパレータ６１〜６ｎ及びデータ保持回路７１〜７ｎを本発明の第１の実施の形態のコンパレータに変更した場合、データ保持回路７１〜７ｎのそれぞれにおける図９に示すスイッチ８２相当のスイッチが不要となるため、例えば８ビットであればｎ＝２５５であるから、２５５個のスイッチ素子を削減することができ、スイッチ素子がＣＭＯＳ構成である場合は、アナログディジタルコンバータ全体では５１０個のトランジスタを削減することができるという効果が得られる。
【００４０】
次に、本発明の第２の実施の形態のコンパレータについて説明する。本発明の第２の実施の形態のコンパレータの構成と、本発明の第１の実施の形態のコンパレータの構成との相違部分は、制御入力端子９に入力される制御信号φ１Ｂが制御信号φ２に変更され、スイッチ１９の開閉制御が制御信号φ１から制御信号φ２の反転信号である制御信号φ２Ｂに変更される部分である。その他の構成部分は同じであるため、同一構成部分には同一符号を付し、詳細説明を省略する。
【００４１】
トライステートインバータ８は、制御信号φ２が論理Ｈレベルのとき通常のインバータとして動作し、制御信号φ２が論理Ｌレベルのとき出力端１４がハイインピーダンス状態となる。
【００４２】
スイッチ１９は、制御信号φ２Ｂにより開閉制御され、制御信号φ２Ｂが論理Ｈレベルのとき閉じ、制御信号φ２Ｂが論理Ｌレベルのとき開く。
【００４３】
次に動作を説明する。図３は、本発明の第２の実施の形態のコンパレータの動作説明図である。先ず、時間ｔ１から時間ｔ２までのサンプリング期間の動作は、制御信号φ２が論理Ｌレベルであり、制御信号φ２Ｂが論理Ｈレベルであって、本発明の第１の実施の形態のコンパレータの動作と全く同じである。
【００４４】
次に、時間ｔ２から時間ｔ３までの増幅期間において、トライステートインバータ８が十分増幅動作できるだけの最小時間を残して時間ｔ２より後に設定した時間ｔ４から時間ｔ３までの期間に、制御信号φ２が論理Ｈレベルとなり、制御信号φ２Ｂが論理Ｌレベルとなるので、トライステートインバータ８は、時間ｔ４から時間ｔ３までの期間のみ通常のインバータとして動作し、インバータ７の出力電圧を増幅して出力し、トライステートインバータ８の出力電圧が、インバータ１７及びインバータ１８からなるフリップフロップに保持され、スイッチ１９は開いているので、インバータ１７及びインバータ１８からなるフリップフロップの保持データは、次段のインバータ２０及びインバータ２１からなるフリップフロップには保持されず、インバータ２０及びインバータ２１からなるフリップフロップは前周期のデータを出力する。
【００４５】
時間ｔ４から時間ｔ３までの期間に、ＰチャネルＭＯＳトランジスタ１１及びＮチャネルＭＯＳトランジスタ１６が導通状態であるため、インバータ７の出力電圧即ちトライステートインバータ８の入力電圧が論理閾値電圧付近のとき、トライステートインバータ８には貫通電流が流れるが、トライステートインバータ８の入力電圧を与えるインバータ７は、時間ｔ４より前の時間ｔ２から増幅動作を開始し、時間ｔ４において既にインバータ７の出力電圧は論理閾値電圧付近をはずれ安定しているので、時間ｔ４から時間ｔ３までの期間におけるトライステートインバータ８の貫通電流は、本発明の第１の実施の形態のコンパレータに比べ僅かとなる。
【００４６】
また、時間ｔ２から時間ｔ４までの期間に、制御信号φ２が論理Ｌレベルであり、制御信号φ２Ｂが論理Ｈレベルであるため、トライステートインバータ８はハイインピーダンス状態とされ、貫通電流が完全に零となる。
【００４７】
以上説明したように、本発明の第２の実施の形態のコンパレータの構成によれば、トライステートインバータ８及びスイッチ１９の制御を、時間ｔ２から時間ｔ３までの増幅期間のうちの一部の期間に行うようにしたことにより、本発明の第１の実施の形態のコンパレータと同様に、回路素子数を削減することができることに加え、増幅期間におけるトライステートインバータ８の貫通電流を低減することができ、したがって低消費電流化及び低雑音化されたコンパレータを実現することができるという効果が得られる。
【００４８】
具体的な一例として、インバータ７及びトライステートインバータ８の電流能力を同等とした場合、時間ｔ２から時間ｔ４までの期間が１周期の４分の１程度であれば、コンパレータ単体又はアナログディジタルコンバータ全体として、１０〜２０％の消費電流を削減することができる。
【００４９】
次に、図４は、本発明の第３の実施の形態のコンパレータの構成図であり、本発明の第３の実施の形態のコンパレータの構成と、本発明の第２の実施の形態のコンパレータの構成との相違部分は、コンパレータの入力部分を平衡型に変更した部分であり、その他の構成部分は同じであるため、同一構成部分には同一符号を付し、詳細説明を省略する。
【００５０】
図４に示すように、本発明の第３の実施の形態のコンパレータは、信号電圧入力端子１と、基準電圧入力端子２と、スイッチ２３と、スイッチ２４と、容量２５と、容量２６と、インバータ２７と、インバータ２８と、スイッチ２９と、スイッチ３０と、容量３１と、容量３２と、スイッチ３３と、スイッチ３４と、スイッチ３５と、容量３６と、トライステートインバータ８と、制御入力端子９と、インバータ１７と、インバータ１８と、スイッチ１９と、インバータ２０と、インバータ２１と、出力端子２２と、を備えている。
【００５１】
アナログ信号電圧は、信号電圧入力端子１を介してスイッチ２３の一端に与えられ、容量２５の一端がスイッチ２３の他端に接続され、インバータ２７の入力端が容量２５の他端に接続される。
【００５２】
スイッチ２９が、インバータ２７の出力端とインバータ２７の入力端との間に接続され、トライステートインバータ８の入力端１３が、インバータ２７の出力端に接続される。
【００５３】
比較用の基準電圧は、基準電圧入力端子２を介してスイッチ２４の一端に与えられ、容量２６の一端がスイッチ２４の他端に接続され、インバータ２８の入力端が容量２６の他端に接続される。
【００５４】
スイッチ３０が、インバータ２８の出力端とインバータ２８の入力端との間に接続され、一端に低電位側電源電圧ＶＳＳが与えられる容量３６が、インバータ２８の出力端に接続される。
【００５５】
容量３６はインバータ２７及びインバータ２８の負荷条件を一致させるためのダミー容量であり、容量３６の容量値はトライステートインバータ８の入力端１３の容量値と等しく設定される。
【００５６】
容量３１の一端がインバータ２７の出力端に接続され、スイッチ３４が容量３１の他端とインバータ２８の入力端との間に接続される。
【００５７】
容量３２の一端がインバータ２８の出力端に接続され、スイッチ３３が容量３２の他端とインバータ２７の入力端との間に接続される。
【００５８】
スイッチ３５が、容量２５のスイッチ２３側の一端と容量２６のスイッチ２４側の一端との間に接続される。
【００５９】
スイッチ２３、スイッチ２４、スイッチ２９及びスイッチ３０は、制御信号φ１により開閉制御され、それぞれ、制御信号φ１が論理Ｈレベルのとき閉じ、制御信号φ１が論理Ｌレベルのとき開く。
【００６０】
スイッチ３５は、制御信号φ１の反転信号である制御信号φ１Ｂにより開閉制御され、制御信号φ１Ｂが論理Ｈレベルのとき閉じ、制御信号φ１Ｂが論理Ｌレベルのとき開く。
【００６１】
トライステートインバータ８は、制御信号φ２が論理Ｈレベルのとき通常のインバータとして動作し、制御信号φ２が論理Ｌレベルのとき出力端１４がハイインピーダンス状態となる。
【００６２】
スイッチ１９は、制御信号φ２Ｂにより開閉制御され、制御信号φ２Ｂが論理Ｈレベルのとき閉じ、制御信号φ２Ｂが論理Ｌレベルのとき開く。
【００６３】
スイッチ３３及びスイッチ３４は、制御信号φ３により開閉制御され、それぞれ、制御信号φ３が論理Ｈレベルのとき閉じ、制御信号φ３が論理Ｌレベルのとき開く。
【００６４】
次に動作を説明する。図５は、本発明の第３の実施の形態のコンパレータの動作説明図である。先ず、時間ｔ１から時間ｔ２までのサンプリング期間において、制御信号φ１が論理Ｈレベルとなり、制御信号φ１Ｂが論理Ｌレベルとなり、制御信号φ２が論理Ｌレベルとなり、制御信号φ２Ｂが論理Ｈレベルとなり、制御信号φ３が論理Ｈレベルとなるので、スイッチ２３、スイッチ２４、スイッチ２９、スイッチ３０が閉じ、スイッチ３５が開き、アナログ信号電圧が信号電圧入力端子１からスイッチ２３を介して容量２５に入力され、同時に、基準電圧が基準電圧入力端子２からスイッチ２４を介して容量２６に入力される。
【００６５】
このとき、インバータ２７の入力端と出力端とがスイッチ２９により接続されるため、インバータ２７の入力端及び出力端の電圧はインバータ２７の論理閾値電圧に保たれ、容量２５にアナログ信号電圧とインバータ２７の論理閾値電圧との差電圧分の電荷が保存され、同時に、インバータ２８の入力端と出力端とがスイッチ３０により接続されるため、インバータ２８の入力端及び出力端の電圧はインバータ２８の論理閾値電圧に保たれ、容量２６に基準電圧とインバータ２８の論理閾値電圧との差電圧分の電荷が保存される。
【００６６】
さらに、オフセットキャンセルのため、スイッチ３３及びスイッチ３４が閉じ、容量３１及び容量３２には、トランジスタのばらつきにより生じるインバータ２７の論理閾値電圧とインバータ２８の論理閾値電圧との差電圧が充電される。
【００６７】
次に、時間ｔ２から時間ｔ３までの増幅期間において、制御信号φ１が論理Ｌレベルとなり、制御信号φ１Ｂが論理Ｈレベルとなるので、スイッチ２３、スイッチ２４、スイッチ２９、スイッチ３０が開き、スイッチ３５が閉じ、容量２５及び容量２６に充電された電荷が再配分され、インバータ２７及びインバータ２８の入力端にはアナログ信号電圧と基準電圧との差電圧の２分の１ずつが与えられ増幅される。
【００６８】
また、時間ｔ２から時間ｔ４までの期間に制御信号φ３が論理Ｌレベルとなるので、容量３１及び容量３２は一旦切り離され、時間ｔ４以降制御信号φ３が論理Ｈレベルとなるので、インバータ２７及びインバータ２８はオフセットキャンセルしながらラッチ動作に入り、インバータ２７及びインバータ２８の出力電圧は大きく増幅される。
【００６９】
そして、時間ｔ４から時間ｔ３までの期間にトライステートインバータ８による増幅が行われる。
【００７０】
トライステートインバータ８、インバータ１７、インバータ１８、スイッチ１９、インバータ２０及びインバータ２１の動作については、本発明の第２の実施の形態のコンパレータの動作と同じである。
【００７１】
以上説明したように、本発明の第３の実施の形態のコンパレータの構成によれば、平衡型のコンパレータとしたことにより、本発明の第２の実施の形態のコンパレータと同様に、回路素子数を削減することができ、増幅期間におけるトライステートインバータ８の貫通電流を低減することができ、したがって低消費電流化及び低雑音化され、さらに同相雑音の影響を受けにくいコンパレータを実現することができるという効果が得られる。
【００７２】
次に、図６は、本発明の第４の実施の形態のコンパレータの構成図であり、本発明の第４の実施の形態のコンパレータの構成と、本発明の第２の実施の形態のコンパレータの構成との相違部分は、インバータ１８がトライステートインバータ３７に変更され、インバータ２１がトライステートインバータ３９に変更される部分である。その他の構成部分は同じであるため、同一構成部分には同一符号を付し、詳細説明を省略する。
【００７３】
トライステートインバータ８は、制御信号φ２が論理Ｈレベルのとき通常のインバータとして動作し、制御信号φ２が論理Ｌレベルのとき出力端１４がハイインピーダンス状態となる。
【００７４】
スイッチ１９は、制御信号φ２Ｂにより開閉制御され、制御信号φ２Ｂが論理Ｈレベルのとき閉じ、制御信号φ２Ｂが論理Ｌレベルのとき開く。
【００７５】
トライステートインバータ３７は、制御入力端子３８に与えられる制御信号φ２Ｂが論理Ｈレベルのとき通常のインバータとして動作し、制御信号φ２Ｂが論理Ｌレベルのとき出力端がハイインピーダンス状態となる。
【００７６】
トライステートインバータ３９は、制御入力端子４０に与えられる制御信号φ２が論理Ｈレベルのとき通常のインバータとして動作し、制御信号φ２が論理Ｌレベルのとき出力端がハイインピーダンス状態となる。
【００７７】
次に動作を説明する。制御信号φ２が論理Ｌレベルとなり、制御信号φ２Ｂが論理Ｈレベルとなると、トライステートインバータ８は、出力端１４がハイインピーダンス状態となり、スイッチ１９が閉じるので、ラッチ手段としての正帰還接続されたインバータ１７及びトライステートインバータ３７からなるフリップフロップが保持しているデータが、次段のインバータ２０に出力される。
【００７８】
また、制御信号φ２が論理Ｈレベルとなり、制御信号φ２Ｂが論理Ｌレベルとなると、トライステートインバータ８は通常のインバータとして動作し、トライステートインバータ８の出力電圧がインバータ１７に与えられるが、スイッチ１９は開くので、ラッチ手段としての正帰還接続されたインバータ２０及びトライステートインバータ３９からなるフリップフロップがデータを保持して出力する。
【００７９】
したがって、それぞれのフリップフロップへのデータ書き込み時に、トライステートインバータ８の出力電圧とトライステートインバータ３７の出力電圧が異なっているときでも、トライステートインバータ８及びトライステートインバータ３７の貫通電流を防止することができ、同様に、インバータ１７の出力電圧とトライステートインバータ３９の出力電圧が異なっているときでも、インバータ１７及びトライステートインバータ３９の貫通電流を防止することができる。
【００８０】
以上説明したように、本発明の第４の実施の形態のコンパレータの構成によれば、本発明の第２の実施の形態のコンパレータと同様に、回路素子数を削減することができ、本発明の第２の実施の形態のコンパレータに比べ、さらに貫通電流を低減することができ、したがって大幅に低消費電流化及び低雑音化されたコンパレータを実現することができるという効果が得られる。
【００８１】
次に、図７は、本発明の第５の実施の形態のアナログディジタルコンバータの構成図である。図７に示すように、本発明の第５の実施の形態のアナログディジタルコンバータは、アナログ信号入力端子４１と、抵抗ラダー４２と、エンコーダ４３と、ディジタル信号出力端子４４と、コンパレータ５１〜５ｎ（ｎは自然数）と、を備えている。
【００８２】
コンパレータ５１〜５ｎのそれぞれには、図１に示す本発明の第１の実施の形態のコンパレータが適用される。
【００８３】
コンパレータ５１〜５ｎのそれぞれが備える信号電圧入力端子１に対し、アナログ信号入力端子４１を介して同一のアナログ信号電圧が入力される。
【００８４】
分圧手段としての抵抗ラダー４２が、高電位側電圧ＶＲＨと低電位側電圧ＶＲＬとを直列接続された抵抗群により分圧して、互いに異なるｎレベルの基準電圧を生成し、コンパレータ５１〜５ｎのそれぞれが備える基準電圧入力端子２に対し、対応する基準電圧を与える。
【００８５】
エンコーダ４３が、コンパレータ５１〜５ｎのそれぞれの比較結果出力を受け、比較結果に対応するコードに符号化して、符号化ディジタル信号をディジタル信号出力端子４４に出力する。
【００８６】
以上説明したように、本発明の第５の実施の形態のアナログディジタルコンバータの構成によれば、コンパレータ５１〜５ｎとして本発明の第１の実施の形態のコンパレータを適用したことにより、アナログディジタルコンバータ全体の回路素子数を削減することができるという効果が得られる。
【００８７】
なお、本発明の第５の実施の形態のアナログディジタルコンバータにおいて、コンパレータ５１〜５ｎとして本発明の第１の実施の形態のコンパレータを適用したが、これに代えて本発明の第２、第３及び第４の実施の形態のコンパレータのうちの何れも適用することができ、本発明の第２、第３及び第４の実施の形態のコンパレータによる効果と同じ効果が得られる。
【００８８】
【発明の効果】
本発明による効果は、回路素子数が削減され、また貫通電流が低減されることにより低消費電流化及び低雑音化され、さらに同相雑音の影響を受けにくいコンパレータ及びアナログディジタルコンバータを実現することができることである。
【００８９】
【図面の簡単な説明】
【図１】本発明の第１及び第２の実施の形態のコンパレータの構成図である。
【図２】本発明の第１の実施の形態のコンパレータの動作説明図である。
【図３】本発明の第２の実施の形態のコンパレータの動作説明図である。
【図４】本発明の第３の実施の形態のコンパレータの構成図である。
【図５】本発明の第３の実施の形態のコンパレータの動作説明図である。
【図６】本発明の第４の実施の形態のコンパレータの構成図である。
【図７】本発明の第５の実施の形態のアナログディジタルコンバータの構成図である。
【図８】従来例のアナログディジタルコンバータの構成図である。
【図９】従来例のアナログディジタルコンバータにおけるデータ保持回路の構成図である。
【符号の説明】
１    信号電圧入力端子
２    基準電圧入力端子
３、４、６、１９、２３、２４、２９、３０、３３、３４、３５    スイッチ
５、２５、２６、３１、３２、３６    容量
７、１０、１７、１８、２０、２１、２７、２８    インバータ
８、３７、３９    トライステートインバータ
９、３８、４０    制御入力端子
１１、１２    ＰチャネルＭＯＳトランジスタ
１５、１６    ＮチャネルＭＯＳトランジスタ
２２    出力端子
４１    アナログ信号入力端子
４２    抵抗ラダー
４３    エンコーダ
４４    ディジタル信号出力端子
５１〜５ｎ、６１〜６ｎ    コンパレータ
７１〜７ｎ    データ保持回路
８１    データ入力端子
８２、８５    スイッチ
８３、８４、８６、８７    インバータ
８８    データ出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0003621358.tif 000007
【図７】
0003621358.tif 000008
【図８】
0003621358.tif 000009
【図９】
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