(57)【特許請求の範囲】
【請求項１】
第１導電型のソース領域およびドレイン領域、
ソース領域とドレイン領域との間に形成された第２導電型のチャネル領域、
チャネル領域の上に、チャネル領域と絶縁して形成された導電体層であるメモリゲート、
メモリゲートの上に形成された強誘電体層、
強誘電体層の上に形成された導電体層であるコントロールゲート、
を備えた不揮発性メモリ素子をマトリクス状に接続した不揮発性メモリであって、
各行の同一列の隣接する不揮発性メモリ素子のドレイン領域とソース領域を接続し、該同一列の不揮発性メモリ素子を直列に接続するソース・ドレインライン、
各行の同一列の不揮発性メモリ素子のコントロールゲートを接続するコントロールゲートライン、
各列の同一行のメモリゲートを接続するメモリゲートライン、
を備えた不揮発性メモリ。
【請求項２】
請求項１の不揮発性メモリにおいて、さらに
各ソース・ドレインラインごとに設けられ、各ソース・ドレインラインをドレイン電流検出手段に接続するか否かのスイッチングをするドレインスイッチング手段、
各メモリゲートラインごとに設けられ、書き込みのためのＨレベルの電圧またはＬレベルの電圧を印加するか否かのスイッチングをするメモリゲートスイッチング手段、
を備えたもの。
【請求項３】
請求項１または請求項２の不揮発性メモリにおいて、
各行の同一列の不揮発性メモリ素子のコントロールゲートは、コントロールゲート保護スイッチング手段を介して、コントロールゲートラインに接続されていること
を特徴とするもの。
【請求項４】
請求項３の不揮発性メモリにおいて、
全てのコントロールゲートラインに基準電圧を印加し、
対象となる不揮発性メモリ素子の属する列のコントロールゲート保護スイッチング手段をオンとし、それ以外の列のコントロールゲート保護スイッチング手段をオフとして、読み出しまたは書き込み動作を行なうことを特徴とするもの。
【請求項５】
請求項３または請求項４の不揮発性メモリにおいて、
不揮発性メモリ素子の各行に対応して設けられ、第１の選択入力を受けて、書き込み時に前記メモリゲートスイッチング手段をオン・オフさせる第１の選択手段、
不揮発性メモリ素子の各列に対応して設けられ、第２の選択入力を受けて、前記ドレインスイッチング手段およびコントロールゲート保護スイッチング手段をオン・オフさせる第２の選択手段、
を備えたもの。
【請求項６】
請求項３、４または５の不揮発性メモリにおいて、
何れの列に対しても第２の選択入力が与えられていない場合には、全てのコントロールゲート保護スイッチング手段をオンにして、基準電圧を与えるようにしたことを特徴とするもの。
【請求項７】
請求項１の不揮発性メモリに情報を書き込む方法であって、
対象となる不揮発性メモリ素子が接続されたコントロールゲートラインに基準電圧を印加し、他のコントロールゲートラインはフローティング状態とし、
対象となる不揮発性メモリが接続されていないメモリゲートラインに、基準電圧を印加するとともに、対象となる不揮発性メモリ素子が接続されたメモリゲートラインに前記基準電圧よりも大きいＨレベルの電圧を印加して、対象となる不揮発性メモリ素子の強誘電体層を第１の状態に分極させるか、または前記基準電圧よりも小さいＬレベルの電圧を印加して前記強誘電体層を第２の状態に分極させることにより、情報の書き込みを行なうこと
を特徴とする書き込み方法。
【請求項８】
請求項１の不揮発性メモリに書き込まれた情報を読み出す方法であって、
前記不揮発性メモリ素子の強誘電体層が第１の状態に分極している場合に第１のドレイン電流を生じ、第２の状態に分極している場合に第２のドレイン電流を生じ、分極していない場合に第１のドレイン電流と第２のドレイン電流との間の値の基準電流を生じるような基準電圧を、対象となる不揮発性メモリ素子が接続されたコントロールゲートラインに印加し、他のコントロールゲートラインはフローティング状態とし、
対象となる不揮発性メモリ素子が接続されたメモリゲートラインはフローティング状態とし、他のメモリゲートラインに基準電圧を印加し、
対象となる不揮発性メモリ素子が接続されたソース・ドレインラインの電流が、前記基準電流のほぼ半分の値よりも小さいか大きいかによって、記録された情報を非破壊的に読み出すこと、
を特徴とする読み出し方法。
【請求項９】
請求項１の不揮発性メモリのスタンバイ方法であって、
コントロールゲートラインの全ておよびメモリゲートラインの全てに基準電圧を印加するスタンバイ方法。
【請求項１０】
第１導電型のソース領域およびドレイン領域、
ソース領域とドレイン領域との間に形成された第２導電型のチャネル領域、
チャネル領域の上に、チャネル領域と絶縁して形成された導電体層であるメモリゲート、
メモリゲートの上に形成された強誘電体層、
強誘電体層の上に形成された導電体層であるコントロールゲート、
各行の同一列の隣接する不揮発性メモリ素子のドレイン領域とソース領域を接続し、該同一列の不揮発性メモリ素子を直列に接続するソース・ドレインライン、
各行の同一列の不揮発性メモリ素子のコントロールゲート領域を接続するコントロールゲートライン、
各行の同一列のメモリゲート領域を接続するメモリゲートライン、
を備えた不揮発性メモリ素子をマトリクス状に接続した不揮発性メモリであって、
各行の同一列の不揮発性メモリ素子のメモリゲートは、メモリゲート保護スイッチング手段を介して、メモリゲートラインに接続されていること、
を特徴とする不揮発性メモリ。
【請求項１１】
請求項１０の不揮発性メモリにおいて、さらに
各ソース・ドレインラインごとに設けられ、各ソース・ドレインラインをドレイン電流検出手段に接続するか否かのスイッチングをするドレインスイッチング手段、
各メモリゲートラインごとに設けられ、書き込みのためのＨレベルの電圧またはＬレベルの電圧を印加するか否かのスイッチングをするメモリゲートスイッチング手段、
を備えたもの。
【請求項１２】
請求項１０の不揮発性メモリにおいて、
全てのメモリゲートラインに基準電圧を印加し、
対象となる不揮発性メモリ素子の属する行のメモリゲート保護スイッチング手段をオフとし、それ以外の行のメモリゲート保護スイッチング手段をオンとして、読み出し動作を行い、
対象となる不揮発性メモリ素子の属する列のメモリゲートラインに、書込みのためのＨレベルの電圧またはＬレベルの電圧を印加し、
対象となる不揮発性メモリ素子の属する行のメモリゲート保護スイッチング手段をオンとし、それ以外の行のメモリゲート保護スイッチング手段をオフとして、書込み動作を行うことを特徴とするもの。
【請求項１３】
請求項１０〜１２の何れかの不揮発性メモリにおいて、
不揮発性メモリ素子の各行に対応して設けられ、第１の選択入力を受けて、前記メモリゲート保護スイッチング手段をオン・オフさせる第１の選択手段、
不揮発性メモリ素子の各列に対応して設けられ、第２の選択入力を受けて、前記ドレインスイッチング手段をオン・オフさせるとともに、書き込み時に前記メモリゲートスイッチング手段をオン・オフさせる第２の選択手段、
を備えたもの。
【請求項１４】
請求項１０の不揮発性メモリに情報を書き込む方法であって、
全てのコントロールゲートラインに基準電圧を印加し、
対象となる不揮発性メモリが接続されていないメモリゲートラインに、基準電圧を印加し、
対象となる不揮発性メモリ素子と同一行のメモリゲート保護スイッチング手段をオンにし、その他の行のメモリゲート保護スイッチング手段をオフにするとともに、対象となる不揮発性メモリ素子が接続されたメモリゲートラインに前記基準電圧よりも大きいＨレベルの電圧を印加して、対象となる不揮発性メモリ素子の強誘電体層を第１の状態に分極させるか、または前記基準電圧よりも小さいＬレベルの電圧を印加して前記強誘電体層を第２の状態に分極させることにより、情報の書き込みを行なうこと
を特徴とする書き込み方法。
【請求項１５】
請求項１０の不揮発性メモリに書込まれた情報を読み出す方法であって、
全てのコントロールゲートラインに基準電圧を印加し、
全てのメモリゲートラインに基準電圧を印加し、
対象となる不揮発性メモリ素子と同一行のメモリゲート保護スイッチング手段をオフにし、その他の行のメモリゲート保護スイッチング手段をオンにし、
対象となる不揮発性メモリ素子が接続されたソース・ドレインラインの電流が、前記基準電流のほぼ半分の値よりも小さいか大きいかによって、記録された情報を非破壊的に読み出すこと、
を特徴とする読み出し方法。
【請求項１６】
請求項１０の不揮発性メモリのスタンバイ方法であって、
コントロールゲートラインの全ておよびメモリゲートラインの全てに基準電圧を印加し、
全てのメモリゲート保護スイッチング手段をオンにすること、
を特徴とするスタンバイ方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は不揮発性メモリに関するものである。
【０００２】
【従来の技術】
強誘電体を用いた不揮発性メモリが近年注目を集め、その構造や回路構成が種々提案されている。図２７に、米国特許公報４，８８８，７３３号に開示された、不揮発性メモリセルの構成を示す。強誘電体キャパシタ２の両側には、トランジスタ１８，２０が接続されている。トランジスタ１８，２０のゲートは、ワードライン８に接続されている。また、トランジスタ１８のソースはビットライン１４に接続され、トランジスタ２０のソースはビットライン１６に接続されている。
【０００３】
トランジスタ１８，２０を導通させるとともに、ビットライン１４、１６間に電圧を印加すると、強誘電体キャパシタ２が分極する。その後、ビットライン１４、１６間の電圧印加を止めても、分極状態は保持される。印加する電圧の極性を逆にすることにより、分極の極性を逆にすることができる。これにより、情報を不揮発的に記憶することができる。
【０００４】
記憶された情報を読み出す場合には、強誘電体キャパシタ２に電圧を印加し、分極状態が反転するかどうかによって、記憶された分極の状態を知ることができる。なお、読み出しによって記憶内容が破壊されるので、読み出しの直後に再書込を行うようにしている。
【０００５】
また、強誘電体キャパシタを用いた不揮発性メモリとして、２つのキャパシタと２つのトランジスタとによって１セルを構成したものも提案されている（米国特許公報第４，８７３，６６４号）。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のような従来の不揮発性メモリには、次のような問題点があった。
【０００７】
第一に、米国特許公報４，８８８，７３３号に示されたものでは、１つのセル当たり、強誘電体キャパシタの他に２つのトランジスタが必要であり、構成が複雑であった。同様に、米国特許公報第４，８７３，６６４号に示されたものでは、１つのセル当たり、２つの強誘電体キャパシタと２つのトランジスタが必要であり、構成が複雑であった
第二に、読出時に記憶内容を破壊してしまうので、再書込が必要であり、制御が複雑となっていた。
【０００８】
この発明は上記のような問題点を解決して、簡易な構成で、非破壊読み出しを行うことのできる不揮発性メモリを提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明の不揮発性メモリは、
第１導電型のソース領域およびドレイン領域、
ソース領域とドレイン領域との間に形成された第２導電型のチャネル領域、
チャネル領域の上に、チャネル領域と絶縁して形成された導電体層であるメモリゲート、
メモリゲートの上に形成された強誘電体層、
強誘電体層の上に形成された導電体層であるコントロールゲート、
を備えた不揮発性メモリ素子をマトリクス状に接続した不揮発性メモリであって、
各行の同一列の隣接する不揮発性メモリ素子のドレイン領域とソース領域を接続し、該同一列の不揮発性メモリ素子を直列に接続するソース・ドレインライン、
各行の同一列の不揮発性メモリ素子のコントロールゲート領域を接続するコントロールゲートライン、
各列の同一行のメモリゲート領域を接続するメモリゲートライン、
を備えている。
【００１０】
この発明の不揮発性メモリは、さらに
各ソース・ドレインラインごとに設けられ、各ソース・ドレインラインをドレイン電流検出手段に接続するか否かのスイッチングをするドレインスイッチング手段、
各メモリゲートラインごとに設けられ、書き込みのためのＨレベルの電圧またはＬレベルの電圧を印加するか否かのスイッチングをするメモリゲートスイッチング手段、
を備えている。
【００１１】
この発明の不揮発性メモリは、
各行の同一列の不揮発性メモリ素子のコントロールゲートは、コントロールゲート保護スイッチング手段を介して、コントロールゲートラインに接続されていることを特徴としている。
【００１２】
この発明の不揮発性メモリは、
全てのコントロールゲートラインに基準電圧を印加し、対象となる不揮発性メモリ素子の属する列のコントロールゲート保護スイッチング手段をオンとし、それ以外の列のコントロールゲート保護スイッチング手段をオフとして、読み出しまたは書き込み動作を行なうことを特徴としている。
【００１３】
この発明の不揮発性メモリは、
不揮発性メモリ素子の各行に対応して設けられ、第１の選択入力を受けて、書き込み時に前記メモリゲートスイッチング手段をオン・オフさせる第１の選択手段、
不揮発性メモリ素子の各列に対応して設けられ、第２の選択入力を受けて、前記ドレインスイッチング手段およびコントロールゲート保護スイッチング手段をオン・オフさせる第２の選択手段、
を備えている。
【００１４】
この発明の不揮発性メモリは、
何れの列に対しても第２の選択入力が与えられていない場合には、全てのコントロールゲート保護スイッチング手段をオンにして、基準電圧を与えるようにしたことを特徴としている。
【００１５】
この発明の書き込み方法は、
対象となる不揮発性メモリ素子が接続されたコントロールゲートラインに基準電圧を印加し、他のコントロールゲートラインはフローティング状態とし、
対象となる不揮発性メモリが接続されていないメモリゲートラインに、基準電圧を印加するとともに、対象となる不揮発性メモリ素子が接続されたメモリゲートラインに前記基準電圧よりも大きいＨレベルの電圧を印加して、対象となる不揮発性メモリ素子の強誘電体層を第１の状態に分極させるか、または前記基準電圧よりも小さいＬレベルの電圧を印加して前記強誘電体層を第２の状態に分極させることにより、情報の書き込みを行なうことを特徴としている。
【００１６】
この発明の読み出し方法は、
前記不揮発性メモリ素子の強誘電体層が第１の状態に分極している場合に第１のドレイン電流を生じ、第２の状態に分極している場合に第２のドレイン電流を生じ、分極していない場合に第１のドレイン電流と第２のドレイン電流との間の値の基準電流を生じるような基準電圧を、対象となる不揮発性メモリ素子が接続されたコントロールゲートラインに印加し、他のコントロールゲートラインはフローティング状態とし、
対象となる不揮発性メモリ素子が接続されたメモリゲートラインはフローティング状態とし、他のメモリゲートラインに基準電圧を印加し、
対象となる不揮発性メモリ素子が接続されたソース・ドレインラインの電流が、前記基準電流の半分の値よりも小さいか大きいかによって、記録された情報を非破壊的に読み出すことを特徴としている。
【００１７】
この発明のスタンバイ方法は、
コントロールゲートラインの全ておよびメモリゲートラインの全てに基準電圧を印加することを特徴としている。
【００１８】
この発明の不揮発性メモリは、
第１導電型のソース領域およびドレイン領域、
ソース領域とドレイン領域との間に形成された第２導電型のチャネル領域、
チャネル領域の上に、チャネル領域と絶縁して形成された導電体層であるメモリゲート、
メモリゲートの上に形成された強誘電体層、
強誘電体層の上に形成された導電体層であるコントロールゲート、
を備えた不揮発性メモリ素子をマトリクス状に接続した不揮発性メモリであって、
各行の同一列の隣接する不揮発性メモリ素子のドレイン領域とソース領域を接続し、該同一列の不揮発性メモリ素子を直列に接続するソース・ドレインライン、
各行の同一列の不揮発性メモリ素子のコントロールゲート領域を接続するコントロールゲートライン、
各行の同一列のメモリゲート領域を接続するメモリゲートライン、
を備えている。
【００１９】
この発明の不揮発性メモリは、さらに
各ソース・ドレインラインごとに設けられ、各ソース・ドレインラインをドレイン電流検出手段に接続するか否かのスイッチングをするドレインスイッチング手段、
各メモリゲートラインごとに設けられ、書き込みのためのＨレベルの電圧またはＬレベルの電圧を印加するか否かのスイッチングをするメモリゲートスイッチング手段、
を備えている。
【００２０】
この発明の不揮発性メモリは、
各行の同一列の不揮発性メモリ素子のメモリゲートは、メモリゲート保護スイッチング手段を介して、メモリゲートラインに接続されていることを特徴としている。
【００２１】
この発明の不揮発性メモリは、
全てのメモリゲートラインに基準電圧を印加し、
対象となる不揮発性メモリ素子の属する行のメモリゲート保護スイッチング手段をオフとし、それ以外の行のメモリゲート保護スイッチング手段をオンとして、読み出し動作を行い、
対象となる不揮発性メモリ素子の属する列のメモリゲートラインに、書込みのためのＨレベルの電圧またはＬレベルの電圧を印加し、
対象となる不揮発性メモリ素子の属する行のメモリゲート保護スイッチング手段をオンとし、それ以外の行のメモリゲート保護スイッチング手段をオフとして、書込み動作を行うことを特徴としている。
【００２２】
この発明の不揮発性メモリは、
不揮発性メモリ素子の各行に対応して設けられ、第１の選択入力を受けて、前記メモリゲート保護スイッチング手段をオン・オフさせる第１の選択手段、
不揮発性メモリ素子の各列に対応して設けられ、第２の選択入力を受けて、前記ドレインスイッチング手段をオン・オフさせるとともに、書き込み時に前記メモリゲートスイッチング手段をオン・オフさせる第２の選択手段、を備えている。
【００２３】
この発明の書き込み方法は、
全てのコントロールゲートラインに基準電圧を印加し、
対象となる不揮発性メモリが接続されていないメモリゲートラインに、基準電圧を印加し、
対象となる不揮発性メモリ素子と同一行のメモリゲート保護スイッチング手段をオンにし、その他の行のメモリゲート保護スイッチング手段をオフにするとともに、対象となる不揮発性メモリ素子が接続されたメモリゲートラインに前記基準電圧よりも大きいＨレベルの電圧を印加して、対象となる不揮発性メモリ素子の強誘電体層を第１の状態に分極させるか、または前記基準電圧よりも小さいＬレベルの電圧を印加して前記強誘電体層を第２の状態に分極させることにより、情報の書き込みを行なうことを特徴としている。
【００２４】
この発明の読み出し方法は、
全てのコントロールゲートラインに基準電圧を印加し、
全てのメモリゲートラインに基準電圧を印加し、
対象となる不揮発性メモリ素子と同一行のメモリゲート保護スイッチング手段をオフにし、その他の行のメモリゲート保護スイッチング手段をオンにし、
対象となる不揮発性メモリ素子が接続されたソース・ドレインラインの電流が、前記基準電流の半分の値よりも小さいか大きいかによって、記録された情報を非破壊的に読み出すことを特徴としている。
【００２５】
この発明のスタンバイ方法は、
コントロールゲートラインの全ておよびメモリゲートラインの全てに基準電圧を印加し、
全てのメモリゲート保護スイッチング手段をオンにすることを特徴としている。
【００２６】
【作用および発明の効果】
この発明の不揮発性メモリは、強誘電体層の両側にコントロールゲートおよびメモリゲートを設けている。さらに、同一列の素子のコントロールゲートをコントロールゲートラインによって接続し、同一行の素子のメモリゲートをメモリゲートラインによって接続している。したがって、各列のコントロールゲートラインおよび各行のメモリゲートラインに印加する電圧を選択して、所望の素子に対する書き込み、読み出しを行うことができる。
【００２７】
この発明の不揮発性メモリは、各ソース・ドレインラインごとにドレインスイッチング手段と、各メモリゲートラインごとにメモリゲートスイッチング手段と、各ソースラインごとにソーススイッチング手段とを備えている。したがって、これらのスイッチング素子を制御して、対象とする素子を選択して、書き込み、読み出しを行うことができる。
【００２８】
この発明の不揮発性メモリは、各行の同一列の不揮発性メモリ素子のコントロールゲートは、コントロールゲート保護スイッチング手段を介して、コントロールゲートラインに接続されていることを特徴としている。したがって、対象となる素子の属する列以外の列のコントロールゲート保護スイッチング手段をオフにして、対象となる素子以外の素子に対する、電圧のまわりこみを防止することができる。すなわち、対象となる素子以外の素子に対する、誤書き込み、誤消去を防止することができる。
【００２９】
この発明の不揮発性メモリは、各行ごとに第１の選択手段を備えており、各列ごとに第２の選択手段を備えている。したがって、対象とする素子の属する、行および列に対応する選択手段に選択入力を与えることにより、対象とする素子を選択して、書き込み、読み出しを行うことができる。
【００３０】
この発明の不揮発性メモリは、何れの行に対しても選択入力が与えられていない場合には、全てのコントロールゲートスイッチング手段をオンにして、基準電圧を与えるようにしたことを特徴としている。したがって、書き込み、読み出しが行われていない際に、強誘電体層の両端に不測の電圧が印加されることがなく、記録内容が変化してしまうおそれがない。
【００３１】
この発明の書き込み方法は、対象となる素子のみに対し、メモリゲートにＨまたはＬの電圧を印加し、かつコントロールゲートに基準電圧を印加するようにしている。したがって、対象となっていない素子に対して影響を与えず、対象となる素子に対してのみ書き込みを行うことができる。
【００３２】
この発明の読み出し方法は、対象となる素子のみに対し、コントロールゲートに基準電圧を印加し、かつメモリゲートをフローティング状態としている。したがって、対象となっていない素子に対して影響を与えず、対象となる素子からの読み出しを行うことができる。
【００３３】
この発明のスタンバイ方法は、コントロールゲートラインの全ておよびメモリゲートラインの全てに基準電圧を印加することを特徴としている。したがって、スタンバイ状態において、各素子の書き込み内容が変化するおそれがない。
【００３４】
この発明の不揮発性メモリは、各行の同一列の不揮発性メモリ素子のメモリゲートは、メモリゲート保護スイッチング手段を介して、メモリゲートラインに接続されていることを特徴としている。したがって、対象となる素子の属する列以外の列のメモリゲート保護スイッチング手段を制御して、対象となる素子以外の素子に対する、電圧のまわりこみを防止することができる。すなわち、対象となる素子以外の素子に対する、誤書き込み、誤消去を防止することができる。
【００３５】
この発明の不揮発性メモリは、各行ごとに第１の選択手段を備えており、各列ごとに第２の選択手段を備えている。したがって、対象とする素子の属する、行および列に対応する選択手段に選択入力を与えることにより、対象とする素子を選択して、書き込み、読み出しを行うことができる。
【００３６】
この発明の書き込み方法は、対象となる素子のみに対し、メモリゲートにＨまたはＬの電圧を印加し、かつコントロールゲートに基準電圧を印加するようにしている。したがって、対象となっていない素子に対して影響を与えず、対象となる素子に対してのみ書き込みを行うことができる。
【００３７】
この発明の読み出し方法は、対象となる素子のみに対し、コントロールゲートに基準電圧を印加し、かつメモリゲートをフローティング状態としている。したがって、対象となっていない素子に対して影響を与えず、対象となる素子からの読み出しを行うことができる。
【００３８】
この発明のスタンバイ方法は、コントロールゲートラインの全ておよびメモリゲートラインの全てに基準電圧を印加することを特徴としている。したがって、スタンバイ状態において、各素子の書き込み内容が変化するおそれがない。
【００３９】
【実施例】
図２に、この発明の一実施例による不揮発性メモリ素子Ｍの構造を示す。Ｐ型シリコン基板２０に、Ｎ型ソース領域２２とＮ型ドレイン領域２４が形成されている。Ｐ型チャネル領域２６の上には、酸化シリコン(SiO2)や窒化シリコン(SiN)等による絶縁層２８が設けられている。絶縁層２８の上には白金等による下部導電体層３０が設けられている。その上にはＰＺＴ等の強誘電体層３２が設けられ、さらにその上には白金等による上部導電体層３４が設けられている。なお、下部導電体層３０、上部導電体層３４としては上記白金の他に、RuOx,IrOx,ITO等の酸化物導電体や、Pb,Au,Ag,Al,Ni等の金属を用いることができる。また、シリコン基板２０をＮ型、ソース領域、ドレイン領域をＰ型としてもよい。
【００４０】
図２の不揮発性メモリ素子Ｍを記号で表すと、図３のようになる。上部導電体層（コントロールゲート）３４にはコントロールゲート電極ＣＧが接続され、下部導電体層（メモリゲート）３０にはメモリゲート電極ＭＧが接続され、ソース領域２２にはソース電極Ｓが接続され、ドレイン領域２４にはドレイン電極Ｄが接続されている。
【００４１】
この不揮発性メモリ素子Ｍに情報を記録する場合には、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間に、電圧を印加する。これにより、強誘電体３２が分極し、電圧を取り去った後も分極状態を維持する。印加する電圧の極性を変えることにより、極性の異なる２つの分極状態を得ることができる。たとえば、コントロールゲート電極ＣＧ側に対してメモリゲート電極ＭＧに低い電圧を与えると、強誘電体３２はコントロールゲート電極ＣＧ側を負極性として分極する（第２の状態に分極）。反対に、メモリゲート電極ＭＧ側に高い電圧を与えると、強誘電体３２はコントロールゲート電極ＣＧ側を正極性として分極する（第１の状態に分極）。このようにして、２つの状態を不揮発的に記録することができる。
【００４２】
コントロールゲート電極ＣＧ側を負極として分極している場合（第２の状態に分極している場合）には、チャネルを形成するために必要なコントロールゲート電極ＣＧの電圧は小さくなる。また、コントロールゲート電極ＣＧ側を正極として分極している場合（第１の状態に分極している場合）には、チャネルを形成するために必要なコントロールゲート電極ＣＧの電圧は大きくなる。したがって、両電圧の間にある電圧をコントロールゲート電極ＣＧに与え、チャネルが形成されるか否かによって、記録した情報の読み出しを行うことができる。
【００４３】
上記の関係を、図４Ｂの回路によって測定した、図４Ａの特性曲線によって説明する。図４Ａにおいて、曲線βは、コントロールゲート電極ＣＧとメモリゲート電極ＭＧを短絡した場合の、コントロールゲート電圧ＶCGとドレイン電流ＩDの特性を示すものである。コントロールゲート電圧ＶCGを上昇させていくと、ドレイン電流ＩDは増加する。さらにコントロールゲート電圧ＶCGを上昇させると、抵抗Ｒによって決定される設定最大ドレイン電流ＩOMAXにて、ドレイン電流の増加が止る。
【００４４】
曲線αは、コントロールゲート電極ＣＧ側を負極として、強誘電体３２が分極している場合（第２の状態に分極している場合）の、特性を示すものである。曲線βの場合と同じような傾向を示すが、強誘電体３２の分極の影響により、小さなコントロールゲート電圧ＶCGにてドレイン電流が流れている。また、小さなコントロール電圧ＶCGにてドレイン電流が設定最大ドレイン電流ＩOMAXに達している。
【００４５】
曲線γは、コントロールゲート電極ＣＧ側を正極として、強誘電体３２が分極している場合（第１の状態に分極している場合）の、特性を示すものである。曲線βの場合と同じような傾向を示すが、強誘電体３２の分極の影響により、大きなコントロールゲート電圧ＶCGにてドレイン電流が流れ始めている。また、大きなコントロール電圧ＶCGにてドレイン電流が設定最大ドレイン電流ＩOMAXに達し、増加が止っている。
【００４６】
読み出しの際には、設定最大ドレイン電流ＩOMAXの半分のドレイン電流値ＩSに対応するコントロールゲート電圧を、基準電圧Ｖrefとしてコントロールゲート電極ＣＧに与える。この時のドレイン電流ＩDが、基準電流ＩSよりも大きいか（点Ｘ）、小さいか（点Ｙ）により、記憶されている情報を知ることができる。
【００４７】
次に、図３の不揮発性メモリ素子Ｍをマトリクス状に接続して構成した不揮発性メモリを、図１に示す。各列の同一行にあるメモリ素子（たとえば、Ｍ11、Ｍ12、Ｍ13・・・）のメモリゲートＭＧは、メモリゲートラインＭＧＬ1、ＭＧＬ2、ＭＧＬ3・・・に接続されている。各行の同一列にあるメモリ素子（たとえば、Ｍ11、Ｍ21、Ｍ31・・・）の、コントロールゲートＣＧは、コントロールゲートラインＣＧＬ1、ＣＧＬ2、ＣＧＬ3・・・に接続されている。また、各行の同一列にあるメモリ素子（たとえば、Ｍ12、Ｍ22、Ｍ32・・・）において、隣接するメモリ素子のソースＳとドレインＤが接続され、これにより、各メモリ素子は直列に接続される。つまり、各行の同一列にあるメモリ素子は、ソース・ドレインラインＳＤＬ1、ＳＤＬ2、ＳＤＬ3・・・によって直列に接続され、ＮＡＮＤ接続構造となっている。ソース・ドレインラインＳＤＬ1、ＳＤＬ2、ＳＤＬ3・・・の一端は接地される。このように、ＮＡＮＤ接続構造とすることにより、ＮＯＲ接続構造に比べて、１セル当たりの接続点を減らすことができる。
【００４８】
図５に、ＮＯＲ接続とした場合のメモリを示す。ＮＯＲ接続の場合には、各素子において、ソースとソースラインとの接続点およびドレインとドレインラインとの接続点が必要である。これに対して、図１のＮＡＮＤ接続構造においては、これらの接続点が必要でなく、接続構造を簡素化することができる。
【００４９】
図６に、図１の回路においてメモリ素子Ｍ22を対象とした場合の、書込時、読出時、スタンバイ時に、各ラインに与える電圧を表にして示す。
【００５０】
書込時には、コントロールゲートラインＣＧＬ2だけを基準電圧Ｖrefとし、他のコントロールゲートラインＣＧＬはフローティング状態としている。また、メモリゲートラインＭＧＬ2だけに、記録する情報の電圧（５Ｖ（ＶDD）または接地電圧）を与え、他のメモリゲートラインＭＧＬには基準電圧Ｖrefを与えている。これにより、メモリ素子Ｍ22の強誘電体膜３２のみに、記録する情報の電圧が印加されて分極が行われる。つまり、記録する情報に応じて、メモリ素子Ｍ22の強誘電体層３２が、第１の状態または第２の状態に分極する。
【００５１】
読出時には、コントロールゲートラインＣＧＬ2だけを基準電圧Ｖrefとし、他のコントロールゲートラインＣＧＬはフローティング状態としている。また、メモリゲートラインＭＧＬ2だけをフローティング状態とし、他のメモリゲートラインＭＧＬには基準電圧Ｖrefを与えている。
【００５２】
したがって、対象となるメモリ素子Ｍ22と同じ列の他のメモリ素子Ｍ12、Ｍ32・・・においては、コントロールゲートおよびメモリゲートの双方に基準電圧Ｖrefが印加される。よって、これらメモリ素子Ｍ12、Ｍ32・・・は、図４の点Ｚで示す動作状態となり、ほぼＩS(=Iomax/2)の電流を流しうるチャネルを形成する。一方、メモリ素子Ｍ22においては、メモリゲートがフローティング状態にされ、コントロールゲートに基準電圧Ｖrefが印加される。よって、メモリ素子Ｍ22は、その記録状態に応じて（強誘電体の分極方向に応じて）、オン（図４の点Ｘ）またはオフ（図４の点Ｙ）となる。
【００５３】
したがって、メモリ素子Ｍ22がオンとなるような記録状態（第２の記録状態）であれば、ソース・ドレインラインＳＤＬ2にはＩS(=Iomax/2)の電流が流れ、メモリ素子Ｍ22がオフとなるような記録状態（第１の記録状態）であれば、ソース・ドレインラインＳＤＬ2には電流がほとんど流れない。
【００５４】
この２つの状態を、基準電流ＩSのほぼ半分の電流ＩS／２によって判断し（つまり、電流ＩS／２よりも大きいか小さいかによって判断し）、情報を読み出すことができる。つまり、非破壊的に記憶情報を読み出すことができる。
【００５５】
以上のようにして、所望のメモリ素子に対して、記録、読み出しを行うことができる。
【００５６】
上記の実施例では、書き込みのためにメモリゲートＭＧに印加する電圧を、読み出しのためにメモリゲートＭＧに印加する電圧と、等しい電圧（基準電圧）としている。したがって、周辺回路が簡素化できる。なお、書き込みのためにメモリゲートＭＧに印加する電圧は、設定最大ドレイン電流とゼロとの間の電流に対応する電圧（中間電圧）であれば、読み出しのためにメモリゲートＭＧに印加する電圧と異なっていてもよい。
【００５７】
ところで、図１の回路を動作させるには、基準電圧Ｖrefを発生する回路が必要である。図４からも明らかなように、メモリを構成するメモリ素子に合致した、正確な基準電圧Ｖrefが得られなければ、誤動作を生じるおそれがある。この実施例では、図７に示すような基準電圧発生回路４１を用いることによって、適正な基準電圧Ｖrefを得るようにしている。
【００５８】
図において、基準電圧発生用素子４２は、基準電圧Ｖrefを必要としているメモリ素子Ｍと同じ構造のものを用いる。つまり、集積回路において、同じプロセスでメモリ素子Ｍと同時に形成する。コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ドレイン電極Ｄを短絡するとともに、ドレイン電極Ｄに基準電流ＩS（図４参照）の定電流源４５を接続する。この素子４２は、コントロールゲート電極ＣＧとメモリゲート電極ＭＧが短絡されているので、図４のβで示す特性を有する。また、ドレインにはＩSの電流が与えられているので、コントロールゲート電極ＣＧの電圧は、基準電圧Ｖrefとなる。素子４２は、メモリ素子Ｍと同じ構造、同じプロセスで作られる。したがって、製造時や動作時にメモリ素子Ｍの特性が変動しても、素子４２の特性も同じように変動するので、この基準電圧Ｖrefは、当該メモリ素子Ｍとの相対的な関係において適切な値を維持できる。
【００５９】
また、基準電圧Ｖrefと異なる値の中間電圧が必要な場合には、電流源４５に代えて、その中間電圧に対応した電流源を設ければよい。
【００６０】
また、図１の回路を動作させるには、ドレイン電流を判定する回路が必要である。上記図１の説明においては、ソース・ドレインラインＳＤＬ2に流れるドレイン電流が電流ＩS／２よりも大きいか小さいかによって、注目するメモリ素子Ｍ22の記録情報を判定する方法を説明した。つまり、注目するメモリ素子Ｍ22が第１の状態に分極している場合には、電流ＩS／２よりも小さいドレイン電流ＩDしか流れず、第２の状態に分極している場合には、電流ＩS／２よりも大きいドレイン電流ＩDが流れるように、ソース・ドレインラインＳＤＬ2に抵抗Ｒを介して電源電圧ＶDDを与えている。このソース・ドレインラインＳＤＬ2を流れる電流を、電流計測回路で計測すれば、判定を行うことができるが、回路構成が複雑となる。
【００６１】
そこで、図８のような、ドレイン電流判定回路５１を用いることもできる。第１の電流判定用素子５２、第２の電流判定用素子５４は、メモリ素子Ｍと同じ構造、同じプロセスで作られたものである。素子５２のドレイン電極Ｄには、設定最大ドレイン電流ＩOMAXの約１／４の電流ＩS／２の定電流源５７が接続されている。また、素子５４のドレイン電極Ｄには、ＩS／４の定電流源５９が接続されている。この回路の端子６０に、検出対象となるソース・ドレインラインＳＤＬ2を接続する。
【００６２】
注目するメモリ素子Ｍ22が第２の状態に分極しており、ソース・ドレインラインＳＤＬ2がＩS／２を越えるドレイン電流を流す能力（約ＩS）を有している場合には、定電流源５７の電流ＩS／２が、当該メモリ素子Ｍ22に流れ込み、素子５２には流れ込まない。このため素子５２がｏｆｆとなり、素子５４もｏｆｆとなる。また、注目するメモリ素子Ｍ22が第１の状態に分極しており、ソース・ドレインラインＳＤＬ2がＩS／４を越えるドレイン電流を流す能力を有していない場合には、定電流源５７の電流ＩS／２が、当該メモリ素子Ｍ22にＩS／４以上流れ込まない。すなわち、定電流源５７からの電流のうちＩS／４以上が、素子５２に流れ込む。このため素子５２がｏｎとなり、素子５４もｏｎとなる。したがって、読み出し出力端子６３から、注目するメモリ素子Ｍ22に書き込まれた情報に対応した読み出し出力を得ることができる。この判定回路５１においても、図７と同様、素子５６、５８が、メモリ素子Ｍと同じ構造、同じプロセスで作られているので、特性変動による誤動作がない。
【００６３】
なお、動作入力端子６１が「Ｌ」である場合には、トランジスタ５３がｏｆｆであるので、上記のように動作する。しかし、動作入力端子６１が「Ｈ」である場合には、トランジスタ５３がｏｎとなり、定電流源５７の電流がトランジスタ５３を介して流れるので、読み出し出力端子６３は「Ｌ」に固定される。
【００６４】
なお、図７、図８の定電流源は、図９のような回路によって実現できる。メモリ素子Ｍと同じ構成の電流発生用素子６２の、メモリゲート電極ＭＧとコントロールゲート電極ＣＧとを短絡し、これに電源電圧ＶDDを与えている。また、ドレイン電極Ｄには、カレントミラー回路５５の入力側が接続されている。したがって、素子６２のドレインには、素子６２のＶG・ＶDDに応じた設定最大ドレイン電流Iomaxが流れる。カレントミラー回路５５の出力側５５ａには、抵抗Ｒａが接続されている。この抵抗Ｒａの抵抗値を選択することにより、出力側５５ａから、基準電流ＩS（Iomax／２）を得ることができる。
【００６５】
同様に、出力側５５ｂには、ＩS／２（Iomax／４）の電流が得られるような抵抗Ｒｂが接続されている。さらに、出力側５５ｃには、ＩS／４（Iomax／８）の電流が得られるような抵抗Ｒｃが接続されている。
【００６６】
なお、上記実施例では、抵抗値を変えることによって所望の出力電流を得ているが、出力側のトランジスタの幅（トランジスタワイド）を変えてトランジスタの特性を変化させ、所望の出力電流を得るようにしてもよい。また、双方を変化させて所望の出力電流を得てもよい。
【００６７】
この回路においても、メモリ素子Ｍと同じ構造、同じプロセスで作った素子６２によって基本となる設定最大ドレイン電流Iomaxを得ているので、変動誤差をキャンセルすることができる。
【００６８】
図１０〜図１５に、図７の基準電圧発生回路４１、図８のドレイン電流判定回路５１を用いて不揮発性メモリを構成した場合の回路図を示す。図面では、簡単のため、２×２のマトリクス部分のみを表しているが、ｎ×ｎ個のメモリ素子Ｍを配置している。この実施例では、Ｃ1、Ｃ2が行選択入力のための端子であり、ＣＳ1、ＣＳ2が行選択手段（第１の選択手段）である。また、Ｌ1、Ｌ2が列選択入力のための端子であり、ＬＳ1、ＬＳ2が列選択手段（第２の選択手段）である。列選択手段ＬＳ1、ＬＳ2によって、ドレインスイッチング手段であるトランジスタＱSD1、ＱSD2がオン・オフ制御される。
【００６９】
記録時における各端子への印加電圧の状況を図１６に示す。なお、ここでは、メモリ素子Ｍ22を対象として書き込みを行うものとする。図１６にあるように、端子Ｗ／Ｒを「Ｈ」、端子ＩＮに記録したい電圧「Ｈ」または「Ｌ」、端子Ｃ1に「Ｌ」、端子Ｃ2に「Ｈ」、端子Ｌ1に「Ｌ」、端子Ｌ2に「Ｈ」を印加する。
【００７０】
端子Ｗ／Ｒは、書き込みの際には「Ｈ」とする。これにより、ドレイン電流判定回路５１の動作入力端子６１が「Ｈ」となって、ドレイン電流判定回路５１は読み出し動作を行わない（読み出し出力端子６３を「Ｌ」に固定する）。なお、この実施例では、「Ｈ」を５Ｖ、「Ｌ」を０Ｖとした。また、この実施例では、トランジスタＱI1、ＱR1、ＱM1（ＱI2、ＱR2、ＱM2）によってメモリゲートスイッチング手段が構成されている。
【００７１】
この実施例では、同一列のメモリ素子Ｍ11、Ｍ21のコントロールゲートとコントロールゲートラインＣＧＬ1との間に、コントロールゲート保護スイッチング手段であるコントロールゲート保護トランジスタＨ11、Ｈ21が設けられている。同様に、同一列のメモリ素子Ｍ12、Ｍ22のコントロールゲートとコントロールゲートラインＣＧＬ2との間に、コントロールゲート保護スイッチング手段であるコントロールゲート保護トランジスタＨ12、Ｈ22が設けられている。
【００７２】
書き込みの対象となるメモリ素子Ｍ22が属する行の端子Ｃ2のみを「Ｈ」とし、他の行の端子Ｃ1・・・を「Ｌ」にする。これを受けて、第１の選択手段ＣＳ1、ＣＳ2・・・のうち、対象となるメモリ素子Ｍ22が属する行の選択手段ＣＳ2は、トランジスタＱＩ2をオフにする。また、対象となるメモリ素子Ｍ22が属さない行の選択手段ＣＳ1・・・は、トランジスタＱＩ1・・・をオンにする。したがって、対象となるメモリ素子Ｍ22が属する行のメモリゲートラインＭＧＬ2がフローティング状態となり、他の行のメモリゲートラインＭＧＬ1・・・には、基準電圧発生回路４１から基準電圧Ｖrefが印加される。
【００７３】
また、書き込みの対象となるメモリ素子Ｍ22が属する列の端子Ｌ2のみを「Ｈ」とし、他の列の端子Ｌ1・・・を「Ｌ」にする。これにより、対象となるメモリ素子Ｍ22の属する列のコントロールゲート保護トランジスタＨ12、Ｈ22・・・のみがオンとなる。したがって、全てのコントロールゲートラインＣＧＬ1、ＣＧＬ2・・・に基準電圧Ｖrefが印加されているにもかかわらず、対象となるメモリ素子Ｍ22と同一列のメモリ素子Ｍ12、Ｍ22・・・のコントロールゲートのみに、基準電圧Ｖrefが印加される。他の列のメモリ素子Ｍ11、Ｍ21・・・のコントロールゲートは、フローティング状態となる。
【００７４】
この状態で、記録したい電圧（情報）を、端子ＩＮから「Ｈ」または「Ｌ」で与える。この電圧は、トラインジスタＱR2（端子Ｗ／ＲがＨの時にオン）、トランジスタＱM2（端子Ｃ2がＨの時にオン）を介して、対象となるメモリ素子Ｍ22が属する行のメモリゲートラインＭＧＬ2に印加される。なお、他の行のメモリゲートラインＭＧＬ1・・・には、端子Ｃ1・・・が「Ｌ」であるため、トランジスタＱM1・・・がオフとなって、記録したい電圧が印加されない。
【００７５】
メモリ素子Ｍ22のコントロールゲートには基準電圧Ｖrefが印加され、メモリゲートには記録したい電圧が印加される。したがって、メモリ素子Ｍ22の強誘電体層は、記録したい電圧に応じて分極する。なお、記録したい電圧は、メモリ素子Ｍ22と同じ行のメモリ素子Ｍ21・・・のメモリゲートにも印加される。しかし、メモリ素子Ｍ21・・・のコントロールゲートは、フローティング状態とされているので、これらの強誘電体層は書き込み電圧の影響を受けない。また、メモリ素子Ｍ22と同じ列のメモリ素子Ｍ21・・・のコントロールゲートにも、基準電圧Ｖrefが印加される。しかし、メモリ素子Ｍ12・・・のメモリゲートには基準電圧Ｖrefが印加され、記録したい電圧が印加されていないので、これらの強誘電体層は書き込み電圧の影響を受けない。
【００７６】
なお、対象となるメモリ素子Ｍ22と行、列の双方が異なるメモリ素子Ｍ11・・・においては、コントロールゲートがフローティング状態とされ、メモリゲートに基準電圧Ｖrefが印加されているので、これらの強誘電体層は書き込み電圧の影響を受けない。
【００７７】
以上のように、対象となるメモリ素子Ｍ22のみに対し、選択的に書き込みを行うことができる。
【００７８】
図１２、図１３に、読み出しの際の動作状況を示す。なお、ここでは、メモリ素子Ｍ22を対象として読み出しを行うものとする。図１６にあるように、端子Ｗ／Ｒを「Ｌ」、端子Ｃ1に「Ｌ」、端子Ｃ2に「Ｈ」、端子Ｌ1に「Ｌ」、端子Ｌ2に「Ｈ」を印加する。読み出し出力は、端子ＯＵＴに得られる。
【００７９】
端子Ｗ／Ｒは、読み出しの際には「Ｌ」とする。これにより、ドレイン電流判定回路５１の動作入力端子６１が「Ｌ」となって、ドレイン電流判定回路５１は読み出し動作を行なう。つまり、ドレイン電流に基づいて記録された情報を判定し、端子ＯＵＴから出力する。また、端子Ｗ／Ｒを「Ｌ」とすることにより、トランジスタＱR1、ＱR2・・・がオフとなって、端子ＩＮの電圧が、メモリゲートラインに影響を与えることがないようにしている。
【００８０】
読み出しの対象となるメモリ素子Ｍ22が属する行の端子Ｃ2、列の端子Ｌ2のみを「Ｈ」とする点は、書き込みの場合と同様である。したがって、対象となるメモリ素子Ｍ22が属する行のメモリゲートラインＭＧＬ2がフローティング状態となり、他の行のメモリゲートラインＭＧＬ1・・・には、基準電圧発生回路４０から基準電圧Ｖrefが印加される。また、対象となるメモリ素子Ｍ22の属する列のメモリ素子Ｍ12、Ｍ22・・・のコントロールゲートに基準電圧Ｖrefが印加され、他の列のメモリ素子Ｍ11、Ｍ21・・・のコントローゲートはフローティング状態となる。
【００８１】
メモリ素子Ｍ22のメモリゲートはフローティング状態とされ、コントロールゲートには基準電圧Ｖrefが印加される。したがって、メモリ素子Ｍ22の強誘電体が第２の状態に分極していれば図６の点Ｘの電流に対応するチャネルが形成され、第１の状態に分極していればチャネルが形成されない（点Ｙ）。また、同じ列の直列に接続されたメモリ素子Ｍ12・・・においては、コントロールゲートおよびメモリゲートの双方に基準電圧Ｖrefが印加されており、点Ｚの電流ＩSに対応するチャネルが形成されている。したがって、ソース・ドレインラインＳＤＬ2は、メモリ素子Ｍ22の記録内容に応じて、電流ＩSを流す能力を有するか有さないかのいずれかの状態となる。
【００８２】
また、読み出しの対象となるメモリ素子Ｍ22が属する列の端子Ｌ2のみを「Ｈ」とし、他の列の端子Ｌ1・・・を「Ｌ」にする。これにより、ソース・ドレインスイッチング手段であるトランジスタＱSD2のみがオンとなって、他の列のトランジスタＱSD1・・・はオフとなる。したがって、対象となるメモリ素子Ｍ22が接続されたソース・ドレインラインＳＤＬ2のみが、ドレイン電流判定回路５１に接続される。端子ＯＵＴからは、対象となるメモリ素子Ｍ22の記録内容に対応した「Ｈ」または「Ｌ」の出力が得られる。
【００８３】
図１４、図１５に、スタンバイ時の動作状況を示す。この実施例では、対象となる素子を選択するための端子Ｃ1、Ｃ2・・・、Ｌ1、Ｌ2・・・を全て「Ｌ」にすれば（アドレス選択を行わなければ）、自動的にスタンバイ状態となるようにしている。端子Ｃ1、Ｃ2・・・を「Ｌ」とすることにより、トランジスタＱM1、ＱM2・・・がオフとなり、全てのメモリ素子のメモリゲートに基準電圧Ｖrefが印加される。また、端子Ｌ1、Ｌ2・・・を全て「Ｌ」とすることにより、各端子の反転出力Ｒiが全て「Ｈ」となる。反転出力Ｒiは、スタンバイ判定回路９１（アンド回路）に与えられているので、その出力Ｒoが「Ｈ」となる。このため、トランジスタ９３、９５がオンとなり、全てのコントロールゲート保護トランジスタＨ11、Ｈ21・・・、Ｈ21、Ｈ22・・・がオンとなって、全てのメモリ素子のコントロールゲートに基準電圧Ｖrefが与えられる。このようにして、スタンバイ時には、メモリゲートとコントロールゲートの双方に基準電圧Ｖrefを与えて、記録内容が変化しないようにしている。
【００８４】
図１７〜図２５に、他の実施例による不揮発性メモリを示す。図１７〜図１９が書き込み時の動作状況である。この実施例では、Ｃ1、Ｃ2・・・Ｃmが行選択入力のための端子であり、ＣＳ1、ＣＳ2・・・ＣＳmが行選択手段である。また、Ｒ1、Ｒ2・・・Ｒnが列選択入力のための端子であり、ＲＳ1、ＲＳ2・・・ＲＳnが列選択手段である。
【００８５】
この実施例においても、図１０〜図１５の実施例と同じように、同一列のメモリ素子のコントロールゲートを接続するように、コントロールゲートラインＣＧＬ1、ＣＧＬ2・・・ＣＧＬnを設けている。また、メモリゲートラインＭＧＬ1、ＭＧＬ2・・・ＭＧＬnも、同一列のメモリ素子のメモリゲートを接続するように設けている。行方向の選択のために、各メモリ素子のメモリゲートとメモリゲートラインとの間にメモリゲート保護トランジスタＨ11〜Ｈmnを設け、同一行のメモリゲート保護トランジスタ（たとえば、Ｈ11、Ｈ12・・・Ｈ1n）のベースを接続するベースライン（たとえば、ＢＬ1）を設けている。各ベースラインＢＬ1、ＢＬ2・・・ＢＬnに接続されたメモリゲート保護トランジスタは、行選択手段ＣＳ1、ＣＳ2・・・ＣＳmによって、オン・オフ制御される。
【００８６】
また、各コントロールゲートラインＣＧＬ1、ＣＧＬ2・・・ＣＧＬnには、基準電圧Ｖrefが与えられているので、各メモリ素子Ｍ11・・・Ｍmnのコントロールゲートには、常に基準電圧Ｖrefが与えられている。
【００８７】
記録時における各端子への印加電圧の状況を図２６に、動作状況を図１７〜図１９に示す。なお、ここでは、メモリ素子Ｍ22を対象として書き込みを行うものとする。図２６にあるように、端子ＣＥ（ローアクティブ）に「Ｌ」、端子Ｗ／Ｒに「Ｈ」、端子ＩＮに記録したい電圧「Ｈ」または「Ｌ」、端子Ｃ2に「Ｈ」、端子Ｃ1、Ｃ3・・・Ｃmに「Ｌ」、端子Ｒ2に「Ｈ」、端子Ｒ1、Ｒ3・・・Ｒmに「Ｌ」を印加する。
【００８８】
書き込みの対象となるメモリ素子Ｍ22が属する列の端子Ｒ2のみを「Ｈ」とし、他の列の端子Ｒ1、Ｒ3・・・Ｒnを「Ｌ」にする（図１９）。これを受けて、選択手段ＲＳ1、ＲＳ3・・・ＲＳnは、トランジスタＱＣ1、ＱＣ3・・・をオンにする（図１８）。したがって、対象となるメモリ素子Ｍ22の属さない列のメモリゲートラインＭＧＬ1、ＭＧＬ3・・・ＭＧＬnには、基準電圧Ｖrefが印加される。また、選択手段ＲＳ1、ＲＳ3・・・ＲＳnは、トランジスタＱＡ1、ＱＡ3・・・をオフにする。したがって、端子ＩＮの電圧は、対象となるメモリ素子Ｍ22の属さない列のメモリゲートラインＭＧＬ1、ＭＧＬ3・・・ＭＧＬnに印加されない。
【００８９】
さらに、選択手段ＲＳ2は、トランジスタＱＡ2、ＱＳＤ2をオンにし、トランジスタＱＣ2をオフにする。したがって、端子ＩＮの電圧が、対象となるメモリ素子Ｍ22の属する列のメモリゲートラインＭＧＬ2に印加される。
【００９０】
一方、書き込みの対象となるメモリ素子Ｍ22が属する行の端子Ｃ2のみを「Ｈ」とし、他の行の端子Ｃ1、Ｃ3・・・Ｃnを「Ｌ」にする。これを受けて、選択手段ＣＳ1、ＣＳ2・・・ＣＳnのうち、対象となるメモリ素子Ｍ22が属する行の選択手段ＣＳ2は、ベースラインＢＬ2を「Ｈ」にする。これにより、対象となるメモリ素子Ｍ22の属する行のメモリゲート保護トランジスタＨ21、Ｈ22、Ｈ23・・・Ｈ2nのみがオンとなり、メモリ素子Ｍ21、Ｍ22、Ｍ23・・・Ｍ2nのメモリゲートが、それぞれのメモリゲートラインＭＧＬ1、ＭＧＬ2・・・ＭＧＬnに接続される。
【００９１】
ここで、対象となるメモリ素子Ｍ22に注目すると、コントロールゲートには基準電圧Ｖrefが印加され、メモリゲートには端子ＩＮからの記録したい電圧（ＨまたはＬ）が印加される。したがって、メモリ素子Ｍ22の強誘電体は、端子ＩＮからの電圧に応じた分極状態となり、書き込みが行われる。
【００９２】
なお、対象となるメモリ素子Ｍ22と同一行の他のメモリ素子Ｍ21、Ｍ23・・・Ｍ2nのメモリゲート保護トランジスタＨ21、Ｈ23・・・Ｈ2nもオンとなる。しかし、これらの列においては、メモリゲートラインＭＧＬ1、ＭＧＬ3・・・ＭＧＬnに基準電圧Ｖrefが印加されているので書き込みは行われない。
【００９３】
また、対象となるメモリ素子Ｍ22と同一列のメモリ素子Ｍ12、Ｍ32・・・Ｍm2の保護トランジスタＨ12、Ｈ32・・・Ｈm2はオフである。したがって、端子ＩＮからの電圧がメモリゲートに印加されず書き込みは行われない。
【００９４】
読み出し時における各端子への印加電圧の状況を図２６に、動作状況を図２０〜図２２に示す。なお、ここでは、メモリ素子Ｍ22を対象として読み出しを行うものとする。図２６にあるように、端子ＣＥに「Ｌ」、端子Ｗ／Ｒに「Ｌ」、端子Ｃ2に「Ｈ」、端子Ｃ1、Ｃ3・・・Ｃmに「Ｌ」、端子Ｒ2に「Ｈ」、端子Ｒ1、Ｒ3・・・Ｒmに「Ｌ」を印加する。読み出し出力は、端子ＯＵＴに得られる。
【００９５】
端子Ｗ／Ｒは、読み出しの際には「Ｌ」とする。これにより、ドレイン電流
判定回路５１の動作入力端子６１が「Ｌ」となって（図２２）、ドレイン電流判定回路５１は読み出し動作を行う。また、端子Ｗ／Ｒを「Ｌ」とすることにより、トランジスタＱＢ1、ＱＢ2・・・ＱＢnがオフとなって、端子ＩＮの電圧が、メモリゲートラインＭＧＬ1、ＭＧＬ2・・・ＭＧＬnに影響を与えることがないようにしている。
【００９６】
さらに、端子Ｗ／Ｒを「Ｌ」とすることにより、選択手段ＣＳ1、ＣＳ2・・・ＣＳnのトランジスタＱＦ1、ＱＦ2・・・ＱＦnがオンとなって（図２０、図２１）、ベースラインＢＬ2を除いたベースラインＢＬ1、ＢＬ3・・・ＢＬnが「Ｈ」となる（つまり書き込み時とは逆の電圧となる）。これによって、対象となるメモリ素子Ｍ22と異なる行のメモリ素子のメモリゲート保護トランジスタは、オンとなる。また、対象となるメモリ素子Ｍ22と同じ行のメモリ素子Ｍ21、Ｍ23・・・Ｍ2nのメモリゲート保護トランジスタＨ21、Ｈ23・・・Ｈ2nはオフとなる。したがって、これらメモリ素子Ｍ21、Ｍ23・・・Ｍ2nのメモリゲートは、フローティング状態となる。
【００９７】
一方、選択手段ＲＳ1、ＲＳ2・・・ＲＳnによって、トランジスタＱＳＤ1、ＱＳＤ3・・・ＱＳＤnがオフとなり、トランジスタＱＳＤ2のみがオンとなる（図２１）。したがって、対象となるメモリ素子Ｍ22の接続されたソース・ドレインラインＳＤＬ2のみが、ドレイン電流判定回路５１に接続される。
【００９８】
メモリ素子Ｍ22のメモリゲートはフローティング状態とされ、コントロールゲートには基準電圧Ｖrefが印加される。したがって、メモリ素子Ｍ22の強誘電体が第２の状態に分極していれば図６の点Ｘの電流に対応するチャネルが形成され、第１の状態に分極していればチャネルが形成されない（点Ｙ）。また、同じ列の直列に接続されたメモリ素子Ｍ12・・・においては、コントロールゲートおよびメモリゲートの双方に基準電圧Ｖrefが印加されており、点Ｚの電流ＩSに対応するチャネルが形成されている。したがって、ソース・ドレインラインＳＤＬ2は、メモリ素子Ｍ22の記録内容に応じて、電流ＩSを流す能力を有するか有さないかのいずれかの状態となる。
【００９９】
前述のように、対象となるメモリ素子Ｍ22が接続されたソース・ドレインラインＳＤＬ2のみが、ドレイン電流判定回路５１に接続される。したがって、端子ＯＵＴからは、対象となるメモリ素子Ｍ22の記録内容に対応した「Ｈ」または「Ｌ」の出力が得られる。
【０１００】
スタンバイ時における各端子への印加電圧の状況を図２６に、動作状況を図２３〜図２５に示す。図２６にあるように、スタンバイ時には端子ＣＥを「Ｈ」にする。これにより、全ての端子Ｃ1、Ｃ2・・・Ｃm、Ｒ1、Ｒ2・・・Ｒnに「Ｌ」を印加したと等しい出力が各選択手段ＣＳ1、ＣＳ2・・・ＣＳm、ＲＳ1、ＲＳ2・・・ＲＳnから得られる。このため、トランジスタＱＣ1、ＱＣ2・・・ＱＣnが全てオンとなって、全てのコントロールゲートラインＣＧＬ1、ＣＧＬ2・・・ＣＧＬnおよびメモリゲートラインＭＧＬ1、ＭＧＬ2・・・ＭＧＬnに基準電圧Ｖrefが印加される。また、全てのベースラインＢＬ1、ＢＬ2・・・ＢＬmがオンとなり、全てのメモリゲート保護トランジスタＨ11、Ｈ12・・・Ｈ1n、Ｈ21、Ｈ22・・・Ｈ2n、・・・Ｈm1、Ｈm2・・・Ｈmnがオンとなって、全てのメモリ素子のメモリゲートに基準電圧Ｖrefが印加される。したがって、すべてのメモリ素子において、コントロールゲートとメモリゲートの双方に基準電圧Ｖrefが印加され、記録内容の変化を防止することができる。
【０１０１】
前述の図１０〜図１５に示す実施例においては、コントロールゲートとコントロールゲートラインとの間に保護トランジスタを挿入したが、図１７〜図２５に示す本実施例ではメモリゲートとメモリゲートラインとの間に保護トランジスタを挿入している。図１０〜図１５の実施例では、読み出し時に、選択対象となるメモリ素子Ｍ22と同じ行のメモリ素子Ｍ21、Ｍ22、Ｍ23・・・Ｍ2nのメモリゲートが、フローティング状態にされたメモリゲートラインＭＧＬ2によって接続されることとなる。このため、他のメモリ素子Ｍ21、Ｍ23・・・Ｍ2nの分布容量を含んだ容量を、対象となるメモリ素子Ｍ22の強誘電層体の残留電荷でコントロールすることになる。したがって、読み出し時の動作負荷が大きいという問題があった。これに対し、図１７〜図２５に示す本実施例ではメモリゲートとメモリゲートラインとの間に保護トランジスタを挿入しているので、各メモリ素子のメモリゲートが分離され、読み出し時の動作負荷を小さくすることができる。
【図面の簡単な説明】
【図１】この発明の一実施例による不揮発性メモリの回路図である。
【図２】図１の不揮発性メモリに用いた不揮発性メモリ素子Ｍの構造を示す図である。
【図３】図２の不揮発性メモリ素子Ｍのシンボルを示す図である。
【図４】図４Ａは、不揮発性メモリ素子Ｍの特性を示す図である。図４Ｂは、図４Ａの特性を測定した時の回路を示す図である。
【図５】メモリ素子をＮＯＲ接続した場合を示す回路図である。
【図６】図１の回路において、各モードでの印加電圧を示す表である。
【図７】基準電圧発生回路４１を示す図である。
【図８】ドレイン電流判定回路５１を示す図である。
【図９】電流発生回路を示す図である。
【図１０】この発明の一実施例による不揮発性メモリの書き込みモードに於ける各部の電圧状況を示す図である。
【図１１】この発明の一実施例による不揮発性メモリの書き込みモードに於ける各部の電圧状況を示す図である。
【図１２】この発明の一実施例による不揮発性メモリの読み出しモードに於ける各部の電圧状況を示す図である。
【図１３】この発明の一実施例による不揮発性メモリの読み出しモードに於ける各部の電圧状況を示す図である。
【図１４】この発明の一実施例による不揮発性メモリのスタンバイモードに於ける各部の電圧状況を示す図である。
【図１５】この発明の一実施例による不揮発性メモリのスタンバイモードに於ける各部の電圧状況を示す図である。
【図１６】図１０〜図１５の回路において、各モードでの印加電圧を示す表である。
【図１７】メモリゲート保護スイッチング手段を設けた実施例の書き込みモードに於ける各部の電圧状況を示す図である。
【図１８】メモリゲート保護スイッチング手段を設けた実施例の書き込みモードに於ける各部の電圧状況を示す図である。
【図１９】メモリゲート保護スイッチング手段を設けた実施例の書き込みモードに於ける各部の電圧状況を示す図である。
【図２０】メモリゲート保護スイッチング手段を設けた実施例の読み出しモードに於ける各部の電圧状況を示す図である。
【図２１】メモリゲート保護スイッチング手段を設けた実施例の読み出しモードに於ける各部の電圧状況を示す図である。
【図２２】メモリゲート保護スイッチング手段を設けた実施例の読み出しモードに於ける各部の電圧状況を示す図である。
【図２３】メモリゲート保護スイッチング手段を設けた実施例のスタンバイモードに於ける各部の電圧状況を示す図である。
【図２４】メモリゲート保護スイッチング手段を設けた実施例のスタンバイモードに於ける各部の電圧状況を示す図である。
【図２５】メモリゲート保護スイッチング手段を設けた実施例のスタンバイモードに於ける各部の電圧状況を示す図である。
【図２６】図１７〜図２６の回路において、各モードでの印加電圧を示す表である。
【図２７】従来の不揮発性メモリの回路を示す図である。
【符号の説明】
ＣＧ・・・コントロールゲート
ＣＧＬ1、ＣＧＬ2・・・コントロールゲートライン
ＭＧ・・・メモリゲート
ＭＧＬ1、ＭＧＬ2・・・メモリゲートライン
ＳＤＬ1、ＳＤＬ2・・・ソース・ドレインライン
Ｍ・・・不揮発性メモリ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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