(57)【特許請求の範囲】
【請求項１】
互いに交差する複数の行ライン及び複数の列ラインと、該行ラインと該列ラインに各々接続される複数の画素とを有し、該各画素は画素制御用スイッチング素子と電気光学物質とが電気的に直列接続されてなる電気光学装置の駆動回路において、
前記行ラインを選択する行制御回路と、
前記列ラインの各々に接続されたサンプリング用スイッチング素子と、
前記サンプリング用スイッチング素子を多値電圧を用いて開閉制御すると共に、前記開閉制御のための制御電圧及び該制御電圧の印加タイミングが前記列ライン毎に独立に設定され、前記行ラインが選択される一水平走査期間毎に、前記サンプリング用スイッチング素子を介して画像信号を出力し、前記選択された行ラインに接続される前記画素に前記画像信号を供給する列制御回路とを備えたことを特徴とする電気光学装置の駆動回路。
【請求項２】
互いに交差する複数の行ライン及び複数の列ラインと、該行ラインと該列ラインに各々接続される複数の画素とを有し、該各画素は画素制御用スイッチング素子と電気光学物質とが電気的に直列接続されてなる電気光学装置の駆動方法において、
前記複数の行ラインを順次選択し、
前記列ラインに接続したサンプリング用スイッチング素子を多値電圧を用いて開閉制御すると共に、前記開閉制御のための制御電圧及び該制御電圧の印加タイミングを前記列ライン毎に独立に設定し、
前記行ラインが選択される一水平走査期間毎に、前記サンプリング用スイッチング素子を介して画像信号を出力して前記選択された行ラインに接続される前記画素に前記画像信号を供給することを特徴とする電気光学装置の駆動方法。
【請求項３】
互いに交差する複数の行ライン及び複数の列ラインと、該行ラインと該列ラインに各々接続される複数の画素とを有し、該各画素は画素制御用スイッチング素子と電気光学物質とが電気的に直列接続されてなる電気光学装置の駆動回路において、
前記列ラインの各々に接続されたサンプリング用スイッチング素子と、
前記サンプリング用スイッチング素子を多値電圧を用いて開閉制御すると共に、行制御回路に近い前記画素制御用スイッチング素子に接続される前記サンプリング用スイッチング素子のゲート電極に入力される制御信号の遷移のなまりよりも行制御回路から遠い前記画素制御用スイッチング素子に接続される前記サンプリング用スイッチング素子のゲート電極に入力される制御信号の遷移のなまりを小さくすることを特徴とする電気光学装置の駆動回路。
【請求項４】
請求項１または請求項３に記載の電気光学装置の駆動回路を備えたことを特徴とする電気光学装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶等の電気光学物質を有する電気光学装置の駆動回路及び駆動回路を備えた電気光学装置、並びに電気光学装置の駆動方法に関する。
【０００２】
【従来の技術】
従来のアクティブマトリクス型液晶表示体を用いた液晶表示装置は、図８に示すように、マトリクス状に配置された液晶画素ＬＣ（ＬＣ１１〜ＬＣｍｎ)と、個々の液晶画素を駆動するための画素制御用薄膜トランジスタＴ(Ｔ１１〜Ｔｍｎ）と、行状のゲート線Ｙ（Ｙ１〜Ｙｍ）と、列状のソース線Ｘ（Ｘ１〜Ｘｎ）と、行制御回路１と、列制御回路２から構成されている。
【０００３】
以下、図９を用いて具体的な動作を説明する。行制御回路１は、外部制御回路から供給されるスタート信号ＤＸと、基準クロックＣＬＹに基づいて各ゲート線Ｘを線順次走査し一水平期間（１Ｈ）毎に一行分の液晶画素ＬＣを選択する。列制御回路２は、外部制御回路から供給されるスタート信号ＤＸと、基準クロックＣＬＸに基づいて、サンプリング用薄膜トランジスタＴＳ（ＴＳ１〜ＴＳｎ）にサンプリング信号Ｓ（Ｓ１〜Ｓｎ）を出力し、画像信号ＶＳＩＧを各ソース線Ｘに順次サンプリングし、選択された一行分の液晶画素ＬＣに点順次で画像信号ＶＳＩＧの書き込みを行う。この際、ソース線Ｘ及び液晶画素ＬＣへの画像信号ＶＳＩＧの書き込みを補うため、１Ｈ期間の始めに画像信号の書き込みに先立って、予備書き込み用薄膜トランジスタＴＰによって、全ソース線Ｘ及び選択されている一行分の液晶画素ＬＣに対して、予備書き込み制御信号ＰＣの出力に応じて予備書き込み電圧ＶＰを書き込む予備書き込み動作を行ってもよい。液晶画素ＬＣに書き込まれた所定のレベルの画像信号は対向電極電位ＶＣとの間で一定期間保持される。
【０００４】
【発明が解決しようとする課題】
サンプリング用薄膜トランジスタＴＳは、短時間で画像信号ＶＳＩＧをソース線Ｘにサンプリングする必要があるため、トランジスタサイズを大きくしてオン抵抗を低く抑えている。そのため、トランジスタのゲート−ソース間容量、ゲート−ドレイン間容量が大きく、サンプリング用トランジスタＴＳがオフする際、サンプリング信号Ｓのレベル変化がゲート−ソース間容量、もしくはゲート−ドレイン間容量を通じてソース線Ｘの電位を低下させる、いわゆるプッシュダウンが顕著に起こる。
【０００５】
プッシュダウン電圧は、液晶画素ＬＣが対向電極電位ＶＣに対して正極性に書き込まれる時も、負極性に書き込まれる時も、常に一方向のオフセット電圧として作用し、その程度も画像信号ＶＳＩＧの電圧レベルやサンプリング信号Ｓの波形歪み等によっても変化するため、単に、対向電極電位ＶＣを調整しても相殺することができない。
【０００６】
これにより、液晶画素に書き込まれる電位に偏りが生じ、フリッカや焼付きといった画質課題を生じる。
【００１１】
【課題を解決するための手段】
本発明の電気光学装置の駆動回路は、互いに交差する複数の行ライン及び複数の列ラインと、該行ラインと該列ラインに各々接続される複数の画素とを有し、該各画素は画素制御用スイッチング素子と電気光学物質とが電気的に直列接続されてなる電気光学装置の駆動回路において、前記行ラインを選択する行制御回路と、前記列ラインの各々に接続されたサンプリング用スイッチング素子と、前記サンプリング用スイッチング素子を多値電圧を用いて開閉制御すると共に、前記開閉制御のための制御電圧及び該制御電圧の印加タイミングが前記列ライン毎に独立に設定され、前記行ラインが選択される一水平走査期間毎に、前記サンプリング用スイッチング素子を介して画像信号を出力し、前記選択された行ラインに接続される前記画素に前記画像信号を供給する列制御回路とを備えたことを特徴とする。
【００１２】
上記構成によれば、画像信号をソース線Ｘにサンプルする際、まずサンプリング用スイッチング素子を所定の順序で複数の制御電圧を印加して閉状態とすることで、サンプル開始時に急激に列ラインをチャージすることによるノイズの発生、基準電位の変動を抑制すると共に、サンプリングを終了する際には、各列ライン毎に設定した順序、及びタイミングでサンプリング用スイッチング素子を開状態とすることで、サンプリング用スイッチング素子の寄生容量に起因する列ラインの電位変動を制御し、画素制御用薄膜トランジスタの寄生容量に起因する行ライン切替時に生じる画素電位変動と相殺させ、ムラやフリッカを抑制するという効果を有する。
【００１３】
本発明の電気光学装置の駆動方法は、互いに交差する複数の行ライン及び複数の列ラインと、該行ラインと該列ラインに各々接続される複数の画素とを有し、該各画素は画素制御用スイッチング素子と電気光学物質とが電気的に直列接続されてなる電気光学装置の駆動方法において、前記複数の行ラインを順次選択し、前記列ラインに接続したサンプリング用スイッチング素子を多値電圧を用いて開閉制御すると共に、前記開閉制御のための制御電圧及び該制御電圧の印加タイミングを前記列ライン毎に独立に設定し、前記行ラインが選択される一水平走査期間毎に、前記サンプリング用スイッチング素子を介して画像信号を出力して前記選択された行ラインに接続される前記画素に前記画像信号を供給することを特徴とする。
【００１４】
上記構成によれば、画像信号をソース線Ｘにサンプルする際、まずサンプリング用スイッチング素子を所定の順序で複数の制御電圧を印加して閉状態とすることで、サンプル開始時に急激に列ラインをチャージすることによるノイズの発生、基準電位の変動を抑制すると共に、サンプルを終了する際には、各列ライン毎に設定した順序、及びタイミングでサンプリング用スイッチング素子を開状態とすることで、サンプリング用スイッチング素子の寄生容量に起因する列ラインの電位変動を制御し、画素制御用薄膜トランジスタの寄生容量に起因する行ライン切替時に生じる画素電位変動と相殺させ、ムラやフリッカを抑制するという効果を有する。
【００１５】
本発明の電気光学装置の駆動回路は、互いに交差する複数の行ライン及び複数の列ラインと、該行ラインと該列ラインに各々接続される複数の画素とを有し、該各画素は画素制御用スイッチング素子と電気光学物質とが電気的に直列接続されてなる電気光学装置の駆動回路において、前記列ラインの各々に接続されたサンプリング用スイッチング素子と、前記サンプリング用スイッチング素子を多値電圧を用いて開閉制御すると共に、行制御回路に近い前記画素制御用スイッチング素子に接続される前記サンプリング用スイッチング素子のゲート電極に入力される制御信号の遷移のなまりよりも行制御回路から遠い前記画素制御用スイッチング素子に接続される前記サンプリング用スイッチング素子のゲート電極に入力される制御信号の遷移のなまりを小さくすることを特徴とする。
【００１６】
一般に、行制御回路から遠ざかる画素制御用スイッチング素子ほど、行制御回路から供給される走査信号の波形がなまる。そのため、サンプリング用スイッチング素子におけるプッシュダウン電圧も行制御回路から遠ざかるほど減少する。そこで、例えば、行制御回路に近い画素制御用スイッチング素子に接続されるサンプリング用スイッチング素子のゲート電極に入力される制御信号の遷移のなまりを大きくし、行制御回路から遠い画素制御用スイッチング素子に接続されるサンプリング用スイッチング素子のゲート電極に入力される制御信号の遷移のなまりを小さくする、あるいはなまりをなくすことにより、プッシュダウン電圧を加算した値を行制御回路からの距離とは無関係に均一にすることができる。その結果、表示画像の輝度むらを軽減することができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００１８】
（実施例１）
図１は、発明にかかるアクティブマトリクス表示装置の第１の実施例のブロック図を示す。図１に示されるように、本アクティブマトリクス表示装置は行状のゲート線Ｙ１、Ｙ２、…、Ｙｍと列状のソース線Ｘ１、Ｘ２、…、Ｘｎと両者の各交差部に対応して配された行列状の液晶画素ＬＣ１１、ＬＣ１２、…、ＬＣｍｎを備えている。本実施例では電気光学物質として液晶を利用した画素を備えているが、本発明はこれに限られるものではなく他の電気光学物質を用いても良い。個々の液晶画素ＬＣに対応して画素制御用薄膜トランジスタＴ１１、Ｔ１２、…、Ｔｍｎが設けられている。画素制御用薄膜トランジスタＴのゲート電極は対応するゲート線Ｙに接続され、ソース線は対応するソース線Ｘに接続され、ドレイン電極は対応する液晶画素ＬＣに接続されている。
【００１９】
行制御回路１が設けられており、各ゲート線Ｙを線順次走査し一水平期間毎に一行分の液晶画素ＬＣを選択する。具体的には、行制御回路１は、シフトレジスタの機能を有し、行クロック信号ＣＬＹに同期して行スタート信号ＤＹを順次転送し、選択パルスを各ゲート線Ｙに出力する。これにより、画素制御用薄膜トランジスタＴが開閉制御される。
【００２０】
また、列制御回路２を備えており、サンプリング用スイッチング素子として、サンプリング用薄膜トランジスタＴＳを開閉制御することで一水平期間内で画像信号ＶＳＩＧを各ソース線Ｘに順次サンプリングし、選択された一行分の液晶画素ＬＣに点順次で画像信号ＶＳＩＧの書込みを行う。具体的にはソース線Ｘ１、Ｘ２、…、Ｘｎの一端にはサンプリング用薄膜トランジスタがＴＳ１、ＴＳ２、…、ＴＳｎが設けられており、画像信号ＶＳＩＧの供給を受ける。 シフトレジスタ３は列クロック信号ＣＬＸに同期して列スタート信号ＤＸを順次転送し、その出力を波形整形回路４に出力する。波形整形回路４は、シフトレジスタから受けた信号に従い、サンプリング信号Ｓ１、Ｓ２、…、Ｓｎを出力する。これらのサンプリング信号Ｓは対応するサンプリング用薄膜トランジスタＴＳ１、ＴＳ２、…、ＴＳｎを多値電圧で開閉制御し、個々のソース線Ｘに画像信号ＶＳＩＧをサンプリングする。
【００２１】
更に、各ソース線Ｘに対する画像信号ＶＳＩＧの順次サンプリングに先行して、予備書き込み電圧ＶＰを各ソース線Ｘ及び選択された液晶画素ＬＣに同時に供給する予備書き込み動作を行い、画像信号ＶＳＩＧのサンプリング時に生じる各ソース線Ｘへの充放電電流を抑制する。具体的には、個々のソース線Ｘの端部に接続した予備書き込み用薄膜トランジスタＴＰ１、ＴＰ２，…、ＴＰｎを予備書き込み制御信号ＰＣによって開閉制御している。
【００２２】
次に、図２、３を参照して図１に示したアクティブマトリクス表示装置の駆動方法を詳細に説明する。図２は、図１の構成のタイミングチャートであり、図３は薄膜トランジスタの動作を説明する図である。
【００２３】
図２に示されるように、行制御回路１は、行スタート信号ＤＹが入力されると、行クロック信号ＣＬＹに同期して、パルス幅が１Ｈの行選択信号を順次出力する。尚、図２では、任意の行であるＹi-1、Ｙi 、Ｙi+1が順次出力された状態を示している。
【００２４】
行選択信号が出力され、行方向の各画素制御用薄膜トランジスタＴがオン状態になると、まず、予備書き込み制御信号ＰＣが出力されて予備書き込み用薄膜トランジスタＴＰ１、ＴＰ２、…、ＴＰｎがオンし、予備書き込み電圧ＶＰが各ソース線Ｘおよび選択された液晶画素ＬＣに書き込まれる。
【００２５】
列制御回路２は、列スタート信号ＤＸが入力されると、列クロック信号ＣＬＸに同期したサンプリング基準信号Ｒ１、Ｒ２、…，Ｒｎを生成し、更にこれを基準にサンプリング信号Ｓ１、Ｓ２、…、Ｓｎを出力する。
【００２６】
例えばサンプリング基準信号Ｒ１が出力された場合、サンプリング信号Ｓ１は図３に示すように出力され、サンプリング用薄膜トランジスタＴＳ１がオフ状態からオン状態に移行する第１期間、オン状態の第２期間、 オン状態からオフ状態へ移行する第３期間を生成し、この間に画像信号ＶＳＩＧをソース線Ｘ１へサンプルする。同期間が終了すると、ソース線Ｘ１はサンプルした電位をホールドし、一水平期間が終了するまでの残りの期間で選択されている液晶画素ＬＣへホールドした電位を書き込む。
【００２７】
第１期間では、サンプリング用薄膜トランジスタＴＳ１が徐々にオン状態に移行するため、サンプリング開始時に急激にソース線Ｘをチャージすることがなく、ノイズの発生、基準電位の変動を抑制できる。また、第２期間では、所定のゲート電圧を印加したオン状態になるため、短時間でソースラインを画像信号ＶＳＩＧの電位レベルまでチャージする事ができる。第３期間では、徐々にオフ状態としていくため、プッシュダウン電圧を抑制することが出来る。また、上述のようにサンプリング信号Ｓの立ち上がりと立ち下がりをなまらせる、つまり遷移をなまらせることにより、サンプリング信号Ｓの信号成分をノイズとして画像信号に書き込むことを防止できる。
【００２８】
尚、サンプリング開始時のノイズ等が問題にならない場合は、図４に示すように第１期間を省略しても構わない。
【００２９】
更に、サンプリング用薄膜トランジスタＴＳは、Ｎチャンネルタイプ、Ｐチャンネルタイプのどちらでも構わず、両者を組み合わせて使用しても構わない。
【００３０】
（実施例２）
図５は、発明にかかるアクティブマトリクス表示装置の第２の実施例のブロック図を示す。尚、行制御回路１、行列状の液晶画素ＬＣ１１、ＬＣ１２、…、ＬＣｍｎ、画素制御用薄膜トランジスタＴ１１、Ｔ１２、…、Ｔｍ、及び予備書込み用薄膜トランジスタＴＰ１、ＴＰ２，…、ＴＰｎの構成、動作は実施例１で説明した通りである。
【００３１】
列制御回路２は、シフトレジスタ３、可変波形整形回路５から構成されている。
【００３２】
シフトレジスタ３は、列スタート信号ＤＸが入力されると、列クロック信号ＣＬＸに同期したサンプリング基準信号Ｒ１、Ｒ２、…，Ｒｎを生成し、可変波形整形回路５に入力する。可変波形整形回路５では、波形補正信号ＷＦＣに従って各サンプリング信号Ｓのオンからオフへ移行する期間（第３期間）の波形を整形して出力し、対応するサンプリング用薄膜トランジスタＴＳ１、ＴＳ２、…、ＴＳｎを多値レベルで開閉制御し、個々のソース線Ｘに画像信号ＶＳＩＧをサンプリングする。
【００３３】
次に、図６、７を参照して、具体的な動作を説明する。
【００３４】
図６では、波形補正信号ＷＦＣが徐々に減少するように与えてあり、これに伴って第３期間は短くなり、プッシュダウン電圧の改善効果が減少する。
【００３５】
一般に、ゲート線Ｙには抵抗成分、容量成分が配線全体にわたって分布しているため、行制御回路１から遠ざかるにつれてゲート波形がなまり、画素制御用薄膜トランジスタＴにおけるプッシュダウン電圧が図７に示すように減少する。尚、図７では、ゲート線Ｙ１に接続される画素制御用薄膜トランジスタＴ１１、Ｔ１２、…、Ｔ１ｎを例にした。従って、波形補正信号ＷＦＣを図６に示したように波形補正信号ＷＦＣを徐々に減少するように入力することで、サンプリング用薄膜トランジスタＴＳ１、ＴＳ２、…ＴＳｎのうち行制御回路１から遠ざかる画素制御用スイッチング素子に接続されたサンプリング用薄膜トランジスタのゲート電極に入力される制御信号の波形のなまりは少なくなる。すなわち、行制御回路１に接続される画素制御用薄膜トランジスタのうち、行制御回路１に近い画素制御用薄膜トランジスタに接続されるサンプリング用薄膜トランジスタのゲート電極に入力される制御信号の遷移のなまりを大きくし、行制御回路１から遠い画素制御用薄膜トランジスタに接続されるサンプリング用薄膜トランジスタのゲート電極に入力される制御信号の遷移のなまりを小さくする、あるいはなまりがないようにする。そのため、サンプリング用薄膜トランジスタＴＳで生じるプッシュダウン電圧と、画素制御用薄膜トランジスタＴで生じるプッシュダウン電圧を加算した値を行制御回路１からの距離とは無関係に均一にすることができ、表示画面内の輝度むらを軽減することができる。
【００３６】
尚、本実施例では、波形補正信号ＷＦＣの電圧値の減少に伴い、第３期間が短くなるようにしてあるが、これとは逆に、波形補正信号ＷＦＣの電圧値が上昇すると第３期間が短くなるようにしても良い。また、波形補正信号ＷＦＣをアナログ値で示したが、デジタル値で入力するように可変波形整形回路５を構成してもよい。更に、可変波形整形回路５にメモリ機能を持たせ、波形補正信号ＷＦＣを用いて波形補正情報を格納してもよい。
【００３７】
次に、波形整形回路４の具体的な構成について、いくつかの例を挙げる。
【００３８】
［第１の構成例］
図１５は波形整形回路の一構成例を示す図である。ａ１はコンデンサ、ａ２は抵抗である。ＣＲ積分回路ａ３はコンデンサａ１と抵抗ａ２とで構成されている。図１５に示されるように、サンプリング基準信号Ｒｉ（ｉ=１、２、…ｎ）のそれぞれに対して、ＣＲ積分回路ａ３が設けられ、サンプリング基準信号Ｒｉを入力とし、サンプリング信号Ｓｉ（ｉ=１、２、…ｎ）が出力される。
【００３９】
次に動作を説明する。ここで、便宜上サンプリング基準信号Ｒｉは、任意の基準電位と単位をとって、電圧０と電圧１からなるものとする。
【００４０】
まず、サンプリング基準信号Ｒｉが電圧０から電圧１に瞬時に変化する場合を説明する。この場合、サンプリング信号Ｓｉも電圧０から電圧１に変化する。この時の電圧変化は瞬時には変化せず、電圧０から指数関数的に変化して最終的に電圧１になる。即ち、コンデンサａ１の容量をｃ、抵抗ａ２の抵抗値をｒとした時、時定数τ＝ｃｒが定義され、電圧変化は次式で表される。
【００４１】
１−Exp[−ｔ/τ]
但しｔは、サンプリング基準信号Ｒｉが電圧０から電圧１に瞬時に変化した時からの経過時間である。
【００４２】
同様に、まず、サンプリング基準信号Ｒｉが電圧１から電圧０に瞬時に変化する場合は、サンプリング信号Ｓｉは、電圧１から指数関数的に変化して最終的に電圧０になる。この時の、電圧変化は次式で表される。
【００４３】
Exp[−ｔ/τ]
但し今度のｔは、サンプリング基準信号Ｒｉが電圧１から電圧０に瞬時に変化した時からの経過時間である。
【００４４】
以上のように、波形整形回路４は第１の構成例により容易に具現化できる。
【００４５】
なお、本構成の場合にサンプリング信号Ｓｉの終わりと隣接するサンプリング信号Ｓｉ+１の始まりで両方が電圧０でない状態、即ち重なりが生じるが、これが不都合な場合には、サンプリング基準信号Ｒｉの終わりを早めるように信号を加工してやればよい。
【００４６】
［第２の構成例］
図１６は他の波形整形回路４の一構成例を示す図である。図１６の構成は、論理積回路を設ける点以外は図１５で示した構成と同じで同一番号を付し説明を省略する。
【００４７】
ｂ１、ｂ２…ｂｎは論理積回路で、サンプリング基準信号Ｒｉの各々と第３の期間だけ非能動となる制御信号Ｓｄｉｓの論理積をとり、その出力をＣＲ積分回路ａ３の入力とする。以上の構成となっているので、制御信号Ｓｄｉｓの非能動となる時間を適宜設定することによって、あるサンプリング信号Ｓｉが電圧０になった後に、次のサンプリング信号Ｓｉ+１が電圧０から立ち上がるので、サンプリング信号の重なりが防げる。
【００４８】
さらに、図１５ないし図１６の構成では抵抗Ｒを固定抵抗としてあるが、これを外部から供給する電圧や電流で抵抗値を変えることの出来る電子ボリウム(これは電界効果型トランジスタ等で構成することができる)で置き換えることができる。即ち、第１の期間と第３の期間で、例えば波形補正信号ＷＦＣ等でこの電子ボリウムの抵抗値を変化させることによって、サンプリング信号Ｓｉの変化の仕方を変えることが出来る。
【００４９】
［第３の構成例］
図１７は更に他の波形整形回路４の一構成例を示す図である。
【００５０】
ｃ１は加算減算計数回路、ｃ２はＤＡコンバータである。これらは各サンプリング基準信号Ｒｉに対応して設けられている。加算減算計数回路ｃ１は、外部から入力信号として、クロック信号ＣＫ、第１期間を示す信号Ｓｔ１、第３期間を示す信号Ｓｔ３、そしてサンプリング基準信号Ｒｉが供給されている。そして、加算減算計数回路ｃ１は、サンプリング基準信号Ｒｉが電圧１をとり、かつ、信号Ｓｔ１が能動の場合にクロック信号ＣＫに同期して加算計数を行い、サンプリング基準信号Ｒｉが電圧１をとり、かつ、信号Ｓｔ３が能動の場合にクロック信号ＣＫに同期して減算計数を行い、他の状態では変化しないように、構成されている。
【００５１】
ＤＡコンバータｃ２は計数回路ｃ１の示す数値に応じた電圧を出力するが、出力範囲は電圧０から電圧１の間が出力され、このＤＡコンバータｃ２の出力が各サンプリング信号Ｓｉとなる。
【００５２】
ここで動作を説明する。あるサンプリング基準信号Ｒｉが電圧１になる時、これに同期して、信号Ｓｔ１を能動にすることにより、クロック信号ＣＫに同期して計数回路ｃ１の示す数値が増加し、ＤＡコンバータｃ２の出力電圧、即ち、サンプリング信号Ｓｉが電圧０であった状態から増加していく。そして電圧１まで達した時、言い換えれば第１期間の終わりになった時に、信号Ｓｔ１を非能動にする。すると、計数回路ｃ１の計数動作が停止し、ＤＡコンバータｃ２の出力電圧は電圧１のままになる。この状態を第２期間の終わりまで続ける。そして、第３期間の開始時に信号Ｓｔ３を能動にすることにより、クロック信号ＣＫに同期して計数回路ｃ１の示す数値が減少し、ＤＡコンバータｃ２の出力電圧、即ち、サンプリング信号Ｓｉが電圧１であった状態から減少していき、電圧０まで達した時、言い換えれば第３期間の終わりになった時に、信号Ｓｔ３を非能動にする。この時同時にサンプリング基準信号Ｒｉが電圧０になって、当該サンプリング基準信号Ｒｉに関する動作が終了する。そして、次のサンプリング基準信号Ｒｉ+１に関して、同様の動作が開始し、これが繰り返される。
【００５３】
ここで、クロック信号ＣＫの周波数を高くすれば、サンプリング信号Ｓｉの電圧変化を速くすることが出来、低くすれば遅く出来る。
【００５４】
よって例えば、入力電圧に応じて周波数を変化させることの出来る、所謂、電圧制御発振回路を用意し、この入力電圧として波形補正信号ＷＦＣを用いて、この発信回路の出力をクロック信号ＣＫとすることによって、サンプリング信号Ｓｉの電圧変化の仕方を波形補正信号ＷＦＣで制御することが可能である。
【００５５】
［第４の構成例］
図１８は更に他の波形整形回路４の一構成例を示す図である。
【００５６】
ｄ１は極性反転回路、ｄ２は選択回路、ｄ３積分回路、ｄ４は選択切り替え回路、ｄ５は波高制限回路である。これらは、各サンプリング基準信号Ｒｉに対応して設けられている。
【００５７】
極性反転回路ｄ１は、サンプリング基準信号Ｒｉを反転する回路、即ちサンプリング基準信号Ｒｉが電圧１をとる時には電圧−１を出力し、電圧０をとる時には電圧０を出力する回路であり、例えば演算増幅器を用いれば容易に構成できる。図１９は極性反転回路ｄ１の具体的な一構成例を示す図である。図１９で、ｅ１は演算増幅器で、反転及び非反転入力と出力端子を持つ。ｅ２とｅ３は抵抗である。そして、サンプリング基準信号Ｒｉと演算増幅器ｅ１の反転入力を抵抗ｅ２を介して接続し、演算増幅回路の反転入力と出力を同じ抵抗値を持つ抵抗ｅ３を介して接続し、非反転入力を電圧０と接続した構成となっている。以上の構成において、サンプリング基準信号Ｒｉの極性を反転した電圧を出力する。この出力信号を反転基準信号ＲＲｉとする。
【００５８】
図１８の選択回路ｄ２は、入力される切り替え信号ｓｅｌが能動の時にサンプリング基準信号Ｒｉを、非能動の時に反転基準信号ＲＲｉを選択して出力する回路である。
【００５９】
積分回路ｄ３は、選択回路ｄ２が出力する電圧が電圧−１の時に増加、電圧１の時に減少、電圧０の時に無変化となる積分回路である。これも演算増幅器等で容易に具現化できる。図２０は積分回路ｄ３の具体的な一構成例を示す図である。ｆ１は演算増幅器で、反転及び非反転入力と出力端子を持つ。ｆ２は抵抗、ｆ３はコンデンサである。
【００６０】
選択回路ｄ２の出力と演算増幅回路の反転入力を抵抗ｆ２を介して接続し、演算増幅回路の反転入力と出力をコンデンサｆ３を介して接続し、非反転入力を電圧０と接続した構成になっている。このような構成となっているので、選択回路ｄ２の出力電圧を抵抗ｆ２の抵抗値で除した電流値でコンデンサｆ３を充電する時の電圧変化が演算増幅回路の出力として得られる。
【００６１】
図２１は図１８の構成例における選択切り替え回路ｄ４の具体的な一構成例を示す図である。図２１でｇ１、ｇ２はそれぞれ第１、２の比較回路、ｇ３はＳＲラッチ回路である。
【００６２】
第１の電圧比較回路ｇ１は積分回路ｄ３が出力する電圧がある基準電圧Ｖｒｅｆ以上になった時に、出力信号として信号ｓｅｔを能動とする。第２の電圧比較回路ｇ２は積分回路ｄ３が出力する電圧が電圧０以下になった時に、出力信号として信号ｒｅｓｅｔを能動とする。そして、ＳＲラッチ回路ｇ３は出力信号として信号ｓｅｌを出力するが、入力される信号ｓｅｔが能動になると、信号ｓｅｌを能動とし、その後信号ｓｅｔが非能動となっても、信号ｒｅｓｅｔが非能動である限り、信号ｓｅｌを能動のまま維持し、同様に入力される信号ｒｅｓｅｔが能動になると、信号ｓｅｌを非能動とし、その後信号ｒｅｓｅｔが非能動となっても、信号ｓｅｔが非能動である限り、信号ｓｅｌを非能動のまま維持するラッチ動作をする。
【００６３】
以上の構成となっているので、積分回路ｄ３が出力する電圧がある基準電圧Ｖｒｅｆ以上になった時に出力信号として信号ｓｅｌを能動とし、そしてその状態を積分回路ｄ３が出力する電圧が電圧０になるまで維持し、次に電圧０になると信号ｓｅｌを非能動とし、そしてその状態を積分回路ｄ３が出力する電圧が基準電圧Ｖｒｅｆになるまで維持する動作をする。
【００６４】
波高制限回路ｄ５は、積分回路ｄ３の出力する電圧が電圧１を超える場合に、電圧１より高い電圧にならないように制限を加え、サンプリング信号Ｓｉとして出力する回路である。
【００６５】
図２２は、波高制限回路ｄ５の具体的な一構成例を示す図である。ｈ１は抵抗、ｈ２は定電圧ダイオードである。積分回路ｄ３の出力とサンプリング信号Ｓｉとの間に抵抗ｈ１が挿入され、この抵抗ｈ１のサンプリング信号Ｓｉ側と電圧０との間に定電圧ダイオードｈ２を逆バイアス状態になるように接続されている。これにより、積分回路ｄ３の出力が所定の電圧、例えば電圧１を超える電圧になると、定電圧ダイオードｈ２が導通し、抵抗ｈ１で電圧降下が生じ出力電圧は電圧１に制限される。
【００６６】
以上の構成により、積分回路ｄ３が出力する電圧が基準電圧Ｖｒｅｆに達するまで、信号ｓｅｌは非能動となり、従って選択回路ｄ２は反転基準信号ＲＲｉを積分回路ｄ３に出力し、積分回路ｄ３の出力は一定の割合で増加し続ける。そして、積分回路ｄ３の出力電圧が基準電圧Ｖｒｅｆに達すると、第１の電圧比較回路ｄ４１は信号ｓｅｔを能動とする。即ち、ＳＲラッチ回路ｄ４３は信号ｓｅｌを能動とする。よって、選択回路ｄ２はサンプリング基準信号Ｒｉを積分回路ｄ３に出力し、積分回路ｄ３の出力は減少し始める。すると、積分回路ｄ３の出力電圧がある基準電圧Ｖｒｅｆより低くなって、第１の電圧比較回路ｄ４１の信号ｓｅｔは非能動となるが、一度能動となった、ＳＲラッチ回路ｄ４３の信号ｓｅｌは能動となったままである。従って、積分回路ｄ３の出力は電圧０まで一定の割合で減少しつづける。そして、電圧０に達すると、第２の電圧比較回路ｄ４２は信号ｒｅｓｅｔを能動とする。即ち、ＳＲラッチ回路ｄ４３は信号ｓｅｌを非能動とする。よって、選択回路ｄ２は反転基準信号ＲＲｉを積分回路ｄ３に出力し、積分回路ｄ３の出力は再び一定の割合で増加し始める。
【００６７】
以上が繰り返されるので、積分回路ｄ３の出力は電圧Ｖｒｅｆを上限、電圧０を下限とする三角波形となる。しかし、積分回路ｄ３の出力は波高制限回路ｄ５で、上限は電圧１に制限されてサンプリング信号Ｓiとなる。即ち、サンプリング信号Ｓｉは、電圧０から電圧１まで一定の割合で増加し電圧１に達すると、即ち、第１期間が終わって第２期間が開始すると、その電圧が第２期間中維持される。その後、積分回路ｄ３の出力が電圧１より小さくなると、即ち第３期間に入ると、電圧１から電圧０まで一定の割合で減少することになる。
【００６８】
なお、積分回路ｄ３が、図２０で例示した構成になっている場合に抵抗ｆ２を電子ボリウムで置き換え、波形補正信号ＷＦＣでこの電子ボリウムの抵抗値を変化させることにより、任意の電圧変化率を任意のタイミングで作ることが出来る
【００６９】
［第５の構成例］
図１５から図１８では、各サンプリング基準信号に対応して、個々に波形整形を行った例を示したが、これによると各サンプリング基準信号の数だけ波形整形回路を具備しなくてはならず、装置が複雑化し、また波形整形回路間の特性にばらつきが生じやすくこれが元になった表示むらが発生する危険性も生じる。本構成例はこれを回避できる。
【００７０】
図２２は更に他の波形整形回路４の構成例である。
【００７１】
ｉ１は、参照波形整形回路であり、図１５から図１８等で示した個々の波形整形回路４と同等のものである。ｉ２は薄膜トランジスタ等によるスイッチ素子で、各サンプリング基準信号Ｒｉに対応して設けられ、入力は参照波形整形回路ｉ１の出力、出力は各サンプリング信号Ｓｉｉとなり、各サンプリング基準信号Ｒｉが電圧１になった時のみに導通状態となる。
【００７２】
以上のような構成となっているので、あるサンプリング信号Ｓｉとして所望する電圧波形を参照波形整形回路ｉ１で出力し、当該サンプリング基準信号Ｒｉを電圧１とすることによって、図１５から図１８と同じ電圧波形を得ることが出来る。なお、サンプリング基準信号Ｒｉ及びサンプリング信号Ｓｉを複数のブロック毎に分け、これに対応するように複数の参照波形整形回路ｉ１を用意しても良い。
【００７３】
（アクティブマトリクス表示装置の全体構成）
以上のように構成されたアクティブマトリクス表示装置の各実施形態の全体構成を図１０及び図１１を参照して説明する。尚、図１０は、ＴＦＴアレイ基板１０をその上に形成された各構成要素と共に対向基板２０の側から見た平面図であり、図１１は、対向基板２０を含めて示す図１０のＨ−Ｈ’断面図である。
【００７４】
図１０において、ＴＦＴアレイ基板１０の上には、シール材５２がその縁に沿って設けられており、その内側に並行して、周辺見切りとしての遮光膜５３が設けられている。シール材５２の外側の領域には、列制御回路２及び実装端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、行制御回路１が、この一辺に隣接する２辺に沿って設けられている。ゲート線Ｙに供給される走査信号遅延が問題にならないのならば、行制御回路２は片側だけでも良いことは言うまでもない。また、列制御回路２を画像表示領域の辺に沿って両側に配列してもよい。例えば奇数列のソース線は画像表示領域の一方の辺に沿って配設された列制御回路から画像信号を供給し、偶数列のソース線は前記画像表示領域の反対側の辺に沿って配設された列制御回路から画像信号を供給するようにしてもよい。この様にソース線Ｘを櫛歯状に駆動するようにすれば、列制御回路２の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。更にＴＦＴアレイ基板１０の残る一辺には、画像表示領域の両側に設けられた行制御回路１間をつなぐための複数の配線１０５が設けられている。また、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための上下導通材１０６が設けられている。そして、図１１に示すように、図１０に示したシール材５２とほぼ同じ輪郭を持つ対向基板２０が当該シール材５２によりＴＦＴアレイ基板１０に固着されており、ＴＦＴアレイ基板１０と対向基板２０により電気光学物質層５０が封入されたアクティブマトリクス表示装置が構成されている。また、対向基板２０の電気光学物質層５０に面する側には、各画素の開口領域を規定し、コントラスト比の向上や隣接画素間における混色の防止のための一般にブラックマスク又はブラックマトリクスと称される遮光膜２２が設けられている。
【００７５】
（電子機器）
次に、以上詳細に説明したアクティブマトリクス表示装置１００を備えた電子機器の実施の形態について図１２から図１４を参照して説明する。
【００７６】
先ず図１２に、このようにアクティブマトリクス表示装置１００を備えた電子機器の概略構成を示す。
【００７７】
図１２において、電子機器は、表示情報出力源１０００、表示情報処理回路１００２、駆動回路１００４、アクティブマトリクス表示装置１００、クロック発生回路１００８並びに電源回路１０１０を備えて構成されている。表示情報出力源１０００は、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、光ディスク装置などのメモリ、画像信号を同調して出力する同調回路等を含み、クロック発生回路１００８からのクロック信号に基づいて、所定フォーマットの画像信号などの表示情報を表示情報処理回路１００２に出力する。表示情報処理回路１００２は、増幅・極性反転回路、シリアル−パラレル変換回路、ローテーション回路、ガンマ補正回路、クランプ回路等の周知の各種処理回路を含んで構成されており、クロック信号に基づいて入力された表示情報からデジタル信号を順次生成し、クロック信号CLKと共に駆動回路１００４に出力する。駆動回路１００４は、アクティブマトリクス表示装置１００を駆動する。電源回路１０１０は、上述の各回路に所定電源を供給する。尚、アクティブマトリクス表示装置１００を構成するＴＦＴアレイ基板の上に、駆動回路１００４を搭載してもよく、これに加えて表示情報処理回路１００２を搭載してもよい。
【００７８】
次に図１３から図１４に、このように構成された電子機器の具体例を各々示す。
【００７９】
図１３において、電子機器の一例たる液晶プロジェクタ１１００は、上述した駆動回路１００４がＴＦＴアレイ基板上に搭載されたアクティブマトリクス表示装置１００を含む液晶表示モジュールを３個用意し、各々ＲＧＢ用のライトバルブ１００Ｒ、１００Ｇ及び１００Ｂとして用いたプロジェクタとして構成されている。液晶プロジェクタ１１００では、メタルハライドランプ等の白色光源のランプユニット１１０２から投射光が発せられると、３枚のミラー１１０６及び２枚のダイクロイックミラー１１０８によって、ＲＧＢの３原色に対応する光成分Ｒ、Ｇ、Ｂに分けられ、各色に対応するライトバルブ１００Ｒ、１００Ｇ及び１００Ｂに各々導かれる。この際特にＢ光は、長い光路による光損失を防ぐために、入射レンズ１１２２、リレーレンズ１１２３及び出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ及び１００Ｂにより各々変調された３原色に対応する光成分は、ダイクロイックプリズム１１１２により再度合成された後、投射レンズ１１１４を介してスクリーン１１２０にカラー画像として投射される。
【００８０】
図１４において、電子機器の他の例たるマルチメディア対応のラップトップ型のパーソナルコンピュータ（ＰＣ）１２００は、上述したアクティブマトリクス表示装置１００がトップカバーケース内に設けられており、更にＣＰＵ、メモリ、モデム等を収容すると共にキーボード１２０２が組み込まれた本体１２０４を備えている。
【００８１】
以上図１３から図１４を参照して説明した電子機器の他にも、液晶テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、電子手帳、電卓、ワードプロセッサ、エンジニアリング・ワークステーション（ＥＷＳ）、携帯電話、テレビ電話、ＰＯＳ端末、タッチパネルを備えた装置等などが図１２に示した電子機器の例として挙げられる。
【００８２】
以上説明したように、本実施の形態によれば、製造効率が高く高品位の画像表示が可能なアクティブマトリクス表示装置を備えた各種の電子機器を実現できる。
【図面の簡単な説明】
【図１】  実施例１に示した本発明の構成ブロック図である。
【図２】  図１に示した構成の全体動作を説明するための各種信号のタイミングチャートである。
【図３】  図１に示した薄膜トランジスタＴＳの動作例を示す図である。
【図４】  図１に示した薄膜トランジスタＴＳの動作例を示す図である。
【図５】  実施例２に示した本発明の構成ブロック図である。
【図６】  図５に示した構成の全体動作を説明するための各種信号のタイミングチャートである。
【図７】  プッシュダウン電圧分布を示す図である。
【図８】  従来例の構成ブロック図である。
【図９】  従来例の全体動作を説明するための各種信号のタイミングチャートである。
【図１０】  アクティブマトリクス表示装置の各実施形態におけるＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板の側から見た平面図である。
【図１１】  図１１のＨ−Ｈ’断面図である。
【図１２】  本発明による電子機器の実施の形態の概略構成を示すブロック図である。
【図１３】  電子機器の一例として液晶プロジェクタを示す断面図である。
【図１４】  電子機器の他の例としてのパーソナルコンピュータを示す正面図である。
【図１５】  波形整形回路の第１構成例を示す図である。
【図１６】  波形整形回路の第２構成例を示す図である。
【図１７】  波形整形回路の第３構成例を示す図である。
【図１８】  波形整形回路の第４構成例を示す図である。
【図１９】  図１８に示す第４構成例の極性反転回路の構成を示す図である。
【図２０】  図１８に示す第４構成例の積分回路の構成を示す図である。
【図２１】  図１８に示す第４構成例の選択切り替え回路の構成を示す図である。
【図２２】  図１８に示す第４構成例の波高制限回路の構成を示す図である。
【図２３】  波形整形回路の第５構成例を示す図である。
【符号の説明】
１  行制御回路
２  列制御回路
３  シフトレジスタ
４  波形整形回路
５  可変波形整形回路
【図１】
0003726589.tif 000002
【図２】
0003726589.tif 000003
【図３】
0003726589.tif 000004
【図４】
0003726589.tif 000005
【図５】
0003726589.tif 000006
【図６】
0003726589.tif 000007
【図７】
0003726589.tif 000008
【図８】
0003726589.tif 000009
【図９】
0003726589.tif 000010
【図１０】
0003726589.tif 000011
【図１１】
0003726589.tif 000012
【図１２】
0003726589.tif 000013
【図１３】
0003726589.tif 000014
【図１４】
0003726589.tif 000015
【図１５】
0003726589.tif 000016
【図１６】
0003726589.tif 000017
【図１７】
0003726589.tif 000018
【図１８】
0003726589.tif 000019
【図１９】
0003726589.tif 000020
【図２０】
0003726589.tif 000021
【図２１】
0003726589.tif 000022
【図２２】
0003726589.tif 000023
【図２３】
0003726589.tif 000024