(57)【特許請求の範囲】
【請求項１】
第１導電型半導体基板に、第２導電型コレクタ領域および高濃度拡散層領域からなるコレクタ引き出し領域、第１導電型真性ベース領域及びグラフトベース領域、並びに、前記真性ベース領域中に第２導電型高濃度エミッタ領域が形成され、更に前記半導体基板の表面に前記真性ベース領域及びグラフトベース領域と、前記コレクタ引き出し領域とを電気的に分離する素子分離酸化膜が形成された半導体装置であって、前記エミッタ領域に接続されたエミッタ引き出し電極が形成され、少なくとも前記グラフトベース領域の表面にコバルトシリサイド層が形成され、該コバルトシリサイド上に窒化膜からなるストッパー絶縁膜が形成され、該ストッパー絶縁膜を貫通してそれぞれエミッタ引き出し用、ベース引き出し用、及びコレクタ引き出し用のコンタクトプラグが形成され、前記ベース引き出し用コンタクトプラグは、その端部の一部分が前記コバルトシリサイド層と接続され、前記エミッタ引き出し用のコンタクトプラグを挟んで前記コレクタ引き出し用コンタクトプラグとは反対方向に前記素子分離酸化膜上に延在する部分が複数の部分からなり、かつ、該複数の部分の前記グラフトベース領域から最も離れた反対側の端部がベース用の配線と接続されていることを特徴とする半導体装置。
【請求項２】
バイポーラトランジスタとＣＭＯＳトランジスタが同一半導体チップ内に含まれる半導体装置であって、
（ア）第１導電型半導体基板にＣＭＯＳトランジスタを構成するための第１導電型ウエル領域と第２導電型の第１ウエル領域と、バイポーラトランジスタを構成するための第２導電型の第２ウエル領域とが、各領域間に素子分離酸化膜を設けて形成され、
（イ）前記第１導電型ウエル領域上に形成され、上面がコバルトシリサイドで覆われ、その側壁にサイドウォールが形成されたゲート電極と、前記第１導電型ウエル領域内に前記サイドウォールの下に形成された第２導電型拡散層領域と、前記第１導電型ウエル領域内に前記サイドウォールに自己整合的に形成され、表面にコバルトシリサイドと、その上に窒化膜からなるストッパー絶縁膜が形成された高濃度第２導電型拡散層領域とを含み、前記第２導電型拡散層領域と前記高濃度第２導電型拡散層領域が第２導電型チャネルＭＯＳトランジスタのソース／ドレイン領域を形成している第２導電型チャネルＭＯＳトランジスタと、
（ウ）前記第２導電型の前記第１ウエル領域上に形成され、上面がコバルトシリサイドで覆われ、その側壁にサイドウォールが形成されたゲート電極と、前記第２導電型の前記第１ウエル領域内に前記サイドウォールの下に形成された第１導電型拡散層領域と、前記第２導電型の前記第１ウエル領域内に前記サイドウォールに自己整合的に形成され、表面にコバルトシリサイドと、その上に窒化膜からなるストッパー絶縁膜が形成された高濃度第１導電型拡散層領域とを含み、前記第１導電型拡散層領域と前記高濃度第１導電型拡散層領域が第１導電型チャネルＭＯＳトランジスタのソース／ドレイン領域を形成している第１導電型チャネルＭＯＳトランジスタと、
（エ）バイポーラトランジスタのコレクタ領域を形成する第２導電型の前記第２ウエル領域内に、高濃度第２導電型拡散層領域からなるコレクタ引き出し領域、第１導電型真性ベース領域及びグラフトベース領域、並びに、前記真性ベース領域中に第２導電型高濃度エミッタ領域が形成され、更に前記半導体基板の表面に前記真性ベース領域及びグラフトベース領域と、前記コレクタ引き出し領域とを電気的に分離する素子分離酸化膜が形成されたバイポーラトランジスタであって、前記エミッタ領域に接続されたエミッタ引き出し電極が形成され、少なくとも前記グラフトベース領域の表面にコバルトシリサイド層が形成され、該コバルトシリサイド上に窒化膜からなるストッパー絶縁膜が形成され、該ストッパー絶縁膜を貫通してそれぞれエミッタ引き出し用、ベース引き出し用、及びコレクタ引き出し用のコンタクトプラグが形成され、前記ベース引き出し用コンタクトプラグは、その端部の一部分が前記コバルトシリサイド層と接続され、前記エミッタ引き出し用のコンタクトプラグを挟んで前記コレクタ引き出し用コンタクトプラグとは反対方向に前記素子分離酸化膜上に延在する部分が複数の部分からなり、かつ、該複数の部分の前記グラフトベース領域から最も離れた反対側の端部がベース用の配線と接続されていることを特徴とする半導体装置。
【請求項３】
前記エミッタ引き出し用のコンタクトプラグが半導体装置平面に平行な断面形状が略長方形に形成され、前記ベース引き出し用のコンタクトプラグが半導体装置平面に平行な断面形状が略長方形に形成され、前記エミッタ引き出し用及びベース引き出し用のコンタクトプラグは該長方形断面の長辺が互いに垂直になるように配置されたことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ベース引き出し用のコンタクトプラグが複数のコンタクトプラグからなり、その略長方形断面の長辺がいずれも前記エミッタ引き出し用コンタクトプラグの略長方形断面の長辺と垂直になるように配置されたことを特徴とする請求項３に記載の半導体装置。
【請求項５】
更に、別のベース引き出し用のコンタクトプラグが、前記エミッタ引き出し用コンタクトプラグと前記コレクタ引き出し用コンタクトプラグとの間に形成された請求項１又は２に記載の半導体装置。
【請求項６】
更に、前記別のベース引き出し用のコンタクトプラグが、半導体装置平面に平行な断面形状が略長方形に形成され、その長方形断面の長辺が前記エミッタ引き出し用コンタクトプラグの該長方形断面の長辺と平行に配置されたことを特徴とする請求項５に記載の半導体装置。
【請求項７】
更に、前記別のベース引き出し用のコンタクトプラグが、半導体装置平面に平行な断面形状が略長方形に形成された複数のコンタクトプラグからなり、その長方形断面の長辺がいずれも前記エミッタ引き出し用コンタクトプラグの長方形断面の長辺と垂直になるように配置されたことを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記真性ベース領域が、単結晶シリコン層、又は、シリコンゲルマニウム層及びシリコン単結晶層の複合層からなることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項９】
エミッタ引き出し電極を形成する導電膜が、アモルファスシリコン、多結晶シリコン、又は、リンもしくはヒ素を含んだアモルファスシリコンからなることを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
【請求項１０】
バイポーラトランジスタとＣＭＯＳトランジスタが同一半導体チップ内に含まれる半導体装置の製造方法であって、（ア）第１導電型半導体基板表面に、選択的に素子分離膜を形成し、（イ）前記第１導電型半導体基板上に、前記素子分離膜間の選択した領域に第１導電型ウエル領域と第２導電型の第１ウエル領域を形成し、（ウ）前記半導体基板表面に、２〜４ｎｍのゲート酸化膜と、その上に１０〜２５ｎｍのアモルファスシリコンからなる第１導電膜を形成し、（エ）前記第１導電型ウエル領域及び第２導電型の第１ウエル領域の上方で前記第１導電膜上の選択した領域にゲート電極を形成し、（オ）前記第１導電型ウエル領域と第２導電型の第１ウエル領域中に、前記ゲート電極に対し自己整合的に第２導電型拡散層領域及び第１導電型拡散層領域をそれぞれ形成し、（カ）前記第１導電型半導体基板上に、前記素子分離膜間の選択した領域に４００〜１０００ｋｅＶのリンの注入により第２導電型の第２ウエル領域を形成し、次いで、該第２導電型の第２ウエル領域中に〜４ｋｅＶのボロンもしくは〜１５ｋｅＶのＢＦ2注入によりバイポーラトランジスタの真性ベース領域を形成し、（キ）前記ゲート電極及びゲート酸化膜の上に、２０〜８０ｎｍの第１ＬＤＤ酸化膜を成長し、該第１ＬＤＤ酸化膜にエミッタ開口のための窓を開口し、該第１ＬＤＤ酸化膜及び該開口に１５０〜３００ｎｍのアモルファスシリコン、多結晶シリコン、又は、リン若しくはヒ素を含んだアモルファスシリコンからなる第２導電膜を形成し、該導電膜の上に１００〜２００ｎｍの第１酸化膜を成長し、次いで、該第１酸化膜及び第２導電膜をフォトリソグラフィー技術及び異方性エッチングによって選択的に前記第１酸化膜及び第２導電膜を同時に除去してエミッタ引き出し電極を形成し、（ク）前記第１ＬＤＤ酸化膜およびエミッタ引き出し電極の上に、４０〜１００ｎｍの第２ＬＤＤ酸化膜を成長し、該ＬＤＤ酸化膜の異方性エッチングを行って、前記ゲート電極の側壁には、第１ＬＤＤ酸化膜と第２ＬＤＤ酸化膜からなるサイドウォールを形成し、前記エミッタ引き出し電極の側壁には、第２ＬＤＤ酸化膜からなるサイドウォールを形成し、前記ゲート電極のサイドウォールに対し自己整合的に、前記第１導電型拡散層領域及び第２導電型拡散層領域中にＣＭＯＳトランジスタのソース及びドレインとなる高濃度第１導電型拡散層領域と高濃度第２導電型拡散層領域を形成し、前記エミッタ引き出し電極を形成する第２導電膜に含まれた不純物をＲＴＡによって拡散して、バイポーラトランジスタの高濃度第２導電型エミッタ拡散層領域を形成し、（ケ）前記半導体基板表面にコバルトをスパッタリングして、前記半導体基板表面のシリコン層とコバルトを反応させコバルトシリサイド層を形成し、（コ）前記コバルトシリサイド層上に窒化膜からなるストッパー絶縁膜を形成し、（サ）前記窒化膜上に酸化膜からなる層間絶縁膜を形成し、次いでドライエッチング技術を用いてまず、該層間絶縁膜をエッチングして前記ストッパー絶縁膜を露出させ、さらに、前記ストッパー絶縁膜をドライエッチングして前記コバルトシリサイド層と前記素子分離酸化膜の表面を露出してコンタクトホールを開口し、（シ）前記コンタクトホール内��コンタクトプラグを形成し、次いで該コンタクトプラグに接触する金属配線を形成する、ことを含む工程からなる半導体装置の製造方法。
【請求項１１】
バイポーラトランジスタとＣＭＯＳトランジスタが同一半導体チップ内に含まれる半導体装置の製造方法であって、（ア）第１導電型半導体基板表面に、選択的に素子分離膜を形成し、（イ）前記第１導電型半導体基板上に、前記素子分離膜間の選択した領域に第１導電型ウエル領域と第２導電型の第１ウエル領域を形成し、（ウ）前記半導体基板表面に、２〜４ｎｍのゲート酸化膜と、その上に１０〜２５ｎｍのアモルファスシリコンからなる第１導電膜を形成し、（エ）前記第１導電型ウエル領域及び前記第２導電型の第１ウエル領域の上方で前記第１導電膜上の選択した領域にゲート電極を形成し、（オ）前記第１導電型ウエル領域と第２導電型の第１ウエル領域中に、前記ゲート電極に対し自己整合的に、第２導電型拡散層領域及び第１導電型拡散層領域をそれぞれ形成し、（カ）前記第１導電型半導体基板上に、前記素子分離膜間の選択した領域に４００〜１０００ｋｅＶのリンの注入により第２導電型の第２ウエル領域を形成し、（キ）前記ゲート電極及びゲート酸化膜の上に、２０〜８０ｎｍの第１ＬＤＤ酸化膜を成長し、バイポーラトランジスタの真性ベース形成予定領域上をフォトレジストを用いたエッチング技術を用いることによって選択的に該第１ＬＤＤ酸化膜を除去して、前記第２導電型の第２ウエル領域が形成されたシリコン基板表面を露出し、次いで、ＳｉＧｅ層と、単結晶Ｓｉ層とからなる真性ベース領域材料を半導体基板全面に順次成長させ、その上に第１絶縁膜を成長させ、次いでフォトレジストを用いたエッチング技術を用いることによってエミッタ拡散層形成予定領域上の該第１絶縁膜を除去してエミッタ開口窓を形成し、次いで、１５０〜３００ｎｍの、アモルファスシリコン、多結晶シリコン、又は、リン若しくはヒ素を含んだアモルファスシリコン等からなる第２導電膜を成長し、フォトレジストを用いて第２導電膜をエッチングして該第２導電膜からなるエミッタ引き出し電極を形成し、さらに、フォトレジストを用いて前記ＳｉＧｅ層、単結晶Ｓｉ層、及び第１絶縁膜をエッチング技術することによって真性ベース領域を形成し、（ク）前記第１ＬＤＤ酸化膜および前記エミッタ引き出し電極の上に、４０〜１００ｎｍの第２ＬＤＤ酸化膜を成長し、異方性エッチングを行って、前記ゲート電極の側壁には、第１ＬＤＤ酸化膜と第２ＬＤＤ酸化膜からなるサイドウォールを形成し、前記第２導電膜と真性ベース領域の側壁には、第２ＬＤＤ酸化膜からなるサイドウォールを形成し、これらのサイドウォールに対し自己整合的に、前記第１導電型拡散層領域及び第２導電型拡散層領域中にＣＭＯＳトランジスタのソース及びドレインとなる高濃度第１導電型拡散層領域と高濃度第２導電型拡散層領域を形成し、前記エミッタ引き出し電極を形成する第２導電膜中に含まれた不純物をＲＴＡによって拡散して、バイポーラトランジスタの高濃度第２導電型エミッタ拡散層領域を形成し、（ケ）前記半導体基板表面にコバルトをスパッタリングして、前記半導体基板表面のシリコン層とコバルトを反応させコバルトシリサイド層を形成し、（コ）前記コバルトシリサイド層上に、窒化膜からなるストッパー絶縁膜を形成し、（サ）前記窒化膜上に酸化膜からなる層間絶縁膜を形成し、次いでドライエッチング技術を用いてまず、該層間絶縁膜をエッチングして前記ストッパー絶縁膜を露出させ、さらに、前記ストッパー絶縁膜をドライエッチングして前記コバルトシリサイド層と前記素子分離酸化膜の表面を露出してコンタクトホールを開口し、（シ）前記コンタクトホール内にコンタクトプラグを形成し、次いで該コンタクトプラグに接触する金属配線を形成する、ことを含む工程からなる半導体装置の製造方法。
【請求項１２】
前記工程（ウ）におけるアモルファスシリコンが、アモルファスシリコン、多結晶シリコン、又は、リン、ヒ素、もしくはボロンを含んだアモルファスシリコンのいずれかからなることを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１３】
前記工程（コ）におけるストッパー絶縁膜が１０〜２００ｎｍの厚さの窒化膜からなることを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１４】
前記工程（サ）に於いて、層間絶縁膜とストッパー絶縁膜のドライエッチングのエッチングレートの比が２０〜５０：１であるドライエッチング条件を用いる請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（サ）に於いて、ストッパー絶縁膜と素子分離酸化膜のドライエッチングのエッチングレートの比が１０〜３０：１であるドライエッチング条件を用いる請求項１３又は１４に記載の半導体装置の製造方法。
【請求項１６】
前記工程（シ）に於いて、前記コンタクトプラグがタングステンと、Ｔｉ／ＴｉＮで構成されたバリアメタルからなることを特徴とする請求項１０乃至１５のいずれかに記載の半導体装置の製造方法。
【請求項１７】
前記工程（キ）に於いて、前記半導体基板全面に成長される真性ベース領域が、ボロン、インジウム、等のＰ型の不純物が１０１８〜５×１０２０ｃｍ−３  の濃度含まれ、かつ、Ｇｅが５〜３０％含まれた２０〜１００ｎｍのＳｉＧｅ層と、２０〜５０ｎｍの単結晶Ｓｉ層からなることを特徴とする請求項１１に記載の半導体装置の製造方法．
【請求項１８】
前記ＳｉＧｅ層にＣを添加したことを特徴とする請求項１７に記載の半導体装置の製造方法．
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特に、高周波特性に優れた半導体装置およびその製造方法に関する。
【０００２】
【発明の背景】
近年、ＰＨＳ、携帯電話、ネットワーク用の通信端末などの情報ネットワークの世界中での急速な普及にともなって、より高速で大容量、かつ安価な通信手段が求められている。これらを実現するにあたり、通信システムを構成する個々の装置の部品であるＬＳＩでは、アナログ回路とデジタル回路が同一チップ内に搭載されているアナログ／デジタル混在ＬＳＩの高性能化、低コスト化が要求されている。
【０００３】
一般的に、アナログ／デジタル混在ＬＳＩにおいては、高速動作に対応したデジタル回路には、低消費電力化が容易であるＣＭＯＳが用いられている。また、一方で、高周波動作に対応したアナログ回路には、高性能なバイポーラトランジスタが用いられ、数百ＭＨｚ〜数ＧＨｚ高い周波数まで回路動作が行われている。このためアナログ回路をより高周波の領域で用いるためには、バイポーラトランジスタの高周波数特性を向上させる必要がある。
【０００４】
高周波バイポーラトランジスタの性能指数を表すものとして次の式が知られている。
【０００５】
ｆｍａｘ≒｛ｆＴ／（８π・Ｒｂ・Ｃｃｂ）｝１／２  
ここで、ｆｍａｘ  ：最大発信周波数（または、高周波電力利得が１になる周波数）、ｆＴ：遮断周波数、Ｒｂ：ベース抵抗、Ｃｃｂ：コレクタ−ベース間容量である。
【０００６】
この式から、ｆｍａｘ  を高くする手法としては、ｆＴを高くする、ベース抵抗を低減する、または、コレクタ−ベース間容量を低減することが有効であることがわかる。
【０００７】
【従来の技術】
バイポーラトランジスタのベース抵抗を低減する従来技術を記載した文献として、１９９７ＩＥＤＭ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ）Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ、８０７ページ乃至８１０ページ、がある。
【０００８】
図１２は、その従来技術の装置の構造を示すもので、図（ａ）は平面図の一例、図（ｂ）は図（ａ）の切断線Ａ−Ｂに沿った断面図を、図（Ｃ）は切断線Ｃ−Ｄに沿った断面図をそれぞれ示したものである。図１２（ａ）および（ｃ）に示すように、Ｐ型半導体基板２０１上に、高濃度Ｎ型埋込層領域２０３があり、その上を覆ってＮ型エピタキシャル領域２０４があり、Ｎ型エピタキシャル領域２０４中の高濃度Ｎ型埋込層領域２０３上にエピタキシャル層と埋込層の中間の不純物濃度を持ったペデスタルコレクタ２１２と呼ばれるＮ型領域がある。高濃度Ｎ型埋込層領域２０３、Ｎ型エピタキシャル領域２０４、ペデスタルコレクタ２１２がバイポーラトランジスタのコレクタ領域を形成している。また、Ｎ型エピタキシャル領域２０４の表面に素子分離酸化膜２０６が形成され、真性ベース領域２０９及び高濃度Ｐ型拡散層領域２１８と、高濃度Ｎ型拡散層領域２１９からなるコレクタ引き出し領域が電気的に分離されている。真性ベース領域２０９中に高濃度Ｎ型拡散層領域２２０があってエミッタ領域を形成し、これに接続して第２導電膜２１３からなるエミッタ引き出し電極が形成され、さらに表面にチタンシリサイド２２１が形成されている。また、高濃度Ｐ型拡散層領域２１８の表面にもチタンシリサイド２２１が形成されベース引き出し領域を形成している。
【０００９】
次に、図１２（ａ）に示す平面図と共に説明すると、第２導電膜２１３からなるエミッタ引き出し電極によって、表面がチタンシリサイド２２１で覆われた高濃度Ｐ型拡散層領域２１８が左右に分割され、ベース部コンタクト２２５は第２導電膜２１３からなるエミッタ引き出し電極上に形成されたエミッタ引き出しのためのコンタクトの左右に長辺方向が同一方向になるように配置され、かつ、高濃度Ｐ型拡散層領域２１８上に配置されていて、ベース電極引き出しのための金属配線（不図示）と接続する構成となっている。また、高濃度Ｎ型拡散層領域２１９からなるコレクタ引き出し領域の表面もチタンシリサイド２２１で覆われコレクタ引き出しのためのコンタクトホールが開口している。さらに、第２導電膜２１３からなるエミッタ引き出し電極上も表面がチタンシリサイド２２１で覆われ、エミッタ引き出しのためのコンタクトホールが開口している。
【００１０】
この方法を用いると、高濃度Ｐ型拡散層領域２１８の表面が約５Ω／□程度のシート抵抗からなるチタンシリサイドで覆われ、かつ、ベース電極引き出しのための金属配線（不図示）が第２導電膜２１３からなるエミッタ引き出し電極の両端で引き出す平面レイアウトとなっているので、高濃度Ｐ型拡散層領域２１８の表面がチタンシリサイドで覆われていない場合に比べベース抵抗を低減することができるので、ＣＥ間の電圧が２．５Ｖの時にｆｍａｘを５４ＧＨｚまで高めることができると上記文献に記載されている。
【００１１】
次に、図１３（ａ）〜（ｄ）及び図１４（ａ）〜（ｃ）を用いて従来技術の半導体装置の製造方法の一例について簡単に説明する。
【００１２】
まず、図１３（ａ）に示すように、Ｐ型半導体基板２０１上に、公知の方法を用いて高濃度Ｎ型埋込層領域２０３、１μｍの膜厚のＮ型エピタキシャル領域２０４を形成する。
【００１３】
続いて、図１３（ｂ）に示すように、公知のＬＯＣＯＳ分離法を用いて素子分離酸化膜２０６を形成し、表面に１２ｎｍからなる第１酸化膜２０５を形成す。
【００１４】
次に、図１３（ｃ）示すように、例えばリンのイオン注入によって高濃度Ｎ型拡散層領域２１９を形成し、次に、７ｋｅＶのボロン注入によって真性ベース領域２０９を形成する。
【００１５】
更に、図１３（ｄ）示すように、エミッタ領域を形成するための窓を第１酸化膜２０５に開口し、例えば、リンの５５０ｋｅＶの注入によってペデスタルコレクタ２１２を形成し、その後で、２５０ｎｍのヒ素を含有したポリシリコンからなる第２導電膜２１３を成長後、エミッタ引き出し電極を形成する。
【００１６】
次に、図１４（ａ）に示すように、１５０ｎｍの酸化膜からなるサイドウォール２１７を形成し、１０ｋｅＶのボロン注入によりエミッタ引き出し電極に対し自己整合的に高濃度Ｐ型拡散層領域２１８を形成し、１０２５  ｏＣ、２０秒でＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）を行い、ヒ素が含まれた第２導電膜２１３から真性ベース領域２０９中にヒ素を拡散し、高濃度Ｎ型拡散層領域２２０を形成する。
【００１７】
そして、図１４（ｂ）に示すように、公知のシリサイド技術を用いて、第２導電膜２１３、高濃度Ｐ型拡散層領域２１８、高濃度Ｎ型拡散層領域２１９の表面に自己整合的にチタンシリサイド２２１を形成する。
【００１８】
次に、図１４（ｃ）に示すように、公知の技術を用いて層間絶縁膜２２２を形成し、コンタクトホールを開口後、公知の方法を用いて、タングステンと、例えばＴｉ／ＴｉＮから構成されたバリアメタルからなるコンタクトプラグ２２３をコンタクト内に埋込み、金属配線２２４を形成する。
【００１９】
【発明が解決しようとする課題】
前述の従来技術の問題点は、エミッタ用の金属配線の位置とエミッタ−ベース間の金属配線の間隔によりグラフトベース上のベース用のコンタクト（タングステン）プラグの位置を決定していたので、グラフトベース上でコンタクトホールを開口するため、グラフトベースの拡散層の面積が大きくなる。その理由により、（エミッタ／ベース）ダブルポリシリコン構造のバイポーラに比べ高いｆｍａｘを得るのが困難であった。
【００２０】
バイポーラトランジスタにおいてベース用の金属配線は、最大でも数１００μＡ程度の電流しか流さないので、トランジスタの設計基準における配線の最小幅を用いることができる。これに対してエミッタ及びコレクタ用の金属配線は、ベース用の金属配線に比べｈＦＥ（通常、約１００）倍の最大で数十ｍＡの大電流を流すため、配線の信頼性の問題から配線幅をかなり広くしなければならず、これがベース用の金属配線のコンタクト（タングステン）プラグの位置を決めるため、エミッタポリシリコン引き出し電極からかなり離れた位置にベース用の金属配線のコンタクトが配置される。（なお、ｈＦＥ＝ＩＣ／ＩＢで定義され、ＩＣ≒ＩＥの関係がある。ここで、ＩＣ：コレクタ電流、ＩＢ：ベース電流、ＩＥ：エミッタ電流。）
また、グラフトベースの拡散層面積を小さくするために、グラフトベース上のベースコンタクトの位置と素子分離絶縁膜との距離を縮めた場合、従来の技術を用いると、コンタクトホール開口時の位置合わせがずれた場合に、素子分離絶縁膜が削れ、グラフトベースとコレクタとがショートしてしまうので、ベースコンタクトの位置と素子分離絶縁膜との距離を縮めることはできなかった。
【００２１】
上述の理由により、（エミッタ／ベース）ダブルポリシリコン構造のバイポーラに比べ、グラフトベースの拡散層の面積が大きくなってしまうので、Ｃｃｂが大きくなり、高いｆｍａｘ  を得られなかった。
【００２２】
本発明は従来技術が有する上述の問題点を解決するためになされたものである。本発明の主な目的は、Ｒｂ  を増加させることなしに、グラフトベース領域をできる限り小さくすることによってＣｃｂを低減してｆｍａｘ  を向上させるものである。
【００２３】
【課題を解決するための手段】
本発明による半導体装置のシングルポリシリコンエミッタ構造のバイポーラトランジスタのベース引き出し部の構造は、ＣｏＳｉ２  層が形成されたＰ＋グラフトベース上の非常に小さい接触領域から素子分離絶縁膜上に、半導体装置表面に平行な断面がスリット状（長方形断面）の１つ以上の金属プラグが、エミッタ電極上の長方形断面の金属プラグの長辺に対し垂直方向に形成され、グラフトベースから最も離れた金属プラグの反対側の端部がベース用の金属配線と接続されていることを特徴としている。
【００２４】
本発明の半導体装置の製造方法は、グラフトベース（拡散層）上から素子分離絶縁膜上に延びたスリット状断面のコンタクトホールを開口し、そのホール内部に例えば、タングステンからなるプラグが埋め込まれる。グラフトベース（拡散層）上の拡散層表面にはＣｏＳｉ２  層を形成し、かつ、グラフトベース上のＣｏＳｉ２  層とタングステンプラグが非常に小さい接触面積で接続し、グラフトベースから最も離れたタングステンプラグの端部をベース用の金属配線と接続するように形成することを特徴としている。また、グラフトベース形成後、拡散層上にＣｏＳｉ２  形成した後、ストッパー窒化膜形成した後で、層間絶縁膜（酸化膜系）形成する。
【００２５】
従来のストッパー窒化膜なしの構造では、コンタクトエッチングでのオーバーエッチングにより素子分離絶縁膜（通常は酸化膜を用いる）が削れてしまっていたので、グラフトベースとコレクタがショートしていたが、本発明では、ストッパー窒化膜の導入により、コンタクトホール開口時の（第１ステップの）酸化膜プラズマエッチングで素子分離絶縁膜（通常は酸化膜を用いる）をほとんど削らずにコンタクトホールを形成することができる。
【００２６】
本発明では、ベース引き出し（もしくはコレクタ引き出し）をコンタクト（タングステン）プラグによって素子分離絶縁膜上まで延在するスリット状（長方形断面）のコンタクト（タングステン）プラグを用いるので、金属配線の平面レイアウトにおける位置（特にベース部、コレクタ部）に自由度が増す。
【００２７】
また、グラフトベース上のコンタクト部分が金属−金属の接続（ＣｏＳｉ２  −ＴｉＳｉ２／Ｔｉ  Ｎ（バリアメタル）−コンタクト（タングステン）プラグ）となるため、グラフトベース領域の面積を従来よりも小さくすることができるので、Ｃｃｂを小さくすることができ、ｆｍａｘの向上を図ることができる。
【００２８】
本発明による半導体装置は概略次の工程により製造される。
【００２９】
工程１．バイポーラトランジスタのコレクタ拡散層／真性ベース拡散層形成
工程２．エミッタポリシリコン引き出し電極の形成
工程３．Ｐ＋グラフトベース形成後、拡散層上にＣｏＳｉ２形成
工程４．ストッパー窒化膜形成
工程５．層間絶縁膜（酸化膜系）形成
工程６．コンタクト開口（酸化膜・窒化膜の２ステッププラズマエッチ）後、タングステンプラグ形成
工程７．金属配線の形成
【００３０】
【発明の実施の形態】
【００３１】
【第１実施例】
図１（ａ）は、本発明第１実施例の平面図であり、図１（ｂ）は図（ａ）の切断線Ｅ−Ｆに沿った断面図である。
【００３２】
まず、本発明第１実施例の断面図について説明すると、Ｐ型半導体基板１０１上に、第１Ｎ型ウエル領域１０８があり、これがバイポーラトランジスタのコレクタ領域を形成している。また、Ｐ型半導体基板１０１の表面に素子分離酸化膜１０６が形成され、真性ベース領域１０９及び高濃度Ｐ型拡散層領域１１８と、高濃度Ｎ型拡散層領域１１９からなるコレクタ引き出し領域とが電気的に分離されている。真性ベース領域１０９中に高濃度Ｎ型拡散層領域１２０がありエミッタ領域を形成し、これに接続して第２導電膜１１３からなるエミッタ引き出し電極が形成されている。さらに、第２導電膜１１３と高濃度Ｐ型拡散層領域１１８と高濃度Ｎ型拡散層領域１１９の表面にコバルトシリサイド１２１と、その上に、例えば、窒化膜からなるストッパー絶縁膜１３０が形成されている。ベース引き出し用のコンタクトプラグ１２３（Ｂ）は、高濃度Ｐ型拡散層領域１１８表面に形成されたコバルトシリサイド１２１と非常に小さい接触面積で接続し、かつ、第２導電膜１１３と反対方向に延びて素子分離酸化膜１０６上に配置され、第２導電膜１１３と反対側の端部でベース引き出し用の金属配線１２４（Ｂ）と接続している。
【００３３】
次に、本発明第１実施例の平面図について図１を用いて説明すると、表面がコバルトシリサイド１２１で覆われた高濃度Ｐ型拡散層領域１１８が、第２導電膜１１３からなるエミッタ引き出し電極の周囲に形成されている。ベース引き出し用のコンタクトプラグ１２３（Ｂ）は、第２導電膜１１３からなるエミッタ引き出し電極に対し、コレクタ引き出し用の金属配線１２４（Ｃ）と反対側の高濃度Ｐ型拡散層領域１１８上に形成されたコバルトシリサイド１２１上と素子分離酸化膜１０６上に、エミッタ引き出し用のコンタクトプラグ１２３（Ｅ）の長辺方向に対し垂直に配置され（図１（ａ））、ベース電極引き出しの用の金属配線１２４（Ｂ）に接続されている。また、高濃度Ｎ型拡散層領域１１９からなるコレクタ引き出し領域の表面もコバルトシリサイド１２１で覆われ、その上にコレクタ引き出しのためのコンタクトホールが開口している。さらに、表面がコバルトシリサイド１２１で覆われた第２導電膜１１３からなるエミッタ引き出し電極上にも、エミッタ引き出しのためのコンタクトホールが開口している。本発明に於いて、グラフトベース上のコバルトシリサイドはコンタクトプラグとの接触抵抗を下げるために必要なものであるが、コレクタ引き出し領域の表面、或いは、エミッタ引き出し電極上のコバルトシリサイドは設けなくても良い。
【００３４】
本発明の第１実施例は、従来技術と比較すると、高濃度Ｐ型拡散層領域１１８の面積が従来よりも小さくなっていることと、第２導電膜１１３からなるエミッタ引き出し電極に対しベース電極引き出し用の金属配線１２４（Ｂ）を片側で引き出す配置となっていることが特徴となっている。このことにより、従来技術に対しコレクタ−ベース間容量Ｃｃｂを低減できるので、ｆｍａｘを向上することができる。
【００３５】
【第２実施例】
本発明による第１実施例の半導体装置では、従来技術との比較をわかりやすく行うために、バイポーラトランジスタのみの平面図、及び、断面図を示しているが（図１）、本発明では、バイポーラとＣＭＯＳが同一チップ内に構成されたＢｉＣＭＯＳで実現することを目標としているので、第２実施例として、図２（ａ）〜（ｄ）及び図３（ａ）〜（ｄ）を用いて、ＢｉＣＭＯＳの製造方法について説明する。図４は、第２実施例によるＢｉＣＭＯＳの断面構造を示したものである。
【００３６】
図示のように、Ｐ型半導体基板１０１上に、ＣＭＯＳを構成するためのＰ型ウエル領域１０４と第１Ｎ型ウエル領域１０３と、バイポーラトランジスタを構成するための第２Ｎ型ウエル領域１０８がある。Ｐ型ウエル領域１０４上には、上面がコバルトシリサイド１２１で覆われたゲート電極と、その側壁にサイドウォール１１７を持ち、Ｐ型ウエル領域１０４内にはサイドウォール１１７の下にＮ型拡散層領域１１０とサイドウォール１１７に自己整合的に高濃度Ｎ型拡散層領域１１９が形成されている。高濃度Ｎ型拡散層領域１１９の表面にコバルトシリサイド１２１と、その上に、例えば、窒化膜からなるストッパー絶縁膜１３０が形成されている。Ｎ型拡散層領域１１０と高濃度Ｎ型拡散層領域１１９がＮＭＯＳのソース／ドレイン領域を形成している。また、第１Ｎ型ウエル領域１０３上には、上面がコバルトシリサイド１２１で覆われたゲート電極と、その側壁にサイドウォール１１７を持ち、第１Ｎ型ウエル領域１０３内にはサイドウォール１１７の下にＰ型拡散層領域１１１とサイドウォール１１７に自己整合的に高濃度Ｐ型拡散層領域１１８が形成されている。高濃度Ｐ型拡散層領域１１８の表面にコバルトシリサイド１２１と、その上に、例えば、窒化膜からなるストッパー絶縁膜１３０が形成されている。Ｐ型拡散層領域１１１と高濃度Ｐ型拡散層領域１１８がＰＭＯＳのソース／ドレイン領域を形成している。
【００３７】
さらに、バイポーラトランジスタのコレクタ領域を形成する第２Ｎ型ウエル領域１０８内には、素子分離酸化膜１０２がありコレクタ引き出しの部分とエミッタ／ベース形成領域を素子分離していている。コレクタ引き出しの部分には高濃度Ｎ型拡散層領域１１９が形成され、その表面にコバルトシリサイド１２１とその上に、例えば、窒化膜からなるストッパー絶縁膜１３０が形成されている。また、エミッタ／ベース形成領域には、第２導電膜１１３からなるエミッタ引き出し電極が、第１ＬＤＤ酸化膜１１２に開けられたコンタクトホールを介し、高濃度Ｎ型拡散層領域１２０に接続されている。第２導電膜１１３からなるエミッタ引き出し電極の上部にはコバルトシリサイド１２１が形成され、また、第２導電膜１１３からなるエミッタ引き出し電極の側壁には、第２ＬＤＤ酸化膜１１６からなるサイドウォールが形成されている。第２ＬＤＤ酸化膜１１６からなるサイドウォールに対し自己整合的に高濃度Ｐ型拡散層領域１１８が形成され、その表面にコバルトシリサイド１２１と、その上に、例えば、窒化膜からなるストッパー絶縁膜１３０が形成されている。
【００３８】
次に、図２（ａ）〜（ｄ）及び図３（ａ）〜（ｄ）を用いて本発明第２実施例の半導体装置の製造方法を説明する。
【００３９】
まず、図２（ａ）は、Ｐ型半導体基板１０１上に、公知の方法を用いてＰ型ウエル領域１０４と第１Ｎ型ウエル領域１０３を形成したものである。
【００４０】
次に、図２（ｂ）は、Ｐ型半導体基板１０１上に、２〜４ｎｍのゲート酸化膜１０５と、１０〜２５ｎｍの例えば、アモルファスシリコン、多結晶シリコン、及び、リン、ヒ素、もしくはボロンを含んだアモルファスシリコン等からなる第１導電膜１０６を形成したものである。
【００４１】
次に、図２（ｃ）は、ゲート電極１０７を形成し、ゲート電極に対し自己整合的に形成された、Ｎ型拡散層領域１１０、Ｐ型拡散層領域１１１を形成し、４００〜１０００ｋｅＶのリンの注入により第２Ｎ型ウエル領域１０８を、また、〜４ｋｅＶのボロンもしくは〜１５ｋｅＶのＢＦ２  注入により真性ベース領域１０９をそれぞれ形成したものである。
【００４２】
次に、図２（ｄ）は、２０〜８０ｎｍの第１ＬＤＤ酸化膜１１２を成長し、エミッタ開口のための窓を開口し、１５０〜３００ｎｍの例えば、アモルファスシリコン、多結晶シリコン、及び、リン、ヒ素を含んだアモルファスシリコン等からなる第２導電膜１１３と１００〜２００ｎｍの第１酸化膜１１４を成長し、公知のフォトリソグラフィー技術及び異方性エッチングによって選択的に第１酸化膜及び第２導電膜を同時に除去してエミッタ引き出し電極を形成したものである。尚、代替手段として、図中に示していないが、エミッタ引き出し電極上に２０〜１００ｎｍの窒化膜からなる絶縁膜のキャップを付けてから、エミッタ引き出し電極を形成する方法もある。
【００４３】
次に、図３（ａ）は、４０〜１００ｎｍの第２ＬＤＤ酸化膜１１６を成長し、公知の異方性エッチングを行って、ゲート電極１０７の側壁には、第１ＬＤＤ酸化膜１１２と第２ＬＤＤ酸化膜１１６からなるサイドウォール１１７を形成し、第２導電膜１１３の側壁には、第２ＬＤＤ酸化膜１１６からなるサイドウォールを形成する。これらのサイドウォールに対し自己整合的に、高濃度Ｐ型拡散層領域１１８と高濃度Ｎ型拡散層領域１１９を形成し、ＲＴＡによって第２導電膜１１３中に含まれた不純物を拡散することにより高濃度Ｎ型拡散層領域１２０を形成したものである。
【００４４】
次に、図３（ｂ）は、コバルトをスパッタリングした後、半導体基板表面のシリコン層とコバルトを反応させコバルトシリサイドを形成する公知の方法により、コバルトシリサイド１２１を形成したものである。
【００４５】
次に、図３（ｃ）は、コバルトシリサイド上に、例えば、窒化膜からなるストッパー絶縁膜１３０を１０〜２００ｎｍ形成したものである。
【００４６】
次に、図３（ｄ）は、公知の技術を用いて、例えば、酸化膜からなる層間絶縁膜１２２を形成し、２段階のドライエッチング技術を用いて、まず、層間絶縁膜１２２をエッチングしてストッパー絶縁膜１３０をほとんど削らずに露出させる。この際に、層間絶縁膜とストッパー絶縁膜のドライエッチングのエッチングレートの比が２０〜５０：１である公知のドライエッチング条件を用いるとストッパー絶縁膜１３０をほとんど削らずに露出させることができる。さらに、ストッパー絶縁膜１３０をドライエッチングしてコバルトシリサイド１２１と素子分離酸化膜１０２の表面をほとんど削らずに露出する。この際に、ストッパー絶縁膜と素子分離酸化膜のドライエッチングのエッチングレートの比が１０〜３０：１である公知のドライエッチング条件を用いると、素子分離酸化膜１０２をほとんど削らずに（多くても、〜２０ｎｍ以内で）露出させることができる。
【００４７】
次に、図４は、コンタクトホールを開口後、公知の方法を用いて、タングステンと、例えばＴｉ／ＴｉＮで構成されたバリアメタルからなるコンタクトプラグ１２３をコンタクトホール内に埋込み、次いで金属配線１２４を形成したものである。
【００４８】
本発明の上述した実施例によれば、同一エミッタ長のバイポーラトランジスタにおいて、外部ベース領域の面積を従来技術に比べ、最大で約５０％低減することができるので、Ｒｂ（ベース抵抗）の増加とｆＴ（遮断周波数）の変動なしに、Ｃｃｂ（コレクタ−ベース間容量）を低減することができ、ｆｍａｘ（最大発信周波数）を高くすることができる。
【００４９】
【第３実施例】
図５は、本発明による第３実施例の半導体装置を示すもので、同図（ａ）はその装置の平面レイアウト、同図（ｂ）は、同図（ａ）の切断線Ｇ−Ｈに沿う断面の構造を示したものである。この装置は、１つのバイポーラトランジスタ内に２つのベース引き出し配線を持った構造（以下、ダブルベース構造と記す。）を特徴としている。前述した第１実施例では、１つのバイポーラトランジスタ内に１つのベース引き出し配線を持った構造（以下、シングルベース構造と記す。）を示している。
【００５０】
一般的に、エミッタ開口窓の長辺方向（エミッタ長）を長くした場合、ベース抵抗もそれに伴って低減して行く。第１実施例では、ベース引き出し用のコンタクトプラグ１２３（Ｂ）が第２導電膜１１３からなるエミッタ引き出し電極に対し片側にしか配置されていないため、ベース引き出し用のコンタクトプラグ１２３（Ｂ）が配置されていないシリサイド１２１の部分ではベース電流が第２導電膜１１３からなるエミッタ引き出し電極の周囲を流れるため、エミッタ開口窓の長辺方向が長くなればなるほどベース電流の回り込みによる抵抗が付くのでベース抵抗の低減が抑制される。これに対し、第３実施例では第２導電膜１１３からなるエミッタ引き出し電極の両端にベース引き出し用のコンタクトプラグ１２３（Ｂ）が配置されているのでエミッタ長の増加とともにベース抵抗を下げることができる。
【００５１】
また、第３実施例では、第２導電膜１１３からなるエミッタ引き出し電極の左側にあるベース引き出し用のコンタクトプラグ１２３（Ｂ）は、エミッタ引き出し用のコンタクトプラグ１２３（Ｅ）に対し、平面図でみて垂直方向に配置されているが、第２導電膜１１３からなるエミッタ引き出し電極の右側にあるベース引き出し用のコンタクトプラグ１２３（Ｂ）は、エミッタ引き出し用のコンタクトプラグ１２３（Ｅ）に対し、平面図でみて平行方向に配置されている。このように構成することにより、エミッタ電極用の金属配線１２４（Ｅ）とコレクタ電極用の金属配線１２４（Ｃ）の幅をダブルベース構造での従来例（図１４参照）より広くすることができる。
【００５２】
【第４実施例】
図６は、本発明による第４実施例の半導体装置であり、同図（ａ）はその平面レイアウト、同図（ｂ）は同図（ａ）の切断線Ｉ−Ｊに沿う断面の構造を示したものである。第４実施例の特徴は、第２導電膜１１３からなるエミッタ引き出し電極の両端にあるベース引き出し用のコンタクトプラグ１２３（Ｂ）はその平面断面長辺が、エミッタ引き出し用のコンタクトプラグ１２３（Ｅ）の平面断面長辺方向に対し、垂直方向に配置され、また、コレクタ引き出し用のコンタクトプラグ１２３（Ｃ）もまたその長辺が、エミッタ引き出し用の左側のコンタクトプラグ１２３（Ｅ）の平面断面長辺方向に対し、垂直方向に配置されていることである。図６に示したこの構成（平面レイアウト）を用いることにより、図５と比較すると明らかなように、エミッタ電極用の用の金属配線１２４（Ｅ）とコレクタ電極用の金属配線１２４（Ｃ）の幅が広くなっているので、第３実施例装置よりも多くの電流を流せるようになる。
【００５３】
【第５実施例】
図７は、本発明による第５実施例の半導体装置の平面レイアウト（同図（ａ））及び平面レイアウトの切断線Ｋ−Ｌに沿う断面の構造を示す。本発明による第５実施例の装置の特徴は、高濃度Ｐ型拡散層領域１１８と高濃度Ｎ型拡散層領域１１９上に形成されたコバルトシリサイド１２１とコンタクトプラグ１２３（Ｂ）及び１２３（Ｃ）との接触抵抗の低減をしたものである。特にコレクタ部分において大きな電流を流した場合に、コンタクト部におけるシリサイド１２１とコンタクトプラグ１２３（Ｃ）との接触部分での電気的信頼性を向上させるために、コンタクトプラグとコバルトシリサイドとの接触面積を大きくしたものであり、ベースとコレクタ部のコンタクトプラグの平面レイアウトはアルファベットの”Ｅ”ないしこの鏡面反転した形で配置されていることが特徴となっている。
【００５４】
【第６および第７実施例】
図８（ａ）は、本発明による第６実施例でのバイポーラトランジスタの平面レイアウト及び同図（ｂ）は同図（ａ）の切断線Ｍ−Ｎに沿った断面の構造を示したものである。
【００５５】
図１１は本発明の第７実施例を示す。ここで、本発明の第７実施例は、本発明の第６実施例をＢｉＣＭＯＳに応用したもので、図１１にＢｉＣＭＯＳの断面構造を、図９（ａ）〜（ｄ）及び図１０（ａ）〜（ｄ）にそのＢｉＣＭＯＳの製造方法を示す。
【００５６】
なお、本発明の第６及び第７の実施例におけるバイポーラトランジスタの配線構造の平面レイアウトは、前述した、本発明による第４実施例（図６）と同じレイアウトを用いている。
【００５７】
まず、本発明による第６実施例のバイポーラトランジスタの断面図及び平面レイアウトについて図８を用いて説明すると、Ｐ型半導体基板１０１上に、第１Ｎ型ウエル領域１０８があり、これが、バイポーラトランジスタのコレクタ領域を形成している。また、Ｐ型半導体基板１０１の表面に素子分離酸化膜１０６が形成され、高濃度Ｐ型拡散層領域１１８Ａと、高濃度Ｎ型拡散層領域１１９からなるコレクタ引き出し領域が電気的に分離されている。ＳｉＧｅ（シリコンゲルマ）層１０９ＡとＳｉ（シリコン）層１０９Ｂからなる真性ベース領域中に高濃度Ｎ型拡散層領域１２０Ａがありエミッタ領域を形成し、これに接続して第２導電膜１１３からなるエミッタ引き出し電極が形成されている。さらに、第２導電膜１１３と高濃度Ｐ型拡散層領域１１８Ａと高濃度Ｎ型拡散層領域１１９の表面にコバルトシリサイド１２１と、その上に、例えば、窒化膜からなるストッパー絶縁膜１３０が形成されている。ベース引き出し用のコンタクトプラグ１２３（Ｂ）は、高濃度Ｐ型拡散層領域１１８表面に形成されたコバルトシリサイド１２１と非常に小さい接触面積で接続し、かつ、第２導電膜１１３と反対側で素子分離酸化膜１０６上に配置され、第２導電膜１１３と反対側の端部でベース引き出し用の金属配線１２４（Ｂ）と接続している。
【００５８】
次に、図９（ａ）〜（ｄ）及び図１０（ａ）〜（ｄ）を用いて、ＢｉＣＭＯＳの製造方法について説明する。
【００５９】
図１１は第７実施例でのＢｉＣＭＯＳの断面構造を示したものである。Ｐ型半導体基板１０１上に、ＣＭＯＳを構成するためのＰ型ウエル領域１０４と第１Ｎ型ウエル領域１０３と、バイポーラトランジスタを構成するための第２Ｎ型ウエル領域１０８がある。Ｐ型ウエル領域１０４内には、上面がコバルトシリサイド１２１で覆われたゲート電極と、その側壁にサイドウォール１１７を持ち、サイドウォール１１７の下にＮ型拡散層領域１１０とサイドウォール１１７に自己整合的に高濃度Ｎ型拡散層領域１１９が形成され、その表面にコバルトシリサイド１２１と、その上に、例えば、窒化膜からなるストッパー絶縁膜１３０が形成されている。Ｎ型拡散層領域１１０と高濃度Ｎ型拡散層領域１１９がＮＭＯＳのソース／ドレイン領域を形成している。また、第１Ｎ型ウエル領域１０３内には、上面がコバルトシリサイド１２１で覆われたゲート電極と、その側壁にサイドウォール１１７を持ち、サイドウォール１１７の下にＰ型拡散層領域１１１とサイドウォール１１７に自己整合的に高濃度Ｐ型拡散層領域１１８が形成されている。その表面にコバルトシリサイド１２１と、その上に、例えば、窒化膜からなるストッパー絶縁膜１３０が形成され、Ｐ型拡散層領域１１１と高濃度Ｐ型拡散層領域１１８がＰＭＯＳのソース／ドレイン領域を形成している。さらに、バイポーラトランジスタのコレクタ領域を形成する第２Ｎ型ウエル領域１０８内には、素子分離酸化膜１０２がありコレクタ引き出しの部分とエミッタ／ベース形成領域を素子分離している。コレクタ引き出しの部分には高濃度Ｎ型拡散層領域１１９が形成され、その表面にコバルトシリサイド１２１とその上に、例えば、窒化膜からなるストッパー絶縁膜１３０が形成されている。
【００６０】
また、エミッタ／ベース形成領域には、第２導電膜１１３からなるエミッタ引き出し電極が、第１絶縁膜１３０に開けられたコンタクトホールを介し、ＳｉＧｅ（シリコンゲルマニウム）層１０９ＡとＳｉ（シリコン）層１０９Ｂからなる真性ベース領域中に形成された、高濃度Ｎ型拡散層領域１２０Ａに接続されている。第２導電膜１１３からなるエミッタ引き出し電極の上部にはコバルトシリサイド１２１があり、また、第２導電膜１１３からなるエミッタ引き出し電極の側壁には、第２ＬＤＤ酸化膜１１６からなるサイドウォールが形成されている。第２ＬＤＤ酸化膜１１６からなるサイドウォールに対し自己整合的に高濃度Ｐ型拡散層領域１１８が形成され、その表面にコバルトシリサイド１２１とその上に、例えば、窒化膜からなるストッパー絶縁膜１３０が形成されている。
【００６１】
ベース引き出し用のコンタクトプラグ１２３（Ｂ）は、高濃度Ｐ型拡散層領域１１８表面に形成されたコバルトシリサイド１２１と非常に小さい接触面積で接続し、かつ、第２導電膜１１３とは反対側で素子分離酸化膜１０６上に配置され、第２導電膜１１３と反対側の端部でベース引き出し用の金属配線１２４（Ｂ）と接続している。
【００６２】
次に、図９（ａ）〜（ｄ）及び図１０（ａ）〜（ｄ）を用いて本発明による第７実施例の半導体装置ＢｉＣＭＯＳの製造方法を説明する。
【００６３】
まず、図９（ａ）は、Ｐ型半導体基板１０１上に、公知の方法を用いてＰ型ウエル領域１０４と第１Ｎ型ウエル領域１０３を形成したものである。
【００６４】
次に、図９（ｂ）は、Ｐ型半導体基板１０１上に、２〜４ｎｍのゲート酸化膜１０５と、１０〜２５ｎｍの例えば、アモルファスシリコン、多結晶シリコン、及び、リン、ヒ素、もしくはボロンを含んだアモルファスシリコン等からなる第１導電膜１０６を形成したものである。
【００６５】
次に、図９（ｃ）は、ゲート電極１０７を形成し、ゲート電極に対し自己整合的に形成された、Ｎ型拡散層領域１１０、Ｐ型拡散層領域１１１を形成し、４００〜１０００ｋｅＶのリンの注入により第２Ｎ型ウエル領域１０８を形成したものである。
【００６６】
次に、図９（ｄ）は、２０〜８０ｎｍの第１ＬＤＤ酸化膜１１２を成長し、バイポーラトランジスタの真性ベース形成予定領域上をフォトレジストを用いた公知のエッチング技術を用いることによって選択的に第１ＬＤＤ酸化膜１１２を除去して、第２Ｎ型ウエル領域１０８が形成されたシリコン基板表面を露出する。例えば、ボロン、インジウム、等のＰ型の不純物が１０１８〜５×１０２０ｃｍ−３の濃度含まれ、かつ、Ｇｅが５〜３０％含まれた２０〜１００ｎｍのＳｉＧｅ層１０９Ａと、２０〜５０ｎｍの単結晶Ｓｉ層１０９Ｂからなる真性ベース領域を半導体基板全面に順に成長後、第１絶縁膜１３０を成長する。さらにフォトレジスト（不図示）を用いた公知のエッチング技術を用いることによってエミッタ拡散層形成予定領域上の第１絶縁膜１３０を除去してエミッタ開口窓を形成する。
【００６７】
次いで、１５０〜３００ｎｍの、例えば、アモルファスシリコン、多結晶シリコン、及び、リン、ヒ素を含んだアモルファスシリコン等からなる第２導電膜１１３を成長し、フォトレジスト（不図示）を用いた公知のエッチング技術を用いることによって第２導電膜１１３からなるエミッタ引き出し電極を形成する。さらに、フォトレジスト１３１を用いた公知のエッチング技術を用いることによって真性ベース領域を形成する。なお、この実施例ではＳｉＧｅ層を用いているが、ＳｉＧｅにＣを添加することにより、膜中でのＰ型不純物の拡散速度が遅くなり、耐熱性も向上するので、前述のＳｉＧｅに対しＣを１％前後追加したＳｉＧｅ−Ｃ膜を用いることもできる。
【００６８】
また、図には示していないが、露出されたシリコン基板表面に２０〜１００ｎｍのＳｉＧｅ層１０９Ａと２０〜５０ｎｍの単結晶Ｓｉ層１０９Ｂからなる真性ベース領域を、公知の選択成長技術を用いて形成する方法もあり、その方法を用いて真性ベース領域を形成することもでる。その場合には、フォトレジスト１３１を用いて第１絶縁膜１３０をパターニングすると図９（ｄ）とほぼ同じ断面形状を得ることができる。
【００６９】
さらに、真性ベース領域の形成方法において、ＳｉＧｅ層１０９Ａを第１Ｎ型ウエル領域１０８が形成されたシリコン基板表面に直接成長させると、ＳｉＧｅとＳｉの結晶格子の大きさが異なるために結晶欠陥が発生しやすいが、ＳｉＧｅ層１０９Ａとシリコン基板表面との間に、１０〜２０ｎｍのＮ型の不純物を含んだ単結晶シリコンからなる緩衝層（不図示）を成長させた後、ＳｉＧｅ層（ＳｉＧｅ−Ｃ層（シリコンゲルマニウム−カーボン層）でも同じ）を成長させると結晶欠陥の発生が抑制されることが明らかになっており、その方法を用いて全面もしくは選択的に真性ベース領域を形成するのがより好ましい。
【００７０】
次に、図１０（ａ）は、４０〜１００ｎｍの第２ＬＤＤ酸化膜１１６を成長し、公知の異方性エッチングを行って、ゲート電極１０７の側壁には、第１ＬＤＤ酸化膜１１２と第２ＬＤＤ酸化膜１１６からなるサイドウォール１１７を形成する。第２導電膜１１３と真性ベース領域１０９Ａと１０９Ｂの側壁には、第２ＬＤＤ酸化膜１１６からなるサイドウォールを形成し、これらのサイドウォールに対し自己整合的に、高濃度Ｐ型拡散層領域１１８と高濃度Ｎ型拡散層領域１１９を形成したものである。
【００７１】
次に、図１０（ｂ）は、ＲＴＡによって第２導電膜１１３中に含まれた不純物を拡散することにより高濃度Ｎ型拡散層領域１２０Ａを形成する。次に、コバルトをスパッタリングした後、半導体基板表面のシリコン層とコバルトを反応させコバルトシリサイドを形成する公知の方法により、コバルトシリサイド１２１を形成したものである。
【００７２】
次に、図１０（ｃ）は、コバルトシリサイド１２１上に、例えば、窒化膜からなるストッパー絶縁膜１３０を１０〜２００ｎｍ形成したものである。
【００７３】
次に、図１０（ｄ）は、公知の技術を用いて、例えば、酸化膜からなる層間絶縁膜１２２を形成し、２段階のドライエッチング技術を用いて、まず、層間絶縁膜１２２をエッチングしてストッパー絶縁膜１３０をほとんど削らずに露出させる。この際に、層間絶縁膜とストッパー絶縁膜のドライエッチングのエッチングレートの比が１０：１〜３０：１である公知のドライエッチング条件を用いるとストッパー絶縁膜１３０をほとんど削らずに露出させることができる。
【００７４】
次に、ストッパー絶縁膜１３０をドライエッチングしてコバルトシリサイド１２１と素子分離酸化膜１０２の表面をほとんど削らずに露出する。この際に、ストッパー絶縁膜と素子分離酸化膜のドライエッチングのエッチングレートの比が１０：１〜３０：１である公知のドライエッチング条件を用いると素子分離酸化膜１０２をほとんど削らずに（多くても、〜２０ｎｍ以内で）露出させることができる。
【００７５】
次に、図１１は、コンタクトを開口後、公知の方法を用いて、タングステンと、例えばＴｉ／ＴｉＮで構成されたバリアメタルからなるコンタクトプラグ１２３をコンタクトホール内に埋込み、金属配線１２４を形成したものである。
図１１では、真性ベース領域にＳｉＧｅ層（もしくは、ＳｉＧｅ−Ｃ層）が形成されているため、シリコン中にイオン注入によって真性ベース領域を形成する場合に比べ、ｆＴ  を向上することができるので、前述したｆｍａｘの関係式からも明らかなように、他の実施例でのＣｃｂの低減効果に加え、さらにｆＴ  を向上することができるので、ｆｍａｘをさらに向上させることができる。
【００７６】
ここで、グラフトベースとコレクタとがショートしてしまう従来の問題点を図１５（ｂ）により、また、ストッパー窒化膜１３０を用いた場合の改善効果を図１５（ａ）により説明する。
【００７７】
ストッパー絶縁膜１３０がない場合、図１５（ｂ）に示したように、コンタクトホール開口時に酸化膜ドライエッチのオーバーエッチングを行うと、素子分離酸化膜１０２が図に示したように削れてしまう。もし、高濃度Ｐ型拡散層領域１１８のジャンクション深さよりも深く素子分離酸化膜１０２が削れてしまうと、高濃度Ｐ型拡散層領域１１８と第１Ｎ型ウエル領域１０８がコンタクトプラグ（不図示）を介しショートする。
【００７８】
これに対し、例えば窒化膜からなるストッパー絶縁膜１３０がある場合には、図１５（ａ）に示したように、コンタクトホール開口時の酸化膜ドライエッチのエッチングレートに対しストッパー絶縁膜のエッチングレートが、エッチングレートの比が２０〜５０：１である公知のドライエッチング条件を用いると、オーバーエッチングを行ってもストッパー絶縁膜１３０をほとんど削らずに露出させることができる。次に、ストッパー絶縁膜と素子分離酸化膜のドライエッチングのエッチングレートの比が１０〜３０：１である公知のドライエッチング条件を用いると素子分離酸化膜１０２をほとんど削らずに（多くても、〜２０ｎｍ以内で）露出させることができ、高濃度Ｐ型拡散層領域１１８と第１Ｎ型ウエル領域１０８がショートすることはない。
【００７９】
【発明の効果】
１．トランジスタのベース引き出し（もしくはコレクタ引き出し）に、半導体装置平面に平行な断面がスリット状のコンタクト（タングステン）プラグを用い、該プラグを素子分離絶縁膜上まで延在させているため、金属配線の平面レイアウトにおける位置（特にベース部、コレクタ部）に自由度が増す。
【００８０】
２．トランジスタのグラフトベース上のコンタクト部分が金属−金属の接続（ＣｏＳｉ２−ＴｉＳｉ２／Ｔｉ  Ｎ（バリアメタル）−コンタクト（タングステン）プラグ）であるため、グラフトベース領域の面積を従来よりも小さくすることができるので、Ｃｃｂを小さくすることができ、ｆｍａｘ  を高くすることができる。
【図面の簡単な説明】
【図１】図（ａ）は、本発明による半導体装置の第１実施例の平面図であり、図（ｂ）は図（ａ）の切断線Ｅ−Ｆに沿った断面図である。
【図２】本発明による第２実施例の半導体装置で、バイポーラとＣＭＯＳが同一チップ内に構成されたＢｉＣＭＯＳの製造方法を示す工程順断面図の一部を示す。
【図３】本発明による第２実施例の半導体装置であるＢｉＣＭＯＳの製造方法の図２の工程に続く工程を示す。
【図４】本発明による第２実施例の半導体装置であるＢｉＣＭＯＳの断面構造を示す。
【図５】本発明による第３実施例の半導体装置を示すもので、図（ａ）はその装置の平面レイアウト、図（ｂ）は、図（ａ）の切断線Ｇ−Ｈに沿う断面の構造を示したものである。
【図６】本発明による第４実施例の半導体装置であり、図（ａ）はその平面レイアウト、図（ｂ）は図（ａ）の切断線Ｉ−Ｊに沿う断面の構造を示したものである。
【図７】本発明による第５実施例の半導体装置であり、図（ａ）はその平面レイアウト、図（ｂ）は図（ａ）の切断線Ｋ−Ｌに沿う断面の構造を示す。
【図８】図（ａ）は本発明による第６実施例の半導体装置のバイポーラトランジスタの平面レイアウト、同図（ｂ）は同図（ａ）の切断線Ｍ−Ｎに沿った断面の構造を示したものである。
【図９】本発明による第７実施例の半導体装置のＢｉＣＭＯＳの製造方法を示す工程順断面図の一部を示す。
【図１０】本発明による第７実施例の半導体装置のＢｉＣＭＯＳの製造方法で図９の工程に続く工程を示す。
【図１１】本発明による第７実施例の半導体装置のＢｉＣＭＯＳの断面構造を示す。
【図１２】従来技術の半導体装置の構造を示すもので、図（ａ）は平面図の一例、図（ｂ）は図（ａ）の切断線Ａ−Ｂに沿った断面図を、図（Ｃ）は切断線Ｃ−Ｄに沿った断面図をそれぞれ示したものである。
【図１３】従来技術の半導体装置の製造方法の一例を示す工程順断面図の一部を示す。
【図１４】従来技術の半導体装置の製造方法で図１３の工程に続く工程を示す。
【図１５】図（ａ）はストッパー窒化膜を用いた場合の改善効果を示し、図（ｂ）はグラフトベースとコレクタとがショートしてしまう従来の問題点を示す。
【符号の説明】
１０１：  半導体基板
１０６：素子分離酸化膜
１０９：  真性ベース領域
１１３：エミッタ引き出し電極
１１９：  コレクタ引き出し領域
１１８：グラフトベース領域（ベース高濃度拡散層領域）
１２０：エミッタ領域
１２１：コバルトシリサイド層
１２３（Ｅ）、１２３（Ｂ）、１２３（Ｃ）：エミッタ引き出し用、ベー    ス引き出し用、及びコレクタ引き出し用のコンタクトプラグ
１３０：ストッパー絶縁膜
【図１】
0003621359.tif 000002
【図２】
0003621359.tif 000003
【図３】
0003621359.tif 000004
【図４】
0003621359.tif 000005
【図５】
0003621359.tif 000006
【図６】
0003621359.tif 000007
【図７】
0003621359.tif 000008
【図８】
0003621359.tif 000009
【図９】
0003621359.tif 000010
【図１０】
0003621359.tif 000011
【図１１】
0003621359.tif 000012
【図１２】
0003621359.tif 000013
【図１３】
0003621359.tif 000014
【図１４】
0003621359.tif 000015
【図１５】
0003621359.tif 000016