(57)【特許請求の範囲】
【請求項１】
メモリセルアレイと、
前記メモリセルアレイから読出された複数個の出力データを比較する比較器と、
複数個の出力ピンと、
前記複数個の出力ピンのうちの１つをプログラマブルに選択する出力ピン指定手段とを具備し、
テストモード時には前記比較器の出力のみが前記出力ピン指定手段により指定された出力ピンを介して出力されることを特徴とする半導体メモリ装置。
【請求項２】
正常モード時には前記複数個の出力データが前記複数個の出力ピンを介して出力されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記比較器は排他的ＯＲゲートを具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記出力ピン指定手段は、
前記半導体メモリ装置の外部から印加される固有番号を貯蔵するレジスタと、
前記レジスタに貯蔵された前記固有番号に基づき前記複数個の出力ピンのうちの１つを選択する選択手段とを具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記選択手段は、前記比較器の出力を前記選択された出力ピンに提供するデマルチプレクサを具備することを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記半導体メモリ装置は、前記複数個の出力ピンに各々連結される複数個のマルチプレクサをさらに具備し、
前記複数個のマルチプレクサは正常モード時には前記メモリセルアレイを前記複数個の出力ピンに連結し、テストモード時には前記比較器の出力を前記選択された出力ピンに連結することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
前記出力ピン指定手段と前記複数個のマルチプレクサとはテスト制御信号により制御されることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
メモリセルアレイ及び複数個の出力ピンを具備する半導体メモリ装置に対するテストモード時の読出方法において、
前記半導体メモリ装置の外部から印加される固有番号を貯蔵する段階と、
前記貯蔵された前記固有番号に対応して前記出力ピンのうちの１つを選択する段階と、
前記テストモード時、前記メモリセルアレイから読出された複数個の出力データを比較する段階と、
前記比較結果を前記選択された出力ピンに出力する段階とを具備することを特徴とするテストモード時の読出方法。
【請求項９】
メモリセルアレイ及び複数個の出力ピンを具備する複数個の半導体メモリ装置を含み、前記半導体メモリ装置の同一の出力ピンが対応する１つのデータバスに共通接続されているメモリモジュールに対するテスト方法において、
テスト時、前記各半導体メモリ装置にそれぞれの固有番号を印加してそれぞれの固有番号に対応する出力ピンを指定する段階と、
前記それぞれ指定された出力ピンを介して前記各半導体メモリ装置から同時にデータを読出す段階とを具備することを特徴とするメモリモジュールテスト方法。
【請求項１０】
前記各半導体メモリ装置に印加される固有番号は相異な固有番号であることを特徴とする請求項９に記載のメモリモジュールテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に半導体メモリ装置及びメモリモジュールとそのテストモード時の読出方法とに関する。
【０００２】
【従来の技術】
最近の一部の高速半導体メモリ装置は、システムでデータまたはアドレスなどの入出力信号をバス形態の伝送線路を通して送受信可能なように設計されている。このようなバス構造では、１つのバスに複数の半導体メモリ装置が共通接続され、一回に一個の半導体メモリ装置のみがこのバスにデータを載せる。もし、同時に２つ以上の半導体メモリ装置がバスにデータを載せた場合には、データの衝突によって誤動作が発生する。
高速半導体メモリ装置の一種であるラムバス(Rambus)DRAMも前記のようなバス構造を採用しており、このようなバス構造を支援するために独特な形態のモジュールが提案されている。
【０００３】
図１はラムバスDRAMに採用されているバス構造を有するメモリモジュールのブロック図である。
図１を参照すれば、メモリモジュール２００は複数個の入出力ピンDQ１乃至DQWを有する複数個の半導体メモリ装置１１乃至１n、即ちラムバスDRAMを含み、前記半導体メモリ装置１１乃至１nの同一入出力ピンは対応する一つのデータバスに共通接続される。即ち、前記半導体メモリ装置１１乃至１nの第１入出力ピンDQ１はデータバスDB１に共通接続され、第２入出力ピンDQ２はデータバスDB２に共通接続される。このようにして、半導体メモリ装置１１乃至１nのW番目の入出力ピンDQWはデータバスDBWに共通接続される。また、マスタのコントローラ１００の対応する入出力ピンも対応するデータバスに接続される。
【０００４】
図１に示すバス構造を有するメモリモジュールでは、書込動作時に、同一のデータを複数個の半導体メモリ装置１１乃至１ｎに同時に書込める。しかし、読出動作時には、前述したように、同時に２つ以上の半導体メモリ装置からデータを読出すと、データバス上でデータが衝突する。これを避けるためには一回に一個の半導体メモリ装置からだけデータを読出すようにしなければならない。
図２は図１に示す半導体メモリ装置における従来の出力データ併合(Merge)回路の概略的なブロック図である。
図２を参照すれば、従来の回路では、正常モード時にはメモリセルアレイ２１から読出される複数個の出力データDO１乃至DOWは、複数個の出力ピンDQ１乃至DQWを介して同時に出力される。一方、テストモード時には比較器２２が、メモリセルアレイ２１から読出される複数個の出力データDO１乃至DOWを併合して決まった１本の出力ピン、例えばDQ１に出力する。
【０００５】
これにより、図２に示す出力データ併合回路を含む半導体メモリ装置が図１に示すメモリモジュールに採用される場合には、テストモードの読出動作時、全ての半導体メモリ装置が決まった出力ピンDQ１を介して同一の１つのデータバス、例えばデータバスDB１にデータを出力することになる。したがって、同時に２つ以上の半導体メモリ装置からデータを読出す場合、データバスDB１上でデータの衝突が発生する。
従って、従来の出力データ併合回路を含む半導体メモリ装置が図１に示すメモリモジュールに採用される場合には、メモリモジュールテスト時には一回に一個の半導体メモリ装置のみからデータを読出さなければならないので、言い換えれば、一回に一個の半導体メモリ装置のみしかテスト出来ないため、モジュールテスト時間が延びるという欠点がある。
【０００６】
【発明が解決しようとする課題】
従って、本発明が解決しようとする技術的課題は、前記バス構造を有するメモリモジュールのテスト時に、一回に複数個の半導体メモリ装置から同時にデータを読出せるように、テストモード時に、出力データの出力されるピンをプログラマブルに可変させうる半導体メモリ装置を提供することにある。
本発明が解決しようとする他の技術的課題は、前記バス構造を有するメモリモジュールのテスト時に、一回に複数個の半導体メモリ装置から同時にデータを読出せる半導体メモリ装置のテストモード時の読出方法を提供することにある。
本発明が解決しようとするさらに他の技術的課題は、前記バス構造を有するメモリモジュールのテスト時に、テスト時間を短縮しうるメモリモジュールテスト方法を提供することにある。
【０００７】
【課題を解決するための手段】
前記技術的課題を達成するために、本発明は、メモリセルアレイと、前記メモリセルアレイから読出された複数個の出力データを比較する比較器と、複数個の出力ピンと、テストモード時に前記出力ピンのうちの前記比較器の出力が出力されるピンをプログラマブルに可変させるための出力ピン指定手段とを設けたものである。
テストモード時には前記比較器の出力のみが前記出力ピン指定手段により指定されたピンを介して出力され、正常モード時には前記複数個の出力データが前記複数個の出力ピンを介して出力される。
望ましい実施の形態によれば、前記出力ピン指定手段は、前記半導体メモリ装置の外部から印加される固有番号を貯蔵するレジスタと、前記レジスタに貯蔵された前記固有番号に基づき前記複数個の出力ピンのうちの１つを選択する選択手段とを具備する。
【０００８】
前記他の技術的課題を達成するために、メモリセルアレイ及び複数個の出力ピンを具備する半導体メモリ装置に対するテストモード時の読出方法において、前記半導体メモリ装置の外部から印加される固有番号を貯蔵する段階と、前記貯蔵された前記固有番号に対応して前記出力ピンのうちの１つを選択する段階と、前記テストモード時、前記メモリセルアレイから読出された複数個の出力データを比較する段階と、前記比較結果を前記選択された出力ピンに出力する段階とを具備する。
【０００９】
前記さらに他の技術的課題を達成するために、メモリセルアレイ及び複数個の出力ピンを具備する複数個の半導体メモリ装置を含み、前記半導体メモリ装置の同一の出力ピンが対応する１つのデータバスに共通接続されているメモリモジュールに対するテスト方法において、テスト時、前記各半導体メモリ装置にそれぞれの固有番号を印加してそれぞれの固有番号に対応する相異なる出力ピンを指定する段階と、前記相異なる出力ピンに連結されている相異なるデータバスを介して前記各半導体メモリ装置から同時にデータを読出す段階とを具備する。
【００１０】
【発明の実施の形態】
以下、添付した図面に基づき本発明を詳しく説明するが、本発明の実施例は多様に変形でき、本発明の範囲が下記実施例に限定されると解釈してはならない。本発明の実施例は当業者に本発明をさらに完全に説明するために提供されるものである。なお、図面上、同一の符号及び番号は同一の要素を示す。
図３は本発明の一実施例に係る半導体メモリ装置のブロック図である。
図３を参照すれば、本発明の実施例に係る半導体メモリ装置は、メモリセルアレイ３１、比較器３２、複数個の出力ピンDQ１乃至DQW、出力ピン指定手段３３、及び複数個のマルチプレクサ３４１乃至３４Wを具備する。
【００１１】
半導体メモリ装置の正常モード時には、メモリセルアレイ３１から読出される複数個の出力データDO１乃至DOWが複数個の出力ピンDQ１乃至DQWに出力される。具体的には、正常モード時にはテスト制御信号TESTが非活性化状態となり、これにより複数個のマルチプレクサ３４１乃至３４Wを介して複数個の出力データDO１乃至DOWが複数個の出力ピンDQ１乃至DQWに同時に出力される。
比較器３２は、半導体メモリ装置のテストモード時に、メモリセルアレイ３１から読出される複数個の出力データDO１乃至DOWを合併して、一つの出力ピンに出力するためのものであって、テストモード時、複数個の出力データDO１乃至DOWを比較して一つの比較結果を出力する。図３には比較器３２が出力データDO１乃至DOWのみを相互比較する排他的ＯＲゲート(Exclusive OR Gate)で構成された場合が示されている。この場合には、比較器３２の比較結果が論理“ハイ”の時、出力データDO１乃至DOWに相異なるデータが存在すると判定して、半導体メモリ装置を不良(Fail)であると判定し、比較器３２の比較結果が論理“ロー”の時、出力データDO１乃至DOWが相等しいと判定して、半導体メモリ装置を良好(Good)であると判定する。
【００１２】
一方、メモリセルアレイ３１から読出そうとする出力データDO１乃至DOWが相異なる場合には、比較器３２は所定のレジスタに貯蔵されている比較データと出力データDO１乃至DOWとを比較する比較回路で構成される。この場合、前記比較データと前記出力データDO１乃至DOWとが相異なる場合、半導体メモリ装置を不良であると判定し、相等しい場合は良好であると判定する。
特に、出力ピン指定手段３３は、出力ピンDQ１乃至DQWのうち比較器３２の出力が出力されるピンをプログラマブルに可変させ、レジスタ３３１、エンコーダ３３２及びデマルチプレクサ３３３を具備する。具体的には、テストモード時に、半導体メモリ装置の外部から印加される固有番号をレジスタ３３１が貯蔵し、エンコーダ３３２はレジスタ３３１に貯蔵された固有番号をエンコーディングする。デマルチプレクサ３３３は、選択手段であって、エンコーダ３３２の出力に応答して選択される出力ピンに比較器３２の出力を出力する。即ち、テストモード時には、比較器３２の出力のみが、デマルチプレクサ３３３とマルチプレクサ３４１乃至３４Wのうちの１つを経て、選択されたピンに出力される。
【００１３】
つまり、前述した本発明に係る半導体メモリ装置は、テストモード時に、出力ピン指定手段３３により比較器３２の出力が出力されるピンをプログラマブルに可変させうる。即ち、出力ピンDQ１乃至DQWのうち任意の１つを指定することが出来る。
図４は、図３の半導体メモリ装置が図１のバス構造を有するメモリモジュールに採用される場合の、読出方法を説明するためのブロック図である。図４を参照して本発明に係るメモリモジュールテスト方法を詳しく説明する。
【００１４】
まず、各半導体メモリ装置４１乃至４nに相異なるそれぞれの固有番号を印加して、それぞれの固有番号に対応する相異なる出力ピンを指定した後、テストモードに移行する。その理由は、同一の１つのデータバスに連結されている同一の出力ピンを指定する場合には、読出時にデータバスでデータの衝突が発生するからである。例えば、半導体メモリ装置４１には、固有番号１を印加し、１に対応する出力ピンDQ１を内部に含まれた比較器の出力の出力されるピンとして指定する。半導体メモリ装置４２には固有番号２を印加し、２に対応する出力ピンDQ２を内部比較器の出力の出力されるピンとして指定する。同様に、半導体メモリ装置４nには固有番号Wを印加し、Wに対応する出力ピンDQWを内部比較器の出力が出力されるピンとして指定する。
【００１５】
これにより、テストモードの読出動作時、半導体メモリ装置４１の内部比較器の出力は、出力ピンDQ１を介してデータバスDB１に出力され、半導体メモリ装置４２の内部比較器の出力は出力ピンDQ２を介してデータバスDB２に出力される。同様に半導体メモリ装置４nの内部比較器の出力は、出力ピンDQWを介してデータバスDBWに出力される。従って、テストモードの読出動作時に、データバス上におけるデータの衝突が防止され、一回に複数個の半導体メモリ装置４１乃至４nから同時にデータを読出すことが出来る。
仮に、メモリモジュールに装着される半導体メモリ装置の数Nがデータバスの数Wより多い場合には、前述した方法により、先にW個の半導体メモリ装置から同時にデータを読出してテストし、残りの半導体メモリ装置に対してもW個ずつ順次に同時にテストすることが出来る。
【００１６】
【発明の効果】
前述したように本発明に係る半導体メモリ装置では、テストモード時に出力データの比較器の出力の出力されるピンをプログラマブルに可変できる。従って、本発明に係る半導体メモリ装置がメモリモジュールに装着される場合、各半導体メモリ装置の出力ピンを別々に指定することによって、メモリモジュールテスト時、一回に複数個の半導体メモリ装置から同時にデータを読出すことが出来る。これにより、モジュールテスト時間を短縮することが出来る。
【図面の簡単な説明】
【図１】ラムバスDRAMに採用されたバス構造を有するメモリモジュールのブロック図である。
【図２】図１に示された半導体メモリ装置における従来の出力データ併合回路の概略的なブロック図である。
【図３】本発明の実施例に係る半導体メモリ装置のブロック図である。
【図４】図３の半導体メモリ装置が図１のバス構造を有するメモリモジュールに採用される場合の読出方法を説明するためのブロック図である。
【符号の説明】
３１：メモリセルアレイ
３２：比較器
DQ１〜DQW：出力ピン
３３：出力ピン指定手段
３４１〜３４W：マルチプレクサ
【図１】
0003657498.tif 000002
【図２】
0003657498.tif 000003
【図３】
0003657498.tif 000004
【図４】
0003657498.tif 000005