(57)【特許請求の範囲】
【請求項１】
昇圧された内部電源電圧を発生するための昇圧回路を有する半導体集積回路であって、前記昇圧回路は、
第１の期間の間に充電される複数の第１のキャパシタと、
前記複数の第１のキャパシタと交互に配され、第２の期間の間に充電される複数の第２のキャパシタと、
前記複数の第１のキャパシタの各々に昇圧されたクロック信号を供給する第１の電位変換回路と、
前記複数の第２のキャパシタの各々に昇圧されたクロック信号を供給する第２の電位変換回路と、
前記第２の期間から所定時間遅れた第３の期間の間に、前記複数の第１のキャパシタの各々に蓄積された電荷を前記各第１のキャパシタの次の前記第２のキャパシタに転送する第１の転送回路と、
前記第１の期間から前記所定時間遅れた第４の期間の間に、前記複数の第２のキャパシタの各々に蓄積された電荷を前記各第２のキャパシタの次の前記第１のキャパシタに転送する第２の転送回路とを備えたことを特徴とする半導体集積回路、
【請求項２】
前記第１の転送回路は第１のＮＭＯＳトランジスタを含み、該第１のＮＭＯＳトランジスタのソ−スが前記各第１のキャパシタに接続され、前記第１のＮＭＯＳトランジスタのドレインが前記次の第２のキャパシタに接続され、
前記昇圧回路は、
前記第１のＮＭＯＳトランジスタのゲートに接続された第３のキャパシタと、
ソ−スが前記第１のＮＭＯＳトランジスタのソ−スに接続され、ドレインが前記第１のＮＭＯＳトランジスタのゲートに接続され、そして、ゲートが前記第１のＮＭＯＳトランジスタのドレインに接続された第２のＮＭＯＳトランジスタとを備え、
前記第１の期間と前記第２の期間とが重なる期間の間に前記第２のＮＭＯＳトランジスタがオンして前記第３のキャパシタを充電し、そして、前記第３の期間の間に、前記第１の転送回路としての前記第１のＮＭＯＳトランジスタのゲートに前記第３のキャパシタに蓄積された電荷が与えられ、従ってオンした前記第１の転送回路を介して前記各第１のキャパシタに蓄積された電荷が前記次の第２のキャパシタに転送されることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記第２の転送回路は第１のＮＭＯＳトランジスタを含み、該第１のＮＭＯＳトランジスタのソ−スが前記各第２のキャパシタに接続され、前記第１のＮＭＯＳトランジスタのドレインが前記次の第１のキャパシタに接続され、
前記昇圧回路は、
前記第１のＮＭＯＳトランジスタのゲートに接続された第３のキャパシタと、
ソ−スが前記第１のＮＭＯＳトランジスタのソ−スに接続され、ドレインが前記第１のＮＭＯＳトランジスタのゲートに接続され、そして、ゲートが前記第１のＮＭＯＳトランジスタのドレインに接続された第２のＮＭＯＳトランジスタとを備え、
前記第１の期間と前記第２の期間とが重なる期間の間に前記第２のＮＭＯＳトランジスタがオンして前記第３のキャパシタを充電し、そして、前記第４の期間の間に、前記第２の転送回路としての前記第１のＮＭＯＳトランジスタのゲートに前記第３のキャパシタに蓄積された電荷が与えられ、従ってオンした前記第２の転送回路を介して前記各第２のキャパシタに蓄積された電荷が前記次の第１のキャパシタに転送されることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記第３の期間は前記次の第２の期間が開始する所定時間前に終了することを特徴とする請求項１記載の半導体集積回路。
【請求項５】
前記第４の期間は前記次の第１の期間が開始する所定時間前に終了することを特徴とする請求項１記載の半導体集積回路。
【請求項６】
前記第１の電位変換回路は前記各第１のキャパシタに供給される前記昇圧されたクロック信号が第１のレベルの間に充電される第３のキャパシタを含み、該第３のキャパシタの一端が前記各第１のキャパシタに電気的に接続され、前記各第１のキャパシタに供給される前記昇圧されたクロック信号が前記第１のレベルより高い第２のレベルである期間の間に、前記第３のキャパシタの他端に零より高い電圧が供給されることを特徴とする請求項１記載の半導体集積回路。
【請求項７】
前記第１の転送回路は第１のＮＭＯＳトランジスタを含み、該第１のＮＭＯＳトランジスタのソ−スが前記各第１のキャパシタに接続され、前記第１のＮＭＯＳトランジスタのドレインが前記次の第２のキャパシタに接続され、
前記昇圧回路は、
前記第１のＮＭＯＳトランジスタのゲートに接続された第４のキャパシタと、
ソ−スが前記第１のＮＭＯＳトランジスタのソ−スに接続され、ドレインが前記第１のＮＭＯＳトランジスタのゲートに接続され、そして、ゲートが前記第１のＮＭＯＳトランジスタのドレインに接続された第２のＮＭＯＳトランジスタとを備え、
前記第１の期間と前記第２の期間とが重なる期間の間に前記第２のＮＭＯＳトランジスタがオンして前記第４のキャパシタを充電し、そして、前記第４の期間の間に、前記第１の転送回路としての前記第１のＮＭＯＳトランジスタのゲートに前記第３のキャパシタに蓄積された電荷が与えられ、従ってオンした前記第１の転送回路を介して前記各第１のキャパシタに蓄積された電荷が前記次の第２のキャパシタに転送されることを特徴とする請求項６記載の半導体集積回路。
【請求項８】
前記第２の転送回路は第１のＮＭＯＳトランジスタを含み、該第１のＮＭＯＳトランジスタのソ−スが前記各第２のキャパシタに接続され、前記第１のＮＭＯＳトランジスタのドレインが前記次の第１のキャパシタに接続され、
前記昇圧回路は、
前記第１のＮＭＯＳトランジスタのゲートに接続された第４のキャパシタと、
ソ−スが前記第１のＮＭＯＳトランジスタのソ−スに接続され、ドレインが前記第１のＮＭＯＳトランジスタのゲートに接続され、そして、ゲートが前記第１のＮＭＯＳトランジスタのドレインに接続された第２のＮＭＯＳトランジスタとを備え、
前記第１の期間と前記第２の期間とが重なる期間の間に前記第２のＮＭＯＳトランジスタがオンして前記第４のキャパシタを充電し、そして、前記第４の期間の間に、前記第２の転送回路としての前記第１のＮＭＯＳトランジスタのゲートに前記第３のキャパシタに蓄積された電荷が与えられ、従ってオンした前記第２の転送回路を介して前記各第２のキャパシタに蓄積された電荷が前記次の第１のキャパシタに転送されることを特徴とする請求項６記載の半導体集積回路。
【請求項９】
前記第３の期間は前記次の第２の期間が開始する所定時間前に終了することを特徴とする請求項６記載の半導体集積回路。
【請求項１０】
前記第４の期間は前記次の第１の期間が開始する所定時間前に終了することを特徴とする請求項６記載の半導体集積回路。
【請求項１１】
前記第２の電位変換回路は前記各第２のキャパシタに供給される前記昇圧されたクロック信号が第１のレベルの間に充電される第３のキャパシタを含み、該第３のキャパシタの一端が前記各第２のキャパシタに電気的に接続され、前記各第２のキャパシタに供給される前記昇圧されたクロック信号が前記第１のレベルより高い第２のレベルである期間の間に、前記第３のキャパシタの他端に零より高い電圧が供給されることを特徴とする請求項６記載の半導体集積回路。
【請求項１２】
前記第１の転送回路は第１のＮＭＯＳトランジスタを含み、該第１のＮＭＯＳトランジスタのソ−スが前記各第１のキャパシタに接続され、前記第１のＮＭＯＳトランジスタのドレインが前記次の第２のキャパシタに接続され、
前記昇圧回路は、
前記第１のＮＭＯＳトランジスタのゲートに接続された第４のキャパシタと、
ソ−スが前記第１のＮＭＯＳトランジスタのソ−スに接続され、ドレインが前記第１のＮＭＯＳトランジスタのゲートに接続され、そして、ゲートが前記第１のＮＭＯＳトランジスタのドレインに接続された第２のＮＭＯＳトランジスタとを備え、
前記第１の期間と前記第２の期間とが重なる期間の間に前記第２のＮＭＯＳトランジスタがオンして前記第４のキャパシタを充電し、そして、前記第３の期間の間に、前記第１の転送回路としての前記第１のＮＭＯＳトランジスタのゲートに前記第４のキャパシタに蓄積された電荷が与えられ、従ってオンした前記第１の転送回路を介して前記各第１のキャパシタに蓄積された電荷が前記次の第２のキャパシタに転送されることを特徴とする請求項１１記載の半導体集積回路。
【請求項１３】
前記第２の転送回路は第１のＮＭＯＳトランジスタを含み、該第１のＮＭＯＳトランジスタのソ−スが前記各第２のキャパシタに接続され、前記第１のＮＭＯＳトランジスタのドレインが前記次の第１のキャパシタに接続され、
前記昇圧回路は、
前記第１のＮＭＯＳトランジスタのゲートに接続された第４のキャパシタと、
ソ−スが前記第１のＮＭＯＳトランジスタのソ−スに接続され、ドレインが前記第１のＮＭＯＳトランジスタのゲートに接続され、そして、ゲートが前記第１のＮＭＯＳトランジスタのドレインに接続された第２のＮＭＯＳトランジスタとを備え、
前記第１の期間と前記第２の期間とが重なる期間の間に前記第２のＮＭＯＳトランジスタがオンして前記第４のキャパシタを充電し、そして、前記第４の期間の間に、前記第２の転送回路としての前記第１のＮＭＯＳトランジスタのゲートに前記第４のキャパシタに蓄積された電荷が与えられ、従ってオンした前記第２の転送回路を介して前記各第２のキャパシタに蓄積された電荷が前記次の第１のキャパシタに転送されることを特徴とする請求項１１記載の半導体集積回路。
【請求項１４】
前記第３の期間は前記次の第２の期間が開始する所定時間前に終了することを特徴とする請求項１１記載の半導体集積回路。
【請求項１５】
前記第４の期間は前記次の第１の期間が開始する所定時間前に終了することを特徴とする請求項１１記載の半導体集積回路。
【請求項１６】
前記第１の電位変換回路は、
第１の端子が第１のスイッチ素子を介して高レベル側電源端子に、第２の端子が前記第１のスイッチ素子と同時にオン駆動される第２のスイッチ素子を介して低レベル側電源端子に接続された第３のキャパシタと、
前記第１及び第２のスイッチ素子と逆位相でオン駆動されて前記第３のキャパシタの第２の端子に駆動電位を与える第３のスイッチ素子と、
前記第３のスイッチ素子と同時にオン駆動されて前記第３のキャパシタの第１の端子を出力端子に接続する第４のスイッチ素子と、
前記第１のスイッチ素子と同時にオン駆動されて前記出力端子の電位をリセットする第５のスイッチ素子とを有し、
前記第１及び第２のスイッチ素子がオンの期間に前記第３のキャパシタが充電され、前記第３及び第４のスイッチ素子がオンの期間に前記充電され第３のキャパシタが前記第１のキャパシタに直列にカップリングされるようにしたことを特徴とする請求項１記載の半導体集積回路。
【請求項１７】
前記第１の転送回路は第１のＮＭＯＳトランジスタを含み、該第１のＮＭＯＳトランジスタのソ−スが前記各第１のキャパシタに接続され、前記第１のＮＭＯＳトランジスタのドレインが前記次の第２のキャパシタに接続され、
前記昇圧回路は、
前記第１のＮＭＯＳトランジスタのゲートに接続された第４のキャパシタと、
ソ−スが前記第１のＮＭＯＳトランジスタのソ−スに接続され、ドレインが前記第１のＮＭＯＳトランジスタのゲートに接続され、そして、ゲートが前記第１のＮＭＯＳトランジスタのドレインに接続された第２のＮＭＯＳトランジスタとを備え、
前記第１の期間と前記第２の期間とが重なる期間の間に前記第２のＮＭＯＳトランジスタがオンして前記第４のキャパシタを充電し、そして、前記第３の期間の間に、前記第１の転送回路としての前記第１のＮＭＯＳトランジスタのゲートに前記第４のキャパシタに蓄積された電荷が与えられ、従ってオンした前記第１の転送回路を介して前記各第１のキャパシタに蓄積された電荷が前記次の第２のキャパシタに転送されることを特徴とする請求項１６記載の半導体集積回路。
【請求項１８】
前記第２の転送回路は第１のＮＭＯＳトランジスタを含み、該第１のＮＭＯＳトランジスタのソ−スが前記各第２のキャパシタに接続され、前記第１のＮＭＯＳトランジスタのドレインが前記次の第１のキャパシタに接続され、
前記昇圧回路は、
前記第１のＮＭＯＳトランジスタのゲートに接続された第４のキャパシタと、
ソ−スが前記第１のＮＭＯＳトランジスタのソ−スに接続され、ドレインが前記第１のＮＭＯＳトランジスタのゲートに接続され、そして、ゲートが前記第１のＮＭＯＳトランジスタのドレインに接続された第２のＮＭＯＳトランジスタとを備え、
前記第１の期間と前記第２の期間とが重なる期間の間に前記第２のＮＭＯＳトランジスタがオンして前記第４のキャパシタを充電し、そして、前記第４の期間の間に、前記第２の転送回路としての前記第１のＮＭＯＳトランジスタのゲートに前記第４のキャパシタに蓄積された電荷が与えられ、従ってオンした前記第２の転送回路を介して前記各第２のキャパシタに蓄積された電荷が前記次の第１のキャパシタに転送されることを特徴とする請求項１６記載の半導体集積回路。
【請求項１９】
前記第３の期間は前記次の第２の期間が開始する所定時間前に終了することを特徴とする請求項１６記載の半導体集積回路。
【請求項２０】
前記第４の期間は前記次の第１の期間が開始する所定時間前に終了することを特徴とする請求項１６記載の半導体集積回路。
【請求項２１】
前記第２の電位変換回路は、
第１の端子が第１のスイッチ素子を介して高レベル側電源端子に、第２の端子が前記第１のスイッチ素子と同時にオン駆動される第２のスイッチ素子を介して低レベル側電源端子に接続された第３のキャパシタと、
前記第１及び第２のスイッチ素子と逆位相でオン駆動されて前記第３のキャパシタの第２の端子に駆動電位を与える第３のスイッチ素子と、
前記第３のスイッチ素子と同時にオン駆動されて前記第３のキャパシタの第１の端子を出力端子に接続する第４のスイッチ素子と、
前記第１のスイッチ素子と同時にオン駆動されて前記出力端子の電位をリセットする第５のスイッチ素子とを有し、
前記第１及び第２のスイッチ素子がオンの期間に前記第３のキャパシタが充電され、前記第３及び第４のスイッチ素子がオンの期間に前記充電され第３のキャパシタが前記第２のキャパシタに直列にカップリングされるようにしたことを特徴とする請求項１記載の半導体集積回路。
【請求項２２】
前記第１の転送回路は第１のＮＭＯＳトランジスタを含み、該第１のＮＭＯＳトランジスタのソ−スが前記各第１のキャパシタに接続され、前記第１のＮＭＯＳトランジスタのドレインが前記次の第２のキャパシタに接続され、
前記昇圧回路は、
前記第１のＮＭＯＳトランジスタのゲートに接続された第４のキャパシタと、
ソ−スが前記第１のＮＭＯＳトランジスタのソ−スに接続され、ドレインが前記第１のＮＭＯＳトランジスタのゲートに接続され、そして、ゲートが前記第１のＮＭＯＳトランジスタのドレインに接続された第２のＮＭＯＳトランジスタとを備え、
前記第１の期間と前記第２の期間とが重なる期間の間に前記第２のＮＭＯＳトランジスタがオンして前記第４のキャパシタを充電し、そして、前記第３の期間の間に、前記第１の転送回路としての前記第１のＮＭＯＳトランジスタのゲートに前記第４のキャパシタに蓄積された電荷が与えられ、従ってオンした前記第１の転送回路を介して前記各第１のキャパシタに蓄積された電荷が前記次の第２のキャパシタに転送されることを特徴とする請求項２１記載の半導体集積回路。
【請求項２３】
前記第２の転送回路は第１のＮＭＯＳトランジスタを含み、該第１のＮＭＯＳトランジスタのソ−スが前記各第２のキャパシタに接続され、前記第１のＮＭＯＳトランジスタのドレインが前記次の第１のキャパシタに接続され、
前記昇圧回路は、
前記第１のＮＭＯＳトランジスタのゲートに接続された第４のキャパシタと、
ソ−スが前記第１のＮＭＯＳトランジスタのソ−スに接続され、ドレインが前記第１のＮＭＯＳトランジスタのゲートに接続され、そして、ゲートが前記第１のＮＭＯＳトランジスタのドレインに接続された第２のＮＭＯＳトランジスタとを備え、
前記第１の期間と前記第２の期間とが重なる期間の間に前記第２のＮＭＯＳトランジスタがオンして前記第４のキャパシタを充電し、そして、前記第４の期間の間に、前記第２の転送回路としての前記第１のＮＭＯＳトランジスタのゲートに前記第４のキャパシタに蓄積された電荷が与えられ、従ってオンした前記第２の転送回路を介して前記各第２のキャパシタに蓄積された電荷が前記次の第１のキャパシタに転送されることを特徴とする請求項２１記載の半導体集積回路。
【請求項２４】
前記第３の期間は前記次の第２の期間が開始する所定時間前に終了することを特徴とする請求項２１記載の半導体集積回路。
【請求項２５】
前記第４の期間は前記次の第１の期間が開始する所定時間前に終了することを特徴とする請求項２１記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路において、昇圧回路等の出力電位が所定レベルに達した検出する電位検出回路に関する。
【０００２】
【従来の技術】
図１は、従来の一般的な電位検出回路９０の構成を示している。この電位検出回路９０は、検出すべき端子９１と接地端子ＶＳＳの間に直列接続された抵抗Ｒ１，Ｒ２と、これらの抵抗Ｒ１，Ｒ２の接続ノードの電位を参照電位Ｖｒｅｆと比較する比較回路ＣＭＰとから構成されている。抵抗Ｒ１，Ｒ２の接続ノードの電位は、検出すべき端子９１の電位をＶ１として、Ｖ１・Ｒ２／（Ｒ１＋Ｒ２）となる。この電位が参照電位Ｖｒｅｆを越えると、比較回路ＣＭＰは、“Ｈ”レベルの検出信号を出力する。
【０００３】
この様な電位検出回路９０は例えば、不揮発性半導体メモリ等の半導体集積回路において用いられる昇圧回路の出力電位Ｖｏｕｔの検出に利用される。図２は、図１の電位検出回路９０を、チャージポンプ回路等の昇圧回路９０１の出力端子９１の電位検出に適用した例である。昇圧回路９０１はリングオシレータ等の発振器９０２から発生されるクロックにより駆動される。電位検出回路９０は、昇圧回路９０１の出力端子９１の電位Ｖｏｕｔが所定電位に達すると検出信号Ｄｏｕｔを出力し、これにより発振器９０２から昇圧回路９０１へのクロック供給を行うゲート９０３を非活性にする。これにより、昇圧回路９０１は動作停止して、昇圧出力Ｖｏｕｔが一定レベルに保持される。この様子を図３（ａ）に示している。
【０００４】
【発明が解決しようとする課題】
従来の電位検出回路は、昇圧電位を検出するために、抵抗分圧により参照電位と比較する電位を形成している。抵抗Ｒ１，Ｒ２には常時電流が流れる。従って、昇圧回路９０１は、この抵抗Ｒ１，Ｒ２の消費電流を許容する大きな駆動能力が要求される。昇圧回路が駆動すべき負荷容量が比較的小さい場合には、昇圧回路の駆動能力はこの抵抗Ｒ１，Ｒ２の抵抗値により決定されから、昇圧回路には負荷を駆動するに本来必要される能力以上の駆動能力を持たせなければならない。これは、消費電力、回路の高集積化にいずれにてっとも好ましくない。
【０００５】
また、昇圧回路が必要以上の駆動能力を持つ場合には、電位検出回路の応答い時間の間に昇圧回路の出力電位が大きく昇圧される。このため、図３（ｂ）に示したように、昇圧出力Ｖｏｕｔは、期待値に対する変動が大きくなり、一定の昇圧電位を得ることが難しくなる。
これを避けるために、抵抗Ｒ１，Ｒ２を非常に大きな抵抗値にしたとすると、この抵抗Ｒ１，Ｒ２の部分で寄生容量が増大する。これにより、昇圧回路の出力電位変化に大きな遅延が生じ、更にこれが比較回路の入力端子に伝わるに必要な遅延時間も大きくなる。この場合の昇圧回路の出力変化は、図３（ｂ）に対して、図３（ｃ）のようになる。図３（ｂ）のような急速の昇圧はないが、回路の応答性が悪いので、やはり安定した昇圧出力電位を得ることができない。
【０００６】
この発明は、上記事情を考慮してなされたもので、低消費電力で小さい面積に集積することが可能であり且つ、安定した電位検出を可能とした電位検出回路を提供することを目的としている。
この発明はまた、その様な電位検出回路を備えることにより、安定した昇圧出力電位を得ることのできる昇圧回路を有する半導体集積回路を提供することを目的としている。
【０００７】
【課題を解決するための手段】
この発明に係る昇圧された内部電源電圧を発生するための昇圧回路を有する半導体集積回路は、前記昇圧回路が、第１の期間の間に充電される複数の第１のキャパシタと、前記複数の第１のキャパシタと交互に配され、第２の期間の間に充電される複数の第２のキャパシタと、前記複数の第１のキャパシタの各々に昇圧されたクロック信号を供給する第１の電位変換回路と、前記複数の第２のキャパシタの各々に昇圧されたクロック信号を供給する第２の電位変換回路と、前記第２の期間から所定時間遅れた第３の期間の間に、前記複数の第１のキャパシタの各々に蓄積された電荷を前記各第１のキャパシタの次の前記第２のキャパシタに転送する第１の転送回路と、前記第１の期間から前記所定時間遅れた第４の期間の間に、前記複数の第２のキャパシタの各々に蓄積された電荷を前記各第２のキャパシタの次の前記第１のキャパシタに転送する第２の転送回路とを備えたことを特徴とする。
【００１１】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図４は、この発明の一実施の形態による半導体集積回路の昇圧電源回路を示している。昇圧電源回路の主要部は、電源電位ＶＤＤより高い内部電源電位を得るための昇圧回路１と、これを駆動するクロック発生回路２である。昇圧回路１は、図５に示したような周知のチャージポンプ回路であり、クロック発生回路２はこのチャージポンプ回路を駆動する二つのクロックφ，／φを発生する、例えばリングオシレータである。この発明が適用される半導体集積回路は具体的には不揮発性半導体メモリであり、昇圧回路１の昇圧出力電位Ｖｏｕｔは、データ書き込みや消去に用いられる。
【００１２】
クロック発生回路２の相補クロック信号φ，／φは、ＮＡＮＤゲート３により選択的に昇圧回路１に供給される。このＮＡＮＤゲート３の活性，非活性を制御することにより、昇圧回路１の昇圧動作をオンオフしている。この昇圧回路１の動作制御のために、出力端子９の電位検出を行う電位検出回路４が設けられている。
【００１３】
図４の破線で囲んだ部分は、電位検出回路４の主要部である。この電位検出回路４は、相補クロック信号φ，／φにより駆動されるが、これは昇圧回路１を駆動するクロック発生回路２の出力がそのまま用いられている。但し、昇圧回路１を駆動するクロック発生回路２とは別にクロック発生回路を用意してもよい。
【００１４】
電位検出回路４は、二つのキャパシタＣ１，Ｃ２を有する。これらのキャパシタＣ１，Ｃ２の一端は、基準電位端子である接地端子ＶＳＳに接続されている。第１のキャパシタＣ１のもう一方の端子Ｎ１は、ＮＭＯＳトランジスタＱ１１を介して昇圧回路１の出力端子９に接続されている。第２のキャパシタＣ２のもう一方の端子Ｎ２は、ＮＭＯＳトランジスタＱＮ２を介して、端子Ｎ１に接続されている。この実施の形態において、昇圧回路１の出力端子９（Ｖｏｕｔ端子）には、大きな負荷容量Ｃｏｕｔがつく。この負荷容量Ｃｏｕｔに比べて、電位検出回路４に用いられるキャパシタＣ１，Ｃ２の容量は十分に小さいものとする。
【００１５】
ＮＭＯＳトランジスタＱＮ１は、キャパシタＣ１を昇圧回路１の出力Ｖｏｕｔにより充電する充電用スイッチ素子である。このＮＭＯＳトランジスタＱＮ１のゲートは、クロック信号φにより駆動される。ＮＭＯＳトランジスタＱＮ２は、二つのキャパシタＣ１，Ｃ２のノードＮ１，Ｎ２間を短絡して、キャパシタＣ１の充電電荷をキャパシタＣ２に分配するための電荷分配用スイッチ素子である。このＮＭＯＳトランジスタＱＮ２のゲートは、クロック信号／φにより駆動される。
【００１６】
キャパシタＣ２とＮＭＯＳトランジスタＱＮ２の接続ノードＮ２は、リセット用スイッチ素子であるＮＭＯＳトランジスタＱＮ３を介して接地端子ＶＳＳに接続されている。このＮＭＯＳトランジスタＱＮ３のゲートは、クロック信号φにより駆動される。
【００１７】
ＮＭＯＳトランジスタＱＮ１のクロック信号φにより制御されるゲート部には、電位変換回路５が挿入されている。これは、クロック信号φを昇圧してＮＭＯＳトランジスタＱＮ１を駆動することにより、電源電位ＶＤＤより昇圧される昇圧回路１の出力ＶｏｕｔをキャパシタＣ１に十分に転送させるためである。充電用のＮＭＯＳトランジスタＱＮ１のゲートには電源電位ＶＤＤ以上の電位がかかり、電荷分配用のＮＭＯＳトランジスタＱＮ２及びリセット用ＮＭＯＳトランジスタＱＮ３のゲートは電源電位振幅で駆動される。従って、ＮＭＯＳトランジスタＱＮ２，ＱＮ３のゲート酸化膜に比べて、ＮＭＯＳトランジスタＱＮ１のゲート酸化膜は厚く形成される。
【００１８】
キャパシタＣ２とＮＭＯＳトランジスタＱＮ２の接続ノードＮ２は、比較回路６の一方の入力端子に接続されている。比較回路６は差動アンプであり、他方の入力端子には参照電位Ｖｒｅｆが入力されている。これにより、ノードＮ２が参照電位Ｖｒｅｆを越えると、比較回路６は、“Ｈ”レベルの検出信号を出す。この検出信号はインバータ７を介してフリップフロップ８に取り込まれる。フリップフロップ８は、クロック信号φ，／φにより交互にオンオフされる４個直列接続されたＣＭＯＳ転送ゲートＴ１〜Ｔ４と、その２段目及び４段目に並列接続された２個ずつのインバータチェーンＩＮＶ１，ＩＮＶ２により構成されている。このフリップフロップ８の出力は、ＮＡＮＤゲート３の活性化制御信号となる。
【００１９】
この様に構成された昇圧電源回路での昇圧回路１の制御動作を次に説明する。図６は、この昇圧動作と電位検出動作の波形である。昇圧回路１は、クロック信号φ，／φにより駆動されて図６に示すように、出力電位Ｖｏｕｔが次第に上昇する。電位検出回路４では、クロック信号φが“Ｈ”のときに、ＮＭＯＳトランジスタＱＮ１及びＱＮ３がオン、ＮＭＯＳトランジスタＱＮ２がオフである。このとき、キャパシタＣ１には、昇圧回路１の出力端子９の電位が充電される。同時にキャパシタＣ２は、電荷が放電されてリセットされる。
【００２０】
クロック信号φが“Ｌ”になると、ＮＭＯＳトランジスタＱＮ１，ＱＮ３がオフになり、ＮＭＯＳトランジスタＱＮ２がオンになる。従って、ノードＮ及びＮ２はそれぞれ、昇圧回路１の出力端子９及び接地端子ＶＳＳからは切り離されて、互いに短絡される。これにより、クロックφ＝“Ｈ”のときにサンプリングされてキャパシタＣ１に充電された電荷がキャパシタＣ２に分配される。
【００２１】
この電荷分配の結果、ノードＮ１，Ｎ２は同電位になる。具体的に、キャパシタＣ１に充電された電位をＶ１とすると、電荷分配により得られる電位Ｖ２はこれより低下し、Ｖ２＝Ｖ１・Ｃ１／（Ｃ１＋Ｃ２）となる。ノードＮ２に着目すれば、接地電位ＶｓｓからＶ２まで上昇する。このノードＮ２の電位Ｖ２が比較回路６で参照電位Ｖｒｅｆと比較される。
【００２２】
ノートＮ２の電位が参照電位Ｖｒｅｆに達しなければ、再度クロック信号φ＝“Ｈ”により、ノードＮ２が放電されて、ノードＮ１に昇圧回路１の出力による充電がなされ、次いでクロックφ＝“Ｌ”で、充電電荷の分配がなされる。以下、ノードＮ２の電位が参照電位Ｖｒｅｆを越えるまで同様の充電動作と電荷分配動作が繰り返される。
【００２３】
そして、昇圧電位Ｖｏｕｔの上昇に伴って、図６に示すようにノードＮ２の電位が参照電位Ｖｒｅｆを越えると、比較回路６の出力が反転し、ノードＮ３が“Ｌ”になる。これを受けて、フリップフロップ８の出力ノードＮ４は、クロック信号φが“Ｈ”になるときに、“Ｌ”となる。これにより、ＮＡＮＤゲート３が非活性になり、昇圧回路１へのクロック信号の供給が停止されて昇圧動作が停止する。
【００２４】
この実施の形態の場合、キャパシタＣ１への充電用スイッチ素子であるトランジスタＱＮ１は、電位変換回路５により昇圧された電位で駆動されており、ここでの電位降下がないようにしている。また、昇圧回路１の出力端子９の容量Ｃｏｕｔに比べて、キャパシタＣ１，Ｃ２の容量は十分小さく設定され、キャパシタＣ１が出力端子９に接続されることによる出力端子９の電位低下も無視できるようにしている。従って、理想的な回路応答が得られるとすると、昇圧回路１の安定する出力電位Ｖｏｕｔは、キャパシタＣ１，Ｃ２の容量をそれぞれＣ１，Ｃ２として、次式で表される。
Ｖｒｅｆ・（Ｃ１＋Ｃ２）／Ｃ１
【００２５】
なお、キャパシタＣ１，Ｃ２の容量の、昇圧回路１の出力端子９の負荷容量Ｃｏｕｔに対する比は、好ましくは、１／１０以下とする。これにより、キャパシタＣ１が出力端子９に接続されることによる出力端子９の電位低下がほぼ無視できることになる。数１に示したように、昇圧回路１の出力電位Ｖｏｕｔの安定点は、参照電位ＶｒｅｆとキャパシタＣ１，Ｃ２の容量を設定することにより決まる。キャパシタ容量Ｃ１とＣ２の容量比は、任意である。
【００２６】
以上のようにこの実施の形態によると、キャパシタの充電と電荷分配を利用して昇圧電位検出が行われる。従って抵抗分割を利用する従来方式と異なり直流電流が流れず、低消費電力での電位検出が可能になる。特に、キャパシタＣ１，Ｃ２の面積、従って容量を小さくすれば、その等価抵抗は大きく、従ってリーク電流が小さくなり、昇圧回路の能力もリークに左右されなくなる。特にキャパシタの容量を、前述のように昇圧回路の出力端子の負荷容量Ｃｏｕｔの１／１０以下に設定すれば、キャパシタが昇圧回路出力端子に接続されることによるその出力端子の電位低下が無視できる程度に抑えられる。
更に、抵抗を用いる場合と逆に、リークを減らすにはキャパシタの面積を小さくすればよく、これにより回路の高集積化ができる。またキャパシタの等価抵抗を大きくしても、抵抗を用いた場合のような寄生容量増大の影響がなく、回路の応答特性も優れたものとなり、安定した電位検出が可能になる。
【００２７】
図４に示した充電用ＮＭＯＳトランジスタＱＮ１を駆動する電位変換回路５は、例えば図７のように構成される。この電位変換回路５は、複数段（ｎ段）の充電回路５１（５１−１−１〜５１−ｎ）と、これらの充電回路５１のキャパシタＣ１１を直列に接続するための短絡用スイッチ素子を有する。各充電回路５１は、一端Ｎ１１がスイッチ素子であるＮＭＯＳトランジスタＱＮ１１をを介して高レベル側電源端子ＶＤＤに、他端Ｎ１２がスイッチ素子であるＮＭＯＳトランジスタＱＮ１２を介して低レベル側電源端子ＶＳＳにそれぞれ接続されたキャパシタＣ１１を有する。ＮＭＯＳトランジスタＱＮ１１，ＱＮ１２のゲートはクロック信号／φにより駆動される。
【００２８】
各充電回路５１のキャパシタＣ１１を直列接続するための短絡スイッチ素子は、ＰＭＯＳトランジスタＱＰ１１である。即ち、各段のキャパシタＣ１１の電源側ノードＮ１１を次段のキャパシタＣ１１の接地側ノードＮ１２に接続するようにＰＭＯＳトランジスタＱＰ１１が設けられている。このＰＭＯＳトランジスタＱＰ１１のゲートはクロック信号／φにより駆動される。
【００２９】
初段の充電回路５１−１のキャパシタＣ１１の接地側ノードＮ１２は、電位変換された出力の基準を設定するために、クロック信号／φにより駆動されるＰＭＯＳトランジスタＱＰ１２を介してＶＤＤに接続されている。また、最終段のキャパシタＣ１１の電源側ノードＮ１１は、ダイオード接続されたＮＭＯＳトランジスタＱＮ１２１３を介して、図４のＮＭＯＳトランジスタＱＮ１のゲートに接続される出力端子５２につながる。出力端子５２にはリセット用ＮＭＯＳトランジスタＱＮ１４が設けられている。
【００３０】
この電位変換回路５の動作は次のようになる。クロック信号／φ＝“Ｈ”のとき、各充電回路５１において、ＮＭＯＳトランジスタＱＮ１１，ＱＮ１２がオンして、キャパシタＣ１１に充電がなされる。クロック信号／φ＝“Ｌ”になると、充電回路５１はオフになり、各充電回路５１間を短絡するＰＭＯＳトランジスタＱＰ１１、及び初段のＰＭＯＳトランジスタＱＰ１２がオンする。これにより、各充電回路５１のキャパシタＣ１１は、ＰＭＯＳトランジスタＱＰ１２により初段のキャパシタのＣ１１の端子Ｎ１２を基準電位（＝ＶＤＤ）として、直列に接続される。
【００３１】
これにより、各充電回路５１のキャパシタのカップリングにより、最終段には瞬時に大きな電位が得られる。説明を簡単にするため、各キャパシタＣ１１の充電レベルをＶＤＤとすると、初段のキャパシタＣ１１の電源側ノードＮ１１は、２ＶＤＤとなり、２段目のキャパシタＣ１１の電源側ノードＮ１１は、３ＶＤＤとなり、以下順次容量カップリングする結果、最終段のキャパシタＣ１１のノードＮ１１には、（ｎ＋１）ＶＤＤが得られることになる。次いで再びクロック信号／φ＝“Ｈ”になると、リセットトランジスタＱＮ１４により回路は初期化される。こうして、クロック信号／φ＝“Ｌ”（φ＝“Ｈ”）に同期して変換された昇圧電位が得られ、これにより図４のＮＭＯＳトランジスタＱＮ１１は電位低下なく昇圧回路１の出力電位をキャパシタＣ１に転送できるようにオン駆動される。
【００３２】
チャージポンプ回路の場合、１クロックではＶＤＤ分の電位上昇しかできないが、図７のような電位変換回路を用いると、１クロックでＶＤＤ以上の任意の大きな昇圧電位を発生することができる。またＰＭＯＳトランジスタＱＰ１１，ＱＰ１２は、ソース，ドレイン接合に大きな電圧はかからず、小さい面積に集積することができる。各キャパシタＣ１１にも高電圧はかからないので、薄い誘電体膜を用いることができ、従って単位面積当たりの容量を大きくすることができる。以上により、電位変換回路５を全体として小さな面積に形成することができる。
【００３３】
図８は、図７に示す電位変換回路５を変形した実施の形態である。ここでは出力段に、前段までの充電回路５１とほぼ同様の構成のキャパシタＣ１０とＮＭＯＳトランジスタＱＮ１３，ＱＮ１４の直列回路を用いている。但し、キャパシタＣ１０の一端に接続されたＮＭＯＳトランジスタＱＮ１４のソースが接地端子ＶＳＳに接続されて、他端に接続されているＮＭＯＳトランジスタＱＮ１３のドレインも同様に接地端子ＶＳＳに接続されている。これらのＮＭＯＳトランジスタＱＮ１３，ＱＮ１４のゲートは、充電回路５１と同様にクロック信号／φにより駆動される。
【００３４】
この電位変換回路５では、クロック信号／φが“Ｈ”で各充電回路５１のキャパシタＣ１１に充電されるとき、出力段ではキャパシタＣ１０がＮＭＯＳトランジスタＱＮ１３，ＱＮ１４によりリセットされて、放電される。クロック信号／φが“Ｌ”になると、出力段のＮＭＯＳトランジスタＱＮ１３，ＱＮ１４はオフになり、各充電回路５１のキャパシタＣ１１が直列にカップリングされて昇圧された電位が出力段のキャパシタＣ１０を介して取り出される。
この様な電位変換回路５を用いても、図７の電位変換回路５を用いた場合と同様の効果が得られる。
【００３５】
図７及び図８では、複数個のキャパシタの充電と直列カップリングの切り換えを利用して高電位を得る電位変換回路５を示した。これに対し、他に昇圧電位ＶＰＰを発生する昇圧回路がある場合には、図９に示すような電位変換回路５を用いることができる。これは一般に用いられている電位変換回路である。共通ソースが接地された差動のＮＭＯＳトランジスタＱＮ６１，ＱＮ６２はそれぞれクロックφ，／φによりゲートが駆動される。これらのＮＭＯＳトランジスタＱＮ６１，ＱＮ６２のドレインは、それぞれＰＭＯＳトランジスタＱＰ６１，ＱＰ６２を介して、昇圧電位ＶＰＰに接続される。ＰＭＯＳトランジスタＱＰ６１，ＱＰ６２のゲート・ドレインは交差接続される。これにより、電源電位振幅のクロック信号φに同期して、昇圧電位ＶＰＰの出力を得ることができる。
【００３６】
図４における昇圧回路１について、図４に示したチャージポンプ回路のほか、図７或いは図８に示した電位変換回路５と同様の回路構成を適用することが可能である。その様な昇圧回路１の回路構成例を、図１０に示す。この昇圧回路１は、複数段（ｎ段）の充電回路７１（７１−１−１〜７１−ｎ）と、これらの充電回路７１のキャパシタＣ７１を直列に接続するための短絡用スイッチ素子を有する。各充電回路７１は、一端Ｎ１１がスイッチ素子であるＮＭＯＳトランジスタＱＮ７１をを介して高レベル側電源端子ＶＤＤに、他端Ｎ１２がスイッチ素子であるＮＭＯＳトランジスタＱＮ７２を介して低レベル側電源端子ＶＳＳにそれぞれ接続されたキャパシタＣ７１を有する。ＮＭＯＳトランジスタＱＮ７１，ＱＮ７２のゲートはクロック信号／φにより駆動される。
【００３７】
各充電回路７１のキャパシタＣ７１を直列接続するための短絡スイッチ素子は、ＰＭＯＳトランジスタＱＰ７１である。即ち、各段のキャパシタＣ７１の電源側ノードＮ１１を次段のキャパシタＣ７１の接地側ノードＮ１２に接続するようにＰＭＯＳトランジスタＱＰ７１が設けられている。このＰＭＯＳトランジスタＱＰ７１のゲートはクロック信号／φにより駆動される。
【００３８】
初段の充電回路７１−１のキャパシタＣ７１の接地側ノードＮ１２は、電位変換された出力の基準を設定するために、クロック信号／φにより駆動されるＰＭＯＳトランジスタＱＰ７２を介してＶＤＤに接続されている。また、最終段のキャパシタＣ７１の電源側ノードＮ１１は、ダイオード接続されたＮＭＯＳトランジスタＱＮ７３を介して昇圧出力端子９に接続される。
【００３９】
この昇圧回路１の昇圧動作は、先の図７或いは図８に示した電位変換回路５の動作と同じである。従って、チャージポンプ回路を用いた場合と異なり、１クロックサイクルで大きな昇圧電位を発生させることができる。
【００４０】
図１１は、図１０の昇圧回路１の２段分の構造を示している。なおこの構造は、図７或いは図８に示した電位変換回路５についても同様である。各充電回路７１のキャパシタＣ７１は、シリコン基板８０のｐ型ウェル内に形成された互いに分離されたｎ型ウェル８２に形成されている。即ち、ｎ型ウェル８２を一方の端子とし、この上にゲート絶縁膜８３を介してゲート電極８４を形成して、ＭＯＳ型のキャパシタＣ７１が構成される。このキャパシタＣ７１と同じｎ型ウェル８２内に、このキャパシタＣ７１を次段のキャパシタにカップリングさせるためのＰＭＯＳトランジスタＱＰ７１が形成される。
【００４１】
この様な構造において、先の動作説明から明らかなように、ＰＭＯＳトランジスタＱＰ７１をオンにして容量カップリングさせたとき、理想的にはキャパシタＣ７１の一方の端子であるｎ型ウェル８２が順次ＶＤＤずつ電位が高くなる。しかし実際には、ｎ型ウェル８２とｐ型ウェル８０の間の接合容量がキャパシタＣ７１の容量に対して無視できない大きさとなり、これによりカップリング比が制限される。従って、必要な昇圧電位を得るためには、この制限されるカップリング比を考慮して充電回路の段数を設定することが必要となる。
【００４２】
図１１の構造においては、各ＰＭＯＳトランジスタＱＰ７１は各キャパシタＣ７１をカップリングさせるスイッチ素子であって、それぞれのソース、ドレイン間には、ＶＤＤ以上の電圧がかかることはない。従ってＰＭＯＳトランジスタＱＰ７１は小さい面積にレイアウトすることができる。またキャパシタＣ７１にもＶＤＤ以上の電圧はかからない。従ってＮＭＯＳトランジスタ構造を用いたキャパシタの絶縁膜８３を例えばＰＭＯＳトランジスタＱＰ７１のゲート酸化膜より薄いものとして、小さい面積で大きな容量を得ることができる。従って、昇圧回路１全体を小さい面積に集積することが可能である。
図１２は、図１０の昇圧回路１の１段分の構造を示した変形例である。この構造も、図７或いは図８に示した電位変換回路５についても同様である。この構造と図１１に示す構造の違いは、図１２においては、シリコン基板のp型ウエルにより、ＭＯＳ型キャパシタＣ７１が形成されるｎ型ウェル８２aと分離されるｎ型ウェル８２b内に、このキャパシタＣ７１を次段のキャパシタにカップリングさせるためのＰＭＯＳトランジスタＱＰ７１が形成され、さらに、図１１とは逆に、キャパシタＣ７１のゲート電極にＮＭＯＳトランジスタＱＮ７１が接続され、ｎ型ウェル８２aにＮＭＯＳトランジスタＱＮ７２が接続される点である。
このような構造とすることにより、キャパシタＣ７１の電源側ノードＮ１１の方が接地側ノードＮ１２よりも低レベル側電源端子ＶＳＳに対する寄生容量が少なくなるという効果がある。
さらに、図１２の構造においても、各ＰＭＯＳトランジスタＱＰ７１は各キャパシタＣ７１をカップリングさせるスイッチ素子であって、それぞれのソース、ドレイン間には、ＶＤＤ以上の電圧がかかることはない。従ってＰＭＯＳトランジスタＱＰ７１は小さい面積にレイアウトすることができる。またキャパシタＣ７１にもＶＤＤ以上の電圧はかからない。従ってＮＭＯＳトランジスタ構造を用いたキャパシタの絶縁膜８３を例えばＰＭＯＳトランジスタＱＰ７１のゲート酸化膜より薄いものとして、小さい面積で大きな容量を得ることができる。従って、昇圧回路１全体を小さい面積に集積することが可能である。
なお、キャパシタＣ７１は、図１３に示すように、p型半導体領域内に形成されたＮＭＯＳＦＥＴ又は負の敷値を有するＮＭＯＳトランジスタとＰしても良い。
【００４３】
以上のことは、図７及び図８に示した電位変換回路５についても同様の構造を採用することにより、当てはまる。即ち図７及び図８の電位変換回路５についても、キャパシタＣ１１とＰＭＯＳトランジスタＱＰ１１の部分を図１１、図１２及び図１３と同様の構造として、キャパシタＣ１１のゲート絶縁膜をＰＭＯＳトランジスタＱＰ１１のそれより薄くし、且つＰＭＯＳトランジスタＱＰ１１の面積を小さくして、全体として小型に集積することが可能である。
【００４４】
図１４は、図４において用いられる昇圧回路１の一実施の形態である。この昇圧回路１は、図５と同様、交互に逆相のクロックφ，／φで駆動される複数のキャパシタＣ１及び、これらのキャパシタＣ１の充電電荷を順次転送するダイオードとして機能するＮＭＯＳトランジスタＱＮを備えて構成されたチャージポンプ回路を基本とする。初段キャパシタＣ１には電源負荷が接続される。このチャージポンプ回路のキャパシタＣ１のクロック供給側端子に、昇圧されたクロックを与えるために電位変換回路５が設けられている。
【００４５】
電位変換回路５は、図７に示したものと同様のものが用いられる。即ち、図１５Ａに示すように、キャパシタＣ２とＮＭＯＳトランジスタＱＮ１１，ＱＮ１２及びＰＭＯＳトランジスタＱＰ１１，ＱＰ１２からなる一つの単位回路により構成される電位変換回路５、或いは図１５Ｂに示すように複数（図の場合２個）の単位回路を直列接続して構成される電位変換回路５が用いられる。
なお、電位変換回路５に用いられるキャパシタＣ２の誘電体膜は、電源電圧以上の電圧がかからないことから、好ましくはチャージポンプ回路のキャパシタＣ１の誘電体膜に比べて薄く設定される。
【００４６】
電位変換回路５のキャパシタＣ２には、ＮＭＯＳトランジスタＱＮ１１，ＱＮ１２がオンの期間に充電される。トランジスタＱ１１，Ｑ１２がオフで、ＰＭＯＳトランジスタＱＰ１１，ＱＰ１２がオンになると、キャパシタＣ２の低レベル側端子に駆動電位ＶＤＤが与えられて、他端が出力端子ＯＵＴに接続される。出力端子ＯＵＴを、ＮＭＯＳトランジスタＱＮ１１，ＱＮ１２がオンに期間にリセットするめためにＮＭＯＳトランジスタＱＮ１４が設けられている。
【００４７】
なお、図１５Ｂのように複数の単位回路を縦続接続する場合には、前段の出力用ＰＭＯＳトランジスタＱＰ１１と次段の駆動用ＰＭＯＳトランジスタＱＰ１２とは共用となる。また複数の単位回路を縦続接続する場合には、リセット用ＮＭＯＳトランジスタＱＮ１４は最終段の出力端子ＯＵＴにあればよい。
【００４８】
この様に構成すると、チャージポンプ回路の奇数段で電位変換回路５がポンピング用キャパシタＣ１を接地しているときに、偶数段では電位変換回路５のキャパシタＣ２がポンピング用キャパシタＣ１に直列に接続されて、電位変換回路５で昇圧されたクロック電位がポンピング用キャパシタＣ１にカップリングされる。チャージポンプ回路の偶数段で電位変換回路５がポンピング用キャパシタＣ１を接地しているときに、奇数段では電位変換回路５のキャパシタＣ２がポンピング用キャパシタＣ１に直列に接続されて、電位変換回路５で昇圧されたクロック電位がポンピング用キャパシタＣ１にカップリングされる。以下同様の動作が繰り返される。
【００４９】
この実施例によると、クロックが昇圧される結果、図５の場合と同等出力を得るためのチャージポンプの段数を減らすことができる。具体的に、図１５Ａに示すような一つの単位回路の電位変換回路を用いた場合で且つ、キャパシタＣ１，Ｃ２を同じ値とすれば、チャージポンプの段数を半分にすることができる。図１５Ｂに示すような二つの単位回路を縦続した電位変換回路を用いた場合には、段数を１／３にすることができる。これにより、昇圧回路に用いられる全容量素子の容量値の合計はどちらの回路でも同じであるがキャパシタＣ２に薄い誘電体膜を用いることができるので、昇圧回路の面積を縮小することが可能である。
【００５０】
なお、電位変換回路５において、ＮＭＯＳトランジスタＱＮ１１，ＱＮ１２，ＱＮ１４とＰＭＯＳトランジスタＱＰ１１，ＱＰ１２とは逆位相でオン駆動されるが、ＮＭＯＳトランジスタＱＮ１１，ＱＮ１２，ＱＮ１４をオフ（或いはオン）にするタイミングとＰＭＯＳトランジスタＱＰ１１，ＱＰ１２をオン（或いはオフ）にするタイミングを完全に一致させることは必要ではない。例えば貫通電流を防止するためには、ＮＭＯＳトランジスタＱＮ１１，ＱＮ１２，ＱＮ１４とＰＭＯＳトランジスタＱＰ１１，ＱＰ１２とが同時にオンしないように僅かに切り換えタイミングにずれを与えることは有効である。
【００５１】
図１４の昇圧回路１は、通常の２相駆動のチャージポンプ回路を用いた例であるが、このチャージポンプ回路は図１６に示すような４相駆動であってもよい。これは、図１４における転送素子としてのＮＭＯＳトランジスタＱＮの部分に、クロックφ３，φ４によりゲートが駆動されるＮＭＯＳトランジスタＭ１を用いたものである。即ちＮＭＯＳトランジスタＭ１のゲートはドレインには接続されず、キャパシタＣ３を介してクロックφ３，φ４がカップリングされるようにしている。キャパシタＣ３には、充電用のＮＭＯＳトランジスタＭ２が設けられている。ＮＭＯＳトランジスタＭ２のドレインは各キャパシタＣ１のノードに接続され、ゲートは次段のキャパシタＣ１のノードにより駆動される。
【００５２】
このチャージポンプ回路の動作を、図１７のタイミング図に従って簡単に説明すれば、クロックφ１が“Ｈ”になり（ｔ１）、まだクロックφ２が“Ｈ”を保持するタイミングｔ２までの期間、ＮＭＯＳトランジスタＭ２によりキャパシタＣ３に充電がなされる。そしてクロックφ２が“Ｌ”になり（ｔ２）、奇数段のＮＭＯＳトランジスタＭ２がオフになる。その後クロックφ３が“Ｈ”になると（ｔ３）、キャパシタＣ３を介して奇数段のＮＭＯＳトランジスタＭ１のゲートに高い電圧が与えられ、奇数段のキャパシタＣ１の電荷がそれぞれ次段のキャパシタＣ１に転送される。クロックφ３を“Ｌ”にすることにより（ｔ４）、奇数段のＮＭＯＳトランジスタＭ１はオフになる。クロックφ１，φ２の次のサイクルで、同様にクロックφ４が“Ｈ”になることにより、偶数段のキャパシタＣ１の電荷が次段に転送されることになる。
【００５３】
このような４相駆動により、ＮＭＯＳトランジスタＭ１のゲートはドレインより高い電圧が駆動されるため、基板バイアス効果の影響を受けず、図１４に示した２相駆動の場合に比べて転送効率が高いものとなる。クロックφ２が立ち下がってからクロックφ３が立ち上がるまでのｔ２〜ｔ３の遅延は、ＮＭＯＳトランジスタＭ２の逆流防止のために必要である。また、クロックφ３が立ち下がってからクロックφ２が立ち上がるまでのｔ４〜ｔ５の遅延は、ＮＭＯＳトランジスタＭ１の逆流防止のために必要である。
この様な４相駆動のチャージポンプ回路について、図１４の実施の形態と同様に、クロックφ１，φ２を、図１５Ａ或いは図１５Ｂで説明したような電位変換回路５により電位変換してキャパシタＣ１に与える。これにより、チャージポンプ回路の段数を減らすことができる。
【００５４】
図１８は、図１４に示す電位検出回路４を変形した実施の形態である。図４では、キャパシタＣ１の充電電荷を分割するために、一つのキャパシタＣ２を用いている。これに対して第２のキャパシタＣ２を複数個用意して、容量を可変（即ち電荷分配の比率を可変）とすることにより、得られる安定化昇圧出力電位の値を可変とすることができる。図１８では、第２のキャパシタＣ２を、２個のキャパシタ要素Ｃ２１，Ｃ２２により構成した場合を示している。従って電荷分配のためのスイッチ素子としても、キャパシタＣ１のノードＮ１とＣ２１のノードＮ２の間にＮＭＯＳトランジスタＱＮ２１が、キャパシタＣ２１のノードＮ２とキャパシタＣ２２のノードＮ３の間にＮＭＯＳトランジスタＱＮ２２が設けられる。
【００５５】
電荷分配の比率は、ＮＭＯＳトランジスタＱＮ２２のゲートの駆動法により可変制御することができる。図１８に示すようにＮＭＯＳトランジスタＱＮ２２のゲートに接続された切替手段１０により、例えば、ＮＭＯＳトランジスタＱＮ２２のゲートをクロック信号φにより駆動すると、キャパシタ要素Ｃ２２は実質上常に放電状態となり動作上無視される。即ちＮＭＯＳトランジスタＱＮ２２は、ＮＭＯＳトランジスタＱＮ３と共に、キャパシタＣ２１のリセット用スイッチとして働く。従ってこのとき、昇圧回路１の安定出力電位Ｖｏｕｔは、数１に対応させて示すと、次のようになる。
Ｖｒｅｆ・（Ｃ１＋Ｃ２１）／Ｃ１
【００５６】
一方、ＮＭＯＳトランジスタＱＮ２２のゲートを切替手段１０により常時電源電位ＶＤＤにしてＮＭＯＳトランジスタＱＮ２２をオンに保つと、二つのキャパシタ要素Ｃ２１，Ｃ２２は一体として、キャパシタＣ１の電荷分割に寄与する。このとき、昇圧回路１の安定出力電位Ｖｏｕｔは、次のようになる。
Ｖｒｅｆ・（Ｃ１＋Ｃ２１＋Ｃ２２）／Ｃ１
【００５７】
以上のようにこの実施の形態の電位検出回路を用いれば、キャパシタの容量切り換えを可能とすることにより、昇圧回路１により昇圧される出力端子の安定化出力電位を切り換えて設定することが可能になる。第２のキャパシタの数を３個或いはそれ以上に増やすこともできる。これにより、昇圧電位設定レベルを３種或いはそれ以上に切り換えることができる。
【００５８】
【発明の効果】
この発明による電位検出回路では、キャパシタへの充電動作と、その充電電荷の別のキャパシタとの間での電荷分配動作とを利用して、電位検出すべき端子の電位より低下した比較回路に入力する電位を生成している。この方式では、抵抗分圧を利用した従来の電位検出回路と異なり、直流電流が流れない。またキャパシタを小さい面積で大きな等価抵抗をもって形成することにより、占有面積を小さくすることができる。更に、キャパシタの面積を小さくすれば、リークの影響をなくすことができ、大きな抵抗値の抵抗を用いる場合のような応答遅れがなく、安定した電位検出が可能になる。
【００５９】
この発明によると、昇圧回路の出力電位を抵抗により分圧した従来方式と異なり、昇圧回路の駆動能力を、その負荷を駆動するに本来必要な能力に設定することができる。しかも電位検出回路の応答性は等価抵抗を大きくしても低下することはなく、安定した昇圧電位を得ることが可能になる。
以上述べたようにこの発明によれば、低消費電力で安定した電位検出を可能とした電位検出回路を提供することができ、またその様な電位検出回路を備えることにより、安定した昇圧出力電位を得ることのできる昇圧回路を有する半導体集積回路を提供することができる。
【図面の簡単な説明】
【図１】従来の電位検出回路の構成を示す図である。
【図２】同電位検出回路の適用例を示す図である。
【図３】従来の電位検出回路による昇圧電位制御の動作波形を示す図である。
【図４】この発明の実施の形態による昇圧電源回路を示す図である。
【図５】同実施の形態の昇圧回路の構成例を示す図である。
【図６】同実施の形態の電位検出動作の波形を示す図である。
【図７】同実施の形態に用いられる電位変換回路の回路構成例を示す図である。
【図８】電位変換回路の他の回路構成例を示す図である。
【図９】電位変換回路の他の回路構成例を示す図である。
【図１０】昇圧回路の他の回路構成例を示す図である。
【図１１】同昇圧回路の構造を示す図である。
【図１２】同昇圧回路の他の構造を示す図である。
【図１３】同昇圧回路におけるキャパシタの他の構造を示す図である。
【図１４】昇圧回路の他の構成例を示す図である。
【図１５】図１４に用いられる電位変換回路の構成例を示す図である。
【図１６】昇圧回路の他の構成例を示す図である。
【図１７】図１６の昇圧回路のクロック信号波形を示す図である。
【図１８】電位検出回路の他の回路構成例を示す図である。
【符号の説明】
１  昇圧回路
２  クロック発生回路
３  ＮＡＮＤゲート
４  電位検出回路
５  電位変換回路
６  比較回路
７  インバータ
８  フリップフロップ
９  出力端子
１０  切替手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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