(57)【特許請求の範囲】
【請求項１】
光学系からの入射光を光電変換したのちにリセット期間と基準レベルであるフィールドスルー期間と光電変換信号期間とにより構成された信号を所定周期で繰り返す撮像信号を出力する固体撮像素子と、この固体撮像素子から出力された撮像信号を相関二重サンプリング回路に入力して得られたＣＤＳ回路出力の映像信号をさらに処理して所定のディジタル記録フォーマット形式映像信号に変換して出力する映像信号処理部とを備えた撮像装置において、前記映像信号処理部は、前記ディジタル記録フォーマット形式映像信号の水平帰線期間中に付加された映像信号データの水平方向のスタート位置およびエンド位置を示すビット列中の特定のビットのデータ遷移点が前記相関２重サンプリング回路におけるフィールドスルー期間および光電変換信号期間をサンプリングする期間に時間的に重ならないように映像信号を遅延させる信号遅延手段を有することを特徴とする撮像装置。
【請求項２】
請求項１記載の撮像装置において、前記信号遅延手段は、遅延時間が固定されているものであることを特徴とする撮像装置。
【請求項３】
請求項１記載の撮像装置において、前記信号遅延手段は、遅延時間が変更可能なものであることを特徴とする撮像装置。
【請求項４】
請求項１記載の撮像装置において、前記遅延手段は、前記映像信号処理部の最終段回路とこれに接続されるディジタルパラレルバスドライブ回路との間に設けられていることを特徴とする撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、撮像装置に関し、特にそのモニターなどに現れるタテスジの固定パターンノイズの除去に関するものである。
【０００２】
【従来の技術】
映像信号を記録媒体にディジタル信号にて記録する装置としては、被写体の映像を静止画でメモリ素子またはディスクに記録するいわゆるディジタルスチルカメラや、被写体の映像を動画で磁気テープを用いてディジタル記録するビデオテープレコーダとしてカメラ一体型ディジタルビデオテープレコーダ等が実用化されている。
【０００３】
例えば従来のカメラ一体型ディジタルビデオテープレコーダは、レンズを透過した入射光を結像させるレンズ系と、このレンズ系の入射光を電気信号に光電変換するＣＣＤのような固体撮像素子とで構成される撮像部と、固体撮像素子からの出力信号を入力してカメラにおける信号処理を行うカメラ信号処理部と、カメラ信号処理部からのディジタル映像信号を入力しＶＴＲ用信号の処理を施すＶＴＲ信号処理部と、記録時にＶＴＲ信号処理部からの出力ディジタル信号を磁気テープに記録し、再生時に磁気テープに記録している情報を再生する記録再生系と、レンズ系，固体撮像素子，カメラ信号処理部，ＶＴＲ信号処理部，記録再生系を制御する制御系とで構成されている。
【０００４】
固体撮像素子を通常よく使用される汎用の色差線順次補色インターラインタイプＣＣＤの場合について説明すると、カメラ信号処理部では撮像素子から出力された映像信号を相関二重サンプリング（ＣＤＳ）回路に入力する。ＣＤＳ回路から出力された映像信号は、自動利得調整（ＡＧＣ）回路に入力した後、Ａ／Ｄ変換器によりＡ／Ｄ変換され、ディジタル信号に変換された後、ディジタル信号処理回路（ＤＳＰ）に入力される。ＤＳＰでは前記信号に対して所定のディジタル信号処理を行い、輝度信号成分Ｙを得る。また、色信号を同時化した後、色差信号であるＣｒ（＝Ｒ−Ｙ），Ｃｂ（＝Ｂ−Ｙ）の２種類の信号を得て出力する。前記映像信号のホワイトバランスの調整及び映像信号の信号レベルをゲイン調整するＡＧＣ制御を制御系からの制御信号に応じて行うなどの処理を行っている。
【０００５】
ＶＴＲ信号処理部は、カメラ信号処理部からのディジタル映像信号により映像信号を出力端子を介して出力する。ＶＴＲ信号処理部には、制御系からＶＴＲのディジタル記録フォーマットに対応したディジタルＶＴＲ信号を生成する制御信号が供給される。このディジタル記録フォーマットについては後述する。
【０００６】
記録再生系は、記録時にＶＴＲ信号処理部からの供給される映像信号を回転ヘッド・ドラムに配設した回転磁気ヘッドを介して磁気テープの記録トラックにディジタル信号フォーマットにて動画や静止画として記録している。また、再生時に記録再生系は、磁気テープの記録トラックに記録されているディジタル映像信号を動画や静止画として回転ヘッド・ドラムを介して再生する。
【０００７】
図８は装置全体の動作タイミングを取るための制御系から出力される同期信号および制御信号パルスの発生回路例を示したものである。図８において、基準クロック発生器８０１によって発生したクロックは、水平パルス用カウンタ８０２及び水平ラッチ回路８０３に入力される。水平パルス用カウンタ８０２にクロックが入力されると、クロック数に応じてカウンタ出力が変化し、水平パルス用ＲＯＭ８０４のアドレスデータが変化する。水平パルス用ＲＯＭ８０４には、レンズ系，固体撮像素子，カメラ信号処理部，ＶＴＲ信号処理部，記録再生系を制御するのにおいて必要な制御パルスに関するデータが書き込まれており、アドレスの変化にともない水平パルス用ＲＯＭ８０４のデータ出力も変化し、そのデータをラッチ８０３によりラッチし、ＨＤなど水平同期および撮像素子水平駆動制御，水平制御パルスなど水平方向に関するパルスを出力する。垂直方向も同様に水平ラッチ８０３からのＨＤなどの水平同期信号をカウントし、ＶＤなど垂直同期及び撮像素子垂直駆動制御，垂直制御パルスなど垂直方向に関するパルスを出力する。
【０００８】
カメラ信号処理部およびＶＴＲ信号処理部などののディジタル映像信号処理回路（ＤＳＰ）にも基準クロックが与えられる。この基準クロックに同期して制御系から出力される同期信号ＨＤ，ＶＤおよび制御信号パルスによりディジタル映像信号を演算処理し、基準クロックに同期してデータラッチされてディジタル映像信号データの受け渡しが行われる構成で前記各回路系は動作を開始し、処理を行っている。
【０００９】
【発明が解決しようとする課題】
前述したＶＴＲ信号処理部から出力されるディジタル記録フォーマット映像信号は、フォーマット化したパラレルバス信号であるので、装置に内蔵した記録再生系に出力する以外にも装置外に外部端子を経由して取り出し、コンビュータ画像処理を行うなどの応用が可能である。
【００１０】
ＶＴＲ信号処理部は、通常、ゲートアレイプロセスを使用して種々の回路機能をマクロセル化した上でのセルライブラリの組み合わせによるシステムＬＳＩ製造手法によりＩＣ化される。前述のような仕様を満足する目的および内蔵した記録再生系へ正確にディジタル信号を伝送するためＶＴＲ信号処理部をＩＣ化するに際し、ＶＴＲ信号処理部の出力最終段にさらに付加するパラレルバスドライブ回路は、他の回路に比べ電流ドライブ能力の大きいドライブセルを使用することが通常である。
【００１１】
図９に従来のＶＴＲ信号処理部の処理最終段とパラレルバスドライブ回路の配置について例示する。
【００１２】
ところでＶＴＲ信号処理部１０４から出力されるディジタル記録フォーマット映像信号は例えば図４に示すようなフォーマットに基づいて変換されている。図４はディジタル記録を行う場合の代表的な記録フォーマットＣＣＩＲ Ｒｅｃ６０１（民生用ディジタルカムコーダーのディジタル信号フォーマット）の８ビットパラレル信号の概要を示したものであるが、これらのディジタル信号フォーマットにはＨブランキング期間の始点と終点に４ワードのデータを付加するように指定されている。この付加データ（ＥＡＶ，ＳＡＶ）の内容を図５に示す。
【００１３】
図５に示したように付加データ中に全ビット１から０に変化するビットが存在しており、全ビットが同位相で変化することから遷移ポテンシャルは最大となる。
【００１４】
しかしながらこれ以外のＨブランキング部分および画像データ部分のデータ配置は、Ｃｂ・Ｙｌ・Ｃｒ・Ｙ２の点順次のため各ビットの変化は不同となり、同位相，逆位相，無変化が積分されて常に小さく結果的に画像データ部分の遷移ポテンシャルは小さいものとなる。
【００１５】
このためＶＴＲ信号処理部の出力最終段に付加したパラレルバスドライブ回路が他の回路に比べ電流ドライブ能力の大きいドライブセルを使用することから、前記変化ビットの遷移点においてのみパラレルバスドライブ回路の電源部および接地部に多大な貫通電流が流れることで、他の回路との共通インピーダンス成分の存在による電圧変動となって現れるノイズの発生が避けられず、このノイズ成分が前述のＣＤＳ回路に混入してＡＧＣゲインが高い場合などこの変化がタテスジの固定パターンノイズとなることがあった。
【００１６】
図７は固定パターンノイズが発生する場合のパラレルバスドライブ回路出力およびＣＤＳ回路動作のタイミングを示すタイミングチヤート図である。図７において、７０１は基準クロック、７０２はパラレルバスの点順次データ配置の例であり、８ビットパラレルバス信号のうちの１つのバスの時間的な配列を示している。７０３は７０２のＨブランキング部分中のデータ配置のＥＡＶ部分を示したもので矢印で示した４ビット分がＥＡＶであり、図示しない残りの７つのバスの信号とともに４ワードを構成する。同様に７０４は７０２のＨブランキング部分中のデータ配置のＳＡＶ部分を示したもので矢印で示した４ビット分がＳＡＶであり、図示しない残りの７つのバスの信号とともに４ワードを構成する。７０５は７０４のデータ配列によるビットの遷移点に発生したノイズ成分の例であり、図示したようにＳＡＶの第一ワードの立ち上がりおよび立ち下がり遷移点に発生するノイズが他のビットに比べ大きいものとなる。また、７０６は固体撮像素子から出力される撮像映像信号を模式的に示した波形であり、図中のＡはリセット期間、Ｂは基準レベルであるフィールドスルー期間、Ｃは光電変換信号出力期間であり、Ａ，Ｂ，Ｃを１周期として繰り返す構成で撮像映像信号を出力している。なお、図７においては固体撮像素子の駆動周期が基準クロック７０１の周期の２倍である場合を例示した。
【００１７】
さらに図７において、７０７は７０６のは固体撮像素子出力撮像映像信号をＣＤＳ回路に入力して処理する際のＢのフィールドスルー部をサンプリングする位相パルス、７０８はＣの光電変換信号をサンプリングする位相パルスである。これらのサンプリングパルスの位相および開口長はＣＣＤ出力波形に応じて最もＣＤＳ回路の効果（通常４〜５ｄＢのリセット雑音，出力アンプ雑音に対するノイズ抑圧効果）が得られる位置に設定されており、一意的に決定される。７０６には７０５のノイズ成分がＤのタイミングで撮像映像信号に混入してくる様子を示している。
【００１８】
図６はこのノイズが混入した場合の映像信号出力の模式図である。同図において、６０１は撮像素子信号出力時点での画像信号位置を示し、斜線部分は撮像素子光電変換領域上に設けられた光学的黒ビット列を含む有効映像信号領域を示す。
【００１９】
６０２はパラレルバスドライブ回路出力時点での画像信号位置を示し、斜線部分はＨブランキングとＶブランキングの位置を示す。６０２は、水平方向の基準となるＨＤの位置に対して主にカメラ信号処理およびＶＴＲ信号処理にてディジタル映像信号の演算およびデータラッチ処理が何度も繰り返されることにより処理された時間分、６０１に対して水平方向に遅延している。
【００２０】
この処理時間は処理内容で異なるが、前述の汎用の色差線順次補色インターラインタイプ固体撮像素子の場合は、カメラ信号処理部およびＶＴＲ信号処理部などののディジタル映像信号処理では通常１００クロック程度の遅延が発生する。なお１水平ラインメモリなどを使用した垂直方向の同時化処理などによる垂直方向のライン遅延分は、水平方向の遅延とは方向が異なるためここでは考慮しないものとする。この１００クロックの遅延分は、１水平期間分に相当するクロック数を約１７００クロック（２７ＭＨｚ）としておよそ１／１７である。
【００２１】
図６では、処理時間が水平同期期間の１／１７程度であるものとして例示したこパラレルバスドライブ回路出力時点での画像信号中の特定のビット位置に発生したノイズが、撮像素子信号出力時点での画像信号に混入し、そのノイズ位置は同様に処理時間分水平方向に遅延した位置に固定パターンノイズとして出現することになる。
【００２２】
そこでこのノイズの混入を避けるために、前記の撮像素子・ＣＤＳ・ＡＧＣ・Ａ／Ｄのアナログ信号処理部分の機能を有するＩＣチップと、パラレルバスドライブ回路を内蔵したＤＳＰＩＣであるＶＴＲ信号処理部の機能を有するＩＣチップは、それぞれのＩＣチップの電源・接地回路の分離状態・実装位置・回路パターンの引き回し等に充分注意をして配置し、これを防止している。
【００２３】
ところで最近のＩＣの製造技術において回路パターンの微細化が進み、１チップに多様な機能を盛り込めるようになった。例えば前述したＣＤＳ・ＡＧＣ・Ａ／Ｄ機能を一つに統合したＩＣが出現している。カメラ信号処理とＶＴＲ信号処理を統合して処理を行うＤＳＰ ＩＣはすでに既知のものである。この２つのＩＣは同一のＣＭＯＳプロセスで製造可能であるから、将来的には統合されて１チップにて撮像素子からの撮像信号を直接入力し、ディジタル記録フォーマット映像信号を直接出力するような大規模なＩＣが出現してくる。
【００２４】
この場合、ＩＣチップ内の回路配置および電源・接地回路の分離をいくら工夫してもＣＤＳ・ＡＧＣ・Ａ／Ｄのアナログ信号処理部分とＶＴＲ信号処理部，パラレルバスドライブ回路は近接した位置に配置されるため、前述したノイズ混入が防止できない。
【００２５】
そのためＣＤＳ・ＡＧＣ・Ａ／Ｄのアナログ信号処理部分とＶＴＲ信号処理部，パラレルバスドライブ回路までを統合したいわゆる１チップ信号処理ＩＣを実現するにあたって、前述したノイズ混入の防止手段が必要とされている。
【００２６】
本発明は、このような状況のもとでなされたもので、信号処理部の出力回路最終段に付加したパラレルバスドライブ回路の出力などの影響により発生するノイズを除去できる撮像装置を提供することを目的とするものである。
【００２７】
【課題を解決するための手段】
前記目的を達成するため、本発明では、撮像装置を次の（１）ないし（４）のとおりに構成する。
【００２８】
（１）光学系からの入射光を光電変換したのちにリセット期間と基準レベルであるフィールドスルー期間と光電変換信号期間とにより構成された信号を所定周期で繰り返す撮像信号を出力する固体撮像素子と、この固体撮像素子から出力された撮像信号を相関二重サンプリング回路に入力して得られたＣＤＳ回路出力の映像信号をさらに処理して所定のディジタル記録フォーマット形式映像信号に変換して出力する映像信号処理部とを備えた撮像装置において、前記映像信号処理部は、前記ディジタル記録フォーマット形式映像信号の水平帰線期間中に付加された映像信号データの水平方向のスタート位置およびエンド位置を示すビット列中の特定のビットのデータ遷移点が前記相関２重サンプリング回路におけるフィールドスルー期間および光電変換信号期間をサンプリングする期間に時間的に重ならないようにする信号遅延手段を有する撮像装置。
【００２９】
（２）前記（１）記載の撮像装置において、前記信号遅延手段は、遅延時間が固定されているものである撮像装置。
【００３０】
（３）前記（１）記載の撮像装置において、前記信号遅延手段は、遅延時間量がプログラム可能なものである撮像装置。
【００３１】
（４）前記（１）記載の撮像装置において、前記遅延手段は、前記映像信号処理部の最終段回路とこれに接続されるディジタルパラレルバスドライブ回路との間に設けられている撮像装置。
【００３２】
【発明の実施の形態】
以下本発明の実施の形態をカメラ一体型ディジタルビデオテープレコーダの実施例により詳しく説明する。
【００３３】
【実施例】
（実施例１）
図１は、実施例１である“カメラ一体型ディジタルビデオテープレコーダ”の構成を示すブロック図である。図１に示すように本実施例は、レンズを透過した入射光を結像させるレンズ系１０１とこのレンズ系１０１からの入射光を電気信号に変換する固体撮像素子１０２とで構成される撮像部と、固体撮像素子１０２からの出力信号を入力してカメラにおける信号処理を行うカメラ信号処理部１０３と、カメラ信号処理部１０３からの映像信号を入力しＶＴＲ用信号の処理を施すＶＴＲ信号処理部１０４と、記録時にＶＴＲ信号処理部１０４からの出力信号を磁気テープに記録し、再生時に磁気テープに記録している情報を再生する記録再生系１０５と、ＶＴＲ信号処理部１０４からの映像信号を制御信号に応じて一時的に書き込み、また書き込まれた映像信号を制御信号に応じて読み出す映像メモリ部１０６と、レンズ系１０１，固体撮像素子１０２，カメラ信号処理部１０３，ＶＴＲ信号処理部１０４，記録再生系１０５，映像メモリ部１０６を制御する制御系１０８とで構成される。
【００３４】
レンズ系１０１は、複数のレンズ群で構成されている。レンズ系１０１は、固体撮像素子１０２，カメラ信号処理部１０３を介して供給される信号から制御系１０８が出力する制御信号でレンズ系１０１の不図示のアイリスメータを制御する。このアイリス制御により、レンズ系１０１は入射光量を絞って調整されて露出制御が行われる。固体撮像素子１０２は、電子シャッタの開閉制御等の各種タイミング制御が制御系１０８からの制御信号に応じて行われる。また、このタイミング制御によって、固体撮像素子１０２は、例えば現行放送方式の一つであるＮＴＳＣ方式に準拠した映像信号をカメラ信号処理部１０３に出力する。
【００３５】
固体撮像素子１０２を通常よく使用される汎用の色差線順次補色インターラインタイプの場合について説明すると、カメラ信号処理部１０３では、撮像素子１０２から出力された映像信号を相関二重サンプリング回路（ＣＤＳ）に入力する。ここでは、撮像素子１０２での電荷転送時に発生するリセット雑音や１／ｆノイズを取り除き，黒レベルの変動や横引きノイズのない映像信号として整える。ＣＤＳ回路から出力された映像信号は、自動利得調整（ＡＧＣ）回路によって、ゲインを調整された後、Ａ／Ｄ変換器によりＡ／Ｄ変換され、ディジタル信号に変換された後、ディジタル信号処理回路ＤＳＰに入力される。ＤＳＰでは前記信号の輝度，色分離を行い、輝度についてはγ変換部でγ変換を行い、Ｋｎｅｅ変換部でＫｅｅ変換を行い、最後にローパスフィルタによって帯域制限することにより輝度信号成分Ｙを得る。また、色信号を取り出すためには色分離回路から得られる線順次色差信号を同時化した後、輝度信号とのマトリクス処理にてＲ，Ｇ，Ｂの原色に変換した後、ホワイトバランスゲインコントロールを受け、色用のγ変換部でγ変換を行い、Ｋｎｅｅ変換部でＫｎｅｅ変換を行い、最後にＲ−Ｙ，Ｂ−Ｙの２種類の色差信号にマトリクス変換されて出力される。前記映像信号のホワイトバランスの調整及び映像信号の信号レベルをゲイン調整するＡＧＣ制御を制御系１０８からの制御信号に応じて行っている。
【００３６】
ＶＴＲ信号処理部１０４は、カメラ信号処理部１０３からのディジタル映像信号により映像信号を出力端子１０７を介して出力する。ＶＴＲ信号処理部１０４には、制御系１０８からＶＴＲのフォーマットに対応したディジタルＶＴＲ信号を生成する制御信号が供給される。また、ＶＴＲ信号処理部１０４は、カメラ信号処理部１０３からのディジタル映像信号を、制御系１０８のメモリ制御信号に応じて映像メモリ部１０６に出力する。このＶＴＲ信号処理部１０４には、特殊効果処理を施すため、供給された映像信号に対してディジタルエフェクト信号処理部を設けている機種もある。
【００３７】
前記映像メモリ部１０６は、例えばフィールドメモリやフレームメモリで構成される。映像メモリ部１０６は、前述したように制御系１０８によるメモリ１０６ヘの信号の書込み／読出し制御が行われる。
【００３８】
記録再生系１０５は、記録時にＶＴＲ信号処理部１０４からの供給される映像信号を回転ヘッド・ドラムに配設した回転磁気ヘッドを介して磁気テープの記録トラックにディジタル信号フォーマットにて動画や静止画として記録している。また、再生時に記録再生系１０５は、磁気テープの記録トラックに記録されているディジタル映像信号を動画や静止画として例えば回転ヘッド・ドラムを介して再生する。
【００３９】
遅延回路１１０は、ＶＴＲのディジタル記録フォーマットに対応したディジタルＶＴＲ信号の形成を終了したＶＴＲ信号処理部１０４の最終段回路１０９とディジタルパラレルバスドライブ回路１１１の間に設けられる。
【００４０】
遅延回路１１０には最終段回路１０９から得られるディジタル記録フォーマット形式映像信号出力が入力さ、遅延回路１１０はディジタルパラレルバスドライブ回路１１１から出力されるディジタル記録フォーマット信号の水平帰線期間（Ｈブランキング）中に付加された映像信号データの水平方向のスタート位置およびエンド位置を示すビット列中の特定のビットのデータ遷移点が、相関２重サンプリング（ＣＤＳ）回路におけるフィールドスルー期間および光電変換信号期間をサンプリングする期間に時間的に重ならないようにディジタル記録フォーマット信号を所定時間遅延する。遅延回路１１０の遅延時間は最大でも基準クロックの１周期分あれば充分である。
【００４１】
例えば基準クロック周波数を２７ＭＨｚとすれば、１周期は約３７ｎＳ（ナノセコンド）であるから通常３〜４ｎＳの伝播遅延時間を有する高速バッファタイプのＣ−ＭＯＳゲートを、前記データ遷移点が相関２重サンプリング（ＣＤＳ）回路におけるフィールドスルー期間および光電変換信号期間をサンプリングする期間に時間的に重ならないようなタイミングとなるように数個直列に配置すれば実現は容易である。
【００４２】
図２はディジタル記録フォーマット信号を所定時間遅延したことでＣＤＳ回路におけるノイズの混入が無くなったことを示すタイミングチヤート図である。図２に示したようにディジタルパラレルバスドライブ回路１１１から発生するノイズ位置がサンプリングの開口期間に掛からない位置になるように遅延回路１１０の遅延時間を設定したものである。
【００４３】
前記遅延時間は固体撮像素子１０２の駆動タイミングおよびこのタイミングによって一意的に決定されたＣＤＳ回路におけるサンプリングタイミングに対するそれ以降の回路すなわち前述したＣＤＳ回路，ＡＧＣ回路，Ａ／Ｄ回路およびカメラ信号処理ＤＳＰ回路，ＶＴＲ信号処理部ＤＳＰ回路による信号処理回路の総合的な伝播遅延量に応じて決定される。
【００４４】
なお、遅延回路１１０の位置は、本実施例ではＶＴＲのディジタル記録フォーマットに対応したディジタルＶＴＲ信号の形成を終了したＶＴＲ信号処理部１０４の最終段回路１０９とディジタルパラレルバスドライブ回路１１１の間としたが、これに限定されるものではなく、説明したタイミングが得られるのであれば回路の中のいずれにあっても良く、これに合わせて必要とする各制御系パルスも遅延回路にて同時間シフトすれば良いため本実施例に限らずその他種々の構成が採り得る。
【００４５】
また、本実施例は先に説明したようにＣＤＳ・ＡＧＣ・Ａ／Ｄのアナログ信号処理部分とＶＴＲ信号処理部パラレルバスドライブ回路までを統合したいわゆる１チップ大規模信号処理ＩＣを実現する際にももちろん有効であるが、従来のように撮像素子・ＣＤＳ・ＡＧＣ・Ａ／Ｄのアナログ信号処理部分の機能を有するＩＣチップとパラレルバスドライブ回路を内蔵したＤＳＰＩＣであるＶＴＲ信号処理部の機能を有するＩＣチップを別体としてそれぞれ配置する場合でも従来のようにＩＣチップの電源・接地回路の分離状態・実装位置・回路パターンの引き回し等に注意する必要がなくなり、すなわち回路配置の自由度が高まり高密度実装が可能となるため、カメラ一体型ディジタルビデオテープレコーダの回路基板をコンパクトに製作することが可能となる。
【００４６】
さらに本実施例における固体撮像素子は汎用の色差線順次補色インターラインタイプとしたが、このタイプに限定される事はなく、他の単板色コーデイング方式であっても良いし、さらに例えばＲＧＢそれぞれに撮像素子を割り当てる３板撮像素子方式のような多板固体撮像素子を使用する場合であっても良い。また、記録再生系のフォーマットも限定されるものでなく、あらゆるディジタル記録フォーマット形式のビデオテープレコーダに使用できることは明かである。
【００４７】
（実施例２）
図３は、図１における遅延回路１１０を、図１に示したような固定遅延時間方式に対して可変遅延時間方式に置き換えた例である。以下この例を実施例２として説明する。
【００４８】
図３においては、直列に設置した高速バッファタイプＣ−ＭＯＳゲート３０１のそれぞれの出力をマルチプレクサ３０２に接続し、マルチプレクサ３０２にて選択された信号入力によるディジタルパラレルバスドライブ回路から発生するノイズ位置がＣＤＳ回路におけるノイズ混入の最も少ないタイミングとなるように遅延時間量がプログラム可能であるように構成してある。このように構成すれば例えば固体撮像素子の駆動周期を変更した場合およびＣＤＳ回路，ＡＧＣ回路，Ａ／Ｄ回路等を変更した結果、全体の伝播遅延時間が変化した場合にも容易に対応できる。
【００４９】
【発明の効果】
以上説明したように、本発明によれば、信号処理部の出力最終段に付加したパラレルバスドライブ回路から発生した遷移ポテンシャルの大きいビットからのノイズの映像信号への混入を防止でき、ＣＤＳ・ＡＧＣ・Ａ／Ｄのアナログ信号処理部分と信号処理部パラレルバスドライブ回路までを統合したいわゆる１チップ大規模信号処理ＩＣを実現可能とし、さらに従来のように撮像素子・ＣＤＳ・ＡＧＣ・Ａ／Ｄのアナログ信号処理部分の機能を有するＩＣチップとパラレルバスドライブ回路を内蔵したＤＳＰＩＣである信号処理部の機能を有するＩＣチップを別体としてそれぞれ配置する場合でも、従来のようにＩＣチップの電源・接地回路の分離状態・実装位置・回路パターンの引き回し等に注意する必要がなくなり、すなわち回路配置の自由度が高まり高密度実装が可能となるため、カメラ一体型ディジタルビデオテープレコーダの回路基板をコンパクトに製作することが可能となる。
【図面の簡単な説明】
【図１】  実施例１の構成を示すブロック図
【図２】  実施例１の動作を示すタイミングチャート図
【図３】  実施例２における遅延回路部を示すブロック図
【図４】  記録フォーマットであるＣＣＩＲ Ｒｅｃ６０１の説明図
【図５】  記録フォーマットＣＣＩＲ Ｒｅｃ６０１の説明図
【図６】  従来例におけるノイズ発生位置を示す模式図
【図７】  ノイズ発生混入を示すタイミングチャート
【図８】  同期信号および制御信号パルスの発生回路の構成を示す図
【図９】  ＶＴＲ信号処理部の処理最終段とパラレルバスドライブ回路の配置を示すブロック図
【符号の説明】
１０２  固体撮像素子
１０３  カメラ信号処理部
１０４  ＶＴＲ信号処理部
１０９  最終段回路
１１０  遅延回路
１１１  ディジタルパラレルバスドライブ回路
【図１】
0003710361.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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