(57)【特許請求の範囲】
【請求項１】
所定のデータを、ブロックの種類と順序のうちの少なくとも一方を特定するためのブロック情報がそれぞれ付加された固定長の複数のブロックに分割して配置したデータ列を含む伝送ユニットをパケットの形式で伝送するパケット伝送装置において、
上記データ列に基づいて、複数のブロックに属するブロック情報から所定の冗長情報を削除することにより新たな識別子を有する伝送ヘッダを生成して、生成された伝送ヘッダを有する伝送ユニットを生成する生成手段と、
上記生成手段によって生成された伝送ユニットを伝送路を介して伝送する伝送手段とを備えたパケット伝送装置。
【請求項２】
上記生成手段は、複数のブロック情報を所定の１つのブロック情報で代表させることにより新たな識別子を生成して、生成された識別子を有する伝送ヘッダを生成する請求項１記載のパケット伝送装置。
【請求項３】
上記生成手段は、同一のブロック情報を１つのブロック情報で代表させる請求項２記載のパケット伝送装置。
【請求項４】
上記生成手段は、予備データと無効データのうちの少なくとも一方を含む冗長情報を削除する請求項１乃至３のうちの１つに記載のパケット伝送装置。
【請求項５】
上記伝送ヘッダは、タイムコードと、シリアル番号とを含む請求項１乃至４のうちの１つに記載のパケット伝送装置。
【請求項６】
上記伝送手段は、非同期転送モードのアダプテーションレイヤの機能としてAALタイプ１を用いたATM伝送方式で上記伝送ユニットを伝送する請求項１乃至５のうちの１つに記載のパケット伝送装置。
【請求項７】
上記伝送手段は、非同期転送モードのアダプテーションレイヤの機能としてAALタイプ５を用いたATM伝送方式で上記伝送ユニットを伝送する請求項１乃至５のうちの１つに記載のパケット伝送装置。
【請求項８】
上記生成手段は、上記生成された伝送ユニットに対して、誤り訂正用パリティを付加した後、上記付加された誤り訂正用パリティを含むデータに対してインターリーブ処理を実行して、上記インターリーブ処理後のデータを伝送ユニットとして出力する請求項６記載のパケット伝送装置。
【請求項９】
上記生成手段は、上記付加された誤り訂正用パリティを含むデータをマトリックス形状を有する記憶装置に上記マトリックスの第１の方向で書き込んだ後、上記記憶装置から上記マトリックスの第１の方向とは直交する第２の方向で読み出すことによりインターリーブ処理を実行する請求項８記載のパケット伝送装置。
【請求項１０】
所定のデータを固定長の複数のブロックに分割して配置したデータ列を含む伝送ユニットをパケットの形式で伝送するパケット伝送装置において、
上記データ列を、第１のマトリックス形状を有する第１の記憶装置に上記第１のマトリックスの第１の方向で書き込んだ後、上記第１の記憶装置から上記第１のマトリックスの第１の方向とは直交する第２の方向で読み出すことにより第１のインターリーブ処理を実行して、上記第１のインターリーブ処理後のデータを第２の方向のデータ単位で出力する第１のインターリーブ処理手段と、
上記第１のインターリーブ処理手段から出力されるデータに対して、上記第２の方向のデータ単位毎に所定の誤り訂正用パリティを付加し、上記誤り訂正用パリティが付加されたデータを出力するパリティ付加手段と、
上記パリティ付加手段から出力されるデータを、第２のマトリックス形状を有する第２の記憶装置に、上記第１のマトリックスの第２の方向と一致する上記第２のマトリックスの第４の方向で書き込んだ後、上記第２の記憶装置から上記第２のマトリックスの第４の方向とは直交する第３の方向で読み出すことにより第２のインターリーブ処理を実行して、上記第２のインターリーブ処理後のデータを第３の方向のデータ単位毎に出力する第２のインターリーブ処理手段と、
上記第２のインターリーブ処理手段から出力されるデータを、第３の方向のデータ単位を伝送ユニットとして伝送路を介して伝送する伝送手段とを備えたパケット伝送装置。
【請求項１１】
上記第１のインターリーブ処理手段の前段に設けられ、上記データ列に基づいて、複数のブロックに属するブロック情報から所定の冗長情報を削除することにより新たな識別子を有する伝送ヘッダを生成して、生成された伝送ヘッダを有する伝送ユニットを含むデータを上記第１のインターリーブ処理手段に出力する生成手段をさらに備えた請求項10記載のパケット伝送装置。
【請求項１２】
上記伝送手段は、非同期転送モードのアダプテーションレイヤの機能としてAALタイプ１を用いたATM伝送方式で上記伝送ユニットを伝送する請求項10又は11記載のパケット伝送装置。
【請求項１３】
上記伝送手段は、非同期転送モードのアダプテーションレイヤの機能としてAALタイプ５を用いたATM伝送方式で上記伝送ユニットを伝送する請求項10又は11記載のパケット伝送装置。
【請求項１４】
所定のデータ列に対して、データ列が並置された方向に、誤り検出用パリティを付加して、上記誤り検出用パリティが付加されたデータ列を所定のデータ単位で出力する第１のパリティ付加手段と、
上記第１のパリティ付加手段から出力されるデータ列を、第１のマトリックス形状を有する第１の記憶装置に上記第１のマトリックスの第１の方向で書き込んだ後、上記第１の記憶装置から上記第１のマトリックスの第１の方向とは直交する第２の方向で読み出すことにより第１のインターリーブ処理を実行して、上記第１のインターリーブ処理後のデータを第２の方向のデータ単位で出力する第１のインターリーブ処理手段と、
上記第１のインターリーブ処理手段から出力されるデータに対して、上記第２の方向のデータ単位毎に所定の誤り訂正用パリティを付加し、上記誤り訂正用パリティが付加されたデータを出力する第２のパリティ付加手段と、
上記第２のパリティ付加手段から出力されるデータを、第２のマトリックス形状を有する第２の記憶装置に、上記第１のマトリックスの第２の方向と一致する上記第２のマトリックスの第４の方向で書き込んだ後、上記第２の記憶装置から上記第２のマトリックスの第４の方向とは直交する第３の方向で読み出すことにより第２のインターリーブ処理を実行して、上記第２のインターリーブ処理後のデータを第３の方向のデータ単位毎に出力する第２のインターリーブ処理手段と、
上記第２のインターリーブ処理手段から出力されるデータを、第３の方向のデータ単位を伝送ユニットとして伝送路を介して伝送する伝送手段とを備えたパケット伝送装置。
【請求項１５】
上記第１のパリティ付加手段の前段に設けられ、上記データ列に基づいて、複数のブロックに属するブロック情報から所定の冗長情報を削除することにより新たな識別子を有する伝送ヘッダを生成して、生成された伝送ヘッダを有する伝送ユニットを含むデータを上記第１のパリティ付加手段に出力する生成手段をさらに備えた請求項14記載のパケット伝送装置。
【請求項１６】
所定のデータを固定長の複数のブロックに分割して配置したデータ列を含む伝送ユニットをパケットの形式で伝送するパケット伝送装置において、
上記データ列に基づいて、複数のブロックに属するブロック情報から新たな識別子を有する複数の伝送ヘッダを生成して、生成された複数の伝送ヘッダを有する伝送ユニットを含むデータを出力する生成手段と、
上記生成手段から出力されるデータを、第１のマトリックス形状を有する第１の記憶装置に上記第１のマトリックスの第１の方向で書き込んだ後、上記第１の記憶装置から上記第１のマトリックスの第１の方向とは直交する第２の方向で読み出すことにより第１のインターリーブ処理を実行して、上記第１のインターリーブ処理後のデータを第２の方向のデータ単位で出力する第１のインターリーブ処理手段と、
上記第１のインターリーブ処理手段から出力されるデータに対して、上記第２の方向のデータ単位毎に所定の誤り訂正用パリティを付加し、上記誤り訂正用パリティが付加されたデータを出力するパリティ付加手段と、
上記パリティ付加手段から出力されるデータを、第２のマトリックス形状を有する第２の記憶装置に、上記第１のマトリックスの第２の方向と一致する上記第２のマトリックスの第４の方向で書き込んだ後、上記第２の記憶装置から上記第２のマトリックスの第４の方向とは直交する第３の方向で読み出すことにより第２のインターリーブ処理を実行して、上記第２のインターリーブ処理後のデータを第３の方向のデータ単位毎に出力する第２のインターリーブ処理手段と、
上記第２のインターリーブ処理手段から出力されるデータを、第３の方向のデータ単位を伝送ユニットとして伝送路を介して伝送する伝送手段とを備え、
上記生成手段は、上記複数の伝送ヘッダがそれぞれ異なる、上記第３の方向のデータ単位に位置するように、上記複数の伝送ヘッダを、上記伝送ユニットを含むデータ中に配置するパケット伝送装置。
【請求項１７】
所定のデータを固定長の複数のブロックに分割して配置したデータ列を含む伝送ユニットをパケットの形式で伝送するパケット伝送装置において、
上記データ列に対して、所定のデータ単位毎に所定の誤り訂正用パリティを付加し、上記誤り訂正用パリティが付加されたデータを出力するパリティ付加手段と、
上記パリティ付加手段から出力されるデータを、マトリックス形状を有する記憶装置に、上記マトリックスの第１の方向で書き込んだ後、上記記憶装置から上記マトリックスの第１の方向とは直交する第２の方向で読み出すことによりインターリーブ処理を実行して、上記インターリーブ処理後のデータを第２の方向のデータ単位毎に出力するインターリーブ処理手段と、
上記インターリーブ処理手段から出力されるデータを、上記第２の方向のデータ単位を伝送ユニットとして伝送路を介して伝送する伝送手段とを備えたパケット伝送装置。
【請求項１８】
上記第２の方向のデータ単位は、非同期転送モードのセルブロックの単位である請求項17記載のパケット伝送装置。
【請求項１９】
上記パリティ付加手段の前段に設けられ、上記データ列に基づいて、複数のブロックに属するブロック情報から所定の冗長情報を削除することにより新たな識別子を有する伝送ヘッダを生成して、生成された伝送ヘッダを有する伝送ユニットを含むデータを上記パリティ付加手段に出力する生成手段をさらに備えた請求項17又は18記載のパケット伝送装置。
【請求項２０】
所定のデータを、ブロックの種類と順序のうちの少なくとも一方を特定するためのブロック情報がそれぞれ付加された固定長の複数のブロックに分割して配置したデータ列を含む伝送ユニットをパケットの形式で伝送するパケット伝送装置において、
上記データ列に基づいて、複数のブロックに属するブロック情報から所定の冗長情報を削除することにより新たな識別子を有する伝送ヘッダを生成して、生成された伝送ヘッダを有する伝送ユニットを生成する生成手段と、
上記生成手段によって生成された伝送ユニットを含むデータ列を、MPEGのトランスポートストリームパケットの単位で複数のパケットに分割して出力するパケット化手段と、
上記パケット化手段から出力される複数のパケットを伝送路を介して伝送する伝送手段とを備えたパケット伝送装置。
【発明の詳細な説明】
技術分野
本発明は、圧縮符号化された画像データ、音声データ、及び付加情報データ、又は一般データをパケットの形式で伝送路を介して伝送するパケット伝送装置に関する。
背景技術
近年、光ファイバケーブル等を利用した通信システムの発達で、通信容量が大幅に拡大し、コンピュータ等で使用するディジタルデータだけではなく、例えば画像信号や音声信号及びその他の付加情報をディジタル化して伝送するディジタル伝送システムが実用化されている。
例えば、非同期転送モード（ATM:Asynchronous Transfer Mode;以下、ATMという。）等を用いれば、155メガビット／秒以上の伝送が可能となり、ATM伝送路を介して画像データを伝送するATM伝送システムが実用化されている。
ATM伝送システムに関しては、ITU−Ｔ（International Telecommunication Union−Telecommunication Standardization Sector:国際電気通信連合−電気通信標準化部門）、及び、The ATM Forum等で審議され、規格化がされており、関連書物も多数発行されている。
例えば、ビデオ信号をパケット化して通信する従来例としては、米国特許第5,159,452号（以下、従来例という。）に開示されている。
従来例では、パケットロス位置（パケット損失情報）を知り消失訂正を行う場合の例が、従来例の図6A及び図6Bに示されており、また、誤り訂正を行う場合の例が従来例の図７に示されている。
しかしながら、上記のような従来例の構成では、以下のような問題点を有していた。
（１）例えばATMによる通信を行う場合、セルと呼ばれる53バイトのパケット単位で伝送が行われるが、パケットロス（セルロス）が起こった場合、ATM網内でセルが紛失してしまうので、受信端末で受信されたセルそのものの情報からは、セルロスがATM網内で起こったことを検出できないという問題点を有していた。また、上記理由により当然のことながら、セルロスが起こった位置も特定できないと言う問題点を有していた。従って、誤り（セルロス）位置を特定することが必須である消失訂正はセルロスが起こったことを網側から受信端末に通知する特殊な構成用件を設けなければ不可能である。
（２）従来例の図７に示されている、誤り訂正の手法を使えば、誤り位置の特定と訂正が可能であるが、付加する誤り訂正用のパリティ量に対する誤り訂正可能な誤り個数、すなわち、総伝送量と誤り訂正の個数（誤り訂正能力）の観点からは誤り訂正を行った場合は効率が悪いという問題点を有していた。
また、総伝送量が増えると、ATM網が混雑するのでセルロスが起こる確率が高くなってしまうという問題点も有していた。
（３）ATMでは、ATMアダプテーションレイヤ（ATM Adaptation Layer;以下、AALという。）がITU−Ｔ勧告の規格で規定されており、対応した機器も多数あるが、従来例では汎用のAALの機能を使用していないので、例えばAALタイプ５の誤り検出を利用できないという問題点を有していた。また、例えば一連のビデオ信号の区切りを示す信号を独自で入力しなければならないなどの機能を、独自で入力することが必須であり、伝送効率が悪く、また、汎用機器を用いることができないので、相互接続性がないという問題点を有していた。
また汎用機器を用いることができないので、処理回路規模が大きく、コストが非常に高いという問題点を有していた。
本発明の第１の目的は、パケットロス（セルロス）の確率を低くしパケットロス（セルロス）に強い伝送を可能とすることができ、リアルタイム通信の信頼性を向上させることが可能であるパケット伝送装置を提供することにある。
また、本発明の第２の目的は、通信帯域を有効に利用し、ATMレイヤにおける上位レイヤから容易に利用可能とし、また現在普及しているATM機器を容易に利用可能であるパケット伝送装置を提供することにある。
さらに、本発明の第３の目的は、誤り訂正又は誤り検出を行い付加したパリティ量に対する誤り訂正効率誤り訂正能力を向上させ、ATMレイヤにおける上位レイヤから容易に利用可能とし、また現在普及しているATM機器を容易に利用で互換性のあるパケット伝送装置を提供することにある。
またさらに、本発明の第４の目的は、従来例に比較して装置構成が簡単であって安価であるパケット伝送装置を提供することにある。
発明の開示
第１の発明に係るパケット伝送装置は、所定のデータを、ブロックの種類を特定するためのブロック情報がそれぞれ付加された固定長の複数のブロックに分割して配置したデータ列を含む伝送ユニットをパケットの形式で伝送するパケット伝送装置において、
上記データ列に基づいて、複数のブロックに属するブロック情報から所定の冗長情報を削除することにより新たな識別子を有する伝送ヘッダを生成して、生成された伝送ヘッダを有する伝送ユニットを生成する生成手段と、
上記生成手段によって生成された伝送ユニットを伝送路を介して伝送する伝送手段とを備えたことを特徴とする。
また、上記パケット伝送装置において、上記生成手段は、好ましくは、複数のブロック情報を所定の１つのブロック情報で代表させることにより新たな識別子を生成して、生成された識別子を有する伝送ヘッダを生成する。
さらに、上記パケット伝送装置において、上記生成手段は、好ましくは、同一のブロック情報を１つのブロック情報で代表させる。
またさらに、上記パケット伝送装置において、上記生成手段は、好ましくは、予備データと無効データのうちの少なくとも一方を含む冗長情報を削除する。
また、上記パケット伝送装置において、上記伝送ヘッダは、好ましくは、タイムコードと、シリアル番号とを含む。
さらに、上記パケット伝送装置において、上記伝送手段は、好ましくは、非同期転送モードのアダプテーションレイヤの機能としてAALタイプ１を用いたATM伝送方式で上記伝送ユニットを伝送する。
またさらに、上記パケット伝送装置において、上記伝送手段は、好ましくは、非同期転送モードのアダプテーションレイヤの機能としてAALタイプ５を用いたATM伝送方式で上記伝送ユニットを伝送する。
また、上記パケット伝送装置において、上記生成手段は、好ましくは、上記生成された伝送ユニットに対して、誤り訂正用パリティを付加した後、上記付加された誤り訂正用パリティを含むデータに対してインターリーブ処理を実行して、上記インターリーブ処理後のデータを伝送ユニットとして出力する。
さらに、上記パケット伝送装置において、上記生成手段は、好ましくは、上記付加された誤り訂正用パリティを含むデータをマトリックス形状を有する記憶装置に上記マトリックスの第１の方向で書き込んだ後、上記記憶装置から上記マトリックスの第１の方向とは直交する第２の方向で読み出すことによりインターリーブ処理を実行する。
第２の発明に係るパケット伝送装置は、所定のデータを固定長の複数のブロックに分割して配置したデータ列を含む伝送ユニットをパケットの形式で伝送するパケット伝送装置において、
上記データ列を、第１のマトリックス形状を有する第１の記憶装置に上記第１のマトリックスの第１の方向で書き込んだ後、上記第１の記憶装置から上記第１のマトリックスの第１の方向とは直交する第２の方向で読み出すことにより第１のインターリーブ処理を実行して、上記第１のインターリーブ処理後のデータを第２の方向のデータ単位で出力する第１のインターリーブ処理手段と、
上記第１のインターリーブ処理手段から出力されるデータに対して、上記第２の方向のデータ単位毎に所定の誤り訂正用パリティを付加し、上記誤り訂正用パリティが付加されたデータを出力するパリティ付加手段と、
上記パリティ付加手段から出力されるデータを、第２のマトリックス形状を有する第２の記憶装置に、上記第１のマトリックスの第２の方向と一致する上記第２のマトリックスの第４の方向で書き込んだ後、上記第２の記憶装置から上記第２のマトリックスの第４の方向とは直交する第３の方向で読み出すことにより第２のインターリーブ処理を実行して、上記第２のインターリーブ処理後のデータを第３の方向のデータ単位毎に出力する第２のインターリーブ処理手段と、
上記第２のインターリーブ処理手段から出力されるデータを、第３の方向のデータ単位を伝送ユニットとして伝送路を介して伝送する伝送手段とを備えたことを特徴とする。
また、上記パケット伝送装置において、好ましくは、上記第１のインターリーブ処理手段の前段に設けられ、上記データ列に基づいて、複数のブロックに属するブロック情報から所定の冗長情報を削除することにより新たな識別子を有する伝送ヘッダを生成して、生成された伝送ヘッダを有する伝送ユニットを含むデータを上記第１のインターリーブ処理手段に出力する生成手段をさらに備える。
さらに、上記パケット伝送装置において、上記伝送手段は、好ましくは、非同期転送モードのアダプテーションレイヤの機能としてAALタイプ１を用いたATM伝送方式で上記伝送ユニットを伝送する。
またさらに、上記パケット伝送装置において、上記伝送手段は、好ましくは、非同期転送モードのアダプテーションレイヤの機能としてAALタイプ５を用いたATM伝送方式で上記伝送ユニットを伝送する。
第３の発明に係るパケット伝送装置は、所定のデータ列に対して、データ列が並置された方向に、誤り検出用パリティを付加して、上記誤り検出用パリティが付加されたデータ列を所定のデータ単位で出力する第１のパリティ付加手段と、
上記第１のパリティ付加手段から出力されるデータ列を、第１のマトリックス形状を有する第１の記憶装置に上記第１のマトリックスの第１の方向で書き込んだ後、上記第１の記憶装置から上記第１のマトリックスの第１の方向とは直交する第２の方向で読み出すことにより第１のインターリーブ処理を実行して、上記第１のインターリーブ処理後のデータを第２の方向のデータ単位で出力する第１のインターリーブ処理手段と、
上記第１のインターリーブ処理手段から出力されるデータに対して、上記第２の方向のデータ単位毎に所定の誤り訂正用パリティを付加し、上記誤り訂正用パリティが付加されたデータを出力する第２のパリティ付加手段と、
上記第２のパリティ付加手段から出力されるデータを、第２のマトリックス形状を有する第２の記憶装置に、上記第１のマトリックスの第２の方向と一致する上記第２のマトリックスの第４の方向で書き込んだ後、上記第２の記憶装置から上記第２のマトリックスの第４の方向とは直交する第３の方向で読み出すことにより第２のインターリーブ処理を実行して、上記第２のインターリーブ処理後のデータを第３の方向のデータ単位毎に出力する第２のインターリーブ処理手段と、
上記第２のインターリーブ処理手段から出力されるデータを、第３の方向のデータ単位を伝送ユニットとして伝送路を介して伝送する伝送手段とを備えたことを特徴とする。
また、上記パケット伝送装置において、好ましくは、上記第１のパリティ付加手段の前段に設けられ、上記データ列に基づいて、複数のブロックに属するブロック情報から所定の冗長情報を削除することにより新たな識別子を有する伝送ヘッダを生成して、生成された伝送ヘッダを有する伝送ユニットを含むデータを上記第１のパリティ付加手段に出力する生成手段をさらに備える。
第４の発明に係るパケット伝送装置は、所定のデータを固定長の複数のブロックに分割して配置したデータ列を含む伝送ユニットをパケットの形式で伝送するパケット伝送装置において、
上記データ列に基づいて、複数のブロックに属するブロック情報から新たな識別子を有する複数の伝送ヘッダを生成して、生成された複数の伝送ヘッダを有する伝送ユニットを含むデータを出力する生成手段と、
上記生成手段から出力されるデータを、第１のマトリックス形状を有する第１の記憶装置に上記第１のマトリックスの第１の方向で書き込んだ後、上記第１の記憶装置から上記第１のマトリックスの第１の方向とは直交する第２の方向で読み出すことにより第１のインターリーブ処理を実行して、上記第１のインターリーブ処理後のデータを第２の方向のデータ単位で出力する第１のインターリーブ処理手段と、
上記第１のインターリーブ処理手段から出力されるデータに対して、上記第２の方向のデータ単位毎に所定の誤り訂正用パリティを付加し、上記誤り訂正用パリティが付加されたデータを出力するパリティ付加手段と、
上記パリティ付加手段から出力されるデータを、第２のマトリックス形状を有する第２の記憶装置に、上記第１のマトリックスの第２の方向と一致する上記第２のマトリックスの第４の方向で書き込んだ後、上記第２の記憶装置から上記第２のマトリックスの第４の方向とは直交する第３の方向で読み出すことにより第２のインターリーブ処理を実行して、上記第２のインターリーブ処理後のデータを第３の方向のデータ単位毎に出力する第２のインターリーブ処理手段と、
上記第２のインターリーブ処理手段から出力されるデータを、第３の方向のデータ単位を伝送ユニットとして伝送路を介して伝送する伝送手段とを備え、
上記生成手段は、上記複数の伝送ヘッダがそれぞれ異なる、上記第３の方向のデータ単位に位置するように、上記複数の伝送ヘッダを、上記伝送ユニットを含むデータ中に配置することを特徴とする。
第５の発明に係るパケット伝送装置は、所定のデータを固定長の複数のブロックに分割して配置したデータ列を含む伝送ユニットをパケットの形式で伝送するパケット伝送装置において、
上記データ列に対して、所定のデータ単位毎に所定の誤り訂正用パリティを付加し、上記誤り訂正用パリティが付加されたデータを出力するパリティ付加手段と、
上記パリティ付加手段から出力されるデータを、マトリックス形状を有する記憶装置に、上記マトリックスの第１の方向で書き込んだ後、上記記憶装置から上記マトリックスの第１の方向とは直交する第２の方向で読み出すことによりインターリーブ処理を実行して、上記インターリーブ処理後のデータを第２の方向のデータ単位毎に出力するインターリーブ処理手段と、
上記インターリーブ処理手段から出力されるデータを、上記第２の方向のデータ単位を伝送ユニットとして伝送路を介して伝送する伝送手段とを備えたことを特徴とする。
また、上記パケット伝送装置において、上記第２の方向のデータ単位は、好ましくは、非同期転送モードのセルブロックの単位である。
さらに、上記パケット伝送装置において、好ましくは、上記パリティ付加手段の前段に設けられ、上記データ列に基づいて、複数のブロックに属するブロック情報から所定の冗長情報を削除することにより新たな識別子を有する伝送ヘッダを生成して、生成された伝送ヘッダを有する伝送ユニットを含むデータを上記パリティ付加手段に出力する生成手段をさらに備える。
第６の発明に係るパケット伝送装置は、所定のデータを、ブロックの種類を特定するためのブロック情報がそれぞれ付加された固定長の複数のブロックに分割して配置したデータ列を含む伝送ユニットをパケットの形式で伝送するパケット伝送装置において、
上記データ列に基づいて、複数のブロックに属するブロック情報から所定の冗長情報を削除することにより新たな識別子を有する伝送ヘッダを生成して、生成された伝送ヘッダを有する伝送ユニットを生成する生成手段と、
上記生成手段によって生成された伝送ユニットを含むデータ列を、MPEGのトランスポートストリームパケットの単位で複数のパケットに分割して出力するパケット化手段と、
上記パケット化手段から出力される複数のパケットを伝送路を介して伝送する伝送手段とを備えたことを特徴とする。
【図面の簡単な説明】
図１は、本発明に係る第１の実施形態に係るATM伝送装置１の構成を示すブロック図である。
図２は、図１の符号化装置101から出力されるデータの構成を示すブロック構成図である。
図３は、図２のビデオDIFブロックの構成を示すブロック構成図である。
図４は、図１のDIFデータ処理回路104の構成を示すブロック図である。
図５は、図２のヘッダDIFブロック及びサブコードDIFブロックの構成を示すブロック構成図である。
図６は、図２のVAUXDIFブロック、オーディオDIFブロック及びビデオDIFブロックのうちのいずれか１つのブロック変換処理を示すブロック構成図である。
図７は、図４のDIFデータ処理回路104によって実行されるID変換処理を示すブロック構成図であり、図７（Ａ）は、ID変換前の第１の３バイトデータを示すブロック構成図であり、図７（Ｂ）は、ID変換前の第２の３バイトデータを示すブロック構成図であり、図７（Ｃ）は、ID変換前の第３の３バイトデータを示すブロック構成図であり、図７（Ｄ）は、ID変換後の４バイトデータを示すブロック構成図である。
図８は、本発明に係る第２の実施形態であるDIFデータ処理回路104aの構成を示すブロック図である。
図９は、図８のブロックバッファメモリ制御回路6003aによるパケットブロック生成方法を示すブロック構成図であり、図９（Ａ）は、当該パケットブロック全体を示すブロック構成図であり、図９（Ｂ）は、図９（Ａ）のヘッダ1703の内容を示すブロック構成図である。
図10は、本発明に係る第３の実施形態であるDIFデータ処理回路104bの構成を示すブロック図である。
図11は、図10のブロックバッファメモリ制御回路6003bによるパケットブロック生成方法を示すブロック構成図である。
図12は、本発明に係る第４の実施形態であるATM伝送装置1aの構成を示すブロック図である。
図13は、図12のDIFデータ処理回路104cの構成を示すブロック図である。
図14は、図13のブロックバッファメモリ制御回路6003cによるパケットブロック生成方法を示すブロック構成図である。
図15は、本発明に係る第５の実施形態であるDIFデータ処理回路104dの構成を示すブロック図である。
図16は、図15のDIFデータ処理回路104dを備えたATM伝送装置によって実行されるパケットブロック生成方法を示すブロック構成図である。
図17は、図15のインターリーブ制御回路1003によって実行されるインターリーブ方法を示すインターリーブバッファメモリ1002の記憶内容を示すメモリマップ図である。
図18は、本発明に係る第６の実施形態であるDIFデータ処理回路104eの構成を示すブロック図である。
図19は、図18のDIFデータ処理回路104eを備えたATM伝送装置によって実行されるパケットブロック生成方法を示すブロック構成図である。
図20は、図18のインターリーブ制御回路1003aによって実行されるインターリーブ方法を示すインターリーブバッファメモリ1002の記憶内容を示すメモリマップ図である。
図21は、本発明に係る第７の実施形態の構成を示す図であって、図21（Ａ）は、第７の実施形態のDIFデータ処理回路104fの構成を示すブロック図であり、図21（Ｂ）は、図21（Ａ）のブロックバッファメモリ6002からインターリーブバッファメモリ3000に入力されるデータを示すブロック構成図であり、図21（Ｃ）は、図21（Ａ）のインターリーブ制御回路3001によって実行されるインターリーブ方法を示すインターリーブバッファメモリ3000の記憶内容を示すメモリマップ図であり、図21（Ｄ）は、図21（Ａ）のパリティ付加回路3002からインターリーブバッファメモリ3003に入力されるデータを示すブロック構成図であり、図21（Ｅ）は、図21（Ａ）のインターリーブ制御回路3004によって実行されるインターリーブ方法を示すインターリーブバッファメモリ3003の記憶内容を示すメモリマップ図である。
図22は、図21のDIFデータ処理回路104fを備えたATM伝送装置において、セルロスが生じたときの誤り分散を示すブロック構成図である。
図23は、図21（Ａ）のDIFデータ処理回路104fのインターリーブ方法を示す図であって、図23（Ａ）は、図21（Ａ）のインターリーブ制御回路3001によって実行されるインターリーブ方法を示すインターリーブバッファメモリ3000の記憶内容を示すメモリマップ図であり、図23（Ｂ）は、図21（Ａ）のインターリーブ制御回路3004によって実行されるインターリーブ方法を示すインターリーブバッファメモリ3003の記憶内容を示すメモリマップ図である。
図24は、図21（Ａ）のインターリーブ制御回路3004によって実行されるインターリーブ方法を示すインターリーブバッファメモリ3003の記憶内容の詳細を示すメモリマップ図である。
図25は、図21（Ａ）のDIFデータ処理回路104fを備えたATM伝送装置においてセルロスが発生したときの誤りセルを示すブロック構成図である。
図26は、本発明に係る第８の実施形態の構成を示す図であって、図26（Ａ）は、第８の実施形態のDIFデータ処理回路104gの構成を示すブロック図であり、図26（Ｂ）は、図26（Ａ）のブロックバッファメモリ6002からCRC付加回路3106に入力されるデータを示すブロック構成図であり、図26（Ｃ）は、図26（Ａ）のCRC付加回路3106からインターリーブバッファメモリ3000に入力されるデータを示すブロック構成図であり、図26（Ｄ）は、図26（Ａ）のインターリーブ制御回路3001によって実行されるインターリーブ方法を示すインターリーブバッファメモリ3000の記憶内容を示すメモリマップ図であり、図26（Ｅ）は、図26（Ａ）のパリティ付加回路3002からインターリーブバッファメモリ3003に入力されるデータを示すブロック構成図であり、図26（Ｆ）は、図26（Ａ）のインターリーブ制御回路3004によって実行されるインターリーブ方法を示すインターリーブバッファメモリ3003の記憶内容を示すメモリマップ図である。
図27は、図26（Ａ）のDIFデータ処理回路104gによって実行されるインターリーブ方法を示すインターリーブバッファメモリ3003の記憶内容を示すメモリマップ図である。
図28は、図26（Ａ）のDIFデータ処理回路104gを備えたATM伝送装置によって実行されるポケットブロック生成方法を示すブロック構成図である。
図29は、本発明に係る第９の実施形態の構成を示す図であって、図29（Ａ）は、第９の実施形態のDIFデータ処理回路104hの構成を示すブロック図であり、図29（Ｂ）は、図29（Ａ）のブロックバッファメモリ6002からインターリーブバッファメモリ3000に入力されるデータを示すブロック構成図であり、図29（Ｃ）は、図29（Ａ）のインターリーブ制御回路3001によって実行されるインターリーブ方法を示すインターリーブバッファメモリ3000の記憶内容を示すメモリマップ図であり、図29（Ｄ）は、図29（Ａ）のパリティ付加回路3002からインターリーブバッファメモリ3003に入力されるデータを示すブロック構成図であり、図29（Ｅ）は、図29（Ａ）のインターリーブ制御回路3004によって実行されるインターリーブ方法を示すインターリーブバッファメモリ3003の記憶内容を示すメモリマップ図である。
図30は、図29（Ａ）のDIFデータ処理回路104hによって実行されるパケットブロック生成方法を示す図であって、図29（Ａ）のインターリーブバッファメモリ3003に記憶された記憶内容の詳細を示すメモリマップ図である。
図31は、本発明に係る第10の実施形態であるATM伝送装置1bの構成を示すブロック図である。
図32は、図31のATMセル化回路105aによって実行されるATMセル化処理を示すブロック構成図である。
図33は、本発明に係る第11の実施形態であるDIF処理回路104iの構成を示すブロック図である。
図34は、図33のDIFデータ処理回路104iを備えたATM伝送装置によって実行されるパケットブロック生成方法を示すブロック構成図である。
図35は、図33のインターリーブ制御回路1403によって実行されるパケットブロック生成方法を示すATMセルブロックシーケンスバッファメモリ1402の記憶内容を示すメモリマップ図である。
図36は、本発明に係る第12の実施形態の構成を示す図であって、図36（Ａ）は、第12の実施形態のDIFデータ処理回路104jの構成を示すブロック図であり、図36（Ｂ）は、図36（Ａ）のブロックバッファメモリ6002からインターリーブバッファメモリ2600入力されるデータを示すブロック構成図であり、図36（Ｃ）は、図36（Ａ）のインターリーブ制御回路2601によって実行されるインターリーブ方法を示すインターリーブバッファメモリ2600の記憶内容を示すメモリマップ図であり、図36（Ｄ）は、図36（Ａ）のパリティ付加回路2602からインターリーブバッファメモリ2603に入力されるデータを示すブロック構成図であり、図36（Ｅ）は、図36（Ａ）のインターリーブ制御回路2604によって実行されるインターリーブ方法を示すインターリーブバッファメモリ2603の記憶内容を示すメモリマップ図である。
図37は、図36（Ａ）のDIFデータ処理回路104jを備えたATM伝送装置のパケットブロック生成方法を示すブロック構成図である。
図38は、図36（Ａ）のDIFデータ処理回路104jを備えたATM伝送装置のATMセル化回路105から出力されるデータ構造を示すブロック構成図である。
図39は、本発明に係る第13の実施形態であるATM伝送装置1cの構成を示すブロック図である。」
図40は、図39のATM伝送装置1cによって実行されるパケットブロック生成方法を示すブロック構成図である。
発明を実施するための最良の形態
実施形態
以下、本発明に係る実施形態について、図面を参照しながら詳細に説明する。
本発明に係る実施形態においては、通信網として用いるATMネットワークにおいて、民生用ディジタルVTRの規格による、圧縮された画像データ、音声データ及び付加情報を伝送する一例について説明する。ここで、民生用ディジタルVTRの規格として、HDディジタルVCR協議会で合意された「DVC規格」を用いる。
ATMの規格については、ITU−Ｔ勧告Q.2931と、ITU−Ｔ勧告I.363と、The ATM Forum、ATM User−Network Interface Specification Version3.0（以下、UNI3.0という。）と、The ATM Forum、ATM User−Network Interface Specification Version3.1（以下、UNI3.1という。）と、The ATM Forum、ATM User−Network Interface Specification Version4.0（以下、UNI4.0という。）等で規格化されて開示されている。
DVC規格については、「Specification of Consumer−Use Digital VCRsusing6.3mm magnetic tape」December,1994 HD DIGITAL VCR CONFERENCE、（以下、文献１という。）に記載されており、また、そのディジタルインターフェースについては、「Specifications of Digital Interface for Consumer Electric Audio/Video Equipment」December,1995 HD DIGITAL VCR CONFERENCE、（以下、文献２という。）に記載されている。
なお、本発明に係る実施形態は、上記のDVC規格だけではなく、同一の画像圧縮方式を用いた放送局用の規格であるDVCPRO規格にも適用することができる。
DVCPRO規格については、「Proposed SMPTE Standard for Digital Video Recording with video compression at 25Mb/s 6.35mm Type D−7 Component Format 525/60 and 625/50（DVCPRO）:Final version December,24 1997」に記載されている。
以下の説明において、DVC、DVC規格、DVCデータは、DVCPROと置き換えても支障がなく、本発明の要旨に影響を与えるものではない。
第１の実施形態
図１は、本発明に係る第１の実施形態に係るATM伝送装置１の構成を示すブロック図である。図１及び以下の図面において、各ブロックの右上の三角印は、その実施形態における特徴部分のブロックであることを示す。図１において、101は符号化装置、102はATM伝送端末装置、103はATM伝送装置102の入力端子、104はディジタルインターフェースデータ処理回路（以下、DIFデータ処理回路という。また、以下、ディジタルインターフェースをDIFという。）、105はATMセル化回路、106はネットワークインターフェース、107はATMネットワーク100への出力端子である。ここで、ATM伝送装置１は、DIFデータ処理回路104と、ATM伝送端末装置102とを備えて構成され、ATM伝送端末装置102は、ATMセル化回路105と、ネットワークインターフェース106とを備えて構成される。
図１に示す構成において、符号化装置101からは、符号化された圧縮画像及び音声データ、及び付加情報を含むデータ列が出力され、入力端子103を介してATM伝送装置１のDIFデータ処理回路104に入力される。DIFデータ処理回路104は、詳細後述されるように、入力されるデータ列に基づいて、複数のブロックに属するブロック情報から所定の冗長情報を削除することにより新たな識別子を有する伝送ヘッダを生成して、生成された伝送ヘッダを有する伝送ユニットを生成してATMセル化回路105に出力する。これに応答して、ATMセル化回路105は、入力される伝送ユニットを含むデータをATMセルブロックに分割することにより伝送すべきパケットを生成してネットワークインターフェース106に出力する。これに応答して、ネットワークインターフェース106は、ATMネットワーク100への送信機と受信機とを備え、入力されるパケットを出力端子107を介してATMネットワーク100に対して伝送することにより、伝送ヘッダが示す目的地のATM伝送端末装置に対して送信する。
図２は、図１の符号化装置101から出力されるデータの構成を示すブロック構成図であり、このデータの形態については上記文献２に記載されている。図２に示したデータストリームはDIFブロックと呼ばれるブロックが複数個連続することにより構成される。図２に示した一連のデータシーケンスを繰り返すことにより、ビデオ信号の１フレームのデータが構成されるので、以下の説明において図２のデータストリームをサブシーケンスという。
図２において、H0はヘッダDIFブロック、SC0、SC1はサブコードDIFブロック、VA0,VA1,VA2はビデオAUXDIFブロック（以下、VAUXという。）、A0,A1,・・・,A8はオーディオDIFブロックであり、後述するビデオDIFブロックに挿入されている。また、V0,V1,・・・,V134はビデオDIFブロックである。各DIFブロックは図３に示すように、３バイトのIDと77バイトのデータの計80バイトからなる。
ヘッダDIFブロックには、サブシーケンスに関する制御情報が搭載され、オーディオDIFブロックにはオーディオデータ及びオーディオに関する補助データが搭載され、ビデオDIFブロックにはビデオデータが搭載され、ビデオAUXDIFブロックにはビデオに関する補助データが搭載され、サブコードブロックにはその他の付加情報が搭載されている。
図３は、図２のビデオDIFブロックの構成を示すブロック構成図である。図３において、ビデオDIFブロックのデータは、画面上をマクロブロックと呼ばれる小単位に区切り、DCT変換等を施すことにより構成される。
ビデオDIFブロックの80バイトのうち、先頭の３バイトはIDであり、次の１バイトの上位４ビットは誤りステータス（SAT:Error status）である。誤りステータスは、当該DIFブロックに誤りがあるか、誤り修整されたDIFブロックであるか、誤り修正されたDIFブロックである場合どのような修整方法を用いたか、という情報が格納されている。下位４ビットは量子化番号（QNO:Quantization number）、それに続く14バイトずつのブロックは各マクロブロックの輝度信号情報であり（Y0,Y1,Y2,Y3）、さらに続く10バイトずつの２ブロックは色差信号情報（CR、CB）であり、moはDCTモード、C0及びC1はクラス番号（class number）を示す。なお、図３は、前述したDVCPRO規格である、「Proposed SMPTE Standard for Digital Video Recording with video compression at 25Mb/s 6.35mm Type D−7 Component Format 525/60 and 625/50（DVCPRO）:Final version December,24 1997」の図40と同一のものであり、圧縮の方式についても同文献に詳しく記述されている。
本発明に係る実施形態において重要な点は、各ビデオDIFブロックの誤りステータスを表す情報は１つしかないという点である。
図２に示したように、ヘッダDIFブロックは１個、サブコードDIFブロックは２個、VAUXDIFブロックは３個、オーディオDIFブロックは９個、ビデオDIFブロックは135個、合計150個のDIFブロックから成り、この150個のDIFブロックは１つのサブシーケンスを形成し、合計80バイト×150個＝12000バイトとなる。
走査線525ラインとフレーム数60を有するNTSC方式（以下、525/60システムという。）では、10個のサブシーケンスで１フレームのデータとなり、走査線625ラインとフレーム数50を有するPAL方式（以下,625/50システムという）。では12個のサブシーケンスで、それぞれ１フレームのデータとなる。従って、１フレーム内のDIFブロック数は、525/60システムでは、150×10＝1500個となり、625/50システムでは、150×12＝1800個となる。以下の説明では、525/60システムを例としている。
第１の実施形態では、DIFブロックの変換を行いデータ量の削減を行うことを特徴としている。具体的には複数のDIFブロックをまとめて１つの伝送単位として扱う場合、各DIFブロック内の３バイトのIDは全てのDIFブロック分は必ずしも必要ではなく、１つのIDで代表させる、あるいは全てのIDのデータ量より少ないデータ量をもつ別のIDに置き換えることでデータ量の削減を行う。また、データ内の予備データ及び／又は無効データなどの冗長データを削除することによりデータ量の削減を行う。
図５は、図２のヘッダDIFブロック及びサブコードDIFブロックの構成を示すブロック構成図であり、サブシーケンスの先頭に位置する３つのDIFブロックを構成するヘッダ及びサブコードブロックのブロック変換を示している。
図５において、3001はヘッダDIFブロック（H0）、3002はサブコードDIFブロック（SC0）、3003はサブコードDIFブロック（SC1）である。本実施形態では、上記の３つのDIFブロック（合計240バイト）を141バイトの伝送単位（3004に示す）としてデータ量削減を行う。３つのDIFブロック3001、3002、3003の後方の72バイト、29バイト、29バイトの部分は予備データ（Reserved Data）である。
まず、上記３つのDIFブロックにおける各３バイトのID（合計９バイト）を、図７を参照して後述する方法で、４バイトに圧縮してデータ量を削減する。次に、ヘッダDIFブロックH0の有効データは５バイトなので、その５バイトの有効データをそのまま続いて詰める。次に、サブコードDIFブロックSC0の有効データ及びサブコードDIFブロックSC1の有効データはそれぞれ48バイトであるので順に詰める。最後に、伝送ユニット3004における最後部のハッチング部分に示すように、36バイトのダミーデータを挿入する。なお、このハッチング部分には付加情報を入れてもよい。
伝送ユニット3004は合計141バイトとなるので、伝送ユニット3004は、3005に示すように47バイトずつの３つのブロックに分割することが可能である。
図６は、図２のVAUXDIFブロック、オーディオDIFブロック及びビデオDIFブロックのうちのいずれか１つのブロック変換処理を示すブロック構成図である。図６において、4001はサブシーケンス内での上記DIFブロックの連続する３ブロックである。例えば「VA0、VA1、VA2」、「A0、V0、V1」、「V2、V3、V4」等が連続する３ブロックとなる。
まず、連続する３つのDIFブロックにおける各３バイトのIDを、後述する方法で（図７参照。）４バイトに圧縮してデータ量の削減を行う。次に、各DIFブロックのデータ部分の77バイトを順に詰めていく。その結果、元のデータブロック4001である240バイトのデータを、伝送ユニット4002に示すように、235バイトに圧縮することができ、データ量の削減が可能となる。伝送ユニット4002は4003に示すように47バイトずつ、５つのブロックに分割することが可能となる。
図７は、図４のDIFデータ処理回路104によって実行されるID変換処理を示すブロック構成図であり、図７（Ａ）は、ID変換前の第１の３バイトデータを示すブロック構成図であり、図７（Ｂ）は、ID変換前の第２の３バイトデータを示すブロック構成図であり、図７（Ｃ）は、ID変換前の第３の３バイトデータを示すブロック構成図であり、図７（Ｄ）は、ID変換後の４バイトデータを示すブロック構成図である。
図５及び図６を参照して説明したように、第１の実施形態では、それぞれ各３バイトからなる３つのDIFブロックのIDを４バイトの１つのIDにすることによりデータ伝送量の削減を行う。
図７において、SCTはセクションタイプ、Seqはシーケンス番号、DseqはDIFシーケンス番号、DBNはDIFブロック番号である。各符号の直後にビット番号を付けており、その後にハイフン（−）、その後に、図７（Ａ）には「０」、図７（Ｂ）には「１」、図７（Ｃ）には「２」などのシリアル番号を付けている。なお、RSVは予備データ（リザーブデータ）である。
セクションタイプSCTは、DIFブロックのタイプを示し、ヘッダ、サブコード、VAUX、オーディオ、ビデオのタイプが、３ビットで示されている。シーケンス番号Seqはカラーフレームタイプとの対応を示す。DIFシーケンス番号Dseqは、サブシーケンスの番号を示し、525/60システムでは、10個のサブシーケンスからなるので、０〜９の値を４ビットで示し、625/50システムでは、12個のサブシーケンスからなるので、０〜11の値を４ビットで示す。
DIFブロック番号DBNは、サブシーケンス内のDIFブロックの番号を８ビットで示している。例えば、ビデオDIFブロックは１つのサブシーケンス内に135個あるので、０から134の値を２進数で表す。オーディオDIFブロックは１つのサブシーケンス内に９個あるので、０から８の値を２進数で表す。
この第１の実施形態では、３つのIDを１つにまとめる場合、各IDに共通のデータは３個必要ではなく、またDIFブロック番号は、連続のDIFブロックのIDをまとめる等の、予め取り決めた方法でまとめるのであれば１つでよいことに着目している。具体的には、IDの構成ビットのうち、シーケンス番号Seqはサブシーケンス内で同じであり、３ブロック全てを伝送する必要はない。DIFシーケンス番号Dseqはサブシーケンス内で同じであり、３ブロック全てを伝送する必要はない。DIFブロック番号DBNは、入力されたデータ列を予め取り決めた順序でブロック変換を行うのであれば、３ブロック全ては必要ではない。
以上説明したように、図７（Ｄ）に示すように、先頭の３バイトは図７（Ａ）をそのまま詰め、４バイト目には上位ビットから（Ｂ）のセクションタイプSCTを３ビット、リザーブビット、（Ｃ）のセクションタイプSCTを３ビット、リザーブビットを順に詰め、新たなIDを構成する。これにより、データ量は、固定長80バイト（ｎ＝80）の３個（ｍ＝３）のブロックから冗長情報を削減して、データ長235バイト（ｐ＝235＜３×80）としている。
図５乃至図７に示した方法で、ヘッダDIFブロック、サブコードDIFブロックで、47バイトのブロックが３個となる。また、VAUX、オーディオDIFブロック、ビデオDIFブロックは合計147個のDIFブロックからなるので、47バイトのブロックが、（147/3）×５＝245個となる。従って、全DIFブロックを合わせて、47バイトのブロックが248個となる。47バイトというデータ量は、ATMのAALタイプのペイロードに一致するので、以下の説明ではATMセルブロックという。
なお、第１の実施形態では、３つのID（DIFブロック）を１つにまとめているが、本発明はこれに限らず、その他の個数をまとめてもよい。
また、図７に示した方法ではDIFブロックの連続する３ブロックを例として説明したが、連続していることが必須ではなく、複数の任意のDIFブロックからID情報を削減する場合でも本発明の範囲から排除するものではない。
また、連続する３個のDIFブロックを１つにまとめる場合、オーディオDIFブロックとビームDIFブロックが混在する場合があるので、セクションタイプSCTのみ、新規に構成したID（図７（Ｄ）参照。）３個を挿入している。これにより、オーディオDIFブロックとビデオDIFブロックが混在した場合でも、新規に構成したID（図７（Ｄ）参照。）の３つのセクションタイプとブロック番号で、サブシーケンス内の位置を特定できる。
図４は、ブロック変換を実行する図１のDIFデータ処理回路104の構成を示すブロック図である。図４において、6001は入力端子であり、DIFブロックのサブシーケンスが入力される。6002はブロックバッファメモリである。6003はブロックバッファメモリ制御回路である。6004は出力端子である。
ブロックバッファメモリ6002は連続する３個のDIFブロックを格納することができる。ブロックバッファメモリ6002へのデータの書き込み及び読み出しの制御はブロックバッファメモリ制御回路6003で行われる。
入力端子6001から入力されたDIFサブシーケンスは、ブロックバッファメモリ制御回路6003の制御により、３個のDIFブロックがブロックバッファメモリ6002に書き込まれる。読み出しは、ブロックバッファメモリ6002のアドレスを指定することにより、ヘッダDIFブロック、サブコードDIFブロックに関しては図５に示した方法で、VAUXDIFブロック、オーディオDIFブロック、ビデオDIFブロックに関しては、図６に示す方法で読み出す。ブロックバッファメモリ6002は２枚のバッファメモリで構成されており、書き込みと読み出しが交互に行われる。
ブロックバッファメモリ制御回路6003は、DIFブロックをカウントするDIFブロックカウンタを備え、現在書き込んでいるDIFブロックと、読み出しているDIFブロックを計数している。また、読み出しのアドレスについては、図５及び図６に示した方法は予め固定化しているために、その方法の制御プログラムを小さな記憶容量のROMに記憶して、当該ROMをブロックバッファメモリ制御回路6003内に組み込むことにより読み出しアドレスを簡単に生成可能である。
また、図７に示したID変換では、図７（Ｄ）の４バイト目に、図７（Ｂ）の１バイト目の上位４ビットと、図７（Ｃ）の１バイト目の上位４ビットを合わせて、８ビットにする回路が必要であるが、この回路は、例えば、簡易なレジスタで構成することができ、ブロックバッファメモリ6002に組み込むことができる。
図４のDIFデータ処理回路104の出力端子6004からは、DIFブロックのサブシーケンスの先頭から、図５の3005に示したように、まず、ヘッダDIFブロック、サブコードDIFブロックから３個のATMセルブロックが出力され、続いて、図６の4003に示したように、VAUX、オーディオDIFブロック、ビデオDIFブロックから245個のATMセルブロックが出力される。
以上説明したように、第１の実施形態によれば、３つのDIFブロックをまとめることにより、IDの情報量をさらに削減することが可能であり、以下のような効果がある。
47バイトからなるATMセルブロックが合計248個だけ出力されるので、総データ量は11656バイトとなる。元のDIFブロックのサブシーケンスは、80バイトのDIFブロックが150個であるので、そのデータは12000バイトであるので、
（12000−11656）/12000×100＝2.87％
のデータ量の削減が可能となる。これをATMセルブロックに換算すると元のデータを伝送するには、
12000/47＝255.3
であるので256個のATMセルを必要とするが、第１の実施形態では上述したように、248個のATMセルで伝送可能である。
本発明に係る第１の実施形態では、通信負荷を大幅に削減すると共に、通信網のリソースの使用を削減することができ、また通信量が減ることにより通信時間が短くなりその分リアルタイム通信の信頼性が高くなる。また、ATM網で使用する通信帯域が少なくなり、網へ与える負荷が小さくなり、ATMスイッチの処理に与える負荷も小さくなるので、セル廃棄などの確率が小さくなり、セルロスに対して強い信頼性の高い通信が可能となる。さらに、回路の構成も非常に簡易なもので実現可能である。
第１の実施形態で説明した、DIFブロックのサブシーケンス処理後のデータシーケンスを、以下、ATMセルブロックシーケンスという。ATMセルブロックシーケンスは、上述したように11656バイトで構成される。
なお、第１の実施形態の方式は、以下に説明する実施形態においても使用し、図４に示した回路ブロック図の番号は、他の図でも同じブロックでは番号を継承する。
また、第１の実施形態の方式は、以下に説明する実施形態では、下位レイヤに好適となるように処理するデータ処理手段としても使用されている。
なお、第１の実施形態では、伝送手段としてATMを用いて説明したが、伝送手段としてはATMに限らず、イーサーネット、ファイバーチャネルを使用した場合でも、通信量が削減できるという本発明の要旨には変わりなく、どのような伝送手段を用いた場合でも本願の発明の範囲から排除するものではない。
第２の実施形態
図８は、本発明に係る第２の実施形態であるDIFデータ処理回路104aの構成を示すブロック図である。この第２の実施形態では、DIFブロックの変換を行いデータ量の削減を行うことを特徴としている。第２の実施形態においては、第１の実施形態と同様に、複数のDIFブロックをまとめて１つの伝送単位として扱う場合、各DIFブロック内の３バイトのIDは全てのDIFブロック分は必ずしも必要ではなく、全てのIDのデータ量より少ないデータ量をもつ別のIDに置き換えることでデータ量の削減を行う。
図９は、図８のブロックバッファメモリ制御回路6003aによるパケットブロック生成方法を示すブロック構成図であり、図９（Ａ）は、当該パケットブロック全体を示すブロック構成図であり、図９（Ｂ）は、図９（Ａ）のヘッダ1703の内容を示すブロック構成図である。図９（Ａ）では、DIFブロック変換を示しており、６個のDIFブロックを１つのブロックにまとめる。1700は６個のDIFブロックを示す。この６個のDIFブロックはサブシーケンスの連続する６個でもよく、また予め取り決めた方法であれば任意の６個でもよい。また、サブシーケンス内だけではなくサブシーケンス間をまたがってもよい。
1701は各DIFブロックの有効データのみを集めたデータブロックである。各DIFブロックは77バイトの有効データを持っているので、６×77＝462バイトとなる。そして、1702に示すように、データブロック1701の先頭にヘッダ1703をつける。以降1702を伝送ユニットという。
図９（Ｂ）にヘッダ1703の詳細を示す。第２の実施形態ではヘッダ1703は５バイトからなり、前の４バイトはタイムコード（TC）、最後の１バイトは１フレーム内のシーケンス番号（SNo）を表す。
タイムコードについては、例えばDIFブロックのサブコードブロックに４バイトでタイムコード情報を持っているので、そのデータをそのまま使用すればよい。なお、タイムコードはサブコード内の情報には限らず、独自につけてもよい。また、タイムコードは４バイトに限らなくてもよい。
タイムコードは例えば、HH時MM分SS秒FFフレーム（以下、HH:MM:SS:FFフレームという。）となっており、例えば、第ｎフレームが01:02:03:00であれば、第ｎ＋１フレームは01:02:03:01、第ｎ＋２フレームは01:02:03:02、というようにタイムコードはフレーム毎に増加していく。このタイムコードにより、各伝送ユニットが属するビデオフレームが特定できる。
図２に示したサブシーケンスは150個のDIFブロックからなり、１フレームは10個のサブシーケンスからなるので、合計1500個のDIFブロックからなる。各伝送ユニットは６個のDIFブロックから構成するので、１フレーム個データは、1500/6＝250個の伝送ユニットからなる。各伝送ユニットに、図９（Ｂ）の１フレーム内のシーケンス番号（SNo）を０から249の番号をつけることにより、１フレーム内の伝送ユニットを特定できる。
例えば、１フレーム目の一番先頭のサブシーケンスにおける、先頭の伝送ユニットは、図２のH0,SC0,SC1,VA0,VA1,VA2の６個のDIFブロックから構成され、シーケンス番号SNは０となる、その次の伝送ユニットは、A1,V0,V1,V2,V3,V4,V5の６個のDIFブロックから構成され、シーケンス番号SNは１となる。１つのサブシーケンスは、
150/6＝25個
の伝送ユニットから構成されるので、次のサブシーケンスの、先頭の伝送ユニットは、図２のH0,SC0,SC1,VA0,VA1,VA2の６個のDIFブロックから構成され、シーケンス番号（SNo）は25となる。
以上説明したように、本実施形態では、１フレーム内の伝送ユニットを順番にシーケンス番号（SNo）を付けていく。
伝送手段としては、第１の実施形態に例示したような、ATM、イーサーネット、ファイバーチャネル等を使用して伝送することができる。
以上説明したように、本実施形態によれば、80バイトの６個のDIFブロックを、467バイトのヘッダ付きの伝送ユニット1702とするので、
（80×６−467）／（80×６）×100＝2.7％
の情報量の削減が可能となり、第１の実施形態と同様の効果が得られる。
第２の実施形態を実現する回路としては、第１の実施形態である図４のDIFデータ処理回路104と同様であるが、図８に示すような、パケットブロック生成方法が異なるブロックバッファメモリ制御回路6003aを用いる。図９に示した方法が固定化しているために、ブロックバッファメモリ6002への書き込みは入力端子6001から入力されるデータの入力順に行い、読み出しの制御プログラムは、小さな記憶容量のROMに記憶して当該ROMをブロックバッファメモリ制御回路6003内に組み込むことにより、読み出しアドレスを簡単に生成可能である。
伝送ユニット1702におけるヘッダ1703のタイムコードに関しては、サブコードに格納されているものを使用する場合は、ブロックバッファメモリ6002にタイムコード（TC）専用のバッファメモリを設け、タイムコード（TC）が入力されるタイミングで格納し、各伝送ユニット1702の先頭のタイミングで出力すればよい。サブコード内の、タイムコード（TC）の検出に要する時間分は、ブロックバッファメモリ6002からの読み出しタイミングを遅延させることにより容易に調整できる。
独自にタイムコードをつける場合は、フレーム毎にインクリメントする簡易なカウンタを用いる。また、シーケンス番号SNoはフレームの先頭でリセットし、伝送ユニット毎にインクリメントすればよい。
なお、第２の実施形態の伝送ユニットは６個のDIFブロックから生成したが、本発明はこの個数に限るものではなく、なるべく多数のDIFブロックから伝送ユニットを生成する方がDIFブロックのヘッダの削減量が大きく、全体としての情報量の削減率が高くなることは言うまでもない。
第３の実施形態
図10は、本発明に係る第３の実施形態であるDIFデータ処理回路104bの構成を示すブロック図である。この第３の実施形態では、第１の実施形態において、第２の実施形態より多くの個数のDIFブロックから伝送ユニットを生成することを特徴とする。
図11は、図10のブロックバッファメモリ制御回路6003bによるパケットブロック生成方法を示すブロック構成図である。図11では、DIFブロック変換処理を示しており、75個のDIFブロック1800から伝送ユニット1804を生成する。1801は各DIFブロックの有効データのみを集めたデータブロックを示しており、このデータブロックを収集すれば、1801に示すように、合計77×75＝5775バイトとなる。データブロック1802でハッチングで示した伝送ユニットヘッダ1803は５バイトであり、第２の実施形態において図９（Ｂ）を参照して説明したものと同じである。従って、データブロック1802は5780バイトとなる。ここで、各データブロック1802は、75個のDIFブロックから構成されるので、１フレームのデータは、1500/6＝20個の伝送ユニットからなる。従って、１フレーム内のシーケンス番号SNoを０から19までのシリアル番号をつけることにより、１フレーム内の伝送ユニットを特定できる。
伝送手段としては、第１の実施形態に例示したような、ATM、イーサーネット、ファイバーチャネル等を使用して伝送することができる。
以上説明したように、第３の実施形態においては、80バイトの75個のDIFブロックを5780バイトの伝送ユニット1802とするので、
（80×75−5780）／（80×75）×100＝3.6％
の情報量の削減が可能となり、第１の実施形態と同様の効果が得られる。
第３の実施形態を実現する回路としては、第１の実施形態である図４のDIFデータ処理回路104と同様であるが、図10に示すような、パケットブロック生成方法が異なるブロックバッファメモリ制御回路6003bを用いる。
なお、伝送ユニット1804にはヘッダ1803に続いてダミー（Dummy）データを付加しているが、ダミーデータの付加は予め決められた値を、ブロックバッファメモリ6002から予め決められたタイミングで出力することにより実現できる。一例として、ブロックバッファメモリ6002内にダミーデータを予め格納しておき、そのデータを出力してもよい。
このダミーデータの付加のタイミングは、ブロックバッファメモリ制御回路6003bにより制御され、カウンタなどを用いることによりダミーデータ付加のタイミングを確定し、ブロックバッファメモリ6002内のダミーデータが格納されているアドレスを示すことにより容易に実現できる。
第４の実施形態
図12は、本発明に係る第４の実施形態であるATM伝送装置1aの構成を示すブロック図であり、図13は、図12のDIFデータ処理回路104cの構成を示すブロック図である。第４の実施形態では、伝送するデータの例として第１の実施形態のATMセルブロックシーケンスを用い、ATM伝送端末装置102は、ATMのAALタイプ１に規定するアダプテーションレイヤのプロトコルを用いてデータパケットを伝送することを特徴とする。
図14は、図13のブロックバッファメモリ制御回路6003cによるパケットブロック生成方法を示すブロック構成図である。第４の実施形態では、上述のように、ATMのAALタイプ１のプロトコルを用いてデータパケットの伝送を行う。図14の左側にはプロトコルスタックを示す。
図14において、7001は第１の実施形態で説明したATMセルブロックシーケンス（図５の3005及び図６の4003）である。7002はAALレイヤのCS（Convergence Sublayer:コンバージェンスサブレイヤ）のユーザ情報領域である。7003はAALレイヤのSAR（Segmentation and Re−assembly:セル分解組立）サブレイヤのデータ構成を示す。7004はATMレイヤのセルを示す。これらの略称は以下の説明においても使用する。
ATMセルブロックシーケンス7001は、第１の実施形態で説明したように47バイトのATMセルブロックが248個で構成されている。CSではユーザ情報として概念的に１つにまとめられ、SARレイヤに送られる。SARレイヤでは47バイト毎に、AALタイプ１のプロトコルに従い、４ビットのシーケンス番号（SN）及び、４ビットのシーケンス番号保護用CRC（SNP）等の１バイトをつけ、48バイトとしてATMレイヤに送る。ここで、CRCは誤り検出のための巡回冗長検査用パリティである。ATMレイヤでは、ATMセル7004のハッチング部分に示したように、５バイトのATMセルヘッダをつけて、ATMセルとする。
ATMセルブロックシーケンス7001は、第１の実施形態で説明したように47バイト毎に区切られるので、各ATMセルブロックは、ATMレイヤの7004のATMセルに等価的に１対１に対応し、無駄なデータは付加されない。従って、付加回路も必要なくAALタイプ１のレイヤを容易に利用可能である。なお、AALのCSデータ7002は概念的に存在するだけであり、実際には、各ATMセルブロック7001は47バイトであるので、直接にAALのSARデータ7003のレイヤにマッピングすることも可能である。
この第４の実施形態を実現する回路としては、第１の実施形態である図４のDIFデータ処理回路104と同様であるが、図13に示すような、パケットブロック生成方法が異なるブロックバッファメモリ制御回路6003cを用いる。
図12において、ATMセル化回路105は、図14に示すように、ATMセルブロック7001を収集しかつ必要なデータを付加することにより、ATMセル7004を構成して出力する。ここで、ATMセル化回路105は、このようなAALレイヤ及びATMレイヤの処理を行うが、これらの処理回路については、現在AALタイプ１のプロトコルで伝送するための機器が普及しており、それらを使用すれば容易に実現可能である。また、ネットワークインターフェース106に関してもATMの物理層LSIなどが普及しており、それらを用いれば容易に実現可能である。従って、AALレイヤ、ATMレイヤ、及びATM物理層は非常に簡易に安価に実現できる。
以上説明したように、第４の実施形態においては、第１の実施形態と同様に、2.87％のデータ量の削減が可能となり、通信負荷を大幅に削減すると共に、通信網のリソースの使用を削減することができる。また、通信量が減ることにより通信時間が短くなりその分リアルタイム通信の信頼性が高くなる。さらに、通信量を削減することで、網内のATMスイッチなどに与える負荷も小さくなり、セルロス等の確率も小さくなり高品質な伝送を提供できる。またさらに、AALタイプ１用の機器など、現在普及している機器をそのまま用いることが可能であり、かつ付加する回路の構成も非常に簡易なもので実現可能であるので非常に容易にかつ安価に実現可能である。
特に、第１の実施形態に示したようなデータ削減方法を用いた場合は、AALタイプ１のペイロードにデータ量をきっちり合わせているので、データ伝送を効率的に行うことが可能であり、AALタイプ１にデータを乗せるための処理回路の付加が非常に簡易になり、回路規模が大幅に削減できる。
また、DIFブロックサブシーケンス及びATMセルブロックシーケンスは情報量が一定であるので、固定速度の音声、映像の伝送に最適な、ATMの伝送プロトコルのAALタイプ１を用いることにより、リアルタイム通信の信頼性が高くなる。また、ATMセルの伝送方向と、DIFブロックの方向が論理的に一致するため、ATMセルロスが起こった場合でも、DIFブロックの誤りは１個あるいは２個の最小限にとどめられ、ATMセルロスが起こった場合でも、画像及び音声の乱れが非常に少ない伝送方式を提供できる。
なお、第４の実施形態では、第１の実施形態で説明したATMセルブロックシーケンスを用いて説明を行ったが、本発明の要旨はデータ量を削減することにより効率的にAALタイプ１のプロトコルで伝送を行うことにあり、第２の実施形態、第３の実施形態及びその他のデータ量削減方法を用いた場合でも同様の効果が得られ、発明の範囲から排除するものではない。
第５の実施形態
図15は、本発明に係る第５の実施形態であるDIFデータ処理回路104dの構成を示すブロック図である。この第５の実施形態は、ATMセルブロックシーケンスにインターリーブ処理及び誤り訂正のための処理を行った後にATMのAALタイプ１を用いて伝送を行うことを特徴としており、図15に示すように、第１の実施形態である図４のDIFデータ処理回路104に比較して、パリティ付加回路1001、インターリーブバッファメモリ1002及びインターリーブ部制御回路1003をさらに備えたことを特徴としている。
すなわち、第５の実施形態のDIFデータ処理回路104dは、生成された伝送ユニットに対して、FEC用パリティを付加した後、上記付加されたFEC用パリティを含むデータに対してインターリーブ処理を実行して、上記インターリーブ処理後のデータを伝送ユニットとして出力することを特徴としている。
図16は、図15のDIFデータ処理回路104dを備えたATM伝送装置によって実行されるパケットブロック生成方法を示すブロック構成図である。図16において、8001は第１の実施形態で説明した、47バイトのATMセルブロックが248個で構成されるATMセルブロックシーケンスである。8002は、ATMセルブロックシーケンス8001を後述する方法（図17参照。）でインターリーブ処理及び前方誤り訂正（FEC:Forward Error Correction）用パリティ（以下、前方誤り訂正をFECという。）をつけたデータを示す。データ8002において、ハッチング部分がFEC用のパリティである。8003はAALレイヤのCSのユーザ情報領域である。8004はAALレイヤ（AALタイプ１）のSARサブレイヤのデータ構成を示す。8005はATMレイヤのセルを示す。
次に、ATMセルブロックシーケンス8001からデータ8002へのインターリーブ処理とFEC用パリティをつける方法について図17を参照して説明する。ここで、図17は、図15のインターリーブ制御回路1003によって実行されるインターリーブ方法を示すインターリーブバッファメモリ1002の記憶内容を示すメモリマップ図である。
図17は、ITU−Ｔ勧告I.363の図２乃至図９及びJT−I363の図２乃至図９において示されている方法のATMのアダプテーションレイヤ（AALタイプ１）で規定されているインターリーブ（ロングインターリーブ）処理及び誤り訂正符号の符号化方法である。
図17に示した方法は、データの書き込みと読み出しの制御を、二次元のマトリックスの概念で示しており、マトリックス形状を有するインターリーブメモリ1002を用いてインターリーブ処理を実行する。書き込み時においては、9001に示すように124バイト（０〜123）ずつ当該マトリックスの行方向に書き込み、各行に対して４バイト（124〜127）のFEC用パリティ8000をつける。この処理を47回繰り返して書き込みは終了する。FEC用パリティ8000は、例えば、リードソロモン（128,124）符号を使用し、最大２ビットの誤り訂正を行うことができ、もしくは４ビットの損失までを訂正できる。
読み出しは上記マトリックスの列方向に行われ、その結果47バイト（０〜46）ずつ、128個のブロックができる。この読み出した結果が図16で示すデータ8002である。以下、図17のデータ書き込み、読み出しの単位をインターリーブ単位という。
図16において、ATMセルブロックシーケンス8001は47バイトのATMセルブロックが248個で構成されており、図17に示したマトリックスのペイロード部分には47バイトのブロック換算で124ブロックとなるので、インターリーブ単位２回でデータは過不足なく処理できる。すなわち、図17のインターリーブ単位の処理を２回行うことにより、無駄なダミーデータ等を付加することなく、ATMセルブロックシーケンス8001のデータは過不足なく処理できる。また、FEC用パリティ8000,8100は47バイト単位で付加されるので、AALタイプ１の処理にも好適である。
FEC用パリティ8000,8100が、インターリーブ単位で４ブロック付加されるので、ATMセルブロック8002は、248個から、４×２＝８個増えて、256個のATMセルブロックブロックとなる。
図16におけるATMセルブロック8002以降の処理は、データ量がパリティの分のデータ量が増えていること及び、インターリーブ単位でコンバージェンスサブレイヤプロトコルデータユニットを構成すること以外は、第４の実施形態に示した方法と同様である。
ユーザデータ情報8003は、２つのプロトコルデータユニットに分割され、SARレイヤに送られる。SARレイヤでは47バイト毎に、AALタイプ１のプロトコルに従い、４ビットのシーケンス番号（SN）及び、４ビットのシーケンス番号保護用CRC等（SNP）の１バイトをつけ、48バイトとしてATMレイヤに送る。さらに、ATMレイヤでは、8005のハッチング部分に示したように、５バイトのATMセルヘッダをつけて、ATMセルとする。
なお、プロトコルデータユニット8003は概念的に存在するだけであり、実際には、各ATMセルブロック8002は47バイトであるので直接にデータブロック8004のレイヤにマッピングすることも可能である。
図15は、第５の実施形態であるDIFデータ処理回路104dの構成を示すブロック図である。本実施形態では、図１のDIFデータ処理回路104に、パリティ付加回路1001、インターリーブバッファメモリ1002及びインターリーブ部制御回路1003をさらに備えて構成される。ブロックバッファメモリ6002及びブロックバッファメモリ制御回路6003は、第１の実施形態である図４のそれらの回路6002,6003と同様に動作する。
図15において、ブロックバッファメモリ6002から出力されたATMセルブロックシーケンス8001は、パリティ付加回路1001で124バイト毎に４バイトのFEC用パリティ8000,8100を付加して128バイトのデータとされ、出力される。
インターリーブバッファメモリ1002は、図17に示したインターリーブ単位を格納できるメモリが２枚で構成され、書き込み用と読み出し用に交互に使用される。インターリーブバッファメモリ1002への書き込み及び読み出しは、インターリーブ制御回路1003によって行われる。インターリーブ制御回路1003は、パリティ付加回路1001からの128バイトのデータを、図17の行方向9001で、インターリーブバッファメモリ1002に書き込まれるようにアドレスを発生し当該データの書き込みを行う。各行の書き込みが終了すると、列アドレスが増加する方向に行方向の各書き込み処理を進めていき、図17に示したインターリーブ単位がいっぱいになると読み出しに切り替える。
一方、読み出しは、図17の列方向9002で、インターリーブバッファメモリ1002から読み出されるように、インターリーブ制御回路1003がアドレスを発生し、データを47バイト単位で順に読み出して、データ8002を得る。
インターリーブ制御回路1003はインターリーブの固定的なアドレスの発生を繰り返して行うので、１回のシーケンスの各アドレスを格納したROMを用いて簡易な回路で構成できる。
インターリーブバッファメモリ1002から読み出されたデータは、出力端子1004から出力される。出力端子1004からの出力データは図１のDIFデータ処理回路104の出力となるので、次の処理は図１のATMセル化回路105にうつる。
ATMセル化回路105はAALレイヤ及びATMレイヤの処理を行うが、これらの処理回路については、現在AALタイプ１のプロトコルで伝送するための機器が普及しており、それらを使用すれば容易に実現可能である。またネットワークインターフェース106に関してもATMの物理層LSIなどが普及しておりそれらを用いれば容易に実現可能である。従って、AALレイヤ、ATMレイヤ、及びATM物理層は非常に簡易に安価に実現できる。
以上説明したように第５の実施形態においては、第１の実施形態と同様に、2.87％のデータ量の削減が可能となる。
図17に示したAALタイプ１のインターリーブを用いる場合、インターリーブ単位でデータ伝送量が増加するので、DVCのサブシーケンスの情報量削減を行わなければ、図17のインターリーブ単位の処理を３回伝送しなければならない。しかしながら、本発明に係る第５の実施形態によれば、情報量削減を行っているので、図17のインターリーブ単位の処理を２回で伝送ができるので、通信負荷を大幅に削減すると共に、通信網のリソースの使用を削減することができ、また通信量が減ることにより通信時間が短くなりその分リアルタイム通信の信頼性が高くなる。また、通信量を削減することで、網内のATMスイッチなどに与える負荷も小さくなり、セルロス等の確率も小さくなり高品質な伝送を提供できる。
さらに、インターリーブ処理を行った後にFEC用パリティを付加しているので、２シンボルの訂正及び４シンボルの消失訂正が可能であり、ATM通信（パケット通信）特有の誤りであるセルロス（パケットロス）及びビット誤りにも有効に訂正が働き信頼性の高い通信が可能である。
また、規格化されたAALタイプ１の処理に基づいているので、現在普及している機器をそのまま用いることが可能であり、かつ付加する回路の構成も非常に簡易なもので実現可能であるので非常に容易にかつ安価に実現可能である。
さらに、DIFブロックサブシーケンス及びATMセルブロックシーケンスは情報量が一定であるので、固定速度の音声、映像の伝送に最適な、ATMの伝送プロトコルのAALタイプ１を用いることにより、リアルタイム通信の信頼性が高くなる。またさらに、網の誤りレートが誤り訂正範囲内であれば、簡易な構成で高信頼性のDVC（パケットデータ列）のATM通信が可能となる。
第６の実施形態
図18は、本発明に係る第６の実施形態であるDIFデータ処理回路104eの構成を示すブロック図である。この第６の実施形態は、第３の実施形態の変形例、又は第５の実施形態の変形例であって、図18に示すように、第３の実施形態である図10のブロックバッファメモリ制御回路6003bと、図20のインターリーブ方法を用いる新たなインターリーブ制御回路1003aとを備えたことを特徴としている。
第５の実施形態である図17のインターリーブバッファメモリ1002のマトリックスには有効データの情報が、124×47＝5828バイト格納できる。これに対して、図19のデータ1802は5780バイトであり、48バイト不足するので、図19の1804に示すように、新たに作成した５バイトのヘッダのあとに48バイトのダミーデータ1805をつけて、計5828バイトとする。なお、ダミーデータ1805の位置は伝送ユニット1804に示す位置に限るものではなく、またダミーデータ1805の部分にはヘッダの拡張情報、あるいはヘッダの二度書き、その他の情報を入れてもよい。またダミーデータ1805の付加のタイミングはインターリーブバッファメモリ1002のマトリックスに書き込むときに付加してもよい。
図20は、図18のインターリーブ制御回路1003aによって実行されるインターリーブ方法を示すインターリーブバッファメモリ1002の記憶内容を示すメモリマップ図である。すなわち、図20は図17のインターリーブ単位に図19のデータ1804を書き込んだときの、インターリーブバッファメモリ1002のメモリマップを示す。ここで、書き込みは図20のマトリックスの行方向9001で行われるので、図20のマトリックスの１行目の先頭にハッチングで示したように、５バイトのヘッダと、48バイトのダミーデータが書き込まれる。その後に続き順次データが行方向に書き込まれ、各行へのデータの書き込みが終了すると、次の列の行方向にデータの書き込みを行う。図19に示すように、伝送ユニット1804は合計5828バイトであるので、図20のマトリックスのインターリーブ単位に過不足なく格納される。読み出しは、前述したように47バイト毎に図20のマトリックスの列方向に行われた後、図16において8003、8004、8005で示したようにATMセル化処理が実行され、最終的にATMセルとされて伝送される。
第６の実施形態の回路としては、第３の実施形態である図10のDIFデータ処理回路104bと、第５の実施形態である図15のDIFデータ処理回路104dとを組み合わせることによる構成でき、ここで、ブロックバッファメモリ制御回路6003bとインターリーブ制御回路1003aとを用いる。そして、第６の実施形態によれば、第５の実施形態と同様の効果が得られる。
なお、本発明に係る第６の実施形態の要旨はインターリーブ手段を用いて概念上論理的にマトリックス状に並べたデータに対し、誤り訂正の手段を具備して伝送する場合に、一定単位のデータ量（本実施形態ではサブシーケンス）を直接マトリックス上にマッピングしたときに伝送しなければならないマトリックス単位の伝送回数（第５の実施形態及び第６の実施形態では３回）を、情報量の削減を行うことにより、マトリックス単位での伝送回数を減らすことで（第５の実施形態及び第６の実施形態では２回）削減の効果を得ることにある。従って、本実施形態では、インターリーブ及び誤り訂正の方法として、AALタイプ１のオプションとして規格化されている図17に示した方法を用いて説明したが、この方法に限るものではない。
第７の実施形態
図21は、本発明に係る第７の実施形態の構成を示す図であって、図21（Ａ）は、第７の実施形態のDIFデータ処理回路104fの構成を示すブロック図であり、図21（Ｂ）は、図21（Ａ）のブロックバッファメモリ6002からインターリーブバッファメモリ3000に入力されるデータを示すブロック構成図であり、図21（Ｃ）は、図21（Ａ）のインターリーブ制御回路3001によって実行されるインターリーブ方法を示すインターリーブバッファメモリ3000の記憶内容を示すメモリマップ図であり、図21（Ｄ）は、図21（Ａ）のパリティ付加回路3002からインターリーブバッファメモリ3003に入力されるデータを示すブロック構成図であり、図21（Ｅ）は、図21（Ａ）のインターリーブ制御回路3004によって実行されるインターリーブ方法を示すインターリーブバッファメモリ3003の記憶内容を示すメモリマップ図である。
この第７の実施形態は、第６の実施形態の変形例であって、第３の実施形態である図10のDIFデータ処理回路104bに対して、図21（Ａ）に示すように、インターリーブバッファメモリ3000と、インターリーブ制御回路3001と、パリティ付加回路3002と、インターリーブバッファメモリ3003と、イインターリーブ制御回路3004とをさらに備えたことを特徴としている。特に、図17を用いて説明した、ロングインターリーブと誤り訂正の方式を用いる第５の実施形態及び第６の実施形態に示した第３の発明よりもさらにDVCの伝送方式に適した、誤りに強い伝送方式を提供することを特徴としている。
第７の実施形態のDIFデータ処理回路104fは、
（ａ）ブロックバッファメモリ6002から出力されるデータ列を、第１のマトリックス形状を有するインターリーブバッファメモリ3000に上記第１のマトリックスの第１の方向（図21（Ｃ）の書き込み方向）で書き込んだ後、インターリーブバッファメモリ3000から上記第１のマトリックスの第１の方向とは直交する第２の方向（図21（Ｃ）の読み出し方向）で読み出すことにより第１のインターリーブ処理を実行して、上記第１のインターリーブ処理後のデータを第２の方向のデータ単位で出力するインターリーブ制御回路3001と、
（ｂ）インターリーブバッファメモリ3000から出力されるデータに対して、上記第２の方向のデータ単位毎に所定のFEC用パリティを付加し、上記FEC用パリティが付加されたデータを出力するパリティ付加回路3002と、
（ｃ）パリティ付加回路3002から出力されるデータを、第２のマトリックス形状を有するインターリーブバッファメモリ3003に、上記第１のマトリックスの第２の方向と一致する上記第２のマトリックスの第４の方向（図21（Ｅ）の書き込み方向）で書き込んだ後、インターリーブバッファメモリ3003装置から上記第２のマトリックスの第４の方向とは直交する第３の方向（図21（Ｅ）の読み出し方向）で読み出すことにより第２のインターリーブ処理を実行して、上記第２のインターリーブ処理後のデータを第３の方向のデータ単位毎に出力するインターリーブ制御回路3004とを備える。
例えば、品質の悪いATM伝送路で連続してセルロスが起こり（バーストセルロス）、当該ATM伝送装置が図20又は図17に示したパリティによる誤り訂正能力を超える場合がある。例えば、図20に図示したセル1901が訂正不可能となったセルの内の１つである場合、第６の実施形態に示した方法では、DIFブロックのデータの一部がセル1901に含まれるとDIFブロックの全てのデータが誤りとなる。
図22は、図21のDIFデータ処理回路104fを備えたATM伝送装置において、セルロスが生じたときの誤り分散を示すブロック構成図である。図22において、各DIFブロックの上にはDIFブロック番号を付し、ここで、DIFブロック番号とは、図19の伝送ユニット1804に含まれる75個のDIFブロックを先頭から、０から74の番号をつけたものであり、バイト番号は図19に図示した77バイトのDIFブロックの各バイトを先頭から、０から76の番号をつけたものである。図22において、誤りを含むDIFブロックには黒線で誤りを示している。図22に示すように、セル1901が訂正不能である場合、ヘッダ及び、46個のDIFブロックが誤りを含むこととなる。
ここで問題となるのが、DVCは図３に示したマクロブロック単位で処理を行っており、前述したように誤りステータス（STA）もマクロブロックに１つしか持っていない点である。従って、各DIFブロック（マクロブロック）に１バイトでも誤りがあればDIFブロック全てが誤りとして扱われる。従って、図22では46個のDIFブロックが誤りとなる。
なお、図22において具体的な誤り箇所は、ヘッダの３バイト目（バイト番号２）、DIFブロック番号０のバイト番号73、DIFブロック番号２のバイト番号43、DIFブロック番号４のバイト番号13、DIFブロック番号５のバイト番号60、DIFブロック番号７のバイト番号30、DIFブロック番号９のバイト番号０、DIFブロック番号10のバイト番号47、DIFブロック番号12のバイト番号17、DIFブロック番号13のバイト番号64、DIFブロック番号15のバイト番号34、DIFブロック番号17のバイト番号４、DIFブロック番号18、バイト番号51、DIFブロック番号20のバイト番号21、DIFブロック番号21のバイト番号68、DIFブロック番号23のバイト番号38、DIFブロック番号25のバイト番号８、DIFブロック番号26のバイト番号55、DIFブロック番号28のバイト番号25、DIFブロック番号29のバイト番号72、DIFブロック番号31のバイト番号42、DIFブロック番号33のバイト番号12、DIFブロック番号34のバイト番号59、DIFブロック番号36のバイト番号29、DIFブロック番号37のバイト番号76、DIFブロック番号39のバイト番号46、DIFブロック番号41のバイト番号16、DIFブロック番号42のバイト番号63、DIFブロック番号44のバイト番号33、DIFブロック番号46のバイト番号３、DIFブロック番号47のバイト番号50、DIFブロック番号49のバイト番号20、DIFブロック番号50のバイト番号67、DIFブロック番号52のバイト番号37、DIFブロック番号54のバイト番号７、DIFブロック番号55のバイト番号54、DIFブロック番号57のバイト番号24、DIFブロック番号58のバイト番号71、DIFブロック番号60のバイト番号41、DIFブロック番号62のバイト番号11、DIFブロック番号63のバイト番号58、DIFブロック番号65のバイト番号28、DIFブロック番号66のバイト番号75、DIFブロック番号68のバイト番号45、DIFブロック番号70のバイト番号15、DIFブロック番号71のバイト番号62、DIFブロック番号73のバイト番号32のデータである。
以上説明したように、任意の１つのセルロスが訂正できない場合、誤り伝搬してしまい、その結果、画像が大幅に乱れることとなる。これは、例えば放送局などの高画質を要求する分野では、受け入れがたいものである。
要旨的には上記問題は、DIFブロックのデータ列の方向に対して、AALタイプ１のロングインターリーブ（図20）により最終的にATMセルの方向が、直交するように処理されることに起因するものであり、誤り訂正能力を向上させてもその誤り訂正能力を超えた場合、上記問題が発生する。また、誤り訂正を行わない場合さらに問題は大きくなる。
上記問題に鑑み、この第７の実施形態では、現在規格として主流であり、かつ機器が安価に普及しているAALタイプ１のロングインターリーブを用い、AALタイプ１のロングインターリーブ（図20参照。）の上位層で処理を加えることにより、DIFブロックのデータ列の方向と実際に伝送手段として使用されるATMセルの方向が一致するようにすることで問題を解決する。
図23は、図21（Ａ）のDIFデータ処理回路104fのインターリーブ方法を示す図であって、図23（Ａ）は、図21（Ａ）のインターリーブ制御回路3001によって実行されるインターリーブ方法を示すインターリーブバッファメモリ3000の記憶内容を示すメモリマップ図であり、図23（Ｂ）は、図21（Ａ）のインターリーブ制御回路3004によって実行されるインターリーブ方法を示すインターリーブバッファメモリ3003の記憶内容を示すメモリマップ図である。
図23（Ａ）に示す2100は、インターリーブバッファメモリ3000を用いて行うAALタイプ１のロングインターリーブをうち消すためのロングインターリーブの上位層での処理であり、図23（Ｂ）に示す2101は、インターリーブバッファメモリ3003を用いて行うAALタイプ１のロングインターリーブであり図20（又は図17）と同じ処理である。
図23（Ａ）及び図23（Ｂ）では、インターリーブ単位で処理されるデータを０から5827までの番号をつけている。０、１、２、・・、5827が、例えば図19の伝送ユニット1804で示すDIFブロックのデータ列の方向である。
図23（Ａ）に示すように、列方向にデータ列1804をインターリーブバッファメモリ3000に書き込み、そして列方向にインターリーブバッファメモリ3000から読み出す。読み出されたデータは、図23（Ｂ）に示すように、ロングインターリーブの規格の通り（図17）、インターリーブバッファメモリ3003に行方向に書き込み、そして列方向にインターリーブバッファメモリ3003から読み出す。インターリーブバッファメモリ3000からのデータの読み出し方向がATMのセル方向となるので、結果的に、DIFブロック方向とATMセル方向が一致する。
図24は、図21（Ａ）のインターリーブ制御回路3004によって実行されるインターリーブ方法を示すインターリーブバッファメモリ3003の記憶内容の詳細を示すメモリマップ図である。図24は、図23の2101と同一のものであり、より詳細に図示している。図24には、図19の伝送ユニット1804を格納した場合を例として図示しており、先頭から、ヘッダ、ダミー、続いてDIFブロック０、DIFブロック１、…と、データ列1804が格納される。
ここで、例えば、図20を用いて説明した位置と同一の位置2200に訂正できないセルロスが発生したとする。このとき、データ列1804の方向とATMセルの方向が一致するため、ATMセル2200にはDIFブロック０の一部及びDIFブロック１の一部が含まれるのみである。このときのデータ列1804のデータブロック構成図を図25に示す。図25で誤りセル（ATMセル2200）をクロスハッチングで示している。この例では、DIFブロック０及びDIFブロック１の２つのDIFブロックのみの誤りとなる。
以上説明したように、第７の実施形態によれば、訂正できないセルロスがあった場合でも、誤り伝搬が最小限にとどめることができ高画質を維持できる。なお、誤りとなったマクロブロックは、前フレーム置換などにより修正すれば、誤りをほとんど目立たなくできる。
図21（Ａ）に第７の実施形態であるDIFデータ処理回路104fの構成を示す。図21（Ａ）において、DIFブロックデータ列の入力は、入力端子6001を介して行われる。図21（Ａ）において、まず、第３の実施形態と同様の図４のブロックバッファメモリ6002及びブロックバッファメモリ制御回路6003bにより、図11の1804に示すDIFブロックデータ列を得る。ここで、ブロックバッファメモリ6002から出力されるデータのブロック構成図を図21（Ｂ）に示す。これは、図11の伝送ユニット1804と同じものである。
インターリーブバッファメモリ3000は、図23のデータ2100を格納する記憶容量を有し、ブロックバッファメモリ6002から出力されるデータを、二次元マトリックスの概念上、図21（Ｃ）に示すように、当該ブロックバッファメモリ3000の列方向で書き込みかつその列を当該図の左から右への方向に移動しながら書き込んでいく。読み出しは、データを行方向で読み出しかつその行を当該図の上から下への方向に移動させながらデータが読み出される。インターリーブバッファメモリ3000への書き込み及び読み出しの制御はインターリーブバッファメモリ制御回路3001で行われ、これらは固定した書き込み及び読み出し方法であるので、その方法のプログラムを例えば小さな記憶容量のROMに格納して、当該ROMをインターリーブバッファメモリ制御回路2601に持つことにより容易に実現できる。
インターリーブバッファメモリ3000に書き込まれたデータの概念図を図21（Ｃ）に示す。これは、図23（Ａ）のデータ2100に相当する。インターリーブバッファメモリ3000から出力されるデータは、パリティ付加回路2602に送られ、124バイトのデータに対して４バイトのFEC用パリティが付加される。このデータの構成図を図21（Ｄ）に示す。
パリティ付加回路3002から出力されるデータは、インターリーブバッファメモリ3003に書き込まれる。書き込みは二次元マトリックスの概念上、図21（Ｅ）に示すように、データを行方向で書き込みかつその行を当該図の上から下への方向に移動させながら行われ、読み出しは、データを列方向で読み出しかつその列を当該図の左から右への方向に移動させながら行われる。
インターリーブバッファメモリ3003への書き込み及び読み出しの制御は、インターリーブバッファメモリ制御回路3004で行われ、これらは固定した書き込み及び読み出し方法であるので、その方向のプログラムを例えば小さな記憶容量のROMに記憶して、当該ROMをインターリーブバッファメモリ制御回路3004に持つことにより容易に実現できる。インターリーブバッファメモリ3003に書き込まれたデータの構成図を、図21（Ｅ）に示す。これは、図23のデータ2101に相当する。インターリーブバッファメモリ3003から出力されるデータは、出力端子を介して出力される。
AALタイプ１の処理は、第５の実施形態で説明したのと同様にATMセル化回路105によって行われ、ここでシーケンス番号SN及びシーケンス番号保護SNPの付加が実行された後、処理後のデータパケットは、ネットワークインターフェース106を経て、ATMネットワーク100に送出される。
なお、以上の説明においては、図17に示したとおり、下位レイヤとして、データ列を124のパケットに区切り、誤り訂正符号を付加して、第２の方向に47の第２のパケットを生成するものであり、ｉ＝124、ｊ＝47の場合を説明している。
以上説明したように、第７の実施形態によれば、誤り訂正能力内のセルロス、ビット誤りは誤り訂正により訂正を行い、誤り訂正能力を超えるセルロス、ビット誤りが起こった場合でも誤り伝搬せず、セルロス、ビット誤りに対して非常に強い高品質な画像及び音声伝送を提供できる。
なお、第７の実施形態では、図19のDIFデータ列1804を伝送する場合を例として説明を行ったが、本発明においては、データの削除を行うことは要旨ではなく、データ列（DIFブロックデータ列）の方向と、実際に伝送されるパケット（ATMセル）の方向を一致させることにより、誤り伝搬を最小限におさえ効果を得るので、データの削除を行わない場合でも本発明の範囲から排除するものではない。
なお、第７の実施形態では、図20においてデータ1901が訂正できない場合を例として、複数のDIFブロックに誤りが伝搬する場合を例としたが、バースト的なセルロスにより誤り訂正範囲を超えた場合の例であり、ATMでは網が混雑した場合連続してセルロスが起こる場合があり、本発明を用いればきわめて大きな効果がある。
第８の実施形態
図26は、本発明に係る第８の実施形態の構成を示す図であって、図26（Ａ）は、第８の実施形態のDIFデータ処理回路104gの構成を示すブロック図であり、図26（Ｂ）は、図26（Ａ）のブロックバッファメモリ6002からCRC付加回路3106に入力されるデータを示すブロック構成図であり、図26（Ｃ）は、図26（Ａ）のCRC付加回路3106からインターリーブバッファメモリ3000に入力されるデータを示すブロック構成図であり、図26（Ｄ）は、図26（Ａ）のインターリーブ制御回路3001によって実行されるインターリーブ方法を示すインターリーブバッファメモリ3000の記憶内容を示すメモリマップ図であり、図26（Ｅ）は、図26（Ａ）のパリティ付加回路3002からインターリーブバッファメモリ3003に入力されるデータを示すブロック構成図であり、図26（Ｆ）は、図26（Ａ）のインターリーブ制御回路3004によって実行されるインターリーブ方法を示すインターリーブバッファメモリ3003の記憶内容を示すメモリマップ図である。
この第８の実施形態は、第７の実施形態の変形例であって、図26（Ａ）に示すように、図21（Ａ）のDIFデータ処理回路104fに比較して、ブロックバッファメモリ6002とインターリーブバッファメモリ3000との間に、CRC付加回路3106と、CRC付加制御回路3107をさらに挿入したことを特徴としている。ここで、CRC付加回路3106は、ブロックバッファメモリ6002から出力されるデータ列に対して、CRC付加制御回路3107の制御により、データ列が並置された方向に、誤り検出用パリティを付加して、上記誤り検出用パリティが付加されたデータ列を所定のデータ単位で出力する。
この第８の実施形態では、AALタイプ１のロングインターリーブと誤り訂正による伝送方式、及びそれと類似の誤り訂正を行う伝送方式に対して、より高画質な伝送方式を提供する伝送方式について説明する。すなわち、セルロスだけではなくビット誤りにも対応した伝送方式を提供する。
実施形態の説明はAALタイプ１のロングインターリーブと誤り訂正による伝送方式を例とする。なお、ロングインターリーブを行うこと自体は本発明の要旨ではなく、一定単位毎に誤り訂正の仕組みを備えた伝送方式に関して本発明は有効である。従って、ロングインターリーブを行った場合、行わない場合、第７の実施形態で説明したような、AALタイプ１のロングインターリーブの上位層で、ロングインターリーブをうち消す処理を加えた場合でも本発明の範囲から排除するものではない。
図27は、図26（Ａ）のDIFデータ処理回路104gによって実行されるインターリーブ方法を示すインターリーブバッファメモリ3003の記憶内容を示すメモリマップ図である。図27で図示するインターリーブの単位は、上述の図17と同一のロングインターリーブの単位である。図27では、インターリーブバッファメモリ3003のマトリックスの行方向（当該図の縦方向）に対して誤り訂正符号が付加されているので、２重の誤り訂正、４重の消失訂正が技術的に可能である。
ATM伝送においては、ATMセルが伝送途中に紛失してしまうセルロス、及び光ファイバケーブル及びより対線でのビット誤り等が発生する。特に、セルロスに関しては、網が混雑したときには、連続するセルがセルロスして誤りとなる確率が非常に高い。特に、AALタイプ１の規格に基づいた伝送では、各ATMセルにシーケンス番号を付して伝送するのでその連続性を受信側でチェックすることにより、どの位置のセルが紛失（セルロス）したかを特定できる。
図27を参照して説明すると、各列がATMセルのペイロードであり、シーケンス番号（図14のSN）等の１バイトを付加して48バイトとし、５バイトのATMセルヘッダをつけて伝送される。従って、例えば図27のセル2704が紛失していた場合、セルの連続性のチェックでその位置を特定できる。また、図27の各行方向に対し、セルロス及びビット誤りが２個以内であれば、セルロス及びビット誤りの位置がわからなくても４ビットのパリティでその位置及び誤りを検出して訂正できる。
しかしながら、４個以上のセルロスが起こった場合、前述したセルの連続性のチェックにより、セルロスの位置はわかるものの、ビット誤りの有無を検出できないため、消失訂正をした場合誤訂正してしまう可能性があった。また、５個以上のセルロスがあった場合は、パリティの量が足りないため消失訂正も不可能である。
一般的にビット誤りの確率は、セルロスの確率に比べて極端に小さいので、例えば、図27において、セル2704及び2708がセルロスであった場合、その他のセルにはビット誤りが含まれない確率が高い。しかしながら、低い確率でもビット誤りが存在するので、ビット誤りを見逃して画面上に画像を出した場合、間違ったデータを画面上に出力することとなり、画質が大幅に劣化する。
また、図27において、セル2704乃至2707が誤りである場合、その他のセルにはビット誤りが含まれる確率はきわめて低いが、ビット誤りが含まれる可能性がある以上、誤りのセルに対して消失訂正をすると誤訂正となり、結果的に間違った画像を画面上に表示してしまうこととなり、画像が破綻する。
第８の実施形態では、ビット誤りの有無を確実に検出し、ビット誤りが含まれないDIFブロックに対してはそのまま出力することにより大部分のデータを活かし、ビット誤りが含まれるDIFブロックは誤りとして扱い、例えば、図３のステータスビット（SAT）を誤りとすることにより誤り修整の処理を行うことにより高画質かつ高音質を維持できる。
そのために、本発明に係る第８の実施形態では、ATMセルの伝送方向にCRCによる誤りチェックを行う。図27の例では、８ビットのCRC（１バイト）を採用し、ヘッダに対して１つのCRCを割り当て、DIFブロックの２個に対して１つのCRCを割り当てている。ただし、最後のDIFブロックに対してはDIFブロック１個に対して１つのCRCを割り当てている。CRCの割り当ては、この限りではなく、ATMセルに対して割り当てる場合、DIFブロック１つに対して１つのCRCを割り当てるなど、個数は任意でも本発明の範囲から排除するものではない。
図27では５バイトのヘッダに続き１バイトのCRCを付加し、次に、ダミービットが９バイトあり、続いてDIFブロックの２個毎に１バイトのCRCを付加している。なお最終のDIFブロックは１つのDIFブロックに対してCRCを割り当てている。図27ではCRCは黒く塗りつぶしている。
図27において、CRCの具体的な位置は、１列目の６バイト目がヘッダ用CRC、４列目の29バイト目がDIFブロック０及びDIFブロック１用CRC、７列目の43バイト目がDIFブロック２及びDIFブロック３用CRC、11列目の10バイト目がDIFブロック４及びDIFブロック５用CRC、14列目の24バイト目がDIFブロック６及びDIFブロック７用CRC、17列目の38バイト目がDIFブロック８及びDIFブロック９用CRC、21列目の５バイト目がDIFブロック10及びDIFブロック11用CRC、24列目の19バイト目がDIFブロック12及びDIFブロック13用CRC、27列目の33バイト目がDIFブロック14及びDIFブロック15用CRC、30列目の47バイト目がDIFブロック16及びDIFブロック17用CRC、34列目の14バイト目がDIFブロック18及びDIFブロック19用CRC、37列目の28バイト目がDIFブロック20及びDIFブロック21用CRC、40列目の42バイト目がDIFブロック22及びDIFブロック23用CRC、44列目の９バイト目がDIFブロック24及びDIFブロック25用CRC、47列目の23バイト目がDIFブロック26及びDIFブロック27用CRC、50列目の37バイト目がDIFブロック28及びDIFブロック29用CRC、54列目の４バイト目がDIFブロック30及びDIFブロック31用CRC、57列目の18バイト目がDIFブロック32及びDIFブロック33用CRC、60列目の32バイト目がDIFブロック34及びDIFブロック35用CRC、63列目の46バイト目がDIFブロック36及びDIFブロック37用CRC、67列目の13バイト目がDIFブロック38及びDIFブロック39用CRC、70列目の27バイト目がDIFブロック40及びDIFブロック41用CRC、73列目の41バイト目がDIFブロック42及びDIFブロック43用CRC、77列目の８バイト目がDIFブロック44及びDIFブロック45用CRC、80列目の22バイト目がDIFブロック46及びDIFブロック47用CRC、83列目の36バイト目がDIFブロック48及びDIFブロック49用CRC、87列目の３バイト目がDIFブロック50及びDIFブロック51用CRC、90列目の17バイト目がDIFブロック52及びDIFブロック53用CRC、93列目の31バイト目がDIFブロック54及びDIFブロック55用CRC、96列目の45バイト目がDIFブロック56及びDIFブロック57用CRC、100列目の12バイト目がDIFブロック58及びDIFブロック59用CRC、103列目の26バイト目がDIFブロック60及びDIFブロック61用CRC、106列目の40バイト目がDIFブロック62及びDIFブロック63用CRC、110列目の７バイト目がDIFブロック64及びDIFブロック65用CRC、113列目の21バイト目がDIFブロック66及びDIFブロック67用CRC、116列目の35バイト目がDIFブロック68及びDIFブロック69用CRC、120列目の２バイト目がDIFブロック70及びDIFブロック71用CRC、123列目の16バイト目がDIFブロック72及びDIFブロック73用CRC、124列目の47バイト目がDIFブロック74用CRCとなる。
図27におけるデータの書き込み及び読み出しは、概念上、インターリーブバッファメモリ3003のマトリックスの列方向（図27の縦方向）に行えばよい。すなわち、図27に示したマトリックスに対して、DIFブロックのデータが列方向に書き込まれた後、列方向に読み出されるのであれば、それ以前の処理に例えば第７の実施形態で説明した発明を適用してもよい。このときのデータ列の順番は、ヘッダ（５バイト）、ヘッダ用CRC（１バイト）、ダミー（９バイト）、DIFブロック０（77バイト）、DIFブロック１（77バイト）、DIFブロック０及びDIFブロック用CRC（１バイト）、DIFブロック２（77バイト）、DIFブロック３（77バイト）、DIFブロック２及びDIFブロック３用CRC（１バイト）、DIFブロック４（77バイト）、・・・・、DIFブロック74（77バイト）、DIFブロック74用CRC（１バイト）とすればよい。
図28は、図26（Ａ）のDIFデータ処理回路104gを備えたATM伝送装置によって実行されるパケットブロック生成方法を示すブロック構成図である。
図26（Ａ）において、DIFブロックデータ列の入力は入力端子を介して行われる。次いで、入力されたデータ列に基づいて、ブロックバッファメモリ6002及びブロックバッファメモリ制御回路6003bは、図26（Ｂ）及び図28の2900に示すDIFブロックデータ列を得て出力する。ブロックバッファメモリ6002から出力されるデータの構成図を図26（Ｂ）に示す。これは図28の2900と同じものである。図26（Ｂ）の2900は図19の1804とダミーのバイト数が異なるのみである。従って、図10のブロックバッファメモリ制御回路6003bを若干変更するだけで容易に実現できる。
CRC付加回路3106は、ブロックバッファメモリ6002から出力されるデータ列に対して８ビットのCRCを付加するための回路であり、その動作は、CRC付加制御回路3107により制御される。CRC付加制御回路3107はCRC付加回路のリセットタイミング、CRC付加タイミング、ダミー付加タイミングなどについてCRC付加回路3106を制御することによりCRC付加処理を実行する。
CRCの付加方法においては、CRC付加制御回路3107が、ヘッダの先頭でCRC付加回路3106をリセットし、５バイトのヘッダの最後にCRCを１バイト付加する。また、DIFブロック０の先頭でCRC付加回路3106をリセットし、DIFブロック１の次に１バイトのCRCを付加し、以下同様にして、DIFブロック番号の偶数でCRC付加回路3106をリセットし、DIFブロック番号の奇数の後ろに１バイトのCRCを付加して、DIFブロックの２個ずつに１バイトCRCを付加する。最終のDIFブロック74のみDIFブロック１個でCRCを付加する。
前述したリセットタイミングで、CRC付加制御回路3107がCRC付加回路3106に対してリセットをかけ、CRC付加のタイミングでCRC付加回路3106からCRCの８ビット（１バイト）を出力するように制御する。CRC付加回路3106の出力データを図26（Ｃ）に示す。図26（Ｃ）は図21の2902と同じものである。
以降、インターリーブバッファメモリ3000、インターリーブバッファメモリ制御回路3001、パリティ付加回路3002、インターリーブバッファメモリ3003、インターリーブバッファメモリ制御回路3004は、図21の第７の実施形態の処理と同じである。
以上説明したように、本発明に係る第８の実施形態によれば、セルロス及びビット誤りが誤り訂正範囲内であれば誤り訂正により訂正し、訂正範囲外のセルロス、ビット誤りが起こった場合は、CRCによりビット誤りの有無を確実に検出し、ビット誤りが含まれないDIFブロックに対してはそのまま出力することにより大部分のデータを活かし、ビット誤りが含まれるDIFブロックは誤りとして扱い、誤り修整の処理を行うことにより高画質かつ高音質を維持した伝送方式を提供できる。
なお、第８の実施形態では、図28に示したデータ削減手段を用いて説明したが、本発明の要旨は、伝送するデータ列と同一の方向にCRC付加手段（CRC付加回路3106）を設け、二次元のマトリックスの概念上直交方向に誤り訂正コードを付加することにより効果を得られるので、データ削減手段の有無に関わらず本発明は効果を有し、データ削減手段がない場合でも本発明の範囲から排除するものではない。
また、第８の実施形態では、ATMのAALタイプ１を用いる場合を例としたが、AALタイプ５を用いる場合は、異なるプロトコルデータユニット（PDU）にヘッダ情報を入れることで、本発明は実現可能である。
第９の実施形態
図29は、本発明に係る第９の実施形態の構成を示す図であって、図29（Ａ）は、第９の実施形態のDIFデータ処理回路104hの構成を示すブロック図であり、図29（Ｂ）は、図29（Ａ）のブロックバッファメモリ6002からインターリーブバッファメモリ3000に入力されるデータを示すブロック構成図であり、図29（Ｃ）は、図29（Ａ）のインターリーブ制御回路3001によって実行されるインターリーブ方法を示すインターリーブバッファメモリ3000の記憶内容を示すメモリマップ図であり、図29（Ｄ）は、図29（Ａ）のパリティ付加回路3002からインターリーブバッファメモリ3003に入力されるデータを示すブロック構成図であり、図29（Ｅ）は、図29（Ａ）のインターリーブ制御回路3004によって実行されるインターリーブ方法を示すインターリーブバッファメモリ3003の記憶内容を示すメモリマップ図である。
この第９の実施形態は、第７の実施形態の変形例であって、図29（Ａ）に示すように、図21のDIFデータ処理回路104fに比較して、ブロックバッファメモリ制御回路6003cを備えたことを特徴としている。ここで、ブロックバッファメモリ制御回路6003cは、入力端子6001を介して入力されるデータ列に基づいて、複数のブロックに属するブロック情報から所定の冗長情報を削除することにより新たな識別子を有する２個の伝送ヘッダを生成して、生成された２個の伝送ヘッダを有する伝送ユニットを含むデータを出力し、ここで、上記２個の伝送ヘッダがそれぞれ、図30のインターリーブバッファメモリ3003のマトリックスの列方向のデータ単位の先頭に位置するように、上記２個の伝送ヘッダを上記伝送ユニットを含むデータ中に配置することを特徴としている。これらの特徴は、ヘッダ情報の保護のために行われる。
図30は、図29（Ａ）のDIFデータ処理回路104hによって実行されるパケットブロック生成方法を示す図であって、図29（Ａ）のインターリーブバッファメモリ3003に記憶される記憶内容の詳細を示すメモリマップ図である。第９の実施形態では、タイムコードを含むヘッダ情報を、AALタイプ１のロングインターリーブの中で二回送ることによりヘッダを保護する。
上述したように、ATM網のセルロスレート及び誤りレートが極端に悪い場合、セルロス等が誤り訂正能力を超えて、訂正できない場合がある。例えば、図24において、ATMセル2201がセルロスとなり、誤り訂正できない場合、ATMセル2201には、タイムコード情報などのヘッダ情報が含まれているため、ロングインターリーブ単位に属する75個のDIFブロックの全ての情報が属する画像位置が特定できず、結果的に75個のDIFブロックの全てを誤りとして扱うこととなり、画像が大幅に劣化し、特に放送局などの高画質を要求する場合は、受け入れられないものとなる。そこで本発明に係る実施形態では、インターリーブ単位の２個のATMセルにヘッダ情報を入れることにより、インターリーブ単位のヘッダ情報の検出確率を向上させる。
図30（Ａ）に示すように、ATMセル2400及びATMセル2401の先頭にヘッダ情報を入れる。この位置にヘッダ情報を入れるためには、図19の伝送ユニット1804において、ヘッダ、ダミー情報の並びを、図30（Ｂ）のようにすればよい。
なお、第９の実施形態では、ヘッダ情報を２個としたが、２個に限るものではない。また、複数のヘッダを格納する位置は、異なるATMセルであればどこでもよい。また、ヘッダのATMセル内の位置は任意でよい。
上述のように、本実施形態は、第７の実施形態の変形例であるが、第７の実施形態との違いは、図29のブロックバッファメモリ制御回路6003cにより、図30（Ｂ）に示すように、ダミーの部分にヘッダを２回送出するように制御することで実現できる。このとき、タイムコードはブロックバッファメモリ6002内にレジスタをもうけて格納することにより容易に実現できる。また、第７の実施形態と同様に、ブロックバッファメモリ制御回路6003cの処理は固定化しているため、ブロックバッファメモリ制御回路6003c内にROMをもうけることにより容易に実現可能である。
本発明によれば、一定処理単位のデータ（第９の実施形態ではAALタイプ１のインターリーブ単位）に対して、複数個のセルにタイムコード情報などのヘッダを搭載させて伝送することにより、処理単位のデータの画像位置又は音声位置を確実に検出し、高品質な画像及び音声の伝送を可能とする。
なお、第９の実施形態では、図19に示したデータ削減処理に基づいて、タイムコードを２度入れることを例として説明したが、本発明の要旨は、伝送処理単位（AALタイプ１のインターリーブ単位）内の、複数の異なるパケット（ATMセル）にタイムコードを書き込むことにより特有の効果を得られるので、データ削減処理の有無に関わらず、本発明は当該特有の効果を有し、データ削減処理がない場合でも本発明の範囲から排除するものではない。
以上説明したように、本発明に係る第９の実施形態によれば、セルロス、ビット誤りが起こった場合でもタイムコードなどのヘッダ情報を確実に検出でき、伝送した画像情報などの位置を確実に検出することができ、高品質な画像及び音声伝送が可能となる。
第10の実施形態
図31は、本発明に係る第10の実施形態であるATM伝送装置1bの構成を示すブロック図である。図32は、図31のATMセル化回路105aによって実行されるATMセル化処理を示すブロック構成図である。
この第10の実施形態は、図１の第１の実施形態に比較して、ATMセル化回路105aを備えたことを特徴としており、ATMのAALタイプ５のプロトコルを用いて伝送を行う。
図32において、1101は第１の実施形態で説明した、ATMセルブロックシーケンスである。1102は、AALレイヤのCSのユーザ情報領域及び付加情報である。AALタイプ５の付加情報は、
（ａ）フレームが48バイトの倍数になるように調整する０〜47バイトのパディング（図示せず、以下、PADという。）と、
（ｂ）上位レイヤで使用する情報を透過的に転送する、CPCS（Commonn Part Convergence Sublayer）ユーザ間情報（CPCS−UU）と、
（ｃ）現在は用途が未定で、現状は全て０に設定される共通部識別子（CPI:Common Part Indicator）と、
（ｄ）ユーザ情報長をバイト単位で表示するLengthと、
（ｅ）CPCSフレーム全体の誤り検出を行う４バイト（32ビット）の誤り検出用符号（CRC−32）と、
からなる。以上のCPCS−UU、CPI、Length及びCRC−32の８バイトを以下の説明において、トレイラという。
本発明に係る第10の実施形態に関連するのは、ユーザ情報領域、PAD、及びLengthである。AALタイプ５のプロトコルの規格では、ユーザ情報領域及び付加情報を合わせて48バイトの倍数になるように調整するために、PADを挿入する必要がある。PADは意味のないデータであるので、伝送しなければならないデータ量を増加させるので、極力小さくしなければならない。PADを入れる場合は、ユーザ情報領域とCPCS−UUの間に入れる。
1103はAALレイヤのSAR（Segmentation and Re−assembly:セル分解組立）サブレイヤのデータ構成を示す。1104はATMレイヤのセルを示す。1101は、第１の実施形態で説明したように47バイトのATMセルブロックが248個で構成されている。
CSでは1101のATMセルブロック８個から、ユーザ情報を構成する。ここで、ユーザ情報は376バイトとなるので、Lengthには376バイトであることを格納する。付加情報は８バイトであるので、合計384バイトとなり、ATMセルにおけるペイロードの48バイトの倍数となるので、無駄なPADを入れる必要はない。データ1102の処理が済むと、SARレイヤに送られる。SARレイヤでは、AALタイプ５のプロトコルに従い、48バイト毎に分割され、ATMレイヤに送られる。ATMレイヤでは、図32に示すように、1104のハッチング部分に示したように、５バイトのATMセルヘッダをつけて、ATMセルとする。
ATMセルブロックシーケンスは248個のATMセルブロックからなるので、1102のプロトコルデータユニットは、248/8＝31個できっちり処理されるので、プロトコルデータユニットを成立させるための、ダミーデータ（PAD）を付加させる必要はなく非常に効率のよい伝送が可能となる。
ATMセル化回路105aはAALレイヤ及びATMレイヤの処理を行うが、これらの処理回路については、現在AALタイプ５のプロトコルで伝送するための機器が普及しており、それらを使用すれば容易に実現可能である。またネットワークインターフェース106に関してもATMの物理層LSIなどが普及しておりそれらを用いれば容易に実現可能である。従って、AALレイヤ、ATMレイヤ、及びATM物理層は非常に簡易に安価に実現できる。
以上説明したように、本実施形態においては、第１の実施形態と同様に、2.87％のデータ量の削減が可能となり、通信負荷を大幅に削減すると共に、通信網のリソースの使用を削減することができる。また、通信量が減ることにより通信時間が短くなりその分リアルタイム通信の信頼性が高くなる。さらに、ATM網への負荷が非常に小さくなり、網内のATMスイッチにかける負担が小さくなり、セルロスの起こる確率も非常に小さくなるので誤りに対して非常に信頼性の高い通信が可能となる。またさらに、AALタイプ５のCSのユーザ情報部を有効に使用することができ、効率のよい伝送が可能である。
また、AALレイヤで非常に処理が容易な形で上位レイヤで処理をしてデータを渡すので、AALレイヤ以降の処理のための付加回路を必要とすることなく使用可能である。さらに、AALタイプ５の規格に基づいた処理を行うため、現在普及している機器をそのまま用いることが可能であり、かつ付加する回路の構成も非常に簡易なもので実現可能であるので非常に容易にかつ安価に実現可能である。
第11の実施形態
図33は、本発明に係る第11の実施形態であるDIF処理回路104iの構成を示すブロック図であり、図34は、図33のDIFデータ処理回路104iを備えたATM伝送装置によって実行されるパケットブロック生成方法を示すブロック構成図である。
この第11の実施形態は、図４のDIFデータ処理回路104に比較して、パリティ付加回路1401と、ATMセルブロックシーケンスバッファメモリ1402と、インターリーブ制御回路1403とをさらに備えたことを特徴としている。ここで、パリティ付加回路1401は、ブロックバッファメモリ6002から出力されるデータ列に対して、所定のデータ単位毎に所定のFEC用パリティを付加し、上記FEC用パリティが付加されたデータを出力する。次いで、インターリーブ制御回路1403は、パリティ付加回路1401から出力されるデータを、マトリックス形状を有するATMセルブロックシーケンスバッファメモリ1402に、上記マトリックスの第１の方向で書き込んだ後、ATMセルブロックシーケンスバッファメモリ1402から上記マトリックスの第１の方向とは直交する第２の方向で読み出すことによりインターリーブ処理を実行して、上記インターリーブ処理後のデータを第２の方向のデータ単位毎に出力する。さらに、ATMセル化回路105a及びネットワークインターフェース106は、入力されるデータを、上記第２の方向のデータ単位を伝送ユニットとしてATMネットワーク100に伝送する。
図34に、本発明に係る第11の実施形態のデータ処理を示す。第11の実施形態では、データのインターリーブを行い、また、AALタイプ５のプロトコルで行われるCRCによる誤り検出を有効に利用し、誤り訂正効果を高めることができるという効果を有している。
図34において、1201は第１の実施形態で説明した、ATMセルブロックシーケンスである。1202はATMセルブロックシーケンス1201に対して、後述する方法でインターリーブ処理及びFEC用パリティ付加処理を行って得られたデータであり、ハッチング部分がFEC用パリティである。
1203はAALレイヤのCSである。1204はAALレイヤのSARサブレイヤのデータ構成を示す。1205はATMレイヤのセルを示す。1203、1204及び1205の処理は、第４の実施形態で説明した方法と同じである。第４の実施形態と異なるのは、FEC用パリティの分だけ情報量が増え、処理回数が増えている点のみである。
図35は、図33のインターリーブ制御回路1403によって実行されるパケットブロック生成方法を示すATMセルブロックシーケンスバッファメモリ1402の記憶内容を示すメモリマップ図である。
図35に示した方法においては、データの書き込み方向と、読み出し方向を、ATMセルブロックシーケンスバッファメモリ1402上の二次元のマトリックスの概念で示している。各ユーザ情報は376バイトであり、ATMセルブロックシーケンスのデータは31個のユーザ情報に格納される。従って、合計で376×31＝11656バイトであり、ATMセルブロックシーケンスのデータ量に一致する。従って、ダミーデータを入れる必要がなく処理が可能となり、効率のよい伝送が可能となる。
ATMセルブロックシーケンスバッファメモリ1402へのデータの書き込みは、図35に示すように、9001に示すように列方向（当該図の縦方向）に行われる。パリティの量は、要求する訂正能力に応じて、どのような値でもよいが、本実施形態においては、31バイトの情報に対して４バイトとする。
31バイトのデータに対して、４バイトのFEC用パリティをつける。列方向の書き込みがFEC用パリティまで終了すると、次の31バイトのデータに４バイトのFEC用パリティをつけたデータを、行方向のアドレスが増加するように列方向に書き込む。全てのデータとFEC用パリティの書き込みが終了すると、次の読み出しが行われる。
一方、読み出しは、図35に示すように書き込み方向と二次元的に直交する方向（図35の横方向）に行われる。ここで、ユーザ情報０、ユーザ情報１、ユーザ情報２から、FEC用パリティ３まで読み出しが行われる。
さらに、ユーザ情報の読み出し毎に、図34の1203に示すように、CRC等の付加情報がAALの処理で行われる。ATM伝送端末装置の受信機側では、CRCの誤りチェックで、誤りの検出を行うことができ、付加したパリティで消失訂正が可能となるので、AALの規格を利用して、訂正能力が上がることになる。なお、付加したパリティにより２重誤りまでの訂正も可能である。
図33のDIFデータ処理回路104iにおいて、ブロックバッファメモリ6002から出力されたATMセルブロックシーケンスは31バイト毎に、パリティ付加回路1401で４バイトのFEC用パリティを付加された後、ATMセルブロックシーケンスバッファメモリ1402に入力される。ATMセルブロックシーケンスバッファメモリ1402は、図35に示したユーザ情報及びFEC用パリティを格納できるメモリが２枚で構成され、書き込み用と読み出し用に交互に使用される。ATMセルブロックシーケンスバッファメモリ1402へのデータの書き込み及び読み出しは、インターリーブ制御回路1403によって行われる。
インターリーブ制御回路1403はパリティ付加回路1401から出力された、31バイトのデータに４バイトのパリティが付加された35バイトのデータを、図35のマトリックスの列方向（図35の縦方向）で、ATMセルブロックシーケンスバッファメモリ1402に書き込まれるようにアドレスを発生し、データの書き込みを行う。各列のデータの書き込みが終了すると、行アドレスが増加する方向に、データの列方向の書き込みを進めていき、図35に示したメモリ分の書き込みが終了すると（ただし、８バイトの付加情報を除く。）読み出しに切り替わる。読み出しは、図35のマトリックスの行方向で、ATMセルブロックシーケンスバッファメモリ1402から読み出されるように、インターリーブ制御回路1403がアドレスを発生し、ユーザ情報単位（376バイト）で順に読み出す。
インターリーブ制御回路1403はインターリーブの固定的なアドレスの発生を繰り返して行うので、１回のシーケンスのアドレスを格納したROMを用いて簡易な回路で構成できる。ATMセルブロックシーケンスバッファメモリ1402から読み出したデータは出力端子1404から出力される。出力端子1404からの出力は図１のDIFデータ処理回路104の出力となるので、次の処理は図１のATMセル化回路105aに移行する。
ATMセル化回路105aは、上述のようにAALレイヤ及びATMレイヤの処理を行うが、これらの処理回路については、現在AALタイプ５のプロトコルで伝送するための機器が普及しており、それらを使用すれば容易に実現可能である。また、ネットワークインターフェース106に関してもATMの物理層LSIなどが普及しておりそれらを用いれば容易に実現可能である。従って、AALレイヤ、ATMレイヤ、及びATM物理層は非常に簡易に安価に実現できる。
以上説明したように、第11の実施形態によれば、ATMの規格に基づいた、AALタイプ５の誤り検出の結果を利用し、さらにFEC用パリティを、AALタイプ５の誤り検出の概念的な方向と直交するように付加することで、誤り訂正効果を向上させている。特に、ATM通信（パケット通信）特有の誤りであるセルロス（パケットロス）がAALタイプ５の誤りチェックで検出可能で、誤りが検出されたCSブロックに対して、消失訂正が可能であるので、セルロスに特に強い、信頼性の高い通信が可能である。
また、インターリーブ制御回路1003によりインターリーブ処理を行っているので、誤りをATMセルブロックシーケンス単位で分散させる効果がきわめて大きい。さらに、ATMの規格に基づいた製品は多数あり、AALの処理についてはそれらの機器を利用可能であるので、本発明は、容易にかつ安価に実現可能である。
さらに、第１の実施形態と同様に、2.87％のデータ量の削減が可能となり、通信負荷を大幅に削減すると共に、通信網のリソースの使用を削減することができ、また通信量が減ることにより通信時間が短くなり、その分リアルタイム通信の信頼性が高くなる。
またさらに、インターリーブ単位をATMセルブロックシーケンスのデータ量と同じとしているので、ダミーデータなどを付加する必要がなく、データ伝送を効率的に行うことが可能であり、通信負荷を大幅に削減すると共に、通信網のリソースの使用を削減することができ、また通信量が減ることにより通信時間が短くなりその分リアルタイム通信の信頼性が高くなる。
また、AALレイヤで非常に処理が容易な形で上位レイヤで処理をしてデータを渡すので、AALレイヤ以降の処理のための付加回路を必要とすることなく使用可能である。すなわち、現在普及している機器をそのまま用いることが可能であり、かつ付加する回路の構成も非常に簡易なもので実現可能であるので非常に容易にかつ安価に実現可能である。さらに、CRCによる誤り検出を行っているので、セルロスだけでなくビット誤りも確実に検出し、誤訂正のない高品質な伝送方式を提供できる。
なお、第11の実施形態においてはインターリーブを行ったが、インターリーブを行わない形態においても、本発明の範囲から除外するものではない。その場合、例えば図35における、FEC用パリティの付加方法は本実施形態と同じ方向とし、データの書き込み方向と、読み出し方向を同じとすればよい。その場合でも、セルロスに対して訂正能力が特に高いという効果は失われない。
なお、第11の実施形態では圧縮された画像を伝送する場合を例としたが、例えば圧縮しない画像及び音声情報などは誤りが圧縮のパケット毎に伝搬せず、またインターリーブ効果により誤りが分散し、特に高品質な伝送が可能となる。
第12の実施形態
図36は、本発明に係る第12の実施形態の構成を示す図であって、図36（Ａ）は、第12の実施形態のDIFデータ処理回路104jの構成を示すブロック図であり、図36（Ｂ）は、図36（Ａ）のブロックバッファメモリ6002からインターリーブバッファメモリ2600入力されるデータを示すブロック構成図であり、図36（Ｃ）は、図36（Ａ）のインターリーブ制御回路2601によって実行されるインターリーブ方法を示すインターリーブバッファメモリ2600の記憶内容を示すメモリマップ図であり、図36（Ｄ）は、図36（Ａ）のパリティ付加回路2602からインターリーブバッファメモリ2603に入力されるデータを示すブロック構成図であり、図36（Ｅ）は、図36（Ａ）のインターリーブ制御回路2604によって実行されるインターリーブ方法を示すインターリーブバッファメモリ2603の記憶内容を示すメモリマップ図である。
この第12の実施形態は、第11の実施形態である図33のDIFデータ処理回路104iに比較して、回路1401、1402及び1403に代えて、インターリーブバッファメモリ2600、インターリーブ制御回路2601、パリティ付加回路2602、インターリーブバッファメモリ2603及びインターリーブ制御回路2604を備えたことを特徴としている。
この第12の実施形態のDIFデータ処理回路104iは、
（ａ）ブロックバッファメモリ6002から出力されるデータ列を、第１のマトリックス形状を有するインターリーブバッファメモリ2600に上記第１のマトリックスの第１の方向で書き込んだ後、インターリーブバッファメモリ2600から上記第１のマトリックスの第１の方向とは直交する第２の方向で読み出すことにより第１のインターリーブ処理を実行して、上記第１のインターリーブ処理後のデータを第２の方向のデータ単位で出力するインターリーブ制御回路2601と、
（ｂ）インターリーブバッファメモリ2600から出力されるデータに対して、上記第２の方向のデータ単位毎に所定のFEC用パリティを付加し、上記FEC用パリティが付加されたデータを出力するパリティ付加回路2602と、
（ｃ）パリティ付加回路2602から出力されるデータを、第２のマトリックス形状を有するインターリーブバッファメモリ2603に、上記第１のマトリックスの第２の方向と一致する上記第２のマトリックスの第４の方向で書き込んだ後、インターリーブバッファメモリ2603から上記第２のマトリックスの第４の方向とは直交する第３の方向で読み出すことにより第２のインターリーブ処理を実行して、上記第２のインターリーブ処理後のデータを第３の方向のデータ単位毎に出力するインターリーブ制御回路2604とを備える。
この第12の実施形態では第11の実施形態の方式で、インターリーブを行わない場合について説明する。また、図37のDIFデータ列1702を伝送する場合を例として説明する。
図38は、図36（Ａ）のDIFデータ処理回路104jを備えたATM伝送装置のATMセル化回路105から出力されるデータ構造を示すブロック構成図である。図38に示した概念上の二次元マトリックスにおいて、DIFデータ列の書き込み方向と、読み出し方向は一致する。ブロックバッファメモリ6002から出力されるDIFデータ列1702は、上記マトリックスの行方向に書き込まれる、DIFデータ列1702は467バイトであるので、AALタイプ５の処理により、ATMセルの有効データ長48バイトにあわせるために、５バイトのダミーデータ（PAD）をつけ、同様にAALタイプ５の処理によりCRC等が含まれた８バイトのトレイラを付加して、計480バイトとし、ATMセル10個で１つのPDUを伝送する。
最終的に、図38において太枠で示したデータ部に77バイト単位のDIFブロックデータが格納され、それぞれのDIFデータ列に対して、ヘッダがつけられて、それが右下がりハッチングで示したヘッダ部となり、AALタイプ５の伝送プロトコルに基づいて、それぞれのDIFブロックデータ列とヘッダ及びFEC用パリティに対して、当該マトリックスの行方向の末尾にPAD部で示したPAD及びトレイラ部で示したトレイラが付加される。
第12の実施形態ではPDU50個に対して５個のFEC用パリティをつけて伝送するが、FEC用パリティをつける単位はこれに限定されない。
１つのPDUは、図37を用いて説明したように、６個のDIFブロックから構成され、また、図38に示した伝送単位は50行の有効データ部からなるので、１つのPDUは６×50＝300個のDIFブロックからなる。１フレームは1500個のDIFブロックからなるので、1500/300＝５となり、図38の伝送単位５回で、１つのフレームのDVCデータを伝送することができる。
図36（Ａ）において、DIFブロックデータ列の入力は入力端子6001を介して行われる。図36（Ａ）において、ブロックバッファメモリ6002及びブロックバッファメモリ制御回路6003により、図９及び図36（Ｂ）に示すDIFブロックデータ列1702を得る。このデータ列1702は、図９の1702と同じものである。インターリーブバッファメモリ2600は、図39のデータ部及びヘッダ部を格納する大きさを持ち、ブロックバッファメモリ6002から出力されるデータを、二次元マトリックスの概念上、行方向でかつ行を左から右への方向で移動させながらインターリーブバッファメモリ2600に順次書き込んでいく。インターリーブバッファメモリ2600からのデータの読み出しは列方向でかつ列を上から下の方向で移動させながら順に読み出される。インターリーブバッファメモリ2600への書き込み及び読み出しの制御はインターリーブバッファメモリ制御回路2601で行われ、これらは固定した書き込み読み出し方法であるので、この方法の制御プログラムを例えば小さな記憶容量のROMに記憶して、当該ROMをインターリーブバッファメモリ制御回路2601に持つことにより容易に実現できる。
インターリーブバッファメモリ2600に書き込まれたデータの構造図を図36（Ｃ）に示す。これは、図38のデータ部、ヘッダ部に相当する。
インターリーブバッファメモリ2600からの出力データはパリティ付加回路2602に送られ、図36（Ｄ）に示すように、概念上、列方向に50バイトのデータに対して５バイトのFEC用パリティが付加される。
パリティ付加回路2602からの出力データは、インターリーブバッファメモリ2603に書き込まれる。書き込みは、概念上列方向でかつ列を左から右へ移動させながら行われる。データの読み出しは、行方向でかつ行を上から下に移動させながら順に行われる。インターリーブバッファメモリ2603への書き込み及び読み出しの制御はインターリーブバッファメモリ制御回路2604で行われ、これらは固定した書き込み読み出し方法であるので、その方法の制御プログラムを例えば小さな記憶容量のROMに記憶して、当該ROMをインターリーブバッファメモリ制御回路2604に持つことにより容易に実現できる。
インターリーブバッファメモリ2603に書き込まれたデータの構造図を図36（Ｅ）に示す。これは、図38のデータ部、ヘッダ部、誤り訂正パリティ部に相当する。インターリーブバッファメモリ2603からの出力は出力端子を2605を介して行われる。
AALタイプ５の処理は、第10の実施形態で説明したのと同様に行われ、ATMセル化回路105aは、PADの付加、CRC等のトレイラの付加を行い、処理後のATMセルブロックは、ネットワークインターフェース106を介してATMネットワーク100に送出される。
以上説明したように、本発明に係る第12の実施形態によれば、AALのプロトコル機能を有効に活用してCRCによる誤り検出を行っているので、セルロスだけでなくビット誤りも確実に検出し、その上位層で消失訂正を行うことにより、誤訂正のない高品質な伝送方式を提供できる。
なお、第12の実施形態では、図９のDIFデータ列1702を伝送する場合を例として説明を行ったが、本発明においては、データの削除を行うことは発明の要旨ではなく、概念上二次元マトリックスの一方向に誤りチェックを行い、上記方向に直交するように誤り訂正をかけることにより効果を得るので、データの削除を行わない場合でも本発明の範囲から排除するものではない。
第13の実施形態
図39は、本発明に係る第13の実施形態であるATM伝送装置1cの構成を示すブロック図であり、図40は、図39のATM伝送装置1cによって実行されるパケットブロック生成方法を示すブロック構成図である。
第13の実施形態のATM伝送装置1cは、データ処理装置1601と、ATM伝送端末装置102とを備え、ここで、データ処理装置1601は、図１と同様のDIFデータ処理回路104と、MPEG−TS生成回路1603とを備える。
第13の実施形態は、
（ａ）符号化装置101から出力されるデータ列に基づいて、複数のブロックに属するブロック情報から所定の冗長情報を削除することにより新たな識別子を有する伝送ヘッダを生成して、生成された伝送ヘッダを有する伝送ユニットを生成するDIFデータ処理回路104と、
（ｂ）DIFデータ処理回路104によって生成された伝送ユニットを含むデータ列を、MPEGのトランスポートストリームパケットの単位で複数のパケットに分割して出力するMPEG−TS生成回路1603と、
（ｃ）MPEG−TS生成回路1603から出力される複数のパケットを伝送路を介して伝送するATM伝送端末装置102とを備えたことを特徴としている。
第13の実施形態では、データをMPEGトランスポートストリームパケット（以下、TSPという。）にマッピングし、MPEG over ATMの規格に準じて、既存のMPEG伝送装置に容易に接続可能なデータ伝送方式を提供する。
MPEG over ATMの規格については、「The ATM Forum Technical Committee Audiovisual Multimedia Service:Video on Demand Specification1.0」af−saa−0049.000 December,1995、ATM Forum Technical Committeeに記載されている。
図40において、1501は第１の実施形態で説明した、ATMセルブロックシーケンスである。ATMセルブロックシーケンスは、47バイトのATMセルブロックが248個からなる。一方、TSPは188バイトで構成される。従って、47×248/188＝62個のTSPにきっちり納めることが可能となる。すなわち、４個のATMセルブロックをTSPに納める。図40において、1501から1502への変換がその様子を示している。
以降の処理は、MPEG over ATMの規格に準ずるものであり、1503に示すように、MTPを２個合わせて、AALタイプ５の付加情報をつけ、次いで、1504に示すように、48バイトのセルに分割し、さらに、1505に示すように、ATMのセルヘッダを付けてATM伝送を行う。
第13の実施形態においては、ATMセルブロックシーケンス1501をつくった時点（AALに対して上位レイヤ）で既に、MTPにマッピングするのに適したデータ量、すなわち総データ量が188バイトの倍数になっているので、その後のデータは順次所定の処理を行っているだけであるので非常に簡易なものとなる。
図39において、1601はMPEGトランスポートストリームを発生させるデータ処理装置であり、DIFデータ処理回路104及びMPEG−TS生成回路1603からなる。DIFデータ処理回路104は図１のものと同じであり、すなわち図４の回路と同じである。MPEG−TS生成回路1603は、DIFデータ処理回路104から出力されるデータ列に基づいて、ATMセルブロック４個から188バイト単位のデータを作成し、MPEGのトランスポートストリームを出力する。ATM伝送端末装置102は、図１と同様の回路を有し、MPEG−TS生成回路1603から出力されるMPEGトランスポートストリームをATMセル化してATMネットワーク100に送出する。すなわち、ATM伝送端末装置102は、図40の1503、1504、1505及びその下位レイヤの物理層の処理を行い、ATMネットワーク100に送出する装置であり、現在広く普及している装置がそのまま利用可能であるので、簡易かつ安価に実現できる。
以上説明したように、第13の実施形態によれば、DVCデータを、MPEG over ATMの規格に最適なデータ構成とすることにより、現在広く普及しているMPEG伝送機器を利用可能となり、現在普及している機器をそのまま用いることができ、非常に簡易な構成で安価にDVCデータをATM伝送可能となる。
また、第13の実施形態においては、第１の実施形態と同様に、2.87％のデータ量の削減が可能となり、通信負荷を大幅に削減すると共に、通信網のリソースの使用を削減することができる。また、通信量が減ることにより通信時間が短くなりその分リアルタイム通信の信頼性が高くなる。
さらに、ATM網に与える負荷も小さく、網内のATMスイッチ等に与える負荷が小さいのでセルロス等の確率が非常に小さくなり、誤りに対して非常に強い信頼性の高い通信が可能となる。
なお、第13の実施形態においては、AALレイヤの処理をAALタイプ５としたが、ATMセルブロックは47バイトで構成されるのでAALタイプ１のプロトコルで処理する場合にも非常に適しており、AALタイプ１のプロトコルで伝送可能なMPEG伝送装置も現在広く普及しており、それらの装置をそのまま利用することが可能である。
以上説明したように、本発明に係る第１乃至第13の実施形態では、ディジタル化された、画像信号、音声信号及び付加情報をATMで伝送可能となる。
なお、以上の実施形態では、伝送手段としてATMを例としたが、その他のパケット通信を伝送手段として用いる場合でも本願の発明の範囲から除外するものではない。
また、以上の実施形態では、民生用ディジタルVTRのデータを例として用いたが、同じ圧縮方式で放送業務用のディジタルVTRも規格化審議中であり、それに本願の発明を適応する場合でも、本発明の範囲から除外するものではない。
産業上の利用可能性
以上詳述したように本発明では、現在普及している機器をそのまま用いることが可能であり、かつ付加する回路の構成も非常に簡易なもので実現可能であるので非常に容易にかつ安価に実現可能である。また、本発明によれば、画像データ、音声データ、その他の付加情報データを、固定長のブロックに分割して配置したデータ列で出力される、例えばDVC方式のデータを、例えばATMネットワークなどのパケット通信ネットワークで伝送可能となる。
第１の発明では、情報量を大幅に削減した通信が可能となり、通信負荷を大幅に削減すると共に、通信網のリソースの使用を削減することができ、また通信量が減ることにより通信時間が短くなり、その分リアルタイム通信の信頼性が高くなる。また、パケット通信ネットワークで使用する通信帯域が少なくなり、ネットワークへ与える負荷が小さくなり、当該ネットワークのスイッチの処理に与える負荷も小さくなるので、パケット廃棄などの確率が小さくなり、信頼性の高い通信が可能となる。
第２の発明では、パケットロス及びビット誤りが誤り訂正範囲内であれば誤り訂正により訂正、誤り訂正能力を超えるパケットロス及びビット誤りが起こった場合でも誤り伝搬せず、パケットロス及びビット誤りに対して非常に強い高品質な画像及び音声伝送を提供できる。
第３の発明では、パケットロス及びビット誤りが誤り訂正範囲内であれば誤り訂正により訂正し、誤り訂正能力を超えるパケットロス、ビット誤りが起こった場合は、誤りチェックによりビット誤りの有無を確実に検出し、ビット誤りが含まれないDIFブロックに対してはそのまま出力することにより大部分のデータを活かし、ビット誤りが含まれるDIFブロックは誤りとして扱い、誤り修整の処理を行うことにより高画質かつ高音質を維持した伝送方式を提供できる。
第４の発明では、パケットロス及びビット誤りが起こった場合でもタイムコードなどのヘッダ情報を確実に検出でき、伝送した画像情報などの位置を確実に検出することができ、高品質な画像及び音声伝送が可能となる。
第５の発明では、所定のパケット通信ネットワークの伝送規格に基づいた誤り検出の結果を利用し、さらにFEC用パリティを、上記誤り検出の概念的な方向と直交するようにつけることで、誤り訂正効果を最大限に利用することが可能となる。特に、パケット通信ネットワークの特有の誤りであるパケットロスが上記誤り検出で検出可能で、誤りが検出された所定のブロックに対して、消失訂正が可能であるので、パケットロスに特に強い、信頼性の高い通信が可能である。
第６の発明では、第１の発明と同様の効果を有すると共に、例えばDVCデータなどのディジタルデータを、MPEG over ATMの規格に最適なデータ構成とすることが可能となる。従って、現在広く普及しているMPEG伝送機器を利用することが可能となり、現在普及している機器をそのまま用いることができ、非常に簡易な構成で安価に、例えばDVCデータなどのディジタルデータをATM伝送することが可能となる。
【図２】
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【図１】
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【図１２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図３９】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３３】
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【図３２】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図４０】
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