(57)【特許請求の範囲】
【請求項１】
フラッシュ・メモリ搭載のマイクロコンピュータからのデータ書込みの開始通知に応答して前記フラッシュ・メモリへのデータ書き込み終了時刻を計測するタイマと、通常動作モードおよびライト動作モードで論理レベルが切り替わるライト・モード信号に応答して、前記通常動作モード時は前記フラッシュ・メモリに書き込むべきデータを選択し、前記ライト・モード時は前記タイマからの割り込み信号を選択して前記マイクロコンピュータへ転送するシリアル出力制御手段とを少なくとも備えたフラッシュ・メモリ・ライタを用い、前記ライト・モード時に、前記タイマが計測した前記書き込み終了時刻に割り込み信号を前記タイマから出力させ、出力された前記割り込み信号を前記シリアル出力制御手段で選択させて前記マイクロコンピュータへ転送し、転送された前記割り込み信号をトリガにして前記フラッシュ・メモリへの書込動作を終了させることを特徴とするフラッシュ・メモリへのデータ書き込み方法。
【請求項２】
前記フラッシュ・メモリ・ライタから前記マイクロコンピュータに転送した前記フラッシュ・メモリへの書き込みデータを、前記マイクロコンピュータに設けたバッファ・メモリ手段にまとめて格納し、前記タイマからの前記割り込み信号をトリガにして前記バッファ・メモリ手段に格納したデータを前記フラッシュ・メモリへの書き込みデータとして自動転送する請求項１記載のフラッシュ・メモリへのデータ書き込み方法。
【請求項３】
フラッシュ・メモリ搭載のマイクロコンピュータが、自身を構成する内部回路およびその入出力回路のうち、データ書き込み終了時刻の設定手段として、外部接続のフラッシュ・メモリ・ライタに搭載されたタイマの計測結果に基づき前記シリアル・データ・ラインを介して入力する第１の割り込み信号および搭載するシリアル・インタフェースから入力する第２の割り込み信号の中からライト・モード信号に応答して択一的に選択する割り込みセレクト手段を用い、前記割り込みセレクト手段に選択させて取込んだ前記第１の割り込み信号をデータ書き込み終了時刻のトリガにして、前記フラッシュ・メモリへのデータ書き込み動作を終了させることを特徴とするフラッシュ・メモリへのデータ書き込み方法。
【請求項４】
フラッシュ・メモリ・ライタからフラッシュ・メモリ搭載のマイクロコンピュータに対し、書き込みアドレス、書き込みデータおよび書き込みコマンドの順にシリアル・データ・ラインを介してデータ転送する第１の処理と、前記データ転送後、これらのデータを受けた前記マイクロコンピュータが前記フラッシュ・メモリに書き込み動作を開始するとともに開始通知と書き込み終了時刻を、前記フラッシュ・メモリ・ライタに転送し、書き込み終了時刻を前記フラッシュ・メモリ・ライタの搭載するタイマに設定するとともに開始通知により前記タイマの計測をスタートさせる第２の処理と、  前記第２の処理と平行して、前記フラッシュ・メモリ・ライタから転送された前記書き込みコマンドに基づき、前記マイクロコンピュータが、前記書き込みアドレスおよび前記書き込みデータをフラッシュ・メモリ制御回路内のレジスタに設定する第３の処理と、前記レジスタに設定された前記書き込みアドレスおよび前記書き込みデータに基づき、フラッシュ・メモリ制御プログラムを用いて前記フラッシュ・メモリへデータ書き込み制御を行う第４の処理と、前記マイクロコンピュータが、前記フラッシュ・メモリへの書き込み動作開始後、周辺回路は動作させながら搭載する中央処理ユニットの動作を停止させる第５の処理と、前記タイマの計測値が前記書き込み終了時刻に達したときに発生する割り込み信号を受けて、前記マイクロコンピュータに書き込み動作を終了させる第６の処理とを順次実行することを特徴とするフラッシュ・メモリへのデータ書き込み方法。
【請求項５】
中央処理ユニットと、書き込み、読み出しおよび一括消去可能なフラッシュ・メモリと、このフラッシュ・メモリへのデータ書き込み、読み出しおよび消去のための制御プログラムを格納する読み出し専用メモリと、前記制御プログラムに基づき前記フラッシュ・メモリを制御するフラッシュ・メモリ制御回路と、シリアル・インタフェースと、予め定める所定の書き込み終了時刻に従いフラッシュ・メモリへの書き込み動作を終了させる割り込み手段とを備えるマイクロコンピュータにおいて、前記書き込み終了時刻の設定手段として、外部接続のフラッシュ・メモリ・ライタに搭載されたタイマの計測結果に基づく第１の割り込み信号および前記シリアル・インタフェースから出力される第２の割り込み信号の中から前記ライト・モード信号に応答して択一的に選択する割り込みセレクト手段をさらに備え、前記書き込み終了時刻は、前記セレクト手段で選択された前記第１の割り込み信号に基づき設定されることを特徴とするフラッシュ・メモリ搭載のマイクロコンピュータ。
【請求項６】
前記書き込み終了時刻の設定手段として前記割り込みセレクト手段を備え、その割り込みセレクト手段で選択した割り込み信号を書き込み終了時刻のトリガとすることにより、タイマ手段を搭載して書き込み時間を計測する所定精度の動作周波数よりもさらに遅い動作周波数でフラッシュ・メモリへの書き込み動作をする請求項５記載のフラッシュ・メモリ搭載のマイクロコンピュータ。
【請求項７】
搭載する前記フラッシュ・メモリ制御回路からの非活性された前記ライト・モード信号により前記シリアル・データ・ラインからシリアル・インタフェースを介して転送されたシリアル・データを選択して前記フラッシュ・メモリ制御回路内のレジスタに設定し、その設定後、活性化された前記ライト・モード信号により前記フラッシュ・メモリへの書き込み動作を開始させ、かつその開始通知をフラッシュ・メモリ・ライタへ出力し、前記開始通知により書込終了時刻を計測開始した前記フラッシュ・メモリ・ライタから、書き込み終了を示す前記割り込み信号を受けると、前記割り込み信号を選択して割り込みを発生させるとともに書き込み動作を終了させる請求項５記載のフラッシュ・メモリ搭載のマイクロコンピュータ。
【請求項８】
前記フラッシュ・メモリ制御回路内に設けた前記フラッシュ・メモリへの書き込み動作を制御するレジスタを前記タイマからの前記割り込み信号をトリガにして自動遷移させ、前記中央処理ユニットを介さずに前記フラッシュ・メモリへの書き込み動作を行う請求項５記載のフラッシュ・メモリ搭載のマイクロコンピュータ。
【請求項９】
中央処理ユニットと、タイマと、シリアル・インタフェースと、割り込み回路と、シリアル出力制御回路とを備え、マイクロコンピュータに搭載されたフラッシュ・メモリに書き込むべきデータをシリアル・データ・ラインを介して転送するデータ書き込み用フラッシュ・メモリ・ライタにおいて、通常動作モードとライト動作モードとで論理レベルが切り替わるライト・モード信号に応答して、シリアル・インタフェースからのシリアル・データまたは前記タイマからの割り込み信号を選択して前記シリアル・データとして前記シリアル・データ・ラインへ出力するシリアル出力制御手段をさらに備えることを特徴とするデータ書き込み用フラッシュ・メモリ・ライタ。
【請求項１０】
前記フラッシュ・メモリ・ライタが、自身の前記シリアル・インタフェースからの非活性化されたライト・モード信号により前記シリアル・データを選択して前記シリアル・データ・ラインに出力させ、前記タイマが前記書き込み終了時刻に達すると活性化された前記ライト・モード信号により前記タイマからの前記割り込み信号を選択して前記シリアル・データ・ラインに出力させる請求項９記載のデータ書き込み用フラッシュ・メモリ・ライタ。
【請求項１１】
フラッシュ・メモリ・ライタからフラッシュ・メモリを搭載するマイクロコンピュータに転送した前記フラッシュ・メモリへの書き込みデータをまとめて格納するバッファ・メモリ手段を前記マイクロコンピュータがさらに備え、前記タイマからの前記割り込み信号をトリガにして前記バッファ・メモリ手段に格納したデータを前記フラッシュ・メモリへの書き込みデータとして自動転送する請求項９記載のデータ書き込み用フラッシュ・メモリ・ライタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフラッシュ・メモリへのデータ書き込み方法、そのフラッシュ・メモリ搭載のマイクロコンピュータ、およびそのデータ書き込み用フラッシュ・メモリ・ライタに係わり、特に従来搭載していたデータ書き込み終了時刻を計測するタイマをマイクロコンピュータから削除することにより、フラッシュ・メモリ・ライタからマイクロコンピュータに搭載したフラッシュ・メモリへデータを書き込む場合に、データ書き込み終了時刻をフラッシュ・メモリ・ライタに搭載されたタイマに計測させ、その計測結果の割り込み信号でフラッシュ・メモリへのデータ書き込み動作を終了させるようにしたフラッシュ・メモリへのデータ書き込み方法、そのフラッシュ・メモリ搭載のマイクロコンピュータ、およびそのデータ書き込み用フラッシュ・メモリ・ライタに関する。
【０００２】
【従来の技術】
所望の機能を実現するシステムの構成要素のうちの１つとしてボード上に組み込まれたマイクロコンピュータ搭載の例えばフラッシュＲＯＭにデータやプログラムを書き込む場合、その書き込み手段として通常はフラッシュ・メモリ・ライタを用いる。
【０００３】
すなわち、上述したフラッシュ・メモリ搭載のマイクロコンピュータを搭載したターゲットボードを製造する工程の最終段階において、内蔵されたフラッシュ・メモリにデータを書込む必要があるが、この書込作業はマイクロコンピュータに搭載されたシリアル・インタフェースを使用して行われ、書き込み時間は搭載したタイマで計測する。
【０００４】
このフラッシュ・メモリ・ライタを用いた従来のデータ書き込み方法の対象となるターゲットシステムとしてのマイクロコンピュータおよびフラッシュ・メモリ・ライタの構成の一例を示した図９を参照すると、フラッシュ・メモリ・ライタ１４は、中央処理ユニット（以下、ＣＰＵと称す）１４１と、通信クロックを出力する間隔を調整しタイマ出力ラインＷ４４を介して割り込み回路１４４へ割り込み信号を出力するためのタイマ１４２と、フラッシュ・メモリ・ライタ１４上には、シリアル通信プログラムおよび書込みプログラムが格納された図示しないマスクＲＯＭと、フラッシュ・メモリに書き込まれる書込みデータが格納される図示しないＲＡＭと、シリアル・クロックの転送用シリアル・クロック・ラインＷ４１とアドレス、データおよびコマンドを転送するシリアル・データ・ラインＷ４２とマイクロコンピュータからの書き込みアクノリッジ信号（以下、開始通知信号と称す）を転送するシリアル・データ・ラインＷ３１とがそれぞれ接続されるシリアル・インタフェース１４３とタイマ１４２およびシリアル・イタフェース１４３からの割り込み信号の他、周辺回路からの割り込みを受け、アドレス／データバスＷ４５を介してＣＰＵ１４１へ割り込みをかける割り込み回路１４４とを有する。
【０００５】
一方、マイクロコンピュータ１３は、ＣＰＵ１３１と、フラッシュ・メモリ１３２と、フラッシュ・メモリ・ライタ１４から転送される通信データを、フラッシュ・メモリ１３２へ書き込み、読み出しおよび消去制御を行うためのフラッシュ・メモリ制御プログラム（マスクＲＯＭ）１３３と、このフラッシュ・メモリ制御プログラム１３３に基づき、フラッシュ・メモリへのデータの書き込み、読み出しおよび消去制御を行うフラッシュ・メモリ制御回路１３４と、フラッシュ・メモリ１３２へのデータの書き込み時間を計測するタイマ１３７と、フラッシュ・メモリ・ライタ１４のシリアル・インタフェース１４３との間でラインＷ４１、Ｗ４２およびＷ３１で接続されるとともに転送された割り込み信号をラインＷ３２へ出力するシリアル・インタフェース１３５と、シリアル・インタフェース１３５からラインＷ３２を介して入力する割り込み信号とタイマ１３７からラインＷ３３を介して入力する書き込み終了を示す信号とを入力し、フラッシュ・メモリ制御回路１３４への割り込みを発生する割り込み回路１３６と、これらの各構成要素間を接続するアドレス／データバスＷ３６とを有する。
【０００６】
上述した構成からなるマイクロコンピュータ１３のフラッシュ・メモリ１３２に対してフラッシュ・メモリ・ライタからデータを書き込むための従来の書き込み方法のフローチャートを示した図１０、および従来の通信ラインのタイミング例を示す図１１を併せて参照しながら説明する。まず、フラッシュ・メモリ・ライタ１４およびマイクロコンピュータ１３をそれぞれ起動させることにより、それぞれのブートプログラムを起動する。
【０００７】
フラッシュ・メモリ・ライタ１４は、書き込み動作を開始し、最初に、フラッシュ・メモリ搭載のマイクロコンピュータにフラッシュ・メモリの書き込み時間の設定を行わせるため、フラッシュ・メモリ搭載のマイクロコンピュータの動作周波数をフラッシュ・メモリ・ライタの方から、通信ラインを介してフラッシュ・メモリ搭載のマイクロコンピュータに知らせる必要がある。
【０００８】
図１１に示すように、シリアル・クロック・ラインＷ４１上のシリアル・クロックに同期してシリアル・データ・ラインＷ４２上に書き込みアドレス（図示せず）、書き込みデータ、書き込みコマンドを転送する。また、シリアル・クロック・ラインＷ４１上のシリアル・クロックに同期してマイクロコンピュータ側から書き込み開始通知信号等をラインＷ３１上に転送する。
【０００９】
フラッシュ・メモリ・ライタ１４は、動作周波数データ（シリアル・クロック）送信後、書き込みアドレス、書き込みデータ、書き込みコマンドの順にそれぞれのデータをシリアル・インタフェース１４３からマイクロコンピュータへ転送する（処理Ｓ２１〜Ｓ２４）。
【００１０】
一方、マイクロコンピュータの起動されたブートプログラムは、フラッシュ・メモリ制御回路１３４内のレジスタの設定を行い、フラッシュ・メモリ・ライタ１４からシリアル・インタフェース１４３を経由して送られてきたラインＷ４１のシリアル・クロックと、ラインＷ４２の書込みデータとを、一旦、マイクロコンピュータの内蔵ＲＡＭに格納した後、フラッシュ・メモリ制御回路１３４に転送する（処理Ｓ２５）。
【００１１】
フラッシュ・メモリ搭載のマイクロコンピュータにおいては、受信した動作周波数データに基づき、フラッシュ・メモリの書き込み終了時刻に割り込みが発生するよう、内蔵しているタイマ１３７にデータ設定を行う（処理Ｓ２６）。
【００１２】
その後、フラッシュ・メモリ搭載のマイクロコンピュータは、タイマ１３７の動作を開始させると同時に、フラッシュ・メモリ１３２への書き込み動作を開始し（処理Ｓ２７）、ＣＰＵ１３１をｈａｌｔ状態（周辺回路は動作しているが、ＣＰＵ１３１は停止状態となる。）にする（処理Ｓ２８）。この間、フラッシュ・メモリ内部のセルに対し電圧が印加され、書き込み動作が行われている。
【００１３】
書き込み時間終了をあらわすタイマ１３７からの割り込みを受けてＣＰＵ１３１は通常動作を開始する。
【００１４】
以上の動作により、フラッシュ・メモリ書き込み動作が終了する。
【００１５】
一方、実開平５−２１４００号公報には、ＥＥ−ＰＲＯＭのデータ書き換え動作タイミングを外部から制御することにより、内蔵のタイマが不要になる技術が開示されている。同公報記載のデータキャリアの回路図を示した図１２を参照すると、受信したデータを内部のＥＥＰＲＯＭに記憶するデータキャリア１５に消去終了回路１６０および書き込み制御回路１５８を設け、リーダライタ１６から消去終了コードを受信することで消去動作を終了し、一連のデータ群のシリアル受信タイミングに合わせてメモリセル１５９へデータを書き込むことにより、ＥＥＰ−ＲＯＭのデータ書き換えを行うというものである。
【００１６】
【発明が解決しようとする課題】
上述したように従来のフラッシュ・メモリ搭載のマイクロコンピュータにおけるフラッシュ・メモリ書き込み方法は、フラッシュ・メモリへの書き込み動作中に書き込み時間を計測する方法として、内蔵するタイマ１３７を用いており、その書き込み時間の計測を行うために、ある程度の精度が出せる動作周波数（最低１ＭＨｚ程度）を必要としていた。
【００１７】
そのため、フラッシュ・メモリ搭載のマイクロコンピュータは、フラッシュ・メモリへの書き込み動作中においても、書き込み時間を計測する必要があるため、動作周波数を３２ＫＨｚなどに落とした動作をさせることが不可能であった。
【００１８】
また、近年のマイクロコンピュータは、半導体素子の微細化技術の進展により１チップの中に多機能を盛り込むことが出来るようになってきているが、さらなるチップの効率的な利用も必要なことから、回路構成の見直しも課題となっている。
【００１９】
また、実開平５−２１４００号公報の例では、一連の入力データ群のシリアル受信タイミングでデータを書き込むものであり、データの書き込み終了時刻をどうするかについての開示がない。
【００２０】
本発明の目的は、上述した従来の欠点に鑑みなされたものであり、フラッシュ・メモリ・ライタには、通信クロックを出力する間隔を調整するためにタイマが必ず必要である所に着目したものであり、フラッシュ・メモリ・ライタに内蔵のタイマを利用して、書き込み動作モード時には、通信ラインに時間計測のパルスを切り替えて出力することにより、フラッシュ・メモリ搭載のマイクロコンピュータの書き込み時間の制御を行うことを可能にし、フラッシュ・メモリへの書き込み動作中においても、書き込み時間を計測する必要が無く、動作周波数を３２ＫＨｚなどに落とした動作をさせることが可能な、フラッシュ・メモリへのデータ書き込み方法、そのフラッシュ・メモリ搭載のマイクロコンピュータ、およびそのデータ書き込み用フラッシュ・メモリ・ライタを提供することにある。
【００２１】
【課題を解決するための手段】
本発明のフラッシュ・メモリへのデータ書き込み方法は、マイクロコンピュータに搭載のフラッシュ・メモリへデータを書き込むための書き込みモードをフラッシュ・メモリ・ライタ側で判別すると、前記データの書き込み終了時刻をメモリ・ライタ側に搭載のタイマで計測するとともに、その計測結果に基づき前記書き込み終了を示す割り込み信号を、シリアル・データ・ラインを介して前記マイクロコンピュータに転送し、転送された前記割り込み信号をトリガにして前記マイクロコンピュータの書き込み動作を終了させることを特徴とする。
【００２２】
本発明のフラッシュ・メモリへのデータ書き込み方法の他の特徴は、フラッシュ・メモリ搭載のマイクロコンピュータからのデータ書込みの開始通知に応答して前記フラッシュ・メモリへのデータ書き込み終了時刻を計測するタイマと、通常動作モードおよびライト動作モードで論理レベルが切り替わるライト・モード信号に応答して、前記通常動作モード時は前記フラッシュ・メモリに書き込むべきデータを選択し、前記ライト・モード時は前記タイマからの割り込み信号を選択して前記マイクロコンピュータへ転送するシリアル出力制御手段とを少なくとも備えたフラッシュ・メモリ・ライタを用い、前記ライト・モード時に、前記タイマが計測した前記書き込み終了時刻に割り込み信号を前記タイマから出力させ、出力された前記割り込み信号を前記シリアル出力制御手段で選択させて前記マイクロコンピュータへ転送し、転送された前記割り込み信号をトリガにして前記フラッシュ・メモリへの書込動作を終了させることにある。
【００２３】
また、前記フラッシュ・メモリ・ライタから前記マイクロコンピュータに転送した前記フラッシュ・メモリへの書き込みデータを、前記マイクロコンピュータに設けたバッファ・メモリ手段にまとめて格納し、前記タイマからの前記割り込み信号をトリガにして前記バッファ・メモリ手段に格納したデータを前記フラッシュ・メモリへの書き込みデータとして自動転送することができる。
【００２４】
本発明のフラッシュ・メモリへのデータ書き込み方法のさらに他の特徴は、フッシュ・メモリ搭載のマイクロコンピュータが、自身を構成する内部回路およびその入出力回路のうち、データ書き込み終了時刻の設定手段として、外部接続のフラッシュ・メモリ・ライタに搭載されたタイマの計測結果に基づき前記シリアル・データ・ラインを介して入力する第１の割り込み信号および搭載するシリアル・インタフェースから入力する第２の割り込み信号の中からライト・モード信号に応答して択一的に選択する割り込みセレクト手段を用い、前記割り込みセレクト手段に選択させて取込んだ前記第１の割り込み信号をデータ書き込み終了時刻のトリガにして、前記フラッシュ・メモリへのデータ書き込み動作を終了させることにある。
【００２５】
本発明のフラッシュ・メモリへのデータ書き込み方法のまたさらに他の特徴は、フラッシュ・メモリ・ライタからフラッシュ・メモリ搭載のマイクロコンピュータに対し、書き込みアドレス、書き込みデータおよび書き込みコマンドの順にシリアル・データ・ラインを介してデータ転送する第１の処理と、
前記データ転送後、これらのデータを受けた前記マイクロコンピュータが前記フラッシュ・メモリに書き込み動作を開始するとともに開始通知と書き込み終了時刻を、前記フラッシュ・メモリ・ライタに転送し、書き込み終了時刻を前記フラッシュ・メモリ・ライタの搭載するタイマに設定するとともに開始通知により前記タイマの計測をスタートさせる第２の処理と、
前記第２の処理と平行して、前記フラッシュ・メモリ・ライタから転送された前記書き込みコマンドに基づき、前記マイクロコンピュータが、前記書き込みアドレスおよび前記書き込みデータをフラッシュ・メモリ制御回路内のレジスタに設定する第３の処理と、
前記レジスタに設定された前記書き込みアドレスおよび前記書き込みデータに基づき、フラッシュ・メモリ制御プログラムを用いて前記フラッシュ・メモリへデータ書き込み制御を行う第４の処理と、
前記マイクロコンピュータが、前記フラッシュ・メモリへの書き込み動作開始後、周辺回路は動作させながら搭載する中央処理ユニットの動作を停止させる第５の処理と、
前記タイマの計測値が前記書き込み終了時刻に達したときに発生する割り込み信号を受けて、前記マイクロコンピュータに書き込み動作を終了させる第６の処理とを順次実行することを特徴とするフラッシュ・メモリへのデータ書き込み方法。
【００２６】
本発明のフラッシュ・メモリ搭載のマイクロコンピュータは、中央処理ユニットと、書き込み、読み出しおよび一括消去可能なフラッシュ・メモリと、このフラッシュ・メモリへのデータ書き込み、読み出しおよび消去のための制御プログラムを格納する読み出し専用メモリと、前記制御プログラムに基づき前記フラッシュ・メモリを制御するフラッシュ・メモリ制御回路と、シリアル・インタフェースと、予め定める所定の書き込み終了時刻に従いフラッシュ・メモリへの書き込み動作を終了させる割り込み手段とを備えるマイクロコンピュータにおいて、前記書き込み終了時刻の設定手段として、外部接続のフラッシュ・メモリ・ライタに搭載されたタイマの計測結果に基づく第１の割り込み信号および前記シリアル・インタフェースから出力される第２の割り込み信号の中から前記ライト・モード信号に応答して択一的に選択する割り込みセレクト手段をさらに備え、前記書き込み終了時刻は、前記セレクト手段で選択された前記第１の割り込み信号に基づき設定されることにある。
【００２７】
また、前記書き込み終了時刻の設定手段として前記割り込みセレクト手段を備え、その割り込みセレクト手段で選択した割り込み信号を書き込み終了時刻のトリガとすることにより、タイマ手段を搭載して書き込み時間を計測する所定精度の動作周波数よりもさらに遅い動作周波数でフラッシュ・メモリへの書き込み動作をすることができる。
【００２８】
さらに、搭載する前記フラッシュ・メモリ制御回路からの非活性された前記ライト・モード信号により前記シリアル・データ・ラインからシリアル・インタフェースを介して転送されたシリアル・データを選択して前記フラッシュ制御回路内のレジスタに設定し、その設定後、活性化された前記ライト・モード信号により前記フラッシュ・メモリへの書き込み動作を開始させ、かつその開始通知をフラッシュ・メモリ・ライタへ出力し、前記開始通知により書込終了時刻を計測開始した前記フラッシュ・メモリ・ライタから、書き込み終了を示す前記割り込み信号を受けると、前記割り込み信号を選択して割り込みを発生させるとともに書き込み動作を終了させることもできる。
【００２９】
さらにまた、前記フラッシュ・メモリ制御回路内に設けた前記フラッシュ・メモリへの書き込み動作を制御するレジスタを前記タイマからの前記割り込み信号をトリガにして自動遷移させ、前記中央処理ユニットを介さずに前記フラッシュ・メモリへの書き込み動作を行うこともできる。
【００３０】
本発明のデータ書き込み用フラッシュ・メモリ・ライタは、中央処理ユニットと、タイマと、シリアル・インタフェースと、割り込み回路と、シリアル出力制御回路とを備え、マイクロコンピュータに搭載されたフラッシュ・メモリに書き込むべきデータをシリアル・データ・ラインを介して転送するデータ書き込み用フラッシュ・メモリ・ライタにおいて、通常動作モード渡来と動作モードとで論理レベルが切り替わるライト・モード信号に応答して、シリアル・インタフェースからのシリアル・データまたは前記タイマからの割り込み信号を選択して前記シリアル・データとして前記シリアル・データ・ラインへ出力するシリアル出力制御手段をさらに備えることを特徴とするデータ。
【００３１】
また、前記フラッシュ・メモリ・ライタが、自身の前記シリアル・インタフェースからの非活性化されたライト・モード信号により前記シリアル・データを選択して前記シリアル・データ・ラインに出力させ、前記タイマが前記書き込み終了時刻に達すると活性化された前記ライト・モード信号により前記タイマからの前記割り込み信号を選択して前記シリアル・データ・ラインに出力させることができる。
【００３２】
さらに、フラッシュ・メモリ・ライタからフラッシュ・メモリを搭載するマイクロコンピュータに転送した前記フラッシュ・メモリへの書き込みデータをまとめて格納するバッファ・メモリ手段を前記マイクロコンピュータがさらに備え、前記タイマからの前記割り込み信号をトリガにして前記バッファ・メモリ手段に格納したデータを前記フラッシュ・メモリへの書き込みデータとして自動転送することもできる。
【００３３】
【発明の実施の形態】
まず、本発明のフラッシュ・メモリ書き込み方法の概要を述べると、フラッシュ・メモリ・ライタ部分側からモード判別によりシリアル・ラインを介してタイマの出力を行うものであり、フラッシュ・メモリ書き込み動作は、フラッシュ・メモリ・ライタからフラッシュ・メモリ搭載のマイクロコンピュータへのシリアル・データ送受信動作により、フラッシュ・メモリ搭載のマイクロコンピュータ側は割り込みセレクト回路を、フラッシュ・メモリ・ライタ側には、シリアル出力制御回路をそれぞれ新規搭載することにより、フラッシュ・メモリ・ライタのタイマに書き込み時間に対応して割り込み信号を発生するようにデータの設定をし、シリアル出力制御回路によって、動作モードに伴って、シリアル・データ・ラインにタイマの割り込み信号を出力する。
【００３４】
従って、フラッシュ・メモリ搭載のマイクロコンピュータでは、書き込み時間を計測するタイマが不要になるのと同時に、時間を計測する都合上必要であったある程度の精度の動作周波数（最低１ＭＨｚ程度）で動作させる必要がなくなるため、動作周波数が極端に遅くても（例えば３２ＫＨｚ）フラッシュ・メモリへの書き込み動作が可能になるというものである。また、フラッシュ・メモリ搭載のマイクロコンピュータは、タイマが必要無くなるため、チップ面積を小さくできるというものである。
【００３５】
図１は本発明の第１の実施形態としてのそのフラッシュ・メモリ搭載のマイクロコンピュータ、およびそのデータ書き込み用フラッシュ・メモリ・ライタを含めたシステム全体の構成を示す図である。
【００３６】
図１を参照すると、マイクロコンピュータ１１は、ＣＰＵ１１１と、フラッシュ・メモリ１１２と、フラッシュ・メモリ制御プログラム（ＲＯＭ）１１３と、フラッシュ・メモリ制御回路１１４と、シリアル・インタフェース１１５と、割り込み回路１１６と、割り込みセレクト回路１１７とアドレス／データバスＷ１７とを備える。
【００３７】
ＣＰＵ１１１は、公知の制御動作をするが、フラッシュ・メモリへの書き込みが開始されると、周辺回路は動作させているがＣＰＵ自身の動作を停止するｈａｌｔ状態になり、書き込み終了の割り込みが発生すると通常動作に戻る。
【００３８】
フラッシュ・メモリ制御プログラム（マスクＲＯＭ）１１３は、フラッシュ・メモリ・ライタ１２から転送される通信データを、フラッシュ・メモリ１１２へ書き込み、読み出しおよび消去制御を行うためのプログラムであり、マスクＲＯＭに予め書き込まれているものである。
【００３９】
フラッシュ・メモリ制御回路１１４は、フラッシュ・メモリ制御プログラム１１３に基づき、フラッシュ・メモリ１１２へのデータの書き込み、読み出しおよび消去制御を行う。
【００４０】
フラッシュ・メモリ制御回路１１４の構成を示した図２を参照すると、フラッシュ・モード・コントロール・レジスタ１１４１と、フラッシュ・メモリ・データ・レジスタ１１４２と、フラッシュ・メモリ・アドレス・レジスタ１１４３とから構成される。
【００４１】
フラッシュ・モード・コントロール・レジスタ１１４１は、アドレス／データバスＷ１７を介してリードライト信号を入力し、ＣＰＵ１１１からの書き込み開始通知信号をラインＷ１８を介して入力し、例えば開始通知信号がハイレベルであれば、フラッシュ・メモリ１１２へはラインＷ１５ａを介して、アクティブとなったライト・モード信号を出力し、割り込みセレクト回路１１７へはライト・モード信号ラインＷ１４を介して、アクティブとなったライト・モード信号を出力する。
【００４２】
フラッシュ・メモリ１１２に対する書き込み、消去、読み出し、およびフラッシュ・メモリ１１２に対するその他の動作は、全てこのフラッシュ・メモリ・モード・コントロールレジスタの操作により行うことができる。
【００４３】
フラッシュ・メモリ・データ・レジスタ１１４２は、アドレス／データバスＷ１７を介して書き込みデータを入力し、ＣＰＵ１１１からの書き込み開始通知信号をラインＷ１８を介して入力し、例えば開始通知信号がハイレベルであれば、フラッシュ・メモリ１１２へラインＷ１５ｂを介して書き込みデータを出力する。
【００４４】
フラッシュ・メモリ・アドレス・レジスタ１１４３は、アドレス／データバスＷ１７を介して書き込みアドレスを入力し、ＣＰＵ１１１からの書き込み開始通知信号をラインＷ１８を介して入力し、例えば開始通知信号がハイレベルであれば、フラッシュ・メモリ１１２へラインＷ１５ｃを介して書き込みアドレスを出力する。
【００４５】
シリアル・インタフェース１１５は、フラッシュ・メモリ・ライタ１２に内蔵されるシリアル・インタフェース１２３との間でデータ転送を行う。すなわち、フラッシュ・メモリ・ライタ１２からマイクロコンピュータ１１へは、シリアル・クロック・ラインＷ２１を介してシリアル・クロックが転送され、シリアル・データ・ラインＷ２２を介して書き込みアドレスと書き込みデータと書き込みコマンドと、さらに本発明による割り込み信号とがそれぞれ順次転送される。
【００４６】
シリアル・インタフェース１１５は、フラッシュ・メモリ・ライタ１２から転送された割り込み信号を出力ラインＷ１２を介して割り込みセレクタ１１７へ出力する。
【００４７】
シリアル・インタフェース１１５は、アドレス／データバスＷ１７から書き込み開始通知信号、フラッシュ・メモリのデータ等を入力して、フラッシュ・メモリ・ライタ１２へシリアル・データ・ラインＷ１１を介して転送する。
【００４８】
シリアル・インタフェース１１５および１２３とも、一般的に用いられている３線式シリアル通信回路であり、シリアル・クロック、送信ライン、受信ラインの３線で双方の回路で通信を行っている。
【００４９】
本発明においては、フラッシュ・メモリ搭載のマイクロコンピュータ側はシリアル・クロックを受信専用（スレーブ）とし、フラッシュ・メモリ・ライタ側は、シリアル・クロックの送信専用（マスタ）にしている。
【００５０】
一方、マイクロコンピュータ１１からフラッシュ・メモリ・ライタ１２へは、ラインＷ１１を介して書き込み開始通知信号とフラッシュ・メモリのデータとを転送する。
【００５１】
割り込みセレクト回路１１７は、本発明により新たに設けたものであり、書き込みアドレス、書き込みデータおよび書き込みコマンドを、ラインＷ２２を経由してシリアル・インタフェース１１５から入力する。また、タイマ１２２からの書き込み終了を示す割り込み信号を、シリアル・インタフェース１１５を介さずラインＷ２２から直接入力する。
【００５２】
割り込みセレクト回路１１７は、フラッシュ・メモリ制御回路１１４からライト・モード信号ラインＷ１４を介して入力したライト・モード信号がアクティブの時は、フラッシュ・メモリ・ライタ１２のタイマ１２２から転送されてきた書き込み終了の割り込み信号を選択し、その割り込み信号を割り込み信号出力ラインＷ１３を介して割り込み回路１３６へ出力する。
【００５３】
割り込みセレクト回路１１７の回路図を示した図３を参照すると、ライト・モード信号およびフラッシュ・メモリ・ライタ１２のタイマ１２２から転送された書き込み終了を示す割り込み信号をラインＷ２２から入力するＡＮＤ１７１と、ライト・モード信号の極性反転信号およびシリアル・インタフェース１１５からのシリアル・データを入力するＡＮＤ１７２と、これらＡＮＤ１７１およびＡＮＤ１７２の出力を受けラインＷ１３を介して割り込み回路１１６へ出力するＯＲ１７３とから構成されている。
【００５４】
割り込み回路１３６は、セレクト回路１１７から出力された書き込み終了を示す割り込み信号を受けて、ＣＰＵ１１１へ通知すべく、アドレス／データバスＷ１７へ出力する。
【００５５】
なお、図示しないが、マイクロコンピュータ１３には、上記の構成要素の他に、一般的にはブートプログラムが書き込まれているマスクＲＯＭが内蔵されているものとする。
【００５６】
一方、フラッシュ・メモリ・ライタ１２は、ＣＰＵ１２１とタイマ１２２とシリアル・インタフェース１２３と割り込み回路１２４とシリアル出力制御回路１２５と、通信クロックを出力するために必要な間隔を調整するタイマ１２２とを備える。
【００５７】
ＣＰＵ１２１は、公知の制御動作をし、フラッシュ・メモリ・ライタ１２からマイクロコンピュータ１１への書き込みアドレス、書き込みデータおよび書き込みコマンドと、本発明による書き込み終了を示す割り込み信号の転送を制御する。
【００５８】
タイマ１２２は、通信クロックを出力する間隔を調整する通常動作の他に、本発明によるフラッシュ・メモリへのデータ書き込み終了時刻になったことをマイクロコンピュータ１１に通知する割り込み信号を発生しラインＷ２６を介して出力する。
【００５９】
シリアル・インタフェース１２３は、シリアル・クロックの転送用シリアル・クロック・ラインＷ２１とアドレス、データおよび書き込みコマンドと本発明におけるフラッシュ・メモリへのデータ書き込み終了時刻になったことをマイクロコンピュータ１１に通知する割り込み信号とをそれぞれ順次に転送するシリアル・データ・ラインＷ２２と、マイクロコンピュータ１１からの書き込み開始通知信号およびフラッシュ・メモリからのデータを転送するシリアル・データ・ラインＷ１１とがそれぞれ接続される。
【００６０】
割り込み回路１２４は、シリアル・インタフェース１２３から出力ラインＷ２３を介して割り込み要求を受け、出力制御回路１２５の他、各周辺回路からの割り込み要求をアドレス／データバスＷ２７から受け、それぞれＣＰＵ１２１に対し割り込み要求を行うと同時に割り込みのレベル（どのベクタアドレスに遷移させるかの情報）を出力する。
【００６１】
シリアル出力制御回路１２５は、ライト・モード信号に応答してタイマ１２２からラインＷ２６に出力される割り込み信号とシリアル・インタフェース１２３からシリアル・データ出力ラインＷ２５に出力されるシリアル・データの一方を択一的に選択して出力する。例えば、ライト・モード信号がハイレベルであれば割り込み信号を選択し、ロウレベルであればシリアル・データを選択してシリアル・データラインＷ２２へ出力する。
【００６２】
ラインＷ２４上に出力されるライト・モード信号は、シリアル・インタフェース１２３に内蔵されている送信レジスタから出力される信号であり、マイクロコンピュータ１１側に書き込み動作を知らせるデータがセットされたときにマイクロコンピュータ１１側からラインＷ１１を介して通知される開始通知信号に応答してアクティブレベルになる信号である。
【００６３】
シリアル出力制御回路１２５は、その回路図を示した図４を参照すると、ライト・モード信号および割り込み回路１２４からの割り込み信号を入力するＡＮＤ２５１と、ライト・モード信号の極性反転信号およびシリアル・インタフェース１２３からのシリアル・データを入力するＡＮＤ２５２と、これらＡＮＤ２５１およびＡＮＤ２５２の出力を受けシリアル・ラインＷ２２へ出力するＯＲ２５３とから構成されている。
【００６４】
上述した構成要素の他に、フラッシュ・メモリ・ライタ１２上には、シリアル通信プログラムおよび書込みプログラムが格納された図示しないマスクＲＯＭと、フラッシュ・メモリに書き込まれる書込みデータが格納される図示しないＲＡＭとを備える。
【００６５】
なお、ここでのシリアル・クロックは、フラッシュ・メモリ・ライタ側が一方的に出力するデータ転送用のクロックであり、アドレスとかデータとか８ビットのデータ転送を行う時には、フラッシュ・メモリ・ライタ１２がシリアル・クロックに載せてデータを出力する。本発明では、フラッシュ・メモリ１１２への書き込み時に限り、書き込み終了信号となる割り込み信号をシリアル・データ転送の後にシリアル・データ・ラインに載せるものである。
【００６６】
次に、本発明のフラッシュ・メモリ・ライタ１２からフラッシュ・メモリ搭載のマイクロコンピュータ１１に対してデータを書き込む動作を説明する。
【００６７】
フラッシュ・メモリへの書き込み方法の説明用フローチャートを示した図５を参照すると、まず、フラッシュ・メモリ・ライタ１２の方から、書き込みアドレス、書き込みデータ、書き込みコマンドの順にデータ転送することから開始する。
【００６８】
すなわち、フラッシュ・メモリ・ライタ１２およびマイクロコンピュータ１１をそれぞれ起動させることにより、それぞれのブートプログラムを起動する。
【００６９】
フラッシュ・メモリ・ライタ１２は、書き込み動作を開始すると、最初に、フラッシュ・メモリ搭載のマイクロコンピュータ１１にフラッシュ・メモリの書き込み時間の設定を行わせるため、フラッシュ・メモリ搭載のマイクロコンピュータ１１の動作周波数をフラッシュ・メモリ・ライタの方から通信ラインを介して知らせる。
【００７０】
本発明における通信ラインのタイミング例を示した図６を併せて参照すると、書き込みアドレス、書き込みデータ、書き込みコマンドはそれぞれシリアル・クロックに同期して転送されるが、これらの書き込みアドレス、書き込みデータ、書き込みコマンド信号間には書き込み待機期間があり、その期間はシリアル・クロックはハイレベル一定である。
【００７１】
書き込みコマンドの転送後に、書き込み期間があり、この書き込み期間を経過すると書き込み終了の割り込み信号が同じシリアル・データ・ライン上に転送されることを示している。
【００７２】
フラッシュ・メモリ・ライタ１２は、シリアル・インタフェース１２３から出力する動作周波数データをシリアル・クロック・ラインＷ２１を介して転送後、まず書き込みアドレスをシリアル出力制御回路１２５からシリアル・データ・ラインＷ２２を介してマイクロコンピュータ１１へ転送する（処理Ｓ１１）。
【００７３】
次に書き込みデータをシリアル・データ・ラインＷ２２を介して転送する（処理Ｓ１２）。続いて書き込みコマンドをシリアル・データ・ラインＷ２２を介して転送する（処理Ｓ１３）。
【００７４】
一方、マイクロコンピュータで起動されたブートプログラムは、フラッシュ・メモリ制御回路１１４内のフラッシュ・モード・レジスタ１１４１、フラッシュ・メモリ・データ・レジスタ１１４２およびフラッシュ・メモリ・アドレス・レジスタの設定をそれぞれ行う（処理Ｓ１４）。
【００７５】
フラッシュ・メモリ・ライタ１２からシリアル・インタフェース１２３を経由して送られてきたラインＷ２１のシリアル・クロック、ラインＷ２２の書き込みアドレス、書込みデータおよび書き込みコマンドをマイクロコンピュータ１１のフラッシュ・メモリ制御回路１１４に転送する。
【００７６】
すなわち、この時点ではまだ書き込み開始状態ではないので、ラインＷ１４上のライト・モード信号はロウレベルであるから、割り込みセレクト回路１１７はシリアル・インタフェース１１５から出力される書き込みアドレス、書込みデータおよび書き込みコマンドを選択し、割り込み回路１１６、アドレス／データバスＷ１７を介してフラッシュ・メモリ制御回路１１４のそれぞれ対応するレジスタに一旦保持される。
【００７７】
転送されてきた通信データがフラッシュ・メモリ制御回路１１４の対応するレジスタに保持されると、フラッシュ・メモリ制御プログラムの指示にしたがいＣＰＵ１１１はフラッシュ・メモリへの書き込み動作開始を指示するとともに、フラッシュ・メモリ・ライタ１２のタイマ１２２に対して開始通知信号をシリアル・インタフェース１１５から転送する（処理Ｓ１５）。
【００７８】
フラッシュ・メモリ・ライタ１２へ開始通知信号を転送後、ＣＰＵ１１１はｈａｌｔ状態に遷移する（処理Ｓ１６）。
【００７９】
フラッシュ・メモリ・ライタ１２においては、受信した開始通知信号に基づき、シリアル・インタフェース１２３に内蔵されている送信レジスタから出力されるライト・モード信号をハイレベルにする。このハイレベルに応答して割り込み回路１２４から割り込み信号が発生し、ＣＰＵ１２１はタイマ１２２に対して書き込み時間計測の開始を指示する。つまり、フラッシュ・メモリの書き込み終了時刻に割り込みが発生するよう、タイマ１２２にデータ設定を行うとともに、書き込み時間の計測を開始する（処理Ｓ１７）。
【００８０】
フラッシュ・メモリへの所定の書き込み時間が経過し、フラッシュ・メモリ・ライタ１２のタイマ１２２の計測値が設定した終了時刻に達したとき、タイマ１２２は書き込み終了を示す割り込み信号を発生する（処理Ｓ１８）。
【００８１】
タイマ１２２から出力された割り込み信号はシリアル出力制御回路１２５に入力される。ライト・モード信号は書き込みコマンドを送信した後、マイクロコンピュータ１１から転送された開始通知信号に応答して既にハイレベルに遷移しているので、タイマ１２２から出力された書き込み終了を示す割り込み信号を選択し、シリアル・データ・ラインＷ２２へ転送する。
【００８２】
一方、書き込み終了を示す割り込み信号を受けたフラッシュ・メモリ搭載のマイクロコンピュータ１１では、既にライト・モード信号を書き込み開始と同時にハイレベルにしているので、割り込みセレクト回路１１７はラインＷ２２上の書き込み終了を示す割り込み信号を選択して、割り込み回路１１６へ出力する。
【００８３】
割り込み信号を受けた割り込み回路１１６ではＣＰＵ１１１に対し割り込みをかけることにより、ＣＰＵ１はその割り込みを受けてｈａｌｔ状態を解除し、通常動作処理に戻り、フラッシュ・メモリ１１２のデータ書き込みを終了させる。
【００８４】
以上説明したように、本発明においては、従来マイクロコンピュータに内蔵させていた書き込み時間計測用のタイマを削除し、そのタイマ機能をフラッシュ・メモリ・ライタ側のタイマに兼用させたので、通信データとタイマ１２２からの割り込み信号を切り替えて転送することにより、フラッシュ・メモリ搭載のマイクロコンピュータ１１においては、書き込み時間の計測を行う必要がなく、３２ＫＨｚのような遅い周波数でもフラッシュ・メモリへの書き込み動作が可能となる。つまり、フラッシュ・メモリの書き込み時間計測のために必要であった動作周波数（最低でも１ＭＨｚ程度）で動作する必要がなくなるため、極端に遅い周波数でもフラッシュ・メモリへの書き込み動作を行える。
【００８５】
また、本発明により、フラッシュ・メモリ搭載のマイクロコンピュータ１１１にタイマを設ける必要がなくなるので、マイクロコンピュータ１１１のチップサイズをその分縮小することができ、あるいはさらに機能追加をするためのスペースができる。
【００８６】
また、従来行っていた、フラッシュ・メモリ制御プログラムによるタイマ制御の必要がなくなるため、プログラムの簡素化も行える。
【００８７】
次に、第２の実施形態を説明する。第２の実施形態は、フラッシュ・メモリ・ライタ１２からフラッシュ・メモリ搭載のマイクロコンピュータ１１に転送されたフラッシュ・メモリへの書き込みデータを、一旦、バッファ（メモリ）にまとめて格納しておき、本発明による書き込み終了を指示する割り込み信号をトリガにして、そのバッファに格納したデータをフラッシュ・メモリ１１２への書き込みデータとして自動転送するものである。
【００８８】
第２の実施形態の構成を示した図７を参照すると、第１の実施形態との相違点は、割り込みセレクト回路１１７から出力される割り込み信号をフラッシュ・メモリ制御回路１１８にも接続したことである。
【００８９】
この第２の実施形態におけるフラッシュ・メモリ制御回路１１８の構成を示した図８を参照すると、フラッシュ・モード・コントロール・レジスタ１１８１と、フラッシュ・メモリ・データ・バッファ１１８２と、フラッシュ・メモリ・アドレス・レジスタ１１８３とから構成される。
【００９０】
フラッシュ・モード・コントロール・レジスタ１１８１は、アドレス／データバスＷ１７を介してリード／ライト信号を入力し、フラッシュ・メモリ・ライタ１２のタイマ１２２から転送された書き込み終了を示す割り込み信号をラインＷ１３を介して入力することにより、レジスタ出力であるライト・モード信号を、例えば割り込み信号がハイレベルならば書き込みモード、ロウレベルならばディスチャージモードに制御するとともに、ラインＷ１５ａを介してフラッシュ・メモリ１１２へ、ラインＷ１４を介して割り込みセレクト回路１１７へ出力する。
【００９１】
ここで、なぜ、フラッシュ・メモリ・モード・コントロール・レジスタを自動遷移させる必要があるかというと、フラッシュ・メモリへの書き込み動作を行う場合、フラッシュ・メモリ・モード・コントロール・レジスタ１１８１の設定は、書き込みと書き込みの間は必ず、ディスチャージ・モードにする必要がある。従って、従来は毎回設定する場合は、書き込みモードとディスチャージのモードを交互に設定するような操作を行っていた。
【００９２】
この書き込みモードとディスチャージ・モードとの切り替え動作をこの割り込み信号を用いて行い、自動遷移させる。
【００９３】
書き込み開始時は、このフラッシュ・モード・コントロール・レジスタ１１８１をＣＰＵ１１１から書き込みのモードに設定することにより、書き込みが開始される。
【００９４】
フラッシュ・メモリ・データ・バッファ１１８２は、アドレス／データバスＷ１７を介して書き込みデータを入力し格納する。格納された書き込みデータはラインＷ１３を介して入力する割り込み信号に応答してフラッシュ・メモリ１１２へ出力する。
【００９５】
例えば割り込み信号がハイレベルであれば、格納した書き込みデータをシフトしフラッシュ・メモリ１１２へ書き込みデータラインＷ１５ｂを介して出力する。割り込み信号がロウレベル期間は書き込み期間となる。
【００９６】
フラッシュ・メモリ・アドレス・レジスタ１１８３は、アドレス／データバスＷ１７を介して書き込みアドレスを入力する。
【００９７】
ここでは、書き込み動作を開始する場合、フラッシュ・メモリ・ライタ１２側からまとまった書き込みデータを転送する場合を想定している。シリアル・インタフェース１２３からシリアル・インタフェース１１５に対して転送される書き込みデータを、従来はＣＰＵ１１１側は、一旦、内蔵ＲＡＭに格納するようにして処置をしていた。
【００９８】
そこで本発明においては、フラッシュ・メモリ・データ・バッファ（ＦＩＦＯ）１１８２に書き込みデータを必要な書き込みデータ分だけ格納しておき、本発明による割り込み信号を利用して、データ・バッファ１１８２から書き込みデータをシフトしてフラッシュ・メモリ１１２に対してラインＷ１５ｂから出力するようにした。
【００９９】
この動作により、フラッシュ・メモリ書き込み中は、ＣＰＵ１１１を介すことなくフラッシュ・メモリ１１２への書き込みデータの出力を、ラインＷ１５ｂを介して行うことが可能となたった。
【０１００】
例えば、ＣＰＵ１１１により書き込み開始が設定され、前述したように、書き込み開始と同時にＣＰＵ１１１はｈａｌｔ状態に遷移するが、データ・バッファ１１８２にはフラッシュ・メモリ・ライタ１２から転送されたデータが格納される。
【０１０１】
データが格納された状態で、書き込み終了を示す割り込み信号が発生し、指定されたフラッシュ・メモリ・アドレスに対応するデータが書き込まれる。このデータが例えば２５６バイトで構成され、連続で書き込まれるとすると、その後の２５６バイトを書き終えるまでの書き込みモードとディスチャージ・モードとの交互の遷移を割り込み信号で遷移させることが出来る。
【０１０２】
なお、上述した第２の実施形態において、書き込み終了を示す割り込み信号を使用して、フラッシュ・メモリ制御回路１１４内のフラッシュ・メモリ・モード・コントロール・レジスタ１１８１を自動遷移させることにより、ＣＰＵ１１１がこのレジスタにアクセスする時間を短縮することもできる。
【０１０３】
上述したように、本発明のフラッシュ・メモリ搭載のマイクロコンピュータにおいては、フラッシュ・メモリの書き込み時間を計測するタイマが不要であるから、書き込み時間計測に必要な動作周波数（最低でも１ＭＨｚ程度）で動作させる必要がなく、従って極端に遅い周波数でもフラッシュ・メモリへの書き込み動作が行える。
【０１０４】
また、フラッシュ・メモリ搭載のマイクロコンピュータにタイマを搭載する必要がなくなるので、その分のチップサイズを縮小、または、他の機能を追加搭載するスペースを確保することができる。
【０１０５】
さらに、従来行っていた、フラッシュ・メモリ制御プログラムによるタイマ制御の必要がなくなるため、プログラムも簡素化できる。
【０１０６】
【発明の効果】
上述したように、本発明のフラッシュ・メモリへのデータ書き込み方法、そのフラッシュ・メモリ搭載のマイクロコンピュータ、およびそのデータ書き込み用フラッシュ・メモリ・ライタは、マイクロコンピュータに搭載のフラッシュ・メモリへデータを書き込むための書き込みモードをフラッシュ・メモリ・ライタ側で判別すると、データの書き込み終了時刻をメモリ・ライタ側に搭載のタイマで計測するとともに、その計測結果に基づき書き込み終了を示す割り込み信号を、シリアル・データ・ラインを介してマイクロコンピュータに転送し、転送された割り込み信号をトリガにしてマイクロコンピュータの書き込み動作を終了させるので、マイクロコンピュータにタイマが不要となり、書き込み時間計測に必要な動作周波数（最低でも１ＭＨｚ程度）で動作させる必要がなく、従って極端に遅い周波数でもフラッシュ・メモリへの書き込み動作が行える。
【０１０７】
また、フラッシュ・メモリ搭載のマイクロコンピュータにタイマを搭載する必要がなくなるので、その分のチップサイズを縮小、または、他の機能を追加搭載するスペースを確保することができる。
【０１０８】
さらに、従来行っていた、フラッシュ・メモリ制御プログラムによるタイマ制御の必要がなくなるため、プログラムも簡素化できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のフラッシュ・メモリ搭載のマイクロコンピュータ、およびそのデータ書き込み用フラッシュ・メモリ・ライタを含めたシステム全体の構成を示す図である。
【図２】第１の実施形態におけるフラッシュ・メモリ制御回路１１４の構成図である。
【図３】割り込みセレクト回路１１７の回路図である。
【図４】シリアル出力制御回路１２５の回路図である。
【図５】本発明におけるフラッシュ・メモリへの書き込み方法の説明用フローチャートである。
【図６】本発明における通信ラインのタイミング例を示す図である。
【図７】本発明の第２の実施形態のフラッシュ・メモリ搭載のマイクロコンピュータ、およびそのデータ書き込み用フラッシュ・メモリ・ライタを含めたシステム全体の構成を示す図である。
【図８】第２の実施形態におけるフラッシュ・メモリ制御回路１１７の構成図である。
【図９】従来のマイクロコンピュータおよびフラッシュ・メモリ・ライタの構成の一例を示す図である。
【図１０】従来のフラッシュ・メモリへの書き込み方法の説明用フローチャートである。
【図１１】従来の通信ラインのタイミング例を示す図である。
【図１２】従来のデータキャリアの構成図である。
【符号の説明】
１１，１３    フラッシュ・メモリ搭載のマイクロコンピュータ
１２，１４    フラッシュ・メモリ・ライタ
１１１，１２１    ＣＰＵ
１１２    フラッシュ・メモリ
１１３    フラッシュ・メモリ制御プログラム
１１４，１１８    フラッシュ・メモリ制御回路
１１５，１２３    シリアル・インタフェース
１１６，１２４    割り込み回路
１１７    割り込みセレクト回路
１２２    タイマ
１２５    シリアル出力制御回路
１７１，１７２，２５１，２５２    ＡＮＤ
１７３，２５３    ＯＲ
１１４１，１１８１    フラッシュ・モード・コントロール・レジスタ
１１４２    フラッシュ・メモリ・データ・レジスタ
１１４３，１１８３    フラッシュ・メモリ・アドレス・レジスタ
１１８２    フラッシュ・メモリ・データ・バッファ
Ｗ１１，Ｗ２２    シリアル・データ・ライン
Ｗ１３    割り込み信号出力ライン
Ｗ１２，Ｗ２３    出力ライン
Ｗ１４，Ｗ２４    ライト・モード信号ライン
Ｗ１５ａ，１５ｂ，１５ｃ    書き込みデータ・ライン
Ｗ２１    シリアル・クロック・ライン
Ｗ２５    シリアル・データ出力ライン
Ｗ４４    タイマ出力ライン
【図１】
0003621330.tif 000002
【図２】
0003621330.tif 000003
【図３】
0003621330.tif 000004
【図４】
0003621330.tif 000005
【図５】
0003621330.tif 000006
【図６】
0003621330.tif 000007
【図７】
0003621330.tif 000008
【図８】
0003621330.tif 000009
【図９】
0003621330.tif 000010
【図１０】
0003621330.tif 000011
【図１１】
0003621330.tif 000012
【図１２】
0003621330.tif 000013