(57)【特許請求の範囲】
【請求項１】
第１基準電位（ＶCC）及び第二基準電位（ＶGND ）にそれぞれ設定された第１基準ライン（２）及び第２基準ライン（４）と、
コンテンツの読み出しを望むアレイメモリ素子（１０）に、アレイビットライン（８）を介して接続可能な入力アレイノード（２２）を有し、更に出力アレイノード（５６；１０５）を具備するアレイ分岐（６）と、
既知のコンテンツを備えた基準メモリ素子（１６）に、基準ビットライン（１４）を介して接続可能な入力基準ノード（３２）を有し、更に出力基準ノード（５８；１０９）を具備する基準分岐（１２）と、
前記出力アレイノード（５６，１０５）及び出力基準ノード（５８；１０９）に接続され、前記出力アレイノード（５６，１０５）及び出力基準ノード（５８；１０９）上で前記アレイメモリ素子（１０）と前記基準メモリ素子（１６）とをそれぞれ流れた電流に相互に関係される各々の電位（ＶM，ＶR）を供給する電流−電圧変換器手段（１８；１０４，１０８）と、
入力で前記出力アレイノード（５６；１０５）及び出力基準ノード（５８；１０９）に接続され、そして出力で前記アレイメモリ素子（１０）内に格納された前記コンテンツを示す信号（ＯＵＴ）を供給する比較器手段（１９）とを備えた不揮発性メモリ素子用の読み出し回路（１′）であって、
前記読み出し回路が、前記入力アレイノード（２２）と前記出力アレイノード（５６）との間に配列され、前記入力及び出力アレイノード（２２，５６；２２，１０５）をお互から分離させるアレイディーカップリング手段（８０）を更に有することを特徴とする不揮発性メモリ素子用の読み出し回路。
【請求項２】
請求項１記載の読み出し回路であって、
前記アレイディーカップリング手段（８０）が、少なくとも第１電流ミラー手段（８４）を有することを特徴とする不揮発性メモリ素子用の読み出し回路。
【請求項３】
請求項２記載の読み出し回路であって、
前記第１電流ミラー手段（８４）が第１トランジスタ（９２）及び第２トランジスタ（９４）を備え、
前記第１トランジスタ（９２）及び第２トランジスタ（９４）が、前記入力アレイノード（２２）及び前記出力アレイノード（１０５）にそれぞれ接続された第１ターミナルと、前記第１基準ライン（２）に接続された第２ターミナルと、前記第１トランジスタ（９２）の第１ターミナルに一緒に接続された制御ターミナルとを有することを特徴とする不揮発性メモリ素子用の読み出し回路。
【請求項４】
請求項３記載の読み出し回路であって、
前記アレイディーカップリング手段（８０）が、前記第１電流ミラー手段（８４）と前記出力アレイノード（５６）との間に配列された第２電流ミラー手段（８６）を更に有することを特徴とする不揮発性メモリ素子用の読み出し回路。
【請求項５】
請求項４記載の読み出し回路であって、
前記第２電流ミラー手段（８６）が第３トランジスタ（１０４）及び第４トランジスタ（１０６）を備え、
前記第３トランジスタ（１０４）及び第４トランジスタ（１０６）が、前記第２トランジスタ（９４）の前記第１ターミナルと前記出力アレイノード（５６）とにそれぞれ接続された第１ターミナルと、前記第２基準ライン（４）に接続された第２ターミナルと、前記第３トランジスタ（１０４）の第１ターミナルに一緒に接続された制御ターミナルとを有することを特徴とする不揮発性メモリ素子用の読み出し回路。
【請求項６】
請求項１〜５のいずれか一項に記載の読み出し回路であって、
前記読み出し回路が、前記入力基準ノード（３２）と前記出力基準ノード（５８；１０９）との間に配列され、前記入力及び出力基準ノード（３２，５８；３２，１０９）の電位をお互から分離させる基準ディーカップリング手段（８２）を更に有することを特徴とする不揮発性メモリ素子用の読み出し回路。
【請求項７】
請求項６記載の読み出し回路であって、
前記基準ディーカップリング手段（８２）が、少なくとも第３電流ミラー手段（８８）を有することを特徴とする不揮発性メモリ素子用の読み出し回路。
【請求項８】
請求項７記載の読み出し回路であって、
前記電流ミラー手段（８８）が第５トランジスタ（９６）及び第６トランジスタ（９８）を備え、
前記第５トランジスタ（９６）及び第６トランジスタ（９８）が、前記入力基準ノード（３２）及び前記出力基準ノード（１０９）にそれぞれ接続された第１ターミナルと、前記第１基準ライン（２）に接続された第２ターミナルと、前記第５トランジスタ（９６）の第１ターミナルに一緒に接続された制御ターミナルとを有することを特徴とする不揮発性メモリ素子用の読み出し回路。
【請求項９】
請求項８記載の読み出し回路であって、
前記基準ディーカップリング手段（８２）が、前記第３電流ミラー手段（８８）と前記出力基準ノード（５８）との間に配列された第４電流ミラー手段（９０）を更に有することを特徴とする不揮発性メモリ素子用の読み出し回路。
【請求項１０】
請求項９記載の読み出し回路であって、
前記第４電流ミラー手段（９０）が第７トランジスタ（１０８）及び第８トランジスタ（１１０）を備え、
前記弟７トランジスタ（１０８）及び第８トランジスタ（１１０）が、前記第６トランジスタ（９８）の前記第１ターミナルと前記出力基準ノード（５８）とにそれぞれ接続された第１ターミナルと、前記第２基準ライン（４）に接続された第２ターミナルと、前記第７トランジスタ（１０８）の第１ターミナルに一緒に接続された制御ターミナルとを有することを特徴とする不揮発性メモリ素子用の読み出し回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリ用の読み出し回路に関する。
【０００２】
【従来の技術】
公知のように、フローティングゲート型不揮発性メモリ素子内では、フローティングゲート領域内に記憶された電荷量を明確にすることで素子自身のしきい値電圧のプログラムを作ることによって、論理状態の記憶が実行される。
【０００３】
格納された情報に従って、メモリ素子が、消去されたメモリ素子（記憶された論理状態「１」）と、書き込まれ又はプログラムされたメモリ素子（記憶された論理状態「０」）とに分類される。消去されたメモリ素子内では、電荷がフローティングゲート内に格納されていない。書き込まれ又はプログラムされたメモリ素子内では、電荷がフローティングゲート領域内に格納されている。そのフローティングゲート領域は、メモリ素子自身のしきい値電圧において知覚できるほどの増加を十分に測定できる。
【０００４】
不揮発性メモリ素子を読み出すための最も普及した方法によって、読み出されるべきメモリ素子を通った電流に相関的である量と、公知のコンテンツを有するメモリ素子を通った電流に相関的である同種の量との間での比較が考察されている。
【０００５】
特に、メモリ素子の読み出しを実行するために、読み出し電圧は、消去されたメモリ素子のしきい値と書き込まれたメモリ素子のしきい値との間に含まれた値を有するメモリ素子のゲートターミナルに、次のような方法で、供給される。即ち、もしメモリセルが書き込まれたならば、読み出し電圧がしきい値電圧より低くなり、それ故に電流がメモリ素子自身内に通らない。それに対し、もしメモリ素子が消去されたならば、読み出し電圧がしきい値より高くなり、従って電流が素子内に通る。
【０００６】
メモリ素子の読み出しは、「センス増幅器」として知られた読み出し回路によって実行される。その「センス増幅器」は、メモリ素子内に格納された論理状態を見分けるのに加えて、メモリ素子におけるドレインターミナルの正確なバイアス用に備えている。
【０００７】
例えば、不揮発性メモリ用の読み出し回路は、本出願の名称で、１９９６年６月１８日付けで出願されたヨーロッパ特許出願ＥＰ−Ａ−０８１４４８０号に記載されている。
【０００８】
図１によれば、センス増幅器は、符号１によって全体として示され、電源電圧ＶCCに設定された電源ライン２と、接地電圧ＶGND に設定された接地ライン４と、アレイ分岐６と、基準分岐１２と、電流−電圧変換器ステージ１８と、差動比較器ステージ１９とから成る。アレイ分岐６は、アレイビットライン８を介して不揮発性アレイメモリ素子１０に接続されている。不揮発性アレイメモリ素子１０のコンテンツを読み出すことが望まれている。基準分岐１２は、基準ビットライン１４を介して不揮発性基準メモリ素子１６に接続されている。不揮発性基準メモリ素子１６のコンテンツは公知である。電流−電圧変換器ステージ１８は、アレイ分岐６と基準分岐１２とに接続されて、アレイメモリ素子１０と基準メモリ素子１６とを通った電流を、それぞれの電位に変換する。差動比較器ステージ１９は、それらの電位を比較し、及び、出力時に出力論理信号ＯＵＴを供給する目的を有している。出力論理信号ＯＵＴは、アレイメモリ素子１０内に格納されたバイナリ（二進法）情報「０」又は「１」を示す。
【０００９】
特に、アレイ素子１０と基準素子１６とは、アレイビットライン８及び基準ビットライン１４にそれぞれ接続されたドレインターミナルと、接地ライン４に接続されたソースターミナルとを有する。ドレインターミナルは、同じ読み出し信号ＶREADを受け取る。
【００１０】
アレイ分岐６は、ノード２２（以下、「入力アレイノード２２」によって示す）とアレイビットライン８との間に接続されたアレイ列デコーディングブロック２０を有する。そして、アレイ分岐６は三つのＮＭＯＳトランジスタ２４，２６，２８から構成されている。三つのＮＭＯＳトランジスタ２４，２６，２８は、直列に接続され、ゲートターミナル上でそれぞれ列デコーディング信号ＨＭ，ＨＮ，ＨＯを受け取る。一方、基準分岐１２は、ノード３２（以下、「入力基準ノード３２」によって示す）と基準ビットライン１４との間に接続された基準列デコーディングブロック３０を有する。そして、基準分岐１２は三つのＮＭＯＳトランジスタ３４，３６，３８から形成されている。三つのＮＭＯＳトランジスタ３４，３６，３８は、直列に接続され、電源ライン２に接続されたゲートターミナルを有し、アレイメモリ素子１０のドレインターミナルとして同じロード条件で基準メモリ素子１６のドレインターミナルを設定する目的を有している。
【００１１】
アレイ分岐６と基準分岐１２とはアレイバイアシング・ステージ４０と基準バイアシング・ステージ４２とをそれぞれ有し、基準バイアシング・ステージ４２は、予め設定された電位で、典型的には１ボルトで入力アレイノード２２と入力基準ノード３２とをそれぞれ有している。
【００１２】
アレイバイアシング・ステージ４０と基準バイアシング・ステージ４２とは、同一の回路構造を有し、そしてそれぞれフィードバックカスコード構造から成る。フィードバックカスコード構造は、ＮＭＯＳトランジスタ４４とＮＭＯＳトランジスタ４６とからそれぞれ形成され、そしてレギュレータ（調節器）４８とレギュレータ５０とからそれぞれ形成されている。特に、ＮＭＯＳトランジスタ４４，４６はソースターミナルと、電流−電圧変換器ステージ１８に接続されたドレインターミナルと、それぞれのレギュレータ４８，５０の出力ターミナルに接続されたゲートターミナルとを有する。ソースターミナルは、一方でそれぞれのレギュレータ４８，５０に、及び、他方でアレイビットライン８と基準ビットライン１４とにそれぞれ接続されている。
【００１３】
電流−電圧変換器ステージ１８は、上述の電流−電圧変換を実行する目的を有する電流ミラーから成る。電流ミラーは、アレイ分岐６上に配列され、ダイオードに接続された第１ＰＭＯＳトランジスタ５２と、基準分岐１２上に配列された第２ＰＭＯＳトランジスタ５４とから成る。特に、ＰＭＯＳトランジスタ５２，５４はゲートターミナルと、電源ライン２に接続されたソース及びバルクターミナルと、ドレインターミナルとを有する。ゲートターミナルは同時にＰＭＯＳトランジスタ５２のドレインターミナルに接続されている。ドレインターミナルは、ＮＭＯＳトランジスタ４４のドレインターミナルと、ＮＭＯＳ４６のドレインターミナルとにそれぞれ接続され、以下「出力アレイノード５６及び出力基準ノード５８」によって示されるそれぞれのノード５６，５８を形成している。
【００１４】
アレイ分岐６と基準分岐１２とは、アレイプリチャージ・ステージ６０と、基準プレチャージ・ステージ６２とを更にそれぞれ含んでいる。両ステージは、出力アレイノード５６と、電流−電圧変換器ステージ１８で決定された電流通路に平行に配列されたそれぞれの電流通路を介して出力基準ノード５８とをそれぞれプレチャージ（予め充電）する目的を有する。
【００１５】
特に、アレイプレチャージ・ステージ６０と、基準プレチャージ・ステージ６２とは次のような方法で設計されている。即ち、その方法は、出力アレイノード５６と出力基準ノード５８とのプレチャージのため、それ故に前記両ノードに関連されたパラサイトキャパシタンスのプレチャージのために、縮小されたサイズのせいで電流−電圧変換器ステージ１８のＰＭＯＳトランジスタ５２，５４が供給できる電流より大きい電流を供給できるような方法である。そのため、これらのノードにおけるプレチャージ局面をかなりスピードアップできる。
【００１６】
詳細には、アレイプレチャージ・ステージ６０と基準プレチャージ・ステージ６２とは、同一回路構造を与えている。アレイプレチャージ・ステージ６０はＰＭＯＳトランジスタ６４と、高い導電率、即ち高いＷ／Ｌ比を有するＮＭＯＳトランジスタ６８とから成り、直列に接続され、そして電源ライン２と出力アレイノード５６との間に配列されている。基準プレチャージ・ステージ６２はＰＭＯＳトランジスタ６６と、高い導電率、即ち高いＷ／Ｌ比を有するＮＭＯＳトランジスタ７０とから成り、直列に接続され、そして電源ライン２と出力基準ノード５８との間に配列されている。
【００１７】
特に、ＰＭＯＳトランジスタ６４は、電源ライン２に接続されたソースターミナル及びバルクターミナルと、接地ライン４に接続されたゲートターミナルと、ＮＭＯＳトランジスタ６８のドレインターミナルに接続されたドレインターミナルとを有する。ＰＭＯＳトランジスタ６８は、ソースターミナル及びバルクターミナルと、接地ライン４に接続されたゲートターミナルと、ＮＭＯＳトランジスタ７０のドレインターミナルに接続されたドレインターミナルとを有する。前記ＮＭＯＳトランジスタ６８，７０は順に、１つで同一プレチャージ信号ＳＰを受け取るゲートターミナルと、接地ライン４に接続されたバルクターミナルと、出力アレイノード５６及び出力基準ノード５８にそれぞれ接続されたソースターミナルとを有する。
【００１８】
比較器ステージ１９は、出力アレイノード５６に接続された非変換入力ターミナルと、出力基準ノード５８に接続された変換入力ターミナルとを有し、出力ターミナルに出力信号ＯＵＴを供給する。
【００１９】
最後に、センス増幅器１は、ＮＭＯＳトランジスタ７２で形成された等価ステージから成る。ＮＭＯＳトランジスタ７２は、出力基準ノード５８に接続されたドレインターミナルと、出力アレイノード５６に接続されたソースターミナルと、接地ライン４に接続されたバルクターミナルと、等価信号ＳＥＱを受け取るゲートターミナルとを有する。等価信号ＳＥＱは、前述されたノードを同時に短絡させてそのノードの１つで同一の等価電位に設定するために、出力アレイノード５６及び出力基準ノード５８の等価な位相の間だけ、ＮＭ０Ｓトランジスタ７２をオンすためのコマンドを出す目的を有している。
【００２０】
その上、同一アレイ列に配列された複数のアレイ素子がアレイビットライン８に接続されている。前記素子は、概略的に、アレイ等価キャパシター７６によって図１に示されている。アレイ等価キャパシター７６は、記載の都合に合わせて、入力アレイノード２２に直接に接続されるように表示され、そしてアレイ等価キャパシター７６の容量値は通常２〜３ｐＦである。
【００２１】
センス増幅器１の動作と、センス増幅器が可能にする利点との詳細な説明に対して、前述の特許出願を参照する。ここで強調されていることは、前述の特許出願で記載されたセンス増幅器１と、従来によるセンス増幅器との間の相違が次の事実にあることである。即ち、その事実は、上述のセンス増幅器では、アレイ分岐６が接続されたＰＭＯＳトランジスタ５２こそが、ダイオード接続されているのに対し、従来のセンス増幅器では、基準分岐１２が接続されたＰＭＯＳトランジスタ５４こそが、ダイオード接続されていることである。
【００２２】
それ故、センス増幅器１では、アレイメモリ素子１０によって発生させられた電流こそが、基準分岐１２上で反映され、即ちミラーファクタＮを掛けられるのに対し、公知技術では、基準メモリ素子１６によって発生させられた電流こそが、アレイ分岐８上で反映させられている。そして、この本質的な相違によって、アレイ素子の読み出しもまた、高い供給電圧の動作条件と比較すれば、読み出し時間を延長することなく低い供給電圧に直面して実行され得る。
【００２３】
アレイメモリ素子１０内を流れた電流の増幅で、低い供給電圧時に特に低減された読み出し時間を得ることが目的であった時に、トランジスタの使用を予想した古典的な等価ネットワークを利用することは、もはや十分でないかもしれない。そのトランジスタは、プレチャージ（予め充電すること）及び等価位相の間だけでオンになって出力アレイノード５６と出力基準ノード５８とを短絡させる。
【００２４】
特に、公知技術によるセンス増幅器内で生じたことと相違して、低い供給電圧時に上述のセンス増幅器１で得られた読み出し時間は、出力アレイノード５６の等価電位を誤って定義することによって著しく影響される。
【００２５】
実際に、もし例えば、等価位相の間に出力アレイノード５６にもたらした等価電位が、現在の基準値より大きく、そして電流−電圧変換器ステージ１８のＮＭＯＳトランジスタ５２，５４におけるゲートソース電圧をトランジスタ自身のしきい値電圧より低くなるようにするならば、後者（ＮＭＯＳトランジスタ５２，５４）がオフにされる。従って、等価位相が終了されると、電流がアレイ分岐６でドレイン（排出）されない。その結果、あたかもアレイメモリ素子１０が書き込まれたかのように、出力アレイノード５６と出力基準ノード５８との電位が進展され始める；即ち、出力基準ノード５８が減少し始めると、出力アレイノード５６が増加し始める。
【００２６】
しかしながら、もしアレイメモリ素子１０が消去されたならば、或点で電流−電圧変換器ステージ１８のＮＭＯＳトランジスタ５２，５４がオンになり、こうして出力アレイノード５６の電位が増加するのを止め、そして減少し始める。出力アレイノード５６の電位が出力基準ノード５８の電位より低くなった時、比較器ステージ１９によって供給された出力信号ＯＵＴが、その時、高い論理レベルへ正確に移る。
【００２７】
余りにも低い等価電位が選択されたならば、反対の問題が、その代わりに、直面される。実際に、もし等価位相の間に出力アレイノード５６がもたらす等価電位が、特に、電流−電圧変換器１８のＮＭＯＳトランジスタ５２，５４のゲートソース電位がトランジスタ自身のしきい値電圧より大きくなるように、現在の基準値より低くなったならば、後者（ＮＭＯＳトランジスタ５２，５４）が酷使され、そしてあたかもアレイメモリ素子が消去されたかのように、出力アレイノード５６と出力基準ノード５８との電位が、その時、進展され始める；即ち、出力アレイノード５６の電位は、出力基準ノード５８の電位が減少する速度より速い速度で減少し始める。その上、電流をドレインし続ける範囲内では、消去された素子の存在をシミュレートするアレイ等価キャパシター７６が、この進展に寄与している。
【００２８】
しかしながら、もしアレイメモリ素子１０が書き込まれたならば、或点で出力アレイノード５６の電位が減少するのを止め、そして増加し始める。その上、この場合には、その時、書き込まれたアレイメモリ素子が読み出され得る前に、出力アレイノード５６の電位が正しい値を再び得るのを待つことは、読み出し時間を必然的に拡張することを必要とする。
【００２９】
出力アレイノード５６における等価電位の間違った定義から生じた読み出し時間を拡張する問題は、更に、次の事実によって前述のセンス増幅器１内で強調されている。即ち、その事実は、アレイ等価キャパシティー７６の幾分大きい容量（数ｐＦ）が出力アレイノード２２に関係されること、そしてアレイメモリ素子１０によってドレインされた電流こそが基準分岐１２上で反映される前述のセンス増幅器１の回路構造で、アレイ分岐１６内を流れる電流が基準分岐１２内を流れる電流より低いことである。
【００３０】
図２は、消去されたアレイメモリ素子用に前述の現在の基準値より大きな値で、等価電位を間違って定義したことから得た結果を表示するグラフである。
【００３１】
特に、図２は、等価及びプレチャージの間と、消去されたアレイメモリ素子の読み出し位相の間とで、等価信号ＳＥＱ及びプレチャージ信号ＳＰと、出力アレイノード５６及び出力基準ノード５８のそれぞれの電位ＶM，ＶRと、入力アレイノード２２の電位ＶP と、比較器ステージ１９の出力信号ＯＵＴとの時間に対するプロットを示している。
【００３２】
等価及びプレチャージ位相（その位相内では等価信号ＳＥＱとプレチャージ信号ＳＰとが高い論理レベルを仮定している）の間に、出力アレイノード５６及び出力基準ノード５８のそれぞれの電位ＶM，ＶRが、ＰＭＯＳトランジスタのしきい値電圧に等しい値まで減少された供給電圧ＶCCに等しい値を仮定し、入力アレイノード２２の電位ＶP が１Ｖ（ボルト）に等しい値を仮定し、そして比較器ステージ１９によって供給された出力信号ＯＵＴが、供給電圧ＶCCの中間値における略半分（１／２）に等しい中間値を仮定している。
【００３３】
ひとたび等価及びプレチャージ位相が（等価信号ＳＥＱ及びプレチャージ信号ＳＰのパルス端を交換したと）断定されると、出力基準信号５８の電位ＶR が減少し始め、そして出力アレイノード５６の電位ＶM が誤って増加し始める。その結果、比較器ステージ１９によって供給され、そしてアレイメモリ素子１０内に格納されたバイナリ情報を示す出力信号ＯＵＴが、書き込まれたメモリ素子を示す低い論理レベルへ誤って転じている。
【００３４】
この特異な初期過渡電流間に、入力アレイノード２２が、アレイ分岐６内を流れた電流によって放電され、そして入力アレイノード２２の電位ＶP が、１Ｖより低い値に向けてゆっくりと減少する；特に、入力アレイノード２２の電位ＶP は次のような電位まで減少する。即ち、それは、レギュレータ４８がＮＭＯＳトランジスタ４４のゲートターミナルに、出力アレイノード５６を放電するのに十分な電位増加分を供給できるような電位である。
【００３５】
入力アレイノード２２の電位ＶP が次のような電位まで低下された時に、比較器ステージ１９によって供給された出力信号ＯＵＴが、消去されたアレイメモリ素子を示す高い論理レベルへ正しく転じる。その電位は、ＮＭＯＳトランジスタ４４が出力アレイノード５６を放電することが可能であり、そして出力基準ノード５８の電位ＶRより低い値まで前記ノードの電位ＶMをもたらすことが可能である十分な電位である。
【００３６】
上述されたことから、それ故に、明白なことは、出力アレイノード５６を放電するのに要し、従ってアレイメモリ素子１０内に格納されたバイナリ情報における正しい読み出しに到達するのに要する時間が、アレイメモリ素子によって供給された電流により、入力アレイノード２２の過渡電流を放電する継続時間によって著しく影響されることである。
【００３７】
【発明が解決しようとする課題】
しかしながら、もしアレイ等価キャパシティー７６における数ｐＦの容量が入力アレイノード２２に関係されるなれば、そしてもし、前述のセンス増幅器１（その内部ではアレイメモリ素子１０からドレインされた電流こそが基準分岐１２上で反映される）の回路構造で、アレイ分岐６内を流れた電流が通常とても高くなく、そして入力アレイノード２２の過渡電流を放電する存続時間が相対的に長いならば、従って低い供給電圧で読み出し時間の低減をかなり制限している。
【００３８】
それ故に、本発明の目的は、前述の欠点を解決した不揮発性メモリ用の読み出し回路を提供することである。
【００３９】
【課題を解決するための手段】
従って、本発明によれば、不揮発性メモリ用の読み出し回路は、請求項１で定義されたように、提供される。
【００４０】
本発明をより良く理解するために、添付図面を参照しながら、限定のない例を提供するため、好適な実施の形態が記載されるだろう。
【００４１】
【発明の実施の形態】
図３では、参照番号１′が、全体として本発明によるセンス増幅器を示している。
【００４２】
センス増幅器１′は、前述のセンス増幅器１と大部分類似の回路構造を有する。その結果、センス増幅器１と同一部材は、同じ参照番号によって示される。そして、センス増幅器１′は次の点でセンス増幅器１と相違している。則ち、その相違点は、センス増幅器１′が更に、出力アレイノード５６とアレイバイアシング・ステージ４０との間に配列されたアレイディーカップリング・ステージ８０と、出力基準ノード５８と基準バイアシング・ステージ４２との間に配列された基準ディーカップリング・ステージ８２とから成る。前記ステージ８０，８２は、出力アレイノード５６及び出力基準ノード５８の電位を入力アレイノード２２及び入力基準ノード３２の電位からそれぞれ独立する目的を有している。
【００４３】
特に、アレイディーカップリング・ステージ８０及び基準ディーカップリング・ステージ８２は同一の回路構造を有し、それぞれは第１電流ミラー８４，８８と、第２電流ミラー８６，９０とから成る。第１及び第２電流ミラー８４，８６はＮＭＯＳトランジスタ４４のドレインターミナルと入力アレイノード５６との間にカスケード（縦続接続）され、そして第１及び第２電流ミラー８８，９０はＮＭＯＳトランジスタ４６のドレインターミナルと入力基準ノード３２との間にカスケードされている。
【００４４】
詳細には、第１電流ミラー８４，８８はそれぞれ第１ＰＭＯＳトランジスタ９２，９６と、第２ＰＭＯＳトランジスタ９４，９８とから成る。第１電流ミラー８４，８８は共にそれぞれＰＭＯＳトランジスタ９２，９６のドレインターミナルに接続されたゲートターミナルと、供給ライン２に接続されたソース及びバルクターミナルとを有する。更に、ＰＭＯＳトランジスタ９２，９６は、ＮＭＯＳトランジスタ４４，４６にそれぞれ接続されたドレインターミナルを有する。
【００４５】
第１電流ミラー８４，８８の各一方は更に、第３ＰＭＯＳトランジスタ１００，１０２から成る。第３ＰＭＯＳトランジスタ１００，１０２は、第１イネーブル信号ＳＮ及び第２イネーブル信号ＥＮＭのそれぞれを受信するゲートターミナルと、供給ライン２に接続されたソース及びバルクターミナルと、ＰＭＯＳトランジスタ９２，９４及び９６，９８のそれぞれのゲートターミナルに接続されたドレインターミナルとを有する。
【００４６】
第２電流ミラー８６，９０はそれぞれ、第１及び第２ＮＭＯＳトランジスタ１０４，１０６及び１０８，１１０から各々成る。そして、第２電流ミラー８６，９０は共にそれぞれ、ＮＭＯＳトランジスタ１０４，１０８のドレインターミナルに接続され、ノード１０５，１０９を形成するゲートターミナルと、接地ライン４に接続されたソース及びバルクターミナルとを有する。更に、ＮＭＯＳトランジスタ１０４，１０８は、ＰＭＯＳトランジスタ９４，９８のドレインターミナルにそれぞれ接続されたドレインターミナルを有する。それに対し、ＮＭＯＳトランジスタ１０６，１１０は、出力アレイノード５６及び出力基準ノード５８にそれぞれ接続されたドレインターミナルと、接地ライン４に接続されたバルクターミナルと、トランジスタ１１２のドレインターミナルに接続されたソースターミナルとを有する。トランジスタ１１２は順に、第１イネーブル信号ＳＮを受信するゲートターミナルと、接地ライン４に接続されたソース及びバルクターミナルとを有する。
【００４７】
第２電流ミラー８６，９０の各一方は更に、第３ＮＭＯＳトランジスタ１１４，１１６からそれぞれ成る。第３ＮＭＯＳトランジスタ１１４，１１６は、第１否定イネーブル信号（バー）ＳＮ及び第２否定イネーブル信号（バー）ＥＮＭをそれぞれ受信するゲートターミナルと、接地ライン４に接続されたバルク及びソースターミナルと、ノード１０５，１０９にそれぞれ接続されたドレインターミナルとを有する。
【００４８】
センス増幅器１′の動作は、アレイディーカップリング・ステージ８０と基準ディーカップリング・ステージ８２とに関してもっぱら記載されるだろう。それは、回路の残りの動作が前述のヨーロッパ特許出願から既に知られているからである。
【００４９】
特に、電流ミラー８４，８８が、出力アレイノード５６及び出力基準ノード５８を入力アレイノード２２及び入力基準ノード３２から分離させる機能を実行する。トランジスタ１０４，１０８を介して、アレイ分岐６内を流れた電流がノード１０５上での電位に変換され、そして基準分岐１２内を流れた電流がノード１０９上での電位に変換される。
【００５０】
差動モードで接続されたＮＭＯＳトランジスタ１０６，１１０は、こうして、負荷を構成するＰＭＯＳトランジスタ５２，５４と一緒に、ノード１０５の電位とノード１０９の電位との間で電圧比較を実行する。こうして、入力アレイノード２２と、それに関係される容量とから最終的に分離された出力アレイノード５６が、ノード１０５，１０９自身の間での不均衡な電圧に従った安定状態の値まで迅速にもたらせ得る。
【００５１】
ＰＭＯＳトランジスタ１００，１０２と、ＮＭＯＳトランジスタ１１２，１１４，１１６とは第二の機能を実行する。特に、イネーブル信号ＳＮ，ＥＮＭが低い論理レベルを仮定した時、ＰＭＯＳトランジスタ１００，１０２は、電流ミラー８４，８８をオフにする単一機能を有する。その結果として、前記電流ミラー８４，８８は、電流ミラー８６，９０をオフにすることを決定する。こうして、かなりのエネルギー節約が達成される。ＮＭＯＳトランジスタ１１４，１１６は、自身がゲートターミナル上で否定イネーブル信号（バー）ＳＮ，（バー）ＥＮＭを受信する点で、ＰＭＯＳトランジスタ１００，１０２に関して制御されたカウンタフェイス（反対位相）であり、オンの時にノード１０５，１０９を接地電圧ＶGND に戻す機能を有する；それに対し、ＮＭＯＳトランジスタ１１２は、ゲートターミナル上でイネーブル信号ＳＮを受信する点で、ＰＭＯＳトランジスタ１００，１０２と一緒に制御されさた位相であり、電流−電圧変換器ステージ１８及びトランジスタ１０６，１１０をオフにする機能と、トランジスタ１０６，１１０の同相信号除去比（ＣＭＲＲ）を増加する機能とを有する。電流−電圧比較器ステージ１８とトランジスタ１０６，１１０とは差動形状で接続されている。
【００５２】
図４は、図２で考慮されたのと同一動作条件で、合計読み出し時間に関して本発明が可能にする利点をグラフ上で強調している。図２で考慮された同一動作条件とは、前述の予めセットされた基準値より大きい値で等価電位を間違って定義した場合と、消去されたアレイメモリ素子の場合とである。
【００５３】
特に、図４は図２と類似し、本発明によるセンス増幅器用に、連続的な線で、等価信号ＳＥＱと、プレチャージ信号ＳＰと、出力アレイノード５６及び出力基準ノード５８の各々の電位ＶM，ＶRと、入力アレイノード２２の電位ＶP と、比較器ステージ１９の出力信号ＯＵＴとの時間に対するプロットを示し、そして比較のため図２で既に示された鎖線で、従来のセンス増幅器用に、出力アレイノード５６の電位ＶMと、入力アレイノード２２の電位ＶPとの時間に対するプロットを示す。
【００５４】
連続的な線と鎖線とを比較することによって、この図で注目されるように、本発明による回路解決法の利用で、出力アレイノード５６の電位ＶM における低減は、従来のセンス増幅器より断然速く、得られる。その結果、本発明によるセンス増幅器では、出力アレイノード５６及び出力基準ノード５８のそれぞれの電位ＶM，ＶRが交差し、及び、出力信号ＯＵＴの交換が生じる瞬間が、従来のセンス増幅器の場合に関して、合計読み出し時間内に当然且つ相当な低減を伴って明白に予想される。
【００５５】
更に、出力アレイノード５６の電位ＶM におけるプロットが、如何に入力アレイノード２２の電位ＶP におけるプロットと全く相互に関係しないかもまた注目されるだろう。入力アレイノード２２の電位ＶP におけるプロットが、等価位相の終了後でさえ、１Ｖで一定のままである。
【００５６】
本発明によるセンス増幅器の更なる利点は、トランジスタ９４，９８，１０６，１１０のミラー比を介してアレイメモリ素子１０と基準メモリ素子１６との内部を流れた電流に関して望まれるように、増幅をイネーブル（可能に）する利点であり、こうして出力アレイノード５６を放電するのに要する時間内で一層の低減を可能にする。
【００５７】
本発明によるセンス増幅器１′の利点は、前に記載されたことから明らかである。
【００５８】
最後に、本発明を保護する範囲から逸脱することなく、ここに記載且つ例示されたセンス増幅器１′を変更且つ変形できることは明らかである。
【００５９】
その上、例えば、センス増幅器１′では、従来の電流−電圧変換器における利点を利用するために、出力アレイノード５６に接続されたＰＭＯＳトランジスタ５２の代わりに、出力基準ノード５８に接続されたＰＭＯＳトランジスタ５４上で、従来の方法により、電流−電圧変換器ステージ１８内に存在するダイオード接続を行うことができる。
【００６０】
更にまた、センス増幅器１′の回路構造は、電流−電圧変換器ステージ１８におけるＮＭＯＳトランジスタ１０６，１１０とＰＭＯＳトランジスタ５２，５４とを除去することによって、そして比較器ステージ１９をノード１０５，１０９に直接的に接続することによって、簡略化され得る。この変形によれば、その時、ＮＭＯＳトランジスタ１０４，１０８が電流−電圧変換機能を実行し、ノード１０５，１０９が、結果として、出力アレイノードと出力基準ノードとをそれぞれ定義するだろう。
【００６１】
電流ミラーを定義するような方法で、ＮＭＯＳトランジスタ１０４，１０８を一緒に接続することによって、即ち、ＮＭＯＳトランジスタ１０４，１０８のゲートターミナルを一緒に接続し、そしてこられのトランジスタの一方だけをダイオード接続し、それから比較器ステージ１９のインバーティングターミナル及び非インバーティングターミナルを、ＮＭＯＳトランジスタ１０４のドレインターミナルとＮＭＯＳトランジスタ１０８のドレインターミナルとにそれぞれ接続することによって、この簡略化された構造を更に変更できる。
【００６２】
最後に、しかしながら、回路構造自身内で対称性を失ったという犠牲を払って、基準ディーカップリング・ステージ８２をも排除することにより、センス増幅器１′の回路構造を更に簡素化できる。
【図面の簡単な説明】
【図１】公知のセンス増幅器の回路図である。
【図２】時間に対して図１におけるセンス増幅器の電位のプロットを示す図である。
【図３】本発明によるセンス増幅器の回路図である。
【図４】時間に対して図３におけるセンス増幅器の電位のプロットを示す図である。
【符号の説明】
１      センス増幅器
１′    センス増幅器
２      電源ライン
４      接地ライン
６      アレイ分岐
８      アレイビットライン
１０      不揮発性アレイメモリ素子
１２      基準分岐
１４      基準ビットライン
１６      不揮発性基準メモリ素子
２０      アレイ列デコーディングブロック
２２      ノード（入力アレイノード）
２４      ＮＭＯＳトランジスタ
２６      ＮＭＯＳトランジスタ
２８      ＮＭＯＳトランジスタ
３０      基準列レコーディングブロック
３２      ノード（入力基準ノード）
３４      ＮＭＯＳトランジスタ
３６      ＮＭＯＳトランジスタ
３８      ＮＭＯＳトランジスタ
４０      アレイバイアシング・ステージ
４２      基準バイアシング・ステージ
４４      ＮＭＯＳトランジスタ
４６      ＮＭＯＳトランジスタ
４８      レギュレータ
５０      レギュレータ
５２      第１ＰＭＯＳトランジスタ
５４      第２ＰＭＯＳトランジスタ
５６      出力アレイノード
５８      出力基準ノード
６０      アレイプリチャージ・ステージ
６２      基準プレチャージ・ステージ
６４      ＰＭＯＳトランジスタ
６６      ＰＭＯＳトランジスタ
６８      ＮＭＯＳトランジスタ
７０      ＮＭＯＳトランジスタ
７２      ＮＭＯＳトランジスタ
７６      アレイ等価キャパシター
８０      アレイディーカップリング・ステージ
８２      基準ディーカップリング・ステージ
８４      第１電流ミラー
８６      第２電流ミラー
８８      第１電流ミラー
９０      第２電流ミラー
９２      第１ＰＭＯＳトランジスタ
９４      第２ＰＭＯＳトランジスタ
９６      第１ＰＭＯＳトランジスタ
９８      第２ＰＭＯＳトランジスタ
１００      第３ＰＭＯＳトランジスタ
１０２      第３ＰＭＯＳトランジスタ
１０４      第１ＮＭＯＳトランジスタ
１０５      ノード
１０６      第２ＮＭＯＳトランジスタ
１０８      第１ＮＭＯＳトランジスタ
１０９      ノード
１１０      第２ＮＭＯＳトランジスタ
１１２      ＮＭＯＳトランジスタ
１１４      第３ＮＭＯＳトランジスタ
１１６      第３ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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