(57)【特許請求の範囲】
【請求項１】
外部から受信したパラレル形式の宛先情報または転送データを示す識別子を持つ入力データを１／ｎ（ｎは正の整数）のデータ幅のシリアル形式のデータに変換する第１のデータ変換手段と、前記第１のデータ変換手段から前記シリアル形式のデータを前記宛先情報が示す目的出力ポートへとスイッチングするｎ台のスイッチング手段と、前記ｎ台のスイッチング手段からのシリアル形式のデータをパラレル形式のデータに変換して外部へ送出する第２のデータ変換手段とを有することを特徴とするクロスバスイッチ。
【請求項２】
前記第１のデータ変換手段は、前記パラレル形式の入力データを前記シリアル形式のデータに変換するｎ台のパラレル／シリアル変換手段と、前記パラレル形式の入力データの宛先情報または転送データを示す識別子を参照し、その内容が出力先を示す宛先情報及び転送データのいずれかを判定する判定手段と、前記判定手段の判定結果に応じて前記ｎ台のパラレル／シリアル変換手段へ前記パラレル形式の入力データの供給を制御し前記ｎ台のスイッチング手段への前記シリアル形式のデータの送出を制御する宛先制御手段とを含むことを特徴とする請求項１記載のクロスバスイッチ。
【請求項３】
前記宛先制御手段は、前記判定手段の判定結果が前記宛先情報である時に前記ｎ台のパラレル／シリアル変換手段全てに対して同時に同一の前記宛先情報を送出し、かつ前記判定手段の判定結果が転送データである時に前記ｎ台のパラレル／シリアル変換手段に対して１台目からｎ台目まで順次に前記転送データを送出するように構成したことを特徴とする請求項２記載のクロスバスイッチ。
【請求項４】
前記ｎ台のスイッチング手段各々は、複数の入力ポートから入力された前記シリアル形式のデータから前記目的出力ポートを示す宛先情報を生成する複数の生成手段と、前記シリアル形式のデータのいずれかを選択出力する選択出力手段と、前記複数の生成手段で生成されたいずれかの前記宛先情報に対応した前記目的出力ポートの前記選択出力手段に対して前記シリアル形式のデータの選択制御を行う宛先制御手段とを含むことを特徴とする請求項１から請求項３のいずれか記載のクロスバスイッチ。
【請求項５】
前記第２のデータ変換手段は、前記ｎ台のスイッチング手段から送出されるシリアル形式のデータをパラレル形式のデータに変換するｎ台のシリアル／パラレル変換手段と、前記ｎ台のシリアル／パラレル変換手段各々で生成されパラレル形式のデータを順次選択して外部に送出する手段とを含むことを特徴とする請求項１から請求項４いずれか記載のクロスバスイッチ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はクロスバスイッチに関し、特に少ない入出力端子を持つＬＳＩ（大規模集積回路）等の電子部品を用いた大規模なクロスバスイッチの構成に関する。
【０００２】
【従来の技術】
従来、クロスバスイッチにおいては、全ての入力チャネルからの入力データを一つのＬＳＩ等の電子部品に入力している。また、全ての出力チャネルへの出力データも一つのＬＳＩ等の電子部品から出力している。
【０００３】
入力チャネル数及び出力チャネル数を多数必要とするクロスバスイッチを構成するためには、比較的小規模のクロスバスイッチを複数次元結合して制御することによって実現させている。上記のクロスバスイッチとしては、特開平１−１３１９５０号公報に記載された技術等がある。
【０００４】
【発明が解決しようとする課題】
上述した従来のクロスバスイッチでは、多数の入力チャネルや出力チャネルを必要とする大規模なクロスバスイッチを構成するために、複数次元の結合が必要となるので、複数の入力チャネルからそれぞれ異なる出力チャネルへデータ転送を行った場合、中間のクロスバスイッチでパスの競合が発生してしまい、性能が低下してしまうという問題がある。
【０００５】
また、クロスバスイッチを一次元でのみ構成した場合には上記の問題を解決することができるが、大量の入出力端子を持つＬＳＩ等の電子部品が必要となってしまうという問題がある。
【０００６】
そこで、本発明の目的は上記の問題点を解消し、小規模の入出力端子数のＬＳＩ等の電子部品を用いかつデータの転送性能を低下させることなく、大規模の入出力チャネル数をサポートすることができるクロスバスイッチを提供することにある。
【０００７】
【課題を解決するための手段】
本発明によるクロスバスイッチは、外部から受信したパラレル形式の入力データを１／ｎ（ｎは正の整数）のデータ幅のシリアル形式のデータに変換する第１のデータ変換手段と、前記第１のデータ変換手段からの前記シリアル形式のデータを目的とする出力ポートへとスイッチングするｎ台のスイッチング手段と、前記ｎ台のスイッチング手段からのシリアル形式のデータをパラレル形式のデータに変換して外部へ送出する第２のデータ変換手段とを備えている。
【０００８】
すなわち、本発明のクロスバスイッチは、パラレル形式のデータを受信して１／ｎ（ｎは正の整数）のデータ幅のシリアル形式のデータに変換して送出するデータ受信部と、データ受信部からのシリアル形式のデータをスイッチングするｎ台のスイッチ部と、各スイッチ部からのシリアル形式のデータをパラレル形式のデータに変換して選択送出するデータ送信部とから構成している。
【０００９】
この構成において、データ受信部は入力されるパラレル形式のデータをシリアル形式のデータに変換して送出するｎ個のＰ／Ｓ（パラレル／シリアル）変換手段と、入力データが宛先情報であるか転送データであるかを判定し、宛先情報であった場合に全てのＰ／Ｓ変換手段へ同時にデータを送出し、転送データである時にＰ／Ｓ変換手段に順次送出する宛先制御手段とから構成している。
【００１０】
また、スイッチ部はシリアル形式のデータをパラレル形式のデータに変換して宛先情報を再生する手段と、入力されたシリアル形式のデータを選択出力する手段と、各宛先情報再生手段で生成された宛先情報を基に選択出力手段の選択制御を行う宛先制御手段とから構成されている。
【００１１】
さらに、データ送信部はスイッチ部から送出されるシリアル形式のデータをパラレル形式のデータに変換するｎ個のＳ／Ｐ（シリアル／パラレル）変換手段と、各Ｓ／Ｐ変換手段によって生成されたｎ個のパラレル形式のデータを選択出力する手段とから構成している。
【００１２】
上記の構成のクロスバスイッチはデータ受信部から全てのスイッチ部に対して宛先情報を同時に送出することによって、全てのスイッチ部にて同一の出力ポートへのパスを確保している。
【００１３】
また、クロスバスイッチは宛先情報に続く転送データを順次各スイッチ部へ送出し、データ送信部にて各スイッチからのデータを選択して送出することによって、データの転送速度を低下させることなく、データ転送を行うことを可能としている。
【００１４】
さらに、クロスバスイッチはデータ受信部とスイッチ部との間、スイッチ部とデータ送信部との間のデータパスを全て１／ｎのデータ幅のシリアル形式のデータとすることによって、データ受信部、スイッチ部、データ送信部の各動作ブロックのインタフェース量を削減することが可能となる。よって、各機能部を少ない入出力端子を持つＬＳＩ等の電子部品を用いて構成することが可能となる。
【００１５】
【発明の実施の形態】
次に、本発明の実施例について図面を参照して説明する。図１は本発明の一実施例によるクロスバスイッチの構成を示すブロック図である。図１においては、８入力／８出力のクロスバスイッチを示している。尚、図１に示す本発明の一実施例では図５に示す入力データ／出力データのデータ形式でデータ転送が行われ、各機能部のインタフェースは１ビットのデータ幅で転送が行われることを前提としている。
【００１６】
図１において、クロスバスイッチ１は入力チャネル２０〜２７各々に対応するデータ受信部１１０〜１１７と、スイッチング動作を行うスイッチ部１２０〜１２９と、出力チャネル３０〜３７各々に対応するデータ送信部１３０〜１３７とから構成されている。
【００１７】
データ受信部１１０〜１１７各々は１０ビットのパラレル形式のデータを受信すると、そのデータをシリアル形式のデータに変換し、変換したデータをスイッチ部１２０〜１２９へと送出する。
【００１８】
スイッチ部１２０〜１２９各々はデータ受信部１１０〜１１７からそれぞれ送出されるシリアル形式のデータを受信し、宛先情報の再生及びデータのスイッチングを行い、それらの結果をデータ送信部１３０〜１３７へと送出する。
【００１９】
データ受信部１３０〜１３７各々はスイッチ部１２０〜１２９からそれぞれ送出されるシリアル形式のデータをパラレル形式のデータに変換し、パラレル形式のデータを順次送出する。
【００２０】
図２は図１のデータ受信部１１０の詳細な構成を示すブロック図である。図２において、データ受信部１１０はデータ受信バッファ１１０１と、Ｐ／Ｓ（パラレル／シリアル）変換回路１１０２０〜１１０２９と、宛先制御回路１１０３とから構成されている。
【００２１】
データ受信バッファ１１０１はパラレル形式のデータを受信し、そのデータをＦＩＦＯ（Ｆａｓｔ  Ｉｎ  Ｆａｓｔ  Ｏｕｔ）形式で格納する。Ｐ／Ｓ変換回路１１０２０〜１１０２９各々は受信バッファ１１０１からのパラレル形式のデータをシリアル形式のデータに変換し、変換したデータをスイッチ部１２０〜１２９へと送出する。
【００２２】
宛先制御回路１１０３はデータ受信バッファ１１０１の出力データの内容を参照し、その内容が宛先情報またはデータ転送の終了情報であれば、その情報を全てのＰ／Ｓ変換回路１１０２０〜１１０２９へブロードキャスト方式で付与し、転送データであれば、その転送データを順次付与する。尚、図示していないが、データ受信部１１１〜１１７は上記のデータ受信部１１０と同様の構成となっており、データ受信部１１０と同様の動作を行う。
【００２３】
図３は図１のに示すスイッチ部１２０の詳細な構成を示すブロック図である。図３において、スイッチ部１２０はシリアルデータ受信部１２０１０〜１２０１７と、宛先再生部１２０２０〜１２０２７と、優先順位制御回路１２０３０〜１２０３７と、出力データセレクタ１２０４０〜１２０４７とから構成されている。
【００２４】
宛先再生部１２０２０〜１２０２７は各データ受信部１１０〜１１７からシリアル形式のデータで宛先情報が供給されると、そのデータをパラレル形式のデータに変換して宛先情報に再生し、宛先情報が示す出力ポートに対応した優先順位制御回路１２０３０〜１２０３７に出力ポートの確保要求を行う。
【００２５】
優先順位制御回路１２０３０〜１２０３７は各宛先再生部１２０２０〜１２０２７からの出力ポートの確保要求のうちの何れかを選択し、選択した宛先再生部１２０２０〜１２０２７から出力ポートの開放要求がされるまで、対応する出力データセレクタ１２０４０〜１２０４７が選択する入力ポートを固定する。
【００２６】
宛先情報に続いて転送データがデータ受信部１１０〜１１７から供給されると、シリアルデータ受信部１２０２０〜１２０１７を介して何れかの出力データセレクタ１２０４０〜１２０４７が対応する優先順位制御回路１２０３０〜１２０３７からの制御にしたがって、シリアル形式のデータをデータ送信部１３０〜１３７へと送出する。
【００２７】
また、宛先再生部１２０２０〜１２０２７はデータ受信部１１０〜１１７から転送の終了情報が供給されると、そのデータをパラレル形式のデータに変換し、優先順位制御回路１２０３０〜１２０３７に対して確保した出力ポートの開放要求を行う。尚、図示していないが、スイッチ部１２１〜１２９は上記のスイッチ部１２０と同様の構成となっており、スイッチ部１２０と同様の動作を行う。
【００２８】
図４は図１のデータ送信部１３０の詳細な構成を示すブロック図である。図４において、データ送信部１３０はＳ／Ｐ（シリアル／パラレル）変換回路１３０１０〜１３０１９と、出力セレクタ１３０２とから構成されている。
【００２９】
Ｓ／Ｐ変換回路１３０１０〜１３０１９は各スイッチ部１２０〜１２７からのデータを受信すると、そのデータをパラレル形式のデータに変換する。出力セレクタ１３０２はＳ／Ｐ変換回路１３０１０〜１３０１９の有効な転送データを順次選択し、不要となるコマンドビットを削除して出力する。尚、図示していないが、データ送信部１３１〜１３７は上記のデータ送信部１３０と同様の構成となっており、データ送信部１３０と同様の動作を行う。
【００３０】
図５は本発明の一実施例による入力データ及び出力データのデータ形式を示す図である。図５において、入力データは１０ビットのデータで、ＶＬＤ（ｖａｌｉｄ）ビット、コマンドビット、８ビットのコマンドまたは転送データによって構成されている。
【００３１】
一方、出力データは９ビットのデータで、ＶＬＤビット、８ビットの転送データによって構成されている。データ転送を行う時、入力データの第一ワードには宛先情報が、第２ワード以降には転送するデータが、最終ワードには終了情報が入力される。
【００３２】
図６は図２に示すデータ受信部１１０のデータ転送開始時の動作を示すタイムチャートであり、図７は図３に示すスイッチ部１２０のデータ転送開始時の動作を示すタイムチャートであり、図８は図４に示すデータ送信部１３０のデータ転送開始時の動作を示すタイムチャートである。
【００３３】
また、図９は図２に示すデータ受信部１１０のデータ転送終了時の動作を示すタイムチャートであり、図１０は図３に示すスイッチ部１２０のデータ転送終了時の動作を示すタイムチャートであり、図１１は図４に示すデータ送信部１３０のデータ転送終了時の動作を示すタイムチャートである。これら図１〜図１１を参照して、入力チャネル２０からクロスバスイッチ１を介して出力チャネル３０へとデータ転送する場合の動作について説明する。まず、データ転送開始時の動作について説明する。
【００３４】
データ受信部１１０において、データ受信バッファ１１０１には宛先情報と転送データとが順次供給される。データ受信バッファ１１０１に宛先情報が供給されると、宛先制御回路１１０３は全てのＰ／Ｓ変換回路１１０２０〜１１０２９に同時に宛先情報を供給し（図６のＴ００〜Ｔ０１を参照）、Ｐ／Ｓ変換回路１１０２０〜１１０２９はパラレル形式の宛先情報をシリアル形式のデータに変換し、スイッチ部１２０〜１２９へと送出する（図６のＴ０１〜Ｔ０８を参照）。
【００３５】
続いて、転送データがデータ受信バッファ１１０１に供給されると（図６のＴ０１〜を参照）、宛先制御回路１１０３は順次Ｐ／Ｓ変換回路１１０２０〜１１０２９へと転送データを供給し、Ｐ／Ｓ変換回路１１０２０〜１１０２９は同様にシリアル形式のデータに変換してスイッチ部１２０〜１２９へと送出する（図６のＴ１１〜を参照）。
【００３６】
スイッチ部１２０おいて、データ受信部１１０からシリアル形式の宛先情報が供給されると（図７のＴ００〜Ｔ０９を参照）、宛先再生部１２０２０はパラレル形式の宛先情報に再生し、宛先情報に示される出力ポートに対応する優先順位制御回路１２０３０に対して出力ポートの確保を要求する。優先順位制御回路１２０３０は各宛先再生部１２０２０〜１２０２７からの要求によって一カ所を選択し、選択情報を生成して記憶する。
【００３７】
今、この宛先再生部１２０２０からデータ送信部３０への出力ポートの確保要求があり、他の宛先再生部１２０２１〜１２０２７からの同送出ポートへの確保要求がない時、優先順位制御回路１２０３０はシリアルデータ受信部１２０１０からのデータを選択するように選択情報を記憶する（図７のＴ１０を参照）。
【００３８】
データ受信部１１０から宛先情報に続いて転送データがシリアル形式で供給されると（図７のＴ１０〜を参照）、シリアルデータ受信部１２０１０は各出力セレクタ１２０４０〜１２０４７へ送出し、出力セレクタ１２０４０は対応する優先順位制御回路１２０３０が持つ選択情報にしたがって、シリアルデータ受信部１２０１０のデータをデータ送信部１３０へと送出する（図７のＴ１１〜を参照）。尚、スイッチ部１２１〜１２９では上述したスイッチ部１２０の操作と同様な操作が行われている。
【００３９】
データ送信部１３０において、スイッチ部１２０〜１２９からシリアル形式の転送データが供給されると、各Ｓ／Ｐ変換回路１３０１０〜１３０１９はパラレル形式のデータに変換する。
【００４０】
この時、各Ｓ／Ｐ変換回路１３０１０〜１３０１９によって生成され、パラレル形式のデータとして有効となるタイミングはデータ受信部１１０によって各スイッチ部１２０〜１２９へデータが送出されるタイミングが異なるため、同様に異なったタイミングとなる（図８のＴ００〜Ｔ０９を参照）。すなわち、Ｓ／Ｐ変換回路１３０１０〜１３０１９にて、同時にかつ複数箇所で有効なパラレル形式の転送データが生成されることはないということになる。
【００４１】
よって、出力データセレクタ１３０２はＳ／Ｐ変換回路１３０１０〜１３０１９の何れかの有効なデータを選択して送出することによって、データ受信部１１０に供給されたデータの順番通りにかつ転送速度を落とすことなく、データを送出することができる（図８のＴ１０〜を参照）。
【００４２】
次に、データ転送終了時の動作について説明する。データ受信部１１０において、データ受信バッファ１１０１に終了情報が供給されると、宛先制御回路１１０３は全てのＰ／Ｓ変換回路１１０２０〜１１０２９が転送データをスイッチ部１２０〜１２９へ送出し終えるタイミングまで待ち合わせた後、同時に終了情報を供給する（図９のＴ１２を参照）。
【００４３】
Ｐ／Ｓ変換回路１１０２０〜１１０２９はパラレル形式の終了情報をシリアル形式のデータに変換してスイッチ部１２０〜１２９へ送出する（図９のＴ１２〜Ｔ２２を参照）。
【００４４】
スイッチ部１２０において、データ受信部１１０からシリアル形式の終了情報が供給されると（図１０のＴ１４〜Ｔ２３を参照）、宛先再生部１２０２０ではパラレル形式の終了情報に再生し、全ての優先順位制御回路１２０３０〜１２０３７に対してポートの開放要求を行う。
【００４５】
優先順位制御回路１２０３０〜１２０３７はポート確保要求元と同一の宛先再生部１２０２０〜１２０２７から、出力ポートの開放要求がなされた時に選択情報を無効化し、新たなポート確保要求が受付けられるようにする。
【００４６】
今、優先順位制御回路１２０３０には出力データセレクタ１２０４０がシリアルデータ受信部１２０１０のデータを選択し、送出するように選択情報が記憶されているが、優先順位制御回路１２０３０からのポート開放要求によって無効化される（図１０のＴ２４を参照）。しかしながら、終了情報は優先順位制御回路１２０３０内の選択情報が無効化される前に、出力データセレクタ１２０４０から送出される。
【００４７】
データ送信部１３０において、各Ｓ／Ｐ変換回路１３０１０〜１３０１９には各スイッチ部１２０〜１２９から転送データと同様に、終了情報もシリアル形式のデータとして供給されるが（図１１のＴ１０〜Ｔ１９を参照）、パラレル形式のデータに変換した際に、変換したデータが終了情報であった場合、そのデータを無効化する。この操作によって、出力セレクタ１３０２は有効な転送データのみを出力データとして送出することができる。
【００４８】
このように、上記の実施例では各機能ブロック間のインタフェースを１ビットのデータ幅のシリアル形式のデータとしているため、データ転送に必要なインタフェースをデータ受信部１１０〜１１７では２０本（入力：１０本，出力：１０本）、スイッチ部１２０〜１２９では１６本（入力：８本、出力：８本）、データ送信部１３０〜１３７では１９本（入力：１０本、出力：９本）というように、小規模の入出力端子数のＬＳＩ等の電子部品を用いて構成することができる。
【００４９】
また、データ受信部１１０〜１１７から宛先情報及び終了情報をブロードキャスト方式で各スイッチ部１２０〜１２９に送出しているので、スイッチ部１２０〜１２９は同時に同一の動作をすることができ、転送データを各スイッチ部１２０〜１２９に送出するタイミングを順次ずらし、データ送信部１３０〜１３７にてパラレル形式のデータへ復元し、順次送出することによって、転送性能を低下させることなく、データ転送を行うことができる。
【００５０】
図１２は本発明の他の実施例によるクロスバスイッチの構成を示すブロック図である。図１２においては、入力チャネル２０〜２７間において、クロスバスイッチ１の出力ポートを排他制御した場合の構成を示している。尚、本発明の他の実施例によるクロスバスイッチも本発明の一実施例と同様に８入力／８出力のクロスバスイッチであり、ロック制御回路４を設けた以外は本発明の一実施例と同様の構成となっており、同一構成要素には同一符号を付してある。
【００５１】
図１２において、ロック制御回路４は各入力チャネル２０〜２７からの出力ポート確保要求に対して各出力ポートの排他制御を行い、ロック成功またはロック不成功の通知を要求元の各入力チャネル２０〜２７に対して行う。
【００５２】
尚、複数の入力チャネル２０〜２７より同一の出力チャネル３０〜３７の何れかに対する要求が同時に行われた場合、ロック制御回路４内にて何れか一つの要求元に対してのみ、ロック成功の通知を行う。この制御によって、クロスバスイッチ１には同時に同一の出力ポートへの転送が行われることがなくなる。
【００５３】
図１３は図１２のスイッチ部１２０の詳細な構成を示すブロック図である。図１２において、スイッチ部１２０はシリアルデータ受信部１２０１０〜１２０１７と、宛先再生部１２０２０〜１２０２７と、出力データセレクタ１２０４０〜１２０４７と、出力セレクタ制御回路１２０５０〜１２０５７とから構成されている。
【００５４】
各入力チャネル２０〜２７からは同時に同一の出力ポートへのデータ転送が行われることがないため、本実施例のスイッチ部１２０には本発明の一実施例に示す優先順位制御回路１２０３０〜１２０３７のような複雑な論理回路が不要となり、新たに出力セレクタ制御回路１２０５０〜１２０５７を設けている。
【００５５】
出力セレクタ制御回路１２０５０〜１２０５７は各宛先再生部１２０２０〜１２０２７からの出力ポートの確保要求のうちの有効な要求を抽出し、選択した宛先再生部１２０２０〜１２０２７から出力ポートの開放要求がされるまで、対応する出力データセレクタ１２０４０〜１２０４７が選択する入力ポートを固定する。
【００５６】
これら図１２及び図１３を参照して、入力チャネル２０からクロスバスイッチ１を介して出力チャネル３０へとデータを転送する動作について説明する。
【００５７】
入力チャネル２０〜２７はデータ転送を行う際に、出力ポート３０の確保要求をロック制御回路４に対して行う。ロック制御回路４はこれらの要求に対して、要求先の出力ポートが未使用状態である場合にロック成功の通知を、使用中であった場合にロック不成功の通知を要求元の入力チャネル２０〜２７に対して行う。
【００５８】
入力チャネル２０〜２７はロック成功の通知を受信すると、クロスバスイッチ１に対して宛先情報と転送データと終了情報とを順次供給する。
【００５９】
データ受信部１１０〜１１７は本発明の一実施例と同様の動作によって、スイッチ部１２０〜１２９へシリアル形式のデータを送出する。スイッチ部１２０〜１２９では宛先再生部１２０２０〜１２０２７にて宛先情報を生成し、出力セレクタ制御回路１２０５０〜１２０５７に対してパスの確保要求を行う。
【００６０】
出力セレクタ制御回路１２０５０〜１２０５７は宛先再生部１２０２０〜１２０２７からのパス確保要求によって、出力データセレクタ１２０４０〜１２０４７がシリアルデータ受信部１２０１０〜１２０１７のデータを選択するよう選択情報を記憶する。宛先情報に続いて、転送データがデータ受信部１１０〜１１７から供給されると、その転送データをシリアルデータ受信部１２０１０〜１２０１７を介して出力データセレクタ１２０４０〜１２０４７からデータ送信部１３０〜１３７へと送出する。
【００６１】
さらに、終了情報がデータ受信部１１０〜１１７から供給されると、出力セレクタ制御回路１２０５０〜１２０５７は記憶していた選択情報を無効化する。データ送信部１３０〜１３７では本発明の一実施例と同様の動作によって、出力チャネル３０〜３７に対してデータの送出を行う。
【００６２】
このように、本発明の他の実施例では入力チャネル２０〜２７が予め転送目的とする出力チャネル３０〜３７の何れかへのポートを確保した後にデータ転送を開始するため、クロスバスイッチ１内部に複雑な優先順位制御回路等の複雑な競合制御論理を組込む必要がなくなる。
【００６３】
図１４は本発明の別の実施例によるクロスバスイッチの構成を示すブロック図である。図１４においては、各機能ブロック間のインタフェースを２ビットのデータ幅とした場合の構成を示している。尚、本発明の別の実施例によるクロスバスイッチも本発明の一実施例と同様に８入力／８出力のクロスバスイッチである。
【００６４】
図１４において、クロスバスイッチ５は入力チャネル２０〜２７に対応するデータ受信部５１０〜５１７と、スイッチング動作を行うスイッチ部５２０〜１２４と、出力チャネル３０〜３７に対応するデータ送信部５３０〜５３７とから構成されている。
【００６５】
データ受信部５１０〜５１７は１０ビットのパラレル形式のデータを受信し、シリアル形式の２ビット幅のデータに変換し、変換したデータをスイッチ部５２０〜５２９へと送出する。
【００６６】
スイッチ部５２０〜５２４はデータ受信部５１０〜５１７から送出される２ビット幅のシリアル形式のデータを受信し、宛先情報の再生及びデータのスイッチングを行い、その結果をデータ送信部５３０〜５３７へと送出する。
【００６７】
データ受信部５３０〜５３７はスイッチ部５２０〜５２４から送出されてくるシリアル形式の２ビット幅のデータをそれぞれパラレル形式のデータに変換し、順次送出する。
【００６８】
図１５は図１４のデータ受信部５１０の詳細な構成を示すブロック図である。図１５において、データ受信部５１０はデータ受信バッファ５１０１と、Ｐ／Ｓ変換回路５１０２０〜５１０２４と、宛先制御回路５１０３とから構成されている。
【００６９】
データ受信バッファ５１０１はパラレル形式のデータを受信し、そのデータをＦＩＦＯ形式で格納する。Ｐ／Ｓ変換回路５１０２０〜５１０２４は受信バッファ１１０１からのパラレル形式のデータを２ビット幅のシリアル形式のデータに変換し、変換したデータをスイッチ部５２０〜５２４へ送出する。
【００７０】
宛先制御回路５１０３はデータ受信バッファ５１０１の出力データの内容を参照し、その内容が宛先情報またはデータ転送の終了情報であれば、その情報を全てのＰ／Ｓ変換回路５１０２０〜５１０２４へブロードキャスト方式で付与し、転送データであれば、その転送データを順次付与する。尚、図示していないが、データ受信部５１１〜５１７は上記のデータ受信部５１０と同様の構成となっており、データ受信部５１０と同様の動作を行う。
【００７１】
図１６は図１４のスイッチ部５２０の詳細な構成を示すブロック図である。図１６において、スイッチ部５２０はシリアルデータ受信部５２０１０〜５２０１７と、宛先再生部５２０２０〜５２０２７と、優先順位制御回路５２０３０〜５２０３７と、出力データセレクタ５２０４０〜５２０４７とから構成されている。
【００７２】
宛先再生部５２０２０〜５２０２７は各データ受信部５１０〜５１７から２ビット幅のシリアル形式のデータで宛先情報が供給されると、パラレル形式のデータに変換して宛先情報に再生し、宛先情報が示す出力ポートに対応した優先順位制御回路５２０３０〜５２０３７に出力ポートの確保要求を行う。
【００７３】
優先順位制御回路５２０３０〜５２０３７は各宛先再生部５２０３０〜５２０３７からの出力ポートの確保要求のうちの何れかを選択し、選択した宛先再生部５２０３０〜５２０３７から出力ポートの開放要求がされるまで、対応する出力データセレクタ５２０４０〜５２０４７が選択する入力ポートを固定する。
【００７４】
宛先情報に続いて転送データがデータ受信部５１０〜５１７から供給されると、シリアルデータ受信部５２０２０〜５２０１７を介して何れかの出力データセレクタ５２０４０〜５２０４７が対応する優先順位制御回路５２０３０〜５２０３７からの制御にしたがって、２ビット幅のシリアル形式のデータをデータ送信部５３０〜５３７へと送出する。
【００７５】
また、宛先再生部５２０２０〜５２０２７はデータ受信部５１０〜５１７から転送の終了情報が供給されると、そのデータをパラレル形式のデータに変換し、優先順位制御回路５２０３０〜５２０３７に対して確保した出力ポートの開放要求を行う。尚、図示していないが、スイッチ部５２１〜５２４は上記のスイッチ部５２０と同様の構成となっており、スイッチ部５２０と同様の動作を行う。
【００７６】
図１７は図１４のデータ送信部５３０の詳細な構成を示すブロック図である。図１７において、データ送信部５３０はＳ／Ｐ変換回路５３０１０〜５３０１９と、出力セレクタ５３０２とから構成されている。
【００７７】
Ｓ／Ｐ変換回路５３０１０〜５３０１９は各スイッチ部５２０〜５２７からのデータを受信すると、そのデータをパラレル形式のデータに変換する。出力セレクタ５３０２はＳ／Ｐ変換回路５３０１０〜５３０１９の有効な転送データを順次選択し、不要となるコマンドビットを削除して出力する。尚、図示していないが、データ送信部５３１〜５３７は上記のデータ送信部５３０と同様の構成となっており、データ送信部５３０と同様の動作を行う。
【００７８】
図１８は図１５に示すデータ受信部５１０のデータ転送開始時の動作を示すタイムチャートであり、図１９は図１６に示すスイッチ部５２０のデータ転送開始時の動作を示すタイムチャートであり、図２０は図１７のデータ送信部５３０のデータ転送開始時の動作を示すタイムチャートである。これら図１４〜図２０を参照して入力チャネル２０からクロスバスイッチ５を介して出力チャネル３０へとデータ転送する場合の動作について説明する。
【００７９】
データ受信部５１０において、データ受信バッファ５１０１には宛先情報と転送データとが順次供給される。データ受信バッファ５１０１に宛先情報が供給されると、宛先制御回路５１０３は全てのＰ／Ｓ変換回路５１０２０〜５１０２４に対して同時に宛先情報を供給し（図１８のＴ００〜Ｔ０１を参照）、Ｐ／Ｓ変換回路５１０２０〜５１０２９はパラレル形式の宛先情報を２ビット幅のシリアル形式のデータに変換し、スイッチ部５２０〜５２４へと送出する（図１８のＴ０１〜Ｔ０５を参照）。
【００８０】
続いて、転送データがデータ受信バッファ５１０１に供給されると（図１８のＴ０１〜を参照）、宛先制御回路１１０３は順次、Ｐ／Ｓ変換回路５１０２０〜５１０２４へと転送データを供給し、Ｐ／Ｓ変換回路５１０２０〜５１０２４は同様に２ビット幅のシリアル形式のデータに変換し、スイッチ部５２０〜５２９へと送出する（図１８のＴ０６〜を参照）。
【００８１】
スイッチ部５２０において、データ受信部５１０からシリアル形式の宛先情報が供給されると（図１９のＴ００〜Ｔ０４を参照）、宛先再生部５２０２０はパラレル形式の宛先情報に再生し、宛先情報に示される出力ポートに対応する優先順位制御回路５２０３０に対して出力ポートの確保を要求する。優先順位制御回路５２０３０は各宛先再生部５２０２０〜５２０２７からの要求によって一カ所を選択し、選択情報を生成して記憶する。
【００８２】
今、この宛先再生部５２０２０からデータ送信部３０への出力ポートの確保要求があり、他の宛先再生部５２０２１〜５２０２７からの同送出ポートへの確保要求がない時、優先順位制御回路５２０３０はシリアルデータ受信部５２０１０からのデータを選択するように選択情報を記憶する（図１９のＴ０５を参照）。
【００８３】
データ受信部５１０から宛先情報に続いて転送データがシリアル形式で供給されると（図１９のＴ０５〜を参照）、シリアルデータ受信部５２０１０はそのデータを各出力セレクタ５２０４０〜５２０４７へと送出し、出力セレクタ５２０４０は対応する優先順位制御回路５２０３０が持つ選択情報にしたがって、シリアルデータ受信部５２０１０のデータをデータ送信部５３０へと送出する（図１９のＴ０６〜を参照）。尚、スイッチ部５２１〜５２４では上記のスイッチ部５２０の操作と同様な操作が行われている。
【００８４】
データ送信部５３０において、スイッチ部５２０〜５２４からシリアル形式の転送データが供給されると、各Ｓ／Ｐ変換回路５３０１０〜５３０１４はパラレル形式のデータに変換する。
【００８５】
この時、各Ｓ／Ｐ変換回路５３０１０〜５３０１４によって生成され、パラレル形式のデータとして有効となるタイミングはデータ受信部５１０によって各スイッチ部５２０〜５２４へとデータが送出されるタイミングが異なるため、同様に異なったタイミングとなる（図２０のＴ００〜Ｔ０４を参照）。すなわち、Ｓ／Ｐ変換回路５３０１０〜５３０１４にて、同時にかつ複数箇所で有効なパラレル形式の転送データが生成されることはないということになる。
【００８６】
よって、出力データセレクタ５３０２はＳ／Ｐ変換回路５３０１０〜５３０１４の何れかの有効なデータを選択して送出することによって、データ受信部５１０に供給されたデータの順番通りにかつ転送速度を落とすことなく、データを送出することができる（図２０のＴ０５〜を参照）。
【００８７】
上述したように、本実施例では本発明の一実施例と同様な動作を行い、転送性能を低下させることなくかつ各機能ブロック間のインタフェースを２ビットのデータ幅のシリアル形式のデータとしたことによって、データ転送に必要なインタフェースをデータ受信部では２０本（入力：１０本，出力：１０本）、スイッチ部では３２本（入力：１６本、出力：１６本）、データ送信部では１９本（入力：１０本、出力：９本）というように、小規模の入出力端子数のＬＳＩ等の電子部品を用いて構成することができる。また、本実施例ではクロスバスイッチ５内部での処理時間の短縮、スイッチ部の設置台数の削減が可能となる。
【００８８】
このように、データ受信部１１０〜１１７，５１０〜５１７、スイッチ部１２０〜１２９，５２０〜５２４、データ送信部１３０〜１３７，５３０〜５３７と機能ブロックを分散させ、各ブロック間のインタフェースをシリアル形式のデータとすることによって、少ない入出力端子を持つＬＳＩ等の電子部品を用いて大規模なクロスバスイッチを構成することができる。
【００８９】
【発明の効果】
以上説明したように本発明によれば、外部から受信したパラレル形式の入力データを１／ｎ（ｎは正の整数）のデータ幅のシリアル形式のデータに変換する第１のデータ変換手段と、第１のデータ変換手段からのシリアル形式のデータを目的とする出力ポートへとスイッチングするｎ台のスイッチング手段と、ｎ台のスイッチング手段からのシリアル形式のデータをパラレル形式のデータに変換して外部へ送出する第２のデータ変換手段とを備えることによって、小規模の入出力端子数のＬＳＩ等の電子部品を用いかつデータの転送性能を低下させることなく、大規模の入出力チャネル数をサポートすることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例によるクロスバスイッチの構成を示すブロック図である。
【図２】図１のデータ受信部の詳細な構成を示すブロック図である。
【図３】図１のに示すスイッチ部の詳細な構成を示すブロック図である。
【図４】図１のデータ送信部の詳細な構成を示すブロック図である。
【図５】本発明の一実施例による入力データ及び出力データのデータ形式を示す図である。
【図６】図２に示すデータ受信部のデータ転送開始時の動作を示すタイムチャートである。
【図７】図３に示すスイッチ部のデータ転送開始時の動作を示すタイムチャートである。
【図８】図４に示すデータ送信部のデータ転送開始時の動作を示すタイムチャートである。
【図９】図２に示すデータ受信部のデータ転送終了時の動作を示すタイムチャートである。
【図１０】図３に示すスイッチ部のデータ転送終了時の動作を示すタイムチャートである。
【図１１】図４に示すデータ送信部のデータ転送終了時の動作を示すタイムチャートである。
【図１２】本発明の他の実施例によるクロスバスイッチの構成を示すブロック図である。
【図１３】図１２のスイッチ部の詳細な構成を示すブロック図である。
【図１４】本発明の別の実施例によるクロスバスイッチの構成を示すブロック図である。
【図１５】図１４のデータ受信部の詳細な構成を示すブロック図である。
【図１６】図１４のスイッチ部の詳細な構成を示すブロック図である。
【図１７】図１４のデータ送信部の詳細な構成を示すブロック図である。
【図１８】図１５に示すデータ受信部のデータ転送開始時の動作を示すタイムチャートである。
【図１９】図１６に示すスイッチ部のデータ転送開始時の動作を示すタイムチャートである。
【図２０】図１７のデータ送信部のデータ転送開始時の動作を示すタイムチャートである。
【符号の説明】
１，５  クロスバスイッチ
４  ロック制御回路
２０〜２７  入力チャネル
３０〜３７  出力チャネル
１１０〜１１７，５１０〜５１７  データ受信部
１２０〜１２９，５２０〜５２４  スイッチ部
１３０〜１３７，５３０〜５３７  データ送信部
１１０１，５１０１  データ受信バッファ
１１０３，５１０３  宛先制御部
１３０２，５３０２  出力セレクタ
１１０２０〜１１０２９，５１０２０〜５１０２４  Ｐ／Ｓ変換回路
１２０１０〜１２０１７，５２０１０〜５２０１７  シリアルデータ受信部
１２０２０〜１２０２７，５２０２０〜５２０２７  宛先再生部
１２０３０〜１２０３７，５２０３０〜５２０３７  優先順位制御回路
１２０４０〜１２０４７，５２０４０〜５２０４７  出力データセレクタ
１２０５０〜１２０５７  出力セレクタ制御回路
１３０１０〜１３０１９，５３０１０〜５３０１４  Ｓ／Ｐ変換回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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