(57)【特許請求の範囲】
【請求項１】
半導体集積回路上で安定な基準電圧を得るためのバンドギャップ基準電源装置であって、
第１のトランジスタと、
該第１のトランジスタに対してベース共通かつコレクタ共通とされエミッタ面積が第１のトランジスタより所定倍とされる第２のトランジスタと、
前記第１のトランジスタおよび第２のトランジスタのベースにベース電圧を印加する入力部とを備え、
前記第１のトランジスタおよび前記第２のトランジスタは共通のコレクタ層を有し、
前記第１のトランジスタは、
前記コレクタ層の主面に形成されるベース層と、
該ベース層の主面の所定領域に拡散形成されるエミッタ層とを備え、
前記第２のトランジスタは、
前記コレクタ層の主面に形成されるベース層と、
該ベース層の主面の所定領域に拡散形成されるエミッタ層とを備え、
前記第２のトランジスタのエミッタ層の延べ面積は前記第１のトランジスタのエミッタ層の面積より大に設定され、
前記第１のトランジスタのエミッタ層および前記第２のトランジスタのエミッタ層は少なくとも一列以上のエミッタ列領域内に互いに離間して配置され、
前記第１のトランジスタのエミッタ層は前記エミッタ列領域内の列方向端部を除く中間位置に配置されるバンドギャップ基準電源装置。
【請求項２】
前記第２のトランジスタのエミッタ層は、該第２のトランジスタの各エミッタ層の個々の形状および面積が前記第１のトランジスタのエミッタ層の形状および面積に対して同一に設定されるよう複数個に分割して形成される、請求項１記載のバンドギャップ基準電源装置。
【請求項３】
半導体集積回路上で安定な基準電圧を得るためのバンドギャップ基準電源装置であって、
第１のトランジスタと、
該第１のトランジスタに対してベース共通かつコレクタ共通とされエミッタ面積が第１のトランジスタより所定倍とされる第２のトランジスタと、
前記第１のトランジスタおよび第２のトランジスタのベースにベース電圧を印加する入力部とを備え、
前記第１のトランジスタおよび前記第２のトランジスタは共通のコレクタ層を有し、
前記第１のトランジスタは、
前記コレクタ層の主面に形成されるベース層と、
該ベース層の主面の所定領域に拡散形成されるエミッタ層とを備え、
前記第２のトランジスタは、
前記コレクタ層の主面に形成されるベース層と、
該ベース層の主面の所定領域に拡散形成される複数個のエミッタ層とを備え、
前記第１のトランジスタのエミッタ層および前記第２のトランジスタのエミッタ層は少なくとも一列以上のエミッタ列領域内に互いに離間して配置され、
前記第１のトランジスタのエミッタ層は両側が前記第２のトランジスタのエミッタ層に挟まれて配置されるバンドギャップ基準電源装置。
【請求項４】
前記第２のトランジスタのエミッタ層の延べ面積は前記第１のトランジスタのエミッタ層の面積の三倍以上に設定される、請求項１または請求項３記載のバンドギャップ基準電源装置。
【請求項５】
前記第２のトランジスタのエミッタ層の個数は前記第１のトランジスタのエミッタ層の個数の三倍以上に設定される、請求項２または請求項３記載のバンドギャップ基準電源装置。
【請求項６】
前記第１のトランジスタのエミッタ層は前記エミッタ列領域の中央部に配置される、請求項１、請求項２または請求項３記載のバンドギャップ基準電源装置。
【請求項７】
前記第１のトランジスタのエミッタ層は複数個の前記第２のトランジスタのエミッタ層のうちの約半数づつの前記第２のトランジスタのエミッタ層で挟まれて配置される、請求項２記載のバンドギャップ基準電源装置
。
【請求項８】
前記エミッタ列領域は複数列状に形成される、請求項１、請求項２、請求項３、請求項４、請求項５、請求項６または請求項７記載のバンドギャップ基準電源装置。
【請求項９】
前記第１のトランジスタおよび前記第２のトランジスタののベース層は前記第１のトランジスタおよび前記第２のトランジスタの個々のエミッタ層ごとに独立形成され、
前記第１のトランジスタおよび前記第２のトランジスタの各エミッタ層の形状および面積は互いに同一に設定される、請求項２、請求項３、請求項４、請求項５、請求項６、請求項７または請求項８記載のバンドギャップ基準電源装置。
【請求項１０】
前記入力部は、共通の前記コレクタ層の主面で前記第１のトランジスタまたは前記第２のトランジスタの側方に配置されるＭＯＳＦＥＴを有し、
該ＭＯＳＦＥＴは、
前記コレクタ層の主面上に形成される前記各ベース層と同時に形成されるウェルと、
該ウェルの主面の所定領域に前記各エミッタ層と同時に拡散形成されるソース・ドレインとを備える、請求項１、請求項２、請求項３、請求項４、請求項５、請求項６、請求項７、請求項８または請求項９記載のバンドギャップ基準電源装置。
【請求項１１】
前記ウェルの形状および面積と、前記第１のトランジスタおよび前記第２のトランジスタの前記各ベース層の形状および面積とは同一に設定され、
前記ソース・ドレインの形状および面積と前記第１のトランジスタおよび第２のトランジスタの個々のエミッタ層の形状および面積とは夫々同一に設定される、請求項１０記載のバンドギャップ基準電源装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、半導体装置およびこれを利用したバンドギャップ基準電源装置に関する。
【０００２】
【従来の技術】
半導体集積回路上で安定かつ温度に対して変動が小さい基準電圧を得るためには、バンドギャップ基準電源と呼ばれる回路方式の装置をバイポーラトランジスタを用いて採用することが多い。該バンドギャップ基準電源回路は、１９７１年にＲ．Ｊ．Ｗｉｄｌａｒが紹介した方法（Ｒ．Ｊ．Ｗｉｄｌａｒ，”Ｎｅｗ  Ｄｅｖｅｌｏｐｍｅｎｔｓ  ｉｎ  ＩＣ  Ｖｏｌｔａｇｅ  Ｒｅｇｕｌａｔｏｒｓ”，ＩＥＥＥ  Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，ＳＣ−６，２−７（Ｆｅｂｒｕａｒｙ  １９７１）．）で、図８および図９の如く、順バイアス動作領域のシリコン・トランジスタのベース・エミッタ間電圧の物理的特性を利用したものである。一般にトランジスタのベース・エミッタ間電圧はおよそ−２ｍＶ／℃の温度係数を持っているので、絶対零度でベース・エミッタ間電圧はおよそ１．２Ｖになり、これはシリコンのバンドギャップ電圧（エネルギー・ギャップ，Ｔａ＝３００°Ｋの時１．１２Ｖ）とほぼ等しくなる。バンドギャップ基準電源の出力電圧はトランジスタのベース・エミッタ間電圧に絶対温度に比例する電圧を加算したものである。このとき出力電圧を約１．２Ｖになるように加える電圧を調整することにより温度係数をほぼ零にすることができ、温度依存性の極めて小さい出力電圧が得られる。このような方式をバンドギャップ基準電源という。
【０００３】
［第１の従来例］
バンドギャップ基準電源装置は、バイポーラ構造を採用する場合、特別な手法を用いることなく、必要な特性を得ることができる。図８は、バイポーラトランジスタを用いたバンドギャップ基準電源装置の基本回路としての第１の従来例である。一般に、トランジスタのベース・エミッタ間電圧ＶＢＥとエミッタ電流ＩＥ  とは、次式の関係が成り立つ。
【０００４】
【数１】
0003612089.tif 000002
【０００５】
ただし、Ｋはボルツマン定数、Ｔは絶対温度、ｇは電子の電荷、ＩＳ  は逆方向飽和電流である。図８において、トランジスタＱ１  とＱ２  のエミッタ面積比を１：ｎとすると、それぞれのベース・エミッタ間電圧ＶＢＥ１  ，ＶＢＥ２  は、エミッタ電流をＩＥ１，ＩＥ２、Ｑ１  の逆方向飽和電流をＩＳ１とした場合、次式のようになる。
【０００６】
【数２】
0003612089.tif 000003
【０００７】
ところでＲ１  ，Ｒ２  にかかる電圧をそれぞれＶＲ１，ＶＲ２とすると、次式のようになる。
【０００８】
【数３】
0003612089.tif 000004
【０００９】
ベース電流を無視し、ＶＢＥ１  がＶＢＥ３  にほぼ等しいとすると、次式のようになる。
【００１０】
【数４】
0003612089.tif 000005
【００１１】
Ｒ３  の電圧ＶＲ３はＱ１  とＱ２  のベース・エミッタ間電圧差ΔＶＢＥ（＝ＶＢＥ１  −ＶＢＥ２  ）に等しいから、次式のようになる。
【００１２】
【数５】
0003612089.tif 000006
【００１３】
したがって、次式が成立する。
【００１４】
【数６】
0003612089.tif 000007
【００１５】
この式の第１項が絶対温度に比例する項である。
【００１６】
［第２の従来例］
図９は第２の従来例の回路構成を示すものである。図９において、Ｑ１  とＱ２  のエミッタ面積比を１：ｎとする。Ｒ１  とＲ２  の電圧ＶＲ１，ＶＲ２は、次式のようになる。
【００１７】
【数７】
0003612089.tif 000008
【００１８】
ＶＲ１，ＶＲ２はそれぞれ演算増幅器Ａ１（入力部）の反転入力Ｖ（−）  ，非反転入力Ｖ（＋）  になるから、演算増幅器Ａ１の増幅率をＡｖとすると、次式のようになる。
【００１９】
【数８】
0003612089.tif 000009
【００２０】
Ａｖ→∞より、次式のようになる。
【００２１】
【数９】
0003612089.tif 000010
【００２２】
従って、次式のようになる。
【００２３】
【数１０】
0003612089.tif 000011
【００２４】
この式の第１項が絶対温度に比例する項である。
【００２５】
上記各従来例では、回路上の抵抗Ｒ１  ，Ｒ２  ，Ｒ３  の各抵抗値に加えて、Ｑ１  とＱ２  のエミッタ面積比１：ｎも出力電圧Ｖｏｕｔ  を決定する重要な値となっている。このため、Ｑ１  とＱ２  のエミッタ面積比を如何に精度良く得るかが重要な課題となっている。そこで、第１の従来例および第２の従来例では、いずれも図１０に示すように、Ｑ１  の１個のバイポーラトランジスタに対しＱ１  と同じ形状のｎ個のバイポーラトランジスタＱ２１〜Ｑ２ｎを並列に接続してＱ２  とする方法を採用し、各トランジスタの面積精度を向上させていた。なお、図１０中のＥ１  はＱ１  のエミッタ、Ｂ１  はＱ１  のベース、Ｃ１  はＱ１  のコレクタ、Ｅ２１〜Ｅ２ｎはＱ２  の各バイポーラトランジスタＱ２１〜Ｑ２ｎのエミッタ、Ｂ２１〜Ｂ２ｎはＱ２  の各バイポーラトランジスタＱ２１〜Ｑ２ｎのベース、Ｃ２１〜Ｃ２ｎはＱ２  の各バイポーラトランジスタＱ２１〜Ｑ２ｎのコレクタ端子、Ｗ１  ，Ｗ２１〜Ｗ２ｎは各バイポーラトランジスタＱ１  ，Ｑ２１〜Ｑ２ｎのコレクタ領域となるウェル（島状領域）である。
【００２６】
【発明が解決しようとする課題】
ここで、上記バイポーラ構造以外の構成例として、図１１にＣＭＯＳの断面図を示す。図１１の如く、ＣＭＯＳ５は、ＮチャネルＭＯＳ６とＰチャネルＭＯＳ７とを備えており、基板としてのｎ−  型半導体層１を用いる場合は、前記ＮチャネルＭＯＳ６において、前記ｎ−  型半導体層１と、ウェルとしてのｐ−  型拡散層２と、ｐ−  型拡散層２上でソース（Ｓ）・ドレイン（Ｄ）を形成するためのｎ＋  型拡散領域３の三層構造を採っている。なお、前記ＰチャネルＭＯＳ７においては、前記ｎ−  型半導体層１と、ｎ−  型半導体層１上でソース（Ｓ）・ドレイン（Ｄ）を形成するためのｐ＋  型拡散領域８の二層構造となっている。かかる構造でバンドギャップ基準電源装置を実現する場合、図１１中のＱ１  ，Ｑ２  に示すようにｎ−  型半導体層１をコレクタ、ｐ−  型拡散層２をベース、ｎ＋  型拡散領域３をエミッタとした寄生のトランジスタ（疑似バイポーラトランジスタ）を用いる。かかる構成は、前記ＮチャネルＭＯＳ６が三層構造を採っているため、同様の三層構造を必要とする疑似バイポーラトランジスタＱ１  ，Ｑ２  を前記ＮチャネルＭＯＳ６の形成工程で同時に形成できるという製造コスト上の利点を有する。図１１の構成では、コレクタとしてのｎ−  型半導体層１を共通としているため、エミッタフォロワとしてしか利用できない。
【００２７】
図８に示した第１の従来例のＱ１  およびＱ２  は両コレクタ間には、抵抗Ｒ１  ，Ｒ２  が介在されることからコレクタ共通の構成となっておらず、故にＣＭＯＳ構造を採用できずバイポーラ構造を採る以外に方法がない。これに対し、図９に示した第２の従来例のＱ１  およびＱ２  はコレクタ共通の構成となっているため、回路上ではバイポーラ構造以外に図１１のようなＣＭＯＳ構造を採用することが可能である。
【００２８】
ここで、図８および図９の回路構成を採る場合、上述した数式からも明らかなように、Ｑ１  およびＱ２  のベース・エミッタ間電圧差ΔＶＢＥの精度が非常に重要となる。第１の従来例の場合、トランジスタの特性だけに頼らず抵抗Ｒ１  ，Ｒ２  によりベース・エミッタ間電圧差ΔＶＢＥを調整しているのに対し、第２の従来例では、ΔＶＢＥの調整をトランジスタの特性だけに頼っており、故に第２の従来例では各トランジスタＱ１  ，Ｑ２  のエミッタ面積の調整が回路全体の特性に極めて重大な影響を及ぼす。
【００２９】
図１２は、例えば図９の回路図に対応するＣＭＯＳ５の平面レイアウト図であって、Ｅ１  はＱ１  のエミッタ、Ｅ２  はＱ２  のエミッタ、ＢはウェルとしてのＱ１  ，Ｑ２  に共通するベース、Ｃは基板としてのＱ１  ，Ｑ２  に共通するコレクタである。そして、Ｅ１  およびＥ２  の面積比（エミッタ面積比）を１：ｎに設定し、所定のベース・エミッタ間電圧差ΔＶＢＥを実現しようとしている。
【００３０】
ところで、図１１の構成の場合、エミッタＥ１  ，Ｅ２  はｎ＋  型拡散領域３として形成するため、拡散の工程のみにおいてエミッタ面積を決定することになるが、拡散領域の面積を精度よく決定するのは極めて困難で、大幅な精度誤差が生じてしまうおそれが高い。ところが、前述のようにエミッタ面積比がバンドギャップ基準電源装置の電気的特性に与える影響は極めて大きいため、上記拡散誤差によるエミッタ面積比の精度誤差はバンドギャップ基準電源装置の致命的な欠陥を招くおそれがある。
【００３１】
また、一般に基板上にウェルや拡散領域等を形成する場合、基板とウェル、ウェルと拡散領域の物理定数の違いにより力のバランスが崩れ応力が生じ、かかる応力の影響を受けて基板等にたわみ等が生じ、端部の拡散領域等の形状に歪みが生じやすくなる。そして、図１２のように同一のウェルＢ内でエミッタＥ１  ，Ｅ２  を横に並べる場合、Ｑ１  のエミッタＥ１の形状と、Ｑ２  のエミッタＥ２  の端部の形状に歪みが生じることになる。このようにＥ１とＥ２  に同程度の歪みが生じる場合、特に面積の小さいエミッタＥ１の面積の歪みは、設計面積に対して無視できない程大きい比率で発生し、故にＥ１  ，Ｅ２  のエミッタ面積比に大きな誤差を生ずるおそれがある。すなわち、Ｅ１  の面積誤差によりＱ１  とＱ２  の所望のエミッタ面積比（１：ｎ）を精度良く得られにくくなるという課題がある。
【００３２】
この発明は、上記課題に鑑み、ベース・コレクタ共通で所定のエミッタ面積比を要する一対以上のトランジスタを並置させたモノリシックトランジスタにおいて、エミッタ面積比の精度を飛躍的に向上させ得る半導体装置およびこれを利用したバンドギャップ基準電源装置を提供することを目的とする。
【００３３】
【課題を解決するための手段】
この発明のバンドギャップ基準電源装置は、半導体集積回路上で安定な基準電圧を得るためのバンドギャップ基準電源装置であって、第１のトランジスタと、該第１のトランジスタに対してベース共通かつコレクタ共通とされエミッタ面積が第１のトランジスタより所定倍とされる第２のトランジスタと、前記第１のトランジスタおよび第２のトランジスタのベースにベース電圧を印加する入力部とを備え、前記第１のトランジスタおよび前記第２のトランジスタは共通のコレクタ層を有し、前記第１のトランジスタは、前記コレクタ層の主面に形成されるベース層と、該ベース層の主面の所定領域に拡散形成されるエミッタ層とを備え、前記第２のトランジスタは、前記コレクタ層の主面に形成されるベース層と、該ベース層の主面の所定領域に拡散形成されるエミッタ層とを備え、前記第２のトランジスタのエミッタ層の延べ面積は前記第１のトランジスタのエミッタ層の面積より大に設定され、前記第１のトランジスタのエミッタ層および前記第２のトランジスタのエミッタ層は少なくとも一列以上のエミッタ列領域内に互いに離間して配置され、前記第１のトランジスタのエミッタ層は前記エミッタ列領域内の列方向端部を除く中間位置に配置される。
【００３４】
好ましくは、前記第２のトランジスタのエミッタ層は、該第２のトランジスタの各エミッタ層の個々の形状および面積が前記第１のトランジスタのエミッタ層の形状および面積に対して同一に設定されるよう複数個に分割して形成される。
【００３５】
あるいは、半導体集積回路上で安定な基準電圧を得るためのバンドギャップ基準電源装置であって、第１のトランジスタと、該第１のトランジスタに対してベース共通かつコレクタ共通とされエミッタ面積が第１のトランジスタより所定倍とされる第２のトランジスタと、前記第１のトランジスタおよび第２のトランジスタのベースにベース電圧を印加する入力部とを備え、前記第１のトランジスタおよび前記第２のトランジスタは共通のコレクタ層を有し、前記第１のトランジスタは、前記コレクタ層の主面に形成されるベース層と、該ベース層の主面の所定領域に拡散形成されるエミッタ層とを備え、前記第２のトランジスタは、前記コレクタ層の主面に形成されるベース層と、該ベース層の主面の所定領域に拡散形成される複数個のエミッタ層とを備え、前記第１のトランジスタのエミッタ層および前記第２のトランジスタのエミッタ層は少なくとも一列以上のエミッタ列領域内に互いに離間して配置され、前記第１のトランジスタのエミッタ層は両側が前記第２のトランジスタのエミッタ層に挟まれて配置される。
【００３６】
この発明の好ましい実施例によれば、前記第２のトランジスタのエミッタ層の個数は前記第１のトランジスタのエミッタ層の個数の三倍以上に設定され、これにより前記第２のトランジスタのエミッタ層の延べ面積は前記第１のトランジスタのエミッタ層の面積の三倍以上に設定される。
【００３７】
この発明のさらに好ましい実施例によれば、前記第１のトランジスタのエミッタ層は複数個の前記第２のトランジスタのエミッタ層のうちの約半数づつの前記第２のトランジスタのエミッタ層で挟まれて配置され、これにより前記第１のトランジスタのエミッタ層は前記エミッタ列領域の中央部に配置される。
【００３８】
この発明の一つの局面では、前記エミッタ列領域は複数列状に形成される。
【００３９】
この発明の他の局面では、前記第１のトランジスタおよび前記第２のトランジスタののベース層は前記第１のトランジスタおよび前記第２のトランジスタの個々のエミッタ層ごとに独立形成され、前記第１のトランジスタおよび前記第２のトランジスタの各エミッタ層の形状および面積は互いに同一に設定される。
【００４０】
この発明の好ましい実施例によれば、前記入力部は、共通の前記コレクタ層の主面で前記第１のトランジスタまたは前記第２のトランジスタの側方に配置されるＭＯＳＦＥＴを有し、該ＭＯＳＦＥＴは、前記コレクタ層の主面上に形成される前記各ベース層と同時に形成されるウェルと、該ウェルの主面の所定領域に前記各エミッタ層と同時に拡散形成されるソース・ドレインとを備える。
【００４１】
この発明のさらに好ましい実施例によれば、前記ウェルの形状および面積と、前記第１のトランジスタおよび前記第２のトランジスタの前記各ベース層の形状および面積とは同一に設定され、前記ソース・ドレインの形状および面積と前記第１のトランジスタおよび第２のトランジスタの個々のエミッタ層の形状および面積とは夫々同一に設定される。
【００５１】
【作用】
この発明の請求項１および請求項３に係るバンドギャップ基準電源装置では、共通のコレクタが応力等の影響を受けてたわんでしまい、エミッタ列領域の列方向両端部のエミッタの形状歪みが生じても、第１のトランジスタのエミッタを両端部以外の位置に配置することで、第１のトランジスタのエミッタの形状歪みを低減できる。ここで、第２のトランジスタのエミッタに形状歪みが生じても、第２のトランジスタのエミッタの延べ面積を第１のトランジスタのエミッタの面積より大に設定しているため、第１のトランジスタのエミッタに形状歪みが生じる場合に比べて両エミッタの面積比の誤差が飛躍的に低減される。
【００５２】
この発明の請求項２に係るバンドギャップ基準電源装置では、第１のトランジスタのエミッタおよび第２のトランジスタのエミッタを拡散にて形成するため、拡散面積だけで面積を正確に設定しようとしても拡散時間、温度または湿度等の環境条件によって正確に設計面積と同一の面積を設定するのが困難であるが、第２のトランジスタのエミッタを複数個に分割して形成し、各第２のトランジスタのエミッタの個々の形状および面積を第１のトランジスタのエミッタの形状および面積に対して同一に設定しているので、第１のトランジスタのエミッタおよび個々の第２のトランジスタのエミッタに拡散面積誤差が生じても、個々の第２のトランジスタのエミッタおよび第１のトランジスタのエミッタに均一に拡散面積誤差が生じる。したがって、両トランジスタのエミッタ面積比の誤差を防止し
、エミッタ面積比精度を高めることができる。
【００５３】
この発明の請求項４および請求項５に係るバンドギャップ基準電源装置では、第１のトランジスタのエミッタの形状歪みを防止するためには第２のトランジスタのエミッタに形状歪みが生じることが避けられないが、第２のトランジスタのエミッタの個数を第１のトランジスタのエミッタの個数の三倍以上に設定することで、第２のトランジスタのエミッタの延べ面積を第１のトランジスタのエミッタの面積の三倍以上に設定し、第２のトランジスタのエミッタの延べ面積に対するに形状歪みの割合を軽減できる。
【００５４】
この発明の請求項６および請求項７に係るバンドギャップ基準電源装置では、共通のコレクタが応力等の影響を受けてたわんだ場合、第１のトランジスタのエミッタをエミッタ列領域の両端部から最も遠い中央部に配することで、第１のトランジスタのエミッタの形状歪みを可及的に低減できる。
【００５５】
この発明の請求項８に係るバンドギャップ基準電源装置では、第１のトランジスタと第２のトランジスタのいずれについても、第１のトランジスタのエミッタおよび第２のトランジスタのエミッタの面積を大にでき、したがって、各トランジスタに電流を流す際に内部抵抗をあたかも並列に接続する状態となるため、かかる内部抵抗を低減できる。したがって、消費電力を低減できる。
【００５６】
この発明の請求項９に係るバンドギャップ基準電源装置では、共通のコレクタが応力等の影響を受けてたわんだ場合、共通のコレクタの主面の両トランジスタのベースに形状歪みが生じ、さらに第１のトランジスタのエミッタおよび第２のトランジスタのエミッタに形状歪みが生じるが、第１のトランジスタのベースを対応するエミッタごとに独立形成し、第２のトランジスタのベースを対応する個々のエミッタごとに独立形成し、第２のトランジスタの個々のベースの形状および面積を第１のトランジスタのベースの形状および面積と同一に設定しているので、エミッタ列領域内のどの位置であっても、第１のトランジスタのベースに対する第１のトランジスタのエミッタ、および第２のトランジスタのベースに対する第２のトランジスタのエミッタの形状歪みの割合をほぼ均一にでき、これらの面積比の精度を向上できる。
【００５７】
この発明の請求項１０に係るバンドギャップ基準電源装置では、製造時に、第１のトランジスタ、第２のトランジスタおよびＭＯＳＦＥＴを同様のマスク工程を経て略同一手順で形成でき、製造コストを軽減できる。
【００５８】
この発明の請求項１１に係るバンドギャップ基準電源装置では、ＭＯＳＦＥＴのウェルの形状および面積と第１のトランジスタのベースおよび第２のトランジスタのベースの形状および面積とを同一に設定し、ＭＯＳＦＥＴのソース・ドレインの形状および面積と個々の第１のトランジスタのエミッタおよび第２のトランジスタのエミッタの形状および面積とを夫々同一に設定しているので、これらの半導体層の規格を統一でき、同様の形状の半導体層のうち、後から回路設計に基づいていずれのトランジスタのエミッタであるかを選択し回路構成できる。したがって、設計から完成までの納期を短縮できる。
【００５９】
【実施例】
［第１の実施例］
図１はこの発明の第１の実施例の半導体装置のレイアウトを示す平面図である。なお、従来例と同様の機能を有する部材・要素は同一符号を付している。本実施例の半導体装置は、例えば図９に示したバンドギャップ基準電源装置に用いられるもので、図１１に示したように、ＣＭＯＳの製造プロセスで使用する基板としてのｎ−  型半導体層１（第１の半導体層）をコレクタ、ウェルとしてのｐ−  型拡散層２（第２の半導体層および第２の半導体層）をベース、ソース・ドレイン（Ｓ，Ｄ）形成用のｎ＋  型拡散領域３（第３の半導体層および第４の半導体層）をエミッタとして用いる寄生の一対のトランジスタ（疑似バイポーラトランジスタ）Ｑ１  ，Ｑ２  を備える。該Ｑ１  ，Ｑ２  は、図１の如く、基板としてのｎ−  型半導体層１を共通とすることでコレクタ（Ｃ）共通（エミッタフォロワ）とされている。さらに、両トランジスタのＱ１  ，Ｑ２  のベースＢは共通とされている。一方のトランジスタ（第１のトランジスタ）Ｑ１  は、一個のエミッタＥ１  （第３の半導体層）と、前記ベースＢ（第２の半導体層）およびコレクタＣ（第１の半導体層）とから構成されている。すなわち、Ｑ１  は、前記ｎ−  型半導体層１（コレクタＣ）上に、前記ベースＢおよび前記エミッタＥ１  からなる第１の半導体素子部が積層されて形成される。前記エミッタＥ１  の面積はｎ＋  拡散工程にて所定の値ＳＥ１に設定される。他方のトランジスタ（第２のトランジスタ）Ｑ２  は、三個以上のｎ個のエミッタＥ２１，Ｅ２２，…，Ｅ２ｎ（第４の半導体層）と、前記第１の半導体層に連続されるベースＢ（第２の半導体層）および前記コレクタＣ（第１の半導体層）とから構成されている。すなわち、Ｑ２  は、前記ｎ−  型半導体層１（前記コレクタＣ）上の前記第１の半導体素子部に隣接する位置に、ベースＢおよびエミッタＥ２１，Ｅ２２，…，Ｅ２ｎからなる第２の半導体素子部が積層されて形成される。前記各エミッタＥ２１，Ｅ２２，…，Ｅ２ｎは前記エミッタＥ１  と同形状とされ、前記各エミッタＥ２１，Ｅ２２，…，Ｅ２ｎの面積は前記エミッタＥ１  の面積値ＳＥ１と設計上で同一に設定される。このように、前記各エミッタＥ２１，Ｅ２２，…，Ｅ２ｎを前記エミッタＥ１  と同形状かつ設計上で同一面積ＳＥ１に形成すると、拡散工程において拡散時間の制御等に誤差が生じて各エミッタＥ１  ，Ｅ２１，Ｅ２２，…，Ｅ２ｎの面積値ＳＥ１に誤差が生じたとしても、各エミッタＥ１  ，Ｅ２１，Ｅ２２，…，Ｅ２ｎに生じる誤差δはほぼ同一程度に生じるため、Ｑ２  のエミッタ面積の誤差の合計（ｎ×δ）はＱ１  の誤差（δ）のｎ倍となる。このことから、拡散時間の制御等に誤差が生じたとしても、Ｑ２  のｎ個のエミッタＥ２１，Ｅ２２，…，Ｅ２ｎの誤差を含む総面積は（ｎ×ＳＥ１＋ｎ×δ）＝ｎ×（ＳＥ１＋δ）となり、Ｑ１  の一個のエミッタＥ１  の誤差を含む面積（ＳＥ１＋δ）に対してｎ倍の面積とすることができる。前記Ｑ１  のエミッタＥ１  およびＱ２  のｎ個のエミッタＥ２１，Ｅ２２，…，Ｅ２ｎの夫々の間は互いに耐圧を保持し得る程度に離間され、一列に配列（以下、エミッタ列領域１０と称す）されている。前記Ｑ２  のｎ個のエミッタＥ２１，Ｅ２２，…，Ｅ２ｎは、スパッタ��ング等にて形成された一般的な配線パターン１１にて互いに並列に接続されている。なお、前記Ｑ１  ，Ｑ２  の各エミッタＥ１  ，Ｅ２１，Ｅ２２，…，Ｅ２ｎの平面視形状は、本実施例では正方形に形成されているが、隅部に丸みを持たせた略正方形、長方形、平行四辺形、隅部に丸みを持たせた略長方形あるいは略平行四辺形、円形、楕円、または三角形等の他の形状に形成されていてもよい。かかる形状は、Ｑ１  ，Ｑ２  と同時プロセスで形成される図１１中のＣＭＯＳ５のソース・ドレインと同一形状とされる。なお、該ＣＭＯＳ５は、図９中の演算増幅器Ａ１（入力部）の構成要素として設けられる。
【００６０】
そして、図１の如く、前記Ｑ１  のエミッタＥ１  と前記Ｑ２  のｎ個のエミッタＥ２１，Ｅ２２，…，Ｅ２ｎとで形成されるエミッタ列領域１０の両端部には、前記Ｑ２  のエミッタＥ２１，Ｅ２ｎのみが配置され、前記Ｑ１  のエミッタＥ１  は前記Ｑ２  の両端部のエミッタＥ２１，Ｅ２ｎの間に挟まれた内側位置、具体的にはエミッタＥ２１に隣合う内側位置に配置される。このように、Ｑ１  の一個のエミッタＥ１  を両端部以外の位置に配置しているので、基板（ｎ−  型半導体層１）等が応力等の影響を受けてたわんでしまい、エミッタ列領域１０の両端部のエミッタの形状歪みが生じても、エミッタＥ１  の形状歪みを両端部のエミッタＥ２１，Ｅ２ｎに比べて低減できる。
【００６１】
ここで、Ｑ１  のエミッタＥ１  のエミッタ面積をＳＥ１、Ｑ２  のエミッタＥ２１，Ｅ２２，…，Ｅ２ｎの総面積をＳＥ２と置くと、所望のＳＥ２はｎ×ＳＥ１となる。ただし、上述のように両端部のエミッタＥ２１，Ｅ２ｎのエミッタ面積が形状歪みを生じるため、それ以外のエミッタは影響なく面積は変わらないとすると、該Ｅ２１，Ｅ２ｎのエミッタ面積はそれ以外のエミッタ面積の（１−β）倍（ただし、０＜β＜＜１）になる。したがって、Ｑ１  とＱ２  のエミッタ面積比ＳＥ１：ＳＥ２は、図１のように構成するとき次式のようになる。なお、形状歪みによるεｒｒ２  は誤差成分である。
【００６２】
【数１１】
0003612089.tif 000012
【００６３】
ここで、図２のように、Ｑ２  が、Ｑ１  の一個のエミッタＥ１  と略同面積のｎ個のエミッタＥ２１，Ｅ２２，…，Ｅ２ｎを有しているものの、Ｑ１  の一個のエミッタＥ１  がエミッタ列領域１０の片端部に配置される提案例を考えてみる。形状歪みによる誤差成分をεｒｒ１  とすると、次式が成立する。
【００６４】
【数１２】
0003612089.tif 000013
【００６５】
本実施例の誤差成分εｒｒ２  が図２の提案例の誤差成分εｒｒ１  より少なければ、提案例よりも本実施例の方が面積精度の点で優れているといえる。εｒｒ１  とεｒｒ２  の差を計算すると次式のようになる。
【００６６】
【数１３】
0003612089.tif 000014
【００６７】
上記の通り、ｎ≧３、０＜β＜＜１であるため、次の不等式が成り立つ。
【００６８】
【数１４】
0003612089.tif 000015
【００６９】
このことから、本実施例の誤差成分εｒｒ２  は、図２の提案例の誤差成分εｒｒより低減されることがわかる。したがって、本実施例の半導体装置を例えば図９に示したバンドギャップ基準電源装置に用いる場合、Ｑ１  とＱ２  を所望のエミッタ面積比（１：ｎ）に精度良く設定でき、両トランジスタＱ１  ，Ｑ２  のベース・エミッタ間電圧差ΔＶＢＥを所望の値に正確に設定できる。
【００７０】
なお、半導体装置の製造時には、図１１に示すように、まず、ｎ−  型半導体層１の主面（上面）の所定位置にｐ−  イオンを注入後、アニール工程を経てこれを拡散し、ウェルとしてのｐ−  型拡散層２を形成する。この際、図１１の如く、両トランジスタＱ１  ，Ｑ２  のベースＢと、これらに隣接するＣＭＯＳ５のウェルＷの形成とを同時に行う。そして、ＣＭＯＳ５のウェルＷの形状および面積と、両トランジスタＱ１  ，Ｑ２  のベースＢの形状および面積とを同一に設定しておく。しかる後、ｐ−  型拡散層２の主面（上面）の所定位置にｎ＋  イオンを注入後、アニール工程を経てこれを拡散し、ｎ＋  型拡散領域３を形成する。この際、両トランジスタＱ１  ，Ｑ２  のエミッタＥ１  ，Ｅ２１，Ｅ２２，…，Ｅ２ｎと、ＣＭＯＳ５のソース・ドレインＳ，Ｄの形成とを同時に行う。そして、演算増幅器Ａ１（入力部）のＣＭＯＳ５のソース・ドレインＳ，Ｄの形状および面積と、両トランジスタＱ１  ，Ｑ２  の個々のエミッタＥ１  ，Ｅ２１，Ｅ２２，…，Ｅ２ｎの形状および面積とを夫々同一に設定しておく。そうすると、両トランジスタＱ１  ，Ｑ２  をＣＭＯＳ５の形成工程で同時に形成できるため、製造作業が非常に速く済み、製造コストを低減できる。そして、ＣＭＯＳ５のソース・ドレインの形状および面積と個々のＱ１  のエミッタＥ１  およびＱ２  の各エミッタＥ２１，Ｅ２２，…，Ｅ２ｎの形状および面積とを夫々同一に設定しているので、これらの半導体層の規格を統一でき、同様の形状の半導体層のうち、後から回路設計に基づいていずれのトランジスタのエミッタであるかを選択し回路構成できる。したがって、設計から完成までの納期を短縮できる。
【００７１】
［第２の実施例］
図３はこの発明の第２の実施例の半導体装置のレイアウトを示す平面図である。第１の実施例では、一のエミッタ列領域１０中において、Ｑ１  のエミッタＥ１  をＱ２  の片端部のエミッタＥ２１に隣合う内側位置に配置していたが、この場合、Ｅ１  は片端部より少し内側に配置されているだけであるため、基板等のたわみ度合いが激しく、形状歪みの影響が更に内部に至る場合には、エミッタＥ１  の形状歪みを完全に防止できない可能性がある。そこで、本実施例では、エミッタＥ１  の形状歪みを完全に防止すべく、さらにＱ１  のエミッタＥ１  をエミッタ列領域１０の両端部から遠ざけるよう、前記エミッタＥ１  をエミッタ列領域１０のほぼ中央部に配置している。具体的には、Ｅ１  をＱ２  のエミッタのうちの約半分（ｍ個）のエミッタＥ２１〜Ｅ２ｍと、残りの約半分（ｎ−ｍ個）のエミッタＥ２（ｍ＋１）〜Ｅ２ｎで挟んだ配置としている。すなわち、エミッタＥ１  はエミッタ列領域１０の片端部からｍ＋１番目に配置される。ここで、ｎが偶数のとき、ｍ＝１／２ｎ，ｎが奇数のときｍ＝１／２（ｎ−１）とする。そうすると、基板等のたわみ度合いが激しい場合でも、たわみが左右対象に発生するため、中央部の形状歪みはほとんどなく、故にエミッタＥ１  の形状歪みはほぼ完全に防止できる。したがって、第１の実施例に比べて、さらにＱ１  とＱ２  を所望のエミッタ面積比（１：ｎ）に精度良く設定でき、両トランジスタＱ１  ，Ｑ２  のベース・エミッタ間電圧差ΔＶＢＥを所望の値にさらに正確に設定できる。その他の構成、製造方法、作用および効果は第１の実施例と同様である。特に例えば図９に示したバンドギャップ基準電源装置に用いられるものである点で第１の実施例と同様である。
【００７２】
［第３の実施例］
図４はこの発明の第３の実施例の半導体装置のレイアウトを示す平面図である。本実施例の半導体装置は、両トランジスタＱ１  ，Ｑ２  の内部抵抗値を軽減するため、さらにエミッタ面積を均等な割合で増大せしめるもので、第１の実施例および第２の実施例と異なり、二列のエミッタ列領域１０ａ，１０ｂを有する配列構成となっている。すなわち、Ｑ１  は両列に一個づつ、すなわち二個のエミッタＥ１１，Ｅ１２を有しており、Ｑ２  は一方の列にｎ個のエミッタＥ２１１  〜Ｅ２ｎ１  を有し、他方の列にｎ個のエミッタＥ２１２  〜Ｅ２ｎ２  を有している。すなわち、Ｑ２  は２×ｎ個のエミッタを有している。Ｑ１  の両エミッタＥ１１，Ｅ１２は配線パターン１２ａにて互いに電気的に接続されている。また、Ｑ２  の列同士で互いに対応するエミッタＥ２１１  とＥ２１２  、…、Ｅ２ｍ１  とＥ２ｍ２  、Ｅ２（ｍ＋１）１  とＥ２（ｍ＋１）２  、…、Ｅ２ｎ１  とＥ２ｎ２  は配線パターン１２ｂにて互いに電気的に接続されている。さらに、一列目のエミッタ列領域１０ａ，１０ｂのＱ２  のエミッタＥ２１１  、…、Ｅ２ｎ１  は配線パターン１１にて互いに電気的に接続されている。これにより、Ｑ２  の全てのエミッタＥ２１１  〜Ｅ２ｎ２  は電気的に接続される。そして、Ｑ１  の一方の列のＥ１１を、Ｑ２  の同列のエミッタのうちの半分（ｍ個）のエミッタＥ２１１  〜Ｅ２ｍ１  と、残りの半分（ｎ−ｍ個）のエミッタＥ２（ｍ＋１）１  〜Ｅ２ｎ１  で挟んだ配置としている。同様に、Ｑ１  の他方の列のエミッタＥ１２を、Ｑ２  の同列のエミッタのうちの半分（ｍ個）のエミッタＥ２１２  〜Ｅ２ｍ２  と、残りの半分（ｎ−ｍ個）のエミッタＥ２（ｍ＋１）２  〜Ｅ２ｎ２  で挟んだ配置としている。これにより、各トランジスタの内部抵抗値は、面積に反比例して低減され、具体的には、面積が二倍になった分、内部抵抗値は半減する。その他の構成および効果は第２の実施例と同様であり、特に例えば図９に示したバンドギャップ基準電源装置に用いられるものである点で第２の実施例と同様である。
【００７３】
［第４の実施例］
図５はこの発明の第４の実施例の半導体装置を示す図である。本実施例の半導体装置は、両トランジスタＱ１  ，Ｑ２  の内部抵抗値を軽減するため、さらにエミッタ面積を均等な割合で増大せしめるもので、第３の実施例と異なり、三列以上のλ列のエミッタ列領域１０ａ１  〜１０ａλを有する多列構成となっている。すなわち、Ｑ１  は各エミッタ列領域１０ａ１  〜１０ａλに一個づつ、すなわち合計λ個のエミッタＥ１１，Ｅ１２，…，Ｅ１  λを有しており、Ｑ２  は各エミッタ列領域１０ａ１  〜１０ａλにｎ個、例えば第１のエミッタ列領域１０ａ１  〜１０ａλにｎ個のエミッタＥ２１１  〜Ｅ２ｎ１  を有し、また例えば第λのエミッタ列領域１０ａ１  〜１０ａλにｎ個のエミッタＥ２１λ〜Ｅ２ｎλを有している。すなわち、Ｑ２  は合計λ×ｎ個のエミッタを有している。Ｑ１  の両エミッタＥ１１，Ｅ１２，…，Ｅ１  λは配線パターン１２ａにて互いに電気的に接続されている。また、Ｑ２  の列同士で互いに対応するエミッタＥ２１１  〜Ｅ２１λ、…、Ｅ２ｍ１  〜Ｅ２ｍλ、Ｅ２（ｍ＋１）１  〜Ｅ２（ｍ＋１）λ、…、Ｅ２ｎ１  〜Ｅ２ｎλは配線パターン１２ｂにて互いに電気的に接続されている。さらに、一列目のエミッタ列領域１０ａ１  〜１０ａλのＱ２  のエミッタＥ２１２  、…、Ｅ２ｎ１  は配線パターン１１にて互いに電気的に接続されている。これにより、Ｑ２  の全てのエミッタＥ２１１  〜Ｅ２ｎλは電気的に接続される。そして、各エミッタ列領域１０ａ１  〜１０ａλにおいて、Ｑ１  のエミッタＥ１１、Ｅ１２、…、Ｅ１  λを、Ｑ２  の夫々対応するエミッタ列領域１０ａ１  〜１０ａλの約半分の数（ｍ個）のエミッタＥ２１１  〜Ｅ２ｍ１  、Ｅ２１２  〜Ｅ２ｍ２  、…、Ｅ２１λ〜Ｅ２ｍλと、残りの半分（ｎ−ｍ個）のエミッタＥ２（ｍ＋１）１  〜Ｅ２ｎ１  、Ｅ２（ｍ＋１）２  〜Ｅ２ｎ２  、…、Ｅ２（ｍ＋１）λ〜Ｅ２ｎλとで挟んだ配置としている。これにより、各トランジスタの内部抵抗値は、面積に反比例して低減され、具体的には、面積がλ倍になった分、内部抵抗値はほぼλ分の一に低減される。その他の効果は第２の実施例と同様であり、特に例えば図９に示したバンドギャップ基準電源装置に用いられるものである点で第２の実施例と同様である。
【００７４】
［第５の実施例］
図６はこの発明の第５の実施例の半導体装置のレイアウトを示す平面図である。本実施例の半導体装置は、Ｑ１  のエミッタＥ１  が縦横いずれの方向にも中央に位置するよう配置されたものである。すなわち、平面視略正方形のウェルとしてのベースＢにおいて、平面視ロ字型の周囲部にＱ２  のエミッタＥ２１〜Ｅ２８が配され、該Ｑ２  のエミッタＥ２１〜Ｅ２８で囲まれた平面視中央部のみにＱ１  のエミッタＥ１  が配されている。このように形成すると、Ｑ１  のエミッタＥ１  は縦横いずれの方向に見ても端部に配されておらず、故にＥ１  のエミッタ面積を精度良く設定できる。その他の構成および効果は第３の実施例および第４の実施例と同様であり、特に例えば図９に示したバンドギャップ基準電源装置に用いられるものである点で第４の実施例と同様である。なお、本実施例では、３×３のマトリクス構成としているが、さらにエミッタ数の多いマトリクス構成としても良いことは言うまでもない。
【００７５】
［第６の実施例］
図７はこの発明の第６の実施例の半導体装置のレイアウトを示す平面図である。本実施例の半導体装置は、Ｑ１  ，Ｑ２  の各エミッタＥ２１〜Ｅ２  λ，Ｅ１  ，Ｅ２（λ＋１）  〜Ｅ２ｎに夫々対応するベースＢ２１〜Ｂ２  λ，Ｂ１  ，Ｂ２（λ＋１）  〜Ｂ２ｎをエミッタごとに分離し、互いに隣合うベースＢ２１〜Ｂ２  λ，Ｂ１  ，Ｂ２（λ＋１）  〜Ｂ２ｎを離間させたものである。上記第１の実施例乃至第５の実施例の場合、各エミッタがウェルとしてのベース領域内に配置されるため、ウェル領域の境界から応力を少なからず受けている。そして、一個のベース領域内に複数のエミッタが配置される場合、ベースに対するエミッタの位置の相違によってエミッタの形状に誤差が生じる可能性がある。そこで、本実施例では、各エミッタＥ２１〜Ｅ２  λ，Ｅ１  ，Ｅ２（λ＋１）  〜Ｅ２ｎに対してウェルとしてのベースＢ２１〜Ｂ２  λ，Ｂ１  ，Ｂ２（λ＋１）  〜Ｂ２ｎを一体一に対応させることで、各エミッタＥ２１〜Ｅ２  λ，Ｅ１  ，Ｅ２（λ＋１）  〜Ｅ２ｎに対するの各ベースＢ２１〜Ｂ２  λ，Ｂ１  ，Ｂ２（λ＋１）  〜Ｂ２ｎの影響はほぼ均一になる。したがって、Ｑ１  ，Ｑ２  の各エミッタＥ２１〜Ｅ２  λ，Ｅ１  ，Ｅ２（λ＋１）  〜Ｅ２ｎだけでなく、Ｑ１  ，Ｑ２  のベースＢ１  ，ベースＢ２１〜Ｂ２ｎの面積比（ベース面積比）についても精度を高め得るといった効果がある。さらに、本実施例では、Ｑ１  のエミッタＥ１  およびベースＢ１  をエミッタ列領域１０（またはベース列領域１０）の中央に配しているので、応力の影響により基板等がたわんだとしても、Ｑ１  のエミッタＥ１  およびベースＢ１  を端部に配置する場合に比べてエミッタ面積およびベース面積を夫々精度良く設定できる。なお、図７中の１３はＱ１  ，Ｑ２  の全ベースＢ１  ，Ｂ２１〜Ｂ２ｎを接続するための配線パターンである。その他の構成および効果は第１の実施例と同様であり、特に例えば図９に示したバンドギャップ基準電源装置に用いられるものである点で第１の実施例と同様である。なお、図７では、エミッタ列領域１０の一例を示したものであり、第３の実施例乃至第５の実施例のように複数のエミッタ列領域を有していてもよい。
【００７６】
［変形例］
（１）第１の実施例において、Ｑ１  のエミッタＥ１  は単一にしか設けられていないが、一列のエミッタ列領域中に複数のエミッタＥ１  を配置してもよい。
【００７７】
（２）上記各実施例の半導体装置は、図９に示すバンドギャップ基準電源装置に適用するものとして説明したが、その他の回路部品として適用するものであっても良い。
【００７８】
（３）上記各実施例の半導体装置は、ＮＰＮトランジスタについてのものを例に説明したが、ＰＮＰトランジスタについてのものであってもよい。
【００８７】
【発明の効果】
この発明の請求項１および請求項３によると、第１のトランジスタのエミッタを両端部以外の位置に配置しているので、共通のコレクタが応力等の影響を受けてたわみ、エミッタ列領域の列方向両端部のエミッタの形状歪みが生じても、第１のトランジスタのエミッタの形状歪みを低減できる。ここで、第２のトランジスタのエミッタに形状歪みが生じても、第２のトランジスタのエミッタの延べ面積を第１のトランジスタのエミッタの面積より大に設定しているため、第１のトランジスタのエミッタに形状歪みが生じる場合に比べて両エミッタの面積比の誤差が飛躍的に低減されるという効果がある。
【００８８】
この発明の請求項２によると、第２のトランジスタのエミッタを複数個に分割して形成し、各第２のトランジスタのエミッタの個々の形状および面積を第１のトランジスタのエミッタの形状および面積に対して同一に設定しているので、各エミッタを拡散にて形成する際に面積誤差が生じても、個々の第２のトランジスタのエミッタおよび第１のトランジスタのエミッタに均一に拡散面積誤差が生じる。したがって、両トランジスタのエミッタ面積比の誤差を防止し、エミッタ面積比精度を高めることができるという効果がある。
【００８９】
この発明の請求項４によると、第２のトランジスタのエミッタの延べ面積を第１のトランジスタのエミッタの面積の三倍以上に設定し、請求項１６によると、第２のトランジスタのエミッタの個数を第１のトランジスタのエミッタの個数の三倍以上に設定しているので、第２のトランジスタのエミッタに形状歪みが生じても、第１ののトランジスタのエミッタに形状歪みが生じるよりは、エミッタの延べ面積に対するに形状歪みの割合を軽減できる、したがって、両トランジスタのエミッタ面積比の精度を向上できるという効果がある。
【００９０】
この発明の請求項６および請求項７によると、第１のトランジスタのエミッタをエミッタ列領域の両端部から最も遠い中央部に配しているので、共通のコレクタが応力等の影響を受けてたわんだ場合でも、第１のトランジスタのエミッタの形状歪みを可及的に低減できるという効果がある。
【００９１】
この発明の請求項８によると、エミッタ列領域を複数列状に形成しているので、第１のトランジスタのエミッタおよび第２のトランジスタのエミッタの面積を大にでき、したがって、両トランジスタについて各トランジスタに電流を流す際に内部抵抗を低減できる。したがって、消費電力を低減できるという効果がある。
【００９２】
この発明の請求項９によると、第１のトランジスタのベースを対応するエミッタごとに独立形成し、第２のトランジスタのベースを対応する個々のエミッタごとに独立形成し、第２のトランジスタの個々のベースの形状および面積を第１のトランジスタのベースの形状および面積と同一に設定しているので、共通のコレクタが応力等の影響を受けてたわんでも、第１のトランジスタのベースに対する第１のトランジスタのエミッタ、および第２のトランジスタのベースに対する第２のトランジスタのエミッタの形状歪みの割合をほぼ均一にでき、これらの面積比の精度を向上できるという効果がある。
【００９３】
この発明の請求項１０によると、製造時に、第１のトランジスタ、第２のトランジスタおよびＭＯＳＦＥＴを同様のマスク工程を経て略同一手順で形成でき、製造コストを軽減できるという効果がある。
【００９４】
この発明の請求項１１によると、ＭＯＳＦＥＴのウェルの形状および面積と第１のトランジスタのベースおよび第２のトランジスタのベースの形状および面積とを同一に設定し、ＭＯＳＦＥＴのソース・ドレインの形状および面積と個々の第１のトランジスタのエミッタおよび第２のトランジスタのエミッタの形状および面積とを夫々同一に設定しているので、これらの半導体層の規格を統一でき、同様の形状の半導体層のうち、後から回路設計に基づいていずれのトランジスタのエミッタであるかを選択し回路構成できる。したがって、設計から完成までの納期を短縮できるという効果がある。
【図面の簡単な説明】
【図１】この発明第１の実施例の半導体装置のレイアウトを示す平面図である。
【図２】他の提案例の半導体装置のレイアウトを示す平面図である。
【図３】この発明第２の実施例の半導体装置のレイアウトを示す平面図である。
【図４】この発明第３の実施例の半導体装置のレイアウトを示す平面図である。
【図５】この発明第４の実施例の半導体装置のレイアウトを示す平面図である。
【図６】この発明第５の実施例の半導体装置のレイアウトを示す平面図である。
【図７】この発明第６の実施例の半導体装置のレイアウトを示す平面図である。
【図８】第１の従来例のバンドギャップ基準電源装置の基本回路図である。
【図９】演算増幅器を用いた第２の従来例のバンドギャップ基準電源装置の回路図である。
【図１０】各従来例における半導体装置のレイアウトを示す平面図である。
【図１１】ＣＭＯＳ構造のバンドギャップ基準電源装置を示す断面図である。
【図１２】第２の従来例の半導体装置のレイアウトを示す平面図である。
【符号の説明】
１    第１の半導体層
２    第２の半導体層
Ｅ１    第３の半導体層
Ｅ２１〜Ｅ２ｎ  第４の半導体層
Ｑ１    第１のトランジスタ
Ｑ２    第２のトランジスタ
１０  列領域
Ｅ１１，Ｅ１２  第３の半導体層
１０ａ，１０ｂ  列領域
Ｅ２１１  〜Ｅ２ｎ２    第４の半導体層
Ｅ１１〜Ｅ１  λ  第３の半導体層
Ｅ２１１  〜Ｅ２ｎλ  第４の半導体層
１０ａ１  〜１０ａλ  列領域
Ｅ２１〜Ｅ２８  第４の半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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