(57)【特許請求の範囲】
【請求項１】
１の主装置について、当該主装置と、伝送路を介してそれぞれ上記主装置に接続される複数の従属装置とでデータを伝送するためのＰＤＳ（Passive Double Star）伝送システムに用いられ、主装置から同期信号を含む下りデータ信号を受信し、かつ、主装置に対して上りデータ信号を構成するバースト信号を送信するための従属装置において、
上記主装置から受信した下りデータ信号を参照し、上記下りデータ信号に含まれるクロック信号から安定化された装置内クロックを生成する安定化クロック生成部と、
上記受信した下りデータ信号を上記装置内クロックに載せ替えるクロック載替部と、
上記装置内クロックに載せ替えられた下りデータ信号から同期信号を検出する同期信号検出部と、
バースト信号の送信からデータ信号の受信までの時間間隔を上記装置内クロックを用いて計測することにより、自従属装置と主装置との間を光信号が伝搬するのに要する伝搬時間を算出し、当該伝搬時間を用いて下りデータ信号を受信してからバースト信号を送信するまでの遅延時間を設定する遅延時間設定部と、
バースト信号を主装置に送信する位相を、上記同期信号が検出されてから上記遅延時間だけ経過した位相に、上記装置内クロックを用いて調整する遅延量調整部と
を有し、
上記遅延時間設定部は、バースト信号を送信してから上記同期信号を検出するまでに計数した上記装置内クロックのクロック数を用いて上記伝搬時間を算出すること
を特徴とする従属装置。
【請求項２】
請求項１において、
伝送されたデータを利用することができる宅内装置が少なくとも１つ接続され、受け取ったデータ信号を上記宅内装置にそれぞれ分配し、それぞれの宅内装置から受け取ったデータ信号を集線するための分配器を備えることを特徴とする従属装置。
【請求項３】
請求項１または２において、
上記安定化クロック生成部は、上記下りデータ信号に含まれるクロック信号について、クロックパルス同士の間隔が平均化されたクロック信号を生成することを特徴とする従属装置。
【請求項４】
請求項３において、
上記安定化クロック生成部は、上記下りデータ信号に含まれるクロック信号を参照して発振する位相同期発振器であることを特徴とする従属装置。
【請求項５】
１の主装置について、当該主装置と、複数の従属装置とでデータを伝送するためのＰＤＳ（Passive Double Star）伝送システムに用いられ、主装置から同期信号を含む下りデータ信号を受信し、かつ、主装置に対して上りデータ信号を構成するバースト信号を送信するための従属装置におけるクロック同期方法において、
上記従属装置は、
上記主装置から受信した下りデータ信号を参照し、上記下りデータ信号に含まれるクロック信号から安定化された装置内クロックを生成するクロック生成ステップと、
上記受信した下りデータ信号を上記生成した装置内クロックに載せ替える載せ替えステップと、
上記装置内クロックに載せ替えられた下りデータ信号に含まれるフレーム同期信号を検出する検出ステップと、
データ信号の送受信の時間間隔を計測することにより、自従属装置と主装置との間を光信号が伝搬するのに要する伝搬時間を算出する算出ステップと、
当該伝搬時間を用いて下りデータ信号を受信してからバースト信号を送信するまでの遅延時間を設定する設定ステップと、
上記同期信号が検出されてから上記遅延時間だけ経過したタイミングでバースト信号を主装置に送信する送信ステップと
を実行し、
上記算出ステップは、
バースト信号を送信してから上記同期信号を検出するまでに計数した上記装置内クロックのクロック数を用いて上記伝搬時間を算出すること
ことを特徴とするクロック同期方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＤＳ伝送システムに用いられる従属装置、および、従属装置におけるクロック同期方法に係り、特に、バースト信号を送出する位相の精度を向上させることに好適な、ＰＤＳ伝送システムに用いられる従属装置、および、従属装置におけるクロック同期方法に関する。
【０００２】
【従来の技術】
１の加入者線終端局装置（以下、局装置という）に対して、複数の加入者線終端装置（以下、宅内装置という）を接続し、データを伝送するためのＰＤＳ（ Passive Double Star ）伝送システムが用いられている。各宅内装置は、局装置から送出される下りデータ信号から抽出した抽出クロックに従って内部回路を動作させている。そして、局装置に送出するバースト信号は、抽出クロックに従って送出される。
【０００３】
ところが、各宅内装置が受け取る下りデータ信号には、往々にしてジッタが含まれているため、内部回路が動作する抽出クロックにジッタが重畳する。宅内装置は、このジッタが重畳した抽出クロックに従ってバースト信号を局装置に送出するから、このバースト信号に、下り信号に含まれるジッタが伝搬してしまう。
【０００４】
バースト信号にジッタが含まれていると、局装置がバースト信号を読み取る際にエラーを起こす原因となる。このエラーを防ぐために、バースト信号に含まれるジッタを低減するためのクロック同期方法が開発されている。例えば、装置内で安定化された装置内クロックを生成し、これに従ってバースト信号を送出する宅内装置がある。安定化された装置内クロックに従ってバースト信号を送出することにより、送信されるバースト信号に含まれるジッタを低減することができる。下りデータ信号を受信するための抽出クロックで動作する回路と、バースト信号を送出するための装置内クロックで動作する回路とのデータ信号の受け渡しには、エラスティックストアメモリが用いられている。これは、抽出クロックと装置内クロックとの位相差によるデータ信号の受け渡しの困難を避けるためである。エラスティックストアメモリを用いた具体的な回路例としては、特開昭６１−９０５４２号公報に記載されるフレームアライナが挙げられる。
【０００５】
【発明が解決しようとする課題】
しかし、従来の宅内装置は、バースト信号を送出する信号送出位相は、受信した下りデータ信号に含まれるフレーム同期信号を基準として制御している。このため、下りデータ信号にジッタが含まれていると、そのジッタに相当する誤差が信号送出位相に生じる。
【０００６】
また、信号送出位相を制御するための回路は、抽出クロックおよび装置内クロックの位相差が無視できる信号速度まで小さくされたクロックに従って動作する。これは、下りデータ信号におけるフレーム基準信号、および、装置内クロックに従うバースト信号を共に処理するためである。ところが、クロック速度をさげると、クロックの周期が長くなり、位相を制御するステップが粗くなる。これは、位相を制御する精度を悪化させる原因となる。
【０００７】
ＰＤＳ伝送システムにおいて、各宅内装置は、バースト信号がそれぞれ割り当てられたタイムスロットに局装置に到着するように、信号送出位相を制御している。ところが、この信号送出位相の精度が不十分であると、複数の宅内装置からそれぞれ送出されたバースト信号同士が衝突することがある。この衝突を避けるため、隣接するタイムスロット間には、ガードタイムが設けられている。
【０００８】
しかし、ガードタイムを設けることは、他方では、割り当て可能なタイムスロット資源を減少させる。これは、伝送システムにおけるデータ伝送効率を低下させることにつながる。発明者等は、バースト信号を送出する信号送出位相の精度を向上させることにより、ガードタイムを小さくすることに着目した。
【０００９】
タイムスロット資源を有効に利用することは、上述した宅内装置の他、局装置に宅内装置を接続するための遠隔集線装置など、主装置に対するデータ信号の送信をＴＤＭＡ方式で行う従属装置に共通する課題である。
【００１０】
従って、本発明は、バースト信号の送出位相の精度を向上させることができる従属装置、および、従属装置におけるクロック同期方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明によれば、上記目的を達成するため、
１の主装置について、当該主装置と、複数の従属装置とでデータを伝送するためのＰＤＳ（ Passive Double Star ）伝送システムに用いられ、主装置から同期信号を含む下りデータ信号を受信し、かつ、主装置に対して上りデータ信号を構成するバースト信号を送信するための従属装置において、
上記主装置から受信した下りデータ信号を参照して、安定化された装置内クロックを生成するための安定化クロック生成部と、
上記受信した下りデータ信号を上記装置内クロックに載せ替えるためのクロック載替部と、
下りデータ信号を受信してからバースト信号を送信するまでの遅延時間を設定するための遅延時間設定部と、
上記装置内クロックに載せ替えられた下りデータ信号から同期信号を検出するための同期信号検出部と、
バースト信号を主装置に送信する位相を、上記同期信号が検出されてから上記遅延時間だけ経過した位相に調整するための遅延量調整部とを有すること
を特徴とする従属装置が提供される。
【００１２】
また、本発明の第２の態様によれば、
１の主装置について、当該主装置と、複数の従属装置とでデータを伝送するためのＰＤＳ（ Passive Double Star ）伝送システムに用いられ、主装置から同期信号を含む下りデータ信号を受信し、かつ、主装置に対して上りデータ信号を構成するバースト信号を送信するための従属装置におけるクロック同期方法において、
上記主装置から受信した下りデータ信号を参照して、安定化された装置内クロックを生成し、
上記受信した下りデータ信号を上記装置内クロックに載せ替え、
上記装置内クロックに載せ替えられた下りデータ信号に含まれるフレーム同期信号を検出し、
上記同期信号が検出されてから予め定められた遅延時間だけ経過したタイミングでバースト信号を主装置に送信すること
を特徴とするクロック同期方法が提供される。
【００１３】
【発明の実施の形態】
図１から図６を参照して、本発明の第１の実施の形態について説明する。本実施の形態は、主装置となる局装置と、これに従属する従属装置となる宅内装置とを有するＰＤＳ伝送システムに用いられる宅内装置の例である。
【００１４】
まず、図１を参照して、ＰＤＳ伝送システムの構成例について説明する。図１において、ＰＤＳ伝送システムは、局装置１８と、Ｎ（ここで、Ｎは正の整数である。）の宅内装置１０００（１）〜（Ｎ）と、光スターカップラ２０とを有して構成される。
【００１５】
局装置１８と光スターカップラ２０とが、光ファイバ伝送路１６により接続され、Ｎ個の宅内装置１０００（１）〜（Ｎ）と光スターカップラ２０とが、Ｎの光ファイバ伝送路１７（１）〜（Ｎ）によってそれぞれ接続される。
【００１６】
次に、図２および図３を参照して、ＰＤＳ伝送システムにおけるデータ伝送方式について説明する。局装置１８から各宅内装置１０００（１）〜（Ｎ）に送られる下りデータ信号は、図２に示すように、ＴＤＭ（ Time-Division Maltiplexing ；時分割多重）方式で伝送される。各宅内装置１０００（１）〜（Ｎ）から局装置に送られる上りデータ信号は、図３に示すように、ＴＤＭＡ（ Time-Division Multiple Access ；時分割多元接続）方式で伝送される。
【００１７】
局装置１８から各宅内装置１０００（１）〜（Ｎ）に送信される下りデータ信号１は、図２に示すように、Ｎ個の宅内装置１０００（１）〜（Ｎ）に対するＮ個のバースト信号を含む一連の信号（以下、一連信号という。）として、光ファイバ伝送路１６に送出される。光ファイバ伝送路１６に送出された続信号は、光スターカプラ２０によって、Ｎ個の光ファイバ伝送路１７（１）〜（Ｎ）に分岐される。分岐された信号２（１）〜（Ｎ）は、それぞれ一連信号として各宅内装置１０００（１）〜（Ｎ）に送出される。
【００１８】
一方、各宅内装置１０００（１）〜（Ｎ）から局装置１８に送信される上りデータ信号は、図３に示すように、各宅内装置１０００（１）〜（Ｎ）からそれぞれバースト信号３（１）〜（Ｎ）として送信される。それぞれ送信されたバースト信号３（１）〜（Ｎ）は、それぞれ伝送路１７（１）〜（Ｎ）に送出され、光スターカップラ２０により多重化される。Ｎのバースト信号３（１）〜（Ｎ）を含んで多重化された上りデータ信号４は、伝送路１６を伝送して局装置１８に送られる。
【００１９】
それぞれのバースト信号３（１）〜（Ｎ）の送出は、局装置１８に到着する際に、バースト信号同士が衝突しないように送出位相を制御して行われる。
【００２０】
すなわち、送出したバースト信号が局装置１８に到着することが許される時間（以下、タイムスロットという）が、各々の宅内装置１０００（１）〜（Ｎ）に排他的に割り当てられる。各タイムスロット間には、いずれのバースト信号の到着も許されない時間（以下、ガードタイムという）が設けられる。ガードタイムの大きさは、バースト信号が局装置１８に到着する位相の誤差を考慮して、バースト信号同士の衝突が起きないように予め定められる。各々の宅内装置１０００（１）〜（Ｎ）は、それぞれが接続される光ファイバ伝送路１６、および、光ファイバ伝送路１７（１）〜（Ｎ）による伝送遅延が補正され、それぞれに割り当てられたタイムスロットに、バースト信号が局装置１８に到着するように、バースト信号を送出する信号送出位相を制御する。
【００２１】
次に、図４を参照して、宅内装置について詳細に説明する。図４において、宅内装置１０００は、外部とデータ信号を送受するためのインタフェース部１１００と、データ信号のクロックを安定化させるためのクロック安定化部１２００と、データ処理を実行するためのデータ処理部１４００と、データ信号を上記データ処理部１４００に送受するための終端回路部１３００とを有して構成される。
【００２２】
光ファイバ伝送路１７を介して与えられる下りデータ信号ＯＤは、インタフェース部１１００により受け取られ、また、クロックＲＣが抽出される。クロックＲＣ、および、インタフェースされたデータ信号ＲＤは、クロック安定化部１２００に送られ、クロックの揺らぎが安定化される。安定化されたデータ信号ＴＤは、終端回路部１３００に送られ、終端処理される。終端処理されたデータ信号ＰＤは、データ処理部１４００に与えられ、処理が実行される。
【００２３】
一方、データ処理部１４００で生成されたデータ信号ＰＤは、終端回路部１３００で終端処理され、クロック安定化部１２００で、予め定められたタイミングで送出されるように遅延される。遅延されたデータＤＤは、インタフェース部１１００を介して光ファイバ伝送路１７に送出される。
【００２４】
上記クロック安定化部１２００は、安定化された装置内クロックを生成するための安定化クロック生成部１２１０と、下りデータ信号のクロックを上記装置内クロックに載せ替えるためのクロック載替部１２２０と、装置内クロックに載せ替えられた下りデータ信号からフレーム同期信号を検出するための同期信号検出部１２３０と、バースト信号を送出する位相を設定するための遅延時間設定部１２４０と、上記遅延時間設定部１２４０に設定された遅延時間に従って、バースト信号を送出する位相を調整するための遅延量調整部１２５０とを有して構成される。
【００２５】
上記安定化クロック生成部１２１０は、インタフェース部１１００で抽出されたクロックＲＣを参照して、ジッタが抑圧された安定化クロックＳＣを生成し、これを、クロック安定化部１２００の各ブロック（クロック載替部１２２０、同期信号検出部１２３０、遅延時間設定部１２４０、および、遅延量調整部１２５０）に送る。
【００２６】
上記クロック載替部１２２０は、インタフェース部１１００から与えれるデータ信号ＲＤのクロックを、上記安定化クロックＳＣにクロックに載せ替え、同期信号検出部１２３０、および、終端回路部１３００に送る。
【００２７】
上記同期信号検出部１２３０は、上記安定化クロックに載せ替えられたデータ信号ＴＤから、それに含まれるフレーム同期信号を検出したとき、検出信号ＤＳを遅延時間設定部１２４０に送る。
【００２８】
上記遅延時間設定部１２４０は、クロックが載せ替えられたデータ信号ＴＤ、終端回路部１３００から送られるデータ信号Ｄ、および、自己が直前に指示した遅延時間に基づいて、上記検出信号に対して、遅延させるべき遅延時間を設定し、この遅延時間を遅延量調整部１２５０に指示する。
【００２９】
上記遅延量調整部１２５０は、終端回路部１３００から与えられるデータ信号Ｄを、上記遅延時間設定部１２４０から指示される遅延時間だけ遅らせて、インタフェース部１１００に送出する。
【００３０】
次に、図９から図１５を参照して、各部の詳細について説明する。
【００３１】
先ず、図９を参照して、上記インタフェース部１１００について説明する。
【００３２】
上記インタフェース部１１００は、光信号として入力された下りデータ信号ＯＤを、電気信号のデータ信号ＲＤに変換するための光／電気変換部１１１０と、電気信号に変換された下りデータ信号からクロックＲＣを抽出するためのクロック抽出部１１２０と、上記データ処理部１３００から電気信号として与えられるデータ信号ＤＤを、光信号のデータ信号ＯＤに変換するための電気／光変換部１１３０とを有して構成される。ここで、光／電気変換部１１１０とクロック抽出部１１２０とで扱われるデータ信号およびクロックは、与えられる下りデータ信号のクロック（抽出クロックＲＣ）に相当し、電気／光変換部１１３０で扱われるデータ信号のクロックは、安定化クロック生成部１２１０（図４参照）で生成された安定化クロックＳＣに相当する。
【００３３】
次に、図１０を参照して、上記安定化クロック生成部１２１０について説明する。
【００３４】
上記安定化クロック生成部１２１０は、上記クロック抽出部１１２０により抽出されたクロックＲＣを参照して、ジッタが低減された安定化クロックＳＣを生成するためのものである。例えば、与えられたクロックについて、クロックパルスの間隔を予め定められた規則に従って平均化すること等により安定化クロックを生成することができる。より具体的には、例えば、隣接するクロックパルス同士の間隔を平均化すること、予め定められたパルス（例えば、フレーム同期信号のパルス）についてその周期を平均化すること、位相の時間変化成分のフーリエ変換について高周波成分を抑圧すること等ができる。具体的に構成するには、例えば、抽出されたクロックを参照して発振する位相同期発振器を用いて安定化クロック生成部１２１０を構成することができる。
【００３５】
図１０に、位相同期発振器を用いた安定化クロック生成部１２１０の構成例を示す。
【００３６】
図１０において、安定化クロック生成部１２１０は、制御電圧に応じた周波数で発振する電圧制御発振器１２１２と、与えられる参照信号、および、上記電圧制御発振器１２１２が発振する信号の位相を比較するための位相比較器１２１４と、位相比較器１２１４の電圧出力の時間変化の高周波成分を抑圧するための低域通過フィルタ１２１６とを有して構成される。
【００３７】
上記電圧制御発振器１２１２は、低域通過フィルタ１２１６を介して与えられる上記位相比較器１２１４の出力電圧を制御電圧として発振し、発振周波数が上記参照信号の周波数となるように制御される。ここで、制御電圧は、その時間変化の高周波成分が上記低域通過フィルタ１２１６により抑圧される。このため、上記電圧制御発振器１２１２の発振周波数の時間変化の高周波成分が抑圧される。従って、上記電圧制御発振器１２１２は、上記参照信号に追従する周波数で、かつ、ジッタが低減された信号を発振することができる。
【００３８】
次に、図５および図１１を参照して、上記クロック載替部１２２０について説明する。クロック載替部１２２０は、インタフェース部１１００（図４参照）により受け取られたデータ信号ＲＤを、そのクロックを安定化クロック生成部１２１０（図４参照）により生成されたクロックＳＣに載せ替えて送出するためのものである。クロック載替部１２２０は、例えば、図１１に示すように構成することができる。
【００３９】
図１１において、上記クロック載替部１２２０は、データ信号を一旦格納するためのビットバッファ部１２２２と、データ信号をビットバッファ部１２２２に書き込むアドレスを制御するための書込制御部１２２４と、データ信号をビットバッファ部１２２２から読み出すアドレスを制御するための読出制御部１２２６と、書込制御部１２２４および読出制御部１２２６の位相差をスリップが発生しないように監視するための位相監視部１２２８とを有して構成される。
【００４０】
ビットバッファ部１２２２は、ストアメモリ機能を有し、データをアドレス毎にアクセスすることができる。すなわち、与えられたデータを指定されたアドレスに格納し、また、指定されたアドレスに格納されているデータを読み出されることができる。
【００４１】
書込制御部１２２４は、クロック抽出部１１２０により抽出されたクロック信号ＲＣに従って動作する書込アドレスカウンタ１２２５（ Write-in Address Counter。以下、ＷＡＣという。）を有する。そして、上記抽出されたクロックを計数して、その計数値に対応するアドレスをビットバッファ部１２２２に指定する。
【００４２】
読出制御部１２２６は、安定化クロック生成部１２１０により生成された装置内クロックに従って動作する読出アドレスカウンタ１２２７（ Read-out Address Counter。以下、ＲＡＣという。）を有する。そして、上記装置内クロックを計数して、その計数値に対応するアドレスをビットバッファ部１２２２に指定する。
【００４３】
位相監視部１２２８は、スリップ現象を防ぐための制御を行うためのものである。すなわち、書込制御部１２２４および読出制御部１２２６の間の位相差を監視して、この位相差が予め定められた値よりも大きくなったときに、読出制御部１２２６および同期信号検出部１２３０について、クロックの同期を復帰させるための予め定められた制御を行う。
【００４４】
図５および図１１を参照して、クロック載替部１２２０におけるデータ信号のクロックが載せ替えられる動作について説明する。クロック載替部１２２０において、抽出されたクロックＲＣに従ってＷＡＣ１２２５が指定するアドレスでビットバッファ部１２２２に書き込まれ、これを、安定化クロックＳＣに従ってＲＡＣ１２２７が指定するアドレスでビットバッファ部１２２２から読み出されることにより、データ信号のクロックは、抽出クロックＲＣから安定化クロックＳＣに載せ替えられる。
【００４５】
先ず、データ信号が、図５の（ａ）に示すように与えられ、書込クロックとして用いる抽出クロックＲＣが図５の（ｂ）に示すように与えられる。
【００４６】
ＷＡＣ１２２５は、クロック抽出部１１２０からの抽出されたクロックに従って動作して、書込アドレスを図５の（ｃ）に示すように指定する。データは、抽出されたクロックＲＣの立ち上がりでラッチされて書き込まれる。例えば、図５の（ｄ）に示すように、ＷＡＣ１２２５が１番のアドレスを指定したとき、データは、バッファメモリ部１２２０の１番のアドレスが定義された格納領域に書き込まれる。以下、２番，３番，４番，…と、順に指定されるアドレスが定義された格納領域にデータが書き込まれる。
【００４７】
一方、安定化クロック生成部１２１０が生成した安定化クロックＳＣが、ＲＡＣ１２２７に、図５の（ｅ）に示す読出クロックとして与えられるする。ＲＡＣ１２２７は、この安定化クロックに従って動作して、読出アドレスを図５の（ｆ）に示すように指定する。データは、読出クロック（安定化クロックＳＣ）の立ち上がりでラッチされて読み出される。例えば、ＲＡＣ１２２７が１番のアドレスを指定したとき、バッファメモリ部１２２０の１番のアドレスが定義された格納領域に格納されているデータが読み出される。以下、２番，３番，４番，…と、順に指定されるアドレスが定義された格納領域に格納されているデータが、図５の（ｇ）に示すように読み出される。
【００４８】
読出アドレスの１番（２番，３番，４番，…）が指定される位相は、書込クロックの１番（２番，３番，４番，…）が指定が十分実行されることが想定される位相に設定される。すなわち、書込クロックとして用いる抽出クロックに含まれることが想定されるジッタを考慮して予め設定される。これにより、書き込まれたデータを確実に読み出すことができる。例えば、図５の（ｃ）および（ｆ）に示すように、読出アドレスの指定を、書込アドレスの指定より１クロック相当遅らせて設定することができる。より具体的には、例えば、図５の（ａ）に示す下りデータ信号が到来する位相（すなわち、抽出されたクロックの位相）に対して、想定されるジッタに相当して遅れた位相の書込クロックを図５の（ｂ）に示すように生成し、また、書込クロックに対して位相が１クロック相当遅れた読出クロックを図５の（ｅ）に示すように生成することができる。
【００４９】
次に、上記同期信号検出部１２３０について説明する。同期信号検出部１２３０は、下りデータ信号からフレームの基準位置を示すフレーム同期信号を検出するためのものである。同期信号検出部１２３０は、図４に示すように、クロック載替部１２２０により後段に配置される。そして、クロックが載せ替えられたデータ信号ＴＤから、フレーム同期信号を検出し、検出したとき検出信号ＤＳを送出する。
【００５０】
上記の機能を有する同期信号検出部１２３０は、例えば、図１２に示すように構成することができる。図１２において、同期信号検出部１２３０は、与えられるデータ信号ＴＤからビットパターンを読み取るためのデータ読取器１２３２と、ビットパターンを予め格納するためのメモリ１２３５と、ビットパターンを相互に比較し、これらが一致するとき検出信号ＤＳを送出するための比較器１２３４とを有して構成される。
【００５１】
次に、上記遅延時間設定部１２４０について説明する。遅延時間設定部１２４０は、上記同期信号検出部１２３０においてフレーム同期信号が検出されるタイミングに対する、データ信号を送出するタイミング（信号送出位相）の遅延時間ＤＴを設定し、設定した遅延時間ＤＴを遅延量調整部１２５０に指示するためのものである。
【００５２】
局装置および宅内装置の間を光信号が伝搬する伝搬時間を示す第２の時間情報を動的に求める機能を有する遅延時間設定部１２４０は、例えば、図１３に示すように構成することができる。
【００５３】
この構成例における遅延時間設定部１２４０は、例えば、フレーム同期信号が到来してからバースト信号を送出するまでのクロック数を計数するための受信側フレームカウンタ１２４２と、バースト信号を送信してから次のフレーム同期信号が到来するまでのクロック数を計数するための送信側フレームカウンタ１２４４と、遅延すべき遅延時間のクロック数を求めるための演算回路１２４８と、遅延時間を保持するためのオフセット保持レジスタ１２４６とを有して構成することができる。
【００５４】
演算回路１２４８は、局装置１８（図１参照）における応答遅延時間を予め格納される。そして、送信側フレームカウンタ１２４４が計数したクロック数から、上記予め格納された応答遅延時間を差し引いて、その残りを２で除して、バースト信号を送出してから局装置１８（図１参照）に到着するまでの遅延時間、すなわち第２の時間情報を求めることができる。２で除す理由は、データ信号が光ファイバ伝送路を往復する時間に、計数されるクロック数が相当するからである。そして、第１の時間情報から第２の時間情報を差し引いた時間が、遅延すべきクロック数として求められる。求められたクロック数は、オフセット保持レジスタ１２４６に保持される。上記受信側フレームカウンタ１２４２は、フレーム同期信号が同期信号検出部１２３０によって検出されてから、オフセット保持レジスタ１２４６に保持されているクロック数を取得して、バースト信号を送出すべき位相を求める。
【００５５】
次に、図１４を参照して、上記遅延量調整部１２５０について説明する。
【００５６】
データ処理部１４００（図４参照）から与えられるデータ信号Ｄを送出するタイミング（信号送出位相）を、上記遅延時間設定部１２４０から指示される遅延時間ＤＴだけ遅らせて、遅延されたデータ信号ＤＤとして送出するためのものである。
【００５７】
遅延量調整部１２５０は、例えば、図１４に示すように構成することができる。図１４において、遅延量調整部１２５０は、データ信号を一時格納するためのビットバッファ部１２５２と、与えられるデータ信号を上記ビットバッファ部１２５４にビット毎に順次書き込むための書込制御部１２５４と、上記ビットバッファ部１２５２に格納されているデータ信号をビット毎に順次読み出すための読出制御部１２５６と、上記読出制御部１２５６がデータ信号を読み出すタイミングを、上記書込制御部１２５４がデータ信号を書き込むタイミングに対して、上記与えられた遅延時間に相当するクロックだけ遅らせるためのクロックシフタ１２５８とを有して構成される。ビットバッファ部１２５２におけるデータ信号の書き込み、および、データ信号の読み出しは、上記クロック載替部１２２０と同様の手順で行うことができる。ただし、遅延量調整部１２５０では、クロックシフタに指示されたクロックだけ遅れたタイミングで、データ信号の読み出しが行われる点において異なる。
【００５８】
次に、図１５を参照して、上記終端回路部１３００について説明する。
【００５９】
上記終端回路部１３００は、クロック安定化部１２００（図４参照）から与えられるデータ信号ＴＤをパラレル信号ＰＤに変換するための直／並列変換部１３２０と、データ処理部１４００（図４参照）から与えられるデータ信号ＰＤをシリアル信号Ｄに変換するための並／直列変換部１３４０と、それぞの変換部に接続される終端回路１３２５，１３４５とを有して構成される。これによって、局装置１８とのデータ伝送には、シリアル信号を用い、かつ、データ処理部１４００とのデータ伝送には、パラレル信号を用いることができる。
【００６０】
次に、図４および図９〜１５を参照して、上述のように構成される宅内装置１０００の動作について説明する。
【００６１】
先ず、局装置１８（図１参照）から送られる下りデータ信号を受信するための動作について説明する。本宅内装置１０００は、安定化クロック生成部１２１０により生成した安定化クロックＳＣを装置内クロックとして動作する。このため、送られた下りデータ信号ＯＤのクロックをクロック載替部１２２０により安定化クロックＳＣに載せ替えて処理装置１４００で利用する。
【００６２】
宅内装置１０００は、局装置１８（図１参照）からの下りデータ信号を、光信号として光ファイバ伝送路１７を介して受け取る。インタフェース部１１００において、下りデータ信号は、光信号ＯＤとして送られ、光／電気変換部１１１０により電気信号ＲＤに変換される。また、電気信号に変換された下りデータ信号ＲＤから、クロック抽出部１１２０によりクロック信号ＲＣが抽出される。電気信号に変換された下りデータ信号ＲＤ、および、抽出されたクロック信号ＲＣは、それぞれクロック安定化部１２００に送られる。
【００６３】
上記抽出されたクロック信号ＲＣは、クロック安定化部１２００において、参照信号として安定化クロック生成部１２１０に入力される。安定化クロック生成部１２１０は、抽出されたクロック信号ＲＣに同期し、かつ、ジッタが低減された安定化クロック信号ＳＣを生成する。生成された安定化クロック信号ＳＣは、装置内クロックとして用いられる。
【００６４】
一方、データ信号ＲＤは、クロック載替部１２２０により上記安定化クロックＳＣに載せ替えられる。安定化クロックＳＣに載せ替えられたデータ信号ＴＤは、同期信号検出部１２３０、および、終端回路部１３００にそれぞれ送られる。
【００６５】
終端回路部１３００に送られたデータ信号ＴＤは、直／並列変換部１３２０において、シリアル信号からパラレル信号に変換される。パラレル信号に変換されたデータ信号ＰＤは、データ処理部１４００に送られて利用される。
【００６６】
次に、局装置１８（図１参照）にバースト信号を送出するための動作について説明する。本宅内装置１０００は、処理装置部１４００からのデータ信号ＰＤをバースト信号として、局装置１８に送出する。このとき、バースト信号が、局装置１８（図１参照）に到着するタイミングが、当該宅内装置に割り当てられたタイムスロットに入るように、データ信号を送出する位相を制御する。位相の制御は、安定化クロックに載せ替えられた下りデータ信号ＴＤに含まれるフレーム同期信号を基準として行われる。
【００６７】
遅延時間設定部１２４０は、フレーム同期信号と、宅内装置１０００に割り当てられたタイムスロットの開始点との位相差を示す第１の時間情報、ならびに、局装置および宅内装置の間を光信号が伝搬する伝搬時間を示す第２の時間情報が与えられる。遅延時間設定部１２４０は、上記割り当てられたタイムスロット、および、上記与えられる伝搬時間に基づいて、フレーム同期信号を受信してからバースト信号を送出するまでの遅延時間を設定する。
【００６８】
上記第１の時間情報は、光ファイバ伝送路１７の経路長に基づいて、予め値が定められる。これは、遅延時間設定部１２４０に予め格納されていてもよいし、局装置１８（図１参照）が割り当てた値を動的に取得してもよい。
【００６９】
上記第２の時間情報は、局装置１８（図１参照）から、当該局装置が求めた値を受け付けてもよいし、遅延時間設定部１２４０において動的に求めてもよい。第２の時間情報を求めるためには、例えば、バースト信号を送出してからフレーム同期信号が到来するまでの時間を測定し、これに基づいて求めることができる。このとき、同期信号検出部１２３０がフレーム同期信号を検出したことを示す検出信号ＤＳの位相（タイミング）を用いることができる。これによって、装置内クロックとして用いられる安定化クロックＳＣに載せ替えられたデータ信号ＴＤに含まれるフレーム同期信号の位相を基準とすることができる。すなわち、フレーム同期信号の到来位相における揺らぎを避けて、信号送出位相の基準とすることができる。従って、第２の時間情報を求める精度を向上させることができる。
【００７０】
遅延量調整部１２５０は、上記遅延時間設定部１２４０によって設定された遅延時間を受け取り、その遅延時間だけバースト信号が送出される位相を遅延させる。位相の遅延は、装置内クロックとして用いられる安定化クロックＳＣに従って、このクロックをステップとして行うことができる。安定化クロックＳＣを用いることにより、位相遅延のステップのばらつきを低減し、かつ、ステップの大きさを、受信される下りデータ信号と同じクロック周期とすることができる。
【００７１】
遅延量調整部１２５０により送出位相が調整されたバースト信号ＤＤは、インタフェース部１１００に送られる。インタフェース部１１００において光信号ＯＤに変換されたバースト信号は、光ファイバ伝送路１７に送出される。
【００７２】
このように、クロック載替部１２２０により、装置内クロックに載せ替えられたデータ信号ＴＤについて、遅延時間設定部１２４０、および、遅延量調整部１２５０が処理を行うことにより、これらが動作するクロックを共に安定化されたクロックにすることができる。すなわち、両者のクロックを共通化すること、および、これらが動作するクロックを安定化することが共に実現される。
【００７３】
クロックを共通化することにより、信号送出位相を制御するためのクロックのクロック速度を低下させることなく、クロックの受け渡しの困難を避けることができる。従って、信号送出位相を細かいステップで制御することができ、制御の精度を向上させることができる。
【００７４】
また、回路が動作するクロックを安定化されたクロックとすることにより、送出されるバースト信号に含まれるジッタを低減し、かつ、その信号送出位相の揺らぎを低減することができ、制御の精度を向上させることができる。
【００７５】
これら、制御するステップを細かくすること、および、制御する位相の揺らぎを低減することの２の効果が相乗することから、本発明を適用した宅内装置１０００における、信号送出位相の精度が向上する作用は著しい。
【００７６】
なお、光ファイバ伝送路をデータ信号が伝搬する伝搬時間を、ＰＤＳ伝送システムの非運用時に伝搬時間を予め、さらに、ＰＤＳ伝送システム運用時に、バースト信号を送信するごとに、その送信の直前に応答された信号について伝搬時間を求めることができる。
【００７７】
そして、上記非運用時に求めた伝搬時間を基準として、伝搬時間の経時的な変動を求めてもよい。そして、第１の伝搬時間に相当して、信号を送出するタイミングを遅延させる指示を遅延時間をデータ処理部１４００に与え、上記伝搬時間変動に相当する遅延変動を遅延量調整部１２５０により与えてもよい。これにより、遅延量調整部１２５０が遅延すべき遅延量を経時的な変動分に限定して、全体の遅延を行う場合に比べて小さくすることができる。すなわち、遅延量調整部１２５０が備えるべきメモリ容量（ビットバッファ部１２５２の容量）を小さくすることができる。従って、遅延量調整部１２５０を小型、経済的に構成することができる。ただし、遅延量調整部１２５０は、データ信号を送出するタイミングを、遅らせる向きにしか調整できない。しかし、このように遅延量を設定する場合には、遅延量調整部１２５０が遅延すべき遅延量は、正負いずれの値も取り得る。従って、遅延量調整部１２５０が遅延可能な最大遅延量のおよそ半分の時間に相当する遅延量を、上記データ処理１４００に指示する値から減ずることにより、タイミングを遅らせるだけでなく、タイミングを進める向きにも調整することが可能になり、上記遅延量が正負双方向となることに対処することが可能となる。
【００７８】
このようにして、上記第２の時間情報を動的に取得することにより、光ファイバ伝送路における伝送路長の変化、および、伝送速度の変化等に起因する伝搬時間の経時変化に対応することができる。このため、ＰＤＳ伝送システムの長期的な運用、および、変化の大きい環境での運用、大きな張力で伝送路が張られること等に対応することが可能になる。
【００７９】
ここで、図４、図６、図１３を参照して、装置内クロックのクロック速度と、信号送出位相が制御される精度との関係について説明する。
【００８０】
まず、遅延時間設定部１２４０が受信される下りデータ信号のクロック速度（ラインクロック速度）に相当するクロック速度で動作する場合について説明する。
【００８１】
図６の（ａ）に信号波形を示すように、フレーム同期信号が検出されたことを示すパルス信号が、同期信号検出部１２３０から受信側フレームカウンタ１２３０に送られる。
【００８２】
受信側フレームカウンタ１２４２は、上記同期信号検出部１２３０から送られたパルスの立ち上がりをスタートとして、クロックの計数を始め、図６の（ｂ）に示すように、計数した値を演算回路１２４８に逐次出力する。
【００８３】
演算回路１２４８は、遅延すべき遅延時間に相当する遅延量ｄ１のクロック数を求め、求めた遅延量ｄ１のクロック数と、上記受信側フレームカウンタ１２４２から送られる数値とを逐次比較する。そして、これらの数値が一致したとき、図６の（ｃ）に示すようにトリガ信号を、送信側フレームカウンタ１２４４および遅延量調整部１２５０に送る。
【００８４】
送信側フレームカウンタ１２４４は、トリガ信号をスタートとして、クロックの計数を始め、図６の（ｄ）に示すように順次計数を続ける。
【００８５】
遅延量調整部１２５０は、上記演算回路１２４８からトリガ信号が送られたことを契機として、バースト信号の送出を始め、その各データを図６の（ｈ）に示すように、電気／光変換部１１３０に送出する。
【００８６】
一方、遅延時間設定部１２４０が受信される下りデータ信号のクロック速度の半分に相当するクロック速度で動作する場合も同様に、図６の（ｅ）〜（ｇ）および図６の（ｉ）に示すように信号が送受される。ただし、受信側フレームカウンタ１２４２、および、送信側フレームカウンタ１２４４が計数するクロックのクロック速度が半分であること、これらが計数した値が送出される位相間隔が２倍であること、および、演算回路１２４８が求める遅延量ｄ２のクロック数が、上述した遅延量ｄ１のクロック数の半分であることにおいて相違する。
【００８７】
従って、後者の場合は、演算回路１２４８はトリガ信号を送出し得る位相は、前者に比べて２倍の位相間隔で送出される受信側フレームカウンタ１２４２が数値を送出する位相に限られる。すなわち、制御することができる最小の位相のステップが２倍の大きさになる。
【００８８】
具体的な信号速度で示すと、受信される下りデータ信号のクロック速度（ラインクロック速度）が１５０Ｍｂ／ｓｅｃと仮定すると、１周期は６．４ｎｓｅｃになる。ラインクロック速度に相当するクロック速度の内部クロックとすることにより、遅延量調整部１２５０は、図６の（ｈ）に示すａの位相でバースト信号を送出できる。
【００８９】
ところが、分周されたクロックを装置内クロックとして用いる場合、クロック速度が１／２に下がる。この数値例では、クロック速度は、７５Ｍｂ／ｓｅｃとなる。すなわち、１周期は１２．８ｎｓｅｃとなる。これから、制御できる位相間隔は、１２．８ｎｓｅｃとなり、前者の場合より大きくなる。よって、遅延量調整部１２５０は、図６の（ｉ）に示すＡの位相でバースト信号を送出する。従って、後者の場合では、前者の場合の位相ａに対して、図６の（ｉ）に示すδの位相誤差が生じる。
【００９０】
本発明を適用した宅内装置１０００では、上述のように、フレーム同期部１２３０、遅延時間設定部１２４０、および、遅延量調整部１２５０より前段に、クロック載替部１２００を備える。これにより、装置内クロックのクロック速度を、ラインクロック速度と一致させることができる。従って、上述した装置内クロックのクロック速度が遅いことによる信号送出位相の位相誤差の発生を避けることができる。
【００９１】
次に、図７および図８を参照して、本発明の第２の実施形態について説明する。本実施の形態は、ＰＤＳ伝送システムを有して構成されるデータ伝送システムにおける遠隔集線装置の例である。
【００９２】
第１の実施の形態における説明では、主装置に接続される従属装置が、伝送されたデータが利用される場所に配備される場合について説明した。このような従属装置の利用形態としては、例えば、家庭または企業内の各部署等に配備される宅内装置が挙げられる。しかし、本発明が適用される従属装置の態様はこれに限らない。例えば、局装置および宅内装置の中間に配備されてもよい。より具体的には、局装置に接続される各伝送路に宅内装置を接続するための中継装置、各伝送路について、複数の宅内装置を接続するための遠隔集線装置等として利用することができる。
【００９３】
以下に、遠隔集線装置として利用される形態について説明する
まず、図７を参照して、本実施形態の遠隔集線装置が適用される伝送システムの構成例について説明する。図７において、伝送システムは、光スターカップラ２０により接続される局装置１８およびＮの遠隔集線装置２０００（１）〜（Ｎ）と、それぞれの遠隔集線装置２０００（ｎ）（ここで、ｎは、Ｎ個の整数１，２，３，…，Ｎのそれぞれを示す。）にそれぞれ接続されるＬn台の宅内装置３０００（ｎ，１）〜（ｎ，Ｌn）とを有して構成される。
【００９４】
局装置１８と光スターカップラ２０とが、光ファイバ伝送路１６により接続され、Ｎ個の宅内装置１０００（１）〜（Ｎ）と光スターカップラ２０とが、Ｎの光ファイバ伝送路１７（１）〜（Ｎ）によってそれぞれ接続される。そして、それぞれの遠隔集線装置２０００（ｎ）には、Ｌn台の宅内装置３０００（ｎ，１）〜（ｎ，Ｌn）が、Ｌnの伝送路１５（ｎ，１）〜（ｎ，Ｌn）をそれぞれ介して接続される。
【００９５】
それぞれの遠隔集線装置２０００（ｎ）に接続される宅内装置３０００の数Ｌnは、遠隔集線装置ごとにそれぞれ独立して選ぶことができる。特に、Ｌnを１に選ぶことは、その遠隔集線装置を中継装置として用いることに相当する。
【００９６】
それぞれの遠隔集線装置２０００（ｎ）、および、それに接続される宅内装置３０００（ｎ，１）〜（ｎ，Ｌn）をそれぞれ接続する伝送路１５（ｎ，１）〜（ｎ，Ｌn）は、例えば、光ファイバ伝送路、電気導体による伝送路を用いることができる。電気導体による伝送路を採用することにより、伝送路の接続、取り外し、および、再接続を、光ファイバ伝送路に比べて容易に行うことができる。従って、例えば、長距離の幹線伝送路に光ファイバを採用し、個々の宅内装置に分岐される伝送路に電気導体を用いることができる。すなわち、対雑音性、データ伝送密度に優れる光ファイバ、および、点検、接続作業が容易な電気導体を、伝送路の用途に応じて使い分けることができる。
【００９７】
上記遠隔集線装置は、例えば、配線溝、配線ダクトに設けることができる。配線溝に設ける場合には、マンホール付近に設けることにより、保守点検に際して、遠隔集線装置までのアクセスが容易になる。なお、筐体を耐候性を有する構成にして、地上設備、例えば電柱、軒先などに設けてもよい。
【００９８】
次に、図８を参照して、遠隔集線装置２０００（ｎ）の構成について説明する。図８において、遠隔集線装置２０００（ｎ）は、外部とデータ信号を送受するためのインタフェース部１１００と、データ信号のクロックを安定化させるためのクロック安定化部１２００と、データ信号を宅内装置３０００に分配するための分配器部１５００と、データ信号を上記分配器部１５００に送受するための終端回路部１３００とを有して構成される。本実施の形態における遠隔集線装置２０００は、上述した第１の実施形態における宅内装置に対して、データ処理部１４００を有しないこと、および、分配器部１５００を有することにおいて相違する。他のブロックすなわち、インタフェース部１１００、クロック安定化部１２００、および、終端回路部１３００は、第１の実施形態における宅内装置の対応する各ブロックと同様に構成することができる。従って、これらのブロックについては、説明を繰り返すことを省略する。
【００９９】
なお、遠隔集線装置２０００（ｎ）と、宅内装置３０００（ｎ，１）〜３０００（ｎ，Ｌn）とのデータ伝送をシリアル信号で行う場合には、終端回路部１３００を省略することができる。
【０１００】
上記分配器部１５００は、局装置１８（図７参照）から受け取ったデータを、接続される宅内装置３０００（ｎ，１）〜３０００（ｎ，Ｌn）に分配し、また、宅内装置３０００（ｎ，１）〜３０００（ｎ，Ｌn）のそれぞれから受け取ったデータを局装置１８（図７参照）に伝えるために多重化するためのものである。例えば、あるポートで受け取ったデータを、他のポートに伝えるリピータハブを用いて構成することができる。また、交換機能を備えたスイッチハブを用いて構成してもよい。
【０１０１】
【発明の効果】
本発明によれば、従属装置から主装置に送信されるバースト信号について、それが送出される信号送出位相が制御される精度を向上させることができる。
【０１０２】
これによって、バースト信号同士の衝突を抑えた状態で、ゲートタイムを短く設定することができる。従って、ＰＤＳ伝送システムにおけるタイムスロット資源を有効に利用し、データの伝送効率を向上させることができる。
【図面の簡単な説明】
【図１】  ＰＤＳ伝送システムの構成例を示す構成図である。
【図２】  ＰＤＳ伝送システムにおける下りデータ信号の伝送構造を示す説明図である。
【図３】  ＰＤＳ伝送システムにおける上りデータ信号の伝送構造を示す説明図である。
【図４】  本発明を適用した宅内装置の一例を示すブロック図である。
【図５】  データ信号のクロックを載せ替える動作位相を示すタイミングチャートである。
【図６】  信号送出位相を制御する動作位相を示すタイミングチャートである。
【図７】  ＰＤＳ伝送システムを有する伝送システムの構成例を示す構成図である。
【図８】  本発明を適用した遠隔集線装置の一例を示すブロック図である。
【図９】  インタフェース部の構成例を示すブロック図である。
【図１０】  安定化クロック生成部の構成例を示すブロック図である。
【図１１】  クロック載替部の構成例を示すブロック図である。
【図１２】  同期信号検出部の構成例を示すブロック図である。
【図１３】  遅延時間設定部の構成例を示すブロック図である。
【図１４】  遅延量調整部の構成例を示すブロック図である。
【図１５】  終端回路部の構成例を示すブロック図である。
【符号の説明】
１…下りデータ信号、２（１）〜（Ｎ）…分岐された下りデータ信号、３（１）〜（Ｎ）…バースト信号、４…上りデータ信号、１５（ｎ，１）〜（ｎ，Ｌn）…伝送路、１６，１７（１）〜（Ｎ）…光ファイバ伝送路、１８…局装置、２０…光スターカプラ、１０００（１）〜（Ｎ）…宅内装置、１１００…インタフェース部、１１１０…光／電気変換部、１１２０…クロック抽出部、１１３０…電気／光変換部、１２００…クロック安定化部、１２１０…安定化クロック生成部、１２１２…電圧制御発振器、１２１４…位相比較器、１２１６…低域通過フィルタ、１２２０…クロック載替部、１２２２…ビットバッファ部、１２２４…書込制御部、１２２５…書込アドレスカウンタ（ＷＡＣ）、１２２６…読出制御部、１２２７…読出アドレスカウンタ（ＲＡＣ）、１２２８…位相監視部、１２３０…同期信号検出部、１２３２…データ読取器、１２３４…比較器、１２３５…メモリ、１２４０…遅延時間設定部、１２４２…受信側フレームカウンタ、１２４４…送信側フレームカウンタ、１２４６…オフセット保持レジスタ、１２４８…演算回路、１２５０…遅延量調整部、１２５２…ビットバッファ部、１２５４…書込制御部、１２４６…読出制御部、１２５８…クロックシフタ、１３００…終端回路部、１３２０…直／並列変換部、１３２５…終端回路、１３４０…並／直列変換部、１３４５…終端回路、１４００…データ処理部、１５００…分配器部、２０００（１）〜（Ｎ）…遠隔集線装置、３０００（ｎ，１）〜（ｎ，Ｌn）｛ｎ｜１，２，３，…，Ｎ｝…宅内装置。
【図１】
0003706705.tif 000002
【図２】
0003706705.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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