(57)【特許請求の範囲】
【請求項１】
ＩＣ上の周辺にリング状に設けられた周回電源配線と、マクロ上の周辺にリング状に設けられてマクロ内部に電源を供給するマクロ内部回路用電源配線とを有する半導体装置であって、前記マクロ内部回路用電源配線の外側のマクロ上に配置された前記周回電源配線と接続されるリング状のＩＣ上電源接続用電源配線と、前記ＩＣ上電源接続用電源配線と前記マクロ内部回路用電源配線との間に配置された他の電源配線と、前記ＩＣ上電源接続用電源配線と前記マクロ内部回路用電源配線とを同電位となるように接続する配線とを有することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、セルベースＩＣのレイアウト技術に係り、特にマクロ周辺部分のセル配置禁止領域をなくすことが可能となる半導体装置及びセルベースＩＣのレイアウト方法に関する。
【０００２】
【従来の技術】
半導体集積回路に対する高集積度化及び開発期間短縮の要求に対して、あらかじめ特定の機能を持つマクロが用意され、セルベースＩＣ等で採用されるケースが多くなっている。
【０００３】
これらの製品の中にはセルベースＩＣのチップ面積の大部分をマクロが占めるケースもあり、マクロのサイズもより小さく作ることが要求されている。
【０００４】
図９は従来の一般的なマクロの構成図である。図９において、９０１はマクロ内部プリミティブセル領域、９０２，９０３は電源配線、９０４，９０５，９０８，９０９はスルーホール、９０６，９０７はマクロ内部プリミティブ用電源配線を示している。
【０００５】
図９を参照すると、周回電源リングは２つの電源配線９０２、電源配線９０３で構成される。電源配線９０２、電源配線９０３はいずれもＸ方向が第１層の配線、Ｙ方向が第２層の配線で配線され、それぞれがスルーホール９０４、スルーホール９０５を介して接続される。各電源リングの電位はそれぞれ、電源配線９０３側が電源電位、電源配線９０２側が接地電位ＧＮＤとなっている。
【０００６】
マクロ内部プリミティブ用電源配線９０６、マクロ内部プリミティブ用電源配線９０７は、スルーホール９０８、スルーホール９０９を介して電源配線９０３、電源配線９０２に接続される。マクロ内部プリミティブ用電源配線９０６、マクロ内部プリミティブ用電源配線９０７はマクロ内部プリミティブセル領域９０１に配置されたプリミティブセル（不図示）に接続され、電源を供給する。なお、プリミティブセルの電源端子が第１層にあることから、マクロ内部プリミティブ用電源配線９０６、マクロ内部プリミティブ用電源配線９０７は第１層の配線で配線される。
【０００７】
図１０は、発明の実施の形態において後述する図５のマクロ５１０の位置に従来の技術のマクロが配置された場合の破線部分５１１について、マクロと電源配線の接続を示す図である。図１０において、１００１，１００２，１００３，１００４は電源配線、１００５は周回電源リング、１０１０はセル配置禁止領域を示している。
【０００８】
このマクロは後述する実施の形態と同様に図６のフローチャート（後述）に従って設計が進められるが、マクロ内部で使用されるプリミティブセルがセルベースＩＣ上で使用されるプリミティブセルと同様のセルであることから、セルベースＩＣ上の電源配線１００１、電源配線１００２は第１層の配線、マクロ内部の電源配線１００３、電源配線１００４も第１層の配線で構成される。また、セルベースＩＣ上の電源配線１００１、電源配線１００２のＸ方向のピッチとマクロ内部の電源配線１００３、電源配線１００４のＸ方向のピッチも同様の構成となる。
【０００９】
セルベースＩＣ上の電源配線１００１はマクロの周回電源リング１００５に接続されるように配線されるが、マクロがフロアプランの段階で図１０のような位置に配置されたとすると、セルベースＩＣ上の電源配線１００１の延長上に、異なる電位でかつ同じ配線層に配線されたマクロ内部の電源配線１００３が存在している。このため、セルベースＩＣ上の電源配線１００１マクロ内部の電源配線１００３を迂回する形で配線されることになる。
【００１０】
このような迂回部分はセルベースＩＣ上のプリミティブセルへの電源供給が正しく行われず、また、プリミティブセルの信号端子への接続部分との短絡などが起こりうるという問題点があった。このため、従来の技術ではこのような問題点を回避するために、マクロ周回電源の更に外側にあらかじめプリミティブセルのセル配置禁止領域１０１０を設けていた。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記従来の技術におけるこのようなマクロ周辺部分のセル配置禁止領域１０１０はマクロの図形データとして存在するため、セルベースＩＣ上の電源配線の迂回が生じない場合であっても、プリミティブセルを配置することはできないという問題点があった。
【００１２】
本発明は斯かる問題点を鑑みてなされたものであり、その目的とするところは、マクロの周回電源で発生しうる競合が周回電源の最も外側の電源リングで発生することに着目し、周回電源リングを複数で構成した上で最も外側のリングをマクロ外側の電源配線接続用とする構造を実現することで、マクロ周辺部分のセル配置禁止領域をなくすことができる半導体装置及びセルベースＩＣのレイアウト方法を提供する点にある。
【００１３】
【課題を解決するための手段】
この発明の請求項１に記載の発明の要旨は、ＩＣ上の周辺にリング状に設けられた周回電源配線と、マクロ上の周辺にリング状に設けられてマクロ内部に電源を供給するマクロ内部回路用電源配線とを有する半導体装置であって、前記マクロ内部回路用電源配線の外側のマクロ上に配置された前記周回電源配線と接続されるリング状のＩＣ上電源接続用電源配線と、前記ＩＣ上電源接続用電源配線と前記マクロ内部回路用電源配線との間に配置された他の電源配線と、前記ＩＣ上電源接続用電源配線と前記マクロ内部回路用電源配線とを同電位となるように接続する配線とを有することを特徴とする半導体装置に存する。
【００１４】
【発明の実施の形態】
本発明は、マクロを搭載するセルベースＩＣについて、マクロの周回電源リングの構造を多重にすることによって、マクロ周辺でのチップセル用電源配線の折れ曲がり、すなわちマクロ周辺部分のセル配置不可能領域をなくし、セルベースＩＣの集積度を向上する点に特徴を有している。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１５】
（第１の実施の形態）
以下、本発明の第１の実施の形態を図面に基づいて詳細に説明する。図１は本発明の第１の実施の形態を説明するためのセルベースＩＣのレイアウト図である。図１において、１００はマクロ、１０１，１０２，１０３は電源リング、１０４，１０５，１０６，１０７はプリミティブ用電源、５００はセルベースＩＣを示している。
【００１６】
図１に示すように、マクロ１００は、電源リング１０１、電源リング１０２及び電源リング１０３を備えている。電源リング１０１は、電源リング１０１と同電位のセルベースＩＣ５００上のプリミティブ用電源１０４を接続するための電源リングである。
【００１７】
セルベースＩＣ５００上のプリミティブ用電源１０４及びプリミティブ用電源１０６、マクロの内部プリミティブ用電源１０５及びプリミティブ用電源１０７はいずれも第１層の配線となるが、本実施の形態では、電源リング１０１を設けることによって、プリミティブ用電源１０４と異なる電位であるマクロの内部のプリミティブ用電源１０５の配線との相対的な位置に影響されることなく、セルベースＩＣ５００上のプリミティブ用電源１０４の配線をマクロ周辺部分の接続部分で折れ曲がらないようにできるようになる。例えば、プリミティブ用電源１０４と異なる電位であるマクロの内部のプリミティブ用電源１０５の配線との相対的な位置関係が図１のようであっても、セルベースＩＣ５００上のプリミティブ用電源１０４の配線がマクロ周辺部分の接続部分で折れ曲がることがない。
【００１８】
このためマクロ周辺部分はチップセルの配置が可能となり、セルベースＩＣ５００の集積度向上が可能となる。
【００１９】
図２はマクロの周回電源リングの形状を説明するための上面図である。図２において、２００はマクロ、２０１，２０２，２０３は電源配線を示している。
【００２０】
図２を参照すると、本実施の形態では、マクロ２００の電源リングは、電源配線２０１、電源配線２０２及び電源配線２０３の３つの電源配線で構成されている。
【００２１】
なお、以下の説明においてマクロ２００とはセルベースＩＣ５００上で使用されるプリミティブセルと同様のセルによって構成される機能ブロックを意味する。また、マクロ２００の電源リングはマクロの図形情報に含まれているものとする。
【００２２】
図３（ａ）は図２の破線部分２１０の拡大図であって、マクロ２００の電源リング構造の詳細な構成図である。また、図３（ｂ）は図３（ａ）のａ−ａ線要部断面図、図３（ｃ）は図３（ａ）のｂ−ｂ線要部断面図である。図３において、３０１はマクロの内部プリミティブセル領域、３０２は電源リング配線、３０３，３０４は電源リング配線、３０５，３０６，３０７はスルーホール、３０８，３０９はマクロ内部プリミティブ用電源配線、３１０，３１１，３１２，３１４はスルーホール、３１３は第３層の配線を示している。
【００２３】
図２、図３を参照すると、本実施の形態のマクロ２００は、マクロの内部プリミティブセル領域３０１の外周部分にリング形状の電源配線を持つ構造となっている。マクロ２００の周回電源リングは、電源リング配線３０２、電源リング配線３０３及び電源リング配線３０４で構成されている。
【００２４】
電源リング配線３０２、電源リング配線３０３及び電源リング配線３０４はいずれもＸ方向が第１層の配線、Ｙ方向が第２層の配線で配線され、第１層の配線及び第２層の配線のそれぞれがスルーホール３０５、スルーホール３０６及びスルーホール３０７を介して接続されている。
【００２５】
最も外側の電源リング配線３０２はセルベースＩＣ５００上のプリミティブ用電源配線との接続のための電源リング、最も内側の電源リング配線３０４はマクロ内部プリミティブ用電源配線３０８との接続のための電源リングである。
【００２６】
本実施の形態では、電源リング配線３０２及び電源リング配線３０４が電源電位、電源リング配線３０３が接地電位ＧＮＤとなっている。
【００２７】
マクロ内部プリミティブ用電源配線３０８、マクロ内部プリミティブ用電源配線３０９は、スルーホール３１０、スルーホール３１１を介して電源リング配線３０３、電源リング配線３０４に接続されている。
【００２８】
スルーホール３０７、マクロ内部プリミティブ用電源配線３０８はマクロの内部プリミティブセル領域３０１に配置されるプリミティブセルに接続された状態で電源を供給する。なお、プリミティブセルの電源端子が第１層の配線にあることから、マクロ内部プリミティブ用電源配線３０８、マクロ内部プリミティブ用電源配線３０９は第１層の配線で配線される。
【００２９】
また、電源リング配線３０２はスルーホール３１２、第３層の配線３１３、スルーホール３１４を介して電源リング配線３０４に接続されている。
【００３０】
本実施の形態では、電源リング配線３０２、電源リング配線３０４のそれぞれ配線幅は電源リング配線３０３の配線幅の半分の幅に設定されているため、電源リングのトータルの面積は従来の技術と同じになる。また、外側の電源リング配線３０２と内側の電源リング配線３０４を第３層の配線３１３で接続することによってマクロの内部プリミティブセル領域３０１への電源供給能力を確保する構造となっている。
【００３１】
次に、本実施の形態のセルベースＩＣ５００のレイアウト方法について説明する。
【００３２】
図４（ａ）は本発明によるマクロを使用したセルベースＩＣ５００において、セルベースＩＣ５００上の電源配線がマクロに接続されている様子を示している。また、図４（ｂ）は図４（ａ）のａ−ａ線要部断面図である。なお、接続状態をわかりやすくするために、第３層の配線３１３は省略してある。図４において、４００はマクロ、４０１，４０２は電源配線、４０３，４０４はスルーホール、４０５，４０６は周回電源リング、４０８はマクロ内部プリミティブ用電源配線を示している。
【００３３】
図４を参照すると、セルベースＩＣ５００上の電源配線４０１、電源配線４０２はスルーホール４０３、スルーホール４０４を介してマクロの周回電源リング４０５、周回電源リング４０６に接続されている。
【００３４】
セルベースＩＣ５００上の電源配線４０２は電源電位に接続され、マクロ内部プリミティブ用電源配線４０８は接地電位ＧＮＤに接続されている。
【００３５】
また、電源配線４０１，４０２はいずれもプリミティブセルへの電源供給のための配線であることから第１層の配線で配線されている。
【００３６】
本実施の形態のセルベースＩＣ５００では、マクロ４００の最も外側の周回電源リング４０６がセルベースＩＣ５００上のプリミティブ用電源配線のうち周回電源リング４０６と同電位となる電源配線４０２と接続する構成にしていることから、図４のような位置にマクロ４００が配置された場合においても、セルベースＩＣ５００上の電源配線４０２（プリミティブセル用配線）はマクロ周回電源リング付近で折れ曲がることなくマクロ周回電源周回電源リング４０６に接続することができる。
【００３７】
図５は本実施の形態によるマクロ５１０を搭載したセルベースＩＣ５００全体の電源配線を示す図である。前述の図４は図５の破線で囲った部分５１１に相当する。図５において、５００はセルベースＩＣ、５０１，５０２は周回電源配線、５０３はプリミティブセル配置領域、５０４，５０５は電源配線、５１０はマクロを示している。
【００３８】
図５を参照すると、セルベースＩＣ５００の電源配線は、セルベースＩＣ５００のプリミティブセル配置領域５０３の外周部分の周回電源配線５０１、周回電源配線５０２と、プリミティブ及びマクロに電源を供給するための電源配線５０４、電源配線５０５から構成されている。
【００３９】
また電源配線５０４、電源配線５０５は、配線の延長上にマクロ５１０が置かれている部分に関しては図５に示すようにマクロ周回電源リングに接続されるとともに、当該接続部分で配線を終える。なお、マクロ内部は通過しないような構成としている。
【００４０】
図６はマクロを搭載するセルベースＩＣ５００の開発フローチャートについて、本発明に関係のある部分について抜粋したものである。なお、図６のフローチャートは従来の技術と同様であるが、実施の形態の効果を説明する上で必要になるためここで挙げている。
【００４１】
図６を参照すると、まず、ステップＳ６０１のフロアプラン工程を実行して、マクロの配置を決定する。
【００４２】
続いて、ステップＳ６０２のチップ電源配線の工程を実行して、セルベースＩＣ５００のチップ周回電源配線及びセルベースＩＣ５００上のプリミティブ用電源配線を実行するが行われる。
【００４３】
続いて、ステップＳ６０３のプリミティブセル配置の工程を実行して、セルベースＩＣ５００上のプリミティブセル配置領域５０３にプリミティブセルを配置する。ここで、マクロを配置された後にセルベースＩＣ５００上のプリミティブ用電源配線が行われる点が重要である。つまり、マクロはフロアプランの工程（ステップＳ６０１）の段階で配置される位置が決まるが、この段階ではセルベースＩＣ５００上のプリミティブ用電源配線が引かれておらず、設計者は前記電源配線の位置を意識することなくマクロを配置することとなる。マクロが周回電源リングを持つことからこのような手順での設計が可能となるが、反面、前述の従来の技術にあっては、周回電源リングの付近においてセルベースＩＣ５００上のプリミティブ用電源配線の折れ曲がりが発生する場合がある。なお、詳細については前述の［従来の技術］の欄に既に説明したので参照されたい。
【００４４】
本実施の形態では、マクロ４００の最も外側の周回電源リング４０６は、セルベースＩＣ５００上のプリミティブ用電源配線のうち周回電源リング４０６と同電位となる電源配線４０２に接続する構成としていることから、図４のような位置にマクロ４００が配置された場合においても、セルベースＩＣ５００上のプリミティブセル用配線電源配線４０２はマクロ周回電源リング付近で折れ曲がることなくマクロ周回電源周回電源リング４０６に接続することができる。
【００４５】
従来の技術ではプリミティブセル用配線をマクロ周回電源配線に接続する際の折れ曲がりを考慮して、マクロ周辺にプリミティブセルの配置禁止領域を設けていたが、本発明ではマクロ左右辺に関してプリミティブセルの配置禁止領域を設ける必要がない。
【００４６】
続いて、ステップＳ６０４の信号線配線の工程を実行し、その処理の終了後に以降工程（ステップＳ６０５）を実行する。
【００４７】
以下に、本実施の形態の効果について説明する。本実施の形態では、従来の技術で必要であったマクロ左右辺付近のセルベースＩＣ５００上のプリミティブセル配置禁止領域をなくすことが可能である。
【００４８】
図７は６つのマクロ（うち２つはアナログマクロ）を搭載したセルベースＩＣ７００の配置図である。以下、セルベースＩＣ７００を例に効果を説明する。図７において、７００はセルベースＩＣ、７０１，７０２，７０３，７０４，７０５，７０６はマクロ、７１０はプリミティブセル配置領域を示している。
【００４９】
図７を参照すると、セルベースＩＣ７００のプリミティブセル配置領域７１０は、４５９９．５２［μｍ］×４７７３．６［μｍ］、１ＧＲＩＤを１．３６［μｍ］×１３．６［μｍ］（ＧＲＩＤとはセルを配置する上での最小単位を示す）とすると、１１８７０８２［ＧＲＩＤ］に相当する。このセルベースＩＣ７００に搭載される各マクロのサイズ（単位はＧＲＩＤ）は以下のようになる。
【００５０】
マクロ７０１：１０７８３０＝（１６０５．９６［μｍ］×１２４１．９０［μｍ］）／（１．３６［μｍ］×１３．６［μｍ］）
マクロ７０２：２３８４２９＝（２１００［μｍ］×２１００［μｍ］）／（１．３６［μｍ］×１３．６［μｍ］）
マクロ７０３：１５９４８４＝（２７９５．３６［μｍ］×１０５５．２６［μｍ］）／（１．３６［μｍ］×１３．６［μｍ］）
マクロ７０４：３２５６２＝（６１３．２８［μｍ］×９８２．０６［μｍ］）／（１．３６［μｍ］×１３．６［μｍ］）
マクロ７０５：３９６４９＝（４１４．８０［μｍ］×１７６７．９７［μｍ］）／（１．３６［μｍ］×１３．６［μｍ］）
マクロ７０６：２７９１４＝（７０３．１４［μｍ］×７３４．２９［μｍ］）／（１．３６［μｍ］×１３．６［μｍ］）
また、プリミティブセル配置領域７１０全体からマクロの面積を差し引いて、プリミティブセルの配置可能な領域を求めると以下のようになる。
【００５１】
５８１２１４［ＧＲＩＤ］＝１１８７０８２−（１０７８３０＋２３８４２９＋１５９４８４＋３２５６２＋３９６４９＋３９６４９）
【００５２】
従来の技術において各マクロの左右辺部分でのマクロ周回電源リングからプリミティブセル配置可能領域までの距離を２０μｍとすると、本実施の形態によって使用可能になるプリミティブセル配置領域の面積は以下のようになる。
【００５３】
マクロ７０１：２２８２＝１０５５．２６［μｍ］×２０［μｍ］×２／（１．３６［μｍ］×１３．６［μｍ］）
マクロ７０２：４５４１＝２１００．００［μｍ］×２０［μｍ］×／（１．３６［μｍ］×１３．６［μｍ］）
マクロ７０３：２２６８＝１２４１．９０［μｍ］×２０［μｍ］×２／（１．３６［μｍ］×１３．６［μｍ］）
マクロ７０４：２１２２＝９８２．０６［μｍ］×２０［μｍ］×２／（１．３６［μｍ］×１３．６［μｍ］）
これらの計算結果を合計すると、１１６２９［ＧＲＩＤ］となる。なお、マクロ７０５、マクロ７０６はアナログマクロなので本実施の形態による効果は得られないため、計算対象外としている。
【００５４】
以上説明したように、本実施の形態では、従来の技術で使用不可能であった１１６２９［ＧＲＩＤ］が使用可能になる。また、従来の技術でのプリミティブセル配置可能領域全体の面積に対する、本実施の形態での配置可能領域増加率は２％（１１６２９／５８１２１４≒０．０２）となる。
【００５５】
（第２の実施の形態）
以下、本発明の第２の実施の形態を図面に基づいて詳細に説明する。なお、第１の実施の形態において既に記述したものと同一の部分については、同一符号を付し、重複した説明は省略する。
【００５６】
上記第１の実施の形態では、図３に示す周回電源リングについて、電源リング配線３０２及び電源リング配線３０４を電源電位とするとともに、電源リング配線３０３を接地電位ＧＮＤとしていた。これに対して第２の実施の形態では、電源リング配線３０２及び電源リング配線３０４を接地電位ＧＮＤとするとともに、電源リング配線３０３を電源電位とした点に特徴を有している。本実施の形態においても、上記第１の実施の形態と同様の効果が得られる。
【００５７】
（第３の実施の形態）
以下、本発明の第３の実施の形態を図面に基づいて詳細に説明する。なお、第１の実施の形態において既に記述したものと同一の部分については、同一符号を付し、重複した説明は省略する。
【００５８】
図８は本発明の第３の実施の形態を説明するためのセルベースＩＣのレイアウト図である。図８において、８０１，８０２は配線、８０３，８０４，８０５はスルーホールを示している。
【００５９】
本発明においてセルベースＩＣ５００上の電源配線の折れ曲がりに影響があるのは、マクロ電源リングのうちＸ方向の電源リングについてのみであることから、本実施の形態では、Ｙ方向については上記従来の技術と同様に、電源電位の配線８０２と接地電位ＧＮＤの配線８０１をそれぞれ１本ずつで構成するとともに、Ｘ方向は電源電位の配線８０２をスルーホール８０３、スルーホール８０４を介して２本、接地電位ＧＮＤの配線８０１についてはスルーホール８０５を介して１本で構成した構造とする点に特徴を有している。これにより、配線８０１を電源電位、配線８０２を接地電位ＧＮＤとした場合にも、上記第１の実施の形態と同様の効果が得られる。
【００６０】
最後に、前述した従来の技術と本発明の各実施の形態とを対比して本発明の技術的差違について説明する。図１０は、本発明の各実施の形態において図５の５１０の位置に従来の技術のマクロが配置された場合の破線部分５１１について、マクロと電源配線の接続を示す図である。
【００６１】
このマクロは前述した実施の形態と同様に図６のフローチャートに従って設計が進められるが、マクロ内部で使用されるプリミティブセルがセルベースＩＣ上で使用されるプリミティブセルと同様のセルであることから、セルベースＩＣ上の電源配線１００１、電源配線１００２は第１層の配線、マクロ内部の電源配線１００３、電源配線１００４も第１層の配線で構成されている。また、セルベースＩＣ上の電源配線１００１、電源配線１００２のＸ方向のピッチとマクロ内部の電源配線１００３、電源配線１００４のＸ方向のピッチも同様の構成となる。
【００６２】
セルベースＩＣ上の電源配線１００１はマクロの周回電源リング１００５に接続されるように配線されるが、マクロがフロアプランの段階で図１０のような位置に配置されたとすると、セルベースＩＣ上の電源配線１００１の延長上に、異なる電位でかつ同じ配線層に配線されたマクロ内部の電源配線１００３が存在している。このため、セルベースＩＣ上の電源配線１００１マクロ内部の電源配線１００３を迂回する形で配線されることになる。
【００６３】
このような迂回部分はセルベースＩＣ上のプリミティブセルへの電源供給が正しく行われず、また、プリミティブセルの信号端子への接続部分との短絡などが起こりうるという問題点があった。このため、従来の技術ではこのような問題点不具合を回避するために、マクロ周回電源の更に外側にあらかじめプリミティブセルのセル配置禁止領域１０１０を設けていた。
【００６４】
しかしながら、上記従来の技術におけるこのようなマクロ周辺部分のセル配置禁止領域１０１０はマクロの図形データとして存在するため、セルベースＩＣ上の電源配線の迂回が生じない場合であっても、プリミティブセルを配置することはできないという問題点があった。
【００６５】
本発明はこのようなマクロ周辺部分のセル配置禁止領域をなくすことを特徴とするものである。
【００６６】
また、本発明では従来の技術で使用していなかった第３層目の配線を採用しているが、従来の技術の電源リング構成で第３層を採用した場合について考察し、本発明との比較を行った。
【００６７】
図１１は従来の電源リング構成図であって、図１１（ａ）はマクロ周回電源を電源電位と接地電位ＧＮＤで構成し、外側の電源リングとマクロ内部プリミティブ用電源配線の接続に第３層の配線１１０１を用いて構成し、マクロの左右辺にマクロ入出力端子１１０２がある場合の構成図、図１１（ｂ）は図１１（ａ）のａ−ａ線要部断面図である。図１１において、１１０１は第３層の配線、１１０２はマクロ入出力端子、１１０３はプリミティブセル、１１０４はマクロ内部プリミティブ用電源配線、１１０５，１１０７はスルーホール、１１０６は第２層の配線、１１１０は信号線を示している。
【００６８】
図１１（ａ）または図１１（ｂ）に示す電源リング構成では、マクロ内部プリミティブ用電源配線１１０４は、マクロ内部ロジック部と周回電源リングとの間のスペースで、スルーホール１１０５、第２層の配線１１０６、スルーホール１１０７を介して第３層の配線１１０１に接続されている。セルベースＩＣの設計においてマクロ左右辺の各入出力端子とプリミティブセル１１０３の信号線１１１０の接続を行う際、マクロ入出力端子１１０２とプリミティブセル１１０３端子がＹ方向からストレートに接続するための配線トラックが減り、配線の迂回が発生する。
【００６９】
図１２は本発明の電源リング構成図である。図１２において、１２０２はマクロ入出力端子、１２０３はプリミティブセル、１２１０は信号線を示している。
【００７０】
これに対して本実施の形態では、図１２に示すように、プリミティブセル１２０３の信号線１２１０とマクロ入出力端子１２０２をストレートに接続することが可能となる。
【００７１】
図１３は従来の電源リング構成図であって、図１３（ａ）はマクロ周回電源を電源電位と接地電位ＧＮＤそれぞれ１本ずつで構成して、外側の電源リングとマクロ内部プリミティブ用電源配線の接続に第３層を用いて構成しており、またマクロの左右辺にマクロの入出力端子がない場合の図であり、図１３（ｂ）は図１３（ａ）のａ−ａ線要部断面図である。図１３において、１３０１はプリミティブセル配置領域を示している。
【００７２】
従来の技術では、マクロ開発段階においてマクロの左右辺に入出力端子がない場合には、内側の周回電源付近までプリミティブセル配置領域１３０１とすることができるが、図１３（ａ）及び図１３（ｂ）の破線で囲まれた部分１３００にマクロ内部の第１層の配線（電源配線）、第２層の配線（電源配線）及び第３層の配線（電源配線）があり、マクロの内部信号配線を行う際に、この部分に関してＹ方向の配線が通過することができないため、配線に制約が生ずる。
【００７３】
図１４は本発明の電源リング構成図である。図１４において、１４０１は電源配線を示している。
【００７４】
これに対して本発明では、図１４に示すように、プリミティブセル配置領域の電源配線１４０１において、周回電源リング付近まで、配線の制約は生じない。
【００７５】
また、前述の第３層の配線１１０１を用いることによるセルベースＩＣ全体の配線への影響について図７のセルベースＩＣ７００を例に検討した結果を以下に示す。なお、以下の説明では、マクロ周回電源リング外側と内側を接続し、第３層の配線１１０１の１図形当たりを、３［トラック］×３７［μｍ］で計算している。
【００７６】
今、第３層の配線１１０１の使用可能トラック長を８６７０３６１［μｍ］とすると、本発明によって占有されるトラック長は、４３７３４［μｍ］＝３×３７×（７７＋１５４＋９１＋２７２）となる。
【００７７】
また、本発明によって占有されるトラックの割合は、０．５％（４３７３４／８６７０３６１≒０．００５０４）となる。
【００７８】
各マクロの電源部接続配線（＝３層）数を算出すると、マクロ７０１の電源部接続配線数は９１（（１２４１．９０／（１３．６×２））×２）、マクロ７０２の電源部接続配線数は１５４（（２１００．００／（１３．６×２））×２）、マクロ７０３の電源部接続配線数は７７（（１０５５．２６／（１３．６×２））×２）、マクロ７０４の電源部接続配線数は７２（（９８２．０６／（１３．６×２））×２）となる。
【００７９】
なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、上記各実施の形態は適宜変更され得ることは明らかである。また上記構成部材の数、位置、形状等は上記各実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。また、各図において、同一構成要素には同一符号を付している。
【００８０】
【発明の効果】
本発明は、マクロの周回電源で発生しうる競合が周回電源の最も外側の電源リングで発生することに着目し、周回電源リングを複数で構成した上で最も外側のリングをマクロ外側の電源配線接続用とする構造を実現することで、マクロ周辺部分のセル配置禁止領域をなくすことが可能となるといった効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明するためのセルベースＩＣのレイアウト図である。
【図２】マクロの周回電源リングの形状を説明するための上面図である。
【図３】図２の破線部分の拡大図である。
【図４】セルベースＩＣ上の電源配線がマクロに接続されている様子を示した上面図である。
【図５】第１の実施の形態によるマクロを搭載したセルベースＩＣ全体の電源配線を示す図である。
【図６】第１の実施の形態のセルベースＩＣのレイアウト方法を説明するためのフローチャートである。
【図７】６つのマクロを搭載したセルベースＩＣの配置図である。
【図８】本発明の第３の実施の形態を説明するためのセルベースＩＣのレイアウト図である。
【図９】従来の一般的なマクロの構成図である。
【図１０】従来の技術におけるマクロと電源配線の接続を示す図である。
【図１１】従来の電源リング構成図である。
【図１２】本発明の電源リング構成図である。
【図１３】従来の電源リング構成図である。
【図１４】本発明の電源リング構成図である。
【符号の説明】
１００，２００，４００，５１０，７０１，７０２，７０３，７０４…マクロ
１０１，１０２，１０３…電源リング
１０４，１０５，１０６，１０７…プリミティブ用電源
２０１，２０２，２０３，４０１，４０２，５０４，５０５，１４０１…電源配線
３０１…マクロの内部プリミティブセル領域
３０２，３０３，３０４…電源リング配線
３０５，３０６，３０７，３１０，３１１，３１２，３１４，４０３，４０４，８０３，８０４，８０５，１１０５，１１０７…スルーホール
３０８，３０９，１１０４…マクロ内部プリミティブ用電源配線
３１３，１１０１…第３層の配線
４０５，４０６…周回電源リング
４０８…マクロ内部プリミティブ用電源配線
５００，７００…セルベースＩＣ
５０１，５０２…周回電源配線
５０３，７１０，１３０１…プリミティブセル配置領域
８０１，８０２…配線
１１０２，１２０２…マクロ入出力端子
１１０３，１２０３…プリミティブセル
１１０６…第２層の配線
１１１０，１２１０…信号線
ＧＮＤ…接地電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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