(57)【特許請求の範囲】
【請求項１】
化合物半導体層上に形成されたノンドープの化合物半導体層からなるチャネル層と、
前記チャネル層の直上に形成され、該チャネル層の電子親和力よりも小さい電子親和力を有し、全領域に渡ってノンドープの化合物半導体層からなるバリア層と、
前記バリア層上に接して形成されたゲート電極と、
前記ゲート電極の両側のバリア層の直上に形成され、前記バリア層の電子親和力よりも大きな電子親和力であって、前記チャネル層の電子親和力よりも小さい電子親和力を有し、前記チャネル層にキャリアを供給するための不純物が導入された化合物半導体層からなるチャネル蓄積化層と、
前記チャネル蓄積化層の直上に形成されたオーミック接触層と、
前記ゲート電極の両側のオーミック接触層上にそれぞれ形成されたソース電極及びドレイン電極とを有し、
前記ゲート電極直下には、前記チャネル層の上下を含んで、前記チャネル層にキャリアを供給する不純物が導入された化合物半導体層が介在せず、エンハンスメントモード動作することを特徴とする半導体装置。
【請求項２】
前記チャネル層の化合物半導体の材料はノンドープのＩｎＧａＡｓであり、前記バリア層の化合物半導体の材料はノンドープのＡｌxＧａ1-xＡｓ（ｘ≧０．２５）であり、前記チャネル蓄積化層の化合物半導体の材料はＡｌxＧａ1-xＡｓ（ｘ≦０．２）であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記チャネル層の化合物半導体の材料はノンドープのＩｎＧａＡｓであり、前記バリア層の化合物半導体の材料はノンドープのＩｎＧａＰであり、前記チャネル蓄積化層の化合物半導体の材料はＡｌxＧａ1-xＡｓ（ｘ＝０〜１）であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記バリア層は、前記チャネル層と接して形成された第１のバリア層と、該第１のバリア層の電子親和力よりも大きい電子親和力を有し、前記ゲート電極及びチャネル蓄積化層と接して形成された第２のバリア層とにより構成されていることを特徴とする請求項１又は２に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、より詳しくは、化合物半導体材料を用いたエンハンスメントモード（以下、Ｅモードと称する。）で動作させる、高いゲート耐圧を有する電解効果トランジスタに関する。
【０００２】
【従来の技術】
近年、携帯電話などの移動体通信機の普及に伴い、携帯機器用の送信用パワーアンプとして用いる高いゲート耐圧を要求される電界効果トランジスタ（以下、ＦＥＴと称する。）の需要が大きくなってきている。
現在、高速電子移動度トランジスタ（平３−２００３４１号公報等）が改良されて普及しているが、素子構造上大電力を扱うのは難しいと考えられている。
【０００３】
従って、このパワーアンプとなるＦＥＴは従来、主にディプレーションモード（Ｄモード）動作の化合物半導体ＦＥＴ（主にＭＥＳＦＥＴ）が用いられている。
【０００４】
【発明が解決しようとする課題】
しかし、Ｄモード動作ＦＥＴでは正負２電源が必要となり、その電源電圧をつくり出す回路が余分に必要となる。
従って、最近では、回路の簡略化や部品点数の削減のため、単一電源で動作可能なＥモード動作のＦＥＴが用いられはじめているが、化合物半導体を用いたパワーアンプ用Ｅモード動作のＦＥＴでは、大きい電力を扱う必要があるため、Ｒｓが小さく、かつ、ソース−ドレイン間耐圧も大きなデバイスが望まれている。
【０００５】
本発明は、上記の従来例の問題点に鑑みて創作されたものであり、ソース−ドレイン間耐圧を大きく保持しつつ、ゲート−ソース間抵抗を低くすることができる、化合物半導体を用いた高ゲート耐圧の電界効果トランジスタを提供するものである。
【０００６】
【課題を解決するための手段】
上記した課題を解決するため、第１の発明は、半導体装置に係り、化合物半導体層上に形成されたノンドープの化合物半導体層からなるチャネル層と、前記チャネル層の直上に形成され、該チャネル層の電子親和力よりも小さい電子親和力を有し、全領域に渡ってノンドープの化合物半導体層からなるバリア層と、前記バリア層上に接して形成されたゲート電極と、前記ゲート電極の両側のバリア層の直上に形成され、前記バリア層の電子親和力よりも大きな電子親和力であって、前記チャネル層の電子親和力よりも小さい電子親和力を有し、前記チャネル層にキャリアを供給するための不純物が導入された化合物半導体層からなるチャネル蓄積化層と、前記チャネル蓄積化層の直上に形成されたオーミック接触層と、前記ゲート電極の両側のオーミック接触層上にそれぞれ形成されたソース電極及びドレイン電極とを有し、前記ゲート電極直下には、前記チャネル層の上下を含んで、前記チャネル層にキャリアを供給する不純物が導入された化合物半導体層が介在せず、エンハンスメントモード動作することを特徴とし、
第２の発明は、第１の発明の半導体装置において、前記チャネル層の化合物半導体の材料はノンドープのＩｎＧａＡｓであり、前記バリア層の化合物半導体の材料はノンドープのＡｌxＧａ1-xＡｓ（ｘ≧０．２５）であり、前記チャネル蓄積化層の化合物半導体の材料はＡｌxＧａ1-xＡｓ（ｘ≦０．２）であることを特徴とし、
第３の発明は、第１の発明の半導体装置において、前記チャネル層の化合物半導体の材料はノンドープのＩｎＧａＡｓであり、前記バリア層の化合物半導体の材料はノンドープのＩｎＧａＰであり、前記チャネル蓄積化層の化合物半導体の材料はＡｌxＧａ1-xＡｓ（ｘ＝０〜１）であることを特徴とし、
第４の発明は、第１又は第２の発明の半導体装置において、前記バリア層は、前記チャネル層と接して形成された第１のバリア層と、該第１のバリア層の電子親和力よりも大きい電子親和力を有し、前記ゲート電極及びチャネル蓄積化層と接して形成された第２のバリア層とにより構成されていることを特徴としている。
【０００７】
上記本発明によれば、図４（ａ）に例示するように、チャネル蓄積化層の方がチャネル層よりも電子親和力が小さいため、ゲート電圧を印加しなくてもチャネル蓄積化層の直下のチャネル層中の部分にはキャリアが誘起される。しかも、チャネル蓄積化層にキャリアを供給する不純物がドーピングされているため、図４（ａ）のようにチャネル蓄積化層のバンドの曲がりが大きくなる。このため、空乏化するドーパントの量が大きくなり、これに対応してチャネル層に誘起されるキャリアが多くなる。
【０００８】
一方、チャネル蓄積化層が存在しないゲート電極直下のチャネル層中にはゲート電圧を印加しなければ、キャリアが発生しない。ゲート電圧を印加すると、閾値電圧（Ｖth）以上でキャリアが誘起される。
従って、トランジスタ全体としては、抵抗が小さく、従来どおりの閾値電圧（Ｖth）で動作するトランジスタを得ることができる。
【０００９】
また、ゲート電極はノンドープのバリア層に接触しているので、ゲート耐圧の高いものを得ることができる。
なお、本願発明の比較例として、図４（ｂ）に例示するように、チャネル蓄積化層としてチャネル層と同じ化合物半導体層を用いた場合のバンド図を示す。この場合、チャネル蓄積化層にかなりドーピングしてもチャネル層に誘起されるキャリアは少ない。この為、トランジスタ全体として抵抗は思ったように下がらない。
【００１０】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しながら説明する。
（実施の形態）
図１（ａ）〜（ｃ），図２（ａ）〜（ｃ），図３は、本発明の実施の形態に係る、ＥモードＦＥＴの製造方法について示す断面図である。
【００１１】
まず、図１（ａ）に示すように、ＭＢＥ法（Molecular Beam Epitaxy  法）、或いはＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition 法）により、以下の条件で半絶縁性の化合物半導体基板１上に、膜厚２００ｎｍのｉ−ＧａＡｓ層（下地層）２と、膜厚１４ｎｍのｉ−In0.2Ga0.8As層（チャネル層）３と、膜厚２０ｎｍのｉ−Al0.75Ga0.25As層（第１のバリア層）４と、膜厚１０ｎｍのｉ−Al0.3Ga0.7As層（第２のバリア層）５と、濃度２×１０18ｃｍ-3のＳｉをドープした２０ｎｍのｎ +−Al0.2Ga0.8As層（チャネル蓄積化層）６と、濃度２×１０18ｃｍ-3のＳｉをドープした５０ｎｍのｎ +−ＧａＡｓ層７とをこの順に成長する。ここで、ｉ−Al0.75Ga0.25As層（第１のバリア層）４とｉ−Al0.3Ga0.7As層（第２のバリア層）５とがバリア層１０１を構成する。
【００１２】
なお、各化合物半導体層の間の電子親和力の大小関係は以下のようになる。即ち、チャネル蓄積化層６は、チャネル層２の電子親和力よりも小さい電子親和力を有する。また、第１及び第２のバリア層４，５は、いずれもチャネル層２及びチャネル蓄積化層６の電子親和力よりも小さい電子親和力を有する。
次いで、ｎ +−ＧａＡｓ層７上に不図示のホトレジスト膜を形成した後、パターニングして素子分離領域に開口部を有するマスクを形成する。続いて、マスクに従って、素子分離領域のｎ +−ＧａＡｓ層７，ｎ +−Al0.2Ga0.8As層をエッチングし、除去する。
【００１３】
なお、この工程では、酸素をイオン注入して、ｎ +−ＧａＡｓ層７，ｎ +−Al0.2Ga0.8As層６を不活性化し、素子分離を行うことも可能である。
次に、図１（ｂ）に示すように、ホトレジスト膜のマスクを除去したのち、新たなホトレジスト膜８を形成する。続いて、ホトレジスト膜８をパターニングしてオーミック電極形成領域に開口部を有するマスク８を形成する。続いて、そのマスク８にしたがって、加速電圧１００ｋｅＶ、ドーズ量５×１13ｃｍ-2の条件で、オーミック電極形成領域の各化合物半導体層７，６，５，４，３，２にＳｉをイオン注入し、コンタクト拡散領域９ａ，９ｂを形成する。
【００１４】
次に、ホトレジスト膜のマスク８を剥離したのち、温度８５０℃，１０秒のＲＴＡ（ラピッドサーマルアニーリング）を行い、各化合物半導体層７，６，５，４，３，２中のＳｉを活性化する。
次いで、図１（ｃ）に示すように、プラズマＣＶＤ法等により膜厚３００ｎｍのＳｉＯＮ等の絶縁膜１０を堆積する。続いて、図示しないホトレジスト膜をパターニングして、ゲート電極形成領域に開口部を有する不図示のマスクを形成する。
【００１５】
次に、ＣＨＦ3 ，Ｃ2 Ｆ6 ，Ｈｅの混合ガスを用いたＲＩＥ法（Reactive Ion Etching法）により、マスクに従って絶縁膜１０を選択的に異方性エッチングし、除去して開口部１１を形成する。さらに、絶縁膜１０の開口部１１を通してＧａＡｓだけ選択的にエッチングされ、ＡｌＧａＡｓはエッチングされないエッチャント、例えばＳｉＣｌ4 とＳＦ6 の混合ガスにより、ｎ +−ＧａＡｓ層７を異方性エッチングし、除去する。
【００１６】
次いで、低ｘ値のAlx Ga1-x As層はエッチングされ、高ｘ値のAlx Ga1-x As層はエッチングされないエッチャント、例えば、クエン酸とＨ2 Ｏ2 の混合液により、同じ絶縁膜１０の開口部１１を通してｎ +−Al0.2Ga0.8As層６のみをエッチングし、除去する。残ったｎ +−ＧａＡｓ層７とｎ +−Al0.2Ga0.8As層（チャネル蓄積化層）６とがキャップ層１０２を構成する。続いて、ホトレジスト膜のマスクを剥離する。
【００１７】
次に、図２（ａ）に示すように、絶縁膜１０を残したまま、プラズマＣＶＤ法等により膜厚１５０ｎｍのシリコン酸化膜（絶縁膜）１３を堆積する。以下、２層の絶縁膜１０，１３を纏めて絶縁膜１４と称する。
続いて、図２（ｂ）に示すように、例えば、ＣＨＦ3 とＳＦ6 の混合ガスを用いてシリコン酸化膜１４を異方性エッチングして開口部１５を形成し、ゲート電極形成領域のＧａＡｓ層５を露出させる。このとき、ｎ +−ＧａＡｓ層７，ｎ +−Al0.2Ga0.8As層６の側壁面は絶縁膜１４で覆われている。従来と異なり、ｎ +−ＧａＡｓ層７，ｎ +−Al0.2Ga0.8As層６の側壁面を絶縁膜１４で覆うのは、低抵抗のｎ +−ＧａＡｓ層７，ｎ +−Al0.2Ga0.8As層６を通してゲート電極がソース領域及びドレイン領域と電気的にショートするのを防止するためである。
【００１８】
次に、図２（ｃ）に示すように、開口部１５を覆うようにゲート電極となる金属膜（例えば、Ａｌ膜）を堆積した後、ホトレジスト膜のマスクに従ってゲート電極となる金属膜をミリング或いはウエットエッチングによりエッチングし、不要な部分の金属膜を除去して開口部１５に露出するＧａＡｓ層５と接触するゲート電極１６を形成する。その後、ホトレジスト膜を剥離する。
【００１９】
最後に、図３に示すように、ソース及びドレイン拡散領域９ａ，９ｂに開口部を有する不図示のレジスト膜のマスクを形成し、そのレジスト膜のマスクに従って絶縁膜１４をエッチングにより除去し、絶縁膜１４の開口部を形成する。ＡｕＧｅ膜３０ｎｍとＮｉ膜１０ｎｍとＡｕ膜２７０ｎｍとを真空蒸着し、リフトオフ法で、ソース及びドレイン拡散領域９ａ，９ｂとそれぞれ接触するソース電極１７ａとドレイン電極１７ｂを形成する。
【００２０】
次に、上記Ｅモード動作のＦＥＴの動作を説明する。
ゲート電圧を印加しない場合は、チャネル蓄積化層６の方がチャネル層３よりも電子親和力が小さいため、チャネル蓄積化層６の直下のチャネル層３中の部分にはキャリアが誘起される。しかも、チャネル蓄積化層６にキャリアを供給する不純物がドーピングされているため、図のようにチャネル蓄積化層６のバンドの曲がりが大きくなる。このため、空乏化するドーパントの量が大きくなり、これに対応してチャネル層３に誘起されるキャリアが多くなる。
【００２１】
一方、チャネル蓄積化層６が存在しないゲート電極１６直下のチャネル層３中にはゲート電圧を印加しなければキャリアが発生しない。ゲート電圧を印加すると、従来どおりの閾値電圧（Ｖth）以上でキャリアが誘起される。
即ち、閾値以上のゲート電圧を印加した場合、チャネル層３にキャリアが誘起されてソース−ドレイン間に電圧を印加すると電流が流れる。電流はソース電極１７ａからソース領域の低抵抗領域９ａ，チャネル層３，ドレイン領域の低抵抗領域９ｂ，ドレイン電極１７ｂを経由して流れる。
【００２２】
この場合、ソース−ゲート間及びドレイン−ゲート間のチャネル層３にはゲート電圧を印加しないときでも、キャリアが存在しているので、従来と比べてこの間の抵抗を下げることができる。このため、トランジスタ全体として低抵抗化することができる。
また、図１（ａ）の構造であれば、図３のようなドーパントのゲート電極１６直下への回り込みもない。従って、図１で示される本発明は図２と図３の欠点を補った構造であり、ソース−ゲート間耐圧を維持し、短チャネル化の可能なデバイス構造であるといえる。
【００２３】
以上のように、本発明の実施の形態においては、チャネル蓄積化層６の方がチャネル層３よりも電子親和力が小さいため、ゲート電圧を印加しなくてもチャネル蓄積化層６の直下のチャネル層３中の部分にはキャリアが誘起される。しかも、チャネル蓄積化層６にキャリアを供給する不純物がドーピングされているため、図のようにチャネル蓄積化層６のバンドの曲がりが大きくなる。このため、空乏化するドーパントの量が大きくなり、これに対応してチャネル層３に誘起されるキャリアが多くなる。
【００２４】
一方、チャネル蓄積化層６が存在しないゲート電極１６直下のチャネル層３中にはゲート電圧を印加しなければ、キャリアが発生しない。ゲート電圧を印加すると、閾値電圧（Ｖth）以上でキャリアが誘起される。
従って、トランジスタ全体としては、抵抗が小さく、従来どおりの閾値電圧（Ｖth）で動作するトランジスタを得ることができる。
【００２５】
また、ゲート電極１６はノンドープのバリア層１０１に接触しているので、ゲート耐圧の高いものを得ることができる。
これにより、ソース−ドレイン間耐圧を大きく保持しつつ、ゲート−ソース間抵抗を低くすることができる、化合物半導体を用いた高ゲート耐圧の電界効果トランジスタを提供することが可能となる。
【００２６】
なお、上記実施の形態では、バリア層１０１となるｉ−Al0.3Ga0.7As層５を用いているが、これに限られるものではなく、ｉ−Al0.3Ga0.7As層５の代わりにｉ−ＧａＡｓ層を用いてもよい。この場合のように、チャネル蓄積化層６よりもバリア層１０１の方が電子親和力が大きい化合物半導体層となるｉ−ＧａＡｓ層の厚さは、キャリア蓄積化層６の効果でキャリアが発生することがない程度に薄くなければならない。例えば、ｉ−ＧａＡｓ層は１０ｎｍ以下が適当である。
【００２７】
（比較例）
上記実施の形態に対する比較例として、別のＥモード動作のＦＥＴのデバイス構造を図５に示す。図５を参照しながら、その製造方法を説明する。
まず、図５に示すように、半絶縁性の化合物半導体基板２１上にバッファ層としてｉ−ＧａＡｓ層２２を形成する。その上に、チャネル層となるｉ−ＩｎＧａＡｓ層２３と、バリア層としてｉ−Ａｌ0.75Ｇａ0.25Ａｓ層２４とを形成し、さらにその上にバリア保護層としてｉ−ＧａＡｓ層２５を形成する。
【００２８】
次いで、ソース電極３１ａ及びドレイン電極３１ｂをバリア保護層２５上に接続するため、及びバリア保護層２５を保護するための中間層として、ｉ−ＧａＡｓ層２５上にｉ−ＡｌＧａＡｓ層２６とｉ−ＧａＡｓ層２７とを積層する。その後、ｉ−ＧａＡｓ層２７上にさらに絶縁膜２９を形成する。
次いで、ソース領域及びドレイン領域の絶縁膜２９を除去した後、ソース電極及びドレイン電極の接触領域からチャネル層２３に繋がる低抵抗領域を形成するためｎ型不純物を各化合物半導体層２６〜２２に導入する。
【００２９】
次に、ソース領域及びドレイン領域の間のゲート領域となるｉ−ＧａＡｓ層２５上のｉ−ＧａＡｓ層２７とｉ−ＡｌＧａＡｓ層２６とをエッチングにより選択的に除去する。続いて、除去跡のｉ−ＧａＡｓ層２５上にｉ−ＧａＡｓ層２５と接触するゲート電極３２を形成する。ゲート電極３２は除去跡を囲む側壁のｉ−ＡｌＧａＡｓ層２６とｉ−ＧａＡｓ層２７に接触する。ｉ−ＡｌＧａＡｓ層２６及びｉ−ＧａＡｓ層２７はソース領域の低抵抗領域２８ａ及びドレイン領域の低抵抗領域２８ｂと繋がっているが、これらはｉ層なので抵抗が高く、ゲート電極３２とソース領域及びドレイン領域ぞれぞれの間に電流は流れない。
【００３０】
次いで、ソース領域及びドレイン領域にそれぞれソース電極３１ａとドレイン電極３１ｂとを形成すると、ＦＥＴが完成する。
次に、上記Ｅモード動作のＦＥＴの動作を説明する。即ち、ゲート電圧を印加しない場合は、チャネル層２３にキャリアが発生していない。従って、ＦＥＴのソース−ドレイン間に電圧を印加しても電流は流れない。ゲート電圧を印加した場合、チャネル層２３にキャリアが誘起されてソース−ドレイン間に電圧を印加すると電流が流れる。電流はソース電極３１ａからソース領域の低抵抗領域２８ａ，チャネル層２３，ドレイン領域の低抵抗領域２８ｂ，及びドレイン電極３１ｂを経由して流れる。
【００３１】
しかし、上記の比較例では、図５に示すＥモード動作のＦＥＴでは、ゲート電圧を印加しない場合は、チャネル層にキャリアが発生していない。また、ゲート電極３２に正電圧を印加した場合にはゲート電極３２直下のみにキャリアが発生するが、ゲート電極３２直下以外のチャネル層２３中にキャリアは誘起しない。このため、ゲート−ソース間抵抗（Ｒｓ）は非常に大きくなり、思いどおりのデバイス特性を得るのは困難である。
【００３２】
一方、Ｒｓを低減するために、シリコン基板を用いた電界効果トランジスタのように、図６に示す化合物半導体層２５，２４，２３，２２にオーミックコンタクトのためのｎ型ドーパントをイオン注入によりゲート電極３３に対して自己整合的に打ち込んで、高濃度拡散領域３４ａ，３４ｂを形成することが考えられる。
【００３３】
しかし、ＧａＡｓなどの化合物半導体層では、ドーパントの活性化のための熱アニールプロセスにおいてドーパントの拡散が大きく、ゲート電極３３下まで回り込みやすい。このため、ソース−ドレイン間にリーク電流が生じやすくなり、ドレイン電極３１ｂに印加しうる電圧（ソース−ドレイン間耐圧）が低下してしまう。また、デバイス性能の改善のための短ゲート化も困難である。
【００３４】
【発明の効果】
以上のように、本発明によれば、チャネル蓄積化層の方がチャネル層よりも電子親和力が小さく、かつチャネル蓄積化層にキャリアを供給する不純物がドーピングされているため、ゲート電圧を印加しなくてもチャネル蓄積化層の直下のチャネル層中の部分にはより多くのキャリアが誘起される。
【００３５】
一方、チャネル蓄積化層が存在しないゲート電極直下のチャネル層中にはゲート電圧を印加しなければ、キャリアが発生しない。ゲート電圧を印加すると、閾値電圧（Ｖth）以上でキャリアが誘起される。
また、ゲート電極はノンドープのバリア層に接触しているので、ゲート耐圧は高い。
【００３６】
従って、ソース−ドレイン間耐圧を大きく保持しつつ、ゲート−ソース間抵抗を低くすることができる、化合物半導体を用いた高ゲート耐圧の電界効果トランジスタを提供することが可能となる。
【図面の簡単な説明】
【図１】図１（ａ）〜（ｃ）は、本発明の実施の形態に係るＥ−モード電界効果トランジスタの作成方法について示す断面図（その１）である。
【図２】図２（ａ）〜（ｃ）は、本発明の実施の形態に係るＥ−モード電界効果トランジスタの作成方法について示す断面図（その２）である。
【図３】図３は、本発明の実施の形態に係るＥ−モード電界効果トランジスタの作成方法について示す断面図（その３）である。
【図４】図４（ａ）は、本発明の実施の形態に係るＥ−モード電界効果トランジスタのバンド構造を示す図である。図４（ｂ）は比較例のＥ−モード電界効果トランジスタのバンド構造を示す図である。
【図５】図５は、比較例に係るＥ−モード電界効果トランジスタについて示す断面図である。
【図６】図６は、比較例に係る他のＥ−モード電界効果トランジスタについて示す断面図である。
【符号の説明】
１  半絶縁性の化合物半導体基板、
２  バッファ層、
３  チャネル層、
４  第１のバリア層、
５  第２のバリア層、
６  キャリア蓄積化層、
７  オーミック接触層、
８  レジスト膜のマスク、
９ａ  ソース拡散領域、
９ｂ  ドレイン拡散領域、
１０，１３，１４  絶縁膜、
１１，１２，１５  開口部、
１６  ゲート電極、
１７ａ  ソース電極、
１７ｂ  ドレイン電極、
１０１  バリア層、
１０２  キャップ層。
【図１】
0003710613.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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