(57)【特許請求の範囲】
【請求項１】
絶縁膜と導電性膜とをこの順に積層し、前記絶縁膜及び前記導電性膜をエッチングして絶縁膜と導電性膜との積層構造をパターンニングする工程を含む半導体装置の製造方法において、
前記工程は、前記絶縁膜と前記導電性膜とをこの順に積層する第１工程と、
前記導電性膜の上面に第１のレジストパターンを形成する第２工程と、
前記第１のレジストパターンをマスクとして前記導電性膜をパターンニングし且つ前記絶縁膜のうち前記マスクの下部を除く部分の膜厚が所定の膜厚となるようにドライエッチングを行う第３工程と、
当該第３工程後に前記第１のレジストパターンを除去する第４工程と、
当該第４工程後にパターンニングした前記導電性膜の上面及び側面を覆う第２のレジストパターンを形成する第５工程と、
前記第２のレジストパターンをマスクとしてウェットエッチングを行って前記絶縁膜をパターンニングする第６工程と、
当該第６工程後に前記第２のレジストパターンを除去する第７工程と、を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、エッチングにより絶縁膜及び導電性膜の積層構造を形成する工程を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、半導体基板上に種類の異なる複数の素子、例えば特性の異なる複数のトランジスタ等を形成する場合には、図３及び図４に示すような手順で形成している。
【０００３】
すなわち、まず、シリコン基板１上にゲート酸化膜２及びポリシリコン膜３をこの順に積層する（図３（ａ））。次に、トランジスタＴＲ１  のゲート電極を形成すべき部分にレジストパターン４を形成し、これをマスクとしてポリシコン膜３を例えばドライエッチングしてゲート電極３ａをパターンニングする。これにより、ゲート酸化膜２及びゲート電極３ａの積層構造からなるトランジスタＴＲ１  のゲート部５が形成される（図３（ｂ））。
【０００４】
次いで、レジストパターン４を除去し、ゲート電極３ａをマスクとして、例えばウェットエッチングにより残りのゲート酸化膜２を除去する（図３（ｃ））。ここで、残りのゲート酸化膜２を除去するのは、この後工程で、他の素子、例えばトランジスタＴＲ１  とは異なる特性を有するトランジスタＴＲ２  を形成するために行うものである。
【０００５】
次いで、上記と同様にしてゲート酸化膜７，ポリシリコン膜８を積層し（図４（ａ））、トランジスタＴＲ２  を形成すべき部分にレジストパターンを形成し、これをマスクとしてポリシリコン膜８をエッチングしてトランジスタＴＲ２  のゲート電極８ａをパターンニングする（図４（ｂ））。
【０００６】
そして、酸化雰囲気中で熱処理を行って、後のイオン注入工程における、イオンの拡散防止のためのＰＡＤ酸化膜１０を形成した後、ゲート電極３ａ及び８ａをマスクとしてアクティブ領域に不純物を拡散させて、ソース及びドレイン拡散領域１１を形成し、ゲート酸化膜２及びゲート電極３ａの積層構造からなるゲート部５を有するトランジスタＴＲ１  を形成すると共に、ゲート酸化膜７及びゲート電極８ａの積層構造からなるゲート部９を有するトランジスタＴＲ２  を形成するようになっている。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来の方法では、図３（ｃ）に示すように、トランジスタＴＲ２  を形成するために残りのゲート酸化膜２を除去する際に、ゲート電極３ａをマスクとしてゲート酸化膜２をウェットエッチングするようにしているため、ゲート酸化膜２のゲート電極３ａの下部に相当する部分までエッチングされてしまういわゆるアンダーカットが生じる。そのため、ゲート酸化膜２は、その端部が欠けた状態つまりサイドカットが生じた形状となり、局所的に膜厚の薄い箇所が形成されることになる。このため、この部分の電界密度が極端に高くなり、その結果、経時的に電界破壊が生じる可能性があるという問題がある。特に、ＥＥＰＲＯＭ等の高電圧がかかる回路では、この電界破壊の発生に伴う信頼性不良が顕著となる。
【０００８】
また、前記サイドカットは、後工程で絶縁膜を形成したとしても、この絶縁膜によりサイドカット部分を充分に埋め合わせることは困難である。
そこで、この発明は、上記従来の未解決の問題に着目してなされたものであり、エッチング時のアンダーカットに起因する電界破壊を回避することの可能な半導体装置の製造方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、絶縁膜と導電性膜とをこの順に積層し、前記絶縁膜及び前記導電性膜をエッチングして絶縁膜と導電性膜との積層構造をパターンニングする工程を含む半導体装置の製造方法において、前記工程は、前記絶縁膜と前記導電性膜とをこの順に積層する第１工程と、前記導電性膜の上面に第１のレジストパターンを形成する第２工程と、前記第１のレジストパターンをマスクとして前記導電性膜をパターンニングし且つ前記絶縁膜のうち前記マスクの下部を除く部分の膜厚が所定の膜厚となるようにドライエッチングを行う第３工程と、当該第３工程後に前記第１のレジストパターンを除去する第４工程と、当該第４工程後にパターンニングした前記導電性膜の上面及び側面を覆う第２のレジストパターンを形成する第５工程と、前記第２のレジストパターンをマスクとしてウェットエッチングを行って前記絶縁膜をパターンニングする第６工程と、当該第６工程後に前記第２のレジストパターンを除去する第７工程と、を備えることを特徴としている。
【００１４】
本発明によれば、絶縁膜とポリシリコン等の導電性膜とがこの順に積層された後、前記導電性膜の上面に第１のレジストパターンが形成され、マスクの下部を除く部分の絶縁膜が所定の膜厚となるようにドライエッチングが行われると共に、このドライエッチングによって、前記第１のレジストパターンをマスクとして導電性膜がパターンニングされて例えばトランジスタのゲート電極がパターンニングされる。
そして、このパターンニングされた導電性膜の上面及び側面、つまりゲート電極の上面及び側面を覆うように第２のレジストパターンが形成されて、この第２のレジストパターンをマスクとしてウェットエッチングが行われ、前記絶縁膜がパターンニングされた後レジストパターンが除去される。
前記絶縁膜は、レジストパターンの分だけ導電性膜よりも大きくなるようにウェットエッチングされるから、ウェットエッチング時のアンダーカットのために、積層構造を構成する絶縁膜にサイドカットが生じることはなく、このサイドカットに起因する電界破壊の発生が防止される。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を実施例を伴って、シリコン基板上に、特性の異なるトランジスタＴＲ１  及びＴＲ２  を形成する場合について説明する。
【００１６】
まず、図１（ａ）に示すように、シリコン基板１上に膜厚４１５Å程度のゲート酸化膜２を形成し、さらに、減圧ＣＶＤ法等によって膜厚２５００Å程度のポリシリコン膜３を積層し、このポリシリコン膜３に不純物としてリンを気相拡散法によりドープする。
【００１７】
次に、ポリシリコン膜３の、トランジスタＴＲ１  のゲート電極となるべき部分にレジストパターン４を形成し、これをマスクとしてポリシリコン膜３をドライエッチングしレジストパターン４を除去する。このとき、オーバーエッチングを行って、ゲート酸化膜２の残膜の膜厚が２００Å程度となるまで、ゲート酸化膜２もエッチングする（図１（ｂ））。これにより、ゲート酸化膜２及びゲート電極３ａの積層構造からなるトランジスタＴＲ１  のゲート部５が形成される。なお、前記ゲート酸化膜２の残膜の膜厚は、２００Åに限るものではなく、後にこのゲート酸化膜２を通してイオン注入を行った際に、ソース及びドレイン拡散領域に濃度のばらつきが生じない膜厚であればよい。
【００１８】
次に、図１（ｃ）に示すように、ゲート部５の上面及び側面を覆うようにレジストパターン６を形成する。このレジストパターン６の側面部分６ａの膜厚αは、後にゲート酸化膜２をウェットエッチングする際にアンダーカットが生じた場合でも、ゲート酸化膜２のゲート電極３ａの下側に相当する部分がエッチングされない程度の膜厚であって、例えば０．７μｍ程度である。
【００１９】
次に、このレジストパターン６をマスクとしてウェットエッチングを行い、残りのゲート酸化膜２を除去し、レジストパターン６を除去する（図１（ｄ））。これにより、ゲート酸化膜２のレジストパターン６で覆われていない部分が除去され、レジストパターン６の下に相当する部分のゲート酸化膜２がアンダーカット防止用膜２ｂとして残る。ここで、残りのゲート酸化膜２を除去するのは、後工程で、トランジスタＴＲ２  を形成するためである。
【００２０】
次に、このシリコン基板１上に、上記と同様にして、トランジスタＴＲ２  形成のための、例えば前記ゲート酸化膜２とは膜厚の異なる膜厚２７５Å程度のゲート酸化膜７と、前記ポリシリコン膜３とは特性の異なる膜厚２５００Å程度のポリシリコン膜８をこの順に積層し（図２（ａ））、ポリシリコン膜８のトランジスタＴＲ２  のゲート電極を形成すべき部分にレジストパターンを形成する。そして、このレジストパターンをマスクとしてポリシリコン膜８をドライエッチングし、トランジスタＴＲ２  のゲート電極８ａをパターンニングする。これにより、ゲート酸化膜７及びゲート電極８ａの積層構造からなるトランジスタＴＲ２  のゲート部９が形成される（図２（ｂ））。
【００２１】
そして、酸化雰囲気中で熱処理を行い、ＰＡＤ酸化膜１０を形成する。このＰＡＤ酸化膜１０は、後のイオン注入工程において、イオンの拡散を防止するためのものである。
【００２２】
次に、ゲート部５をマスクとして、例えばリンＰ＋  又は砒素Ａｓ＋  をイオン注入してトランジスタＴＲ１  のソース及びドレイン拡散領域１１を形成し、同様に、ゲート部９をマスクとして、イオン注入を行ってトランジスタＴＲ２  のソース及びドレイン拡散領域１１を形成する（図２（ｃ））。これによって、特性の異なるトランジスタＴＲ１  及びＴＲ２  が形成される。
【００２３】
したがって、上述のように、ゲート部５を覆うようにレジストパターン６を形成し、このレジストパターン６をマスクとしてゲート酸化膜２をエッチングするようにしたから、ウェットエッチングによりゲート酸化膜２にアンダーカットが生じた場合でも、これはレジストパターン６の下部、つまり、アンダーカット防止用膜２ｂの部分で生じることになり、ゲート電極３ａ下部に相当するゲート酸化膜２がアンダーカットされることはない。したがって、ゲート酸化膜２の膜厚が局所的に薄くなることはないから、電界破壊が生じることはない。よって、このようにして形成したトランジスタをＥＥＰＲＯＭに適用すれば、その信頼性を向上させることができる。
【００２４】
また、レジストパターン６の下部のアンダーカット防止用膜２ｂは、後のイオン注入工程においてソース及びドレイン領域の濃度のばらつきが生じない程度の膜厚となるようにしたから、このアンダーカット防止用膜２ｂを通してイオン注入を行った場合でも、何ら問題はない。
【００２５】
なお、上記実施の形態においては、特性の異なるトランジスタＴＲ１  及びＴＲ２  を形成するようにした場合について説明したが、これに限るものではなく、キャパシタ等他の素子を形成する場合でも適用することができる。また、トランジスタを形成する場合について説明したが、これに限るものではなく、例えばキャパシタ，配線等を形成する場合でも適用することができる。
【００２６】
また、上記実施の形態においては、導電性膜としてポリシリコン膜を適用した場合について説明したが、これに限るものではなく、例えば、アルミニウム膜等の金属膜を適用することも可能である。
【００２７】
また、上記実施の形態においては、ポリシリコン膜３をエッチングする際に、ゲート酸化膜２をオーバーエッチングするようにした場合について説明したが、必要に応じてオーバーエッチングすればよい。
【００２８】
ここで、ゲート酸化膜２が絶縁膜に対応し、ポリシリコン膜３が導電性膜に対応している。
【００２９】
【発明の効果】
以上説明したように、本発明に係る半導体装置の製造方法によれば、絶縁膜と導電性膜とを積層し、この導電性膜の上に第１のレジストパターンを形成し、マスクの下部を除く部分の絶縁膜の膜厚が所定の膜厚となるようにドライエッチングを行って、前記第１のレジストパターンをマスクとして導電性膜をパターンニングし、さらに、第１のレジストパターンを除去した後、このパターンニングされた導電性膜の上面及び側面を覆う第２のレジストパターンを形成し、これをマスクとしてウェットエッチングを行って絶縁膜をパターンニングするようにしたため、絶縁膜はレジストパターンの分だけ導電性膜よりも大きくなるようにエッチングされるから、ウェットエッチング時のアンダーカットのために、積層構造を構成する絶縁膜にサイドカットが生じることはなく、このサイドカットに起因する電界破壊の発生を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における半導体装置の製造工程の一部を示す断面図である。
【図２】図１の工程の続きを表す断面図である。
【図３】従来の半導体装置の製造工程の一部を示す断面図である。
【図４】図３の工程の続きを表す断面図である。
【符号の説明】
１  シリコン基板
２  ゲート酸化膜
２ｂ  アンダーカット防止用膜
３  ポリシリコン膜
３ａ  ゲート電極
４，６  レジストパターン
７  ゲート酸化膜
８  ポリシリコン膜
【図１】
0003623358.tif 000002
【図２】
0003623358.tif 000003
【図３】
0003623358.tif 000004
【図４】
0003623358.tif 000005