(57)【特許請求の範囲】
【請求項１】
デジタル信号用受信機、例えばＤＡＢ受信機を正確に時間同期するための方法であって、
受信機を同期するための補正量を受信された信号から導出し、
伝送される基準信号と受信機に記憶されている基準信号との相関を検出する形式の同期方法において、
補正量を検出するために、受信された信号から導出された、二乗チャネルパルス応答の重心を用い、
二乗チャネルパルス応答の重心を、相関により得られたチャネル周波数応答の推定のサンプリング値から直接検出する、
ことを特徴とする同期方法。
【請求項２】
二乗チャネルパルス応答の重心に対する近似を、位相角Θと定数（Ｎ／２π）との積から算出し、ここで位相角Θはチャネル周波数応答のサンプリング値から検出し、Ｎはチャネル周波数応答のサンプリング値の数である、請求項１記載の方法。
【請求項３】
位相角（Θ）を検出するためにＣＯＲＤＩＣアルゴリズムを用いる、請求項２記載の方法。
【請求項４】
チャネルパルス応答の重心に対する近似は、テーブルにファイルされ、定数（Ｎ／２π）と乗算された基本角度（Θk）の総和によって算出され、
前記基本角度を符号値（δk）によって重み付けし、
該符号値（δk）はＣＯＲＤＩＣアルゴリズムにって漸次検出される、請求項１記載の方法。
【請求項５】
チャネルパルス応答の重心に対する別の近似を、二乗により重み付けした符号値（Θk）と、それに続く定数（Ｎ／２）との乗算の総和によって算出し、
前記符号値は符号（δk）を値域０，１へ変換することによって形成される、請求項１記載の方法。
【請求項６】
デジタル信号用受信機、例えばＤＡＢ受信機を正確に時間同期するための補正情報を検出する装置において、
マルチプライヤ（３）の入力側にチャネル周波数応答のサンプリング値（Ｈk）が漸次供給され、
当該サンプリング値はさらに、記憶素子（１）と回路（２）の直列回路に、入力信号の共役複素数を形成するために供給され、
このようにして得られた共役複素数の列と、１クロック期間だけ遅延されたチャネル周波数応答のサンプリング値とがマルチプライヤ（３）の第２の入力側に供給され、
該マルチプライヤ（３）の出力値列が加算器（４）に供給され、
該加算器の第２の入力側には、第２の記憶素子（５）で１クロック期間だけ遅延された和値が帰還結合され、
当該和値は漸次、回路ユニット（６）に供給され、
当該回路ユニットでは供給された和値の位相角を検出するためのアルゴリズムが実行され、
該回路ユニット（６）の出力側には二乗チャネルパルス応答の重心に対する近似が発生する、ことを特徴とする回路。
【請求項７】
供給された和値の位相角を検出するための回路ユニット（６）では、ＣＯＲＤＩＣアルゴリズムが実行される、請求項６記載の装置。
【請求項８】
テーブル（４０）にファイルされ、定数（Ｎ／２π）と乗算された基本角度（Θk）が漸次、第４のマルチプライヤ（４１）に供給され、そこで、チャネル周波数応答のサンプリング値（Ｈk）の列から算出された符号列（δk）により重み付けされ、
このようにして得られた値の列が第４の加算器（４２）で和結果に加算され、
当該和結果は、１クロック時間だけ遅れており、第６の記憶素子（４３）を介した帰還結合により第４の加算器（４２）の第２の入力側に供給されたものであり、
加算器の出力信号は、相互作用の終了後、所定数（Ｋ）のクロック時間後にはチャネルパルス応答の重心に対する近似である、請求項７記載の装置。
【発明の詳細な説明】
従来の技術
本発明は、請求項１の上位概念による、デジタル信号用受信機の正確な時間同期方法から出発する。ＤＥ４１２８７１３Ａ１から、受信機の同期のための補正情報を、第１の有意なエネルギー成分の、チャネルパルス応答における位置から導出する方法が公知である。ここではチャネルパルス応答は高速逆フーリエ変換（ＩＦＦＴ）を用いて、チャネル周波数応答のサンプリング値から求められる。ここでチャネル周波数応答の推定は、受信された基準信号と受信機に記憶されている基準信号との相関から計算される。公知の方法では、高速逆フーリエ変換に対して必要な計算およびチャネルパルス応答からの補正情報の検出は別個のシグナルプロセッサで実行されている。
発明の利点
これに対して本発明の方法は、受信機を同期するための補正情報が、チャネル周波数応答のサンプリング値から直接計算されるという利点を有する。これにより、チャネルパルス応答の明確な計算において、所要の計算能力および所要のメモリの点でコストのかかる高速逆フーリエ変換（ＩＦＦＴ）が不要になる。これにより従来技術の受信機においても、ＩＦＦＴの計算および時間領域内での補正情報の検出に必要な別個のシグナルプロセッサが不要になる。
本発明の方法のさらなる利点は、二乗チャネルパルス応答の重心から補正情報を検出することにより、第１の有意なエネルギー成分の、チャネルパルス応答における位置から検出する場合よりもさらに正確でノイズの影響の少ない結果が得られることである。なぜなら本発明の方法では多数の値を介して求められるからである。
従属請求項には本発明の有利な形態が示されている。請求項２により、請求項１よりも簡単な補正情報の計算方法が得られる。この方法に対する有利で簡単に実現される装置が請求項６に記載されている。請求項３には、文献から公知のＣＯＲＤＩＣアルゴリズムに基づいた別の簡素化が示されている。本発明の方法のさらなる有利な形態は請求項４と５に示されており、さらに簡素化される。これらによって補正情報を検出するために必要な計算が最小の回路コストによって実現される。請求項４に記載の方法に対する装置は僅かな回路コストしか必要とせず、請求項７に記載されている。
図面
本発明の実施例が図面に示されており、以下詳細に説明する。図１は請求項３による方法を実現するための装置、図２はそれ自体公知のＣＯＲＤＩＣアルゴリズムに対する有利な回路実施例、図３はＣＯＲＤＩＣアルゴリズムにより検出された値を所望の補正情報に変換するための回路である。
本発明の説明
本発明の課題は、デジタル信号用受信機の正確な時間同期を、従来技術の受信機において使用される計算コストのかかる高速逆フーリエ変換を回避して実現することである。正確な時間同期を受信機で実現するために、受信された基準シンボルと受信機にファイルされている基準シンボルとの相関によって、離散的フーリエ変換の、使用されるラスタでのチャネルの周波数応答が求められている。二乗チャネルパルス応答の重心に対する近似値は次の関係式を用いて、チャネル周波数応答の複素サンプリング値から算出される。
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ここで複素サンプリング値は以下、Ｈk，ｋ＝０,..,Ｎ−１により示す。Ｎは使用される高速フーリエ変換（ＦＦＴ）の長さであり、チャネル周波数応答の複素サンプリング値の数に相当する。近似値に基づき式（１）により求められた値は一般的に複素数であり、従って適切に実数に割り当てなければならない。このことは
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により行われる。ここで同期情報は符号通り求められる。式（１）の分析の基礎となる近似値は、導入された誤差が所望の値
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を正弦波歪みの形態で歪ませ、誤差は絶対値で大きな値に対しては大きくなる
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ことを示している。近似値２により導入された歪みは次式の非線形特性によってほぼ回復することができる。
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ここで
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は、受信機の受信窓の、補償すべき時間的ずれに関する所望の情報である。式（３）による非線形特性の実現は、テーブルおよびテーブルにファイルされた値の補間によって行うことができる。上に述べた方法の改善は観察により行うことができる。従って実数チャネルに対する式（１）の項
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は絶対値で値１によって近似することができる。従って、
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が当てはまる。これにより二乗チャネルパルス応答の重心に対する近似値が得られる。
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ここで角度Θの計算には単に項
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の計算が必要なだけである。なぜなら式（４）に発生する分母は純粋な実数だからである。ここでΘは、チャネル周波数応答のサンプリング値と、それぞれクロック時間だけ遅延された共役の複素数値との積についての総和の位相角である。角度の計算はＣＯＲＤＩＣアルゴリズムを用いて行うことができる。このアルゴリズムに対しては非常に有利なハードウェア実現がある。この方法を適用する際には、ここではＣＯＲＤＩＣ構成群の入力側に印加される複素数の位相を検出すれば良く、付加的に本発明の課題に対しては重要でない絶対値を検出する必要はないことに注意すべきである。
上記の方法に従って補正情報
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を検出するのに適した回路が図１に示されている。回路の入力側は一方ではマルチプライヤ３に直接接続されており、他方ではメモリ１と回路ユニット２を介してマルチプライヤ３の第２の入力側と接続されている。メモリ１は発生した値をクロック期間の間記憶し、クロック期間の経過後に再び出力する。回路ユニット２は入力信号の共役複素数を形成するためのものである。マルチプライヤ３の出力は加算器４に供給される。加算器４の第２の入力側には和信号が加算器４の出力側から第２のメモリ５を介して帰還結合される。加算器４の出力側は回路ユニット２と接続されており、この回路ユニットは複素和信号の位相角Θを検出するのに用いる。回路ユニット６の出力側からは必要な計算の終了後、補正情報を取り出すことができる。
図１の回路は次のように機能する。フローの開始時に、２つの記憶素子１，５が、第１の記憶素子１に対しては値ＨN-1により、第２の記憶素子に対しては０により初期化される。ｋ＝０,...N-1に対するチャネル周波数応答の複素サンプリング値が回路に順次値ごとに供給される。第１のメモリ１ではクロック期間に対する値が中間記憶される。すなわちクロック期間の持続時間だけ遅延され、引き続き回路ユニット２でその虚数部分の反転によって共役化される。マルチプライヤ３では、遅延および共役化された値が、マルチプライヤ３に直接供給された値と乗算される。加算器４および第２のメモリユニット５からなる構成は、マルチプライヤ３で形成された値ＨkＨ*k-1を累算し、正確にＮクロック後に複素入力値
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を出力する。この値から回路ユニット６によって所望の補正情報が受信機の同期のために導出される。
加算器４の出力側における複素和信号を所望の補正情報に変換することは、有利には変形されたＣＯＲＤＩＣアルゴリズムによって行うことができる。このアルゴリズムについての有利な実施例が図２と図３に示されている。
図２は本来のＣＯＲＤＩＣアルゴリズムに対する実現を示す。第３の記憶素子２０の出力側は第２のマルチプライヤ２５および第２の加算器２７と接続されている。第２の加算器の第２の入力側は第３のマルチプライヤ２６と接続されている。第２の加算器２７の出力側に発生する和信号は第３の記憶素子２０の入力側に帰還供給される。同じように第４の記憶素子２１の出力側は第３のマルチプライヤ２６および第３の加算器２８と接続されており、第３の加算器の第２の入力側は第２のマルチプライヤ２５の出力側と接続されている。第３の加算器２８の出力側に発生する和信号は一方では第４の記憶素子２１の入力側に帰還供給され、他方では閾値判別器２３に印加された値の符号を検出するため供給される。閾値判別器２３の出力側は第５のメモリ２２と接続されており、第５のメモリの出力側はシフタ２４と接続されている。シフタは、発生した値を所定数ｋの桁だけシフトさせるのに用いる。シフトされた信号はそれぞれマルチプライヤ２５，２６の第２の入力側に供給される。これらマルチプライヤは本実施例では有利にはシフトレジスタとして構成されている。入力側に印加される複素和値の位相角Θを表す符号列σkは第３のメモリ２２の出力側から取り出すことができる。
図２のＣＯＲＤＩＣ回路の初期化は複素和値ｘ＋ｊｙにより行われる。この複素和値は上に述べたように、図１の回路により得ることができる。メモリ２０，２１，２２はこのためにフローの開始時にリセットされ、第３のメモリ２０は値ｘにより、第４のメモリ２１は値ｙにより、および第５のメモリ２２はsign（ｙ）により初期化される。値ｘは第３のメモリ２０に対する和値の実数部分に相応し、ｙは第４のメモリ２１に対する和値の虚数部分に相応し、sign（ｙ）は第５のメモリ２２に対する和値の虚数部分の符号に相応する。ＣＯＲＤＩＣアルゴリズムの詳しい機能は刊行物、J.E.Volder:"The Cordic trigonometric computing technique",IRE Trans.Electronic Computers,Vol.8,pp.330-334,1959,およびJ.S.Walter:"A unified algorithm for elementary functions",Springer Joint Computer Conference,pp.379-385,1971に詳細に述べられている。
ＣＯＲＤＩＣアルゴリズムの反復数Ｋは（Ｋ＋１）の符号値σk,k=0,...,Kの列を送出し、値−１と１を取ることができ、求める角度Θを次式により表す。
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近似精度は、図２の回路の反復数Ｋによって設定される。ここで概算的には近似精度（ビット）は数Ｋによって定まると仮定することができる。
ＣＯＲＤＩＣアルゴリズムにより得られた符号列の変換は次式によって行うことができる。
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符号列σk、k=0,...,Kを変換するのに適した回路は図３に示されている。テーブル４０には、定数（Ｎ／２π）と乗算された基本角度Θkがファイルされている。ここで基本角度Θkは次式によって得られる。
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テーブル４０の出力側は第４のマルチプライヤ４１と接続されている。このマルチプライヤの第２の入力側にはＣＯＲＤＩＣアルゴリズムによって定められた符号列σkを供給することができる。第４のマルチプライヤの出力側は第４の加算器４２の入力側と接続されている。この加算器の第２の入力側には第６のメモリ４３を介して帰還結合された第４の加算器４２の和信号が印加される。和信号は反復の終了後、所望の補正信号に相当する。
図３の回路構成は次のように機能する。テーブル４０はシーケンシャルに離散的時間で読み出される。この離散的時間は外部で形成されたクロックにより定められる。値Ｎ／２π・Θkは第４のマルチプライヤ４１で相応する符号σkにより評価される。ここで符号値の列σkはＣＯＲＤＩＣアルゴリズムによって計算される。最後に重み付けされたテーブル値が第４の加算器４２で、帰還結合され第６の記憶素子４３で１クロック期間だけ遅延された和に加算される。これによりＫクロック後に加算器４２の出力側に発生する和は所望の補正量に相当する。
図３に示された回路の簡単化は別の近似により行うことができる。ここでは
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とする。この近似式は
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の観察から得られる。式（１１）はほとんどコストをかけずに実現できる。なぜなら、実質的に
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に対する二次補間式はビットδkに基づくからである。
【図１】
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【図２】
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【図３】
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