(57)【特許請求の範囲】
【請求項１】
半導体基板上にダミーゲート絶縁膜及びその上にダミーゲート電極を形成する工程と、
前記半導体基板の表面領域に前記ダミーゲート絶縁膜及びダミーゲート電極をマスクにして不純物をイオン注入しエクステンション領域を形成する工程と、
前記ダミーゲート絶縁膜及びダミーゲート電極の側面にゲート側壁絶縁膜を形成する工程と、
前記半導体基板の表面領域に前記ダミーゲート絶縁膜、前記ダミーゲート電極及びゲート側壁絶縁膜をマスクにして不純物を注入しコンタクトジャンクション領域を形成し、このコンタクトジャンクション領域と前記エクステンション領域とから構成されたソース領域及びドレイン領域を形成する工程と、
前記半導体基板上に前記ダミーゲート絶縁膜、前記ダミーゲート電極及びゲート側壁絶縁膜を被覆するように層間絶縁膜を形成する工程と、
前記層間絶縁膜を前記ダミーゲート電極の表面が露出するまで研磨して表面の平坦化を行う工程と、
前記ダミーゲート電極及び前記ダミーゲート絶縁膜を選択的に除去し、前記層間絶縁膜にゲート開口領域を形成する工程と、
前記ゲート開口領域の底部に露出する前記半導体基板表面をプラズマ酸素により６００℃以下で酸化し、この酸化された部分を選択的に除去することにより前記半導体基板の表面領域に窪みを形成する工程と、
前記ゲート開口領域底面の前記窪み表面を絶縁化してゲート絶縁膜を形成する工程と、
前記ゲート開口領域内にゲート電極材料を埋め込んでゲート電極を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記窪みの半導体基板表面からの深さは、前記エクステンション領域のイオン注入時における不純物濃度ピークの半導体基板表面からの深さより深いことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記窪みの深さは、６ｎｍ以下であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記ゲート絶縁膜は、少なくともプラズマ酸化を用いて形成されることを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極がポリシリコンで形成されている場合において、前記ゲート電極に不純物をイオン注入し、その後１０００℃以上で熱処理して前記不純物を活性化させる工程をさらに備えたことを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記ソース・ドレイン領域の不純物濃度が１Ｅ１９／ｃｍ3 以上の領域は、前記半導体基板表面から少なくとも１０ｎｍ以下であることを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記ゲート電極がポリシリコンからなる場合において、前記層間絶縁膜を前記半導体基板から除去した後に、前記ゲート電極表面及び前記ソース・ドレイン領域表面にシリサイド層を形成することを特徴とする請求項１乃至６のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細化が要求されるゲート電極及びソース・ドレイン領域を備えた素子の製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置は、益々微細化が要求されている。とくに、ＭＩＳＦＥＴ(Metal Insulated Semiconductor Field Effect Transistor) もしくはＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor) は、より浅い接合が求められている。しかし、微細化が進むにつれて従来の方法では浅い接合を形成するには限界がある。以下、図２４を参照して従来のＭＩＳＦＥＴの製造方法について説明する。図２４は、従来構造のＭＩＳＦＥＴの製造工程断面図である。
【０００３】
まず、図２４（ａ）に示すように、シリコンなどの半導体基板１０１にＳＴＩ(Shallow Trench Isolation)技術等を用いて素子分離領域１０２を形成する。半導体基板１０１は、例えば、ｎ型である。続いてゲート絶縁膜として、例えば、１ｎｍ程度のゲート窒化酸化膜１０３、ゲート電極１０４として１００ｎｍ程度のポリシリコン膜１０４を成膜してゲート加工を行う。続いて、イオン注入技術を用いてソース・ドレイン領域の浅い部分である、例えば、ｐ型のエクステンション領域１０５を形成する。イオン注入後の熱工程は、イオン注入により壊れた結晶を回復する程度に行っておく。具体的には、８００℃の数秒のＲＴＡ(Rapid Thermal Annealing) であれば十分である。
【０００４】
次に、図２４（ｂ）に示すように、ゲート電極１０４の側面に、ゲート側壁絶縁膜１０６をシリコン窒化膜やシリコン酸化膜などの成膜とエッチングを用いて形成し、ソース・ドレインの深い接合部分であるコンタクトジャンクション領域１０７を形成する。このコンタクトジャンクション領域１０７へのイオン注入によりゲート電極１０４にもコンタクトジャンクション領域と同じ不純物が注入される。
【０００５】
次に、図２４（ｃ）に示すように、コンタクトジャンクション領域１０７及びゲート電極１０４に注入されたイオンを活性化するために、１０００℃以上の活性化工程を行う。このような高温が必要であるのは、ゲート空乏化を抑制するためである。この熱処理により、深くなったエクステンション領域１０８が形成される。
【０００６】
次に、図２４（ｄ）に示すように、サリサイド技術を用いて、シリコンが露出しているコンタクトジャンクション領域１０７表面及びゲート電極１０４の上面にＣｏやＮｉなどのシリサイド層１０９を形成する。
【０００７】
また、従来技術には、例えば、非特許文献１にも記載されているように、コンケーブ型トランジスタがある。これは、ショートチャネル効果を防止する目的で作られたトランジスタであり、チャネルが形成されている領域には、半導体基板からの深さが少なくとも１０ｎｍ程度の溝が形成されている。溝の側壁及び底面にはゲート絶縁膜が形成されている。
【０００８】
この非特許文献１には、全面に形成したエレベーテッドソース・ドレイン領域をゲート部のみ分断し、その部分にＡｓのエクステンション領域を形成する（Ｆｉｇ．１（ｂ））。さらに、内側に側壁を形成した後に、このエクステンション領域を分断してチャネル領域を作る（Ｆｉｇ．１（ｃ））、製造工程が記載されている。
【非特許文献１】Junko Tanaka,et al.,“A sub-0.1μm Grooved Gate MOSFET with High Immunity to Short Channel Effects”IEDM Tech.Digest,pp.537-540 1993
【発明の開示】
【発明が解決しようとする課題】
【０００９】
以上の工程により、一般にサリサイドゲートと呼ばれるＭＯＳＦＥＴ素子が完成する。以下、図２５乃至図２８を参照して従来のＭＩＳＦＥＴの製造方法及びその問題点について説明する。図２５及び図２６は、ごく浅いＡｓとＢのイオン注入を行ったシリコンウェハーの深さ方向のＡｓ又はＢの濃度分布図、図２７は、ＭＩＳＦＥＴが形成された半導体基板のゲート電極エッジの拡大図、図２８は、エクステンション領域がソース・ドレイン間でつながったＭＩＳＦＥＴの断面図である。
【００１０】
ここで、ＭＯＳＦＥＴの微細化に対する問題の１つは、浅い接合であるエクステンション拡散領域１０５が、１０００℃以上の熱工程により深くなってしまうことである。図２５及び図２６は、それぞれごく浅いＡｓ（ひ素；ａｒｓｅｎｉｃ）とＢ（ボロン；ｂｏｒｏｎ）のイオン注入を行ったシリコンウェハーの深さ方向のＡｓ又はＢの濃度分布である。ここでは１０８５℃の熱処理前後での濃度分布を比較している。図から明らかなように、８００℃で数秒程度の熱処理だけであれば、現在のイオン注入技術を用いても、１０ｎｍ程度の接合が形成されていることが分かる（接合深さは、チャネル濃度と同じ濃度になったところである。チャネル濃度は、ゲート長が５０ｎｍ以下においては大体１Ｅ１８／ｃｍ3 から１Ｅ１９／ｃｍ3 の領域である。しかし、１０８５℃の熱処理の場合、ボロンの接合深さは、３０ｎｍ程度になってしまうことが分かる。
【００１１】
図２７（ａ），（ｂ）は、ＭＯＳＦＥＴが形成された半導体基板のゲート電極エッジの拡大図である。それぞれ１０００℃以上の熱処理前のエクステンション領域１０５と熱処理後の深くなったエクステンション領域１０８の状態を示している。熱処理後ではエクステンション拡散領域１０８は、深くなると同時に、横方向にも延びている。横方向に延びるのは、１Ｅ１９／ｃｍ3 以上の高濃度領域１１０が拡散源になっているためである。通常、横方向の延び量は、深さ（Ａ）方向の約２／３（Ａ×２／３）である。したがって、図２５から見積もると、図２７（ｂ）に示すように、横方向に２０ｎｍ以上延びてしまうことが分かる。すると、図２８に示すように、ゲート長が４０ｎｍ以下になると、エクステンション領域がソース・ドレイン間でつながってしまい、もはやＭＯＳＦＥＴ動作ができなくなる。
【００１２】
このように、エクステンション領域がつながってしまうのを防ぐために、この部分に逆導電型の不純物を打ち込んで（例えば、エクステンション領域がｎ型ならｐ型不純物を打ち込む）不純物濃度を実質的に下げることによりエクステンション領域として機能する領域範囲を小さくしてこのつながりを断つ技術が知られているが、工程が複雑になる上、トランジスタ性能の劣化を招くので好ましい方法ではない。
【００１３】
また、非特許文献１に記載されたコンケーブ型トランジスタは、通常のトランジスタに比べてチャネル長が長くショートチャネル効果が減少している。しかし、エクステンションを分断してチャネルを形成するこの方法においては、分断するための深さは、少なくともエクステンションの深さ方向の濃度がチャネルの濃度、つまり１Ｅ１８ｃｍ3 を十分に下回る領域となる深さが必要である。従って、図２４及び図２５より、その深さは少なくとも１０ｎｍ以上が必要となることは明らかである。このような１０ｎｍ以上の深さになると、エクステンション領域とゲート間のオーバーラップ量が極端に増加してしまうため、トランジスタの高性能化が出来なくなってしまう。
【００１４】
本発明は、このような事情によりなされたものであり、エクステンション領域の不純物の導電型とは逆の導電型の不純物をエクステンション領域に打ち込むことによってその部分を実質的にエクステンション領域ではなくするという手法にあまり頼らずに、具体的には、エクステンション領域に打ち込む逆導電型の不純物の量は最低限に減らすことができて、且つ現在のイオン注入技術と活性化熱処理技術を用いて微細なＭＩＳＦＥＴを実現することができる浅いソース・ドレイン領域（エクステンション領域）を有する半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【００１５】
本発明は、半導体基板に形成されたＭＩＳＦＥＴのゲート電極下部に位置する部分がソース・ドレイン領域が形成された他の部分より窪んでいることを特徴としている。また、ソース・ドレイン領域のエクステンション領域がゲート電極下を延在する部分の長さは、エクステンション領域の深さの２／３より十分小さいことが特徴であり、この特徴により微細なＭＩＳＦＥＴを実現できる。また、その窪み深さは、６ｎｍ以下、好ましくは６〜２ｎｍが適している。
【００１６】
また、本発明は、半導体装置の製造方法において、ソース・ドレイン領域が形成された半導体基板のゲート電極形成領域に窪みを形成し、その領域にゲート絶縁膜をプラズマ酸化などの低温（６００℃以下、好ましくは５００℃以下）で形成し、その上にゲート電極を堆積させることを特徴としている。この後にＭＩＳＦＥＴに対して行われるゲート電極中の不純物を活性化させるなどの熱処理（１０００℃以上）によっても半導体基板中の不純物がゲート電極下を横方向に拡散することは従来より格段に少なくなり、微細なＭＩＳＦＥＴを実現できるエクステンション領域（浅いソース・ドレイン領域）を形成することが可能になる。
【００１７】
本発明の半導体装置は、半導体基板と、前記半導体基板の表面領域に形成され、それぞれエクステンション領域とコンタクトジャンクション領域とから構成されたソース領域及びドレイン領域と、前記半導体基板上において前記ソース・ドレイン領域間上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを具備し、前記半導体基板の少なくとも前記ゲート電極が形成された下部の少なくとも一部は、前記半導体基板の他の部分より窪んでおり、且つその窪み深さは、６ｎｍ以下であることを特徴としている。前記窪みの半導体基板表面からの深さは、前記エクステンション領域のイオン注入時における不純物濃度ピークの半導体基板表面からの深さより深くしてもよい。不純物の横方向の拡散が有効に阻止されてゲート電極下の延在部分短くなる。
【００１８】
前記ソース・ドレイン領域の前記エクステンション領域は、互いに対向して前記ゲート電極の下部に延在しており、その延在している部分の長さは、前記エクステンション領域の前記半導体基板表面からの深さの２／３より十分短いようにしても良い。前記ゲート電極の材料は、ポリシリコン、金属もしくはその合金、シリコンとゲルマニウムの混合物のいずれかを用いることができる。前記半導体基板に形成された半導体装置は、ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴから構成された相補型ＭＩＳＦＥＴであっても良い。前記ゲート電極にポリシリコンを用いた場合、前記ゲート電極表面及び前記ソース・ドレイン領域表面にはシリサイド層が形成されていることができる。
【００１９】
本発明の半導体装置の製造方法は、半導体基板上にダミーゲート絶縁膜及びその上にダミーゲート電極を形成する工程と、前記半導体基板の表面領域に前記ダミーゲート絶縁膜及びダミーゲート電極をマスクにして不純物を注入しエクステンション領域を形成する工程と、前記ダミーゲート絶縁膜及びダミーゲート電極の側面にゲート側壁絶縁膜を形成する工程と、前記半導体基板の表面領域に前記ダミーゲート絶縁膜、前記ダミーゲート電極及びゲート側壁絶縁膜をマスクにして不純物を注入しコンタクトジャンクション領域を形成し、このコンタクトジャンクション領域と前記エクステンション領域とから構成されたソース領域及びドレイン領域を形成する工程と、前記半導体基板上に前記ダミーゲート絶縁膜、前記ダミーゲート電極及びゲート側壁絶縁膜を被覆するように層間絶縁膜を形成する工程と、前記層間絶縁膜を前記ダミーゲート電極の表面が露出するまで研磨して表面の平坦化を行う工程と、前記ダミーゲート電極及び前記ダミーゲート絶縁膜を選択的に除去し、前記層間絶縁膜にゲート開口領域を形成する工程と、前記ゲート開口領域の底部に露出する前記半導体基板表面を酸化し、この酸化された部分を選択的に除去することにより前記半導体基板の表面領域に窪みを形成する工程と、前記ゲート開口領域底面の前記窪み表面を絶縁化してゲート絶縁膜を形成する工程と、前記ゲート開口領域内に前記ゲート電極材料を埋め込んでゲート電極を形成する工程とを備えたことを特徴としている。
【００２０】
前記窪みの半導体基板表面からの深さは、前記エクステンション領域のイオン注入時における不純物濃度ピークの半導体基板表面からの深さより深くしてもよい。横方向の不純物拡散が有効に阻止される。
【００２１】
前記層間絶縁膜は、エッチングストッパーとなるシリコン窒化膜及びその上に形成されたシリコン酸化膜から構成されているようにしても良い。前記層間絶縁膜を平坦化する工程において、平坦化処理は、化学的機械的研磨により行うようにしても良い。前記半導体基板の表面領域に窪みを形成する工程において、プラズマ酸素により前記半導体基板表面を６００℃以下で酸化するようにしても良い。前記窪みの深さは、６ｎｍ以下であるようにしても良い。前記ゲート絶縁膜は、少なくともプラズマ酸化を用いて形成するようにしても良い。前記ゲート電極がポリシリコンで形成されている場合において、前記ゲート電極に不純物をイオン注入し、その後１０００℃以上で熱処理して前記不純物を活性化させる工程をさらに備えるようにしても良い。前記ソース・ドレイン領域の不純物濃度が１Ｅ／１９ｃｍ2 以上の領域は、前記半導体基板から少なくとも１０ｎｍ以下であるようにしても良い。前記ゲート電極にポリシリコンを用いる場合、前記層間絶縁膜を前記半導体基板から除去した後に、前記ゲート電極表面及び前記ソース・ドレイン領域表面にシリサイド層を形成するようにしても良い。
【発明の効果】
【００２２】
本発明は、エクステンション領域の不純物の導電型とは逆の導電型の不純物をエクステンション領域に打ち込むことによってその部分を実質的にエクステンション領域ではなくするという手法にあまり頼らずに、具体的には、エクステンション領域に打ち込む逆導電型の不純物の量は最低限に減らすことができて、且つ現在のイオン注入技術と活性化熱処理技術を用いて微細なＭＩＳＦＥＴを実現できるソース・ドレイン領域のエクステンション領域を形成可能とすることができる。また、本発明の半導体装置の製造方法は、ゲート電極中の不純物を活性化させるなどの熱処理によっても半導体基板中の不純物がゲート電極下を横方向に拡散することは従来より各段に少なくすることができ、微細なＭＩＳＦＥＴを実現できるエクステンション領域の形成が可能になる。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照して発明の実施の形態を説明する。
【００２４】
（第１の実施形態）
本発明では、ソース・ドレイン領域を構成するエクステンション領域の接合深さが３０ｎｍ程度となる従来のイオン注入＋活性化アニール技術を用いても、横方向の拡散を２０ｎｍ以下（エクステンション領域の接合深さの２／３以下）にする技術を提供するものである。そのために、本発明は、少なくともゲート電極下のチャネル領域に、ソース・ドレイン領域形成が完遂する前に、窪みを形成しておくことを特徴としている。
【００２５】
まず、図１乃至図５を参照して第１の実施形態を説明する。
【００２６】
図１乃至図３は、ポリシリコンをゲート電極とするＭＩＳＦＥＴの製造工程断面図、図４は、図３（ｊ）に示すＭＩＳＦＥＴの斜視図を示している。この実施形態におけるＭＩＳＦＥＴの形成方法を工程順に示し、その後この様な工程を適用する理由を述べる。図１（ａ）に示された工程１は、シリコンなどの半導体基板１の表面領域にＳＴＩ技術などにより素子分離領域２を形成し、続いて、後に除去するダミーゲートの酸化膜を成膜する。続いて、後に除去するダミーゲートの電極材料として、例えば、ポリシリコン膜を成膜する。そして、ポリシリコン膜及び酸化膜に対してゲート加工を行ってダミーのゲート電極４及びゲート絶縁膜３を形成する。ダミーのゲート絶縁膜３は、６ｎｍ程度の厚膜でも良い。従来のゲート絶縁膜には１．０ｎｍ程度の極薄膜が要求されるが、このプロセスではダミーを用いるので、そのような極薄膜は必要としない。したがって、ポリシリコン膜のゲート加工は、ストッパーとなるゲート絶縁膜が６ｎｍと厚いため従来技術と比べて非常に容易になる。そして、従来技術と同様に、イオン注入技術を用いて、エクステンション領域５、ゲート側壁絶縁膜６、コンタクトジャンクション領域７を形成する。
【００２７】
イオン注入後は、せいぜい結晶回復のために８００℃程度の熱処理を行う。これによってエクステンション領域の深さは、１０ｎｍ以下に形成されている。半導体基板は、例えば、ｎ型であり、エクステンション領域は、ｐ型である。
【００２８】
次に、図１（ｂ）を参照して工程２を説明する。この工程では、層間絶縁膜をダミーのゲート電極上に形成する。この層間絶縁膜として、例えば、後のエッチングストッパーとなるライナーシリコン窒化膜（ＳｉＮ）８及びシリコン酸化膜（ＳｉＯ2 ）９を順次堆積させる。
【００２９】
次に、図１（ｃ）を参照して工程３を説明する。この工程では、層間絶縁膜を構成するライナーシリコン窒化膜（ＳｉＮ）８及びシリコン酸化膜（ＳｉＯ2 ）９をＣＭＰ(Chemical Mechanical Polishing) 法等により研磨する。そしてダミーのゲート電極４が露出するまで研磨して層間絶縁膜の表面を平坦化する。
【００３０】
次に、図２（ｄ）を参照して工程４を説明する。この工程では、層間絶縁膜から露出したダミーのゲート電極４を選択的に除去する。除去方法としては、例えば、プラズマを用いたエッチング法などを用いれば容易に行うことができる。続いて、ダミーのゲート絶縁膜３を希弗酸などの酸を用いて除去する。この処理により、半導体基板１のチャネル領域の表面が露出する。そして、層間絶縁膜８、９には、ダミーのゲート電極及びゲート酸化膜の形成跡がゲート開口溝１０として形成される。
【００３１】
次に、図２（ｅ）を参照して工程５を説明する。ここではゲート開口溝１０の底面に露出したチャネル領域表面を酸化する。プラズマ酸素によりチャネル表面を酸化してプラズマ酸化膜１１を形成する。酸化量は、膜厚１２ｎｍ程度の量で良い。酸化温度は６００℃以下、好ましくは５００℃以下の低温が良い。
【００３２】
次に、図２（ｆ）を参照して工程６を説明する。ここではプラズマ酸化膜１１を除去する。例えば、希弗酸などを用いてチャネル領域の表面に形成したプラズマ酸化膜１１を選択的に除去する。この処理により、チャネル領域の表面は窪んで、リセスドチャネル１２が形成される。チャネル領域の窪み深さ（以下、リセス(Recess)量という）は、プラズマ酸化膜１１の膜厚の約半分である。したがって、このリセスドチャネル１２は、リセス量が約６ｎｍである。
【００３３】
次に、図３（ｇ）を参照して工程７を説明する。ここではゲート電極及びゲート絶縁膜を形成する。ゲート絶縁膜１３は、例えば、プラズマ酸化により１．０ｎｍ程度の酸化膜を形成し、続いてプラズマ窒化により酸化膜表面を窒化したシリコン酸化窒化膜から構成されている。全てプラズマによるプロセスで形成しているので、６００℃以下で形成可能である。続いて、ゲート開口溝１０にゲート電極材料を埋め込んでゲート電極１４を形成する。埋め込み方法は、例えば、ゲート電極材料を半導体基板１の全面に成膜し、この膜をＣＭＰなどにより平坦化するというものがある。この実施形態ではゲート電極材料としてポリシリコンを用いる。本発明では金属もしくはその合金やシリコンとゲルマニウムなどの混合物などを用いることができる。
【００３４】
次に、図３（ｈ）を参照して工程８を説明する。この工程では、形成されたゲート電極の熱処理を行う。この実施形態のゲート電極材料は、ポリシリコンである。ゲート電極１４がポリシリコンであるので、イオン注入技術を用いて、ゲート電極１４に砒素（Ａｓ）やリン（Ｐ）、ボロン（Ｂ）などの不純物を導入する。続いて、ゲート電極１４に注入された不純物を活性化するために１０００℃以上の活性化熱処理工程を行う。この熱処理によって、エクステンション領域５も深くなり、拡散深さが深いエクステンション領域１５が形成される。
【００３５】
次に、図３（ｉ）を参照して工程９を説明する。この工程では層間絶縁膜９をフッ酸などを用いて選択的に除去する。続いて、ライナーＳｉＮ膜８に対してＲＩＥ(Reactive Ion Etching)などの異方性エッチングを行うことによりコンタクトジャンクション領域７の表面を露出させる。
【００３６】
次に、図３（ｊ）及び図４を参照して工程１０を説明する。図４は、図３（ｊ）に示されるＭＩＳＦＥＴの斜視図である。この工程では、サリサイドプロセスを用いて、シリコンが露出しているゲート電極１４の上面とコンタクトジャンクション領域７の上面に選択的にＣｏやＮｉなどのシリサイド層１６を形成する。
【００３７】
以上、工程１〜工程１０により第１の実施形態に係る半導体装置であるＭＩＳＦＥＴが形成される。この実施形態では、工程５及び工程６に説明したように、リセスドチャネルを形成するところに特徴がある。リセスドチャネルは、ゲート電極下の半導体基板に窪み（リセス）が設けられているチャネル領域を意味する。
【００３８】
リセスドチャネルは、従来から提案されているが（前述したコンケーブ型ＭＩＳＦＥＴ参照）、本発明は、従来と根本的に異なるところがある。まず、１つは本発明がプラズマ酸化膜を用いているところである。従来にも、熱酸化膜により酸化膜を形成して、エッチングする技術が提案されているが、この方法では、１２ｎｍの酸化膜を形成するのに少なくとも７００℃以上で数分以上の処理が必要となるため、エクステンション領域中の不純物がこの熱工程で拡散してしまってエクステンション領域が深くなるという問題がある。
【００３９】
これに対し、本発明は、この実施形態に示すように、プラズマ酸化を用いているので、まず、酸化温度が少なくとも６００℃以下の低温であり、エクステンション領域中の不純物が酸化中に拡散することは全くない。そして、チャネル領域のリセス量は酸化膜厚の約半分であるが、プラズマ酸化膜厚は現時点でもウェハー面内で０．２ｎｍ以下の誤差に制御することが可能であるため、チャネル領域のリセス量の誤差は０．１ｎｍ以下にすることが可能であり、ウェハー面内できわめてしきい値ばらつきの少ないトランジスタを形成することが可能である。
【００４０】
以上が第１の実施形態で説明する本発明の第１の作用効果であり、従来のリセスドチャネルを有する半導体装置と異なるところである。
【００４１】
次に、さらに従来のものより優れた他の作用効果を説明する。
【００４２】
図５は、それぞれ工程７と工程８におけるゲート電極端を含む部分を拡大した平面図である。図５（ａ）は、熱処理前のエクステンション領域の一部を示しており、半導体基板１の表面領域にはエクステンション領域５内の高濃度拡散領域１７（図１１、図１２及び図１３の１１０に相当する）がある。工程８における１０００℃以上の熱処理のゲート活性化工程の前においては、図５（ａ）に示したエクステンション拡散層５の深さは１０ｎｍ以下である。そして、従来技術では、この後の１０００℃の熱処理により、１Ｅ１９／ｃｍ3 以上の高濃度拡散領域１７が、横方向の拡散の拡散源になって、２０ｎｍ以上横方向にエクステンション領域５が広がってしまった。横方向の拡散量は深さ方向の拡散量の約２／３であるので、深さ方向の拡散量は、３０ｎｍ程度である。
【００４３】
しかしながら、本発明においては、この高濃度拡散領域の深さ分（約６ｎｍ）だけチャネル領域が窪んでいる。従って、図５（ｂ）に示すように、高濃度拡散領域１７は、直接横方向に拡散することが出来ない。図５（ｂ）は、熱処理後のエクステンション領域の一部を示している。従って、１０００℃以上の熱処理後のエクステンション領域１５は、横方向の拡散が従来技術に比べて飛躍的に少なくなる。すなわち、横方向の拡散量は、図５（ｂ）に示すように、深さ方向の拡散量（Ａ）の約２／３より十分小さくなる（＜＜２Ａ／３）。つまり、２０ｎｍより十分小さい。
【００４４】
以上が、この実施形態で説明する本発明の第２の作用効果である。
【００４５】
例えば、従来のリセスドチャネルを有するＭＩＳＦＥＴの形成方法では、エクステンション拡散層深さ分の全てをリセスするなどの報告例があり、従来の技術で説明したコンケーブ型ＭＩＳＦＥＴはリセス量が少なくとも１０ｎｍである。しかし、本発明のものはこれとは全く異なっている。つまり、チャネル領域のリセス量は、１０００℃以上の熱処理前のエクステンション領域の１Ｅ１９／ｃｍ3 以上の高濃度拡散領域の深さ分だけリセスすればよい。
【００４６】
エクステンション領域の深さ分を全てリセスする必要は全くないし、また、そのエクステンション領域は、１０００℃以上の熱処理などのエクステンション領域の高濃度拡散領域の深さが６ｎｍ以上になるような熱処理を行う前のエクステンション領域でなければならない。つまり、１０００℃以上の熱処理などが加わったあとで、チャネル領域をリセスした場合は、従来例の図２８に示したように、既にエクステンション領域がソース・ドレイン領域間で繋がってしまっており、これを６ｎｍ程度リセスしたところでトランジスタ動作はしないためである。ここが従来の方法と異なるところである。従来は、エクステンションを完全に形成した後にチャネルをリセスする方法である。
【００４７】
本発明では、チャネル領域をリセスした後に１０００℃以上の熱処理など、エクステンション領域が深くなる熱処理を行う。勿論１０００℃以上の熱処理でも、エクステンション領域が深くならない極短時間の熱処理で有れば、この熱処理の後にチャネル領域をリセスすることは差支えない。
【００４８】
さらに、本発明は、エクステンション領域の１Ｅ１９／ｃｍ3 以上好ましくは１Ｅ１８／ｃｍ3 以上の高濃度拡散領域の深さが、６ｎｍ以下好ましくは６〜２ｎｍになっている状態でチャネル領域をその高濃度拡散領域の深さ分だけリセス（窪みを作る）するのを特徴とする。したがって、本発明で形成されたエクステンション領域１５は、従来技術のものとは、２次元の不純物の拡散広がりが異なっている。その広がり方は、イオン注入条件などにより変化するため一概に規定することは出来ないが、シミュレーションなどで容易にその違いを知ることが可能である。簡単に言えば、ゲート電極の下部に位置する領域のエクステンション領域は、主にゲート電極の横に位置する高濃度拡散領域中の不純物が拡散することにより形成されている。よって、自ずと形状は決まってくる。すなわち、ゲート電極の下部に位置する領域のエクステンション領域は、このエクステンション領域の深さ方向の距離の約２／３より十分小さい形状をしている。そして、チャネル長は、微細化が進んでもトランジスタ特性を維持するに十分な長さを確保することができる。また、先に説明した従来のコンケーブ型トランジスタに用いられる熱酸化処理及びエッチングによりリセスドチャネルを形成する方法では、熱酸化を行う時点でエクステンション領域の高濃度拡散領域の不純物が熱拡散してしまうため、本発明の様な不純物拡散領域を形成することは不可能である。
【００４９】
本発明の特徴を纏めると以下の３つである。
【００５０】
１）  チャネル領域のリセス方法は、プラズマ酸素による酸化技術を用いた６００℃以下好ましくは５００℃以下におけるチャネル領域の酸化及びウェットエッチング技術によるプラズマ酸化膜の除去である。
【００５１】
２）  チャネル領域のリセス量は、エクステンション領域の１Ｅ１９／ｃｍ3 以上好ましくは１Ｅ１８／ｃｍ3 以上の高濃度拡散領域の深さ分だけチャネル領域をリセスすればよい。具体的なチャネル領域のリセス量は６ｎｍ以下好ましくは６ｎｍ〜２ｎｍでよい。また、エクステンション領域の高濃度拡散領域の深さは、チャネル領域をリセスする時点で、少なくとも６ｎｍ以下好ましくは６ｎｍ〜２ｎｍとなっているように熱処理を加える。具体的には、チャネル領域をリセスするまでは、エクステンション領域には、せいぜい８００℃程度で数分以下或いは１０００℃以上においても、１Ｅ１９／ｃｍ3 以上の高濃度拡散領域の深さが６ｎｍ以下好ましくは６ｎｍ〜２ｎｍ以下程度になる短い時間の熱処理にとどめることである。チャネル領域をリセスした後は、前記高濃度拡散領域の深さが６ｎｍ以上になるような熱処理が加わっても問題はない。
【００５２】
３）  ゲート電極の下部に位置する領域のエクステンション領域は、このエクステンション領域の深さ方向の距離の約２／３より十分小さい。
【００５３】
以上が本発明の特徴の説明であるが、チャネル領域のリセス方法はプラズマ酸化以外にも、ドライエッチングやウェットエッチングにより半導体基板を直接エッチングしてもよい。この方法は過去にも提案されているが、これと違うのは、上記２）に示した部分である。
【００５４】
また、上記実施形態は、ポリシリコンゲートを用いている。しかし、本発明はシリコンとゲルマニウムの混合物を用いたゲート電極でも同様の効果を発揮することができる。
【００５５】
さらに、ゲート電極の不純物の活性化のための熱処理工程を必要としないメタルゲートにおいても効果が発揮される。なぜなら、１０００℃以上の熱処理を加える前のエクステンション領域は、十分に不純物が活性化していないし、また接合が浅すぎるため、エクステンション領域のシート抵抗が高すぎてトランジスタの高性能化が出来ないためである。つまり、エクステンション領域中の不純物をより活性化させて、さらにエクステンション領域をある程度深くして、エクステンション領域の低抵抗化を行わないと、高性能トランジスタを形成することは出来ない。本発明では、エクステンション領域が深くなっても、横方向の拡散は飛躍的に抑制することができるため、１０００℃以上の熱処理を加えてエクステンション領域をある程度深くしても全く問題にならない。つまり、メタルゲートにおいても、少なくともチャネルをリセスした後にエクステンション領域が２０ｎｍ以上の深さになるような熱処理を加えてもトランジスタ特性上全く問題にならない。
【００５６】
（第２の実施形態）
以下、図６及び図７を参照して第２の実施形態を説明する。
【００５７】
図６及び図７は、メタルをゲート電極とするＭＩＳＦＥＴの製造工程断面図を示している。この実施形態では、ｎＭＩＳＦＥＴ及びｐＭＩＳＦＥＴで構成される相補型トランジスタを説明する。このＭＩＳＦＥＴを形成するにあたり、例えば、ＷＳｉx などのゲート電極材料を埋め込むまで（図６（ａ））は、第１の実施形態の図３（ｈ）までの工程と同じであるのでその説明を省略する。なお、この時までに、半導体基板は、ソース・ドレイン領域の低抵抗化を図るために１０００℃以上の熱処理（リセス後あるいはゲート酸化膜形成後）を行っているので、図６（ａ）の時点では深いエクステンション領域３０が形成されている。
【００５８】
図６（ａ）において、図の左がｎＭＩＳＦＥＴ、右がｐＭＩＳＦＥＴである。双方のＭＩＳＦＥＴは、シリコンなどの半導体基板２１のＳＴＩなどの素子分離領域２２に区画された素子領域に形成された熱処理後の深いエクステンション領域３０及びコンタクトジャンクション領域２７からなるソース・ドレイン領域を有している。シリコン窒化膜及びシリコン酸化膜から構成された層間絶縁膜２６にはＷＳｉx などからなるゲート電極２４が埋め込まれている。半導体基板２１のチャネル領域にはゲート電極２４の一部が埋め込まれた窪みが形成され、半導体基板２１とゲート電極２４との間にはゲート絶縁膜２３が介在している。
【００５９】
次に、図６（ｂ）に示すように、半導体基板２１にはゲート電極２４を被覆するＰｔ膜２８が形成される。ｎＭＩＳＦＥＴ側には、ゲート電極２４とＰｔ膜２８との間に、例えば、ＴｉＮなどのバリア層２９がさらに形成される。そして、Ｐｔ膜２８には、安定して熱処理が行われるように、膜厚２０ｎｍ程度のＴｉＮなどのバリア層２５が形成される。
【００６０】
次に、Ｐｔ膜２８等を被覆してから５００℃程度で半導体基板２１を熱処理する。そして、図７（ｃ）に示すように、この熱処理により、ｐＭＩＳＦＥＴ側のゲート電極２４は、Ｐｔ膜と反応して、Ｗ＋ＰｔＳｉ＋ＷＳｉx からなるゲート電極３１に変わる。ｎＭＩＳＦＥＴ側ではバリア層２９がＰｔとＷＳｉx との反応を阻止しているのでゲートは、ゲート電極２４のままである。
【００６１】
次に、図７（ｄ）に示すように、Ｐｔ膜及びＴｉＮバリア層を王水などにより除去する。このあと後工程を行う。このようにして、メタルゲートの相補型ＭＩＳＦＥＴが形成される。
【００６２】
このように、本発明は、メタルゲートのＭＩＳＦＥＴにも適用することができる。すなわち、メタルゲートにおいても、少なくともチャネル領域をリセスした後にエクステンション領域が２０ｎｍ以上の深さになるような熱処理を加えてもトランジスタ特性上全く問題にならない。
【００６３】
また、チャネル領域のリセス量は、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴで変えても良い。リセス量を変えるためには、例えば、工程３を行った後に、まずｎＭＩＳＦＥＴ領域だけダミーゲートを除去し、工程７までを順次行い、続いて、ｐＭＩＳＦＥＴ領域だけダミーゲートを除去し、工程７までを順次行えば、チャネル領域のリセス量をｎＭＩＳＦＥＴとｐＭＩＳＦＥＴで独立に変化させることが可能である。また、ダマシンゲートプロセスでは一般的であるが、チャネルの不純物のイオン注入を少なくともダミーゲート電極を除去後に行っても良い。その他、これまで報告されているゲート絶縁膜形成技術やゲート電極形成技術など、本発明の趣旨を逸脱しなければ、様々な組み合わせが可能である。
【００６４】
以上、本発明の半導体装置の製造方法によってトランジスタを試作し、その特性結果を示す。図８は、このトランジスタのしきい値をゲート長に対してプロットした図である。縦軸がしきい値（Ｖｔｈ（Ｖ））を示し、横軸がトランジスタのゲート長（Ｌｇａｔｅ（ｎｍ））を示している。図に示すように、チャネル領域の窪み深さ（リセス量(recessed depth)）が２ｎｍから６ｎｍに増えるに従って、短いゲート長でしきい値が下がってしまうショートチャネル効果が改善されているのが分かる。そして、リセス量が６ｎｍにおいては、ゲート長３５ｎｍにおいても良好なトランジスタ特性を示している。このトランジスタは、当然現在のイオン注入技術と活性化熱処理技術を用いて形成されている。熱処理技術をあと少し改善すれば（具体的には１０００℃以上の熱処理をより短時間化すれば）、ゲート長１５ｎｍの動作も可能であることがわかる。
【００６５】
（第３の実施形態）
上記従来技術での問題点を回避する製造方法を発明したので、以下に工程を追ってその内容を説明する。
【００６６】
本実施形態では、ＤＲＡＭとＩ／Ｏ部は厚いゲート酸化膜とpoly-Siゲート電極のＭＩＳＦＥＴで構成されて、高速ロジック回路のみにおいて、高誘電体ゲート絶縁膜と、浅い接合を形成できるリセスドチャネルを有するＭＩＳＦＥＴで構成された構造を実現する技術を提供する。図に工程順に本発明を示す。
【００６７】
図９〜図１７を参照して説明する。図９〜図１７は、本発明の第３の実施形態に係わるＭＩＳＦＥＴの製造工程を示す断面図である。図９〜図１７において、図ｎ（ａ）はＤＲＡＭ、図ｎ（ｂ）は周辺回路、図ｎ（ｃ）は高速ロジック回路を示している（ｎ＝９〜１８）。
【００６８】
まず、ＤＲＡＭ領域にシリコン基板１にＤＲＡＭのキャパシタとなる例えばトレンチキャパシタ(図示せず)を形成する。図９に示すように、ＳＴＩ技術等を用いて素子分離領域２を形成する。
【００６９】
次いで、図１０に示すように、ＤＲＡＭ、周辺回路、及び高速ロジック回路のＳｉ基板１上に、ＤＲＡＭなどに用いられる６ｎｍ程度の厚いゲート酸化膜４１を形成する。続いて、周辺回路などに用いる３ｎｍ程度のゲート酸化膜を形成するために、リソグラフィー技術とウェットエッチング技術により、周辺回路の厚いゲート酸化膜４１を選択除去する。レジスト除去後、図１１に示すように、周辺回路のＳｉ基板１上に３ｎｍ程度のゲート酸化膜４２を形成する。
【００７０】
従来技術では、さらに高速ロジック回路に極薄膜ゲート絶縁膜を成膜したが、本実施形態ではここで極薄膜の高誘電体ゲート絶縁膜は成膜しない。また、ゲート酸化膜４１，４２にピンホールを形成するようなフッ酸処理もないため、ＤＲＡＭや周辺回路のＭＩＳＦＥＴのゲート酸化膜には、信頼性低下の問題が生じない。
【００７１】
図１２に示すように、１００ｎｍ程度のポリシリコン膜を成膜、加工してゲート電極４３を形成する。高速ロジック回路のゲート長は２０ｎｍ、ＤＲＡＭのゲート長は６５ｎｍ、周辺回路のゲート長は０．２μｍである。そして、イオン注入技術や熱処理技術、ゲート側壁４４を用いて、ソース・ドレイン領域４５を形成すると共にゲート電極４３に不純物のドーピングを行う。このときの熱処理は、高濃度活性化が必要な従来技術と異なり、高温である必要はない。イオン注入時に損傷したシリコン基板の結晶性を回復する程度でも良いので６００度程度以上であれば問題ない。高温が必要ないのは、後の工程において特開２００２−１５１４２８公報に記載されたＸｅフラッシュランプを用いたＦＬＡ（Flash Lamp Anneal）技術や、ランプアニール技術を用いた高温短時間熱処理を行うためである。
【００７２】
図１３に示すように、層間膜４６を堆積して平坦化を行う。続いて、高速ロジック回路のみゲート電極４３を選択除去して高速ロジック回路のゲート領域のみを開口し、溝４７を形成する。
【００７３】
開口して現れた溝４７底のチャネル領域を１０ｎｍ程度酸化して、フッ酸によりこの酸化膜のエッチングを行う。図１４に示すように、この処理により、深さが５ｎｍ程度のリセスドチャネル４８が形成される。このとき酸化はプラズマ酸化を用いることによって、５００℃以下の低温で酸化が行える。５００℃以下の低温で酸化することによって、８００度程度の熱酸化で行う方法とは異なり、ソース・ドレイン不純物が酸化時の熱により拡散し、拡散層が深くなってしまう問題はない。
【００７４】
リセスドチャネル４８表面の１ｎｍ程度の自然シリコン酸化膜(図示せず)をフッ酸処理により除去した後、図１５に示すように、高誘電体ゲート絶縁膜４９とｐｏｌｙ−Ｓｉまたはｐｏｌｙ−Ｓｉ−Ｇｅからなる高速ロジック回路のゲート電極材料５０を全面に成膜する。
【００７５】
従来技術と異なり、高誘電体ゲート絶縁膜４９の成膜前にフッ酸処理を行うことが出来る。その理由は、フッ酸処理を行う時点において、ＤＲＡＭの厚いゲート酸化膜４１や周辺回路の３ｎｍ程度のゲート酸化膜４２は露出していないためである。
【００７６】
少なくとも高速ロジック回路のｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのゲート電極領域に、それぞれに最適な不純物のイオン注入を行う。通常ｎＭＯＳＦＥＴに対しては、ヒ素またはリン、ｐＭＯＳＦＥＴはボロンが不純物として最適である。
【００７７】
続いてＦＬＡ処理またはＬＡ処理を行う。従来技術とは異なり、ウェハー表面は全て高速ロジック回路のゲート電極材料５０で覆われているため、従来技術のように異なった表面状態が存在して、素子が破壊されるといった問題は一切なくなる。また、ＦＬＡ処理やＬＡ処理の前に、ゲルマニウムなどをイオン注入して、高速ロジック回路のゲート電極材料５０をよりアモルファス化しておいても良い。アモルファス化をより行うことで、ＦＬＡ処理やＬＡ処理で照射される光の吸収率が上がり、より高温の活性化が出来るためである。
【００７８】
次いで、図１６に示すように、ゲート電極材料５０の平坦化を行って、高速ロジック回路のゲート電極５０を形成する。ゲート電極５０がポリシリコンであるので、イオン注入技術を用いて、ゲート電極５０に砒素（Ａｓ）やリン（Ｐ）、ボロン（Ｂ）などの不純物を導入する。続いて、ゲート電極５０に注入された不純物を活性化するために１０００℃以上の活性化熱処理工程を行う。この熱処理によって、エクステンション領域も深くなり、拡散深さが深いエクステンション領域が形成される。
【００７９】
図１７に示すように、周辺回路（図１７（ｂ））と高速ロジック回路（図１７（ｃ））の層間膜４６を除去し、ソース・ドレイン拡散層４５の表面を露出させる。続いて、周辺回路と高速ロジック回路のソース・ドレイン拡散層４６及びゲート５０の上面とＤＲＡＭ（図１７（ａ））のゲート５０上面にたとえばＮｉシリサイド５１をサリサイド技術を用いて形成する。その後、ソース・ドレイン拡散層４５，ゲート４３への配線を行ってトランジスタが完成する。
【００８０】
本実施形態では、ＤＲＡＭのキャパシタに金属が混入されることを懸念して、ＤＲＡＭのソース・ドレイン４５にはＮｉシリサイド５１を形成しなかった。ＤＲＡＭの高速化などの要求に応じて、たとえば、トレンチキャパシタが接続されていないドレイン側のみ層間膜４６を除去して、ドレイン側のみにＮｉシリサイド５１を形成しても良い。
【００８１】
以上により、高速ロジック回路のみに高誘電体ゲート絶縁膜４９を有し、さらに高速ロジック回路のみにリセスドチャネルを有するＤＲＡＭを混載したＬＳＩ回路を形成することができる。また高速ロジック回路は、リセスドチャネルを有して、かつ、不純物の活性化熱処理を高温短時間のフラッシュランプアニール処理またはランプアニール処理で行っているため、ソース・ドレイン拡散層が極めて浅く、かつ、低抵抗なソース・ドレイン拡散層が実現できており、かつ、高濃度に活性化されたゲート電極を有しているため、高駆動力のトランジスタを形成することができる。
【００８２】
また、高速ロジック回路の高誘電体絶縁膜４９の成膜直前には、フッ酸処理が行われており、従来技術のように高誘電体絶縁膜４９とチャネルの間に１ｎｍ以上のシリコン酸化膜界面層が存在することもないため、１ｎｍ以下の電気的シリコン酸化膜換算膜厚を実現できる。
【００８３】
（第４の実施形態）
上記実施形態１は、高速ロジック回路にポリシリコンまたはｐｏｌｙ−Ｓｉ−Ｇｅからなるゲート電極材料５０を埋め込んだが、メタルゲートを電極として使用しても、メリットが得られる。それを工程を追って説明する。
【００８４】
図１８〜図２４を参照して説明する。図１８〜図２４は、本発明の第４の実施形態に係わるＭＩＳＦＥＴの製造工程を示す断面図である。図１８〜図２４において、図ｍ（ａ）はＤＲＡＭ、図ｍ（ｂ）は周辺回路、図ｍ（ｃ）は高速ロジック回路のｎＭＯＳＦＥＴ領域、図ｍ（ｄ）は高速ロジック回路のｐＭＯＳＦＥＴ領域を示している（ｎ＝１８〜２４）。
【００８５】
第３の実施形態で図９〜図１３を用いて説明した工程と同様の工程を行う。続いて、ゲート電極４３に注入された不純物を活性化するために１０００℃以上の活性化熱処理工程を行う。この熱処理によって、エクステンション領域も深くなり、拡散深さが深いエクステンション領域が形成される。次いで図１８に示すように、高誘電体ゲート絶縁膜４９を堆積した後、たとえばタングステンシリサイド膜６０を成膜する。タングステンシリサイド膜６０は、仕事関数が４．６ｅＶ以下であり、ｎＭＯＳＦＥＴのゲート電極に適している。また、タングステンシリサイド膜６０中のシリコンの含有量を調整することで、仕事関数を変化させることが出来る。さらに、タングステンシリサイド膜６０にリンや砒素やアンチモンやテルルやセレンやゲルマニウムやガリウムやインジウムやボロンを含有させることでも仕事関数を変化させることが出来る。そのＬＳＩに要求される仕事関数に応じて、上記手法で仕事関数を制御することが出来る。
【００８６】
次いで、図１９に示すように、後にバリア膜となる膜厚１０ｎｍ程度のシリコン窒化膜６１を堆積する。高速ロジック回路のｐＭＯＳＦＥＴ領域のシリコン窒化膜６１を選択除去する（図１９（ｄ））。次いで、図２０に示すように、膜厚５０ｎｍ程度のＰｔ膜６２と膜厚１０ｎｍ程度のＴｉＮ膜６３を成膜する。
【００８７】
５００℃程度以下の温度で熱処理を行う。この熱処理により、図２１に示すように、高速ロジック回路のｐＭＯＳＦＥＴ領域のタングステンシリサイド６０のみが上面のＰｔ膜６２と反応し、メタルゲート電極６４が形成される。メタルゲート電極６４は、ＰｔＳｉまたはＷまたはこれらの混合物である。メタルゲート６４の仕事関数は４．６ｅＶ以上であるので、高速ロジック回路のｐＭＯＳＦＥＴのゲート電極は、ｐＭＯＳＦＥＴに適した仕事関数の電極となる。
【００８８】
図２２に示すように、層間膜４６が露出するまで平坦化を行って、高速ロジック回路のｎＭＯＳＦＥＴ領域（図２２（ｃ））にタングステンシリサイド膜６０、ｐＭＯＳＦＥＴ領域（図２２（ｄ））にメタルゲート６４を形成する。
【００８９】
図２３に示すように、周辺回路（図２３（ｂ））と高速ロジック回路（図２３（ｃ），２３（ｄ））の層間膜４６を除去し、ソース・ドレイン拡散層４５の表面を露出させる。続いて、周辺回路（図２３（ｂ））と高速ロジック回路（図２３（ｃ），２３（ｄ））のソース・ドレイン領域４５、ゲート４３，６０，６４の上面とＤＲＡＭ（図２３（ａ））のゲート４３上面にたとえばＮｉシリサイド６５をサリサイド技術を用いて形成する。その後、ソース・ドレイン・ゲートへの配線を行ってトランジスタが完成する。
【００９０】
本実施形態では、ＤＲＡＭのキャパシタに金属が混入されることを懸念して、ＤＲＡＭのソース・ドレイン４５にはＮｉシリサイド５１を形成しなかった。ＤＲＡＭの高速化などの要求に応じて、たとえば、トレンチキャパシタが接続されていないドレイン側のみ層間膜４６を除去して、ドレイン側のみにNiシリサイド５１を形成しても良い。
【００９１】
以上により、高速ロジック回路のみに高誘電体ゲート絶縁膜４９とメタルゲート電極６０，６４を有し、ｎＭＯＳＦＥＴ領域のメタルゲート６０の仕事関数が４．６ｅＶ以下でｐＭＯＳＦＥＴ領域のメタルゲート電極６４の仕事関数が４．６ｅＶ以上であるトランジスタを形成することができた。かつ、ＤＲＡＭには、高誘電体ゲート絶縁膜４９やメタルゲートは存在しないため、ＤＲＡＭの金属汚染の問題を回避することが可能となった。
【００９２】
なお、本発明は、前述した実施形態に限定されるものではない。本発明の技術思想の範囲内において各実施形態は、適宜変更され得ることはいうまでもない。
【００９３】
以上、本発明は、従来と同様のイオン注入技術と活性化技術を用いて、より微細であり、且つ高性能なトランジスタを形成することが可能になった。
【図面の簡単な説明】
【００９４】
【図１】本発明の第１の実施形態におけるポリシリコンをゲート電極とするＭＩＳＦＥＴの製造工程断面図。
【図２】本発明の第１の実施形態におけるポリシリコンをゲート電極とするＭＩＳＦＥＴの製造工程断面図。
【図３】本発明の第１の実施形態におけるポリシリコンをゲート電極とするＭＩＳＦＥＴの製造工程断面図。
【図４】本発明の第１の実施形態におけるポリシリコンをゲート電極とするＭＩＳＦＥＴの製造工程断面図。図４（ｂ）は、図４（ａ）に示すＭＩＳＦＥＴの斜視図。
【図５】本発明の第１の実施形態における作用効果を説明する熱処理前後のゲート電極端を含む部分を拡大した半導体基板平面図。
【図６】本発明の第２の実施形態におけるメタルをゲート電極とするＭＩＳＦＥＴの製造工程断面図。
【図７】本発明の第２の実施形態におけるメタルをゲート電極とするＭＩＳＦＥＴの製造工程断面図。
【図８】本発明の半導体装置におけるしきい値のゲート長依存性を示す特性図。
【図９】第３の実施形態に係わるＭＩＳＦＥＴの製造工程を示す断面図。
【図１０】第３の実施形態に係わるＭＩＳＦＥＴの製造工程を示す断面図
【図１１】第３の実施形態に係わるＭＩＳＦＥＴの製造工程を示す断面図。
【図１２】第３の実施形態に係わるＭＩＳＦＥＴの製造工程を示す断面図。
【図１３】第３の実施形態に係わるＭＩＳＦＥＴの製造工程を示す断面図。
【図１４】第３の実施形態に係わるＭＩＳＦＥＴの製造工程を示す断面図。
【図１５】第３の実施形態に係わるＭＩＳＦＥＴの製造工程を示す断面図。
【図１６】第３の実施形態に係わるＭＩＳＦＥＴの製造工程を示す断面図。
【図１７】第３の実施形態に係わるＭＩＳＦＥＴの製造工程を示す断面図。
【図１８】第４の実施形態に係わるＭＩＳＦＥＴの製造工程を示す断面図。
【図１９】第４の実施形態に係わるＭＩＳＦＥＴの製造工程を示す断面図。
【図２０】第４の実施形態に係わるＭＩＳＦＥＴの製造工程を示す断面図。
【図２１】第４の実施形態に係わるＭＩＳＦＥＴの製造工程を示す断面図。
【図２２】第４の実施形態に係わるＭＩＳＦＥＴの製造工程を示す断面図。
【図２３】第４の実施形態に係わるＭＩＳＦＥＴの製造工程を示す断面図。
【図２４】従来の半導体装置の製造方法を示す工程断面図。
【図２５】従来の半導体装置の製造方法の問題点を説明する半導体基板内部の特性図。
【図２６】従来の半導体装置の製造方法の問題点を説明する半導体基板内部の特性図。
【図２７】従来の半導体装置の製造方法の問題点を説明する半導体基板の部分断面図。
【図２８】従来の半導体装置の製造方法の問題点を説明する半導体基板の部分断面図。
【符号の説明】
【００９５】
１、２１、１０１・・・半導体基板、  ２、２２、１０２・・・素子分離領域、  ３・・・ダミーのゲート絶縁膜、    ４・・・ダミーのゲート電極、  ５、１０５・・・エクステンション領域、  ６、１０６・・・ゲート側壁絶縁膜、  ７、２７、１０７・・・コンタクトジャンクション領域、  ８・・・ライナーシリコン窒化膜、    ９・・・シリコン酸化膜、  １０・・・ゲート開口溝、    １１・・・プラズマ酸化膜、  １２・・・リセスドチャネル、    １３、２３・・・ゲート絶縁膜、  １４、２４、３１・・・ゲート電極、  １５、３０、１０８・・・熱処理により深くなったエクステンション領域、  １６、１０９・・・シリサイド層、  １７、１１０・・・ソース・ドレイン領域内の高濃度拡散領域、  ２５、２９・・・バリア層、    ２６・・・層間絶縁膜、  ２８・・・Ｐｔ膜、    １０３・・・ゲート窒化酸化膜、  １０４・・・ゲート電極（ポリシリコン膜） 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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