(57)【特許請求の範囲】
【請求項１】
メモリセルアレイ領域およびその周辺回路トランジスタが形成された周辺トランジスタ領域を有する不揮発性半導体メモリの製造に際して、
半導体基板の全面にメモリセルトランジスタ用の第１のゲート絶縁膜を形成し、その上にポリシリコン膜および絶縁膜を形成する工程と、
前記絶縁膜、ポリシリコン膜、第１のゲート絶縁膜および半導体基板に素子分離領域形成用のトレンチを形成する工程と、
前記メモリセルアレイ領域をカバーしたうえで、周辺トランジスタ領域の素子領域の端部上の第１のゲート絶縁膜を除去する工程と、
前記トレンチの表面および周辺トランジスタ領域における素子領域の端部とその上のポリシリコン膜との間の部分の表面を酸化する工程と、
前記トレンチに埋め込み絶縁体を埋め込み、全面を平坦化する工程と、
前記ポリシリコン膜上の絶縁膜を除去する工程と、
前記周辺トランジスタ領域のポリシリコン膜および第１のゲート絶縁膜を除去した後、周辺回路トランジスタ用の第２のゲート絶縁膜を形成する工程と、
前記メモリセルアレイ領域では前記ポリシリコン膜を浮遊ゲートとして備えた積層ゲート構造を形成し、周辺トランジスタ領域では前記第２のゲート絶縁膜上にゲート電極を形成する工程と、
基板表層部にトランジスタのソース／ドレインとなる不純物を選択的に導入する工程
とを具備することを特徴とする半導体装置の製造方法。
【請求項２】
メモリセルアレイ領域およびその周辺回路トランジスタが形成された周辺トランジスタ領域を有する不揮発性半導体メモリの製造に際して、
半導体基板の全面にメモリセルトランジスタ用の第１のゲート絶縁膜を形成し、その上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜、第１のゲート絶縁膜および半導体基板に素子分離領域形成用のトレンチを形成する工程と、
前記トレンチに埋め込み絶縁体を埋め込み、全面を平坦化する工程と、
基板全面にメモリセルトランジスタの浮遊ゲート・制御ゲート間絶縁用のゲート間絶縁膜を形成する工程と、
前記周辺トランジスタ領域のゲート間絶縁膜、ポリシリコン膜および第１のゲート絶縁膜を除去して素子領域を露出させる工程と、
前記周辺トランジスタ領域で露出した素子領域の端部の角をエッチングして丸みをもつ形状にする工程と、
前記周辺トランジスタ領域で、前記周辺回路トランジスタ用の第２のゲート絶縁膜を形成する工程と、
前記メモリセルアレイ領域では前記ポリシリコン膜を浮遊ゲートとして備えた積層ゲート構造を形成し、周辺トランジスタ領域では前記第２のゲート絶縁膜上にゲート電極を形成する工程と、
基板表層部にトランジスタのソース／ドレインとなる不純物を選択的に導入する工程
とを具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に埋め込み素子分離領域により絶縁分離された素子領域の端部の形状およびその制御方法に関するもので、例えば一括消去型の不揮発性半導体メモリであるＮＯＲ型フラッシュＥＥＰＲＯＭ、メモリ混載ロジック集積回路などに使用されるものである。
【０００２】
【従来の技術】
図７（ａ）乃至図８（ｃ）は、従来の埋め込み素子分離を用いたフラッシュＥＥＰＲＯＭの製造工程の一部を示している。
【０００３】
まず、図７（ａ）に示すように、半導体基板１０１のメモリセルアレイ領域および周辺トランジスタ領域にそれぞれのトランジスタの閾値がそれぞれ所望の値となるように不純物を導入した後、基板上全面にメモリセルトランジスタのトンネル酸化膜となる酸化膜１０２を形成し、その上に不純物としてリンが導入されたポリシリコン膜１０３、ＣＶＤ（化学気相成長）窒化膜およびＣＶＤ酸化膜の積層膜１０４を堆積する。
【０００４】
次に、基板上にレジストパターン（図示せず）を形成し、これを用いて前記積層膜１０４をパターニングした後に前記レジストパターンを除去する。
【０００５】
この後、図７（ｂ）に示すように、前記パターニングされた積層膜１０４をマスクとして、素子分離領域形成予定部分に対応するポリシリコン膜１０３、ゲート酸化膜１０２、シリコン基板１０１を除去することにより、浅いトレンチを形成する。
【０００６】
次に、図７（ｃ）に示すように、前記トレンチに埋め込み絶縁体である例えばＬＰ−ＴＥＯＳ（Low Pressure Tetra-Ethl-Oxide-Silicon ）膜１０５を埋め込む。この後、ＣＭＰ（Chemical Mechanical Polishing ）法またはエッチバック法により全面を平坦化し、埋め込み絶縁体を積層膜１０４の途中まで後退させる。この後、ウエットエッチング処理を行い、積層膜１０４を完全に除去する。
【０００７】
次に、図８（ａ）に示すように、不純物としてリンが導入されたポリシリコン膜１０６を基板上全面に堆積し、その上にレジストパターン（図示せず）を形成し、これを用いて前記ポリシリコン膜１０６をパターニングする。この際、メモリセルアレイ領域のポリシリコン膜１０６を素子分離領域上で分断するスリット１０７を形成し、周辺トランジスタ領域のポリシリコン膜１０６、１０３を除去する。この後、前記レジストパターンを剥離する。
【０００８】
次に、基板上全面にＯＮＯ絶縁膜（酸化膜／窒化膜／酸化膜の積層膜）１０８を形成し、メモリセルアレイ領域をレジスト（図示せず）でカバーしたうえで、周辺トランジスタ領域のＯＮＯ絶縁膜１０８およびゲート酸化膜（トンネル酸化膜）１０２を除去した後、前記メモリセルアレイ領域をカバーしているレジストを除去する。
【０００９】
なお、メモリセルアレイ領域にスリット１０７を形成する時に周辺トランジスタ領域のポリシリコン膜１０６、１０３を残しておき、上記ＯＮＯ絶縁膜１０８、およびゲート酸化膜（トンネル酸化膜）１０２を除去する際に前記ポリシリコン膜１０６、１０３を除去してもよい。
【００１０】
次に、図８（ｂ）に示すように、周辺回路用トランジスタのゲート酸化膜１０９を形成する。
【００１１】
次に、図８（ｂ）とは直交する方向からみて示す図８（ｃ）のように、不純物が導入されたポリシリコン膜を基板上全面に堆積し、メモリセルアレイ領域では上記ポリシリコン膜、前記ＯＮＯ絶縁膜１０８、ポリシリコン膜１０６および１０３をパターニングする。これにより、制御ゲート１１０と浮遊ゲート１１１  （ポリシリコン膜１０６および１０３）が二層になった積層ゲート構造が得られる。また、周辺トランジスタ領域では前記ポリシリコン膜をパターニングすることによりゲート電極１１２を形成する。
【００１２】
引き続いて、図示しないが、基板表層部にトランジスタのソース／ドレインとなる不純物を選択的に導入し、さらに、層間絶縁膜の堆積、コンタクトの開孔、配線形成、表面保護絶縁膜の堆積を行い、フラッシュＥＥＰＲＯＭを完成させる。
【００１３】
上記したように埋め込み素子分離領域により絶縁分離された素子領域を有するフラッシュＥＥＰＲＯＭにおいては、メモリセルアレイ領域と周辺トランジスタ領域とは、それぞれの領域のＭＯＳトランジスタの性能を最適化するために、それぞれの領域で膜厚の異なるゲート酸化膜を用いている。
【００１４】
ところで、埋め込み素子分離領域により絶縁分離された素子領域を有する半導体装置の製造に際して異なる膜厚のゲート酸化膜を付け分ける場合（例えば２つの膜厚のゲート酸化膜を付け分ける場合）、一般的には、基板上を全面的に酸化して第１の膜厚のゲート酸化膜を一旦形成し、次に、第２の膜厚のゲート酸化膜を形成したい領域の第１のゲート酸化膜を剥離し、かつ第１のゲート酸化膜を形成する領域は酸化種が供給されないようにした後、第２の膜厚のゲート酸化膜を形成する。
【００１５】
異なる膜厚のゲート酸化膜を形成する方法は多種考えられるが、素子分離形成工程との関係で考えた場合、▲１▼  全てのゲート酸化膜を形成してから素子分離工程を行う手法と、▲２▼  素子分離工程を行った後で全てのゲート酸化膜を形成する手法と、▲３▼  図７（ａ）乃至図８（ｃ）に示したように、ゲート酸化膜の一部は素子分離形成工程の前に形成し、ゲート酸化膜の残りを素子分離形成工程の後に形成する手法に大別される。
【００１６】
前記▲１▼の手法は、複数のゲート酸化膜を付け分ける場合に必要な剥離工程において素子分離領域の絶縁膜も同時に剥離工程に晒されることはないが、ゲート酸化膜形成後の熱工程でチャネル領域の不純物プロファイルが緩やかになり、トランジスタの高性能化には適していない。
【００１７】
前記▲２▼の手法は、ゲート酸化膜形成後の熱工程を少なくすることができ、トランジスタの高性能化には適しているが、ゲート酸化膜を形成する前の剥離工程で素子分離領域の絶縁膜も同時にエッチングされてしまうので、トランジスタ特性へ悪影響を与える形状が形成されてしまう。
【００１８】
図９（ａ）は、前記▲３▼の手法を用いて形成された半導体装置、例えば前記フラッシュＥＥＰＲＯＭにおいて、素子分離絶縁膜１０５を形成する前にゲート酸化膜１０２を形成したメモリセルアレイ領域におけるトランジスタの素子分離領域付近（素子領域の端部）の形状の一例を示している。ここで、１０３は浮遊ゲートの下部のポリシリコン膜である。
【００１９】
また、図９（ｂ）は、前記▲３▼の手法を用いて形成されたフラッシュＥＥＰＲＯＭにおいて、素子分離絶縁膜１０５を形成した後でゲート酸化膜１０９を形成した周辺トランジスタ領域における素子領域の端部の形状の一例を示しており、図８（ｂ）中に点線の○印で囲んだ部分に対応する端部を拡大して示したものに相当する。ここで、１１２はゲート電極である。
【００２０】
図９（ｂ）に示す形状は、図９（ａ）に示す形状に比べて、周辺トランジスタ領域のゲート酸化膜（トンネル酸化膜）１０２の剥離工程で素子分離絶縁膜１０５がエッチングされた部分にゲート電極１１２が落ち込んだ形状となっているので、この落ち込んだ部分の近傍でトランジスタの動作時に電界集中が起こり、この部分では、素子領域の平坦な部分に比べて低いゲート電圧で反転層が形成され、チャネル電流が流れることになる。
【００２１】
その結果、トランジスタのゲート電圧が低い領域（サブスレショールド電流領域）のリーク電流が増え、消費電流が増加することになる。また、トランジスタのゲート電圧が低い領域においても素子領域の端部の角部に反転層が形成されるので、トランジスタのサブスレショールド電流特性がゲート電圧に対して不連続になるキンク特性が発生し、ゲート電圧が低い領域で動作させるトランジスタ（例えば待機状態の時にサブスレショールド電流が流れる周辺回路トランジスタ）の動作が不安定になり、製品の収率が下がることになる。さらに、前記▲１▼、▲２▼の手法を用いてフラッシュＥＥＰＲＯＭを形成した場合についても、ゲート電極１１２が素子領域および素子分離絶縁膜１０５上に亙って形成される周辺回路トランジスタ側では、図９（ｂ）に示すゲート電極１１２の落ち込んだ形状は生じなくとも、素子領域の端部の角部に多かれ少なかれ電界集中が発生する。このため、素子領域の端部の実質的なしきい値電圧が低下するので、やはり上記したようなキンク特性の発生が問題となり、トランジスタを安定に動作させることが小困難になる。
【００２２】
一方、メモリセルアレイ領域においては、図９（ａ）に示すように浮遊ゲートの下部のポリシリコン膜１０３と自己整合的に埋め込み素子分離領域が形成されており、素子分離絶縁膜１０５上方の浮遊ゲートと素子領域の端部とが近接していないため、キンク特性が大きな問題となることはない。
【００２３】
【発明が解決しようとする課題】
上記したように従来の半導体装置の製造方法は、素子分離を行った後にゲート絶縁膜を形成した周辺トランジスタ領域における素子領域の端部の形状に起因してトランジスタのゲート電圧が低い領域のリーク電流が増え、消費電流が増加することになり、サブスレショールド電流特性がゲート電圧に対して不連続になり、ゲート電圧が低い領域で動作させるトランジスタの動作が不安定になり、製品の収率が下がるという問題があった。
【００２４】
本発明は上記の問題点を解決すべくなされたもので、周辺回路トランジスタのゲート電圧が低い領域のリーク電流および消費電流を抑制でき、サブスレショールド電流特性がゲート電圧に対して連続的になり、ゲート電圧が低い領域での動作が安定になり、製品の収率を向上させることが可能になる半導体装置の製造方法を提供することを目的とする。
【００２６】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、メモリセルアレイ領域およびその周辺回路トランジスタが形成された周辺トランジスタ領域を有する不揮発性半導体メモリの製造に際して、半導体基板の全面にメモリセルトランジスタ用の第１のゲート絶縁膜を形成し、その上にポリシリコン膜および絶縁膜を形成する工程と、前記絶縁膜、ポリシリコン膜、第１のゲート絶縁膜および半導体基板に素子分離領域形成用のトレンチを形成する工程と、前記メモリセルアレイ領域をカバーしたうえで、周辺トランジスタ領域の素子領域の端部上の第１のゲート絶縁膜を除去する工程と、前記トレンチの表面および周辺トランジスタ領域における素子領域の端部とその上のポリシリコン膜との間の部分の表面を酸化する工程と、前記トレンチに埋め込み絶縁体を埋め込み、全面を平坦化する工程と、前記ポリシリコン膜上の絶縁膜を除去する工程と、前記周辺トランジスタ領域のポリシリコン膜および第１のゲート絶縁膜を除去した後、周辺回路トランジスタ用の第２のゲート絶縁膜を形成する工程と、前記メモリセルアレイ領域では前記ポリシリコン膜を浮遊ゲートとして備えた積層ゲート構造を形成し、周辺トランジスタ領域では前記第２のゲート絶縁膜上にゲート電極を形成する工程と、基板表層部にトランジスタのソース／ドレインとなる不純物を選択的に導入する工程とを具備することを特徴とする。
【００２７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２８】
＜第１実施例＞
図１（ａ）乃至図２（ｄ）は、本発明の第１実施例に係るＮＯＲ型フラッシュＥＥＰＲＯＭの製造工程の一部を示している。このフラッシュＥＥＰＲＯＭは、埋め込み素子分離領域により絶縁分離された素子領域を有し、メモリセルアレイ領域と周辺トランジスタ領域とはＭＯＳトランジスタのゲート酸化膜の膜厚が異なるものである。
【００２９】
まず、図１（ａ）に示すように、半導体基板１０１のメモリセルアレイ領域および周辺トランジスタ領域にそれぞれのトランジスタの閾値がそれぞれ所望の値となるように不純物を導入した後、基板上全面にメモリセルトランジスタのトンネル酸化膜となるゲート酸化膜１０２を形成し、その上にポリシリコン膜１０３、ＣＤＶ窒化膜およびＣＶＤ酸化膜の積層膜１０４を堆積する。
【００３０】
次に、基板上にレジストパターン（図示せず）を形成し、これを用いて前記積層膜１０４をパターニングした後に前記レジストパターンを除去する。
【００３１】
この後、図１（ｂ）に示すように、前記パターニングされた積層膜１０４をマスクとして、素子分離領域形成予定部分に対応するポリシリコン膜１０３、ゲート酸化膜１０２、シリコン基板１０１を除去することにより、浅いトレンチを形成する。
【００３２】
次に、メモリセルアレイ領域をレジスト（図示せず）でカバーした後、周辺トランジスタ領域に対してウェットエッチング処理（または等方性ドライエッチング処理、あるいはこれら両方の処理）を行い、図１（ｃ）に示すように、周辺トランジスタ領域の素子領域上のゲート酸化膜１０２の一部分（素子領域端部上の部分）を除去し、素子領域の端部へ酸化剤が供給され易い形状にする。
【００３３】
この後、前記レジストを除去して例えば温度が９００度〜１０００度、酸素濃度が１０％の雰囲気で、前記トレンチの表面の酸化膜厚が２０ｎｍ以上となるように酸化して酸化膜１１３を形成する。この時、周辺トランジスタ領域の素子領域端部とその上のポリシリコン膜１０３との間の部分は、酸化剤が供給されて酸化が進行するので、図１（ｄ）に示すように、いわゆるバーズビークが入ると共に素子領域の端部が丸みを持つ形状となる。
【００３４】
続いて、図２（ａ）に示すように、前記トレンチに埋め込み絶縁体である例えばＬＰ−ＴＥＯＳ膜１０５を埋め込む。この後、ＣＭＰ法またはエッチバック法により全面を平坦化し、埋め込み絶縁体を積層膜１０４の途中まで後退させ、次いでウェットエッチング処理を行い、積層膜１０４を除去する。
【００３５】
次に、図２（ｂ）に示すように、不純物としてリンが導入されたポリシリコン膜１０６を基板上全面に堆積し、その上にレジストパターン（図示せず）を形成し、これを用いて前記ポリシリコン膜１０６をパターニングすることにより、メモリセルアレイ領域のポリシリコン膜１０６を素子分離領域上で分断するスリット１０７を形成し、周辺トランジスタ領域のポリシリコン膜１０６、１０３を除去する。この後、前記レジストパターンを剥離する。
【００３６】
次に、基板上全面にＯＮＯ絶縁膜１０８を形成し、メモリセルアレイ領域をレジスト（図示せず）でカバーしたうえで、周辺トランジスタ領域のＯＮＯ絶縁膜１０８およびゲート酸化膜（トンネル酸化膜）１０２を除去した後、前記メモリセルアレイ領域をカバーしているレジストを除去する。
【００３７】
なお、メモリセルアレイ領域にスリット１０７を形成する時に周辺トランジスタ領域のポリシリコン膜１０６、１０３を残しておき、上記ＯＮＯ絶縁膜１０８、およびゲート酸化膜（トンネル酸化膜）１０２を除去する際に前記ポリシリコン膜１０６、１０３を除去してもよい。
【００３８】
以下は、従来と同様に、図２（ｃ）に示すように、周辺回路用トランジスタのゲート酸化膜１０９を形成し、さらに、図２（ｃ）とは直交する方向からみて示す図２（ｄ）のように、不純物が導入されたポリシリコン膜を基板上全面に堆積する。
【００３９】
そして、メモリセルアレイ領域では上記ポリシリコン膜、前記ＯＮＯ絶縁膜１０８、ポリシリコン膜１０６および１０３をパターニングすることにより、制御ゲート１１０と浮遊ゲート１１１（ポリシリコン膜１０６および１０３）が二層になった積層ゲート構造を形成し、周辺トランジスタ領域では前記ポリシリコン膜をパターニングすることによりゲート電極１１２を形成する。引き続いて、図示しないが、基板表層部にトランジスタのソース／ドレインとなる不純物を選択的に導入し、さらに、層間絶縁膜の堆積、コンタクトの開孔、配線形成、表面保護絶縁膜の堆積を行い、フラッシュＥＥＰＲＯＭを完成させる。
【００４０】
図３（ａ）は、図２（ｃ）中に点線の○印で示した部分に対応する端部（つまり、素子分離絶縁膜を形成した後でゲート酸化膜を形成した周辺トランジスタ領域における素子領域の端部）の形状の一例を拡大して示している。また、図３（ｂ）は、図３（ａ）に対応した部分におけるデバイス完成後の形状の一例を拡大して示している。ここで、１０１は半導体基板、１０５は素子分離絶縁膜、１０９はゲート酸化膜、１１２はゲート電極である。
【００４１】
図３（ａ）、（ｂ）から分かるように、素子領域端部上のゲート酸化膜１０９はバーズビークが入った形状であるので、バーズビークが存在しない従来例に示した図９（ｂ）と比べて、ゲート付け分け工程中の剥離工程での素子領域端部での膜減りが抑制され、素子領域端部での電界集中が起こり難くなっている。
【００４２】
また、図３（ａ）、（ｂ）に示した周辺トランジスタ領域における素子領域端部でゲート酸化膜１０９上に形成されるゲート電極１１２の落ち込みの形状は、従来例に示した図９（ｂ）と比べて落ち込み量が少ない形状となっており、因みに、実測の結果、前記素子領域の平坦部の高さとそれよりも上部にあるゲート電極の最も低い部分の高さの差ｄが４ｎｍ程度であった。
【００４３】
＜第２実施例＞
図４（ａ）乃至図５（ｄ）は、本発明の第２実施例に係るＮＯＲ型フラッシュＥＥＰＲＯＭの製造工程の一部を示している。このフラッシュＥＥＰＲＯＭは、埋め込み素子分離領域により絶縁分離された素子領域を有し、メモリセルアレイ領域と周辺トランジスタ領域とはＭＯＳトランジスタのゲート酸化膜の膜厚が異なるものである。
【００４４】
第２実施例では、図７（ａ）乃至図８（ａ）を参照して前述した従来例と同様の工程を図４（ａ）乃至図５（ａ）に示すように行う。この段階で、周辺トランジスタ領域における素子領域の端部の角が剥き出しとなる。
【００４５】
次に、メモリセルアレイ領域をレジストでカバーしたまま、図５（ｂ）に示すように、ウェットエッチング処理（あるいは等方性のドライエッチング処理、またはこれら両方の処理）を行うことによって、露出した素子領域端部の角をエッチングして丸みをもつ形状にする。
【００４６】
次に、メモリセルアレイ領域をカバーしているレジストを除去した後、図５  （ｃ）に示すように、従来と同様に周辺回路用トランジスタのゲート酸化膜１０９を形成し、さらに、図５（ｃ）とは直交する方向からみて示す図５（ｄ）のように、不純物が導入されたポリシリコン膜を基板上全面に堆積する。そして、メモリセルアレイ領域では上記ポリシリコン膜、前記ＯＮＯ絶縁膜１０８、ポリシリコン膜１０６および１０３をパターニングして制御ゲート１１０と浮遊ゲート１１１（ポリシリコン膜１０６および１０３）が二層になった積層ゲート構造を形成し、周辺トランジスタ領域では前記ポリシリコン膜をパターニングすることによりゲート電極１１２を形成する。引き続いて、図示しないが、基板表層部にトランジスタのソース／ドレインとなる不純物を選択的に導入し、さらに、層間絶縁膜の堆積、コンタクトの開孔、配線形成、表面保護絶縁膜の堆積を行い、フラッシュＥＥＰＲＯＭを完成させる。
【００４７】
図６は、図５（ｃ）中に点線の○印で示した部分に対応する端部（つまり、素子分離絶縁膜を形成した後でゲート酸化膜を形成した周辺トランジスタ領域における素子領域の端部）の形状の一例を拡大して示している。ここで、１０１は半導体基板、１０５は素子分離絶縁膜、１０９はゲート酸化膜である。
【００４８】
図６から分かるように、素子領域の端部が丸みを帯びた形状となるので、従来問題となっていた素子領域端部での電界集中が抑制される。
【００４９】
以上を要約すると、従来の製造方法においては、周辺トランジスタ領域のゲート酸化膜を形成する前のＯＮＯ膜、トンネル酸化膜の除去工程において、素子領域端部で角が剥き出しとなってしまう。
【００５０】
これにより、周辺回路トランジスタの動作時に素子領域端部の角で電界集中が起こり、周辺回路トランジスタのリーク電流が増え、デバイスの消費電流が増えたり、周辺回路トランジスタのサブスレショールド特性がゲート電圧に対して不連続となることによって周辺回路が誤動作し、製品の収率を落とす原因となっていた。
【００５１】
これに対して、本発明の実施例の製造方法では、（１）周辺トランジスタ領域の素子領域端部に対し、ウェットエッチング処理、等方性ドライエッチング処理、酸化処理、あるいはその複合処理を行うことにより、素子領域端部の曲率を大きくする、または、（２）周辺トランジスタ領域の素子分離形成工程中に素子領域端部にバーズビークを入れる。
【００５２】
これにより、ゲート電極が素子領域端部で電界集中を起こさないよう素子領域端部でのゲート電極の落ち込みを抑制することができ、周辺回路トランジスタのリーク電流が抑制され、周辺回路トランジスタのサブスレショールド電流特性が改善されるので、製品の消費電力を下げ、収率を上げることが可能となる。
【００５３】
なお、剥き出しになった素子領域端部の角を丸める方法としては、酸化を酸素が供給律速の状態で行うと、角の部分が平らな部分に比べ酸化され易いことが一般に知られている。
【００５４】
そこで、前記各実施例中の処理の代わりに、周辺回路トランジスタのゲート形成の前に、高温、かつ、酸素の供給を抑えた条件、例えば１０００℃、窒素９０％、酸素１０％の条件で酸化する工程を追加しても、剥き出しの素子領域端部の角を丸めることができるし、周辺回路トランジスタのゲート酸化膜形成工程そのものを供給律速の酸化方法にしても同様の効果が得られる。また、これらの方法を組み合わせることによっても同様の効果が得られることは当然である。
【００５５】
なお、本発明の半導体装置は、前記実施例のフラッシュＥＥＰＲＯＭに限らず、メモリセルトランジスタが複数個形成され、前記メモリセルトランジスタの素子領域が埋め込み素子分離領域により絶縁分離されたメモリセルアレイ領域と、メモリセルアレイの周辺回路トランジスタが複数個形成され、前記周辺回路トランジスタの素子領域が埋め込み素子分離領域により絶縁分離された周辺トランジスタ領域とを具備し、前記周辺回路トランジスタの素子領域の端部の曲率が前記メモリセルトランジスタの素子領域の端部の曲率に比べて大きく実質的に設定されていることを特徴とするものである。換言すれば、上記したような▲１▼、▲２▼。▲３▼のいずれの手法を用いてメモリセルアレイ領域と周辺トランジスタ領域のゲート酸化膜の付け分けを行う場合でも、周辺トランジスタ領域において埋め込み素子分離領域により絶縁分離された素子領域の端部の角を丸めることは、ゲート電極が素子領域から素子分離領域に跨がって形成された周辺回路トランジスタのキンク特性を抑制するうえで極めて有効である。
【００５６】
また、本発明の半導体装置の製造方法は、フラッシュＥＥＰＲＯＭに限らず、ゲート絶縁膜の一部を素子分離形成工程の前に形成し、ゲート絶縁膜の残りを素子分離形成工程の後に形成する半導体装置の製造に際して適用可能である。
【００５７】
【発明の効果】
上述したように本発明の半導体装置の製造方法によれば、素子領域の端部の形状を丸めることによりトランジスタのゲート電圧が低い領域のリーク電流および消費電流を抑制でき、サブスレショールド電流特性がゲート電圧に対して連続的になり、ゲート電圧が低い領域でのトランジスタの動作が安定になり、製品の収率を向上させることが可能になる。
【００５８】
従って、本発明を例えばフラッシュＥＥＰＲＯＭおよびその製造方法に適用し、周辺トランジスタ領域における素子領域端部の曲率をメモリセルアレイ領域における素子領域端部の曲率部に比べて大きく設定することによって、周辺回路トランジスタのリーク電流を小さくし、消費電力を少なくすることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係るＮＯＲ型フラッシュＥＥＰＲＯＭの製造工程の一部を示す断面図。
【図２】図１の工程に続く工程の一部を示す断面図。
【図３】図２（ｃ）中に○で示した部分の形状の一例およびこの部分のデバイス完成後の形状の一例を拡大して示す断面図。
【図４】本発明の第２実施例に係るＮＯＲ型フラッシュＥＥＰＲＯＭの製造工程の一部を示す断面図。
【図５】図４の工程に続く工程の一部を示す断面図。
【図６】図５（ｃ）中に○で示した部分の形状の一例を拡大して示す断面図。
【図７】従来の埋め込み素子分離を用いたフラッシュＥＥＰＲＯＭの製造工程の一部を示す断面図。
【図８】図７の工程に続く工程の一部を示す断面図。
【図９】従来のフラッシュＥＥＰＲＯＭにおいて素子分離絶縁膜を形成する前にゲート酸化膜を形成したメモリセルアレイ領域におけるトランジスタの素子分離領域付近（素子領域の端部）の形状の一例および素子分離絶縁膜を形成した後でゲート酸化膜を形成した周辺トランジスタ領域における素子領域の端部の形状の一例を示す断面図。
【符号の説明】
１０１…半導体基板、
１０２…トンネル酸化膜、
１０３、１０６…リンドープされたポリシリコン、
１０４…ＣＶＤ窒化膜とＣＶＤ酸化膜の積層膜、
１０５…埋め込み絶縁膜、
１０７…スリット、
１０８…ＯＮＯ絶縁膜、
１０９…周辺回路トランジスタのゲート酸化膜、
１１０…メモリセルトランジスタの制御ゲート、
１１１…メモリセルトランジスタの浮遊ゲート、
１１２…周辺回路トランジスタのゲート電極。
【図１】
0003651760.tif 000002
【図２】
0003651760.tif 000003
【図３】
0003651760.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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