(57)【特許請求の範囲】
【請求項１】
化学的機械研磨法により層間絶縁膜を平坦化する工程を有する半導体装置の製造方法において、過剰研磨部となるウェーハエッジ領域に、前記層間絶縁膜を堆積する前に、研磨後の層間絶縁膜の目標膜厚より５０〜７００Åだけ厚い膜厚のストッパ層を堆積することを特徴とする半導体装置の製造方法。
【請求項２】
前記ストッパ層の膜厚は、研磨によるストッパ層の減少膜厚を見積もり、層間絶縁膜の目標研磨後膜厚に、前記ストッパ層の減少膜厚を加えた膜厚であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ストッパ層の幅は、接続孔形成のためのフォトリソグラフィー工程におけるレジスト層のウェーハエッジ領域での除去幅以上とすることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記ストッパ層は、窒化膜であることを特徴とする請求項１、２または３記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するもので、詳しくは、化学的機械研磨法におけるウェーハエッジ付近の研磨レート（＝研磨量／単位時間、以下同じ）が異常に速くなるという問題を解決する方法に関するものである。
【０００２】
【従来の技術】
集積回路素子の高集積化、大容量化に伴い、半導体デバイス上の配線も微細化してきており、配線の多層化が進んできている。このため、より高い平坦性を有する、配線間絶縁膜や配線間プラグの形成方法が求められており、層間絶縁膜堆積後に化学的機械研磨（Chemical Mechanical Polishing:以下、ＣＭＰと記す）法により層間絶縁膜を平坦化した後に、接続孔をフォトリソグラフィー技術およびドライエッチング技術により形成し、接続孔内に例えばタングステンなどの金属を積層充填し、層間絶縁膜上の金属をＣＭＰ法を用いて除去することにより、高い平坦性を有する、配線間絶縁膜および配線間プラグを形成する方法が広く用いられている。
【０００３】
ところで、層間絶縁膜などに使用される被研磨膜には堆積傾向があり、ウェーハ箇所によって堆積量が異なることが一般的に知られている。図４にウェーハ箇所に対する堆積量を定性的に示している。Ａがウェーハの中心部を、Ｃがウェーハのエッジ部（エッジ部）を、ＢがＡとＣの中心部を示している。タイプ１はＡからＣに向かうにつれて堆積量が減少する傾向を、タイプ２はＡからＢに向かうにつれて堆積量が減少し、ＢからＣに向かうにつれて堆積量が増加する傾向を、タイプ３はＡからＣに向かうにつれて堆積量が増加する傾向を、タイプ４はＡからＢに向かうにつれて堆積量が増加し、ＢからＣに向かうにつれて堆積量が減少する傾向を示している。ここにおける堆積量の相違は堆積速度に依存している。
【０００４】
また、ＣＭＰの研磨量の傾向は図３に示すように、ウェーハのエッジ部から約１〜２ｍｍの範囲においてはウェーハのエッジ部から３ｍｍから中心部までの研磨レートの２倍以上の研磨レートを有しており、タイプ１やタイプ４の堆積量傾向を持つ堆積物を研磨する場合にはウェーハのエッジ部において過剰研磨されるという問題が発生しやすくなる。
【０００５】
図６は、従来例の説明図である。図６（ａ）に示すように所定の半導体素子を形成した基板１０１上に第１の絶縁膜１０３としてＢＰＳＧ膜を化学蒸着（ＣＶＤ）法により堆積し、平坦化処理を行い、第１の絶縁膜１０３上に下層配線１０４を形成する。その後、第２の層間絶縁膜１０５としてＴＥＯＳ膜をＣＶＤ法により堆積させる。
【０００６】
ここにおいて、第１の層間絶縁膜１０３の堆積にはタイプ２またはタイプ３の堆積傾向を有する条件により堆積されており、後のＣＭＰ法による平坦化処理後には第１の層間絶縁膜１０３はほぼ平坦となる。
【０００７】
また、第２の層間絶縁膜１０５の堆積にはタイプ１またはタイプ４の堆積傾向を有する条件により堆積されており、ウェーハエッジ部１０９における膜厚は少なくなっている。
【０００８】
次に、図６（ｂ）に示すように、第２の層間絶縁膜１０５をＣＭＰ法により平坦化処理を行う。
【０００９】
次に、図６（ｃ）に示すように、フォトリソグラフィー技術及びドライエッチング技術を用いて接続孔部１０６を開口した後、ＣＶＤ法によりウェーハ全面にタングステン膜などの導電膜１０７を堆積させる。なお、導電膜１０７の接着性向上のために、導電膜１０７を堆積する前に、ＴｉＮ／Ｔｉ積層膜をスパッタ蒸着している。
【００１０】
次に、図６（ｄ）に示すように、ＣＭＰ法により第２の層間絶縁膜１０５上の導電膜１０７を除去することにより、接続孔１０８内のみ導電膜１０７が残され、プラグが形成される。
【００１１】
この方法によると、プラグを形成する場合においては、第２の層間絶縁膜１０５のＣＭＰ法による平坦化処理後においては、ウェーハエッジ付近の研磨レートが異常に速くなるために、図６（ｃ）に示されているように、ウェーハエッジ１０９付近の第２の層間絶縁膜１０５の膜厚は薄くなっている。
【００１２】
また、図７は、別の従来例の説明図である。図７（ａ）に示すように所定の半導体素子を形成した基板１１３上に第１の層間絶縁膜１１４をＣＶＤ法により堆積し、ＣＭＰ法による平坦化処理を行う。ここにおいて、第１の層間絶縁膜１１４のタイプ１またはタイプ４の堆積傾向を有する条件により堆積されており、ウェーハエッジ１１５付近において堆積後の膜厚は薄くなっている。
【００１３】
次に、図７（ｂ）に示すように、配線形成前における第１の層間絶縁膜１１４の平坦化処理をＣＭＰ法により行う。
【００１４】
この方法により平坦化処理を行うと、図７（ａ）に示されるように、第１の層間絶縁膜１１４のウェーハエッジ１１５付近の膜厚は少なく堆積されており、さらにＣＭＰの研磨傾向は図２に示すようにウェーハエッジから１ｍｍから３ｍｍ付近では異常に研磨レートが速くなるということを考慮すると、研磨処理後においてはウェーハエッジ付近の基板１１５が研磨されてしまう。
【００１５】
そこで、上述したウェーハエッジ付近の研磨レートが異常に速くなるという問題の解決策として、たとえば特開平９−１３９３６６号に、ウェーハ保持具の一部でもあるリテーナリング外周部の断面形状をラウンド形状としたり、リテーナリングの高さを調整することにより、ウェーハの外周部における研磨量異常を抑制し、その結果、研磨レートやその均一性を良好に維持する技術が開示されている。
【００１６】
しかしながら、この方法を用いた場合でも、ウェーハエッジ１０９、１１５付近においては図８に示すような研磨布の２次的変形を回避することができず、その反発力がウェーハエッジ１０９、１１５付近に生じてしまい、結果としてウェーハエッジ１０９、１１５付近の異常な研磨レートを抑制することは不可能である。
【００１７】
【発明が解決しようとする課題】
従って、配線間プラグを形成する工程においては、図６（ｃ）に示されるように導電膜１０７を堆積し、ＣＭＰ法により第２の層間絶縁膜１０５上の導電膜１０７を除去する際に、ウェーハ領域１１０において第２の層間絶縁膜１０５が異常に速く研磨されているためにこの領域１１０に堆積された導電膜１０７はＣＭＰ処理後でも完全に除去されず、領域１１０の一部に残留導電膜１１１が生じてしまい、ウェーハ上に異物を発生する原因となってしまう。
【００１８】
また、トランジスタ上の層間絶縁膜を形成する工程においては、図７（ｂ）に示すように第１の層間絶縁膜１１４の平坦化処理の際にウェーハエッジ１１５付近において基板１１３自身を研磨してしまい、ウェーハ上に異物を発生する原因となってしまう。
【００１９】
そこで、本発明は、上記問題点に鑑み、ＣＭＰ法による研磨後においても異物の発生を防止することができる半導体装置の製造方法を提供するものである。
【００２０】
【課題を解決するための手段】
上記課題を解決する為に、本発明は、化学的機械研磨法により層間絶縁膜を平坦化する工程を有する半導体装置の製造方法において、過剰研磨部となるウェーハエッジ領域に、前記層間絶縁膜を堆積する前に、研磨後の層間絶縁膜の目標膜厚より５０〜７００Åだけ厚い膜厚のストッパ層を堆積することを特徴とする半導体装置の製造方法である。
【００２１】
この方法によると、過剰研磨部となる箇所にストッパ層を設けるためにウェーハエッジ付近の層間絶縁膜の均一性が改善されて、良好な半導体装置の製造が可能となる。
【００２２】
さらに、層間絶縁膜の平坦性が向上するために、その後の配線間を繋ぐ接続孔を埋め込む工程において、ウェーハエッジ付近の段差部となる箇所に配線材料が除去されすに異物となることを防止することが可能となる。
【００２３】
また、本発明は、前記ストッパ層の膜厚が、研磨によるストッパ層の減少膜厚を見積もり、層間絶縁膜の目標研磨後膜厚に、前記ストッパ層の減少膜厚を加えた膜厚であることを特徴とする半導体装置の製造方法である。
【００２４】
この方法によると、層間絶縁膜の研磨後においても、過剰研磨部となる箇所においてストッパ層が除去されてしまうことがない。
【００２５】
また、前記ストッパ層の幅は、接続孔形成のためのフォトリソグラフィー工程におけるレジスト層のウェーハエッジ領域での除去幅以上とすることを特徴とする半導体装置の製造方法である。
【００２６】
この方法によると、確実にウェーハエッジ付近の過剰研磨を防止することが可能となる。
【００２７】
また、前記ストッパ層は、窒化膜であることを特徴とする半導体装置の製造方法である。
【００２８】
この方法によると、酸化膜に対する研磨レート選択比が高くすることが可能となる。
【００２９】
【発明の実施の形態】
（実施形態１）
以下に本発明の実施の形態を、図面を参照して説明する。図１は、本発明の実施の形態を製造工程順に示す断面図である。
【００３０】
まず、図１（ａ）のように所定の半導体素子を形成した基板１上に第１の絶縁膜２を形成し、窒化珪素膜３を堆積した後、周知のフォトリソグラフィー技術およびドライエッチング技術によりウェーハエッジ４付近を残して前記窒化珪素膜３を除去し、ウェーハエッジ４付近にのみ窒化珪素膜を積層する。即ち、ウェーハエッジ４付近にある一定幅を有する窒化珪素膜３を積層する。次に、図１（ｂ）のように第１の絶縁膜２上に下層配線５、酸化窒素からなる第２の層間絶縁膜６を堆積した後、ＣＭＰ法により平坦化する。平坦化後の様子を図１（ｃ）に示す。
【００３１】
この上記ＣＭＰ法による第２の層間絶縁膜６の平坦化の際には、エッジ付近の研磨レートが速い領域において、研磨が窒化珪素膜３に達するが、窒化珪素膜の研磨レートは、酸化珪素からなる層間絶縁膜の研磨レートに対して非常に小さいため、窒化珪素膜３の研磨量７は非常に小さい。
【００３２】
続いて、図１（ｄ）に示すように、周知のフォトリソグラフィー技術およびドライエッチング技術により、接続孔部８を開口する。この際、ウェーハエッジ４付近の領域のレジスト膜が除去された領域９では、ドライエッチング技術により、先のＣＭＰ工程で残留した第２の層間絶縁膜６は除去されるが、窒化珪素膜のエッチングレートは、酸化珪素からなる層間絶縁膜のエッチングレートに対して非常に小さいため、窒化珪素膜３の除去量１０は非常に少ない。従って、ウエーハエッジ４付近の均一性が非常に高い層間絶縁膜構造が形成される。
【００３３】
その後、図１（ｅ）に示すように、ＣＶＤ法により、全面に例えばタングステン膜などの導電膜１１を堆積する。この際、接着性向上のため、導電膜１１を堆積する前に、チタンナイトライド膜時等を積層し、複数の導電膜構造としても構わない。
【００３４】
続いて、ＣＭＰ法により、第２の層間絶縁膜６および窒化珪素膜３上の導電膜１１を除去することにより、接続孔プラグ１２を形成する。形成後を図１（ｆ）に示す。このＣＭＰ工程において、窒化珪素膜３の除去量１０が非常に少ないことにより、この領域に導電膜１１が残留することを防止することができる。
【００３５】
以上の方法により、ウェーハエッジ４付近の層間絶縁膜の均一性を改善し、また、ウェーハエッジ４付近の接続孔堆積導電膜の残留がない構造の作成が可能となる。
（実施例１）
ここで、第２の層間絶縁膜６のＣＭＰ法における、ウェーハエッジ４付近の層間絶縁膜の均一性の改善の一例として、酸化珪素系の研磨粒子を含む研磨剤を用いて、研磨した例について述べる。
【００３６】
図３は、ウェーハエッジ４からの距離（ミリメートル）に対する研磨レートが示されており、約２０００Å／分の研磨領域に対して最大で約５０００Å／分の研磨レートを持つ領域が存在していることが分かる。
【００３７】
上述した研磨レートにおいて第２の層間絶縁膜６の平坦化処理を行う。例えば第２の層間絶縁膜６をタイプ１またはタイプ４の条件で堆積した場合、ウェーハ面上における中心部では約２００００Å、ウェーハエッジ４付近では約１８０００Å堆積される。その後、平坦化処理を行うと、中心部付近におけるＣＭＰの研磨レートは約２０００Å／分で、ウェーハエッジ４付近の最も速い研磨レートが約５０００Å／分ということを考慮すると、中心部において仮に目標膜厚を約１００００Åとすると、５分の研磨時間が必要となり、ウェーハエッジ付近においては、第２の層間絶縁膜６は完全に研磨されてしまい、研磨対象が第１の絶縁膜２まで及ぶこととなる。
【００３８】
従って、上述したウェーハエッジ４付近における過剰研磨を防止するために、第２の層間絶縁膜６を堆積する前に、ＣＶＤ法により窒化珪素膜３をウェーハエッジ４から約３〜４ｍｍ幅のみに周知のフォトリソグラフィー技術とドライエッチング技術を用いて堆積させる。その後に、第２の層間絶縁膜６を堆積する。従って、例えば窒化珪素膜３を約２０００Å堆積させるとすると、最も研磨レートの速い箇所における被研磨量７は１７５０Åとなり、窒化珪素膜３の膜厚は約２５０Åとなる。
【００３９】
次に、周知にフォトリソグラフィー技術とドライエッチング技術により接続孔部８を開口する。ドライエッチングの一例としてＣ4Ｆ8ガスまたはＣ2Ｆ6ガスおよびアルゴンガスを５ミリリットルで、１６００ワットのバイアス出力と１８００ワットのソース出力をもってエッチングを行う場合、酸化珪素膜の除去レートが約９０００Å／分であるのに対し、窒化珪素膜の除去レートは約６００Å／分である。従って、窒化珪素膜３を堆積しない場合においては、ウェーハエッジ４付近における最も研磨レートが速い箇所においては、第１の絶縁膜２まで研磨が進行しており、次に接続孔部８をドライエッチング技術により開口する際には、ウェーハエッジ４付近は保護膜であるレジストが堆積されない領域であるために、さらにウェーハエッジ４付近のエッチングが進行することとなり、窒化珪素膜３上の除去量１０は最大領域１４で約７００Å、最少領域１５で約５０Åとなる。
【００４０】
通常、フォトリソグラフィー工程におけるレジスト塗布処理では、ウェーハ搬送時におけるウェーハ裏面へのレジストの回り込み阻止とウェーハの側面部に付着したレジストを除去するために全面にレジストをスピン塗布した後に、周辺部領域だけ、例えばウェーハエッジから３〜４ｍｍ幅のレジスト除去工程を入れることが一般的である。
【００４１】
上述の例においては、窒化珪素膜３上のと被研磨量７と除去量１０の総量が、最大領域１４で約７００Å、最小領域で約５０Åである。従って、窒化珪素膜３の堆積膜厚を、平坦化による第２の層間絶縁膜６の目標研磨後膜厚１３より約５０Å〜７００Åだけ厚い膜厚とすることにより、ウェーハエッジ４付近の最終膜厚を、層間絶縁膜６の目標研磨後膜厚１３とほぼ同等とすることが可能となる。
【００４２】
以上のように、本発明によると、ウェーハエッジ４付近に窒化珪素膜３を設置することにより、後の導電膜１１を除去するＣＭＰ工程において、ウェーハエッジ４付近の過剰に研磨されることにより生じる窪みに導電膜１１が残留することがなく、以降の工程において異物の発生を防止することが可能となる。
【００４３】
また、第２の層間絶縁膜６のＣＭＰ法における研磨レートおよびドライエッチング工程における除去レートが上記例と異なる場合であったとしても、層間絶縁膜平坦化のための研磨工程および接続孔形成のためのエッチング工程における窒化膜減少膜厚を見積もり、窒化珪素膜３の堆積膜厚を、第２の層間絶縁膜６の目標研磨後膜厚１３に見積もり膜厚を加えた膜厚とするとよい。
【００４４】
また、上述の実施例の説明においては、第１の絶縁膜２の堆積後に窒化珪素膜３を堆積しているが、第２の層間絶縁膜６の後に窒化珪素膜３を堆積しても構わない。
【００４５】
また、図２に示されるように、ウェーハエッジ４付近に形成される窒化珪素膜３を、接続孔形成のためのフォトリソグラフィー工程におけるレジスト層のウェーハエッジ領域での除去領域９と等しい領域に形成した場合を示している。接続孔形成のためにエッチング工程において、窒化珪素膜３上の第２の層間絶縁膜６は除去され、窒化珪素膜３の無い領域の層間絶縁膜６は除去されないため、この領域でより均一性の高い層間膜が形成できる。なお、窒化珪素膜３を、除去領域９と完全に等しい領域に形成することは容易ではないため、窒化珪素膜３を、除去領域９よりわずかに広い領域に形成するようにしても構わない。
【００４６】
なお、本発明に使用する基板としては、通常、半導体装置を製造するために使用されるすべての基板があげられ、ガラス基板、プラスチック基板、半導体基板、半導体ウェーハ等が挙げられる。具体的には、元素半導体（シリコン、ゲルマニウム等）基板、化合物半導体（ＧａＡｓ、ＺｎＳｅ、シリコンゲルマニウム等）基板等の種々の基板、ＳＯＩ、ＳＯＳ等の基板、元素ウェーハ（シリコン等）、石英基板、プラスチック（ポリエチレン、ポリスチレン、ポリイミド等）等が挙げられる。
（実施形態２）
以下に、本発明の他の実施形態について説明する。図５は、本発明を実施した半導体装置の製造断面図である。図５（ａ）において、トランジスタ等を形成した基板上に、層間絶縁膜１６としてＣＶＤ法によりＢＰＳＧ膜を堆積させた後、ＣＭＰ法による研磨レートが異常に速いウェーハエッジ１８から３ｍｍ（図２参照）の幅でストッパ層１７として窒化珪素膜を堆積させる。
【００４７】
次に、図５（ｂ）に示すように、ＣＭＰ法による平坦化処理を行う。このとき、研磨レートが異常に速いウェーハエッジ１８付近には窒化珪素膜が堆積されているためにウェーハエッジ１８付近において基板１９が露出することが防止される。
【００４８】
次に、図５（ｃ）に示すように、リン酸によるウエットエッチ法により窒化珪素膜を除去することにより平坦な層間絶縁膜１６が形成される。
【００４９】
なお、層間絶縁膜１６、ストッパ層１７の種類及び堆積量は特に限定されるものではないが、ストッパ層の堆積量は、ストッパ層１７及び層間絶縁膜１６の堆積量とＣＭＰ法による各々の膜に対する研磨レートから基板が露出されない程度の堆積量とすべきである。
【００５０】
さらに、本発明に使用する基板としては、通常、半導体装置を製造するために使用されるすべての基板があげられ、ガラス基板、プラスチック基板、半導体基板、半導体ウェーハ等が挙げられる。具体的には、元素半導体（シリコン、ゲルマニウム等）基板、化合物半導体（ＧａＡｓ、ＺｎＳｅ、シリコンゲルマニウム等）基板等の種々の基板、ＳＯＩ、ＳＯＳ等の基板、元素ウェーハ（シリコン等）、石英基板、プラスチック（ポリエチレン、ポリスチレン、ポリイミド等）等が挙げられる。
【００５１】
尚、上述した実施形態における層間絶縁膜を成膜するＣＶＤ装置においては、ウェーハ全面に成膜することが可能な装置を前提に説明しておりますが、ウェーハの保持をリング等によりウェーハ周辺で固定することにより、ウェーハエッジから周辺数ｍｍは成膜されない装置を利用した場合でも本発明を適用することが可能である。
【００５２】
【発明の効果】
本発明によると、ウェーハエッジ付近に窒化珪素膜などのストッパ層を堆積することにより、ＣＭＰ法によるウェーハエッジ付近の異常に速い研磨レートを抑えることができ、ウェーハ上に異物の発生を防止することが可能となる。
【００５３】
さらに、配線間を繋ぐ接続孔をドライエッチングする際おいて、レジストが堆積されないウェーハエッジ付近領域におけるストッパ層としての役割を担うこととなり、層間絶縁膜の膜厚減少を防止することが可能となる。
【図面の簡単な説明】
【図１】本発明である半導体装置の工程断面図である。
【図２】本発明である半導体装置の工程断面図の拡大図である。
【図３】ＣＭＰ工程における、ウェーハエッジ付近での研磨レートの一例を示す図である。
【図４】層間絶縁膜の堆積傾向を定性的に示すグラフである。
【図５】本発明の別の実施形態を示す半導体装置の工程断面図である。
【図６】従来の半導体装置の工程断面図である。
【図７】従来の半導体装置の工程断面図である。
【図８】研磨処理中におけるウェーハエッジ付近の拡大図である。
【符号の説明】
１        基板
２        第１の絶縁膜
３        窒化珪素膜
４        ウェーハエッジ
５        下層配線
６        第２の層間絶縁膜
７        研磨量
８        接続孔部
９        領域
１０      除去量
１１      導電膜
１２      接続孔プラグ
１３      目標研磨後膜厚
１４      最大領域
１５      最小領域
１６      層間絶縁膜
１７      ストッパ層
１８      ウェーハエッジ
１９      基板
【図１】
0003650035.tif 000002
【図２】
0003650035.tif 000003
【図３】
0003650035.tif 000004
【図４】
0003650035.tif 000005
【図５】
0003650035.tif 000006
【図６】
0003650035.tif 000007
【図７】
0003650035.tif 000008
【図８】
0003650035.tif 000009