(57)【特許請求の範囲】
【請求項１】
入力電圧を入力し、しきい値電圧を出力する増幅器と、一方の入力端子に供給される前記入力電圧と他方の入力端子に供給される前記しきい値電圧とを比較して、その比較結果を出力するコンパレータとを有するヒステリシスコンパレータであって、
前記増幅器は、前記入力電圧が供給される反転入力端子と非反転入力端子と第１の任意の電圧を入力することが出来るヒステリシス幅設定端子とを有する電流分割型利得可変回路と、前記電流分割型利得可変回路の出力電圧をシフトするレベルシフト回路と、帰還回路とを備え、
前記帰還回路は、第２の任意の電圧を入力することが出来るしきい値電圧設定端子を有し、前記レベルシフト回路の出力電圧を前記レベルシフト回路と前記しきい値電圧設定端子間に入れた抵抗で分割した出力電圧を前記非反転入力端子に入力すると共に前記しきい値電圧として出力することを特徴とするヒステリシスコンパレータ。
【請求項２】
前記電流分割型利得可変回路は前記第１の任意の電圧と基準電圧との差電圧により利得を変化させる機能を有することを特徴とする請求項３記載のヒステリシスコンパレータ。
【請求項３】
前記電流分割型利得可変回路は前記基準電圧を発生するバイアス回路を有することを特徴とする請求項４記載のヒステリシスコンパレータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ信号をディジタル信号に変換するためのヒステリシスコンパレータに関する。
【０００２】
【従来の技術】
ノイズが乗ったアナログ信号のレベルをコンパレータを用いて基準となる電圧と比較することによって大小判定し、判定結果に応じてディジタル信号に変換する場合、ノイズによる誤判定を防ぐ目的で、コンパレータにヒステリシスを設定するのが一般的である。
【０００３】
図７は、従来のこの種のヒステリシスコンパレータの構成図である。このヒステリシスコンパレータ７１は、コンパレータ７２の出力から抵抗を介して正帰還をかけることでヒステリシス特性を実現している。ここでは、ヒステリシス幅としきい値電圧は基準電圧Ｖｃとコンパレータ７２の出力電圧、及び正相の入力抵抗と帰還抵抗の比で決定される。
【０００４】
ヒステリシスコンパレータは、ノイズによる誤判定の防止を目的としているが、ノイズ自体は回路の実装状態や信号線の回り込み、また環境条件の変化などの影響を受けやすいものであるため、設計時にノイズ量を特定することは難しい。そのため、特に半導体集積回路内にヒステリシスコンパレータを作り込む場合、ヒステリシス幅は半導体集積回路の外で調整を行なえるような回路構成にすることがある。従来の回路の場合は、入力抵抗と帰還抵抗の比を変えることによってヒステリシス幅を変更することができるため、いずれか一つの抵抗を半導体集積回路の外に配置して抵抗値を変えることにより調整することが一般的に行なわれていた。
【０００５】
しかしながら、従来の回路ではヒステリシス幅を変えるとしきい値電圧も変ってしまうため、しきい値電圧を変更する目的で基準電圧入力端子を半導体集積回路の外部端子として設け、基準電圧を外部で調整しなければならなかった。
この問題を解決するため、ヒステリシスコンパレータに増幅器等を付設してヒステリシス幅及びしきい値電圧の調整を容易にするための技術がいくつか提案されている。
【０００６】
例えば、実開平２−２８１３３号公報には、第１及び第２のコンパレータと、それらの各出力電圧を入力する排他的否定論理和回路と、その出力を入力とするフリップフロップ回路とを備えるヒステリシスコンパレータが開示されている。このヒステリシスコンパレータでは、第１のコンパレータの第１入力端子に入力電圧を、第２入力端子にヒステリシスの上限電圧となる設定電圧を入力し、一方、第２のコンパレータの第１入力端子に入力電圧を、第２入力端子にヒステリシスの下限電圧となる設定電圧を入力するよう構成している。そして、排他的否定論理和回路の出力電圧の立ち上がりもしくは立ち下がりをトリガとして上記いずれかのコンパレータの出力をフリップフロップに取り込み、これを出力とする。この従来の技術では、上記２つの設定電圧を変えることにより、ヒステリシスの上限及び下限を容易に変更することができる。
【０００７】
しかし、上記公報に開示された技術では、ノイズの影響を排除するという観点からは問題がある。入力電圧が時間的に穏やかに遷移する場合を例にとって説明すると、上述の構成からなるヒステリシスコンパレータにおいて、２つのコンパレータ自身にはヒステリシス特性がないため、外部より設定したヒステリシスの上限、下限の各電圧を入力電圧が横切る付近で、コンパレータはノイズの影響でハイ、ローを繰返してチャタリングを発生させる可能性がある。発生したチャタリングはコンパレータの出力の排他的否定論理和をとっても、遅延回路を通しても無くならず、そのまま出力に表われる。
【０００８】
一方、入力電圧が時間的に急峻に遷移する場合、すなわちパルス状の入力の場合を例にとると、前述のようなチャタリングの問題は発生しない。しかし、パルスのハイの区間とローの区間にはノイズが乗っているため、ノイズがコンパレータのしきい値電圧を超えるような場合、誤作動を引き起こす可能性がある。通常のヒステリシスコンパレータでは、入力がハイのとき比較電圧を下げ、ローのときには比較電圧を上げることでノイズマージンを拡大している。従ってヒステリシス幅を広げればノイズマージンも拡大するのに対して、上記公報記載のヒステリシスコンパレータでは、ヒステリシス幅の拡大に伴ってノイズマージンが拡大されることはない。従って上記の誤作動の可能性を排除することができない。
【０００９】
特開昭６４−３０３２０号公報には、コンパレータの反転入力を入力端子とし、出力を増幅器に入力し、該増幅器の出力と入力端子の間に２つのインピーダンス素子を直列に接続し、その中点をコンパレータの非反転入力に接続する回路構成のヒステリシスコンパレータが開示されている。この回路においてヒステリシス幅はコンパレータの帰還抵抗と入力抵抗の比を変えることで調整可能である。一方、しきい値電圧（ヒステリシス電圧の中心電圧）は、入力抵抗に外部より供給される電圧を変えることで調整が可能となっている。しかしながら、ヒステリシス幅を変えるために帰還抵抗あるいは入力抵抗のいずれかを変えると、しきい値電圧も変化してしまうので、それぞれを独立して調整することはできない。
【００１０】
また、この構成の回路を半導体集積回路に作り込んで調整を行なう場合は、帰還抵抗か入力抵抗のいずれか一方を、あるいはその双方を半導体集積回路の外に配置するか、あらかじめ数種類の抵抗を半導体集積回路内に作り込み、最適な抵抗値を有する抵抗を選択する等の手段をとる必要がある。半導体集積回路の外で調整を行なうように構成すれば、端子と外付け部品の増大につながる一方、半導体集積回路内で調整を行なうように構成すれば、調整用回路を付加しなければならないために回路規模が大きくならざるを得ないという問題がある。
【００１１】
【発明が解決しようとする課題】
従来の一般的ヒステリシスコンパレータにおいては、コンパレータの出力を用いて比較電圧を作り出していた。もし、コンパレータの出力とは無関係に比較電圧を作り出してコンパレータに供給することができれば、ヒステリシス幅の設定としきい値電圧の設定が、それぞれ独立して行なえるようになる。しかし、そのためにチャタリングが発生したりノイズマージンが失われたのでは、ヒステリシスコンパレータ本来の機能が損なわれることとなる。
【００１２】
そこで本発明の課題は、ノイズによる誤動作を防ぐというヒステリシスコンパレータ本来の機能を損なうことなく、ヒステリシス幅としきい値電圧の設定を、それぞれ独立して行なうことができるヒステリシスコンパレータを提供することにある。
【００１３】
本発明は、入力電圧を入力し、しきい値電圧を出力する増幅器と、一方の入力端子に供給される前記入力電圧と他方の入力端子に供給される前記しきい値電圧とを比較して、その比較結果を出力するコンパレータとを有するヒステリシスコンパレータであって、前記増幅器は、前記入力電圧が供給される反転入力端子と非反転入力端子と第１の任意の電圧を入力することが出来るヒステリシス幅設定端子とを有する電流分割型利得可変回路と、前記電流分割型利得可変回路の出力電圧をシフトするレベルシフト回路と、帰還回路とを備え、前記帰還回路は、第２の任意の電圧を入力することが出来るしきい値電圧設定端子を有し、前記レベルシフト回路の出力電圧を前記レベルシフト回路と前記しきい値電圧設定端子間に入れた抵抗で分割した出力電圧を前記非反転入力端子に入力すると共に前記しきい値電圧として出力することを特徴とする。
【００１４】
また前記前記電流分割型利得可変回路は前記第１の任意の電圧と基準電圧との差電圧により利得を変化させる機能を有することを特徴とする。
【００１５】
更に、前記電流分割型利得可変回路は前記基準電圧を発生するバイアス回路を有することを特徴とする。
【００１６】
【発明の実施形態】
以下、本発明の実施形態について図面を参照して説明する。
図１は、実施形態におけるヒステリシスコンパレータ１の構成の概要を表わす図である。ヒステリシスコンパレータ１は、コンパレータ２と増幅器３とからなる。ヒステリシスコンパレータ１の入力端子１１（Ｖｉｎ）は、増幅器３内の利得可変増幅器４の反転入力端子（Ｖｉｎ−）とコンパレータ２の反転入力端子（−）に、それぞれ接続されている。増幅器３は、さらにヒステリシス幅設定端子３１と、しきい値電圧設定端子３２の２つの入力端子を備える。
【００１７】
図２は、ヒステリシスコンパレータ１のより詳細な構成を説明する回路図である。図２において、増幅器３は、利得可変増幅器４と、利得可変増幅器４の出力電圧をシフトするレベルシフト回路５と、レベルシフト回路５の出力電圧を抵抗によって分割し、利得可変増幅器４の非反転入力端子（Ｖｉｎ＋）に正帰還をかける帰還回路６とからなる。利得可変増幅器４にはバイアス回路４１が設けられていて、このバイアス回路４１により基準電圧Ｖｃが、ヒステリシス幅設定端子３１より電圧Ｖａが与えられている。また、帰還回路６にはしきい値電圧設定端子３２より電圧Ｖｂが与えられている。
【００１８】
以上の構成からなるヒステリシスコンパレータ１では、ヒステリシス幅としきい値電圧を独立して設定できる。その理由を、図３及び図４をも用いて以下に説明する。実施形態における利得変換増幅器４では、増幅器に出力のＤＣ電位の変動制御を行なう差動対を付加して、電流分割型利得可変回路を構成している。このような構成の利得可変増幅器は、出力振幅の中心電位は変らずに最大出力振幅が利得と共に変化することが知られている。
【００１９】
図３は、帰還回路６による正帰還ループを切り離し、Ｖａ−Ｖｃ間電圧を変化させた場合の利得可変増幅器４の入力［（Ｖｉｎ＋）−（ｖｉｎ−）］からレベルシフト回路５の出力Ｖｏまでの利得を表わす利得可変特性を表わす図である。レベルシフト回路５は利得可変増幅器４の出力を電圧シフトするだけであるので、図３に示される特性は利得可変増幅器４自体の特性であるといえる。利得可変増幅器４はヒステリシス設定電圧Ｖａと基準電圧Ｖｃとの差電圧により利得を変化させることができる回路となっている。Ｖａ−Ｖｃが小さくなる方向、すなわちＶ１からＶ４へ向う方向ほど利得は上がり、逆にＶａ−Ｖｃが小さくなる方向、すなわちＶ４からＶ１へ向う方向ほど利得が下がる特性となっている。利得の最大値は利得可変増幅器４の最大出力電圧範囲で決まり、最小値は入力があっても出力に何も出ない状態、すなわち無限小の値をとることとなる。
【００２０】
図４は、帰還回路６による正帰還ループを切り離し、利得可変増幅器４の非反転入力に固定電圧Ｖｉｎ＋を与え、反転入力の電圧Ｖｉｎ−を変化させた場合のレベルシフト回路５の出力Ｖｏの状態を表わした直流伝達特性を表わす図である。図４におけるＶ１からＶ４は、図３におけるＶａ−Ｖｃ間差電圧に対応している。利得無限小条件のＶ１のとき、反転入力の電圧Ｖｉｎ−にかかわらず出力Ｖｏは一定であり、Ｖａ−Ｖｃ間差電圧がＶ１からＶ４へ増加するほどＶｏを中心に出力電圧の振幅変化ΔＶｏが大きくなるという直流伝達特性となっている。
【００２１】
本実施形態では図３、図４に示した利得可変増幅器４の特性を利用することにより、ヒステリシス幅としきい値電圧の調整を独立して、それぞれ容易に行なうことがきるヒステリシスコンパレータを実現している。
説明を簡略化するために、以下には帰還回路６の２つの抵抗は、数１式に示すように等しい抵抗値Ｒをとるものとする。
【００２２】
【数１】
（Ｖｏ−Ｖｔ）／Ｒ＝（Ｖｔ−Ｖｂ）／Ｒ
【００２３】
この場合しきい値電圧Ｖｔは、出力電圧Ｖｏとしきい値電圧設定電圧Ｖｂより数２式で与えられる。
【００２４】
【数２】
Ｖｔ＝１／２（Ｖｏ＋Ｖｂ）
【００２５】
同様にヒステリシス幅２ΔＶｔは、出力電圧の振幅変化分ΔＶｏより、下式数３から数４が導き出される。
【数３】
［Ｖｏ＋ΔＶｏ−（Ｖｔ＋ΔＶｔ）］／Ｒ＝（Ｖｔ＋ΔＶｔ−Ｖｂ）／Ｒ
【数４】
２ΔＶｔ＝Ｖｏ＋ΔＶｏ−２Ｖｔ＋Ｖｂ
【００２６】
数４式に数１式を代入すると、下式数５が得られる。
【００２７】
【数５】
２ΔＶｔ＝ΔＶｏ
【００２８】
数２式より、しきい値電圧Ｖｔは、図４に示すようにレベルシフト回路５の出力振幅の中心電圧が利得にかかわらずＶｏで一定であるため、しきい値電圧設定端子３２の電圧Ｖｂでのみ設定することができることがわかる。また、数５式より、ヒステリシス幅２ΔＶｔはΔＶｏと等しく、利得可変増幅器４の出力振幅の半分がヒステリシス幅となっていることがわかる。利得可変増幅器４の出力振幅は図３、図４で示したように利得を変えることにより変化するため、ヒステリシス幅はヒステリシス幅設定端子３１の電圧Ｖａのみで設定することができる。
【００２９】
図５は、ヒステリシス幅調整の例としてＶｂを固定し、Ｖａを変化させた場合のヒステリシス特性の変化を表す図である。図５ではしきい値電圧は変らずにＶａを変化させることによってヒステリシス幅が変化していくようすがわかる。同様に、しきい値電圧調整の例としてＶａを固定し、Ｖｂを変化させた場合のしきい値電圧の変化を図６に示す。図６ではヒステリシス幅は変らずにしきい値電圧が変化していく様子がわかる。
【００３０】
【発明の効果】
以上説明したように本発明のヒステリシスコンパレータは、抵抗を取替える等の面倒な作業を要せずして、しきい値電圧とヒステリシス幅を独立して設定できる。設定のための作業は、それぞれの設定用電圧を変えるだけで簡単に行なうことができる。
【００３１】
また、本発明のヒステリシスコンパレータは、半導体集積回路に作り込んだ場合でもヒステリシス特性の調整を同様に行なうことができ、従来のように外付け部品や調整のための回路を、別途追加する必要がないため、半導体集積回路にも適したヒステリシスコンパレータであるといえる。
【図面の簡単な説明】
【図１】実施形態におけるヒステリシスコンパレータ１の構成の概要を表わす図。
【図２】ヒステリシスコンパレータ１の詳細な構成を説明する回路図。
【図３】図２におけるＶａ−Ｖｃ間電圧のみを変化させた場合の利得可変増幅器４の入力からレベルシフト回路５の出力までの利得可変特性を表わす図。
【図４】図２における利得可変増幅器４の非反転入力に固定電圧を与え、反転入力の電圧のみを変化させた場合のレベルシフト回路５の出力の直流伝達特性を表わす図。
【図５】図２におけるＶｂを固定し、Ｖａを変化させた場合のヒステリシス特性の変化を表す図。
【図６】図２におけるＶｂを変化させた場合のしきい値電圧の変化を表す図。
【図７】従来のヒステリシスコンパレータの構成を表す図。
【符号の説明】
１    ヒステリシスコンパレータ
２    コンパレータ
３    増幅器
４    利得可変増幅器
５    レベルシフト回路
６    帰還回路
１１  入力端子
１２  出力端子
３１  ヒステリシス幅設定端子
３２  しきい値電圧設定端子
【図１】
0003623624.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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