(57)【特許請求の範囲】
【請求項１】
第１導電型半導体基板の主面上に形成した第２導電型のコレクタ埋め込み層と、前記コレクタ埋め込み層を含む表面に形成した第２導電型半導体層と、前記第２導電型半導体層の周囲を取り囲んで素子形成領域を区画する素子分離領域と、前記第２導電型半導体層に形成した第１導電型のベース領域と、前記ベース領域上部から前記素子分離領域に渡り形成され、前記ベース領域と接続するベース引き出し電極と、前記ベース引き出し電極上に形成した絶縁膜と、前記ベース引き出し電極と前記絶縁膜とに形成したエミッタ開口部と、前記エミッタ開口部内に形成した第１の側壁絶縁膜と、前記エミッタ開口部底部のベース領域に形成した第２導電型のエミッタ領域と、前記エミッタ開口部内と前記絶縁膜上とに形成され、前記エミッタ領域と接続したエミッタ引き出し電極と、前記第２導電型半導体層に形成され、前記ベース領域及び前記ベース引き出し電極とに接しかつ前記コレクタ埋め込み層に達するトレンチと、前記トレンチ内に形成した第２の側壁絶縁膜と、前記トレンチ内に充填され、前記コレクタ埋め込み層と接続するコレクタ引き出し電極とを含み、
前記コレクタ引き出し電極を、前記トレンチ内に充填され前記コレクタ埋め込み層と接続する第１の導体膜と、前記第１の導体膜の表面から前記素子分離領域に渡り形成した第２の導体膜とで構成した事を特徴とする半導体装置。
【請求項２】
エミッタ引き出し電極と第２の導体膜との表面に形成した金属シリサイド膜を含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
第１導電型半導体基板の主面上に形成した第２導電型のコレクタ埋め込み層と、前記コレクタ埋め込み層を含む表面に形成した第２導電型半導体層と、前記第２導電型半導体層の周囲を取り囲んで素子形成領域を区画する素子分離領域と、前記第２導電型半導体層に形成した第１導電型のベース領域と、前記ベース領域上部から前記素子分離領域に渡り形成され、前記ベース領域と接続するベース引き出し電極と、前記ベース引き出し電極上に形成した絶縁膜と、前記ベース引き出し電極と前記絶縁膜とに形成したエミッタ開口部と、前記エミッタ開口部内に形成した第１の側壁絶縁膜と、前記エミッタ開口部底部のベース領域に形成した第２導電型のエミッタ領域と、前記エミッタ開口部内と前記絶縁膜上とに形成され、前記エミッタ領域と接続したエミッタ引き出し電極と、前記第２導電型半導体層に形成され、前記ベース領域及び前記ベース引き出し電極とに接しかつ前記コレクタ埋め込み層に達するトレンチと、前記トレンチ内に形成した第２の側壁絶縁膜と、前記トレンチ内に充填され、前記コレクタ埋め込み層と接続するコレクタ引き出し電極とを含み、
前記コレクタ引き出し電極を、前記トレンチ内から前記素子分離領域に渡り形成され前記コレクタ埋め込み層と接続する第３の導体膜で構成した事を特徴とする半導体装置。
【請求項４】
エミッタ引き出し電極と第３の導体膜との表面に形成した金属シリサイド膜を含むことを特徴とする請求項３記載の半導体装置。
【請求項５】
ベース引き出し電極の表面に形成した金属シリサイド膜を含むことを特徴とする請求項２または請求項４に記載の半導体装置。
【請求項６】
第１導電型半導体基板の一主面上に第２導電型のコレクタ埋め込み層と、前記コレクタ埋め込み層を含む表面に第２導電型半導体層と、前記第２導電型半導体層の周囲を取り囲んだ素子分離領域により素子分離された素子形成領域とを有する半導体装置の製造方法において、前記素子形成領域から前記素子分離領域に渡り第１の導体層を形成する工程と、前記第１の導体層上全面に絶縁膜を形成する工程と、前記第１の導体層と前記絶縁膜と前記第２導電型半導体層とのエッチングを行い、前記第１の導体層をパターニングしてベース引き出し電極を形成すると同時に前記第２導電型半導体層に前記コレクタ埋め込み層まで達するトレンチを形成する工程と、前記トレンチ内に第２の側壁絶縁膜を形成した後、前記トレンチに第２の導体層を充填して第１の導体膜を形成する工程と、その後、前記絶縁膜と前記ベース引き出し電極とにエミッタ開口部を形成する工程と、その後、前記ベース引き出し電極から前記第２導電型半導体層へ不純物を拡散して外部ベース領域を形成する工程と、その後、前記エミッタ開口部内に第１の側壁絶縁膜を形成する工程と、その後、前記エミッタ開口部底部に露出した前記外部ベース領域に不純物をイオン注入して真性ベース領域を形成する工程と、その後、前記エミッタ開口部内と前記トレンチに充填された前記第１の導体膜の表面とを含む全面に第３の導体層を形成する工程と、前記第３の導体層をパターニングしてエミッタ引き出し電極と、前記第１の導体膜とでコレクタ引き出し電極を構成する第２の導体膜とを形成する工程と、前記エミッタ引き出し電極から前記真性ベース領域に不純物を拡散してエミッタ領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項７】
エミッタ引き出し電極と第２の導体膜とのパタニーング後、全面に高融点金属膜を形成した後熱処理を行い前記エミッタ引き出し電極と前記第２の導体膜との表面に金属シリサイド膜を形成する工程を含むことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
エミッタ引き出し電極と第２の導体膜とのパタニーング後、ベース引き出し電極上の絶縁膜を除去する工程と、全面に高融点金属膜を形成した後熱処理を行い前記ベース引き出し電極と前記エミッタ引き出し電極と前記第２の導体膜との表面に金属シリサイド膜を形成する工程とを含むことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項９】
第１導電型半導体基板の一主面上に第２導電型のコレクタ埋め込み層と、前記コレクタ埋め込み層を含む表面に第２導電型半導体層と、前記第２導電型半導体層の周囲を取り囲んだ素子分離領域により素子分離された素子形成領域とを有する半導体装置の製造方法において、前記素子形成領域から前記素子分離領域に渡り第１の導体層を形成する工程と、前記第１の導体層上全面に絶縁膜を形成する工程と、前記第１の導体層と前記絶縁膜と前記第２導電型半導体層とのエッチングを行い、前記第１の導体層をパターニングしてベース引き出し電極を形成すると同時に前記第２導電型半導体層に前記コレクタ埋め込み層まで達するトレンチを形成する工程と、その後、前記絶縁膜と前記ベース引き出し電極とにエミッタ開口部を形成する工程と、その後、前記ベース引き出し電極から前記第２導電型半導体層へ不純物を拡散して外部ベース領域を形成する工程と、その後、前記トレンチ内に第２の側壁絶縁膜を形成すると同時に前記エミッタ開口部内に第１の側壁絶縁膜を形成する工程と、その後、前記エミッタ開口部底部に露出した前記外部ベース領域に不純物をイオン注入して真性ベース領域を形成する工程と、その後、前記エミッタ開口部内と前記トレンチ内とを含む全面に第４の導体層を形成する工程と、前記第４の導体層をパターニングしてエミッタ引き出し電極とコレクタ引き出し電極とを形成する工程と、前記エミッタ引き出し電極から前記外部ベース領域に不純物を拡散してエミッタ領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１０】
エミッタ引き出し電極とコレクタ引き出し電極とのパターニング後、全面に高融点金属膜を形成した後熱処理を行い前記エミッタ引き出し電極と前記コレクタ引き出し電極との表面に金属シリサイド膜を形成する工程を含むことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
エミッタ引き出し電極とコレクタ引き出し電極とのパターニング後、ベース引き出し電極上の絶縁膜を除去する工程と、全面に高融点金属膜を形成した後熱処理を行い前記ベース引き出し電極と前記エミッタ引き出し電極と前記コレクタ引き出し電極との表面に金属シリサイド膜を形成する工程を含むことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１２】
第４の導体層が、不純物をドープしたポリシリコン膜であることを特徴とする請求項９ないし請求項１１のいずれかに記載の半導体装置の製造方法。
【請求項１３】
第４の導体層が、ノンドープの膜を形成した後イオン注入により不純物をドープしたポリシリコン膜であることを特徴とする請求項９ないし請求項１１いずれかに記載の半導体装置の製造方法。
【請求項１４】
イオン注入が、上部からのイオン注入と斜めからの回転イオン注入とであることを特徴とする請求項１３記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体装置及びその製造方法に関し、特にバイポーラトランジスタの構造及びその製造方法に関するものである。
【０００２】
【従来の技術】
バイポーラトランジスタは高速性能及び駆動性能が優れているため半導体装置で数多く用いられている。そして、半導体集積回路の高集積化及び高速化のために、バイポーラトランジスタの素子面積の縮小ならびに寄生容量の低減が要求されている。
【０００３】
図３９は従来のバイポーラトランジスタの断面構造図である。
図を参照して説明する。第１導電型半導体基板であるＰ型シリコン基板（以下、Ｓｉ基板と記す。）１の一主面上にＮ＋型コレクタ埋め込み層（以下、埋め込み層と記す。）７と、埋め込み層７を含む表面上に第２導電型半導体層であるＮ型エピタキシャル層（以下、エピタキシャル層と記す。）６とが形成され、また素子分離のためにエピタキシャル層６の表面にフィールド酸化膜１９とフィールド酸化膜１９の下部のエピタキシャル層６内にＰ＋型チャネルカット領域２１とＰ型下面分離領域２２とが形成されている。
【０００４】
また、エピタキシャル層６表面のフィールド酸化膜１９に囲まれた素子形成領域Ａ１にはＰ−型真性ベース領域（以下、真性ベースと記す。）３０とＰ＋型外部ベース領域（以下、外部ベースと記す。）２９からなるベース領域とＮ型エミッタ領域（以下、エミッタと記す。）３１とフィールド酸化膜２０を挟んで埋め込み層まで達するＮ＋型コレクタウォール領域（以下、コレクタウォールと記す。）２３とが形成されている。ｔ１はコレクタウォール２３側エミッタ形成領域Ａ２端からコレクタウォール２３までの距離である。
【０００５】
そして、外部ベース２９上に第１の導体膜であるＰ＋型ベース引き出し電極（以下、ベース電極と記す。）２７がフィールド酸化膜１９，２０上に渡り形成され、ベース電極２７に形成したエミッタ開口部２６の内部とベース電極２７上にエミッタ３１に接続してＮ＋型エミッタ引き出し電極（以下、エミッタ電極と記す。）３２が形成されており、ベース電極２７とエミッタ電極３２とは酸化膜２５と第１の側壁絶縁膜である側壁酸化膜２８とにより絶縁されている。
【０００６】
さらに、ベース電極２７とエミッタ電極３２とコレクタウォール２３との上部の層間絶縁膜３５に形成したコンタクトホール３６内に金属配線（例えばＡｌ）３７が形成されている。
【０００７】
図２６〜図３９は、図３９で示したバイポーラトランジスタの製造方法を工程を追って順次示した断面構造図である。図を参照して説明する。
図２６に示すように、Ｓｉ基板１上に厚い酸化膜２を形成し、写真製版処理（露光→現像）により形成したフォトレジストパターン（図示せず。以下、レジストパターンと記す。）をマスクとして、埋め込み層形成予定領域上の酸化膜２をエッチング除去する。次に、酸化膜２をマスクとしてＮ型不純物であるアンチモンのイオン注入（注入条件：加速電圧５０ＫｅＶ，ドーズ量４．０×１０１５／ｃｍ２）１１１と、続いて熱処理（９００から１２００℃、数時間）を行ない、Ｓｉ基板１内の埋め込み層形成予定領域上にアンチモンを拡散し、Ｎ＋型領域３を形成する。
【０００８】
次に図２７に示すように、酸化膜２を除去後、薄い酸化膜４を形成し、写真製版処理（露光→現像）により形成したレジストパターン６０をマスクとして、Ｐ型下面分離形成予定領域にＰ型不純物であるボロン（以下、Ｂ＋と記す。）のイオン注入（注入条件：加速電圧５０ＫｅＶ，ドーズ量１．０×１０１３／ｃｍ２）２２２と、続いて熱処理（１０００℃、数１０分）を行ない、Ｓｉ基板１内にＰ型領域５を形成する。
【０００９】
次に図２８に示すように、酸化膜４を除去後、全面にエピタキシャル層６を形成する。この時Ｎ＋領域３とＰ型領域５とが拡散し埋め込み層７とＰ型領域８とを形成する。
【００１０】
次に図２９に示すように、全面に薄い酸化膜９と窒化膜１０とを形成し、写真製版処理（露光→現像）により形成したレジストパターン１１をマスクとして、Ｐ型下面分離形成予定領域の窒化膜１０をエッチング除去した後、Ｂ＋のイオン注入（注入条件：加速電圧１００ＫｅＶ，ドーズ量５．０×１０１２／ｃｍ２）３３３を行い、Ｐ型領域１２を形成する。
【００１１】
次に図３０に示すように、レジストを除去した後、熱処理（約１０００℃）を行ない、Ｐ型領域８と１２とから不純物を拡散させＰ型下面分離領域２２を形成した後、酸化膜９と窒化膜１０を除去する。次に、全面に薄い酸化膜１３とポリシリコン膜１４と窒化膜１５とを順次堆積し、写真製版処理（露光→現像）により形成したレジストパターン１６をマスクとして、フィールド酸化膜１９，２０形成予定領域上の窒化膜１５をエッチング除去する。
【００１２】
次に図３１に示すように、レジストパターン１６上に写真製版処理（露光→現像）により形成したレジストパターン１７をマスクとして、Ｐ＋型チャンネルカット形成予定領域上にＢ＋のイオン注入（注入条件：加速電圧８０ＫｅＶ，ドーズ量３．０×１０１３／ｃｍ２）４４４を行い、Ｐ＋型領域１８を形成する。
【００１３】
次に図３２に示すように、レジストパターン１６，１７を除去した後、ＬＯＣＯＳ法によりフィールド酸化膜１９，２０を形成する。この熱処理により、Ｐ＋型チャネルカット領域２１が形成される。次に窒化膜１５とポリシリコン膜１４とを除去する。以上の工程により、素子形成領域であるバイポーラトランジスタ形成予定領域Ａ１と、素子分離領域であるフィールド酸化膜１９とＰ＋型チャネルカット領域２１とＰ型下面分離領域２２とが形成される。
【００１４】
次に、バイポーラトランジスタの形成工程について説明する。
図３３に示すように、全面に窒化膜（図示せず）を形成し、写真製版処理（露光→現像）により形成したレジストパターン（図示せず）をマスクとして、コレクタウォール形成予定領域上の窒化膜をエッチング除去する、リンガラス（図示せず）を形成後熱処理を行い、Ｎ型不純物であるリンをリンガラスからシリコン基板１中に拡散させ、コレクタウォール２３を形成する。
【００１５】
次に図３４に示すように、リンガラスと窒化膜を除去した後、ベース電極２７となるポリシリコン膜２４を２００ｎｍの膜厚で全面に形成し、フッ化硼素（以下、ＢＦ２＋と記す。）のイオン注入（注入条件：加速電圧４０ＫｅＶ，ドーズ量４．０×１０１５／ｃｍ２）５５５を行う。
【００１６】
次に図３５に示すように、ＣＶＤ法により酸化膜２５を３００ｎｍの膜厚で形成した後、熱処理（８５０℃、３０分）を行ないポリシリコン膜２４より外部ベース形成予定領域Ａ３へＢ＋を拡散させる。
【００１７】
次に図３６に示すように、写真製版処理（露光→現像）により形成したレジストパターン（図示せず）をマスクとして、酸化膜２５の異方性エッチングを行った後、レジストパターンを除去する。次に酸化膜２５をマスクとしてポリシリコン膜２４の異方性エッチングを行う。以上の工程により、ベース電極２７が形成され、同時にエミッタ形成領域Ａ２上にエミッタ開口部２６が形成される。しかし、開口したエミッタ形成領域Ａ２のエピタキシャル層６表面も５０〜１００ｎｍ程度エッチングされて、外部ベース形成予定領域Ａ３である表面近傍のＢ＋の拡散領域も除去されているので、後工程で形成される外部ベースと真性ベースとを接続するために表面近傍にＢＦ２＋のイオン注入（注入条件：加速電圧３０ＫｅＶ，ドーズ量６．０×１０１３／ｃｍ２）６６６を行う。
【００１８】
次に図３７に示すように、ＣＶＤ法により酸化膜（図示せず）を３００ｎｍの膜厚で形成した後、熱処理（８５０℃、３０分）を行ない外部ベース２９を形成する。写真製版処理（露光→現像）により形成したレジストパターン（図示せず）をマスクとして、酸化膜の異方性エッチングを行い、エミッタ開口部２６内に側壁酸化膜２８を形成する。次に真性ベース３０を形成するために、写真製版処理（露光→現像）により形成したレジストパターン（図示せず）をマスクとして、Ｂ＋のイオン注入（注入条件：加速電圧２５ＫｅＶ，ドーズ量６．０×１０１３／ｃｍ２）７７７を行なう。
【００１９】
次に図３８に示すように、エミッタ電極３２となるポリシリコン膜（図示せず）を１００〜２００ｎｍの膜厚で全面に形成した後、砒素（以下、Ａｓ＋と記す。）のイオン注入（注入条件：加速電圧５０ＫｅＶ，ドーズ量１．５×１０１６／ｃｍ２）（図示せず）と、続いて熱処理（８５０℃、３０分）を行ない、ポリシリコン膜からＡｓ＋を拡散してエミッタ３１を形成する。次に写真製版処理（露光→現像）により形成したレジストパターン（図示せず）をマスクとしてポリシリコン膜の異方性エッチングを行い、エミッタ電極３２を形成する。
【００２０】
次に図３９に示すように、層間絶縁膜３５を形成後、エミッタ電極３２、ベース電極２７、コレクタウォール２３の上方の層間絶縁膜３５にコンタクトホール３６を開口し、金属配線（例えばＡｌ）３７を埋め込む事によりバイポーラトランジスタが完成する。
【００２１】
このように従来のバイポーラトランジスタは、ベース電極２７を外部ベース２９全面とフィールド酸化膜１９，２０上とに渡り形成しているので、ベース電極２７の面積が大きくできると同時に外部ベース２９のすべての部分が動作領域となるので、ベース電極２７の抵抗が小さくなりまた駆動性能も向上する。またベース電極２７に形成されたエミッタ開口部２６の内部に側壁酸化膜２８を形成した後、エミッタ電極３２をベース電極２７上にまで形成したので、エミッタ電極３２の面積が大きくできる一方、エミッタ電極３２から不純物を拡散してエミッタ３１を形成しているので、エミッタ３１幅をパターニングの最小幅より側壁酸化膜２８の膜厚分小さくできる等の効果がある。
【００２２】
【発明が解決しようとする課題】
しかしながら、従来のバイポーラトランジスタはベース電極２７をフィールド酸化膜２０上にまで形成し、かつ外部ベース２９とコレクタウォール２３とをフィールド酸化膜２０を用いて電気的に分離していたため、バイポーラトランジスタの素子面積がフィールド酸化膜２０の領域面積に大きく影響を受け、その拡がりが素子の微細化の妨げになっていた。またフィールド酸化膜２０の領域面積が大きくなると、埋め込み層７も大きくなり、埋め込み層７とＳｉ基板１との間に形成されるコレクター基板間容量が増加する。さらにコレクタ抵抗も増加するので、バイポーラトランジスタの高速性能や駆動性能などの向上の妨げとなっていた。
【００２３】
本発明は、上記のような問題点を解決するためになされたもので、素子面積が小さくかつ高速性能や駆動性能が向上した半導体装置の構造及びその製造方法を提供することを目的とする。
【００２４】
【課題を解決するための手段】
この発明の請求項１に係わる半導体装置は、第１導電型半導体基板の主面上に形成した第２導電型のコレクタ埋め込み層と、前記コレクタ埋め込み層を含む表面に形成した第２導電型半導体層と、前記第２導電型半導体層の周囲を取り囲んで素子形成領域を区画する素子分離領域と、前記第２導電型半導体層に形成した第１導電型のベース領域と、前記ベース領域上部から前記素子分離領域に渡り形成され、前記ベース領域と接続するベース引き出し電極と、前記ベース引き出し電極上に形成した絶縁膜と、前記ベース引き出し電極と前記絶縁膜とに形成したエミッタ開口部と、前記エミッタ開口部内に形成した第１の側壁絶縁膜と、前記エミッタ開口部底部のベース領域に形成した第２導電型のエミッタ領域と、前記エミッタ開口部内と前記絶縁膜上とに形成され、前記エミッタ領域と接続したエミッタ引き出し電極と、前記第２導電型半導体層に形成され、前記ベース領域及び前記ベース引き出し電極とに接しかつ前記コレクタ埋め込み層に達するトレンチと、前記トレンチ内に形成した第２の側壁絶縁膜と、前記トレンチ内に充填され、前記コレクタ埋め込み層と接続するコレクタ引き出し電極とで形成されている。そして、コレクタ引き出し電極が、トレンチ内に充填されコレクタ埋め込み層と接続する第１の導体膜と、前記第１の導体膜の表面から素子分離領域に渡り形成した第２の導体膜とで構成されている。
【００２５】
この発明の請求項２に係わる半導体装置は、請求項１において、エミッタ引き出し電極と第２の導体膜との表面に形成した金属シリサイド膜を含んでいる。
【００２６】
この発明の請求項３に係わる半導体装置は、第１導電型半導体基板の主面上に形成した第２導電型のコレクタ埋め込み層と、前記コレクタ埋め込み層を含む表面に形成した第２導電型半導体層と、前記第２導電型半導体層の周囲を取り囲んで素子形成領域を区画する素子分離領域と、前記第２導電型半導体層に形成した第１導電型のベース領域と、前記ベース領域上部から前記素子分離領域に渡り形成され、前記ベース領域と接続するベース引き出し電極と、前記ベース引き出し電極上に形成した絶縁膜と、前記ベース引き出し電極と前記絶縁膜とに形成したエミッタ開口部と、前記エミッタ開口部内に形成した第１の側壁絶縁膜と、前記エミッタ開口部底部のベース領域に形成した第２導電型のエミッタ領域と、前記エミッタ開口部内と前記絶縁膜上とに形成され、前記エミッタ領域と接続したエミッタ引き出し電極と、前記第２導電型半導体層に形成され、前記ベース領域及び前記ベース引き出し電極とに接しかつ前記コレクタ埋め込み層に達するトレンチと、前記トレンチ内に形成した第２の側壁絶縁膜と、前記トレンチ内に充填され、前記コレクタ埋め込み層と接続するコレクタ引き出し電極とで形成されている。そして、コレクタ引き出し電極が、トレンチ内から素子分離領域に渡り形成されコレクタ埋め込み層と接続する第３の導体膜で構成されている。
【００２７】
この発明の請求項４に係わる半導体装置は、請求項３において、エミッタ引き出し電極と第３の導体膜との表面に形成した金属シリサイド膜を含んでいる。
【００２８】
この発明の請求項５に係わる半導体装置は、請求項２または請求項４において、ベース引き出し電極の表面に形成した金属シリサイド膜を含んでいる。
【００２９】
この発明の請求項６に係わる半導体装置の製造方法は、第１導電型半導体基板の一主面上に第２導電型のコレクタ埋め込み層と、前記コレクタ埋め込み層を含む表面に第２導電型半導体層と、前記第２導電型半導体層の周囲を取り囲んだ素子分離領域とにより素子分離された素子形成領域とを有する半導体装置の製造方法において、前記素子形成領域から前記素子分離領域に渡り第１の導体層を形成する工程と、前記第１の導体層上全面に絶縁膜を形成する工程と、前記第１の導体層と前記絶縁膜と前記第２導電型半導体層とのエッチングを行い、前記第１の導体層をパターニングしてベース引き出し電極を形成すると同時に前記第２導電型半導体層に前記コレクタ埋め込み層まで達するトレンチを形成する工程と、前記トレンチ内に第２の側壁絶縁膜を形成した後、前記トレンチに第２の導体層を充填して第１の導体膜を形成する工程と、その後、前記絶縁膜と前記ベース引き出し電極とにエミッタ開口部を形成する工程と、その後、前記ベース引き出し電極から前記第２導電型半導体層へ不純物を拡散して外部ベース領域を形成する工程と、その後、前記エミッタ開口部内に第１の側壁絶縁膜を形成する工程と、その後、前記エミッタ開口部底部に露出した前記外部ベース領域に不純物をイオン注入して真性ベース領域を形成する工程と、その後、前記エミッタ開口部内と前記トレンチに充填された前記第１の導体膜の表面とを含む全面に第３の導体層を形成する工程と、前記第３の導体層をパターニングしてエミッタ引き出し電極と、前記第１の導体膜とでコレクタ引き出し電極を構成する第２の導体膜とを形成する工程と、前記エミッタ引き出し電極から前記真性ベース領域に不純物を拡散してエミッタ領域を形成する工程とを含んでいる。
【００３０】
この発明の請求項７に係わる半導体装置の製造方法は、請求項６において、エミッタ引き出し電極と第２の導体膜とのパターニング後、全面に高融点金属膜を形成した後熱処理を行い前記エミッタ引き出し電極と前記第２の導体膜との表面に金属シリサイド膜を形成する工程を含んでいる。
【００３１】
この発明の請求項８に係わる半導体装置の製造方法は、請求項６において、エミッタ引き出し電極と第２の導体膜とのパターニング後、ベース引き出し電極上の絶縁膜を除去する工程と、全面に高融点金属膜を形成した後熱処理を行い前記ベース引き出し電極と前記エミッタ引き出し電極と前記第２の導体膜との表面に金属シリサイド膜を形成する工程とを含んでいる。
【００３２】
この発明の請求項９に係わる半導体装置の製造方法は、第１導電型半導体基板の一主面上に第２導電型のコレクタ埋め込み層と、前記コレクタ埋め込み層を含む表面に第２導電型半導体層と、前記第２導電型半導体層の周囲を取り囲んだ素子分離領域とにより素子分離された素子形成領域を有する半導体装置の製造方法において、前記素子形成領域から前記素子分離領域に渡り第１の導体層を形成する工程と、前記第１の導体層上全面に絶縁膜を形成する工程と、前記第１の導体層と前記絶縁膜と前記第２導電型半導体層とのエッチングを行い、前記第１の導体層をパターニングしてベース引き出し電極を形成すると同時に前記第２導電型半導体層に前記コレクタ埋め込み層まで達するトレンチを形成する工程と、その後、前記絶縁膜と前記ベース引き出し電極とにエミッタ開口部を形成する工程と、その後、前記ベース引き出し電極から前記第２導電型半導体層へ不純物を拡散して外部ベース領域を形成する工程と、その後、前記トレンチ内に第２の側壁絶縁膜を形成すると同時に前記エミッタ開口部内に第１の側壁絶縁膜を形成する工程と、その後、前記エミッタ開口部底部に露出した前記外部ベース領域に不純物をイオン注入して真性ベース領域を形成する工程と、その後、前記エミッタ開口部内と前記トレンチ内とを含む全面に第４の導体層を形成する工程と、前記第４の導体層をパターニングしてエミッタ引き出し電極とコレクタ引き出し電極とを形成する工程と、前記エミッタ引き出し電極からベース領域に不純物を拡散してエミッタ領域を形成する工程とを含んでいる。
【００３３】
この発明の請求項１０に係わる半導体装置の製造方法は、請求項９において、エミッタ引き出し電極とコレクタ引き出し電極とのパターニング後、全面に高融点金属膜を形成した後熱処理を行いエミッタ引き出し電極とコレクタ引き出し電極との表面に金属シリサイド膜を形成する工程を含んでいる。
【００３４】
この発明の請求項１１に係わる半導体装置の製造方法は、請求項９において、エミッタ引き出し電極とコレクタ引き出し電極とのパターニング後、ベース引き出し電極上の絶縁膜を除去する工程と、全面に高融点金属膜を形成した後熱処理を行い前記ベース引き出し電極と前記エミッタ引き出し電極と前記コレクタ引き出し電極との表面に金属シリサイド膜を形成する工程とを含んでいる。
【００３５】
この発明の請求項１２に係わる半導体装置の製造方法は、請求項９ないし請求項１１のいずれかにおいて、第４の導体層が不純物をドープしたポリシリコン膜である。
【００３６】
この発明の請求項１３に係わる半導体装置の製造方法は、請求項９ないし請求項１１のいずれかにおいて、第４の導体層がノンドープの膜を形成した後イオン注入により不純物をドープしたポリシリコン膜である。
【００３７】
この発明の請求項１４に係わる半導体装置の製造方法は、請求項１３において、イオン注入が、上部からのイオン注入と斜めからの回転イオン注入とである。
【００３８】
【作用】
この発明の請求項１に係わる半導体装置においては、コレクタ引き出し電極とベース領域及びベース引き出し電極との電気的な分離はトレンチ内に形成された側壁絶縁膜により行うので、コレクタ引き出し電極とコレクタウォールとの電気的な分離のためのフィールド酸化膜を形成しない。したがって、素子面積が小さくなり、半導体装置の微細化や高集積化が可能になる。また埋め込み層も縮小されるので、コレクタ基板容量が減少しかつコレクタ抵抗も減少する。したがって、半導体装置の高速性能や駆動性能を向上できる。また、コレクタ引き出し電極をトレンチ内に充填した第１の導体膜と、第１の導体膜からフィールド酸化膜に渡り形成した第２の導体膜とで構成したので、各々の導体膜で不純物を変えることができ、各々の導体膜に適した不純物を選択できる。また各々の導体膜に適した膜厚で形成できる。
【００３９】
この発明の請求項２に係わる半導体装置においては、請求項１においてエミッタ引き出し電極と第２の導体膜との表面に金属シリサイド膜が形成されているので、エミッタ引き出し電極とコレクタ引き出し電極との抵抗が小さくなり、寄生抵抗が低減できる。
【００４０】
この発明の請求項３に係わる半導体装置においては、コレクタ引き出し電極とベース領域及びベース引き出し電極との電気的な分離はトレンチ内に形成された側壁絶縁膜により行うので、コレクタ引き出し電極とコレクタウォールとの電気的な分離のためのフィールド酸化膜を形成しない。したがって、素子面積が小さくなり、半導体装置の微細化や高集積化が可能になる。また埋め込み層も縮小されるので、コレクタ基板容量が減少しかつコレクタ抵抗も減少する。したがって、半導体装置の高速性能や駆動性能を向上できる。また、コレクタ引き出し電極をトレンチ内からフィールド酸化膜上に渡る第の３導体膜で構成したので、工程が少なくできる。
【００４１】
この発明の請求項４に係わる半導体装置においては、請求項３においてエミッタ引き出し電極と第３の導体膜との表面に金属シリサイド膜が形成されているので、エミッタ引き出し電極とコレクタ引き出し電極との抵抗が小さくなり、寄生抵抗が低減できる。
【００４２】
この発明の請求項５に係わる半導体装置においては、請求項２または請求項４においてベース引き出し電極のポリシリコン膜の表面に金属シリサイド膜が形成されているので、ベース引き出し電極の抵抗が小さくなり、寄生抵抗が低減できる。
【００４３】
この発明の請求項６に係わる半導体装置の製造方法においては、第１の導体層をパターニングしてベース引き出し電極を形成すると同時にトレンチを形成でき、また第３の導体層をパターニングする事によりエミッタ引き出し電極と第２の導体膜とを同時に形成できる。
【００４４】
この発明の請求項７に係わる半導体装置の製造方法においては、請求項６においてエミッタ引き出し電極と第２の導体膜との表面に金属シリサイド膜を同時に形成できる。
【００４５】
この発明の請求項８に係わる半導体装置の製造方法においては、請求項６においてベース引き出し電極とエミッタ引き出し電極と第２の導体膜との表面に金属シリサイド膜を同時に形成できる。
【００４６】
この発明の請求項９に係わる半導体装置の製造方法においては、第１の導体層をパターニングしてベース引き出し電極を形成すると同時にトレンチを形成する事と、第１の側壁絶縁膜と第２の側壁絶縁膜とを同時に形成する事と、第４の導体層をパターニングしてエミッタ引き出し電極とコレクタ引き出し電極とを同時に形成する事とができる。
【００４７】
この発明の請求項１０に係わる半導体装置の製造方法においては、請求項９においてエミッタ引き出し電極とコレクタ引き出し電極との表面に金属シリサイド膜を同時に形成できる。
【００４８】
この発明の請求項１１に係わる半導体装置の製造方法においては、請求項９においてベース引き出し電極とエミッタ引き出し電極とコレクタ引き出し電極との表面に金属シリサイド膜を同時に形成できる。
【００４９】
この発明の請求項１２に係わる半導体装置の製造方法においては、請求項９ないし請求項１１のいずれかにおいて、第４の導体層の形成時にドープができる。
【００５０】
この発明の請求項１３に係わる半導体装置の製造方法においては、請求項９ないし請求項１１のいずれかにおいて、ドープできる不純物の選択の幅が広くなる。
【００５１】
この発明の請求項１４に係わる半導体装置の製造方法においては、請求項１３においてトレンチ内に形成された第４の導体層にも十分不純物がドープできる。
【００５２】
【実施例】
実施例１．
以下、本発明の実施例１について、図面を参照して説明する。
図７は、実施例１に係わるバイポーラトランジスタの断面構造図を示す。図において、従来例と同一符号は同一部分を示し、３８はエピタキシャル層６内に形成した埋め込み層７に達するトレンチ、３９はトレンチ３８内に形成した第２の側壁絶縁膜である側壁酸化膜、４０はトレンチ３８内部に埋め込まれた第１の導体膜であるリンがドープされたポリシリコン膜、４３はエミッタ電極であるポリシリコン膜、４４はトレンチ３８内部のポリシリコン膜４０からフィールド酸化膜１９上まで延ばされた第２の導体膜であるポリシリコン膜で、ポリシリコン膜４０と４４とでコレクタ電極が構成されている。ｔ２はトレンチ３８側エミッタ形成領域Ａ２端からトレンチ３８内部に形成したポリシリコン膜４０までの距離を示す。
【００５３】
以上のように、コレクタ電極４０，４４と外部ベース２９及びベース電極２７との電気的な分離はトレンチ３８内に形成された側壁酸化膜３９により行うので、分離に必要な距離はその酸化膜厚（例えば、０．３μｍ）により決定される。その結果、従来の外部ベース２９とコレクタウォール２３とのフィールド酸化膜２０による電気的分離では、コレクタウォール２３側エミッタ形成領域Ａ２端からコレクタウォール２３までの距離ｔ１＝２．３μｍは必要とされるが、本発明のバイポーラトランジスタではトレンチ側エミッタ形成領域Ａ２端からトレンチ３８内部に形成したポリシリコン膜４０までの距離ｔ２＝１．３μｍと、およそ１μｍの距離の縮小効果が期待でき半導体装置の微細化や高集積化が可能になる。また埋め込み層７も縮小されるので、コレクタ基板容量が減少しかつコレクタ抵抗も減少する。したがって、半導体装置の高速性能や駆動性能を向上できる。
【００５４】
次に製造方法を説明する。図１〜７は、製造方法を工程を追って順次示したバイポーラトランジスタの断面構造図である。
従来例と同様にして、バイポーラトランジスタ形成予定領域Ａ１と、フィールド酸化膜１９とＰ＋型チャネルカット領域２１とＰ型下面分離領域２２とからなる分離領域とを形成する（図２６〜図３２参照）。ただし、外部ベース２９とコレクタウォール２３との電気的分離に用いるフィールド酸化膜２０は形成しない。
【００５５】
次に図１に示すように、第１の導体膜であるポリシリコン膜２４を２００ｎｍの膜厚で全面に形成し、ＢＦ２＋のイオン注入（注入条件：加速電圧４０ＫｅＶ，ドーズ量４．０×１０１５／ｃｍ２）５５５を行い、次にＣＶＤ法により酸化膜２５を３００ｎｍの膜厚で形成した後、熱処理（８５０℃、３０分）を行ないポリシリコン膜２４よりバイポーラトランジスタ形成予定領域Ａ１へＢ＋を拡散させる。
【００５６】
次に図２に示すように、写真製版処理（露光→現像）により形成したレジストパターン（図示せず）をマスクとして、酸化膜２５の異方性エッチングを行った後、レジストパターンを除去する。次に酸化膜２５とフィールド酸化膜１９とをマスクとしてポリシリコン膜２４とエピタキシャル層６との異方性エッチングを行う。このエッチングによりベース電極２７がパターニングされると同時に、エピタキシャル層６に埋め込み層７まで達するトレンチ３８が形成される。
【００５７】
次に図３に示すように、ＣＶＤ法により酸化膜（図示せず）を３００ｎｍの膜厚で全面に形成した後、熱処理（８５０℃、３０分）を行なう。次にこの酸化膜の異方性エッチングを行い、パターニングされたベース電極２７と酸化膜２５との側壁と、トレンチ３８の内壁とに側壁酸化膜３９を残存させる。
【００５８】
次に図４に示すように、第２の導体層であるリンをドープしたポリシリコン膜（図示せず）を全面に形成する。このとき、ポリシリコン膜はトレンチ３８内が十分に埋め込まれるような膜厚にする。次にこのポリシリコン膜のエッチバックを行い、トレンチ３８内にポリシリコン膜４０を充填する。
【００５９】
次に図５に示すように、写真製版処理（露光→現像）により形成したレジストパターン（図示せず）をマスクとして、酸化膜２５の異方性エッチングを行った後、レジストパターンを除去する。次に酸化膜２５をマスクとしてベース電極２７の異方性エッチングを行う。以上の工程により、エミッタ形成領域Ａ２上にエミッタ開口部２６が形成される。しかし、開口したエミッタ形成領域Ａ２のエピタキシャル層６表面も５０〜１００ｎｍ程度エッチングされて、表面近傍のＢ＋の拡散領域も除去されているので、後工程で形成される外部ベースと真性ベースとを接続するために表面近傍にＢＦ２＋のイオン注入（注入条件：加速電圧２８ＫｅＶ，ドーズ量６．０×１０１３／ｃｍ２）（図示せず）を行う。このとき、トレンチ３８内のポリシリコン膜４０中にもＢ＋が注入されるがポリシリコン膜４０のＮ型濃度が高いので問題にならない。また、レジストマスクを用いてエミッタ形成領域Ａ２のみにＢＦ２＋を注入してもよい。次にＣＶＤ法により酸化膜（図示せず）を２８０ｎｍの膜厚で形成した後、熱処理（８５０℃、３０分）を行ない外部ベース２９を形成する。酸化膜の異方性エッチングを行い、エミッタ開口部２６内に側壁酸化膜４２を形成する。次にＢ＋のイオン注入（注入条件：加速電圧２５ＫｅＶ，ドーズ量６．０×１０１３／ｃｍ２）７７７を行ない、真性ベース３０を形成する。このとき、トレンチ３８内のポリシリコン膜４０中にもＢ＋が注入されるがポリシリコン膜４０のＮ型濃度が高いので問題にならない。また、レジストマスクを用いてエミッタ形成領域Ａ２のみにＢＦ２＋を注入してもよい。
【００６０】
次に図６に示すように、第３の導体層であるポリシリコン膜（図示せず）を１００〜２００ｎｍの膜厚で全面に形成した後、Ａｓ＋のイオン注入（注入条件：加速電圧５０ＫｅＶ，ドーズ量１．５×１０１６／ｃｍ２）８８８と、続いて熱処理（８５０℃、３０分）を行ない、ポリシリコン膜からＡｓ＋を拡散してエミッタ３１を形成する。次に写真製版処理（露光→現像）により形成したレジストパターン（図示せず）をマスクとしてポリシリコン膜の異方性エッチングを行い、エミッタ電極４３とポリシリコン膜４４を形成する。ポリシリコン膜４０と４４とでコレクタ電極が構成されている。このときエミッタ電極４３とトレンチ３８までの距離が短い場合には、写真製版処理における誤差や精度を考慮して、ポリシリコン膜４４は必ずしもポリシリコン膜４０表面全体を覆うようにパターニングする必要はない。
【００６１】
次に図７に示すように、層間絶縁膜３５を形成後、エミッタ電極４３、ベース電極２７、コレクタ電極４４の上方の層間絶縁膜３５にコンタクトホール３６を開口し、金属配線（例えばＡｌ）３７を埋め込む事によりバイポーラトランジスタが完成する。
【００６２】
実施例１に係わるバイポーラトランジスタは以上のように、ベース電極２７のパターニングと同時にエピタキシャル層６内にトレンチ３８を形成し、次にトレンチ３８内部に側壁酸化膜３９を形成して外部ベース２９およびベース電極２７とコレクタ電極４０，４４とを電気的に分離し、またトレンチ３８内部に埋め込んだポリシリコン膜４０と、ポリシリコン膜４０の表面からフィールド酸化膜１９に渡りエミッタ電極４３と同時に形成したポリシリコン膜４４とでコレクタ電極を構成したので、ポリシリコン膜４０と４４とでドープする不純物を変えることができる。すなわちポリシリコン膜４０には成膜時にドープできるリンを、ポリシリコン膜４４には浅い接合が形成できるＡｓ＋を用いることができる。またトレンチ３８を埋め込むためにポリシリコン膜４０は厚く、一方Ａｓ＋を十分に拡させて抵抗を下げるためにポリシリコン膜４４の膜厚は薄くする事ができる。従って、数少ない工程の増加で半導体装置の微細化や高集積化が可能になり、また高速性能や駆動性能も向上できる。
【００６３】
実施例２．
以下、本発明の実施例２について、図面を参照して説明する。
図９は、実施例２に係わるイポーラトランジスタの断面構造図を示す。実施例２に係わるバイポーラトランジスタは、実施例１に係わるバイポーラトランジスタ（図７参照）のエミッタ電極４３とコレクタ電極４０，４４との表面に金属シリサイド膜であるチタンシリサイド膜（以下、ＴｉＳｉ２膜と記す。）４５が形成されている。
【００６４】
次に、製造方法について説明する。
実施例１と同様にして、素子分離領域１９，２１，２２と、ベース電極２７と、酸化膜２５と、外部ベース２９と、真性ベース３０と、エミッタ３１と、トレンチ３８と、側壁酸化膜３９，４２と、エミッタ電極４３と、コレクタ電極４０，４４とを形成する（図６参照）。
【００６５】
次に図８に示すように、スパッタ法によりチタン膜（以下、Ｔｉ膜と記す。図示せず）を８０ｎｍの膜厚で全面に形成し、Ｎ２雰囲気中でランプアニール（６００〜７００℃）を行う。このアニールにより、エミッタ電極４３とコレクタ電極４０，４４との表面のＴｉ膜はＴｉＳｉまたはＴｉＳｉ２またはその混合したシリサイド膜になる。次に、未反応のＴｉ膜を除去した後、Ｎ２雰囲気中で２度目のランプアニール（約８００℃）を行う。このアニールにより、シリサイド膜がすべてＴｉＳｉ２膜４５になる。
【００６６】
次に図９に示すように、層間絶縁膜３５を形成後、エミッタ電極４３、ベース電極２７、コレクタ電極４４の上方の層間絶縁膜３５にコンタクトホール３６を開口し、金属配線（例えばＡｌ）３７を埋め込む事によりバイポーラトランジスタが完成する。
【００６７】
以上のように実施例２に係わるバイポーラトランジスタは、実施例１に係わるバイポーラトランジスタに加えて、エミッタ電極４３とコレクタ電極４０，４４の表面にＴｉＳｉ２膜４５が形成されているので、エミッタ電極４３とコレクタ電極４０，４４との抵抗が小さくなる。従って、実施例１により得られる効果に加え、寄生抵抗が低減でき、さらに半導体装置の高速性能や駆動性能が向上できる。
【００６８】
実施例３．
以下、本発明の実施例３について、図面を参照して説明する。
図１２は、実施例３に係わるバイポーラトランジスタの断面構造図を示す。実施例３に係わるバイポーラトランジスタは、実施例１に係わるバイポーラトランジスタ（図７参照）のエミッタ電極４３とコレクタ電極４０，４４とベース電極２７との表面にＴｉＳｉ２膜４５が形成されている。
【００６９】
次に、製造方法について説明する。
実施例１と同様にして、素子分離領域１９，２１，２２と、酸化膜２５と、ベース電極２７と、外部ベース２９と、真性ベース３０と、エミッタ３１と、トレンチ３８と、側壁酸化膜３９，４２と、エミッタ電極４３と、コレクタ電極４０，４４とを形成する（図６参照）。
【００７０】
次に図１０に示すように、エミッタ電極４３とコレクタ電極４４のパターニング工程においてエッチングマスクとして用いたレジストパターン（図示せず）をマスクとして、ベース電極２７上の酸化膜２５をエッチング除去し、ベース電極２７表面を露出した後、レジストを除去する。
【００７１】
次に図１１に示すように、スパッタ法によりＴｉ膜（図示せず）を８０ｎｍの膜厚で全面に形成し、Ｎ２雰囲気中でランプアニール（６００〜７００℃）を行う。このアニールにより、エミッタ電極４３とコレクタ電極４０，４４とベース電極２７との表面上のＴｉ膜はＴｉＳｉまたはＴｉＳｉ２またはその混合したシリサイド膜になる。次に、未反応のＴｉ膜を除去した後、Ｎ２雰囲気中で２度目のランプアニール（約８００℃）を行う。このアニールにより、シリサイド膜がすべてＴｉＳｉ２膜４５になる。
【００７２】
次に図１２に示すように、層間絶縁膜３５を形成後、エミッタ電極４３、ベース電極２７、コレクタ電極４４の上方の層間絶縁膜３５にコンタクトホール３６を開口し、金属配線（例えばＡｌ）３７を埋め込む事によりバイポーラトランジスタが完成する。
【００７３】
以上のように実施例３に係わるバイポーラトランジスタは、エミッタ電極４３とコレクタ電極４０，４４とベース電極２７の表面にＴｉＳｉ２膜４５が形成されているので、エミッタ電極４３とコレクタ電極４０，４４とベース電極２７との抵抗が小さくなる。従って、実施例１により得られる効果に加え、寄生抵抗が低減でき、さらに半導体装置の高速性能や駆動性能が向上できる。
【００７４】
実施例４．
以下、本発明の実施例４について、図面を参照して説明する。
図１７は、実施例４に係わるバイポーラトランジスタの断面構造図を示す。実施例４に係わるバイポーラトランジスタは、実施例１に係わるバイポーラトランジスタ（図７参照）では、ポリシリコン膜４０および４４とで構成しているコレクタ電極を、第３の導体膜である一体化したポリシリコン膜４９で構成している。４８はエミッタ電極であるポリシリコン膜を示す。
【００７５】
次に、製造方法について説明する。
実施例１と同様にして、素子分離領域１９，２１，２２と、酸化膜２５と、ベース電極２７と、トレンチ３８とを形成する（図２参照）。
【００７６】
次に図１３に示すように、写真製版処理（露光→現像）により形成したレジストパターン（図示せず）をマスクとして、酸化膜２５の異方性エッチングを行った後、レジストパターンを除去する。次に酸化膜２５をマスクとしてベース電極２７の異方性エッチングを行う。以上の工程により、エミッタ形成領域Ａ２上にエミッタ開口部２６が開口される。しかし、開口したエミッタ形成領域Ａ２のエピタキシャル層６表面も５０〜１００ｎｍ程度エッチングされて、表面近傍のＢ＋の拡散領域も除去されているので、後工程で形成される外部ベースと真性ベースとを接続するために表面近傍にＢＦ２＋のイオン注入（注入条件：加速電圧３０ＫｅＶ，ドーズ量６．０×１０１３／ｃｍ２）６６６を行う。また、レジストマスクを用いてエミッタ形成領域Ａ２のみにＢＦ２＋を注入してもよい。
【００７７】
次に図１４に示すように、ＣＶＤ法により酸化膜（図示せず）を３００ｎｍの膜厚で形成した後、熱処理（８５０℃、３０分）を行ない外部ベース２９を形成する。酸化膜の異方性エッチングを行い、エミッタ開口部２６の内部に側壁酸化膜４２とトレンチ３８の内部に側壁酸化膜３９とを同時に形成する。次にＢ＋のイオン注入（注入条件：加速電圧２５ＫｅＶ，ドーズ量６．０×１０１３／ｃｍ２）７７７を行ない、真性ベース３０を形成する。また、レジストマスクを用いてエミッタ形成領域Ａ２のみにＢＦ２＋を注入してもよい。
【００７８】
次に図１５に示すように、第４の導体層であるリンをドープしたポリシリコン膜４６を全面に形成した後、熱処理（８５０℃、３０分）を行ない、ポリシリコン膜４６からＰ＋を拡散してエミッタ３１を形成する。このとき、トレンチ３８内部がポリシリコン膜４６により埋め込まれても良い。
【００７９】
次に図１６に示すように、写真製版処理（露光→現像）により形成したレジストパターン４７をマスクとしてポリシリコン膜４６の異方性エッチングを行い、エミッタ電極４８とコレクタ電極４９とを同時にパターニングする。このときエミッタ電極４８とトレンチ３８までの距離が短い場合には、写真製版処理における誤差や精度を考慮して、コレクタ電極４９は必ずしもトレンチ底部全体を覆うようにパターニングする必要はない。またこのとき、エミッタ電極４８側のトレンチ３８内壁に、ポリシリコン膜５２が残る。これは、ポリシリコン膜４６の膜厚が厚いため十分にエッチングが行われないためであるが、エミッタ電極４８とは接触しないので問題はない。
【００８０】
次に図１７に示すように、層間絶縁膜３５を形成後、エミッタ電極４８、ベース電極２７、コレクタ電極４９の上方の層間絶縁膜３５にコンタクトホール３６を開口し、金属配線（例えばＡｌ）３７を埋め込む事によりバイポーラトランジスタが完成する。
【００８１】
以上のように実施例４に係わるバイポーラトランジスタの製造方法は、エミッタ電極４８とコレクタ電極４９とを同時に形成するので、実施例１に係わるバイポーラトランジスタの製造方法よりも少ない工程数で製造できる。従って、実施例１により得られる効果に加え、さらに低コストで半導体装置を製造できる。
【００８２】
実施例５．
以下、本発明の実施例５の製造方法について、図面を参照して説明する。
実施例５に係わる製造方法は、実施例４に係わる製造方法とは、第４の導体層であるノンドープのポリシリコン膜５０を形成した後、Ａｓ＋をイオン注入８８８する事と、トレンチ３８の内部をポリシリコン膜５０で埋め込まないために膜厚をトレンチ３８の幅の１／２より小さく堆積する事とが異なっている。
【００８３】
実施例４と同様にして、素子分離領域１９，２１，２２と、酸化膜２５と、エミッタ開口部２６と、ベース電極２７と、外部ベース２９と、真性ベース３０と、トレンチ３８と、側壁酸化膜３９，４２とを形成する（図１４参照）。
【００８４】
次に図１８に示すように、ノンドープのポリシリコン膜５０を全面に形成する。このとき、トレンチ内をポリシリコン膜５０で埋め込まないためとＡｓ＋を膜中に十分拡散させて抵抗を下げるために、ポリシリコン膜５０の膜厚はトレンチ３８の幅の１／２より小さく（例えば１００〜２００ｎｍ）形成する。次にＡｓ＋のイオン注入（注入条件：加速電圧５０ＫｅＶ，ドーズ量１．５×１０１６／ｃｍ２）８８８を行いポリシリコン膜５０にＡｓ＋をドープする。続いて熱処理（８５０℃、３０分）を行ない、ポリシリコン膜５０からＡｓ＋を拡散してエミッタ３１を形成する。
【００８５】
次に図１９に示すように、写真製版処理（露光→現像）により形成したレジストパターン（図示せず）をマスクとしてポリシリコン膜５０の異方性エッチングを行い、エミッタ電極４８とコレクタ電極４９とを同時にパターニングする。このときエミッタ電極４８とトレンチ３８までの距離が短い場合には、写真製版処理における誤差や精度を考慮して、コレクタ電極４９は必ずしもトレンチ３８底部全体を覆うようにパターニングする必要はない。
【００８６】
次に図２０に示すように、層間絶縁膜３５を形成後、エミッタ電極４８、ベース電極２７、コレクタ電極４９の上方の層間絶縁膜３５にコンタクトホール３６を開口し、金属配線（例えばＡｌ）３７を埋め込む事によりバイポーラトランジスタが完成する。
【００８７】
以上のように実施例５に係わるバイポーラトランジスタの製造方法は、ポリシリコン膜５０の膜厚を薄く堆積しているので、Ａｓ＋を膜中に十分拡散させる事ができ、エミッタ電極４８とコレクタ電極４９との抵抗を下げることができる。またエミッタ電極４８から拡散係数が小さく拡散しにくいＡｓ＋を拡散してエミッタ３１を形成するので、エミッタ３１と真性ベース３０の接合位置が浅くなり接合面積も小さくなる。したがって、エミッターベース間容量が小さくなり、実施例４により得られる効果に加え、さらに半導体装置の高速性能が向上する。
【００８８】
実施例６．
以下、本発明の実施例６の製造方法について、図面を参照して説明する。
実施例６に係わる製造方法は、実施例５に係わる製造方法とは、ポリシリコン膜５０への不純物のイオン注入を、上部からのイオン注入と斜めからの回転注入イオン注入９９９とにした事が異なっている。
【００８９】
実施例５と同様にして、素子分離領域１９，２１，２２と、酸化膜２５と、エミッタ開口部２６と、ベース電極２７と、外部ベース２９と、真性ベース３０と、トレンチ３８と、側壁酸化膜３９，４２と、ドープしていないポリシリコン膜５０とを形成する。
【００９０】
次に図２１に示すように、上部からのＡｓ＋のイオン注入（注入条件：加速電圧５０ＫｅＶ，ドーズ量１．５×１０１６／ｃｍ２）（図示せず）と、さらに角度をつけて回転させながらのイオン注入（注入条件：加速電圧５０ＫｅＶ，ドーズ量１．５×１０１６／ｃｍ２）９９９とを行ないポリシリコン膜５０にＡｓ＋をドープする。続いて熱処理（８５０℃、３０分）を行ない、ポリシリコン膜５０からＡｓ＋を拡散してエミッタ３１を形成する。以下、実施例５と同様にしてバイポーラトランジスタを完成する。
【００９１】
以上のように実施例６に係わるバイポーラトランジスタの製造方法は、ポリシリコン膜５０への不純物のイオン注入を、上部からのイオン注入と斜めからの回転イオン注入としたので、トレンチ３８側壁に形成したポリシリコン膜５０中にも十分Ａｓ＋が注入される。これにより、ポリシリコン膜５０の抵抗が下がり、実施例５により得られる効果に加え、さらにコレクタ電極の抵抗が低減でき、さらに半導体装置の高速性能や駆動性能が向上できる。
【００９２】
実施例７．
以下、本発明の実施例７について、図面を参照して説明する。
図２３は、実施例７に係わるバイポーラトランジスタの断面構造図を示す。実施例７に係わるバイポーラトランジスタは、実施例４に係わるバイポーラトランジスタ（図１７参照）のエミッタ電極４８とコレクタ電極４９との表面にＴｉＳｉ２膜４５が形成されている。
【００９３】
次に、製造方法について説明する。
実施例４と同様にして、素子分離領域１９，２１，２２と、酸化膜２５と、エミッタ開口部２６と、ベース電極２７と、外部ベース２９と、真性ベース３０と、エミッタ３１と、トレンチ３８と、側壁酸化膜３９，４２と、エミッタ電極４８と、コレクタ電極４９とを形成する（図１６参照）。
【００９４】
次に図２２に示すように、スパッタ法によりＴｉ膜（図示せず）を８０ｎｍの膜厚で全面に形成し、Ｎ２雰囲気中でランプアニール（６００〜７００℃）を行う。このアニールによりエミッタ電極４８とコレクタ電極４９との表面のＴｉ膜はＴｉＳｉまたはＴｉＳｉ２またはその混合したシリサイド膜になる。次に、未反応のＴｉ膜を除去した後、Ｎ２雰囲気中で２度目のランプアニール（約８００℃）を行う。このアニールによりシリサイド膜がすべてＴｉＳｉ２膜４５になる。
【００９５】
次に図２３に示すように、層間絶縁膜３５を形成後、エミッタ電極４８、ベース電極２７、コレクタ電極４９の上方の層間絶縁膜３５にコンタクトホール３６を開口し、金属配線（例えばＡｌ）３７を埋め込む事によりバイポーラトランジスタが完成する。
【００９６】
以上のように実施例７に係わるバイポーラトランジスタは、実施例４に係わるバイポーラトランジスタに加えて、エミッタ電極４８とコレクタ電極４９との表面にＴｉＳｉ２膜４５が形成されているので、エミッタ電極４８とコレクタ電極４９との抵抗が小さくなる。従って、実施例４により得られる効果に加え、寄生抵抗が低減でき、さらに半導体装置の高速性能や駆動性能が向上できる。
【００９７】
実施例８．
以下、本発明の実施例８について、図面を参照して説明する。
図２５は、実施例８に係わるバイポーラトランジスタの断面構造図を示す。実施例８に係わるバイポーラトランジスタは、実施例４に係わるバイポーラトランジスタ（図１７参照）のエミッタ電極４８とコレクタ電極４９とベース電極２７との表面にＴｉＳｉ２膜４５が形成されている。
【００９８】
次に、製造方法について説明する。
実施例４と同様にして、素子分離領域１９，２１，２２と、酸化膜２５と、エミッタ開口部２６と、ベース電極２７と、外部ベース２９と、真性ベース３０と、エミッタ３１と、トレンチ３８と、側壁酸化膜３９，４２と、エミッタ電極４８と、コレクタ電極４９とを形成するが（図１６参照）、エミッタ電極４８とコレクタ電極４９のパターニング工程においてエッチングマスクとして用いたレジストパターンをマスクとして、ベース電極２７上の酸化膜２５をエッチング除去し、ベース電極２７表面を露出した後、レジストを除去する。
【００９９】
次に図２４に示すように、スパッタ法によりＴｉ膜（図示せず）を８０ｎｍの膜厚で全面に形成し、Ｎ２雰囲気中でランプアニール（６００〜７００℃）を行う。このアニールにより、エミッタ電極４８とコレクタ電極４９とベース電極２７との表面のＴｉ膜はＴｉＳｉまたはＴｉＳｉ２またはその混合したシリサイド膜になる。次に、未反応のＴｉ膜を除去した後、Ｎ２雰囲気中で２度目のランプアニール（約８００℃）を行う。このアニールによりシリサイド膜がすべてＴｉＳｉ２膜４５になる。
【０１００】
次に図２５に示すように、層間絶縁膜３５を形成後、エミッタ電極４８、ベース電極２７、コレクタ電極４９の上方の層間絶縁膜３５にコンタクトホール３６を開口し、金属配線（例えばＡｌ）３７を埋め込む事によりバイポーラトランジスタが完成する。
【０１０１】
以上のように実施例８に係わるバイポーラトランジスタは、エミッタ電極４８とコレクタ電極４９とベース電極２７との表面にＴｉＳｉ２膜４５が形成されているので、エミッタ電極４８とコレクタ電極４９とベース電極２７との抵抗が小さくなる。従って、実施例４により得られる効果に加え、寄生抵抗が低減でき、さらに半導体装置の高速性能や駆動性能が向上できる。
【０１０２】
なお、本発明の実施例１〜８はＮＰＮ型バイポーラトランジスタについて述べているが、ＰＮＰ型バイポーラトランジスタにおいても同様の効果が得られる。
【０１０３】
【発明の効果】
この発明の請求項１に係わる半導体装置においては、コレクタ引き出し電極とベース領域及びベース引き出し電極との電気的な分離はトレンチ内に形成された側壁絶縁膜により行うので、コレクタ引き出し電極とコレクタウォールとの電気的な分離のためのフィールド酸化膜を形成しない。したがって、素子面積が小さくなり、半導体装置の微細化や高集積化が可能になる。また埋め込み層も縮小されるので、コレクタ基板容量が減少しかつコレクタ抵抗も減少する。したがって、半導体装置の高速性能や駆動性能を向上できる。また、コレクタ引き出し電極をトレンチ内に充填した第１の導体膜と、第１の導体膜からフィールド酸化膜に渡り形成した第２の導体膜とで構成したので、各々の導体膜で不純物を変えることができ、各々の導体膜に適した不純物を選択できる。また各々の導体膜に適した膜厚で形成できる。
【０１０４】
この発明の請求項２に係わる半導体装置においては、請求項１においてエミッタ引き出し電極と第２の導体膜との表面に金属シリサイド膜が形成されているので、エミッタ引き出し電極とコレクタ引き出し電極との抵抗が小さくなり、寄生抵抗が低減できる。
【０１０５】
この発明の請求項３に係わる半導体装置においては、コレクタ引き出し電極とベース領域及びベース引き出し電極との電気的な分離はトレンチ内に形成された側壁絶縁膜により行うので、コレクタ引き出し電極とコレクタウォールとの電気的な分離のためのフィールド酸化膜を形成しない。したがって、素子面積が小さくなり、半導体装置の微細化や高集積化が可能になる。また埋め込み層も縮小されるので、コレクタ基板容量が減少しかつコレクタ抵抗も減少する。したがって、半導体装置の高速性能や駆動性能を向上できる。また、コレクタ引き出し電極をトレンチ内からフィールド酸化膜上に渡る第の３導体膜で構成したので、工程が少なくできる。
【０１０６】
この発明の請求項４に係わる半導体装置においては、請求項３においてエミッタ引き出し電極と第３の導体膜との表面に金属シリサイド膜が形成されているので、エミッタ引き出し電極とコレクタ引き出し電極との抵抗が小さくなり、寄生抵抗が低減できる。
【０１０７】
この発明の請求項５に係わる半導体装置においては、請求項２または請求項４においてベース引き出し電極のポリシリコン膜の表面に金属シリサイド膜が形成されているので、ベース引き出し電極の抵抗が小さくなり、寄生抵抗が低減できる。
【０１０８】
この発明の請求項６に係わる半導体装置の製造方法においては、第１の導体層をパターニングしてベース引き出し電極を形成すると同時にトレンチを形成でき、また第３の導体層をパターニングする事によりエミッタ引き出し電極と第２の導体膜とを同時に形成できる。
【０１０９】
この発明の請求項７に係わる半導体装置の製造方法においては、請求項６においてエミッタ引き出し電極と第２の導体膜との表面に金属シリサイド膜を同時に形成できる。
【０１１０】
この発明の請求項８に係わる半導体装置の製造方法においては、請求項６においてベース引き出し電極とエミッタ引き出し電極と第２の導体膜との表面に金属シリサイド膜を同時に形成できる。
【０１１１】
この発明の請求項９に係わる半導体装置の製造方法においては、第１の導体層をパターニングしてベース引き出し電極を形成すると同時にトレンチを形成する事と、第１の側壁絶縁膜と第２の側壁絶縁膜とを同時に形成する事と、第４の導体層をパターニングしてエミッタ引き出し電極とコレクタ引き出し電極とを同時に形成する事とができる。
【０１１２】
この発明の請求項１０に係わる半導体装置の製造方法においては、請求項９においてエミッタ引き出し電極とコレクタ引き出し電極との表面に金属シリサイド膜を同時に形成できる。
【０１１３】
この発明の請求項１１に係わる半導体装置の製造方法においては、請求項９においてベース引き出し電極とエミッタ引き出し電極とコレクタ引き出し電極との表面に金属シリサイド膜を同時に形成できる。
【０１１４】
この発明の請求項１２に係わる半導体装置の製造方法においては、請求項９ないし請求項１１のいずれかにおいて、第４の導体層の形成時にドープができる。
【０１１５】
この発明の請求項１３に係わる半導体装置の製造方法においては、請求項９ないし請求項１１のいずれかにおいて、ドープできる不純物の選択の幅が広くなる。
【０１１６】
この発明の請求項１４に係わる半導体装置の製造方法においては、請求項１３においてトレンチ内に形成された第４の導体層にも十分不純物がドープできる。
【図面の簡単な説明】
【図１】  この発明の実施例１に係わる半導体装置の製造方法を説明するための一工程図である。
【図２】  この発明の実施例１に係わる半導体装置の製造方法を説明するための一工程図である。
【図３】  この発明の実施例１に係わる半導体装置の製造方法を説明するための一工程図である。
【図４】  この発明の実施例１に係わる半導体装置の製造方法を説明するための一工程図である。
【図５】  この発明の実施例１に係わる半導体装置の製造方法を説明するための一工程図である。
【図６】  この発明の実施例１に係わる半導体装置の製造方法を説明するための一工程図である。
【図７】  この発明の実施例１に係わる半導体装置の製造方法を説明するための一工程図である。
【図８】  この発明の実施例２に係わる半導体装置の製造方法を説明するための一工程図である。
【図９】  この発明の実施例２に係わる半導体装置の製造方法を説明するための一工程図である。
【図１０】  この発明の実施例３に係わる半導体装置の製造方法を説明するための一工程図である。
【図１１】  この発明の実施例３に係わる半導体装置の製造方法を説明するための一工程図である。
【図１２】  この発明の実施例３に係わる半導体装置の製造方法を説明するための一工程図である。
【図１３】  この発明の実施例４に係わる半導体装置の製造方法を説明するための一工程図である。
【図１４】  この発明の実施例４に係わる半導体装置の製造方法を説明するための一工程図である。
【図１５】  この発明の実施例４に係わる半導体装置の製造方法を説明するための一工程図である。
【図１６】  この発明の実施例４に係わる半導体装置の製造方法を説明するための一工程図である。
【図１７】  この発明の実施例４に係わる半導体装置の製造方法を説明するための一工程図である。
【図１８】  この発明の実施例５に係わる半導体装置の製造方法を説明するための一工程図である。
【図１９】  この発明の実施例５に係わる半導体装置の製造方法を説明するための一工程図である。
【図２０】  この発明の実施例５に係わる半導体装置の製造方法を説明するための一工程図である。
【図２１】  この発明の実施例６に係わる半導体装置の製造方法を説明するための一工程図である。
【図２２】  この発明の実施例７に係わる半導体装置の製造方法を説明するための一工程図である。
【図２３】  この発明の実施例７に係わる半導体装置の製造方法を説明するための一工程図である。
【図２４】  この発明の実施例８に係わる半導体装置の製造方法を説明するための一工程図である。
【図２５】  この発明の実施例８に係わる半導体装置の製造方法を説明するための一工程図である。
【図２６】  従来例に係わる半導体装置の製造方法を説明するための一工程図である。
【図２７】  従来例に係わる半導体装置の製造方法を説明するための一工程図である。
【図２８】  従来例に係わる半導体装置の製造方法を説明するための一工程図である。
【図２９】  従来例に係わる半導体装置の製造方法を説明するための一工程図である。
【図３０】  従来例に係わる半導体装置の製造方法を説明するための一工程図である。
【図３１】  従来例に係わる半導体装置の製造方法を説明するための一工程図である。
【図３２】  従来例に係わる半導体装置の製造方法を説明するための一工程図である。
【図３３】  従来例に係わる半導体装置の製造方法を説明するための一工程図である。
【図３４】  従来例に係わる半導体装置の製造方法を説明するための一工程図である。
【図３５】  従来例に係わる半導体装置の製造方法を説明するための一工程図である。
【図３６】  従来例に係わる半導体装置の製造方法を説明するための一工程図である。
【図３７】  従来例に係わる半導体装置の製造方法を説明するための一工程図である。
【図３８】  従来例に係わる半導体装置の製造方法を説明するための一工程図である。
【図３９】  従来例に係わる半導体装置の製造方法を説明するための一工程図である。
【符号の説明】
１  Ｓｉ基板、６  エピタキシャル層、７  埋め込み層、１９  フィールド酸化膜、
２１  Ｐ＋型チャネルカット領域、２２  Ｐ型下面分離領域、
２４  ポリシリコン膜（第１の導体層）、２５  酸化膜、２６  エミッタ開口部、
２７  ベース電極、３８  トレンチ、３９  側壁酸化膜（第２の側壁絶縁膜）、
４０  ポリシリコン膜（第１の導体膜）、４２  側壁酸化膜（第１の側壁絶縁膜）、
４３，４８  エミッタ電極、４４  ポリシリコン膜（第２の導体膜）、
４５  ＷＴｉ２膜、４６  ドープしたポリシリコン膜（第４の導体層）、
４９  コレクタ電極、５０  ノンドープのポリシリコン膜（第４の導体層）、
Ａ１  バイポーラトランジスタ形成領域、７７７  Ｂ＋のイオン注入、
８８８  Ａｓ＋のイオン注入、９９９  斜め回転イオン注入。
【図１】
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【図２】
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【図３】
0003688756.tif 000004
【図４】
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【図５】
0003688756.tif 000006
【図６】
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【図７】
0003688756.tif 000008
【図８】
0003688756.tif 000009
【図９】
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【図１０】
0003688756.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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