(57)【特許請求の範囲】
【請求項１】
誤り訂正符号に基づくエラー訂正処理が行われる信号処理系から、ハーフサウンドグループデータを、該ハーフサウンドグループデータ内の情報に基づいてエラー処理および伸張処理が行われる伸長処理系へ転送して再生するデジタル再生装置であって、
上記信号処理系は、
上記ハーフサウンドグループデータが伸長処理の際に修復可能か否かを判断する判断手段と、
上記ハーフサウンドグループデータと上記判断手段の判断結果とを格納し、耐震メモリとして機能するバッファメモリと、
上記バッファメモリから読み出されたハーフサウンドグループデータのうち、エラーの無い直前のハーフサウンドグループデータに対応するアドレスのみを記録するレジスタ手段とを備え、
上記判断結果を上記バッファメモリから読み出し、該判断結果が伸長処理すべきハーフサウンドグループデータが該伸長処理の際に修復不可能であることを示す場合、上記レジスタ手段に記録されたアドレスに格納されたハーフサウンドグループデータを上記バッファメモリから読み出し、これを代わりに上記伸長処理系へ転送することを特徴とするデジタル再生装置。
【請求項２】
上記判断手段は、上記ハーフサウンドグループデータ内において対応するデータ同士が合致しているか否かとバイトフラグのエラーの有無とに基づいて１ビットのフラグを作成し、該フラグに基づいて上記ハーフサウンドグループデータが伸長処理の際に修復可能か否かを判断することを特徴とする請求項１に記載のデジタル再生装置。
【請求項３】
誤り訂正符号に基づくエラー訂正処理が行われる信号処理系から、ハーフサウンドグループデータを、該ハーフサウンドグループデータ内の情報に基づいてエラー処理および伸張処理が行われる伸長処理系へ転送して再生するデジタル再生装置であって、
上記信号処理系は、
上記ハーフサウンドグループデータが伸長処理の際に修復可能か否かを判断する判断手段と、
上記ハーフサウンドグループデータと上記判断手段の判断結果とを格納し、耐震メモリとして機能するバッファメモリと、
上記バッファメモリから読み出されたハーフサウンドグループデータのうちエラーの無い直前のハーフサウンドグループデータに対応する第１アドレスと、エラーの無い直前のハーフサウンドグループデータ以外の所定の位置にあるハーフサウンドグループデータに対応する第２アドレスとを記録するレジスタ手段とを備え、
上記判断結果を上記バッファメモリから読み出し、該判断結果が伸長処理すべきハーフサウンドグループデータが該伸長処理の際に修復不可能であることを示す場合、上記レジスタ手段に記録された第１アドレス又は第２アドレスに格納されたハーフサウンドグループデータを上記バッファメモリから読み出し、これを代わりに上記伸長処理系へ転送することを特徴とするデジタル再生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＤ（ミニディスク）装置等のバッファメモリを備え、圧縮データを伸長して再生を行うデジタル再生装置に関するものである。
【０００２】
【従来の技術】
従来のＭＤ装置において、音楽信号を再生する場合、ミニディスクから読み取られた信号は、誤り訂正符号に基づいて、信号処理回路で、Ｃ１訂正、Ｃ２訂正、及びデスクランブル処理がこの順に行われ、最終的に順次１バイト（８ビット）のデータと該データに対応する１ビットのバイトフラグとなった後、ダイナミックＲＡＭ（以下、ＤＲＡＭと称す。）に書き込まれる。このバイトフラグは、訂正後に該データにエラーが残っている可能性を示しており、２値論理の１のとき、その可能性が大きいことを示し、２値論理の０のとき、その可能性が小さいことを示している。
【０００３】
なお、Ｃ１符号およびＣ２符号は何れもリードソロモン符号であり、記録の際に、Ｃ２符号化、インターリーブ、Ｃ１符号化が行われ、再生の際にこの逆が行われる。前記のＣ１訂正およびＣ２訂正は、それぞれ上記Ｃ１符号化およびＣ２符号化に係るものである。また、上記ＤＲＡＭは、ショックを吸収するために設けられたバッファメモリ（耐震メモリ）である。
【０００４】
上述のようにしてＤＲＡＭに書き込まれたデータ及びバイトフラグは、一定間隔で読み出された後、音声伸長部で、第１エラー処理及び第２エラー処理が行われ、伸長処理が施された後、Ｄ／Ａコンバータを経由してデジタル装置外部へ音楽信号として出力されるようになっている。
【０００５】
なお、ここでは、説明の便宜上、上記の第１エラー処理においては、データフォーマット検出、及びバイトフラグのエラーの有無に基づいて、以降の伸長処理において、エラー修復不可能と判断される場合には、最も時間の近い前回の正解ハーフサウンドグループデータ（以下、直前正解ハーフサウンドグループデータと称す）と同じものを次段に送るという大まかなエラー処理が行われる一方、上記の第２エラー処理は、ハーフサウンドグループデータ内の情報により、原音を小さくするようにデータを訂正するという詳細なエラー処理が行われるものとする。
【０００６】
ところで、音声処理部のワークＲＡＭの容量は、データの圧縮処理時に比べて、伸長処理時の方がはるかに小さくてよく、したがって、伸長処理時には、圧縮処理時と伸長処理時との差分に対応する容量の一部を第１エラー処理用の一つのハーフサウンドグループデータの保存用として使用していた。
【０００７】
【発明が解決しようとする課題】
近年、再生専用のＭＤ再生装置の普及が目ざましく、システム全体を再生専用とし、ハードウェア構成の簡素化によりコストダウンが必須の事項となってきている。
【０００８】
しかしながら、上記従来の技術では、第１エラー処理時に、直前正解ハーフサウンドグループデータを常に保持しておくために、直前正解ハーフサウンドグループデータ分のワークＲＡＭ領域（容量）を音声伸長部側において確保することが必要となり、このために全体としてコスト高を招来するという問題点を有している。
【０００９】
本発明は上記問題点に鑑みなされたものであって、その目的は、音声伸長部側において直前正解ハーフサウンドグループデータ分のワークＲＡＭ領域をチャンネル毎に設けることを不要とすることによって全体としてコスト低減が可能なデジタル再生装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明のデジタル再生装置は、上記課題を解決するために、誤り訂正符号に基づくエラー訂正処理が行われる信号処理系から、ハーフサウンドグループデータを、該ハーフサウンドグループデータ内の情報に基づいてエラー処理および伸張処理が行われる伸長処理系へ転送して再生するデジタル再生装置において、以下の措置を講じたことを特徴としている。
【００１１】
即ち、上記デジタル再生装置においては、上記信号処理系は、上記ハーフサウンドグループデータが伸長処理の際に修復可能か否かを判断する判断手段と、上記ハーフサウンドグループデータと上記判断手段の判断結果とを格納し、耐震メモリとして機能するバッファメモリと、上記バッファメモリから読み出されたハーフサウンドグループデータのうち、エラーの無い直前のハーフサウンドグループデータに対応するアドレスのみを記録するレジスタ手段とを備え、上記判断結果を上記バッファメモリから読み出し、伸長処理すべきハーフサウンドグループデータが該伸長処理の際に修復不可能であることを該判断結果が示す場合、上記レジスタ手段に記録されたアドレスに格納されたハーフサウンドグループデータを上記バッファメモリから読み出し、これを代わりに上記伸長処理系へ転送することを特徴としている。
【００１２】
上記発明によれば、ハーフサウンドグループデータは信号処理系から伸長処理系へ転送され、所定の伸長処理が施されて再生される。このハーフサウンドグループデータの伸長処理系への転送は以下のようにして行われる。
【００１３】
各ハーフサウンドグループデータが伸長処理の際に修復可能か否かが、判断手段によって判断される。ハーフサウンドグループデータと該ハーフサウンドグループデータに係る判断手段による判断結果が、バッファメモリに格納される。
【００１４】
上記バッファメモリから読み出されたハーフサウンドグループデータのうち、エラーの無い直前のハーフサウンドグループデータに対応するアドレスのみがレジスタ手段に記録される。つまり、エラーの無い直前のハーフサウンドグループデータそのものが記録されるのではなくて、該ハーフサウンドグループデータに対応するアドレスのみがレジスタ手段に記録されることになる。
【００１５】
各ハーフサウンドグループデータを信号処理系から伸長処理系へ転送する際、上記判断結果が上記バッファメモリから読み出される。伸長処理すべきハーフサウンドグループデータが該伸長処理の際に修復不可能であることを読み出された判断結果が示す場合、バッファメモリに対して上記レジスタ手段に記録されたアドレスがアクセスされ、該アドレスに格納されたハーフサウンドグループデータが上記バッファメモリから読み出され、これが代わりに伸長処理系へ転送されることになる。この結果、伸長処理系へは、常に、エラーのないハーフサウンドグループデータが転送されることになる。
【００１６】
以上のように、上記レジスタ手段は、伸長処理系ではなくて信号処理系に設けられており、上記バッファメモリから読み出されたハーフサウンドグループデータのうち、エラーの無い直前の正解ハーフサウンドグループデータに対応するアドレスのみがレジスタ手段に記録されている。したがって、従来のように、直前の正解ハーフサウンドグループデータそのものを伸長処理系のワークＲＡＭにおいて常に保持することが不要となるので、１サウンドグループデータ分のワークＲＡＭ領域を音声伸長系に設けることが不要となり、装置全体としてコスト低減が可能となる。
【００１７】
本発明のデジタル再生装置は、上記課題を解決するために、上記本発明に係るデジタル再生装置において、上記判断手段は、上記ハーフサウンドグループデータ内において対応するデータ同士が合致しているか否かとバイトフラグのエラーの有無とに基づいて１ビットのフラグを作成し、該フラグに基づいて上記ハーフサウンドグループデータが伸長処理の際に修復可能か否かを判断することを特徴としている。
【００１８】
上記発明によれば、上記の作用に加えて、１ビットのフラグは、ハーフサウンドグループデータ内において対応するデータ同士が合致しているか否かと、バイトフラグのエラーの有無とに基づいて、判断手段によって作成される。このようにして作成されたフラグに基づいて、ハーフサウンドグループデータが伸長処理の際に修復可能か否かが判断手段によって判断される。
【００１９】
これにより、多数のビットからなるハーフサウンドグループデータが伸長処理の際に修復可能か否かは、たった１ビットのフラグに基づいて判断できるので、判断の簡素化が図れる。しかも、該判断基準が１ビットのフラグゆえ、これを格納する際、バッファメモリに容量的に負担を強いることもない。
【００２０】
また、本発明のデジタル再生装置は、上記課題を解決するために、誤り訂正符号に基づくエラー訂正処理が行われる信号処理系から、ハーフサウンドグループデータを、該ハーフサウンドグループデータ内の情報に基づいてエラー処理および伸張処理が行われる伸長処理系へ転送して再生するデジタル再生装置において、以下の措置を講じたことを特徴としている。
【００２１】
即ち、上記デジタル再生装置においては、上記信号処理系は、上記ハーフサウンドグループデータが伸長処理の際に修復可能か否かを判断する判断手段と、上記ハーフサウンドグループデータと上記判断手段の判断結果とを格納し、耐震メモリとして機能するバッファメモリと、上記バッファメモリから読み出されたハーフサウンドグループデータのうちエラーの無い直前のハーフサウンドグループデータに対応する第１アドレスと、エラーの無い直前のハーフサウンドグループデータ以外の所定の位置にあるハーフサウンドグループデータに対応する第２アドレスとを記録するレジスタ手段とを備え、上記判断結果を上記バッファメモリから読み出し、該判断結果が伸長処理すべきハーフサウンドグループデータが該伸長処理の際に修復不可能であることを示す場合、上記レジスタ手段に記録された第１アドレス又は第２アドレスに格納されたハーフサウンドグループデータを上記バッファメモリから読み出し、これを代わりに上記伸長処理系へ転送することを特徴としている。
【００２２】
上記の発明によれば、ハーフサウンドグループデータは信号処理系から伸長処理系へ転送され、所定の伸長処理が施されて再生される。このハーフサウンドグループデータの伸長処理系への転送は以下のようにして行われる。
【００２３】
各ハーフサウンドグループデータが伸長処理の際に修復可能か否かが、判断手段によって判断される。ハーフサウンドグループデータと該ハーフサウンドグループデータに係る判断手段による判断結果が、バッファメモリに格納される。
【００２４】
上記バッファメモリから読み出されたハーフサウンドグループデータのうちエラーの無い直前のハーフサウンドグループデータに対応する第１アドレスと、所定のハーフサウンドグループデータに対応する第２アドレスとが記録するレジスタ手段に記録される。つまり、エラーの無い直前のハーフサウンドグループデータそのもの、及び所定のハーフサウンドグループデータそのものがそれぞれ記録されるのではなくて、それぞれの対応するアドレスのみがレジスタ手段に記録されることになる。
【００２５】
各ハーフサウンドグループデータを信号処理系から伸長処理系へ転送する際、上記判断結果が上記バッファメモリから読み出される。伸長処理すべきハーフサウンドグループデータが該伸長処理の際に修復不可能であることを読み出された判断結果が示す場合、バッファメモリに対して上記レジスタ手段に記録された第１又は第２アドレスがアクセスされ、該アドレスに格納されたハーフサウンドグループデータが上記バッファメモリから読み出され、これが代わりに伸長処理系へ転送されることになる。この結果、伸長処理系へは、常に、エラーのないハーフサウンドグループデータか、又は所定のハーフサウンドグループデータが転送されることになる。
【００２６】
以上のように、上記レジスタ手段は、伸長処理系ではなくて信号処理系に設けられており、上記バッファメモリから読み出されたハーフサウンドグループデータのうち、エラーの無い直前の正解ハーフサウンドグループデータに対応する第１アドレスと、所定のハーフサウンドグループデータに対応する第２アドレスとがレジスタ手段に記録されている。したがって、従来のように、直前の正解ハーフサウンドグループデータそのもの、又は所定のハーフサウンドグループデータそのものを伸長処理系のワークＲＡＭにおいて常に保持することが不要となるので、１サウンドグループデータ分のワークＲＡＭ領域を音声伸長系に設けることが不要となり、装置全体としてコスト低減が可能となる。
【００２７】
加えて、伸長処理すべきハーフサウンドグループデータが該伸長処理の際に修復不可能であると判断された場合、リスナーの聴感に基づいて伸長処理が行われるので、リスナーの再生処理に関与する程度が大きくなり、リスナーの聴感を反映させることが可能となる。
【００２８】
【発明の実施の形態】
本発明の実施の一形態について図１乃至図５に基づいて説明すれば、以下のとおりである。
【００２９】
本発明に係るデジタル再生装置としてＭＤ装置を例示し、該ＭＤ装置の再生を通して本発明を以下に説明する。
【００３０】
上記ＭＤ装置は、図１に示すような構成を有している。このＭＤ装置によれば、再生時において、光ピックアップ２はミニディスク１にレーザ光（図示しない）を照射し、ミニディスク１からの反射光に基づいてミニディスク１に記録されたＲＦ信号（変調された音声データ）を検出するようになっている。
【００３１】
このＲＦ信号は、ＲＦアンプ３へ送られ、ここで増幅された後、信号処理回路４へ送られる。信号処理回路４では、フレーム同期及び復調、並びに誤り訂正符号に基づくＣ１エラー訂正及びＣ２エラー訂正が行われ、１バイトのデータにつき、１ビットのバイトフラグが作成された後、セクタ同期、デスクランブル処理が施されてエラー判定回路５へ送られる。
【００３２】
エラー判定回路５では、ハーフサウンドグループデータが修復可能か否かを表すＨＳＧフラッグが検出された後、上記バイトフラグと共にリアルタイムでＤＲＡＭ６に書き込まれる。
【００３３】
図１において、スピンモータ１０は、ミニディスク１を回転させるために設けられている。また、送りモータ１１は、光ピックアップ２をミニディスク１のトラックに直交する方向へ移動させるために設けられている。ドライバ回路１３は、上記スピンモータ１０、上記送りモータ１１、及び光ピックアップ２の対物レンズ（図示しない）を駆動する駆動装置（図示しない）を動作させるために、これらに電力を供給するために設けられている。サーボ回路１２は、光ピックアップ２から照射される光をミニディスク１の目標トラックに追従させるなどの動作が正確に行われるように、上記ドライバ回路１３によって駆動される各装置をフィードバック制御する。
【００３４】
ＤＲＡＭ６からの読み出し時には、常に、直前正解ハーフサウンドグループデータが書き込まれているＤＲＡＭのアドレスだけが、エラー処理回路７内のレジスタ（図示しない）に保持されるようになっている。現在、音声伸長回路８へ転送しようとしているデータ及びバイトフラグに対応するＨＳＧフラグが、正解である場合（エラーでない場合）、そのデータ及びバイトフラグをそのまま転送する一方、不正解である場合（エラーである場合）、エラー処理回路７内の上記レジスタに保持されたアドレスに書き込まれているＤＲＡＭのデータ（即ち、常にＨＳＧフラグが正解である直前正解ハーフサウンドグループデータ）が次段の音声伸長回路８へ送られる。
【００３５】
音声伸長回路８では、まず、ハーフサウンドグループデータ内の情報に基づいて、原音を小さくするようにデータを訂正する詳細なエラー処理が行われた後、伸長処理が施されてＤ／Ａコンバータ９へ送られ、ここで、デジタル信号からアナログ信号に変換された後、音声として出力される。
【００３６】
以上の全処理は、システムマイコン１５によって集中管理される。また、光ピックアップ２、サーボ回路１２、ドライバ回路１３、及びシステムマイコン１５に対しては、電源ＯＮ／ＯＦＦ回路を介して動作電源が適宜供給される。なお、上記音声伸長回路８では詳細なエラー処理及び伸長処理が行われるが、本発明の主要部ではないので、詳細な説明は省略する。
【００３７】
ここで、本発明の詳細を図２及び図３を参照しながら、以下に説明する。
【００３８】
まず、図２を参照しながら、上記エラー判定回路５（図１参照）に入力されるサウンドグループデータのフォーマット例について説明する。サウンドグループデータ（４２４バイトからなる。）は、図１の音声伸長回路８に入力されるデジタル信号の最小単位であり、Ｌチャンネル（左チャンネル）及びＲチャンネル（右チャンネル）にそれぞれ一つのハーフサウンドグループデータ（２１２バイトからなる。）によって構成されている。
【００３９】
図２に示すフォーマット例では、０バイト目の第１のＢＳＭ（Ｂｌｏｃｋ  Ｓｉｚｅ  Ｍｏｄｅ  ）、１バイト目の第１のＳＩＡ（Ｓｕｂ  Ｉｎｆｏｒｍａｔｉｏｎ  Ａｍｏｕｎｔ）、２バイト目の第１のＷＬ（Ｗｏｒｄ  Ｌｅｎｇｔｈ  ）、３バイト目の第１のＳＦ（Ｓｃａｌｅ  Ｆａｃｔｏｒ）、及び４バイト目の第１のＡＳＤ（Ａｕｄｉｏ  Ｓｐｅｃｔｒｕｍ  Ｄａｔａ  ）、並びに、２０８バイト目の第２のＳＦ、２０９バイト目の第２のＷＬ、２１０バイト目の第２のＳＩＡ、及び２１１バイト目の第２のＢＳＭがチャンネル毎に先頭部より順に格納されている。
【００４０】
ここで、上記ＢＳＭはＩＭＤＣＴ（Ｉｎｖｅｒｓｅ  Ｍｏｄｉｆｉｅｄ  Ｄｉｓｃｒｅｔｅ  Ｃｏｓｉｎｅ  Ｔｒａｎｓｆｏｒｍ：  変形離散コサイン逆変換）を行う際のブロックサイズに係るデータを示し、上記ＷＬは上記ＡＳＤのデータ長を表すデータを示し、上記ＳＦは上記ＡＳＤのスケールファクタを表すデータを示し、上記ＳＩＡは上記ＷＬ及び上記ＳＦの個数のデータを示す。第１に係るデータと第２に係るデータとは基本的には同一であるが、第２のＷＬ及び第２のＳＦは存在しない場合もある。図２に示すサウンドグループデータには、上記の信号処理回路４によって得られたバイトフラグが付加されている。
【００４１】
上記サウンドグループデータをハーフサウンドグループデータ毎にエラー判定すること、及びＨＳＧフラグをＤＲＡＭ６に書き込むことについて以下に説明する。なお、Ｌチャンネル及びＲチャンネルに対して行われるエラー判定は同じであるので、チャンネルの別を付して説明しない。
【００４２】
まず、ステップ１において、０バイト目のデータ（第１のＢＳＭ）と２１１バイト目のデータ（第２のＢＳＭ）とにおいて、両データが互いに合致しているか否かの比較、及び両バイトフラグのエラーの有無の検出が行われる。この結果、両データが互いに異なるか、又はバイトフラグが共にエラー有りの場合においてのみ、中間フラグは２値論理の１に設定され、これ以外の場合には中間フラグは２値論理の０に設定される。
【００４３】
次に、ステップ２において、上記ステップ１と同様に、１バイト目のデータ（第１のＳＩＡ）と２１０バイト目のデータ（第２のＳＩＡ）とに対して、両データが互いに合致しているか否かの比較、及び両バイトフラグのエラーの有無の検出が行われる。この結果、両データが互いに異なるか、又はバイトフラグが共にエラー有りの場合には、中間フラグは２値論理の１に設定され、これ以外の場合には中間フラグは２値論理の０に設定される。
【００４４】
そして、ステップ３において、１バイト目の上記データ（第１のＳＩＡ）と２１０バイト目の上記データ（第２のＳＩＡ）とのそれぞれにおいて、ビット３及び４（最下位ビットをビット０とし、最上位ビットをビット７とする。）が共に２値論理の０であるか否かが判断される。ここで、ビット３及び４は、２０９バイト目のデータがＷＬであるか否かを表しており、ビット３及び４が共に０の場合、２０９バイト目のデータはＷＬではないと判断される一方、それ以外の場合、２０９バイト目のデータはＷＬであると判断される。
【００４５】
ステップ４では、上記ステップ３において、２０９バイト目のデータがＷＬではないと判断されると、バイトフラグが２値論理で０の場合に中間フラグは２値論理の０に設定される一方、バイトフラグが２値論理で１の場合に中間フラグは２値論理の１に設定される。
【００４６】
これに対して、上記ステップ３において、２０９バイト目のデータがＷＬであると判断されると、上記ステップ１と同様に、２バイト目のデータ（第１のＷＬ）と２０９バイト目のデータ（第２のＷＬ）とにおいて、両データが合致しているか否かの比較、及び両バイトフラグのエラーの有無の検出が行われる。この結果、両データが互いに異なるか、又はバイトフラグが共にエラー有りの場合には、中間フラグは２値論理の１に設定され、これ以外の場合には中間フラグは２値論理の０に設定される。
【００４７】
以上のように、ステップ１乃至ステップ４に基づいて、ハーフサウンドグループデータ毎に、合計４種類の中間フラグが生成される。この内、一つでも２値論理で１となる場合には、２値論理の１が、また全ての中間フラグが２値論理で０となる場合には、２値論理の０が、当該ハーフサウンドグループデータのＨＳＧフラグとして、ＤＲＡＭ６内のＨＳＧフラグ領域に、対応するデータ及びバイトフラグと共に書き込まれる。このとき、バイトフラグとＨＳＧフラグとに対するアドレッシングは、データのアドレスを単にデコードするだけで得られるように簡素化されている。
【００４８】
以上のような場合のＤＲＡＭ６のマップを図３に示す。図３に示すように、バイトフラグは、データ１バイト（８ビット）に対して１ビットに対応し、ＨＳＧフラグは、データ２１２バイト（１６９６ビット：一つのハーフサウンドグループデータ長に対応する。）に対して１ビットに対応する。したがって、データ領域をＡバイトに設定した場合、少なくとも、バイトフラグ領域としては（Ａ／８）バイトの容量が必要となり、ＨＳＧフラグ領域としては（Ａ／１６９６）バイトの容量が必要となる。
【００４９】
ここで、ＤＲＡＭ６からハーフサウンドグループデータを読み出し、音声伸長回路８内の音声伸長部（図示しない）へ送るまでについて図４を参照しながら以下に説明する。
【００５０】
図４において、転送基準クロックであるＳＧＲＱＴは、所定周期を有しデューティ比が５０％のクロックである。従来、ＳＧＲＱＴが２値論理で１のときには、Ｌチャンネルの２１２バイトのデータとそれに対応するバイトフラグが、ＤＲＡＭ６から読み出される一方、ＳＧＲＱＴが２値論理で０のときには、Ｒチャンネルの２１２バイトのデータとそれに対応するバイトフラグが、ＤＲＡＭ６から読み出された後、そのまま、音声伸長部へ転送されていた。
【００５１】
これに対して、本実施の形態によれば、各チャンネルの音声伸長部（伸長処理系）への転送直前に、ＤＲＡＭ６内の上記ＨＳＧ領域からＨＳＧフラグを読み出し、ＨＳＧフラグレジスタ４においてエラー結果信号ＨＦＧとして一旦保持される。このエラー結果信号ＨＦＧが２値論理で０の場合（データが正解の場合に対応する。）に従来と同じアドレスＣＡＯが選択される一方、ＨＦＧが２値論理で１の場合（データが不正解の場合に対応する。）、最も時間の近い前回の正解ハーフサウンドグループデータ（以下、直前正解ハーフサウンドグループデータと称す）のアドレス（Ｌチャンネルの場合にはＬＡＯ、Ｒチャンネルの場合にはＲＡＯ）が選択される。
【００５２】
このため、システムマイコン１５によって、転送前に、ＤＲＡＭ６のアドレスカウンタ２１にスタートアドレスがロードされるだけではなく、Ｌチャンネルアドレス保持レジスタ２２とＲチャンネルアドレスレジスタ２３にも各チャンネルに対応する正解のスタートアドレスがロードされている。
【００５３】
図４において、マスタークロックは、上記ＳＧＲＱＴより充分周波数の高いクロックであり、選択回路２５は、上記ＳＧＲＱＴが２値論理の１の場合には上記ＬＡＯを選択して出力する一方、２値論理の０の場合にはＲＡＯを選択して出力するセレクタである。選択回路２６は、上記ＨＦＧ（現在転送しようとしているＨＳＧフラグ）が２値論理の０の場合にはＣＡＯを選択して出力する一方、２値論理で１の場合（ＨＳＧエラー有りの場合）には上記の選択回路２５の出力を選択して出力するセレクタである。選択回路２７は、ＨＦＡ（後述する）が２値論理の０の場合にはＤＥＣＡ３０（後述する）の出力を選択して出力する一方、２値論理で１の場合には上記の選択回路２６の出力を選択して出力するセレクタである。
【００５４】
図４において、ＡＣＫ２８は、上記ＳＧＲＱＴのエッジに同期してクロックパルスを生成する回路である。また、正解ラッチパルス生成回路２９は、入力されるマスタークロック、ＨＦＧ、及びＳＧＲＱＴに基づいて、各チャンネルで正解の場合のみクロックパルス（Ｌチャンネルで正解の場合には正解ラッチパルスＬＣＫ、Ｒチャンネルで正解の場合には正解ラッチパルスＲＣＫ）を生成する回路である。更に、上記ＤＥＣＡ３０は、入力されるＳＧＲＱＴに基づいて、データアドレスからＨＳＧアドレス（ＨＳＧフラグ領域のアドレス）をデコードする回路であり、ＣＮＴ３１は、入力されるＳＧＲＱＴに基づいてクロックを生成してＨＳＧフラグレジスタ２４へ送ると共に上記ＨＦＡを生成して上記選択回路２７へ送るための回路である。
【００５５】
また、図４において、ＡＮＤゲート３２は、上記ＨＦＡが２値論理で１の場合においてのみ、ＤＲＡＭ６からのリードデータＲＡＤを音声伸長部へ送るデータとする回路であり、ＤＥＣＢ３３は、上記ＨＦＡが２値論理で１の場合においてのみ、２１２発のクロックを生成する回路である。
【００５６】
ここで、図４に対応する図５のタイミングチャートを参照しながら、ＤＲＡＭ６に対する読み出しの具体例を以下に説明する。
【００５７】
まず、システムマイコン１５から、Ｌチャンネルアドレス保持レジスタ２２、Ｒチャンネルアドレス保持レジスタ２３に対して、それぞれ正解スタートアドレスとして、Ｌ０ａｄ及びＲ０ａｄがロードされる。なお、ＤＲＡＭアドレスカウンタ２１は、クロック端子に入力されるクロックに同期してカウントアップし、ＣＡＯとして、Ｌ１、Ｒ１、Ｌ２、Ｒ２、Ｌ３、Ｒ３、Ｌ４、Ｒ４……を順に出力するようになっている。
【００５８】
ＳＧＲＱＴが２値論理の０から１へ立ち上がるのに同期して、ＤＲＡＭアドレスカウンタ２１からＬ１データに対応するアドレス（以下、Ｌ１ａｄと称す。）がＣＡＯとしてＬチャンネルアドレス保持レジスタ２２及びＲチャンネルアドレス保持レジスタ２３へそれぞれ出力される。
【００５９】
図５中のＨＦＡにおけるＡ点において、Ｌ１データに係るＨＳＧフラグ領域に対応するアドレスがＤＲＡＭ６に対するリードアドレスＲＡＡとして設定された後、ＤＲＡＭ６に対してアクセスが行われる。ＤＲＡＭ６からＬ１データのＨＳＧフラグがリードデータＲＡＤとして読み出され、ＨＳＧフラグレジスタ２４に入力される。このとき、ＨＳＧフラグレジスタ２４からはＨＦＧが出力されるが、２値論理で０（即ち、正解の場合に対応）である（図５のＨＦＧ参照）ので、正解ラッチパルス生成回路２９からは正解ラッチパルスＬＣＫが生成されてＬチャンネルアドレス保持レジスタ２２のクロック端子へ出力される。
【００６０】
これにより、入力されているＬ１ａｄがＬチャンネルアドレス保持レジスタ２２からＬＡＯとして出力される。選択回路２５は、ＳＧＲＱＴが２値論理で１であるので、Ｌ１ａｄ（ＬＡＯ）を選択回路２６へ出力する。選択回路２６は、ＨＦＧが２値論理の０であるので、ＤＲＡＭアドレスカウンタ２１の出力ＣＡＯ（Ｌ１ａｄ）を選択回路２７へ出力する。選択回路２７は、ＨＦＡが２値論理の１であるので、選択回路２６の出力であるＣＡＯ（Ｌ１ａｄ）がＤＲＡＭ６のリードアドレスＲＡＡとして出力される。したがって、ＤＲＡＭ６からのリードデータＲＡＤはＬ１データとなる。また、ＨＦＡは２値論理の１であるので、音声伸長部へ送られるデータＡＴＤＴは、リードデータＲＡＤであるＬ１データとなる。
【００６１】
次に、ＳＧＲＱＴが２値論理の１から０に立ち下がるのに同期して、ＤＲＡＭアドレスカウンタ２１からＲ１データに対応するアドレス（以下、Ｒ１ａｄと称す。）がＣＡＯとしてＬチャンネルアドレス保持レジスタ２２及びＲチャンネルアドレス保持レジスタ２３へそれぞれ出力される。
【００６２】
図５中のＨＦＡにおけるＢ点において、ＤＲＡＭ６に対するリードアドレスＲＡＡとしてＲ１データに係るＨＳＧフラグ領域に対応するアドレスがＤＲＡＭ６に対するリードアドレスＲＡＡとして設定された後、ＤＲＡＭ６に対してアクセスが行われる。
【００６３】
ＤＲＡＭ６からＲ１データのＨＳＧフラグがリードデータＲＡＤとして読み出され、ＨＳＧフラグレジスタ２４に入力される。このとき、ＨＳＧフラグレジスタ２４からはＨＦＧが出力されるが、２値論理で１（即ち、不正解の場合に対応）である（図５のＨＦＧ参照）ので、正解ラッチパルス生成回路２９からは正解ラッチパルスＲＣＫが生成されない。
【００６４】
したがって、Ｒチャンネルアドレス保持レジスタ２３からは正解スタートアドレスＲ０ａｄがアドレスＲＡＯとして出力される。選択回路２５は、ＳＧＲＱＴが２値論理で０であるので、正解スタートアドレスＲ０ａｄ（ＲＡＯ）を選択回路２６へ出力する。選択回路２６は、ＨＦＧが２値論理の１であるので、正解スタートアドレスＲ０ａｄ（ＲＡＯ）を選択回路２７へ出力する。選択回路２７は、ＨＦＡが２値論理の１であるので、選択回路２６の出力であるＲＡＯ（正解スタートアドレスＲ０ａｄ）がＤＲＡＭ６のリードアドレスＲＡＡとして出力される。したがって、ＤＲＡＭ６からのリードデータＲＡＤは正解スタートアドレスＲ０ａｄに書き込まれたＲ０データとなる。また、ＨＦＡは２値論理の１であるので、音声伸長部へ送られるデータＡＴＤＴは、リードデータＲＡＤであるＲ０データとなり、ＤＲＡＭアドレスカウンタ２１の出力であるＣＡＯに対応するＲ１データではなくて、Ｒ０データ（直前正解ハーフサウンドグループデータ）となる。
【００６５】
それから、ＳＧＲＱＴが再び２値論理の０から１へ立ち上がるのに同期して、ＤＲＡＭアドレスカウンタ２１からＬ２データに対応するアドレス（以下、Ｌ２ａｄと称す。）がＣＡＯとしてＬチャンネルアドレス保持レジスタ２２及びＲチャンネルアドレス保持レジスタ２３へそれぞれ出力される。
【００６６】
図５中のＨＦＡにおけるＣ点において、Ｌ２データに係るＨＳＧフラグ領域に対応するアドレスがＤＲＡＭ６に対するリードアドレスＲＡＡとして設定された後、ＤＲＡＭ６に対してアクセスが行われる。ＤＲＡＭ６からＬ２データのＨＳＧフラグがリードデータＲＡＤとして読み出され、ＨＳＧフラグレジスタ２４に入力される。このとき、ＨＳＧフラグレジスタ２４からはＨＦＧが出力されるが、２値論理で０（即ち、正解の場合に対応）である（図５のＨＦＧ参照）ので、正解ラッチパルス生成回路２９からは正解ラッチパルスＬＣＫが生成されてＬチャンネルアドレス保持レジスタ２２のクロック端子へ出力される。
【００６７】
これにより、入力されているＬ２ａｄがＬチャンネルアドレス保持レジスタ２２からＬＡＯとして出力される。選択回路２５は、ＳＧＲＱＴが２値論理で１であるので、Ｌ２ａｄ（ＬＡＯ）を選択回路２６へ出力する。選択回路２６は、ＨＦＧが２値論理の０であるので、ＤＲＡＭアドレスカウンタ２１の出力ＣＡＯ（Ｌ２ａｄ）を選択回路２７へ出力する。選択回路２７は、ＨＦＡが２値論理の１であるので、選択回路２６の出力であるＣＡＯ（Ｌ２ａｄ）がＤＲＡＭ６のリードアドレスＲＡＡとして出力される。したがって、ＤＲＡＭ６からのリードデータＲＡＤはＬ２データとなる。また、ＨＦＡは２値論理の１であるので、音声伸長部へ送られるデータＡＴＤＴは、リードデータＲＡＤであるＬ２データとなる。
【００６８】
そして、ＳＧＲＱＴが再び２値論理の１から０に立ち下がるのに同期して、ＤＲＡＭアドレスカウンタ２１からＲ２データに対応するアドレス（以下、Ｒ２ａｄと称す。）がＣＡＯとしてＬチャンネルアドレス保持レジスタ２２及びＲチャンネルアドレス保持レジスタ２３へそれぞれ出力される。
【００６９】
図５中のＨＦＡにおけるＤ点において、Ｒ２データに係るＨＳＧフラグ領域に対応するアドレスがＤＲＡＭ６に対するリードアドレスＲＡＡとして設定された後、ＤＲＡＭ６に対してアクセスが行われる。ＤＲＡＭ６からＲ２データのＨＳＧフラグがリードデータＲＡＤとして読み出され、ＨＳＧフラグレジスタ２４に入力される。このとき、ＨＳＧフラグレジスタ２４からはＨＦＧが出力されるが、２値論理で０（即ち、正解の場合に対応）である（図５のＨＦＧ参照）ので、正解ラッチパルス生成回路２９からは正解ラッチパルスＲＣＫが生成されてＲチャンネルアドレス保持レジスタ２３のクロック端子へ出力される。
【００７０】
これにより、入力されているＲ２ａｄがＲチャンネルアドレス保持レジスタ２３からＲＡＯとして出力される。選択回路２５は、ＳＧＲＱＴが２値論理で０であるので、Ｒ２ａｄ（ＲＡＯ）を選択回路２６へ出力する。選択回路２６は、ＨＦＧが２値論理の０であるので、ＤＲＡＭアドレスカウンタ２１の出力ＣＡＯ（Ｒ２ａｄ）を選択回路２７へ出力する。選択回路２７は、ＨＦＡが２値論理の１であるので、選択回路２６の出力であるＣＡＯ（Ｒ２ａｄ）がＤＲＡＭ６のリードアドレスＲＡＡとして出力される。したがって、ＤＲＡＭ６からのリードデータＲＡＤはＲ２データとなる。また、ＨＦＡは２値論理の１であるので、音声伸長部へ送られるデータＡＴＤＴは、リードデータＲＡＤであるＲ２データとなる。
【００７１】
次に、ＳＧＲＱＴが２値論理の０から１に立ち下がるのに同期して、ＤＲＡＭアドレスカウンタ２１からＬ３データに対応するアドレス（以下、Ｌ３ａｄと称す。）がＣＡＯとしてＬチャンネルアドレス保持レジスタ２２及びＲチャンネルアドレス保持レジスタ２３へそれぞれ出力される。
【００７２】
図５中のＨＦＡにおけるＥ点において、ＤＲＡＭ６に対するリードアドレスＲＡＡとしてＬ３データに係るＨＳＧフラグ領域に対応するアドレスがＤＲＡＭ６に対するリードアドレスＲＡＡとして設定された後、ＤＲＡＭ６に対してアクセスが行われる。ＤＲＡＭ６からＬ３データのＨＳＧフラグがリードデータＲＡＤとして読み出され、ＨＳＧフラグレジスタ２４に入力される。このとき、ＨＳＧフラグレジスタ２４からはＨＦＧが出力されるが、２値論理で１（即ち、不正解の場合に対応）である（図５のＨＦＧ参照）ので、正解ラッチパルス生成回路２９からは正解ラッチパルスＬＣＫが生成されない。
【００７３】
したがって、Ｌチャンネルアドレス保持レジスタ２３からはＬ２ａｄがアドレスＬＡＯとして出力される。選択回路２５は、ＳＧＲＱＴが２値論理で１であるので、Ｌ２ａｄ（ＬＡＯ）を選択回路２６へ出力する。選択回路２６は、ＨＦＧが２値論理の１であるので、Ｌ２ａｄ（ＬＡＯ）を選択回路２７へ出力する。選択回路２７は、ＨＦＡが２値論理の１であるので、選択回路２６の出力であるＬＡＯ（Ｌ２ａｄ）がＤＲＡＭ６のリードアドレスＲＡＡとして出力される。したがって、ＤＲＡＭ６からのリードデータＲＡＤはＬ２ａｄに書き込まれたＬ２データとなる。また、ＨＦＡは２値論理の１であるので、音声伸長部へ送られるデータＡＴＤＴは、リードデータＲＡＤであるＬ２データとなり、ＤＲＡＭアドレスカウンタ２１の出力であるＣＡＯに対応するＬ３データではなくて、Ｌ２データ（直前正解ハーフサウンドグループデータ）となる。
【００７４】
そして、ＳＧＲＱＴが再び２値論理の１から０に立ち下がるのに同期して、ＤＲＡＭアドレスカウンタ２１からＲ３データに対応するアドレス（以下、Ｒ３ａｄと称す。）がＣＡＯとしてＬチャンネルアドレス保持レジスタ２２及びＲチャンネルアドレス保持レジスタ２３へそれぞれ出力される。
【００７５】
図５中のＨＦＡにおけるＦ点において、Ｒ３データに係るＨＳＧフラグ領域に対応するアドレスがＤＲＡＭ６に対するリードアドレスＲＡＡとして設定された後、ＤＲＡＭ６に対してアクセスが行われる。ＤＲＡＭ６からＲ３データのＨＳＧフラグがリードデータＲＡＤとして読み出され、ＨＳＧフラグレジスタ２４に入力される。このとき、ＨＳＧフラグレジスタ２４からはＨＦＧが出力されるが、２値論理で０（即ち、正解の場合に対応）である（図５のＨＦＧ参照）ので、正解ラッチパルス生成回路２９からは正解ラッチパルスＲＣＫが生成されてＲチャンネルアドレス保持レジスタ２３のクロック端子へ出力される。
【００７６】
これにより、入力されているＲ３ａｄがＲチャンネルアドレス保持レジスタ２３からＲＡＯとして出力される。選択回路２５は、ＳＧＲＱＴが２値論理で０であるので、Ｒ３ａｄ（ＲＡＯ）を選択回路２６へ出力する。選択回路２６は、ＨＦＧが２値論理の０であるので、ＤＲＡＭアドレスカウンタ２１の出力ＣＡＯ（Ｒ３ａｄ）を選択回路２７へ出力する。選択回路２７は、ＨＦＡが２値論理の１であるので、選択回路２６の出力であるＣＡＯ（Ｒ３ａｄ）がＤＲＡＭ６のリードアドレスＲＡＡとして出力される。したがって、ＤＲＡＭ６からのリードデータＲＡＤはＲ３データとなる。また、ＨＦＡは２値論理の１であるので、音声伸長部へ送られるデータＡＴＤＴは、リードデータＲＡＤであるＲ３データとなる。
【００７７】
以上のように、従来は音声伸長部側に、１サウンドグループデータとバイトフラグ（少なくとも３８１６ビット（＝４２４×９））のためのワークＲＡＭ領域が必要であったのと比較すると、信号処理回路側のアドレスレジスタ及びその制御回路を追加すると共に、従来未使用だったＤＲＡＭ６の空き領域を使用することによって、全体として、大幅なコストダウンが可能となる。
【００７８】
以上は、ＨＳＧフラグレジスタ２４からのＨＦＧが、２値論理で１（即ち、不正解の場合に対応）である場合、正解ラッチパルス生成回路２９からは正解ラッチパルスが生成されず、音声伸長部へ送られるデータＡＴＤＴとしては、直前の正解のリードデータＲＡＤが出力される例について説明したが、本発明はこれに限定されるものではない。例えば、図４において、システムマイコン１５により、選択回路２６および選択回路２７を適宜選択することによって、ＤＲＡＭ６のリードアドレスＲＡＡを従来と同じＣＡＯとし、音声伸長部へハーフサウンドグループデータの転送直前ごとに、スタートアドレスを設定する。
【００７９】
即ち、システムマイコン１５によって、図３のＤＲＡＭマップのＨＳＧフラグ領域を読み出し、現在転送しようとしているＨＳＧフラグが不正解の場合、前述したように、直前の正解ハーフサウンドグループデータを音声伸長部へ転送することに加えて、任意のデータ、例えば次に転送すべきハーフサウンドグループデータを転送し、訂正不可能な信号の外部での音声信号の聴感により、エラー処理の仕方を切り換えることが可能である。
【００８０】
この場合、Ｌチャンネルアドレス保持レジスタ２２（又はＲチャンネルアドレス保持レジスタ２３）は、ＤＲＡＭ６から読み出されたハーフサウンドグループデータのうちエラーの無い直前のハーフサウンドグループデータに対応する第１アドレスと、所望のハーフサウンドグループデータ（例えば、上記のように、次に転送すべきハーフサウンドグループデータ）に対応する第２アドレスとを記録するように構成され、音声信号の聴感に基づいて、第１アドレス又は第２アドレスに格納された上記バッファメモリ内のハーフサウンドグループデータを上記ＤＲＡＭ６から読み出してこれを代わりに伸長処理することが可能となる。
【００８１】
これにより、伸長処理すべきハーフサウンドグループデータが該伸長処理の際に修復不可能であると判断された場合、リスナーの聴感に基づいて伸長処理が行われるので、リスナーの再生処理に関与する程度が大きくなり、リスナーの聴感を反映させることが可能となる。
【００８２】
以上のように、上記レジスタ手段は、伸長処理系ではなくて信号処理系に設けられており、上記バッファメモリから読み出されたハーフサウンドグループデータのうち、エラーの無い直前の正解ハーフサウンドグループデータに対応する第１アドレスと、所定のハーフサウンドグループデータに対応する第２アドレスとがレジスタ手段に記録されている。したがって、従来のように、直前の正解ハーフサウンドグループデータそのもの、又は所定のハーフサウンドグループデータそのものを伸長処理系のワークＲＡＭにおいて常に保持することが不要となるので、１サウンドグループデータ分のワークＲＡＭ領域を音声伸長系に設けることが不要となり、装置全体としてコスト低減が可能となる。
【００８３】
加えて、伸長処理すべきハーフサウンドグループデータが該伸長処理の際に修復不可能であると判断された場合、リスナーの聴感に基づいて伸長処理が行われるので、リスナーの再生処理に関与する程度が大きくなり、リスナーの聴感を反映させることが可能となるという効果を併せて奏する。
【００８４】
以上のように、本発明に係るデジタル再生装置は、圧縮データを伸長処理するＭＤ装置などのデジタル再生装置であって、外乱を吸収する耐震メモリに入力するデータが次段の伸長処理で訂正可能か否かを示すハーフサウンドグループフラグ（ＨＳＧフラグ）を作成するフラグ作成手段と、耐震メモリにそのＨＳＧフラグをＣ２訂正後のバイトフラグと同様にデータに対応して保持するフラグ記憶手段と、耐震メモリからデータ、バイトフラグを一定間隔で読み出し、伸長処理部へそれを転送する前に対応するＨＳＧフラグを読み出し、正解であればそのデータアドレスを保持する記憶手段と、そのＨＳＧフラグにより、データアドレスとして現在のアドレス、又は前述のアドレス記憶手段出力を使用するかを切り換える選択手段とを備え、直前の訂正可能なハーフサウンドグループデータとバイトフラグを音声伸長部へ転送することを特徴としている。
【００８５】
上記フラグ作成手段は、耐震メモリへの記憶前に、対応するデータとリアルタイムに上記ＨＳＧフラグの作成を行い、該ＨＳＧフラグは、ハーフサウンドグループデータ内の該当するデータが合致するか否かとバイトフラグの正解か否かとの判定に基づいて作成されることが好ましい。
【００８６】
上記フラグ記憶手段への書き込みと読み出しのアドレッシングは、対応するデータアドレスからデコード手段によって行われることが好ましい。
【００８７】
上記記憶手段は、データそのものではなく、そのアドレスのみをＬチャンネルとＲチャンネルとで独立して保持することが好ましい。
【００８８】
上記選択手段は、別途、システムマイコンで、上記ＨＳＧフラグ領域を読み出し、その値により、任意のデータ領域を音声伸長部へ転送することも行えることが好ましい。
【００８９】
上記の発明によれば、従来のように第１エラー処理は、音声伸長部で行われるのではなくて、耐震メモリ（ＤＲＡＭ６）内に空き領域があることを利用し、信号処理回路側で行われる。すなわち、耐震メモリにデータとバイトフラグを書き込むだけでなく、信号処理回路で、あらかじめ現在のハーフサウンドグループデータが修復可能か否かを表すＨＳＧフラグを検出し、これも耐震メモリに書き込み、読み出し時には、最も時間の近い正解耐震メモリアドレスのみをレジスタに保持し、現在のＨＳＧフラグが、エラーである場合は、レジスタをアクセスし、常にＨＳＧフラグが正解であるデータを次段の音声伸長部へ送り、詳細なエラー処理が行われる。これにより、信号処理回路側のレジスタ等が増加することとなるが、音声伸長部側の正解データ保存用のワークＲＡＭが不要となり、全体として、大幅なコストダウンが実現可能となる。
【００９０】
【発明の効果】
本発明のデジタル再生装置は、以上のように、信号処理系は、ハーフサウンドグループデータが伸長処理の際に修復可能か否かを判断する判断手段と、上記ハーフサウンドグループデータと上記判断手段の判断結果とを格納し、耐震メモリとして機能するバッファメモリと、上記バッファメモリから読み出されたハーフサウンドグループデータのうち、エラーの無い直前のハーフサウンドグループデータに対応するアドレスのみを記録するレジスタ手段とを備え、上記判断結果を上記バッファメモリから読み出し、伸長処理すべきハーフサウンドグループデータが該伸長処理の際に修復不可能であることを該判断結果が示す場合、上記レジスタ手段に記録されたアドレスに格納されたハーフサウンドグループデータを上記バッファメモリから読み出し、これを代わりに上記伸長処理系へ転送するものである。
【００９１】
それゆえ、エラーの無い直前のハーフサウンドグループデータそのものが記録されるのではなくて、該ハーフサウンドグループデータに対応するアドレスのみがレジスタ手段に記録されることになる。したがって、各ハーフサウンドグループデータを信号処理系から伸長処理系へ転送する際、上記判断結果が上記バッファメモリから読み出される。伸長処理すべきハーフサウンドグループデータが該伸長処理の際に修復不可能であることを読み出された判断結果が示す場合、バッファメモリに対して上記レジスタ手段に記録されたアドレスがアクセスされ、該アドレスに格納されたハーフサウンドグループデータが上記バッファメモリから読み出され、これが代わりに伸長処理系へ転送されることになる。この結果、伸長処理系へは、常に、エラーのないハーフサウンドグループデータを転送することができる。
【００９２】
以上のように、上記レジスタ手段は、伸長処理系ではなくて信号処理系に設けられており、上記バッファメモリから読み出されたハーフサウンドグループデータのうち、エラーの無い直前の正解ハーフサウンドグループデータに対応するアドレスのみがレジスタ手段に記録されている。したがって、従来のように、直前の正解ハーフサウンドグループデータそのものを伸長処理系のワークＲＡＭにおいて常に保持することが不要となるので、１サウンドグループデータ分のワークＲＡＭ領域を音声伸長系に設けることが不要となり、装置全体として大幅なコスト低減が可能となるという効果を奏する。
【００９３】
本発明のデジタル再生装置は、以上のように、上記本発明に係るデジタル再生装置において、判断手段は、上記ハーフサウンドグループデータ内において対応するデータ同士が合致しているか否かとバイトフラグのエラーの有無とに基づいて１ビットのフラグを作成し、該フラグに基づいて上記ハーフサウンドグループデータが伸長処理の際に修復可能か否かを判断するものである。
【００９４】
それゆえ、上記の効果に加えて、多数のビットからなるハーフサウンドグループデータが伸長処理の際に修復可能か否かは、たった１ビットのフラグに基づいて判断できるので、判断の簡素化が図れる。しかも、該判断基準が１ビットのフラグゆえ、これを格納する際、バッファメモリに容量的に負担を強いることもないという効果を併せて奏する。
【００９５】
本発明のデジタル再生装置は、以上のように、信号処理系は、ハーフサウンドグループデータが伸長処理の際に修復可能か否かを判断する判断手段と、上記ハーフサウンドグループデータと上記判断手段の判断結果とを格納し、耐震メモリとして機能するバッファメモリと、上記バッファメモリから読み出されたハーフサウンドグループデータのうちエラーの無い直前のハーフサウンドグループデータに対応する第１アドレスと、エラーの無い直前のハーフサウンドグループデータ以外の所定の位置にあるハーフサウンドグループデータに対応する第２アドレスとを記録するレジスタ手段とを備え、上記判断結果を上記バッファメモリから読み出し、該判断結果が伸長処理すべきハーフサウンドグループデータが該伸長処理の際に修復不可能であることを示す場合、上記レジスタ手段に記録された第１アドレス又は第２アドレスに格納されたハーフサウンドグループデータを上記バッファメモリから読み出し、これを代わりに上記伸長処理系へ転送するものである。
【００９６】
それゆえ、エラーの無い直前のハーフサウンドグループデータそのもの、及び所定のハーフサウンドグループデータそのものがそれぞれ記録されるのではなくて、それぞれの対応するアドレスのみがレジスタ手段に記録される。
【００９７】
したがって、伸長処理すべきハーフサウンドグループデータが該伸長処理の際に修復不可能であることを読み出された判断結果が示す場合、バッファメモリに対して上記レジスタ手段に記録された第１又は第２アドレスがアクセスされ、該アドレスに格納されたハーフサウンドグループデータが上記バッファメモリから読み出され、これが代わりに伸長処理系へ転送されることになる。この結果、伸長処理系へは、常に、エラーのないハーフサウンドグループデータか、又は所定のハーフサウンドグループデータを転送することができる。
【００９８】
以上のように、上記レジスタ手段は、伸長処理系ではなくて信号処理系に設けられており、上記バッファメモリから読み出されたハーフサウンドグループデータのうち、エラーの無い直前の正解ハーフサウンドグループデータに対応する第１アドレスと、所定のハーフサウンドグループデータに対応する第２アドレスとがレジスタ手段に記録されている。したがって、従来のように、直前の正解ハーフサウンドグループデータそのもの、又は所定のハーフサウンドグループデータそのものを伸長処理系のワークＲＡＭにおいて常に保持することが不要となるので、１サウンドグループデータ分のワークＲＡＭ領域を音声伸長系に設けることが不要となり、装置全体として大幅なコスト低減が可能となる。
【００９９】
加えて、伸長処理すべきハーフサウンドグループデータが該伸長処理の際に修復不可能であると判断された場合、リスナーの聴感に基づいて伸長処理が行われるので、リスナーの再生処理に関与する程度が大きくなり、リスナーの聴感を反映させることができるという効果を併せて奏する。
【図面の簡単な説明】
【図１】本発明のデジタル再生装置の一例であるＭＤ装置の構成例を示すブロック図である。
【図２】図１のエラー判定回路に入力されるサウンドグループデータのフォーマット例を示す説明図である。
【図３】図１のＤＲＡＭのマップを示す説明図である。
【図４】上記ＤＲＡＭからハーフサウンドグループデータを読み出し、音声伸長回路内の音声伸長部へ送る構成例を示すブロック図である。
【図５】図４に対応する図５のタイミングチャートである。
【符号の説明】
４    信号処理回路
５    エラー判定回路
７    エラー処理回路
８    音声伸長回路
１５    システムマイコン
２１    ＤＲＡＭアドレスカウンタ
２２    Ｌチャンネルアドレス保持レジスタ
２３    Ｒチャンネルアドレス保持レジスタ
２４    ＨＳＧフラグレジスタ
２５    選択回路
２６    選択回路
２７    選択回路
２９    正解ラッチパルス生成回路
【図１】
0003628532.tif 000002
【図２】
0003628532.tif 000003
【図３】
0003628532.tif 000004
【図４】
0003628532.tif 000005
【図５】
0003628532.tif 000006