(57)【特許請求の範囲】
【請求項１】
異なる電源電圧で動作する回路が混在する論理回路の設計を支援する論理設計支援装置であって、
ユーザの操作に基づいて該論理回路の設計情報を入力し、該論理回路の構成を階層的に記述した接続情報を示す回路データを作成する手段と、
前記回路データに基づき前記論理回路の構成を階層的に表現する階層ツリーを表示する表示手段と、
表示手段に表示された前記階層ツリーに対するユーザの操作に基づき、前記論理回路を構成する各素子に対して電源電圧を設定する電源電圧設定手段と、
を備えることを特徴とする論理設計支援装置。
【請求項２】
請求項１に記載の論理設計支援装置において、
前記電源電圧設定手段による前記各素子への電源電圧の設定を示す情報を電源電圧データとして前記回路データと分離して記憶する電源電圧記憶手段と、
前記論理回路を構成する各素子の種類に対応するセルの遅延情報を有する遅延情報ライブラリを、前記論理回路で使用される各電源電圧に対応して複数個格納している第１記憶手段と、
前記論理回路を構成する各素子の種類に対応するセルの論理動作を示す論理情報を有する論理動作ライブラリを格納している第２記憶手段と、
前記論理回路を構成する各素子の遅延情報を、前記回路データおよび前記電源電圧データに基づき、該各素子の電源電圧に対応する前記遅延情報ライブラリから抽出する遅延抽出手段と、
遅延抽出手段によって抽出された前記各素子の遅延情報と、前記論理動作ライブラリから得られる前記各素子の論理動作を示す論理情報とを用いて、前記回路データに基づき論理シミュレーションを行うシミュレーション手段と、
を更に備えることを特徴とする論理設計支援装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路やプリント基板に実装される回路等の論理設計において使用される論理設計支援装置に関するものであり、更に詳しくは、異なる電源電圧で動作する回路が混在する論理回路の設計に使用される論理設計支援装置に関する。
【０００２】
【従来の技術】
従来、大規模集積回路（ＬＳＩ）の電源は、通常、５Ｖの単一電源であったが、ＬＳＩを搭載したシステムの小型化および低消費電力化に伴い、また、半導体製造技術の進展による加工寸法の微細化に伴い、ＬＳＩの電源電圧は５Ｖから３．０Ｖへというように低下している。この結果、一つのシステムにおいて異なる電源電圧で動作するＬＳＩが混在するようになっており、一つのＬＳＩ内においても、内部は５Ｖで動作させ、他のＬＳＩとのインタフェイス部分は３Ｖで動作させるというように、複数の電源電圧を使用する場合がある。また、システムの高機能化に伴い、一つのＬＳＩ内において、或る部分は消費電力の低減化のために３Ｖで動作させ、他の部分は動作速度を上げるために５Ｖで動作させる場合もある。
【０００３】
しかし、従来のＣＡＤシステム（計算機援用設計システム）では、単一電源（通常は５Ｖ）で設計対象の回路が動作することを前提としている。このため、複数の電源電圧が混在する回路の設計に対しては、従来のＣＡＤシステムをそのまま使用することはできなかった。
【０００４】
この問題を解決するものとして、特開平６−２６０５５７号公報において、回路図からネットリストへ変換する際に、電源電圧に応じてセル名または信号名を変更することにより、複数の電源電圧が混在する回路の設計に対応できるようにした半導体設計支援装置が開示されている。この場合、セル名または信号名の変更は、回路図作成時にユーザに意識して生成してもらうようにしてもよいし、ＣＡＤシステム内で各電源によって駆動される部分を各電源毎に認識して自動変換してもよいとされている。
【０００５】
【発明が解決しようとする課題】
しかし、上記公報に開示された半導体設計支援装置では、階層を有する回路図では下位の階層での電源電圧設定が見えず、同一階層であっても回路の規模が大きくなると電源電圧の設定が見づらくなるという問題がある。また、電源電圧の変更においても誤りが生じやすい。さらに、回路図中の素子のセル名とネットリスト中の素子のセル名とが一致しないことにより混乱が生じるおそれもある。一方、ＣＡＤシステム内でのセル名や信号名の自動変換については、上記公報には具体的な実現方法が何等述べられていない。
【０００６】
また、上記公報に開示された半導体設計支援装置では、設計された回路に対する論理シミュレーションの際に参照されるライブラリとして、各セルに対し論理動作と遅延情報とが記述されたものが電源電圧毎に必要となる。このため、同一の論理動作のセルであっても、電源電圧が異なると論理動作が別個のライブラリに記述されることとなり、論理動作の情報が重複して存在することになる。
【０００７】
本発明は上記問題を解決するためになされたものであり、その目的は、複数の電源電圧が混在した回路の論理設計において、設計された回路が階層構造を有している場合であっても、電源電圧の設定や変更を容易にかつ誤りなく行うことができ、かつ、電源電圧が異なっても同一のセルには同一の名称を使用することができ、また、論理動作の情報を重複して持つことなく論理シミュレーションを行うことができる論理設計支援装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決するために成された、本発明に係る論理設計支援装置は、異なる電源電圧で動作する回路が混在する論理回路の設計を支援する論理設計支援装置であって、
ユーザの操作に基づいて該論理回路の設計情報を入力し、該論理回路の構成を階層的に記述した接続情報を示す回路データを作成する手段と、
前記回路データに基づき前記論理回路の構成を階層的に表現する階層ツリーを表示する表示手段と、
表示手段に表示された前記階層ツリーに対するユーザの操作に基づき、前記論理回路を構成する各素子に対して電源電圧を設定する電源電圧設定手段と、
を備えることを特徴とする。
【００１０】
上記論理設計支援装置において、前記電源電圧設定手段による前記各素子への電源電圧の設定を示す情報を電源電圧データとして前記回路データと分離して記憶する電源電圧記憶手段と、
前記論理回路を構成する各素子の種類に対応するセルの遅延情報を有する遅延情報ライブラリを、前記論理回路で使用される各電源電圧に対応して複数個格納している第１記憶手段と、
前記論理回路を構成する各素子の種類に対応するセルの論理動作を示す論理情報を有する論理動作ライブラリを格納している第２記憶手段と、
前記論理回路を構成する各素子の遅延情報を、前記回路データおよび前記電源電圧データに基づき、該各素子の電源電圧に対応する前記遅延情報ライブラリから抽出する遅延抽出手段と、
遅延抽出手段によって抽出された前記各素子の遅延情報と、前記論理動作ライブラリから得られる前記各素子の論理動作を示す論理情報とを用いて、前記回路データに基づき論理シミュレーションを行うシミュレーション手段と、
を更に備えたことを特徴とする。
【００１２】
【発明の効果】
本発明に係る論理設計支援装置によれば、設計対象の論理回路の構成が階層ツリーとして表示され、ユーザはこの階層ツリーを見ながら操作を行うことにより、設計対象の論理回路を構成する各素子に電源電圧を設定することができる。したがって、複数の電源電圧が混在した回路の論理設計において、設計された回路が階層構造を有している場合であっても、回路の上位階層から最下位の階層までの構成全体を容易に把握でき、電源電圧の設定および設定変更を容易にかつ誤りなく行うことができる。これにより、電源電圧設定の作業効率が向上する。また、階層ツリーを利用して、上位階層への電源電圧設定の操作のみでその下階層へも同じ電源電圧を設定するようにすることにより、電源電圧設定の作業効率を向上させることも可能である。
【００１３】
また、上記論理設計支援装置と同様に、設計対象の論理回路の構成が階層ツリーとして表示されるため、電源電圧の設定および設定変更を容易にかつ誤りなく行うことができる。また、この電源電圧の設定を示す電源電圧データが回路データと分離されているため、電源電圧の設定によって回路の接続情報は影響を受けず、電源電圧が異なっても同一のセルには同一の名称を使用することができる。さらに、上記第１の論理設計支援装置と同様に、設計対象の論理回路において複数の電源電圧が混在する場合であっても、論理動作の情報を重複して持つことなく論理シミュレーションを行うことができるため、ライブラリの記述量が低減される。
【００１４】
【発明の実施の形態】
＜実施形態の全体構成＞
図２は、本発明の一実施形態である論理設計支援装置のハードウェア構成を示す。本論理設計支援装置のハードウェアは、ＣＰＵ５２と、それに接続される、メモリ５８、ハードディスク装置５４、キーボードやマウス等の入力装置５６およびＣＲＴディスプレイ等の表示装置５０とから構成される。そして、メモリ５８に格納される所定のプログラムに基づいてＣＰＵ５２が動作することにより、異なる電源電圧で動作する回路が混在する論理回路の設計を支援するために種々の機能を発揮する。
【００１５】
図１は、本論理設計支援装置の構成を概念的に示す機能ブロック図である。この図に示すように、本論理設計支援装置は、概念的には、回路図入力部１０、電源ライブラリ指定部１２、階層ツリー表示部１６、電源電圧設定部１８、階層展開部２２、遅延抽出部３０、および論理シミュレータ部３６から構成される。また、本論理設計支援装置は、ＬＳＩの論理設計を対象としており、ＬＳＩの製造に使用するプロセス技術に対応するライブラリを複数有している。ここでいうライブラリとは、論理回路の構成要素（例えば、２入力ＡＮＤゲートやＤフリップフロップ等）として設計に使用できるセルに関するデータを集めたものであって、プロセス技術毎に遅延情報ライブラリと論理動作ライブラリとが用意されている。これらのライブラリのデータはハードディスク装置５４に格納されている。ここで遅延情報ライブラリとは、各セルの遅延情報を設計対象の論理回路で使用される電源電圧毎に集めたものである。一方、論理動作ライブラリとは、各セルの論理動作を表す情報を集めたものであり、論理動作は電源電圧には依存しないため、各電源電圧に共通のライブラリとして用意されている。
【００１６】
＜実施形態の全体的な動作＞
図４は、上記構成の論理設計支援装置の全体的な動作を示すフローチャートである。このフローチャートに示すように、本論理設計支援装置では、まずステップＳ１０において、ユーザである設計者が、設計しようとする論理回路において使用されるライブラリ名と電源電圧をキーボードやマウスを操作して指定する。電源ライブラリ指定部１２は、この操作によって入力されるライブラリ名と電源電圧に基づいて電源電圧ライブラリを設定する。図３は、電源ライブラリ指定部１２における指定のための表示の一例を示す。この例では、設計対象のＬＳＩの製造に使用するプロセス技術に対応するライブラリとしてＬＩＢ１が指定されるとともに、そのＬＳＩで使用される主電源の電圧として５Ｖが、副電源の電圧として３Ｖがそれぞれ指定されている。以下、この指定を前提として説明を進める。ＬＩＢ１というライブラリ指定に基づき、これに対応する遅延情報ライブラリおよび論理動作ライブラリが以降において使用される。使用される遅延情報ライブラリは、電源電圧の上記指定に基づき、電源電圧が５Ｖのときの遅延情報ライブラリ２６と３Ｖのときの遅延情報ライブラリ２８である（図１参照）。一方、使用される論理動作ライブラリは、各電源電圧に共通の論理動作ライブラリ３４である（図１参照）。
【００１７】
電源電圧ライブラリの設定後は、ステップＳ１２おいて、回路図入力部１０が、設計者によって操作されるキーボードやマウスから設計情報を入力して、回路図データ１４を作成してハードディスク装置５４に格納する。この回路図データは、ステップ１０で指定されたライブラリＬＩＢ１に登録されているセルを用いて論理回路の構成を記述したものであって、通常は、階層的に構成が記述されている。
【００１８】
回路図データが作成されると、ステップＳ１４において、階層ツリー表示部１６が、その回路図データが表す回路の構成を階層ツリーとして表示する。図５は、この階層ツリーの表示例を示す。この例では、設計された回路は下階層１、５、６等から構成され、下階層１は下階層１−１、１−２、１−３から構成されている。また、下階層６は下階層６−１などから構成され、下階層６−１は更に下階層６−１−１、６−１−２から構成されている。このような階層ツリーにおける各節点（各階層を示す矩形に相当する部分）は、設計対象の回路を構成する各ブロックに対応しており、最下位の階層に対応するブロックは「素子」と呼ばれる。
【００１９】
次のステップＳ１６において、設計者であるユーザは、このような階層ツリーの表示を見て、マウス等により、単一または複数の階層に対して電源電圧を設定するための操作を行う。この操作に基づいて電源電圧設定部１８は、前記回路図データによって表現される設計結果としての論理回路（以下「設計回路」という）の各構成要素がどの電源電圧で動作するかという情報、すなわち各ブロックの電源電圧データ２０を作成する。このステップＳ１６における電源電圧設定の処理の詳細については後述する。
【００２０】
この後ステップＳ１８において、階層展開部２２が設計回路の階層を展開し、論理シミュレーションにおける基本単位である素子のみの接続によって構成される回路のデータ（以下「階層展開データ」という）２４を作成する。階層展開後の各素子は、ライブラリＬＩＢ１に登録されたいずれかのセルに対応しており、各素子の論理動作を示す情報は論理動作ライブラリ３４から得ることができる。また、各素子の遅延情報は遅延情報ライブラリ２６または２８から得ることができる。そこで、次のステップＳ２０において、遅延抽出部３０が、各ブロックの電源電圧データ２０と電源電圧毎の遅延情報ライブラリ２６、２８とを用いて、階層展開後の各素子の遅延情報を抽出し、これを階層展開後の遅延データ３２としてメモリ５８に記憶する。この遅延情報の抽出の詳細については後述する。
【００２１】
次のステップＳ２２では、論理シミュレータ部３６が、このようにして得られた階層展開後の遅延データ３２と接続情報を示す階層展開データ２４と論理動作ライブラリ３４とを用いて、設計回路の論理シミュレーションを行う。これにより、設計回路が検証される。
【００２２】
＜電源電圧の設定＞
図４に示したフローチャートのステップＳ１６における電源電圧の設定処理の詳細について説明する。図６は、この電源電圧の設定処理の手順を示すフローチャートである。電源電圧設定の際には、まずステップＳ１００において、電源電圧ライブラリ指定部１２によって入力された電源電圧ライブラリ情報を読み込み（図３、および図４のステップＳ１０参照）、次のステップＳ１０２において、電源電圧ライブラリ情報から設定可能な電源電圧を抽出する。既述のように本実施形態では、設計対象であるＬＳＩ（設計回路）の主電源として５Ｖが、副電源として３Ｖが指定されているため、設定可能な電源電圧は５Ｖと３Ｖである。
【００２３】
設定可能な電源電圧が抽出された後は、ステップＳ１０４において、ユーザが前述の階層ツリーの表示（図５参照）を見ながらマウスを操作して、電源電圧を設定すべき階層を選択する。
【００２４】
図７は、上記ステップＳ１０４における階層選択の手順を示すフローチャートである。階層選択の際には、まずステップＳ２００において、電源電圧設定部１８が、この階層選択の処理を終了させるためのコマンド（以下「選択終了コマンド」という）が入力されているか否かを判定する。階層選択の処理を終了したい場合はユーザが選択終了コマンドを入力し、電源電圧設定部１８がこれに応じて階層選択の処理を終了させる。選択終了コマンドが入力されていない場合はステップＳ２０２へ進み、ユーザが複数の階層を選択するか否かを決定する。
【００２５】
ステップＳ２０２において複数の階層を選択すると決定した場合は、ユーザはマウス操作によるラバーバンドで矩形領域を指定する。すなわち、まず、ユーザはマウスの左ボタンを押し、その押した位置の座標（ｘ１，ｙ１）を電源電圧設定部１８が取得する（ステップＳ２０４、Ｓ２０６）。次に、ユーザはマウスの左ボタンを押したままマウスカーソルを移動させて所定の位置で左ボタンを離し、その離した位置の座標（ｘ２，ｙ２）を電源電圧設定部１８が取得する（ステップＳ２０８〜Ｓ２１２）。電源電圧設定部１８は、このようにして取得した位置情報に基づき、４点（ｘ１，ｙ１），（ｘ２，ｙ１），（ｘ１，ｙ２），（ｘ２，ｙ２）で囲まれる階層を選択する。例えば、上記マウス操作によるラバーバンドで、図８において斜線が付された矩形領域を指定すると、この矩形領域内の下階層５および６が選択される。
【００２６】
上記のようにして複数の階層が選択されると、ステップＳ２２６へ進み、電源電圧設定部１８が選択された階層を記憶する。その後、ステップＳ２００へ戻る。
【００２７】
一方、ステップＳ２０２において複数の階層を選択しないと決定した場合は、ユーザはマウスのクリック操作で一つの階層を指定する。すなわち、ユーザが階層表示の矩形領域内にマウスカーソルを移動させ（図８参照）、マウスの左ボタンをクリックする（ステップＳ２１６、Ｓ２１８）。このクリック操作の後、ステップＳ２２０において、電源電圧設定部１８が、指定された階層が既に選択されているか否かを判定し、指定された階層が未選択のものであればその階層を選択し（ステップＳ２２２）、既に選択されたものであればその選択を解除する（ステップＳ２２４）。その後、ステップＳ２２６において選択されている階層を記憶した後、ステップＳ２００へ戻る。
【００２８】
以後、選択終了コマンドが入力されない限り、ステップＳ２００→Ｓ２０２→……→Ｓ２２６→Ｓ２００というループを繰り返し実行する。
【００２９】
ステップＳ２００において選択終了コマンドが入力されていると判定された場合は、階層選択の処理（図７のフローチャートの処理）が終了する。ここで、階層選択の処理がサブルーチンとして呼び出されてからこの終了時点までの間にステップＳ２２６で記憶された階層が、選択状態の階層となる。なお、以上において説明した階層選択の処理はマウスによる操作を前提としているが、マウスの代わりに他のポインティングデバイスを使用してもよい。
【００３０】
上記の階層選択の処理が終了すると、図６のフローチャートに戻りステップＳ１０６において、電源電圧設定部１８が、選定可能な電源電圧を例えば図９に示すようにメニューとして表示し、次のステップＳ１０８においてユーザがそのメニューの中から電源電圧を選択する。
【００３１】
その後ステップＳ１１０において、電源電圧設定部１８が、現時点における選択状態の階層（以下「選択階層」という）および選択階層の下階層へ、ステップＳ１０８で選択された電源電圧を割り当てる。
【００３２】
このようにして選択階層およびその下階層に電源電圧を割り当てた後は、ステップＳ１１２において、電源電圧設定部１８が、この電源電圧設定の処理を終了させるためのコマンド（以下「設定終了コマンド」という）がユーザによって入力されているか否かを判定する。その結果、設定終了コマンドが入力されていなければ、ステップＳ１０４へ戻る。以後、設定終了コマンドが入力されない限り、階層選択のサブルーチン（図７）の実行によって得られる新たな選択階層およびその下階層に対して電源電圧を割り当てるという処理が繰り返される。一方、ステップＳ１１２において設定終了コマンドが入力されていると判定された場合は、電源電圧設定の処理（図６のフローチャートの処理）を終了する。
【００３３】
上記のような電源電圧設定の処理により、例えば図１０に示すように各階層に電源電圧が設定され、各階層への電源電圧設定を示すデータが各ブロックの電源電圧データ２０として記憶される。なお、前述のように各ブロックは、階層ツリーにおける各節点（各階層）に対応し、最下位の階層に対応するブロックが素子である。このような電源電圧設定の結果は、この図１０に示すような表示によりユーザに知らされる。図１０では、各階層を示す矩形の下に電源電圧の値を表示しているが、これに代えて、電源電圧の違いを色で識別できるように表示してもよい。なお、この例では、図８に示したようにラバーバンドによる領域指定によって下階層５および６を選択して、これらに対し電源電圧として５Ｖを設定することにより、下階層５および６に加えて、下階層６に含まれる下階層６−１と下階層６−１に含まれる下階層６−１−１および６−１−２との全てに５Ｖが割り当てられている。
【００３４】
＜遅延情報の抽出＞
次に、図４に示したフローチャートのステップＳ２０における遅延情報の抽出処理の詳細について、図１１（ａ）に示す回路ＴＯＰを例にとって説明する。この回路ＴＯＰは、ブロックＸ１とブロックＸ２とから構成されており、これらのブロックＸ１、Ｘ２は、共に、ステップＳ１０で指定されたライブラリに登録されているセルＩＮＶ０１を２個用いて定義されたものである。すなわち、図１１（ｂ）に示すように、セルＩＮＶ０１を素子Ｙ１および素子Ｙ２として２個用い、これらを直列に接続した回路をＢＯＸという名称のマクロゲート（或るまとまった機能を有するセルの集合体）として定義しておき、マクロゲートＢＯＸをブロックＸ１およびブロックＸ２として２個用いて回路ＴＯＰを構成している。いま、このような回路ＴＯＰに対する電源電圧の設定（図４のステップＳ１６）により、電源電圧データ２０として図１３に示すようなデータが得られているとする。この電源電圧データ２０は、ブロックＸ１の電源電圧が５Ｖ、ブロックＸ２の電源電圧が３Ｖであることを示している。
【００３５】
上記回路ＴＯＰを階層展開すると（図４のステップＳ１８）、図１２に示すような階層の無い回路を表す階層展開データ２４が得られる。ここで、ブロックＸ１における素子Ｙ１、Ｙ２は、図１２に示す素子Ｚ１、Ｚ２にそれぞれ対応し、ブロックＸ２における素子Ｙ１、Ｙ２は、図１２に示す素子Ｚ３、Ｚ４にそれぞれ対応する。
【００３６】
図１４（ａ）は、５Ｖの電源電圧に対する遅延情報ライブラリ２６における遅延情報のうち、上記回路ＴＯＰを構成する素子として用いられるセルＩＮＶ０１に関する情報を示している。また図１４（ｂ）は、３Ｖの電源電圧に対する遅延情報ライブラリ２８における遅延情報のうち、上記回路ＴＯＰを構成する素子として用いられるセルＩＮＶ０１に関する情報を示している。これらより、セルＩＮＶ０１の遅延値、すなわちセルＩＮＶ０１の入力端子Ｉ１から出力端子Ｏ１までの伝搬遅延時間は、電源電圧が５Ｖの場合、立下り遅延については０．０５ｎｓ、立上り遅延については０．１０ｎｓであり、電源電圧が３Ｖの場合、立下り遅延については０．０７ｎｓ、立上り遅延については０．１３ｎｓであることがわかる。
【００３７】
図４に示したフローチャートのステップＳ２０では、遅延抽出部３０が、上述の電源電圧データ（図１３）および遅延情報ライブラリ２６、２８の情報（図１４）を用いて、階層展開データ２４によって表現される階層展開後の回路ＴＯＰにおける各素子Ｚ１〜Ｚ４の遅延情報を抽出する。例えば、展開後の素子Ｚ１は、前述のようにブロックＸ１内の素子Ｙ１であるので、図１３に示した電源情報より、その電源電圧は５Ｖである。したがって、図１４（ａ）に示した遅延情報ライブラリ２６の情報より、展開後の素子Ｚ１の遅延値は、立下り遅延については０．０５ｎｓ、立上り遅延については０．１０ｎｓである。また、展開後の素子Ｚ３は、ブロックＸ２内の素子Ｙ１であるので、図１３に示した電源情報より、その電源電圧は３Ｖである。したがって、図１４（ｂ）に示した遅延情報ライブラリ２８の情報より、展開後の素子Ｚ３の遅延値は、立下り遅延については０．０７ｎｓ、立上り遅延については０．１３ｎｓである。このようにして図１５に示すような階層展開後の遅延データが得られる。遅延抽出部３０は、図１５に示すような遅延データを展開後の各素子Ｚ１〜Ｚ４について抽出し、メモリに記憶する。この展開後の遅延データは、図４のステップＳ２２において、設計回路の論理シミュレーションに使用される。
【００３８】
＜効果＞
以上の説明からわかるように本実施形態によれば、ユーザは、階層ツリーの表示によって回路の構成を把握しつつ電源電圧を設定し、また、各階層への電源電圧の設定状況を階層ツリー表示で把握しつつ電源電圧の設定を変更することができる（図７〜図８参照）。このため、複数の電源電圧が混在した回路の論理設計により得られる設計結果としての回路が階層構造を有している場合であっても、回路の構成全体が容易に把握できるため、電源電圧の設定および設定変更を容易にかつ誤りなく行うことができる。また、電源電圧設定を示すデータは各ブロックの電源電圧データ２０として、設計回路の接続情報を示す回路図データ１４等とは分離されているため（図１参照）、電源電圧の設定によって接続情報を示すデータが変更されることはない。したがって、回路図中の素子のセル名と、論理シミュレーションなどに用いられる接続情報を示すデータ（階層展開データ２４等）中の素子のセル名との不一致によって混乱が生じるということもない。さらに、上位階層に対して電源電圧を設定すると、その下階層に対しても同じ電源電圧が自動的に設定され、また、ラバーバンドによる領域指定により複数の階層に対して同時に電源電圧を設定することができる（図８、図１０参照）。これにより、電源電圧設定の作業効率が向上する。
【００３９】
また本実施形態では、論理シミュレーションの際に参照されるライブラリは、各セルの遅延情報を記述した遅延情報ライブラリ２６、２８と各セルの論理動作を記述した論理動作ライブラリ３４とに分離されており、遅延情報ライブラリ２６、２８は電源電圧毎に用意されているが、論理動作ライブラリ３４は各電源電圧に共通のライブラリとして一つだけ用意されている（図１参照）。この結果、従来とは異なり、設計回路において複数の電源電圧が混在する場合であっても論理動作の情報を重複して持つことがないため、ライブラリの記述量が低減される。
【００４０】
＜その他＞
上記実施形態では、電源電圧を５Ｖと３Ｖの２種類としているが、電源電圧が３種類以上の場合についても、それに応じて遅延情報ライブラリの個数を増やし、電源ライブラリ指定部を修正することにより（図１、図３参照）、上記と同様の効果を得ることができる。また、上記実施形態における遅延情報ライブラリ２６、２８は、各セルの遅延情報を示すデータを電源電圧毎に用意しているが（図１４参照）、これに代えて、電源電圧を変数として各セルの遅延値を与える式を遅延情報ライブラリとして用意してもよい。
【００４１】
なお、上記実施形態の論理設計支援装置は、ＬＳＩの論理設計を対象とするものであるが、本発明はこれに限定されるものではなく、プリント基板に実装される回路など他のデジタル回路の論理設計にも適用可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態である論理設計支援装置の構成を示す機能ブロック図。
【図２】本発明の一実施形態である論理設計支援装置のハードウェア構成を示す図。
【図３】電源ライブラリ指定部における指定のための表示を示す図。
【図４】本発明の一実施形態である論理設計支援装置の全体的な動作を示すフローチャート。
【図５】設計回路の構成を表す階層ツリーを示す図。
【図６】電源電圧の設定処理の手順を示すフローチャート。
【図７】階層ツリーにおける階層の選択手順を示すフローチャート。
【図８】階層ツリーにおける階層選択の操作を説明するための図。
【図９】電源電圧を選択するためのメニュー表示を示す図。
【図１０】電源電圧の設定結果を知らせるための表示を示す図。
【図１１】遅延情報の抽出処理を説明するための回路例を示す図。
【図１２】上記回路例の階層展開後の構成を示す図。
【図１３】上記回路例における各ブロックの電源電圧データを示す図。
【図１４】遅延情報ライブラリにおける遅延情報の一部を示す図。
【図１５】階層展開後の遅延データの一例を示す図。
【符号の説明】
１０      …回路図入力部
１４      …回路図データ
１６      …階層ツリー表示部
１８      …電源電圧設定部
２０      …電源電圧データ
２６、２８…遅延情報ライブラリ
３０      …遅延抽出部
３６      …論理シミュレータ部
３４      …論理動作ライブラリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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