(57)【特許請求の範囲】
【請求項１】
騒音検出信号を出力する騒音検出センサと，騒音を打ち消す消去音を出力する二次音源と，消去されずに残った音を検出しエラー信号として出力するエラーセンサと，二次音源を駆動する信号を生成するデジタル信号処理用プロセッサとを備えた能動騒音制御装置であって，
Ｎタップの消去用フィルタとそのフィルタタップの重み係数を求める重み制御部により構成される複数の第一デジタル信号処理用プロセッサと，
第二デジタル信号処理用プロセッサと，
第一レジスタと,
第二レジスタと,
前記二次音源を駆動する信号を出力する加算部とを備え,
前記各第一デジタル信号処理用プロセッサはその消去用フィルタにおいて,ある時点jにおける騒音検出信号をＸｊとした場合,先頭のプロセッサから順にｋ段目のプロセッサまでのそれぞれにおいて,Ｘｊ乃至Ｘｊ−Ｎ＋１,Ｘｊ−Ｎ乃至Ｘｊ−２Ｎ＋１,・・・・・,Ｘｊ−（ｋ−１）Ｎ乃至Ｘｊ−ｋＮ＋１を騒音信号として各々の重み係数とにより畳み込みした上,各畳み込みの結果を前記加算部に出力するものであり,
前記第二デジタル信号処理用プロセッサは，前記ｋ段目のプロセッサの出力及び前記騒音検出サンサの出力から得たＸｊ乃至Ｘｊ−ｋＮ＋１に基づき各重み制御において重み係数を求めるためのデータを生成し,且つ当該データが生成されたことを示すフラグを生成するものであり,
前記第一レジスタは,前記データを保持し,
前記第二レジスタは,前記各第一デジタル信号処理用プロセッサにそれぞれのための前記データが生成されたことを示すフラグを保持し，
前記各第一信号処理用プロセッサは，重み制御部において,前記第二レジスタのフラグを参照し，前記第一レジスタに格納されている前記データ，前記エラー信号,及び前記騒音信号に基づいて重み係数を演算することを特徴とする能動騒音制御装置。
【請求項２】
前記二次音源と前記騒音検出センサの間の系に基づく回り込み防止フィルタとして機能する第三デジタル信号処理用プロセッサを備え，当該プロセッサの出力信号と前記騒音検出信号との和を前記Ｘｊとするものであって,
前記第二デジタル信号処理用プロセッサは，前記二次音源とエラーセンサとの間の伝達関数を推定するＣフィルタを備え，
前記ＣフィルタはＸｊを入力してＮビットの時系列データＹｊを生成し,
前記各第一デジタル信号処理用プロセッサは先頭のプロセッサから順にｋ段目までのプロセッサまでのそれぞれの重み制御部において,Ｙｊ乃至Ｙｊ−Ｎ＋１,Ｙｊ−Ｎ乃至Ｙｊ−２Ｎ＋１,・・・・・,Ｙｊ−（ｋ−１）Ｎ乃至Ｙｊ−ｋＮ＋１を前記騒音信号として,前記第二レジスタのフラグを参照し,前記第一レジスタに格納保持されている前記データ,前記エラー信号,及び前記騒音信号に基づいて重み係数を求めることを特徴とする請求項１に記載の能動騒音制御装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は，騒音と逆位相の音を騒音に加え騒音を消去する能動騒音制御装置に関する。
【０００２】
電子機器の騒音等のダクトを通過して外部に出る騒音は，周波数の高い音に対しては吸気ダクトの内部に吸音材を設け，騒音を減らすことができるが，約１ＫＨｚ以下の騒音は適応フィルタを使用して能動騒音制御することにより有効に騒音を低減させることができる。
【０００３】
【従来の技術】
図５は従来の能動騒音制御装置を示す。
図５において，
２１０はダクトである。
【０００４】
２１１はセンサマイクである。
２１２はエラーマイクである。
２１３は二次音源（スピーカ）である。
【０００５】
２２１はＤＳＰ１であって，回り込み防止フィルタ２３０を構成し，加算部２３１を備えるものである。
２２２はＤＳＰ２であって，消去用フィルタ２３２，消去用フィルタ２３２のフィルタ係数を制御する重み制御部２３３，二次音源２１３からエラーマイク２１２に至る経路の伝達関数を考慮したＣフィルタ２３４を構成するものである。
【０００６】
ＤＳＰ１（２２１）において，
２３０は回り込み防止フィルタであって，二次音源２１３からセンサマイク２１１に到る系路を模擬するフィルタである。
【０００７】
２３１は加算部であって，センサマイク２１１の出力と回り込み防止フィルタ
２３０の出力を加算するものである。
ＤＳＰ２（２２２）において，
２３２は消去用フィルタであって，二次音源２１３の駆動信号を出力するものである。
【０００８】
２３３は重み制御部であって，Ｃフィルタ２３４の出力とエラーマイクの出力とに基づいて消去用フィルタ２３２の係数を制御するものである。
２３４はＣフィルタであって，二次音源２１３とエラーマイク２１２の間の伝達関数を推定するフィルタである。
【０００９】
図５の構成において，
Ｘｓｊはセンサマイク２１１の出力である。
Ｘｓ  は回り込み防止フィルタ２３０の出力である。
【００１０】
Ｘｓｊは加算部２３１の出力である。
Ｙｊ  はＣフィルタ２３４の出力である。
Ｅｊ  はエラーマイク２１２の出力である。
【００１１】
Ｈｊ  （ｍ）は，タイミングｊにおける消去用フィルタ２３２のｍ番目のタップの伝達関数である。
図５の系において伝達関数Ｈｊ  （ｍ）とＨｊ＋１  （ｍ）の間には，次の関係がある。
【００１２】
Ｈｊ＋１  （ｍ）＝Ｈｊ  （ｍ）＋Ｋ〔Ｅｊ  Ｙｊ  〕／ΣＹｊ−ｉ  ２  
但し，Σはｉ＝０〜Ｎ−１（Ｎはフィルタタップ数）についての和を表す。Ｋはステップゲインである。
【００１３】
【発明が解決しようとする課題】
図５の構成において，Ｋ〔Ｅj Ｙj 〕／ΣＹj-i 2 の計算は重み制御部２３３でなされ，計算に長時間を要するものである。また，ＤＳＰ１（２２１）とＤＳＰ２（２２２）の間のデータ転送のインタフェースは３か所であり，シリアル転送で行われていた。能動騒音制御装置はリアルタイムに処理する必要があり，高い周波数の音まで有効に消去するためには演算速度を速くする必要があるが，従来の能動騒音制御装置は演算処理に長時間を要し，有効に消音することが難しかった。
【００１４】
本発明は，演算時間の高速化を図り，有効に消音できる能動騒音制御装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明の能動騒音制御装置は,騒音検出信号を出力する騒音検出センサと，騒音を打ち消す消去音を出力する二次音源と，消去されずに残った音を検出しエラー信号として出力するエラーセンサと，二次音源を駆動する信号を生成するデジタル信号処理用プロセッサとを備えた能動騒音制御装置であって，Ｎタップの消去用フィルタとそのフィルタタップの重み係数を求める重み制御部により構成される複数の第一デジタル信号処理用プロセッサと，第二デジタル信号処理用プロセッサと，第一レジスタと,第二レジスタと,
前記二次音源を駆動する信号を出力する加算部とを備え,
前記各第一デジタル信号処理用プロセッサはその消去用フィルタにおいて,ある時点jにおける騒音検出信号をＸｊとした場合,先頭のプロセッサから順にｋ段目のプロセッサまでのそれぞれにおいて,Ｘｊ乃至Ｘｊ−Ｎ＋１,Ｘｊ−Ｎ乃至Ｘｊ−２Ｎ＋１,・・・・・,Ｘｊ−（ｋ−１）Ｎ乃至Ｘｊ−ｋＮ＋１を騒音信号として各々の重み係数とにより畳み込みした上,各畳み込みの結果を前記加算部に出力するものであり,
前記第二デジタル信号処理用プロセッサは，前記ｋ段目のプロセッサの出力及び前記騒音検出サンサの出力から得たＸｊ乃至Ｘｊ−ｋＮ＋１に基づき各重み制御において重み係数を求めるためのデータを生成し,且つ当該データが生成されたことを示すフラグを生成するものであり,
前記第一レジスタは,前記データを保持し,前記第二レジスタは,前記各第一デジタル信号処理用プロセッサにそれぞれのための前記データが生成されたことを示すフラグを保持し，
前記各第一信号処理用プロセッサは，重み制御部において,前記第二レジスタのフラグを参照し，前記第一レジスタに格納されている前記データ，前記エラー信号,及び前記騒音信号に基づいて重み係数を演算する構成をもつ。
【００１６】
図１は，本発明の基本構成である。
図１において，
１は騒音発生源である。
【００１７】
２は騒音通過路である。
３は騒音出口である。
４はセンサである。
【００１８】
５はエラーセンサである。
６は二次音源である。
１０はＤＳＰ群であって，ｎ個のＤＳＰを有するものある。
【００１９】
１１はＤＳＰ１である。
１２はＤＳＰ２である。
１３はＤＳＰｎである。
【００２０】
１５はＣＤＲ（共通データ書き込みレジスタ）であって，各ＤＳＰで演算に必要なデータを保持するものである。例えば，ＤＳＰ１（１１）の演算結果をＤＳＰ２（１２），ＤＳＰｎ（１３）で分散処理する場合にそのデータを保持するものである。
【００２１】
１６はＣＦＲ（コミュニケーションフラグレジスタ）であって，各ＤＳＰ間を制御するフラグを保持するものである。
【００２２】
【作用】
図１の本発明の基本構成の動作を説明する。
図１は，例えば，ＤＳＰ１においてセンサ４の検出信号，エラーセンサ５の検出信号を入力し，ＤＳＰ１（１１）で処理し，ＤＳＰ２（１２），ＤＳＰｎ（１３）の演算結果をもとに二次音源６の駆動信号を演算して求めるものとする。
【００２３】
ＤＳＰ１（１１）はセンサ４とエラーセンサ５の検出信号を入力し，二次音源６の駆動信号を生成する。そのために，ＤＳＰ２（１２），ＤＳＰｎ（１３）で分散処理するのに必要な演算結果をＣＤＲ１５に保持し，演算結果が求められたことを通知するフラグをＣＦＲ１６にセットする。ＤＳＰ２（１２），ＤＳＰ３（１３）はＣＦＲ１６のフラグを参照し，ＣＤＲ１５に演算に必要なデータが格納されたことを検出すると，ＣＤＲ１５からデータを読み出し，分散処理をする。そして，ＤＳＰ２（１２），ＤＳＰｎ（１３）は演算が終了すると演算結果で得られたことを通知するフラグをＣＦＲ１６にセットする。ＤＳＰ１（１１）はそのフラグを参照して演算に必要なデータがＤＳＰ２（１２），ＤＳＰｎ（１３）に求まったことを検出すると，ＤＳＰ１（１１）に演算結果の転送を受け，その演算結果を基に二次音源６の駆動信号を生成する。
【００２４】
本発明によれば，各ＤＳＰ間に必要なデータの受け渡しを，外部レジスタであるＣＦＲにより統合的に制御するようにしたので，演算処理を能率的に行うことができ，処理が高速化する。また，複数のＤＳＰでデータを並列処理するようにしたので演算処理が高速化される。そのため，性能の良い能動騒音制御装置を得ることができる。
【００２５】
【実施例】
図２は本発明の実施例であって，５ＤＳＰにより構成した場合である。
図２において，
５１はダクト（騒音通過路）である。
【００２６】
５２はセンサマイクである。
・５３はエラーマイクである。
５４はスピーカであって，二次音源である。
【００２７】
６１はＬ−ＤＳＰであって，加算部７２，回り込み防止フィルタ７３，加算部７４”を構成するものである。
６２はＣ−ＤＳＰであって，Ｃフィルタ，演算部を構成するものである。
【００２８】
６３はＣ１−ＤＳＰであって，消去用フィルタ１（８１），重み制御部１（８２）を構成するものである。
６４はＣ２−ＤＳＰであって，消去用フィルタ２（８３），重み制御部２（８４）を構成するものである。
【００２９】
６５はＣ３−ＤＳＰであって，消去用フィルタ３（８５），重み制御部３（８６）を構成するものである。
Ｌ−ＤＳＰ６１において、
７２は加算部である。
【００３０】
７３は回り込み防止フィルタである。
７４”は加算部であって，Ｇ１ｊ，Ｇ２ｊ，Ｇ３ｊを加算するものである。
Ｃ−ＤＳＰ６２において，
７４はＣフィルタであって、ｊ時点におけるＣフィルタ７４のｍ番目のタップの伝達関数はＨ２ｊ（ｍ）である。
【００３１】
７４’は演算部である。
７５はＹj-192 2 を演算するものである。
７６はＹj-i 2 のｉ＝０〜１９１の和を演算するものである。
【００３２】
７７はＫ／ΣＹj 2 （ΣＹj 2 はＹj-i 2 のｉ＝０〜１９１についての和である）。Ｋはステップゲインである。
９１はＣＤＲ（コミュニケーション・データ・レジスタ）である。
【００３３】
９２はＣＦＲ（コントロール・フラグ・レジスタ）である。
８２は重み制御部１である。
Ｃ１−ＤＳＰ６３において，
８１は消去用フィルタ１である。ｊ時点におけるｍ番目のタップの伝達関数はＨ31j （ｍ）である。
【００３４】
８４は重み制御部２である。
Ｃ２−ＤＳＰ６４において，
８３は消去用フィルタ２である。ｊ時点におけるｍ番目のタップの伝達関数はＨ３２ｊ  （ｍ）である。
【００３５】
８６は重み制御部３である。
Ｃ３−ＤＳＰ６５において，
８５は消去用フィルタ３である。ｊ時点におけるｍ番目のタップの伝達関数はＨ３３ｊ  （ｍ）である。
【００３６】
図２の構成において，回り込み防止フィルタ７３，Ｃフィルタ７４は６４タップである。また，消去用フィルタ１（８１），消去用フィルタ２（８３），消去用フィルタ３（８５）はそれぞれ６４タップであり，消去用フィルタ１（８１），消去用フィルタ２（８３），消去用フィルタ１（８５）の合計のタップ数は１９２である。
【００３７】
図２の本発明の実施例の構成の動作を説明する。
センサマイク５２はダクト５１に入る騒音を検出し，信号ＸsjをＬ−ＤＳＰ６１に入力する。加算部７２は回り込み防止フィルタ７３の出力ＸsjとＸsjを加算し，Ｘj を生成する。Ｘj はＣフィルタ７４と消去用フィルタ１（８１）に入力される。Ｃフィルタ７４はＸj を入力してＹj を出力する。
【００３８】
消去用フィルタ１（８１），消去用フィルタ２（８３），消去用フィルタ３（８５）はＸｊ  をシリアルに入力する。即ち，消去用フィルタ１（８１）はＸｊ  を入力するとＸｊ−６４を出力する。消去用フィルタ２（８３）はＸｊ−６４を入力してＸｊ−１２８  を出力する。消去用フィルタ３（８５）はＸｊ−１２８  を入力してＸｊ−１９２  を出力する。
【００３９】
また，Ｃフィルタ７４の出力するＹｊ  は重み制御部１（８２），重み制御部２（８４），重み制御部３（８６）にシリアルに入力される。即ち，Ｙｊ  は重み制御部１（８２）に入力されＹｊ−６４を出力し，Ｙｊ−６４は消去用フィルタ２（８３）に入力される。消去用フィルタ２（８３）はＹｊ−６４を入力して，Ｙｊ−１２８  を出力する。Ｙｊ−１２８  は消去用フィルタ３に入力され，消去用フィルタ３（８５）はＹｊ−１２８  を入力して，Ｙｊ−１９２  を出力する。
【００４０】
Ｃ−ＤＳＰ（６２）の演算部７４’において，Ｃフィルタ７４の出力Ｙｊ  に対してＹｊ−ｉ  ２  のｉ＝０〜１９１の和を計算する（演算部７６）。また，Ｋ／ΣＹｊ  ２  を計算する（演算部７７）。そして，演算部７７の演算結果Ｋ／ΣＹｊ  ２  をＣＤＲ（９１）に保持する。さらに，ＣＦＲ（９２）にＫ／ΣＹｊ  ２  の演算結果が保持されたことを表すフラグをセットする。
【００４１】
ＣＤＲ（９１）に保持されたＫ／ΣＹｊ  ２  （＝ＡＮＳ）は重み制御部１（８２），重み制御部２（８４），重み制御部３（８６）にパラレルに読み出される。そして，重み制御部１（８２），重み制御部２（８４），重み制御部３（８６）はエラーマイク５３の検出信号Ｅｊ  を入力するとともにＣＤＲ（９１）の内容を読み出し，消去用フィルタ１（８１），消去用フィルタ２（８３），消去用フィルタ３（８５）のフィルタ係数を演算し，そのフィルタ係数を各消去用フィルタ（８１，８３，８５）に設定する。
【００４２】
そして，そのフィルタ係数に従い，消去用フィルタ１（８１）はＸｊ  を入力し，たたみ込み演算をし，Ｇ１ｊを出力する。消去用フィルタ２（８３）はＸｊ−６４を入力し，たたみ込み演算をしてＧ２ｊを出力する。消去用フィルタ３（８５）はＸｊ−６４を入力してたたみ込み演算をし，Ｇ３ｊを出力する。
【００４３】
Ｌ−ＤＳＰ（６１）において，加算部７４”はＧ１ｊ，Ｇ２ｊ，Ｇ３ｊを入力して加算し，スピーカ５４の駆動信号を生成する。また，加算部７４”の出力は回り込み防止フィルタ７３に入力され，信号Ｘｓ  を出力する。
【００４４】
図３は本発明のＣＤＲ，ＣＦＲとＤＳＰの間の関係の説明図である。
図３は，ＤＳＰ１がＣＤＲにデータを書き込み，ＤＳＰ２がそのデータをＣＤＲから読み出して演算し，他のＤＳＰ等に出力するものとする。
【００４５】
図３において，
１０５はＤＳＰ１である。
１１０はＤＳＰ２である。
【００４６】
１１１は出力部である。
１１２は演算部である。
１１３は読み出し部である。
【００４７】
１１４はフラグレジスタである。
１２０はＣＤＲである。
１２１はＣＦＲである。
【００４８】
ＤＳＰ１は演算結果をＣＤＲ（１２０）に書き込み，ＣＦＲ（１２１）にそのことを通知するためのフラグをセットする。ＤＳＰ２（１１０）はＣＦＲ（１２１）のフラグがオンされたことにより，自身のフラグレジスタ１１４のフラグをオンにする。そして，ＤＳＰ２（１１０）は読み出し部１１３によりＣＤＲ１２０を読み出し，そのデータに基づいて演算部１１２で演算処理を行い，出力部１１１により他のＤＳＰ等に演算結果を出力する。
【００４９】
図４は，本発明のＣＦＲの実施例である。
図４において，
１２１はＣＦＲである。ＣＦＲは図示のようにＤ０〜Ｄ２３ＣＦＲの書き込みは図示のように決められたＤＳＰによってしか行うことができないが，読み出しはどのＤＳＰによっても可能である。
【００５０】
１３０はアンド回路であって，Ｄ２（Ｃ１により書き込まれる），Ｄ３（Ｃ２により書き込まれる），Ｄ４（Ｃ３により書き込まれる）のアンドの出力をとり，Ｌ−ＤＳＰに対する割り込み制御信号ＸＦ１を出力するものである。
【００５１】
１３１はオア回路であって，Ｄ６（Ｃにより書き込まれる），Ｄ１１（Ｃにより書き込まれる），Ｄ１２（Ｌにより書き込まれる）のオア論理をとるものであり，Ｃ１向けの割り込み制御信号ＸＦ１を出力するものである。
【００５２】
１３２はオア回路であって，Ｄ７（Ｃ１により書き込まれる），Ｄ１１（Ｃにより書き込まれる）のオア論理をとるものであり，Ｃ２向けの割り込み制御信号ＸＦ１を出力するものである。
【００５３】
１３３はオア回路であって，Ｄ８（Ｃ２により書き込まれる），Ｄ１１（Ｃにより書き込まれる）のオア論理をとるものであり，Ｃ３向けの割り込み制御信号ＸＦ１を出力するものである。
【００５４】
１３４はアンド回路であって，Ｄ４（Ｃ３により書き込まれる），Ｄ１６（Ｃ１により書き込まれる），Ｄ１８（Ｃ２により書き込まれる）のアンド論理をとり，Ｃ向けの割り込み制御信号ＸＦ１を出力するものである。
【００５５】
１３５はアンド回路であって，Ｄ１６（Ｃ１により書き込まれる）とＤ２０（Ｃ３により書き込まれる）のアンド論理をとり，Ｌ向けの割り込み制御信号ＸＦ１を出力するものである。
【００５６】
図４において，例えば，アンド回路１３０はＣ１−ＤＳＰ，Ｃ２−ＤＳＰ，Ｃ３−ＤＳＰがそれぞれＣＤＲ９１の内容を読み出してその全てのＤＳＰが演算処理を終了するとＬ−ＤＳＰに対して割り込み制御信号ＸＦ１を出力する。そして，Ｌ−ＤＳＰはそれぞれのＤＳＰから出力されるＧ１ｊ，Ｇ２ｊ，Ｇ３ｊを入力して加算処理する。
【００５７】
同様に，オア回路１３１は，ＣがＹｊ  を求めた結果オンとなるＤ６のフラグによりＣ１に対して割り込み制御信号ＸＦ１を出力する。あるいはオア回路１３１は，Ｌ−ＤＳＰがＸｊ  を求めることによりオンとなるＤ１２のフラグでＣ１に対して割り込み制御信号ＸＦ１を出力する。
【００５８】
同様に，オア回路１３２は，例えば，Ｃ１−ＤＳＰがＸｊ−６４を出力した時，  もしくはＣ−ＤＳＰがＣＤＲに演算結果（＝ＡＮＳ）を保持させた時にＣ２に対して割り込み制御信号ＸＦ１を出力する。
【００５９】
また，オア回路１３３は，Ｃ２−ＤＳＰがＸｊ−１２８  を出力した時，もしくはＣ−ＤＳＰがＣＤＲにＡＮＳを保持した時に，Ｃ３に対して割り込み制御信号ＸＦ１を出力する。
【００６０】
アンド回路１３４は，Ｃ１−ＤＳＰ，Ｃ２−ＤＳＰ，Ｃ３−ＤＳＰがそれぞれＧ１ｊ，Ｇ２ｊ，Ｇ３ｊを求めたときに演算が終了し，次のＹｊ  の入力を指示するＣ向けの割り込み制御信号ＸＦ１を出力するものである。
【００６１】
アンド回路１３５は，Ｃ１−ＤＳＰおよびＣ−ＤＳＰがＸｊ  を取り込み可能な状態となったことによりＬ−ＤＳＰに対してＸｊ  の転送を通知するための割り込み制御信号ＸＦ１を出力するものである。
【００６２】
【発明の効果】
本発明によれば，ＤＳＰ群に対してＣＦＲのフラグにより並列的な処理を可能とする。また，消音制御フィルタの重み係数の算出を複数ＤＳＰにより並列処理できるので，能動騒音制御装置を高速化することができる。
【図面の簡単な説明】
【図１】本発明の基本構成を示す図である。
【図２】本発明の実施例を示す図である。
【図３】本発明のＣＤＲ，ＣＦＲとＤＳＰの関係を示す図である。
【図４】ＣＦＲの実施例を示す図である。
【図５】従来の能動騒音制御装置を示す図である。
【符号の説明】
１：騒音発生源
２：騒音通過路
３：騒音出口
４：センサ
５：エラーセンサ
６：二次音源
１０：ＤＳＰ群
１１：ＤＳＰ１
１２：ＤＳＰ２
１３：ＤＳＰ３
１５：ＣＤＲ
１６：ＣＦＲ
【図１】
0003621465.tif 000002
【図２】
0003621465.tif 000003
【図３】
0003621465.tif 000004
【図４】
0003621465.tif 000005
【図５】
0003621465.tif 000006