(57)【特許請求の範囲】
【請求項１】
ソース、ドレイン、第１および第２のゲートを有する第１のトランジスタと、
ソース、ドレイン、第１および第２のゲートを有する第２のトランジスタと、  入力信号を受け取り、第１および第２のノードに供給するそれぞれの電圧を変化させるスイッチ手段とを備える電圧レベルシフター回路であって、
該第１および第２のトランジスタのソース／ドレインの一方が第３のノードに接続され、
該第１および第２のトランジスタのそれぞれの第１のゲートが該第３のノードに接続され、
該第１のトランジスタのソース／ドレインの他方と該第２のトランジスタの第２のゲートとが該第１のノードに接続され、
該第２のトランジスタのソース／ドレインの他方と該第１のトランジスタの第２のゲートとが該第２のノードに接続され、
一端と他端とを有する抵抗等価素子であって、該一端に高電圧が印加され、該他端と該第３のノードとが接続される抵抗等価素子をさらに備え、
該抵抗等価素子および第２のトランジスタのオン抵抗値が該スイッチ手段のオン抵抗値よりも大きくなるような抵抗値の該抵抗等価素子が挿入されており、
該抵抗等価素子が第１および第２のＰチャネルＭＯＳトランジスタを有し、該第１のＰチャネルＭＯＳトランジスタのチャネル幅が該第２のＰチャネルＭＯＳトランジスタのチャネル幅より大きく、
該入力信号の遷移に応じて、互いに相補的な該第１および第２のＰチャネルＭＯＳトランジスタの各ゲート用信号をそれぞれ遷移させて出力するＡＴＤ回路を有する電圧レベルシフター回路。
【請求項２】
ソース、ドレイン、第１および第２のゲートを有する第１のトランジスタと、
ソース、ドレイン、第１および第２のゲートを有する第２のトランジスタと、  入力信号を受け取り、第１および第２のノードに供給するそれぞれの電圧を変化させるスイッチ手段とを備える電圧レベルシフター回路であって、
該第１および第２のトランジスタのソース／ドレインの一方が第３のノードに接続され、
該第１および第２のトランジスタのそれぞれの第１のゲートが該第３のノードに接続され、
該第１のトランジスタのソース／ドレインの他方と該第２のトランジスタの第２のゲートとが該第１のノードに接続され、
該第２のトランジスタのソース／ドレインの他方と該第１のトランジスタの第２のゲートとが該第２のノードに接続され、
一端と他端とを有する抵抗等価素子であって、該一端に負電圧が印加され、該他端と該第３のノードが接続される抵抗等価素子をさらに備え、
該抵抗等価素子および第２のトランジスタのオン抵抗値が該スイッチ手段のオン抵抗値よりも大きくなるような抵抗値の該抵抗等価素子が挿入されており、
該抵抗等価素子が第１および第２のＮチャネルＭＯＳトランジスタを有し、該第１のＮチャネルＭＯＳトランジスタのチャネル幅が該第２のＮチャネルＭＯＳトランジスタのチャネル幅より大きく、
該入力信号の遷移に応じて、互いに相補的な該第１および第２のＮチャネルＭＯＳトランジスタの各ゲート用信号をそれぞれ遷移させて出力するＡＴＤ回路を有する電圧レベルシフター回路。
【請求項３】
ソース、ドレイン、第１および第２のゲートを有する第１のトランジスタと、
ソース、ドレイン、第１および第２のゲートを有する第２のトランジスタと、
ソース、ドレイン、第１および第２のゲートを有する第３のトランジスタと、
ソース、ドレイン、第１および第２のゲートを有する第４のトランジスタと、
入力信号を受け取り、第１および第２のノードに供給するそれぞれの電圧を変化させる第１のスイッチ手段とを備える電圧レベルシフター回路であって、
該第１および第２のトランジスタのソース／ドレインの一方が第３のノードに接続され、
該第１および第２のトランジスタのそれぞれの第１のゲートが該第３のノードに接続され、
該第１のトランジスタのソース／ドレインの他方と該第２のトランジスタの第２のゲートとが該第１のノードに接続され、
該第２のトランジスタのソース／ドレインの他方と該第１のトランジスタの第２のゲートとが該第２のノードに接続され、
該第３および第４のトランジスタのソース／ドレインの一方が第４のノードに接続され、
該第３および第４のトランジスタのそれぞれの第１のゲートが該第４のノードに接続され、
該第３のトランジスタのソース／ドレインの他方と該第４のトランジスタの第２のゲートとが第５のノードに接続され、
該第４のトランジスタのソース／ドレインの他方と該第３のトランジスタの第２のゲートとが第６のノードに接続され、
該第１および第２のノードの電圧に基づいて、該第５および第６のノードに供給するそれぞれの電圧を変化させる第２スイッチ手段と、
一端と他端とを有する抵抗等価素子であって、該一端に高電圧が印加され、該他端と該第３のノードが接続される第１の抵抗等価素子と、
一端と他端とを有する抵抗等価素子であって、該一端に負電圧が印加され、該他端と該第４のノードが接続される第２の抵抗等価素子とをさらに備え、
該第１の抵抗等価素子および第２のトランジスタのオン抵抗値が該第１のスイッチ手段のオン抵抗値よりも大きくなるような抵抗値の該第１の抵抗等価素子が挿入され、
該第２の抵抗等価素子および第３のトランジスタのオン抵抗値が該第２のスイッチ手段のオン抵抗値よりも大きくなるような抵抗値の該第２の抵抗等価素子が挿入されている電圧レベルシフター回路。
【請求項４】
前記第１および第２の抵抗等価素子が抵抗素子である請求項３に記載の電圧レベルシフター回路。
【請求項５】
前記第１の抵抗等価素子が少なくとも１つのＰチャネルＭＯＳトランジスタを有すると共に、前記第２の抵抗等価素子が少なくとも１つのＮチャネルＭＯＳトランジスタを有し、
該入力信号の遷移に応じて、該少なくとも１つのＰチャネルＭＯＳトランジスタのゲート用信号を遷移させて出力し、または、該少なくとも１つのＮチャネルＭＯＳトランジスタのゲート用信号を遷移させて出力するＡＴＤ回路を有する請求項３に記載の電圧レベルシフター回路。
【請求項６】
前記第１の抵抗等価素子が第１および第２のＰチャネルＭＯＳトランジスタを有し、該第１のＰチャネルＭＯＳトランジスタのチャネル幅が該第２のＰチャネルＭＯＳトランジスタのチャネル幅より大きく、
前記第２の抵抗等価素子が第１および第２のＮチャネルＭＯＳトランジスタを有し、該第１のＮチャネルＭＯＳトランジスタのチャネル幅が該第２のＮチャネルＭＯＳトランジスタのチャネル幅より大きく、
該入力信号の遷移に応じて、該第１および第２のＰチャネルＭＯＳトランジスタのゲート用信号を遷移させて出力し、または、該第１および第２のＮチャネルＭＯＳトランジスタのゲート用信号を遷移させて出力するＡＴＤ回路を有する請求項３に記載の電圧レベルシフター回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力信号を高電圧または負電圧にシフトする電圧レベルシフター回路に関する。
【０００２】
【従来の技術】
入力信号の電圧と異なる電圧を使用するデバイスとして、例えば、フラッシュメモリ、ＥＰＰＲＯＭ等がある。このようなデバイスでは、入力信号の電圧を高電圧もしくは、負電圧にレベルシフトする必要がある。このような回路をレベルシフター回路と言う。なお、本明細書では、高電圧とは、入力信号の電圧より高い電圧を意味する。入力信号の電圧としては、例えば、３Ｖ、または５Ｖなどの値をとる。また、高電圧としては、例えば、８Ｖ、１０Ｖ、または１２Ｖなどの値をとる。
【０００３】
特開平６−２３６６９４号公報は、図１４に示すような高電圧レベル変換回路を開示している。
【０００４】
入力端子Ｔ１の電圧が電圧Ｖｃｃのとき、トランジスタＮ１がオン状態となり、トランジスタＮ２がオフ状態となる。このとき、トランジスタＰ２およびＮ１は、オン状態である。出力端子Ｔ２は、トランジスタＰ２を介して、電圧Ｖｐｐの信号を出力する。また、出力端子Ｔ３は、トランジスタＮ１を介して、電圧Ｖｓｓの信号を出力する。
【０００５】
入力端子Ｔ１の電圧が電圧Ｖｓｓのとき、トランジスタＮ１およびＰ２がオフ状態となり、トランジスタＮ２およびＰ１はオン状態となる。出力端子Ｔ２は、トランジスタＮ２を介して、電圧Ｖｓｓの信号を出力する。また、出力端子Ｔ３は、トランジスタＰ１を介して、電圧Ｖｐｐの信号を出力する。
【０００６】
ここで、電圧Ｖｃｃは例えば３Ｖであり、電圧Ｖｓｓは例えば０Ｖであり、高電圧Ｖｐｐは例えば１０Ｖである。
【０００７】
特開昭５８−１２５２９８号公報は、図１５に示すような低消費電力デジタル・レベル・シフタを開示している。
【０００８】
入力端子Ｔ１の電圧が電圧Ｖｃｃのとき、ノードｎｄ５は電圧Ｖｓｓとなり、トランジスタＰ２がオン状態となる。また、ノードｎｄ６は電圧Ｖｃｃとなり、トランジスタＰ１はオフ状態になる。この結果、出力端子Ｔ２は電圧Ｖｐｐの信号を出力し、出力端子Ｔ３は電圧Ｖｓｓの信号を出力する。
【０００９】
入力端子Ｔ１の電圧が電圧Ｖｓｓのとき、ノードｎｄ５は電圧Ｖｃｃとなり、トランジスタＰ２がオフ状態となる。また、ノードｎｄ６は電圧Ｖｓｓとなり、トランジスタＰ１はオン状態になる。この結果、出力端子Ｔ２は電圧Ｖｓｓの信号を出力し、出力端子Ｔ３は電圧Ｖｐｐの信号を出力する。
【００１０】
図１６は、一般的な負電圧レベルシフター回路を示している。
【００１１】
入力端子Ｔ１の電圧が電圧Ｖｃｃであるとき、トランジスタＰ１はオフ状態となり、トランジスタＰ２はオン状態になる。このため、トランジスタＮ１はオン状態となり、トランジスタＮ２はオフ状態となる。この結果、出力端子Ｔ２は電圧Ｖｃｃの信号を出力し、出力端子Ｔ３は電圧Ｖｎの信号を出力する。
【００１２】
入力端子Ｔ１の電圧が電圧Ｖｓｓであるとき、トランジスタＰ１はオン状態となり、トランジスタＰ２はオフ状態になる。このため、トランジスタＮ１はオフ状態となり、トランジスタＮ２はオン状態となる。この結果、出力端子Ｔ２は電圧Ｖｎの信号を出力し、出力端子Ｔ３は電圧Ｖｃｃの信号を出力する。
【００１３】
ここで、電圧Ｖｃｃは例えば３Ｖであり、電圧をＶｓｓは例えば０Ｖであり、負電圧Ｖｎは例えば−８Ｖである。
【００１４】
【発明が解決しようとする課題】
図１４の電圧レベルシフター回路は、入力信号Ｓｉの電圧が電圧Ｖｃｃから電圧Ｖｓｓへ遷移する場合、以下に示す問題を生じる。
【００１５】
電圧Ｖｓｓの入力信号Ｓｉが入力されると、最初に、トランジスタＮ１がオフ状態になる。このとき、トランジスタＰ１がオフ状態であるため、ノードｎｄ１は電圧Ｖｓｓを維持している。
【００１６】
次に、トランジスタＮ２がオン状態になる。このとき、トランジスタＰ２は、依然としてオン状態なので、トランジスタＰ２とトランジスタＮ２との間に貫通電流が流れる。
【００１７】
電圧Ｖｓｓが印加される端子Ｔ５とノードｎｄ２との間には、寄生負荷が生ずるため、ノードｎｄ４の電圧が上昇する。ノードｎｄ４の電圧が、例えばＶｐｐ−Ｖｔｈｐ１まで上昇すると、トランジスタＰ１はオン状態にならない。ここで、Ｖｔｈｐ１はトランジスタＰ１がオン状態になるためのしきい値である。
【００１８】
したがって、トランジスタＰ２およびＮ２はオン状態を維持し、貫通電流が流れ続け、図１４の電圧レベルシフター回路は反転しない。
【００１９】
また、図１５の電圧レベルシフター回路は、入力信号Ｓｉの電圧が電圧Ｖｃｃから電圧Ｖｓｓへ遷移する場合、以下に示す問題を生じる。
【００２０】
入力信号Ｓｉの電圧が電圧Ｖｃｃから電圧Ｖｓｓに遷移すると、ノードｎｄ５の電圧は電圧Ｖｃｃとなる。トランジスタＰ１がオフ状態を維持するため、ノードｎｄ１の電圧は、Ｖｃｃ−Ｖｔｈｎ１まで上昇する。ここで、Ｖｔｈｎ１はトランジスタＮ１がオン状態になるためのしきい値である。
【００２１】
次に、ノードｎｄ６の電圧は電圧Ｖｓｓとなる。ノードｎｄ１では、トランジスタＰ１がオフ状態であるため、Ｖｃｃ−Ｖｔｈｎ１の電圧が維持される。電圧Ｖｃｃ−Ｖｔｈｎ１は、 Ｖｐｐ−Ｖｔｈｐ２以下の電圧である。ここで、 Ｖｔｈｐ２は、トランジスタＰ２をオン状態にする電圧である。従って、トランジスタＰ２は依然としてオン状態であるため、トランジスタＰ２とトランジスタＮ２とインバータＩＮＶ３の一部を通る貫通電流が流れる。なお、実際は、ノードｎｄ２と、電圧Ｖｓｓが供給されている端子Ｔ２との間には、寄生抵抗が生じるため、ノードｎｄ４の電圧が上昇する。ノードｎｄ４の電圧がＶｐｐ−Ｖｔｈｐ１以上の電圧であれば、トランジスタＰ１はオフ状態が保たれ、その結果、ノードｎｄ１の電圧はＶｃｃ−Ｖｔｈｎ１を維持し、トランジスタＰ２がオフ状態にならず、貫通電流が流れ続ける。このため、図１５の電圧レベルシフター回路は反転しない。
【００２２】
また、図１６の電圧レベルシフター回路は、入力信号Ｓｉの電圧が電圧Ｖｃｃから電圧Ｖｓｓへ遷移する場合、以下に示す問題を生じる。
【００２３】
入力信号の電圧が電圧Ｖｓｓから電圧Ｖｃｃに遷移すると、最初、トランジスタＰ１がオン状態からオフ状態になる。
【００２４】
このとき、トランジスタＮ１は、依然としてオフ状態を維持し、ノードｎｄ１の電圧が、電圧Ｖｃｃより少し低い電圧であるため、トランジスタＮ２はオン状態を維持する。次に、トランジスタＰ２がオン状態になると、トランジスタＰ２とトランジスタＮ２との間に貫通電流が流れる。このため、ノードｎｄ１５の電圧が、電圧Ｖｃｃより低くなる。
【００２５】
例えば、寄生負荷等の影響のため、ノードｎｄ１２の電圧が、１．５Ｖまで低下したとする。トランジスタＰ２のバックゲートの電圧が降下し、トランジスタＰ２が電流を流す能力が極端に低下する現象が生じる。
【００２６】
トランジスタＰ２のチャネル抵抗が非常に大きいため、ノードｎｄ１４の電圧が低下し、ノードｎｄ１４の電圧はＶｎにかなり近い値となる。なお、ノードｎｄ１４の電圧は、トランジスタＰ２およびＮ２のチャネル抵抗の比で決定される。
【００２７】
ノードｎｄ１４の電圧がＶｎ＋Ｖｔｈｎ１より低い場合、トランジスタＮ１はオン状態にならずオフ状態を維持する。ここで、Ｖｔｈｎ１はトランジスタＮ１がオン状態なるためのしきい値である。ノードｎｄ１１の電圧が低下しないため、トランジスタＮ２がオン状態を維持する。このため、トランジスタＰ２とトランジスタＮ２との間に、貫通電流が流れ続け、図１６の電圧レベルシフター回路は反転しない。
【００２８】
本発明は、上記問題点を鑑み、入力信号の電圧が遷移するときに反転動作が安定する電圧レベルシフター回路を提供することを目的とする。
【００２９】
【課題を解決するための手段】
本発明の電圧レベルシフター回路は、ソース、ドレイン、第１および第２のゲートを有する第１のトランジスタと、ソース、ドレイン、第１および第２のゲートを有する第２のトランジスタと、入力信号を受け取り、第１および第２のノードに供給するそれぞれの電圧を変化させるスイッチ手段とを備える電圧レベルシフター回路であって、該第１および第２のトランジスタのソース／ドレインの一方が第３のノードに接続され、該第１および第２のトランジスタのそれぞれの第１のゲートが該第３のノードに接続され、該第１のトランジスタのソース／ドレインの他方と該第２のトランジスタの第２のゲートとが該第１のノードに接続され、該第２のトランジスタのソース／ドレインの他方と該第１のトランジスタの第２のゲートとが該第２のノードに接続され、一端と他端とを有する抵抗等価素子であって、該一端に高電圧が印加され、該他端と該第３のノードとが接続される抵抗等価素子をさらに備え、該抵抗等価素子および第２のトランジスタのオン抵抗値が該スイッチ手段のオン抵抗値よりも大きくなるような抵抗値の該抵抗等価素子が挿入されており、該抵抗等価素子が第１および第２のＰチャネルＭＯＳトランジスタを有し、該第１のＰチャネルＭＯＳトランジスタのチャネル幅が該第２のＰチャネルＭＯＳトランジスタのチャネル幅より大きく、該入力信号の遷移に応じて、互いに相補的な該第１および第２のＰチャネルＭＯＳトランジスタの各ゲート用信号をそれぞれ遷移させて出力するＡＴＤ回路を有し、そのことによって上記目的が達成される。
【００３３】
本発明の他の電圧レベルシフター回路は、ソース、ドレイン、第１および第２のゲートを有する第１のトランジスタと、ソース、ドレイン、第１および第２のゲートを有する第２のトランジスタと、  入力信号を受け取り、第１および第２のノードに供給するそれぞれの電圧を変化させるスイッチ手段とを備える電圧レベルシフター回路であって、該第１および第２のトランジスタのソース／ドレインの一方が第３のノードに接続され、該第１および第２のトランジスタのそれぞれの第１のゲートが該第３のノードに接続され、該第１のトランジスタのソース／ドレインの他方と該第２のトランジスタの第２のゲートとが該第１のノードに接続され、該第２のトランジスタのソース／ドレインの他方と該第１のトランジスタの第２のゲートとが該第２のノードに接続され、一端と他端とを有する抵抗等価素子であって、該一端に負電圧が印加され、該他端と該第３のノードが接続される抵抗等価素子をさらに備え、該抵抗等価素子および第２のトランジスタのオン抵抗値が該スイッチ手段のオン抵抗値よりも大きくなるような抵抗値の該抵抗等価素子が挿入されており、該抵抗等価素子が第１および第２のＮチャネルＭＯＳトランジスタを有し、該第１のＮチャネルＭＯＳトランジスタのチャネル幅が該第２のＮチャネルＭＯＳトランジスタのチャネル幅より大きく、該入力信号の遷移に応じて、互いに相補的な該第１および第２のＮチャネルＭＯＳトランジスタの各ゲート用信号をそれぞれ遷移させて出力するＡＴＤ回路を有し、そのことによって上記目的が達成される。
【００３７】
本発明のさらに他の電圧レベルシフター回路は、ソース、ドレイン、第１および第２のゲートを有する第１のトランジスタと、ソース、ドレイン、第１および第２のゲートを有する第２のトランジスタと、  ソース、ドレイン、第１および第２のゲートを有する第３のトランジスタと、  ソース、ドレイン、第１および第２のゲートを有する第４のトランジスタと、  入力信号を受け取り、第１および第２のノードに供給するそれぞれの電圧を変化させる第１のスイッチ手段とを備える電圧レベルシフター回路であって、該第１および第２のトランジスタのソース／ドレインの一方が第３のノードに接続され、該第１および第２のトランジスタのそれぞれの第１のゲートが該第３のノードに接続され、該第１のトランジスタのソース／ドレインの他方と該第２のトランジスタの第２のゲートとが該第１のノードに接続され、該第２のトランジスタのソース／ドレインの他方と該第１のトランジスタの第２のゲートとが該第２のノードに接続され、該第３および第４のトランジスタのソース／ドレインの一方が第４のノードに接続され、該第３および第４のトランジスタのそれぞれの第１のゲートが該第４のノードに接続され、該第３のトランジスタのソース／ドレインの他方と該第４のトランジスタの第２のゲートとが第５のノードに接続され、該第４のトランジスタのソース／ドレインの他方と該第３のトランジスタの第２のゲートとが第６のノードに接続され、該第１および第２のノードの電圧に基づいて、該第５および第６のノードに供給するそれぞれの電圧を変化させる第２スイッチ手段と、一端と他端とを有する抵抗等価素子であって、該一端に高電圧が印加され、該他端と該第３のノードが接続される第１の抵抗等価素子と、一端と他端とを有する抵抗等価素子であって、該一端に負電圧が印加され、該他端と該第４のノードが接続される第２の抵抗等価素子とをさらに備え、該第１の抵抗等価素子および第２のトランジスタのオン抵抗値が該第１のスイッチ手段のオン抵抗値よりも大きくなるような抵抗値の該第１の抵抗等価素子が挿入され、該第２の抵抗等価素子および第３のトランジスタのオン抵抗値が該第２のスイッチ手段のオン抵抗値よりも大きくなるような抵抗値の該第２の抵抗等価素子が挿入されており、、そのことによって上記目的が達成される。
【００３８】
前記第１および２の抵抗等価素子が抵抗素子であってもよい。
【００３９】
前記第１の抵抗等価素子が少なくとも１つのＰチャネルＭＯＳトランジスタを有すると共に、前記第２の抵抗等価素子が少なくとも１つのＮチャネルＭＯＳトランジスタを有し、該入力信号の遷移に応じて、該少なくとも１つのＰチャネルＭＯＳトランジスタのゲート用信号を遷移させて出力し、または、該少なくとも１つのＮチャネルＭＯＳトランジスタのゲート用信号を遷移させて出力するＡＴＤ回路を有してもよい。
【００４０】
前記第１の抵抗等価素子が第１および第２のＰチャネルＭＯＳトランジスタを有し、前記第１のＰチャネルＭＯＳトランジスタのチャネル幅が前記第２のＰチャネルＭＯＳトランジスタのチャネル幅より大きく、前記第２の抵抗等価素子が第１および第２のＮチャネルＭＯＳトランジスタを有し、前記第１のＮチャネルＭＯＳトランジスタのチャネル幅が前記第２のＮチャネルＭＯＳトランジスタのチャネル幅より大きく、該入力信号の遷移に応じて、該第１および第２のＰチャネルＭＯＳトランジスタのゲート用信号を遷移させて出力し、または、該第１および第２のＮチャネルＭＯＳトランジスタのゲート用信号を遷移させて出力するＡＴＤ回路を有してもよい。
【００４１】
【発明の実施の形態】
（実施形態１）
本発明の第１の実施形態における電圧レベルシフター回路の構成を図１を用いて説明する。
【００４２】
図１は、第１の実施形態の電圧レベルシフター回路の構成を示している。図１の電圧レベルシフター回路は、入力端子Ｔ１に入力される入力信号Ｓｉの電圧に応じて、出力端子Ｔ２およびＴ３から出力される出力信号Ｓｏ１およびＳｏ２の電圧をそれぞれ変化させる。
【００４３】
図１の電圧レベルシフター回路は、ソース、ドレイン、およびゲートを有するトランジスタＰ１、Ｐ２、Ｎ１およびＮ２と、インバータＩＮＶ１と、抵抗Ｒ１と、入力端子Ｔ１と、出力端子Ｔ２およびＴ３と、端子Ｔ４およびＴ５とを備えている。
【００４４】
以下に、上述した構成の接続関係を説明する。
【００４５】
入力端子Ｔ１は、トランジスタＮ１のゲートに接続されている。トランジスタＮ１のソース／ドレインの一方はノードｎｄ１に接続され、トランジスタＮ１のソース／ドレインの他方はノードｎｄ２に接続される。ノードｎｄ１は、出力信号Ｓｏ２を出力する端子Ｔ３に接続されている。ノードｎｄ２は、電圧Ｖｓｓが印加される端子Ｔ５に接続されている。なお、電圧Ｖｐｐは電圧Ｖｓｓより大きい。
【００４６】
トランジスタＰ１のソース／ドレインの一方はノードｎｄ３に接続され、トランジスタＰ１のソース／ドレインの他方はノードｎｄ１に接続される。トランジスタＰ１のゲートの一方はノードｎｄ３に接続され、トランジスタＰ１のゲートの他方はノードｎｄ４に接続されている。ノードｎｄ３は、抵抗Ｒ１を介して、電圧Ｖｐｐが印加される端子Ｔ４に接続されている。ノードｎｄ４は、出力信号Ｓｏ１を出力する端子Ｔ２に接続されている。
【００４７】
トランジスタＰ２のソース／ドレインの一方は、ノードｎｄ３に接続され、トランジスタＰ２のソース／ドレインの他方はノードｎｄ４に接続される。トランジスタＰ２のゲートの一方はノードｎｄ３に接続され、トランジスタＰ２のゲートの他方はノードｎｄ１に接続されている。
【００４８】
トランジスタＮ２のソース／ドレインの一方はノードｎｄ４に接続され、トランジスタＮ２のソース／ドレインの他方はノードｎｄ２に接続される。
【００４９】
インバータＩＮＶ１の入力端子はトランジスタＮ１のゲートに接続され、インバータＩＮＶ１の出力端子はトランジスタＮ２のゲートに接続されている。
【００５０】
以下に、入力信号Ｓｉの電圧が電圧Ｖｃｃから基準電圧Ｖｓｓへ遷移する場合における、図１の電圧レベルシフター回路の動作を説明する。
【００５１】
入力信号Ｓｉの電圧が電圧Ｖｃｃである場合、トランジスタＮ１およびＰ２がオン状態となり、トランジスタＰ１およびＮ２はオフ状態となる。
【００５２】
入力信号Ｓｉの電圧が、電圧Ｖｃｃから電圧Ｖｓｓへ遷移すると、最初にトランジスタＮ１がオフ状態となる。次に、インバータＩＮＶ１の入力端子が電圧Ｖｓｓの信号を受け取り、インバータＩＮＶ１の出力端子が電圧Ｖｃｃの信号をトランジスタＮ２のゲートに出力する。このため、トランジスタＮ２がオン状態となる。
【００５３】
このとき、依然としてトランジスタＰ２はオン状態であるため、トランジスタＰ２とトランジスタＮ２との間に、貫通電流が流れる。このため、ノードｎｄ２の電圧が上昇する。
【００５４】
上述した場合におけるノードｎｄ４の電圧は、「端子Ｔ４とノードｎｄ４との間の抵抗」と、「ノードｎｄ４と端子Ｔ５との間の抵抗」との比によって決定される。「端子Ｔ４とノードｎｄ４との間の抵抗」とは、「Ｖｐｐに付随する抵抗＋トランジスタＰ２のオン抵抗＋抵抗Ｒ１」であり、「ノードｎｄ４と端子Ｔ５との間の抵抗」とは、「トランジスタＮ２のオン抵抗＋基準電圧Ｖｓｓに付随する抵抗」である。ここで、Ｖｐｐに付随する寄生抵抗とは、端子Ｔ４とノードｎｄ４との間の寄生抵抗を意味し、基準電圧Ｖｓｓに付随する寄生抵抗とは、端子Ｔ５とノードｎｄ２との間の寄生抵抗を意味する。
【００５５】
第１の実施形態では、端子Ｔ４とノードｎｄ３との間に、抵抗Ｒ１が挿入されているため、ノードｎｄ３、ノードｎｄ４、およびノードｎｄ２を流れる電流が制限され、「端子Ｔ４と端子Ｔ５との間の抵抗」による電圧の上昇は小さくなる。つまり、抵抗Ｒ１の抵抗値を大きくすることにより、ノードｎｄ４の電圧を下げることが可能である。
【００５６】
ノードｎｄ１の電圧が「Ｖｐｐ−Ｖｔｈｐ１」より低いため、トランジスタＰ１はオンし、出力端子Ｔ３の電圧が上昇し、トランジスタＰ２がオフする。ここで、Ｖｔｈｐ１は、ｐチャネルトランジスタＰ１がオン状態になるためのしきい値である。端子Ｔ４とノードｎｄ３との間に、抵抗Ｒ１が挿入されているため、図１の電圧レベルシフター回路の反転動作は、正常に行われる。
【００５７】
なお、図１の電圧レベルシフター回路が、シリコン基板に形成される場合、抵抗Ｒ１は拡散抵抗であってもよい。また、抵抗Ｒ１はポリシリコンにより形成されてもよい。
【００５８】
一般に、デコーダ等では、電圧レベルシフター回路が多数使用されている。複数の電圧レベルシフター回路が同時に動作すると、端子Ｔ５とノードｎｄ４との間のそれぞれの寄生抵抗が顕著に大きくなる。
【００５９】
複数の電圧レベルシフター回路が同時に動作する場合、図１４に示す従来の電圧レベルシフター回路では、「端子Ｔ５とノードｎｄ４との間の抵抗」が「端子Ｔ４とノードｎｄ４との間の抵抗」より大きくなる。
【００６０】
ノードｎｄ４の電圧が「Ｖｐｐ−Ｖｔｈｐ１」より高くなると、Ｐ１トランジスタはオンされず、出力端子Ｔ３の電圧は電圧Ｖｐｐになることはない。このため、トランジスタＰ２がオフすることなく、トランジスタＰ２とトランジスタＮ２との間に貫通電流が流れ続ける。
【００６１】
第１の実施形態では、端子Ｔ４とノードｎｄ３との間に、「端子Ｔ４とノードｎｄ４との間の抵抗」が「端子Ｔ５とノードｎｄ４との間の抵抗」より大きくなるような抵抗Ｒ１が挿入されているため、上述したように、電圧レベルシフター回路の反転動作は、正常に行われる。
【００６２】
（実施形態２）
本発明の第２の実施形態における電圧レベルシフター回路の構成を図２を用いて説明する。第２の実施形態において、第１の実施形態の構成と同じ構成には同じ参照符号を付与し、その構成の説明を省略する。
【００６３】
図２は、第２の実施形態の電圧レベルシフター回路の構成を示している。
【００６４】
本発明の第２の実施形態の構成は、図２の電圧レベルシフター回路が抵抗Ｒ１の代わりにＰチャネルＭＯＳトランジスタＰＲ１を有している点を除いて、第１の実施形態の構成と同じである。ＭＯＳトランジスタＰＲ１のソース／ドレインの一方は端子Ｔ４と接続され、ＭＯＳトランジスタＰＲ１のソース／ドレインの他方はノードｎｄ３に接続されている。ＭＯＳトランジスタＰＲ１のゲートは、信号ＡＴＤを受け取る。信号ＡＴＤは、後述するＡＴＤ回路で生成される。
【００６５】
以下に、入力信号Ｓｉの電圧が、電圧Ｖｃｃから基準電圧Ｖｓｓへ遷移する場合における、図２の電圧レベルシフター回路の動作を説明する。
【００６６】
入力信号Ｓｉの電圧が、電圧Ｖｃｃである場合、トランジスタＰ１およびＮ２はオフ状態となり、トランジスタＮ１およびＰ２がオン状態となる。このとき、信号ＡＴＤの電圧はＶｓｓである。
【００６７】
信号ＡＴＤの電圧は電圧Ｖｓｓから電圧Ｖｖｖに遷移し、ＭＯＳトランジスタＰＲ１のソースとドレインと間のオン抵抗が増加する。ここで、電圧Ｖｖｖは電圧Ｖｓｓより大きく、電圧Ｖｃｃより小さい。その後、入力信号Ｓｉの電圧が電圧Ｖｃｃから電圧Ｖｓｓに遷移する。
【００６８】
入力信号Ｓｉの電圧が、電圧Ｖｃｃから基準電圧Ｖｓｓへ遷移すると、最初にトランジスタＮ１がオフ状態となる。次に、インバータＩＮＶ１の入力端子が電圧Ｖｓｓの信号を受け取り、インバータＩＮＶ１の出力端子が電圧Ｖｃｃの信号をトランジスタＮ２のゲートに出力する。このため、トランジスタＮ２がオン状態となる。
【００６９】
第２の実施形態では、入力信号Ｓｉの電圧が電圧Ｖｃｃから電圧Ｖｓｓに遷移する際、ＭＯＳトランジスタＰＲ１の電流を流す能力が低下するため、ＭＯＳトランジスタＰＲ１のソースとドレインとの間の抵抗成分が大きくなる。つまり、「端子Ｔ４とノードｎｄ４との間の抵抗（トランジスタＰ２のオン抵抗＋ＭＯＳトランジスタＰＲ１のオン抵抗＋Ｖｐｐに付随する寄生抵抗）」が「端子Ｔ５とノードｎｄ４との間の抵抗（トランジスタＮ２のオン抵抗＋基準電圧Ｖｓｓに付随する寄生抵抗）」より大きくなる。このため、ノードｎｄ３、ノードｎｄ４、およびノードｎｄ２を流れる電流が制限され、「端子Ｔ４と端子Ｔ５との間の抵抗」による電圧の上昇は小さくなる。出力端子Ｔ２の電圧が「Ｖｐｐ−Ｖｔｈｐ１」より低くなるため、Ｐ１トランジスタはオン状態になり、出力端子Ｔ３の電圧は電圧Ｖｐｐになる。
【００７０】
図３は、信号ＡＴＤと入力信号Ｓｉとの関係を表すタイミングチャートの一例を示している。入力信号Ｓｉが電圧Ｖｃｃから電圧Ｖｓｓに遷移する前、ＭＯＳトランジスタＰＲ１が電流を流す能力を低下させるために、信号ＡＴＤの電圧が電圧Ｖｓｓから電圧Ｖｖｖに遷移される。入力信号Ｓｉが電圧Ｖｃｃから電圧Ｖｓｓに遷移した後、ＭＯＳトランジスタＰＲ１の能力を高めるために、信号ＡＴＤが電圧Ｖｖｖから電圧Ｖｓｓに遷移される。
【００７１】
図４は、図３に示す信号ＡＴＤと入力信号Ｓｉとを生成するＡＴＤ回路を示している。ＡＴＤ回路は、入力信号Ｓに基づいて信号ＡＴＤと入力信号Ｓｉとを生成する。ここで、入力信号Ｓは、電圧レベルシフター回路の出力端子の電圧を反転させることを指示する信号である。ＡＴＤ回路は、入力信号Ｓの電圧の遷移に応じて、信号ＡＴＤを電圧Ｖｓｓから電圧Ｖｖｖまたは電圧Ｖｖｖから電圧Ｖｓｓに遷移する。ＡＴＤ回路の電圧は、信号ＡＴＤが電圧Ｖｓｓから電圧Ｖｖｖに遷移した後、入力信号Ｓｉの電圧を電圧Ｖｃｃから電圧Ｖｓｓに遷移する。
【００７２】
電圧レベルシフター回路がシリコン基板に形成される場合、図１の電圧レベルシフター回路に比べて小さい面積で、図２の電圧レベルシフター回路がシリコン基板の上に形成される。「端子Ｔ４とノードｎｄ４との間の抵抗」を「端子Ｔ５とノードｎｄ４との間の抵抗」より大きくするための素子が、抵抗の代わりにＭＯＳトランジスタで構成されているためである。
【００７３】
上記素子がＭＯＳトランジスタで構成されているため、入力信号Ｓｉが電圧Ｖｃｃから電圧Ｖｓｓに遷移するときに、上記素子の抵抗を高くすることができる。このため、第２の実施形態における電圧レベルシフター回路の反転動作は、正常に行われる。また、図２の電圧レベルシフター回路は、図１の電圧レベルシフター回路に比べて、電圧レベルシフター回路で消費される電力を小さくすることができる。
【００７４】
（実施形態３）
本発明の第３の実施形態における電圧レベルシフター回路の構成を図５を用いて説明する。第３の実施形態において、第１の実施形態の構成と同じ構成には参照符号を付与し、その構成の説明を省略する。
【００７５】
図５は、第３の実施形態の電圧レベルシフター回路の構成を示している。
【００７６】
本発明の第３の実施形態の構成は、図５の電圧レベルシフター回路が抵抗Ｒ１の代わりにＰチャネルＭＯＳトランジスタＰＲ１およびＰＲ２を有している点を除いて、第１の実施形態の構成と同じである。
【００７７】
ＭＯＳトランジスタＰＲ１およびＰＲ２は、それぞれのゲートが電圧Ｖｓｓの信号を受け取るとそれぞれオン状態になる。また、ＭＯＳトランジスタＰＲ１およびＰＲ２は、それぞれのゲートが電圧Ｖｐｐの信号を受け取るとそれぞれオフ状態になる。トランジスタＰＲ１のトランジスタサイズつまりチャネル幅は、トランジスタＰＲ２のチャネル幅より大きい。例えば、トランジスタＰＲ１のチャネル幅が２０μｍであり、トランジスタＰＲ２のチャネル幅が５μｍであってもよい。
【００７８】
ＭＯＳトランジスタＰＲ１のソース／ドレインの一方は端子Ｔ４と接続され、ＭＯＳトランジスタＰＲ１のソース／ドレインの他方はノードｎｄ３に接続される。ＭＯＳトランジスタＰＲ１のゲートは、信号ＡＴＤ１を受け取る。ＭＯＳトランジスタＰＲ２のソース／ドレインの一方は端子Ｔ４と接続され、ＭＯＳトランジスタＰＲ２のソース／ドレインの他方はノードｎｄ３に接続されている。ＭＯＳトランジスタＰＲ２のゲートは、信号ＡＴＤ２を受け取る。信号ＡＴＤ１および信号ＡＴＤ２は、後述するＡＴＤ回路で生成される。
【００７９】
以下に、入力信号Ｓｉの電圧が、電圧Ｖｃｃから基準電圧Ｖｓｓへ遷移する場合における、図５の電圧レベルシフター回路の動作を説明する。
【００８０】
入力信号Ｓｉの電圧が電圧Ｖｃｃである場合、トランジスタＰ１およびＮ２はオフ状態となり、トランジスタＮ１およびＰ２がオン状態となる。このとき、信号ＡＴＤ１の電圧は電圧Ｖｓｓであり、ＭＯＳトランジスタＰＲ１はオン状態である。また、信号ＡＴＤ２の電圧は電圧Ｖｐｐであり、ＭＯＳトランジスタＰＲ２はオフ状態になる。
【００８１】
その後、信号ＡＴＤ１の電圧は電圧Ｖｓｓから電圧Ｖｐｐに遷移し、ＭＯＳトランジスタＰＲ１はオフ状態になる。また、信号ＡＴＤ２の電圧は電圧Ｖｐｐから電圧Ｖｓｓに遷移し、ＭＯＳトランジスタＰＲ２はオン状態になる。その後、入力信号Ｓｉの電圧が電圧Ｖｃｃから電圧Ｖｓｓに遷移する。
【００８２】
入力信号Ｓｉの電圧が、電圧Ｖｃｃから電圧Ｖｓｓへ遷移すると、最初にトランジスタＮ１がオフ状態となる。次に、インバータＩＮＶ１の入力端子が電圧Ｖｓｓの信号を受け取り、インバータＩＮＶ１の出力端子が電圧Ｖｃｃの信号をトランジスタＮ２のゲートに出力する。このため、トランジスタＮ２がオン状態となる。
【００８３】
第３の実施形態では、入力信号Ｓｉの電圧が電圧Ｖｃｃから電圧Ｖｓｓに遷移するとき、ＭＯＳトランジスタＰＲ１がオフ状態であり、ＭＯＳトランジスタＰＲ２がオン状態である。ＭＯＳトランジスタＰＲ２のオン抵抗は、ＭＯＳトランジスタＰＲ１に比べて高い。ＭＯＳトランジスタＰＲ２のオン抵抗が高いため、「端子Ｔ４とノードｎｄ４との間の抵抗（トランジスタＰ２のオン抵抗＋ＭＯＳトランジスタＰＲ２のオン抵抗＋Ｖｐｐに付随する寄生抵抗）」が「端子Ｔ５とノードｎｄ４との間の抵抗（トランジスタＮ２のオン抵抗＋基準電圧Ｖｓｓに付随する寄生抵抗）」より大きくなる。
【００８４】
このため、ノードｎｄ３、ノードｎｄ４、およびノードｎｄ２を流れる電流が制限され、「端子Ｔ４と端子Ｔ５との間の抵抗」による電圧の上昇は小さくなる。ノードｎｄ４の電圧が「Ｖｐｐ−Ｖｔｈｐ１」より低くなるため、トランジスタＰ１はオン状態になり、出力端子Ｔ３の電圧は電圧Ｖｐｐになる。
【００８５】
図６は、信号ＡＴＤと入力信号Ｓｉとの関係を表すタイミングチャートの一例を示している。入力信号Ｓｉが電圧Ｖｃｃから電圧Ｖｓｓに遷移する前、「端子Ｔ４とノードｎｄ４との間の抵抗」を「端子Ｔ５とノードｎｄ４との間の抵抗」より大きくするために、信号ＡＴＤ１が電圧Ｖｓｓから電圧Ｖｐｐに遷移され、信号ＡＴＤ２が電圧Ｖｐｐの電圧から電圧Ｖｓｓに遷移される。入力信号Ｓｉの電圧が電圧Ｖｃｃから電圧Ｖｓｓに遷移した後、信号ＡＴＤ１が電圧Ｖｐｐから電圧Ｖｓｓに遷移され、信号ＡＴＤ２の電圧が電圧Ｖｓｓから電圧Ｖｐｐに遷移される。
【００８６】
図７は、図６に示す信号ＡＴＤ１および２と入力信号Ｓｉとを生成するＡＴＤ回路を示している。ＡＴＤ回路は、入力信号Ｓに基づいて信号ＡＴＤ１および２と入力信号Ｓｉとを生成する。ここで、入力信号Ｓは、電圧レベルシフター回路の出力端子の電圧を反転させることを指示する信号である。ＡＴＤ回路は、入力信号Ｓの電圧の遷移に応じて、信号ＡＴＤ１の電圧を電圧Ｖｓｓから電圧Ｖｐｐに遷移し、信号ＡＴＤ２の電圧を電圧Ｖｐｐから電圧Ｖｓｓに遷移する。ある期間が経過した後、ＡＴＤ回路は、入力信号Ｓｉの電圧を電圧Ｖｃｃから電圧Ｖｓｓに遷移する。
【００８７】
入力信号Ｓｉの電圧が遷移する場合、電流を流す能力の小さいＭＯＳトランジスタＰＲ２だけがオン状態になり、入力信号Ｓｉが遷移しない場合（通常状態の場合）、電流を流す能力の大きいＭＯＳトランジスタＰＲ１がオン状態になる。このため、図５の電圧レベルシフター回路は、図２の電圧レベルシフター回路に比べて、通常状態で、電圧Ｖｐｐを安定して、出力端子Ｔ２またはＴ３から出力することができる。
【００８８】
（実施形態４）
本発明の第４の実施形態における電圧レベルシフター回路の構成を図８を用いて説明する。
【００８９】
図８は、第４の実施形態の電圧レベルシフター回路の構成を示している。図８の電圧レベルシフター回路は、入力端子Ｔ１に入力される入力信号Ｓｉの電圧に応じて、出力端子Ｔ２およびＴ３から出力される出力信号Ｓｏ１およびＳｏ２の電圧をそれぞれ変化させる。
【００９０】
図８の電圧レベルシフター回路は、ソース、ドレイン、およびゲートを有するトランジスタＰ１、Ｐ２、Ｎ１およびＮ２と、インバータＩＮＶ２およびＩＮＶ３と、抵抗等価素子Ｘと、入力端子Ｔ１と、出力端子Ｔ２およびＴ３と、端子Ｔ４およびＴ５とを備えている。
【００９１】
以下に、上述した構成の接続関係を説明する。
【００９２】
入力端子Ｔ１は、インバータＩＮＶ２の入力端子に接続されている。インバータＩＮＶ２の出力端子は、ノードｎｄ５を介して、インバータＩＮＶ３の入力端子に接続されている。インバータＩＮＶ３の出力端子は、ノードｎｄ６に接続されている。インバータＩＮＶ２に電圧を供給するための端子の一方は、第１の電源（図示されず）に接続され、インバータＩＮＶ３に電圧を供給するための端子の一方は、第１の電源（図示されず）に接続されている。また、インバータＩＮＶ２に電圧を供給するための端子の他方は、ノードｎｄ２を介して、端子Ｔ５に接続され、インバータＩＮＶ３に電圧を供給するための端子の他方は、ノードｎｄ２を介して、端子Ｔ５に接続されている。
【００９３】
トランジスタＮ１のソース／ドレインの一方はノードｎｄ１に接続され、トランジスタＮ１のソース／ドレインの他方はノードｎｄ５に接続される。トランジスタＮ１のゲートは、常に電圧Ｖｃｃを受け取る。ノードｎｄ１は、出力信号Ｓｏ２を出力する端子Ｔ３に接続されている。
【００９４】
トランジスタＰ１のソース／ドレインの一方はノードｎｄ３に接続され、トランジスタＰ１のソース／ドレインの他方はノードｎｄ１に接続される。トランジスタＰ１のゲートの一方はノードｎｄ３に接続され、トランジスタＰ１のゲートの他方はノードｎｄ４に接続されている。ノードｎｄ３は、抵抗等価素子Ｘを介して、電圧Ｖｐｐが印加される端子Ｔ４に接続される。ノードｎｄ４は、出力信号Ｓｏ１を出力する端子Ｔ２に接続される。
【００９５】
トランジスタＰ２のソース／ドレインの一方は、ノードｎｄ３に接続され、トランジスタＰ２のソース／ドレインの他方はノードｎｄ４に接続される。トランジスタＰ２のゲートの一方はノードｎｄ３に接続され、トランジスタＰ２のゲートの他方はノードｎｄ１に接続されている。
【００９６】
トランジスタＮ２のソース／ドレインの一方はノードｎｄ４に接続され、トランジスタＮ２のソース／ドレインの他方はノードｎｄ６に接続される。トランジスタＮ２のゲートは、常に電圧Ｖｃｃを受け取る。
【００９７】
以下に、入力信号Ｓｉの電圧が電圧Ｖｃｃから基準電圧Ｖｓｓへ遷移する場合における、図８の電圧レベルシフター回路の動作を説明する。
【００９８】
入力信号Ｓｉの電圧が電圧Ｖｃｃである場合、ノードｎｄ５の電圧が電圧Ｖｓｓであり、ノードｎｄ６の電圧がＶｃｃである。この場合、トランジスタＰ１はオフ状態となり、トランジスタＰ２がオン状態となる。
【００９９】
入力信号Ｓｉの電圧が、電圧Ｖｃｃから基準電圧Ｖｓｓへ遷移すると、ノードｎｄ５の電圧が電圧Ｖｃｃになる。また、ノードｎｄ１出力端子Ｔ３の電圧は、Ｐ１トランジスタがオフ状態なので、「Ｖｃｃ−Ｖｔｈｎ１」まで上昇する。ここで、Ｖｔｈｎ１はトランジスタＮ１がオン状態になる場合のしきい値である。
【０１００】
次に、ノードｎｄ６の電圧が電圧Ｖｓｓになる。トランジスタＰ２のゲートの電圧がＶｃｃ−Ｖｔｈｎ１であるため、依然としてトランジスタＰ２はオン状態である。このため、トランジスタＰ２とトランジスタＮ２との間に、貫通電流が流れ、ノードｎｄ２の電圧が上昇する。
【０１０１】
第４の実施形態の電圧レベルシフター回路では、端子Ｔ４とノードｎｄ４との間に、抵抗等価素子Ｘが挿入されているため、ノードｎｄ３、ノードｎｄ４、およびノードｎｄ２を流れる電流が制限され、上述したような「ノードｎｄ４と端子Ｔ５との間の抵抗」による電圧の上昇は小さくなる。つまり、抵抗等価素子の抵抗値を大きくすることにより、出力端子Ｔ２の電圧を下げることが可能である。このため、図８の電圧レベルシフター回路の反転動作は、正常に行われる。
【０１０２】
「端子Ｔ４とノードｎｄ４との間の抵抗」が「端子Ｔ５とノードｎｄ４との間の抵抗」より大きければ、抵抗等価素子Ｘは、第１の実施形態のような抵抗であってもよい。図８の電圧レベルシフター回路が、シリコン基板に形成される場合、上記抵抗は拡散抵抗であってもよいし、上記抵抗はポリシリコンにより形成されてもよい。
【０１０３】
「端子Ｔ４とノードｎｄ４との間の抵抗」が「端子Ｔ５とノードｎｄ４との間の抵抗」より大きければ、抵抗等価素子Ｘは、第２の実施形態のようなＰチャネルＭＯＳトランジスタであってもよい。
【０１０４】
「端子Ｔ４とノードｎｄ４との間の抵抗」が「端子Ｔ５とノードｎｄ４との間の抵抗」より大きければ、抵抗等価素子Ｘは、第３の実施形態のようなＰチャネルＭＯＳトランジスタと、そのＰチャネルＭＯＳトランジスタのチャネル幅より狭いＰチャネルＭＯＳトランジスタとを備えていてもよい。
【０１０５】
（実施形態５）
本発明の第５の実施形態における電圧レベルシフター回路の構成を図９を用いて説明する。
【０１０６】
図９は、第５の実施形態の電圧レベルシフター回路の構成を示している。図９の電圧レベルシフター回路は、入力端子Ｔ１に入力される入力信号Ｓｉの電圧に応じて、出力端子Ｔ２およびＴ３から出力される出力信号Ｓｏ１およびＳｏ２の電圧をそれぞれ変化させる。第５の実施形態では、出力信号Ｓｏ１およびＳｏ２の電圧は、ＶｃｃとＶｎとの値を持つ。ここで、 Ｖｎは、負の電圧である。
【０１０７】
図９の電圧レベルシフター回路は、ソース、ドレイン、およびゲートを有するトランジスタＰ１、Ｐ２、Ｎ１およびＮ２と、インバータＩＮＶ４と、抵抗等価素子Ｘと、入力端子Ｔ１と、出力端子Ｔ２およびＴ３と、端子Ｔ４、Ｔ５およびＴ６とを備えている。
【０１０８】
以下に、上述した構成の接続関係を説明する。
【０１０９】
入力端子Ｔ１は、インバータＩＮＶ４の入力端子に接続される。さらに、入力端子Ｔ１は、トランジスタＰ１のゲートの一方に接続されている。トランジスタＰ１のゲートの他方は、ノードｎｄ１５に接続される。トランジスタＰ１のソース／ドレインの一方はノードｎｄ１５に接続され、トランジスタＰ１のソース／ドレインの他方はノードｎｄ１１に接続される。ノードｎｄ１１は、出力信号Ｓｏ２を出力する端子Ｔ３に接続されている。
【０１１０】
トランジスタＰ２のソース／ドレインの一方はノードｎｄ１５に接続され、トランジスタＰ２のソース／ドレインの他方はノードｎｄ１４に接続される。トランジスタＰ２のゲートの一方はインバータＩＮＶ４の出力端子に接続され、トランジスタＰ２のゲートの他方はノードｎｄ１５に接続される。
【０１１１】
インバータＩＮＶ４に電圧を供給するための端子の一方は、ノードｎｄ１５に接続され、インバータＩＮＶ４に電圧を供給するための端子の他方は、ノードｎｄ１２を介して、端子Ｔ５に接続される。端子Ｔ５には、電圧Ｖｓｓが印加される。
【０１１２】
トランジスタＮ１のソース／ドレインの一方はノードｎｄ１１に接続され、トランジスタＮ１のソース／ドレインの他方はノードｎｄ１３に接続される。トランジスタＮ１のゲートの一方はノードｎｄ１４に接続され、トランジスタＮ１のゲートの他方はノードｎｄ１３に接続されている。ノードｎｄ１３は、抵抗等価素子Ｘを介して、電圧Ｖｎが印加される端子Ｔ４に接続されている。ノードｎｄ１４は、出力信号Ｓｏ１を出力する端子Ｔ２に接続されている。
【０１１３】
トランジスタＮ２のソース／ドレインの一方は、ノードｎｄ１４に接続され、トランジスタＮ２のソース／ドレインの他方はノードｎｄ１３に接続される。トランジスタＮ２のゲートの一方はノードｎｄ１１に接続され、トランジスタＮ２のゲートの他方はノードｎｄ１３に接続されている。
【０１１４】
以下に、入力信号Ｓｉの電圧が、基準電圧Ｖｓｓから電圧Ｖｃｃへ遷移する場合における、図９の電圧レベルシフター回路の動作を説明する。
【０１１５】
入力信号Ｓｉの電圧が電圧Ｖｓｓである場合、トランジスタＰ１がオン状態となり、トランジスタＰ２がオフ状態となる。このため、トランジスタＮ１がオフ状態となり、トランジスタＮ２がオン状態となる。出力端子Ｔ２は電圧Ｖｎの信号Ｓｏ１を出力し、出力端子Ｔ３は電圧Ｖｃｃの信号Ｓｏ２を出力する。
【０１１６】
入力信号Ｓｉの電圧が基準電圧Ｖｓｓから電圧Ｖｃｃへ遷移すると、トランジスタＰ１がオン状態からオフ状態になる。次に、トランジスタＰ２がオフ状態からオン状態になる。
【０１１７】
抵抗等価素子Ｘが端子Ｔ４とノードｎｄ１３との間に挿入されているため、図１６の電圧レベルシフター回路に比べて、ノードｎｄ１４の電圧が降下しにくい。言い換えると、第５の実施形態の高電圧レベルシフターでは、抵抗等価素子Ｘが端子Ｔ４とノードｎｄ１３との間に挿入されているため、ノードｎｄ１５、ノードｎｄ１４、およびノードｎｄ１３を流れる電流が制限される。このことによって、第５の実施形態における電圧レベルシフター回路の反転動作は、正常に行われる。
【０１１８】
「端子Ｔ４とノードｎｄ１４との間の抵抗」が「端子Ｔ６とノードｎｄ１４との間の抵抗」より大きければ、抵抗等価素子Ｘは、第１の実施形態のような抵抗であってもよい。図９の電圧レベルシフター回路が、シリコン基板に形成される場合、上記抵抗は拡散抵抗であってもよい。また、上記抵抗はポリシリコンにより形成されてもよい。
【０１１９】
「端子Ｔ４とノードｎｄ１４との間の抵抗」が「端子Ｔ６とノードｎｄ１４との間の抵抗」より大きければ、抵抗等価素子Ｘは、第２の実施形態のようなＰチャネルＭＯＳトランジスタであってもよい。
【０１２０】
「端子Ｔ４とノードｎｄ１４との間の抵抗」が「端子Ｔ６とノードｎｄ１４との間の抵抗」より大きければ、抵抗等価素子Ｘは、第３の実施形態のようなＰチャネルＭＯＳトランジスタと、そのＰチャネルＭＯＳトランジスタのチャネル幅より狭いＰチャネルＭＯＳトランジスタとを備えていてもよい。
【０１２１】
（実施形態６）
本発明の第６の実施形態における電圧レベルシフター回路の構成を図１０を用いて説明する。
【０１２２】
図１０は、第６の実施形態の電圧レベルシフター回路の構成を示している。図１０の電圧レベルシフター回路は、入力信号Ｓｉと信号ＰＡＴＤ１、 ＰＡＴＤ２、ＮＡＴＤ１およびＮＡＴＤ２とに基づいて、出力端子Ｔ２およびＴ３から出力される出力信号Ｓｏ１およびＳｏ２の電圧を変化させる。第６の実施形態では、出力信号Ｓｏ１およびＳｏ２の電圧は、ＶｐｐとＶｎとの値を持つ。ここで、Ｖｎは、負の電圧である。
【０１２３】
図１０の電圧レベルシフター回路は、ソース、ドレイン、およびゲートを有するトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４、Ｎ１、Ｎ２、Ｎ３およびＮ４と、インバータＩＮＶ１と、ＰチャネルＭＯＳトランジスタＰＲ１およびＰＲ２と、ＮチャネルＭＯＳトランジスタＮＲ１およびＮＲ２と、入力端子Ｔ１と、出力端子Ｔ２およびＴ３と、端子Ｔ４、Ｔ５およびＴ６とを備えている。
【０１２４】
以下に、上述した構成の接続関係を説明する。
【０１２５】
図１０の部分Ａの構成は、上述した図５の電圧レベルシフター回路の構成と同じであるので、詳しい説明を省略する。なお、部分Ａは、抵抗等価素子Ｘ１と、トランジスタＰ１、Ｐ２、Ｎ１およびＮ２と、インバータＩＮＶ１と、入力端子Ｔ１とを備えている。また、図１０の電圧レベルシフター回路の抵抗等価素子Ｘ１は、ＰチャネルＭＯＳトランジスタＰＲ１およびＰＲ２を有している。トランジスタＰＲ１のチャネル幅は、トランジスタＰＲ２のチャネル幅より広い。例えば、トランジスタＰＲ１のチャネル幅が２０μｍであり、トランジスタＰＲ２のチャネル幅が５μｍであってもよい。
【０１２６】
部分Ａのノードｎｄ４は、トランジスタＰ３のゲートの一方に接続されている。トランジスタＰ３のゲートの他方は、部分Ａのノードｎｄ３に接続される。トランジスタＰ３のソース／ドレインの一方はノードｎｄ３に接続され、トランジスタＰ３のソース／ドレインの他方はノードｎｄ５に接続される。ノードｎｄ５は、出力信号Ｓｏ２を出力する端子Ｔ３に接続されている。
【０１２７】
トランジスタＰ４のソース／ドレインの一方はノードｎｄ３に接続され、トランジスタＰ４のソース／ドレインの他方はノードｎｄ８に接続される。トランジスタＰ４のゲートの一方は部分Ａのノードｎｄ１に接続され、トランジスタＰ４のゲートの他方はノードｎｄ３に接続される。ノードｎｄ８は、出力信号Ｓｏ１を出力する端子Ｔ２に接続されている。
【０１２８】
トランジスタＮ３のソース／ドレインの一方はノードｎｄ５に接続され、トランジスタＮ３のソース／ドレインの他方はノードｎｄ７に接続される。トランジスタＮ３のゲートの一方はノードｎｄ８に接続され、トランジスタＮ３のゲートの他方はノードｎｄ７に接続されている。ノードｎｄ１４は、出力信号Ｓｏ１を出力する端子Ｔ２に接続されている。
【０１２９】
トランジスタＮ４のソース／ドレインの一方は、ノードｎｄ８に接続され、トランジスタＮ４のソース／ドレインの他方はノードｎｄ７に接続される。トランジスタＮ４のゲートの一方はノードｎｄ５に接続され、トランジスタＮ４のゲートの他方はノードｎｄ７に接続されている。
【０１３０】
ノードｎｄ７は、抵抗等価素子Ｘ２を介して端子Ｔ６に接続されている。図１０の電圧レベルシフター回路の抵抗等価素子Ｘ１は、ＮチャネルＭＯＳトランジスタＮＲ１およびＮＲ２を有している。トランジスタＮＲ１のチャネル幅は、トランジスタＮＲ２のチャネル幅より広い。例えば、トランジスタＮＲ１のチャネル幅が２０μｍであり、トランジスタＮＲ２のチャネル幅が５μｍであってもよい。
【０１３１】
図１１のＡＴＤ回路は、入力信号Ｓとモード切り換え信号Ｍとを受け取り、入力信号Ｓとモード切り換え信号Ｍとに基づいて、入力信号Ｓｉと信号ＰＡＴＤ１、ＰＡＴＤ２、ＮＡＴＤ１、およびＮＡＴＤ２とを生成する。信号ＰＡＴＤ１、ＰＡＴＤ２、ＮＡＴＤ１、およびＮＡＴＤ２は、トランジスタＰＲ１、トランジスタＰＲ２、トランジスタＮＲ、およびトランジスタＮＲ２にそれぞれ入力される。入力信号Ｓは、電圧Ｖｃｃと電圧Ｖｓｓとを持つ。
【０１３２】
モード切り換え信号Ｍが図１０の電圧レベルシフター回路に正電圧レベルシフターとして働くことを指示する信号である場合、図１０の電圧レベルシフター回路の端子Ｔ２およびＴ３の電圧は、電圧Ｖｓｓまたは電圧Ｖｐｐとなる。端子Ｔ４には、電圧Ｖｐｐが印加され、端子Ｔ６には、電圧Ｖｓｓが印加される。また、端子Ｔ５には、電圧Ｖｓｓが印加される。
【０１３３】
モード切り換え信号Ｍが図１０の電圧レベルシフター回路に負電圧レベルシフターとして働くことを指示する信号の場合、図１０の電圧レベルシフター回路の端子Ｔ２およびＴ３の電圧は、電圧Ｖｓｓまたは電圧Ｖｎとなる。端子Ｔ４には、電圧Ｖｃｃが印加され、端子Ｔ６には、電圧Ｖｎが印加される。また、端子Ｔ５には、電圧Ｖｓｓが印加される。
【０１３４】
正電圧レベルシフターとして働くことを指示するモード切り換え信号Ｍが図１１のＡＴＤ回路に入力された場合の、入力信号Ｓｉと信号ＰＡＴＤ１、ＰＡＴＤ２、ＮＡＴＤ１、およびＮＡＴＤ２とのタイミングチャートの一例を図１２に示す。また、負電圧レベルシフターとして働くことを指示するモード切り換え信号Ｍが図１１のＡＴＤ回路に入力された場合の、入力信号Ｓｉと信号ＰＡＴＤ１、ＰＡＴＤ２、ＮＡＴＤ１、およびＮＡＴＤ２とのタイミングチャートの一例を図１３に示す。
【０１３５】
以下に、図１０の電圧レベルシフター回路が正電圧レベルシフターとして働く場合の動作を説明する。図１１のＡＴＤ回路は、図１０の電圧レベルシフター回路が正電圧レベルシフターとして働くことを指示するモード切り換え信号Ｍと、入力信号Ｓｉの電圧が基準電圧Ｖｓｓから電圧Ｖｃｃへ遷移することを指示する入力信号Ｓとを受け取る。上述したように、端子Ｔ４には電圧Ｖｐｐが印加され、端子Ｔ６には電圧Ｖｃｃが印加されている。なお、端子Ｔ５には常に電圧Ｖｓｓが印加されている。
【０１３６】
初期状態では、信号ＰＡＴＤ１の電圧はＶｓｓであり、信号ＰＡＴＤ２の電圧はＶｐｐである。このため、トランジスタＰＲ１がオン状態になり、トランジスタＰＲ２がオフ状態になる。このとき、信号ＮＡＴＤ１およびＮＡＴＤ２の電圧はＶｃｃであり、トランジスタＮＲ１およびＮＲ２はオン状態である。
【０１３７】
この初期状態では、入力信号Ｓｉの電圧が電圧Ｖｃｃであるため、トランジスタＮ１およびＰ２がオン状態であり、トランジスタＮ２およびＰ１がオフ状態となる。ノードｎｄ１の電圧がＶｓｓとなり、ノードｎｄ４電圧がＶｐｐとなる。
【０１３８】
このため、トランジスタＮ３およびＰ４がオン状態になり、トランジスタＮ４およびＰ３がオフ状態になる。その結果、出力端子Ｔ２およびＴ３は、電圧Ｖｐｐの信号Ｓｏ１および電圧Ｖｓｓの信号Ｓｏ２をそれぞれ出力する。
【０１３９】
入力信号Ｓｉの電圧が電圧Ｖｓｓから電圧Ｖｃｃへ遷移する前に、信号ＰＡＴＤ１の電圧が電圧Ｖｓｓから電圧Ｖｐｐに遷移し、信号ＰＡＴＤ２の電圧が電圧Ｖｐｐから電圧Ｖｓｓに遷移する。このため、トランジスタＰＲ１がオフ状態となり、トランジスタＰＲ２がオン状態になる。なお、信号ＮＡＴＤ１およびＮＡＴＤ２の電圧は電圧Ｖｃｃを維持する。
【０１４０】
次に、入力信号Ｓｉが電圧Ｖｃｃから電圧Ｖｓｓ遷移すると、トランジスタＮ１がオフ状態になる。次に、インバータＩＮＶ１から出力される信号の電圧は電圧Ｖｃｃに遷移するため、トランジスタＮ２はオンする。トランジスタＰ２は依然としてオン状態であるため、端子Ｔ４と端子Ｔ５との間に貫通電流が流れる。しかしながら、トランジスタＰＲ２のチャネル幅がトランジスタＰＲ１のチャネル幅よりも狭いため、トランジスタＰＲ２の電流を流す能力は、トランジスタＰＲ１の電流を流す能力に比べて低い。電流を流す能力が大きいトランジスタＰＲ１がオフ状態であり、電流を流す能力が小さいトランジスタＰＲ２がオン状態であるため、端子Ｔ４と端子Ｔ５との間に流れる貫通電流が抑制される。このため、ノードｎｄ４の電圧が、「Ｖｐｐ−Ｖｔｈｐ２」より低くなり、トランジスタＰ１はオン状態になる。ここで、Ｖｔｈｐ２はトランジスタＰ２がオン状態になるためのしきい値である。
【０１４１】
この結果、トランジスタＰ３およびＮ４はオン状態になり、トランジスタＮ３およびＰ４はオフ状態になり、端子Ｔ２から電圧Ｖｓｓの信号Ｓｏ１が出力され、端子Ｔ３から電圧Ｖｐｐの信号Ｓｏ２が出力される。
【０１４２】
以下に、図１０の電圧レベルシフター回路が負電圧レベルシフターとして働く場合の動作を説明する。図１１のＡＴＤ回路は、図１０の電圧レベルシフター回路が負電圧レベルシフターとして働くことを指示するモード切り換え信号Ｍと、入力信号Ｓｉの電圧が基準電圧Ｖｓｓから電圧Ｖｃｃへ遷移することを指示する入力信号Ｓとを受け取る。上述したように、端子Ｔ４には電圧Ｖｃｃが印加され、端子Ｔ６には電圧Ｖｎが印加されている。なお、端子Ｔ５には常に電圧Ｖｓｓが印加されている。
【０１４３】
初期状態では、信号ＮＡＴＤ１の電圧はＶｃｃであり、信号ＮＡＴＤ２の電圧はＶｎである。このため、トランジスタＮＲ１がオン状態になり、トランジスタＮＲ２がオフ状態になる。このとき、信号ＰＡＴＤ１およびＰＡＴＤ２の電圧はＶｓｓであり、トランジスタＰＲ１およびＰＲ２はオン状態である。
【０１４４】
この初期状態では、入力信号Ｓｉの電圧が電圧Ｖｃｃであるため、トランジスタＮ１およびＰ２がオン状態であり、トランジスタＮ２およびＰ１がオフ状態となる。ノードｎｄ１の電圧がＶｓｓとなり、ノードｎｄ４が電圧がＶｃｃとなる。
【０１４５】
このため、トランジスタＮ３およびＰ４がオン状態になり、トランジスタＮ４およびＰ３がオフ状態になる。その結果、出力端子Ｔ２およびＴ３は、電圧Ｖｃｃの信号Ｓｏ１および電圧Ｖｎの信号Ｓｏ２をそれぞれ出力する。
【０１４６】
入力信号Ｓｉの電圧が電圧Ｖｓｓから電圧Ｖｃｃへ遷移する前に、信号ＮＡＴＤ１の電圧が電圧Ｖｃｃから電圧Ｖｎに遷移し、信号ＮＡＴＤ２の電圧が電圧Ｖｎから電圧Ｖｃｃに遷移する。このため、トランジスタＮＲ１がオフ状態となり、トランジスタＮＲ２がオン状態になる。なお、信号ＰＡＴＤ１およびＰＡＴＤ２の電圧は電圧Ｖｓｓを維持する。
【０１４７】
次に、入力信号Ｓｉが電圧Ｖｃｃから電圧Ｖｓｓ遷移すると、トランジスタＮ１がオフ状態になる。次に、インバータＩＮＶ１から出力される信号の電圧は電圧Ｖｃｃに遷移するため、トランジスタＮ２はオンする。
【０１４８】
この結果、ノードｎｄ１の電圧はＶｃｃとなり、ノードｎｄ４の電圧はＶｓｓとなる。このため、トランジスタＰ３がオン状態になり、トランジスタＰ４がオフ状態になる。
【０１４９】
ここで、トランジスタＮ３は依然としてオン状態であるため、端子Ｔ４と端子Ｔ６との間に貫通電流が流れる。しかしながら、トランジスタＮＲ２のチャネル幅がトランジスタＮＲ１のチャネル幅よりも狭いため、トランジスタＮＲ２の電流を流す能力は、トランジスタＮＲ１の電流を流す能力に比べて低い。電流を流す能力が大きいトランジスタＮＲ１がオフ状態であり、電流を流す能力が小さいトランジスタＮＲ２がオン状態であるため、端子Ｔ４と端子Ｔ６との間に流れる貫通電流が抑制される。
【０１５０】
このため、ノードｎｄ５の電圧が上昇し、「Ｖｐｐ−Ｖｔｈｎ４」より高くなり、トランジスタＮ４はオン状態になる。ここで、Ｖｔｈn４はトランジスタＮ４がオン状態になるためのしきい値である。
【０１５１】
この結果、トランジスタＰ３およびＮ４はオン状態になり、トランジスタＮ３およびＰ４はオフ状態になり、端子Ｔ２から電圧Ｖｓｓの信号Ｓｏ１が出力され、端子Ｔ３から電圧Ｖｐｐの信号Ｓｏ２が出力される。上述したように、電圧レベルシフター回路の反転動作は、正常に行われる。
【０１５２】
【発明の効果】
本発明の電圧レベルシフター回路は、第１および２のトランジスタと、入力信号を受け取り、第１および第２のノードに供給するそれぞれの電圧を変化させるスイッチ手段と、一端に高電圧または負電圧が印加され、他端と第３のノードとが接続される抵抗等価素子を備えている。
【０１５３】
第１のノードには、第１のトランジスタのソース／ドレインの他方と第２のトランジスタの第２のゲートとが接続されている。第２のノードには、第２のトランジスタのソース／ドレインの他方と第１のトランジスタの第２のゲートとが接続されている。第３のノードには、第１および２のトランジスタのソース／ドレインの一方が接続されている。
【０１５４】
本発明の電圧レベルシフター回路では、高電圧または負電圧が第３のノードに直接印加される電圧レベルシフター回路に比べて、高電圧または負電圧が印加されるノードから第２のノードまでの抵抗値が大きい。このため、本発明の電圧レベルシフター回路は、入力信号の電圧が遷移する場合に第２のトランジスタとスイッチ手段との間に流れる貫通電流を抑制することができる。この結果、本発明の電圧レベルシフター回路は、入力信号の電圧が遷移する場合でも、反転動作を安定して行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における電圧レベルシフター回路を示している。
【図２】本発明の第２の実施形態における電圧レベルシフター回路を示している。
【図３】  図２の高電圧レベルシフターに入力される信号のタイミングを示す一例である。
【図４】第２の実施形態の高電圧レベルシフター回路とＡＴＤ回路との構成図である。
【図５】本発明の第３の実施形態における電圧レベルシフター回路を示している。
【図６】図６の高電圧レベルシフターに入力される信号のタイミングを示す一例である。
【図７】第３の実施形態の高電圧レベルシフター回路とＡＴＤ回路との構成図である。
【図８】本発明の第４の実施形態における電圧レベルシフター回路を示している。
【図９】本発明の第５の実施形態における電圧レベルシフター回路を示している。
【図１０】本発明の第６の実施形態における電圧レベルシフター回路を示している。
【図１１】第６の実施形態の電圧レベルシフター回路とＡＴＤ回路との構成図である。
【図１２】図１１の電圧レベルシフターに入力される信号のタイミングを示す一例である。
【図１３】図１１の電圧レベルシフターに入力される信号のタイミングを示す一例である。
【図１４】従来の電圧レベルシフター回路を示している。
【図１５】従来の電圧レベルシフター回路を示している。
【図１６】従来の電圧レベルシフター回路を示している。
【符号の説明】
Ｔ１        入力端子
Ｔ２、Ｔ３  出力端子
Ｔ４、Ｔ５  端子
Ｐ１、Ｐ２  Ｐチャネルトランジスタ
Ｎ１、Ｎ２  Ｎチャネルトランジスタ
ＩＮＶ１    インバータ
Ｒ１        抵抗
【図１】
0003676018.tif 000002
【図２】
0003676018.tif 000003
【図３】
0003676018.tif 000004
【図４】
0003676018.tif 000005
【図５】
0003676018.tif 000006
【図６】
0003676018.tif 000007
【図７】
0003676018.tif 000008
【図８】
0003676018.tif 000009
【図９】
0003676018.tif 000010
【図１０】
0003676018.tif 000011
【図１１】
0003676018.tif 000012
【図１２】
0003676018.tif 000013
【図１３】
0003676018.tif 000014
【図１４】
0003676018.tif 000015
【図１５】
0003676018.tif 000016
【図１６】
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