(57)【特許請求の範囲】
【請求項１】
少なくともセラミック絶縁基板の表面および／または内部に複数のメタライズ配線層およびビアホール導体を有する多層配線基板と、該多層配線基板の主面に、接続用電極を備えた半導体素子を載置し、前記多層配線基板のメタライズ配線層と前記半導体素子の接続用電極とを電気的に接続するとともに、前記多層配線基板と前記半導体素子との隙間に充填剤を充填してなる半導体装置において、
少なくとも充填剤が塗布された前記多層配線基板の主面における
ボイドの面積占有率が１０〜２０％、ボイドの最大径が１０〜３０μｍ、表面粗さ（Ｒａ）が０．８〜１．５μｍであり、前記半導体素子と前記多層配線基板との熱膨張係数差が５×１０−６／℃以上であるとともに、前記多層配線基板の破壊荷重が１１ｋｇｆ以上であることを特徴とする半導体装置。
【請求項２】
多層配線基板の充填剤が塗布される領域のみに、直径が３μｍ以上のボイドが形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体素子主面の面積をＡ1、多層配線基板主面の面積をＡ３としたときに、Ａ１／Ａ３≧０．０２であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
絶縁基板がガラスセラミックスからなることを特徴とする請求項１乃至３のうちいずれか記載の半導体装置。
【請求項５】
ビアホール導体が形成されたセラミックグリーンシートの表面にメタライズ配線層を形成する工程と、該メタライズ配線層が形成されたグリーンシートを複数積層して積層体を形成する工程と、該積層体を所定の雰囲気下、温度条件にて焼成して、多層配線基板素体を形成する工程と、該多層配線基板素体の表面に、最大粒径が５０μｍ以下のアルミナ砥粒を用いてサンドブラスト処理を行うことにより、前記多層配線基板の表面にボイドが形成され、そのボイドの面積占有率が１０〜２０％、ボイドの最大径が１０〜３０μｍ、表面粗さ（Ｒａ）が０．８〜１．５μｍであり、前記半導体素子と前記多層配線基板との熱膨張係数差が５×１０−６／℃以上であるとともに、前記多層配線基板の破壊荷重が１１ｋｇｆ以上である多層配線基板を形成する工程と、該多層配線基板の主面に、接続用電極を備えた半導体素子を載置する工程と、該半導体素子と前記多層配線基板との隙間に充填剤を充填する工程とを具備する半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多層配線基板の表面に半導体素子が搭載された半導体装置およびその製造方法に関し、特に、半導体素子と多層配線基板とがフリップチップ接続法により接続された半導体装置およびその製造方法に関するものである。
【０００２】
【従来技術】
近年の電子機器の小型化や高密度化に対応した実装技術の革新は目覚しく、それに伴い、半導体素子やこれを搭載する多層配線基板などにより構成される半導体装置においても、半導体素子と多層配線基板との接続に係る技術が注目されている。そして、半導体装置では、小型化、多ピン化、高速化の要求から、半導体素子をフェイスダウンで接続用電極を介して多層配線基板にロウ材によって直接接続するフリップチップ接続法が開発されている。
【０００３】
また、このフリップチップ接続法では、実装信頼性を高めるために、半導体素子と多層配線基板との隙間にアンダーフィルと呼ばれる充填剤を充填し硬化させて補強することが行われている。
【０００４】
【発明が解決しようとする課題】
しかしながら、このような半導体装置では、半導体素子がシリコン（Ｓｉ）により形成されるため、その熱膨張係数は約３×１０-6／℃であり、一方、多層配線基板は、セラミック材料やガラスセラミック材料といった無機材料や有機樹脂などが絶縁基板として用いられることから、その熱膨張係数が７〜１５×１０-6／℃であり、半導体素子と多層配線基板との熱膨張係数差が大きくなっている。
【０００５】
その結果、上記の多層配線基板の表面に半導体素子をフリップチップ接続した場合、半導体素子の作動、停止により発生する熱によって応力が発生するため、例え、半導体素子と多層配線基板との隙間に充填剤を充填して補強したとしても、このような熱応力によって、半導体素子と多層配線基板との界面に剥離が発生し、それに伴って接続用電極の電気的な接続状態が損なわれるという問題があった。
【０００６】
従って、本発明は、フリップチップ接続法により接続され、実装信頼性に優れた半導体装置およびその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の半導体装置は、少なくともセラミック絶縁基板の表面および／または内部に複数のメタライズ配線層およびビアホール導体を有する多層配線基板と、該多層配線基板の主面に、接続用電極を備えた半導体素子を載置し、前記多層配線基板のメタライズ配線層と前記半導体素子の接続用電極とを電気的に接続するとともに、前記多層配線基板と前記半導体素子との隙間に充填剤を充填してなる半導体装置において、少なくとも充填剤が塗布された前記多層配線基板の主面におけるボイドの面積占有率が１０〜２０％、ボイドの最大径が１０〜３０μｍ、表面粗さ（Ｒａ）が０．８〜１．５μｍであり、前記半導体素子と前記多層配線基板との熱膨張係数差が５×１０−６／℃以上であるとともに、前記多層配線基板の破壊荷重が１１ｋｇｆ以上であることを特徴とする。
【０００８】
このような構成によれば、半導体素子と多層配線基板との隙間に充填される充填剤が、多層配線基板の表面に形成されたボイド内に浸入することによりアンカーを形成でき、また、多層配線基板の主面の面積に対するボイドの面積占有率を１０〜２０％、ボイドの最大径が１０〜３０μｍ、表面粗さ（Ｒａ）が０．８〜１．５μｍであり、前記半導体素子と前記多層配線基板との熱膨張係数差が５×１０−６／℃以上であるとともに、前記多層配線基板の破壊荷重が１１ｋｇｆ以上とすることにより、充填剤により形成されるアンカーが増し、半導体素子と多層配線基板との接着強度を高めることができる。これにより、半導体素子と多層配線基板との間に介在する接続用電極および充填剤のクラックを抑制できる。こうして、半導体素子と多層配線基板との界面に熱応力等が発生しても剥離を防止でき、接続用電極の接続状態を安定に保つことができ、実装信頼性を向上できる。
【０００９】
上記半導体装置では、ボイドの最大径の平均が３μｍ以上であることが望ましい。このように多層配線基板の主面に形成されるボイドの最大径の平均が３μｍ以上であれば、多層配線基板の表面に大きなアンカーを形成できることから、半導体素子と多層配線基板との接着強度をさらに高めることができる。
【００１０】
上記半導体装置では、多層配線基板の前記ボイドを除く部分の表面粗さ（Ｒａ）が０．３μｍ以上であることが望ましい。上記のボイドとともに多層配線基板の表面粗さ（Ｒａ）を０．３μｍ以上とすることにより、充填剤の接着強度をさらに高めることができる。
【００１１】
上記半導体装置では、多層配線基板の充填剤が塗布される領域のみに、最大径の平均が３μｍ以上のボイドが形成されていることが望ましい。このように充填剤が塗布される領域のみに最大径の平均が３μｍ以上のボイドを形成することにより、半導体素子と多層配線基板との接着強度を高めることができるとともに、多層配線基板表面の、充填剤が塗布される領域以外のボイドを低減することにより、多層配線基板並びにそれを用いた半導体装置の基板強度および耐湿性を高めることができ、このため実装信頼性をさらに向上できる。
【００１２】
上記半導体装置では、半導体素子と多層配線基板との熱膨張係数差が５×１０-6／℃以上であるとともに、半導体素子主面の面積をＡ1、多層配線基板主面の面積をＡ3としたときに、Ａ1／Ａ3≧０．０２であることが望ましい。上記したように、主面にボイドを形成した多層配線基板を用いる半導体装置であれば、半導体素子と多層配線基板との熱膨張係数差が大きく、動作時に熱応力とともに大きな歪みが発生しやすくなるような上記のような構造であっても実装信頼性を向上できる。
【００１３】
上記半導体装置では、セラミック絶縁基板がガラスセラミックスからなることが望ましい。ガラスセラミックスは部品相互の熱膨張差を緩和し、発生する応力を低減するために高い接続信頼性を得ることができる。
【００１４】
本発明の半導体装置の製造方法は、ビアホール導体が形成されたセラミックグリーンシートの表面にメタライズ配線層を形成する工程と、該メタライズ配線層が形成されたグリーンシートを複数積層して積層体を形成する工程と、該積層体を所定の雰囲気下、温度条件にて焼成して、多層配線基板素体を形成する工程と、該多層配線基板素体の表面に、最大粒径が５０μｍ以下のアルミナ砥粒を用いてサンドブラスト処理を行うことにより、前記多層配線基板の表面にボイドが形成され、そのボイドの面積占有率が１０〜２０％、ボイドの最大径が１０〜３０μｍ、表面粗さ（Ｒａ）が０．８〜１．５μｍであり、前記半導体素子と前記多層配線基板との熱膨張係数差が５×１０−６／℃以上であるとともに、前記多層配線基板の破壊荷重が１１ｋｇｆ以上である多層配線基板を形成する工程と、該多層配線基板の主面に、接続用電極を備えた半導体素子を載置する工程と、該半導体素子と前記多層配線基板との隙間に充填剤を充填する工程とを具備する製造方法である。
【００１５】
このような製法によれば、多層配線基板の表面に、サンドブラスト処理を用いてボイドを形成するために、サンドブラスト処理の条件を変更することにより、所望の最大径と面積占有率を有するボイドを容易に形成できる。また、マスクを用いれば、ボイドを多層配線基板の任意の場所に容易に形成できる。
【００１６】
【発明の実施の形態】
本発明の半導体装置の一形態であるフェイスアップ型のボールグリッドアレイ（ＢＧＡ）について、図１の概略断面図をもとに詳細に説明する。
【００１７】
本発明の半導体装置によれば、多層配線基板１の主面２上に、格子状に配列された接続用電極５を備えた半導体素子７が搭載されている。また、多層配線基板１の半導体素子７搭載面の反対側にはマザーボードなどに２次実装するための接続端子８が格子状に形成されている。
【００１８】
また、この多層配線基板１と半導体素子７との隙間９には、充填剤１１が充填されており、この充填剤１１は、半導体素子７の周縁部から多層配線基板１の主面２にかけて裾状に広がったフィレット部１７が形成されている。
【００１９】
多層配線基板１は、セラミック絶縁基板１９の少なくとも主面２にメタライズ配線層２１やビアホール導体２２が形成されている。
【００２０】
本発明によれば、多層配線基板１の半導体素子７が搭載される主面２に、複数のボイド２３が形成されており、多層配線基板１の主面２の面積に対するボイド２３の面積占有率が８％以上であることが重要である。このボイド２３には充填剤１１の一部が浸入しアンカー２５が形成されている。
【００２１】
このボイドの面積占有率は、充填剤１１によるアンカー２５の数を増し接着強度を高めるとともに、多層配線基板１の機械的強度を向上させるという理由から、８〜４０％が望ましく、さらには、１０〜３０％、特に、機械的強度を高く維持するために１０〜２０％がより望ましい。
【００２２】
また、ボイド２３の最大径の平均は３μｍ以上であることが望ましく、さらに確実な投錨効果を有するとともに、多層配線基板１の基板強度を高く維持するという理由から、この最大径の平均は３〜５０μｍ、さらには、１０〜３０μｍであることがより望ましい。ボイド２３の最大径の平均が３μｍ以上とは、個々の多層配線基板１についてボイド２３の最大径を測定し、その平均を求めた値である。
【００２３】
そして、このように最大径が３μｍ以上のボイド２３は、充填剤１１が塗布される領域にのみ形成されていることが、半導体素子７との接着強度を高めるとともに、多層配線基板１の基板強度および耐湿性を向上させるために望ましい。
【００２４】
また、ボイド２３の最大深さは２０μｍ以下であることが望ましく、これも充填剤１１により形成されるアンカー２５の投錨効果を高めると同時に多層配線基板１の基板強度を高く維持するという理由から、さらには、この最大深さは５〜１５μｍであることがより望ましい。
【００２５】
また、充填剤１１が塗布される多層配線基板１では、ボイド２３の形成とともに充填剤１１との接触面積を高めることも充填剤１１の接着強度を向上できるという理由から、多層配線基板１の表面粗さ（Ｒａ）は、０．３μｍ以上、特に、０．６〜１．５μｍであることが望ましい。
【００２６】
また、半導体素子７と多層配線基板１との熱膨張係数差が５×１０-6／℃以上、特には７〜１３×１０-6／℃の範囲であり、動作時に熱応力とともに大きな歪みが発生しやすくなるような構造を有する半導体装置では、半導体素子７の主面の面積をＡ1、多層配線基板１の主面２の面積をＡ3としたときに、Ａ1／Ａ3≧０．０２であることが望ましく、特に、０．１〜０．７であれば、実装信頼性をより向上できる。
【００２７】
本発明の半導体装置において、多層配線基板１を構成する絶縁基板１９の材質としては、アルミナ（Ａｌ2Ｏ3）、窒化珪素（Ｓｉ3Ｎ4）、窒化アルミニウム（ＡｌＮ）、およびガラスセラミックなどの低温焼成可能なセラミックスなどの電気絶縁材料のいずれであってもよいが、部品相互の熱膨張差を緩和し、発生する応力を低減する上で絶縁基板１９としてはガラスセラミックスなどの低温焼成セラミックスからなることが望ましい。
【００２８】
多層配線基板１の一方の主面２に半導体素子７を搭載している半導体装置では、半導体素子７のサイズに比べて、多層配線基板１のサイズが大きく、それらの面積比率が大きくなっているために、半導体装置の熱膨張係数は主に絶縁基板１９の熱膨張係数によって決まってくるものである。このため絶縁基板１９としては、実用上、有機樹脂を含有する外部回路基板上に実装される場合の実装信頼性を高める必要があることから、４０〜４００℃の熱膨張係数が８×１０-6／℃以上、特に９×１０-6／℃以上であることが望ましい。
【００２９】
また、絶縁基板１９のヤング率は２００ＭＰａ以下、特に１５０ＭＰａ以下であることが使用時に発生する応力を低減することができる。
【００３０】
また、多層配線基板１の少なくとも表面に形成されたメタライズ配線層２１は、絶縁基板１９の材質によって、タングステン（Ｗ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、銀（Ａｇ）の群から選ばれる少なくとも１種の導体を選択して用いることができ、アルミナ（Ａｌ2Ｏ3）、窒化珪素（Ｓｉ3Ｎ4）、窒化アルミニウム（ＡｌＮ）を主体とするセラミックスに対しては、タングステン（Ｗ）またはモリブデン（Ｍｏ）を主として含有する導体が、また、１０００℃以下での焼成が可能な低温焼成セラミックスなどの場合には、銅（Ｃｕ）または銀（Ａｇ）を主体とする導体を選択して用いることができる。
【００３１】
尚、半導体素子７は、シリコン（Ｓｉ）により形成され、その熱膨張係数は約３×１０-6／℃であり、所望の熱硬化性樹脂によって多層配線基板１にて樹脂封止されるか、または適当な蓋体を多層配線基板１の主面２に接合することによりその内部に設置された半導体素子７が気密封止される。
【００３２】
半導体素子７と多層配線基板１との隙間９に充填される充填剤１１は、無機フィラーと熱硬化性樹脂により構成されたものが好適に用いられる。
【００３３】
また、この充填剤１１中に含まれる熱硬化性樹脂としては、例えばフェノール樹脂、ユリア樹脂、メラミン樹脂、エポキシ樹脂、不飽和ポリエステル樹脂、フタル酸ジアリル樹脂、ポリイミド樹脂、シリコーン樹脂、ポリウレタン樹脂の群から選ばれる少なくとも１種を挙げることができる。これらの中でも、ビスフェノール系エポキシ樹脂、ノボラック系エポキシ樹脂、ブロム化エポキシ樹脂、脂環式エポキシ樹脂の群から選ばれる少なくとも１種のエポキシ樹脂が特に望ましい。
【００３４】
また、充填剤１１の熱膨張係数を下げるために熱硬化性樹脂に添加される無機フィラーとしては、球状粒子が好ましく、半導体素子７と多層配線基板１との隙間９の狭い空間に対する充填性を高めることができ、かつ充填剤１１中への充填不良によるクラックの発生を防止することができる。
【００３５】
また、この球状粒子は、粒子の表面に角部が実質的に存在しない方が、粒子間の摩擦が小さいことから良好な充填性を示す。特に、この球状粒子は、平均アスペクト比（長径／短径）が１．２以下、特に１．１以下であり、長径による平均粒径が０．３〜２０μｍ、特に１〜１０μｍが充填性の点から好適である。この平均粒径が０．３μｍよりも小さいと、充填剤１１の粘性が低く、充填性が悪化してボイドが発生しやすくなり、平均粒径が２０μｍを越えると、半導体素子７と多層配線基板１との間に無機フィラーが充填されにくく、ボイドの発生および充填剤１１の不均一に伴うクラックが発生しやくなるためである。用いられる無機フィラーとしては、石英ガラス、アルミナ、マイカ、ジルコニウムシリケート、リチウムシリケートなどの破砕状、もしくは球状の無機物が望ましい。
【００３６】
また、充填剤１１の無機フィラーの含有量は、３０〜９０体積％が適当であって、用いる樹脂のヤング率に応じて上記の範囲でフィラー量を調整することにより充填剤１１の硬化後のヤング率を制御できる。
【００３７】
また、本発明の半導体装置は、一般に、外部回路基板上に実装される。ここで用いられる外部回路基板は、いわゆるプリント基板からなり、ガラス・エポキシ樹脂、ガラス・ポリイミド樹脂複合材料、およびアラミド繊維などの有機樹脂を含む材料からなる絶縁板の表面および／または内部に、Ｃｕ、Ａｕ、Ａｌ、Ｎｉ、Ｓｎ−Ｐｂなどの金属からなる導体層が被着形成されたものであり、熱膨張係数は１２〜１７×１０-6／℃の範囲が望ましい。
【００３８】
このように、熱膨張係数が１２〜１７×１０-6／℃の範囲の外部回路基板を用いることにより、半導体素子７、多層配線基板１、および外部回路基板のそれぞれの熱膨張係数をα１、α２、およびα５とした時に、α１＜α２＜α５の関係を満足することができ、これにより、半導体素子７、多層配線基板１、および外部回路基板の反り形状を近づけることができるために、半導体装置の実装信頼性を向上できる。
【００３９】
次に、本発明の半導体装置に用いられる多層配線基板１の製造方法を図２の工程図をもとに説明する。
【００４０】
先ず、図２（ａ）に示すように、セラミックグリーンシート３１は、所定のセラミック組成物に対し、有機バインダーと可塑剤等を加えた後、ドクターブレード法、圧延法、プレス法等の成形法により厚さ約５０〜５００μｍのシート状に成形される。
【００４１】
次に、図２（ｂ）に示すように、セラミックグリーンシート３１にレーザーやマイクロドリル、パンチング等の加工法を用いて直径５０〜２００μｍの貫通孔を形成し、その内部に導体ペーストを充填してビアホール導体３５が形成される。
【００４２】
次に、図２（ｃ）に示すように、セラミックグリーンシート３１の表面にメタライズ配線層３７が形成される。メタライズ配線層３７としては、上述のビアホール導体３５を形成するための金属導体粉末を含有する導体ペースト等を用いて印刷法等により形成することもできるが、特に、メタライズ配線層３７の幅が７５μｍ以下、特に５０μｍ以下、かつメタライズ配線層３７のピッチが１００μｍ以下、特に、７５μｍ以下の微細配線化する上では、金属箔を使用することが望ましい。
【００４３】
このような金属箔からなるメタライズ配線層３７は、セラミックグリーンシート３１の表面に金属箔を接着した後に周知のフォトエッチング法等の手法によって所望の回路を形成する方法が知られているが、かかる方法ではエッチング液によってセラミックグリーンシート３１を変質させてしまうため、転写法にて形成することが望ましい。
【００４４】
次に、図２（ｄ）に示すように、同様にして得られた複数のグリーンシート３１ａ〜３１ｃを積層圧着して積層体が形成され、さらに、この積層体を所定の雰囲気下、温度条件にて焼成することにより多層配線基板素体３９が形成される。
【００４５】
焼成は、通常の焼成でも良いが、高い寸法精度を有する多層配線基板素体３９を形成するために、焼成時の収縮が殆どない拘束シートを積層体の上下面に設置して同時焼成することも可能である。この場合、積層体は、主に積層方向にのみ収縮した多層配線基板素体３９が形成される。
【００４６】
次に、図２（ｅ）に示すように、多層配線基板素体３９を超音波洗浄、研磨、ウォータージェット、ケミカルブラスト、サンドブラスト、ウェットブラスト、ドライブラストの群から選ばれる少なくとも１つの方法を用いて行われる。本発明の多層配線基板１の製造方法によれば、上記の処理方法の中で、サンドブラスト処理機３８により多層配線基板素体３９の表面に所定のボイド２３を効率よく形成することができ、このような加工を行うことにより、表面に所望のボイド２３が形成された多層配線基板１を容易に形成できる。
【００４７】
サンドブラスト処理に用いる砥粒は、多層配線基板素体３９の表面を粗く研磨加工できるくらいの硬度を有するセラミック粉末が望ましく、特に、粒度調整や純度、価格の点で、アルミナ砥粒が好適に用いられる。
【００４８】
ここで用いられるアルミナ砥粒の平均粒径は５０μｍ以下の範囲のものが用いられ、特に、多層配線基板素体３９の表面に直径が３μｍ以上のボイドを形成するために、このアルミナ砥粒の平均粒径は９〜２０μｍ、望ましくは１３〜１６μｍであること望ましい。
【００４９】
さらに、サンドブラスト処理の条件としては、処理時間や圧力等を調整して行われる。このサンドブラストによって、セラミック絶縁基板表面におけるガラスなどの低軟化成分が選択的に削られ、ボイドが形成される。
【００５０】
このようにして作製された多層配線基板１の主面２に半導体素子７が実装され半導体装置が形成される。半導体素子７は多層配線基板１との電気的接続を行うための接続用電極５が、その主面に格子状に形成されており、この接続用電極５を多層配線基板１の主面２に形成されたメタライズ配線層２１に当接して加熱や場合によっては加圧を行って接続される。
【００５１】
次に、このようにして形成された半導体素子７と多層配線基板１との隙間９に前記充填剤１１が充填される。このとき、充填剤１１は多層配線基板１に主面２に形成されたボイド２３の内部にも浸入しアンカー２５が形成され多層配線基板１と半導体素子７とが強固に接着される。
【００５２】
【実施例】
本発明の半導体装置に用いられる多層配線基板を以下のようにして作製した。
【００５３】
Ａｌ2Ｏ3 粉末にＳｉＯ2、ＭｇＯ、ＣａＯを合計で３質量％添加混合した組成物（Ａ）、ＳｉＯ2 ７８質量％、Ｌｉ2 Ｏ１０質量％、Ａｌ2Ｏ3 ４質量％、Ｋ2Ｏ４質量％、Ｐ2Ｏ5２質量％、Ｎａ2Ｏ２質量％の組成からなるガラス粉末５０質量％に対して、フォルステライトを５０質量％添加混合した組成物（Ｂ）をそれぞれドクターブレード法によってシート状に成形した後、組成物（Ａ）のシートに対してはタングステンペーストを、組成物（Ｂ）のシートに対しては銅ペーストを用いて、メタライズ配線層およびビアホール導体を印刷あるいは充填して形成した後、組成物（Ａ）に対しては１６００℃、組成物（Ｂ）に対しては９００℃でそれぞれ焼成して多層配線基板素体を作製し、この基板の最表面である主面にサンドブラスト処理を用いて粒度♯１０００（最大径５０μｍ）のアルミナ砥粒を、表２に示す条件により吹き付けて、種々のボイド面積占有率およびその直径を有するボイドを形成した。また、サンドブラスト処理後の表面粗さ（Ｒａ）を測定した。砥粒の大きさによっても調整は可能である。さらに、この多層配線基板の表面のメタライズ配線層にＮｉメッキを施した。
【００５４】
そして、この多層配線基板の下面の接続端子に直径が０．５ｍｍの高融点半田（Ｓｎ：Ｐｂ重量比＝１０：９０）のボールを低融点半田（Ｓｎ：Ｐｂ重量比＝６３：３７）により取り付けて多層配線基板を作製した。作製した多層配線基板の寸法は、縦２２ｍｍ×横１４ｍｍ×厚み０．９ｍｍである。
【００５５】
一方、Ｓｉからなり４０〜４００℃における熱膨張係数が３×１０-6／℃であり、縦１２ｍｍ×横１２ｍｍのサイズからなり、下面に半田バンプからなる接続用電極が形成されたフリップチップ型の半導体素子を用意し、この半導体素子を多層配線基板のランド部であるメタライズ配線層上に搭載して１５０℃に加熱することによりこの半田バンプを溶融させて半導体素子を多層配線基板に実装した。
【００５６】
その後、この半導体素子と多層配線基板との間に、ビスフェノール系エポキシ樹脂５０体積％、平均粒径が５μｍの球状アルミナ粉末５０体積％からなる充填剤をディスペンサーにより注入し、多層配線基板の主面に形成されたボイド内部にも充填した後、１５０℃の乾燥機に２時間保持して熱硬化性樹脂を硬化させ、半導体装置を作製した。
なお、前記（Ａ）（Ｂ）のセラミックスに対して５０〜４００℃の熱膨張係数を測定した結果を表１に示した。
【００５７】
【表１】
0003696835.tif 000002
【００５８】
上記の半導体装置に対して、以下の評価を行った。
【００５９】
熱サイクル試験は大気雰囲気にて−６５℃と１５０℃の各温度に制御した高温槽に試験サンプルをそれぞれ３０分づつの保持を１サイクルとして最高３０００サイクル繰り返した。そして、１００サイクル毎に超音波探傷装置及び顕微鏡による外観検査より界面の剥離の確認を行い、剥離が発生するまでのサイクル回数を表２に示した。
【００６０】
プレッシャークッカー試験は、各試料毎に２０個のサンプルを作製し、これを１２１℃、２気圧、１００％湿度に管理されている高温高湿高圧装置に１６８時間入れた。その後、配線基板の外観検査と超音波探傷機により、剥離の確認を行い剥離が観察されたサンプル数を表２に示した。
【００６１】
基板破壊荷重は、上記ボイドを形成したパッケージ用配線基板の溝形成面を引張面とする３点曲げ強度をオートグラフを用い、破壊に至った時の荷重を表２に示した。尚、試料Ｎｏ．２、４、８〜１１、１５および１６は参考試料である。
【００６２】
【表２】
0003696835.tif 000003
【００６３】
表２の結果から明らかなように、絶縁基板として半導体素子との熱膨張係数差が４．４×１０-6／℃のアルミナを用いて、ボイドの面積占有率を２０％とした試料Ｎｏ．２では、破壊荷重が大きく、熱サイクル試験におけるサイクル数が３０００回であった。
【００６４】
一方、同じくアルミナを用いてもボイドの面積占有率を５％とした試料Ｎｏ．１では、熱サイクル試験でのサイクル数が１９００回と低かった。
【００６５】
また、絶縁基板として半導体素子との熱膨張差が７．４×１０-6／℃のガラスセラミックスを用いた場合、ボイドの面積占有率が８％以上の試料Ｎｏ．４〜１６では、多層配線基板の表面にボイドが形成されても破壊荷重が７ｋｇｆ以上であり、熱サイクル試験での破壊に至るサイクル数が２０００回以上であり、プレッシャークッカー試験においても破壊が少なかった。
【００６６】
特に、ボイド占有面積を１０〜２０％、ボイドの最大径を１０〜３０μｍ、表面粗さ（Ｒａ）を０．８〜１．５μｍとした試料Ｎｏ．５〜７、１２〜１４では、破壊荷重が１１ｋｇｆ以上、熱サイクル試験でのサイクル数が２２００回以上となり極めて優れた実装信頼性が得られた。
【００６７】
一方、ボイドの占有面積を５％とした試料Ｎｏ．３では、熱サイクル試験におけるサイクル数が１５００回に留まった。またプレッシャークッカー試験において全てのサンプルに剥離が観察された。
【００６８】
【発明の効果】
上述した通り、本発明の半導体装置によれば、フリップチップ接続法に用いられる多層配線基板の表面に形成されたボイドの面積占有率を８％以上とすることにより、充填剤により形成されるアンカーが増し半導体素子と多層配線基板との接着強度を高めることができる。これにより、半導体素子と多層配線基板との間に介在する接続用電極および充填剤のクラックを抑制できる。
【００６９】
また、半導体素子と多層配線基板との界面に熱応力等が発生しても充填率の剥離を防止でき、こうして接続用電極の接続状態を安定に保つことができることから実装信頼性を向上できる。
【図面の簡単な説明】
【図１】本発明のＢＧＡ型の半導体装置を示す概略断面図である。
【図２】本発明の多層配線基板の製造方法を説明するための工程図である。
【符号の説明】
１  多層配線基板
２  主面
５  接続用電極
７  半導体素子
９  隙間
１１  充填剤
１５  表面
１９  絶縁基板
２１、３７  メタライズ配線層
２２、３５  ビアホール導体
２３  ボイド
【図１】
0003696835.tif 000004
【図２】
0003696835.tif 000005