(57)【特許請求の範囲】
【請求項１】
半導体集積回路にバーンインが施されているか否かを指示する第１制御信号が供給され、且つ、データ信号を出力するＤＲＡＭマクロと、
前記ＤＲＡＭマクロを制御する第２制御信号を前記ＤＲＡＭマクロに供給し、且つ、前記ＤＲＡＭマクロから前記データ信号が入力されるロジックマクロ
とを具備し、
前記バーンインでは、前記ロジックマクロに供給される電源電圧よりも高い電源電圧が前記ＤＲＡＭマクロに供給され、
前記ＤＲＡＭマクロは、前記第１制御信号に応答して、当該半導体集積回路に前記バーンインが施されているときに前記データ信号をハイレベルでない非ハイレベル状態に固定し、
前記ロジックマクロは、当該半導体集積回路に前記バーンインが施されている間に前記第２制御信号を前記ＤＲＡＭマクロに供給することが可能に構成された
半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記非ハイレベル状態は、ローレベルである
半導体集積回路。
【請求項３】
請求項１に記載の半導体集積回路において、
前記第２制御信号は、アドレス信号とコマンド信号と入力データ信号とを含む
半導体集積回路。
【請求項４】
ＤＲＡＭマクロとロジックマクロとを含む半導体集積回路の動作方法であって、
（ａ）前記半導体集積回路にバーンインが施されているか否かを指示する制御信号を前記ＤＲＡＭマクロに入力することと、
（ｂ）前記ＤＲＡＭマクロから前記ロジックマクロにデータ信号を出力することと、
（ｃ）前記ロジックマクロから前記ＤＲＡＭマクロに、前記ＤＲＡＭマクロを制御する第２制御信号を供給すること
とを具備し、
前記バーンインでは、前記ロジックマクロに供給される電源電圧よりも高い電源電圧が前記ＤＲＡＭマクロに供給され、
前記（ｂ）出力することは、
（ｂ１）前記半導体集積回路にバーンインが施されているとき、前記制御信号に応答して前記データ信号をハイレベルでない非ハイレベル状態に固定すること
を含み、
前記（ｃ）供給することは、前記半導体集積回路にバーンインが施されている間に、前記第２制御信号を前記ＤＲＡＭマクロに供給すること
を含む
半導体集積回路の動作方法。
【請求項５】
請求項４に記載の半導体集積回路の動作方法において、
前記第２制御信号は、アドレス信号とコマンド信号と入力データ信号とを含む
半導体集積回路の動作方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関する。本発明は、特に、動作電圧を異にしながら動作し得る複数のマクロが搭載された半導体集積回路に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とロジック回路との間のデータ転送速度を高速化することを目的として、ＤＲＡＭとロジック回路とを同一半導体チップ上に集積化したロジック混載メモリが使用されている。
【０００３】
このロジック混載メモリには、他の半導体集積回路と同様、信頼性の向上を目的としてバーンインが施されることがある。ロジック混載メモリにバーンインが施される場合、通常動作時に供給される電源電圧よりも高い電源電圧がロジック混載メモリに供給され、且つ、高温雰囲気中での動作が行われる。これにより、欠陥箇所の劣化が加速され、短時間で潜在欠陥が顕在化される。
【０００４】
ロジック混載メモリにバーンインを施す場合、ＤＲＡＭとロジック回路とには、互いに異なる電源電圧を供給する必要がある。なぜなら、ＤＲＡＭとロジック回路とは、それぞれに含まれる半導体素子の構造と製造プロセスとが異なるからである。例えば、ＤＲＡＭとロジック回路とに含まれるＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲート酸化膜の厚さは異なることが一般的である。そのため、ＤＲＡＭとロジック回路とで同じ水準の故障寿命を得るためには、ＤＲＡＭとロジック回路とに異なる電源電圧を供給しながらバーンインを施す必要がある。このとき、ＤＲＡＭには、ロジック回路よりも高い電源電圧が供給されるのが一般的である。
【０００５】
このとき、高い電源電圧が供給されるＤＲＡＭから、低い電源電圧が供給されるロジック回路に信号が出力されると、ロジック回路に含まれる半導体素子が破壊されるおそれがある。例えば、ゲート酸化膜の膜厚が９ｎｍであるＤＲＡＭと、ゲート酸化膜の膜厚が６ｎｍであるロジック回路とが混載されているＤＲＡＭ混載半導体集積回路について考える。そのＤＲＡＭには、バーンインの際、４．５Ｖの電源電圧が供給される必要がある。一方、そのロジック回路には、バーンインの際、３．５Ｖの電源電圧が供給される。４．５Ｖの電源電圧が供給されるＤＲＡＭは、４．５Ｖの振幅を有する信号をロジック回路に出力する。しかるに、ゲート酸化膜の膜厚が６ｎｍであるロジック回路の最大定格電圧は、４．０Ｖである。従って、このロジック回路は、ＤＲＡＭが出力する４．５Ｖの振幅を有する信号が入力されると破壊するおそれがある。
【０００６】
バーンインの際、高い電源電圧が供給されるＤＲＡＭから、低い電源電圧が供給されるロジック回路に、その高い電源電圧と同じ振幅を有する信号が出力されることによってロジック回路が破壊されることは防止される必要がある。
【０００７】
以上のような状況は、異なる電源電圧が供給される２つのマクロを一チップ上に搭載した半導体集積回路においても同様にあてはまる。動作電圧が異なる２つのマクロを含む半導体集積回路を動作する場合に、動作電圧が高い方のマクロから動作電圧が低い方のマクロに高い電圧を有する信号が供給されることによって、動作電圧が低い方のマクロに含まれる半導体素子が破壊されるのを防止することが望まれる。
【０００８】
なお、関連する技術が、公開特許公報（特開平１０−２４７３９７）に開示されている。図１０は、当該公開特許公報に開示された公知の半導体集積回路の構成を示している。公知のその半導体集積回路１０１は、メモリマット１０２、ローデコーダ１０３、ロードライバ１０４、カラムデコーダ１０５、カラムドライバ１０６、センスアンプ１０７、ローアドレスバッファ１０８、カラムアドレズバッファ１０９、データ入力バッファ１１０、データ出力バッファ１１１、入出力制御回路１１２、オシレータ１１３、昇圧電源回路１１４、レベルセンサ１１５、コントロール回路１１６からなる。
【０００９】
公知のその半導体集積回路１０１は、バーンインテストが行われる際に、昇圧電源回路１１４からの昇圧電源電圧Ｖｐｐの供給を停止することにより、ローデコーダ１０３等に含まれる正常な回路素子の破壊を防止する。バーンインテストが行われない場合、ローデコーダ１０３には、昇圧電源回路１１４から昇圧電源電圧Ｖｐｐが供給される。一方、バーンインテストが行われる場合には、ローデコーダ１０３には、半導体集積回路１０１の外部から電源電圧が供給され、昇圧電源回路１１４からは昇圧電源電圧Ｖｐｐは供給されない。これにより、過剰な電圧がローデコーダ１０３に供給されることによる正常な回路素子の破壊が防止される。
【００１０】
動作電圧を異にしながら動作し得るＤＲＡＭとロジック回路とを混載したロジック混載メモリでは、更に、電源を投入される際、ＤＲＡＭとロジック回路のそれぞれに電源電圧が供給されるタイミングによっては、誤動作が発生することがある。
【００１１】
というのも、電源を投入されて以後、ＤＲＡＭに供給される電源電圧がある程度の電圧に到達するまでは、そのＤＲＡＭの動作が不安定になる。従って、この動作の不安定性により、ＤＲＡＭからロジック回路に入力されるデータが、ロジック回路に入力されることが想定されていないデータとなってしまうことがあり得る。かかるデータがロジック回路に入力されると、ロジック回路に誤動作が発生し得る。
【００１２】
更に、ロジック回路に供給される電源電圧がある程度の電圧に到達していないうちに、ＤＲＡＭが動作を開始し、ＤＲＡＭからロジック回路に信号を出力すると、ロジック回路に含まれる半導体素子に不適切な電圧が印加され、ラッチアップが発生し得る。
【００１３】
電源を投入される際に、かかる誤動作が発生することは、防止されることが望ましい。
【００１４】
【発明が解決しようとする課題】
本発明の課題は、動作電圧が異なる２つのマクロを含む半導体集積回路を動作する場合に、動作電圧が高い方のマクロから動作電圧が低い方のマクロに信号が出力されることによって、動作電圧が低い方のマクロに含まれる半導体素子が破壊されるのを防止することにある。
【００１５】
本発明の他の課題は、異なる電源電圧を供給されながらバーンインが行われる２つのマクロを含む半導体集積回路において、高い電源電圧が供給されてバーンインが行われるマクロから低い電源電圧が供給されてバーンインが行われるマクロに信号が出力されることによって、動作電圧が低い方のマクロに含まれる半導体素子が破壊されるのを防止することにある。
【００１６】
本発明の更に他の課題は、ＤＲＡＭマクロとロジックマクロとが混載されたＤＲＡＭ混載半導体集積回路において、高い電源電圧が供給されてバーンインが行われるＤＲＡＭマクロから低い電源電圧が供給されてバーンインが行われるロジックマクロに信号が出力されることにより、ロジックマクロに含まれる半導体素子が破壊されるのを防止することにある。
【００１７】
本発明の更に他の課題は、２つのマクロを含む半導体集積回路への電源の供給が開始されたとき、その半導体集積回路が誤動作することを防止することにある。
【００１８】
【課題を解決するための手段】
その課題を解決するための手段は、下記のように表現される。その表現中に現れる技術的事項には、括弧（）つきで、番号、記号等が添記されている。その番号、記号等は、本発明の複数の実施の形態のうちの、少なくとも１つの実施の形態を構成する技術的事項、特に、その実施の形態に対応する図面に表現されている技術的事項に付せられている参照番号、参照記号等に一致している。このような参照番号、参照記号は、請求項記載の技術的事項と実施の形態の技術的事項との対応・橋渡しを明確にしている。このような対応・橋渡しは、請求項記載の技術的事項が実施の形態の技術的事項に限定されて解釈されることを意味しない。
【００１９】
本発明による半導体集積回路は、データ信号（Ｑｊ）を出力する第１マクロ（１、１１、２１、３１）と、データ信号（Ｑｊ）が入力される第２マクロ（２、１２、２２、３２）とを具備する（図１、図２、図４、図６参照）。第１マクロ（１、１１、２１、３１）は、制御信号（ＢＵＲＮＩＮ、ＰＯＮ）に応答してデータ信号（Ｑｊ）をハイレベルでない非ハイレベル状態に固定する。当該半導体集積回路は、第２マクロ（２、１２、２２、３２）が破壊され、又は、誤動作を発生しないように、制御信号（ＢＵＲＮＩＮ、ＰＯＮ）によりデータ信号（Ｑｊ）を制御することができる。
【００２０】
ここで、非ハイレベル状態とは、ハイインピーダンス状態又はローレベルであることを意味する。但し、データ信号（Ｑｊ）が入力される第２マクロ（２、１２、２２、３２）に誤動作を発生しないように、その非ハイレベル状態は、ローレベルであることが望ましい。
【００２１】
当該半導体集積回路において、制御信号（ＢＵＲＮＩＮ）は、当該半導体集積回路にバーンインが施されているとき、データ信号（Ｑｊ）を前記非ハイレベル状態に固定することを指示することがある（図１、図６参照）。これにより、当該半導体集積回路にバーンインが施されているとき、第１マクロ（１、１１、２１、３１）に高い電源電圧が供給され、もって振幅が大きいデータ信号（Ｑｊ）が出力されても、データ信号（Ｑｊ）が入力される第２マクロ（２、３２）が破壊されることがない。
【００２２】
当該半導体集積回路は、更に、第１マクロ（１１、３１）に供給される第１電源電圧（ＶＤＤ１）を監視し、且つ、第１電源電圧（ＶＤＤ１）に応答して制御信号（ＰＯＮ）を生成する第１ＰＯＲ回路（１１３、３１３）を具備することがある（図２、図６参照）。このとき、第１ＰＯＲ回路（１１３、３１３）は、第１電源電圧（ＶＤＤ１）が所定の第１基準電圧（Ｖｓｔｄ１）より低い場合、データ信号（Ｑｊ）を非ハイレベル状態に固定することを指示するように制御信号（ＰＯＮ）を生成する。これにより、当該半導体集積回路に電源が投入された直後の、第１マクロ（１１、３１）の動作の不安定性に起因する誤動作が防がれる。
【００２３】
このとき、第１マクロ（１、１１、２１、３１）に供給される第１電源電圧（ＶＤＤ１）は、当該半導体集積回路にバーンインが施されているとき、第２マクロ（２、１２、２２、３２）に供給される第２電源電圧（ＶＤＤ２）よりも高いことがある（図１、図２、図４、図６参照）。
【００２４】
また、当該半導体集積回路において、第１マクロ（１、３１）には、第１電源電圧（ＶＤＤ１）が供給されることがある（図１、図６参照）。このとき、制御信号（ＢＵＲＮＩＮ）は、第１電源電圧（ＶＤＤ１）が第２マクロ（２、３２）の最大定格電圧よりも高いとき、データ信号（Ｑｊ）を非ハイレベル状態に固定することを指示することが望ましい。
【００２５】
また、本発明による半導体集積回路は、更に、第２マクロ（２２）に供給される第２電源電圧（ＶＤＤ２）を監視し、且つ、第２電源電圧（ＶＤＤ２）に応答して制御信号（ＰＯＮ）を生成する第２ＰＯＲ回路（２１３）を具備することがある（図４参照）。このとき、第２ＰＯＲ回路（２１３）は、第２電源電圧（ＶＤＤ２）が所定の第２基準電圧（Ｖｓｔｄ２）より低い場合、データ信号（Ｑｊ）を非ハイレベル状態に固定することを指示するように制御信号（ＰＯＮ）を生成する。これにより、第２マクロ（２２）を構成する半導体素子に、適正な電源電圧が印加されていないうちに、第１マクロ（２１）からデータ信号（Ｑｊ）を受け取ることにより発生し得るラッチアップが防がれる。
【００２６】
また、本発明による半導体集積回路は、更に、第１マクロ（２１、３１）に供給される第１電源電圧（ＶＤＤ１）と、第２マクロ（２２、３２）に供給される第２電源電圧（ＶＤＤ２）とを監視し、且つ、第１電源電圧（ＶＤＤ１）と第２電源電圧（ＶＤＤ２）とに応答して制御信号（ＰＯＮ）を生成する第３ＰＯＲ回路（２１３、３１３）を具備することがある（図４、図６参照）。このとき、第３ＰＯＲ回路（２１３、３１３）は、第１電源電圧（ＶＤＤ１）が所定の第１基準電圧（Ｖｓｔｄ１）より低い場合、又は、第２電源電圧（ＶＤＤ２）が所定の第２基準電圧（Ｖｓｔｄ２）より低い場合に、データ信号（Ｑｊ）を非ハイレベル状態に固定することを指示するように制御信号（ＰＯＮ）を生成する。
【００２７】
また、本発明による半導体集積回路装置は、データ信号（Ｑｊ）を出力する出力バッファ（４１２）を含む第１マクロ（４１）と、第２電源電圧（ＶＤＤ２）を供給され、且つ、データ信号（Ｑｊ）が入力される第２マクロ（４２）とを具備する（図７参照）。出力バッファ（４１２）には、第２電源電圧（ＶＤＤ２）が供給される。更に、出力バッファ（４１２）は、データ信号（Ｑｊ）の振幅を第２電源電圧（ＶＤＤ２）と実質的に同一にしながらデータ信号（Ｑｊ）を出力する。第２マクロ（４２）に、許容範囲外の大きな電圧振幅を有する信号が第１マクロ（４１）から入力されることが避けられ、第２マクロ（４２）に含まれる半導体素子の破壊が防がれる。
【００２８】
また、当該半導体集積回路において、第１マクロ（４１）のうち、出力バッファ（４１２）以外の部分には、第２電源電圧（ＶＤＤ２）よりも高い第１電源電圧（ＶＤＤ１）が供給されることがある。当該半導体集積回路は、第２マクロ（４２）に含まれる半導体素子の破壊を防止することができる点において、かかる場合に特に有用である。
【００２９】
本発明による半導体集積回路は、データ信号（Ｑｊ）を出力する第１マクロ（５１）と、第２マクロ（５２）とを具備する（図８参照）。第２マクロ（５２）は、データ信号（Ｑｊ）が入力される入力バッファ（５２１）と、データ信号（Ｑｊ）に応じて入力バッファ（５２１）が出力する入力データ信号（ＩＮｊ）が入力される論理回路（５２２）とを含む。入力バッファ（５２１）は、第１ＭＯＳトランジスタ（図示されない）を具備し、論理回路（５２２）は、第２ＭＯＳトランジスタ（図示されない）を具備する。このとき、第１ＭＯＳトランジスタが含む第１ゲート酸化膜は（図示されない）、第２ＭＯＳトランジスタが含む第２ゲート酸化膜（図示されない）よりも厚い。データ信号（Ｑｊ）が入力される入力バッファ（５２１）に含まれる第１ＭＯＳトランジスタの第１ゲート酸化膜を厚くすることにより、入力バッファ（５２１）の破壊が防止される。
【００３０】
当該半導体集積回路において、第１マクロ（５１）は、第３ゲート酸化膜（図示されない）を具備する第３ＭＯＳトランジスタ（図示されない）を含むことがある。このとき、第２ゲート酸化膜は、第３ゲート酸化膜と実質的に同一の厚さを有することが望ましい。これにより、第１マクロ（５１）と入力バッファ（５２１）とを共通の工程により形成でき、工程が削減される。
【００３１】
本発明による半導体集積回路は、出力データ信号（Ｑｊ）を出力する第１マクロ（６１）と、当該半導体集積回路にバーンインが施されているか否かを指示する制御信号（ＢＵＲＮＩＮ）に応答して出力データ信号（Ｑｊ）の振幅を調整し、入力データ信号（Ｑｊ’）を生成するレベルシフタ（６２）と、入力データ信号（Ｑｊ’）が入力される第２マクロ（６４）とを具備する（図９参照）。当該半導体集積回路は、それにバーンインが施されている場合に、振幅の大きな入力データ信号（Ｑｊ’）が第２マクロ（６４）に入力されることがレベルシフタ（６２）によって防がれる。
【００３２】
このとき、レベルシフタ（６２）は、当該半導体集積回路にバーンインが施されているとき、入力データ信号（Ｑｊ’）の振幅を第２マクロ（６４）に供給される第２電源電位（ＶＤＤ２）と実質的に同じにしながら入力データ信号（Ｑｊ’）を生成することがある。
【００３３】
また、当該半導体集積回路において、第１マクロ（６１）に供給される第１電源電圧（ＶＤＤ１）は、第２マクロ（６４）に供給される第２電源電圧（ＶＤＤ２）よりも高いことがある。当該半導体集積回路は、第２マクロ（６４）に含まれる半導体素子の破壊を防止することができる点において、かかる場合に特に有用である。
【００３４】
ここで、第１マクロ（１、１１、２１、３１、４１、５１、６１）は、ＤＲＡＭマクロであることがある（図１、図２、図４、図６〜図９参照）。
【００３５】
更に、第２マクロ（２、１２、２２、３２、４２、５２、６４）はロジック回路からなるマクロであることがある（図１、図２、図４、図６〜図９参照）。
【００３６】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明の実施の形態の半導体集積回路を説明する。
【００３７】
実施の第１形態：
図１は、本発明の実施の第１形態の半導体集積回路の構成を示している。当該半導体集積回路は、ＤＲＡＭマクロ１とロジックマクロ２とを含む。ＤＲＡＭマクロ１の出力は、データ出力信号線３によりロジックマクロ２の入力に接続されている。ロジックマクロ２の出力は、アドレス信号線４、コマンド信号線５、データ入力信号線６によりＤＲＡＭマクロ１の入力に接続されている。
【００３８】
ＤＲＡＭマクロ１には、電源電圧ＶＤＤ１が供給されている。電源電圧ＶＤＤ１は、通常動作時では２．５Ｖであり、当該半導体集積回路にバーンインが施される場合には、通常動作時より高い４．５Ｖである。
【００３９】
ＤＲＡＭマクロ１には、バーンイン指示信号ＢＵＲＮＩＮが入力されている。バーンイン指示信号ＢＵＴＮＩＮは、当該半導体集積回路にバーンインが施されているか否かをＤＲＡＭマクロ１に指示する。バーンイン指示信号ＢＵＲＮＩＮは、それがハイレベル（電源電圧）である場合、当該半導体集積回路にバーンインが施されていることを指示する。バーンイン指示信号ＢＵＲＮＩＮは、それがローレベル（接地電圧）である場合、当該半導体集積回路にバーンインが施されていないことを指示する。
【００４０】
更にＤＲＡＭマクロ１には、アドレス信号Ａｘと、コマンド信号ＣＭＤと、入力データＤｊとが、それぞれアドレス信号線４、コマンド信号線５、データ入力信号線６を介して入力されている。ＤＲＡＭマクロ１は、アドレス信号Ａｘとコマンド信号ＣＭＤに応答して入力データＤｊを取り込む。更にＤＲＡＭマクロ１は、アドレス信号Ａｘとコマンド信号ＣＭＤとに応答して、それが記憶しているデータを出力データ信号Ｑｊとしてロジックマクロ２に出力する。出力データ信号Ｑｊの出力は、データ出力信号線３を介して行われる。
【００４１】
ＤＲＡＭマクロ１は、ＤＲＡＭコア１１と、データ出力バッファ１２と、入力バッファ１３とを含む。ＤＲＡＭコア１１は、ＤＲＡＭマクロ１のうち、実際にデータを記憶する部分である。ＤＲＡＭコア１１は、それが記憶しているデータを、相補出力データ信号ＯＵＴＴｊ／ＯＵＴＮｊとしてデータ出力バッファ１２に出力する。
【００４２】
データ出力バッファ１２には、入力バッファ１３を介して前述のバーンイン指示信号ＢＵＲＮＩＮが入力されている。データ出力バッファ１２は、バーンイン指示信号ＢＵＲＮＩＮを参照し、当該半導体集積回路にバーンインが施されているか否かに応じて異なる動作を行う。
【００４３】
当該半導体集積回路が通常動作を行う時には、データ出力バッファ１２は、相補出力データ信号ＯＵＴＴｊ／ＯＵＴＮｊにより入力されるデータと同一のデータを、出力データ信号Ｑｊとしてデータ出力信号線３に出力する。
【００４４】
一方、当該半導体集積回路にバーンインが施されている場合には、データ出力バッファ１２は、バーンイン指示信号ＢＵＲＮＩＮに応答して出力データ信号Ｑｊをローレベルとして出力する。これにより、バーンインが施される際にＤＲＡＭマクロ１に高い電源電圧が供給されても、その電源電圧と同じ振幅を有する信号が出力データ信号Ｑｊとしてロジックマクロ２に出力されることはない。従って、当該半導体集積回路にバーンインが施されている際に、ロジックマクロ２に含まれる半導体素子が破壊されることが防止される。
【００４５】
データ出力バッファ１２により出力された出力データ信号Ｑｊは、ロジックマクロ２に入力される。
【００４６】
ロジックマクロ２には、電源電圧ＶＤＤ２が供給されている。電源電圧ＶＤＤ２は、当該半導体集積回路が通常動作を行う場合には、ＤＲＡＭマクロ１と同じ２．５Ｖに設定される。一方、当該半導体集積回路にバーンインが施される場合には、電源電圧ＶＤＤ２は、３．５Ｖに設定される。ロジックマクロ２の最大定格電圧は４．０Ｖである。
【００４７】
ロジックマクロ２は、前述のアドレス信号Ａｘ、コマンド信号ＣＭＤ、入力データ信号Ｄｊを生成し、ＤＲＡＭマクロ１の動作を制御する。更に、ロジックマクロ２は、それに入力される出力データ信号Ｑｊに基づいて、所定の論理処理を行う。
【００４８】
続いて、第１形態の半導体集積回路が通常動作を行う場合の動作と、バーンインされる場合の動作とを説明する。
【００４９】
当該半導体集積回路が通常動作を行う場合、ＤＲＡＭマクロ１に供給される電源電圧ＶＤＤ１と、ロジックマクロ２に供給される電源電圧ＶＤＤ２とは、いずれも２．５Ｖに設定される。更に、バーンイン指示信号ＢＵＲＮＩＮが、ローレベルに設定される。ＤＲＡＭマクロ１は、バーンイン指示信号ＢＵＲＮＩＮから、通常動作が行われていることを認識する。
【００５０】
ＤＲＡＭマクロ１は、ＤＲＡＭコア１１に記憶されているデータを出力データ信号Ｑｊとして出力する。出力データ信号Ｑｊの振幅は、ＤＲＡＭマクロ１に供給される電源電圧ＶＤＤ１と同じ２．５Ｖであり、ロジックマクロ２の最大定格電圧より低い。
【００５１】
一方、当該半導体集積回路にバーンインが施される場合、ＤＲＡＭマクロ１に供給される電源電圧ＶＤＤ１は、４．５Ｖに設定され、ロジックマクロ２に供給される電源電圧ＶＤＤ２は、３．５Ｖに設定される。ＤＲＡＭマクロ１に供給される電源電圧ＶＤＤ１は、ロジックマクロ２の最大定格電圧を越えている。
【００５２】
当該半導体集積回路にバーンインが施される場合、バーンイン指示信号ＢＵＲＮＩＮはハイレベルに設定される。ＤＲＡＭマクロ１は、バーンイン指示信号ＢＵＲＮＩＮから、当該半導体集積回路にバーンインが施されていることを認識する。
【００５３】
データ出力バッファ１２は、バーンイン指示信号ＢＵＲＮＩＮに応答して、出力データ信号Ｑｊをローレベルに設定する。これにより、ＤＲＡＭマクロ１にロジックマクロ２の最大定格電圧を越える電源電圧ＶＤＤ１が供給されても、ロジックマクロ２の最大定格電圧を越える振幅を有する信号が、出力データ信号ＱｊとしてＤＲＡＭマクロ１からロジックマクロ２に送られることはない。従って、バーンインが施されている間、ＤＲＡＭマクロ１に、ロジックマクロ２の最大定格電圧を越える電源電圧ＶＤＤ１が供給されても、ロジックマクロ２に含まれる半導体素子は破壊しない。
【００５４】
なお、第１形態の半導体集積回路において当該半導体集積回路にバーンインが施される際、出力データ信号Ｑｊがローレベルに設定される代わりに、出力データ信号Ｑｊを伝送するデータ出力信号線３がハイインピーダンス状態に設定されることも可能である。
【００５５】
但し、データ出力信号線３がハイインピーダンス状態に設定されるとデータ出力信号線３の電位が不定となり、もってロジックマクロ２が誤動作を起こす可能性がある。従って、本形態のように、当該半導体集積回路にバーンインが施される際には、出力データ信号Ｑｊがローレベルに設定されることが望ましい。
【００５６】
また、第１形態の半導体集積回路は、ＤＲＡＭマクロ１、ロジックマクロ２を含む構成とされているが、ＤＲＡＭマクロ１とロジックマクロ２とは、一般の２つのマクロであることが可能である。この場合、出力データ信号Ｑｊは、そのうちの一のマクロから他のマクロに出力される信号である。この場合も、当該半導体集積回路にバーンインを施される場合、出力データ信号Ｑｊがローレベルにされる。従って他のそのマクロに含まれる半導体素子がバーンインの際に破壊されることがない。
【００５７】
実施の第２形態：
図２は、本発明の実施の第２形態の半導体集積回路の構成を示している。当該半導体集積回路は、電源が投入された直後の誤動作の発生を防止する構成を有している。第２形態の半導体集積回路は、この点で、前述の第１形態の半導体集積回路とは異なる。
【００５８】
第２形態の半導体集積回路は、ＤＲＡＭマクロ１１とロジックマクロ１２とを含む。ＤＲＡＭマクロ１１の出力は、データ出力信号線１３によりロジックマクロ２の入力に接続されている。ロジックマクロ１２の出力は、アドレス信号線１４、コマンド信号線１５、データ入力信号線１６によりＤＲＡＭマクロ１１の入力に接続されている。
【００５９】
ＤＲＡＭマクロ１１には、電源電圧ＶＤＤ１が供給されている。電源電圧ＶＤＤ１は、通常動作時では２．５Ｖであり、当該半導体集積回路にバーンインが施される場合には、通常動作時より高い４．５Ｖである。
【００６０】
ＤＲＡＭマクロ１１には、アドレス信号Ａｘと、コマンド信号ＣＭＤと、入力データＤｊとが、それぞれアドレス信号線１４、コマンド信号線１５、データ入力信号線１６を介して入力されている。ＤＲＡＭマクロ１１は、アドレス信号Ａｘとコマンド信号ＣＭＤに応答して入力データＤｊを取り込む。更にＤＲＡＭマクロ１１は、アドレス信号Ａｘとコマンド信号ＣＭＤとに応答して、それが記憶しているデータを出力データ信号Ｑｊとしてロジックマクロ１２に出力する。出力データ信号Ｑｊの出力は、データ出力信号線１３を介して行われる。
【００６１】
ＤＲＡＭマクロ１１は、ＤＲＡＭコア１１１と、データ出力バッファ１１２と、ＰＯＲ回路１１３とを含む。ＤＲＡＭコア１１１は、ＤＲＡＭマクロ１１のうち、実際にデータを記憶する部分である。ＤＲＡＭコア１１１は、それが記憶しているデータを、相補出力データ信号ＯＵＴＴｊ／ＯＵＴＮｊとしてデータ出力バッファ１１２に出力する。
【００６２】
一方、ＰＯＲ回路１１３は、ＤＲＡＭマクロ１１に供給される電源電圧ＶＤＤ１を監視する。ＰＯＲ回路１１３は、電源電圧ＶＤＤ１が所定の基準電圧Ｖｓｔｄ１より低い場合、パワーオン信号ＰＯＮをローレベルにして出力する。ＰＯＲ回路１１３は、電源電圧ＶＤＤ１が所定の基準電圧Ｖｓｔｄ１より高い場合、パワーオン信号ＰＯＮをハイレベルにして出力する。
【００６３】
データ出力バッファ１１２は、パワーオン信号ＰＯＮがハイレベルであるか否かに応じて、即ち、電源電圧ＶＤＤ１が所定の基準電圧Ｖｓｔｄ１より高いか低いかに応じて、異なる動作を行う。
【００６４】
電源電圧ＶＤＤ１が所定の基準電圧Ｖｓｔｄ１より高い時には、データ出力バッファ１１２は、相補出力データ信号ＯＵＴＴｊ／ＯＵＴＮｊにより入力されるデータと同一のデータを、出力データ信号Ｑｊとしてデータ出力信号線１３に出力する。即ち、データ出力バッファ１１２は、ＤＲＡＭコア１１１が記憶しているデータを、出力データ信号Ｑｊとしてデータ出力信号線１３に出力する。
【００６５】
一方、電源電圧ＶＤＤ１が所定の基準電圧Ｖｓｔｄ１より低い場合には、データ出力バッファ１１２は、出力データ信号Ｑｊをローレベルとして出力する。これにより、当該半導体集積回路に電源が投入される際に、ロジックマクロ１２が誤動作することが防がれる。
【００６６】
データ出力バッファ１１２により出力された出力データ信号Ｑｊは、ロジックマクロ１２に入力される。
【００６７】
ロジックマクロ１２には、電源電圧ＶＤＤ２が供給されている。電源電圧ＶＤＤ２は、当該半導体集積回路が通常動作を行う場合には、ＤＲＡＭマクロ１１と同じ２．５Ｖに設定される。一方、当該半導体集積回路にバーンインが施される場合には、電源電圧ＶＤＤ２は、３．５Ｖに設定される。ロジックマクロ１２の最大定格電圧は４．０Ｖである。
【００６８】
ロジックマクロ１２は、前述のアドレス信号Ａｘ、コマンド信号ＣＭＤ、入力データ信号Ｄｊを生成し、ＤＲＡＭマクロ１１の動作を制御する。更に、ロジックマクロ１２は、それに入力される出力データ信号Ｑｊに基づいて、所定の論理処理を行う。
【００６９】
続いて、第２形態の半導体集積回路の動作を説明する。
【００７０】
図３に示されているように、時刻ｔ＝０において当該半導体集積回路に電源が投入され、ＤＲＡＭマクロ１１に供給される電源電圧ＶＤＤ１が上昇し始めたとする。電源電圧ＶＤＤ１が所定の基準電圧Ｖｓｔｄ１よりも低い場合、ＰＯＲ回路１１３によって出力されるパワーオン信号ＰＯＮはローレベルに設定される。データ出力バッファ１１２は、パワーオン信号ＰＯＮがローレベルであることに応答し、出力データ信号Ｑｊをローレベルにして出力する。
【００７１】
その後、時刻ｔ＝ｔ１において電源電圧ＶＤＤ１が基準電圧Ｖｓｔｄ１を越えたとする。このとき、パワーオン信号ＰＯＮはハイレベルになる。データ出力バッファ１１２は、パワーオン信号ＰＯＮがハイレベルであることに応答して、ロジックマクロ１２が出力するアドレス信号Ａｘとコマンド信号ＣＭＤとの指示の下、ＤＲＡＭコア１１１が記憶するデータを出力データ信号Ｑｊによりロジックマクロ１２に出力する。
【００７２】
第２形態の半導体集積回路は、電源電圧ＶＤＤ１が所定の基準電圧Ｖｓｔｄ１よりも低い場合、ＤＲＡＭマクロ１１が出力する出力データ信号Ｑｊはローレベルに設定される。当該半導体集積回路に電源が投入された直後の電源電圧ＶＤＤ１が低い状態でのＤＲＡＭマクロ１１の動作の不安定性により、ロジックマクロ１２に誤動作を生じることがない。
【００７３】
即ち、当該半導体集積回路に電源が投入されて以後、ＤＲＡＭマクロ１１に供給される電源電圧ＶＤＤ１が、ＤＲＡＭマクロ１１の動作に必要な電源電圧に達するまでには、ある程度の時間を必要とする。このとき、電源電圧ＶＤＤ１がある程度の電圧に到達するまでは、ＤＲＡＭマクロ１１の動作が不安定になる。従って、ロジックマクロ１２に入力されることが想定されていないデータが、出力データ信号Ｑｊによりロジックマクロ１２に出力されるおそれがある。しかし、データ出力バッファ１１２は、電源電圧ＶＤＤ１が所定の基準電圧Ｖｓｔｄ１より低い場合に、出力データ信号Ｑｊをローレベルとして出力する。従って、半導体集積回路に電源が投入された直後に、ＤＲＡＭマクロ１１の動作が不安定になることにより、ロジックマクロ１２が誤動作することはない。
【００７４】
なお、第２形態において、電源電圧ＶＤＤ１が基準電圧Ｖｓｔｄ１よりも低い場合に、出力データ信号Ｑｊがローレベルに設定されるのではなく、出力データ信号Ｑｊを伝送するデータ出力信号線１３が、ハイインピーダンス状態に設定されることも可能である。
【００７５】
また、第２形態の半導体集積回路は、ＤＲＡＭマクロ１１、ロジックマクロ１２を含む構成とされているが、ＤＲＡＭマクロ１１とロジックマクロ１２とは、一般の２つのマクロであることが可能である。この場合、出力データ信号Ｑｊは、そのうちの一のマクロから他のマクロに出力される信号である。この場合も、その一のマクロに供給される電源電圧が所定の基準電圧より低い場合に、出力データ信号Ｑｊがローレベルにされ、他のマクロが誤動作することが防止される。
【００７６】
更に、第２形態の半導体集積回路は、ＰＯＲ回路１１３がＤＲＡＭマクロ１１の内部に設けられているが、ＰＯＲ回路１１３は、ＤＲＡＭマクロ１１の外部に設けられていることも当然に可能である。
【００７７】
実施の第３形態：
図４は、本発明の実施の第３形態の半導体集積回路の構成を示している。当該半導体集積回路は、第２形態の半導体集積回路と同様に、電源が投入された直後の誤動作の発生を防止する構成を有している。しかし、第３形態の半導体集積回路は、ＤＲＡＭマクロから出力される出力データ信号が、ロジックマクロに供給される電源電圧に応答してローレベルにされる点で、前述の第２形態の半導体集積回路とは異なる。
【００７８】
当該半導体集積回路は、ＤＲＡＭマクロ２１とロジックマクロ２２とを含む。ＤＲＡＭマクロ２１の出力は、データ出力信号線２３によりロジックマクロ２２の入力に接続されている。ロジックマクロ２２の出力は、アドレス信号線２４、コマンド信号線２５、及びデータ入力信号線２６によりＤＲＡＭマクロ２１の入力に接続されている。
【００７９】
ＤＲＡＭマクロ２１には、電源電圧ＶＤＤ１が供給されている。電源電圧ＶＤＤ１は、通常動作時では２．５Ｖであり、当該半導体集積回路にバーンインが施される場合には、通常動作時より高い４．５Ｖである。
【００８０】
ロジックマクロ２２には、電源電圧ＶＤＤ２が供給されている。電源電圧ＶＤＤ２は、通常動作時では２．５Ｖであり、当該半導体集積回路にバーンインが施される場合には、通常動作時より高い３．５Ｖである。
【００８１】
ＤＲＡＭマクロ２１には、アドレス信号Ａｘと、コマンド信号ＣＭＤと、入力データＤｊとが、それぞれアドレス信号線２４、コマンド信号線２５、データ入力信号線２６を介して入力されている。ＤＲＡＭマクロ２１は、アドレス信号Ａｘとコマンド信号ＣＭＤに応答して入力データＤｊを取り込む。更にＤＲＡＭマクロ２１は、アドレス信号Ａｘとコマンド信号ＣＭＤとに応答して、それが記憶しているデータを出力データ信号Ｑｊとしてロジックマクロ２２に出力する。出力データ信号Ｑｊの出力は、データ出力信号線２３を介して行われる。
【００８２】
ＤＲＡＭマクロ２１は、ＤＲＡＭコア２１１と、データ出力バッファ２１２と、ＰＯＲ回路２１３とを含む。ＤＲＡＭコア２１１は、ＤＲＡＭマクロ２１のうち、実際にデータを記憶する部分である。ＤＲＡＭコア２１１は、それが記憶しているデータを、相補出力データ信号ＯＵＴＴｊ／ＯＵＴＮｊとして出力する。相補出力データ信号ＯＵＴＴｊ／ＯＵＴＮｊは、データ出力バッファ２１２に入力される。
【００８３】
一方、ＰＯＲ回路２１３は、ロジックマクロ２２に供給される電源電圧ＶＤＤ２を監視する。ＰＯＲ回路２１３は、電源電圧ＶＤＤ２が所定の基準電圧Ｖｓｔｄ２より低い場合、パワーオン信号ＰＯＮをローレベルにして出力する。ＰＯＲ回路２１３は、電源電圧ＶＤＤ２が所定の基準電圧Ｖｓｔｄ２より高い場合、パワーオン信号ＰＯＮをハイレベルにして出力する。
【００８４】
データ出力バッファ２１２は、パワーオン信号ＰＯＮがハイレベルであるか否かに応じて、即ち、ロジックマクロ２２に供給される電源電圧ＶＤＤ２が所定の基準電圧Ｖｓｔｄ２より高いか低いかに応じて、異なる動作を行う。
【００８５】
電源電圧ＶＤＤ２が所定の基準電圧Ｖｓｔｄ２より高い時には、データ出力バッファ２１２は、相補出力データ信号ＯＵＴＴｊ／ＯＵＴＮｊにより入力されるデータと同一のデータを、出力データ信号Ｑｊとしてデータ出力信号線２３に出力する。即ち、データ出力バッファ２１２は、ＤＲＡＭコア２１１が記憶しているデータを、出力データ信号Ｑｊとしてデータ出力信号線２３に出力する。
【００８６】
一方、電源電圧ＶＤＤ２が所定の基準電圧Ｖｓｔｄ２より低い場合には、データ出力バッファ２１２は、出力データ信号Ｑｊをローレベルとして出力する。これにより、当該半導体集積回路に電源が投入される際に、ロジックマクロ２２が誤動作することが防がれる。
【００８７】
即ち、当該半導体集積回路に電源が投入されて以後、ロジックマクロ２１に供給される電源電圧ＶＤＤ２がロジックマクロ２１の動作に必要な電源電圧に達するまでには、ある程度の時間を必要とする。このとき、電源電圧ＶＤＤ２がある程度の電圧に到達するまでに出力データ信号Ｑｊが入力されると、ロジックマクロ２２に含まれている半導体素子に不適切な電圧が印加され、ロジックマクロ２２がラッチアップを起こすおそれがある。しかし、データ出力バッファ２１２は、電源電圧ＶＤＤ２が所定の基準電圧Ｖｓｔｄ２より低い場合には、出力データ信号Ｑｊをローレベルとして出力する。これにより、ロジックマクロ２２にラッチアップが発生することが防がれる。
【００８８】
データ出力バッファ２１２により出力された出力データ信号Ｑｊは、ロジックマクロ２２に入力される。
【００８９】
ロジックマクロ２２は、前述のアドレス信号Ａｘ、コマンド信号ＣＭＤ、入力データ信号Ｄｊを生成し、ＤＲＡＭマクロ２１の動作を制御する。更に、ロジックマクロ２２は、それに入力される出力データ信号Ｑｊに基づいて、所定の論理処理を行う。
【００９０】
続いて、第３形態の半導体集積回路に電源が投入された場合の当該半導体集積回路の動作を説明する。
【００９１】
図５に示されているように、時刻ｔ＝０において当該半導体集積回路に電源が投入され、ロジックマクロ２２に供給される電源電圧ＶＤＤ２が上昇し始めたとする。電源電圧ＶＤＤ２が所定の基準電圧Ｖｓｔｄ２よりも低い場合、ＰＯＲ回路２１３によって出力されるパワーオン信号ＰＯＮはローレベルに設定される。データ出力バッファ２１２は、パワーオン信号ＰＯＮがローレベルであることに応答し、出力データ信号Ｑｊをローレベルにして出力する。
【００９２】
その後、時刻ｔ＝ｔ１において電源電圧ＶＤＤ２が基準電圧Ｖｓｔｄ２を越えたとする。このとき、パワーオン信号ＰＯＮはハイレベルになる。データ出力バッファ２１２は、パワーオン信号ＰＯＮがハイレベルであることに応答して、ロジックマクロ２２が出力するアドレス信号Ａｘとコマンド信号ＣＭＤとの指示の下、ＤＲＡＭコア２１１が記憶するデータを出力データ信号Ｑｊによりロジックマクロ２２に出力する。
【００９３】
第３形態の半導体集積回路は、電源電圧ＶＤＤ２が所定の基準電圧Ｖｓｔｄ２よりも低い場合、ＤＲＡＭマクロ２１が出力する出力データ信号Ｑｊはローレベルに固定される。当該半導体集積回路に電源が投入された直後の電源電圧ＶＤＤ２が低い状態でロジックマクロ２２に出力データ信号Ｑｊが入力されることにより、ロジックマクロ２２にラッチアップを生じることがない。
【００９４】
なお、第３形態において、電源電圧ＶＤＤ２が基準電圧Ｖｓｔｄ２よりも低い場合に、出力データ信号Ｑｊがローレベルに設定されるのではなく、出力データ信号Ｑｊを伝送するデータ出力信号線２３が、ハイインピーダンス状態に設定されることも可能である。
【００９５】
また、第３形態において、ＰＯＲ回路２１３は、ロジックマクロ２２に供給される電源電圧ＶＤＤ２に加え、ＤＲＡＭマクロ２１に供給される電源電圧ＶＤＤ１を更に監視することも可能である。このときには、電源電圧ＶＤＤ１が所定の基準電圧Ｖｓｔｄ１よりも大きく、且つ、電源電圧ＶＤＤ２が所定の基準電圧Ｖｓｔｄ２よりも大きい場合に、ＤＲＡＭマクロ２１は、ＤＲＡＭコア２１１が記憶するデータを出力データ信号Ｑｊによりロジックマクロ２２に出力する。これにより、当該半導体集積回路に電源が投入された直後の電源電圧ＶＤＤ１が低い状態でのＤＲＡＭマクロ２１の動作の不安定性により、ロジックマクロ２２に誤動作を生じることも同時に防がれる。
【００９６】
また、第１及び第２形態の半導体集積回路と同様に、第３形態の半導体集積回路は、ＤＲＡＭマクロ１とロジックマクロ２とは、一般の２つのマクロに置換されることが可能である。
【００９７】
実施の第４形態：
図６は、本発明の実施の第４形態の半導体集積回路の構成を示している。当該半導体集積回路は、第１形態の半導体集積回路と同様に、バーンインが施されている間、ＤＲＡＭマクロに、ロジックマクロの最大定格電圧を越える電源電圧が供給されても、そのロジックマクロに含まれる半導体素子が破壊しない構成を有している。更に、第２形態の半導体集積回路と同様に、電源が投入された直後の誤動作の発生を防止する構成を有している。
【００９８】
当該半導体集積回路は、ＤＲＡＭマクロ３１とロジックマクロ３２とを含む。ＤＲＡＭマクロ３１の出力は、データ出力信号線３３によりロジックマクロ３２の入力に接続されている。ロジックマクロ３２の出力は、アドレス信号線３４、コマンド信号線３５、及びデータ入力信号線３６によりＤＲＡＭマクロ３１の入力に接続されている。
【００９９】
ＤＲＡＭマクロ３１には、電源電圧ＶＤＤ１が供給されている。電源電圧ＶＤＤ１は、通常動作時では２．５Ｖであり、当該半導体集積回路にバーンインが施される場合には、通常動作時より高い４．５Ｖである。
【０１００】
ＤＲＡＭマクロ３１には、アドレス信号Ａｘと、コマンド信号ＣＭＤと、入力データＤｊとが、それぞれアドレス信号線３４、コマンド信号線３５、データ入力信号線３６を介して入力されている。ＤＲＡＭマクロ３１は、アドレス信号Ａｘとコマンド信号ＣＭＤに応答して入力データ信号Ｄｊを取り込む。更にＤＲＡＭマクロ３１は、アドレス信号Ａｘとコマンド信号ＣＭＤとに応答して、それが記憶しているデータを出力データ信号Ｑｊによってロジックマクロ３２に出力する。出力データ信号Ｑｊの出力は、データ出力信号線３３を介して行われる。
【０１０１】
ＤＲＡＭマクロ３１には、バーンイン指示信号ＢＵＲＮＩＮが入力されている。バーンイン指示信号ＢＵＴＮＩＮは、当該半導体集積回路にバーンインが施されているか否かをＤＲＡＭマクロ３１に指示する。バーンイン指示信号ＢＵＲＮＩＮは、それがハイレベル（電源電圧）である場合、当該半導体集積回路にバーンインが施されていることを指示する。バーンイン指示信号ＢＵＲＮＩＮは、それがローレベル（接地電位）である場合、当該半導体集積回路にバーンインが施されていないことを指示する
【０１０２】
ＤＲＡＭマクロ３１は、ＤＲＡＭコア３１１と、データ出力バッファ３１２と、ＰＯＲ回路３１３と、入力バッファ３１４とを含む。ＤＲＡＭコア３１１は、データを記憶するメモリセルを含む。ＤＲＡＭコア３１１は、それが記憶しているデータを、相補出力データ信号ＯＵＴＴｊ／ＯＵＴＮｊとして出力する。相補出力データ信号ＯＵＴＴｊ／ＯＵＴＮｊは、データ出力バッファ３１２に入力される。
【０１０３】
一方、ＰＯＲ回路３１３は、ＤＲＡＭマクロ３１に供給される電源電圧ＶＤＤ１を監視する。ＰＯＲ回路３１３は、電源電圧ＶＤＤ１が所定の基準電圧Ｖｓｔｄ１より低い場合、パワーオン信号ＰＯＮをローレベルにして出力する。ＰＯＲ回路２１３は、電源電圧ＶＤＤ１が所定の基準電圧Ｖｓｔｄ１より高い場合、パワーオン信号ＰＯＮをハイレベルにして出力する。
【０１０４】
データ出力バッファ３１２は、パワーオン信号ＰＯＮと、前述のバーンイン指示信号ＢＵＲＮＩＮの両方に応答して動作する。
【０１０５】
当該半導体集積回路が通常動作を行う場合であって、且つ、電源電圧ＶＤＤ１が所定の基準電圧Ｖｓｔｄ１より高い時には、データ出力バッファ３１２は、相補出力データ信号ＯＵＴＴｊ／ＯＵＴＮｊにより入力されるデータと同一のデータを、出力データ信号Ｑｊとしてデータ出力信号線３３に出力する。即ち、データ出力バッファ３１２は、ＤＲＡＭコア３１１が記憶しているデータを、出力データ信号Ｑｊとしてデータ出力信号線３３に出力する。
【０１０６】
一方、電源電圧ＶＤＤ１が所定の基準電圧Ｖｓｔｄ１より低い場合、又は、当該半導体集積回路にバーンインが施される場合には、データ出力バッファ３１２は、出力データ信号Ｑｊをローレベルとして出力する。これにより、バーンインが施される際にＤＲＡＭマクロ３１に高い電源電圧が供給されても、最大定格電圧を越える振幅を有する信号が出力データ信号Ｑｊとしてロジックマクロ３２に入力され、もってロジックマクロ３２に含まれる半導体素子が破壊されることがない。更に、当該半導体集積回路に電源が投入される際に、ロジックマクロ３２が誤動作することが防がれる。
【０１０７】
データ出力バッファ３１２により出力された出力データ信号Ｑｊは、ロジックマクロ３２に入力される。ロジックマクロ３２には、電源電圧ＶＤＤ２が供給されている。電源電圧ＶＤＤ２は、通常動作時では２．５Ｖであり、当該半導体集積回路にバーンインが施される場合には、通常動作時より高い３．５Ｖである。ロジックマクロ３２の最大定格電圧は、４．０Ｖである。
【０１０８】
ロジックマクロ３２は、前述のアドレス信号Ａｘ、コマンド信号ＣＭＤ、入力データ信号Ｄｊを生成し、ＤＲＡＭマクロ３１の動作を制御する。更に、ロジックマクロ３２は、それに入力される出力データ信号Ｑｊに基づいて、所定の論理処理を行う。
【０１０９】
続いて、実施の第４形態の半導体集積回路の動作について説明する。
【０１１０】
まず、当該半導体集積回路にバーンインが施される場合の動作を説明する。当該半導体集積回路にバーンインが施される場合、ＤＲＡＭマクロ３１に供給される電源電圧ＶＤＤ１は、４．５Ｖに設定され、ロジックマクロ３２に供給される電源電圧ＶＤＤ２は、３．５Ｖに設定される。ＤＲＡＭマクロ３１に供給される電源電圧ＶＤＤ１は、ロジックマクロ３２の最大定格電圧を越えている。
【０１１１】
当該半導体集積回路にバーンインが施される場合、バーンイン指示信号ＢＵＲＮＩＮはハイレベルに設定される。ＤＲＡＭマクロ３１は、バーンイン指示信号ＢＵＲＮＩＮから、当該半導体集積回路にバーンインが施されていることを認識する。
【０１１２】
データ出力バッファ３１２は、バーンイン指示信号ＢＵＲＮＩＮに応答して、出力データ信号Ｑｊをローレベルに設定する。これにより、ＤＲＡＭマクロ３１にロジックマクロ３２の最大定格電圧を越える電源電圧ＶＤＤ１が供給されても、ロジックマクロ３２の最大定格電圧を越える振幅を有する信号が、出力データ信号ＱｊとしてＤＲＡＭマクロ３１からロジックマクロ３２に送られることはない。従って、バーンインが施されている間、ＤＲＡＭマクロ３１に、ロジックマクロ３２の最大定格電圧を越える電源電圧ＶＤＤ１が供給されても、ロジックマクロ３２に含まれる半導体素子は破壊しない。
【０１１３】
続いて、実施の第４形態の半導体集積回路に電源が投入される際の動作を説明する。当該半導体集積回路に電源が投入され、ＤＲＡＭマクロ３１に供給される電源電圧ＶＤＤ１が上昇し始めたとする。電源電圧ＶＤＤ１が所定の基準電圧Ｖｓｔｄ１よりも低い場合、ＰＯＲ回路３１３によって出力されるパワーオン信号ＰＯＮはローレベルに設定される。データ出力バッファ３１２は、パワーオン信号ＰＯＮがローレベルであることに応答し、出力データ信号Ｑｊをローレベルにして出力する。
【０１１４】
その後、電源電圧ＶＤＤ１が基準電圧Ｖｓｔｄ１を越えたとする。このとき、パワーオン信号ＰＯＮはハイレベルになる。データ出力バッファ３１２は、パワーオン信号ＰＯＮがハイレベルであることに応答して、ロジックマクロ３２が出力するアドレス信号Ａｘとコマンド信号ＣＭＤとの指示の下、ＤＲＡＭコア３１１が記憶するデータを出力データ信号Ｑｊによりロジックマクロ３２に出力する。
【０１１５】
当該半導体集積回路は、電源電圧ＶＤＤ１が所定の基準電圧Ｖｓｔｄ１よりも低い場合、ＤＲＡＭマクロ３１が出力する出力データ信号Ｑｊはローレベルに設定される。当該半導体集積回路に電源が投入された直後の電源電圧ＶＤＤ１が低い状態でのＤＲＡＭマクロ３１の動作の不安定性により、ロジックマクロ３２に誤動作を生じることがない。
【０１１６】
このように、第４形態の半導体集積回路は、バーンインが施されている間、ＤＲＡＭマクロ３１に、ロジックマクロ３２の最大定格電圧を越える電源電圧ＶＤＤ１が供給されても、ロジックマクロ３２に含まれる半導体素子は破壊しない。更に、半導体集積回路に電源が投入された直後のＤＲＡＭマクロ３１の動作の不安定性により、ロジックマクロ３２に誤動作を生じることがない。
【０１１７】
なお、第４形態の半導体集積回路において、第３形態の半導体集積回路と同様に、ＰＯＲ回路３１３は、ＤＲＡＭマクロ３１の電源電圧ＶＤＤ１に代えて、ロジックマクロ３２の電源電圧ＶＤＤ２を監視しながら動作することも可能である。かかる場合、ロジックマクロ３２の電源電圧ＶＤＤ２が所定の基準電圧Ｖｓｔｄ２よりも低い場合、出力データ信号Ｑｊがローレベルに設定される。
【０１１８】
また、第４形態の半導体集積回路において、ＤＲＡＭマクロ３１の電源電圧ＶＤＤ１に加えて、更に、ロジックマクロ３２の電源電圧ＶＤＤ２を監視しながら動作することも可能である。このとき、ＤＲＡＭマクロ３１の電源電圧ＶＤＤ１が所定の基準電圧Ｖｓｔｄ１よりも低い、又は、ロジックマクロ３２の電源電圧ＶＤＤ２が所定の基準電圧Ｖｓｔｄ２よりも低い場合に出力データ信号Ｑｊがローレベルに設定される。
【０１１９】
また、第４形態の半導体集積回路において、当該半導体集積回路にバーンインが施される際、又は、出力データ信号Ｑｊがローレベルに設定される代わりに、出力データ信号Ｑｊを伝送するデータ出力信号線３がハイインピーダンス状態に設定されることも可能である。
【０１２０】
また、第１から第３形態の半導体集積回路と同様に、第４形態の半導体集積回路は、ＤＲＡＭマクロ１とロジックマクロ２とは、一般の２つのマクロに置換されることが可能である。
【０１２１】
実施の第５形態：
図７は、本発明による実施の第５形態の半導体集積回路の構成を示している。当該半導体集積回路は、第１から第４形態の半導体集積回路と、電源電圧の供給の態様が異なっている。
【０１２２】
当該半導体集積回路は、ＤＲＡＭマクロ４１と、ロジックマクロ４２とを含む。
【０１２３】
ＤＲＡＭマクロ４１には、アドレス信号Ａｘと、コマンド信号ＣＭＤと、入力データＤｊとが、入力されている。ＤＲＡＭマクロ４１は、アドレス信号Ａｘとコマンド信号ＣＭＤに応答して入力データＤｊを取り込む。更にＤＲＡＭマクロ４１は、アドレス信号Ａｘとコマンド信号ＣＭＤとに応答して、それが記憶しているデータを出力データ信号Ｑｊとしてロジックマクロ４２に出力する。
【０１２４】
ＤＲＡＭマクロ４１は、ＤＲＡＭコア４１１と、データ出力バッファ４１２とを含む。ＤＲＡＭコア４１１は、ＤＲＡＭマクロ４１のうち、実際にデータを記憶する部分である。ＤＲＡＭコア４１１は、それが記憶しているデータを、相補出力データ信号ＯＵＴＴｊ／ＯＵＴＮｊとして出力する。相補出力データ信号ＯＵＴＴｊ／ＯＵＴＮｊは、データ出力バッファ４１２に入力される。データ出力バッファ４１２は、相補出力データ信号ＯＵＴＴｊ／ＯＵＴＮｊと同じデータを出力データ信号Ｑｊによりロジックマクロ４２に出力する。
【０１２５】
データ出力バッファ４１２から出力された出力データ信号Ｑｊは、ロジックマクロ４２に入力される。ロジックマクロ４２は、前述のアドレス信号Ａｘ、コマンド信号ＣＭＤ、入力データ信号Ｄｊを生成し、ＤＲＡＭマクロ４１の動作を制御する。更に、ロジックマクロ４２は、それに入力される出力データ信号Ｑｊに基づいて、所定の論理処理を行う。
【０１２６】
ロジックマクロ４２には、第１から第４形態の半導体集積回路と同様に、電源電圧ＶＤＤ２が供給されている。電源電圧ＶＤＤ２は、通常動作時には電源電圧ＶＤＤ１と同じ２．５Ｖであり、当該半導体集積回路にバーンインが施される場合には、通常動作時より高い３．５Ｖである。ロジックマクロ４２の最大定格電圧は、４．０Ｖである。
【０１２７】
一方、ＤＲＡＭマクロ４１には、２つの異なる電源電位が供給される。ＤＲＡＭマクロ４１のうち、データ出力バッファ４１２以外の部分には、電源電圧ＶＤＤ１が供給されている。電源電圧ＶＤＤ１は、通常動作時には２．５Ｖであり、当該半導体集積回路にバーンインが施される場合には、通常動作時より高い４．５Ｖである。
【０１２８】
更に、ＤＲＡＭマクロ４１からロジックマクロ４２に出力データ信号Ｑｊを出力するデータ出力バッファ４１２には、ロジックマクロ４２と同じ電源電圧ＶＤＤ２が供給されている。電源電圧ＶＤＤ２が供給されるデータ出力バッファ４１２は、その振幅を電源電圧ＶＤＤ２と実質的に同じにしながら、出力データ信号Ｑｊを出力する。
【０１２９】
これにより、当該半導体集積回路にバーンインが施される場合に、ＤＲＡＭマクロ４１にロジックマクロ４２の最大定格電圧である４．０Ｖを越える電圧が電源電圧ＶＤＤ１として供給されても、出力データ信号Ｑｊの振幅は電源電圧ＶＤＤ２と同じ３．５Ｖに抑えられる。従って、当該半導体集積回路にバーンインが施される場合に、ロジックマクロ４２が破壊されることがない。
【０１３０】
なお、第１〜第４形態の半導体集積回路と同様に、第５形態の半導体集積回路において、ＤＲＡＭマクロ４１とロジックマクロ４２とは、一般の２つのマクロに置換されることが可能である。
【０１３１】
実施の第６形態：
図８は、本発明による実施の第６形態の半導体集積回路の構成を示している。当該半導体集積回路は、ＤＲＡＭマクロ５１とロジックマクロ５２とを含む。
【０１３２】
ＤＲＡＭマクロ５１には、電源電圧ＶＤＤ１が供給されている。電源電圧ＶＤＤ１は、通常動作時には２．５Ｖであり、当該半導体集積回路にバーンインが施される場合には、通常動作時より高い４．５Ｖである。
【０１３３】
ＤＲＡＭマクロ５１は、ＭＯＳトランジスタ（図示されない）を含んで構成されている。ＤＲＡＭマクロ５１が含むＭＯＳトランジスタのゲート酸化膜の膜厚は９ｎｍである。９ｎｍの膜厚を有するゲート酸化膜を含むＭＯＳトランジスタは、４．５Ｖの電源電圧で動作しても信頼性上の問題はない。
【０１３４】
ＤＲＡＭマクロ５１は、アドレス信号Ａｘと、コマンド信号ＣＭＤと、入力データＤｊとが、入力されている。ＤＲＡＭマクロ５１は、アドレス信号Ａｘとコマンド信号ＣＭＤに応答して入力データＤｊを取り込む。更にＤＲＡＭマクロ５１は、アドレス信号Ａｘとコマンド信号ＣＭＤとに応答して、それが記憶しているデータを出力データ信号Ｑｊとしてロジックマクロ５２に出力する。
【０１３５】
ＤＲＡＭマクロ５１は、ＤＲＡＭコア５１１と、データ出力バッファ５１２とを含む。ＤＲＡＭコア５１１は、ＤＲＡＭマクロ５１のうち、実際にデータを記憶する部分である。ＤＲＡＭコア５１１は、それが記憶しているデータを、相補出力データ信号ＯＵＴＴｊ／ＯＵＴＮｊとして出力する。相補出力データ信号ＯＵＴＴｊ／ＯＵＴＮｊは、データ出力バッファ５１２に入力される。データ出力バッファ５１２は、相補出力データ信号ＯＵＴＴｊ／ＯＵＴＮｊと同じデータを出力データ信号Ｑｊとして出力する。
【０１３６】
出力データ信号Ｑｊの振幅は、ＤＲＡＭマクロ５１に供給される電源電圧ＶＤＤ１と同一である。即ち、出力データ信号Ｑｊの振幅は、通常動作時には２．５Ｖであり、当該半導体集積回路にバーンインが施される場合には、通常動作時より高い４．５Ｖである。出力データ信号Ｑｊは、ロジックマクロ５２に出力される。
【０１３７】
ロジックマクロ５２には、電源電圧ＶＤＤ２が供給されている。電源電圧ＶＤＤ２は、通常動作時には２．５Ｖであり、当該半導体集積回路にバーンインが施される場合には、通常動作時より高い３．５Ｖである。
【０１３８】
ロジックマクロ５２は、前述のアドレス信号Ａｘ、コマンド信号ＣＭＤ、入力データ信号Ｄｊを生成し、ＤＲＡＭマクロ５１の動作を制御する。
【０１３９】
ロジックマクロ５２は、データ入力バッファ５２１と、ロジック回路５２２とを含む。
【０１４０】
データ入力バッファ５２１には、前述の出力データ信号Ｑｊが入力される。データ入力バッファ５２１は、出力データ信号Ｑｊと実質的に同一のデータを有する入力データ信号ＩＮｊをロジック回路５２２に出力する。入力データ信号ＩＮｊの振幅は、ロジックマクロ５２に供給されている電源電圧ＶＤＤ２と同一である。即ち、入力データ信号ＩＮｊの振幅は、通常動作時には２．５Ｖであり、当該半導体集積回路にバーンインが施される場合には３．５Ｖである。
【０１４１】
入力データ信号ＩＮｊは、ロジック回路５２２に入力される。ロジック回路５２２は、入力データ信号ＩＮｊに応答して、所定の論理処理を行う。
【０１４２】
ロジックマクロ５２全体の最大定格電圧は、４．０Ｖである。しかし、ロジックマクロ５２のうちのデータ入力バッファ５２１の部分は、より高い電圧で動作し得る構成を有している。即ち、データ入力バッファ５２１に含まれるＭＯＳトランジスタのゲート酸化膜の膜厚は、ロジック回路５２２に含まれるＭＯＳトランジスタのゲート酸化膜の膜厚よりも厚くされている。具体的には、データ入力バッファ５２１が含むＭＯＳトランジスタのゲート酸化膜の膜厚は９ｎｍであり、ロジック回路５２２が含むＭＯＳトランジスタのゲート酸化膜の膜厚は６ｎｍである。これにより、データ入力バッファ５２１は、当該半導体集積回路にバーンインが施される際に４．５Ｖの振幅を有する出力データ信号Ｑｊが入力されても、信頼性上の問題が発生しないように構成されている。
【０１４３】
続いて、第６形態の半導体集積回路が通常動作を行う場合の動作と、バーンインされる場合の動作とを説明する。
【０１４４】
当該半導体集積回路が通常動作を行う場合、ＤＲＡＭマクロ５１に供給される電源電圧ＶＤＤ１と、ロジックマクロ５２に供給される電源電圧ＶＤＤ２とは、いずれも２．５Ｖに設定される。
【０１４５】
ＤＲＡＭマクロ５１は、ＤＲＡＭコア５１１に記憶されているデータを出力データ信号Ｑｊとして出力する。出力データ信号Ｑｊの振幅は、ＤＲＡＭマクロ５１に供給される電源電圧ＶＤＤ１と同じ２．５Ｖである。ロジックマクロ５２の破壊は発生しない。
【０１４６】
一方、当該半導体集積回路にバーンインが施される場合、ＤＲＡＭマクロ５１に供給される電源電圧ＶＤＤ１は、４．５Ｖに設定され、ロジックマクロ６４に供給される電源電圧ＶＤＤ２は、３．５Ｖに設定される。
【０１４７】
ロジックマクロ５２のデータ入力バッファ５２１には、４．５Ｖの振幅を有する出力データ信号Ｑｊが入力される。しかし、データ入力バッファ５２１は、４．５Ｖの電圧に耐え得るゲート酸化膜の膜厚を有するＭＯＳトランジスタを含んで構成されている。データ入力バッファ５２１の破壊は発生しない。更に、データ入力バッファ５２１がロジック回路５２２に出力する入力データ信号ＩＮｊの振幅は、ロジックマクロ６４に供給される電源電圧ＶＤＤ２と同じ３．５Ｖである。ロジック回路５２２の破壊も発生しない。
【０１４８】
以上に説明されているように、バーンインが施されている間、ＤＲＡＭマクロ５１に、ロジックマクロ５４の最大定格電圧を越える電源電圧ＶＤＤ１が供給されても、ロジックマクロ５４に含まれる半導体素子は破壊しない。
【０１４９】
データ入力バッファ５２１が含むＭＯＳトランジスタのゲート酸化膜の膜厚は、ロジック回路５２２が含むＭＯＳトランジスタのゲート酸化膜の膜厚よりも厚いという条件の下、他の膜厚であることが可能である。但し、データ入力バッファ５２１が含むＭＯＳトランジスタのゲート酸化膜の膜厚は、ＤＲＡＭマクロ５１に含まれるＭＯＳトランジスタのゲート酸化膜の膜厚と実質的に同一であることが望ましい。これにより、データ入力バッファ５２１が含むＭＯＳトランジスタと、ＤＲＡＭマクロ５１に含まれるＭＯＳトランジスタとを同一の工程で形成することができる。
【０１５０】
なお、第１〜第５形態の半導体集積回路と同様に、第６形態の半導体集積回路において、ＤＲＡＭマクロ５１とロジックマクロ５２とは、一般の２つのマクロに置換されることが可能である。
【０１５１】
実施の第７形態：
図９は、本発明による実施の第７形態の半導体集積回路の構成を示している。当該半導体集積回路は、ＤＲＡＭマクロ６１、レベルシフタ６２、入力バッファ６３、ロジックマクロ６４を含む。
【０１５２】
ＤＲＡＭマクロ６１には、電源電圧ＶＤＤ１が供給されている。電源電圧ＶＤＤ１は、通常動作時には２．５Ｖであり、当該半導体集積回路にバーンインが施される場合には、通常動作時より高い４．５Ｖである。
【０１５３】
ＤＲＡＭマクロ６１は、アドレス信号Ａｘと、コマンド信号ＣＭＤと、入力データＤｊとが入力されている。ＤＲＡＭマクロ６１は、アドレス信号Ａｘとコマンド信号ＣＭＤに応答して入力データＤｊを取り込む。更にＤＲＡＭマクロ６１は、アドレス信号Ａｘとコマンド信号ＣＭＤとに応答して、それが記憶しているデータを出力データ信号Ｑｊとしてレベルシフタ６２に出力する。
【０１５４】
ＤＲＡＭマクロ６１は、ＤＲＡＭコア６１１と、データ出力バッファ６１２とを含む。ＤＲＡＭコア６１１は、ＤＲＡＭマクロ６１のうち、実際にデータを記憶する部分である。ＤＲＡＭコア６１１は、それが記憶しているデータを、相補出力データ信号ＯＵＴＴｊ／ＯＵＴＮｊとして出力する。相補出力データ信号ＯＵＴＴｊ／ＯＵＴＮｊは、データ出力バッファ６１２に入力される。データ出力バッファ６１２は、相補出力データ信号ＯＵＴＴｊ／ＯＵＴＮｊと同じデータを出力データ信号Ｑｊとして出力する。
【０１５５】
出力データ信号Ｑｊの振幅は、ＤＲＡＭマクロ６１に供給される電源電圧ＶＤＤ１と同一である。即ち、出力データ信号Ｑｊの振幅は、通常動作時には２．５Ｖであり、当該半導体集積回路にバーンインが施される場合には、通常動作時より高い４．５Ｖである。出力データ信号Ｑｊは、レベルシフタ６２に出力される。
【０１５６】
レベルシフタ６２には、入力バッファ６３を介して、バーンイン指示信号ＢＵＲＮＩＮが入力されている。バーンイン指示信号ＢＵＴＮＩＮは、当該半導体集積回路にバーンインが施されているか否かをレベルシフタ６２に指示する。バーンイン指示信号ＢＵＲＮＩＮは、それがハイレベル（電源電圧）である場合、当該半導体集積回路にバーンインが施されていることを指示する。バーンイン指示信号ＢＵＲＮＩＮは、それがローレベル（接地電圧）である場合、当該半導体集積回路にバーンインが施されていないことを指示する。
【０１５７】
レベルシフタ６２は、バーンイン指示信号ＢＵＲＮＩＮを参照し、当該半導体集積回路にバーンインが施されているか否かに応じて異なる動作を行う。レベルシフタ６２は、当該半導体集積回路にバーンインが施されているか否かに応じて、出力データ信号Ｑｊと実質的に同一の入力データ信号Ｑｊ’を生成し、又は、出力データ信号Ｑｊの振幅を小さくして入力データ信号Ｑｊ’を生成する。
【０１５８】
当該半導体集積回路が通常動作を行う場合には、レベルシフタ６２は、出力データ信号Ｑｊと実質的に同一の入力データ信号Ｑｊ’をロジックマクロ６４に出力する。このとき、出力データ信号Ｑｊと入力データ信号Ｑｊ’との振幅は、いずれも、ＤＲＡＭマクロ６１に供給される電源電圧ＶＤＤ１と同じ２．５Ｖである。
【０１５９】
一方、当該半導体集積回路にバーンインが施される場合には、レベルシフタ６２は、出力データ信号Ｑｊの振幅を小さくして入力データ信号Ｑｊ’を生成し、ロジックマクロ６４に出力する。このとき、出力データ信号Ｑｊの振幅は、電源電圧ＶＤＤ１と同じ４．５Ｖであり、入力データ信号Ｑｊ’の振幅は、当該半導体集積回路にバーンインが施される場合にロジックマクロ６４に供給される電源電圧ＶＤＤ２と実質的に同じ３．５Ｖである。
【０１６０】
このようにして生成された入力データ信号Ｑｊ’は、ロジックマクロ６４に出力される。
【０１６１】
ロジックマクロ６４には、電源電圧ＶＤＤ２が供給される。当該半導体集積回路が通常動作を行う場合、電源電圧ＶＤＤ２は、２．５Ｖである。当該半導体集積回路にバーンインが施される場合、電源電圧ＶＤＤ２は、通常動作時よりも高い３．５Ｖである。ロジックマクロ６４の最大定格電圧は４．０Ｖであり、当該半導体集積回路にバーンインが施される場合に、ＤＲＡＭマクロ６１に供給される電源電圧ＶＤＤ１の４．５Ｖよりも低い。
【０１６２】
ロジックマクロ６４は、前述のアドレス信号Ａｘ、コマンド信号ＣＭＤ、入力データ信号Ｄｊを生成し、ＤＲＡＭマクロ６１の動作を制御する。更に、ロジックマクロ６４は、入力データ信号Ｑｊ’に応じて所定の論理演算を行う。
【０１６３】
続いて、第７形態の半導体集積回路が通常動作を行う場合の動作と、バーンインされる場合の動作とを説明する。
【０１６４】
当該半導体集積回路が通常動作を行う場合、ＤＲＡＭマクロ６１に供給される電源電圧ＶＤＤ１と、ロジックマクロ６４に供給される電源電圧ＶＤＤ２とは、いずれも２．５Ｖに設定される。更に、バーンイン指示信号ＢＵＲＮＩＮが、ローレベルに設定される。レベルシフタ６２は、バーンイン指示信号ＢＵＲＮＩＮから、当該半導体集積回路が通常動作を行っていることを認識する。
【０１６５】
ＤＲＡＭマクロ６１は、ＤＲＡＭコア６１１に記憶されているデータを出力データ信号Ｑｊとして出力する。レベルシフタ６２は、出力データ信号Ｑｊをそのまま入力データ信号Ｑｊ’として出力する。出力データ信号Ｑｊの振幅は、ＤＲＡＭマクロ６１に供給される電源電圧ＶＤＤ１と同じ２．５Ｖであり、ロジックマクロ６４の最大定格電圧より低い。従って、ロジックマクロ６４の破壊は発生しない。
【０１６６】
一方、当該半導体集積回路にバーンインが施される場合、ＤＲＡＭマクロ６１に供給される電源電圧ＶＤＤ１は、４．５Ｖに設定され、ロジックマクロ６４に供給される電源電圧ＶＤＤ２は、３．５Ｖに設定される。ＤＲＡＭマクロ６１に供給される電源電圧ＶＤＤ１は、ロジックマクロ６４の最大定格電圧を越えている。
【０１６７】
当該半導体集積回路にバーンインが施される場合、バーンイン指示信号ＢＵＲＮＩＮはハイレベルに設定される。レベルシフタ６２は、バーンイン指示信号ＢＵＲＮＩＮから、当該半導体集積回路にバーンインが施されていることを認識する。
【０１６８】
レベルシフタ６２は、バーンイン指示信号ＢＵＲＮＩＮに応答し、出力データ信号Ｑｊの振幅を小さくして入力データ信号Ｑｊ’として出力する。このとき、出力データ信号Ｑｊの振幅は、電源電圧ＶＤＤ１と同じ４．５Ｖであり、入力データ信号Ｑｊ’の振幅は、電源電圧ＶＤＤ２と同じ３．５Ｖである。入力データ信号Ｑｊ’は、ロジックマクロ６４に入力される。入力データ信号Ｑｊ’の振幅は、ロジックマクロ６４の最大定格電圧４．０Ｖよりも小さい３．５Ｖである。従って、ロジックマクロ６４の破壊は発生しない。
【０１６９】
以上に説明されているように、バーンインが施されている間、ＤＲＡＭマクロ６１に、ロジックマクロ６４の最大定格電圧を越える電源電圧ＶＤＤ１が供給されても、ロジックマクロ６４に含まれる半導体素子は破壊しない。
【０１７０】
なお、第１から第６形態の半導体集積回路と同様に、第７形態の半導体集積回路において、ＤＲＡＭマクロ６１とロジックマクロ６４とは、一般の２つのマクロに置換されることが可能である。
【０１７１】
【発明の効果】
本発明により、動作電圧が異なる２つのマクロを含む半導体集積回路を動作する場合に、動作電圧が高い方のマクロから動作電圧が低い方のマクロに信号が出力されることによって、動作電圧が低い方のマクロに含まれる半導体素子が破壊されることが防止される。
【０１７２】
また、本発明により、異なる電源電圧を供給されながらバーンインが行われる２つのマクロを含む半導体集積回路において、高い電源電圧が供給されてバーンインが行われるマクロから低い電源電圧が供給されてバーンインが行われるマクロに信号が出力されることによって、動作電圧が低い方のマクロに含まれる半導体素子が破壊されることが防止される。
【０１７３】
また、本発明により、ＤＲＡＭマクロとロジックマクロとが混載されたＤＲＡＭ混載半導体集積回路において、高い電源電圧が供給されてバーンインが行われるＤＲＡＭマクロから低い電源電圧が供給されてバーンインが行われるロジックマクロに信号が出力されることにより、ロジックマクロに含まれる半導体素子が破壊されることが防止される。
【０１７４】
また、本発明により、２つのマクロを含む半導体集積回路への電源の供給が開始されたとき、その半導体集積回路が誤動作することが防止される。
【図面の簡単な説明】
【図１】図１は、本発明の実施の第１形態の半導体集積回路の構成を示す図である。
【図２】図２は、本発明の実施の第２形態の半導体集積回路の構成を示す図である。
【図３】図３は、実施の第２形態の半導体集積回路の動作を示す図である。
【図４】図４は、本発明の実施の第３形態の半導体集積回路の構成を示す図である。
【図５】図５は、実施の第３形態の半導体集積回路の動作を示す図である。
【図６】図６は、本発明の実施の第４形態の半導体集積回路の構成を示す図である。
【図７】図７は、本発明の実施の第５形態の半導体集積回路の構成を示す図である。
【図８】図８は、本発明の実施の第６形態の半導体集積回路の構成を示す図である。
【図９】図９は、本発明の実施の第７形態の半導体集積回路の構成を示す図である。
【図１０】図１０は、公知の半導体集積回路の構成を示す図である。
【符号の説明】
１、１１、２１、３１、４１、５１、６１：ＤＲＡＭマクロ
２、１２、２２、３２、４２、５２、６４：ロジックマクロ
１１３、２１３、３１３：ＰＯＲ回路
４１２：データ出力バッファ
５２１：データ入力バッファ
６２：レベルシフタ
【図１】
0003676656.tif 000002
【図２】
0003676656.tif 000003
【図３】
0003676656.tif 000004
【図４】
0003676656.tif 000005
【図５】
0003676656.tif 000006
【図６】
0003676656.tif 000007
【図７】
0003676656.tif 000008
【図８】
0003676656.tif 000009
【図９】
0003676656.tif 000010
【図１０】
0003676656.tif 000011