(57)【特許請求の範囲】
【請求項１】
半導体チップ上に形成された複数のチップ電極と、
前記複数のチップ電極に対応して設けられた第１及び第２のバンプ電極と、
前記複数のチップ電極と前記第２のバンプ電極との間に設けられ前記半導体チップのＸ方向の周辺部に配置されると共に前記第２のバンプ電極とＹ方向に隣接して配置されたダミーバンプ電極と、
前記第１のバンプ電極と対応する前記複数のチップ電極とを接続する第１の配線と、
前記第２のバンプ電極と前記ダミーバンプ電極とを接続する第２の配線と、
前記第２のバンプ電極又は前記第２のバンプ電極に接続された前記第２の配線の略中央もしくは中央よりも前記第２のバンプ電極に近い位置と対応する前記複数のチップ電極とを接続することによって前記ダミーバンプ電極及び前記第２のバンプ電極と電気的に接続される第３の配線とを備えることを特徴とする半導体装置。
【請求項２】
前記ダミーバンプは、前記第１のバンプ電極とＸ方向に隣接して配置されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ダミーバンプは、前記第２のバンプ電極とＹ方向に隣接して配置されていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記ダミーバンプは、前記半導体チップの最外周部に配置されていることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記半導体チップは、前記チップ電極と前記半導体チップの内部回路との間に静電保護回路を備えた静電保護付きチップ電極を有し、前記静電保護付きチップ電極と接続された前記ダミーバンプ電極を有することを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記ダミーバンプは、前記第２のバンプよりもチップの外側に配置されていることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部接続端子として半田ボール等で形成されたバンプを用いた半導体装置に関し、特に静電ノイズ耐圧を向上させた半導体装置に関する。
【０００２】
【従来の技術】
近年の半導体装置（以下、ＬＳＩとする）は、微細加工技術の進歩により高集積化、大規模化と共に多ピン化も著しい。そして多ピン化とＬＳＩの小型化を両立させる方法として、半導体チップの素子が形成された主表面側に絶縁性の樹脂層やインタポーザ基板等を介して２次元的に外部接続用のバンプを形成したフリップチップ型ＬＳＩ（以下、ＦＣＬＳＩとする）やＣＳＰ（Chip Size Package/Chip Scale Package）型ＬＳＩ等が開発されている。又、多ピン化と小型化を両立させる他の方法として、半田ボール等のバンプを２次元的に配列して形成したプリント基板のバンプ形成面と反対側の面に半導体チップを搭載し、各バンプに接続したプリント基板の配線導体と半導体チップ上の電極を例えば金（Ａｕ）等の金属細線でボンディング接続したり、半導体チップ上の電極上にバンプを形成してプリント基板上の配線導体と半田付けによるバンプ接続した後、プリント基板上の半導体チップやボンディングワイヤ等を樹脂で封止したＢＧＡ（Ball Grid Allay ）型ＬＳＩもある。
【０００３】
図７は従来のＦＣＬＳＩの一例を示す図で、（ａ）及び（ｂ）はボールバンプが形成された面側のボールバンプの配置状態を模式的に示す平面図及び（ａ）のＣ部のボールバンプとチップ上の電極との接続配線を含む部分拡大平面図であり、図８は図７（ａ）のP2−P2’線に沿った断面図である。図７及び図８を参照すると、従来のＦＣＬＳＩ５００は半導体チップ５１０の素子が形成された主表面側に絶縁樹脂層５１５を介して２次元的に配置して形成された外部接続用のバンプ５２１，５２３と、各バンプ５２１，５２３と半導体チップ５１０の各電極５１３とを接続する再配線導体５４１を備えている。
【０００４】
又、図９は従来のＢＧＡ型ＬＳＩの一例を示す図で、（ａ）はボールバンプが形成された裏面側の平面図、（ｂ），（ｃ）はいずれも（ａ）のP3−P3’線に沿った断面図でそれぞれ半導体チップの電極とプリント基板上の配線導体を金属細線のボンディングで接続した場合とバンプにより接続した場合の例である。図９を参照すると従来のＢＧＡ型ＬＳＩ６００は、プリント基板６０２の一主面に半導体チップ６１０を搭載し、プリント基板６０２の一主面と反対面上に形成された絶縁膜６０７の開口部にて半田等の第１バンプ電極６２０が接続された基板配線６０４とチップ６１０とが金属細線６０６でボンディング接続又はチップ６１０上に形成された第２バンプ電極６３２により接続され、プリント基板６０２の一主面上の半導体チップ６１０や金属細線６０６等が封止樹脂６０８で覆われている。
【０００５】
これらのＦＣＬＳＩ、ＣＳＰ型ＬＳＩ及びＢＧＡ型ＬＳＩ等においては、外部接続電極となるバンプを２次元的に配置することでＬＳＩの多ピン化と小型化に同時に対応しているが、これらのＬＳＩでは実装基板に搭載した際の接続強度を大きくすると共に当該ＬＳＩのバンプ形成面におけるバンプの配置を面内で均一になるようにしてＬＳＩと実装基板との平行保持を確実にして接続信頼性を上げるため、当該ＬＳＩの機能の実現のためには必ずしも必須ではないダミーバンプ（以下、ＤＢＰとする）を設けることが、例えば特開平１−２３８１４８号公報（以下、公知例１とする）や特開平１０−１２６２０号公報（以下、公知例２とする）に開示されている。
【０００６】
図１０は、公知例１に開示された半導体チップを説明するための図で、（ａ）及び（ｂ）はそれぞれバンプ電極の配置を示す平面図及びこのチップの要部断面図であり、（ｃ）及び（ｄ）はそれぞれこのチップの実装工程を順に示す（ａ）のP4−P4’線に沿った位置に相当する模式的な断面図である。図１０を参照すると、公知例１に開示された半導体チップ７０１は、チップ内の回路素子と実装する支持基板７０９の配線導体との接続のためのバンプ電極７０２をチップ７０１の中央部に設け、これらのバンプ電極７０２を取り囲んでチップ７０１の周縁部にＤＢＰ７０３をほぼ等間隔で設けている。これらのバンプ電極７０２及びＤＢＰ７０３は概略次のようにして形成される。チップ７０１の素子領域７１１に酸化膜７２１の開口部で接触する第１配線導体７３１の上に層間絶縁膜７２２を介して第２配線導体７３２が形成され、層間絶縁膜７２２の開口部で第１配線導体７３１と接触している。この第２配線導体７３２の上及び層間絶縁膜７２２の上をパッシベーション膜７０８で覆い、フォトエッチングで第二配線導体７３２の上及びチップ７０１の外周近くに開口部を設ける。更にクロム（Ｃｒ）、銅（Ｃｕ）、金（Ａｕ）膜を積層して下地金属層７０７を形成後、フォトエッチング加工でパターンニングし、半田メッキで下地金属層７０７上に半田を被着し、約３５０℃に加熱して球状化し、バンプ電極７０２及びそれよりやや大きいＤＢＰ７０３を形成している。そして、このチップ７０１を実装する際にはチップ７０１のバンプ形成面を配線支持基板７０９と対向させて配線支持基板７１０に載せる。このとき、ＤＢＰ７０３とバンプ電極７０２の高さの差を補償する暑さの予備半田層７１０を基板の上に被着しておく。このあと、半田をリフローさせると径の小さいバンプ電極７０２が先に融けて予備半田層７１０と接着し、その間径の大きいＤＢＰ７０３で一定に保たれるチップ基板間の距離だけの高さの半田柱にバンプ電極７０２がなる。しばらく後にＤＢＰ７０３が融けて基板７０９とチップ７０１の外周部が接着される。その後、ＤＢＰ７０３の周囲を例えばエポキシ樹脂７０４で被覆して固定している。
【０００７】
図１１は、公知例２に開示されたＦＣＬＳＩのバンプ電極の構成例を示す平面図である。このＦＣＬＳＩ７５０のバンプ電極は、チップ内の素子と接続する主バンプ電極列７５２ａと例えばチップ内の素子と接続しないダミーの補助バンプ電極列７５２ｂから構成され、いずれもチップの周方向に補助バンプ電極列７５２ｂを外周側にして配設されている。又、補助バンプ電極列７５２ｂに含まれるバンプ電極の径を、主バンプ電極列７５２ａに含まれるバンプ電極の径よりも大きくして、１チップ当たりの半田量を増量し、チップ−実装基板間への樹脂の封入を容易にすると共にチップ中心から離間されたバンプ電極の接合寿命を向上させている。
【０００８】
【発明が解決しようとする課題】
しかし、上記公知例１，２に開示された半導体チップの構成では、ＤＢＰに静電ノイズが印加されると近傍のバンプ電極に放電し、このバンプ電極に接続した内部素子を損傷或いは破壊するという問題のあることが分かった。
【０００９】
具体的には、ＤＢＰのように半導体チップ内のいずれの素子にも接続されていない外部接続電極が存在し、ＤＢＰこのに静電ノイズが印加された場合、電荷の放電経路が無いため、ギャップ放電現象を起こしてしまう。そして、超多ピンＱＦＰ（Quad Flat Package ）等のピン間隔に比べ、より広いバンプ電極間隔（ピン間隔）を有するＦＣＬＳＩ，ＣＳＰ型ＬＳＩ及びＢＧＡ型ＬＳＩ等ではギャップ放電時の電圧がより高くなっているため、隣接バンプ電極に対するダメージがより大きくなる。
【００１０】
例えば公知例１のチップ７０１では、ＤＢＰ７０３に隣接しているバンプ電極７０２が第１配線導体７３１及び第２配線導体７３２を通じて、半導体チップ７０１上に形成された静電破壊保護回路（図示せず）に接続されているが、ギャップ放電現象による静電ノイズはこの静電破壊保護回路の耐圧以上の急峻なパルスであるため、半導体チップ７０１を破壊してしまう恐れがある。
【００１１】
なお、ギャップ放電現象について詳しく述べてある例としては、社団法人  電子情報通信学会技術研究報告（環境電磁工学）、１９９８年１２月１８日発行、Ｐ３７〜Ｐ４２がある。この文献によると、３０００Ｖ以下における電流立上り時間は１ｎｓ以下であり、非常に急峻なパルスであると記載されている。そして、通常ＬＳＩデバイスの設計において、耐圧基準としているＥＳＤＡ規格やＪＥＤＥＣ規格等によると、規定されている放電波形の立上り時間は２−１０ｎｓ程度とされている。これはギャップ放電における放電波形の電流立上り時間と比べて緩やかであるため、前述の問題が発生する。
【００１２】
このような問題を解決する方法として、ＱＦＰのようなリードフレームに対応するものであるが、例えば特開平１１−１６３２４７号公報（以下、公知例３とする）には半導体チップ内のいずれの素子にも接続されていない外部接続電極、即ちＮＣ（Ｎｏ  Ｃｏｎｎｅｃｔｉｏｎ）ピン専用に静電破壊保護回路を設けることが、又特開平１１−２３３７７７号公報（以下、公知例４とする）にはＮＣピンであるダミー端子を隣接する入力端子に抵抗部を介して接続することが開示されている。
【００１３】
図１２は、公知例３に開示されたＮＣピン及び静電破壊保護回路の説明図である。図１２を参照すると、半導体チップ８１０上にＮＣピン専用のボンディングパッド８１２と静電破壊保護回路８１４とを形成し、ＮＣピンＰ１（インナリード８０３）とＮＣピン専用ボンディングパッド８１２とをボンディングワイヤ８０７で接続する半導体装置が示されている。この場合、ＮＣピンＰ１に印加された静電ノイズを、ＮＣピン専用静電破壊保護回路８１４で過電圧を吸収して、電源（例えばＶｃｃ）ラインへ放電する（サージの経路ＳＧＰ）ことで、ＮＣピンＰ１に隣接する入力ピンＰ３への静電放電による半導体チップ６の破壊を防止することが開示されている。
【００１４】
この方法は、ＮＣピンＰ１に印加された静電ノイズを、電源ラインへ放電することにより、ＮＣピンＰ１に隣接する入力ピンＰ３への静電放電による半導体チップ８１０の破壊を防止する点において効果を奏している。
【００１５】
しかしながら、この方法ではＮＣピン専用のボンディングパッド８１２と静電破壊保護回路８１４とを設けているため、ＮＣピンの数が増えるとチップサイズが大きくなってしまい、半導体ウエハ当たりの有効チップ数が減少するため、生産コストが上昇するという問題が生じる。
【００１６】
又、公知例４では、ダミー端子を隣接する入力端子に抵抗部を介して接続し、ダミー端子に生じた大きな静電気を抵抗部で減衰させて入力端子に接続した保護回路により吸収させる、或いは更に大きな静電気が生じた場合は抵抗部が断線することで入力端子に接続した保護回路や内部のＴＦＴ素子を保護する方法を開示しているが、この方法でもＮＣピン毎に抵抗部を設ける必要があり、やはりチップサイズが大きくなってしまうので、公知例３の場合と同様、半導体ウエハ当たりの有効チップ数が減少するため、生産コストが上昇するという問題が生じる。
【００１７】
又、上記公知例１、２に開示された半導体装置のＤＢＰを接地電位等の電源配線に接続すれば静電ノイズに対する問題は生じないが、このようにすると実装基板側で信号用バンプ電極に接続する配線導体の引き出しが困難になるという問題が生じる。図１３は、この問題を説明するための図で、例えば実装基板９００に図５のＦＣＬＳＩ５００を搭載するときに、ＦＣＬＳＩ５００の外部接続バンプと接続する実装基板９００の電極及び配線パターンの平面図で、ＦＣＬＳＩ５００のＢ部に対応する部分の模式的な拡大平面図である。ＦＣＬＳＩ５００において、ＤＢＰ５２３ａ及びＤＢＰ５２３ｂがＦＣＬＳＩ５００内で例えば接地電位に接続されているとすると、実装基板９００のそれぞれに対応する電極９２３ａ及び電極９２３ｂに接続する配線パターンも接地電位に接続される。実装基板９００における電極間通過可能配線を例えば２本とすると、ＦＣＬＳＩ５００の搭載領域から外部に引き出すことができる電極１ピッチ間の配線の数は、最外周電極の分も含めて３本であるが、最外周電極が接地電位等の固定電位に接続されたＤＢＰの場合、信号線として引き出すことができるのは２本だけとなる。従って、最外周電極が接地電位等の固定電位に接続されたＤＢＰの場合、ＦＣＬＳＩ５００の搭載領域から外部に引き出すことができる信号線の数が減少するのでＦＣＬＳＩ５００のバンプの中で信号の入出力に用いることができる信号用ＢＰの数が減少することになり、多数の信号端子を必要とする信号処理ＬＳＩ等で特に重大な問題となる。
【００１８】
又、上記公知例１或いは公知例２に開示されたＬＳＩ或いは半導体チップにおける問題は、今後ＬＳＩの小型化・多ピン化が更に進むと、バンプ電極間隔がより狭くなることが予想されるためいっそう深刻になる。
【００１９】
従って、本発明の目的は、チップサイズを増大させることなく多ピン化に対応でき、且つ実装時の接続強度を増す等のためのＤＢＰを備えていても、ＤＢＰへの過大な電荷の蓄積を抑制して隣接するバンプ電極（ピン）への放電を防止し、蓄積電荷（静電ノイズ）による半導体チップの破壊を防止することができるＬＳＩを提供することにある。
【００２０】
【課題を解決するための手段】
そのため、本発明による半導体装置は、一主面に所望の素子及び複数のチップ電極を含む配線が形成された半導体チップと、外部の所定の端子に接続する同一平面上に２次元的に配置された複数の外部接続用バンプ電極と、複数の前記チップ電極とそれぞれ対応し且つ前記外部接続用バンプ電極に含まれる複数の第１バンプ電極とを接続する接続手段を少なくとも備え、
前記外部接続用バンプ電極は前記第１バンプ電極と共に対応する前記チップ電極がないダミーバンプを複数含み、
前記第１バンプ電極は前記ダミーバンプと接続する第２バンプ電極を含むことを特徴とする。
【００２１】
このとき、前記ダミーバンプが複数の前記バンプ電極の最外周部に配置された第１ダミーバンプを含み、
前記第１ダミーバンプと接続する前記第２バンプ電極は、当該第１ダミーバンプと隣接し且つ当該第１ダミーバンプよりも前記半導体チップの中心に近い位置に配置されているのが好ましい。
【００２２】
又、少なくとも一つの前記第２バンプ電極は前記半導体チップの電源供給用でない、言い換えると信号入出力用の前記チップ電極と接続することができる。
【００２３】
又、前記半導体チップが前記チップ電極と当該半導体チップの内部回路部との間に静電保護回路を備えた静電保護付きチップ電極を有するとき、前記第２バンプ電極は該静電保護付きチップ電極に接続するのが望ましい。
【００２４】
又、前記外部接続用バンプ電極を前記半導体チップの前記一主面側に所定の絶縁層を介して形成し、前記接続手段を前記絶縁層上に形成された接続配線とすることができる。そして、前記ダミーバンプと前記第２バンプ電極との接続は、前記絶縁層上に形成されたダミー接続配線により行うことができる。
【００２５】
又、本発明の他の半導体装置は、一主面に所望の素子、所定の静電保護回路及び複数のチップ電極を含む配線が形成された半導体チップと、外部の所定の端子に接続する同一平面上に２次元的に配置された複数の外部接続用バンプ電極と、複数の前記チップ電極とそれぞれ対応し且つ前記外部接続用バンプ電極に含まれる複数の第１バンプ電極とを接続する接続手段を少なくとも備え、
前記チップ電極は前記静電保護回路のみと接続するダミーチップ電極を含み、
前記外部接続用バンプ電極は前記第１バンプ電極と共に対応する前記チップ電極がないダミーバンプを複数含み、
前記第１バンプ電極に含まれる前記ダミーチップ電極に接続した第３バンプ電極に少なくとも１個の前記ダミーバンプを接続しことを特徴とする。
【００２６】
このとき、前記第３バンプ電極を除く前記第１バンプ電極は前記ダミーバンプとも接続する第２バンプ電極を更に含むことができる。又、前記ダミーバンプが複数の前記バンプ電極の最外周部に配置された第１ダミーバンプを含み、
前記第１ダミーバンプと接続する前記第２バンプ電極は、当該第１ダミーバンプと隣接し且つ当該第１ダミーバンプよりも前記半導体チップの中心に近い位置に配置されているのが好ましい。
【００２７】
又、少なくとも一つの前記第２バンプ電極は前記半導体チップの電源供給用でない前記チップ電極と接続する、言い換えると信号入出力用の前記チップ電極と接続することができる。
【００２８】
又、前記半導体チップは前記チップ電極と当該半導体チップの内部回路部との間に静電保護回路を備えた静電保護付きチップ電極を有するとき、前記第２バンプ電極は該静電保護付きチップ電極に接続するのが望ましい。
【００２９】
又、前記外部接続用バンプ電極を前記半導体チップの前記一主面側に所定の絶縁層を介して形成し、前記接続手段を前記絶縁層上に形成された接続配線とすることができる。そして、前記ダミーバンプと前記第２バンプ電極との接続は、前記絶縁層上に形成されたダミー接続配線により行うことができ、更に前記ダミーバンプと前記第３バンプ電極との接続も、前記絶縁層上に形成されたダミー接続配線により行うことができる。
【００３０】
又、上記いずれの半導体装置においても、前記半導体チップを搭載する所定の基板を更に有し、前記外部接続用バンプ電極を前記基板の前記半導体チップ搭載面と反対側の面に形成し、前記接続手段は前記基板に形成された接続配線を含む構成としてもよい。
【００３１】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。
図１は、本発明の半導体装置の一実施形態を示す図で、（ａ）及び（ｂ）はそれぞれＦＣＬＳＩのバンプ形成面側の模式的な平面図及び（ａ）のＡ部の拡大平面図である。又、図２は図１（ａ）のP1−P1’線に沿った断面を模式的に示す断面図である。又、図３はＦＣＬＳＩを構成する半導体チップの例を模式的に示す図で（ａ）及び（ｂ）はそれぞれチップ内の構成を示す平面図及び静電保護回路の例である。
【００３２】
図１乃至図３を参照すると、本実施形態のＬＳＩ１は、所望の素子、配線（いずれも図示せず）及びシリコン酸化膜等の第１絶縁膜１１上にチップ電極である外部接続用パッド（以下、ＰＤとする）１３が形成された半導体チップ１０の素子形成面側の表面に更にポリイミド等の再配線用層間絶縁膜１３と、この再配線用層間絶縁膜１３の上に形成された各ＰＤ１３とそれぞれ対応する第１バンプ電極である外部接続用バンプ（以下、ＥＢＰとする）２１と、チップ１０上に対応するＰＤのないＤＢＰ２３と、ＰＤ１３と対応するＥＢＰ２１を接続する配線（以下、ＥＢ再配線とする）４１と、ＤＢＰ２３と第２バンプ電極である所定のＥＢＰ２１とを接続する配線（以下、ＤＢ再配線とする）４３を備えている。尚、チップ１０は平面形状が矩形又は正方形であり、互いに直交する２辺の方向をＸ方向及びＹ方向とする。又、チップ１０は、例えば内部回路部８０と、複数のＩ／Ｏバッファセル８２を配列したＩ／Ｏ回路部８３と周辺領域８５を含み、周辺領域８５に複数のＰＤ１３及び必要に応じてＰＤ１３と内部回路部８０又はＩ／Ｏ回路部８３の間に静電保護回路８８が配置されている。静電保護回路８８は、特に限定されないが、例えば高電位側電源（以下ＶＤＤとする）と低電位側電源（以下、ＧＮＤとする）との間に、ゲートをＶＤＤに接続したＰチャネル電界効果トランジスタ（以下、ＰＭＯＳとする）のソース・ドレイン路、第１抵抗素子、第２抵抗素子及びゲートをＧＮＤに接続したＮチャネル電界効果トランジスタ（以下、ＮＭＯＳとする）のソース・ドレイン路をこの順序で直列接続した構成とすることができ、第１抵抗素子と第２抵抗素子との共通接続点を対応するＰＤ１３及びＩ／Ｏ回路部８３の図示されていない所定のノードに接続する。又、ＤＢ再配線４３によりＤＢＰ２３が接続されるＥＢＰ２１とＥＢ再配線４１により接続するＰＤ１３は、内部回路部８０又はＩ／Ｏ回路部８３との間に静電保護回路８８のような静電保護手段を備えている。尚、内部回路部８０、Ｉ／Ｏバッファセル８２及びＩ／Ｏ回路部８３の構成は本発明の特徴部分には直接関係しないので、具体的構成の図示は省略する。
【００３３】
ＥＢＰ２１及びＤＢＰ２３を含む外部接続用バンプ電極は、略マトリックス状に配列されており、ＤＢＰ２３は最外周のチップ辺端部に配置された第１ＤＢＰとなっている。又、各ＤＢＰ２３は当該ＤＢＰ２３が配置された辺と直交する方向に隣接する、従って当該ＤＢＰ２３よりもチップ１０の中心側に配置された第２バンプ電極であるＥＢＰ２１とＤＢ再配線４３により接続されている。より具体的には、Ｘ方向の辺端部に配置されたＤＢＰ２３ａはＹ方向に隣接するＥＢＰ２１ａとＤＢ再配線４３ａにより接続している。尚、ＥＢＰ２１ａは対応するＰＤ１３ａとＥＢ再配線４１ａにより接続している。又、やはりＸ方向の辺端部に配置されたＤＢＰ２３ｂは、Ｙ方向に隣接するＥＢＰ２１ｂとＤＢ再配線４３ｂにより接続している。尚、ＥＢＰ２１ｂは対応するＰＤ１３ｂとＥＢ再配線４１ｂにより接続するが、この場合はＥＢ再配線４１ｂをＤＢ再配線４３ｂの略中央のN1部に接続し、N1部からＥＢＰ２１ｂまではＥＢ再配線４１ｂとＤＢ再配線４３ｂとが共通配線となっている。又、このような接続構成を用いるときのN1部の位置はＤＢ再配線上であれば任意に設定できるが、当該ＤＢ再配線の中央部よりもＥＢＰ２１に近い位置がより望ましい。
【００３４】
次にこのＬＳＩ１の再配線部分の製造方法の概略について説明する。チップ１０の素子や配線の形成は公知の方法を用いて行えばよいので説明は省略する。ＰＤ１３の形成が終了した後、図示されていないシリコン窒化膜等の表面保護膜を堆積し、更にポリイミド樹脂等の再配線用層間絶縁膜１５を塗布して、ＰＤ１３を開口する。次に導電体膜、例えばアルミニウム（Ａｌ）を所定の厚さ（２〜５μｍ程度）堆積した後、パターニングして所定の外部接続用バンプ電極を形成するバンプ座並びに各バンプ座と対応するＰＤ１３を接続するＥＢ再配線４１及び所定のバンプ座の間を接続するＤＢ再配線４３を形成する。次に、ポリイミド樹脂等の第２絶縁膜１７を塗布した後バンプ座を開口し、チタン（Ｔｉ）やクロム（Ｃｒ）等のバリヤメタルを介して堆積した銅（Ｃｕ）等の金属膜の上に半田等により外部接続用バンプ電極を形成して完成する。尚、ＰＤ１３とバンプ電極を接続する再配線にインターポーザ基板を用いても良いことはいうまでない。
【００３５】
上記説明の通り、本実施形態のＬＳＩ１は、外周部に配置されたＤＢＰ２３を当該ＤＢＰ２３よりもチップ１０の中心側に配置されたＥＢＰ２１とＤＢ再配線４３により接続しているので、ＤＢＰ２３に静電ノイズが印加されても、ＤＢＰ２３の電位が所定の値まで上昇すると、ＥＢＰ２１及びこのＥＢＰ２１に接続したＰＤ１３を介してＰＤ１３に接続する静電保護回路により放電できるので、バンプ間のギャップ放電を生じるような過大な電荷がＤＢＰ２３に蓄積されることはなくなり、静電ノイズによるＬＳＩ１の破壊を防止できる。又、ＤＢＰと当該ＤＢＰに対応するＥＢＰとの接続を上述した構成とすることにより、機械的ストレス或いは熱的ストレスを受けやすい外周部に配置されたＤＢＰがたとえ物理的に破損して無くなってもＰＤとＥＢＰとの電気的接続を維持することが可能になっている。
【００３６】
更に、ＬＳＩ１を実装基板に搭載する際に、ＬＳＩ１の搭載領域から外部に引き出すことができる信号線の数はＤＢＰ２３が無い場合と同じ数だけ確保することができる。図４は、ＬＳＩ１を搭載する実装基板を説明するための図で、（ａ）及び（ｂ）はそれぞれＬＳＩ１を搭載した一例の実装基板１００の模式的な概略部分平面図及び（ａ）のＱ部の配線パターンの拡大平面図である。上記説明の通りＬＳＩ１のＤＢＰ２３は内周側に隣接するＥＢＰ２１とＤＢ再配線４３により接続されているので、図４に示すようにＥＢＰ２１を接続する実装基板１００の基板電極１２１の引出配線１３５は基板電極１２３上を通過して引き出すことができ、実装基板１００のＬＳＩ１搭載領域から外部に引き出す信号線の数をＤＢＰ２３が無い場合と同じ数だけ確保することができる。より具体的には、例えばＬＳＩ１のＤＢ再配線４３ａでＤＢＰ２３ａと接続されたＥＢＰ２１ａを実装時に接続する実装基板１００の基板電極１２１ａからＬＳＩ搭載領域外への引出配線１３５ａは基板電極１２３ａ上を通過して引き出すことができ、ＤＢ再配線４３ｂでＤＢＰ２３ｂと接続されたＥＢＰ２１ｂを実装時に接続する実装基板１００の基板電極１２１ｂからＬＳＩ搭載領域外への引出配線１３５ｂは基板電極１２３ｂ上を通過して引き出すことができる。従って、図１３の実装基板９００の場合と同様、電極間通過可能配線を２本とすると、ＬＳＩ１の搭載領域から外部に引き出すことができる電極１ピッチ間の信号線の数は、最外周部のＤＢＰ２３の有無に関わらず３本を確保できる。
【００３７】
又、例えば図１０や図１１に示した公知例のように最外周部のバンプ電極を全てＤＢＰとした場合、角部においては複数のＤＢＰの内周側隣接バンプが一つのＥＢＰに重なる場合が生じる。図５は、このようなＬＳＩの角部にＤＢＰが集中した場合を説明するための図で、（ａ）及び（ｂ）はそれぞれ外部接続用バンプ電極の配置を示す模式的な平面図及び（ａ）のＢ部のチップ上のＰＤ１３との接続も併せて示す拡大平面図である。ＬＳＩ１ａにおいて、Ｂ部のＥＢＰ２１ｃが複数のＤＢＰ即ちＤＢＰ２３ｃ，ＤＢＰ２３ｄ及びＤＢＰ２３ｅに共通の内周側隣接バンプとなっている。このような場合、例えばＤＢＰ２３ｃ及びＤＢＰ２３ｄをＥＢＰ２１ｃに接続し、ＤＢＰ２３ｅを直近にあるＤＢＰ２３ｆが接続しているＥＢＰ２１ｆに接続するすることもできるが、ＥＢＰ２１ｃやＥＢＰ２１ｆが高速信号を入力する信号端子の場合は、複数のＤＢＰを接続して寄生容量を大幅に増加させるのは好ましくない。このような場合は、ＥＢＰ２１ｃとＥＢＰ２１ｆにはそれぞれＤＢＰ２３ｃとＤＢＰ２３ｆのみを接続し、接続できるＥＢＰ２１が近傍に存在しないＤＢＰ２３ｄ及びＤＢＰ２３ｅについては、例えばチップ１０ａ内の空き領域に静電保護回路８８ｄ及びこの静電保護回路８８ｄのみに接続したダミーチップ電極であるＰＤ１３ｄを設け、例えばＤＢＰ２３ｄを第３バンプ電極としてＰＤ１３ｄとＥＢ再配線４１ｄにより接続し、ＤＢＰ２３ｄとＤＢＰ２３ｅとをＤＢ再配線４３ｄにより接続してもよい。このとき、ＰＤ１３ｄと接続するＥＢ再配線４１ｄは、ＤＢＰ２３ｄとＤＢＰ２３ｅとを接続するＤＢ再配線４３ｄの略中央部のN2部に接続するのが好ましい。これにより、ＤＢＰ２３ｄ又はＤＢＰ２３ｅのいずれか一方が機械的ストレス或いは熱的ストレス等により物理的に破損して無くなっても他方の電気的接続を維持することが可能になる。尚、この場合は、ＤＢＰ２３ｅを第３バンプ電極としても全く同じ構成とすることが出来る。
【００３８】
尚、本発明は上記実施形態の説明に限定されるものでなく種々変更が可能である。例えば、ＦＣＬＳＩ、ＣＳＰ型ＬＳＩ或いはＢＧＡ型ＬＳＩ等では、上記説明では触れなかったが、図１（ａ）、図５（ａ）等のように外部接続用バンプ電極をマトリックス状に配置した場合、中心部、例えば第１境界線６１で囲まれる領域には電源用バンプ電極を配置し、第１境界線６１より外の領域に他のデバイスとの接続を必要とする信号入出力用のバンプ電極を配置するのが一般的である。（但し、例えば図６のＬＳＩｂのように、第１境界線６１で囲まれた領域の中心部にバンプ電極を配置しない領域が設けられる場合もある。）この配置により他のデバイスとの接続のための実装基板上の配線形成がより容易になるようにしている。従って、ＤＢＰと実質的に同じチップ上の素子と接続されない空きバンプ電極が内周部に生じたときは、その空きバンプ電極の位置に応じて、例えば第１境界線６１と第２境界線６３の間にある場合は、第１境界線６１で囲まれた領域内の隣接するバンプ電極に接続し、第２境界線６３よりも外の領域にある場合は当該空きバンプ電極から最短距離にあるＬＳＩの外形辺に直交する方向に隣接するＥＢＰに接続すればよい。具体的には、例えば図６のＬＳＩ１ｂの場合、空きバンプ電極２５ａについては最短距離にある辺３１に直交する方向、即ちＹ方向に隣接するＥＢＰ２７ａと接続し、空きバンプ電極２５ｂについては最短距離にある辺３２に直交する方向、即ちＸ方向に隣接するＥＢＰ２７ｂと接続し、空きバンプ電極２５ｃについては第１境界線６１と第２境界線６３との間に位置しているので第１境界線６１の中で隣接するＥＢＰ２７ｃと接続すればよい。
【００３９】
又、上記実施形態では、ＦＣＬＳＩを製造する際にしばしば採用される、既存の他の組立形態、具体的は例えば金属細線によるボンディング接続を用いる方法に使用されていたチップを流用してＦＣＬＳＩとする場合を想定して説明したので、内部素子に接続したＰＤからＥＢ再配線により各ＥＢＰと内部素子とを接続するようにしたが、ＦＣＬＳＩ専用のチップでＰＤを形成する必要がない場合は、所定の内部素子（入出力バッファセルや静電保護回路等）と対応する各ＥＢＰをＥＢ再配線により直接接続できることは明らかである。
【００４０】
更に、上記実施形態はＦＣＬＳＩの例で説明したが、ＣＳＰ型ＬＳＩやＢＧＡ型ＬＳＩのように外部接続用端子としてバンプ電極を用いるＬＳＩに対して本発明をそのまま適用できることはいうまでもない。
【００４１】
【発明の効果】
以上説明したように、外部接続用端子としてバンプ電極を用いる本発明のＬＳＩは、チップサイズを増大させることなく多ピン化に対応でき、且つ実装時の接続強度を増すためにＤＢＰを備えていても、ＤＢＰへの過大な電荷の蓄積を抑制して隣接するバンプ電極（ピン）への放電を防止し、蓄積電荷（静電ノイズ）による半導体チップの破壊を防止することができるという効果がある。又、最外周部に多数のＤＢＰを配置しても、実装基板において内周側から引き出すことができる引出配線の数をＤＢＰが無い場合と同じ数に維持できるという効果もある。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施形態を示す図で、（ａ）及び（ｂ）はそれぞれＦＣＬＳＩのバンプ形成面側の模式的な平面図及び（ａ）のＡ部の拡大平面図である。
【図２】図１（ａ）のP1−P1’線に沿った断面を模式的に示す断面図である。
【図３】ＦＣＬＳＩを構成する半導体チップの例を模式的に示す図で、（ａ）及び（ｂ）はそれぞれチップ内の構成を示す平面図及び静電保護回路の例である。
【図４】図１（ａ）のＬＳＩを搭載する実装基板を説明するための図で、（ａ）及び（ｂ）はそれぞれＬＳＩを搭載した一例の実装基板の模式的な概略部分平面図及び（ａ）のＱ部の配線パターンの拡大平面図である。
【図５】ＬＳＩの角部にＤＢＰが集中した場合を説明するための図で、（ａ）及び（ｂ）はそれぞれ外部接続用バンプ電極の配置を示す模式的な平面図及び（ａ）のＢ部のチップ上のＰＤとの接続も併せて示す拡大平面図である。
【図６】チップ上の素子と接続されない空きバンプ電極が内周部に生じたときの処理方法を説明するための図である。
【図７】従来のＦＣＬＳＩの一例を示す図で、（ａ）及び（ｂ）はボールバンプが形成された面側のボールバンプの配置状態を模式的に示す平面図及び（ａ）のＣ部のボールバンプとチップ上の電極との接続配線を含む部分拡大平面図である。
【図８】図７（ａ）のP2−P2’線に沿った断面図である。
【図９】従来のＢＧＡ型ＬＳＩの一例を示す図で、（ａ）はボールバンプが形成された裏面側の平面図、（ｂ），（ｃ）はいずれも（ａ）のP3−P3’線に沿った断面図でそれぞれ半導体チップの電極とプリント基板上の配線導体を金属細線のボンディングで接続した場合とバンプにより接続した場合の例である。
【図１０】特開平１−２３８１４８号公報に開示された半導体チップを説明するための図で、（ａ）及び（ｂ）はそれぞれバンプ電極の配置を示す平面図及びこのチップの要部断面図であり、（ｃ）及び（ｄ）はそれぞれこのチップの実装工程を順に示す（ａ）のP4−P4’線に沿った位置に相当する模式的な断面図である。
【図１１】特開平１０−１２６２０号公報に開示されたＦＣＬＳＩのバンプ電極の構成例を示す平面図である。
【図１２】特開平１１−１６３２４７号公報に開示されたＮＣピン及び静電破壊保護回路の説明図である。
【図１３】従来のＦＣＬＳＩにおいてＤＢＰを固定電位に接続したとき実装基板側での問題を説明するための図である。
【符号の説明】
１，１ａ，１ｂ    ＬＳＩ
１０，１０ａ    チップ
１１    第１絶縁膜
１３，１３ａ，１３ｂ    ＰＤ
１５    再配線用層間絶縁膜
１７    第２絶縁膜
２１，２１ａ，２１ｂ，２１ｃ，２１ｆ    ＥＢＰ
２３，２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ，２３ｆ    ＤＢＰ
３１，３２    辺
４１，４１ａ，４１ｂ，４１ｄ    ＥＢ再配線
４３，４３ａ，４３ｂ，４３ｄ    ＤＢ再配線
６１    第１境界線
６３    第２境界線
８０    内部回路部
８２    Ｉ／Ｏバッファセル
８３    Ｉ／Ｏ回路部
８５    周辺領域
８８    静電保護回路
１００    実装基板
１２１，１２３    基板電極
１３５    引出配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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