(57)【特許請求の範囲】
【請求項１】
絶縁性基板上に、エミッタ配線層、絶縁層、そしてゲート電極が順次積層され、該ゲート電極と絶縁層とには該エミッタ配線層に達する開口部が設けられ、その開口部内の該エミッタ配線層上にエミッタが該ゲート電極に接触しないように形成されており、該エミッタ配線層とエミッタの間には、少なくともｐ型半導体薄膜とｎ型半導体薄膜とがこの順に積層されてあり、該ｎ型半導体薄膜上に該エミッタが形成されてなる電界放射型の冷電子放出素子において、ｐ型半導体薄膜とｎ型半導体薄膜とは、真性半導体薄膜を両者の間に介して形成されていることを特徴とする冷電子放出素子。
【請求項２】
前記真性半導体薄膜が、ノンドープの水素化アモルファスシリコン薄膜であることを特徴とする請求項１に記載の冷電子放出素子。
【請求項３】
絶縁性基板上に、エミッタ配線層、絶縁層、そしてゲート電極が順次積層され、該ゲート電極と絶縁層とには該エミッタ配線層に達する開口部が設けられ、その開口部内の該エミッタ配線層上にエミッタが該ゲート電極に接触しないように形成されており、該エミッタ配線層とエミッタの間には、少なくともｐ型半導体薄膜とｎ型半導体薄膜とがこの順に積層されてあり、該ｎ型半導体薄膜上に該エミッタが形成されてなる電界放射型の冷電子放出素子において、エミッタ配線層とｐ型半導体薄膜とは、オーミック層としてのｎ型半導体薄膜を両者の間に介して形成されていることを特徴とする冷電子放出素子。
【請求項４】
前記オーミック層としてのｎ型半導体薄膜が、ｎ型水素化アモルファスシリコン薄膜であることを特徴とする請求項３に記載の冷電子放出素子。
【請求項５】
前記エミッタがｎ型水素化アモルファスシリコンからなることを特徴とする請求項１から４のいずれかに記載の冷電子放出素子。
【請求項６】
絶縁性基板上に、エミッタ配線層、絶縁層及びゲート電極が順次積層され、該ゲート電極と絶縁層とには該エミッタ配線層に達する開口部が設けられ、その開口部内の該エミッタ配線層上にエミッタが該ゲート電極に接触しないように形成されてなる電界放射型の冷電子放出素子であって、該エミッタ配線層とエミッタとの間には、少なくともｐ型半導体薄膜とｎ型半導体薄膜とがこの順に積層されてあり、該ｎ型半導体薄膜上に該エミッタが形成されてなる電界放射型の冷電子放出素子において、ｐ型半導体薄膜とｎ型半導体薄膜とは、真性半導体薄膜を両者の間に介して形成されていることを特徴とする冷電子放出素子の製造方法において、
（１）絶縁性基板上にエミッタ配線形成用金属薄膜を成膜し、パターニングすることによりエミッタ配線層を形成する工程；
（２）エミッタ配線層上にｐ型半導体薄膜を成膜し、さらに該ｐ型半導体薄膜上にノンドープの真性半導体層を成膜する工程、さらに該ノンドープの真性半導体層上にｎ型半導体薄膜を成膜する工程；
（３）ｎ型半導体薄膜上にエッチングマスク材料を成膜し、該エッチングマスク材料の膜をフォトリソグラフィー法を用いてゲートの開口部に対応する形状と大きさの部分が残ったエッチングマスク層を形成する工程；
（４）反応性イオンエッチング法を用いて、ｎ型半導体薄膜が残る程度にまでｎ型半導体薄膜をエッチングしエミッタを形成する工程；
（５）絶縁性基板の該ｎ型半導体薄膜の面側に、絶縁材料からなる層とゲート電極材料からなる層とをこの順に積層することで、該ｎ型半導体薄膜上に絶縁材料層とゲート電極材料層とを形成する工程；及び
（６）前記エッチングマスク層を除去することにより、その上にある絶縁材料層とゲート電極材料層とをリフトオフする工程
以上（１）〜（６）のいずれも具備することを特徴とする製造方法。
【請求項７】
絶縁性基板上に、エミッタ配線層、絶縁層及びゲート電極が順次積層され、該ゲート電極と絶縁層とには該エミッタ配線層に達する開口部が設けられ、その開口部内の該エミッタ配線層上にエミッタが該ゲート電極に接触しないように形成されてなる電界放射型の冷電子放出素子であって、該エミッタ配線層とエミッタとの間には、少なくともｐ型半導体薄膜とｎ型半導体薄膜とがこの順に積層されてあり、該ｎ型半導体薄膜上に該エミッタが形成されてなる電界放射型の冷電子放出素子において、エミッタ配線層とｐ型半導体薄膜とは、オーミック層としてのｎ型半導体薄膜を両者の間に介して形成されていることを特徴とする冷電子放出素子の製造方法において、
（７）絶縁性基板上にエミッタ配線形成用金属薄膜を成膜し、パターニングすることによりエミッタ配線層を形成する工程；
（８）エミッタ配線層上にオーミック層として機能するｎ型半導体薄膜を成膜し、さらに該オーミック層として機能するｎ型半導体薄膜上にｐ型半導体薄膜を成膜する工程、さらに該ｐ型半導体薄膜上にｎ型半導体薄膜を成膜する工程；
（９）ｎ型半導体薄膜上にエッチングマスク材料を成膜し、該エッチングマスク材料の膜をフォトリソグラフィー法を用いてゲートの開口部に対応する形状と大きさの部分が残ったエッチングマスク層を形成する工程；
（１０）反応性イオンエッチング法を用いて、ｎ型半導体薄膜が残る程度にまでｎ型半導体薄膜をエッチングしエミッタを形成する工程；
（１１）絶縁性基板の該ｎ型半導体薄膜の面側に、絶縁材料からなる層とゲート電極材料からなる層とをこの順に積層することで、該ｎ型半導体薄膜上に絶縁材料層とゲート電極材料層とを形成する工程；及び
（１２）前記エッチングマスク層を除去することにより、その上にある絶縁材料層とゲート電極材料層とをリフトオフする工程
以上（７）〜（１２）のいずれも具備することを特徴とする製造方法。
【請求項８】
請求項６の（２）、請求項７の（８）のいずれかにおいて、ｐ型半導体薄膜は水素化アモルファスシリコン薄膜であり、これをシランまたはジシランのいずれかとジボランとからなる混合ガスを反応ガスとして用いるＰＥＣＶＤ法により成膜し、
また、ｎ型半導体薄膜は水素化アモルファスシリコン薄膜であり、これをシランまたはジシランのいずれかとフォスフィンとからなる混合ガスを反応ガスとして用いるＰＥＣＶＤ法により成膜する製造方法において、シランまたはジシランのいずれかに対するジボランのガス流量比は１００ｐｐｍ〜１０％の範囲にあって、
また、シランまたはジシランのいずれかに対するフォスフィンのガス流量比が１０ｐｐｍ〜１０％の範囲にあることを特徴とする請求項６または７のいずれかに記載の冷電子放出素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強電界によって電子を放出する電界放射型の冷電子放出素子及びその製造方法に関する。より詳しくは、光プリンタ、電子顕微鏡、電子ビーム露光装置などの電子発生源や電子銃として、あるいは照明ランプの超小型照明源として、特に平面ディスプレイを構成するアレイ状のＦＥＡ（ＦＥＡは、  ”ＦｉｅｌｄＥｍｉｔｔｅｒ  Ａｒｒａｙ”  の略）に用いる電子発生源として有用な冷電子放出素子及びその製造方法に関する。
【０００２】
【従来の技術】
従来より、電子ディスプレイデバイスとして陰極線管が広く用いられているが、陰極線管は、電子銃のカソードから熱電子を放出させるためにエネルギー消費量が大きく、また、構造的に大きな容積を必要とするなどの問題があった。
【０００３】
このため、熱電子ではなく冷電子を利用できるようにして、全体としてエネルギー消費量を低減させ、しかも、デバイス自体を小形化した平面型のディスプレイが求められ、更に、近年では、そのような平面型ディスプレイに高速応答性と高解像度とを実現することも強く求められている。
【０００４】
このような冷電子を利用する平面型ディスプレイの構造としては、高真空の平板セル中に、微小な冷電子放出素子をアレイ状に配したものが有望視されている。そして、そのために使用する冷電子放出素子として、電界放射現象を利用した電界放射型の冷電子放出素子が注目されている。
この電界放射型の冷電子放出素子は、物質に印加する電界の強度を上げると、その強度に応じて物質表面のエネルギー障壁の幅が次第に狭まり、電界強度が１０７  Ｖ／ｃｍ以上の強電界となると、物質中の電子がトンネル効果によりそのエネルギー障壁を突破できるようになり、そのため物質から電子が放出されるという現象を利用している。この場合、電場がポアッソンの方程式に従うために、電子を放出する部材（エミッタ）に電界が集中する部分を形成すると、比較的低い引き出し電圧で効率的に冷電子の放出を行うことができる。
【０００５】
このような電界放射型の冷電子放出素子の一般的なものとしては、図６に示すように、先端が尖った円錐の形状をした冷電子放出素子を例示することができる。この素子においては、絶縁性基板６１上に導電層６２、絶縁層６３及びゲート電極６４が順次積層されており、その絶縁層６３及びゲート電極６４には、導電層６２に達する開口部Ａが形成されている。そして、その開口部Ａ内の導電層６２上には、少なくともゲート電極６４に接触しないように、円錐形状のエミッタ６５が形成されている。
【０００６】
このような円錐形エミッタでは、スピント型エミッタが広く知られている。
【０００７】
スピント型エミッタを備えた冷電子放出素子の製造例を、図７（ａ）〜（ｄ）を参照しながら説明する。
【０００８】
まず、図７（ａ）に示すように、予めエミッタ配線７２が形成されたガラス基板７１上に、絶縁層７３及びゲート電極７４をスパッタ法又は真空蒸着法等により順次成膜する。続いて、フォトリソグラフィー法と反応性イオンエッチング法（ＲＩＥ）とを利用して絶縁層７３及びゲート電極７４の一部を、エミッタ配線７２が露出するまで円形の孔（ゲート孔）が開口するようにエッチングする。
【０００９】
次に、図７（ｂ）に示すように、斜方蒸着によりリフトオフ材７５をゲート電極７４上にのみ形成する。リフトオフ材７５の材料としては、Ａｌ、ＭｇＯ等を使用している。
【００１０】
続いて、図７（ｃ）に示すように、基板７１上に、その垂直な方向から通常の異方性蒸着により、エミッタ７６用の金属材料を蒸着する。このとき、蒸着の進行につれて、ゲート孔の開口径が狭まると同時にエミッタ配線７２上に円錐形のエミッタ７６が自己整合的に形成される。蒸着は、最終的にゲート孔が閉じるまで行なう。エミッタの材料としては、Ｍｏ、Ｎｉ等を使用している。
【００１１】
最後に、図７（ｄ）に示すように、リフトオフ材７５をエッチングにより剥離し、必要に応じてゲート電極７４をパターニングする。これによりスピント型エミッタを備えた冷電子放出素子が得られる。
【００１２】
このようなスピント型の冷電子放出素子は、異方性蒸着法により自己整合的に円錐形状のエミッタが比較的簡便に形成できるために、エミッタ材料も広範囲に選定でき、また、エミッタ材料が蒸着可能な材料である限り任意の種類の基板、特に、大面積化の可能なガラス基板を利用できるという利点を有している。
【００１３】
スピント型エミッタに代表される、微細加工技術を利用した冷電子放出素子を特に平面ディスプレイ等に適用する場合、エミッタからのエミッション電流の変動が小さいことが、高品位の画質を得るには必要不可欠である。
【００１４】
エミッション電流の変動は、エミッタを集積化することで、ある程度低減することが可能である。これは、集積化により個々のエミッタにおけるエミッション特性のばらつきの影響が低減されるためである。しかしながら、この方法では各エミッタからのエミッション電流を見かけ上平均化するにすぎないため、局所的に現れる異常に大きなエミッション電流を抑制することは不可能である。
【００１５】
このようなエミッション電流の変動を低減する手段として、米国特許第３，７８９，４７１号公報では、スピント型の冷電子放出素子において、エミッタ配線層とエミッタの間に抵抗層を設ける技術が示されている。
【００１６】
このような抵抗層を具備した冷電子放出素子の構成例を、図８を参照しながら説明する。
【００１７】
絶縁性基板８１上に導電層８２、抵抗層８３、絶縁層８４及びゲート電極８５が順次積層されており、その絶縁層８４及びゲート電極８５には、抵抗層８３に達する開口部Ａが形成されている。そして、その開口部Ａ内の抵抗層８３上には、少なくともゲート電極８５に接触しないように、円錐形状のエミッタ８６が形成されている。
【００１８】
この場合、抵抗層８３は導電層８２とエミッタ８６間に電気的に直列に挿入されている。この抵抗層８３により、素子間の電流を均一化する作用が得られ、さらに素子破壊につながる大電流を低減するとともに、エミッション電流の変動も抵抗層８３の抵抗値に比例して減少することが可能となっている。抵抗層８３の比抵抗は１０２  〜１０６  Ω・ｃｍが適当とされている。
【００１９】
【発明が解決しようとする課題】
しかしながら、このような抵抗層を施した冷電子放出素子においては、局所的な大電流に対して十分な電流低減特性を得るためには、より大きな抵抗を与える必要が生じるとともに、電流変動も個々の素子の特性に対して相対的に低減できるに止まること、さらには原理的に動作電圧の上昇が避けられないという問題があった。
【００２０】
本発明は、前記従来の技術の問題点を解決しようとするものであり、電界放射型の冷電子放出素子において、動作電圧を上昇させることなく局所的な大電流を抑えるとともに、さらには、低コストで大面積化が容易なガラス基板を使用することができるようにすることを目的とする。
【００２１】
【課題を解決するための手段】
前記課題を解決するために、本発明は、電界放射型の冷電子放出素子のエミッタ配線層とエミッタとの間にｐ型半導体薄膜、ｎ型半導体薄膜の積層膜を配する、即ち、従来の抵抗層に代えてｐｎ接合を形成することにより、エミッタ自体に電流制御機能を付加することで、動作電圧を上昇させることなく局所的な大電流を抑えるとともに、個々の素子で制御することで電流変動を最小限に低減でき、さらにはこのようなｐｎ接合を形成する半導体薄膜として水素化アモルファスシリコン薄膜を使用することにより、低コストで大面積化の容易なガラス基板を使用することができるようにしたものである。さらに、ｐ型半導体薄膜とｎ型半導体薄膜との界面、即ちｐｎ接合面にノンドープの真性半導体層を介在させることで、または、エミッタ配線層とエミッタとの界面にオーミック層として機能するｎ型半導体薄膜を介在させることで、より良好なエミッション特性を得ることを可能としたものである。
【００２２】
即ち、本発明は、まず請求項１に示すように、
絶縁性基板上に、エミッタ配線層、絶縁層、そしてゲート電極が順次積層され、該ゲート電極と絶縁層とには該エミッタ配線層に達する開口部が設けられ、その開口部内の該エミッタ配線層上にエミッタが該ゲート電極に接触しないように形成されており、該エミッタ配線層とエミッタの間には、少なくともｐ型半導体薄膜とｎ型半導体薄膜とがこの順に積層されてあり、該ｎ型半導体薄膜上に該エミッタが形成されてなる電界放射型の冷電子放出素子において、ｐ型半導体薄膜とｎ型半導体薄膜とは、真性半導体薄膜を両者の間に介して形成されていることを特徴とする冷電子放出素子である。
【００２３】
さらに好ましくは、請求項２に示すように、
前記真性半導体薄膜が、ノンドープの水素化アモルファスシリコン薄膜であることを特徴とする請求項１に記載の冷電子放出素子である。
【００２４】
また、本発明は、請求項３に示すように、
絶縁性基板上に、エミッタ配線層、絶縁層、そしてゲート電極が順次積層され、該ゲート電極と絶縁層とには該エミッタ配線層に達する開口部が設けられ、その開口部内の該エミッタ配線層上にエミッタが該ゲート電極に接触しないように形成されており、該エミッタ配線層とエミッタの間には、少なくともｐ型半導体薄膜とｎ型半導体薄膜とがこの順に積層されてあり、該ｎ型半導体薄膜上に該エミッタが形成されてなる電界放射型の冷電子放出素子において、エミッタ配線層とｐ型半導体薄膜とは、オーミック層としてのｎ型半導体薄膜を両者の間に介して形成されていることを特徴とする冷電子放出素子である。
【００２５】
さらに好ましくは、請求項４に示すように、
前記オーミック層としてのｎ型半導体薄膜が、ｎ型水素化アモルファスシリコン薄膜であることを特徴とする請求項３に記載の冷電子放出素子である。
【００２６】
また、請求項５に示すように、
前記エミッタがｎ型水素化アモルファスシリコンからなることを特徴とする請求項１から４のいずれかに記載の冷電子放出素子である。
【００２７】
また、請求項６に示すように、
絶縁性基板上に、エミッタ配線層、絶縁層及びゲート電極が順次積層され、該ゲート電極と絶縁層とには該エミッタ配線層に達する開口部が設けられ、その開口部内の該エミッタ配線層上にエミッタが該ゲート電極に接触しないように形成されてなる電界放射型の冷電子放出素子であって、該エミッタ配線層とエミッタとの間には、少なくともｐ型半導体薄膜とｎ型半導体薄膜とがこの順に積層されてあり、該ｎ型半導体薄膜上に該エミッタが形成されてなる電界放射型の冷電子放出素子において、ｐ型半導体薄膜とｎ型半導体薄膜とは、真性半導体薄膜を両者の間に介して形成されていることを特徴とする冷電子放出素子の製造方法において、
（１）絶縁性基板上にエミッタ配線形成用金属薄膜を成膜し、パターニングすることによりエミッタ配線層を形成する工程；
（２）エミッタ配線層上にｐ型半導体薄膜を成膜し、さらに該ｐ型半導体薄膜上にノンドープの真性半導体層を成膜する工程、さらに該ノンドープの真性半導体層上にｎ型半導体薄膜を成膜する工程；
（３）ｎ型半導体薄膜上にエッチングマスク材料を成膜し、該エッチングマスク材料の膜をフォトリソグラフィー法を用いてゲートの開口部に対応する形状と大きさの部分が残ったエッチングマスク層を形成する工程；
（４）反応性イオンエッチング法を用いて、ｎ型半導体薄膜が残る程度にまでｎ型半導体薄膜をエッチングしエミッタを形成する工程；
（５）絶縁性基板の該ｎ型半導体薄膜の面側に、絶縁材料からなる層とゲート電極材料からなる層とをこの順に積層することで、該ｎ型半導体薄膜上に絶縁材料層とゲート電極材料層とを形成する工程；及び
（６）前記エッチングマスク層を除去することにより、その上にある絶縁材料層とゲート電極材料層とをリフトオフする工程
以上（１）〜（６）のいずれも具備することを特徴とする製造方法である。
【００２８】
また、請求項７に示すように、
絶縁性基板上に、エミッタ配線層、絶縁層及びゲート電極が順次積層され、該ゲート電極と絶縁層とには該エミッタ配線層に達する開口部が設けられ、その開口部内の該エミッタ配線層上にエミッタが該ゲート電極に接触しないように形成されてなる電界放射型の冷電子放出素子であって、該エミッタ配線層とエミッタとの間には、少なくともｐ型半導体薄膜とｎ型半導体薄膜とがこの順に積層されてあり、該ｎ型半導体薄膜上に該エミッタが形成されてなる電界放射型の冷電子放出素子において、エミッタ配線層とｐ型半導体薄膜とは、オーミック層としてのｎ型半導体薄膜を両者の間に介して形成されていることを特徴とする冷電子放出素子の製造方法において、
（７）絶縁性基板上にエミッタ配線形成用金属薄膜を成膜し、パターニングすることによりエミッタ配線層を形成する工程；
（８）エミッタ配線層上にオーミック層として機能するｎ型半導体薄膜を成膜し、さらに該オーミック層として機能するｎ型半導体薄膜上にｐ型半導体薄膜を成膜する工程、さらに該ｐ型半導体薄膜上にｎ型半導体薄膜を成膜する工程；
（９）ｎ型半導体薄膜上にエッチングマスク材料を成膜し、該エッチングマスク材料の膜をフォトリソグラフィー法を用いてゲートの開口部に対応する形状と大きさの部分が残ったエッチングマスク層を形成する工程；
（１０）反応性イオンエッチング法を用いて、ｎ型半導体薄膜が残る程度にまでｎ型半導体薄膜をエッチングしエミッタを形成する工程；
（１１）絶縁性基板の該ｎ型半導体薄膜の面側に、絶縁材料からなる層とゲート電極材料からなる層とをこの順に積層することで、該ｎ型半導体薄膜上に絶縁材料層とゲート電極材料層とを形成する工程；及び
（１２）前記エッチングマスク層を除去することにより、その上にある絶縁材料層とゲート電極材料層とをリフトオフする工程
以上（７）〜（１２）のいずれも具備することを特徴とする製造方法である。
【００２９】
さらには、請求項８に示すように、
請求項６の（２）、請求項７の（８）のいずれかにおいて、ｐ型半導体薄膜は水素化アモルファスシリコン薄膜であり、これをシランまたはジシランのいずれかとジボランとからなる混合ガスを反応ガスとして用いるＰＥＣＶＤ法により成膜し、
また、ｎ型半導体薄膜は水素化アモルファスシリコン薄膜であり、これをシランまたはジシランのいずれかとフォスフィンとからなる混合ガスを反応ガスとして用いるＰＥＣＶＤ法により成膜する製造方法において、シランまたはジシランのいずれかに対するジボランのガス流量比は１００ｐｐｍ〜１０％の範囲にあって、
また、シランまたはジシランのいずれかに対するフォスフィンのガス流量比が１０ｐｐｍ〜１０％の範囲にあることを特徴とする請求項６または７のいずれかに記載の冷電子放出素子の製造方法である。
【００３９】
【発明の実施の形態】
以下、本発明を図面に従って詳細に説明する。
【００４０】
図１は、冷電子放出素子の一参考例の断面斜視図である。同図に示すように、この冷電子放出素子は、絶縁性基板１、エミッタ配線層２、絶縁層５及びゲート電極６が順次積層された構造を有する。そして、ゲート電極６と絶縁層５とにはエミッタ配線層２に達する開口部Ａが設けらており、その開口部Ａ内のエミッタ配線層２上には、ｐ型半導体薄膜３ａ及びｎ型半導体薄膜３ｂの積層膜からなるｐｎ接合層が設けられ、さらにｎ型半導体薄膜３ｂ上には、円錐形または円錐台形のエミッタ４がゲート電極６に接触しないように形成されている。
【００４１】
本発明において絶縁性基板１は、冷電子放出素子の支持基板として用いられており、大面積化が特に容易な絶縁性基板を好ましく使用することができる。このような絶縁性基板としては、ガラス基板、セラミックス基板、石英基板などを使用することができる。
【００４２】
エミッタ配線層２は、配線抵抗が低く、絶縁性基板１との密着性が良好な材料から形成する。このような材料として、特に好ましくはＣｒ又はＡｌ、Ｃｒ積層膜を挙げることができる。
【００４３】
エミッタ配線層２の膜厚としては、十分な配線抵抗と密着性が得られる限り特に制限はないが、通常は０．０５〜０．５μｍ、また良好な配線抵抗と密着性を兼ね備え且つ成膜の容易さや材料費の節約も考慮すると、より好ましくは０．１〜０．３μｍである。
【００４４】
ｐ型半導体薄膜３ａ及びｎ型半導体薄膜３ｂは、エミッタから放出される電流を制限するために機能するための積層膜であり、ｐ型半導体薄膜として、例えば、ボロンドープした水素化アモルファスシリコン薄膜、さらにｐ型半導体薄膜上に、ｎ型半導体薄膜として、例えば、リンドープした水素化アモルファスシリコン薄膜の積層膜を使用する。ここでエミッタ４の下地層にｐｎ接合が形成され、素子駆動の電流制御機能を有し、ｐｎ接合面に空乏層が生成されることで、エミッション電流が制限され、電流制御が可能となる。また、半導体として、水素化アモルファスシリコン薄膜等の低温成膜の可能な半導体薄膜を使用することで、安価で大面積化に有利なガラス基板の使用を可能とする。
【００４５】
ここで、本発明において使用する水素化アモルファスシリコンは、薄膜Ｘ線回折法による分析で結晶性を示すピークが観察されないシリコンを、また、ＦＴ−ＩＲ分析でシリコンとの結合水素が観測されるシリコンを意味する。従って、水素化アモルファスシリコンには、部分的に微結晶となっているシリコンも含まれる。
【００４６】
ｐ型伝導性を示す水素化アモルファスシリコンの不純物制御は、ＰＥＣＶＤ法による成膜時に使用する反応ガス、例えば、シランとジボランの混合比を制御することで容易に可能となる。そのドープ量はｐ型伝導性を示し比較的低抵抗の薄膜が得られる条件が好ましく、その意味からは１００ｐｐｍ〜１０％が特に好ましく用いることができる。
もし、このドープ量が１００ｐｐｍよりも下回ると、高抵抗となるうえに、充分なｐ型伝導性を示さなくなるという傾向があり、また、１０％を越えると、アクセプタとして機能する（活性化している）ボロン原子の割合が極端に減少し、良好なｐ型伝導性が得られなくなるという傾向がある。
なお、本明細書に記載のＰＥＣＶＤとは、”  Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ”  の略である。
【００４７】
ｎ型伝導性を示す水素化アモルファスシリコンの不純物制御は、ＰＥＣＶＤ法による成膜時に使用する反応ガス、例えば、シランとフォスフィンの混合比を制御することで容易に可能となる。そのドープ量はｎ型伝導性を示し比較的低抵抗の薄膜が得られる条件が好ましく、１０ｐｐｍ〜１０％を特に好ましく用いることができる。
もし、このドープ量が１０ｐｐｍよりも下回ると、高抵抗となるうえに、充分なｎ型伝導性を示さなくなるという傾向があり、また、１０％を越えると、ドナーとして機能するリン原子の割合が極端に減少し、良好なｎ型伝導性が得られなくなるという傾向がある。
【００４８】
ｐ型半導体薄膜３ａ及びｎ型半導体薄膜３ｂの厚みは、必要に応じて適宜決定することができるが、それぞれ、通常０．０５μｍ〜１μｍとすることが好ましい。また、ｐ型半導体薄膜とｎ型半導体薄膜の膜厚比は、特に限定されるものではないが、１：１程度が好ましい。
もし、この膜厚が０．０５μｍよりも下回ると、充分なｐｎ接合特性が得られなくなるという傾向があり、また、１μｍを越えると、実質の抵抗が上昇し、エミッション特性が劣化するという傾向がある。
【００４９】
エミッタ４は、その表面から電子を直接的に放出する部材であり、本発明においては、金属、半導体等の種々の材料を使用することができる。
【００５０】
エミッタ４全体の厚み（高さ）は、必要に応じて適宜決定することができるが、通常０．３〜２μｍとすることが好ましい。
【００５１】
また、エミッタの形状としては、円錐、円柱、円錐台、或いは多角錐台であることが好ましい。
【００５２】
絶縁層５は、エミッタ配線層２とゲート電極６とを電気的に絶縁するための層である。このような絶縁層５としては、冷電子放出素子の絶縁層として用いられている公知の材料から形成することができるが、良好な絶縁性を示し、しかも異方性蒸着法で形成できる酸化シリコンを挙げることができる。また、ｐ型半導体薄膜材料及びｎ型半導体薄膜材料から連続して絶縁材料を成膜する場合には、シランまたはジシランとアンモニアの混合ガスを反応ガスとして用いた、ＰＥＣＶＤ法によるアモルファスシリコンナイトライドを使用することができる。
【００５３】
絶縁層５の厚みとしては、エミッタ配線２とゲート電極５との間に十分な絶縁性が保たれればよいことから、例えば、０．２〜２μｍ程度、より性能の良い冷電子放出特性を考慮すると好ましくは０．３〜０．７μｍとする。
【００５４】
ゲート電極６は、エミッタ４に強電界を集中させるための電極である。ゲート電極６の材料としては、耐電流性の点から高融点金属であって、エミッタ形成時に使用するエッチング液に耐性を有する材料を使用することができ、好ましくはＣｒ、Ｗ、Ｔａ又はＮｂを挙げることができる。中でも、下地との密着性の面からＮｂを使用することが好ましい。
【００５５】
ゲート電極６の厚みは、必要に応じて適宜決定することができるが、０．１〜０．５μｍとする。
【００５６】
図２は、本発明の冷電子放出素子の一例の断面斜視図である。図２（ａ）に示されるように、ｐ型半導体薄膜３ａとｎ型半導体薄膜３ｂの界面、即ちｐｎ接合面にノンドープの真性半導体層３ｃ、特にはノンドープの水素化アモルファスシリコン薄膜層を介在させることで、ｐｎ接合特性がより安定化し、したがってより良好なエミッション特性を得ることが可能となる。
【００５７】
なお、ノンドープの水素化アモルファスシリコン薄膜３ｃは、ＰＥＣＶＤ法による成膜時に使用する反応ガスをシランまたはジシランとすれば容易に得られる。ここで、ノンドープの水素化アモルファスシリコン薄膜は通常弱いｎ型伝導性を示すことが知られていて、本発明において使用する真性半導体とは、このようなノンドープ膜も含まれる。
【００５８】
さらに、図２（ｂ）に示されるように、エミッタ配線層２とエミッタ３の界面に、両層間の電気的接続を良好に保つために、オーミック層として機能するｎ型半導体薄膜３ｄ、特にはｎ型水素化アモルファスシリコン薄膜を介在させることで、より良好なエミッション特性を得ることが可能となる。
【００５９】
オーミック層としてのｎ型半導体薄膜３ｄの厚み（高さ）は、必要に応じて適宜決定することができるが、通常０．０１〜０．２μｍとすることが好ましい。
【００６０】
＜製造方法の例１＞
次に、エミッタ配線層とエミッタの間に、ｐ型半導体薄膜、ｎ型半導体薄膜の積層膜を配した冷電子放出素子の一参考例の製造方法を、図３に従って詳細に説明する。
【００６１】
工程（ａ）
まず、絶縁性基板１上にエミッタ配線用金属薄膜を成膜後、フォトリソグラフィー法により所定形状にパターニングし、エミッタ配線層２を形成する〔図３（ａ）を参照〕。
この場合にはエミッタ配線層２としては、スパッタ法により形成されるＣｒ膜又はＡｌ、Ｃｒ積層膜を好ましく使用することができる。
【００６２】
工程（ｂ）
次に、エミッタ配線層２上にｐ型半導体薄膜３ａ、例えばｐ型水素化アモルファスシリコン薄膜、続いてｐ型半導体薄膜３ａ上にｎ型半導体薄膜３ｂを形成する〔図３（ｂ）を参照〕。
この場合、ｐ型水素化アモルファスシリコン薄膜の形成は、ＰＥＣＶＤ法を用い、反応ガスとしてシランとジボランの混合ガス、また希釈ガスとして水素を使用して成膜する。このようなＰＥＣＶＤ法の成膜条件の一例として、ガス総流量５４０ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度３２０℃〜３４０℃、ＲＦパワー６０Ｗを示すことができる。
また、ｎ型水素化アモルファスシリコン薄膜の形成は、ＰＥＣＶＤ法を用い、反応ガスとしてシランとフォスフィンの混合ガス、また希釈ガスとして水素を使用して成膜する。このようなＰＥＣＶＤ法の成膜条件の一例として、ガス総流量５４０ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度３２０℃〜３４０℃、ＲＦパワー６０Ｗを示すことができる。さらに、ｐｎ界面を清浄に保つために、ｐ型水素化アモルファスシリコン層とｎ型水素化アモルファスシリコン層は、それぞれ別の反応室でかつ真空中に搬送系を設置し連続的に成膜することがより好ましい。
【００６３】
工程（ｃ）
次に、ｎ型水素化アモルファスシリコン薄膜層上に、ＳｉＯ２  等などの絶縁材料とＮｂ等のゲート電極材料とを蒸着法などにより積層することにより、ｎ型水素化アモルファスシリコン薄膜層上に絶縁層５とゲート電極６とを形成する〔図３（ｃ）を参照〕。
ここで、絶縁層５を蒸着法により形成する場合には、反応ガスとしてオゾンを１０％程度含有した酸素ガスを導入し、蒸着材料としてＳｉＯを充填したチムニー式の抵抗加熱法を用いて成膜することが好ましい。このような方法で形成された絶縁層５は良好な絶縁性を示す。またさらにこの製法の場合には、絶縁層５として半導体薄膜と同様のＰＥＣＶＤ法によるアモルファスシリコンナイトライドを使用することが可能である。
この場合、アモルファスシリコンナイトライドの形成は、反応ガスとしてシランとアンモニアの混合ガス、また希釈ガスとして水素を使用して成膜する。このようなＰＥＣＶＤ法の成膜条件の一例として、ガス総流量５４０ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度３２０℃〜４００℃、ＲＦパワー６０Ｗを示すことができる。このような方法で形成された絶縁層５は特に良好な絶縁性を示す。
【００６４】
工程（ｄ）
次に、絶縁層５上に、レジストを塗布後、フォトリソグラフィー法を利用してゲート孔に相当する円形パターンもしくは多角形パターンをもつ、レジスト層７を形成する。
【００６５】
続いて、異方性の高いＲＩＥによりゲート電極６及び絶縁層５を、ｎ型半導体薄膜３ｂが露出するまでエッチングする〔図３（ｄ）を参照〕。このようなＲＩＥ条件の一例として、導入ガスＳＦ６  ３０〜７０ｓｃｃｍ、ＲＦパワー１００Ｗ、ガス圧４．５Ｐａを示すことができる。
【００６６】
工程（ｅ）
次に、斜方蒸着法によりゲート電極６の側面と上面のみにリフトオフ材８を成膜する〔図３（ｅ）を参照〕。リフトオフ材８としては、剥離の容易さなどの点から、Ａｌ、ＭｇＯなどが好ましい。
【００６７】
工程（ｆ）
続いて、基板に垂直な方向からの異方性蒸着法により、ゲートの開口部が閉じるまで成膜を行う。このとき、ゲートの開口部が閉じると同時に自己整合的にエミッタ４が形成される〔図３（ｆ）を参照〕。
【００６８】
工程（ｇ）
更に、リフトオフ材８をウェットエッチングにより剥離すると同時に、ゲート電極６上のエミッタ材料を剥落させる〔図３（ｇ）を参照〕。さらに必要に応じて、ゲート電極６をフォトリソグラフィー法を用いて所定の形状にパターニングすることにより冷電子放出素子が得られる。
【００６９】
＜製造方法の例２＞
次に、エミッタ配線層とエミッタの間に、ｐ型半導体薄膜、ｎ型半導体薄膜の積層膜を配した冷電子放出素子の一参考例の別の製造方法を、図４に従って詳細に説明する。
【００７０】
工程（ｈ）
まず、絶縁性基板１上にエミッタ配線用金属薄膜を成膜後、フォトリソグラフィー法により所定形状にパターニングし、エミッタ配線層２を形成する〔図４（ｈ）を参照〕。
この場合にはエミッタ配線層２としては、スパッタ法により形成されるＣｒ膜又はＡｌ、Ｃｒ積層膜を好ましく使用することができる。
【００７１】
工程（ｉ）
次に、エミッタ配線層２上にｐ型半導体薄膜３ａ、例えばｐ型水素化アモルファスシリコン薄膜、続いてｐ型半導体薄膜３ａ上にｎ型半導体薄膜３ｂを形成する〔図４（ｉ）を参照〕。
この場合、ｐ型水素化アモルファスシリコン薄膜の形成は、ＰＥＣＶＤ法を用い、反応ガスとしてシランとジボランの混合ガス、また希釈ガスとして水素を使用して成膜する。このようなＰＥＣＶＤ成膜条件の一例として、ガス総流量５４０ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度３２０℃〜３４０℃、ＲＦパワー６０Ｗを示すことができる。
また、ｎ型水素化アモルファスシリコン薄膜の形成は、ＰＥＣＶＤ法を用い、反応ガスとしてシランとフォスフィンの混合ガス、また希釈ガスとして水素を使用して成膜する。このようなＰＥＣＶＤ成膜条件の一例として、ガス総流量５４０ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度３２０℃〜３４０℃、ＲＦパワー６０Ｗを示すことができる。
さらに、ｐｎ界面を清浄に保つために、ｐ型水素化アモルファスシリコン層とｎ型水素化アモルファスシリコン層は、それぞれ別の反応室でかつ真空中に搬送系を設置し連続的に成膜することがより好ましい。
【００７２】
工程（ｊ）
次に、ｎ型水素化アモルファスシリコン薄膜上に、エッチングマスク用材料を蒸着法やスパッタ法などにより成膜し、フォトリソグラフィー法を利用して円形にパターニングすることによりエッチングマスク層９を形成する〔図４（ｊ）を参照〕。
【００７３】
エッチングマスク層９としては、後述するＲＩＥに対して耐性を有する材料から形成する。このような材料としては、好ましくはＳｉＯ２  を挙げることができる。
【００７４】
なお、円形パターンの径は、冷電子放出素子特性、フォトリソグラフィー法のデザインルールに応じた操作の難易度及びエッチング工程の歩留まり等を考慮すると、１．０〜３．０μｍ程度とすることが好ましい。
【００７５】
工程（ｋ）
次に、サイドエッチレートの高い条件のＲＩＥによりｎ型水素化アモルファスシリコン薄膜層を適当な膜厚を残しエッチングする。このときエッチング時間を増減することでエミッタ形状を制御することが可能である。例えばエッチング時間を短くした場合には、エミッタ形状は円錐形状、エッチング時間を長くした場合には円錐台形状となる。またエッチングマスク形状を円形ではなく多角形とした場合には、それぞれ多角錐または多角錐台とすることができる。ここで、例えば円錐形状よりも円錐台形状の方が大面積にわたって均一なエミッション特性が得られることが、発明者のこれまでの実験から確かめられている。これにより例えば先端が尖鋭化されたエミッタ４が形成された〔図４（ｋ）を参照〕。
このようなＲＩＥ条件の一例として、導入ガスとしてＳＦ６  にＯ２  を添加したガスを流量３０〜７０ｓｃｃｍ、ＲＦパワー１００Ｗ、ガス圧４．５Ｐａを示すことができる。
【００７６】
工程（ｌ）
次に、絶縁性基板１のエミッタ配線層２側の表面上に、ＳｉＯ２  等などの絶縁材料とＮｂ等のゲート電極材料とを蒸着法などにより積層することにより、エミッタ配線層２上に絶縁層５とゲート電極６とを形成するとともに、エッチングマスクパターン層９上に絶縁材料層５ａとゲート電極材料層６ａとを形成する〔図４（ｌ）を参照〕。
ここで、絶縁層５を蒸着法により形成する場合には、反応ガスとしてオゾンを１０％程度含有した酸素ガスを導入し、蒸着材料としてＳｉＯを充填したチムニー式の抵抗加熱法を用いて成膜することが好ましい。このような方法で形成された絶縁層５は良好な絶縁性を示す。
【００７７】
工程（ｍ）
続いて、緩衝フッ酸溶液を用いて、リフトオフ材としてのエッチングマスク層９をエッチング除去する。その結果、その上に積層されていた絶縁材料層５ａ及びゲート電極材料層６ａからなる積層体は剥落する。これにより、エミッタ４が露出する〔図４（ｍ）を参照〕。
【００７８】
更に、必要に応じて、ゲート電極５をフォトリソグラフィー法を用いて所定の形状にパターニングすることにより冷電子放出素子が得られる。
【００７９】
以上説明したように、本発明の冷電子放出素子においては、エミッタ配線層とエミッタとの間にｐ型半導体薄膜、ｎ型半導体薄膜の積層膜を配する。即ち、本発明の冷電子放出素子は、従来の抵抗層に代えてｐｎ接合を形成することにより、エミッタ自体に電流制御機能を付加することで、動作電圧を上昇させることなく局所的な大電流を抑えるとともに、個々の素子で制御することで電流変動を最小限に低減でき、さらにはこのようなｐｎ接合を形成する半導体薄膜として水素化アモルファスシリコン薄膜を使用することにより、低コストで大面積化の容易なガラス基板を使用することができる。さらに、ｐ型半導体薄膜とｎ型半導体薄膜との界面、即ちｐｎ接合面にノンドープの真性半導体層を介在させることで、または、エミッタ配線層とエミッタとの界面にオーミック層として機能するｎ型半導体薄膜を介在させることで、より良好なエミッション特性を得ることを可能とした。
【００８０】
＜参考例＞
冷電子放出素子の参考例を、図を参照して、以下に具体的に説明する。
【００８１】
＜参考例１＞
工程（ａ）
まず、ガラス基板１上にエミッタ配線層２の材料としてＣｒを膜厚約０．１μ ｍでスパッタ成膜した。続いて、フォトリソグラフィー法によりエミッタ配線層２をマトリクス配線形状にパターニングした〔図３（ａ）〕。
【００８２】
工程（ｂ）
次に、エミッタ配線層２上に、ＰＥＣＶＤ法により、シラン、ジボラン、水素の混合ガス（シランに対するジボランの添加量１％）を反応ガスとして用いて、ｐ型水素化アモルファスシリコン薄膜を０．３μｍ成膜しｐ型半導体薄膜３ａとした後、別の反応室へ大気にさらすことなく移動し、同様のＰＥＣＶＤ法により、シラン、フォスフィン、水素の混合ガス（シランに対するフォスフィンの添加量０．３％）を反応ガスとして用いて、ｎ型水素化アモルファスシリコン薄膜層を０．３μｍ成膜しｎ型半導体薄膜３ｂとした〔図３（ｂ）〕。
【００８３】
工程（ｃ）
次に、絶縁層５としてアモルファスシリコンナイトライドをＰＥＣＶＤ法により０．８μｍ厚で成膜し、続いて、その上にゲート電極材料６としてＮｂを０．２μｍ厚でスパッタした〔図３（ｃ）〕。
【００８４】
工程（ｄ）
次に、レジストを塗布後、フォトリソグラフィー法により、ゲート孔用に直径１．０μｍの円形マスク形状にパターニングしレジスト層７を形成した後、ＲＩＥ（導入ガスＳＦ６  ／流量６０ｓｃｃｍ／パワー１００Ｗ／ガス圧４．５Ｐａ）により、ゲート電極材料、絶縁層材料を約５分間エッチングした〔図３（ｄ）〕。
【００８５】
工程（ｅ）
次に、リフトオフ材８としてＡｌを０．３μｍ厚で蒸着した〔図３（ｅ）〕。
【００８６】
工程（ｆ）
続いて、基板に対して垂直方向からの異方性蒸着法により、エミッタ４の材料としてＭｏをゲート孔が閉じるまで蒸着した〔図３（ｆ）〕。
【００８７】
工程（ｇ）
次に、リフトオフ材８を酸系のエッチャントを用いてウエットエッチングし上層のエミッタ材料とともに剥離し冷電子放出素子を得た〔図３（ｇ）〕。
【００８８】
上述の冷電子放出素子を１００個集積したアレイを試作し以下のように試験し、評価した。即ち、各素子のエミッタ電極−ゲート電極間の距離を約０．５μｍとした構造の素子に対し、蛍光体を塗布した透明電極（アノード）を有するガラス板部材を距離３０ｍｍで対向させ、エミッタ電極−ゲート電極間にゲート電極側が正となる極性で引き出し電圧を印加したところ、良好にかつ安定に電子を放出することができた。
【００８９】
＜参考例２＞
冷電子放出素子の参考例の別の製造例を、図４を参照して、以下の実施例で具体的に説明する。
【００９０】
工程（ｈ）
まず、ガラス基板１上にエミッタ配線層２の材料としてＣｒを膜厚約０．１μｍでスパッタ成膜した。続いて、フォトリソグラフィー法によりエミッタ配線層２をマトリクス配線形状にパターニングした〔図４（ｈ）〕。
【００９１】
工程（ｉ）
次に、エミッタ配線層２上に、ＰＥＣＶＤ法により、シラン、ジボラン、水素の混合ガス（シランに対するジボランの添加量１％）を反応ガスとして用いて、ｐ型水素化アモルファスシリコン薄膜を０．３μｍ成膜しｐ型半導体薄膜３ａを形成後、別の反応室へ大気にさらすことなく移動し、同様のＰＥＣＶＤ法により、シラン、フォスフィン、水素の混合ガス（シランに対するフォスフィンの添加量０．３％）を反応ガスとして用いて、ｎ型水素化アモルファスシリコン薄膜を１．１μｍに成膜し、ｎ型半導体薄膜３ｂ及びエミッタ材料を形成した〔図４（ｉ）〕。
【００９２】
工程（ｊ）
次に、ＳｉＯ２  を反応性の真空蒸着法により０．２μｍ厚で成膜し、続いて、フォトリソグラフィー法により、エミッタ形成用に直径１．２μｍの円形マスク形状にパターニングすることにより、エッチングマスク層９を形成した〔図４（ｊ）〕。
【００９３】
工程（ｋ）
次に、ＲＩＥ（導入ガスＳＦ６  ／流量６０ｓｃｃｍ／パワー：１００Ｗ／ガス圧：４．５Ｐａ）によりｎ型水素化アモルファスシリコン薄膜層３ｂを５分間エッチングした〔図４（ｋ）〕。
【００９４】
工程（ｌ）
次に、絶縁層５として０．６μｍ厚のシリコン酸化膜（蒸着源：ＳｉＯ、反応ガス：酸素と約１０％のオゾン、蒸着真空度：５×１０−６Ｔｏｒｒ）を蒸着し、続いて、その上にゲート電極用材料のＮｂを０．２μｍ厚で蒸着した。これにより、エミッタ４の周囲に位置する絶縁層４とゲート電極５とは、エミッタ４に接触することなく、エミッタ４に対してわずかな間隙をもって自己整合的に形成することができた〔図４（ｌ）〕。
【００９５】
工程（ｍ）
工程（ｌ）で得られたものを、緩衝フッ酸溶液に室温で２分間浸漬することによりエッチングマスク層９をリフトオフし、その上に積層されていた絶縁材料層５ａ及びゲート電極材料層６ａの積層体が剥落した。これにより、図４（ｍ）のエミッタが得られた。さらに、ゲート電極６のＮｂ膜をフォトリソグラフィー法によりマトリクス配線形状にパターニングすることにより冷電子放出素子を得た。
【００９６】
上述の冷電子放出素子を１００個集積したアレイを試作し、以下のように試験し評価した。即ち、各素子のエミッタ電極−ゲート電極間の距離を約０．７μｍとした構造の素子に対して、蛍光体を塗布した透明電極（アノード）を有するガラス板部材を距離３０ｍｍの間隔で対向させ、エミッタ電極−ゲート電極間にゲート電極側が正となる極性で引き出し電圧を印加したところ、良好にしてかつ安定して電子を放出させることができた。
【００９７】
得られたエミッション特性は、高電界領域で電流の飽和領域が得られた。これは、エミッタ配線層とエミッタとの間に設けられた半導体薄膜のｐｎ接合界面に生成した空乏層の機能による。
【００９８】
次に、本発明の冷電子放出素子の一例である金属エミッタからのエミッションのメカニズムの解釈について述べる。〔図５を参照〕
【００９９】
ｐ型半導体Ｐとｎ型半導体Ｎとが接合している場合、ｎ型半導体Ｎと接する金属エミッタＭの先端部に強電界Ｅが与えられると、ｐ型半導体Ｐとｎ型半導体Ｎの接合面のエネルギー状態が変化し、空乏層Ｌが生成される。そして、真空Ｖ中に放出される電子は、空乏層Ｌ内で電子ｅ−正孔ｈ対が生成され生じたものである。
したがって、放出電子は電子ｅ−正孔ｈ対生成に律速されることになり、すなわちエミッション電流を制限できるようになる。
【０１００】
【発明の効果】
本発明によれば、冷電子放出素子において、エミッタ配線層とエミッタとの間にｐ型半導体薄膜、ｎ型半導体薄膜の積層膜をこの順に配する。
即ち、本発明によれば、従来の抵抗層に代えてｐｎ接合を形成することによって、エミッタ自体に電流制御機能を付加することになり、その結果、動作電圧を上昇させることなく局所的な大電流を抑えるとともに、個々の素子で制御することで電流変動を最小限に低減することが出来る。
【０１０１】
さらには、本発明によれば、このようなｐｎ接合を形成する半導体薄膜として水素化アモルファスシリコン薄膜を使用することによって、低コストで大面積化の容易なガラス基板を使用することができる。つまり、ＦＥＡを平面ディスプレィに応用する場合に、平面ディスプレィの低コスト化・大面積化に貢献することが出来る。さらには、ｐ型半導体薄膜とｎ型半導体薄膜との界面、即ちｐｎ接合面にノンドープの真性半導体層を介在させることで、または、エミッタ配線層とエミッタとの界面にオーミック層として機能するｎ型半導体薄膜を介在させることで、より良好なエミッション特性を得ることが可能となる。
【０１０２】
以上、本発明によれば、低電圧で動作可能な、かつ電流安定性の高い冷電子放出素子を得ることが出来、さらには、平面ディスプレイに応用した場合にも、従来よりも低コストで、大画面で高画質の画像が、低消費電力で得ることが可能となる。
【図面の簡単な説明】
【図１】冷電子放出素子の一参考例の概略の断面斜視図である。
【図２】（ａ）、（ｂ）は、本発明に係る冷電子放出素子の一例の概略の断面斜視図である。
【図３】（ａ）〜（ｇ）は、冷電子放出素子の一参考例の概略の製造工程図である。
【図４】（ｈ）〜（ｍ）は、冷電子放出素子の別の一参考例の概略の製造工程図である。
【図５】本発明に係る冷電子放出素子の一例のエミッタのエネルギーダイヤグラムである。
【図６】従来の冷電子放出素子の一例の概略の断面斜視図である。
【図７】（ａ）〜（ｄ）は、従来の冷電子放出素子の一例の概略の製造工程図である。
【図８】従来の冷電子放出素子の別の一例の概略の製造工程図である。
【図１】
0003612883.tif 000002
【図２】
0003612883.tif 000003
【図３】
0003612883.tif 000004
【図４】
0003612883.tif 000005
【図５】
0003612883.tif 000006
【図６】
0003612883.tif 000007
【図７】
0003612883.tif 000008
【図８】
0003612883.tif 000009