(57)【特許請求の範囲】
【請求項１】
複数の第１ワード線と複数の第１データ線との所定の交点に設けられた複数の第１メモリセルを有する第１メモリ領域と、複数の第２ワード線と複数の第２データ線との所定の交点に設けられた複数の第２メモリセルを有する第２メモリ領域と、前記複数の第１メモリ領域に対応して設けられ前記複数の第１メモリセルと入出力を行うための第１共通入出力線と、前記複数の第２メモリ領域に対応して設けられ前記複数の第２メモリセルと入出力を行うための第２共通入出力線と、前記複数の第１データ線と前記第１共通入出力線の間に設けられた複数の第１カラムスイッチと、前記複数の第１データ線を選択するために前記複数の第１カラムスイッチに接続される複数の第１列選択線と、前記複数の第２データ線と前記第２共通入出力線の間に設けられた複数の第２カラムスイッチと、前記複数の第２データ線を選択するために前記複数の第２カラムスイッチに接続される複数の第２列選択線と、読み出し要求により前記第１及び第２メモリ領域から並列に前記読み出された複数のデータを受けてシリアル出力する出力回路とを具備し、
前記第１メモリ領域と前記第２メモリ領域はそれぞれ複数のサブ領域からなり、前記第１メモリ領域の記憶容量は、前記第２メモリ領域の記憶容量と等しく、
前記第１メモリ領域の列選択回路は前記複数のサブ領域のそれぞれに対応するように複数個設けられ、前記第２メモリ領域の列選択回路は前記複数のサブ領域に対して共通に設けられることにより、前記複数の第１列選択線の配線長は前記複数の第２列選択線の配線長より短くされ、
前記出力回路は、前記第１メモリ領域からのデータを最初に出力し、その後前記第２メモリ領域のデータを出力することを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
前記半導体記憶装置は、外部からの周期的なクロック信号を受けて動作し、前記出力回路は前記クロック信号に同期してシリアル出力を行うことを特徴とする半導体記憶装置。
【請求項３】
請求項１または２において、
前記第１および第２メモリセルはＭＯＳトランジスタとキャパシタとを含むダイナミック型メモリセルであることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置にに係わり、特にダイナミックランダムアクセスメモリのような大容量の記憶容量を持つ半導体記憶装置においける読み出しの高速化に関する。
【０００２】
【従来の技術】
近年のダイナミックランダムアクセスメモリ(DRAM)、ことに外部クロックに同期してデータを入出力するシンクロナスDRAM(SDRAM)において特に高速に読み出す方式としてバーストモードが重要となってきている。このバーストモードとは先頭アドレスのみ指定して任意の長さのシリアルデータを連続的に読み出すものである。SDRAMではバーストモードのシリアルデータの長さはバースト長と呼ばれ、SDRAMに特有なコマンドシーケンスにより１、２、４、８bit等の長さに設定される。通常DRAMチップは同一数の記憶素子を有する複数のメモリ領域から構成され、各領域は同一構成になっている。例えば、アイエスエスシーシー96  ダイジェスト  オフ  テクニカル  ペーパーズ  375ページ (ISSCC 96 DIGEST OF TECHNICAL PAPERS  P375)に示されるように等しい数の記憶素子を有する領域で構成され、さらに選択回路、増幅回路も同一の回路で構成される。
【０００３】
図11に同一構成を持つメモリ領域B10、B11、B12、B13からなるメモリ装置の概略を示す。各領域は記憶素子群MA、行選択回路XDEC、列選択回路YDEC、複数の増幅回路SENおよび増幅回路駆動信号線SAN、SAP、外部入出力線DQ、入出力線IO1 、IO2、IO3、IO4を有する。記憶素子群MAは複数の記憶素子Mの該記憶素子を選択する複数のワード線WL、複数のカラムスイッチYSE、複数の列選択線Y1から構成される。図11では、簡単のためこれらを各領域で1個だけ示している。
【０００４】
図12を用いて上記の図１１のメモリ装置によるバースト長4Bitの場合の読み出しシーケンスを説明する。B10、B11、B12、B13において各々WLが1本ずつ選択されデータ線対DLに信号が現れ、次に駆動信号SAN、SAPにより増幅が開始される。増幅が完了するとY1の内1本が選択され対応したYSEがオンして入出力線IO1、IO2、IO3、IO4へ伝達される。出力回路DOUTで、これらのデータがシリアルに変換されDQへデータを出力する。このとき各領域の構成は同一であるからIOへ読み出されるタイミングはほぼ同時になる。
【０００５】
【発明が解決しようとする課題】
図１１に示した、複数のメモリ領域のそれぞれを等価とする構成では、高速化を行うには全領域にたいして高速化を行わなければならない。高速化の手法としてはワード線、列選択線を分割し駆動回路の負荷を軽減することにより高速化することや、データ線を分割し増幅回路の負荷を軽減し高速化することなどが考えられる。
【０００６】
しかし上記の高速化を全ての領域について行うと、全ての領域の分割毎に行撰択線、列選択線の駆動回路や増幅回路の増設が必要となり面積の増大ひいては製造価格の増加につながる。あるいは面積が限定されている場合には行撰択線、列選択線の駆動回路や増幅回路の占める割合も限定され高速化にも限界がある。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
即ち、複数のワード線と複数のデータ線との所定の交点に設けられた複数のメモリセルをそれぞれに有する複数のメモリ領域と、前記複数のメモリ領域のそれぞれに設けられ前記メモリセルと入出力を行うための複数の共通入出力線と、読み出し要求により前記複数のメモリ領域から並列に前記複数の共通入出力線を経て読み出された複数のデータを受けてシリアル出力する出力回路とを有する半導体記憶装置において、前記複数のメモリ領域のうちの少なくとも１つは残るメモリ領域より読み出し速度が高速とされ、前記出力回路は、前記シリアル出力において、前記読み出し速度の高速なメモリ領域からのデータを最初に出力し、引き続き残るメモリ領域のデータをシリアルに出力するものである。
【０００９】
【発明の実施の形態】
＜実施例１＞
図１により本願の概要を説明する。メモリチップにおいて1個の読み出し要求に対して複数のデータが読み出されシリアルに出力される場合（バーストアクセス）では全てのデータが同じ速度で読み出される必要はなく第1番目のデータのみが早ければよい。そこでメモリチップを等しい容量の記憶素子領域に分け、該領域と出力順位とを固定し第1番目に出力する領域を限定し、該第1番目の記憶素子の選択系あるいは信号増幅系を高速化し早くデータを出力し、その間に他の領域のデータを読み出し、続けて出力すればよい。第１番目に出力するメモリ領域の高速化の具体的方法については、後の実施例で詳細に述べる。
【００１０】
図1に構成を示す。以下の説明では、同じ参照記号で説明される記号は、他の実施例でも特に断らない限り同じ意味で用いられる。まず内部構成は、記憶素子を等容量且つ複数含む同一構成の3個のメモリ領域B2、B3、B4、記憶素子を等容量含むが、高速化のため、構成が他の3個の領域と異なるメモリ領域B1、B1からデータを第1番目にその他の領域からのデータをその後シリアルに外部に出力する出力回路DOUT、記憶素子を選択するアドレスを取り込むアドレスバッファABB、領域B1、B2、B3、B4からDOUTまでの共通入出力伝送線IO、ABBから発生した素子選択信号を各領域へ伝送する内部アドレス信号AIからなる。また複数のメモリセルを含むメモリ領域B1、B2、B3、B4は、AIにより読み出す素子を撰択する信号を発生する選択回路DECをそれぞれ含む。
【００１１】
外部とのインターフェースのための入出力端子としては、外部システムから送られてくるアドレス信号を受けるアドレス信号入力端子A、アドレス取り込み時期を決定する信号を受けるアドレスストローブ（コマンド）信号入力端子STR1、外部システムから同期を取るために送られてくるクロック信号を受けるクロック信号入力端子CLK、出力時期を決定する信号を受ける入出力マスク信号端子STR2、外部へDOUTからのデータを出力する出力端子DQがある。
【００１２】
動作を図2を用いて説明する。外部からのクロック信号CLKは周期的に送られてくる。外部とのインターフェースを行う回路ABB、DOUTはCLK立ち上がりのエッジで信号を取り込む。まずABBはSTR1がハイレベルになったときAの信号を取り込み、ラッチしAIに内部アドレス信号を発生する。次にそれを記憶素子領域B1、B2、B3、B4のDECに送られそれぞれの領域から記憶素子が1個選択される。このときB1は他の領域B2、B3、B4より高速化の機構を備えているので、IOにはB1からのデータが1番目に出力される。出力回路DOUTはIOのデータをラッチしSTR2の出力を決定する信号がCLKに同期して出力する。その後クロックに同期してB2、B3、B4からIO線に順に出力されたデータをDOUTはラッチしCLKの立ち上がりエッジにあわせて順次出力する。
【００１３】
効果を次に述べる。高速化する方法の１つとして領域内の素子選択回路の高速化があるが、これらは回路の増設を伴う。これを従来通り4領域全てに行えば面積の増大を招く。経済的な点で見た場合、1個当りの製作単価が高くなることを意味する。半導体装置の場合、半導体の板の上に同時に複数個の半導体装置を製作するわけであり、面積増加は製作個数が低くなり1個当りの製作単価が高くなる。しかし本実施例を用いれば面積の増加する領域は1個で済み、製作単価の増加は最小限に抑えられる。次に製造単価を抑えることに着目して面積一定という点で見た場合、従来の構成では素子選択回路、信号増幅回路の個数が4領域に均等に配分されるため高速化にも限界がある。しかし本実施例を用いるならば領域B1に割り当てられる面積が大きくなるのでB1内の素子選択回路を多くできる。したがってIOへの出力までの時間を短縮でき、外部から見ると連続的に出力されるデータの第1ビット目の出力時間を短縮することができる。
【００１４】
＜実施例２＞
第2の実施例を図3に示す。この実施例は第1の実施例をDRAMに適用し、高速なメモリ領域となるB1の記憶素子領域をデータ線方向に2等分にし、その半分になったデータ線毎に増幅回路を設け、B1の増幅回路の負荷を、B2、B3、B4の領域の増幅回路の負荷の1／2にすることにより高速化している。即ち、データ線に接続されるメモリセルの数を少なくすることにより負荷を低減して、メモリ領域B1の高速化図った。
【００１５】
図３の実施例の構成を述べる。外部との入出力端子A、CLK、DQは先の図１と同じ役割を果たす。ここではDRAMよく用いられるアドレス端子を節約するためのアドレスマルチ方式を想定し、図１のSTR1に換えて、Ｘアドレスの取り込み時期を決定するロウ（行）アドレスストローブ（コマンド）信号端子RS、Ｙアドレスの取り込み時期を決定するカラム（列）アドレスストローブ（コマンド）信号端子CSが設けられている。
【００１６】
メモリ領域B1、B2、B3、B4のそれぞれは、複数のワード線(WL)と複数のデータ線(DL1,DL2等)の所定の交点に設けられた複数のメモリセル(M)を含み互いに等しい記憶容量をもつものとする。特に制限されないが、この例では相補データ線は折り返しデータ線方式がとられ、メモリセルは２交点方式で配置されるものとしている。メモリ領域B2、B3、B4はそれぞれ同じ構成を持つのに対して、メモリ領域B1は、2個のサブ領域D1、D2に分割されたていることが特徴である。更に、記憶素子（メモリセル）の接続されるワード線選択する行アドレスを取り込むバッファXAB、列アドレスを取り込むバッファYABが設けられる。そして、XABから発生した素子選択信号を各領域へ伝送する内部アドレス線XAI、YABから発生した素子選択信号を各領域へ伝送する内部アドレス線YAIが設けられる。また、領域B2、B3、B4はそれぞれ記憶素子群MA2と増幅回路SEN、カラムスイッチYSE、列選択回路YDEC、行選択回路XDEC2からなる。領域B1中のサブ領域D1、D2は記憶素子群MA1と増幅回路SEN 、カラムスイッチYSE、列選択回路YDEC、行選択回路XDEC1からなる。MA2は複数の記憶素子Mと該記憶素子を選択するn本のワード線WLおよび複数のデータ線対DL2からなる。MA1は複数の記憶素子Mと該記憶素子を選択するn／2本のワード線WLおよび複数のデータ線対DL1からなる。即ち、データ線対DL1は、DL2の半分の線長である。記憶素子Mはトランジスタ1個とキャパシタ1個から構成され、トランジスタのゲートはワード線に接続されドレインはデータ線に接続されソースが容量素子に接続される、ダイナミック形メモリセルが用いられる。
【００１７】
動作を図4を用いて説明する。RS信号がハイになったときのCLKの立ち上がりでXアドレスを取り込み、このアドレスに対応したWLが領域B1、B2、B3、B4で立ち上がる。ここではB1でD1のWL が立ち上がるとする。そこでB1のD1のDL1、およびB2、B3、B4のDL2に信号が読み出される。電源電圧をVccとするとデータ線対にはそれぞれVcc/2にあらかじめ設定されている。増幅回路は差動増幅器になっておりデータ線対の一方を参照電位として使用し選択された記憶素子がつながるデータ線との電位差を増幅するため、信号量が大きいほど速く増幅する。データ線の寄生容量をCd、記憶素子Csとして、選択された記憶素子にVccの電圧が書き込まれている場合にはデータ線には電荷保存則により(Vcc・Cd/2+Vcc・Cs)/(Cd+Cs)の電圧が現れる。信号量は0.5Vcc/(1+Cd/Cs)となりCdが小さいほど高速である。B1のデータ線は他の領域のデータ線よりも短く、データ線の寄生容量の主な原因であるメモリセルの接続される数が少なくなるので、寄生容量Cdが小さく信号量は大きくなる。ここで増幅回路の駆動信号SAN、SAPが入力される。したがってB1のD1のDL1の信号がB2、B3、B4のDL2よりも速く増幅される。
【００１８】
本例では以降の動作をクロックに同期してパイプライン化している。B1のD1のDL1の増幅が完了したところでB1のD1のYS1が立ち上がり、B1のD1のDL1がIOにつながり、B1のD1のDL1のデータがDOUTへ送られラッチされる。DOUTは出力信号STR2をクロックで取り込んだ時点で、ラッチしたデータをDQに出力する。その間にB2、B3、B4のDL2は増幅を完了し、次のクロックでB1のD1のYS1が立ち下がると同時にB2のYS2が立ち上がる。後は順次クロックに合わせてB2のYS2が立ち下がると同時にB3のYS2が立ち上がり、B3のYS2が立ち下がると同時にB4のYS2が立ち上がる。各ブロックからのデータがIOへ出力されるとともにDOUTへデータがラッチされ、クロックに対応して連続してDQへ出力される。
【００１９】
効果を次に述べる。従来例では高速化のためには全ての領域で増幅回路SENの個数を増やす必要があったが、本実施例では、領域B1のみの増幅回路SENの個数を増やせばいいので、高速化しながらチップ面積の増加が抑えられる特長がある。またIO以降のデータパスをパイプライン化しておりIOを複数の領域で共用することにより、チップ面積の増加を抑えられる。
【００２０】
＜実施例３＞
第3の実施例を図5に示す。この実施例は第1の実施例をDRAMに適用し、B1の記憶素子領域をワード線方向に2等分にしその半分になったワード線毎に行選択回路を設け、B1の行選択回路の負荷を他の3個の領域の行選択回路の負荷の1／2にすることにより高速化している。即ち、ワード線に接続されるメモリセルの数を少なくすることにより負荷を低減して、メモリ領域B1の高速化図った。
【００２１】
まず構成を述べる。外部との入出力端子A、CLK、DQ、RS、CSは先の図３と同じ役割を果たす。第2の実施例と同様に互いに等容量の記憶素子を含む同一構成の3個の領域B2、B3、B4、記憶素子をB2、B3、B4と等容量含み、2個のサブ領域D1、D2に分割された領域B1、データをシリアルに外部に出力する出力回路DOUT、記憶素子を選択する行アドレスを取り込むバッファXAB、列アドレスを取り込むバッファYAB、領域B1、B2、B3、B4からDOUTまでの伝送線対IO、XABから発生した素子選択信号を各領域へ伝送する内部アドレス線XAI、YABから発生した素子選択信号を各領域へ伝送する内部アドレス線YAIからなる。
【００２２】
領域B2、B3、B4は記憶素子群MA2と増幅回路SEN 、カラムスイッチYSE、列選択回路YDEC1、行選択回路XDEC2からなる。領域B1は2個のサブ領域D3、D4からなる。D3、D4は記憶素子群MA3と増幅回路SEN 、カラムスイッチYSE、列選択回路YDEC2、行選択回路XDEC2からなる。MA2は複数の記憶素子Mと該記憶素子を選択する複数のワード線WL2およびm個のデータ線対DL2からなる。MA3は複数の記憶素子Mと該記憶素子を選択する複数のWL1およびm／2のデータ線対DL1からなる。すなわちWL1の長さはWL2の1／2である。記憶素子Mにはダイナミック形メモリセルが用いられる。
【００２３】
動作を図6を用いて説明する。RS信号がハイになったときのCLKの立ち上がりで行アドレスを取り込み、このアドレスに対応したWL2が領域B2、B3、B4で立ち上がり、B1ではD4のWL1 が立ち上がる。このときのワード線の遅延時間を見積る。B2、B3、B4のワード線WL2の一本当りの容量をCw、抵抗Rwとするとワード線のゲート部分と配線部分は均等に分布しているので分布線路と近似することができる。Ｘ選択回路によりステップ状にハイレベルが出力されたとするとWL2の遠端で90%になる立ち上がり時間はCw・Rwとなる。B1のワード線WL1の容量および抵抗はB2、B3、B4のワード線WL2の半分であるのでCw／2、抵抗Rw／2である。したがって行選択回路近端でステップ状に出力されたとすると遠端で90%までなる立ち上がり時間はCw・Rw／4となる。したがってB1では信号が行撰択線の立ち上がり開始よりデータ線に信号が現れるまでの時間は1／4倍となる。そこでデータ線に信号が現れたところで増幅回路の駆動信号SAP1、SAN1を投入する。ワード線の立ち上がり開始からB2、B3、B4の増幅回路の駆動信号SAP2、SAN2の投入までの時間はB1より長くする。したがってB1のD3のDL1の信号がB2、B3、B4のDL2よりも速く増幅される。B1のD3のDL1のDL1の増幅が完了したところでD3のYS1をクロックに合わせて立ち上げ、YSEをオンしてデータをIOを介してDOUTへ送る。
【００２４】
本実施例でもIOからDOUTまではパイプライン化してる。DOUTは出力信号STR2をクロックで取り込んだ時点でDQに出力する。B2、B3、B4のDL2はこの間に増幅を完了し、B1のD3のYS1を次のサイクルで立ち下げると同時にB2のYS2を立ち上げ、以降順次B2のYS2を立ち下げると同時にB3のYS2を立ち上げB3のYS2を立ち下げると同時にB4のYS2を立ち上げてデータをIOを介してDOUTへデータを送る。DOUTはクロックに対応して、連続してデータをDQへ出力する。
【００２５】
効果を次に述べる。従来例では高速化のためには全ての領域で行選択回路XDECの個数を増やす必要があったが、本実施例では領域B1のみのXDECの個数を増やせばよいため、高速化しながらチップ面積の増加を抑えられる特長がある。またIO以降のデータパスをパイプライン化しておりIOを複数の領域で共用することにより、チップ面積の増加を抑えられる。
【００２６】
＜実施例４＞
第4の実施例を図7に示す。 本実施例ではIO線を出力回路の近端側と遠端側に分け負荷を分離しその負荷の軽いIO線を出力第1ビット目に対応させることにより列選択信号以降の信号伝送を高速化する。即ち、共通入出力線の配線長を短くすることにより負荷を低減して、メモリ領域B1,B2の高速化図った。
【００２７】
互いに等容量の記憶素子を含む同一構成の領域B1、B2、B3、B4、データをシリアルに外部に出力する出力回路DOUT、記憶素子を選択する行アドレスを取り込むバッファXAB、列アドレスを取り込むバッファYAB、領域B1、B2からDOUTまでの伝送線対IO1、IO2、領域B3、B4からDOUTまでの伝送線対IO3、IO4、各IOからの信号を増幅しDOUTへ伝えるメインアンプMAP1、MAP2、XABから発生した素子選択信号を各領域へ伝送する内部アドレス線XAI、YABから発生した素子選択信号を各領域へ伝送する内部アドレス線YAIからなる。領域B1、B2は記憶素子群MA3と増幅回路SEN 、カラムスイッチYSE、列選択回路YDEC4、行選択回路XDEC3からなる。MA3は複数の記憶素子Mと該記憶素子を選択する複数のワード線WL3およびデータ線対DL3、列選択線YS5からなる。領域B1の中ではp個のデータ線対に対してIO1が、領域B2の中ではp個のデータ線対に対してIO2が対応する。同様に領域B3の中ではp個のデータ線対に対してIO3が、領域B4のp個のデータ線対に対してIO4が対応する。記憶素子Mはダイナミック形メモリセルが用いられる。
【００２８】
動作を図8を用いて説明する。RS線の信号がハイレベルになったときのCLKの立ち上がりで行アドレスを取り込み、このアドレスに対応したWL3が領域B1、B2、B3、B4で立ち上がる。信号がB1、B2のDL3、B3、B4のDL4に読み出される。そこでSAP、SANの信号が入って増幅される。増幅されたところでIO線へつなぐ信号B1のYS5、B2のYS5、B3のYS6、B4のYS6が同時に立ち上がりIO1、IO2、IO3、IO4へ読み出される。即ちプリフェッチされる。
【００２９】
このときIO1、IO2の配線容量をCp12、IO3、IO4の配線容量をCp34、スイッチ1個のゲート容量をCg、スイッチ1個の拡散容量をCjとするとIO1、IO2の容量はCp12+p*(Cg+Cj)となる。IO3、IO4の容量はCp34+p*(Cg+Cj)となる。配線長はIO3、IO4がIO1、IO2より長くCp12はCp34より小さいのでIO1、IO2はIO3、IO4より速く信号が伝送される。したがってIO1、IO2が入力されるMAP1をメインアンプ起動信号SMA1により早く起動する。出力回路はMAP1の出力信号を先にラッチしCLKに同期して先に出力する。その間にIO3、IO4の信号がMAP2により増幅され、続いてDOUTからCLKに同期して出力する。
【００３０】
効果を次に述べる。従来例では高速化のためには、IOを分割し、メインアンプMAPの数を増やす必要があった。本発明ではMAPの数を増やさずに高速化できる。またIOをプリフェッチ動作することによりIOの遅延が大きい場合でもクロックサイクルを短縮することができる。
【００３１】
＜実施例５＞
第5の実施例を図9に示す。本実施例では、領域B1の列選択線のみを分割して列選択線を短くし、他の領域よりも高速化し、その領域から出力されるデータを第１番目に出力する。
【００３２】
互いに等容量の記憶素子を含む同一構成の領域B2、B3、B4、記憶素子をB2、B3、B4と等容量含み構成が異なる領域B1、領域からのデータをシリアルに外部に出力する出力回路DOUT、記憶素子を選択する行アドレスを取り込むバッファXAB、列アドレスを取り込むバッファYAB、領域B1、B2、B3、B4の伝送線対IO1、IO2、IO3、IO4、XABから発生した素子選択信号を各領域へ伝送する内部アドレス線XAI、YABから発生した素子選択信号を各領域へ伝送する内部アドレス線YAIからなる。領域B2、B3、B4はサブ領域D5、D6から領域B1はサブ領域D1、D2から構成される。D1、D2は記憶素子群MA5と増幅回路SEN 、カラムスイッチYSE、列選択回路（カラムデコーダ）YDEC、行選択回路（ロウデコーダ）XDEC1、列選択線（YS線）YS9からなる。D6は記憶素子群MA5と増幅回路SEN 、カラムスイッチYSE、列選択回路YDEC、行選択回路XDEC1、列選択線YS10からなる。D5は記憶素子群MA5と増幅回路SEN 、カラムスイッチYSE、行選択回路XDEC1からなり列選択信号YS10はD6と共用にする。即ちB1のみYDECを2列含んでおりYSが他の1／2の長さである。MA5は複数の記憶素子Mと該記憶素子を選択する複数のワード線WLおよび複数のデータ線対DL1からなる。記憶素子Mはダイナミック形メモリセルが用いられる。
【００３３】
動作を図10を用いて説明する。RS信号線がハイレベルになったときのCLKの立ち上がりで行アドレスを取り込み、このアドレスに対応したWLが領域B5、B6で立ち上がる。信号がDL1に読み出される。そこでSAP、SANの信号が入ってB1のD1のDL1の信号が増幅される。増幅されたところでIO線へつなぐ信号B1のD1のYS9およびB2、B3、B4のD5のYS10が立ち上がりIO1、IO2、IO3、IO4へ読み出される。このときB1のD1のYS9はB2、B3、B4のD5のYS10より速く立ち上がる。
【００３４】
YS9、YS10のそれぞれの負荷は配線自体の容量およびスイッチの持つゲート容量からなり立ち上がり時間はこれに依存する。YS10の配線容量をCy10,YS9の配線容量をCy9、スイッチ1個のゲート容量をCyg、とするとYS9の容量はCy9+Cyg、YS10の容量はCy10+2Cygとなる。配線長はYS10がYS9より長く、Cy9はCy10より小さい。したがってYS9はYS10より速く立ち上がりIO1に最初に信号が現れる。DOUTはIO1からの信号を先にラッチしCLKに同期して先に出力する。その間にIO2、IO3、IO4の信号をラッチしCLKに同期してIO3、IO4出力する。IOの動作はプリフェッチ動作に対応している。
【００３５】
効果を次に述べる。従来例では高速化のためには、全ての領域でYSを分割し、YDECを増やす必要が有るが、本発明ではB1だけYDECを増やせば良いのでチップ面積を低減できる。またIOをプリフェッチ動作することによりIOの遅延が大きい場合でもクロックサイクルを短縮することができる。
【００３６】
以上、バースト長４ビットで領域4個、領域構成2種を有するDRAMについて説明したが、本発明はこれに限定されるものではなく、種々の変形あるいは応用が可能である。例えばシンクロナススタティックランダムアクセスメモリ(SDRM)にも適用できる。またアドレスバスや入出力バスを共用している半導体記憶装置に対しても同様の効果がある。分割した長さは1／2だけでなく1／4とか1／8でも良く、そのほうがさらに高速に読み書きできる。領域構成も2種だけでなく3種以上でも良く、段階を多くする方が領域と出力速度の対応を細かくできるため面積効率を良くできる。さらに実施例を組み合わせることによって一層の高速化が可能となる。
【００３７】
【発明の効果】
連続的にデータを出力する半導体記憶装置において高速化実現する際に面積増加を極力おさえることができる。あるいは同じ面積で高速に読み出すことができる。
【図面の簡単な説明】
【図１】構成の原理。
【図２】基本構成のタイミング。
【図３】データ線の長さの異なる2種のアレー構成。
【図４】データ線の長さの異なる2種のアレー構成のタイミング図。
【図５】ワード線の長さの異なる2種のアレー構成。
【図６】ワード線の長さの異なる2種のアレー構成のタイミング図。
【図７】入出力線の長さの異なる2種のアレー構成。
【図８】入出力線の長さの異なる2種のアレー構成のタイミング図。
【図９】列選択線の長さの異なる2個のアレー構成。
【図１０】列選択線の長さの異なる2個のアレー構成のタイミング図。
【図１１】従来の構成。
【図１２】従来の構成のタイミング図。
【符号の説明】
A---外部アドレス信号入力端子、  AI,XAI,YAI---内部アドレス線、  ABB---アドレスバッファ、  CLK---クロック信号入力端子、  STR1---アドレス取り込み信号入力端子、  RS---行アドレス取り込み信号入力端子、  CS---列アドレス取り込み信号入力端子、  DQ---入出力信号端子、  STR2---入出力マスク信号端子、  Y1,YS1,YS2,YS3,YS4,YS5,YS6,YS9,YS10---列選択線、  WL,WL1,WL2,WL3---ワード線、  SAN,SAN1,SAN2---領域内の増幅回路駆動信号線、  SAP,SAP1,SAP2---領域内の増幅回路駆動信号線、  SEN---データ線信号の増幅回路、  YSE---カラムスイッチ、  DL,DL1,DL2,DL3,DL4---データ線、  IO,IO1,IO2,IO3,IO4----共通入出力線、  DOUT---外部への出力回路、  D1,D2,D3,D4,D5,D6---領域を細分化したサブ領域、  B1,B2,B3,B4---領域、  B10,B11,B12,B13---領域、  DEC---選択回路、  XAB---行アドレスバッファ、  YAB---列アドレスバッファ、  MA1,MA2,MA3,MA4,MA5---記憶素子群、  MA P1,MAP2---メインアンプ、  M---記憶素子単体 、  XDEC,XDEC1,XDEC2,XDEC3---行選択回路、  YDEC,YDEC1,YDEC2,YDEC3---列選択回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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