(57)【特許請求の範囲】
【請求項１】
外部から入力されたクロック信号から、第１の遅延調整信号により、所定のワンショット信号を生成するワンショット回路と、
前記ワンショット回路からの出力信号を、第２の遅延調整信号により所定の時間遅延させる可変遅延回路と、
前記可変遅延回路からの出力信号を反転出力するためのＮＡＮＤ回路と、
前記ＮＡＮＤ回路からの出力信号と、前記外部から入力されたクロック信号との論理積をとる第１のＡＮＤ回路と、
を有することを特徴とする半導体集積回路の試験回路。
【請求項２】
前記ＮＡＮＤ回路の他の入力端には、本試験回路を有効にするための制御信号が入力されることを特徴とする請求項１記載の半導体集積回路の試験回路。
【請求項３】
前記本試験装置を有効にするための制御信号と、前記外部からのクロック信号とを関連付けるためのフリップフロップ回路をさらに有し、
前記フリップフロップ回路から出力された制御信号が、前記ＮＡＮＤ回路に入力されることを特徴とする請求項２記載の半導体集積回路の試験回路。
【請求項４】
前記ワンショット回路は、
前記外部からのクロック信号を前記第１の遅延調整信号により所定の時間遅延させる可変遅延インバータ回路と、
前記可変インバータ回路からの出力信号と、前記外部からのクロック信号との論理積をとる第２のＡＮＤ回路と、
を有することを特徴とする請求項１から３のいずれか１項に記載の半導体集積回路の試験回路。
【請求項５】
外部から入力されたクロック信号から、第１の遅延調整信号により、所定のワンショット信号を生成するワンショット信号生成工程と、
前記ワンショット信号生成工程により生成された信号を、第２の遅延調整信号により所定の時間遅延させる第２の遅延工程と、
前記第２の遅延工程により遅延された信号を反転出力する反転出力工程と、
前記反転出力工程により生成された信号と、前記外部から入力されたクロック信号との論理積をとる第２の論理積演算工程と、
を有することを特徴とする半導体集積回路の試験方法。
【請求項６】
前記反転出力工程は、
本試験回路を有効にするための制御信号が有効なときのみ、前記第２の遅延工程により遅延された信号を反転出力することを特徴とする請求項５記載の半導体集積回路の試験方法。
【請求項７】
前記本試験装置を有効にするための制御信号は、
前記外部からのクロック信号に関連付けられることを特徴とする請求項６記載の半導体集積回路の試験方法。
【請求項８】
前記ワンショット生成工程は、
前記外部からのクロック信号を前記第１の遅延調整信号により所定の時間遅延させる第１の遅延工程と、
前記第１の遅延工程により遅延された信号と、前記外部からのクロック信号との論理積をとる第１の論理積演算工程と、
を有することを特徴とする請求項５から７のいずれか１項に記載の半導体集積回路の試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路を何らかの装置に組み込む前の部品としての検査、試験のために用いられる半導体集積回路の試験回路およびその試験方法に関する。
【０００２】
【従来の技術】
本発明の試験回路は、特に半導体集積回路を何らかの装置に組み込む前の部品としての検査、試験のために用いられる。このような半導体集積回路は、一般的にＬＳＩ（Large Scale Integrated Circuit）テスタと呼ばれる試験装置を使って、良・不良を検査される。
【０００３】
近年、半導体集積回路の動作周波数の向上は著しく、ＬＳＩテスタを用いて実動作周波数で試験することが困難となってきた。このため、部品としての半導体集積回路の試験は、遅延性能を見ない単なる機能試験となっている。この結果、半導体集積回路の遅延性能に関する良・不良は、実際の装置に組み込んで動作させるまで判らないという問題がある。
【０００４】
【発明が解決しようとする課題】
本発明は、上記問題点に鑑みなされたものであり、特別な半導体集積回路装置の試験装置を用いることなく、半導体集積回路の機能試験パタンと、外部からの比較的遅いクロック信号とを用いて、機能試験パタンの任意のサイクルでの動作周期の限界、つまり本半導体集積回路装置の遅延性能を容易に試験することができる半導体集積回路の試験回路およびその試験方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明は、外部から入力されたクロック信号から、第１の遅延調整信号により、所定のワンショット信号を生成するワンショット回路と、ワンショット回路からの出力信号を、第２の遅延調整信号により所定の時間遅延させる可変遅延回路と、可変遅延回路からの出力信号を反転出力するためのＮＡＮＤ回路と、ＮＡＮＤ回路からの出力信号と、外部から入力されたクロック信号との論理積をとる第１のＡＮＤ回路と、を有することを特徴としている。
【０００６】
請求項２記載の発明は、請求項１記載の発明において、ＮＡＮＤ回路の他の入力端には、本試験回路を有効にするための制御信号が入力されることを特徴としている。
【０００７】
請求項３記載の発明は、請求項２記載の発明において、本試験装置を有効にするための制御信号と、外部からのクロック信号とを関連付けるためのフリップフロップ回路をさらに有し、フリップフロップ回路から出力された制御信号が、ＮＡＮＤ回路に入力されることを特徴としている。
【０００８】
請求項４記載の発明は、請求項１から３のいずれか１項に記載の発明において、ワンショット回路は、外部からのクロック信号を第１の遅延調整信号により所定の時間遅延させる可変遅延インバータ回路と、可変インバータ回路からの出力信号と、外部からのクロック信号との論理積をとる第２のＡＮＤ回路と、を有することを特徴としている。
【０００９】
請求項５記載の発明は、外部から入力されたクロック信号から、第１の遅延調整信号により、所定のワンショット信号を生成するワンショット信号生成工程と、ワンショット信号生成工程により生成された信号を、第２の遅延調整信号により所定の時間遅延させる第２の遅延工程と、第２の遅延工程により遅延された信号を反転出力する反転出力工程と、反転出力工程により生成された信号と、外部から入力されたクロック信号との論理積をとる第２の論理積演算工程と、を有することを特徴としている。
【００１０】
請求項６記載の発明は、請求項５記載の発明において、反転出力工程は、本試験回路を有効にするための制御信号が有効なときのみ、第２の遅延工程により遅延された信号を反転出力することを特徴としている。
【００１１】
請求項７記載の発明は、請求項６記載の発明において、本試験装置を有効にするための制御信号は、外部からのクロック信号に関連付けられることを特徴としている。
【００１２】
請求項８記載の発明は、請求項５から７のいずれか１項に記載の発明において、ワンショット生成工程は、外部からのクロック信号を第１の遅延調整信号により所定の時間遅延させる第１の遅延工程と、第１の遅延工程により遅延された信号と、外部からのクロック信号との論理積をとる第１の論理積演算工程と、を有することを特徴としている。
【００１３】
【発明の実施の形態】
本発明は、クロック信号に同期して動作する半導体集積回路における集積回路内のクロック信号を制御することによって、所望のサイクルタイミングでのクロック周期を容易に変更することができることを特徴としている。
【００１４】
図１を参照して本発明を概説すると、クロック入力１の信号は、遅延調整入力４により遅延を制御される可変遅延インバータ回路１０および２入力ＡＮＤ１２からなるワンショット回路に入力される。ワンショット回路の出力信号は、遅延調整入力５により試験サイクルでのクロック周期を決定する可変遅延回路１１によってある設定時間遅延させられた後、２入力ＮＡＮＤ１３に接続する。２入力ＮＡＮＤ１３のもう一方の入力には、制御入力３の信号が接続する。２入力ＮＡＮＤ１３の出力は、もとのクロック入力１とともに２入力ＡＮＤ１４に入力され、出力２に至る。
【００１５】
この試験回路は、制御入力３がディセーブル（Ｌレベル）のとき入力１のクロック信号をそのまま出力２に伝える。一方、制御入力３がイネーブル（Ｈレベル）のとき当該クロックサイクル内に可変遅延回路１０、１１の遅延時間から決定されるクロック周期でもう１発クロックが入る動作（作用）を実行する。
【００１６】
従って、特別な半導体集積回路装置の試験装置を用いることなく、本半導体集積回路装置の機能試験パタンと外部からの比較的遅いクロック信号とを用いて、機能試験パタンの任意のサイクルでの動作周期の限界、つまり本半導体集積回路装置の遅延性能を試験できる効果が得られる。
【００１７】
以下、本発明の実施の形態を添付図面を参照しながら詳細に説明する。図１は、本発明の実施の形態における半導体集積回路の試験回路を示す図である。本試験回路は、可変遅延インバータ回路１０、２入力ＡＮＤ１２、可変遅延回路１１、２入力ＮＡＮＤ１３、および２入力ＡＮＤ１４を備える。
【００１８】
図１の可変遅延回路１０、１１、２入力ＡＮＤ１２、１４、２入力ＮＡＮＤ１３および図３のフリップフロップ１５は、当業者にとってよく知られており、また本発明とは直接関係しないので、その詳細な構成は省略する。
【００１９】
クロック入力１の信号は、遅延調整入力４によりパルス幅を決定する可変遅延インバータ回路１０および２入力ＡＮＤ１２からなるワンショット回路に入力される。ワンショット回路の出力信号は、遅延調整入力５により試験サイクルでのクロック周期を決定する可変遅延回路１１によって、ある設定時間遅延させられた後に、２入力ＮＡＮＤ１３に接続する。２入力ＮＡＮＤ１３のもう一方の入力には、制御入力信号３が接続し、その出力は、もとのクロック入力１とともに２入力ＡＮＤ１４に入力され、出力２に至る。
【００２０】
図２は、本発明の実施の形態における半導体集積回路の試験回路の動作タイミングを示すチャートである。以下、本実施の形態の動作につき図１の回路図および図２のタイミング図を用いて説明する。
【００２１】
本実施の形態の制御入力３がディセーブル（Ｌレベル）のとき、２ＮＡＮＤ１３の出力は、Ｈレベル固定となり、２入力ＡＮＤ１４の一方の入力がＨレベル固定となるため、入力１のクロック信号がそのまま出力２に伝わる。一方、制御入力３がイネーブル（Ｈレベル）に変化すると、２入力ＮＡＮＤ１３の入力がＨレベルになり本発明の試験回路が有効となる。
【００２２】
クロック入力１は、可変遅延インバータ回路１０による遅延調整入力４で設定された遅延時間Ｔ１だけ遅延された反転出力と、もとのクロック入力１と、の論理和を２入力ＡＮＤ１２でとられる。結果として、２入力ＡＮＤ１２の出力は、クロック入力１を可変遅延インバータ回路１０の遅延時間Ｔ１で決まるパルス幅に加工された信号となる。
【００２３】
この２入力ＡＮＤ１２の出力は、さらに可変遅延回路１１によって遅延調整入力５で設定された遅延時間Ｔ２だけ遅れる。当該反転出力が、もとのクロック入力１とともに２入力ＡＮＤ１４に供給される。２入力ＡＮＤ１４の出力は、クロック入力１の立ち上がりエッヂから遅延時間Ｔ１で立ち下がり、遅延時間Ｔ２で再び立ち上がる動作となる。すなわち、当該クロックサイクル内に可変遅延回路１０、１１の遅延時間から決まるクロック周期（Ｔ１＋Ｔ２）でもう１発クロックが入る動作（作用）となる。
【００２４】
次に、本発明の第２の実施の形態について、図３、図４を参照しながら説明する。第２の実施の形態の基本的構成は、上記の通りであるが、図３に示す構成をとることによって、試験回路を有効にするタイミングを容易に行うことができる。図３において、クロック入力１の立ち下がりエッヂで動作するフリップフロップ１５を、制御入力３と２入力ＮＡＮＤ１３との間に追加する。
【００２５】
本実施の形態の動作につき図３の回路図および図４のタイミング図を用いて説明する。本実施の形態の制御入力３がディセーブル（Ｌレベル）のとき、フリップフロップ１５の出力はＬレベルとなるため、２ＮＡＮＤ１３の出力は、Ｈレベル固定となり、入力１のクロック信号がそのまま出力２に伝わる。一方、制御入力３がイネーブル（Ｈレベル）に変化すると、クロック入力１の立ち下がりエッヂで制御入力３のデータがフリップフロップ１５に取り込まれ、フリップフロップ出力がＨレベルになる。即ち、試験回路の制御入力に関し、クロック信号のサイクルタイミングの考慮を容易に行うことができる。
【００２６】
なお、上述した実施の形態は、本発明の好適な実施の形態の一例を示すものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において、種々変形実施が可能である。
【００２７】
【発明の効果】
以上の説明から明らかなように、当該クロックサイクル内に可変遅延回路１０、１１の遅延時間から決まるクロック周期（Ｔ１＋Ｔ２）でもう１発クロックが入る動作（作用）となるので、特別な半導体集積回路装置の試験装置を用いることなく、本半導体集積回路装置の機能試験パタンと外部からの比較的遅いクロック信号を用いて、機能試験パタンの任意のサイクルでの動作周期の限界、つまり本半導体集積回路装置の遅延性能を試験できる効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態における半導体集積回路の試験回路を示す図である。
【図２】本発明の実施の形態における半導体集積回路の試験回路の動作タイミングを示すチャートである。
【図３】本発明の第２の実施の形態における半導体集積回路の試験回路を示す図である。
【図４】本発明の第２の実施の形態における半導体集積回路の試験回路の動作タイミングを示すチャートである。
【符号の説明】
１０  可変遅延インバータ回路
１１  可変遅延回路
１２  ２入力ＡＮＤ
１３  ２入力ＮＡＮＤ
１４  ２入力ＡＮＤ
１５  フリップフロップ
【図１】
0003726752.tif 000002
【図２】
0003726752.tif 000003
【図３】
0003726752.tif 000004
【図４】
0003726752.tif 000005