(57)【特許請求の範囲】
【請求項１】
メモリセルフィールド内に存在するローカルデータ線路と接続可能な複数のデータ線路（ＭＤＱｉｉ）と、メモリからグループ（ＩＯ１〜ＩＯ４）で導出される複数の入出力線路（“ＩＯ＝Ｉｎｐｕｔ/ｏｕｔｐｕｔ”）とを備えたセレクトフリーアクセスタイプの半導体メモリであって、
前記データ線路（ＭＤＱｉｉ）は、グループ（Ｕ１〜Ｕ８）に統合されており、少なくとも１つのグループまたはグループの個別のデータ線路が冗長的データ線路（ＭＤＱｉＲ）として構成されている形式のものにおいて、
少なくとも２つの平面で構成されたバスシステムが設けられており、第１の平面はバス線路（Ａｉ）を有しており、該バス線路は一方では全ての入/出力線路（ＲＷＤｉｉ）と接続可能であり、他方では全てのデータ線路（ＭＤＱｉｉ）と接続可能であり、第２の平面は多数の個別の部分バス（Ｂ１〜Ｂ４）を有しており、それらのバス線路（Ｂｉｉ）は一方ではデータ線路（Ｕｉ）の少なくとも２つのグループのデータ線路（ＭＤＱｉｉ）と接続可能であり、他方では各１つのグループ（ＩＯｉ）の入出力線路（ＲＷＤｉｉ）と接続可能であるように構成されていることを特徴とする、半導体メモリ。
【請求項２】
前記バスシステムの第１の平面（Ａ１〜Ａ８）または第２の平面（Ｂ１１〜Ｂ４８）のバス線路と、前記データ線路（ＭＤＱｉｉ）および入/出力線路（ＲＷＤｉｉ）との接続は、スイッチ（ＳＭｉｉ,ＳＲｉｉ）を介して行われる、請求項１記載の半導体メモリ。
【請求項３】
前記スイッチ（ＳＭｉｉ,ＳＲｉｉ）は、トライステートバッファ回路（“Tristate-Buffer”）によって構成されている、請求項２記載の半導体メモリ。
【請求項４】
前記スイッチ（ＳＭｉｉ,ＳＲｉｉ）は、不可逆的に設定される素子（“Fuse”ないし“Antifuses”）によって構成されている、請求項２記載の半導体メモリ。
【請求項５】
前記スイッチ（ＳＭｉｉ,ＳＲｉｉ）は、予め設定される状態値に基づいて操作される、請求項２から４いずれか１項記載の半導体メモリ。
【請求項６】
前記スイッチ（ＳＭｉｉ,ＳＲｉｉ）の操作のための状態値は、当該半導体メモリ内に集積化されている読取り専用記憶装置内に保持されている、請求項５記載の半導体メモリ。
【請求項７】
前記読取り専用記憶装置は、不可逆的に設定可能な素子（“Fuse”ないし“Antifuses”）を備えたプログラミング装置によって構成されている、請求項６記載の半導体メモリ。
【請求項８】
前記スイッチ（ＳＭｉｉ,ＳＲｉｉ）の操作のための状態値は、当該半導体メモリの機能テストおよび冗長度テストの実施に従って得られる、請求項５から７いずれか１項記載の半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルフィールド内に存在するローカルデータ線路と接続可能な複数のデータ線路と、メモリからグループで導出される複数の入出力線路とを備えたセレクトフリーアクセスタイプの半導体メモリであって、
前記データ線路は、グループに統合されており、少なくとも１つのグループまたはグループの個別のデータ線路が冗長的データ線路として構成されている、
半導体メモリに関する。
【０００２】
【従来の技術】
６４メガビットＤＲＡＭの典型的なアーキテクチャーのもとでは、メモリ面が全部で１２８ビットを含んだメモリの３２ビットデータ幅毎の４つの正方形に分けられている。さらにこの正方形の３２ビットデータ幅のデータバスは、８ビット毎の４つのグループに細分化されている。データバスのデータ線路はメモリから導出される入/出力線路（“ＩＯ”＝Input/Output）と接続可能に構成されている。
【０００３】
これまでにおけるＤＲＡＭの構想では、少なくとも１つの冗長的なデータ線路がグループ毎に設けられるか、完全に冗長的なグループが設けられていた。この場合１つのグループが多数のデータ線路を含んでいる。
【０００４】
１つのグループ内の冗長構想のもとでは、グループの上下間の接続は行われていない。この場合の欠点は、グループ内の代替線路の最大限可能な数がグループ毎の冗長的線路の数に相応していることである。
【０００５】
常に小型化構造が望まれる先端テクノロジの最新の半導体メモリでは、製造プロセスにおける汚染や例えば層厚さの変動などの障害的パラメータが多数のデータ線路やメモリセルに亘って現れるエラーの原因とされている。
【０００６】
平面状に広がるエラー、いわゆるクラスタエラーは多数のビット線路やメモリセルに亘って現れる可能性があるので、メモリチップ内部のこれまでの構造形式の冗長装置は、直ぐに限界に突き当たる。１つのグループ内のクラスタエラーの場合には、これがグループ内で得られる冗長的線路よりも多くのデータ線路に波及し得る。そのような場合には、メモリチップ全体がもはや利用できなくなり、全体的な欠陥に陥る。
【０００７】
このようなエラー、特に製造時のメモリ内部のローカルデータ線路のクラスタエラーやデータ線路自体のエラーが取り除けない場合には、これによってローカルデータ線路のエラーを含んだデータ線路に対応する全てのグループが欠陥となり、それらの置換が必要となる。そのようなケースでは、１つのグループ上で限定された冗長的データ線路のシステムが完全に機能しなくなる。
【０００８】
【発明が解決しようとする課題】
本発明の課題は、複数の冗長的データ線路の異なるグループへのフレキシブルな対応付けが可能であり、種々異なるグループの複数の冗長的データ線路も１つまたはそれ以上のグループに対応付けが可能であるような半導体メモリを提供することである。
【０００９】
【課題を解決するための手段】
前記課題は本発明により、少なくとも２つの平面で構成されたバスシステムが設けられており、第１の平面はバス線路を有しており、該バス線路は一方では全ての入/出力線路と接続可能であり、他方では全てのデータ線路と接続可能であり、第２の平面は多数の個別の部分バスを有しており、それらのバス線路は一方ではデータ線路の少なくとも２つのグループのデータ線路と接続可能であり、他方では各１つのグループの入出力線路と接続可能であるように構成されて解決される。
【００１０】
【発明の実施の形態】
本発明によれば、２つの平面に配向されたバスシステムが設けらており、この場合第１の平面は複数のバス線路を有している。これらのバス線路は一方では全ての入/出力線路と接続可能であり、他方では全てのデータ線路と接続可能である。第２の平面は多数の個別の部分バスを有しており、それらのバス線路は一方ではデータ線路の少なくとも２つのグループのそれぞれのデータ線路と接続可能であり、また他方では各グループの全ての入出力線路と接続可能である。
【００１１】
本発明では、バスシステムの第１と第２の面を介してメモリの全てのデータ線路がメモリの全ての入/出力線路に接続されるかないしは接続可能に維持されることを提案している。この場合の利点は、相互に離れて存在している複数のグループの冗長的データ線路（これはメモリの他のデータ線路によって構成されていてもよい）を、エラーを含んだデータ線路の置換のために１つのグループに対応付けすることが可能なことである。この場合に達成される融通性は冗長的データ線路の総数によって制限されるだけである。
【００１２】
本発明の別の有利な実施例によれば、前記バスシステムの第１の平面または第２の平面のバス線路と、前記データ線路および入/出力線路との接続は、スイッチを介して行われる。この場合の利点は、データ線路と入/出力線路の接続が必要に応じてスイッチによりリバーシブルに切換え可能なことである。
【００１３】
別の有利な実施例によれば、前記スイッチは、トライステートバッファ回路（“Tristate-Buffer”）によって構成される。このトライステートバッファ回路の利点は、接続のリバーシブルな切換えが可能なことと、接続が必要ない時（開放時）に不所望なリーク電流や容量付加が生じないことである。
【００１４】
本発明の別の有利な実施例によれば前記スイッチが、予め設定される状態値を介して操作される。
【００１５】
また別の実施例によれば有利には、前記スイッチの操作のための状態値は、当該半導体メモリ内に集積化されている固定記憶装置に保持される。また前記固定記憶装置は、不可逆的に設定可能な素子（“Fuse”ないし“Antifuses”）を備えたプログラミング装置によって構成されていてもよい。
【００１６】
さらに別の有利な実施例によれば、前記スイッチの操作のための状態値は、当該半導体メモリの機能テストおよび冗長度テストの実施に従って得られる。
【００１７】
本発明のさらなる利点や別の有利な構成例は従属請求項に記載されている。
【００１８】
【実施例】
次に本発明を図面に基づき以下の明細書で詳細に説明する。
【００１９】
図１から３には、本発明の理解に必要な半導体メモリ部分のみが概略的に示されている。これらの個々のメモリセルやその配置構成並びにメモリセルの制御に用いられる回路構成要素（デコーダ、増幅器、制御装置など）は当業者には周知なものであり、そのため図面の簡素化のためにもここではそれらの図示が省かれている。
【００２０】
図１には、本発明による半導体メモリ１が概略的に示されている。この半導体メモリは、それぞれ８つのグループ（Ｕ１〜Ｕ８）にまとめられているデータ線路ＭＤＱｉiを有しており、２つの平面に配向されたバスシステムを介してそれぞれグループ（ＩＯ１〜ＩＯ４）にまとめられているＩＯ線路ＲＷＤｉiに接続可能である。この場合このバスシステムは、第１の平面Ａでは８つのバス線路Ａ1〜Ａ8で統合されており、これらのバス線路は全てのグループＵ１〜Ｕ８の６４の全データ線路ＭＤＱ１1〜ＭＤＱ８8と、８つの冗長線路ＭＤＱ１R〜ＭＤＱ８R（これらはこの図示の実施例においては８つの付加的なデータ線路の形態で構成されている）と、全てのグループＩＯ１〜ＩＯ４の３２のＩＯ線路ＲＷＤ１1〜ＲＷＤ４8と接続可能であり、さらに部分バスＢ１〜Ｂ４からなる第２の平面では、それらの８つのバス線路Ｂｉ1〜Ｂｉ8が、それぞれ８つのデータ線路ＭＤＱｉ1〜ＭＤＱｉ8のそれぞれ２つのグループと、それらの冗長データ線路ＭＤＱｉRと、８つのＩＯ線路ＲＷＤｉ1〜ＲＷＤｉ8のそれぞれ１つのグループに接続可能である。（図では詳細に示されていない）メモリセルに対するデータアクセスのもとでは、データ線路の偶数グループ（Ｕ，Ｕ４，Ｕ６，Ｕ８）かまたは奇数グループ（Ｕ１，Ｕ３，Ｕ５，Ｕ７）が、ＩＯ線路のグループＩＯ１からＩＯ４と接続される。
【００２１】
１つのグループＵiの一部のデータ線路ＭＤＱｉiが“エラーのない”、すなわち欠陥メモリセルまたは欠陥データ線路なしのもとで形成されたメモリによって冗長的データ線路ＭＤＱｉR、いわゆる冗長データ線路が形成される（当該実施例ではグループＵiのそれぞれ１つのデータ線路）。これらが必要ない場合には、それらが２つの平面ＡおよびＢに構成されたバスシステムを介して、メモリから導出されるＩＯ線路ＲＷＤｉiと接続されない。しかしながらデータ線路ＭＤＱ１1〜ＭＤＱ８8の個々のデータ線路にエラーが含まれている可能性がある場合には、バスシステムを用いてＩＯ線路に接続されるのではなく、冗長データ線路ＭＤＱ１R〜ＭＤＱ８Rの相応の数の冗長データ線路を用いて接続される。データ線路の誤り率は、ローカルなメモリセルフィールド内に存在する、ローカルデータ線路を介して対応付けされたメモリセルまたはメモリセル領域、並びにデータ線路の障害またはローカルデータ線路自体のエラーなどに起因し得る。
【００２２】
ビット線路またはローカルビット線路を用いて、エラーのあるメモリセルを適切な切換えにより冗長的メモリセルに置換えることも可能である。この場合には、付加的な冗長データ線路ＭＤＱｉRを省くことができる。この冗長的メモリセルのデータを転送するデータ線路の切換えのために、バスシステムがこれに対して付加的なデータ線路が存在し得るのと同じような方式で駆動されてもよい。
【００２３】
図２には図１のセクションＩＩの拡大図が示されている。そこには第１のグループＵ１のデータ線路ＭＤＱ１1〜ＭＤＱ１8と、冗長データ線路ＭＤＱ１Rと、第２のグループＵ２のデータ線路ＭＤＱ２1〜ＭＤＱ２8およびＭＤＱ２R、第１の部分バスＢ１、ＩＯ線路の第１のグループＩＯ１のＩＯ線路ＲＷＤ１1〜ＲＷＤ１8並びに第１の平面Ａのバスのバス線路Ａ1〜Ａ8が示されている。この場合最後は他の全てのデータ線路、冗長線路、ＩＯ線路に接続される。
【００２４】
図３には具体例として図２のセクションＩＩＩの拡大図が示されており、、第１の部分バスＢ１の第１のバス線路Ｂ１1と、データ線路の第１のグループＵ１の第１のデータ線路ＭＤＱ１1との接続、およびＩＯ線路の第１のグループＩＯ１の第１のＩＯ線路ＲＷＤ１1との接続のためのスイッチＳＭ１１およびＳＲ１１が示されている。この場合スイッチＳＲｉiおよびＳＭｉiは、本発明によればいわゆる“Fuses”または“Antifuses”によって構成されていてもよい。これらはメモリの最初の初期化の際にテスト時に固定的（非可逆的）に設定される。同様にスイッチＳＲｉi、ＳＭｉiは、トライステートバッファ回路内で構成されてもよい。
【００２５】
トライステートバッファ回路は、次のような利点を有している。すなわちこれによってスイッチが非可逆的でないように閉成される。このことは、非活動化（開放）の際にスイッチを非常に高抵抗で低容量なコンタクト下におき負荷を小さくさせる。またトライステートバッファ回路は、データ線路の偶数グループかまたは奇数グループのデータアクセスの際のＩＯ線路への切換えに対して用いてもよい。このことはこれに対するさらなる回路の空間的節約に寄与する。トライステートバッファ回路内の冗長的データ線路と欠陥のあるデータ線路の個々のスイッチング操作は、“Fuse”または“Antifuse”もしくは同じようにプログラミング可能な固定記憶装置によって行われてもよい。このプログラミングは、メモリテストの結果に従って行われる。この場合は有利な形態で、第１の平面Ａの長いバス線路Ａiに代わる第２の平面Ｂの短いバス線路Ｂｉiの切換えによって、欠陥データ線路が冗長的データ線路に置換えられる。このことは所要の駆動出力を最小にする。
【００２６】
このような部分バスＢ１〜Ｂ４の短い部分バス線路Ｂｉiと、バスシステムの第１の平面の比較的僅かな長さのバス線路Ａ１〜Ａ８の非常に融通性の高い対応付けシステムによって、クラスタエラーに起因するグループ内の多数のデータ線路の比較的広範な欠落が補償され得る。これにより大抵のケースにおいて接続が、短い部分バス線路を介して十分に達成される。これはパワードライバの容量負荷を小さく保ち、経過時間も短縮させる。
【図面の簡単な説明】
【図１】２つの平面に配向されたバスシステムを備えた本発明による半導体メモリを概略的に示した図である。
【図２】図１のセクションＩＩを拡大して示した図である。
【図３】図２のセクションＩＩＩを拡大して示した図である。
【符号の説明】
Ｕ１〜Ｕ８      グループ
Ａ            第１の平面
Ｂ            第２の平面
Ａ１〜Ａ８    バス線路
Ｂ１〜Ｂ８    バス線路
【図１】
0003658533.tif 000002
【図２】
0003658533.tif 000003
【図３】
0003658533.tif 000004