(57)【特許請求の範囲】
【請求項１】
内部回路と、
前記内部回路とデータの入出力を行い、かつ外部からの状態指示信号によりイネーブル状態とディセーブル状態とを他と独立に採りうる複数のメモリブロックと、
前記複数のメモリブロックへイネーブル状態かディセーブル状態となるかの状態指示信号を入力するメモリ状態指示信号入力手段と、
を有するメモリポーズテストを考慮した半導体装置であって、
前記半導体装置は更に、前記複数のメモリブロックへのデータ書き込み、ポーズ、データ読みだしの一連の動作を行うメモリポーズ検査時に、前記半導体装置に一度に流れる電流を抑制するために、前記複数のメモリブロックのうち少くとも１つをディセーブル状態にする制御回路を有している、
ことを特徴とするメモリポーズテストを考慮した半導体装置。
【請求項２】
前記半導体装置は更に、前記複数のメモリブロックにメモリポーズテスト用データを入力する共通の入力端子と、
前記内部回路からの出力信号と前記共通の入力端子からのデータが入力され、かつ前記各メモリブロックの上流側に設けられた各メモリブロック用の上流側セレクタと、
前記メモリブロックから上記内部回路への出力が分岐されてなる信号と上記内部回路からの出力信号とが入力され、かつ各メモリブロックの後流側に設けられた下流側セレクタと、
上記上流側セレクタ及び下流側セレクタの信号の選択を制御するセレクタ制御信号入力手段と、を有している、
ことを特徴とする請求項１記載のメモリポーズテストを考慮した半導体装置。
【請求項３】
前記セレクタ制御信号入力手段は、
各メモリブロックの上流側のセレクタに、前記入力端子からのメモリポーズ用テストデータを選択させた際、これに併せて前記下流側のセレクタにはメモリブロックから内部回路への出力が分岐させてなる信号を選択させるセレクタ制御信号を入力する上下流共通セレクタ制御信号入力手段であり、
前記各メモリブロックは、
所定の出力指示信号で書き込まれているデータを出力する出力時期制御可能型メモリブロックであり、
前記出力時期制御可能型メモリブロックに出力指示信号を入力する出力指示信号入力手段を有し、
前記制御回路は、前記複数のメモリブロックのうち、少くとも２つのメモリブロックのポーズを並行に行う、
ことを特徴とする請求項２記載のメモリポーズテストを考慮した半導体装置。
【請求項４】
前記メモリ状態指示信号入力手段は、
前記各メモリブロックに対応し、別途入力されたクロック信号と連動して上記対応するメモリブロックへの状態指示信号を所定の手順で遅延させて入力することとなるデータフリップフロップを有していることを特徴とする請求項１から３のいずれかに記載のメモリポーズテストを考慮した半導体装置。
【請求項５】
前記複数のメモリブロックの少くとも一部は、
対応するセレクタへの前記セレクタ制御信号入力手段若しくはこれに加えての前記メモリ状態指示信号入力手段を共有していることを特徴とする請求項２から４いずれかに記載のメモリポーズテストを考慮した半導体装置。
【請求項６】
前記出力時期制御可能型メモリブロックの少くとも一部はハード的に実質同一のメモリブロックであり、
前記入力端子は、
ハード的に実質同一の複数のメモリブロックに同一のポーズテスト用データを入力する同一データ入力型入力端子であり、
前記出力指示信号入力手段は、
前記ハード的に実質同一、そして同一のデータの入力された複数のメモリブロックに同一のタイミングで保持していたデータの出力を指示する共通出力指示信号入力手段であり、更に、
排他的論理和回路と、
前記ハード的に実質同一のメモリブロックからの同一内容の出力信号を、前記対応する下流型セレクタと併せ作用するよう設けられて若しくは前記対応する下流型セレクタに換えて設けられて、同一のタイミングで前記排他的論理和回路に入力させる排他的論理和回路入力制御手段と、
前記排他的論理和回路からの出力信号が入力される論理和回路と、
前記論理和回路からの出力信号を外部へ出力する論理和出力端子とを有していることを特徴とする請求項３から請求項５のいずれかに記載のメモリポーズテストを考慮した半導体装置。
【請求項７】
前記ハード的に実質同一の複数のメモリブロックの少くとも１の後段に、上記他のハード的に実質同一の複数のメモリブロックにも保持されている同一のデータを当該メモリブロック単独で外部へ出力することと、上記他のメモリブロックと同一タイミングで前記排他的論理和回路へ出力することのいずれをも可能とする同一メモリブロック用各種出力制御手段を備えていることを特徴とする請求項６記載のメモリポーズテストを考慮した半導体装置。
【請求項８】
内部回路と、前記内部回路とデータの入出力を行い、かつ外部からの状態指示信号によりイネーブル状態とディセーブル状態とを他と独立に採りうる複数のメモリブロックと、制御回路とを有する半導体装置のメモリポーズテスト方法であって、
上記複数のメモリブロックに外部よりポーズテスト用のデータを入力可能なように信号線を接続する前処理ステップと、
前記前処理ステップの後、上記半導体装置に一度に流れる電流を抑制するために、上記複数のメモリブロックのうち少くとも１つをディセーブル状態にする状態指示信号を上記制御回路に入力するチップセレクトステップと、
前記チップセレクトステップの後、上記制御回路において前記チップセレクト選択信号をデコードし、制御信号を生成する制御信号生成ステップと、
前記制御信号生成ステップの後、上記複数のメモリブロックのうち、イネーブル状態となったメモリブロックに対して、外部より順にポーズテスト用のデータを入力するテスト用データ入力ステップと、
前記テスト用データ入力ステップの後、一定の時間保持するポーズ時間保持ステップと、前記ポーズ時間保持ステップの終了後に上記複数のメモリブロック内のデータを外部へ出力可能とするため、上記複数のメモリブロックに保持されているデータを外部へ出力可能に信号線を接続するポーズテスト用データ出力準備ステップと、
前記ポーズテスト用データ出力準備ステップと前記ポーズ時間保持ステップの終了後に上記複数のメモリブロックに保持されているテスト用データを順に外部へ出力するテスト用データ出力ステップとを有していることを特徴とする半導体装置のメモリポーズテスト方法。
【請求項９】
内部回路と複数のハード的に実質同一のメモリブロックとを有する半導体装置の排他的論理和回路と論理和回路とを使用して行なうメモリポーズテスト方法であって、
上記複数のハード的に実質同一のメモリブロックに外部よりポーズテスト用のデータを入力可能なように信号線を接続する前処理ステップと、
前記前処理ステップ終了後上記複数のメモリブロックに外部より順に若しくは同時に同一のポーズテスト用のデータを入力するテスト用データ入力ステップと、
前記テスト用データ入力ステップ終了後、一定の時間保持するポーズ時間保持ステップと、
前記ポーズ時間保持ステップの終了後に上記複数のハード的に実質同一のメモリブロックの内の１つのものの内部のデータを外部へ単独で出力可能とするため、上記該当する少くとも１のメモリブロックに保持されているデータを外部へ単独でそのまま出力可能な様に信号線を接続する１メモリポーズテスト用データ出力準備ステップと、
前記１メモリポーズテスト用データ出力準備ステップと前記ポーズ時間保持ステップの終了後に上記外部へ内部データを出力可能とされた少くとも１のメモリブロックに保持されているテスト用データを単独で外部へ出力する１メモリ対象テスト用データ出力ステップと、
前記１メモリ対象テスト用データ出力ステップの対象となったメモリを、当該ステップの先又は後に、同一内容のデータを保持している他のハード的に実質同一のメモリと共に排他的論理和回路に接続する複数メモリ出力接続ステップと、
該複数メモリ出力接続ステップ終了後かつ前記ポーズ時間経過後に上記複数のメモリの記憶しているデータを同一タイミングで上記排他的論理和回路に出力する複数メモリ出力ステップと、
上記排他的論理和回路の演算結果を上記論理和出力する排他的論理和出力ステップと、
上記論理和回路の演算結果を外部へ出力する論理和出力ステップとを有していることを特徴とする半導体装置のメモリポーズテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体回路のテストに関し、特にその内部のメモリにポーズ検査を行なうメモリポーズテストに関する。
【０００２】
【従来の技術】
図１に、従来の半導体装置でのポーズテストのための回路を示す。本図において、１００は、メモリポーズテストを行なう回路の全体図である。２は内部回路であり、２１は、この内部回路に付設された第１のメモリであり、２２は、同じく第２のメモリである。１０１は、第１の入力端子であり、Ｓ１０１はその入力信号である。１０２は、第２の入力端子であり、Ｓ１０２はその入力信号である。１０３は、第３の入力端子であり、Ｓ１０３はその第３の入力信号である。１０４は、セレクタ選択信号の入力端子であり、Ｓ１０４はそのセレクト信号である。
【０００３】
Ｓ２１１は、内部回路２から出力する第１のアドレス信号である。Ｓ２１２は、内部回路から出力する第１の入力データ（信号）である。Ｓ２１３は、内部回路から出力されて第１のメモリ２１のリード／ライト（Ｒ／Ｗ）を制御する第１の制御信号である。Ｓ２０１は、内部回路から出力される第１の出力信号である。
【０００４】
Ｓ２２１は、内部回路２から出力する第２のアドレス信号である。Ｓ２２２は、内部回路から出力する第２の入力データ信号である。Ｓ２２３は、内部回路から出力して第２のメモリ２２のリード／ライトを制御する第２の制御信号である。Ｓ２０２は、内部回路から出力される第２の出力信号である。
【０００５】
３１は、第１の入力信号Ｓ１０１と第１のアドレス信号Ｓ２１１をセレクト信号Ｓ１０４によって選択する入力（上流）側の第１のセレクタである。Ｓ３１１は、このセレクタ３１から出力されるアドレス信号である。３２は、第２の入力信号Ｓ１０２と第１の入力データ信号Ｓ２１２をセレクト信号Ｓ１０４によって選択する入力側の第２のセレクタである。Ｓ３２１は、このセレクタ３２から出力される入力データである。３３は、第３の入力信号Ｓ１０３と第１のメモリ２１のリード／ライトを制御する第１の制御信号Ｓ２１３をセレクト信号Ｓ１０４によって選択する入力側の第３のセレクタである。Ｓ３３１は、このセレクタ３３から出力されるリード／ライト信号である。
【０００６】
Ｓ２１０は、第１のメモリ２１の出力データである。４１は、第１のメモリの出力データＳ２１０と内部回路２から出力される第１の出力信号Ｓ２０１をセレクタ信号Ｓ１０４によって選択する出力（後流、下流）側の第１のセレクタである。Ｓ４１１は、このセレクタ４１からの出力信号である。１１１は、この出力信号を出力する第１の出力端子である。
【０００７】
３４は、第１の入力信号Ｓ１０１と第２のアドレス信号Ｓ２２１をセレクト信号Ｓ１０４によって選択する入力側の第４のセレクタである。Ｓ３４１は、このセレクタから出力されるアドレス信号である。３５は、第２の入力信号Ｓ１０２と第２の入力データ信号Ｓ２２２をセレクト信号Ｓ１０４によって選択する入力側の第５のセレクタである。Ｓ３５１は、このセレクタ３５から出力される入力データ信号である。３６は、第３の入力信号Ｓ１０３とメモリのリード／ライトを制御する第２の制御信号Ｓ２２３をセレクト信号Ｓ１０４によって選択する入力側の第６のセレクタである。Ｓ３６１は、このセレクタ３６から出力されるリード／ライト信号である。
【０００８】
Ｓ２２２は、第２のメモリ２２の出力データである。４２は、第２のメモリの出力データＳ２２０と内部回路２から出力される第２の出力信号Ｓ２０２をセレクタ信号Ｓ１０４によって選択する出力側の第２のセレクタである。Ｓ４２１は、このセレクタ４２からの出力信号である。１１２は、第２の出力端子である。
【０００９】
次に、このメモリポーズ回路のポーズ検査の様子を説明する。
【００１０】
先ず、２つのメモリ２１、２２に直接アクセスを行なう為、セレクタ端子１０４より制御信号を入力して、第１のメモリ２１のアドレス、入力データ及びリード／ライト、第２のメモリ２２のアドレス、入力データ及びリード／ライトに各々第１の入力端子、第２の入力端子及び第３の入力端子から入力を行ない第１のメモリ及び第２のメモリに書き込みを行なう。次に、全アドレスに書き込み終了後、一定のポーズ時間をとる。最後に、第１の入力端子１１１、第２の入力端子１１２及び第３の入力端子１１３から入力を行なって、第１の出力端子１１１及び第２の出力端子１１２に第１のメモリと第２のメモリの記憶するデータの出力を行なわせる。その後、この出力されたデータを検査して書き込んだ情報が正しく保持されているか否かを調べる。
【００１１】
【発明が解決しようとする課題】
しかしながら、このような方法では、複数のメモリに同時にアクセスを行なったり、実際の動作ではありえない状態となったりする為、メモリを含んだＬＳＩ全体に流れる電流が大きくなりグランドレベルの上昇または電源レベルの低下をおこす危険性がある。ひいては、メモリの検査が不安定になり、安定した検査が困難となりかねない。このため、メモリポーズテストが安定して行なえる技術の開発が望まれていた。
【００１２】
【課題を解決するための手段】
本発明は、以上の課題を解決するために、なされたものであり、各メモリブロックが外部からの所定の信号で内部へのデータの入力の可否を制御可能とされており、この基で共通の入力端子からメモリポーズテスト用のデータの入力がさなれるようになっている。またこれに併せて、各メモリブロックは上流側や下流側へ外部からの信号により制御されるセレクタを有している。更に、一層の効率を図るため、下流側には排他的論理和回路、論理和回路等をも有している。具体的には、以下のようにしている。
【００１３】
第１の態様の半導体装置では、複数のメモリブロックは、それぞれがイネーブル状態とディセーブル状態とを選択できるものとしている。更に、それら複数のメモリブロックは、少くともその一部は、他のものと別個独立にイネーブル状態とディセーブル状態とを採りうる。
【００１４】
このため、メモリポーズテストのためのデータを一部のメモリブロックに同時にあるいは１個１個のメモリブロックに入力することが可能となっている。これにより、メモリポーズテストの対象となる各メモリブロックあるいは所定個数のメモリブロック群へ、順に所定のテスト用データが入力されていく。
【００１５】
その結果、メモリブロックへのデータ書き込み、ポーズ、データ読み出しの一連の動作を行うポーズ検査において、メモリブロックに流れる電流が所定の電流量以下となる。
【００１６】
ひいては、メモリポーズ検査において、半導体装置等に一度に流れる電流を所定値以下にすることが可能となり、グランドレベルの上昇または電源レベルの低下が無くなり、安定した検査を行なうことが可能となる。
【００１７】
第２の態様の発明においては、各メモリブロックは、内部回路とのデータのやり取りをなす入出力部を有しているが、この入出力部にセレクタを設け、該セレクタの信号の選択を外部より制御してメモリポーズテストを行なう。ところで、この入力（上流）側と出力（下流）側のセレクタは共に外部の共通端子からの選択指示信号により選択を行なう。次に、各メモリブロックの保持するデータに出力（あるいは読み出し）は、所定の出力指示信号（含む、読み出し手段に対する読み出し指示信号）によりなされる。このため、結果的に、複数のメモリブロックのうち、少なくとも２つのメモリブロックのポーズを並列に行うことが可能となる。
【００１８】
ひいては、データ書き込み、ポーズ、ポーズ検査という一連の動作を各メモリブロック毎に繰り返す場合に比べ、ポーズの時間を重ね合わせることにより、検査時間を短縮することができる。
【００１９】
第３の態様の発明においては、メモリ状態指示信号入力手段は、該信号を遅延させるデータフリップフロップを備え、それぞれが遅延による位相差を有する複数の制御信号によって複数のメモリブロックのイネーブルとディセーブルとの制御を行う。
【００２０】
これにより、１ビットのテスト端子でも複数のメモリの検査を行なうことが出来、この為テスト用端子を少なくすることができる。
【００２１】
第４の態様の発明においては、ポーズテスト用のデータの入力端子を共有する各メモリブロックの少くとも一部は、上流側セレクタの制御信号入力手段若しくはこれに加えてのメモリ状態指示信号入力手段を共有している。
【００２２】
これにより、複数のメモリへ同時に同一のテスト用データを書き込み可能（しかも信号入力端子は少なくて済み）、この一方で、グランドレベルの上昇、電源レベルのディジタル回路の防止が図られる。
【００２３】
第５の態様の発明においては、ハード的に実質同一（ここに、「ハード的に実質同一」とは、ハード的に同一の場合と被テスト対象として同一の機能を有している場合を言う。具体的には、アドレスの長さ／データビットが異なっていても、全てのメモリが包含出来る場合等である。そしてこの事は、他の請求項でも同じである。）のメモリブロックを有しているため、これらのメモリには同一のテスト用データを入力し、同じタイミングで排他的論理和回路に出力させ、更にその出力を論理和回路に出力可能としている。
【００２４】
そして、これにより、ポーズテストが一層容易となる。
【００２５】
第６の態様の発明においては、ハード的に実質同一の複数のメモリブロックの少くとも１においては、該メモリブロック単独で保持していたテスト用データを外部へ出力可能としている。
【００２６】
これにより、ハード的に実質同一のメモリブロックが同一の原因で同一部分が損傷していたとしても（ただし、この確率自体低いのは勿論である）、正しく検査をなしうる。
【００２７】
第７の態様の発明においては、複数のメモリブロックへ順にテスト用データを入力し、所定のポーズ時間経過順に該データを出力して、データが正しく保持されているか否かを検査する。
【００２８】
これにより、検査時間の短縮がなされる。
【００２９】
第８の態様の発明においては、ハード的に実質同一の複数のメモリへ、順に若しくは同時に複数のテスト用データを入力し、一定のポーズ時間経過後、該複数のメモリから内部データを同じタイミングで排他的論理和回路へ出力させ、更に該回路からの出力を論理和回路へ出力させる。
【００３０】
これにより、ハード的に実質同一の複数のメモリブロックのポーズテストが容易となる。
【００３１】
【発明の実施形態】
以下、本発明をその実施の形態に基づいて説明する。
【００３２】
(第１の実施の形態)
本実施の形態は、メモリブロックの数が２個の場合である。
【００３３】
図２に、本実施の形態の半導体装置のメモリポーズテストのための回路構成を示す。本図において、図１に示す従来技術の回路のものと本発明に係る作用、機能を除き同じ作用、機能をなす部分（構成部）については同じ符号を付してある。またこのため、それらについての再度の説明は省略する。なおこのことは、後に説明する他の実施の形態においても同様である。
【００３４】
以下、図１とは異なるそして本発明に関係する部分等について、順に説明する。
【００３５】
第１のメモリ２１と第２のメモリ２２は共に、イネーブルとディセーブルとを決定するチップセレクト端子（ＣＳ）を備える。１０５は、第１のメモリと第２のメモリのイネーブルまたはディセーブルを切り替えるための制御信号を入力するチップセレクト選択端子であり、またＳ１０５は制御信号である。５は、制御回路であり、チップセレクト選択信号Ｓ１０５を入力されてデコードすることにより、第１の制御信号Ｓ５０１と第２の制御信号Ｓ５０２とを生成する。なお、本図ではメモリが２個しかないが、この制御回路５を備えることにより、メモリがそれ以上、例えばＮ個有る場合でも制御信号の入力端子をＮ個以下にすることが可能となる。
【００３６】
次に、本図に示す回路でのメモリポーズテストの内容を説明する。
【００３７】
先ず、メモリに直接アクセスを行なう為に、セレクタ端子１０４の制御を行ない第１のメモリ２１のアドレス信号Ｓ３１１、入力データ信号Ｓ３２１及びリード／ライト信号Ｓ３３１、第２のメモリ２２のアドレス信号Ｓ３４１、入力データ信号Ｓ３５１及びリード／ライト信号Ｓ３６１に第１の入力端子１０１、第２の入力端子１０２、第３の入力端子１０３からアクセスできるテスト経路を確保する。
【００３８】
次に、チップセレクト選択端子１０５の制御を行ない、制御回路５より第１のメモリ２１をイネーブルに、第２のメモリ２２をディセーブル状態にする。この下で、第１の入力端子１０１、第２の入力端子１０２及び第３の入力端子１０３から入力を行ない、第１のメモリ２１の全アドレスにデータを書き込む。
【００３９】
次に、チップセレクト選択端子１０５の制御を行ない、制御回路５を介して第２のメモリ２２をイネーブル、第１のメモリ２１をディセーブル状態にする。この下で第１の入力端子１０１、第２の入力端子１０２及び第３の入力端子１０３から入力し、第２のメモリ２２の全アドレスにデータを書き込む。
【００４０】
以上の下で、一定のポーズ時間をとる。その後、第１の入力端子１０１、第２の入力端子１０２、第３の入力端子１０３から入力を行なって第２のメモリ２２に書き込んだ内容が正しく保持されているか否かを調べることとなる。このため、第２の出力端子１１２から保持している内容の出力を行ない、検査することにより第２のメモリ２２のメモリポーズ検査を行なう。
【００４１】
次に、チップセレクト選択端子１０５の制御を行ない、制御回路５より第１のメモリ２１をイネーブル、第２のメモリ２２をディセーブル状態にして第１の入力端子１０１、第２の入力端子１０２、第３の入力端子１０３から入力を行なって第１のメモリ２１に書き込んだ内容が正しく保持されているかを調べるため、第１の出力端子１１１から保持内容の出力を行ない、第１のメモリ２１のメモリポーズ検査を行なう。
【００４２】
以上のように、本実施の形態によれば、複数のメモリが搭載されたＬＳＩにおいて、多数のメモリがあるにもかかわらずチップセレクトの制御を行なうことで唯１個のメモリのみの検査を行うことが可能となる。このため、同時に複数のメモリの検査をする場合と比較してＬＳＩに流れる電流が小さくなる。その結果、グランドレベルの上昇や電源レベルの低下の危険性が無くなり、安定した検査を行なえる。
【００４３】
また、通常は第１のメモリと第２のメモリへの書き込みは、それぞれのポーズ検査に要するポーズ時間よりかなり短い。従って、本実施の形態で説明した、（１）第１のメモリへの書き込み、（２）第２のメモリへの書き込み、（３）第１と第２のメモリのポーズ、（４）第１と第２のメモリのポーズ検査、というステップを踏むことにより、例えば（１）第１のメモリへの書き込み、（２）第１のメモリのポーズ、（３）第１のメモリのポーズ検査、（４）第２のメモリへの書き込み、（５）第２のメモリのポーズ、（６）第２のメモリのポーズ検査、というステップを踏む場合に比べて検査時間を短縮することが出来る。
【００４４】
(第２の実施の形態)
本実施の形態は、メモリ（ブロック）の数が多い場合に、チップセレクトを制御するための入力端子数を削減することに関する。
【００４５】
メモリブロックの数が増えるほど、チップセレクトを制御するための入力端子数も多く必要となるこのため、制御回路を用いてチップセレクト選択端子の数を削減することが考えられる。以下、このことを示す。
【００４６】
図３に本実施の形態のメモリポーズテスト回路図を示す。本図においては、図１、図２に示すのと基本的に同じ作用、機能の部分については同一の符号を付すだけでなく、セレクト信号線等自明の構成については図が煩雑となるのを防止するため、記載を省略してある。
【００４７】
本実施の形態においては、回路に第３のメモリ２３を追加したため、これに併せて内部回路から第３のアドレス信号Ｓ２３１、第３の入力データＳ２３２、第３の制御信号Ｓ２３３、第３の出力信号Ｓ２０３が出力され、更にこの第３のメモリの入力側に３つのセレクタ３７、３８、３９、出力側に１つのセレクタ４３が追加される等している。ただし、これらの作用等については、第１のメモリ、第２のメモリに接続しているのと基本的には同じであるため、その説明は省略する。また、内部回路２を図の上部に示しているが、これは用紙のスペースの都合でそのようにしているだけである。
【００４８】
以下、本実施の形態の要旨に関係の深い制御回路５を中心にして説明する。
【００４９】
１０５は、チップセレクト選択端子であり、Ｓ１０５は、このチップセレクト選択端子のチップセレクト信号である。１０６は、シリアルクロック入力端子である。Ｓ１０６は、このシリアルクロック入力端子１０６のシリアルクロック信号である。５は、チップセレクト信号Ｓ１０５、シリアルクロック信号Ｓ１０６によって第１と第２と第３のメモリ２１、２２、２３の制御を行なう制御回路である。５１は、第１のフリップ・フロップであり、Ｓ５０１は、この第１のフロップ・フロップから出力される第１のメモリ２１を制御するための第１のチップセレクト信号である。５２は、第２のフリップ・フロップであり、Ｓ５０２は、この第２のフロップ・フロップから出力される第２のメモリ２２を制御するための第２のチップセレクト信号である。５３は、第３のフリップ・フロップであり、Ｓ５０３は、この第３のフロップ・フロップから出力される第３のメモリ２３を制御するための第３のチップセレクト信号である。
【００５０】
次に、本図に示す回路のメモリポーズテストの動作を説明する。
【００５１】
まず、各メモリに直接アクセスを行なう為、先の実施の形態と同様にセレクタ端子１０４を制御して、第１のメモリ２１のアドレス信号、入力データ信号及びリード／ライト信号、第２のメモリ２２のアドレス信号、入力データ信号及びリード／ライト信号、第３のメモリ２３のアドレス信号、入力データ信号及びリード／ライト信号、に第１の入力端子１０１、第２の入力端子１０２、第３の入力端子１０３からアクセスできるテスト経路を確保する。
【００５２】
次に、チップセレクト選択端子１０５、シリアルクロック入力端子１０６から所定の信号を入力して、第１のフリップ・フロップ５１、第２のフリップ・フロップ５２及び第３のフリップ・フロップ５３を制御し、第１のメモリ、第２のメモリ及び第３のメモリを一個づつ順次イネーブルにし、他のメモリはディセーブル状態にする。
【００５３】
この基で、このチップセレクトでイネーブルになった状態のメモリの全アドレスに第１の入力端子１０１、第２の入力端子１０２及び第３の入力端子１０３からデータを入力し、データを書き込んでいく。
【００５４】
各メモリにデータを書き込んだ後、一定のポーズ時間をとる。その後、３個の入力端子から入力を行なって書き込んだ内容が正しく保持されているか否かを検査するため、各メモリ２１、２２、２３はそれに付設された第１の出力端子１１１、第２の出力端子１１２、第３の出力端子１１３から記憶内容を順に出力する。
【００５５】
以上の様にして、各メモリのポーズ検査を行なう。
【００５６】
以上の説明で判るように、本実施の形態によれば、多数のメモリが搭載されたＬＳＩにおいても、シリアルデータ、シリアルクロックの２本の信号線からの出力でメモリへの単独のアクセスが可能となり、これにより各メモリの検査を行なうことが出来る。この為、テスト端子を少なくすることが出来る。
【００５７】
また既述のごとく、通常は各メモリへの書き込みに要する時間は、それぞれのポーズ検査に要する時間よりかなり短い。従って、先の第１の実施の形態で説明した、（１）第１、第２、第３のメモリへの書き込み、（２）第１、第２、第３のメモリの並列のポーズ、（３）第１、第２、第３のメモリのポーズ検査、というステップを踏むことにより、例えば（１）第１のメモリへの書き込み、ポーズ、ポーズ検査、（２）第２のメモリへの書き込み、ポーズ、ポーズ検査、（３）第３のメモリへの書き込み、ポーズ、ポーズ検査、というステップを踏む場合に比べて検査時間を短縮することが出来る。
【００５８】
以上の説明では、内容を理解しやすいようにメモリの数が３個の場合について説明したが、これはより多数であっても同様である。
【００５９】
また、各メモリへのデータの書き込み等は何も１個づつでなくても良いのは勿論である。すなわち、先に第１と第２のメモリへ書き込み、次に第３のメモリへ書き込む、あるいは多数のメモリが在る場合に、２個づつ書き込んで行なったり、出力させたりしても良いのは勿論である。
【００６０】
（第３の実施の形態）
本実施の形態は、データを読み出して検査する場合の検査用の端子数を削減し、かつ検査時間を短縮することに関する。
【００６１】
図４に、本実施の形態のメモリポーズテストを考慮した半導体装置の構成を示す。この半導体装置は、出力部を除くと図３に示す先の実施の形態のものと基本的には同じである。このため、本図においても、基本的に同じ部分（構成部）については、概略記載し、自明な構成は図の煩雑化防止のため記載していない。
【００６２】
以下、本実施の形態の要旨をなす部分について説明する。
【００６３】
本図に示すように、この半導体装置のメモリ等の出力側には２個の３入力セレクタと１個の（２入力）セレクタと２個の出力端子と、各１個の排他的論理和回路と論理和回路がある。本図において４４は、下流（後流）側の第４のセレクタであり、各メモリ２１、２２、２３からの出力が接続され、内部回路２からのセレクト信号Ｓ２０４によりいずれかが入力される。４５は、同じく第５のセレクタであり、これまた各メモリからの出力が接続され、内部回路からのセレクト信号Ｓ２０４によりいずれかが入力される。（なお、この半導体装置の上記２個の３入力セレクタは先行する実施の形態の後流側のセレクタと多少相違するため、各「第４」と「第５」のセレクタとし、２入力セレクタは「第６」のセレクタとする。これは出力端子でも同様であり、各「第４」と「第５」の出力端子とする。）
６１は、排他的論理和（ＥＸＯＲ）回路であり、第４のセレクタ４４の出力信号Ｓ４４１と第５のセレクタ４５の出力信号Ｓ４５１との排他的論理和を演算する。その演算であるが、出力信号Ｓ４４１、Ｓ４５１は共に普通バス幅を有しており、そのビット毎の演算を行なう。
【００６４】
６２は、論理和（ＯＲ）回路であり、排他的論理和回路６１の出力Ｓ６１１の各ビットを論理和演算し、その結果Ｓ６２１を第５の出力端子１１５に出力する。
【００６５】
４６は、後流側第４のセレクタの出力データＳ４４１と内部回路２から出力される信号Ｓ２０６をセレクタ選択端子１０４から入力されたセレクタ信号Ｓ１０４によって選択する後流側の第６のセレクタである。
【００６６】
以下、この回路でのメモリポーズテストについて説明する。
【００６７】
先ず、各メモリに直接アクセスを行なう為に、セレクタ端子１０４から制御信号の入力を行ない第１のメモリ２１のアドレス信号、入力データ信号及びリード／ライト信号、第２のメモリ２２のアドレス信号、入力データ信号及びリード／ライト信号、第３のメモリ２３のアドレス信号、入力データ信号及びリード／ライト信号、にそれぞれ第１の入力端子１０１、第２の入力端子１０２、第３の入力端子１０３からアクセスできるテスト経路を確保し、出力についても同じくセレクタ端子１０４からの制御信号の入力により後流側の第４のセレクタ４５の出力Ｓ４４１を選択して、第４の出力端子１１４のテスト経路も同時に確保する。
【００６８】
次に、チップセレクト選択端子１０５、シリアルクロック入力端子１０６の制御を行ない、第１のフリップ・フロップ５１、第２のフリップ・フロップ５２、第３のフリップ・フロップ５３にデータを入力してセット、第１のメモリ、第２のメモリ及び第３のメモリをイネーブルまたはディセーブル状態にする。
【００６９】
この下で、まず、第１のメモリと第２のメモリに同時に直接アクセスできるようにテスト経路を確保し、第１のメモリと第２のメモリの全アドレスにデータを書き込み、その後第３のメモリに直接アクセスできるようにテスト経路を確保し、第３のメモリの全アドレスにデータを書き込み、一定のポーズ時間をとる。
【００７０】
次に、第１のメモリと第２のメモリに同時に直接アクセスできるようにテスト経路を確保し、第１のメモリと第２のメモリについてそれらの全アドレスのデータを読み出す。セレクタ選択信号Ｓ２０４の制御により、その際第１のメモリ２１からの出力信号Ｓ２１０を後流側の第４のセレクタ４４が選択し、書き込んだ内容が正しく保持されているかを検証するため第４の出力端子１１４より出力させ、メモリポーズ検査を行なう。
【００７１】
同時に、セレクタ選択信号Ｓ２０４により後流側の第５のセレクタ４５で第２のメモリ２２の出力データを選択する。さて第１のメモリ２１と第２のメモリ２２へのアクセスが同時に実施されており、その両メモリの出力Ｓ４４１、Ｓ４４２がそれぞれ第４と第５のセレクタ４４、４５で選択され、選択された出力が共に排他的論理和回路６１に入力され演算がなされる。ところで、第１のメモリと第２のメモリは同時に書き込みがなされているため、故障していない場合は全く同じデータ出力される。
【００７２】
その結果、排他的論理和回路の出力データＳ６１１は全Ｍビット共にＬ（低）が出力される。更に、この排他的論理和回路６１の出力Ｓ６１１について、その全（Ｍ）ビットを、論理和回路６２により演算し、その結果Ｓ６２１を第５の出力端子１１５より出力する。
【００７３】
ところで、もし第１のメモリブロック２１に故障があった場合には、その出力データＳ２１０が第４の出力端子１１４からそのまま外部に出力されているため、ＬＳＩテスタなどの測定装置により故障箇所を検出することができる。また、排他的論理和回路６１と論理和回路６２の演算結果の出力が第５の出力端子１１５にＨ（高）として出力され、これによりいずれかのメモリブロックが故障していることを判断することもできる。
【００７４】
この際、第２のメモリブロックにも故障があり、第１のメモリブロックの故障と一致していた場合は、第１の出力結果に故障が観測され、かつ第２の出力データがＬとなるため第２のメモリブロックの故障も同時に検出可能である。（ただし、実際上同じ様に故障しているケースはまれであろう。）
また、第２のメモリブロックに故障があった場合には、第２の出力データに排他的論理和回路と論理和回路の演算結果が出力されており、故障アドレスのみ第５の出力端子よりＨが出力されるため故障アドレスを検出することができる。
【００７５】
次に、第３のメモリのテスト経路を確保し、第１と第２のメモリのテスト経路を遮断する。内部回路２からのセレクタ選択信号Ｓ２０４により後流側の第４のセレクタ４５により第３のメモリからの出力信号Ｓ２３０を出力するようにする。これにより、第４の出力端子１１４に第３のメモリブロックのデータが出力され、ポーズ検査をすることができる。
【００７６】
以上の説明で判るように、本実施の形態によれば、複数のメモリが搭載されたＬＳＩにおいて、メモリブロックの後流側の２個のセレクタと排他的論理和回路により、単一アクセスまたは同時アクセスによるメモリの検査を行なうことが出来る。この為、テスト端子を少なくすると共に各メモリの読み込み及び書きこみを同時に行うことが可能となり、検査時間も短縮できる。
【００７７】
なお、本実施の形態では１検査ブロックをセレクタ２個と排他的論理和回路１個で構成したが、その他メモリブロックの数に応じて電流の許容範囲内でセレクタ３個以上、排他的論理和回路２個以上としてもよいのは勿論である。
【００７８】
（第４の実施の形態）
本実施の形態は、メモリポーズテスト可能なメモリブロック数が制限されている場合に関する。
【００７９】
先の第３の実施の形態では、セレクタで任意のメモリブロックを選択する場合であったが、メモリブロックの電流特性に応じて既にメモリポーズテスト可能なメモリブロックが制限されている場合がある。このときのメモリポーズテスト回路について説明する。
【００８０】
図５に、本実施の形態の半導体装置のメモリポーズテストのための回路構成を示す。本図に示す回路おいても、各メモリブロックまでは図４、図３に示す半導体装置と同じであり、このためこの部分については簡略して図示している。先の第３の実施の形態と大きく異なるのは、第１と第３のメモリブロック２１、２３の後流側にはセレクタ選択端子１０４からのセレクト信号により２つの入力のうち１つを選択するセレクタ４１、４３が在るが、第２のメモリブロック２２の後流側には排他的論理和回路６１と論理和回路６２を備えたことである。
【００８１】
排他的論理和回路６１は、第１のメモリブロック２１からの出力信号Ｓ２１０と第２のメモリブロック２２からの出力信号Ｓ２２０との排他的論理和を演算する。そして、その演算結果Ｓ６１１を論理和回路６２へ出力する。なお、２つのメモリブロック２１、２２の出力信号Ｓ２１０、Ｓ２２０は共に通常バス幅を有しており、このため排他的論理和回路では、ビット毎の演算を行なう。論理和回路６２は、排他的論理和回路からの出力Ｓ６１１の各ビット論理和を演算し、その結果Ｓ６２１を出力する。
【００８２】
後流側の第１のセレクタ４１は、第１のメモリブロック２１からの出力データＳ２１０と内部回路２から出力される信号Ｓ２０７をセレクタ選択端子１０４から入力されたセレクタ信号Ｓ１０４によって選択する。
【００８３】
以下、以上の構成の半導体装置のメモリポーズテストの内容について、説明する。
【００８４】
先ず、各メモリに直接アクセスを行なう為に、セレクタ端子１０４から制御を行ない、第１のメモリ２１のアドレス信号、入力データ信号及びリード／ライト信号、第２のメモリ２２のアドレス信号、入力データ信号及びリード／ライト信号、第３のメモリ２３のアドレス信号、入力データ信号及びリード／ライト信号にそれぞれ第１の入力端子１０１、第２の入力端子１０２、第３の入力端子１０３からアクセスできるテスト経路を確保し、併せて出力についてもセレクタ端子１０４からの制御信号の入力により後流側の第１のセレクタ４１は第１のメモリ２１からの出力３４０を選択して、第１の出力端子１１１のテスト経路も確保する。
【００８５】
次に、チップセレクト選択端子１０５、シリアルクロック入力端子１０６からの制御を行ない、第１のフリップ・フロップ５１、第２のフリップ・フロップ５２、第３のフリップ・フロップ５３にデータをセットし、第１のメモリ２１、第２のメモリ２２及び第３のメモリ２３をテスト用データの入力に併せてイネーブルまたはディセーブル状態にする。
【００８６】
先ず、第１のメモリ２１と第２のメモリ２２に直接同時にアクセスできるようにテスト経路を確保し、両メモリの全アドレスにデータを書き込み、その後第３のメモリ２３に直接アクセスできるようにテスト経路を確保し、第３のメモリの全アドレスにデータを書き込み、一定のポーズ時間をとる。
【００８７】
次に、第１のメモリと第２のメモリに同時に直接アクセスできるようにテスト経路を確保し、第１のメモリと第２のメモリについて全アドレスのデータを読み込む。その際、第１のメモリブロックに書き込んだ内容が正しく保持できているか否かを検出するため、出力端子１１２より出力させメモリポーズ検査を行なう。
【００８８】
第１のメモリと第２のメモリへのアクセスが同時に実施されており、その出力結果Ｓ２１０、Ｓ２２０が排他的論理和回路６１に入力され、演算がなされる。ところで、第１のメモリと第２のメモリは同時にデータを書き込んでいるため、両メモリが故障していなければ全く同じデータが出力される。そのため、排他的論理和回路６１の出力データＳ６１１は全Ｍビット共にＬが出力される。次に、この排他的論理和回路６１からの出力Ｓ６１１を、論理和回路６２に入力し、全Ｍビットの論理和を演算し、その出力結果Ｓ６２１を第２の出力端子１１２より出力する。
【００８９】
ところで、第１のメモリブロック２１に故障があった場合には、その出力データＳ２１０が第１の出力端子１１１からそのまま外部に出力されているため、ＬＳＩテスタなどの測定装置により故障箇所を観測することができる。排他的論理和回路６１と論理和回路６２の演算結果Ｓ６２１が第２の出力端子１１２にＨとして出力され、これからも故障が存在していることを判断することができる。
【００９０】
この際、第２のメモリブロックにも故障があり、第１のメモリブロックの故障と一致していた場合には、第１のメモリブロックの出力結果に故障が観測され、かつ第２の出力データがＬとなり、これにより第２のメモリブロックの故障も検出可能である。
【００９１】
また、第２のメモリブロックに故障があった場合は、第２の出力データに排他的論理和回路６１と論理和回路６２の演算結果Ｓ６２１が出力されており、故障アドレスのみＨが第２の出力端子より出力されるため故障アドレスを観測することができる。
【００９２】
次に、第３のメモリブロックのテスト経路を確保し、第１、第２のメモリのテスト経路を遮断する。これにより、第３の出力端子１１３に第３のメモリブロックのポーズしていたデータが出力され、検査もすることができる。
【００９３】
すなわち、本実施の形態では、先の第３の実施の形態と比較して、メモリブロックの電流特性に対応し、セレクタの個数を削減することが可能である。
【００９４】
以上、本発明をその幾つかの実施の形態に基づいて説明してきたが、本発明は何もこれに限らないのは勿論である。すなわち、例えば以下のようにしていても良い。
１）図６に示すように、テストデータ用の入力端子１０１〜１０３は、半導体装置の本来の機能を発揮するための本来のデータ用の入力端子を兼ねている。このため、内部回路との間にセレクタ４を設け、メモリブロックへの入力も成しうるようにしている。なお本図は、概略の回路構成を示す。
２）多数のメモリブロックが在るため、テストデータ用入力端子も多数備えている。
３）生産数量、半導体装置の種類等にもよるが、図７に示すように、半導体装置のポーズテスト用に、別途の排他的論理和回路と論理和回路を接続可能としている。
４）メモリに書き込むデータの種類であるが、本実施の形態ではＳＲＡＭを想定しており、３種でＲ／Ｗアクセス可能なため３種としている。このため、例えばＤＲＡＭのＲＡＳ、ＣＡＳ等を想定すれば判るように、制御端子、データは３以上である。
５）テストするメモリには自由に書き込みが出来るため、先に排他的論理和回路等のテストを行なう様にしている。
【００９５】
【発明の効果】
以上の説明で判るように、本発明によれば、メモリブロックのポーズ検査において、一度に流れる電流を所定値以下にすることができる。このため、グランドレベルの上昇や電源レベルの低下の恐れが無くなり、安定した検査を行なうことができる。
【００９６】
また、排他的論理和回路と論理和回路を使用することにより、故障の在るメモリブロックの検出も容易となる。
【図面の簡単な説明】
【図１】  従来の半導体装置のメモリポーズテストを中心にした回路構成を示す図である。
【図２】  本発明の第１の実施の形態の半導体装置のメモリポーズテストを中心にした回路構成を示す図である。
【図３】  本発明の第２の実施の形態の半導体装置のメモリポーズテストを中心にした回路構成を示す図である。
【図４】  本発明の第３の実施の形態の半導体装置のメモリポーズテストを中心にした回路構成を示す図である。
【図５】  本発明の第４の実施の形態の半導体装置のメモリポーズテストを中心にした回路構成を示す図である。
【図６】  本発明のその他の実施の形態の半導体装置のメモリポーズテストと本来のデータの選択入力を中心にした回路構成を示す図である。
【図７】  本発明のまた別の実施の形態の半導体装置のメモリポーズテストを中心にした回路構成を示す図である。
【符号の説明】
１００          メモリポーズテスト回路本体
１０１          第１の入力端子
１０２          第２の入力端子
１０３          第３の入力端子
１０４          セレクタ選択端子
１０５          チップセレクト選択端子
１０６          シリアルクロック入力端子
１１１〜１１５  第１から第５の出力端子
２              内部回路
２１            第１のメモリブロック
２２            第２のメモリブロック
２３            第３のメモリブロック
３１〜３９      入力側の第１から第９のセレクタ
４、４０〜４６      出力側の第１から第６のセレクタ
５              制御回路
５１〜５３      第１から第３のフリップフロップ
６１            排他的論理和回路
６２            論理和回路
【図１】
0003655176.tif 000002
【図２】
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【図３】
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【図４】
0003655176.tif 000005
【図５】
0003655176.tif 000006
【図６】
0003655176.tif 000007
【図７】
0003655176.tif 000008