(57)【特許請求の範囲】
【請求項１】
所定の間隔をもって対向する２枚の基板（１２、１３）間に、互いに直交する電極が配置され、前記電極間に構成される複数個の直交部が、それぞれ画素を構成するマトリックス状に配列されたセル部（１０）を形成し、前記セル部は、前記２枚の基板のうちの一方に形成された電極（１６）と、他方に形成された一対の電極（１４、１５）にて構成され、該一対の電極のうちの一方は共通に接続されている共通電極（１４）である平面表示装置の駆動装置であって、
前記共通電極（１４）を交互に高電位と低電位に切り換える共通電極駆動回路と、
前記共通電極（１４）が高電位から低電位に切り換えられる時に、前記共通電極に印加されている電力を回収して蓄積し、前記共通電極が低電位から高電位に切り換えられる時に、蓄積した電力を前記共通電極に印加する第１の電力回収回路と、
前記一対の電極のうちのもう一方の走査電極（１５）をそれぞれ駆動するプッシュプル型の複数の走査駆動回路（１０１、１０２、…）と、
前記走査電極（１５）を交互に高電位と低電位に切り換えるように前記複数の走査駆動回路に交互に高電位と低電位を供給する走査駆動電源回路と、
前記走査電極（１５）が高電位から低電位に切り換えられる時に、前記走査電極に印加されている電力を回収して蓄積し、前記走査電極が低電位から高電位に切り換えられる時に、蓄積した電力を前記走査電極に印加する第２の電力回収回路（６０）とを備え、
前記第１の電力回収回路は、
回収した電力を蓄積する容量素子（Ｃ３）と、
インダクタンス素子（６４）を有し、該容量素子（Ｃ３）と前記共通電極（１４）の間に接続され、前記共通電極（１４）が高電位から低電位に切り換えられる時に前記共通電極（１４）に印加されている電力を回収する回収経路（ＸＶＨ）と、
インダクタンス素子（６５）を有し、前記回収経路（ＸＶＨ）と並行に前記容量素子（Ｃ３）と前記共通電極（１４）の間に接続され、前記共通電極（１４）が低電位から高電位に切り換えられる時に蓄積した電力を前記共通電極（１４）に印加する印加経路（ＸＬＧ）とを備え、
前記第２の電力回収回路は、
回収した電力を蓄積する走査容量素子（Ｃ２）と、
インダクタンス素子（６２）を有し、前記走査容量素子（Ｃ２）と前記走査電極（１５）の間に接続され、前記走査電極（１５）が高電位から低電位に切り換えられる時に前記走査電極に印加されている電力を回収する走査回収経路（ＦＶＨ）と、
インダクタンス素子（６３）を有し、前記走査回収経路（ＦＶＨ）と並行に前記走査容量素子（Ｃ２）と前記走査電極（１５）の間に接続され、前記走査電極が低電位から高電位に切り換えられる時に蓄積した電力を前記走査電極（１５）に印加する走査印加経路（ＦＬＧ）とを備え、
前記回収経路（ＸＶＨ）のインダクタンス素子（６４）のインダクタンス量は、前記印加経路（ＸＬＧ）のインダクタンス素子（６５）のインダクタンス量より大きいことを特徴とする平面表示装置の駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はプラズマディスプレイ（ＰＤＰ）装置やエレクトロルミネセンスディスプレイ（ＥＬ）装置等の平面表示装置の駆動装置に関し、特に高速線順次走査方式を低消費電力で、低コストで実現しうる平面表示装置の駆動装置に関するものである。
【０００２】
【従来の技術】
近年、薄形の利点からＣＲＴに代わりＰＤＰ（プラズマディスプレイ），ＬＣＤ（液晶ディスプレイ），ＥＬ（エレクトロルミネッセンス）等の平面マトリクス形表示装置の要求が増加しているが、特に最近ではカラー表示の要求が高まっている。
【０００３】
従来から、プラズマディスプレイ装置やエレクトロルミネセンスディスプレイ（ＥＬ）装置等が代表的とされている、平面表示装置、即ちフラット形表示装置は、奥行きが小さく、且つ大型の表示画面が実現されて来ている事から、急速にその用途が拡大され、生産規模も増大して来ている。
このような平面表示装置は、一般的には、電極間に堆積された電荷を所定の電圧下で放電発光させて表示するものであり、その一般的な表示原理を、プラズマディスプレイ装置を例に採って、その構造と動作を以下に概略的に説明する。
【０００４】
従来から良く知られているプラズマディスプレイ装置（ＡＣ型ＰＤＰ）には、２本の電極で選択放電（アドレス放電）および維持放電を行う２電極型と、第３の電極を利用してアドレス放電を行う３電極型とがある。
一方、カラー表示を行うプラズマディスプレイ装置（ＰＤＰ）では、放電により発生する紫外線によって放電セル内に形成した蛍光体を励起しているが、この蛍光体は、放電により同時に発生する正電荷であるイオンの衝撃に弱いという欠点がある。上記の２電極型では、当該蛍光体がイオンに直接当たるような構成になっているため、蛍光体の寿命低下を招く恐れがある。これを回避するために、カラープラズマディスプレイ装置では、面放電を利用した３電極構造が一般に用いられている。
【０００５】
さらに、この３電極型においても、第３の電極の維持放電を行う第１と第２の電極が配置されている基板に当該第３の電極を形成する場合と、対向するもう一つの基板に当該第３の電極を配置する場合がある。また、同一基板に前記の３種の電極を形成する場合でも、維持放電を行う２本の電極の上に第３の電極を配置する場合と、その下に第３の電極を配置する場合がある。さらに、蛍光体から発せられた可視光を、その蛍光体を透過して見る場合と、蛍光体からの反射を見る場合がある。
【０００６】
上記した各タイプのプラズマディスプレイ装置は、何れも原理は、互いに同一であるので、以下では、維持放電を行う第１と第２の電極を設けた第１の基板と、これとは別で、当該第１の基板と対向する第２の基板に第３の電極を形成して構成された平面表示装置に付いてその具体例を説明する。
図９は従来のプラズマディスプレイ（ＰＤＰ）装置の構成の一例を示す平面図であり、図１０は図９のＰＤＰ装置に形成される、一つの放電セル１０における概略的断面図である。なお、図においては、同一の機能部分には同一の参照符号を付して表し、説明の一部を省略する。
【０００７】
図９と図１０に示すように、ＰＤＰ装置は、２枚のガラス基板１２、１３によって構成されている。第１の基板１３には、互いに平行して配置された維持電極として作動する第１の電極（Ｘ電極）１４、および第２の電極（Ｙ電極）１５を有し、それらは、誘電体層１８で被覆されている。この誘電体層１８からなる放電面には保護膜としてＭｇＯ（酸化マグネシューム）膜等で構成された被膜２１が形成されている。
【０００８】
一方、第１のガラス基板１３と向かい合う第２の基板１２の表面には、第３の電極、すなわち、アドレス電極として動作する電極１６が、Ｘ電極１４、Ｙ電極１５と直交する形で形成されている。アドレス電極１６上には、赤、緑、青の発光特性の一つを持つ蛍光体１９が配置されている。第２の基板１２のアドレス電極が配置されている面と同一の面に形成されている壁部１７によって放電空間２０が規定される。つまり、プラズマディスプレイ装置における各放電セル１０は壁（障壁）によって仕切られている。
【０００９】
第１の電極（Ｘ電極）１４と該第２の電極（Ｙ電極）１５とは、互いに平行に配置され、それぞれ対を構成しており、第２の電極（Ｙ電極）１５は、Ｙ電極駆動共通ドライバ回路３に接続されている個別のＹ電極駆動回路４−１〜４−ｎにより、それぞれ個別に駆動されるが、第１の電極（Ｘ電極）１４は、共通電極を構成しており、１個のドライバ回路５で駆動される構成となっている。
【００１０】
又、Ｘ電極１４とＹ電極１５に直交してアドレス電極１６−１〜１６−ｍが配置されており、アドレスで電極１６−１〜１６−ｍは、アドレスドライバ回路６に接続されている。アドレス電極１６は１本づつアドレスドライバ６に接続され、そのアドレスドライバ６によってアドレス放電時のアドレスパルスが各アドレス電極に印加される。
【００１１】
Ｙ電極１５は、個別にＹスキャンドライバ４−１〜４−ｎに接続されている。スキャンドライバ４−１〜４−ｎは、更にＹ側共通ドライバ３に接続されており、アドレス放電時のパルスはスキャンドライバ４−１〜４−ｎから発生されるが、維持放電パルス等はＹ側共通ドライバ３３で発生し、Ｙスキャンドライバ４−１〜４−ｎを経由して、Ｙ電極１５に印加される。
【００１２】
一方、Ｘ電極１４はパネルの全表示ラインに亘って共通に接続され駆動される。つまり、Ｘ電極側の共通ドライバ５は、書き込みパルス、維持パルス等を発生し、これらを同時並行的に各Ｙ電極１５に印加する。
Ｘ電極側の共通ドライバ５とＹ電極側の共通ドライバ３は、Ｘ電極１４とＹ電極１５とを交互に印加される電圧の極性を反転させながら一斉に駆動して、維持放電を実行させる。
【００１３】
以上のドライバ回路は、図示されていない制御回路によって制御され、その制御回路は、装置の外部より入力される、同期信号や表示データ信号によって制御される。
図１１はＰＤＰ装置の基本駆動サイクルの構成を示す図であり、図１２は基本駆動サイクル内の駆動波形を示す図である。図１１及び図１２を参照しながらＰＤＰ装置の駆動方法を説明する。
【００１４】
ＰＤＰ装置は、１つの表示画面を所定の周期毎に書き換えながら表示しており、１表示周期を１フレームと称する。１フレームは、図１１に示すように、各セルを表示データに対応した状態に設定する走査アドレス期間Ｓ−１と、発光する状態に設定されたセルで放電発光を行わせる維持放電期間Ｓ−２と、すべてのセルを同じ状態に設定する一括消去期間とで構成される。階調表現を行う場合には、１フレームを維持放電期間の長さの異なる複数のサブフレームに更に分割し、発光させるサブフレームを組み合わせるのが一般的であるが、その場合でも各サブフレームは図１１のように、走査期間Ｓ−１と、維持放電期間Ｓ−２と、一括消去期間とで構成される。サブフレーム構成は、本願発明と直接関係しないので、ここでは１フレームが図１１のように構成されるものとして説明する。
【００１５】
走査アドレス期間においては、まずＹ電極側走査ドライバ回路４−１からＹ電極１５−１へ走査信号を供給すると共に、アドレスドライバ回路６からアドレス電極１６−１から１６−ｍへ、Ｙ電極１５−１により構成される１ライン目の表示データに応じた信号がアドレスパルスＡＰを用いて供給され、表示すべきセル部分１０が、一時的に放電し、所定の壁電荷が当該セル部分内に堆積されメモリ機能を発揮する。以下同様にして、Ｙ電極側走査ドライバ４−２、４−３・・・４−ｎの順に線順次に各Ｙ電極１５−２〜１５−ｎまでを順次に走査して、所定のセル部分に表示すべきデータを書き込む。
【００１６】
走査アドレス期間Ｓ−１が終了すると、維持放電期間Ｓ−２が開始される。表示パネルを構成する全てのセル部分１０に対して、Ｙ電極側共通ドライバ回路３とＸ電極側の共通ドライバ回路５によって、Ｙ電極１５−１〜１５−ｎとＸ電極１４が交差している部分に形成されるセル部分１０の電極間に、同時に所定の電圧Ｙｓｕｓを印加するものであって、その後この電圧の極性を反転させて同様の電圧印加操作Ｘｓｕｓを行って、セル部分１０の電極間に交番に電圧を印加する。
【００１７】
その際、走査アドレス期間に於いて表示データを印加され、所定の壁電荷を持っているセル部分１０のみが、所定の回数繰り返して発光放電することになる。なお、従来の平面表示装置においては、全セル部分１０を対象に、Ｙ電極側共通ドライバ回路３とＸ電極側の共通ドライバ回路５によって、直前の維持放電期間において、放電発光していたセル部分内に生成され、残存している壁電荷を消去する為の初期化期間を設けるのが一般的である。初期化期間においては、表示ライン毎に線順次に消去する方法を用いても良く、又全ての表示ラインに対して一括消去する方法を使用することも可能である。図１１では一括消去期間として示してある。
【００１８】
以上説明したように、ＰＤＰ装置では、表示データに応じてセルに電荷を蓄積し、電極間に維持放電パルスを印加することにより放電発光を行わせることにより表示を行う。各セルを構成する電極は被覆膜である誘電体や放電空間を挟んで対向しており、容量素子を構成する。従って、電極間にパルスを印加するということは、容量素子に印加する電圧やその極性を変化させることを意味する。
【００１９】
ＰＤＰ装置では、電極間に最大で２００Ｖ程度の電圧を高周波数のパルスとして印加する必要があり、特に、サブフレーム表示で階調表示を行う型式のものではパルス幅は数μｓである。このような高電圧で且つ高周波の信号で駆動するため、一般にＰＤＰ装置の消費電力は大きく、省電力化が要望されている。
米国特許第4,070,663 号は、ＥＬ（エレクトロルミネッセンス）装置等の容量性表示ユニットの消費電力を低減するために、表示ユニットの容量と共振回路を構成するインダクタンス素子を設ける制御方法を開示している。
【００２０】
また、米国特許第4,866,349 号と米国特許第5,081,400 号はインダクタンス素子で構成される電力回収回路を有するＰＤＰパネル用のサステイン（維持放電）ドライバとアドレスドライバを開示している。
上記の公知例が開示しているのは、２電極型の表示ユニットであり、３電極型の表示ユニットについては、何ら言及していない。
【００２１】
特開平７−１６０２１９号公報は、３電極型の表示ニットにおいて、Ｙ電極側に、Ｙ電極が高電位から低電位に切り換えられる時に印加されている電力を回収する回収経路を形成するインダクタンスと、Ｙ電極が低電位から高電位に切り換えられる時に蓄積した電力を印加する印加経路を形成するインダクタンスの２つのインダクタンスを設ける構成を開示している。
【００２２】
図１３は、特開平７−１６０２１９号公報に開示されたＹ電極側に２つの電力回収用のインダクタンスを設ける従来例の構成を示す図である。ここでは詳しい説明は省略するが、電力回収回路を回収経路と印加経路の２経路とすることにより、より高い効率で電力を回収でき、一層の省電力化が可能になる。
【００２３】
【発明が解決しようとする課題】
上記のように、特開平７−１６０２１９号公報に開示された構成により、一層の省電力化が可能であるが、更なる省電力化が求められている。
本発明は、３電極型の平面表示装置の駆動装置において、簡単な構成を付加するだけでより一層の省電力化を図ることを目的とする。
【００２４】
【課題を解決するための手段】
本発明は、表面に電極が配置されている少なくとも２枚の基板が、所定の間隔をもって、電極部が互いに直交して対向するように配置され、電極間に構成される複数個の直交部が、それぞれ画素を構成するマトリックス状に配列されたセル部を形成し、セル部は電極に印加される電圧に従って、所定量の電荷を蓄積しうるメモリー機能と放電発光機能とを有し、２枚の基板のうちの一方に形成された電極と、他方に形成された放電発光が行われる一対の電極にて構成され、一対の電極のうちの一方は共通に接続されている共通電極である表示パネルを有する平面表示装置の駆動装置である。
【００２５】
図１は、本発明の原理構成を示す図である。
図１において、参照符号Ｃｐはパネル容量であり、１４と１５は１つの基板に形成された放電発光が行われる一対の電極であり、１４が共通電極であり、１５は走査電極である。共通電極１４と走査電極１５は、それぞれＸ電極とＹ電極に相当する。１０１、１０２、…は、走査電極のドライバであり、６０は走査電極側の電力回収回路であり、Ｃ３は蓄積用の容量素子である。なお、容量素子Ｃ３は電源回路であっても、同様に電力回収が可能である。
【００２６】
図示のように、共通電極側の駆動回路及び電力回収回路は２経路の回収経路ＸＶＨと印加経路ＸＬＧに分けられており、それぞれにインダクタンス素子６４と６５が設けられている。インダクタンス素子６４と６５はそれぞれパネル容量Ｃｐと共振回路を形成する。
ＳＷ３とＳＷ４は共通電極１４の駆動回路を構成する部分で、電力回収回路を有さない従来のものではこれらで共通電極１４を駆動していた。ＳＷ３は共通電極１４に印加されている電力を回収した時に回収経路ＸＶＨを低電位の端子に接続し、ＳＷ４は蓄積した電力を共通電極１４に印加した時に印加経路ＸＬＧを高電位の端子に接続する。
【００２７】
ＳＷ１とＳＷ２は、図１３に示した１系統の場合のトランジスタＣとＤに相当するスイッチであり、ＳＷ１は回収経路ＸＶＨに、ＳＷ２は印加経路ＸＬＧに設けられる。
ＤＯ３１とＤＯ３２は、回収経路ＸＶＨと印加経路ＸＬＧにそれぞれ設けられた逆方向の電流を阻止するダイオードである。但し、かならず設ける必要はない。
【００２８】
ＤＯ３３とＤＯ３４も、回収経路ＸＶＨと印加経路ＸＬＧにそれぞれ設けられた逆方向の電流を阻止するダイオードであり、これらもかならず設ける必要はない。
ＤＯ３５とＤＯ３６、ＤＯ３７とＤＯ３８の組は、回収経路ＸＶＨと印加経路ＸＬＧを、それぞれ高電位の端子と低電位の端子に逆バイアスするように接続したリセット用ダイオードである。これらは、ＳＷ３とＳＷ４と共同して、電力回収回路による共通電極１４からの電力の回収及び蓄積した電力の共通電極１４へ印加によりインダクタンス素子６４と６５の両端に生じた電圧差を無くすように動作する。
【００２９】
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、電解効果トランジスタである実現できる。また、ＳＷ１、ＳＷ２は絶縁ゲート型バイポーラトランジスタ(Insulated Gated Bipolar Transistor:IGBT) で実現することもでき、その場合にはＤＯ３１とＤＯ３２を設けなくても効率等は低下しない。
また、インダクタンス素子６４と６５のインダクタンス量を異なることが可能であり、インダクタンス素子６４のインダクタンス量を、インダクタンス素子６５のインダクタンス量より大きくすることが望ましい。
【００３０】
また、走査電極側にも２系統の電力回収回路を設けることが望ましい。走査電極を駆動する走査駆動回路は、走査電極と回収経路又は印加経路の間に駆動用スイッチを設け、それに並行にダイオードを設けるフローティング型であっても、走査電極と回収経路又は印加経路の間にはダイオードのみを接続し、駆動用スイッチは走査電極と別の電源端子の間に接続するダイオードミキシング型であってもよい。
【００３１】
ここで、米国特許第4,070,663 号、第4,866,349 号、第5,081,400 号のように、電力回収回路が１系統の場合の問題点について簡単に説明する。
１系統の電力回収回路は、例えば、図１３に示した従来の構成のＸ電極側の電力回収回路である。この回路は、図示のように、Ｘ電極１４に接続されるインダクタンス素子として動作するコイル６１と、容量素子として動作するコンデンサＣ３と、コイル６１とコンデンサＣ３の間に接続されたトランジスタの組ＣとＤで構成される。トランジスタＣとＤは、機能的にはそれぞれ図１のＳＷ１とＳＷ２に相当する。上記米国特許第4,070,663 号ではコンデンサＣ３の替りに電源回路が使用されており、本発明でも同様に電源回路とすることが可能であるが、以下の説明ではコンデンサＣ３を使用した例で説明する。
【００３２】
図２は、図１３に示したＸ電極側の電力回収回路の問題点を説明する図である。
Ｘ電極の電位が、０ＶとＶｓの間で変化するように電圧を印加する場合、コンデンサＣ３にはＶｓ／２の電圧を蓄積しておく。Ｘ電極の電位を０３からＶｓに変化させる場合には、図２の（１）に示すようにコイル６１の両端は０Ｖになっている。この状態で、トランジスタＣを導通するとコンデンサＣ３からＶｓ／２の電圧がコイル６１の一方の端に印加され、コイル６１に電流が流れ、コイル６１のもう一方の端であるＸ電極の電位は上昇する。理想的には、Ｘ電極の電位は、コイル６１の逆起電力により、もう一方の端の電位Ｖｓ／２から更にＶｓ／２高いＶｓまで上昇する。実際には、各種のロスによりＶｓまで上昇することはないので、Ｖｓよりある程度低い電位まで上昇した時点でトランジスタＡを導通させてＶｓまで引き上げる。同様に、Ｘ電極の電位をＶｓから０Ｖに変化させる場合には、図２の（２）に示すようにコイル６１の両端はＶｓになっており、トランジスタＤを導通し、コイル６１の一方をＶｓ／２とする。コイル６１のもう一方の端の電位がＶｓ／２になった後、逆起電力によりＸ電極がＯＶになる。この際の電流をＣ３に戻すことにより回収される。この場合も、Ｘ電極の電位が０Ｖ近くに減少した時点で、トランジスタＢを導通させて０Ｖに引き下げる。すなわち、Ｘ電極の電位は、図２の（３）に実線で示すように変化する。破線は理想的な場合を示す。トランジスタＡを介してＸ電極の電位を引き上げる分及びトランジスタＢを介してＸ電極の電位を引き下げる分が損失になり、余分な電力が消費されることになる。従って、Ｘ電極の電位ができるだけ引き上げられ、又Ｘ電極の電位ができるだけ引き下げることが必要である。
【００３３】
電力回収回路によるＸ電極の電位の引上げ及び引下げには、トランジスタＣとＤのスイッチング速度が大きく影響し、スイッチング速度が速いほどＸ電極の電位を高く引き上げまた低く引き下げることが可能である。図２の（１）と（２）に示すように、トランジスタＣとＤは寄生容量を有する。図２の（１）に示すように、Ｘ電極の電位を０ＶからＶｓに変化させる前の状態ではコイル６１の両端の電位は０Ｖであり、コンデンサＣ３の電位はＶｓ／２であるから、トランジスタＣとＤの寄生容量にはＶｓ／２の電圧が印加され、電荷が蓄積されていることになる。トタンジスタＣが導通してコイル６１の一方の端がＶｓ／２になるには、トランジスタＣとＤの寄生容量に蓄積された電荷を相殺する必要がある。一般にトランジスタＣとＤの寄生容量は大きく、これらに蓄積された電荷を相殺するためにスイッチングの速度が低下していた。そのために、Ｘ電極の電位を十分に引き上げられず又引き下げられず、電力のロスが大きかった。
【００３４】
これに対して、本発明では、電力回収回路が回収経路ＸＶＨと印加経路ＸＬＧの２系統に分離されているため、スイッチＳＷ１とＳＷ２を構成するトランジスタの寄生容量は、別の経路のスイッチング速度に影響せず、影響するのはその経路のスイッチを構成するトランジスタの寄生容量のみである。そのため、寄生容量の影響を半減でき、その分スイッチング速度が向上し、Ｘ電極の電位を十分に引き上げ及び引き下げられ、電力のロスを低減できる。
【００３５】
また、電極の電位のスイチング速度は、上記とは別の問題を発生させる。図３はこの問題を説明する図である。
すでに説明したように、ＰＤＰ装置では、維持放電期間において、共通電極（Ｘ電極）１４と走査電極（Ｙ電極）１５の間で交互に逆極性の電圧を印加することにより放電を行っている。図３の（１）に示すように、走査期間のアドレス放電により共通電極１４と走査電極１５の表面にそれぞれ逆極性の電荷が蓄積される。これらの蓄積された電荷による壁電圧をＶｗとする。ここで、一方の電極に維持放電電圧Ｖｓを印加することにより、共通電極１４と走査電極１５の間にはＶｓ＋２Ｖｗの電圧が印加され、維持放電が行われる。維持放電により、共通電極１４と走査電極１５の表面の電荷はそれぞれもう一方の電極に移動するので、すべての電荷が移動した時点で維持放電電圧Ｖｓｃを印加する電極を切り換えると、上記と逆の現象が生じて、電荷は逆の方向に移動する。これを繰り返すことにより維持放電が行われる。維持放電が同じように繰り返されるためには、一方の電極に蓄積された電荷がすべてもう一方の電極に移動することが必要であり、移動しない電荷があると壁電圧Ｖｗが低下し、放電の強さが低下する。
【００３６】
電極の電位のスイッチング速度が高速であれば、図３の（２）に示すように、電極の電位が立ち上がる途中でセルの電圧（電極間の電圧）が閾値Ｖｆに達する。しかし、すぐには放電は開始されず、遅延して放電が開始される。実際にはセルの電圧がクランプ電圧にクランプされた時点頃に放電が開始される。これに対して、電極の電位のスイッチング速度が低速であれば、図３の（３）に示すように、セルの電圧が閾値Ｖｆに達した後クランプ電圧になるまでの時間があるために、セルの電圧がクランプ電圧になる前に放電を開始することになる。このような放電が生じると、電極に蓄積された電荷の一部がもう一方の電極に移動せず、ロスになるという問題が生じる。このような放電を繰り返すと壁電荷が減少し、放電強度の低下を引き起こす。このように、電極の電位のスイッチング速度はある程度高速であることが要求される。
【００３７】
一方、電極の電位のスイッチング時に流れる電流は電圧の時間微分で表され、変化が急激であるほど流れる電流は大きくなる。電力回収回路、駆動回路、電極には抵抗があり、抵抗による電力の消費は電流の２乗に比例する。そのため、電極の電位のスイッチング速度が高速であるほど抵抗による電力の消費は大きくなる。すなわち、電極の電位のスイッチング速度は２つの相反する要因を考慮して決定する必要がある。
【００３８】
電極の電位のスイッチング速度は、トランジスタの駆動能力や経路の抵抗等各種の要因によって決定されるが、インダクタンス素子はパネル容量Ｃｐと共振回路を構成し、その共振周期はインダクタンス値によって決定されるため、インダクタンス素子のインダクタンス値によって大きく影響される。本発明のように、電力回収回路が２つの経路で構成され、それぞれにインダクタンス素子が設けられている場合には、異なるインダクタンス値の素子を使用することにより、電力の回収と印加でスイッチング速度を変えることも可能である。例えば、図３の（４）に示すように、電力の印加は高速に、回収はそれより遅くすることも可能である。
【００３９】
【発明の実施の形態】
図４は、第１実施例のＰＤＰ装置の駆動装置の構成を示す図である。このＰＤＰ装置は、図９と図１０に示した３電極型のＰＤＰ装置である。従って、この駆動装置にはアドレスドライバ６も含まれるが、これは従来のものと同様であるので、ここでは図示しておらず、説明も省略する。
【００４０】
図４において、参照符号Ｃｐはパネル容量を示し、１４はＸ電極、すなわち共通電極を示し、１５はＹ電極、すなわち走査電極を示す。Ｘ電極１４に接続される回路部分がＸ電極駆動回路とその電力回収回路であり、Ｙ電極１５に接続される回路部分がＹ電極駆動回路とその電力回収回路である。
図４に示すように、Ｘ電極駆動回路とその電力回収回路は回収経路ＸＶＨと印加経路ＸＬＧの２つの経路で構成されている。回収経路ＸＶＨには、パネル容量Ｃｐの方から順に、ダイオードＤＯ３３、コイル６４、ダイオードＤＯ３１、トランジスタＴＲ３１が接続され、トランジスタＴＲ３１のもう一方の被制御電極はコンデンサＣ３に接続されている。ダイオードＤＯ３３とダイオードＤＯ３１はパネル容量ＣｐからコンデンサＣ３に向かう方向を順方向として接続されている。ダイオードＤＯ３３とコイル６４の接続部分とグランドとの間にはトランジスタＴＲ３３が接続されている。コイル６４とダイオードＤＯ３１の接続部分は、ダイオードＤＯ３５を介して電源Ｖｓに接続され、ダイオードＤＯ３６を介してグランドに接続されている。また、印加経路ＸＬＧには、パネル容量Ｃｐの方から順に、ダイオードＤＯ３４、コイル６５、ダイオードＤＯ３２、トランジスタＴＲ３２が接続され、トランジスタＴＲ３２のもう一方の被制御電極はコンデンサＣ３に接続されている。ダイオードＤＯ３４とダイオードＤＯ３２はコンデンサＣ３からパネル容量Ｃｐに向かう方向を順方向として接続されている。ダイオードＤＯ３４とコイル６４の接続部分と電源Ｖｓとの間にはトランジスタＴＲ３４が接続されている。コイル６５とダイオードＤＯ３２の接続部分は、ダイオードＤＯ３７を介して電源Ｖｓに接続され、ダイオードＤＯ３８を介してグランドに接続されている。トランジスタＴＲ３１とＴＲ３２が、それぞれ図１のスイッチ１とスイッチ２に、トランジスタＴＲ３３とＴＲ３４が、それぞれ図１のスイッチ３とスイッチ４に相当し、図示していない制御部からの信号でオン・オフ制御される。これらのトランジスタはすべて電界効果トランジスタ（ＦＥＴ）である。また、コイル６４と６５は、図１のインダクタンス素子を実現するものである。更に、ダイオードＤＯ３５〜ＤＯ３８は、コイル６４、６５に関連して回路内に発生するコイルの両端に残留する電位差をゼロにするものである。
【００４１】
また、Ｙ電極駆動回路とその電力回収回路については、図１３に示した特開平７−１６０２１９号公報に開示されたフローティング方式と呼ばれる回路と同一であり、ここでは簡単に説明する。Ｙ電極側の駆動回路と電力回収回路も、回収経路ＦＶＨと印加経路ＦＬＧの２つに分けられている。
参照符号１０１、１０２は対応するＹ電極にそれぞれ接続される駆動回路であり、Ｙ電極１５と回収経路ＦＶＨの間に接続されるダイオードＤＯ２とトランジスタＴＲ６と、Ｙ電極１５と印加経路ＦＬＧの間に接続されるダイオードＤＯ３とトランジスタＴＲ７を有する。トランジスタＴＲ６とＴＲ７は、プッシュプル回路１１０を構成する。例えば、走査パルスがＶｓｃからグランドに変化するパルスである場合、走査パルスが印加されるＹ電極に接続される駆動回路のトランジスタＴＲ６がオフ、ＴＲ７がオン状態になり、走査パルスが印加される以外のＹ電極に接続される駆動回路のトランジスタＴＲ６がオン、ＴＲ７がオフ状態になる。
【００４２】
回収経路ＦＶＨと印加経路ＦＬＧには、それぞれ図示のような素子が接続されている。参照符号７０で示す部分は、走査期間中に、回収経路ＦＶＨを走査電圧Ｖｓｃに、印加経路ＦＬＧをグランドにするための部分で、走査期間中にはトランジスタＴＲ８とＴＲ９はオン状態になり、それ以外の時にはオフ状態になる。参照符号８０で示す部分は、走査期間から維持放電期間に入る場合に、回収経路ＦＶＨに残留する走査電圧Ｖｓｃを除去するためのリーク回路部分である。参照符号９０で示される部分は、維持放電期間中に、印加経路ＦＬＧを維持放電電圧Ｖｓに、回収経路ＦＶＨをグランドにクランプするための回路であり、後述するように、トランジスタＴＲ１１とＴＲ１２は交互にオン・オフされる。参照符号６０で示される部分は、電力回収回路である。
【００４３】
図５は図４の第１実施例の駆動回路の動作を示すタイムチャートであり、図５を参照しながら図４の回路の動作を説明する。尚、図５においては、アドレス電極に関しての信号は省略されている。
図５に示すように、走査アドレス期間Ｓ−１に入る直前に、Ｙ電極１５のスキャンドライバ回路である走査ドライバ回路１０１を構成するトランジスタＴＲ６をオンの状態にすると同時に、トランジスタＴＲ８とトランジスタＴＲ９もオンとする。Ｙ電極１５を駆動するドライバ回路に接続する回収経路と印加経路ＦＶＨとＦＬＧ間の電圧がＶｓｃとなり、その結果、Ｙ電極のそれぞれは電位Ｖｓｃまで急速に充電される。この間Ｘ電極側のトランジスタＴＲ３４はオン状態になっており、Ｘ電極１４には電位Ｖｓが印加されることになる。このＸ電極１４に電位Ｖｓが印加された状態、及び回収経路と印加経路ＦＶＨとＦＬＧ間の電圧がＶｓｃである状態は、走査アドレス期間Ｓ−１の終了近くまで維持される。
【００４４】
一方、Ｙ電極のそれぞれは、上記したように電圧Ｖｓｃまで充電されるが、まず第１番目のＹ電極１５−１を駆動するドライバ回路１０１に接続する一方の印加経路ＦＬＧ１に接続されているプル側のトランジスタＴＲ７をオン状態とし、プッシュ側のトランジスタＴＲ６をオフ状態としておくことにより、このＹ電極の電位をグランドに落とし、その間のｔ１とｔ２において、このＹ電極１５−１に相当する表示データに応じたアドレス出力を適宜のアドレスドライバ６から印加して、データの書き込みを行う。このデータの書き込み動作においては、アドレスデータにより選択されたＹ電極１５−１上のセル部１０が、放電を行い、所定の壁電荷が対応するセル部１０に発生して、その後放電の発生したセル部１０は、セル部１０自身の壁電荷により放電は終息し、アドレスデータの書き込み操作が終了する。なお、この間その他のＹ電極１５−２〜１５−ｎの各電極を駆動するドライバ回路においては、プッシュ側のトランジスタＴＲ６がオンの状態となっている。
【００４５】
このような走査を各Ｙ電極１５−２〜１５−ｎのそれぞれについて実行し、走査アドレス期間Ｓ−１の終了間際の時刻Ｔ２において、トランジスタＴＲ８をオフとし、その後所定の時間が経過した時刻Ｔ３において、リーク用のトランジスタＴＲ１０をオン状態とする。この状態においては、トランジスタＴＲ９がオンとなっているので、時刻Ｔ４において、Ｙ電極を駆動するドライバ回路に接続する電源ラインＦＶＨとＦＬＧとに充電されていた高電圧であるＶｓｃは、トランジスタＴＲ１０からグランドに抜けるので、回収経路と印加経路ＦＶＨとＦＬＧ間の電圧は０Ｖになる。なお、トランジスタＴＲ９も時刻Ｔ４においてオフとなる。これと同時に、Ｘ電極１５の側のトランジスタＴＲ３４も、時刻Ｔ４においてオフの状態となり、走査アドレス期間Ｓ−１が終了する。
【００４６】
つまり、Ｙ電極側の電位を０Ｖとすると同時に、ダイオードＤＯ２を介して全てのＹ電極の電圧を０Ｖとし、更に回収経路と印加経路ＦＶＨとＦＬＧ間の電位も、０Ｖにすることによって、一連の走査期間を終了する。この際、Ｘ電極側においては、たて方向に放電が延びない様に、電圧Ｖｓを印加している。
次に、維持放電期間Ｓ−２においては、走査アドレス期間において放電したセル部分１０は、表示すべきセル部分１０に壁電荷を残した状態となっているので、この壁電荷を利用して、当該壁電荷の残存しているセル部分にのみ、交番の電圧を交互に印加して放電を繰り返す事によって、表示が行われる。なお、維持放電を行う場合には、全てのＹ電極に対して同時に同一の交番電圧を印加するものである。
【００４７】
先ず、維持放電期間の当初においては、Ｙ電極に対して所定の電圧Ｖｓを印加させるものであって、時刻Ｔ５に於いて、Ｘ電極側のトランジスタＴＲ３３がオン状態となり、Ｘ電極を０Ｖに維持する。その後、時刻Ｔ６に於いて、電力回収回路６０に設けたトランジスタＴＲ１４がオンとなり、コンデンサＣ２に蓄積された電力の一部を印加経路ＦＬＧに充電させることにより、Ｙ電極を駆動するドライバ回路に接続する一方の印加経路ＦＬＧの電位が上昇する。コンデンサＣ２の電荷が充分であれば、Ｙ電極を駆動するドライバ回路に接続する一方の印加経路ＦＬＧの電圧は、所定の電圧であるＶｓに迄上昇するが、一般的にはＶｓにまで上昇することはできないから、時刻Ｔ７において、トランジスタＴＲ１４がオフとなると同時に、トランジスタＴＲ１２をオン状態として、印加経路ＦＬＧの電圧をＶｓに持ち上げる。この電圧は、ダイオードＤＯ３を介して、表示パネル部のセル部分１０に印加される。
【００４８】
Ｔ８において、トランジスタＴＲ１２がオフとなると同時に、Ｘ電極側のトランジスタＴＲ３３がオフの状態となる。次いで、Ｔ９において、電力回収回路６０に設けたトランジスタＴＲ１３がオンとなり、Ｙ電極１５に充電されていた電圧Ｖｓの一部が、コンデンサＣ２に引き込まれて、ここに蓄積され、その電荷が、つぎのＹ電極の充電に使用されるものである。この動作によって、回収経路ＦＶＨの電圧は、急速に低下し、Ｔ１０においてトランジスタＴＲ１３がオフとなると同時に、トランジスタＴＲ１１をオン状態として、回収経路ＦＶＨの電圧を完全な０Ｖの状態に降下させる。
【００４９】
Ｘ電極側においては、トランジスタＴＲ１１がオン状態の間のＴ１１において、トランジスタＴＲ３２がオンとなり、コイル６５を介して、Ｘ電極１４の電位を持ち上げ、Ｔ１２に於いてトランジスタＴＲ３２がオフすると同時に、トランジスタＴＲ３４がオンすることによって、Ｘ電極１４の電位は、所定の電圧であるＶｓに持ち上げられる。この間、セル部分１０のＹ電極側における電圧は、ダイオードＤＯ２を介してグランドの電位が、０Ｖに維持されている。
【００５０】
次いで、Ｔ１３において、トランジスタＴＲ１１とトランジスタＴＲ３４が同時にオフとなる。その後Ｔ１４でトランジスタＴＲ３１がオンになり、Ｘ電極１４の電位は立ち下がると共に、セル部分１０に蓄えられた電荷の一部が、コンデンサＣ３に充電される。Ｘ電極１４の電位がある程度低下した時点で、トランジスタＴＲ３３がオンし、Ｘ電極１４の電位を０Ｖに引き下げる。このようにして１サイクルの維持放電動作が終了する。
【００５１】
その後は、上記の様な動作が所定の回数繰り返されて、表示パネルの所定のセル部分１０が、所定の輝度で発光させる。尚、セル部分１０における輝度のレベルは、維持放電期間における交番電圧の付与回数により決定される。
以上の表示動作が終了した場合には、全セル部分１０の壁電荷を初期化操作により消滅させて、次のフレームの動作を行う。
【００５２】
図６は、第２実施例のＰＤＰ装置の駆動装置の構成を示す図である。
図４と比較して明らかなように、第２実施例のＰＤＰ装置の駆動装置は、第１実施例のものとほぼ同様の構成を有しており、異なるのは、Ｘ電極側の電力回収回路において、回収経路ＸＶＨと印加経路ＸＬＧの一部が共通化されていることである。
【００５３】
残留インダクタンスを除去するための電源Ｖｓに接続されるダイオードＤＯ３９とグランドに接続されるダイオードＤＯ４０は、共通化されている部分に接続されており、共通化することができる。これにより部品点数を削減できる。
第２実施例の駆動装置においては、回収した電力を蓄積するコンデンサＣ３への接続経路を切り換えるスイッチとして動作するトランジスタＴＲ３１とＴＲ３２は、ダイオードＤＯ３１とＤＯ３２を介して接続されている。ダイオードＤＯ３１とＤＯ３２の接続方向は、トランジスタＴＲ３２からＴＲ３１に向かって電流が流れる方向が順方向であるから、トランジスタＴＲ３１とＴＲ３２の寄生容量は、トランジスタＴＲ３１がオフからオンに変化する時のスイッチング速度には影響しないが、トランジスタＴＲ３２がオフからオンに変化する時のスイッチング速度には影響する。そのため、寄生容量の影響を低減してスイッチング速度を高速化し、回収した電力をＸ電極１４へ印加する場合の到達電圧を高くして消費電力を低減する点については十分とはいえない。しかし、コイルは経路別に２つ設けられているため、コイルのインダクタンス値を異ならせて電力の回収時と印加時でスイッチング速度を異ならせることは可能である。
【００５４】
第２実施例のＰＤＰ装置の駆動装置の動作は、図５のタイムチャートで説明した第１実施例の動作と同じである。
図７は、第３実施例のＰＤＰ装置の駆動装置の構成を示す図である。
図４と比較して明らかなように、第３実施例のＰＤＰ装置の駆動装置は、第１実施例のものとほぼ同様の構成を有しており、異なるのは、Ｘ電極側の駆動回路のダイオードＤＯ３３とＤＯ３４とＹ電極側の走査電圧印加回路７０が除かれている点と、Ｙ電極側の駆動回路である。
【００５５】
ダイオードＤＯ３３とＤＯ３４がないため、コイル６４と６５は常時接続された状態にある。そのため、Ｘ電極１４との接続点の電圧が変化すると、両方のコイルの端の電位が変化するが、ダイオードＤＯ３１とＤＯ３２があるために、動作しない経路側のコイルにはほとんど電流は流れない。従って、その影響は小さく、第１実施例のものに比べて、若干効率が低下するだけである。
【００５６】
また、Ｙ電極側の駆動回路では、トランジスタＴＲ１５がＹ電極１５と走査電圧Ｖｓｃを供給する電源との間に接続され、トランジスタＴＲ１６がＹ電極１５とグランドとの間に接続されている。また、Ｙ電極１５と回収経路ＦＶＨ、Ｙ電極１５と印加経路ＦＬＧの間にはダイオードＤＯ２とＤＯ３がそれぞれ接続されている。アドレス走査期間には、トランジスタＴＲ１５とＴＲ１６が直接走査パルスを印加する。従って、走査電圧印加回路７０は必要ない。このような回路はダイオードミキシング方式と呼ばれる。
【００５７】
第３実施例のＰＤＰ装置の駆動装置の動作は、図５のタイムチャートで説明した第１実施例の動作と同じである。
以上説明した第１から第３実施例では、スイッチとして動作するトランジスタはすべてＭＯＳＦＥＴ（電界効果）トランジスタであった。これは、一般的にＭＯＳＦＥＴトランジスタの方が、バイポーラトランジスタに比べて動作速度が速いためである。近年、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）と呼ばれるＭＯＳＦＥＴトランジスタと同等の動作速度、尖頭電流容量等の特性を有しながら、バイポーラトランジスタの特徴である良好な導通特性を有する素子が使用されるようになってきた。第４実施例は、スイッチとしてこの絶縁ゲート型バイポーラトランジスタを使用した例である。
【００５８】
図８は、第４実施例のＰＤＰ装置の駆動装置の構成を示す図である。
図４と比較して明らかなように、第３実施例のＰＤＰ装置の駆動装置は、第１実施例のものとほぼ同様の構成を有しており、異なるのは、トランジスタＴＲ３１とＴＲ３２の替わりに絶縁ゲート型バイポーラトランジスタＩＧＢＴ３５とＩＧＢＴ３６が設けられ、ダイオードＤＯ３１とＤＯ３２が除かれている点である。上記のように、絶縁ゲート型バイポーラトランジスタはＭＯＳＦＥＴトランジスタと必要な項目について同等かそれ以上の特性を有しており、より効率のよい電力回収回路が実現できる。また、ダイオードＤＯ３１とＤＯ３２はなくても電力回収回路として動作するものであり、特に問題は生じない。
【００５９】
【発明の効果】
以上説明したように、本発明によれば、３電極型の平面表示装置において、維持放電動作が行われる１対の電極のうちＸ電極についても効率のよい電力回収の可能な２経路の電力回収回路が設けられるため、より一層の省電力化が図れる。
【図面の簡単な説明】
【図１】本発明の原理構成を示す図である。
【図２】１経路の電力回収回路の問題点を説明する図である。
【図３】スイッチング速度の影響を説明する図である。
【図４】第１実施例のＰＤＰ装置の駆動装置の構成を示す図である。
【図５】第１実施例の駆動装置によるＰＤＰ装置の動作を示すタイムチャートである。
【図６】第２実施例のＰＤＰ装置の駆動装置の構成を示す図である。
【図７】第３実施例のＰＤＰ装置の駆動装置の構成を示す図である。
【図８】第４実施例のＰＤＰ装置の駆動装置の構成を示す図である。
【図９】平面表示装置の構成の概略を説明する平面図である。
【図１０】平面表示装置の１つのＰＤＰ装置において使用されるセル部分の構成の例を示す断面図である。
【図１１】平面表示装置の駆動方法の一例を説明する図である。
【図１２】平面表示装置を動作させる駆動電圧波形の例を示す図である。
【図１３】従来の、平面表示装置の構成を示す図である。
【符号の説明】
１…表示パネル
３…Ｙ電極側共通ドライバ回路
４，４−１〜４−ｎ…Ｙ電極ドライバ回路
５…Ｘ電極側共通ドライバ回路
６…アドレスドライバ回路
１０…セル部
１２、１３…基板
１４…共通（Ｘ）電極
１５…走査（Ｙ）電極
１６…アドレス電極
１７…壁部
１８…誘電体層
１９…蛍光体
２０…放電空間
２１…ＭｇＯ膜
６０…電力回収回路
７０…走査電源回路
８０…リークスイッチ
９０…維持放電電源
１０１、１０２・・…Ｙ電極ドライバ
１１０…プッシュプル型のドライバ回路
【図１】
0003672669.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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