(57)【特許請求の範囲】
【請求項１】
ディジタル有限インパルス応答フィルタとして動作するように接続され且つ逆標準構造をなす第１の縦続接続回路であって、フィルタ重み付け信号を受け取るための第１の複数の入力タップと、複素入力データ・サンプルを受け取るための単一の入力と、フィルタ済みデータを出力するための出力とを備えた第１の縦続接続回路と、
前記のフィルタ済みのデータを受信するよう結合され、誤差信号を生成するための誤差信号源と、
逆標準構造をなす第２の縦続接続回路であって、前記入力データの複素共役サンプルを受け取るための第２の複数の入力タップと、前記誤差信号源から誤差信号を受け取るための単一の入力と、一連の重み付け信号を生成するための出力とを備えた第２の縦続接続回路と、
前記第２の縦続接続回路が前記第１の縦続接続回路のための重み付け信号発生器として機能するように、前記第１の縦続接続回路の前記第１の複数の入力タップに印加される重み付け信号の時間順序とは逆の時間順序で、前記入力データの複素共役サンプルを前記第２の縦続接続回路の前記第２の複数の入力タップに加えるための順序付け回路手段と、
前記一連の重み付け信号を前記第２の縦続接続回路から前記第１の複数の入力タップのそれぞれに接続するためのスイッチ手段と、
を具備する適応性等化器。
【請求項２】
フィルタ重み付け信号を記憶するために前記第１の複数の入力タップに接続された第１の組の記憶レジスタと、複素共役サンプルを記憶するために前記第２の複数の入力タップに接続された第２の組の記憶レジスタとを更に備え、前記の記憶されたフィルタ重み付け信号が前記重み付け信号によって更新され、前記の記憶された複素共役サンプルが前記入力データの複素共役サンプルによって更新される、請求項１記載の適応性等化器。
【請求項３】
ディジタル通信チャンネルにおける振幅及び位相の歪みを補償するための等化方法であって、
ディジタル有限インパルス応答フィルタとして動作するように接続され且つ逆標準構造をなす第１の縦続回路であって、フィルタ重み付け信号を受け取るための第１の複数の入力タップと、複素入力データのサンプルを受け取るための単一の入力と、フィルタ済みデータを生成するための出力とを備える第１の縦続回路に複素データの前記サンプルを提供する段階と、
前記のフィルタ済みデータから誤差信号を生成する段階と、
逆標準構造をなす第２の縦続接続回路であって、入力データの複素共役サンプルを受け取るための第２の複数の入力タップと、前記誤差信号を受け取るための単一の入力と、一連の重み付け信号を生成するための出力とを備える第２の縦続回路に前記誤差信号を提供する段階と、
前記第２の縦続接続回路が前記第１の縦続接続回路のための重み付け信号発生器として機能するように、前記第１の縦続接続回路の前記第１の複数の入力タップに印加される重み付け信号の時間順序とは逆の時間順序で、前記入力データの複素共役サンプルを前記第２の縦続接続回路の前記第２の複数の入力タップに加える段階と、
を備える等化方法。
【請求項４】
フィルタ重み付け信号を前記第１の縦続接続回路の前記第１の複数の入力タップにおいて記憶レジスタに記憶させるとともに、複素共役サンプルを前記第２の縦続接続回路の前記第２の複数の入力タップにおいて記憶レジスタに記憶させる段階と、
前記記憶レジスタに記憶された前記フィルタ重み付け信号を重みによって更新するとともに、前記記憶レジスタに記憶された前記複素共役サンプルを前記入力データの複素共役サンプルによって更新する段階と、
を更に備える、請求項３に記載の等化方法。
【請求項５】
ディジタル通信チャンネルにおける振幅及び位相の歪みを補償するための等化装置であって、
ディジタル有限インパルス応答フィルタとして動作するように接続され且つ逆標準構造をなす第１の縦続回路であって、フィルタ重み付け信号を受け取るための第１の複数の入力タップと、複素入力データのサンプルを受け取るための単一の入力と、フィルタ済みデータを生成するための出力とを備える第１の縦続回路に、複素データの前記サンプルを提供する手段と、
前記のフィルタ済みデータから誤差信号を生成する手段と、
逆標準構造をなす第２の縦続接続回路であって、入力データの複素共役サンプルを受け取るための第２の複数の入力タップと、前記誤差信号を受け取るための単一の入力と、一連の重み付け信号を生成するための出力とを備える第２の縦続回路に前記誤差信号を提供する手段と、
前記第２の縦続接続回路が前記第１の縦続接続回路のための重み付け信号発生器として機能するように、前記第１の縦続接続回路の前記第１の複数の入力タップに印加される重み付け信号の時間順序とは逆の時間順序で、前記入力データの複素共役サンプルを前記第２の縦続接続回路の前記第２の複数の入力タップに加える手段と、
を備える等化装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は実用的伝送回路の有効な周波数帯域内で当然発生する線形振幅及び位相歪みを等化する（すなわち、補償する）ために最新の電気通信において使用される適応性等化器の設計及び回路実現に関する。これらの歪みが補償されたならば、技術上周知のように、所与の回路は相当に高いレートで実質上際限のない伝送距離にわたって、送信された情報の正しい受信が可能である。
【０００２】
特に、この発明は通信回路又はチャンネルにより伝送された信号をそれの歪みの測定のために使用される動的適応性等化器に関係している。このような回路は、通信回路の受信端における測定誤差を最小化するように回路の振幅及び位相特性を時間的に変更する。
【０００３】
適応性等化器は、歪み特性が伝送の開始時点において未知であるか又は何らかの理由のために伝送中変化することがある回路に関連して使用するために必要とされる。代表的な回路は、可変多重経路、ディジタル音声・データその他の信号を運ぶ無線伝送、並びに交換式電話回線を有する回路を含む。典型的な適応性等化器の動作においては、情報を運ばない繰返し信号を用いて通信を確立することができる。この等化器は伝送回路の歪みを補償するように迅速に調整される。情報伝送が開始された後、情報信号はフィルタ特性の反復する動的補正のために連続的に使用される。
【０００４】
更に明確には、この発明は、伝送線の等化を行うために、又は、ディジタル音声のデータその他の信号を運ぶ無線伝送における可変及び多重経路に起因する信号歪みを除去するためにディジタル標本化及び計算過程を用いて実現された適応性等化器に関係している。
【０００５】
【従来の技術】
ディジタル動作する適応性等化器は電気通信技術においては周知である。すべての等化器はその基本原理においては電気的フィルタであり、適応性等化器は典型的には有限インパルス応答フィルタの形式を取る電気的に適応可能なフィルタに基づいており、これの若干の形式のものが１９８８年９月１３日発行の米国特許第４，７７１，３９５号に記述されている。
【０００６】
動的に適応可能な電気的フィルタに加えて、適応性等化器は、既知の振幅の単一の入力パルスに応答したときの時間的なフィルタ出力を定義する一連の制御入力（「重み」と呼ばれる）を発生するための手段を必要とする。この手段は通常は重み発生器と呼ばれており、その出力は、実際上は、一様な時間間隔で入力するパルスに対するフィルタの応答の測定値であるが、重みと呼ばれる。
【０００７】
重み発生器は、フィルタの出力をその期待値と比較することにより導出された誤差信号をその入力として使用する。これらの回路はディジタル・データ伝送に使用されるので、所望の出力信号は非常に限定された数の値を取る。
【０００８】
従来の適応性等化器の中には、ＦＩＲフィルタ機能及び重み発生器（ＷＧ）機能に対して同じ回路を使用するものがある。この従来の技術とは対照的に、この発明は逆標準構造（ｉｎｖｅｒｓｅ  ｃａｎｏｎｉｃａｌ  ｓｔｒｕｔｕｒｅ）を重み発生器として使用する。以前の適応性等化器の一例として、本出願人の製品であるモービル・リンク１／２レシーバ・プログラム（ＭＬＲＰ）受信機は、その適応性等化器のＦＩＲ及びＷＧ機能のためにゾラン（Ｚｏｒａｎ）８９１  ＦＩＲフィルタ・チップを使用している。他の例も又、適応性等化器に適用されるＦＩＲ及びＷＧのためにゾランを使用しているものと考えられる。ゾラン・チップはハリスによってＨＳＰ４３８９１として二次供給されている。
【０００９】
ホワイトの米国特許第４，５２４，４２４号はトランスバーサル・フィルタ（有限インパルス応答フィルタはこれの特殊の例である）が、乗算器、積分器及び時間遅延器を備えるタップ重み計算機（Ｔａｐ  Ｗｅｉｇｈｔ  Ｃｏｍｐｕｔｅｒ）からの一組の並列出力として重み信号を導出する一形態を記述している。そのような従来技術の適応性等化器の典型例即ちホワイトの発明は、重み発生器とフィルタとの間に設けられ、それぞれが重み信号をフィルタの一つの縦続段に転送する多数の電気的接続部を備えている。
【００１０】
【発明が解決しようとする課題】
この発明の目的は、最も複雑なディジタル素子即ちフィルタ及び逆標準構造に類似の回路を重み発生器として利用する設計になっている適応性ディジタル・フィルタ（等化器）を提供することである。その実用的利益は、等化器のための設計時間の短縮及び生産原価の低減である。これらの利益は、単一の半導体チップ上にフィルタ及び重み発生器を有する適応性フィルタばかりでなくフィルタ及び重み発生器が別々のチップ又はチップと他の構成部分との集まりからなる適応性フィルタにも当てはまる。
【００１１】
この発明の別の目的は、同じ設計の多数の集積回路から一群の適応性等化器を構成するのに必要な付加的な集積回路（「グルー・チップ（ｇｌｕｅ  ｃｈｉｐ）」）の数を最少化することである。
【００１２】
この発明の更に別の目的は、適応性フィルタの多数の重み付け入力を駆動するための単一の出力を有する重み発生器回路を使用することである。
この発明のなお別の目的は、情報信号を処理するために必要とされるよりもかなり高速での動作が可能な安価な集積化ディジタル回路を使用し、これの出力の多重使用により、それらの情報信号のための適応性フィルタのコスト及び複雑性をかなり低減することである。
【００１３】
【課題を解決するための手段】
これらの目的は、この発明の一実施例においては、市販の入手可能な集積化ディジタル回路を組み込んだ新規な回路により実現される。別の実施例においては、これらの回路は重み発生器機能及び適応性フィルタ機能のために同じ部分回路を組み込んだ大規模集積回路により実現される。
【００１４】
この発明による適応性フィルタ又は等化器は、ディジタル有限インパルス応答フィルタとして動作するように接続された逆標準構造（図１参照）に構成された第１の縦続回路を備えており、この第１の縦続回路は、フィルタ重み付け信号の印加のための第１の複数の入力タップ、入力データ・サンプルのための単一の入力、及びフィルタ済みデータのための出力を有している。第２の縦続回路は、逆標準構造（図１参照）に構成され、入力データの信号サンプルを受け取るための第２の複数の入力タップ、誤差信号を受け取るための単一の入力、及び、一連の重み付け信号を与えるための出力を備えている。順序付け回路は、第１の縦続回路の複数の入力タップに加えられた重み付け信号の時間順序とは逆の時間順序で第２の縦続回路の連続した縦続段にデータ信号を加え、従って第２の縦続回路は第１の縦続回路に対する重み付け信号発生器として機能する。第１の縦続回路及び第２の縦続回路の入力側の記憶レジスタは、それぞれ重み付け信号及びデータ信号によって更新され、単一の入力の多重縦続段への印加を多重化する作用を行う。誤差信号は第１の縦続回路の出力から取り出されて第２の縦続回路の誤差入力に加えられる。
【００１５】
【実施例】
逆標準構造のＦＩＲフィルタは図１に定義され、入力スイッチ１５は含まれない。当該フィルタはＮ個のタップを有する（ただし、Ｎは１以上の任意の整数であり、図１の例においてはＮ＝４である）。各タップ（例えば、図１の最も左側のタップ）は乗算器１０−１、加算器１３−１、タップ遅延素子１４−１、係数レジスタ１２−１からなり、複数のＮ個のタップが図１に示すように縦続接続される。
【００１６】
各クロック時間に、以下の順序で処理が所与のタップで生じる。
１）係数レジスタの内容が第１の入力Ｂと乗算される、
２）乗算の結果が加算器の左側の入力に加えられる（ただし、最も左側のタップの場合には、左側の入力とは第３の入力Ｃであり、他のタップの場合には、左側の入力とは、左隣のタップのタップ遅延素子の最新の内容である）、
３）タップ遅延素子の内容が加算器の出力と置換される。
【００１７】
更に、図１は入力スイッチ１５を示しており、該スイッチの目的は、係数レジスタにデータを適用することである。クロック毎に、スイッチのワイパーがその割り当てられた方向（動作モードにしたがって右又は左）に１タップずつ進む。ワイパーが所与の係数レジスタを指すと、当該係数レジスタの内容が第２の入力からの新たな情報によって更新される。ワイパーにより指されなかった他の係数レジスタはそれまでの値を保持する。このようにして、１つの係数レジスタがクロック毎に更新され、Ｎクロック期間の経過毎に全部の係数レジスタは更新の受信を完了する。
【００１８】
図１は、フィルタ又は重み発生器の応用に適した単一の電子回路を示している。図示の例はＮ＝４の縦続段を含んでいるけれども、任意の適当な数の段が使用され得る。また、図１〜図６の全部の信号は複素数であり、実数部と虚数部とからなる。
【００１９】
この回路の中央の素子は複数のディジタル乗算器１０―１、１０―２、１０―３、１０―４を含んでおり、これらの出力１１―１、１１―２、１１―３、１１―４は、第１信号入力Ｂと、同じ複数の記憶レジスタ１２―１、１２―２、１２―３、１２―４から導出された一組の複素数値との複素積である。乗算器は種々の方法で、例えば、完全にディジット毎に並列の二進動作（リード・オンリ・メモリに記憶された乗算表における探索と等価である）、直列ビット・バイ・ビット乗算、又は他の任意の論理的に正しい符号付きの整数乗算論理を用いて実現することができる。各乗算器により生成された積は、複素ディジタル加算器１３―１、１３―２、１３―３及び１３―４への一方の入力を形成し、これらの加算器の他方の入力はその左側の加算器から得られるが、Ｔとして示された通常の遅延回路１４―１、１４―２、１４―３及び１４―４によって１クロック・サイクル遅延されている。最も右の加算器１３―４の遅延出力は回路出力を形成する。
【００２０】
このようなフィルタの共通の応用は、位相変調及び振幅変調信号の検出である。この場合には、図示の入力及び重み値のそれぞれは時系列の対の値であって、その一方は信号の複素基低帯域表示の同相成分又は実数成分（Ｉ）を、他方は直角位相分又は虚数成分（Ｑ）を表している。従って、各レジスタは実際上は一対のレジスタ（一方はＩ値に、他方はＱ値に対するもの）からなっている。同様に、加算器は二つの加算器を備え、乗算器は二つの加算器と四つの乗算器とを備えていて、同相項及び直角位相項を正しく組み合わせる。この手法は実数値の信号にも等しく機能する。
【００２１】
レジスタ１２―１、１２―２、１２―３、１２―４に記憶されるディジタル数値は図面に概略的に示された電子スイッチ１５から得られる。この電子スイッチは各クロック・サイクルの期間に入力Ａを記憶レジスタ１２―１、・・・、１２―４に接続し、この時点で入力Ａは当該レジスタに記憶された値を更新する。クロック・パルスの間に、スイッチ１５は左または右へ１レジスタだけ進む。一連のレジスタの左端又は右端まで進んだ後、スイッチは次に反対端のレジスタへ移動し、そのサイクルを継続する。スイッチ１５の進行方向は、例えば制御端子への電圧の印加によるか、マルチプレクサ論理回路（図示せず）によるなどして静的に形成されるようになされている。
【００２２】
各記憶レジスタ１２―１、・・・、１２―４は、選択された数の二進数字を有する複素数を記憶するように設計されてもよく、また、乗算器１０―１、・・・、１０―４及び加算器１３―１、・・・、１３―４は対応する数の二進数字を取り扱うように設計される。一例として、複素乗算器１０―１、・・・、１０―４はそれぞれ４つの実数乗算器からなり、各実数乗算器は８ビット入力の対を１６ビットの積へ結合するように設計され、加算器１３―１、・・・、１３―４は各成分（実数及び虚数）について最大で２０ビットを有する出力値を保持するように設計されればよい。
【００２３】
入力Ｃは、図５に示された例におけるように、フィルタ・タップの数を拡張するために別の回路に接続される場合、及び、回路が図３に示されたように重み発生器として使用される場合に用いられる。
【００２４】
通常のディジタル・クロック・パルスは、図示されたように各部の回路において発生され、回路の動作を制御し、順序付けるために使用される。開示を明確にするために、図において使用される慣例に従って、クロック入力が示されていないけれども、回路の各記憶レジスタは共通のクロック・パルスを受け取る。同様に、回路の各部は、開示の明確さのために使用される慣例において省略された外部電源により供給される電力によってエネルギー供給される。
【００２５】
図２のＦＩＲフィルタ構成においては、信号入力Ｂは入力データ信号即ち一連の複素整数ディジタル値を含み、これは、例えば、各クロック・パルス毎にアナログ入力信号を標本化することによって導出され得る。第２の入力Ａは、この場合には一連の重み付け値であって、各レジスタ１６−１、１６―２、１６―３及び１６―４における値を順に更新し、この構成においては左方へ順序付けを行う。この回路はＦＩＲフィルタの機能を正しく実施し、このフィルタの標本時点（すなわち、クロック・パルス）ｎにおける出力ｙnは
【００２６】
【数１】
0003621710.tif 000002
【００２７】
によって与えられる。ただし、
ｘn＝標本時点ｎにおけるフィルタ入力
ｙn＝標本時点ｎにおけるフィルタ出力
ｗi＝ｉ番目のタップの重み｛ｉ＝０、１、２、・・・、Ｎ―１｝
Ｎ＝タップ重みの数（例えば、図示の例では４）
である。
【００２８】
値ｘn，ｙn及びｗiのそれぞれは、同相成分及び直角位相成分を含んでおり、これらの成分は複素数の組合せ規則に従って組み合わされる。特に、和の同相成分は同相成分の和であり、直角位相成分についても同様である。積の同相成分は同相成分の積から直角位相成分の積を引いたものである。積の直角位相成分は第１の同相成分と第２の直角位相成分との積に、第２の同相成分と第１の直角位相成分との積を加えたものである。
【００２９】
図３は、適応性フィルタで使用するための重み発生器として動作するように形成された同じ回路を示している。第２の縦続接続回路の複数の入力タップは入力データの複素共役信号サンプルを受け取る。この応用のための構成は、レジスタＲＥＧを更新するために使用される第２の入力が左から右への順序で切り換えられ、Ｎ個の重みのそれぞれが誤差信号により正しく更新されることを必要とする。加えて、加算器チェーンの出力は、この場合には、その入力Ｃにフィードバックされる。標本時点ｎにおける重み発生器出力に対する正しい増分（前の標本時点における重み値との差）は、標本時点ｎにおける検出誤差と標本時点ｎ、ｎ＋１、・・・、ｎ＋Ｎ―１における共役入力データ値との積であり、
【００３０】
【数２】
0003621710.tif 000003
【００３１】
によって表される。ただし、
△ｗi,n＝標本時点ｎにおけるｉ番目のタップ重みの増分｛ｉ＝０、１、２、・・・、Ｎ―１｝、
＊＝複素共役演算を示す記号
ｅn＝標本時点ｎにおける誤差入力
ｘn＝標本時点ｎにおけるデータ入力
である。
【００３２】
この式は、各タップにおける重み増分が、誤差シーケンスと共役データ・シーケンスとの間に適用される遅延において他のタップにおける重み増分と相違する、ということを示している。重みは、図３に示すように、出力Ｄを第３の入力Ｃに接続することによって形成されるフィードバック・ループを回って常に時計方向に巡回している。重みは、図３におけるタップ遅延レジスタＴを通って右へ移動するにつれて、そのときの誤差信号と図３に示すデータ・レジスタＲＥＧに常駐する共役データとの積によって増分される。誤差と共役データとの正しい遅延を所与の重みについて維持するために、図３上部に示すスイッチ・ワイパーは重みと同じ方向、即ち左から右へ移動しなければならない。
【００３３】
各重みが巡回するにつれ、重みは出力Ｄに周期的に現れ、その時点において、各重みは、更新された重みとしてＦＩＲフィルタへの適用のために利用可能である。図３のスイッチ・ワイパーは入力共役データと同じ方向に進んでいるので、誤差とデータとの間の小さい方の遅延に対応する重みがまず出力され、誤差とデータとの間の大きい方の遅延に対応する重みは最後に出力される。
【００３４】
図２のＦＩＲ構造においては、右側のタップ遅延レジスタ１６−４は入力から出力へ向かって最小の遅延（１時間単位Ｔ）を有する入力データに対応し、左のタップ遅延レジスタ１６−１は入力から出力へ向かって最大の遅延（時間単位Ｔの４倍）を有する入力データに対応する。更新された重みをＦＩＲフィルタに適用する際には、誤差とデータとの間の最小の遅延に対応する重み（重み発生器から出力される最初の重み）が、入力から出力へ向かって最小の遅延を有するＦＩＲフィルタ・タップに適用される。同様に、誤差とデータとの間の最大の遅延に対応する重み（重み発生器から出力される最後の重み）が、入力から出力へ向かって最大の遅延を有するＦＩＲフィルタ・タップに適用される。こうして、ＦＩＲフィルタにおいては、図２のスイッチ・ワイパーは右から左へ移動し、これは図３の重み発生器のスイッチ・ワイパーの移動方向とは逆である。
【００３５】
増分タップ重み値は、標本時点ｎにおけるタップｉに対する出力タップ重みが
【００３６】
【数３】
0003621710.tif 000004
【００３７】
によって与えられるよう、加算器によって前の増分の和と組み合わされる。
重み発生器回路の構成の本質的部分は、図３に示すように、その出力Ｄを内部的又は外部的にその入力Ｃに帰還接続した部分である。それゆえ、重みは加算器及び遅延Ｔにより形成されたシフトレジスタを循環し、その過程において連続的に増分更新される。
【００３８】
図４は、重み発生器に構成された回路の重み出力（Ｄ）をフィルタ構成された回路の入力Ａに接続することによって、この発明を組み込んだ適応性等化器を形成するための図２及び図３の回路の接続を示している。データ・サンプルはＦＩＲフィルタ３０の入力Ｂに入り、最新の組の重みを用いてフィルタされ、ポートＤに出力される。重みは、クロック当たり一つの重みの速度でＦＩＲフィルタの入力Ａへロードされる。ＦＩＲフィルタの入力Ｃは零に結ばれる。データ・サンプルは重み発生器３１の入力Ａに入り（内部で共役化され）、入力Ｂにおける誤差と相関させられて更新済みの重みを生成する。この更新済みの重みはポートＤで重み発生器３１を出る。重み発生器のポートＤは重み累算機能のために内部的に入力Ｃに結ばれている。誤差の生成及びその他の補助的機能は外部的に行われる。データ入力及び誤差は通常の方法で信号検出回路から導出される。
【００３９】
図５は、図４におけるものの２倍のタップ数を有する適応性等化器を形成するための同じ四つの回路の接続を示している。この場合には、ＦＩＲ回路の出力Ｄは右側の対応する回路の入力Ｃに接続される。同様の方法による縦続接続は任意の長さについて行うことができる。データ入力は、付加的な遅延を伴わずに最も右の重み発生器に加えられる。左方へ縦続接続された各重み発生器は、左の重み発生器に示されたクロックによってＴＤだけ遅延されたデータ入力を受け取る。図示の実施例に対しては、遅延は内部的に行われるものとして示されている。遅延を外部的に行い、データ入力バスと入力Ａとの間に印加してもよい。
【００４０】
図６は、コンピュータ・シミュレーションの出力を再現しており、等化器出力（ａ）、等化器誤差（ｂ）、入力データ（ｃ）、及び、シミュレーションにおいて逆標準重みバス信号として特徴付けられた重み信号（ｄ）を表示している。コンピュータ・シミュレーションにより生成されたトレースの重要な点は、出力（ａ）は、重み付け値の自動的且つ動的調整の所要期間の後には、遅延を除いて、入力（ｃ）と実質上同じになるということである。誤差値（ｂ）は最初は大きく、調整期間後にほとんどゼロに減少する。図示の重みバス・データは、ＦＩＲフィルタ構成の回路のレジスタＲＥＧに記憶された重み値に適用されたとき、単一の重みが高い値（１と等価）に達し、他のすべてがほぼゼロにとどまるという状況を表している。
【００４１】
図７は、アプリケーション・スペシフィック集積回路（ＡＳＩＣ）チップによて構成された有限インパルス応答（ＦＩＲ）フィルタ、及び、次の諸元におい
て縦続接続されたＡＳＩＣにおける重み発生器ＷＧの配列を示しており、
タップ数：１６
シンボル当りのサンプル数：Ｔ／２
ダイバーシティ・チャンネルの数：Ｎ／２
である。これは種々の諸元におけるシステムの拡張可能性を証明している。
【００４２】
以上の説明は、特定の応用を記述したものであるが、この発明は、減衰がなく且つ歪みのない信号が誤差信号を導出することができる形式を有し、この誤差信号のゼロへの減少が減衰及び歪みの除去を意味する任意の適応性フィルタ、等化器その他の電気的フィルタ応用に適用可能である。
【図面の簡単な説明】
【図１】フィルタ、及び「逆標準」と呼ばれる関連の重み発生器のための共通の基礎として使用される構成可能な回路の代表的な形を示す図。
【図２】この回路の適応性フィルタ構成を示す図。
【図３】この回路の重み発生器構成を示す図。
【図４】適応性等化器を形成するための図２及び３の回路の相互接続を示す図。
【図５】２倍の数のフィルタ素子を有する適応性等化器を形成するための２対の同じ回路の相互接続を示す図。
【図６】この発明の動作のコンピュータ・シミュレーションの結果を表示した図。
【図７】４Ｎ個の等化器ユニットを用いての１６Ｔ／２間隔のタップ及びＮ／２ダイバーシティ・チャンネルによるこの発明の実施例を示す図。
【図１】
0003621710.tif 000005
【図２】
0003621710.tif 000006
【図３】
0003621710.tif 000007
【図４】
0003621710.tif 000008
【図５】
0003621710.tif 000009
【図６】
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【図７】
0003621710.tif 000011