(57)【特許請求の範囲】
【請求項１】
マトリクスのアドレッシングを試験する回路と、行導体と列導体との交点に配列された記憶エレメントとを有する集積化マトリックスメモリーであって、少なくとも１つの行デコーダー及び少なくとも１つの列デコーダーを有するデコーダーを経て、マルチビットアドレスによってアドレッシングが行なわれ、行デコーダー及び列デコーダーの各々は、互いにアドレスビットの異なった部分を受信してデコードし、且つ毎回異なった行導体を駆動するか又は少なくとも１つの出力端子に接続するために選択スイッチを経て少なくとも１つの列導体を選択するように配置されたマトリクスメモリーにおいて、
複数の導体を有する試験バスが設けられ、これら導体の各々は、行デコーダー側とは反対側であるマトリックスの側で少なくとも１つの行導体に結合可能になっているとともに、選択スイッチ側とは反対側であるマトリックスの側で少なくとも１つの行導体に結合可能とされて毎回複数の行導体を複数の列導体に接続しうるようになっていることを特徴とするマトリクスメモリー。
【請求項２】
請求項１に記載のマトリクスメモリーにおいて、試験バスの各導体が第１試験スイッチを経て少なくとも１つの更なる行導体に結合されるか、又は第２試験スイッチを経て少なくとも１つの更なる列導体に結合されるか、又はこれらの双方の結合が行われ、これら第１試験スイッチ及び第２試験スイッチの双方又はいずれか一方は少なくとも群毎に一緒に試験制御信号によって駆動されうるようになっていることを特徴とするマトリクスメモリー。
【請求項３】
請求項２に記載のマトリクスメモリーであって、このマトリクスメモリーが複数のマトリックスを有し、これらマトリックスのうちの少なくとも数個のマトリックスの行導体が行デコーダーから出発して直列に接続され、各マトリックスにおける列導体の１つを列デコーダーにより同時に選択して各マトリックスに対し独自の出力端子に接続しうるようにした当該マトリクスメモリーにおいて、
試験バスの導体を全てのマトリクスの列導体に結合しうるようにしてあり、試験バスの個々の導体の、列導体への割り当てが少なくとも数個のマトリックスに対して異ならせてあることを特徴とするマトリクスメモリー。
【請求項４】
請求項３に記載のマトリックスメモリーであって、各マトリクスが互いに同数のサブマトリクスを有し、サブマトリクスの行導体は並列に制御され、各マトリクスで毎回ただ１つのサブマトリクスのみを能動化するブロックデコーダーが設けられている当該マトリクスメモリーにおいて、
サブマトリクスの行導体が、ブロックデコーダーによって制御される第３試験スイッチを経て試験バスの導体に結合しうるようになっており、試験バスの導体への関連の行導体の割り当ては、少なくとも数個のサブマトリクスに対して互いに異なっていることを特徴とするマトリクスメモリー。
【請求項５】
請求項４に記載のマトリクスメモリーにおいて、第３試験スイッチが第１試験スイッチと直列に接続されていることを特徴とするマトリクスメモリー。
【請求項６】
請求項３〜４のいずれか一項に記載のマトリクスメモリーであって、マトリクスは、互いに等しい大きさの２つのグループに分けて分布されており、行デコーダーは、これらの２つのグループ間に配置されて両グループの行導体を並列に制御するようになっているマトリクスメモリーにおいて、
行デコーダー側とは反対側である両マトリクスグループの側にそれぞれ試験バスが設けられ、各試験バスを少なくともマトリクスの一部分の列導体に結合しうるようになっていることを特徴とするマトリクスメモリー。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、マトリクスのアドレッシングを試験する回路と、行導体と列導体との交点に配列された記憶エレメントとを有する集積化マトリックスメモリーであって、少なくとも１つの行デコーダー及び少なくとも１つの列デコーダーを有するデコーダーを経て、マルチビットアドレスによってアドレッシングが行なわれ、行デコーダー及び列デコーダーの各々は、互いにアドレスビットの異なった部分を受信してデコードし、且つ毎回異なった行導体を駆動するか又は少なくとも１つの出力端子に接続するために選択スイッチを経て少なくとも１つの列導体を選択するように配置されたマトリクスメモリーに関するものである。
【０００２】
【従来の技術】
集積化半導体マトリクスメモリーの行導体と列導体との交点に配置される記憶エレメントは種々の方法で造られる。高速で読み出しと共に書き込みも可能な記憶エレメントに対しては、通常、その製造後にメモリーを試験（検査）するものであり、この場合、種々のビットパターンを記憶セルに書き込み且つ読み出して、読み出されたビットパターンに誤りがあるかどうかを試験する。従って、このメモリーのアドレッシングの試験は間接的である。しかしながら通常は、この種のメモリーでは、供給電圧が遮断されたときはその内容は消えてしまう。供給電圧なしでもその内容を記憶しているメモリーには、一つは所謂プログラマブルメモリーがあり、その内容は一旦書き込まれると、実際上書き換えられない。このようなメモリーについては、時間を消費する書き込み作業の前に個々の記憶エレメントのそれぞれのアドレッシングが正しく機能するか否かを試験し、欠陥のあるメモリーを書き込みの前に除去するのが有効である。一方、ＥＥＰＲＯＭとして知られているメモリーでは、その内容は電気的に書換え可能であるにも拘わらず供給電圧が遮断された後でも記憶されている。しかしながら、このメモリーの書き込み及び消去は相当の時間を必要とし、種々のビットパターンの書き込みやその後の読み出し及び試験は、大変な時間の浪費となる。個々の記憶エレメントのアドレッシングの正常作動を予め試験するということは、この種のメモリーに対しては極めて有効である。
【０００３】
欧州特許ＥＰ４８０，７５２Ａ１には、半導体マトリクスメモリーを隣接リード線間の短絡に関して試験のための回路が示されている。この目的のために、１つ置きの行導体に又は１つ置きの列導体に信号を供給し、中間の行導体又は列導体に信号が生じるか否か即ち電流が流れるか否かを試験する。しかしながら、このような試験は、リード線の断線を検出するには不適切であり、且つこれによってデコーダーが試験されないという点で不完全である。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、隣接リード線間での短絡を検出できるばかりではなく、リード線の断線も検出でき、デコーダーを有するマトリクスのアドレッシングの試験を可能にする種類の回路を有する集積化マトリクスメモリーを提供することにある。
【０００５】
【課題を解決するための手段】
この目的は、マトリクスのアドレッシングを試験する回路と、行導体と列導体との交点に配列された記憶エレメントとを有する集積化マトリックスメモリーであって、少なくとも１つの行デコーダー及び少なくとも１つの列デコーダーを有するデコーダーを経て、マルチビットアドレスによってアドレッシングが行なわれ、行デコーダー及び列デコーダーの各々は、互いにアドレスビットの異なった部分を受信してデコードし、且つ毎回異なった行導体を駆動するか又は少なくとも１つの出力端子に接続するために選択スイッチを経て少なくとも１つの列導体を選択するように配置されたマトリクスメモリーにおいて、
複数の導体を有する試験バスが設けられ、これら導体の各々は、行デコーダー側とは反対側であるマトリックスの側で少なくとも１つの行導体に結合可能になっているとともに、選択スイッチ側とは反対側であるマトリックスの側で少なくとも１つの行導体に結合可能とされて毎回複数の行導体を複数の列導体に接続しうるようになっていることを特徴とするマトリクスメモリーによって達成される。
【０００６】
行デコーダー側及び選択スイッチ側とは反対側であるマトリックスの側にそれぞれ追加して配置された試験バスを利用することによって、実際に起こり得る全てのエラーに対するアドレッシングの完全な試験が可能になる。ただこの方法では、交点に配置された記憶エレメントの特性即ち個々の記憶エレメント自体の書き込み性能及び読み出し性能は試験されない。
【０００７】
マトリクスメモリーの正規の動作中は、その動作を妨害しないために行導体又は列導体の試験バスへの結合を断つ必要がある。従って、本発明の具体例では、試験バスの各導体が第１試験スイッチを経て少なくとも１つの更なる行導体に結合されるか、又は第２試験スイッチを経て少なくとも１つの更なる列導体に結合されるか、又はこれらの双方の結合が行われ、これら第１試験スイッチ及び第２試験スイッチの双方又はいずれか一方は少なくとも群毎に一緒に試験制御信号によって駆動されうるようになっていることを特徴とするものである。原理的には、スイッチを行導体とのみ直列に接続するか又は列導体とのみ直列に接続すれば充分であり、この場合他方の接続は直接接続で実現される。しかしながら、試験バスの導体容量が導体に対する負荷となり、これにより永久接続を存在させるため、通常、列導体と直列に且つ行導体と直列に試験スイッチを配置し、これにより試験バスを正規動作中に完全に分離させるようにするのが有利である。これらの試験スイッチは電子スイッチ即ち通常電界効果トランジスタで構成される。その理由は、通常、マトリクスメモリーは電界効果トランジスタで構成される為である。
【０００８】
半導体メモリーは、ただ１つのマトリクスではなく、通常組み合わせ的に制御される数個のマトリクスからなり、各々のマトリクスには所定のビットの並列メモリーワードが割り当てられる。このような場合にもアドレッシングの試験を拡張して適用するために、本発明によるマトリクスメモリーの具体例では、マトリクスメモリーが複数のマトリックスを有し、これらマトリックスのうちの少なくとも数個のマトリックスの行導体が行デコーダーから出発して直列に接続され、各マトリックスにおける列導体の１つを列デコーダーにより同時に選択して各マトリックスに対し独自の出力端子に接続しうるようにした当該マトリクスメモリーにおいて、試験バスの導体を全てのマトリクスの列導体に結合しうるようにしてあり、試験バスの個々の導体の、列導体への割り当てが少なくとも数個のマトリックスに対して異ならせてあることを特徴とする。全てのマトリクスの列導体を試験バスの導体に接続しうるため、全ての列導体の完全な試験が可能である。付加ステップとして、異なったマトリクスに対して試験バスの導体と列導体との間の対応を異ならせることにより、他のエラーを認識しうるようになる。
【０００９】
極めて大きい容量を持つメモリーの場合で、各アドレスでマルチビットのデータワードを記憶し、各ビットが１つのマトリクスに割り当てられる場合には、各マトリクスを複数のサブマトリクスに分割して、制御を容易にする。この場合、記憶装置全体は、サブマトリクスのマトリクスからなり、従って行導体はそれぞれサブマトリクスの１つの行を横切り、列導体はそれぞれサブマトリクスの１つの列を横切る。この場合においてもアドレッシングの試験を可能な限り完全にするために、本発明のマトリクスメモリーの具体例では、各マトリクスが互いに同数のサブマトリクスを有し、サブマトリクスの行導体は並列に制御され、各マトリクスで毎回ただ１つのサブマトリクスのみを能動化するブロックデコーダーが設けられている当該マトリクスメモリーにおいて、サブマトリクスの行導体が、ブロックデコーダーによって制御される第３試験スイッチを経て試験バスの導体に結合しうるようになっており、試験バスの導体への関連の行導体の割り当ては、少なくとも数個のサブマトリクスに対して互いに異なっていることを特徴とする。
【００１０】
このためには、行導体と直列であり、列導体とも直列である試験スイッチを用いる必要がある。しかしながら、全ての試験スイッチは並列に制御されており、この装置においては、サブマトリクスの個々の行の行導体を別々に試験する必要があり、第３試験スイッチが必要となる。第３試験スイッチはこの試験のためにのみ必要とされるものであるから、対応するサブマトリクスの行デコーダー側とは反対側であるサブマトリックスの関連の行の側に第３試験スイッチを配置するのが望ましい。本発明のメモリーの次の具体例では、第３試験スイッチが第１試験スイッチと直列に接続されていることを特徴としている。これは又単純な構成を可能にする。
【００１１】
大きいマトリクスの場合には、導体を短くし、行デコーダーをマトリクスの間に配置してデコーダーからそれぞれの最後のマトリクスまでの行導体をより短くするために、マトリクスを分割することが効果的である。この場合にも、効果的なアドレッシングの試験を可能にするために、本発明のマトリクスメモリーの他の具体例では、マトリクスは、互いに等しい大きさの２つのグループに分けて分布されており、行デコーダーは、これらの２つのグループ間に配置されて両グループの行導体を並列に制御するようになっているマトリクスメモリーにおいて、行デコーダー側とは反対側である両マトリクスグループの側にそれぞれ試験バスが設けられ、各試験バスを少なくともマトリクスの一部分の列導体に結合しうるようになっていることを特徴とする。試験バスを含む全体のマトリクスの配置は、このように、実際には互いに鏡像関係にある２つの部分からなるものである。これは又、このマトリクス装置を実用するための設計業務を助けることになる。
【００１２】
【実施例】
図１ａにおいては、１０はマトリクスであり、多数の行導体１５がマトリクス１０を横切り（分かり易くするために最初と最後の行導体のみを図示している）、多数の列導体１９がマトリクス１０を行導体１５に直交して横切っている（分かり易くするために最初と最後の列導体のみを図示している）。行導体１５と列導体１９との交点にエレメント８が配置される。この実施例ではこれらのエレメントはＥＥＰＲＯＭ記憶素子と仮定するが、この素子の構造はよく知られているものであり本発明の理解に対しては重要ではないので、ここでは詳しくは述べない。これらのエレメントの駆動には供給電圧が必要であるが、ここでは図示していない。
【００１３】
行導体１５は行デコーダー１２によって駆動される。行デコーダー１２は、入力線１１を経てマルチビットアドレスのビットの一部分を受信し、これらのビットをデコードして毎回ただ１つの行導体１５を駆動する。
【００１４】
電界効果トランジスタ１６として図示されているスイッチを経て、列導体１９は共通出力端子１８に接続される。トランジスタ１６は、列デコーダー１４の出力に接続された選択線１７を経て駆動される。入力線１３を経て列デコーダー１４がマルチビットアドレスの残りのビットを受信し、これらのビットをデコードして毎回ただ１つの選択線１７を駆動する。行導体１５と列導体１９との交点に配置された記憶エレメント８の記憶内容は、このようにして出力端子１８に出力される。この関係が満足される条件は、行デコーダー１２によってただ１つの行導体１５が駆動され、この行導体１５が中断することなくマトリクス１０の最後のエレメント８まで延在することであり、他の行導体或いは他の導体、例えば列導体と短絡しないことである。同様に、各列導体１９も、上部エレメント８からマトリクス１０の下部出力端子まで延在する必要があり、且つ中断したり、他の列導体或いは他の導体と短絡してはならず、ただ１つの選択トランジスタ１６が導通状態になり、列デコーダー１４が毎回ただ１つの選択線１７を駆動しうるようにする。
【００１５】
上述したことを試験（検査）するために、種々のビットパターンをマトリクス１０に書き込み、これらを読み出し、この読み出したビットパターンが書き込んだビットパターンと一致しているかを試験する。ＥＥＰＲＯＭ記憶素子は、書き込みにかなりの時間を要するため、殊に多くの行導体と列導体とを有する大きなマトリクス１０の場合には、試験のためにかなりの時間を必要とする。従って、図１ａに示したマトリクス１０及びデコーダー１２、１４を含む構成は、多くの導体を有する試験バス２１を含む付加的な試験回路を有している。電界効果トランジスタ２２及び２０として図示されたスイッチを経て、試験バス２１の導体は、行デコーダー１２の側とは反対側であるマトリクス１０の側で行導体１５に接続され、選択トランジスタ１６の側とは反対側であるマトリクス１０の側で列導体１９に接続される。
【００１６】
アドレッシングの試験のために、全てのトランジスタ２０及び２２は、試験線２３の信号によってオンにされ、その後全ての実行可能なアドレスビットの組み合わせが線１１及び１３を経て行デコーダー１２及び列デコーダー１４に順次に供給され、入力１１における各ビットの組み合わせに対して、全てのビットの組み合わせが入力１３に生成され、逆に、入力１３における各ビットの組み合わせに対して、全ての実行可能のビットの組み合わせが入力１１に生成される。入力１１及び１３における各ビットの組み合わせに対して、定められたビットの組み合わせが入力１１及び１３にある場合にのみ出力端子１８に信号が現れる。
【００１７】
行導体間に短絡があるか、又は欠陥のために、入力１１の１つのビットの組み合わせに対して行デコーダー１２が２つ以上の行導体を同時に駆動するものとすると、入力１３の複数のビットの組み合わせに対して信号が出力端子１８に生成される。列導体１９間又は選択線１７間に短絡が生じるか、或いは欠陥のために列デコーダー１４が２つ以上の選択線１７を同時に駆動する場合にも同様である。しかしながら、行導体１５又は列導体１９又は選択線１７が断線した場合、或いは行デコーダー１２又は列デコーダー１４が少なくとも１つのビットの組み合わせに対して出力信号を生成しない場合、或いは選択スイッチ１６の１つが故障した場合には、入力１１及び１３の対応するビットの組み合わせに対して、出力端子１８に信号が現れない。このように、アドレッシングに含まれるどのような部分における欠陥も、出力端子１８におけるアクセス信号又は信号の不存在によって識別できる。
【００１８】
図１ａの装置では、行導体１５の数は列導体１９の数に等しいと仮定した。この仮定は、しかしながら、全ての実際のマトリクスについて正しいとはいえない。第１に、列導体１９の数が例えば行導体１５の２倍であるとし、試験バス２１中の導体の数は行導体１５と同じとすれば、試験バス２１の各導体は２つの列導体に接続できる。列導体は、隣接する列導体間の短絡を検出しうるようにするために互いに遠く離すのが好ましい。この場合、入力１１の各々のビットの組み合わせ及び入力１３の全てのビットの組み合わせに対して、出力端子１８には２つの信号が現れるようにする必要がある。
【００１９】
図１ｂには、試験バス２１の各導体が、２つの別のトランジスタ20a 及び20bを経て異なった列導体に接続される場合を示した。トランジスタ20a 及び20b は、入力２５によって制御される試験装置２６によって試験線23a 及び23b を経て交互にオンされ、線２３は毎回トランジスタ２２を駆動する。この場合、入力１１及び１３にアドレスビットの明白な組み合わせがあり、線23a 及び23b に試験信号がある場合にのみ出力端子１８に信号が現れる。
【００２０】
第２に、行導体１５の数が列導体１９の数より多い場合には、列導体１９の数に等しい数の導体を有する試験バス２１の同一導体に、２以上の行導体を接続しうる。図１ｃは更に他の可能性を示す。この場合、各列導体１９は、２つのトランジスタ20a 及び20b を経て試験バス２１の異なった導体に接続され、トランジスタ20a 及び20b はこの場合も試験装置２６によってそれぞれ別の試験線23a 及び23b を経て交互に駆動され、線２３は毎回信号を受ける。この場合も、入力１１及び１３にアドレスビットの所定の組み合わせがあり、線23a 及び23b に試験信号の１つがある場合のみ出力端子１８に信号が現れる。
【００２１】
従って、試験バスによるアドレッシングのほぼ完全な試験が、行導体の数と列導体の数とが一致しない場合においても可能となることが明らかである。
多くのマトリクス装置は、互いに分離しているが並列に駆動される複数のマトリクスを有する。これは、例えばマルチビットデータワードがそれぞれのアドレスに記憶されており、各ビットがそれ自体のマトリクスに割り当てられる半導体メモリーの場合である。
【００２２】
図２ａは前記の記憶装置の構成原理を示す。この図には、４つのマトリクス10-1、10-2、10-3及び10-4が図示されており、これらは同一の構成であり、同一の行導体１５によって横切られ、行デコーダー１２によって駆動される。各マトリクスの列導体19-1、19-2、19-3及び19-4は、列デコーダー１４によって共通選択線１７を経て駆動される別々の選択トランジスタ16-1、16-2、16-3及び16-4を介して、各マトリクスに対する別々の出力端子18-1、18-2、18-3及び18-4に接続されている。従って、アドレスが行デコーダー１２及び列デコーダー１４に与えられると、各マトリクス10-1〜10-4における同一のエレメントが選択され、各マトリクスにおける同一の記憶エレメントの内容が並列に出力端子18-1〜18-4に現れる。
【００２３】
図２ａの装置では、行導体１５は、マトリクスの行デコーダー１２側とは反対側であるマトリックスの側で、即ちマトリクス10-4の出力側でトランジスタ２２を経て試験バス２１の導体に接続されている。試験バス２１の導体は、トランジスタ20-1、20-2、20-3及び20-4を経て全てのマトリクスの列導体19-1、19-2、19-3及び19-4に接続されている。試験バス２１の導体とトランジスタ20-1〜20-4に接続された線との接続は、図２ａには詳しく示されていないが、ここでは、図１ａに示した各マトリクスに対するものと同様であるものとする。行デコーダー１２に供給された各アドレスビットの組み合わせに対して、全てのトランジスタ20-1〜20-4及び２２が、線２３の信号による影響の下でオンされると、アドレッシングが完全であれば列デコーダー１４に供給された所定のアドレスビットの組み合わせに対してのみ出力端子18-1〜18-4に同時に信号が現れる。行デコーダー１２又は行導体１５に欠陥がある場合は、同一の、元のパターンから外れたビットパターンが全ての出力端子18-1〜18-4に現れる。しかしながら、１つのマトリクスの列導体に欠陥がある場合、例えばマトリクス10-2の列導体19-2に欠陥がある場合には、他の出力端子のビットパターンから外れたビットパターンが出力端子18-2に現れる。このように、欠陥が識別されるだけでなく、同時に欠陥の位置に関する表示も現れ、本発明のこの表示は、このようなマトリクス装置の製造業者にとって有効に利用されるものである。
【００２４】
欠陥が存在する場合にその位置に関するこれ以上の表示を得るために且つ所定の欠陥が認識されない状態を更に起こりにくくするために、試験バス２１の導体とトランジスタ20-1〜20-4に接続された線との接続を、それぞれのマトリクスに対して異ならせ、特定の列導体が選択されたときに、試験バスの異なった導体が、異なったマトリクスの列導体を経て出力端子18-1〜18-4に接続されるようにする。図２ｂにはこれに関する一例を示す。この場合、試験バス２１は、８つの導体を有し、各マトリクスも８つの列導体を有するものと仮定する。例えば図２ａにおけるトランジスタ20-2に接続された線は、トランジスタ20-3に接続された線と異なる順序、即ちこれらの接続の組み合わせが鏡像関係となる順序で試験バス２１の導体に接続される。勿論、他の接続の組み合わせでもよい。しかしながら、列導体の数が試験バス２１の導体の数より多い場合には、複数の列導体、好ましくは直接隣合っていない複数の列導体を試験バス２１の同じ導体に接続してもよいし、図１ｂに示した配置をとってもよい。
【００２５】
個々のマトリクス10-1〜10-4が極めて大きい場合、即ちそれらの容量が大きい場合には、動作速度の観点から各マトリクスを互いに同じ数のサブマトリクスに分割するのが好ましい。図３及び図４の双方でそのような配置を示した（図４は図３の続きである）。この場合も、４つのマトリクス30-1、30-2、30-3及び30-4を設け、各マトリックスが４つのサブマトリクスを有する。更に詳しくは、マトリクス30-1はサブマトリクス31a 、31b 、31c 及び31d を有する。同様に、マトリクス30-2は４つのサブマトリクス32a 、32b 、32c 及び32d を、マトリクス30-3は４つのサブマトリクス33a 、33b、33c 及び33d を、マトリクス30-4は４つのサブマトリクス34a 、34b 、34c 及び34d を有する。この場合も、サブマトリクス自体がマトリクスを構成し、サブマトリクスの列はそれぞれ１つのマトリクスと関連し、サブマトリクスの行は全てのマトリクスにおける同一ランクのサブマトリクスによって形成されている。
【００２６】
各マトリクスの列導体はサブマトリクスを順次に横切り、例えばマトリクス30-1においては列導体39-1がサブマトリクス31d 、31c 、31b 及び31a を順次に横切っている。しかしながら、行導体は１つの行のサブマトリックスのうちの全てのサブマトリクスを順次に横切ることはない。すなわち、マトリクスは２つのグループ30-1、30-2及び30-3、30-4に分割され、この場合、４つの行デコーダー42a 、42b 、42c 及び42d からなる行デコーダーが、これらの２つのグループの間に接続されている。これらの行デコーダーは同一構成であり、同一アドレスビットで並列に駆動される（但し簡潔にするためここでは図示していない）。行デコーダー42a は行導体35a を駆動し、これらの行導体35a はサブマトリクス32a 及び31a を順次に横切り、これと平行して行デコーダー42a は更に行導体36a を駆動し、これらの行導体35a はサブマトリクス33a 及び34a を順次に横切る。この行デコーダー42a における同様な行導体35a 及び36a を、互いに且つ行デコーダー42a の対応する出力増幅器の出力に直接接続することができる。同様に、行デコーダー42b が行導体35b 及び36b を駆動し、これらの行導体35b 及び36b はサブマトリクス32b 、31b 及び33b 、34b をそれぞれ順次に横切る。他の行デコーダー及び行導体についても同様である。
【００２７】
図３及び図４の装置は、更にブロックデコーダーを有し、この場合、これは２つの別のブロックデコーダー48a 及び48c からなり、これらはブロック選択線49a 、49b、49c 及び49d を、毎回これら４つの線のうちの１つのみが駆動されるように駆動する。選択線49a 〜49d のそれぞれは４つのマトリクスの同一ランクのサブマトリクスを能動化（制御）する。例えば、選択線49a の信号はサブマトリクス31a 、32a 、33a 及び34a を能動化する。行デコーダー42a 〜42d が所定のアドレスを受けると、これらのデコーダーは全て同一行の行導体35a 〜35d 及び36a 〜36d を駆動し、その結果全てのサブマトリクスにおいて、同一行のエレメントがアドレスされる。しかしながら、行導体のアドレッシングは、ブロックデコーダー48a 又は48c によって選択されたサブマトリクスの行においてのみ有効となる。この行導体のエレメントのみが対応する列導体39-1〜39-4に接続される。欠陥のない場合は、これらの列導体のうちのただ１つが、列デコーダー４４によって選択線４７を経て駆動される選択トランジスタ46-1、46-2、46-3及び46-4によって選択され、これが出力端子38-1、38-2、38-3又は38-4に接続される。
【００２８】
マトリクス又はサブマトリクスの個々のエレメントはこのように３つの方法によってアドレスされる。即ち、これらの方法は、行デコーダー42a 、42b 、42c 及び42d 並びにこれらに接続された行導体を経由する方法、ブロックデコーダー48a 及び48c 並びにこれらに接続された選択線を経由する方法、及び列デコーダー４４を経由する方法である。このように、正しいアドレッシングを試験するには３つのデコーダー全てが含まれなければならない。更に、マトリクス30-1〜30-4を２グループに分割することを考慮する必要がある。図３及び図４に図示した装置においては、これは一方で２つの試験バス５１及び５３を具えることで対処した。試験バス５１は、トランジスタ52a 及び56a の直列接続を経て行導体３５に接続され、トランジスタ52b 及び56b の直列接続を経て行導体35b に接続され、トランジスタ52c 及び56c の直列接続を経て行導体35c に接続され、トランジスタ52d 及び56dの直列接続を経て行導体35d に接続される。トランジスタ52a 〜52d は試験線43を経て共通に駆動される。しかしながら、トランジスタ56a はブロックデコーダー48a によってブロック選択線49a を経て駆動される。同様に、トランジスタ56b 〜56d はブロック選択線49b 〜49d の１つを経て駆動される。その結果として、試験中は、ブロックデコーダー48a 及び48c によって供給されるアドレスビットに応じて、行導体35a 又は35b 又は35c 又は35d のいずれかが試験バス５１に接続される。
【００２９】
トランジスタ52a 〜52d の出力と試験バス５１の導体との接続は、行導体１５と試験バス２１との接続について図１ａ及び図２ａに図示したようにして実現しうるが、これらの接続をサブマトリクスの個々の行について異なるように選択し、試験バスの同一導体に接続しうる、異なったサブマトリクスからの行導体が、異なったアドレスに応答して行デコーダーによって選択されるようにするにも好ましい。この原理は図２ｂの例で示した。
【００３０】
試験バス５１はトランジスタ50-1及び50-2を経て列導体に接続されており、この場合には、マトリクス30-1及び30-2の列導体39-1及び39-2にのみに接続されている。これらの接続は、最適な欠陥認識を容易にするとともに場合によっては欠陥の種類を認識しうるようにするために、図２ｂに図示したような異なった方法で行うこともできる。
【００３１】
マトリクス30-3及び30-4に対しては、試験バス５３が設けられており、この試験バスは、トランジスタ54a 及び58a の直列接続を経て行導体36a に接続され、トランジスタ54b 及び58b の直列接続を経て行導体36b に接続され、トランジスタ54c 及び58c の直列接続を経て行導体36c に接続され、トランジスタ54d 及び58d の直列接続を経て行導体36d に接続されている。トランジスタ54a 〜54d はこの場合も試験線４３の信号によって一緒に駆動され、トランジスタ58a 〜58d は、ブロックデコーダー48a 、48c によってブロック選択線49a 〜49d の１つをそれぞれ経て別々に駆動される。従ってこの構成は、試験バス５１の構成及び接続に対し対称的になっている。又、試験バス５３はトランジスタ50-3及び50-4を経て列導体39-3及び39-4のみに接続されている。試験バス５３の導体とトランジスタとの接続は、試験バス５１の場合と同様に、サブマトリクスの隣接した行及び列に対して異ならせるのが好ましく、試験バス５１の接続に対応させることができる。
【００３２】
試験バス５１及び５３は、原理的に全てのマトリクスの列導体を横切って延在させることができ、特に列導体の数が２つの試験バスの線の数より多い場合にはそうである。しかしながら、この場合は、追加の配線が必要となり、これによっては欠陥認識の可能性を実質的に増大させることはない。
【図面の簡単な説明】
【図１】  図１ａは、単純なマトリクスに対する本発明による回路配置を示す図である。
図１ｂ及び図１ｃは、行導体の数又は試験バスの導体の数が列導体の数と異なっている場合の接続の可能性を示す図である。
【図２】  図２ａは、一連のマトリクスに対する本発明による回路配置を示す図である。
図２ｂは、個々のマトリクスの列導体と試験バスの導体との異なる結合の可能性を示す図である。
【図３】  図３は、２つのマトリクスグループに分割されたマトリクス装置に対し２つの試験バスを有する本発明による回路配置を示す図である。
【図４】  図３のつづきの回路配置を示す図である。
【符号の説明】
８  記憶エレメント
１０、３０  マトリクス
１１、１３  入力線
１２、４２  行デコーダー
１４、４４  列デコーダー
１５、３５、３６  行導体
１６、２０、２２、４６、５０、５２、５４、５６、５８  トランジスタ
１７、４７、４９  選択線
１８  出力端子
１９、３９  列導体
２１、５１、５３  試験バス
２３、４３  試験線
２５  入力
２６  試験装置
３１、３２、３３、３４  サブマトリクス
４８  ブロックデコーダー
【図１】
0003650627.tif 000002
【図２】
0003650627.tif 000003
【図３】
0003650627.tif 000004
【図４】
0003650627.tif 000005