(57)【特許請求の範囲】
【請求項１】
ロウアドレスを入力してデコーディングし、そのデコーディングされた結果に応答してワードラインを選択するためのワードライン選択信号を出力するロウデコーダと、第１レベルの電圧を生成するバイアス供給部とを具備する非揮発性メモリ装置のワードラインドライバにおいて、
プログラムまたは消去動作モードで外部から印加されるプログラム/消去信号に応答して前記第１レベルの電圧をシフトし、シフトされた第１レベルの電圧を前記ワードライン選択信号により選択されたワードラインに出力する複数のレベルシフト回路と、
前記プログラム/消去信号に応答してスイッチングされ、データ読出し動作モードで第２レベルを有する前記ワードライン選択信号を前記ワードラインに伝達する複数のスイッチング素子とを具備し、
前記複数のレベルシフト回路は、
前記ワードライン選択信号を反転させ、その反転された結果を出力するインバータと、
所定の第１ノード電圧により前記第１レベルの電圧を前記ワードラインに伝達するための電圧伝達手段と、
前記第１ノードと前記インバータの出力との間にドレインとソースが連結され、前記プログラム/消去信号とゲートが連結される第１トランジスタと、
前記インバータの出力とゲートが連結され、前記ワードラインにドレインまたはソースが連結される第２トランジスタと、
この第２トランジスタのドレインまたはソースと基準電位との間にドレインとソースが連結され、前記プログラム/消去信号とゲートが連結される第３トランジスタとを具備し、
前記第１ないし第３トランジスタは、前記データ読出し動作モード時、フローティング状態となることにより、ワードラインから基準電位に直流電流が流れることを防止することを特徴とするワードラインドライバ。
【請求項２】
前記スイッチング素子はN型ネイティブトランジスタで具現されることを特徴とする請求項１に記載のワードラインドライバ。
【請求項３】
前記スイッチング素子はP型トランジスタで具現され、
前記プログラム/消去信号は反転されて前記P型トランジスタの制御信号として印加されることを特徴とする請求項１に記載のワードラインドライバ。
【請求項４】
前記第１レベルの電圧は昇圧電圧であることを特徴とする請求項１に記載のワードラインドライバ。
【請求項５】
前記第２レベルの電圧は、電源電圧または前記電源電圧より所定レベル以下の電圧であることを特徴とする請求項１に記載のワードラインドライバ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は非揮発性メモリに係り、特に、バイアスラインが分離された非揮発性メモリ装置のワードラインドライバ及びワードラインドライビング方法に関する。
【０００２】
【従来の技術】
一般に、非揮発性(Non-Volatile Memory:以下、NVM)メモリ装置では、セルに所定のデータをプログラムしたり、プログラムされたデータを消去する場合に高電圧のバイアスがレベルシフト回路を通じてワードラインに供給される。また、NVMメモリ装置では、メモリセルに貯蔵されたデータの読出し時に電源電圧またはそれ以下の電圧が読出しバイアスとして同じレベルシフト回路を通じてワードラインに供給される。したがって、従来のNVMメモリ装置にはプログラム/消去時に印加される高電圧バイアスのためにレベルシフト回路が設けられなければならない。
【０００３】
この時、レベルシフト回路を構成するトランジスタは高電圧により動作するトランジスタであって、サイズが比較的大きい素子で具現される。これによって、NVMメモリ全体のサイズが大きくなる問題点が発生する。また、同じレベルシフト回路を用いてデータ読出し時のバイアス電圧をワードラインに印加する場合にはアクセス時間が共に考慮されなければならない。すなわち、読出しバイアスが同じレベルシフト回路を経由してワードラインに伝達される間に遅延時間が発生する。このような問題点により、レベルシフト回路を構成するトランジスタのサイズは動作電圧だけでなく、データ読出し速度が考慮されねばならないのでチャンネルの幅がより大きいサイズのトランジスタで具現される。言い換えれば、NVMメモリ装置で動作電圧だけでなく、アクセス速度を考慮してレベルシフト回路を構成するトランジスタのチャンネル幅を大きくすればトランジスタのサイズはより大きくなり、全体的なメモリ装置のレイアウト面積が大きくなる。
【０００４】
【発明が解決しようとする課題】
結果的に、同じレベルシフト回路を通じて高圧のバイアスとデータ読出し時のバイアスが印加される従来のNVMメモリ装置はデータ読出し時にアクセス速度が落ちたり、レイアウトサイズが大きくなる恐れがあるという問題点がある。
【０００５】
本発明は上記の点に鑑みなされたもので、その目的は、レイアウトサイズを大きくせずに読出し時のアクセス速度を向上させられる、バイアスラインが分離された非揮発性メモリ装置のワードラインドライバを提供することにある。
【０００６】
さらに、本発明は、前記非揮発性メモリ装置のワードラインドライバで行われるワードラインドライビング方法を提供することを他の目的とする。
【０００７】
【課題を解決するための手段】
前記課題を解決するために、第１の本発明は、ロウアドレスを入力してデコーディングし、そのデコーディングされた結果に応答してワードラインを選択するためのワードライン選択信号を出力するロウデコーダと、第１レベルの電圧を生成するバイアス供給部とを具備する非揮発性メモリ装置のワードラインドライバに関する。ワードラインドライバは多数のレベルシフト回路と、多数のスイッチング素子とを備える。多数のレベルシフト回路は各々第１動作モードで外部から印加されるプログラム/消去信号に応答して第１レベルの電圧をシフトし、シフトされた第１レベルの電圧をワードライン選択信号により選択されたワードラインに出力する。スイッチング素子はプログラム/消去信号に応答してスイッチングされ、第２動作モードで第２レベルの電圧をワードラインに伝達し、第２レベルの電圧はロウデコーダから出力されるワードライン選択信号によりワードラインに伝達される。
【０００８】
前記課題を解決するために、第２の本発明は、ロウアドレスをデコーディングしてワードラインを選択するためのロウデコーダと、第１レベルの電圧を生成するバイアス供給部とを具備する非揮発性メモリ装置のワードラインドライバで行われるワードラインドライビング方法に関する。ワードラインドライビング方法は(a)〜(d)段階を備える。(a)段階は、プログラム/消去を行うかどうかを判断する。(b)段階は、プログラム/消去を行おうとすれば、第１データ経路を通じて第１レベルの電圧をワードラインに伝達する。(c)段階は、(a)段階でプログラム/消去を行わなければ、データ読出しを行うかどうかを判断する。(d)段階は、(c)段階でデータ読出しを行うと判断されれば、第２データ経路を通じて第２レベルの電圧をワードラインに伝達する。
【０００９】
【発明の実施の形態】
以下、本発明の実施形態に係る非揮発性メモリ装置のワードラインドライバに関して添付した図面を参照して次のように説明する。
【００１０】
図１はNVMメモリ装置を示す概略的なブロック図であって、本発明の実施形態に係るワードラインドライバが適用される。図１を参照すれば、NVMメモリ装置はVPP/VDDバイアス供給部１０、読出しバイアス供給及びロウデコーダ(X-DECODER)１２、カラムデコーダ(Y-DECODER)１６、メモリセルアレイ１７及びI/Oバッファ１９を含む。
【００１１】
読出しバイアス供給及びロウデコーダ１２は外部からロウアドレスX_ADDを入力してデコーディングし、デコーディングした結果によりワードラインを選択するためのワードライン選択信号DWL０〜DWLnを出力する。この時、ワードライン選択信号DWL０〜DWLnは電源電圧VDDまたはそれ以下のレベルを有する。
【００１２】
カラムデコーダ１６は外部からカラムアドレスY_ADDを入力してデコーディングし、デコーディングした結果によりメモリセルアレイ１７のカラムを選択するためのカラム選択信号Yiを出力する。
【００１３】
VPP/VDDバイアス供給部１０は第１動作モードで昇圧電圧VPPをシフトしてワードラインドライバ１４に供給する。ここで、第１動作モードはプログラム/消去動作モードを示す。また、一般のデータ読出し動作時にVPP/VDDバイアス供給部１０は電源電圧VDDをワードラインドライバ１４に供給する。
【００１４】
ワードラインドライバ１４は、読出しバイアス供給及びロウデコーダ１２から出力されるワードライン選択信号DWL０〜DWLnに応答して該当ワードラインをイネーブルさせる。また、ワードラインドライバ１４は、外部のメモリコントローラ(図示せず)またはそれ以外の制御回路(図示せず)から印加されるプログラム/消去信号PGM/ERAに応答して各々の動作モードに相応するバイアス電圧を前記イネーブルされたワードラインを通じて供給する。すなわち、データ読出し時には読出しバイアス供給及びロウデコーダ１２から出力されるワードライン選択信号DWL０〜DWLnに応答してワードラインをイネーブルし、イネーブルされたワードラインを通じて読出しバイアス、すなわち、電源電圧VDDを供給する。また、プログラム/消去時にはVPP/VDDバイアス供給部１０から印加される昇圧電圧VPPを高電圧バイアスとしてイネーブルされたワードラインを通じて伝達する。ワードラインドライバ１４によってイネーブルされるワードラインWL０〜WLnはメモリセルアレイ１７の各セルのゲートと連結される。
【００１５】
メモリセルアレイ１７は多数のメモリセルより構成される。ここで、NVMメモリセルは一般に二つのトランジスタで具現される。そのうち一つはスタックゲート(STACK GATE)タイプのセルトランジスタであり、他の一つはスプリットゲート(SPLIT GATE)タイプのセルトランジスタである。前記二つのタイプのセルトランジスタにはゲート電極と絶縁物質との間にフローティングゲートが存在する。したがって、データプログラムまたは消去時に前記フローティングゲートに注入される電子の量を調整してオンセルまたはオフセル状態にする。このように、NVMメモリセルではデータをプログラムするプログラム動作時またはプログラムされたデータを消去するための消去動作時にゲートと連結されたワードラインを通じて高電圧、すなわち、昇圧電圧VPPが印加される。例えば、スプリットゲートタイプのセルの場合に消去時に約１２.５Vの高電圧がワードラインに印加される。この時、ビットラインとソースラインには０Vの電圧が印加される。一方、プログラム時にはソースラインに約１２.５Vの高電圧が印加される。すなわち、プログラム時にはメモリセルのフローティングゲート領域に電子が注入されてオフセル状態に維持される。この時にメモリセルに貯蔵されたデータ状態は"０"になる。また、消去時にはフローティングゲート領域に貯蔵された電子が外に流出されてオンセル状態が維持される。この時、メモリセルに貯蔵されたデータ状態は"１"になる。
【００１６】
I/Oバッファ１９は、データプログラム時に入力端子DINを通じて印加される所定のデータをバッファリングしてメモリセルアレイ１７の選択されたメモリセルに伝送する。また、I/Oバッファ１９はデータ読出し時に選択されたメモリセルに貯蔵されたデータをセンシング及びバッファリングし、バッファリングした結果を出力端子DOUTを通じて出力する。
【００１７】
図２は、図１に示したワードラインドライバ１４を示す具体例の回路図である。図２を参照すればワードラインドライバ１４は多数のレベルシフト回路２００a〜２００nと、多数のスイッチング素子２６０a〜２６０n及びインバータ２５０とを含む。
【００１８】
図２のインバータ２５０は、外部のメモリコントローラ(図示せず)から印加されるプログラム/消去信号PGM/ERAを反転させ、反転させた結果としてスイッチング素子２６０a〜２６０nを制御するための制御信号を生成する。
【００１９】
スイッチング素子２６０a、２６０b〜２６０nはインバータ２５０の出力信号、すなわち、反転されたプログラム/消去信号PGM/ERAに応答してスイッチングされ、スイッチングオン状態で読出しバイアス、すなわち、ワードライン選択信号DWL０〜DWLnをワードラインWL０〜WLnに伝達する。図２の具体例で、スイッチング素子２６０a〜２６０nはNMOSトランジスタMN２０a〜MN２０nで具現される。ここで、ＮＭＯＳトランジスタMN２０a〜MN２０nはターンオン(活性化)時にドレインとソースとの間に電圧降下が存在しないネイティブトランジスタで具現されることが望ましい。他の例として、スイッチング素子２６０a〜２６０nはPMOSトランジスタで具現されうる。このような場合にはインバータ２５０の代りに非反転バッファが使われる。スイッチング素子がNMOSトランジスタで具現される場合にインバータ２５０の出力はNMOSトランジスタMN２０aのゲートと連結され、ソースはワードライン選択信号、例えばワードライン選択信号DWL０と連結され、ドレインはワードライン、例えばワードラインWL０と連結される。すなわち、データ読出し動作時にプログラム/消去信号PGM/ERAはローレベルにイナクティブされてインバータ２５０の出力信号はハイレバルになる。したがって、NMOSトランジスタMN２０aがターンオンされて読出しバイアス供給及びロウデコーダ１２から出力されるワードライン選択信号DWL０がワードラインWL０に伝えられる。この時、ワードラインWL０がイネーブルされてデータの読出し動作がなされる。一方、プログラムまたはデータ消去動作時に前記プログラム/消去信号PGM/ERAはハイレバルにイネーブルされ、スイッチング素子２６０aはターンオフされる。
【００２０】
レベルシフト回路２００a、２００b、〜２００nはプログラム/消去動作時に、読出しバイアス供給及びロウデコーダ１２から出力されるワードライン選択信号DWL０〜DWLnとプログラム/消去信号PGM/ERAに応答して昇圧電圧VPPを該当ワードラインに伝達する。図２の参照符号２５は、昇圧電圧VPPまたは電源電圧VDDが供給される電圧ラインを示す。このために、レベルシフト回路２００aはインバータ２０２a、PMOSトランジスタMP２１、MP２２とNMOSトランジスタMN２３〜MN２５とを含む。残りのレベルシフト回路２００b〜２００nもレベルシフト回路２００aと同じ構造を有するので詳細な構成は記述しない。
【００２１】
図２のレベルシフト回路２００aを参照すれば、PMOSトランジスタMP２１とPMOSトランジスタMP２２はソースが昇圧電圧VPPと連結され、それぞれのゲートが相手側トランジスタのドレインと連結される。ここで、ＰＭＯＳトランジスタMP２１とMP２２は高電圧で動作できるようにサイズが大きいトランジスタで具現される。また、PMOSトランジスタMP２１、MP２２は統合された構成要素であって電圧伝達手段と命名される。
【００２２】
PMOSトランジスタMP２２のドレインはワードラインWL０と連結され、またNMOSトランジスタMN２３のドレインはPMOSトランジスタMP２１のドレイン及びPMOSトランジスタMP２２のゲートと連結される。NMOSトランジスタMN２３のソースはインバータ２０２aの出力と連結される。インバータ２０２aは読出しバイアス供給及びロウデコーダ１２から出力されたワードライン選択信号DWL０を反転させ、反転された結果を出力する。また、NMOSトランジスタMN２４のドレインはワードラインWL０と連結され、ゲートはインバータ２０２aの出力と連結される。NMOSトランジスタMN２５のドレインはNMOSトランジスタMN２４のソースと連結され、ゲートはプログラム/消去信号PGM/ERAと連結される。また、NMOSトランジスタMN２５のソースは基準電位VSSと連結される。ここで、レベルシフト回路２００aを構成するトランジスタは従来のレベルシフト回路に用いられたトランジスタと比較すると、そのサイズが著しく小さくなりうる。言い換えれば、データ読出し時の速度向上問題を解決するために、従来のトランジスタのサイズが相対的にさらに大きくならなければならないのに対して、本発明のレベルシフト回路に使われるトランジスタは耐圧に対する条件だけ満たせばよい。したがって、トランジスタのサイズは小さくなり、これによる全体レイアウトサイズが縮まりうる。
【００２３】
より具体的に、レベルシフト回路２００aの動作を記述する。先ず、プログラム/消去時にはプログラム/消去信号PGM/ERAがハイレバルにイネーブルされ、昇圧電圧VPPは電圧ライン２５を通じてレベルシフト回路２００aに印加される。これによりスイッチング素子２６０aがターンオフされる。ここで、多数のワードライン選択信号DWLO〜DWLn中で一つのワードライン選択信号DWL０につき記述する。
【００２４】
先ず、ワードライン選択信号DWL０がローレベルであればインバータ２０２aの出力はハイレバルになり、NMOSトランジスタMN２４がターンオンされる。この時、NMOSトランジスタMN２５はハイレバルのプログラム/消去信号PGM/ERAにより既にターンオンされた状態である。したがって、ワードラインWL０はターンオンされたトランジスタMN２４、MN２５によりローレベルになりイネーブルされない。このような状態で、ワードライン選択信号DWL０がハイレバルになればインバータ２０２aの出力はローレベルになり、これによってNMOSトランジスタMN２４はターンオフ状態になる。この時、NMOSトランジスタMN２３はハイレバルのプログラム/消去信号PGM/ERAによりターンオンされた状態である。したがって、第１ノードN１、すなわち、PMOSトランジスタMP２２のゲート電位は低くなってローレベルになる。ローレベルの第１ノードN１の電圧によりPMOSトランジスタMP２２はターンオンされ、ワードラインWL０に昇圧電圧VPPが伝えられてイネーブル状態になる。
【００２５】
また、データ読出し動作時に図１のVPP/VDDバイアス供給部１０はVPPではない電源電圧VDDをレベルシフト回路２００aに印加する。すなわち、データ読出し時にプログラム/消去信号PGM/ERAはローレベルになる。これにより、スイッチング素子２６０aがターンオンされる。この時、ワードライン選択信号DWL０がローレベルであれば、ローレベルの電圧がターンオンされたトランジスタMN２０aを通じてワードラインWL０に伝えられる。したがって、ワードラインWL０はローレベルになってディセーブルされた状態に維持される。また、ワードライン選択信号DWL０がハイレバルになれば、スイッチング素子２６０a、すなわち、ターンオンされたトランジスタMN２０aを通じてハイレバルがワードラインWL０に伝えられてワードラインWL０がイネーブルされる。ここで、レベルシフト回路２００aのNMOSトランジスタMN２３、MN２４及びMN２５は動作せずにフローティング状態になる。このように、データ読出し動作時にはレベルシフト回路２００aのトランジスタMN２３、MN２４、MN２５がフローティング状態になることによってワードラインWL０から基準電位VSSに直流電流が流れる経路が遮断される。
【００２６】
このように、本発明ではプログラムまたは消去動作時の昇圧電圧と、データ読出し時の読出しバイアスを別の経路を通じてワードラインに伝達する。この時、昇圧電圧VPPはレベルシフト回路２００a〜２００nを通じてワードラインWL０〜WLnに伝えられ、読出しバイアスはスイッチング素子２６０a〜２６０nを通じてワードラインに伝えられる。
【００２７】
図３（Ａ）〜図３（Ｄ）は、図２に示したワードラインドライバ１４の動作を説明するための波形図であって、図３（Ａ）はロウアドレスを示し、図３（Ｂ）は昇圧電圧/電源電圧ラインVPP/VDDを示し、図３（Ｃ）はプログラム/消去信号PGM/ERAを示し、図３（Ｄ）はワードライン、例えばワードラインWL０を示す。
【００２８】
図４は、図２に示したワードラインドライバ１４で行われるワードラインドライビング方法を説明するためのフローチャートであって、プログラム/消去時に第１データ経路を通じて第１レベルの電圧をワードラインに伝達する段階(第４０〜第４２段階)及びデータ読出し時に第２のデータ経路を通じて第２レベルの電圧をワードラインに伝達する段階(第４４〜第４６段階)を含む。
【００２９】
図２〜図４を参照して本発明の実施形態に係るワードラインドライバの動作及びそのドライビング方法を具体的に記述する。まず、図４を参照すれば、プログラムまたは消去動作が行われるかどうかが判断される(第４０段階)。ここで、プログラム動作または消去動作が行われるかどうかを判断することは、外部から印加される図３（Ｃ）のプログラム/消去信号PGM/ERAがハイレバルにイネーブルされるかどうかを判断することによってなされる。第４０段階で、プログラム/消去信号PGM/ERAがイネーブルされれば、第１データ経路を通じて第１レベルの電圧がワードラインに伝えられる(第４２段階)。すなわち、ここで第１データ経路はレベルシフト回路２００aを示し、第１レベルの電圧は昇圧電圧VPPを示す。具体的に、読出しバイアス供給及びロウデコーダ１２(図１参照)は図３（Ａ）に示したロウアドレスX_ADDをデコーディングしてワードライン選択信号DWL０〜DWLnを生成する。また、VPP/VDDバイアス供給部１０で生成される図３（Ｂ）の昇圧電圧VPPはレベルシフト回路２００aの電圧ライン２５を通じて印加される。したがって、レベルシフト回路２２０aのターンオンされたトランジスタMP２２を通じて昇圧電圧VPPがワードラインWLOに伝えられる。この時、スイッチング素子２６０aはターンオフされた状態を維持する。
【００３０】
一方、第４０段階でプログラム/消去を行わない場合にはデータ読出しを行うかどうかが判断される(第４４段階)。もし、第４４段階でデータ読出しを行おうとする場合には第２データ経路を通じて第２レベルの電圧がワードラインに伝えられる(第４６段階)。すなわち、データ読出しを行おうとする場合に、プログラム/消去信号PGM/ERAは図３（Ｃ）のようにローレベルになる。ここで、第２データ経路はスイッチング素子２６０aを示し、第２レベルの電圧は電源電圧VDDまたはそれ以下の電圧を示す。具体的に、データ読出し時にはスイッチング素子２６０aを通じて読出しバイアス供給及びロウデコーダ１２の出力信号DWL０が読出しバイアス電圧として該当ワードラインに伝えられる。
【００３１】
図５は、図２に示したワードラインドライバの出力を動作モードによってシミュレーションした図面である。図５を参照すれば、区間T５１は読出し動作モードを示し、区間T５２はプログラム/消去動作モードを示す。すなわち、区間T５１ではワードラインWL０を通じて約５Vの読出しバイアスが印加され、区間T５２ではワードラインWL０を通じて約１２V程度の昇圧電圧VPPが印加されることが分かる。
【００３２】
【発明の効果】
以上のように本発明によれば、電圧バイアス経路を相異させることによってレベルシフト回路のサイズを小さくでき、これにより非揮発性メモリ装置のレイアウトサイズを縮小できるという効果がある。また、レベルシフト回路によるワードライン遅延を最小化することによってデータ読出し時にアクセス速度を向上させられるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施形態に係るバイアスラインが分離されたワードラインドライバが適用された非揮発性メモリ装置を示すブロック図である。
【図２】本発明の実施形態に係るワードラインドライバを示す回路図である。
【図３】図３（Ａ）乃至図３（Ｄ）は、図２に示した回路の動作を説明するための波形図である。
【図４】図２に示したワードラインドライバで行われるワードラインドライビング方法を示すフローチャートである。
【図５】本発明に係るワードラインドライバの出力結果を示すシミュレーション図である。
【符号の説明】
１４  ワードラインドライバ
２００a〜２００n  レベルシフト回路
２５０  インバータ
２６０a〜２６０n  スイッチング素子
DWL０〜DWLn  ワードライン選択信号
WL０〜WLn  ワードライン
MN２０a〜MN２０n  NMOSトランジスタ
【図１】
0003650038.tif 000002
【図２】
0003650038.tif 000003
【図３】
0003650038.tif 000004
【図４】
0003650038.tif 000005
【図５】
0003650038.tif 000006