(57)【特許請求の範囲】
【請求項１】
クロックを時間の周期として伝送するパルスを入力信号とし、該パルスを１クロックだけ遅らせる遅延器と、前記クロックの周期にデシメーション因子を掛けた時間に伝送したパルス数を計数する計数器と、１本の信号線に伝送しているパルスを２本以上の信号線に分流する分流器と、複数の前記計数器の計数結果を加算する加算手段とを備えるデシメーションフィルタにおいて、
少なくとも前記分流器と前記遅延器を有し、前記入力信号パルスが入力し、かつ該入力信号パルスからクロックの整数倍だけ遅延したパルスを複数の信号線に生成する第１の回路ブロックと、
少なくとも前記計数器と複数の前記計数器の計数結果を加算する加算手段を有し、前記第１の回路ブロックから生成し、複数の信号線を伝送しているパルスを複数の前記計数器により計数し、該複数の計数器の計数結果を前記加算手段により加算して計数する第２の回路ブロックとを具備することを特徴とするデシメーションフィルタ。
【請求項２】
請求項１に記載のデシメーションフィルタにおいて、前記遅延器と、前記計数器と、前記分流器と、前記計数器の計数結果を加算する加算手段は、それぞれ超電導回路から構成されることを特徴とするデシメーションフィルタ。
【請求項３】
請求項１または２に記載のデシメーションフィルタにおいて、前記計数器は、２分周回路の直列接続体から構成され、かつ前記２分周回路は、前記クロックの整数倍の時間間隔で入力する読み出し信号により計数値がリセットされることを特徴とするデシメーションフィルタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速で伝送するパルス信号を処理するジンクフィルタ（ｓｉｎｃ ｆｉｌｔｅｒ）と呼ばれるデシメーションフィルタの構成に関する。
【０００２】
【従来の技術】
従来、超電導回路からなるデシメーションフィルタの構成に関しては、第１の従来例である、アイ・イー・イー・イー・トランザクションズ オン アップライド スーパーコンダクティビィティ 第５巻（１９９５年）第２２５２頁から第２２５９頁（IEEE Transactions on Applied Superconductivity vol.5 (1995) pp.2252-2259）、第２の従来例である、アイ・イー・イー・イー・トランザクションズ オン アップライド スーパーコンダクティビィティ 第７巻（１９９７年）第２９７５頁から第２９７８頁（IEEE Transactions on Applied Superconductivity vol.7 (1997) pp.2975-2978）、第３の従来例である、アイ・イー・イー・イー トランザクションズ オン アップライド スーパーコンダクティビィティ 第７巻（１９９７年）第２４８０頁から第２４８３頁（IEEE Transactions on Applied Superconductivity vol.7 (1997) pp.2480-2483）において論じられている。
【０００３】
【発明が解決しようとする課題】
デシメーションフィルタの一つであるジンクフィルタは、前記第１の従来例のＦｉｇ.６（ａ）の図中に示してあるように、クロックを時間の周期として伝送している入力信号ｘiを、クロックを時間の単位とする添字ｉに関して和をとり、それを複数回繰り返すものである。
【０００４】
ここで、その繰り返しの回数がｋ回の時、ｋ次のジンクフィルタとなる。この従来例は、２次のジンクフィルタの例であり、Ｆｉｇ.６（ａ）中「Ｄ ｃｅ１１」と表わされている遅延器と、「ＮＴ ｃｅｌｌ」と表わされている非破壊読み出しのトグルフリップフロップ(ＴＦＦ)と、「Ｔｌ ｃｅ１１」と表わされている破壊読み出しのトグルフリップフロップと、同図において１本の信号線から２本の信号線が分岐している点に置かれた分流器とから構成されている、この従来例は、２重積分アルゴリズムを用いており、入力信号ｘiを添字ｉに関して和をとってｖnを求めた後、再度ｖnを添字ｎに関して和をとってｙiを求め、すなわち２重に和をとり、フィルタ動作を実現するものである。
【０００５】
また、破壊読み出しのトグルフリップフロップ（「Ｔｌ ｃｅｌｌ」）を直列接続することにより、読み出し信号により計数値が０値ヘリセットする計数器を構成しているが、さらに非破壊読み出しのトグルフリップフロップ（「ＮＴ ｃｅｌｌ」）も用いている。この従来例は、「Ｔｌ ｃｅｌｌ」、「ＮＴ ｃｅｌｌ」等多種類の要素回路を必要としており、回路構成が複雑であることが、高速動作を実現する際の障害となっている。高速動作のためには回路構成の一層の簡単化が必要である。
【０００６】
デシメーションフィルタは、前記第２の従来例における式（１）に示されているように、入力信号ｘiに適当な数係数ｃiを掛け合わせ、その乗算結果をクロックを時間の単位とする添字ｉに関して和をとることによっても実現できる。この方法は、適当な他の係数ｃiを選ぶだけで種々のデシメーションフィルタを実現できるので、汎用性が高いという長所がある。
【０００７】
しかし、前記従来例の文献中のＦｉｇ.１に示されているように、係数メモリユニット、コントロールユニット、入出力インターフェイスと種々の要素回路を必要とし、回路構成が複雑かつ規模が大きくなるという短所があり、高速動作を実現する際の障害となっている。
【０００８】
また、前記第３の従来例は、前記文献のＦｉｇ.５に示されているように２個の累算器（ａｃｃｕｍｕｌａｔｏｒ）と１個のダウンサンプラーと２個の差分器から２次のジンクフィルタを構成した例である。少ない種類の要素回路によって構成され、回路構成が簡単であるという長所があるものの、累算器はフィードバック部を含んで加算を行い、さらにこの累算器は２個縦続接続されているために、演算結果の数値が増大し、回路規模も増大するという短所がある。この大きな回路規模が高速動作の障害となっている。
【０００９】
本発明の目的は、高速動作にとって好適な少ない種類の要素回路によって構成でき、かつフィードバック部を含んだ加算を行うことのないデシメーションフィルタを提供することにある。
【００１０】
本発明の前記ならびにその他の目的及び新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
【００１２】
（１）クロックを時間の周期として伝送するパルスを入力信号とし、該パルスを１クロックだけ遅らせる遅延器と、前記クロックの整数倍の時間の間に伝送したパルス数を計数する計数器と、１本の信号線に伝送しているパルスを２本以上の信号線に分流する分流器と、２本以上の信号線に伝送している複数のパルスを１つの信号線に合流する合流器または前記計数器の計数結果を加算する加算手段とを備えるデシメーションフィルタにおいて、少なくとも前記分流器と前記遅延器を有し、前記入力信号パルスが入力し、かつ該入力信号パルスからクロックの整数倍だけ遅延したパルスを複数の信号線に生成する第１の回路ブロックと、少なくとも前記計数器と前記合流器または前記計数器の計数結果を加算する加算手段を有し、前記クロックの整数倍の時間の間に前記第１の回路ブロックから前記複数の信号線に生成したパルス数を計数する第２の回路ブロックとを具備する。
【００１３】
（２）前記手段（１）のデシメーションフィルタにおいて、前記遅延器と、前記計数器と、前記分流器と、前記合流器または前記計数器の計数結果を加算する加算手段は、それぞれ超電導回路から構成される。
【００１４】
（３）前記手段（１）または（２）のデシメーションフィルタにおいて、前記計数器は、２分周回路の直列接続体から構成され、かつ前記２分周回路は前記クロックの整数倍の時間間隔で入力する読み出し信号により計数値がリセットされる。
【００１５】
【発明の実施の形態】
以下、図面を参照して、本発明について、その実施の形態（実施例）とともに詳細に説明する。
【００１６】
（実施例１）
まず、図１、図５乃至図１１を用いて、本発明による実施例１を説明する。本実施例１は、デシメーション因子Ｎ＝４の２次のジンクフィルタを構成した例である。
【００１７】
２次のジンクフィルタは、入力信号ｘiに対して、信号ｙi’は、以下の数１の式の計算結果を出力するものである。
【００１８】
【数１】
0003651833.tif 000002
【００１９】
前記数１の式において、（１／Ｎ2）は定数であるので、本実施例１ではこれを取り除き、以下、信号ｙiは、以下の数２の式の計算の結果を出力するジンクフィルタを構成するものとする。
【００２０】
【数２】
0003651833.tif 000003
【００２１】
Ｎ＝４の時、前記数２の式は、次の数３の式となる。
【００２２】
【数３】
0003651833.tif 000004
【００２３】
本実施例１のデシメーションフィルタは、図１に示すように、第１の回路ブロック１１により、入力信号パルスからクロックの整数倍だけ遅延した複数のパルス｛ｘj｝，｛ｘj-1｝，｛ｘj-2｝，｛ｘj-3｝を生成し、第２の回路ブロック１２により、これら複数のパルスを合流させた後、クロックの整数倍の時間の間のパルス数、すなわち、ｊ＝ｉ−３よりｊ＝ｉまでのパルス数を計数してｙiを得、フィルタ動作を得るものである。
【００２４】
以下、詳細に説明する。入力信号はクロックを時間周期として伝送しているパルスであり、第１の回路ブロック１１の構成要素である分流器１１４に入力する。分流器１１４の等価回路とシンボルを図７に示す。図７に示すように、分流器１１４は直流バイアス電流ＤＣとジョセフソン接合ＪＪ（図中の×印）とインダクタＬから構成される。分流器１１４からは２つのパルスが出力し、１つは信号線１１７を通して第１の回路ブロック１１からパルス｛ｘj｝を生成する。｛ｘj｝は入力信号パルスからクロック遅延のないパルスである。
【００２５】
もう１つのパルスは、遅延器１１１に入力する。遅延器１１１の等価回路とシンボルを図６に示す。遅延器１１１に入力したデータ信号は、一旦遅延器１１１に蓄えられ、次のクロックが遅延器１１１に入力した時、遅延器１１１から出力する。すなわち、データ信号は１クロックだけ遅延することになる。遅延器１１１の出力は分流器１１５に入力する。以下、入力信号が分流器１１４に入力した時と同様にして、２つのパルスが出力し、１つは信号線１１８を通して第１の回路ブロック１１からパルス｛ｘj-1｝を生成する。｛ｘj-1｝は入力信号パルスから１クロックだけ遅延したパルスである。
【００２６】
もう１つのパルスは遅延器１１２に入力する。以下、同様にして、分流器１１６、遅延器１１３を用いることにより、信号線１１９、１１１０を通して複数のパルスが生成する。以上より第１の回路ブロック１１からは、入力信号パルスからクロックの整数倍だけ遅延した複数のパルス、すなわち、入力信号パルスからクロック遅延のない｛ｘj｝、入力信号パルスから１クロックだけ遅延した｛ｘj-1｝、入力信号パルスから２クロックだけ遅延した｛ｘj-2｝、入力信号パルスから３クロックだけ遅延した｛ｘj-3｝が生成することになる。
【００２７】
第２の回路ブロック１２は、これら複数のパルスを合流させ、パルス数の合計を計数する。まず、信号線１１７と信号線１１８に伝送している２つのパルス｛ｘj｝と｛ｘj-1｝を合流器１２２に入力し、１つの信号線に合流させる。合流器１２２の等価回路とシンボルを図８に示す。図８に示すように、合流器１２２は、直流バイアス電流ＤＣとジョセフソン接合ＪＪとインダクタＬから構成される。次に、信号線１１９に伝送しているパルス｛ｘj-2｝を合流器１２３により、さらに信号線１１１０に伝送しているパルス｛ｘj-3｝を合流器１２４により合流させ、第１の回路ブロック１１から生成した複数のパルス｛ｘj｝,｛ｘj-1｝,｛ｘj-2｝,｛ｘj-3｝を１本の信号線上に合流させる。次に、この信号線上に伝送するパルス数を計数器１２１により計数する。本実施例１ではデシメーション因子はＮ＝４であるので、クロック周期の４倍の周期で読み出し信号を計数器１２１に入力し、クロック周期の４倍の時間中に伝送されたパルスの数を計数する。なお、読み出し信号を入力するために、分流器１２５，１２６，１２７，１２８を用いた。また、次に示すように、計数器１２１は、読み出し信号により結果を出力した後、計数値が０値へリセットするものである。これより、次の読み出し信号を入力した時、正しい計数結果が得られることになる、計数器１２１は、２分周回路であるトグルフリップフロップ（ＴＦＦ）を直列接続したものとフリップフロップ（ＦＦ）から構成される。トグルフリップフロップの等価回路とシンボルを図５に示す。トグルフリップフロップは、ＩＮ２が入力する度に、０状態と１状態を繰り返す。すなわち、入力ＩＮ２についての２分周回路である。１状態においてＩＮ２が入力すると、０２から１が出力する。また、１状態においてＩＮ１が入力すると、０１から１が出力し、さらに０状態へリセットする。従って、ＩＮ２に計数するパルス信号を入力し、ＩＮ１に読み出し信号を入力する。
【００２８】
同様に、フリップフロップの等価回路とシンボルを図９に示す。０状態においてＩＮ２が入力すると、１状態へ遷移する。０状態においてＩＮ１が入力すると、０１から何も出力されず０状態のままであるが、１状態においてＩＮ１が入力すると、０１から１が出力し、０状態へリセットする。従って、ＩＮ２に計数するパルス信号を入力し、ＩＮ１に読み出し信号を入力する。これらのトグルフリップフロップの直列接続体とフリップフロップを用いて計数器１２１を構成することにより、読み出し信号により結果を出力した後、計数値が０値ヘリセットする動作を実現できる。
【００２９】
本実施例１は、前記第１の従来例のように入力信号ｘiの添字に関する和を直接的に２重にとるものではない。本実施例１は、第１の回路ブロック１１により、計数すべき複数のパルス｛ｘj｝,｛ｘj-1｝,｛ｘj-2｝,｛ｘj-3｝を生成させた後、第２の回路ブロック１２により、これらの複数のパルスを合流させ、そのパルス数を計数して前述した数３の式の和（Σ*ij=i-3）（＊はその後の文字の上付けを表す）を実行し、出力ｙi（＝Σ*ij=i-3（ｘj＋ｘj-1＋ｘj-2＋ｘj-3））を得るものである。
【００３０】
従って、トグルフリップフロップ，フリップフロップ，遅延器，分流器，合流器という少ない種類の要素回路によって構成でき、かつフィードバック部を含んだ加算を行うこともないので、高速動作にとって好適なデシメーションフィルタを実現できることになる。
【００３１】
本実施例１のシミュレーション動作波形を図１０に示す。本シミュレーションのクロック時間は２００ｐｓであり、このクロックを時間の周期とし入力信号ｘiを入力する。この例では（ｘ1，ｘ2，ｘ3，ｘ4，ｘ5，ｘ6）＝（１，１，０，１，０，１）であり、ｘi＝０（ｉ≦０）である。値が１であるｘ1，ｘ2，ｘ4がそれそれ図１０中のパルス１３１１，１３１２，１３１３に対応する。パルス１３４１乃至１３４８は、図１の合流器１２４の直後の位置で測ったパルスを表す。パルス１３４１は信号線１１７を通ったｘ1に対応し、パルス１３４２，１３４３は信号線１１７を通ったｘ2と１クロック遅延した後に信号線１１８を通ったｘ1に対応する。同様に、パルス１３４４，１３４５は１クロック遅延した後に信号線１１８を通ったｘ2と２クロック遅延した後に信号線１１９を通ったｘ1に対応する。また、パルス１３４６，１３４７，１３４８は、信号線１１７を通ったｘ4と２クロック遅延した後に信号線１１９を通ったｘ2と３クロック遅延した後に信号緑１１１０を通ったｘ1に対応する。これら８個のパルス１３４１乃至１３４８は髄時計数器１２１に入力する。
【００３２】
計数器１２１の計数値は、クロックの４倍の周期で入力する読み出し信号で読み出されるが、本シミュレーションではパルス１３２がこれに相当する。この時、計数器１２１のＯｕｔ３からの出力パルス１３３が現れている。Ｏｕｔ３は計数値が８であり、８個のパルスが入力したことを意味し、これより正しい動作が確認できる。
【００３３】
なお、本実施例１では、第１の回路ブロック１１から生成した複数のパルスを合流器１２２乃至１２４により合流させた後、計数器１２１によりそのパルス数の合計を計数したが、図１１に示すように、第１の回路ブロック１４から生成した複数のパルスを、計数器１５２乃至１５５により計数した後、その計数結果を加算する手段である計数器１５１を用いてその合計を計数しても同様の効果が得られることになる。
【００３４】
（実施例２）
次に、図２を用いて本発明の実施例２を説明する。本実施例はデシメーション因子Ｎ＝４の３次のジンクフィルタを構成した例である。
【００３５】
前記数２の式と同様にして、デシメーション因子Ｎの３次のジンクフィルタは、入力信号ｘiに対して、信号ｙiは以下の数４の式の計算結果を出力するものである。
【００３６】
【数４】
0003651833.tif 000005
【００３７】
Ｎ＝４の時、数４の式は、次の数５の式となる。
【００３８】
【数５】
0003651833.tif 000006
【００３９】
従って、図１の実施例１と同様にして、遅延器と分流器から第１の回格ブロック２１を構成し、入力信号パルスからクロックの整数倍だけ遅延した１６個のパルス{ｘj},{ｘj-1},{ｘj-2},{ｘj-3}，{ｘj-1},{ｘj-2},{ｘj-3},{ｘj-4}，{ｘj-2},{ｘj-3},{ｘj-4},{ｘj-5}，{ｘj-3},{ｘj-4},{ｘj-5},{ｘj-6}を生成し、これらを順に信号線２１１乃至２１１６を通して第２の回路ブロック２２に入力し、これら１６個の複数のパルスを合流させた後、計数器２２１により計数することにより、デシメーション因子Ｎ＝４の３次のジンクフィルタが得られることになる。
【００４０】
なお、本実施例２では、１本の信号線上を合流したパルスが伝送するため、パルス同士がお互いに重ならないようにタイミングを合わせる必要がある。本実施例２では、このタイミングは、信号線の長さによって定まる配線遅延を利用して調整したが、例えばジョセフソン伝送線路を挿入することによっても、このタイミングを調整できる。
【００４１】
（実施例３）
次に、図３を用いて本発明による実施例３を説明する。
【００４２】
本実施例３はデシメーション因子Ｎ＝４の３次のジンクフィルタを構成した例であり、前記実施例２において、合流器の一部を計数器３２２乃至３２５に置きかえ、さらにその計数器の計数結果を加算する加算手段として、計数器３２１を用いた例である。
【００４３】
本実施例３の第１の回路ブロック３１は、前記実施例２の第１の回路ブロック２１と同じであり、第１の回路ブロック３１からは入力信号パルスｘiからクロックの整数倍だけ遅延した１６個のパルス{ｘj},{ｘj-1},{ｘj-2},{ｘj-3}，{ｘj-1},{ｘj-2},{ｘj-3},{ｘj-4}，{ｘj-2},{ｘj-3},{ｘj-4},{ｘj-5}，{ｘj-3},{ｘj-4},{ｘj-5},{ｘj-6}を生成する。第２の回路ブロック３２は、これらのパルス数を計数するものでぁる。まず、合流器を用いて{ｘj},{ｘj-1},{ｘj-2},{ｘj-3}を合流させた後、計数器３２２によりクロックの４倍の時間の間のパルス数、すなわち、ｊ＝ｉ−３よりｊ＝ｉでのパルスの数を計数する次の数６の式を得る。
【００４４】
【数６】
0003651833.tif 000007
【００４５】
同様に、合流器を用いて{ｘj-1}，{ｘj-2}，{ｘj-3}，{ｘj-4}を合流させた後、計数器３２３によりクロックの４倍の時間の間のパルス数、すなわち、ｊ＝ｉ−３よりｊ＝ｉまでのパルスの数を計数する次の数７の式を得る。
【００４６】
【数７】
0003651833.tif 000008
【００４７】
同様に、計数器３２４によりｊ＝ｉ−３よりｊ＝ｉまでのパルスの数を計数する次の数８の式を得、計数器３２５によりｊ＝ｉ−３よりｊ＝ｉまでのパルスの数を計数する次の数９の式を得る。
【００４８】
【数８】
0003651833.tif 000009
【００４９】
【数９】
0003651833.tif 000010
【００５０】
次に、計数器３２２乃至３２５の計数結果を計数器３２１に入力して加算する。
【００５１】
これより、クロックの４倍の時間の間に第１のブロック３１から生成した前記１６個のパルスの数、すなわち、ｊ＝ｉ−３よりｊ＝ｉまでのパルス数が計数され、ｙiを得、フィルタ動作が得られることになる。
【００５２】
なお、本実施例３では、計数器の計数結果を加算する手段として計数器３２１を用いたが、論理演算回路に用いる加算器を用いても同様の効果が得られることになる。
【００５３】
また、一点鎖線で囲った回路ブロック３２６乃至３２９は、前記実施例１のデシメーションフィルタであるＮ＝４の２次のジンクフィルタであり、本実施例３は、この２次のジンクフィルタを遅延器を介して接続したものとみなすこともできる。
【００５４】
（実施例４）
次に、図４を用いて本発明による実施例４を説明する。本実施例４は、デシメーション因子Ｎ＝４の３次のジンクフィルタを構成した例である。本実施例４は、前記実施例３において、第１の回路ブロックに遅延器４１１，４１２，４１３を付け加えると共に、これに対応して第２の回路ブロックに遅延器４２６、４２７、４２８を付け加え、これより１クロックの間に実行する演算量を減らし、高速動作化を図ったものである。
【００５５】
第１の回路ブロック４１は、前記実施例３の第１の回路ブロックに遅延器４１１，４１２，４１３を付け加えたものである。遅延器により、パルスの伝送は１クロック遅れるので、入力信号ｘiに対して、第１の回路ブロック４１から生成される１６個のパルスは{ｘj},{ｘj-1},{ｘj-2},{ｘj-3}，{ｘj-2},{ｘj-3},{ｘj-4},{ｘj-5}，{ｘj-4},{ｘj-5},{ｘj-6},{ｘj-7}，{ｘj-6},{ｘj-7},{ｘj-8},{ｘj-9}となる。第２の回路ブロック４２は、これらのパルス数を計数するものである。
【００５６】
まず、合流器を用いて{ｘj},{ｘj-1},{ｘj-2},{ｘj-3}を合流させた後、計数器４２２により、クロックの４倍の時間の間のパルス数、すなわち、ｊ＝ｉ−３よりｊ＝ｉまでのパルスの数を計数して前述の数６の式を得る。
【００５７】
同様に、合流器を用いて{ｘj-2},{ｘj-3},{ｘj-4},{ｘj-5}を合流させた後、計数器４２３により、クロックの４倍の時間の間のパルス数を計数する。
【００５８】
但し、第１の回路ブロック４１に挿入した遅延器４１１に対応して、読み出し信号が伝送する信号線に遅延器４２６を挿入しているので、読み出す時刻は１クロック遅れ、ｊ＝ｉ−２よりｊ＝ｉ＋１までのパルス数を計数することになる。すなわち、次の数１０の式を得る。
【００５９】
【数１０】
0003651833.tif 000011
【００６０】
同様に、計数器４２４により、次の数１１の式を得、
【００６１】
【数１１】
0003651833.tif 000012
【００６２】
計数器４２５により次の数１２の式を得る。
【００６３】
【数１２】
0003651833.tif 000013
【００６４】
計数器４２２乃至４２５の計数結果は、随時、計数器４２１に入力され加算される。これよりクロックの４倍の時間の間に第１のブロック４１から生成した前記１６個のパルスの数が計数され、ｙiが得られ、フィルタ動作が得られることになる。
【００６５】
なお、本実施例４では、第１の回路ブロック４１から生成した複数のパルスを同時に計数するのではなく、遅延器４２６、４２７、４２８を用いて１クロックずつ遅らせた後に計数し、従って、読み出し信号入力後３クロック後に、所望のｙiを得た。フィルタの出力は読み出し信号を入力した後の３クロック後と遅れるが、１クロックの間に実行する演算量が前記実施例３よりも少なく、一層の高速動作化が図れることになる。
【００６６】
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００６７】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００６８】
少ない種類の要素回路によって構成でき、かつフィードバック部を含んだ加算を行うこともないので、これより高速動作にとって好適なデシメーションフィルタを実現することができる。
【図面の簡単な説明】
【図１】本発明による実施例１のデシメーションフィルタであるデシメーション因子Ｎ＝４の２次のジンクフィルタの構成を示す回路図である。
【図２】本発明による実施例２のデシメーションフィルタであるデシメーション因子Ｎ＝４の３次のジンクフィルタの構成を示す回路図である。
【図３】本発明による実施例３のデシメーションフィルタであるデシメーション因子Ｎ＝４の３次のジンクフィルタの構成を示す回路図である。
【図４】本発明による実施例４のデシメーションフィルタであるデシメーション因子Ｎ＝４の３次のジンクフィルタの構成を示す回路図である。
【図５】前記実施例１乃至４のトグルフリップフロップの等価回路とシンボルを示す回路図である。
【図６】前記実施例１乃至４の遅延器の等価回路とシンボルを示す回路図である。
【図７】前記実施例１乃至４の分流器の等価回路とシンボルを示す回路図である。
【図８】前記実施例１乃至４の合流器の等価回路とシンボルを示す回路図である。
【図９】前記実施例１乃至４の別のフリップフロップの等価回路とシンボルを示す回路図である。
【図１０】前記実施例１のデシメーションフィルタであるデシメーション因子Ｎ＝４の２次のジンクフィルタのシミュレーション動作波形を示す図である。
【図１１】前記実施例１のデシメーションフィルタであるデシメーション因子Ｎ＝４の２次のジンクフィルタの構成を示す回路図である。
【符号の説明】
１１，２１，３１，４１…第１の回路ブロック、１２，２２，３２，４２…第２の回路ブロック、１２１，２２１，３２１，４２１…計数器、１１４，１１５，１１６…分流器、１２２，１２３，１２４…合流器。
【図１】
0003651833.tif 000014
【図２】
0003651833.tif 000015
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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