(57)【特許請求の範囲】
【請求項１】
電気・電子回路装置の電源入力端子に電圧が印加されたとき、論理出力が一定の論理出力に不可逆的に固定される論理出力設定回路と、
この論理出力設定回路の出力側に読み書き制御入力が接続される電気的に書き込み消去が可能な記憶装置とを有し、
前記記憶装置の前記読み書き制御入力に、読み書き制御用端子が接続され、
前記電源入力端子に電圧が印加される前には、前記記憶装置にのみ電源が供給された状態で前記読み書き制御用端子を利用して前記記憶装置に対する読み書き制御が可能とされ、
前記電源入力端子に電圧が印加されて、前記論理出力設定回路が一定の論理出力に不可逆的に固定された場合に、前記記憶装置の書き込み消去を不可能とし、読み出しのみを可能とする
ことを特徴とする電気・電子回路装置。
【請求項２】
請求項１記載の電気・電子回路装置において、
前記論理出力設定回路の出力と前記読み書き制御用端子とを論理積回路の入力に接続し、前記論理積回路の出力を前記記憶装置の前記読み書き制御入力に接続した
ことを特徴とする電気・電子回路装置。
【請求項３】
請求項１又は２記載の電気・電子回路装置において、
前記論理出力設定回路は、前記電源入力端子に印加された電圧に基づいて不可逆的に遮断される遮断素子を有し、
前記論理出力設定回路は、前記遮断素子が遮断されることにより電流が供給されなくなり、一定の論理出力に不可逆的に固定される
ことを特徴とする電気・電子回路装置。
【請求項４】
請求項３記載の電気・電子回路装置において、
前記電源入力端子と前記遮断素子との間に昇圧回路が設けられている
ことを特徴とする電気・電子回路装置。
【請求項５】
請求項４記載の電気・電子回路装置において、
前記電源入力端子に電圧が印加されたときから一定期間前記昇圧回路を動作状態とするパワーオンリセット回路を含む
ことを特徴とする電気・電子回路装置。
【請求項６】
特定の外部端子に電圧が印加されたとき、論理出力が一定の論理出力に不可逆的に固定される論理出力設定回路と、
この論理出力設定回路の出力側に接続される電気的に書き込み消去が可能な記憶装置と、
前記論理出力設定回路に設けられ、前記特定の外部端子に印加された電圧に基づいて不可逆的に遮断される遮断素子と、
前記特定の外部端子と前記遮断素子との間に設けられている昇圧回路とを有し、
前記遮断素子は、前記特定の外部端子に電圧が印加されたときに前記昇圧回路の出力により遮断され、
前記昇圧回路には、前記遮断素子が遮断されたことを検出して、前記昇圧回路の電力消費を低減あるいは無くする電力消費制限回路が接続される
ことを特徴とする電気・電子回路装置。
【請求項７】
特定の外部端子に電圧が印加されたとき、論理出力が一定の論理出力に不可逆的に固定される論理出力設定回路と、
この論理出力設定回路の出力側に接続される電気的に書き込み消去が可能な記憶装置と、
前記論理出力設定回路に設けられ、前記特定の外部端子に印加された電圧に基づいて不可逆的に遮断される遮断素子と、
前記特定の外部端子と前記遮断素子との間に設けられている昇圧回路とを有し、
前記特定の外部端子に電圧が印加されたときから一定期間前記昇圧回路を動作状態とするパワーオンリセット回路を含み、
前記遮断素子は、前記パワーオンリセット回路により動作状態とされた前記昇圧回路の出力により遮断され、
前記昇圧回路には、前記遮断素子が遮断されたことを検出して、前記昇圧回路の電力消費を低減あるいは無くする電力消費制限回路が接続される
ことを特徴とする電気・電子回路装置。
【請求項８】
請求項３〜７のいずれか１項に記載の電気・電子回路装置において、
該電気・電子回路装置が集積回路により構成され、
前記遮断素子が、シリコン配線パターンにより形成されている
ことを特徴とする電気・電子回路装置。
【請求項９】
請求項１〜８のいずれか１項に記載の電気・電子回路装置において、
前記電気・電子回路装置は集積回路により構成されている
ことを特徴とする電気・電子回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、たとえば、ＬＳＩ（large scale integrated circuit）等の集積回路に適用して好適であり、電気・電子製品のハードウエアの改造、およびソフトウエアの改竄や２次利用等を有効に防止し得る電気・電子回路装置に関する。
【０００２】
【従来の技術】
電気・電子製品のフールプルーフおよびフェイルセーフ等の観点から、電気・電子製品のハードウエアの改造やソフトウエアの改竄等が、ユーザ側において行えないことが望ましい。
【０００３】
そこで、従来、これら電気・電子製品のハードウエアの改造、およびソフトウエアの改竄や２次利用等を防止するために、製品の筐体に特殊なねじを用いたり、ソフトウエア的に改竄や２次利用を防止する工夫がなされている。
【０００４】
しかしながら、これらの工夫は、電気・電子製品のハードウエアの改造、およびソフトウエアの改竄や２次利用等を防止し得る一定の効果はあるものの、その防止効果が十分ではない。
【０００５】
【発明が解決しようとする課題】
この発明はこのような課題を考慮してなされたものであり、簡単な構成で、電気・電子製品のハードウエアの改造、およびソフトウエアの改竄や２次利用等を物理的に防止することを可能とする電気・電子回路装置を提供することを目的とする。
【０００６】
また、この発明は、たとえば、ユーザが一度使用したとき、フィールドでの２次使用を不可能とする電気・電子回路装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
この電気・電子回路装置の電源入力端子に電圧が印加されたとき、論理出力が一定の論理出力に不可逆的に固定される論理出力設定回路と、この論理出力設定回路の出力側に読み書き制御入力が接続される電気的に書き込み消去が可能な記憶装置とを有し、前記記憶装置の前記読み書き制御入力に、読み書き制御用端子が接続され、前記電源入力端子に電圧が印加される前には、前記記憶装置にのみ電源が供給された状態で前記読み書き制御用端子を利用して前記記憶装置に対する読み書き制御が可能とされ、前記電源入力端子に電圧が印加されて、前記論理出力設定回路が一定の論理出力に不可逆的に固定された場合に、前記記憶装置の書き込み消去を不可能とし、読み出しのみを可能とするように構成されている（請求項１記載の発明）。
【００１７】
この発明によれば、論理出力設定回路の論理出力により、電気的に書き込み消去が可能な記憶装置の動作を規定することができる可能性が得られる。
【００１８】
前記論理出力設定回路では、前記論理出力設定回路の出力と前記読み書き制御用端子とを論理積回路の入力に接続し、前記論理積回路の出力を前記記憶装置の前記読み書き制御入力に接続している（請求項２記載の発明）。
【００２１】
前記論理出力設定回路は、前記電源入力端子に印加された電圧に基づいて不可逆的に遮断される遮断素子を有し、前記論理出力設定回路は、前記遮断素子が遮断されることにより電流が供給されなくなり、一定の論理出力に不可逆的に固定されている（請求項３記載の発明）。
【００２２】
この場合においても、前記電源入力端子と前記遮断素子との間に昇圧回路を設けることで、前記電源入力端子に印加される電圧が比較的に低電圧であっても、昇圧回路の比較的に高電圧な出力により遮断素子を容易に遮断することができる可能性が得られる（請求項４記載の発明）。
【００２３】
また、この請求項４記載の発明において、昇圧回路を、前記電源入力端子に電圧が印加されたときから一定期間動作状態とするパワーオンリセット回路により駆動する構成とすることで、昇圧回路の電力消費を一定期間に制限できることから好ましい（請求項５記載の発明）。
【００２４】
特定の外部端子に電圧が印加されたとき、論理出力が一定の論理出力に不可逆的に固定される論理出力設定回路と、この論理出力設定回路の出力側に接続される電気的に書き込み消去が可能な記憶装置と、前記論理出力設定回路に設けられ、前記特定の外部端子に印加された電圧に基づいて不可逆的に遮断される遮断素子と、前記特定の外部端子と前記遮断素子との間に設けられている昇圧回路とを有し、前記遮断素子は、前記特定の外部端子に電圧が印加されたときに前記昇圧回路の出力により遮断され、前記昇圧回路には、前記遮断素子が遮断されたことを検出して、前記昇圧回路の電力消費を低減あるいは無くする電力消費制限回路が接続されている（請求項６記載の発明）。
【００２５】
特定の外部端子に電圧が印加されたとき、論理出力が一定の論理出力に不可逆的に固定される論理出力設定回路と、この論理出力設定回路の出力側に接続される電気的に書き込み消去が可能な記憶装置と、前記論理出力設定回路に設けられ、前記特定の外部端子に印加された電圧に基づいて不可逆的に遮断される遮断素子と、前記特定の外部端子と前記遮断素子との間に設けられている昇圧回路とを有し、前記特定の外部端子に電圧が印加されたときから一定期間前記昇圧回路を動作状態とするパワーオンリセット回路を含み、前記遮断素子は、前記パワーオンリセット回路により動作状態とされた前記昇圧回路の出力により遮断され、前記昇圧回路には、前記遮断素子が遮断されたことを検出して、前記昇圧回路の電力消費を低減あるいは無くする電力消費制限回路が接続されている（請求項７記載の発明）。
【００２６】
請求項７記載の発明において、該電気・電子回路装置が集積回路により構成されるとき、前記遮断素子は、シリコン配線パターンにより形成することができる（請求項８記載の発明）。
【００２７】
請求項１〜８記載の発明において、前記電気・電子回路装置は集積回路により構成されている（請求項９記載の発明）。
【００３０】
【発明の実施の形態】
以下、この発明の一実施の形態について図面を参照して説明する。
【００３１】
図１は、この発明の電気・電子回路装置の一実施の形態が適用されたＬＳＩ等の集積回路（ＩＣ）１０の構成を示している。この集積回路１０は、プラスチックパッケージ１２内に、基本的にはシリコンウェハーからなるＩＣチップ１４が搭載された構成とされている。
【００３２】
ＩＣチップ１４上には、供給される電圧を所望の高い電圧に昇圧する昇圧回路であるステップアップレギュレータ回路（以下、ＳＵＲ回路という。）１６と、このＳＵＲ回路１６に直列に接続される遮断素子であるフューズ１８と、このフューズ１８に直列に接続されるバッファ２０と、フューズ１８とバッファ２０の共通接点と接地（グラウンド）間に接続される抵抗値がＲ（ここでは、Ｒ＝１００［Ω］）の抵抗器２１等が集積されている。
【００３３】
集積回路１０において、フューズ１８と抵抗器２１とバッファ２０とは、論理出力設定回路３４を構成する。
【００３４】
なお、後に説明する集積回路１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ、１０Ｇ、および電気・電子回路１０Ａ、１０Ｂにおいても、フューズ１８と抵抗器２１とバッファ２０とは、論理出力設定回路３４を構成する。
【００３５】
また、以下の説明においては、理解の容易化のために、ＳＵＲ回路１６とバッファ２０の入力インピーダンス（入力抵抗）はそれぞれ無限大、出力インピーダンス（出力抵抗）はそれぞれゼロ値であるものとする。
【００３６】
上記のＳＵＲ回路１６は、基本的には、発振器と、これに接続されるトランスとこのトランスに接続されて直流を出力する平滑回路と、この平滑回路の出力を前記発振器にもどして発振強度を調節するフィードバック回路とを備えるスイッチングレギュレータの構成とされている。
【００３７】
ＳＵＲ回路１６の入力端子は、端子であるボンディングパッド（以下、単にパッドまたは端子ともいう。）２２に接続され、このパッド２２は、金線あるいはアルミニウム線等のボンディングワイヤを介して特定の端子である外部電源入力端子２４に接続されている。この実施の形態において、外部電源入力端子２４に外部から印加される電圧Ｖｄｄ（電源Ｖｄｄともいう。）は、たとえば、Ｖｄｄ＝＋３［Ｖ］とされている。
【００３８】
この図１例の集積回路１０において、ＳＵＲ回路１６は４倍の利得を有するように設計され、入力ノードに印加される電圧Ｖｄｄ＝＋３［Ｖ］を＋１２［Ｖ］の電圧に昇圧して出力ノードに発生させる。
【００３９】
バッファ２０は、入力電圧がゼロ［Ｖ］のローレベルＬの電圧であるときには、論理出力としてローレベルＬ（Ｌ＝０［Ｖ］）を発生し、入力電圧が、たとえば、＋２．１［Ｖ］以上のハイレベルの電圧であるときには、論理出力としてハイレベルＨ（Ｈ＝＋３［Ｖ］）を発生する。
【００４０】
ＩＣチップ１４の接地は、接地端子であるパッド３０、ボンディングワイヤを介して外部接地端子３２に接続されている。
【００４１】
なお、以下に説明する各回路においては、バッファ２０や図示していない論理回路の電圧（電源）Ｖｄｄと接地の記号は、繁雑となるので原則として省略する。
【００４２】
この実施の形態の集積回路１０は、基本的には、以上のように構成される。
【００４３】
図２は、遮断素子であるフューズ１８の具体的な構成例を示している。このフューズ１８は、細い線幅とされたポリシリコン配線パターン１８ｐを含み、一定以上の電流が流れると溶解し断線（溶断あるいは遮断）するように、線幅Ｗｆと長さＬｆと厚みが決定されている。この実施の形態においては、溶断電流（遮断電流ともいう。）Ｉｆが、Ｉｆ＝１２０［ｍＡ］になるように設定加工されている。
【００４４】
図１例の集積回路１０において、上述したように、フューズ１８と抵抗器２１およびバッファ２０は、論理出力設定回路３４を構成する。この論理出力設定回路３４の出力段であるバッファ２０の出力端子には、種々の論理回路を接続することが可能である。
【００４５】
このように構成される集積回路１０に対して、図３に示すように、特定の端子あるいは特定の外部端子とされる外部電源入力端子２４と、外部接地端子３２との間に電圧Ｖｄｄ＝＋３［Ｖ］の外部直流電源３８が接続されたとき、外部電源入力端子２４および端子２２（図１参照）を通じてＳＵＲ回路１６の入力端子に電圧Ｖｄｄ＝＋３［Ｖ］が印加され、ＳＵＲ回路１６の出力側にその４倍の昇圧電圧＋１２［Ｖ］が発生する。
【００４６】
これにより、フューズ１８には、この昇圧電圧＋１２［Ｖ］を抵抗器２１の抵抗値Ｒで割った電流Ｉ＝１２［Ｖ］÷１００［Ω］＝１２０［ｍＡ］＝Ｉｆが流れ、フューズ１８は溶断される。
【００４７】
この場合、電圧Ｖｄｄの外部直流電源３８が投入されてからフューズ１８が溶断されるまでの僅かな時間は、バッファ２０からハイレベルＨ（Ｈ＝＋３［Ｖ］）が出力されているが、フューズ１８が溶断されるとフューズ１８の端子間が開放され、バッファ２０の入力は、抵抗器２１を通じて接地レベル、すなわちローレベルＬに固定される。したがって、バッファ２０の出力レベルは、フューズ１８が溶断された後以降、永久にローレベルＬ（Ｌ＝０［Ｖ］）に固定される。
【００４８】
換言すれば、この実施の形態にかかる集積回路１０は、特定の端子（特定の外部端子）である外部電源入力端子２４に印加された電圧Ｖｄｄに基づいて不可逆的に遮断される遮断素子であるフューズ１８を有し、このフューズ１８が遮断されたとき、バッファ２０の出力レベルにより論理出力設定回路３４の論理出力が一定の論理出力、この場合、ローレベルＬに不可逆的に固定されることになる。
【００４９】
このように構成される集積回路１０が、たとえば、メーカーあるいは工場からフィールドにおけるユーザに渡り、ユーザ側で集積回路１０に最初に集積回路１０に通電したとき、言い換えれば、ユーザが一度使用したとき、論理出力設定回路３４を構成するバッファ２０の固定論理出力によりこのバッファ２０の出力側に接続される図示していない論理回路の論理状態が物理的に固定されることになる。
【００５０】
このため、このように構成される集積回路１０によれば、バッファ２０の出力側に接続される論理回路のユーザ側での使用、いわゆる２次使用ができなくなるという機能を有する。
【００５１】
なお、図１例では、電気・電子回路装置として集積回路１０に適用した例を説明しているが、この発明は、集積回路１０に限らず、ディスクリート部品により構成した電気・電子回路装置にも適用することができる。
【００５２】
また、図１例では、ＳＵＲ回路１６を用いてフューズ１８を溶断する構成としているが、図４に示すように、外部直流電源（電圧源）３８のみによりフューズ１８を直接溶断する電気・電子回路装置１０Ａの構成とすることも可能であり、また、図５に示すように、外部直流電流源３９により直接溶断する電気・電子回路装置１０Ｂのように構成とすることも可能である。なお、図４例および図５例の電気・電子回路装置１０Ａ、１０Ｂにおいては、繁雑さを回避するためと理解の容易化のために、図１例の集積回路１０に示したものと対応するものには同一の符号を付けている。図５例の電気・電子回路装置１０Ｂでは、外部電源入力端子２４とフューズ１８との間に電流ブースターを設けて構成することもできる。
【００５３】
なお、以降、図面により説明する回路あるいは装置においては、その図面よりも前に掲載した図面により説明した回路あるいは装置に示したものと同一なものあるいは対応するものには、同一の符号を付けてその詳細な説明は省略する。
【００５４】
図６は、動作説明用の仮想的な集積回路１０Ｃの構成を示している。
【００５５】
この集積回路１０Ｃでは、半導体チップ１４Ｃを構成する論理出力設定回路３４のバッファ２０の出力がアンド回路（論理積回路）４０の一方の入力ノードに接続され、アンド回路４０の他方の入力ノードが、ボンディングパッド４２を介してプラスチックパッケージ１２の外部端子４４に接続されている。また、アンド回路４０の出力が電気的に書き込み消去が可能な記憶装置であるフラッシュメモリ４６の読み書き制御用入力であるリード・ライト（読出書込）イネーブルポートＲ／Ｗに接続されている。
【００５６】
このフラッシュメモリ４６のアドレスポート、データポートおよび他のコントロールポートには、図示していないアドレスバス、データバスおよびコントロールバスを通じてＣＰＵ（central processing unit）および（または）ＤＭＡ（direct memory access）ＩＣが接続されている。
【００５７】
この図６例の仮想的な集積回路１０Ｃにおいて、フラッシュメモリ４６のリード・ライトイネーブルポートＲ／Ｗに、論理レベル（ハイレベル）Ｈが供給されたとき、フラッシュメモリ４６に対して書き込みと消去が可能となり（書込モードという。）、論理レベル（ローレベル）Ｌが供給されたとき、フラッシュメモリ４６は読出モードとなり読出専用メモリとして機能する。
【００５８】
バッファ２０の出力レベルが仮想的にハイレベルＨであると仮定するとき、アンド回路４０の一方の入力ノードがハイレベルＨとなるので、パッケージ１２Ｃの外部端子４４に供給されるリード・ライト（読出書込）コマンド信号Ｒ／Ｗは、そのまま、アンド回路４０の他方の入力ノードを介してフラッシュメモリ４６に対する書込モードあるいは読出モードを選択するコマンド信号となる。このとき、外部端子４４は、外部書込読出イネーブル端子（読み書き制御用外部端子）として機能する。
【００５９】
上述したように、それぞれが外部端子である外部電源入力端子２４と外部接地端子３２との間に電圧Ｖｄｄ＝＋３［Ｖ］の外部直流電源３８が接続されると、ＳＵＲ回路１６の出力高電圧によりフューズ１８が溶断され、バッファ２０の出力側に接続されるアンド回路４０の一方の入力ノードがローレベルＬに不可逆的に固定されるので、アンド回路４０の出力端子に接続されているフラッシュメモリ４６のリード・ライトイネーブルポートＲ／Ｗは読出モードに固定される。これ以降、読み書き制御用外部端子４４に供給されるリード・ライトコマンド信号Ｒ／Ｗは無効となる。
【００６０】
このような回路構成を有する集積回路１０Ｃでは、特定の外部端子である外部電源入力端子２４に電圧が印加される前には、バッファ２０の出力を仮想的にハイレベルＨにできることを条件として、読み書き制御用外部端子４４に供給するリード・ライトコマンド信号Ｒ／Ｗを利用してフラッシュメモリ４６に対しての読み書き制御が可能であるが、外部電源入力端子２４に一度外部直流電源３８が接続されると電圧Ｖｄｄによりフューズ１８が溶断される。フューズ１８が溶断されると、論理出力設定回路３４の論理出力がローレベルＬに不可逆的に固定され、２度とフラッシュメモリ４６への再書き込みができなくなる。これ以降、フラッシュメモリ４６は読出専用メモリとしてのみ使用することができる。
【００６１】
ところで、この図６例の仮想的な集積回路１０Ｃにおいては、パッケージ１２Ｃの外部電源入力端子２４と外部接地端子３２との間に一度外部直流電源３８が接続されると、フラッシュメモリ４６には２度と書込ができなくなるので、工場などでの初期書込時には、ユーザから見えない形での特殊な書込構造を備える必要がある。
【００６２】
そのため、パッケージに組み立てる前のウエハーの段階では、アンド回路４０の出力ノードに接続されているフラッシュメモリ４６のリード・ライトイネーブルポートＲ／Ｗにプローブ用の内部パッドを設け、さらに、フラッシュメモリ４６にのみ電源が供給されるような内部パッドを設けることにより、書込制御を行うことなどが考えられるが、組み立てられた状態のいわゆる半導体パッケージ１２の最終製品状態で、工場側で初期書込制御ができることがより生産性が高いと考えられる。
【００６３】
図７は、読み書き制御用外部端子５０によりパッケージング後でも初期書込の制御を可能とした集積回路１０Ｄの構成を示している。
【００６４】
すなわち、この集積回路１０Ｄでは、半導体チップ１４Ｄの中のＳＵＲ回路１６とフューズ１８との間に１回路２接点の半導体スイッチ５２を設け、可動接点が接続される共通接点５２ａをフューズ１８に接続し、一方の固定接点５２ｂをＳＵＲ回路１６の出力に接続し、他方の固定接点５２ｃを外部電源入力端子２４に接続されているパッド２２に接続している。さらに、このスイッチ５２の共通接点５２ａを切り換えるための切換制御端子５２ｄを読み書き制御用内部端子としてのパッド５４に接続し、このパッド５４とパッケージ１２Ｄの初期読み書き制御用外部端子５０とをワイヤボンディングにより接続している。なお、スイッチ５２の切換制御端子５２ｄとパッド５４との共通接続点と接地との間には、抵抗値が１００［ｋΩ］のプルダウン抵抗器５６が接続されている。
【００６５】
ここで、スイッチ５２は、切換制御端子５２ｄにハイレベルＨが加えられているときに、共通接点５２ａと固定接点５２ｃとが接続され、切換制御端子５２ｄがローレベルＬとされているときに、共通接点５２ａとＳＵＲ回路１６の出力側の固定接点５２ｂとが接続されるように構成されている。
【００６６】
このように構成される集積回路１０Ｄは、以下に詳しく説明するように、ＩＣチップ１４Ｄのパッケージング前にはそれぞれが内部端子であるパッド２２、３０、４２、５４を利用して初期書込が可能であり、ＩＣチップ１４Ｄのパッケージング後にはそれぞれが外部端子である端子２４、３２、４４、５０を利用して初期書込が可能である。
【００６７】
すなわち、工場等で初期書込を行う際、まず、初期読み書き制御用外部端子５０にハイレベルＨを印加した状態で外部電源入力端子２４に外部直流電源Ｖｄｄ＝３［Ｖ］を印加する。これにより、スイッチ５２の共通接点５２ａは、ＳＵＲ回路１６の出力側ではない固定接点５２ｃ側に直ちに接続される。
【００６８】
そして、フューズ１８には、外部電源入力端子２４、パッド２２およびスイッチ５２を介して電源電圧Ｖｄｄ＝＋３［Ｖ］が印加される。このとき、フューズ１８に流れる電流は、電源電圧Ｖｄｄを抵抗器２１の抵抗値Ｒで割った３［Ｖ］÷１００［Ω］＝３０ｍＡとなる。フューズ１８のポリシリコンのパターンは、３０ｍＡでは遮断しなく、１２０ｍＡで遮断するように加工しているので、フューズ１８は断線することなく、バッファ２０の入力には電源電圧ＶｄｄのハイレベルＨが入力される。
【００６９】
これによりアンド回路４０のバッファ２０の出力側ノードがハイレベルＨとされるので、フラッシュメモリ４６の読み書き制御入力ポートであるリード・ライトイネーブルポートＲ／Ｗは、読み書き制御用外部端子４４に供給されるコマンド信号Ｒ／Ｗのレベルがそのまま供給され、たとえば、コマンド信号Ｒ／ＷがハイレベルＨとされることで、フラッシュメモリ４６に対して書込処理を行うことができる。
【００７０】
なお、初期読み書き制御用外部端子５０は、この集積回路１０Ｄの例のようにパッケージ１２Ｄの外部端子であるが、ＩＣチップ１４上のパッド５４だけ設け、初期読み書き制御用外部端子５０をパッケージ１２Ｄの外側には出さない、いわゆるボンディングオプションとすることにより、読み書き制御用外部端子５０を、完全にユーザから見えなくすることができる。この場合、パッド５４は、初期読み書き制御用内部端子として機能するので、工場での初期書込時には、ＩＣチップ１４のウエハーテスト工程前後のパッド５４、４２、２２、３０等に対するプロービングにより行うことができる。
【００７１】
図８は、スイッチ５２の具体例の回路構成を示している。このスイッチ５２は、電力消費の少ないＣＭＯＳ（ＰＭＯＳ＋ＮＭＯＳ）トランジスタによるトランスミッションゲート６１、６２とインバータ６３からなるマルチプレクサの構成とされている。
【００７２】
図９は、図８に示すスイッチ５２の動作を表す真理値表６４を示しており、切換制御端子５２ｄに加えられるハイレベルＨあるいはローレベルＬの制御入力をＤ、固定接点５２ｃへの入力をＡ、固定接点５２ｂへの入力をＢ、共通接点５２ａに現れる出力をＣとするときの、制御入力Ｄに対する入力Ａ，Ｂおよび出力Ｃの論理関係を示している。すなわち、制御入力ＤがハイレベルＨであるときには、入力Ａが出力Ｃとされ、制御入力ＤがローレベルＬであるときには、入力Ｂが出力Ｃとされる。
【００７３】
このように構成される集積回路１０Ｄは、たとえば、記憶装置がカートリッジを採用する携帯型ゲーム機等の前記カードリッジの中に組み込むことができる。このように構成した場合、カートリッジ内にソフトウエア格納用のメモリとしてフラッシュメモリを使用したとき、そのフラッシュメモリの内容を、ユーザ側で書き換えて２次使用がなされるのを未然に防止することができる。なお、カートリッジ式記憶装置において、ＲＯＭ（読出専用メモリ）ではなくフラッシュメモリを用いる利点は、たとえば、需要に合わせて出荷の直前にソフトウエアを書き込めるようにすることで、特定ソフトウエアが書き込まれたカートリッジの在庫の最小化、ひいては販売の高効率化が図られるからである。
【００７４】
図１０は、さらに他の実施の形態の集積回路１０Ｅの構成を示している。この集積回路１０Ｅは、図７例の集積回路１０Ｄではフューズ１８の遮断後にも、集積回路１０Ｄの通常通電中にはＳＵＲ回路１６に電源電圧Ｖｄｄがかかり、このＳＵＲ回路１６での電力消費が定常的に発生するという問題を解決した回路である。すなわち、集積回路１０Ｄを携帯用機器などバッテリ駆動の機器に使用した場合にはバッテリにより動作時間が短くなることから好ましくないという要請に応えるためのものである。
【００７５】
この図１０例の集積回路１０Ｅは、パッケージ１２Ｅに設けられている外部電源入力端子２４を通じて外部直流電源３８（電源Ｖｄｄ）を投入後、一定時間だけＳＵＲ回路１６を動作させるようにした回路で、通常使用中のＳＵＲ回路１６での電力消費を節約した例を示している。
【００７６】
具体的に、この集積回路１０Ｅでは、パッド２２とＳＵＲ回路１６との間に上記スイッチ５２と同一構成の半導体スイッチ６６を設けるとともに、このスイッチ６６の切換制御端子６６ｄとパッド２２との間に、この切換制御端子６６ｄに切換制御信号Ｐｒを供給するパワーオンリセット回路（ＰＯＲ回路）６８を設けている。このＰＯＲ回路６８とスイッチ６６とは、電力消費制限回路を構成する。
【００７７】
図１１は、ＰＯＲ回路６８の具体例を示している。外部電源入力端子２４を通じてパッド２２に電源電圧Ｖｄｄが印加されると、外付けの電解コンデンサ等のコンデンサ７２に徐々に電荷が蓄積され、シュミットトリガタイプのバッファ７３の入力ノードでは、抵抗器７０と抵抗器７１の抵抗値Ｒ１とＲ２の比で決まる中間電圧｛Ｖｄｄ×Ｒ２／（Ｒ１＋Ｒ２）｝まで時定数で決まる一定時間（コンデンサ７２の容量Ｃで決定することができる。）を要して到達する。
【００７８】
シュミットトリガタイプのバッファ７３は、スイッチ６６のチャタリングを防止する機能を有する。
【００７９】
この場合、図１２のタイムチャートに示すように、スイッチ６６の切換制御端子６６ｄには、外部電源入力端子２４に電源Ｖｄｄが投入された時点ｔ０から一定時間（パワーオンリセット期間ともいう。）Ｔｄ経過後の時点ｔ１にローレベルＬからハイレベルＨに遷移するパワーオンリセット信号である切換制御信号Ｐｒが発生する。
【００８０】
ここで、スイッチ６６は、電源Ｖｄｄの投入後一定時間Ｔｄの間は、共通接点６６ａと固定接点６６ｂとが切換制御信号ＰｒのローレベルＬによって接続され、切換制御信号ＰｒがハイレベルＨになったとき、共通接点６６ａが接地電位となっている固定接点６６ｃに切り換えられる。
【００８１】
この集積回路１０Ｅにおいては、フューズ１８が断線に至るまでの時間をパワーオンリセット期間Ｔｄより短い期間に設定加工しておくことで、フューズ１８の遮断をこのパワーオンリセット期間Ｔｄ内に行い、なおかつパワーオンリセット期間Ｔｄ経過後、換言すればパワーオンリセットの解除後に、ＳＵＲ回路１６の入力ノードがスイッチ６６を通じて接地されるので、パワーオンリセット期間Ｔｄの解除後には、ＳＵＲ回路１６による電力消費をなくすことができる。
【００８２】
万が一、最初のパワーオンリセット期間Ｔｄの通電によりフューズ１８を遮断できなかった場合でも、２度目、３度目の通電時には、フューズ１８を遮断できる可能性が高い。このような場合においても、各パワーオンリセット期間Ｔｄ経過後においては、通常動作中のＳＵＲ回路１６での電力消費をなくすことができる。
【００８３】
図１３は、さらに他の例のＰＯＲ回路６８Ａの構成を示している。このＰＯＲ回路６８Ａでは、デジタル回路であるプリセットダウンカウンタ７６を用いている。電源投入後に、カウンタ７６は、クロック発生器７８で発生するクロックパルスをプリセット数だけ計数したとき、ローレベルＬからハイレベルＨに立ち上がる切換制御信号Ｐｒ（図１２参照）を発生する。この図１３例のＰＯＲ回路６８Ａでは、図１１例のアナログ回路のＰＯＲ回路６８に比較して、クロック発生器７８が必要となるが、クロックパルスによりＳＵＲ回路１６を動作させる時間の計測が正確に行える他、電解コンデンサなどの形状の大きい外付け部品となるコンデンサＣが不要となる利点がある。
【００８４】
なお、スイッチ６６を構成する代わりに、ＰＯＲ回路６８、６８Ａからのパワーオンリセット信号である切換制御信号Ｐｒを直接ＳＵＲ回路１６に入力させ、このＳＵＲ回路１６の内部回路で動作を停止させる（電力消費を止める）ように構成することもできる。
【００８５】
図１４は、さらに低消費電力化を進めた回路例を示している。この図１４例の集積回路１０Ｆでは、パッケージ１２Ｆ中に収容されているＩＣチップ１４Ｆ中、フューズ１８とバッファ２０の共通接続点とスイッチ６６の切換制御端子６６ｄとの間に帰還ループを構成するインバータ８０を接続する構成としている。電源Ｖｄｄを投入した後、フューズ１８が遮断するまでの期間は、電源Ｖｄｄが固定接点６６ｂおよび共通接点６６ａを介してＳＵＲ回路１６の入力ノードに供給され、このＳＵＲ回路１６から高電圧がフューズ１８に印加される。
【００８６】
フューズ１８が遮断すると、バッファ２０の入力ノード、すなわち、インバータ８０の入力ノードは抵抗器２１によりローレベルＬに遷移し、インバータ８０の出力レベルはローレベルＬからハイレベルＨに遷移する。この帰還ループにより、スイッチ６６が切り換えられ、フューズ１８が遮断した後は、ＳＵＲ回路１６の入力ノードは共通接点６６ａ、固定接点６６ｃを介して接地レベルに固定されることになり、ＳＵＲ回路１６が永久に停止し、このＳＵＲ回路１６での電力消費が発生しない。このように、インバータ８０とスイッチ６６とは、フューズ１８が遮断されたことを検出して、ＳＵＲ回路１６の電力消費を低減あるいは無くする電力消費制限回路として機能する。
【００８７】
ただし、この図１４例の集積回路１０Ｆでは、電源Ｖｄｄの投入時に、フューズ１８が溶断するまでは、消費電力の比較的に大きいＳＵＲ回路１６が動作することになる。
【００８８】
実際上、フューズ１８は、必ずしも１回の通電で溶断する必要がなく、２回以上の通電により溶断してもよい。そこで、この電力消費の比較的に大きいＳＵＲ回路１６の動作時間を制限するためと、一旦フューズ１８が溶断したときには、ＳＵＲ回路１６に電源Ｖｄｄが永久的に供給されないようにするための両条件を満たす回路を図１５に示す。
【００８９】
この図１５例の集積回路１０Ｇは、図１０のＰＯＲ回路６８と集積回路１０Ｅと図１４のインバータ８０とを合わせた回路であり、ＰＯＲ回路６８の出力とインバータ８０の出力を２入力とし、出力がスイッチ６６の切換制御端子６６ｄに接続されるオア回路８２を挿入している。
【００９０】
この集積回路１０Ｇによれば、パッケージ１２Ｇに設けられている外部電源入力端子２４を通じての電源Ｖｄｄの投入時における一定期間であるパワーオンリセット期間Ｔｄでは、ＰＯＲ回路６８の制御の下にスイッチ６６の固定接点６６ｂと共通接点６６ａが接続された状態となりＳＵＲ回路１６が図１０例の集積回路１０Ｅと同様に動作しフューズ１８に対して溶断用の電流を供給する。
【００９１】
そして、一旦、フューズ１８が溶断した後は、電源Ｖｄｄの投入直後に帰還ループを構成するインバータ８０のハイレベルＨの出力によりスイッチ６６の共通接点６６ａが接地レベルとなっている固定接点６６ｃに接続されてＳＵＲ回路１６への通電が回避される。このように、この図１５例の集積回路１０Ｇによれば、低消費電力化とフューズ１８への初期通電期間の一定化を図ることができる。
【００９２】
なお、この発明は、上述の実施の形態に限らず、この発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。
【００９３】
【発明の効果】
以上説明したように、この発明によれば、電気・電子回路装置の特定の端子に電圧が印加されたときあるいは電流が供給されたとき、論理出力設定回路の論理出力が一定の論理出力に不可逆的に構成されるようにしているので、この電気・電子回路装置を利用すれば、簡単な構成で、電気・電子製品のハードウエアの改造、およびソフトウエアの改竄や２次利用等を物理的に防止することができる。
【００９４】
ここで、特定の端子を、たとえば電源入力端子とすることにより、ユーザがフィールドにおいて一度使用したとき、その電気・電子回路装置に含まれる、たとえば、記憶装置等のフィールドでの２次使用を不可能とすることができる。
【００９５】
さらに、この発明の効果を具体的に説明すると、この発明の電気・電子回路装置を組み込んだ記憶装置を有する製品を、たとえば、ＬＳＩとして製造するメーカ内では、特殊な治工具等によりＬＳＩ内蔵のフラッシュメモリ等の記憶装置に対するプログラムのインストール、チップの出荷テスト、製品の動作試験等を行うことが可能である。その一方、市場に出荷された後のユーザサイドでのＬＳＩ等のハードウエアの改造、記憶装置に記憶されたソフトウエアの改竄、２次利用などの不正の可能性のある行為を物理的に阻止することができる。この発明によれば、このような仕組みを電気・電子回路装置に組み込むことができる。
【図面の簡単な説明】
【図１】この発明の一実施の形態が適用された集積回路の構成を示す回路ブロック図である。
【図２】フューズの具体的な構成説明に供されるパターン図である。
【図３】集積回路に電源を供給した状態を示す模式図である。
【図４】この発明の他の実施の形態の構成を示す回路ブロック図である。
【図５】この発明のさらに他の実施の形態の構成を示す回路ブロック図である。
【図６】動作説明に供される仮想的な集積回路例の構成を示す回路ブロック図である。
【図７】フューズの遮断前には外部端子入力により記憶装置を書込可能にできる構成を有する集積回路の構成を示す回路ブロック図である。
【図８】図７例中、マルチプレクサの構成例を示す回路図である。
【図９】図８例のマルチプレクサの動作を示す真理値表を示す図である。
【図１０】パワーオンリセット回路の採用によりフューズ遮断後の低消費電力化を図った集積回路例の構成を示す回路ブロック図である。
【図１１】パワーオンリセット回路の一例の構成を示す回路図である。
【図１２】図１０例の集積回路の動作説明に供されるタイムチャートである。
【図１３】パワーオンリセット回路の他の例の構成を示す回路図である。
【図１４】フューズ遮断後の低消費電力化を図った他の集積回路例の構成を示す回路ブロック図である。
【図１５】図１０例の回路と図１４例の回路とを合成した集積回路例の構成を示す回路ブロック図である。
【符号の説明】
１０、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ、１０Ｇ…集積回路
１０Ａ、１０Ｂ…電気・電子回路装置
１２、１２Ｃ、１２Ｄ、１２Ｅ、１２Ｆ、１２Ｇ…パッケージ
１４…ＩＣチップ
１６…ステップアップレギュレータ回路（ＳＵＲ回路、昇圧回路）
１８…フューズ（遮断素子）          １８ｐ…ポリシリコン配線パターン
２０…バッファ                      ２１、５６、７０、７１…抵抗器
２２、３０、４２、５４…パッド      ２４…外部電源入力端子
３２…外部接地端子                  ３４…論理出力設定回路
３８…外部直流電源                  ４０…アンド回路
４４…外部端子                      ４６…フラッシュメモリ（記憶装置）
５２、６６…半導体スイッチ
６１、６２…トランスミッションゲート
６３、８０…インバータ
６８、６８Ａ…パワーオンリセット回路（ＰＯＲ回路）
７２…コンデンサ
７３…シュミットトリガタイプのバッファ
７６…カウンタ                      ７８…クロック発生器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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