(57)【特許請求の範囲】
【請求項１】
シリコン基板上にＬＯＣＯＳ工程により素子分離酸化膜を設けると共に、シリコン基板上の全領域にチャネル形成のためのマスク酸化膜を形成した後、前記マスク酸化膜の中央部を食刻してチャネルとソース／ドレーンの薄い接合のための部分だけについてシリコン基板を露出させる工程と；
前記の露出された部分のシリコン基板上に窒化膜を蒸着してから乾式食刻工程によってこの窒化膜の側壁部分だけが残るようにした後、チャネル部分に酸化工程を行なってチャネル部分が陥没した状態の酸化膜を設ける工程と；
前記窒化膜の側壁部分を湿式食刻してから薄い接合のソース／ドレーン形成のためにイオン注入を行なって前記陥没状の酸化膜の両側にドーピング層を設ける工程と；
前記マスク酸化膜の食刻部分について前記のドーピングまでの工程で形成の部分の上に窒化膜を再蒸着してから乾式食刻工程によって側壁窒化膜を形成すると共に、前記陥没状の酸化膜を乾式食刻した後、しきい値電圧調節とパンチスルの防止のためにイオン注入を行なってチャネル部分にゲート酸化膜を設ける工程と；
前記までの工程で形成の部分の上に多結晶シリコンを蒸着してからリソグラフィー工程と乾式食刻工程とにより多結晶シリコンゲートを形成する工程と；
前記マスク酸化膜を食刻してから厚い接合のソース層／ドレーン層を設けるためのイオン注入を行う工程と；
を含んでなる逆側壁を用いた陥没チャネルＭＯＳＦＥＴの製造方法。
【請求項２】
前記薄い接合のためにイオン注入して設けたソース／ドレーン層はＮ+ ドーピングし、前記しきい値電圧調節とパンチスルの防止のためにイオン注入して設けたゲート酸化膜はＰ- ドーピングする請求項１に記載の逆側壁を用いた陥没チャネルＭＯＳＦＥＴの製造方法。
【請求項３】
前記薄い接合のためにイオン注入して設けたソース／ドレーン層はＰ+ ドーピングし、前記しきい値電圧調節とパンチスルの防止のためにイオン注入して設けたゲート酸化膜はＮ- ドーピングする請求項１に記載の逆側壁を用いた陥没チャネルＭＯＳＦＥＴの製造方法。
【請求項４】
前記両側の窒化膜の間の間隔を蒸着厚さと食刻とにより調節して薄いソース／ドレーン間の間隔を決めるようにした請求項１〜請求項３の何れか１項に記載の逆側壁を用いた陥没チャネルＭＯＳＦＥＴの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、逆側壁を用いた陥没チャネル（Inverted-Sidewall Recessed-Channel; 以下、ＩＳＲＣという）ＭＯＳＦＥＴ(Matal-Oxide-Semiconductor Field Effect Transistor) の製造方法に関し、より詳細には、半導体記憶装置や高速トランジスタとして用いられるようにしたＩＳＲＣ  ＭＯＳＦＥＴの製造方法に関する。
【０００２】
【従来の技術】
半導体素子の製造技術が急速に発展するにつれ、大容量の記憶素子や高速で動作するための素子などが開発されている。
【０００３】
現在、０．１μｍ級のゲート長さを有するＭＯＳＦＥＴ素子などが既存の構造であるＬＤＤ(Lightly Doped Drain) を用いて作られている。
【０００４】
ＬＤＤ構造のＭＯＳＦＥＴは、図３に示すように、シリコン基板１上の左右に形成してある素子分離酸化膜２と、これら両素子分離酸化膜２の内側に各々Ｎ+ ドーピングして形成されたドレーン層５及びソース層６と、これらドレーン層５とソース層６との間を架けうように形成されているゲート酸化膜３と、ゲート酸化膜３上に形成されている多結晶シリコンゲート４と、ゲート酸化膜３と多結晶シリコンゲート４を取り囲んでいる側壁酸化膜８と、ドレーン層５とソース層６の下部に形成されたＰ- ドーピングのシリコン層７とからなる素子である。このようなＬＤＤ構造のＭＯＳＦＥＴの製造工程を図４に基づいて順に説明すると以下の通りである。
【０００５】
図４（ａ）は、シリコン基板１上に素子間の独立のためにＬＯＣＯＳ工程により素子分離酸化膜２を形成したことを示す。
【０００６】
図４（ｂ）は、しきい値電圧調節、パンチスル現象の防止及びチャネルのドーピングのためのイオン注入をして、ドーピング層を形成したことを示す。
【０００７】
図４（ｃ）は、ゲート酸化膜３の形成のための酸化工程を行ってから多結晶シリコンを蒸着して多結晶シリコンゲート４を形成する過程を示す。
【０００８】
０．１μｍ級の素子は、ゲート酸化膜３が４０Å程度の厚さを持つべきであるので、蒸着した多結晶シリコン上にパターン形成のためのリソグラフィー工程を行った後、高い選択比の乾式食刻工程を行なうことにより多結晶シリコンゲート４を形成する。このように、０．１μｍ級のゲート長さを作るためには、電子ビーム、Ｘ線リソグラフィー、ホトレジストアッシュング(photoresiat ashing)等のような方法を用いることになる。そして乾式食刻工程には、多結晶シリコンを食刻する際に薄い酸化膜を食刻してはいけないので高い選択比を要するという問題がある。
【０００９】
図４（ｄ）は、薄いソース／ドレーン接合を作ると共に高い電流レベルを得るために、低いエネルギー及び高いドーズでイオン注入を行ってｎ型及びｐ型のドーピング層が設けられたことを示す。
【００１０】
図４（ｅ）は、上記（ｄ）の過程で側壁酸化膜８を形成した後、更に厚いソース／ドレーン接合のためのイオン注入を行ったことを示す。
【００１１】
全のイオン注入工程が終わると、熱処理過程を経て既注入のイオンを活性化させる。次いで、金属配線のために絶縁体をシリコン基板１に蒸着してからソースとドレーン領域に孔を形成した後、金属蒸着及びリソグラフィー作業、金属食刻工程により配線を作る（図示せず）。そして、低温の熱処理工程により金属とソース及びドレーンとの間の抵抗接触を形成することになる。
【００１２】
ところで、上記のようなＬＤＤ構造のＭＯＳＦＥＴは、チャネルとソース／ドレーン領域の接合容量が大きいため素子の動作速度が低くなり、またチャネルとソース／ドレーンとのドーピングの状態（パターン）が横に均一なので、短い素子から発生するパンチスル現象をもたらすという問題点がある。また一般的な構造のＭＯＳＦＥＴ素子を製作するについて、短いゲートの形成と薄いソース／ドレーン接合を形成する過程が難しい。さらにホットキャリヤの生成によって素子の信頼性が低下するという問題点もある。
【００１３】
【発明が解決しようとする課題】
したがって本発明の目的は、上述の従来技術の問題点を解決すること、即ち、ギガＤＲＡＭ級以上の記憶素子や速い動作周波数を有する回路に応用するための短いゲート及び薄いソース／ドレーン接合の形成が容易であるＩＳＲＣ  ＭＯＳＦＥＴの製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
前記の目的を達成するために、本発明は、側壁窒化膜を利用してチャネルとソース／ドレーンを選択的にドーピングし、またチャネル領域を選択的に陥没させて相対的に薄い接合のソース及びドレーンを形成することにより、ＩＳＲＣ  ＭＯＳＦＥＴを製造する。
【００１５】
本発明では、先ず、シリコン基板上に選択酸化(LOCOS;Looal Oxidation of Silicon)工程により素子分離酸化膜を形成する。そして、シリコン基板の全領域にチャネル形成のためのマスク酸化膜を形成してから、そのマスク酸化膜の中央部を食刻することにより、チャネルとソース／ドレーンの薄い接合の形成のための部分だけについてシリコン基板を露出させる。次いで、前記の露出工程を経たシリコン基板の上に窒化膜を蒸着してから乾式食刻工程により窒化膜の側壁部分だけが残るようにした後、チャネル部分の酸化工程を行ってチャネル部分が陥没した状態の酸化膜を形成する。それから、この窒化膜を湿式食刻した後、薄い接合のソース／ドレーン形成のためにイオン注入をして陥没状態の酸化膜の両側にドーピング層を形成する。それから更に、上記マスク酸化膜の食刻部分について前記のドーピングまでの工程で形成の部分の上に窒化膜を再蒸着してから乾式食刻工程によって側壁窒化膜を形成し、陥没状態の酸化膜を乾式食刻する。次いで、しきい値電圧の調節とパンチスル現象の防止のためのイオン注入を行なった後、チャネル部分にゲート酸化膜を形成する。その上に多結晶シリコンを蒸着してからリソグラフィ工程及び乾式食刻工程により多結晶シリコンゲートを形成する。そして、上記マスク酸化膜を食刻してから厚い接合のソース／ドレーンを形成するためのイオン注入を行なう。以上の工程により本発明におけるＩＳＲＣ  ＭＯＳＦＥＴが製造される。
【００１６】
【作用】
このような本発明による製造方法は、シリコン基板の上に窒化膜の側壁形成を通じてゲートを作ることにより現在のリソグラフィー工程の限界を克服して０．１μｍ以下のチャネル長さを有する素子を製造できるようになり、またチャネルとソース／ドレーン領域とを各々形成することにより接合容量を減少させて素子の動作速度を増加させることができ、さらにチャネルとソース／ドレーンとのドーピング状態を横に不均一にしてパンチスル現象を減少させることができ、しかもホットキャリアの生成を減少させて信頼性を向上させることができる。
【００１７】
【発明の実施の形態】
以下、実施形態に基づき本発明を添付の図面を参照して詳しく説明する。図２は、本発明の実施例によって製造されたＩＳＲＣ  ＭＯＳＦＥＴの拡大断面図である。この素子は、シリコン基板１０上の左右に形成されている素子分離酸化膜１１と、左右の素子分離酸化膜１１の内側に各々形成されているＮ+ ドーピングのドレーン層１７及びソース層１８と、これらドレーン層１７とソース層１８の端部が向き合う空間部の下側に形成されたＰ- ドーピングのシリコン層１９と、このシリコン層１９の上でドレーン層１７とソース層１８の間に架かるように形成されているゲート酸化膜１５と、ドレーン層１７とソース層１８の向き合う端部上に対向するように形成されている一対の側壁窒化膜１３′と、ゲート酸化膜１５上で一対の側壁窒化膜１３′の間に設けられている多結晶シリコンゲート１６からなる。
【００１８】
図１（ａ）〜（ｅ）は、本発明の実施形態におけるＩＳＲＣ  ＭＯＳＦＥＴの製造工程の順序を示している断面図である。
【００１９】
シリコン基板１０上に素子間の独立のためにＬＯＣＯＳ工程により素子分離酸化膜１１を形成し、それから全体の基板上にチャネル形成に必要なマスク酸化膜１２を形成する。次いでリソグラフィー工程を行ってから、マスク酸化膜１２の中央部を食刻すると、図１（ａ）のようにチャネルとソース／ドレーンの薄い接合のための部分だけについてシリコン基板１０が露出することになる。
【００２０】
マスク酸化膜１２の間の空間部に窒化膜１３を蒸着してから、乾式食刻工程によって窒化膜１３の側壁部分だけが残るようにし、その後、チャネル部分に酸化工程を行うと、図１（ｂ）のようにチャネル部分が陥没された状態の酸化膜１４が形成される。
【００２１】
次いで、窒化膜１３を湿式食刻してから、薄い接合のソース／ドレーン形成のためのイオン注入工程を行うと、酸化膜１４の両側に図１（ｃ）のようにｎ型ドーピング層が形成される。
【００２２】
次いで図１（ｂ）に関する説明と同じ方法で窒化膜を蒸着してから、乾式食刻工程によって窒化膜１３′の側壁部分だけが残るようにし、さらに陥没状態の酸化膜１４を乾式食刻してから、しきい値電圧調節とパンチスルの防止のためのイオン注入を行う。この結果、図１（ｄ）のように、Ｐ型ドーピング層が一対のｎ型ドーピング層の間の下部に形成される。それからチャネル部分にゲート酸化膜１５を形成する。
【００２３】
図１（ｄ）までの工程で形成された部分、つまり窒化膜１３′やゲート酸化膜１５などの上に多結晶シリコンを蒸着した後、リソグラフィー工程と多結晶シリコンの乾式食刻工程を施行して図１（ｅ）のように多結晶シリコンゲート１６を形成する。この際、多結晶シリコンは、窒化膜１３′上に置かれるので、ゲートパターン形成のための乾式食刻工程を特殊な工程条件無しにも実行することができる。
【００２４】
次いで、マスク酸化膜１２を食刻してから厚い接合のソース層／ドレーン層を形成のためのイオン注入を行うと、図１（ｆ）のような断面のものになる。それから、シリコン基板１０の全面に酸化膜を蒸着し、接合孔を形成してから金属配線を形成する（図示せず）。
【００２５】
上記の実施例と異なり、図１のＮ+ ドーピングされたドレーン層１７とＮ+ ドーピングされたソース層１８をＰ型ドーピングし、Ｐ- ドーピングされたシリコン層１９をＮ- ドーピングすることによりｐＭＯＳＦＥＴを製作することも可能で、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとを同一シリコン基板１０上に製作しＩＳＲＣ  ＣＭＯＳＦＥＴを製作することもできる。
【００２６】
【発明の効果】
上述のように本発明は、窒化膜の側壁形成を通じてゲートが作られるので、現在のリソグラフィー工程の限界を克服して０．１μｍ以下のチャネル長さを有する素子を製作することができるだけでなく、チャネルの形成される部分が陥没して薄いソース／ドレーンを容易に得ることができ、またチャネルとソース／ドレーン領域が各々形成されるので、接合容量を減少させて素子の動作速度を増加させることができる。さらにチャネルとソース／ドレーンのドーピングのパターンが横に不均一となるので、短い素子で発生しやすいパンチスル現象を減少させることができ、しかもホットキャリヤの生成を減少させて素子の信頼度を向上させることもできる。
【図面の簡単な説明】
【図１】本発明の実施形態によるＩＳＲＣ  ＭＯＳＦＥＴの製造工程説明図。
【図２】本発明の実施例により製作されたＩＳＲＣ  ＭＯＳＦＥＴの拡大断面図。
【図３】従来のＭＯＳＦＥＴの一例の拡大断面図。
【図４】従来のＭＯＳＦＥＴの製造工程説明図。
【符号の説明】
１０  シリコン基板
１１  素子分離酸化膜
１２  マスク酸化膜
13,13′窒化膜
１４  陥没状態の酸化膜
１５  ゲート酸化膜
１６  多結晶シリコンゲート
１７  Ｎ+ ドーピングされたドレーン層
１８  Ｎ+ ドーピングされたソース層
１９  Ｐ- ドーピングされたシリコン層
【図１】
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【図２】
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【図３】
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【図４】
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