(57)【特許請求の範囲】
【請求項１】
半導体基板上に不純物がドーピングされた非晶質シリコン膜を形成する段階と、
前記非晶質シリコン膜が形成された半導体基板をチャンバにローディングする段階と、
前記チャンバを第１温度に昇温させる段階と、
前記第１温度で前記チャンバにシリコンソースガスを注入して前記非晶質シリコン膜上に選択的に第１シリコン結晶核を形成する段階と、
前記チャンバを第２温度に下げながら前記チャンバにシリコンソースガスを注入して前記第１シリコン結晶核より大きい第２シリコン結晶核を形成する段階と、
前記結果物をアニリングすることで前記第２シリコン結晶核を成長させ半球型のグレーンを持つ多結晶シリコン膜を形成する段階とを含んでなることを特徴とする半導体装置の製造方法。
【請求項２】
前記多結晶シリコン膜を形成する段階後に前記多結晶シリコン膜上に誘電体膜を形成する段階と、前記誘電体膜上にキャパシタ電極用多結晶シリコン膜を形成する段階とを含んでなることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項３】
前記第１温度は570〜600℃の温度であることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項４】
前記第２温度は550〜590℃の温度であることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項５】
前記アニリングする段階は前記第２温度またはそれ以下、または前記第２温度から第3温度へ下げながら行うことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項６】
不純物のドーピングされた非晶質シリコン膜が形成された半導体基板をチャンバにローディングする段階と、
前記半導体基板がローディングされたチャンバを第１温度へ昇温させる段階と、
前記チャンバを第１温度で所定時間安定化させる段階と、
第１温度の前記チャンバにシリコンソースガスを注入して前記非晶質シリコン膜上に選択的に第１シリコン結晶核を形成させる段階と、
前記チャンバを第２温度へ下げながらシリコンソースガスを注入して前記第１シリコン結晶核より大きい第２シリコン結晶核を形成する段階と、
前記結果物をアニリングして前記第２シリコン結晶核を成長させ半球型のグレーンを持つシリコン膜を形成する段階と、
前記半導体基板をアンローディングする段階とを含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記第１温度は570〜600℃であることを特徴とする請求項6に記載の半導体装置の製造方法。
【請求項８】
前記第２温度は550〜590℃であることを特徴とする請求項6に記載の半導体装置の製造方法。
【請求項９】
前記アニリングする段階は前記第２温度またはそれ以下、または前記第２温度から第3温度へ下げながら行うことを特徴とする請求項6に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特にキャパシタ電極として使用できる半球型グレーン（ｈｅｍｉｓｐｈｅｒｅ  ｓｈａｐｅｄ  ｇｒａｉｎ）の多結晶シリコン膜（以下、”ＨＳＧ−Ｓｉ膜”と称する）を持つ半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）装置において、セルキャパシタンス（ｃｅｌｌ  ｃａｐａｃｉｔａｎｃｅ）の増加はメモリーセルの読出能力を向上させてソフトエラー（ｓｏｆｔ  ｅｒｒｏｒ）率を減少させる役割をするのでセルのメモリー特性を向上させるのに大きく寄与する。しかし、半導体素子の集積度が漸次増加するによって一つのチップで単位セルが占める面積が縮まることになって、結果的にセルキャパシタの領域減少を招いた。したがって、集積度の増加に伴って単位面積に確保されるべきセルキャパシタンスの増加が必須な状況である。
【０００３】
これに伴い、セルキャパシタンスを増加させる為の多くの研究報告が続いてきたが、これらの大部分はセルキャパシタを構成する下部電極の構造を変更したことで、その例としてフィン構造（Ｆｉｎ  Ｓｔｒｕｃｔｕｒｅ）、ボックス構造（Ｂｏｘ  Ｓｔｒｕｃｔｕｒｅ）、円筒構造（Ｃｙｌｉｎｄｒｉｃａｌ  Ｓｔｒｕｃｔｕｒｅ）などを挙げることができる。
しかし、セルキャパシタを構成する下部電極の構造を改善してセルキャパシタンスを増加させようとする試みは、デザインルール（ｄｅｓｉｇｎ  ｒｕｌｅ）の限界、複雑な製造工程によるエラー率増加などの問題点の悩みがある。
【０００４】
【発明が解決しようとする課題】
前記問題点を解決する為に、本発明の技術的課題はキャパシタの下部電極として利用できるＨＳＧ−Ｓｉ膜を持つ半導体装置の製造方法に関したことである。
【０００５】
【課題を解決するための手段】
前記技術的課題を達成する為に、本発明の半導体装置の製造方法は、不純物のドーピングされた非晶質シリコン膜が形成された半導体基板をチャンバ（ｃｈａｍｂｅｒ）にローディング（ｌｏａｄｉｎｇ）した後前記チャンバを５７０〜６００℃の第１温度へ昇温させる段階を含む。続いて、前記第１温度で前記チャンバにシリコンソースガス（ｓｉｌｉｃｏｎ  ｓｏｕｒｃｅ  ｇａｓ）を注入して前記非晶質シリコン膜上に選択的に第１シリコン結晶核を形成する。次に、前記チャンバを５５０〜５９０℃の第２温度へ下げながら前記チャンバにシリコンソースガスを注入して前記第１シリコン結晶核より大きい第２シリコン結晶核を形成する。続いて、前記結果物をアニリングすることによって前記第２シリコン結晶核を成長させて半球型のグレーンを持つ多結晶シリコン（ＨＳＧ−Ｓｉ）膜を形成する。前記アニリングは前記第２温度、前記第２温度またはそれ以下、または前記第２温度から第３温度へ下げながら行う。
【０００６】
また、本発明の半導体装置の製造方法は不純物のドーピングされた非晶質シリコン膜が形成された半導体基板をチャンバにローディングした後前記半導体基板がローディングされたチャンバを５７０〜６００℃の第１温度へ昇温させる段階を含む。続いて、前記チャンバを第１温度で所定時間安定化させた後、第１温度の前記チャンバにシリコンソースガスを注入して前記非晶質シリコン膜上に選択的に第１シリコン結晶核を形成させる。続けて、前記チャンバを５５０〜５９０℃の第２温度へ温度を下げながらシリコンソースガスを注入して前記第１シリコン結晶核より大きい第２シリコン結晶核を形成する。次に、前記結果物をアニリングして前記第２シリコン結晶核を成長させて半球型のグレーンを持つシリコン膜（ＨＳＧ−Ｓｉ膜）を形成した後前記半導体基板をアンローディング（ｕｎｌｏａｄｉｎｇ）する。
本発明の半導体装置の製造方法によれば、シリコン結晶核を２段階に分けて形成することによってシリコン結晶核の密度を向上させセルキャパシタンスを向上させることができる。
【０００７】
【発明の実施の形態】
以下、添付した図面に基づき本発明の一実施の形態を詳しく説明する。
図１は半導体基板１０上に非晶質シリコン膜１６を形成する段階を示す。
具体的には、半導体基板１０上に絶縁膜１２、例えばシリコン酸化膜を形成して、活性領域との接触の為のコンタクトホール（Ｃｏｎｔａｃｔ  Ｈｏｌｅ）を形成する。続いて、前記コンタクトホールに埋立される非晶質シリコン膜１６を形成する。次に、前記非晶質シリコン膜１６に不純物、例えばフッ素をイオン（ｉｏｎ）注入する。前記不純物がドーピングされた非晶質シリコン膜１６は後に半導体装置でキャパシタの下部電極として利用される。
【０００８】
図２は非晶質シリコン膜１６上に選択的に第１シリコン結晶核１８を形成するシーディング（ｓｅｅｄｉｎｇ）段階を示す。
具体的には、前記非晶質シリコン膜１６が形成された半導体基板１０を低圧化学気相蒸着（ＣＶＤ）装備のチャンバにローディングした後、第１温度、例えば５７０〜６００℃の高温でシリコンソースガス、例えばＳｉＨ４またはＳｉ２Ｈ６ガスを注入させて前記非晶質シリコン膜１６に選択的に第１シリコン結晶核（１８：ｆｉｒｓｔ  ｓｉｌｉｃｏｎ  ｃｒｙｓｔａｌ  ｎｕｃｌｅｉ）を形成する。この時、前記第１シリコン結晶核１８は高温で形成される為にシリコン結晶核の密度を向上させることができる。前記第１シリコン結晶核１８は前記非晶質シリコン膜１６と絶縁膜１２との表面エネルギー（ｅｎｅｒｇｙ）及び表面状態などの差により生じるシリコンの蒸着初期の潜伏時間（ｉｎｃｕｂａｔｉｏｎ  ｔｉｍｅ）の差によって前記非晶質シリコン膜１６にだけ選択的に形成される。
【０００９】
図３は第２シリコン結晶核２０を形成する段階を示す。
具体的には、前記第１シリコン結晶核１８の形成された半導体基板１０がローディングされたチャンバを前記第１温度より低い第２温度、例えば５５０〜５９０℃の温度へ下げながらシリコンソースガス、例えばＳｉＨ４またはＳｉ２Ｈ６ガスを注入させて前記非晶質シリコン膜１６に形成された第１シリコン結晶核１８を大きくして第２シリコン結晶核２０を形成する。
【００１０】
図４は前記半球型のグレーン（ｇｒａｉｎ）２２を持つ多結晶シリコン膜（ＨＳＧ−Ｓｉ膜）２４を形成する段階を表す。
具体的には、前記結果物にアニリング（ａｎｎｅａｌｉｎｇ）を実施することによって第２シリコン結晶核２０を成長させて半球型のグレーン２２を形成すると同時に前記非晶質シリコン膜１６を再結晶化させる。この時、前記第２シリコン結晶核２０は前記非晶質シリコン膜１６内のシリコンの供給を受けて成長する。こうなれば、半導体基板１０上に半球型のグレーン２２を持つ多結晶シリコン膜（ＨＳＧ−Ｓｉ膜）２４が形成される。前記アニリングは第２温度またはそれ以下で行うか、前記第２温度から前記第２温度より低い第３温度へ下げながら行う。このようなアニリング温度を利用してＨＳＧ−Ｓｉ膜２４の形成時に発生する欠陥（ｄｅｆｅｃｔ）を減少させることができ、第２シリコン結晶核２０を成長させる時間を増加させることができる。
【００１１】
前記ＨＳＧ−Ｓｉ膜２４は非晶質シリコンが多結晶シリコンに相変態する過程で発生する特異な物理的現象を利用したことで、基板に非晶質シリコンを蒸着した後熱を加えれば前記非晶質シリコンは微細な半球型のグレーン（ｇｒａｉｎ）を形成してでこぼこの表面を持つ中間多結晶シリコンで相変態をするようになるが、このような変態過程を通じて前記でこぼこの表面は平らな表面より２〜３倍の表面積増加を招くことになる。これに伴い、前記ＨＳＧ−Ｓｉ膜２４は半導体装置でキャパシタの下部電極として利用される。
【００１２】
図５は誘電体膜２６及び多結晶シリコン膜２８を形成する段階を示す。
具体的には、前記ＨＳＧ−Ｓｉ膜２４上に誘電体膜２６、例えば窒化膜−酸化膜（ＮＯ膜）を形成する。続いて、前記誘電体膜２６上にキャパシタ用電極、例えば不純物がドーピングされた多結晶シリコン膜２８を形成する。前記多結晶シリコン膜２８は半導体装置において上部電極として利用される。
【００１３】
次に、本発明に適用されたＨＳＧ−Ｓｉ膜２４の形成過程を更に詳細に説明する。
図６は本発明による半導体装置のＨＳＧ−Ｓｉ膜２４の形成過程を説明する為の流れ図である。
まず、不純物のドーピングされた非晶質シリコン膜が形成された半導体基板を４００〜５００℃のチャンバにローディングする（ステップ１００）。続いて、前記チャンバを５７０〜６００℃の第１温度へ昇温させる（ステップ２００）。続いて、前記チャンバの温度を一定時間安定化させる（ステップ２５０）。
【００１４】
次に、前記チャンバにシリコンソースガスを注入して前記非晶質シリコン膜上に選択的に第１シリコン結晶核１８を形成させる（ステップ３００）。続いて、前記チャンバを５５０〜５９０℃の第２温度へ下げながら前記チャンバにシリコンソースガスを注入して前記第１シリコン結晶核１８より大きい第２シリコン結晶核２０を形成する（ステップ４００）。
【００１５】
続いて、前記第２シリコン結晶核２０が形成された半導体基板１０をアニリングして前記第２シリコン結晶核２０を成長させると同時に前記非晶質シリコン膜１６を再結晶化させて多結晶シリコン膜２４を形成する。前記アニリングは前記第２温度、前記第２温度またはそれ以下、または前記第２温度から第３温度へ下げながら行う。こうなれば、前記半導体基板１０には半球型のグレーン２２を持つ多結晶シリコン膜（ＨＳＧ−Ｓｉ膜）２４が形成される（ステップ５００）。続けて、前記ＨＳＧ−Ｓｉ膜２４が形成された半導体基板１０をチャンバからアンローディングする（ステップ６００）。
【００１６】
【発明の効果】
前述したように本発明の半導体装置の製造方法によれば、シリコン結晶核を２段階に分けて形成することによってシリコン結晶核の密度を向上させてセルキャパシタンスを向上させることができる。即ち、高温で密度が高い第１シリコン結晶核を形成して、高温から低温へ下げながら第１シリコン結晶核より大きい第２シリコン結晶核を形成する。こうなれば、第１シリコン結晶核の密度が向上される程半導体装置の製造時に誘電体の表面積を増加させることができてセルキャパシタンスを向上させることができる。
【図面の簡単な説明】
【図１】本発明による半導体装置の製造方法を示した図であって、非晶質シリコン膜を形成する段階を示す断面図である。
【図２】本発明による半導体装置の製造方法を示した図であって、第１シリコン結晶核を形成する段階を示す断面図である。
【図３】本発明による半導体装置の製造方法を示した図であって、第２シリコン結晶核を形成する段階を示す断面図である。
【図４】本発明による半導体装置の製造方法を示した図であって、多結晶シリコン膜を形成する段階を示す断面図である。
【図５】本発明による半導体装置の製造方法を示した図であって、誘電体膜及び多結晶シリコン膜を形成する段階を示した断面図である。
【図６】本発明による多結晶シリコン膜の形成過程を説明するための流れ図である。
【符号の説明】
１０  半導体基板
１６  非晶質シリコン膜
１８  第１シリコン結晶核
２０  第２シリコン結晶核
２２  グレーン
２４  多結晶シリコン膜
【図１】
0003614290.tif 000002
【図２】
0003614290.tif 000003
【図３】
0003614290.tif 000004
【図４】
0003614290.tif 000005
【図５】
0003614290.tif 000006
【図６】
0003614290.tif 000007