(57)【特許請求の範囲】
【請求項１】
基準電圧発生回路と、前記基準電圧発生回路の出力を一方の入力とし、出力電圧を分圧した電圧を他方の入力とする差動増幅回路と、前記差動増幅回路により制御される出力トランジスタとを備えた定電圧回路において、
前記出力トランジスタは横形ＤＭＯＳトランジスタにより構成され、
前記横形ＤＭＯＳトランジスタのゲート電極配線に、この横形ＤＭＯＳトランジスタのゲート酸化膜破壊電圧より低い降伏電圧をもつ保護ダイオードが接続されており、
かつ、前記横形ＤＭＯＳトランジスタのゲート酸化膜の膜厚は、前記基準電圧回路又は前記差動増幅回路に含まれるＭＯＳトランジスタのゲート酸化膜の膜厚よりも薄く形成されていることを特徴とする定電圧回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、横形ＤＭＯＳトランジスタを備えた半導体装置と、横形ＤＭＯＳトランジスタを出力トランジスタとして備えた定電圧回路に関するものである。
ここで、横形ＤＭＯＳトランジスタとは、ソース領域を囲むようにソース領域及びドレイン領域とは逆導電型の低濃度不純物層を備え、ゲート電極直下の低濃度不純物層表面をチャネル領域とする電界効果トランジスタ（横方向二重拡散絶縁ゲート型電界効果トランジスタ）をいう。
【０００２】
【従来の技術】
高耐圧の定電圧回路としては、出力トランジスタとしてバイポーラトランジスタを使用した低コストの製品が多く出ている。
図１０は、出力トランジスタとしてバイポーラトランジスタを使用した定電圧回路の一例を示す回路図である。
基準電圧発生回路９の出力電圧と、出力端子３の電圧を分圧抵抗Ｒ１とＲ２で分割された電圧を差動増幅回路７により比較し、差動増幅回路７の出力により出力トランジスタとしてのＰＮＰバイポーラトランジスタ４を制御する。出力端子３の電圧を分圧抵抗Ｒ１とＲ２で分割した電圧が基準電圧発生回路９の出力電圧よりも小さいとき、差動増幅回路７の出力は小さくなり、出力端子３の電圧は大きくなる。逆に出力端子３の電圧を抵抗Ｒ１とＲ２が分割した電圧が基準電圧発生回路９の出力電圧よりも大きいとき、差動増幅回路７の出力は大きくなり、出力端子３の電圧は小さくなる。このようにして出力端子３の電圧は一定に保たれる（特開２０００−２３５４２２公報参照）
【０００３】
しかし、出力トランジスタとしてバイポーラトランジスタを使用した定電圧回路では、電流駆動方式であるため消費電流が下げられず、省エネルギーの時代には合わない製品となってきている。そこで、定電圧回路の出力トランジスタとしてコンベンショナル型ＭＯＳトランジスタが使用されている（特開平１０−３０１６４２号公報参照）。ここで、コンベンショナル型ＭＯＳトランジスタとは、ドレイン領域がチャネル領域より濃い不純物濃度で形成された構造のＭＯＳトランジスタをいう。出力トランジスタとしてコンベンショナル型ＭＯＳトランジスタを使用した定電圧回路は消費電流が非常に少ないというメリットがある。
【０００４】
【発明が解決しようとする課題】
出力トランジスタとしてコンベンショナル型ＭＯＳトランジスタを用いた定電圧回路の製品化にあたり、出力トランジスタとしてのコンベンショナル型ＭＯＳトランジスタのゲート酸化膜を厚くし、ソースドレイン間の距離を大きくすることによって、出力トランジスタの耐圧の向上を図っている。しかし、ソースドレイン間の距離を大きくすると、バイポーラ製品よりもチップ面積が非常に大きくなってしまうという問題があった。
【０００５】
そこで、出力トランジスタとして、ＭＯＳトランジスタでも横形ＤＭＯＳトランジスタを使用すれば、ソースドレイン間の距離を離さずに出力トランジスタを形成することができるので、チップ面積をかなり縮小できる。
横形ＤＭＯＳトランジスタでは、ゲート酸化膜直下のチャネル濃度を傾斜拡散で構成してＭＯＳトランジスタの動作電圧（しきい値電圧）Ｖthを制御しているので、ソースドレイン間の耐圧を高くするためにゲート酸化膜の膜厚を厚くするとしきい値電圧Ｖthが非常に高い値になる。例えば、ゲート酸化膜の膜厚が３０ｎｍ（ナノメートル）のときしきい値電圧Ｖthは０.８Ｖ、ゲート酸化膜の膜厚が５０ｎｍのときしきい値電圧Ｖthは１.５Ｖ、ゲート酸化膜の膜厚が８０ｎｍのときしきい値電圧Ｖthは２.５Ｖになる。すなわち、横形ＤＭＯＳトランジスタを出力トランジスタとして定電圧回路に組み込んだとき、低い電圧で動作できないという問題があった。このため、横形ＤＭＯＳトランジスタのゲート酸化膜の膜厚は５０ｎｍ以下の膜厚で形成せざるをえない。
【０００６】
しかし、横形ＤＭＯＳトランジスタのゲート酸化膜の膜厚を薄くすると、ゲート酸化膜の破壊耐圧が低くなり、出力電流に対して横形ＤＭＯＳトランジスタが充分な消費電流能力をもっていたとしても、万一、入力電圧がゲート酸化膜にかかった場合、ゲート酸化膜破壊をおこしたり、破壊に至らなくてもトランジスタ特性を変えてしまったりするという問題があった。
このような問題は、定電圧回路に限らず、横形ＤＭＯＳトランジスタを備えた半導体装置全般にいえることである。
【０００７】
本発明の目的は、チップ面積を縮小化でき、かつ低い電圧で動作させることができる定電圧回路を提供することである。
【００１０】
【課題を解決するための手段】
本発明の定電圧回路は、基準電圧発生回路と、基準電圧発生回路の出力を一方の入力とし、出力電圧を分圧した電圧を他方の入力とする差動増幅回路と、差動増幅回路により制御される出力トランジスタとを備えた定電圧回路であって、出力トランジスタは横形ＤＭＯＳトランジスタにより構成され、横形ＤＭＯＳトランジスタのゲート電極配線に、この横形ＤＭＯＳトランジスタのゲート酸化膜破壊電圧より低い降伏電圧をもつ保護ダイオードが接続されているものである。
【００１１】
さらに、本発明の定電圧回路は、出力トランジスタを構成する横形ＤＭＯＳトランジスタのゲート酸化膜の膜厚が基準電圧回路又は差動増幅回路に含まれるコンベンショナル型ＭＯＳトランジスタのゲート酸化膜の膜厚よりも薄く形成されている。
【００１２】
横形ＤＭＯＳトランジスタのゲート電極配線に、横形ＤＭＯＳトランジスタのゲート酸化膜破壊電圧より低い降伏電圧をもつ保護ダイオードが接続されているので、横形ＤＭＯＳトランジスタのゲート酸化膜の損傷を防止できる。これにより、横形ＤＭＯＳトランジスタのゲート酸化膜の膜厚をコンベンショナル型ＭＯＳトランジスタよりも薄く形成することができる。その結果、出力トランジスタを構成する横形ＤＭＯＳトランジスタのゲート酸化膜の損傷を防止でき、チップ面積を縮小化でき、かつ低い電圧で動作させることができるようになる。
【００１３】
【発明の実施の形態】
保護ダイオードの一例は、横形ＤＭＯＳトランジスタが形成されている基板に形成された縦型バイポーラトランジスタ構造のエミッタとコレクタを共通とし、ベースとの間で形成するＰＮダイオードである。
縦型バイポーラトランジスタ構造のエミッタとコレクタを共通にすることにより基板から分離でき、ＰＮダイオードが逆方向電圧で降伏しても基板側へ電流が流れないので、誤動作を防止することができる。また、このＰＮダイオードは拡散層で構成されているので逆方向電流がほとんど流れず、差動増幅回路の出力への影響も少ない。
【００１４】
横形ＤＭＯＳトランジスタが形成されている基板にはコンベンショナル型ＭＯＳトランジスタも形成されており、横形ＤＭＯＳトランジスタのゲート酸化膜の膜厚がコンベンショナル型ＭＯＳトランジスタのゲート酸化膜の膜厚よりも薄く形成されている。
横形ＤＭＯＳトランジスタのゲート電極配線には保護ダイオードが接続されているので、横形ＤＭＯＳトランジスタのゲート酸化膜の膜厚をコンベンショナル型ＭＯＳトランジスタよりも薄く形成しても横形ＤＭＯＳトランジスタのゲート酸化膜の損傷を防止することができ、横形ＤＭＯＳトランジスタを低い電圧で動作させることができるようになる。
【００１５】
【実施例】
図１は、定電圧回路の一実施例を示す回路図である。この定電圧回路は正の出力電圧をもつものである。
電源に接続される入力端子（Ｖｉｎ）１と、負荷に接続される出力端子（Ｖｏｕｔ）３との間に、出力トランジスタを構成するＰチャネル型横形ＤＭＯＳトランジスタ（以下、ＰｃｈＬＤＭＯＳトランジスタという）５が設けられている。
差動増幅回路７が設けられており、差動増幅回路７の出力端子はＰｃｈＬＤＭＯＳトランジスタ５のゲート電極に接続されている。差動増幅回路７の反転入力端子は基準電圧発生回路（Ｖｒｅｆ）９に接続されている。反転入力端子には基準電圧発生回路９から基準電圧が印加される。非反転入力端子には、ＰｃｈＬＤＭＯＳトランジスタ５の出力電圧を分圧抵抗Ｒ１とＲ２で分圧した電圧が印加される。差動増幅回路７及び基準電圧発生回路９の電源は入力端子１から供給される。差動増幅回路７、基準電圧発生回路９及び抵抗Ｒ２は接地されている。
【００１６】
ＰｃｈＬＤＭＯＳトランジスタ５のゲート電極へつながる配線（ゲート電極配線）と、ＰｃｈＬＤＭＯＳトランジスタ５のソースとの間に保護ダイオード１１が接続されている。保護ダイオード１１は縦型バイポーラトランジスタ構造であり、そのエミッタとコレクタを共通とし、ベースとの間で形成するＰＮダイオードにより構成されており、ＰｃｈＬＤＭＯＳトランジスタ５がゲート酸化膜破壊を起こす程度の大きさの電圧（ゲート酸化膜破壊耐圧）の約２分の１の逆耐圧をもつものである。
【００１７】
この実施例では、例えばＰｃｈＬＤＭＯＳトランジスタ５のゲート酸化膜破壊耐圧は３０Ｖであり、保護ダイオード１１の降伏電圧は１５Ｖである。ＰｃｈＬＤＭＯＳトランジスタ５のソース電位は３０Ｖである。
入力端子１からの入力電圧を降圧させる場合、入力電圧を抵抗比分割で出力させるが、出力端子３に接続される外部負荷に流す電流量によりＰｃｈＬＤＭＯＳトランジスタ５のオン抵抗を可変させなければ出力電圧が一定にならない。このため、差動増幅回路７内で基準電圧発生回路９からの基準電圧と抵抗Ｒ１，Ｒからの帰還抵抗電圧を比較させることにより出力電圧を一定にする。
【００１８】
ここで、出力電流の変化が大きい場合に、差動増幅回路７から出力される電圧が入力電圧から基準電圧付近まで下がる可能性がある。差動増幅回路７の出力、ひいてはＰｃｈＬＤＭＯＳトランジスタ５のゲート電極配線の電圧が１５Ｖ以下になったとき、保護ダイオード１１が降伏を起こし、出力トランジスタのゲート電極配線の電圧の降下を防止する。これにより、ＰｃｈＬＤＭＯＳトランジスタ５のゲート・ソース間の電位差が１５Ｖより大きくなるのを防止することができ、ＰｃｈＬＤＭＯＳトランジスタ５のゲート酸化膜の損傷を防止することができる。
【００１９】
図２は、差動増幅回路７の一例を示す回路図である。ただし、本発明の定電圧回路を構成する差動増幅回路はこれに限定されるものではなく、種々の差動増幅回路を用いることができる。
一対の差動入力用のＮチャネル型コンベンショナル型ＭＯＳトランジスタ（以下、ＮｃｈＭＯＳトランジスタという）Ｎｃｈ３，Ｎｃｈ４のドレインがそれぞれＮチャネル型コンベンショナル型ＭＯＳトランジスタ（以下、ＰｃｈＭＯＳトランジスタという）Ｐｃｈ１，Ｐｃｈ２を介して入力端子１に接続されている。ＰｃｈＭＯＳトランジスタＰｃｈ１，Ｐｃｈ２のゲート電極が相互に接続され、いずれか一方のＮｃｈＭＯＳトランジスタ、例えばＮｃｈ４のドレインに接続されることにより、ＰｃｈＭＯＳトランジスタＰｃｈ１，Ｐｃｈ２が負荷の役割を果たしている。ＮｃｈＭＯＳトランジスタＮｃｈ３のゲート電極には基準電圧発生回路９の電圧（Ｖｒｅｆ）が入力され、ＮｃｈＭＯＳトランジスタＮｃｈ４のゲート電極には帰還抵抗電圧（分圧抵抗Ｒ１，Ｒ２による電位）が入力される。ＮｃｈＭＯＳトランジスタＮｃｈ３，Ｎｃｈ４のソースは相互に接続され、定電流回路８を介して接地されている。この差動増幅回路７ではＰｃｈＭＯＳトランジスタＰｃｈ１、ＮｃｈＭＯＳトランジスタＮｃｈ３間の接続点ＮＯＤＥ１が出力端子となって、ＬＤＭＯＳトランジスタ５のゲート電極に接続されている。
【００２０】
図１及び図２に示す実施例では、保護ダイオード１１が入力端子１につながる入力電圧ラインと差動増幅回路７の出力端子（接続点ＮＯＤＥ１）の間に設けられているので、差動増幅回路７のＮｃｈＭＯＳトランジスタＮｃｈ３で電流制限がかかり、大電流が流れることがない。これにより、差動増幅回路７内のＭＯＳトランジスタＰｃｈ１，Ｐｃｈ２，Ｎｃｈ３，Ｎｃｈ４の損傷及び保護ダイオード１１の損傷を防止できる。
【００２１】
図３は、図１の定電圧回路を構成するＰｃｈＬＤＭＯＳトランジスタ５、保護ダイオード１１、抵抗Ｒ１又はＲ２を構成する高抵抗ポリシリコンパターン、並びに差動増幅回路７を構成するＮｃｈＭＯＳトランジスタ及びＰｃｈＭＯＳトランジスタを示す断面図である。
基板抵抗が２０Ωｃｍ程度のＰ型半導体基板１３表面に、ＬＯＣＯＳ（Local Oxidation of Silicon）法により形成された素子分離用のフィールド酸化膜１５が形成されている。
【００２２】
ＰｃｈＭＯＳトランジスタ１７の領域には、半導体基板１３にＮ型ウエル領域（Ｎｗｅｌｌ）１７ａが形成されている。Ｎ型ウエル領域１７ａ内にＰ型ソース領域１７ｓとＰ型ドレイン領域１７ｄが間隔をもって形成されている。ソース領域７ｓ、ドレイン領域７ｄ間のＮ型ウエル領域１７上に、例えば膜厚が６０ｎｍのゲート酸化膜１７oxを介して、ポリシリコンからなるゲート電極１７ｇが形成されており、ゲート電極１７ｇ下のＮ型ウエル領域１７ａ表面がチャネル領域となる。ゲート電極１７ｇにはＰ型不純物、例えばボロンが注入されている。
【００２３】
ＮｃｈＭＯＳトランジスタ１９の領域には、半導体基板１３にＰ型ウエル領域（Ｐｗｅｌｌ）１９ａが形成されている。Ｐ型ウエル領域１９ａ内にＮ型ソース領域１９ｓとＮ型ドレイン領域１９ｄが間隔をもって形成されている。ソース領域１９ｓ、ドレイン領域１９ｄ間のＰ型ウエル領域１９上に、例えば膜厚が６０ｎｍのゲート酸化膜１９oxを介して、ポリシリコンからなるゲート電極１９ｇが形成されており、ゲート電極１９ｇ下のＰ型ウエル領域１９ａ表面がチャネル領域となる。ゲート電極１９ｇにはＮ型不純物、例えばリンが注入されている。
【００２４】
この実施例では、差動増幅回路７を構成するＰｃｈＭＯＳトランジスタ１７及びＮｃｈＭＯＳトランジスタ１９について、Ｎ型ウエル領域１７ａ及びＰ型ウエル領域１９ａのチャネル領域の不純物濃度は１.５×１０16ｃｍ-3であり、ソース領域１７ｓ，１９ｓ及びドレイン領域１７ｄ，１９ｄの不純物濃度は５.０×１０19ｃｍ-3以上であり、両トランジスタ１７，１９ともに、ソース領域１７ｓ，１９ｓ及びドレイン領域１７ｄ，１９ｄの方がチャネル領域よりも不純物濃度が濃い構造（コンベンショナル型ＭＯＳトランジスタ）となっている。
【００２５】
ＰｃｈＬＤＭＯＳトランジスタ５の領域には、半導体基板１３に、半導体基板１３との分離用のＮ型ウエル領域５ａが形成されている。Ｎ型ウエル領域５ａ内にＰ型ウエル領域５ｂが形成されている。Ｐ型ウエル領域５ｂ内にＮ型ウエル領域５ｃが形成されており、Ｎ型ウエル領域５ｃ内にＰ型ソース領域５ｓが形成されている。Ｐ型ウエル領域５ｂはドレイン領域となり、オーミックコンタクト用高濃度Ｐ型拡散領域５ｄも形成されている。ソース領域５ｓ、高濃度Ｐ型拡散領域５ｄ間のＰ型ウエル領域５ｂ上及びＮ型ウエル領域５ｃ上に、両ウエル領域５ｂ，５ｃ上にまたがって、例えば膜厚が３０ｎｍのゲート酸化膜５oxを介して、ポリシリコンからなるゲート電極５ｇが形成されている。ゲート電極５ｇ下のＮ型ウエル領域５ｃ表面がチャネル領域となる。ゲート電極５ｇにはＰ型不純物、例えばボロンが注入されている。
【００２６】
Ｎ型ウエル領域５ｃのチャネル領域の不純物濃度は１.５×１０16ｃｍ-3であり、Ｐ型ウエル領域５ｂの不純物濃度は５.０×１０15ｃｍ-3であり、ＰｃｈＬＤＭＯＳトランジスタ５ではドレイン領域の方がチャネル領域よりも不純物濃度が薄い構造（横形ＤＭＯＳトランジスタ）となっている。
【００２７】
保護ダイオード１１の領域には、半導体基板１３にＮ型ウエル領域１１ａが形成されている。Ｎ型ウエル領域１１ａ内にＰ型ウエル領域１１ｂが形成されている。Ｐ型ウエル領域１１ｂ内にＮ型ウエル領域１１ｃが形成されている。Ｎ型ウエル領域１１ｃ内に、Ｎ型ウエル領域１１ｃよりも濃い濃度でＮ型不純物が注入されたオーミックコンタクト領域１１ｄが形成されている。Ｐ型ウエル領域１１ｂ表面及びＮ型ウエル領域１１ｃ表面には、例えば膜厚が３０ｎｍのシリコン酸化膜１１oxが形成されている。
【００２８】
保護ダイオード１１は、縦型バイポーラトランジスタ構造であり、Ｎ型ウエル領域（エミッタ）１１ａとＮ型ウエル領域（コレクタ）１１ｃを接続し、Ｐ型ウエル領域（ベース）１１ｂとの間でＰＮダイオードを形成するように配線が接続される。図１も参照して説明すると、Ｎ型ウエル領域１１ａ及びＮ型ウエル領域１１ｃはＰｃｈＬＤＭＯＳトランジスタ５のソース領域５ｓにつながる配線に接続され、Ｐ型ウエル領域１１ｂはＰｃｈＬＤＭＯＳトランジスタ５のゲート電極５ｇにつながる配線に接続される。
【００２９】
例えばリンが注入されたポリシリコン膜からなる高抵抗ポリシリコンパターン２１の領域には半導体基板にＰ型ウエル領域２１ｂが形成されており、高抵抗ポリシリコンパターン２１はＰ型ウエル領域２１ｂに形成されたフィールド酸化膜１５上に形成されている。高抵抗ポリシリコンパターン２１の両端部には、Ｐ型不純物が注入されてオーミックコンタクト領域２１ａが形成されている。
【００３０】
Ｎ型ウエル領域５ａ，１１ａ，１７ａのフィールド酸化膜１５下の領域には、寄生Ｐチャネル型フィールドトランジスタの反転防止のためにＮ型不純物が注入されたＮ型反転防止領域２３が形成されている。Ｐ型ウエル領域５ｂ，１１ｂ，１９ａ，２１ｂのフィールド酸化膜１５下の領域には、寄生Ｎチャネル型フィールドトランジスタの反転防止のためにＰ型不純物が注入されたＰ型反転防止領域２５が形成されている。
【００３１】
図４から図８は、この実施例の製造方法の一例を示す工程断面図である。
（１）基板抵抗が２０Ωｃｍ程度の半導体基板１３上に、ＰｃｈＭＯＳトランジスタ１７、ＰｃｈＬＤＭＯＳトランジスタ５及び保護ダイオード１１を形成する領域に開口部をもつレジストパターンを形成し、そのレジストパターンをマスクにして、例えば印加電圧が１５０ＫｅＶ、ドーズ量が３.０×１０12ｃｍ-2の条件で半導体基板１３にリン注入を行なう。レジスパターンを除去した後、１１８０℃、２４時間の条件でリンの熱拡散を行ない、Ｎ型ウエル領域５ａ，１１ａ，１７ａを同時に形成する（図４（Ａ）参照）。
【００３２】
（２）半導体基板１３上に、Ｎ型ウエル領域５ａ内、Ｎ型ウエル領域１１ａ内及びＮｃｈＭＯＳトランジスタ１９形成領域に開口部をもつレジストパターンを形成し、印加電圧が５０ＫｅＶ、ドーズ量が４.０×１０12ｃｍ-2の条件でボロン注入を行なう。レジスパターンを除去した後、１１５０℃、８時間の条件でボロンの熱拡散を行ない、Ｎ型ウエル領域１７内にＰ型ウエル領域１９及びＮ型ウエル領域５ａ内にＰ型ウエル領域５ｂを同時に形成する（図４（Ｂ）参照）。
【００３３】
（３）各素子を形成する領域を規定するために、半導体基板１３上全面に２５ｎｍの膜厚でシリコン酸化膜２３を形成し、さらにその上に１００ｎｍの膜厚でシリコン窒化膜２５を形成した後、写真製版技術により素子形成領域のみに窒化膜２５が残るようにレジストパターン２７を形成する。その後、酸化膜ドライエッチングによりレジストパターン２７をマスクにしてシリコン窒化膜２５及びシリコン酸化膜２３をパターニングする（図４（Ｃ）参照）。
【００３４】
（４）Ｐ型ウエル領域５ｂ，１１ｂ，１９ａ，２１ｂの周辺部上が開口されるようにレジストパターン２９を形成した後、寄生ＮｃｈＭＯＳトランジスタの反転防止のために、レジストパターン２９をマスクにして、例えば印加電圧が１００ＫｅＶ、ドーズ量が５.０×１０13ｃｍ-2の条件でＰ型ウエル領域５ｂ，１１ｂ，１９ａ，２１ｂの周辺部にボロンを注入してＰ型反転防止領域２５を形成する（図５（Ｄ）参照）。
【００３５】
（５）レジストパターン２７，２９を除去した後、Ｎ型ウエル領域５ａ，１１ａ，１７ａの周辺部上が開口されるようにレジストパターン３１を形成する。寄生ＰｃｈＭＯＳトランジスタの反転防止のために、レジストパターン３１をマスクにして、例えば印加電圧が４０ＫｅＶ、ドーズ量が６.０×１０12ｃｍ-2の条件でＮ型ウエル領域５ａ，１１ａ，１７ａの周辺部にリンを注入してＰ型反転防止領域２５を形成する（図５（Ｅ）参照）。
【００３６】
（６）レジストパターン３１を除去した後、シリコン酸化膜２３及びシリコン窒化膜２５を用いたＬＯＣＯＳ法により、半導体基板１３表面にフィールド酸化膜１５を８００ｎｍ程度の膜厚で形成する。その後、シリコン窒化膜２５及びシリコン酸化膜２３を除去する（図５（Ｆ）参照）。
【００３７】
（７）露出したＮ型ウエル領域１７ａの表面及びＰ型ウエル領域５ｂ，１１ｂ，１９ａの表面に、例えば９２０℃で熱酸化処理を施して、膜厚が４０ｎｍのシリコン酸化膜３３を形成する。写真製版技術により、Ｎ型ウエル領域１７ａ上に開口部をもつレジストパターンを形成した後、そのレジストパターンをマスクにして、ＰｃｈＭＯＳトランジスタ１７のしきい値Ｖthを決めるために、例えば印加電圧が１００ＫｅＶ、ドーズ量が５.０×１０11ｃｍ-2の条件でＮ型ウエル領域１７ａにシリコン酸化膜３３を介してリンを注入する。レジストパターンを除去した後、写真製版技術によりＰ型ウエル領域１９ａ上に開口部をもつレジストパターンを形成する。そのレジストパターンをマスクにして、ＮｃｈＭＯＳトランジスタ１９のしきい値Ｖthを決めるために、例えば印加電圧が３０ＫｅＶ、ドーズ量が５.０×１０11ｃｍ-2の条件でＰ型ウエル領域１９ａにシリコン酸化膜３３を介してボロンを注入する（図６（Ｇ）参照）。
【００３８】
（８）レジストパターンを除去した後、写真製版技術により、Ｐ型ウエル領域５ｂ及び１１ｂ上に開口部をもつレジストパターンを形成する。そのレジストパターンをマスクにして酸化膜エッチングを行ない、Ｐ型ウエル領域５ｂ，１１ｂの表面のシリコン酸化膜３３を除去する。レジストパターンを除去した後、例えば９２０℃の熱酸化処理を施して、Ｐ型ウエル領域５ｂ，１１ｂの表面に膜厚が３０ｎｍのシリコン酸化膜５ox，１１oxをそれぞれ形成する。シリコン酸化膜５oxはＰｃｈＬＤＭＯＳトランジスタ５のゲート酸化膜を構成する。このとき、Ｎ型ウエル領域１７ａ表面及びＰ型ウエル領域１９ａ表面のシリコン酸化膜３３は膜厚が６０ｎｍになり、ゲート酸化膜１７ox及び１９oxとなる。これにより、ＰｃｈＬＤＭＯＳトランジスタ５のゲート酸化膜５oxと、ＰｃｈＭＯＳトランジスタ１７のゲート酸化膜１７ox及びＮｃｈＭＯＳトランジスタ１９のゲート酸化膜１９oxの膜厚を異ならせる（図６（Ｈ）参照）。
【００３９】
（９）例えば減圧ＣＶＤ（化学的気相成長）法により、半導体基板１３上全面にポリシリコン膜３５を５００ｎｍの膜厚で形成する。８５０℃の熱酸化処理を施してポリシリコン膜３５の表面に膜厚が２５ｎｍのシリコン酸化膜（図示は省略）を形成する。その後、例えば印加電圧が３０ＫｅＶ、ドーズ量が１.５×１０14ｃｍ-2の条件でポリシリコン膜３５にリン注入を行なう。
ポリシリコン膜３５上に、ＰｃｈＭＯＳトランジスタ１７のゲート電極１７ｇ形成領域及びＰｃｈＬＤＭＯＳトランジスタ５のゲート電極５ｇ形成領域に開口部をもつレジストパターン３７を形成する。レジストパターン３７をマスクにして、例えば印加電圧が２０ＫｅＶ、ドーズ量が５.０×１０14ｃｍ-2の条件でポリシリコン膜３５にボロンを注入して、ＰｃｈＭＯＳトランジスタ１７のゲート電極１７ｇ及びＰｃｈＬＤＭＯＳトランジスタ５のゲート電極５ｇを形成する（図６（Ｉ）参照）。
【００４０】
（１０）レジストパターン３７を除去した後、ゲート電極５ｇ，１７ｇを含むポリシリコン膜３５の表面に例えば高温源厚ＣＶＤ法により９００℃の条件でシリコン酸化膜３９を２００ｎｍの膜厚で形成する。ゲート電極５ｇ，１７ｇ上、及びＰ型ウエル領域２１ｂ上のフィールド酸化膜１５上の高抵抗ポリシリコンパターン２１を形成する領域にシリコン酸化膜３９が残るように写真製版技術によりレジストパターンを形成した後、そのレジストパターンをマスクにして酸化膜エッチングを行ない、ゲート電極５ｇ，１７ｇ上及び高抵抗ポリシリコンパターン２１を形成する領域にシリコン酸化膜３９を残す。レジストパターンを除去した後、半導体基板１３上全面にリンを堆積し、ポリシリコン膜３５に例えば９５０℃、１５分間の条件でリンを注入して、リン注入されたポリシリコン膜３５ａを形成する。ここで、高抵抗ポリシリコンパターン２１の領域のポリシリコン膜３５を高抵抗ポリシリコンパターン２１とする（図７（Ｊ）参照）。
【００４１】
（１１）堆積したリン及びシリコン酸化膜３９を除去した後、写真製版技術により、ゲート電極５ｇ，１７ｇ上、高抵抗ポリシリコンパターン２１上、及びＮｃｈＭＯＳトランジスタ１９のゲート電極１９ｇを形成する領域にレジストパターン４１を形成する。レジストパターン４１をマスクにして、ポリシリコン膜３５ａに対してドライエッチングを行ない、ゲート電極５ｇ、１７ｇ，１９ｇ及び高抵抗ポリシリコンパターン２１をパターニングする（図７（Ｋ）参照）。
【００４２】
（１２）レジストパターン４１を除去した後、ＰｃｈＬＤＭＯＳトランジスタ５のソース領域及び保護ダイオード１１のエミッタ領域に開口部をもつレジストパターン４３を形成する。レジストパターン４３をマスクにして、例えば印加電圧が１００ＫｅＶ、ドーズ量が３.０×１０13ｃｍ-2の条件でＰ型ウエル領域５ｂ，１１ｂにリンの注入を行なう。その後、例えば１１００℃、２時間３０分の条件で熱処理を施し、注入したリンを熱拡散させてＰ型ウエル領域５ｂ内にＮ型ウエル領域５ｃを形成し、Ｐ型ウエル領域１１ｂ内にＮ型ウエル領域１１ｃを形成する（図７（Ｌ）参照）。
【００４３】
（１３）レジストパターン４３を除去した後、ＮｃｈＭＯＳトランジスタ１９形成領域、保護ダイオード１１のオーミックコンタクト用のオーミックコンタクト領域１１ｄ形成領域、及び高抵抗ポリシリコンパターン２１の両端部領域に開口部をもつレジストパターン４５を形成する。露出しているＮｃｈＭＯＳトランジスタ１９形成領域のゲート酸化膜１９ox及び保護ダイオード１１形成領域のシリコン酸化膜１１oxを酸化膜エッチングにより除去した後、レジストパターン４５及びゲート電極１９ｇをマスクにして、例えば印加電圧が５０ＫｅＶ、ドーズ量が６.０×１０15ｃｍ-2の条件でヒ素の注入を行ない、ＮｃｈＭＯＳトランジスタ１９形成領域のＰ型ウエル領域１９ａ内にソース領域１９ｓ及びドレイン領域１９ｄを形成し、保護ダイオード１１形成領域のＮ型ウエル領域１１ｃ内にオーミックコンタクト用のオーミックコンタクト領域１１ｄを形成し、高抵抗ポリシリコンパターン２１の両端部にオーミックコンタクト領域２１ａを形成する（図８（Ｍ）参照）。その後、例えば１０００℃、２０分間の条件で熱処理を施し、続けて９００℃、３０分間の条件で熱処理を施して、ゲート電極１９ｇ表面、ソース領域１９ｓ表面、ドレイン領域１９ｄ表面、オーミックコンタクト領域１１ｄ表面及びオーミックコンタクト領域２１ａ表面に膜厚が１５ｎｍのシリコン酸化膜（図示は省略）を形成する。
【００４４】
（１４）レジストパターン４５を除去した後、ＰｃｈＬＤＭＯＳトランジスタ５形成領域及びＰｃｈＭＯＳトランジスタ１７形成領域に開口部をもつレジストパターン４７を形成する。露出しているＰｃｈＬＤＭＯＳトランジスタ５形成領域のゲート酸化膜５ox及びＰｃｈＭＯＳトランジスタ１７形成領域のゲート酸化膜１７oxを酸化膜エッチングにより除去した後、レジストパターン４７及びゲート電極５ｇ，１７ｇをマスクにして、例えば印加電圧が３０ＫｅＶ、ドーズ量が２.５×１０15ｃｍ-2の条件でボロンの注入を行ない、ＰｃｈＬＤＭＯＳトランジスタ５形成領域のＮ型ウエル領域５ｃ内にソース領域５ｓを形成し、Ｐ型ウエル領域５ｂ内に高濃度Ｐ型拡散領域５ｄを形成し、ＰｃｈＭＯＳトランジスタ１７形成領域のＮ型ウエル領域１７ａ内にソース領域１７ｓ及びドレイン１７ｄを形成する（図８（Ｎ）参照）。
【００４５】
（１５）レジストパターン４７を除去した後、半導体基板１３上全面に、例えばＢＰＳＧ膜からなる層間絶縁膜（図示は省略）を常圧ＣＶＤ法により８００ｎｍの膜厚で形成する。その後、９００℃、１時間の条件で熱処理を施して、素子領域の形成を完了する（図３参照）。
その後、図１に示す構成になるように配線を形成する。
【００４６】
図９は、定電圧回路の他の実施例を示す回路図である。この定電圧回路は負の出力電圧をもつものである。
入力端子（Ｖｉｎ）１と出力端子（Ｖｏｕｔ）３との間に分圧抵抗Ｒ１とＲ２が順に接続されている。抵抗Ｒ２と出力端子３の間に、出力トランジスタを構成するＮチャネル型横形ＤＭＯＳトランジスタ（以下、ＮｃｈＬＤＭＯＳトランジスタという）６のソースが接続されている。ＮｃｈＬＤＭＯＳトランジスタ６のドレインは接地されている。
【００４７】
差動増幅回路７が設けられており、差動増幅回路７の出力端子はＮｃｈＬＤＭＯＳトランジスタ６のゲート電極に接続されている。差動増幅回路７の反転入力端子は基準電圧発生回路（Ｖｒｅｆ）９に接続されている。反転入力端子には基準電圧発生回路９から基準電圧が印加され、非反転入力端子には出力電圧を抵抗Ｒ１とＲ２で分圧した電圧が印加される。差動増幅回路７及び基準電圧発生回路９の電源は入力端子１から供給される。差動増幅回路７及び基準電圧発生回路９は接地されている。
【００４８】
ＮｃｈＬＤＭＯＳトランジスタ６のゲート電極へつながる配線と、ＮｃｈＬＤＭＯＳトランジスタ６のソースとの間に保護ダイオード１１が接続されている。保護ダイオード１１は縦型バイポーラトランジスタ構造であり、そのエミッタとコレクタを共通とし、ベースとの間で形成するＰＮダイオードにより構成されており（図３参照）、ＮｃｈＬＤＭＯＳトランジスタ６のゲート酸化膜破壊耐圧の約２分の１の逆耐圧をもつものである。
【００４９】
この実施例では、例えばＮｃｈＬＤＭＯＳトランジスタ６のゲート酸化膜破壊耐圧は３０Ｖであり、保護ダイオード１１の降伏電圧は１５Ｖである。ＮｃｈＬＤＭＯＳトランジスタ６のソースは接地電位である。差動増幅回路７の出力、すなわちＮｃｈＬＤＭＯＳトランジスタ６のゲート電極配線の電圧が１５Ｖ以上になったとき、保護ダイオード１１が降伏を起こし、出力トランジスタのゲート電極配線の電圧の上昇を防止する。これにより、ＮｃｈＬＤＭＯＳトランジスタ６のゲート・ソース間の電位差が１５Ｖより大きくなるのを防止することができ、ＮｃｈＬＤＭＯＳトランジスタ６のゲート酸化膜破壊を防止することができる。
【００５１】
【発明の効果】
本発明の定電圧回路では、出力トランジスタが横形ＤＭＯＳトランジスタにより構成され、横形ＤＭＯＳトランジスタのゲート電極配線に、この横形ＤＭＯＳトランジスタのゲート酸化膜破壊電圧より低い降伏電圧をもつ保護ダイオードが接続されているようにしたので、横形ＤＭＯＳトランジスタのゲート酸化膜の損傷を防止することができる。そして、横形ＤＭＯＳトランジスタのゲート酸化膜の膜厚をコンベンショナル型ＭＯＳトランジスタよりも薄く形成したので、出力トランジスタとして横形ＤＭＯＳトランジスタを用いることによりチップ面積を縮小化でき、かつ低い電圧で動作させることができるようになる。
【図面の簡単な説明】
【図１】定電圧回路の一実施例を示す回路図である。
【図２】同実施例を構成する差動増幅回路の一例を示す回路図である。
【図３】同実施例を構成するＰチャネル型横形ＤＭＯＳトランジスタ、保護ダイオード、抵抗、並びに差動増幅回路を構成するＮチャネル型コンベンショナル型ＭＯＳトランジスタ及びＰチャネル型コンベンショナル型ＭＯＳトランジスタを示す断面図である。
【図４】同実施例の製造方法の一例の最初を示す工程断面図である。
【図５】同製造方法の続きを示す工程断面図である。
【図６】同製造方法の続きを示す工程断面図である。
【図７】同製造方法の続きを示す工程断面図である。
【図８】同製造方法の最後を示す工程断面図である。
【図９】定電圧回路の他の実施例を示す回路図である。
【図１０】従来の定電圧回路を示す回路図である。
【符号の説明】
１      入力端子
３      出力端子
５      Ｐチャネル型横形ＤＭＯＳトランジスタ
７      差動増幅回路
９      基準電圧発生回路
１１      保護ダイオード
Ｒ１，Ｒ２    分圧抵抗
【図１】
0003683185.tif 000002
【図２】
0003683185.tif 000003
【図３】
0003683185.tif 000004
【図４】
0003683185.tif 000005
【図５】
0003683185.tif 000006
【図６】
0003683185.tif 000007
【図７】
0003683185.tif 000008
【図８】
0003683185.tif 000009
【図９】
0003683185.tif 000010
【図１０】
0003683185.tif 000011