(57)【特許請求の範囲】
【請求項１】
ディスプレイ上に描画するデータを保持する描画データ領域と、前記ディスプレイ上には表示されない所定のパターンソースデータを保持するオフスクリーン領域とを同一のメモリ内に備えるフレームメモリと、
前記フレームメモリのオフスクリーン領域内のパターンソースデータに基づいて、描画する画素に対応するパターンソースデータのアドレスを求める座標変換手段と、
前記フレームメモリのオフスクリーン領域内に有る所望の領域に対するパターンのソースデータをｎ画素単位（ｎは任意の正整数）で複数個保持するデータ領域と、前記データ領域に対応して該データの前記フレームメモリにおけるアドレスを保持するアドレス領域とを備え、前記座標変換手段により求められたアドレスに基づいて、前記フレームメモリのオフスクリーン領域内のパターンソースデータの一部を読み出し、前記読み出したパターンソースデータを前記データ領域に保持する記憶手段と、
前記座標変換手段により求められたアドレスと前記記憶手段内のアドレス領域のアドレスとを比較する比較手段と、
前記比較手段の比較結果により、前記記憶手段内に所望のパターンソースデータが有る場合には、前記座標変換手段により求められたアドレスに対応する前記記憶手段内のパターンソースデータを参照して前記フレームメモリの描画データ領域内への書き込みを行い、前記記憶手段内に所望のパターンソースデータが無い場合には、前記オフスクリーン領域から読み出して画素の描画を行なう描画手段
とを備えることを特徴とする図形描画処理装置。
【請求項２】
ディスプレイ上に描画するデータを保持する描画データ領域と、前記ディスプレイ上には表示されない所定のパターンソースデータを保持するオフスクリーン領域とを同一のメモリ内に備えるフレームメモリと、
前記フレームメモリのオフスクリーン領域内のパターンソースデータに基づいて、所望の図形を構成する全画素に対応するパターンソースデータのアドレスを求める座標変換手段と、
前記フレームメモリのオフスクリーン領域内に有る所望の領域に対するパターンのソースデータをｎ画素単位（ｎは任意の正整数）で複数個保持するデータ領域と、前記データ領域に対応して該データの前記フレームメモリにおけるアドレスを保持するアドレス領域とを備え、前記座標変換手段により求められたアドレスに基づいて、前記フレームメモリのオフスクリーン領域内のパターンソースデータの一部を読み出し、前記読み出したパターンソースデータを前記データ領域に保持する記憶手段と、
前記座標変換手段により求められた所望の図形を構成する全画素に対応する前記パターンソースデータのアドレスと前記記憶手段内のアドレス領域のアドレスとを比較する比較手段と、
前記比較手段の比較結果により、所望の図形を構成する画素に対応する所望のパターンソースデータが前記記憶手段内に有る場合には前記記憶手段から読み出し、前記記憶手段内に無い場合には前記オフスクリーン領域から読み出して前記記憶手段内に保持し、前記記憶手段内に、所望の図形を構成する全画素に対応する所望のパターンソースデータが保持された後に、前記記憶手段を参照して前記描画データ領域内への書き込みを行なう描画手段
とを備えることを特徴とする図形描画処理装置。
【請求項３】
前記図形は１つのポリゴン（多角形図形）であることを特徴とする請求項２に記載の図形描画処理装置。
【請求項４】
前記フレームメモリ内のオフスクリーン領域からのパターンソースデータの読み出し、並びに前記記憶手段へのパターンソースデータの書き込みはｎ画素単位で行なわれることを特徴とする請求項１、２、または３のいずれか１項に記載の図形描画処理装置。
【請求項５】
前記記憶手段は、ｍウェイ（ｍは２以上の整数）の連想メモリで構成され、
前記図形描画処理装置は、前記比較手段の比較結果により、一致したアドレスに対応するパターンソースデータを選択出力する選択手段を有することを特徴とする請求項１または２のいずれか１項に記載の図形描画処理装置。
【請求項６】
前記フレームメモリは、複数のバンクで構成され、各バンク内の前記パターンソースデータに対するアクセスを交互に行なうインターリーブ制御方式で制御されることを特徴とする請求項１、２、３、４、または５のいずれか１項に記載の図形描画処理装置。
【請求項７】
前記図形描画処理装置は、塗りつぶす色を計算し、領域判定を行なうディジタル微分解析手段を有することを特徴とする請求項１、２、３、４、５、または６のいずれか１項に記載の図形描画処理装置。
【請求項８】
前記図形描画処理装置は、前記フレームメモリのオフスクリーン領域内のパターンソースデータについて、表示用のフレームデータより少ないビット数のインデックスカラーで表現するカラールックアップテーブルを有することを特徴とする請求項１、２、３、４、５、６、または７のいずれか１項に記載の図形描画処理装置。
【請求項９】
前記フレームメモリのオフスクリーン領域内には、前記カラールックアップテーブルに保持すべき複数種のテーブルデータが保持され、
前記図形描画処理装置は、必要に応じて前記オフスクリーン領域から所望のテーブルデータを読み出して、前記カラールックアップテーブルの内容を書き換えることを特徴とする請求項８に記載の図形描画処理装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、３次元の図形等の図形を描画する図形描画処理装置に関し、特に、テクスチャマッピングを行なう場合、テクスチャパターンをフレームメモリの空いた部分を使用することにより、比較的安価な構成で高速にテクスチャマッピングを行なうことの可能な図形描画処理装置に関する。
【０００２】
【従来の技術】
テクスチャマッピングは複雑な座標計算を要するために、ソフトウェアで処理するのが一般的であるが、処理を高速にするために簡単な座標変換等の機能をハードウェアで実現する場合もある。
【０００３】
この場合の従来の図形描画処理装置（プロセッサ）の構成図を図１５に示す。本従来例の図形描画プロセッサ１０１はテクスチャマッピング機能を備えている。
【０００４】
図１５において、図形描画プロセッサ１０１は、ホストＣＰＵ３とのインタフェースを司るインタフェース部１１と、塗りつぶす色を計算するための第１ディジタル微分解析（Ｄｉｇｉｔａｌ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ａｎａｌｙｓｉｓ  ）部及び領域判定を行なう第２ディジタル微分解析部１３と、ピクセル単位の演算を行なう演算部１５と、フレームメモリ５のメモリ制御を行なうメモリインタフェース部１７と、描画空間における座標からテクスチャパターンのソース空間における座標への座標変換を行なう座標変換部１９から構成されている。
【０００５】
図２は、図１５の図形描画プロセッサ１０１を用いた図形描画システムの構成例を示している。
【０００６】
本システムはＤＲＡＭで構成されるフレームメモリ５を備え、フレームメモリ５内のデータはそれぞれ数ビットでディスプレイ９上の１ピクセルを表し、またフレームメモリ５内には、ディスプレイ９上に表示されないデータの領域（オフスクリーンエリア）を持っている。ディスプレイ９上の２次元座標（ｘ，ｙ）とフレームメモリ５のアドレスａｄｄｒｅｓｓ  とが次式を満たすように、ディスプレイ９上のピクセルとフレームメモリ５とが対応付けられている。また、図１６にディスプレイ９上の２次元アドレスとフレームメモリ５との対応を示す。
【０００７】
ａｄｄｒｅｓｓ  ＝Ｂ＋ｙ×ＭＷ＋ｘ                                  （１）
ここで、Ｂ：ベースアドレス
ＭＷ：フレームメモリ５のビット幅
また、上記システムにおいては、フレームメモリ５内にディスプレイ９上には表示されないデータ領域（オフスクリーンエリア）を備え、オフスクリーンエリア内にテクスチャパターンが置かれている。このオフスクリンエリアは、フレームメモリ５内に生じる空き領域、或いは、ダブルバッファ構成時のシングル利用の場合の一方のバッファが割り当てられる。
【０００８】
次に、このような構成の図形処理プロセッサ１０１でテクスチャマッピングを行なわずに三角形の図形描画を行なう動作を以下に説明する。ここで、各ディジタル微分解析部１３で使用するパラメータ及び描画開始点は予め与えられるものとする。
【０００９】
図１７に示すように、２次元座標上の描画開始点からスタートして、ｘ方向へ１ピクセルずつ増加させながらフレームメモリ５からデータを取り込んでは表示し、三角形の外部に出たらｙ方向に１ピクセルずらして行く。この時のメモリアクセスは、ｘ方向へ増加させながらの描画は連続的なアクセスで行なわれ、高速ページモードの書き込みが可能となる。ｙ方向へ変化する場合には、ページブレイクが起こるためにランダムアクセスとなる。
【００１０】
一方、テクスチャマッピングを行ないながら三角形を描画する場合には、以下のような動作となる。
【００１１】
描画するピクセルの２次元座標（ｘ，ｙ）から、テクスチャ空間（テクスチャパターンを持つ領域）に対応するピクセル座標（ｕ，ｖ）を求め（座標の逆変換）、テクスチャソース空間から対応するピクセルを読み込む。その後、描画する輝度値と合成してフレームメモリ５に描画する。この動作を、描画する全ての領域に対して、図１７に示すような順番にピクセル毎に実行する。
【００１２】
しかしながら、この従来の図形描画プロセッサ１０１を用いたシステムでは、フレームメモリ５内でテクスチャのソース空間を描画用の空間と共用する場合は、次のような問題がある。
【００１３】
１ピクセルを描画するためには、フレームメモリ５に対して読み出しと書き込みの２回のアクセスを行なうことになる。連続して描画する場合には、この読み出し／書き込みのアクセスが繰り返される。テクスチャ空間と描画空間では、同一メモリ上の異なる場所に置かれており、更に、テクスチャソース空間と描画空間では、座標変換が行なわれるために、描画空間に対してシーケンシャルなアクセスでも、テクスチャ空間に対してはシーケンシャルアクセスになるとは限らない。それ故に、テクスチャソース空間に対する読み出しと描画空間に対する書き込みの繰り返しは、ランダムなアクセスになり、例えば、フレームメモリ５としてＤＲＡＭを使用する場合には、高速ページモードを使用することができず、著しく描画速度が低下する。
【００１４】
また、テクスチャソース空間のメモリとして、フレームメモリ５とは別のメモリを用意する場合には、上述のような問題は発生しないが、描画空間に対してシーケンシャルなアクセスを行なう場合には、テクスチャソース空間に対してはランダムアクセスとなり、高速描画を実現するためにはＤＲＡＭでは間に合わず、高速なＳＲＡＭを使用することとなり、システム全体のコストが増大する。
【００１５】
【発明が解決しようとする課題】
以上のように、従来の図形描画処理装置では、描画空間に対してシーケンシャルなアクセスを行なう場合でも、テクスチャ空間に対してはシーケンシャルアクセスになるとは限らず、テクスチャソース空間に対する読み出しと描画空間に対する書き込みの繰り返しはランダムなアクセスになり、例えば、フレームメモリとしてＤＲＡＭを使用する場合には、高速ページモードを使用することができず、著しく描画速度が低下するという問題があった。
【００１６】
また、テクスチャソース空間のメモリとして、フレームメモリとは別のメモリを用意する場合には、描画空間に対してシーケンシャルなアクセスを行なう時に、テクスチャソース空間に対してはランダムアクセスとなり、高速描画を実現するためにはＤＲＡＭでは間に合わず、高速なＳＲＡＭを使用することとなり、システム全体のコストが増大するという問題があった。
【００１７】
本発明は、上記問題点を解決するもので、その目的は、テクスチャマッピングを行なう場合、テクスチャパターンをフレームメモリの空いた部分を使用することにより、比較的安価な構成で高速にテクスチャマッピングを行なうことの可能な図形描画処理装置を提供することである。
【００１８】
【課題を解決するための手段】
前記課題を解決するために、本発明の第１の特徴は、図１及び図２に示す如く、ディスプレイ９上に描画するデータを保持する描画データ領域と、前記ディスプレイ９上には表示されない所定パターンのソースデータを保持するオフスクリーン領域とを備えるフレームメモリ５と、前記オフスクリーン領域内のパターンソースデータに基づき、描画する画素に対応するパターンデータを求める座標変換手段１９と、前記オフスクリーン領域内のパターンソースデータの一部を保持する記憶手段２１とを具備することである。
【００１９】
また、本発明の第２の特徴は、請求項１に記載の図形描画処理装置において、前記記憶手段２１は、前記フレームメモリ５のオフスクリーン領域内に有る所望の領域に対するパターンのソースデータを図形単位で保持し、前記座標変換手段１９は、前記フレームメモリ５の描画データ領域内への書き込み時に、所望の図形を構成する全画素に対応する前記パターンソースデータのアドレスを求め、前記図形描画処理装置は、所望の図形を構成する全画素に対応する所望のパターンソースデータを前記オフスクリーン領域から読み出して前記記憶手段２１内に保持し、前記記憶手段２１を参照して前記描画データ領域内への書き込みを行なうことである。
【００２０】
また、本発明の第３の特徴は、請求項１に記載の図形描画処理装置において、前記記憶手段２１は、前記フレームメモリ５のオフスクリーン領域内に有る所望の領域に対するパターンのソースデータをｎ画素単位（ｎは任意の正整数）で複数個保持するデータ領域と、前記データ領域に対応して該データの前記フレームメモリ５におけるアドレスを保持するアドレス領域とを備え、前記座標変換手段１９は、前記フレームメモリ５の描画データ領域内への書き込み時に、画素に対応する前記パターンソースデータのアドレスを求め、前記図形描画処理装置は、前記座標変換手段１９により求められたアドレスと前記記憶手段２１内のアドレス領域のアドレスとを比較する比較手段３１を具備し、前記比較手段３１の比較結果により、前記記憶手段２１内に所望のパターンソースデータが有る場合には前記記憶手段２１から読み出して画素の描画を行ない、前記記憶手段２１内に所望のパターンソースデータが無い場合には、前記オフスクリーン領域から読み出して画素の描画を行なうと共に、読み出した内容を前記記憶手段２１に保持することである。
【００２１】
また、本発明の第４の特徴は、請求項１に記載の図形描画処理装置において、前記記憶手段２１は、前記フレームメモリ５のオフスクリーン領域内に有る所望の領域に対するパターンのソースデータをｎ画素単位（ｎは任意の正整数）で複数個保持するデータ領域と、前記データ領域に対応して該データの前記フレームメモリ５におけるアドレスを保持するアドレス領域とを備え、前記座標変換手段１９は、前記フレームメモリ５の描画データ領域内への書き込み時に、所望の図形を構成する全画素に対応する前記パターンソースデータのアドレスを求め、前記図形描画処理装置は、前記座標変換手段１９により求められた所望の図形を構成する全画素に対応する前記パターンソースデータのアドレスと前記記憶手段２１内のアドレス領域のアドレスとを比較する比較手段３１を具備し、前記比較手段３１の比較結果により、所望の図形を構成する画素に対応する所望のパターンソースデータが前記記憶手段２１内に有る場合には前記記憶手段２１から読み出し、前記記憶手段２１内に無い場合には前記オフスクリーン領域から読み出して前記記憶手段２１内に保持し、前記記憶手段２１内に、所望の図形を構成する全画素に対応する所望のパターンソースデータが保持された後に、前記記憶手段２１を参照して前記描画データ領域内への書き込みを行なうことである。
【００２２】
また、本発明の第５の特徴は、請求項２または４に記載の図形描画処理装置において、前記図形が１つのポリゴン（多角形図形）であることである。
【００２３】
また、本発明の第６の特徴は、請求項３、４、または５に記載の図形描画処理装置において、前記フレームメモリ５内のオフスクリーン領域からのパターンソースデータの読み出し、並びに前記記憶手段２１へのパターンソースデータの書き込みはｎ画素単位で行なわれることである。
【００２４】
また、本発明の第７の特徴は、請求項２、３、４、５、または６に記載の図形描画処理装置において、前記記憶手段２１は、ｍウェイ（ｍは２以上の整数）の連想記憶で構成され、前記図形描画処理装置は、前記比較手段３１の比較結果により、一致したアドレスに対応するパターンソースデータを選択出力する選択手段３３を具備することである。
【００２５】
また、本発明の第８の特徴は、請求項１、２、３、４、５、６、または７に記載の図形描画処理装置において、前記フレームメモリ５は、複数のバンク５−１及び５−２で構成され、各バンク内の前記パターンソースデータに対するアクセスを交互に行なうインターリーブ制御方式で制御されることである。
【００２６】
また、本発明の第９の特徴は、請求項１、２、３、４、５、６、７、または８に記載の図形描画処理装置において、前記図形描画処理装置は、塗りつぶす色を計算し、領域判定を行なうディジタル微分解析手段１３を具備することである。
【００２７】
また、本発明の第１０の特徴は、請求項１、２、３、４、５、６、７、８、または９に記載の図形描画処理装置において、前記図形描画処理装置は、前記フレームメモリ５のオフスクリーン領域内のパターンソースデータについて、表示用のフレームデータより少ないビット数のインデックスカラーで表現するカラールックアップテーブル２３を具備することである。
【００２８】
更に、本発明の第１１の特徴は、請求項１０に記載の図形描画処理装置において、前記フレームメモリ５のオフスクリーン領域内には、前記カラールックアップテーブル２３に保持すべき複数種のテーブルデータが保持され、前記図形描画処理装置は、必要に応じて前記オフスクリーン領域から所望のテーブルデータを読み出して、前記カラールックアップテーブル２３の内容を書き換えることである。
【００２９】
【作用】
本発明の第１、第２、第５、及び第９の特徴の図形描画処理装置では、例えば図２に示す如く、図形描画処理装置を、座標変換手段１９及び記憶手段２１を備える図形描画プロセッサ１、図形処理プロセッサ１を制御するホストＣＰＵ３、ディスプレイ９、ディスプレイ９上に描画するデータを保持する描画データ領域と、ディスプレイ９上には表示されない所定パターンのソースデータを保持するオフスクリーン領域とを備えるフレームメモリ５、並びにコントローラ７で構成している。座標変換手段１９は、フレームメモリ５のオフスクリーン領域内のパターンソースデータに基づき、描画する画素に対応するパターンデータを求めるものであり、記憶手段２１には、フレームメモリ５のオフスクリーン領域内に有る所望の領域に対するパターンのソースデータが図形単位で保持されている。
【００３０】
例えば、オフスクリーン領域内のパターンをテクスチャパターンとして、テクスチャマッピングを行ないながらポリゴン等の図形の描画を行なう場合、以下のようになる。
【００３１】
先ず、座標変換手段１９は、次に描画する図形を構成している全画素に対応したテクスチャパターンのソースデータのアドレスを、描画画素の描画空間の座標からテクスチャパターンソース空間の座標に変換して求める。図形処理プロセッサ１は、該アドレスに基づき、図形描画に使用するテクスチャパターンの範囲を予め指定して、図形描画を開始する前に指定された範囲のテクスチャパターンのソースデータをオフスクリーン領域からまとめて読み出して記憶手段２１内に保持しておく。
【００３２】
図形描画時（フレームメモリ５の描画データ領域内への書き込み時）には、使用する全てのテクスチャパターンが記憶手段２１内に有るので、これを用いて所定の演算を行なって描画データ領域内への書き込みを行なう。
【００３３】
これにより、テクスチャマッピングを行なうグラフィックシステムにおいて、フレームメモリ５の余った部分をテクスチャパターン用に利用しながら、例えば、フレームメモリ５としてＤＲＡＭを使用する場合には、描画時に高速ページモードを使用して、高速にテクスチャマッピングを行なうことができる。
【００３４】
また、本発明の第１、第３、第６、及び第９の特徴の図形描画処理装置では、例えば図２及び図５示す如く、記憶手段２１内に、フレームメモリ５のオフスクリーン領域内に有る所望の領域に対するパターンのソースデータをｎ画素単位（ｎは任意の正整数）で複数個保持するデータ領域と、データ領域に対応して該データのフレームメモリ５におけるアドレスを保持するアドレス領域とを備えている。
【００３５】
テクスチャマッピングを行ないながらポリゴン等の図形の描画を行なう場合、座標変換手段１９は、フレームメモリ５の描画データ領域内への書き込み時に、画素に対応するパターンソースデータのアドレスを求め、比較手段３１において、座標変換手段１９により求められたアドレスと記憶手段２１内のアドレス領域のアドレスとを比較し、記憶手段２１内に所望のパターンソースデータが有る場合には記憶手段２１から読み出して画素の描画を行ない、記憶手段２１内に所望のパターンソースデータが無い場合には、オフスクリーン領域から読み出して画素の描画を行なうと共に、読み出した内容を記憶手段２１に保持する。
【００３６】
尚、フレームメモリ５内のオフスクリーン領域からのパターンソースデータの読み出し、並び記記憶手段２１へのパターンソースデータの書き込みは、例えばｎ画素単位で行なわれる。
【００３７】
これにより、テクスチャマッピングを行なうグラフィックシステムにおいて、フレームメモリ５の余った部分をテクスチャパターン用に利用しながら、例えば、フレームメモリ５としてＤＲＡＭを使用する場合には、描画時に高速ページモードを使用して、高速にテクスチャマッピングを行なうことができる。
【００３８】
また、本発明の第１、第４、第５、第６、及び第９の特徴の図形描画処理装置では、例えば図２及び図５に示す如く、記憶手段２１内に、フレームメモリ５のオフスクリーン領域内に有る所望の領域に対するパターンのソースデータをｎ画素単位（ｎは任意の正整数）で複数個保持するデータ領域と、データ領域に対応して該データの前記フレームメモリ５におけるアドレスを保持するアドレス領域とを備えている。
【００３９】
テクスチャマッピングを行ないながらポリゴン等の図形の描画を行なう場合、座標変換手段１９は、フレームメモリ５の描画データ領域内への書き込み時に、所望の図形を構成する全画素に対応するパターンソースデータのアドレスを求め、比較手段３１において、座標変換手段１９により求められたパターンソースデータのアドレスと記憶手段２１内のアドレス領域のアドレスとを比較し、所望のパターンソースデータが記憶手段２１内に有る場合には記憶手段２１から読み出し、記憶手段２１内に無い場合にはオフスクリーン領域から読み出して記憶手段２１内に保持し、記憶手段２１内に、所望の図形を構成する全画素に対応する所望のパターンソースデータが保持された後に、記憶手段２１を参照して描画データ領域内への書き込みを行なう。
【００４０】
尚、フレームメモリ５内のオフスクリーン領域からのパターンソースデータの読み出し、並びに記憶手段２１へのパターンソースデータの書き込みは、例えばｎ画素単位で行なわれる。
【００４１】
これにより、テクスチャマッピングを行なう場合、テクスチャパターンをフレームメモリの空いた部分を使用することにより、同様に比較的安価な構成で高速にテクスチャマッピングを行なうことすることができる。
【００４２】
また、本発明の第７及び第９の特徴の図形描画処理装置では、図７または図１１に示す如く、記憶手段２１を、ｍウェイ（ｍは２以上の整数）の連想記憶で構成し、テクスチャマッピングを行ないながらポリゴン等の図形の描画を行なう場合には、座標変換手段１９により所望の図形に対応するパターンソースデータのアドレスを求め、比較手段３１において、座標変換手段１９により求められたパターンソースデータのアドレスと記憶手段２１内のアドレス領域のアドレスとを比較し、所望のパターンソースデータが記憶手段２１内に有る場合には記憶手段２１のｍ個のメモリからそれぞれ読み出し、選択手段３３によって、比較手段３１の比較結果に基づき、一致したアドレスに対応するパターンソースデータを選択出力する。記憶手段２１内の何れのメモリにも無い場合にはオフスクリーン領域から読み出して記憶手段２１内に保持し、記憶手段２１内に、所望の図形を構成する全画素に対応する所望のパターンソースデータが保持された後に、記憶手段２１を参照して描画データ領域内への書き込みを行なう。
【００４３】
これにより、更に効率的で高速なテクスチャマッピングを行うことができると共に、同時に記憶手段２１内部に保持し得る連続したテクスチャパターンのソースデータの２次元領域に自由度を持たせることができる。
【００４４】
また、本発明の第８及び第９の特徴の図形描画処理装置では、図１２に示す如く、フレームメモリ５を、複数のバンク５−１及び５−２で構成し、それぞれのバンク５−１及び５−２内のオフスクリーン領域にインターリーブ構成となるようにテクスチャパターンのソースデータを置き、各バンク内のパターンソースデータに対するアクセスは、交互に行なうインターリーブ制御方式で制御するようにしている。これによりテクスチャパターンのソースデータの読み出しが連続的なアクセスで行えることとなり、更に高速なテクスチャマッピングを行うことができる。
【００４５】
また、図１３に示す如く、フレームメモリ５を、フレームメモリ５−１及びＺバッファメモリ５−２で構成し、フレームメモリ５−１及びＺバッファメモリ５−２内のそれぞれのオフスクリーン領域に交互にマッピングされるようにテクスチャパターンのソースデータを置き、各バンク内のパターンソースデータに対するリードアクセス時には、フレームメモリ５−１及びＺバッファメモリ５−２上のパターンソースデータを同時に読み出すことができ、テクスチャパターンの読み出しサイクルを短縮化することができる。
【００４６】
更に、本発明の第１０及び第１１の特徴の図形描画処理装置では、例えば図８及び図１０に示す如く、フレームメモリ５のオフスクリーン領域内のパターンソースデータについて、表示用のフレームデータより少ないビット数のインデックスカラーで表現するカラールックアップテーブル２３を備えて構成している。
【００４７】
このカラールックアップテーブル２３を用いて、フレームデータより少ないビット数のインデックスカラーで階調表現されたテクスチャパターンに対し、実際の演算前に演算が行える形に変換する。変換後のテクスチャパターンデータとディジタル微分解析手段１３で求めたフレームデータとの乗算を行い、その結果をフレームメモリ５に書き込む。
【００４８】
また、フレームメモリ５のオフスクリーン領域内には、カラールックアップテーブル２３に保持すべき複数種のテーブルデータが保持され、必要に応じて前記オフスクリーン領域から所望のテーブルデータを読み出して、カラールックアップテーブル２３の内容を書き換えるようにしている。
【００４９】
これにより、テクスチャパターンのソースデータを少ないビット数のデータで表現しておいても、多彩な色表現を実現することができる。
【００５０】
【実施例】
以下、本発明に係る実施例を図面に基づいて説明する。各図において、従来例と重複する部分には同一の符号を附する。
【００５１】
（第１実施例）
図２に本発明の第１実施例に係る図形描画処理装置の構成図を示す。本実施例の図形描画処理装置は、本発明の第１、第２、第５、及び第９の特徴の発明の実施例である。
【００５２】
同図において、図形描画処理装置は、図形描画プロセッサ１、図形処理プロセッサ１を制御するホストＣＰＵ３、図形を表示するディスプレイ９、ディスプレイ９上に描画するデータを保持する描画データ領域と、ディスプレイ９上には表示されない所定パターンのソースデータを保持するオフスクリーン領域とを備えるフレームメモリ５、並びにディスプレイ９上の表示を制御するＣＲＴコントローラ７から構成されている。尚、図中のＢ１，Ｂ２，Ｂ３，及びＢ４はデータ、アドレスデータ、及び制御データ等を転送するバスである。
【００５３】
図１に図形描画プロセッサ１の構成図を示す。本実施例の図形描画プロセッサ１はテクスチャマッピング機能を備えている。
【００５４】
図１において、図形描画プロセッサ１は、ホストＣＰＵ３とのインタフェースを司るインタフェース部１１、塗りつぶす色を計算するための第１ディジタル微分解析部及び領域判定を行なう第２ディジタル微分解析部（ｄｉｇｉｔａｌ  ｄｉｆｆｅｒｅｎｔｉａｌ  ａｎａｌｙｓｉｓ  ；ＤＤＡ）１３、ピクセル単位の演算を行なう演算部１５、フレームメモリ５のメモリ制御を行なうメモリインタフェース部１７、及び描画空間における座標からテクスチャパターンのソース空間における座標への座標変換を行なう、即ち、フレームメモリ５のオフスクリーン領域内のパターンソースデータに基づき、描画する画素に対応するパターンデータを求める座標変換部１９に加え、フレームメモリ５のオフスクリーン領域内にあるテクスチャパターンの一部のソースデータを図形単位で保持するバッファメモリ２１ａ  を備えている。尚、図中のＩＢ１はデータ、アドレスデータ、及び制御データ等を転送する内部バス、Ｃ１，Ｃ２，及びＣ３は制御信号群、Ｄ１，Ｄ２，及びＤ３はデータ転送経路である。
【００５５】
本実施例の図形描画処理装置においては、テクスチャマッピングを行わない場合の動作は従来例と同様の動作を行う。他方、オフスクリーン領域内のパターンをテクスチャパターンとして、テクスチャマッピングを行ないながらポリゴン（例えば三角形）図形の描画を行なう場合の描画動作は以下のようになる。
【００５６】
先ず、座標変換部１９は、次に描画するポリゴンで使用する範囲を予め指定しておき、ポリゴン描画を開始する前に指定された範囲内のテクスチャソースパターンをまとめてオフスクリーン領域から読み出してバッファメモリ２１ａ  内に保持しておく。
【００５７】
ポリゴン描画時（フレームメモリ５の描画データ領域内への書き込み時）には、使用する全てのテクスチャパターンがバッファメモリ２１ａ  内に有るので、これを用いて第１ディジタル微分解析部及び第２ディジタル微分解析部１３で求めたフレームデータとテクスチャパターンとの乗算を行い、その結果をフレームメモリ５の描画データ領域内に書き込む。
【００５８】
回転等の変換がかかった場合の描画空間とテクスチャパターンのソース空間都の関係は、図３に示す如くなる。
【００５９】
また、バッファメモリ２１ａ  は図４に示すような構成を持つ。テクスチャパターンのソース空間の座標系を（ｕ，ｖ）とする時、ｖ座標を保持するレジスタＶ、ｕ座標を保持するレジスタＵ、バッファメモリ２１ａ  、及びシフタ３５から構成されている。
【００６０】
バッファメモリ２１ａ  は、ブロック長を２ｌ  とし、レジスタＵのＬＳＢから数えてｍ＋ｌビット目からｌ＋１ビット目まで（ｕ［ｍ＋１：ｌ＋１］）と、レジスタＶのｎビット目から０ビット目まで（ｖ［ｎ：０］）を連結したものをアドレスとしたメモリ構成であり、エントリ数は２ｍ＋ｎ  個である。つまり、図４の構成を持つバッファメモリ２１ａの場合には、ｕ方向に２ｍ＋ｌ  ［ピクセル］、ｖ方向に２ｎ  ［ピクセル］連続して、フレームデータを同時に持つことができる。
【００６１】
以上のように本実施例では、テクスチャマッピングを行なうグラフィックシステムにおいて、フレームメモリ５の余った部分をテクスチャパターン用に利用しながら、例えば、フレームメモリ５としてＤＲＡＭを使用する場合には、描画時に高速ページモードを使用して、高速にテクスチャマッピングを行なうことができる。
【００６２】
（第２実施例）
次に、図５に本発明の第２実施例に係る図形描画プロセッサ１ａ  の構成図を示す。本実施例の図形描画処理装置は、本発明の第１、第３、第６、及び第９、或いは本発明の第１、第４、第５、第６、及び第９の特徴の発明の実施例である。尚、本実施例の図形描画処理装置の全体構成は、第１実施例と同様に図２で示されるものである。
【００６３】
図５において、本実施例の図形描画プロセッサ１ａ  は、ホストＣＰＵ３とのインタフェースを司るインタフェース部１１、塗りつぶす色を計算するための第１ディジタル微分解析部及び領域判定を行なう第２ディジタル微分解析部（ＤＤＡ）１３、ピクセル単位の演算を行なう演算部１５、フレームメモリ５のメモリ制御を行なうメモリインタフェース部１７、描画空間における座標からテクスチャパターンのソース空間における座標への座標変換を行なう座標変換部１９、フレームメモリ５のオフスクリーン領域内に有るテクスチャパターンの一部のソースデータを図形単位で保持するキャッシュメモリ２１ｂ  、及び比較器３１から構成されている。尚、図中のＩＢ１はデータ、アドレスデータ、及び制御データ等を転送する内部バス、Ｃ１，Ｃ２，及びＣ３は制御信号群、Ｄ１〜Ｄ６はデータ転送経路である。
【００６４】
また、キャッシュメモリ２１ｂ  は、フレームメモリ５のオフスクリーン領域内に有る所望の領域に対するパターンのソースデータをｎ画素単位（ｎは任意の正整数）で複数個保持するデータ領域と、データ領域に対応して該データのフレームメモリ５におけるアドレスを保持するタグ領域とを備える。また、比較器３１は、座標変換手段１９により求められた所望の図形を構成する全画素に対応するパターンソースデータのアドレスとキャッシュメモリ２１ｂ  内のタグ領域のアドレスとを比較する。
【００６５】
本実施例の図形描画処理装置においては、テクスチャマッピングを行わない場合の動作は従来例と同様の動作を行う。他方、テクスチャマッピングを行ないながら図形描画を行なう場合の描画動作は以下のようになる。
【００６６】
描画するピクセルの順番はテクスチャマッピングを行わない場合と同様である。描画するピクセルに対して描画空間の座標から、座標変換部１９を用いてテクスチャパターンのソース空間における座標に変換し、比較器３１によりキャッシュメモリ２１ｂ  をチェックする。キャッシュヒットした場合にはそのキャッシュメモリ２１ｂ  内の値を用い、キャッシュミスした場合にはフレームメモリ５から読み出す。この時、キャッシュメモリ２１ｂ  のブロック長分だけ連続するピクセルを読み出す。使用する全てのテクスチャパターンがキャッシュメモリ２１ｂ  内保持された後、図形描画時（フレームメモリ５の描画データ領域内への書き込み時）に、これを用いて第１ディジタル微分解析部及び第２ディジタル微分解析部１３で求めたフレームデータとテクスチャパターンとの乗算を、ピクセル単位の演算を行う演算部１５で実行し、その結果をフレームメモリ５の描画データ領域内に書き込む。
【００６７】
本実施例の描画処理装置におけるキャッシュメモリ２１ｂ  及び比較器３１の詳細構成図を図６に示す。
【００６８】
テクスチャパターンのソース空間の座標系を（ｕ，ｖ）とする時、ｖ座標を保持するレジスタＶ、ｕ座標を保持するレジスタＵ、キャッシュメモリ２１ｂ  、比較器３１、及びシフタ３５から構成されている。
【００６９】
キャッシュメモリ２１ｂ  は、ブロック長を２ｌ  とし、レジスタＵのＬＳＢから数えてｍ＋ｌビット目からｌ＋１ビット目まで（ｕ［ｍ＋１：ｌ＋１］）と、レジスタＶのｎビット目から０ビット目まで（ｖ［ｎ：０］）を連結したものをキャッシュメモリ２１ｂ  のアドレスとしたダイレクトマップのキャッシュメモリ構成であり、エントリ数は２ｍ＋ｎ  個である。また、レジスタＵ及びＶの上位の余った部分を連結したものをタグとして各エントリ毎に持つ。この構成のキャッシュメモリ２１ｂ  の場合、ｕ方向に２ｍ＋ｌ  ［ピクセル］、ｖ方向に２ｎ  ［ピクセル］連続して、フレームデータを同時に持つことができる。
【００７０】
このような構成のキャッシュメモリ２１ｂ  を用いてテクスチャマッピングを行う時、本実施例が本発明の第１、第３、及び第６の特徴の発明に係る場合には、以下のような動作を行う。
【００７１】
座標変換部１９による座標変換を行ってテクスチャパターンのソース空間における座標（ｕ，ｖ）を求めた後、ｕ［ｍ＋ｌ：ｌ＋１］及びｖ［ｎ：０］をキャッシュメモリ２１ｂ  のアドレスとして、キャッシュメモリ２１ｂ  に対してリードアクセスを行う。テクスチャパターンデータとタグデータを読み出し、比較器３１により、このタグデータとレジスタＵ及びＶの上位との比較を行う。この時、タグが一致した場合はキャッシュメモリ２１ｂ  内のデータをテクスチャパターンデータとして用い、タグが一致しなかった場合にはフレームメモリ５からテクスチャパターンソースデータをブロック長（２ｌ  ）だけ読み出し、キャッシュメモリ２１ｂ  に格納する。このようにしてテクスチャパターンデータが用意された後に、第１ディジタル微分解析部及び第２ディジタル微分解析部１３で求めたフレームデータとテクスチャパターンとの乗算を行い、その結果をフレームメモリ５の描画データ領域内に書き込む。
【００７２】
以上のように本実施例では、テクスチャマッピングを行なうグラフィックシステムにおいて、フレームメモリ５の余った部分をテクスチャパターン用に利用しながら、例えば、フレームメモリ５としてＤＲＡＭを使用する場合には、描画時に高速ページモードを使用して、高速にテクスチャマッピングを行なうことができる。
【００７３】
また、本実施例が本発明の第１、第４、第５、及びまたは第６の特徴の発明に係る場合には、テクスチャマッピングを行う時、１つのポリゴン（例えば三角形）を描画する度に、ポリゴン描画の前に、使用するテクスチャパターンソースデータがキャッシュメモリ２１ｂ  内に有るか否かをタグデータの比較により判定し、無い場合にはオフスクリーン領域のテクスチャパターンデータを読み出してキャッシュメモリ２１ｂ  内に格納し、有る場合には該読み出しを行わずに、描画する１ポリゴン分に対応するテクスチャパターンデータの全てをキャッシュメモリ２１ｂ  内に完全に用意した後に、ポリゴン描画を行う。
【００７４】
つまり、先ず座標変換部１９において、次に描画するポリゴンで使用するテクスチャパターンデータの範囲を予め指定しておき、前のポリゴン描画を行っている間に、予めキャッシュメモリ２１ｂ  内に使用するテクスチャパターンデータが存在するか否かのチェックを行ない、存在しない範囲に関するテクスチャパターンデータをキャッシュメモリ２１ｂ  に格納しておく。
【００７５】
ポリゴン描画時には、使用する全てのテクスチャパターンがキャッシュメモリ２１ｂ  内に有るので、これを用いて第１ディジタル微分解析部及び第２ディジタル微分解析部１３で求めたフレームデータとテクスチャパターンとの乗算を行い、その結果をフレームメモリ５の描画データ領域内に書き込む。
【００７６】
尚、上記データの先行読み出し動作は、データ転送経路Ｄ３上にバッファを構成して、前のポリゴン描画時に、キャッシュメモリ２１ｂ  に存在しない範囲に関するテクスチャパターンデータを一旦前記バッファに格納しておき、前のポリゴン描画が完了した後に前記バッファ内のテクスチャパタンデータを一括してキャッシュメモリ２１ｂ  に転送することによりより効率的に描画処理を実施できる。
【００７７】
（第３実施例）
次に、図７に本発明の第３実施例に係る図形描画処理装置におけるキャッシュメモリ及び比較器の構成図を示す。本実施例の図形描画処理装置は、本発明の第７及び第９の特徴の発明の実施例である。尚、本実施例の図形描画処理装置の全体構成及び図形描画プロセッサの構成は、第２実施例と同様に図２及び図５で示されるものである。
【００７８】
図７において、本実施例のキャッシュメモリは２ウェイ構成となっており、キャッシュメモリ及び比較器は、テクスチャパターンのソース空間の座標系を（ｕ，ｖ）とする時、ｖ座標を保持するレジスタＶ、ｕ座標を保持するレジスタＵ、キャッシュメモリ２１ｂ  −１及び２１ｂ  −２、比較器３１ａ  、シフタ３５−１及び３５−２、並びに出力を選択するマルチプレクサ３３から構成されている。キャッシュメモリ２１ｂ  −１及び３１ｂ  −２の構成は、それぞれ第２実施例におけるキャッシュメモリ２１ｂ  と同様である。
【００７９】
本実施例の図形描画処理装置においては、テクスチャマッピングを行ないながらポリゴン（例えば三角形）図形の描画を行なう場合の描画動作は以下のようになる。
【００８０】
第２実施例と同様に、描画するピクセルに対して描画空間の座標から、座標変換部１９を用いてテクスチャパターンのソース空間における座標に変換し、比較器３１によりキャッシュメモリ２１ｂ  −１及び２１ｂ  −２それぞれの出力に関してタグデータの比較を行い、マルチプレクサ３３により一致した方のキャッシュメモリの出力する。何れのキャッシュメモリに対してもキャッシュミスした場合にはフレームメモリ５からテクスチャパターンデータを読み出して、どちらかのキャッシュメモリへ格納する。使用する全てのテクスチャパターンがキャッシュメモリ２１ｂ  内保持された後、ポリゴン描画時（フレームメモリ５の描画データ領域内への書き込み時）に、これを用いて第１ディジタル微分解析部及び第２ディジタル微分解析部１３で求めたフレームデータとテクスチャパターンとの乗算を、ピクセル単位の演算を行う演算部１５で実行し、その結果をフレームメモリ５の描画データ領域内に書き込む。
【００８１】
本実施例では、第１及び第２実施例と同様に、高速にテクスチャマッピングを行なうことができると共に、同時にキャッシュメモリ内部に持ち帰る連続したテクスチャパターンの２次元領域により自由度を持つことが可能となる。
【００８２】
（第４実施例）
次に、図８に本発明の第４実施例に係る図形描画プロセッサ１ｂ  の構成図を示す。本実施例の図形描画処理装置は本発明の第１０及び第１１の特徴の発明の実施例である。尚、本実施例の図形描画処理装置の全体構成は、第１実施例と同様に図２で示されるものである。
【００８３】
図８において、本実施例の図形描画プロセッサ１ｂ  は、ホストＣＰＵ３とのインタフェースを司るインタフェース部１１、塗りつぶす色を計算するための第１ディジタル微分解析部及び領域判定を行なう第２ディジタル微分解析部（ＤＤＡ）１３、ピクセル単位の演算を行なう演算部１５、フレームメモリ５のメモリ制御を行なうメモリインタフェース部１７、描画空間における座標からテクスチャパターンのソース空間における座標への座標変換を行なう座標変換部１９、フレームメモリ５のオフスクリーン領域内に有るテクスチャパターンの一部のソースデータを保持するキャッシュメモリ２１ｂ  、比較器３１、及びテクスチャパターンの輝度データ変換用のカラールックアップテーブル２３から構成されている。尚、図中のＩＢ１はデータ、アドレスデータ、及び制御データ等を転送する内部バス、Ｃ１，Ｃ２，及びＣ３は制御信号群、Ｄ１〜Ｄ７はデータ転送経路である。
【００８４】
ディスプレイ９の表示部分はｘｍａｘ  ×ｙｍａｘ  ［ピクセル］で構成されており、１［ピクセル］はＲ（赤），Ｇ（緑），及びＢ（青）についてａ［ビット］で表される。
【００８５】
またフレームメモリ５には、マルチポートＤＲＡＭ（ＶＲＡＭ）が使用されている。フレームメモリ５はピクセル毎にアドレスが割り当てられており、フレームメモリ５へのアクセスは１［ピクセル］単位で行われる。ディスプレイ座標とフレームメモリ５のアドレスａｄｄｒｅｓｓ  との関係は、次式で表される。
【００８６】
ａｄｄｒｅｓｓ  ＝ｘ＋ｙ×ｘｍａｘ                                        （２）テクスチャパターンは、パターン毎に２ｎｕ  ×２ｎｖ  の固有のテクスチャパターンのソース空間座標（ｕ，ｖ）で定義され、フレームメモリ５のオフスクリーン領域に置かれる。テクスチャパターンは１［ピクセル］当りｃ［ビット］（ｃ＝ａ／ｋ；ｋは整数）で表現され、図形描画プロセッサ１ｂ  内部のカラールックアップテーブル２３でビット拡張を行う。つまり、これにより最高２ｃ  色を表現できることになる。
【００８７】
フレームメモリ５のアドレスとの関係はそれぞれの空間毎にベースアドレスｂａｓｅを持ち、次式のように定義される。
【００８８】
ａｄｄｒｅｓｓ  ＝ｂａｓｅ＋［ｕ／ｋ］＋ｖ×ｕｍａｘ  ／ｋ                    （３）
本実施例のキャッシュメモリ２１ｂ  の構成を図９に示す。ブロック長を２ｎ［ピクセル］とし、エントリ数は２ｍ  個で、ｎｕ  −ｎｖ  −２ｎ−ｍ［ビット］のタグ領域を持つ。また、ｕ方向に連続してｍｕ  ［ピクセル］、ｖ方向に連続してｍｖ  ［ピクセル］、同時にキャッシュメモリ２１ｂ  内に持つことができる。
【００８９】
次に、本実施例の図形描画処理装置において、テクスチャマッピング付きのポリゴン（例えば三角形）描画を行なう場合の動作について説明する。
【００９０】
現在描画しようとしているピクセルの座標値（ｘ，ｙ）より、これに相当するテクスチャソース空間のピクセルの座標値（ｕ，ｖ）が座標変換部１９で求められる。この座標値（ｕ，ｖ）よりキャッシュメモリ２１ｂ  へのアドレスＡｕ  ，Ａｖ  、及びタグＴｕ  ，Ｔｖ  、並びに、１つのエントリ中のどのデータを用いるかを選択するためのブロック選択信号ＢＳｕ  が生成される。これらをレジスタＵ及びＶにセットして、アドレスＡｕ  ，Ａｖ  をキャッシュメモリ２１ｂ  へ、タグＴｕ  ，Ｔｖ  を比較器３１へ、ブロック選択信号ＢＳｕ  をシフタ３５にそれぞれ出力する。
【００９１】
比較器３１において、タグデータが一致すればキャッシュメモリ２１ｂ  からのデータをそのまま使用して、演算部１５により第１ディジタル微分解析部及び第２ディジタル微分解析部１３で求めたＲＧＢ輝度値と乗算してフレームメモリ５の描画データ領域内に書き込む。
【００９２】
比較器３１において、タグデータが一致しない場合には、現在の状態で各々の第１ディジタル微分解析部及び第２ディジタル微分解析部１３を止めて、フレームメモリ５から必要なテクスチャパターンデータをブロック単位で読み出し、タグデータと共にキャッシュメモリ２１ｂ  へ書き込むとと同時に、この値を使用してフレームメモリ５の描画を行う。
【００９３】
回転等の変換がかかった場合、描画空間とテクスチャパターンのソース空間における座標との関係は図３に示す如くなる。つまり、テクスチャパターンのソース空間上では同図に示すようなスキャンが行われる。この時、キャッシュメモリ２１ｂ  上にデータが無い場合には、描画を中断してテクスチャパターンデータの読み出しを行う。この時、ブロック単位でｕ方向にブロック長に相当するピクセル数をまとめて読み出す。現在の描画では必要でないデータも読み出すこととなるが、これはポリゴンの全てのピクセルを描画していく際に、何れ使用されるであろうデータである。例えば図３の場合には、次のスキャンラインに移った時に使用される。この時にはキャッシュミスすることなく描画を行うことができ、全体として描画効率を高めることができるのである。尚、通常のスキャンの場合には、キャッシュメモリ２１ｂ  はｖ方向に広く構成する方が良い。
【００９４】
また、図形描画プロセッサ１ｂ  内部に有るカラールックアップテーブル２３は、エントリ数２ｃ  個を備え、変換用のデータがフレームメモリ５上のオフスクリーン領域上に幾つも用意されている。つまり、ポリゴンを描画する前に使用するカラールックアップテーブルデータを選択し、現在のカラールックアップテーブル２３内に取り込まれているものと異なる場合には、フレームメモリ５からカラールックアップテーブル用のデータを読み出して内部に取り込む。
【００９５】
このように本実施例では、テクスチャパターンのソースデータを少ないビット数で表現しておき、テクスチャパターンデータの読み出し効率を向上させ、またカラールックアップテーブル２３のデータを差し替えることにより多彩な階調の色を表現することができる。
【００９６】
（第５実施例）
次に、図１０に本発明の第５実施例に係る図形描画プロセッサ１ｃ  の構成図を示す。本実施例の図形描画処理装置は本発明の第７、第９、第１０、及び第１１の特徴の発明の実施例である。尚、本実施例の図形描画処理装置の全体構成は、第１実施例と同様に図２で示されるものである。
【００９７】
図１０において、本実施例の図形描画プロセッサ１ｃ  は、ホストＣＰＵ３とのインタフェースを司るインタフェース部１１、塗りつぶす色を計算するための第１ディジタル微分解析部及び領域判定を行なう第２ディジタル微分解析部（ＤＤＡ）１３、ピクセル単位の演算を行なう演算部１５、フレームメモリ５のメモリ制御を行なうメモリインタフェース部１７、描画空間における座標からテクスチャパターンのソース空間における座標への座標変換を行なう座標変換部１９、フレームメモリ５のオフスクリーン領域内に有るテクスチャパターンの一部のソースデータを保持する第１バッファメモリ２１ａ  −１及び第２バッファメモリ２１ａ  −２、比較器３１、並びにテクスチャパターンの輝度データ変換用のカラールックアップテーブル２３から構成されている。尚、図中のＩＢ１はデータ、アドレスデータ、及び制御データ等を転送する内部バス、Ｃ１，Ｃ２，及びＣ３は制御信号群、Ｄ１〜Ｄ８，及びＤ３１〜Ｄ５２はデータ転送経路である。
【００９８】
本実施例の図形描画処理装置では、第１実施例においてバッファメモリ２１ａ  を２ウェイ構成としたものであり、その詳細構成を図１１に示す。
【００９９】
図１１において、バッファメモリは、第１バッファメモリ２１ａ  −１及び第２バッファメモリ２１ａ  −２、テクスチャパターンのソース空間の座標系を（ｕ，ｖ）とする時にｖ座標を保持するレジスタＶ、ｕ座標を保持するレジスタＵ、比較器３１ｂ  、シフタ３５−１及び３５−２、並びに出力を選択するマルチプレクサ３３から構成されている。
【０１００】
第１バッファメモリ２１ａ  −１及び第２バッファメモリ２１ａ  −２のそれぞれのエントリには、データ以外に２［ビット］のタグフィールドを持つ。つまり、第１バッファメモリ２１ａ  −１及び第２バッファメモリ２１ａ  −２のそれぞれの出力に関してタグデータの比較を行い、マルチプレクサ３３により一致した方の出力を選択する。
【０１０１】
本実施例における描画動作は、第１実施例と同様であり、その詳細説明は後述する第７実施例において行う。
【０１０２】
（第６実施例）
次に、図１２に本発明の第６実施例に係る図形描画処理装置の構成図を示す。本実施例の図形描画処理装置は、本発明の第８の特徴の発明の実施例である。
【０１０３】
同図において、図形描画処理装置は、図形描画プロセッサ１、図形処理プロセッサ１を制御するホストＣＰＵ３、図形を表示するディスプレイ９、ディスプレイ９上に描画するデータを保持する描画データ領域と、ディスプレイ９上には表示されない所定パターンのソースデータを保持するオフスクリーン領域とを備える第１フレームメモリ５−１及び第２フレームメモリ５−２、ディスプレイ９上の表示を制御するＣＲＴコントローラ７’、並びにＲＡＭＤＡＣ８から構成されている。尚、図中のＢ１，Ｂ２，Ｂ３，及びＢ４はデータ、アドレスデータ、及び制御データ等を転送するバスである。
【０１０４】
本実施例の図形描画プロセッサ１は、第１、第２、第３、第４、及び第５実施例で用いた図形描画プロセッサ１ａ  、１ｂ  、または１ｃ  の何れかを使用する。
【０１０５】
本実施例のフレームメモリは、ダブルバッファ構成となっており、表示用と描画用に順次切り替わる。第１フレームメモリ５−１及び第２フレームメモリ５−２には、マルチポートＤＲＡＭ（ＶＲＡＭ）が使用される。
【０１０６】
本実施例の図形描画処理装置は、第１フレームメモリ５−１及び第２フレームメモリ５−２のそれぞれのオフスクリーンエリアにインターリーブ構成となるようにテクスチャパターンデータを置き、読み出す場合はインターリーブしながら行うものである。
【０１０７】
（第７実施例）
次に、図１３に本発明の第７実施例に係る図形描画処理装置の構成図を示す。本実施例の図形描画処理装置は、本発明の第７、第８、第９、第１０、及び第１１の特徴の発明の実施例である。
【０１０８】
同図において、図形描画処理装置は、図形描画プロセッサ１、図形処理プロセッサ１を制御するホストＣＰＵ３、図形を表示するディスプレイ９、ディスプレイ９上に描画するデータを保持する描画データ領域と、ディスプレイ９上には表示されない所定パターンのソースデータを保持するオフスクリーン領域とを備えるフレームメモリ５−１、Ｚバッファメモリ５−２、ディスプレイ９上の表示を制御するＣＲＴコントローラ７’、並びにＲＡＭＤＡＣ８から構成されている。尚、図中のＢ１，Ｂ２，Ｂ３，及びＢ４はデータ、アドレスデータ、及び制御データ等を転送するバスである。
【０１０９】
本実施例の図形描画プロセッサ１は、第１、第２、第３、第４、及び第５実施例で用いた図形描画プロセッサ１ａ  、１ｂ  、または１ｃ  の何れかを使用すればよいが、ここでは図形描画プロセッサ１ｃ  を用いて説明する。
【０１１０】
ディスプレイ９の表示部分は１０２４×５１２［ピクセル］で構成されており、１［ピクセル］のフレームデータ及びＺデータはそれぞれ１６［ビット］で表される。
【０１１１】
またフレームメモリ５−１には、マルチポートＤＲＡＭ（ＶＲＡＭ）が使用されている。フレームメモリ５−１はピクセル毎にアドレスが割り当てられており、フレームメモリ５−１へのアクセスは１［ピクセル］単位で行われる。ディスプレイ座標とフレームメモリ５−１のアドレスａｄｄｒｅｓｓ  との関係は、次式で表される。（即ち、ページサイズ＝１０２４。）
ａｄｄｒｅｓｓ  ＝ｘ＋ｙ×１０２４                                    （４）
テクスチャパターンは、１［ピクセル］当り４［ビット］で表現され、フレームメモリ５−１及びＺバッファメモリ５−２に対して２０４８×２０４８にマッピングされる。また、テクスチャパターンのソース空間における座標（ｕ，ｖ）はそれぞれ１１［ビット］で表現される。テクスチャパターンのソース空間における座標（ｕ，ｖ）は、フレームメモリ５−１の２次元アドレス（ｘ，ｙ）には、
（ｕ，ｖ）＝（２ｘ，４ｙ），（２ｘ＋１，４ｙ），（２ｘ，４ｙ＋１），（２ｘ＋１，４ｙ＋１）          （５）
の４［ピクセル］分が、またＺバッファメモリ５−２の２次元アドレス（ｘｚ  ，ｙｚ  ）には、
（ｕ，ｖ）＝（２ｘｚ  ，４ｙｚ  ＋２），（２ｘｚ  ＋１，４ｙｚ  ＋２），（２ｘｚ  ，４ｙｚ  ＋３），（２ｘｚ  ＋１，４ｙｚ  ＋３）      （６）
の４［ピクセル］分がそれぞれマッピングされる。
【０１１２】
図形描画プロセッサ１ｃ  内のバッファメモリの構成を図１４に示す。２ウェイバッファ構成となっており、第１バッファメモリ２１ａ  −１及び第２バッファメモリ２１ａ  −２、テクスチャパターンのソース空間の座標系を（ｕ，ｖ）とする時にｖ座標を保持するレジスタＶ、及びｕ座標を保持するレジスタＵの他、更に、図示しない比較器３１ｂ  、シフタ３５−１及び３５−２、並びに出力を選択するマルチプレクサ３３を備えて構成されている。
【０１１３】
第１バッファメモリ２１ａ  −１及び第２バッファメモリ２１ａ  −２は、それぞれ５１２×３４［ビット］のメモリで構成され、レジスタＵ及びＶのそれぞれ下位６［ビット］合わせて１２［ビット］をアドレスとして使用している。このような構成により、それぞれが６４［ピクセル］×６４［ピクセル］の連続したテクスチャパターンを持つことができる。また、レジスタＵ及びＶの下位から７ビット目をタグビット（２［ビット］）とし、第１バッファメモリ２１ａ  −１及び第２バッファメモリ２１ａ  −２の各エントリ毎にも２［ビット］のタグフィールドを持ち、更に各エントリ毎に有効ビットを持つ構成となっている。
【０１１４】
本実施例におけるテクスチャマッピングを行う場合の動作を以下に示す。
【０１１５】
（１）  与えられたテクスチャパターンのソース空間上の情報から、そのポリゴン描画に必要なテクスチャパターンを持つ領域を求める。この時、この領域は第１バッファメモリ２１ａ  −１及び第２バッファメモリ２１ａ  −２で同時に保持し得るサイズ以下に制限する。（即ち、１２８×１２８以下で、更にレジスタＵ及びＶのアドレスフィールドが同じであるピクセルが３個以上含まない。）
（２）  領域内のテクスチャパターンデータをフレームメモリ５−１及びＺバッファメモリ５−２上から読み出し、第１バッファメモリ２１ａ  −１及び第２バッファメモリ２１ａ  −２へ取り込む。この時の領域判定は、描画用の領域判定を行なう第２ディジタル微分解析部１３を兼用する。テクスチャパターンのソース空間におけるアドレス（ｕ，ｖ）から、フレームメモリ５−１及びＺバッファメモリ５−２のアドレス（ｘ，ｙ）及び（ｘｚ  ，ｙｚ  ）への変換は前述の通り行い、一度に８［ピクセル］分の読み出しを行う。また高速ページモードを行えるような順に読み出しを行う。
【０１１６】
（３）  第１バッファメモリ２１ａ  −１及び第２バッファメモリ２１ａ  −２への取り込みを行う時は、始めに全ての有効ビットを”０”とする。レジスタＵ及びＶのアドレスフィールドで指定されるエントリに、テクスチャーパターンデータを格納し、格納後、該エントリの有効ビットを”１”にする。格納する第１バッファメモリ２１ａ  −１及び第２バッファメモリ２１ａ  −２の選択方法は、第１バッファメモリ２１ａ  −１の有効ビットが”０”の場合は第１バッファメモリ２１ａ  −１に格納し、第１バッファメモリ２１ａ  −１の有効ビットが”１”の場合には第２バッファメモリ２１ａ  −２に格納する。尚、第２バッファメモリ２１ａ  −２の有効ビットは特に必要でないものであるが、第１バッファメモリ２１ａ  −１及び第２バッファメモリ２１ａ  −２の構成を同一とするためにこのような構成を採っている。
【０１１７】
（４）  以上のようにして領域内の全てのテクスチャパターンデータを格納したら、第１バッファメモリ２１ａ  −１及び第２バッファメモリ２１ａ  −２内のデータを用いてポリゴン描画を行う。
【０１１８】
（５）  描画時は、座標変換部１９から得られたテクスチャパターンのソース空間における座標（ｕ，ｖ）より、タグＴｕ  及びＴｖ  、アドレスＡｕ  及びＡｖ  、ブロック選択信号ＢＳｕ  及びＢＳｖ  を生成してレジスタＵ及びＶにセットし、第１バッファメモリ２１ａ  −１及び第２バッファメモリ２１ａ  −２をアクセスする。第１バッファメモリ２１ａ  −１及び第２バッファメモリ２１ａ  −２から読み出されたタグデータとタグＴｕ  及びＴｖ  とを比較器３１ｂ  で比較し、一致した方のバッファメモリのデータをマルチプレクサ３３で選択して出力する。
【０１１９】
（６）  このようにして得られたテクスチャパターンデータを、カラールックアップテーブル２３により１６ビットに拡張し、第１ディジタル微分解析部及び第２ディジタル微分解析部１３で求めた輝度値と乗算してフレームメモリ５−１の描画データ領域内に書き込む。この際、Ｚバッファリングも行う。
【０１２０】
以上のように本実施例では、１ポリゴンで利用するテクスチャパターンの最大サイズに制約があり、第４実施例におけるキャッシュメモリ２１ｂ  に対して比較的大きな容量のバッファメモリ２１ａ  −１及び２１ａ  −２が必要であるが、読み出し及び書き込み動作を完全に分離することができるので、両方の動作において高速モードをフルに利用することができ、より高い性能の図形描画処理装置を実現できる。
【０１２１】
以上説明したように第１〜第７実施例の図形処理装置では、テクスチャマッピングを行うことができるグラフィックシステムにおいて、フレームメモリ５の余った部分をテクスチャパターン用として利用しつつ、高速に描画することができるので、比較的安価なシステムで、高速なテクスチャマッピングを行うことができる。
【０１２２】
３次元グラフィックスでは、テクスチャマッピングは簡易な処理でリアルな絵を表現するための有効な手段であり、第１〜第７実施例の図形処理装置を用いたグラフィックシステムで、テクスチャマッピングを施した３次元描画を得ることができ、３次元ＣＡＤ、３次元ゲームマシン等を安価に実現できる。
【０１２３】
【発明の効果】
以上のように本発明によれば、テクスチャマッピングを行ないながらポリゴン等の図形の描画を行なう場合、座標変換手段は、フレームメモリの描画データ領域内への書き込み時に、画素に対応するパターンソースデータのアドレスを求め、比較手段において、座標変換手段により求められたアドレスと記憶手段内のアドレス領域のアドレスとを比較し、記憶手段内に所望のパターンソースデータが有る場合には記憶手段から読み出して画素の描画を行ない、記憶手段内に所望のパターンソースデータが無い場合にはオフスクリーン領域から読み出して記憶手段内に保持し、記憶手段内に所望の図形に対応するパターンソースデータが保持された後に、記憶手段を参照して描画データ領域内への書き込みを行なうこととしたので、テクスチャマッピングを行なうグラフィックシステムにおいて、フレームメモリの余った部分をテクスチャパターン用に利用しながら、例えば、フレームメモリとしてＤＲＡＭを使用する場合には、描画時に高速ページモードを使用して、高速にテクスチャマッピングを行なうことができる。結果として、比較的安価な構成で高速なテクスチャマッピングを実現し得る図形描画処理装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る図形描画処理装置における図形描画プロセッサの構成図である。
【図２】本発明の第１〜第５実施例に係る図形描画処理装置の全体構成図である。
【図３】本発明における描画空間とテクスチャソース空間の対応を説明する図である。
【図４】第１実施例の図形描画プロセッサにおけるバッファメモリの詳細構成図である。
【図５】本発明の第２実施例に係る図形描画処理装置における図形描画プロセッサの構成図である。
【図６】第２実施例の図形描画プロセッサにおけるキャッシュメモリの詳細構成図である。
【図７】本発明の第３実施例に係る図形描画処理装置における図形描画プロセッサのキャッシュメモリの詳細構成図である。
【図８】本発明の第４実施例に係る図形描画処理装置における図形描画プロセッサの構成図である。
【図９】第４実施例の図形描画プロセッサにおけるキャッシュメモリの説明図である。
【図１０】本発明の第５実施例に係る図形描画処理装置における図形描画プロセッサの構成図である。
【図１１】第５実施例の図形描画プロセッサにおけるバッファメモリの詳細構成図である。
【図１２】本発明の第６実施例に係る図形描画処理装置の全体構成図である。
【図１３】本発明の第７実施例に係る図形描画処理装置の全体構成図である。
【図１４】第７実施例の図形描画プロセッサにおけるバッファメモリの説明図である。
【図１５】従来の図形描画処理装置における図形描画プロセッサの構成図である。
【図１６】ディスプレイ上の２次元座標とフレームメモリの関係を説明する図である。
【図１７】従来の図形描画処理装置における描画方法を説明する図である。
【符号の説明】
１，１ａ  〜１ｃ  ，１０１  図形描画プロセッサ
３  ホストＣＰＵ
５  フレームメモリ
５−１  フレームメモリ（バンク）
５−２  フレームメモリ（バンク）またはＺバッファメモリ
７，７’  ＣＲＴコントローラ
８  ＲＡＭＤＡＣ
９  ディスプレイ
１１  インタフェース部
Ｂ１〜Ｂ４  バス
１３  第１及び第２ディジタル微分解析部（ディジタル微分解析手段）
１５  演算部
１７  メモリインタフェース部
１９  座標変換部（座標変換手段）
２１  記憶手段
２１ａ  ，２１ａ  −１，２１ａ  −２  バッファメモリ
２１ｂ  …  キャッシュメモリ
２３  カラールックアップテーブル
３１，３１ａ  ，３１ｂ  …  比較器（比較手段）
ＩＢ１  内部バス
Ｃ１〜Ｃ３  制御信号群
Ｄ１〜Ｄ５２  データ転送経路
３３  マルチプレクサ（選択手段）
３５，３５−１，３５−２  シフタ
Ｕ，Ｖ  レジスタ
Ｔｖ  ，Ｔｕ    タグフィールド
Ａｖ  ，Ａｕ    アドレスフィールド
ＢＳｖ  ，ＢＳｕ    ブロック選択フィールド
ｓｅｌ  選択信号
Ｂ  ベースアドレス
ＭＷ  フレームメモリの幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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