(57)【特許請求の範囲】
【請求項１】
Ｎ個の要求を調停する調停回路であって、
要求元の数に対応したＮ値を取りうるカウンタにより構成される記憶回路と、
前記記憶回路の値に対応してＮ個の優先順位パターンを切り換えて優先順位付けを行う回路と、
未実装の要求元があることを示すモード信号が入力された場合、この未実装の要求元を最高優先にする優先順位パターンを選択されないように前記記憶回路を構成するカウンタの値を制御する回路と、
を具備する調停回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マルチプロセッサとメモリを結合した情報処理装置において、マルチプロセッサからの複数の要求を調停するラウンドロビン調停回路に関するものである。
【０００２】
【従来の技術】
従来のラウンドロビン調停方法について図を用いて説明する。
図１は、従来のラウンドロビン調停回路におけるプライオリティエンコーダの調停方法を示す。従来のラウンドロビン調停においては、要求元がＮ個のとき、プライオリティエンコーダにおいて、Ｎ個（０〜Ｎ−１）の優先順位パターンを用意し、各優先順位パターンごとに、Ｎ個の要求元番号に対して最高優先から最低優先までを割り当てていた。
【０００３】
そして、プライオリティエンコーダは、調停後は、選択された要求元が最低優先になるように優先順位パターンを選択して、次の調停を行う。例えば、図１のパターン０により優先順位を割り当てる場合、要求元番号０が最高優先となり、Ｎ−１が最低優先となる。そして、その要求元番号０が選択されて調停が終了すると、次の優先順位パターンとして、選択された要求元番号０が最低優先度となるパターンＮ−１が採用され、このパターンに従って次の調停が行われる。
【０００４】
上記従来の調停方法においては、要求が資源の競合などの理由で抑止されることがある。つまり、複数の要求が同一のメモリに対して出されて資源の競合が発生すると、同一資源に対する複数の要求の内、１つの要求を除いて他の要求が抑止される。このようにある要求が抑止された状態では、要求の調停は資源の競合を起こしていない他の要求について行われ、他の要求から１つの要求が選択されて次の処理が進められる。このように、要求が抑止されている場合に、資源の競合を起こしていない他の要求が選択される方法では、ライブロックが発生する可能性がある。
【０００５】
図２を用いてライブロックの発生について説明をする。いま、要求ａ，ｂ，ｃがあり、要求ａ，ｂが繰り返し出され、要求ｂとｃは同じ資源を使用すると仮定する。また、各期間において、調停の優先順位は図に示すとおりとする。
期間１では、初めに要求ａ，ｂが出されているので、優先順位パターン（ｃ＞ａ＞ｂ）に従って要求ａが選択される。
【０００６】
したがって、期間２では、期間１で選択された要求ａの処理が実行される。調停の優先順位は、選択された要求ａが最低優先度となる優先順位パターン（ｂ＞ｃ＞ａ）となるので、要求ｂとｃが出されていると、要求ｂが選択される。
期間３では、期間２で選択された要求ｂの処理が実行される。この要求ｂの処理が実行されると、同じ資源を使用する要求ｃはマスクされる。このマスクされた状態は、図では点線で示されている。調停の優先順位は、選択された要求ｂが最低優先度となる優先順位パターン（ｃ＞ａ＞ｂ）となる。したがって、要求ｃが最優先となるが、要求ｃはマスクされているため、要求ａが期間３で出されると、調停の結果としては要求ａが選択される。
【０００７】
期間４では、期間３で選択された要求ａの処理が実行される。また、調停の優先順位は、選択された要求ａが最低優先度となる優先順位パターン（ｂ＞ｃ＞ａ）となる。したがって、要求ｂの優先順位が要求ｃの優先順位より高くなるので、調停の結果としては要求ｂが選択される。
この結果、期間５は期間３と同一状況となり、以後は、期間３と期間４が繰り返されることとなる。つまり、要求の抑止と、優先順位の変更によって、ライブロックが発生し、これは、プログラミングによっては、永久に続く可能性がある。さらにプログラミングについて考察すれば、要求ａと要求ｂがフラグの変化を検出するためのポーリングのループで、要求ｃがフラグを変化させるアクセスであれば、プログラム上永久にループをすることとなる。
【０００８】
一方、Ｎ個の要求を調停する調停回路で、Ｎ値を取りうるレジスタを持ち、レジスタの値に対応してＮ個の優先順位パターンを切り換えて優先順位付けを行うプライオリティエンコーダを使用するラウンドロビン調停回路が提案されている。このラウンドロビン調停回路においては、レジスタの値に対応した優先順位パターンを用いて優先順位付けを行い、この調停後に、レジスタをあらかじめ設定された値の順番で更新する。
【０００９】
この方法によれば、上記の理由によるライブロックの発生は防止できるが、一定アクセス数で調停の優先順位に周期的なパターンが生じる。一方、プログラムのなかで複数プロセッサが排他権を取り合うようなループがある場合でそのループと前記調停パターンの周期が同期した時に、ライブロックの可能性が発生する。
【００１０】
図３を用いて、この方法におけるライブロックの発生の可能性について説明するため次の様なプログラミングを想定する。ＣＰＵａが資源を繰り返し使用する。その他のＣＰＵは、ＣＰＵａの使用していないタイミングを検出するため、ポーリングを繰り返す。その他のＣＰＵは空きを検出した後に資源を使用する予定であり、その他のＣＰＵが資源を使用することにより、ＣＰＵａの繰り返しが解除される。
【００１１】
このようなプログラミングがなされている時、その他のＣＰＵのポーリングのタイミングが常にＣＰＵａの資源使用中に行われると、永久に他のＣＰＵが資源を使用できずに全ＣＰＵがループし続けるライブロックが発生する可能性がある。
ところで、資源の使用開始／終了は、全ＣＰＵで共有するメモリ上にフラグを持ち管理する。通常は、フラグへの全ＣＰＵのアクセスがラウンドロビン調停方式によって調停されるため擾乱され、ライブロックにはならない。しかしながら、ごく稀に発生するライブロックの発生の可能性としては次の２つのストーリーが考えられる。
【００１２】
▲１▼  全ＣＰＵのアクセスが散発的で、アクセスの競合がなく、調停の優先度が影響しない場合に、純粋にプログラムからのアクセスタイミングが前述のようなタイミングに陥るケース。このケースは、ソフトウェアの責任で回避すべき問題である。
▲２▼  全ＣＰＵのアクセスが競合するが、全ＣＰＵのプログラムループが一周する際のアクセス数とラウンドロビン優先順位パターンの値が同数の時、調停による擾乱が行われず、プログラムループが何周しても毎回同じアクセスが選択される。このとき、図３のＣＰＵａ以外のマスタで資源未使用を検出できなければ、永久に使用できず、ライブロックとなる。このケースは排他権を全マスタへ均等に配分できておらず、問題となる。
【００１３】
また、要求の抑止条件に他の要求の調停が前提にあると、やはりライブロックする可能性がある。例えば、キャッシュのブロックの入れ換え時に、新規ブロックの読み出し要求と吐き出すブロックのライト要求が別々の要求線で発行されている場合、システムの性能を重視して、読み出し後に吐き出しの要求を処理する方が望ましいので、吐き出し要求は、対応する読み出し要求が調停されるまで抑止する。
【００１４】
もし、吐き出し要求が本条件で抑止され、しかも最高優先権が与えられていると、優先順位パターンは変化しなくなり固定優先調停となる。この時、抑止を解除する読み出し要求が最下位の優先順位で、その上位に定常的に要求を発生する要求元があった場合に、読み出し要求が永久に選択されないことが予想される。本ライブロックはあるＣＰＵが排他フラグの解放ライトを行い、他のＣＰＵが本フラグへＴＥＳＴ＆ＳＥＴを発行する場合に発生する。この時、排他フラグのライトに先立って読み出し要求が発生する。
【００１５】
【発明が解決しようとする課題】
ラウンドロビン調停回路においては、制御上の資源獲得、データパス獲得のための調停時に、上記のような、ライブロック、デッドロックなどを起こさないような確実な制御方法が求められている。
本発明は、ラウンドロビン調停回路において、ライブロックの可能性を排除することを目的とするものである。
【００１６】
【課題を解決するための手段】
本発明は、上記目的を達成するためになされたものである。
本発明の第１の態様においては、Ｎ個の要求を調停する調停回路であって、Ｎ値を取りうる記憶回路と、この記憶回路の値に対応してＮ個の優先順位パターンを切り換えて優先順位付けを行う回路と、あらかじめ設定された値の順番で、要求の調停と同期して記憶回路の値を更新する回路と、要求の調停と非同期な一定周期によって、あらかじめ設定された値の順番で記憶回路の値を更新する回路とから調停回路を構成する。
【００１７】
この構成によれば、記憶回路の値は、要求の調停と同期して更新されていくが、要求の調停と非同期な一定周期で、記憶回路の値を更新する順番が飛ばされる。したがって、優先順位パターンとプログラムの１ループの中で発生する要求が同数となることによってライブロックが発生した場合でも、記憶回路の値を更新する順番が飛ばされた時に、優先順位パターンと１ループの中で発生する要求の数が不一致となるので、ライブロックが回避されることとなる。
【００１８】
また、本発明の第２の態様においては、Ｎ個の要求を調停する調停回路であって、Ｎ値を取りうる記憶回路と、この記憶回路の値に対応してＮ個の優先順位パターンを切り換えて優先順位付けを行う回路と、あらかじめ設定された値の順番で、要求の調停と同期して記憶回路の値を更新する回路と、要求の調停と非同期な一定周期で、記憶回路の値をあらかじめ設定された値に更新することにより調停を構成する。
【００１９】
この構成によれば、記憶回路の値は、要求の調停と同期して更新されていくが、要求の調停と非同期な一定周期で、記憶回路の値が順番と異なる値となり、その後は、記憶回路の値は、更新された値から出発して所定の順番で更新されていく。したがって、優先順位パターンとプログラムの１ループの中で発生する要求が同数となってライブロックが発生した場合でも、記憶回路の値を変更する順番が飛ばされた時に、優先順位パターンと１ループの中で発生する要求の数が不一致となるので、ライブロックが回避されることとなる。
【００２０】
本発明の第３の態様においては、Ｎ個の要求を調停する調停回路であって、Ｎ値を取りうる記憶回路と、この記憶回路の値に対応してＮ個の優先順位パターンを切り換えて優先順位付けを行う回路と、あらかじめ設定された値の順番で、要求の調停と同期して記憶回路の値を更新する回路と、Ｎ個の要求の内のある要求が抑止されており、かつその要求が優先順位パターンの最高順位に割り当てられている場合、他の要求の調停後でも、記憶回路の値の更新を抑止する回路とからラウンドロビン調停回路を構成する。
【００２１】
この構成によれば、記憶回路の値は要求の調停と同期して更新されていくが、抑止された要求が最高優先順位にあるときは、記憶回路の値の更新が抑止される。したがって、次の調停時には、抑止された要求の優先順位は高い状態で調停が行われるので、他の要求によって取り残されることなく確実にデータ転送の機会が与えられる。
【００２２】
【発明の実施の形態】
以下、本発明の実施形態について図を用いて説明する。
図４は、本発明の実施形態におけるラウンドロビン調停回路の構成を示す。図示の例では、要求元が８個の場合について説明するが、この要求元の数は任意の数とすることができる。
【００２３】
図４において、１は、要求の条件判定を行うためのアンドゲートであり、要求元のマスタの数８だけ設けられる。図では、第１のアンドゲート１−０の構成及び８番目のアンドゲート１−７の構成のみを示している。２は、アンドゲート１を通して入力された各要求について優先順位の判定を行い、選定したマスタの識別子を出力するプライオリティエンコーダである。プライオリティエンコーダ２の内容については後述する。
【００２４】
７は、プライオリティエンコーダ２に対して優先順位パターンを指定するためのレジスタであり、３ビットカウンタにより構成されるプライオリティセレクタカウンタ８を持つ。
１１は、プライオリティエンコーダ２における調停のタイミングを制御するタイミング制御部である。このタイミング制御部１１のタイミング信号はオアゲート１０とアンドゲート９を通してプライオリティセレクタカウンタ８にも入力される。
【００２５】
オアゲート１０の他方の入力には、３２７４９クロックの周期で一周するフリーランカウンタ１２の出力信号が入力される。この３２７４９という値は素数である。アンドゲート９の他方の入力には、抑止回路３の出力信号が入力される。抑止回路３は、所定の条件においてプライオリティセレクタカウンタ８の更新の抑止信号を生成する回路である。抑止回路３において、４，５は、最高優先権を与えられたマスタが抑止をマスクされていることを検出する回路である。６は最高優先権が与えられたマスタを検出するデコーダである。４は、８つの要求ごとに設けられたアンドゲートで、マスタ要求、マスタアドレスの一致、マスタマスクがあること、最優先マスタであることを判定するゲートである。このアンドゲート４の出力はオアゲート５を通してアンドゲート９に出力される。
【００２６】
アンドゲート９の出力信号は、カウントイネーブル信号と呼ばれ、プライオリティセレクタカウンタ８は、カウントイネーブル信号が入力されるたびにカウンタの値を進める。
図４の回路の動作について説明する。
各要求ごとに設けられたアンドゲート１は、アドレスにより要求が当調停回路宛のものであるか否かを判定すると同時に、この要求がアクセスとして要求している資源がビジーであるなどの理由によるマスク条件が無いか否かを判定する。このアンドゲート１における判定の結果、実行可能な要求がプライオリティエンコーダ２に入力される。なお、第８のアンドゲート１−７におけるムーブアウトイネーブルについては後述する。
【００２７】
図５は、プライオリティエンコーダ２の論理値表である。プライオリティエンコーダ２は、プライオリティセレクタカウンタ８の値に従って優先順位パターンを切り換え、このパターンに従って調停を行う。例えば、カウンタ８の値が０であると、マスタ０の要求が最高優先でマスタ７の要求が最低優先となる。プライオリティエンコーダ２は、入力された要求の内、最高の優先順位にあるものを調停結果として選択し、マスタ識別子として出力する。
【００２８】
このプライオリティセレクタカウンタ８の値は、アンドゲート９からのカウントイネーブル信号により、図５に矢印で示すように、あらかじめ設定された順序で更新されていく。抑止回路３から信号が出力されていない時は、タイミング制御部１１からの信号により、プライオリティエンコーダ２における調停の完了と同期してカウンタ８の値が更新される。
【００２９】
このように、プライオリティセレクタカウンタ８の値があらかじめ設定された順序で更新されていくので、要求が先行して処理されているデータ転送によって抑止されたり、他の要求によって、又は制御回路の状態によって抑止されるケースでも、他の要求に取り残されることなく確実にデータ転送の機会を与えることができる。つまり、図２を用いて説明した要求が抑止されたことによるライブロックの発生が防止される。
【００３０】
オアゲート１０を通して、フリーランカウンタ１２の信号が、プライオリティセレクタカウンタ８の更新契機として入力される。このパルスは、プライオリティエンコーダ２における調停のタイミングとは非同期である。ここで、前述の図３を用いて説明した調停順序依存のライブロックが発生した場合、このように、調停とは非同期でしかも素数クロック周期で優先順位パターンがずらされるので、ライブロックを擾乱させて防止することができる。
【００３１】
図６は、レジスタ７の変形例を示すものである。
この例では、フリーランカウンタ１２の出力信号は、プライオリティセレクタカウンタ８のリセット端子に入力される。すると、プライオリティエンコーダ２の調停の完了とは非同期のタイミングでプライオリティセレクタカウンタ８はリセットされてその値が０となり、その後は、タイミング制御部１１からの信号により、あらかじめ設定された順序でその値を更新していく。したがって、本例においても、調停順序依存のライブロックを擾乱させて防止することができる。なお、リセットの代りにあらかじめ設定した値をセットすることもできる。
【００３２】
以上説明した動作において、他の要求との競合よりマスクされた要求が最高優先順位にあるとき、調停の完了と同期してプライオリティセレクタカウンタ８の値を更新すると、最高優先順位にある要求が最低優先順位となってしまう。これを防止するために、抑止回路３が設けられる。
図４に示す抑止回路３において、アンドゲート４は、要求元のマスタ０〜マスタ７までの数８だけ設けられる。６は、プライオリティセレクタカウンタ８が選定した最高優先権が与えられたマスタを検出するデコーダである。アンドゲート４は、要求が当調停回路宛のものであること、この要求がマスクされていること、最優先マスタであることを条件として信号を出力する。この信号はオアゲート５及びインバータを通してアンドゲート９に入力される。
【００３３】
つまり、抑止回路３は、要求がマスクされており、プライオリティセレクタカウンタ８の値によって選択された優先度によって最高優先権が与えられていることを検出すると、プライオリティセレクタカウンタ８の更新を抑止する。これにより、最高優先権が与えられていた要求がマスクされていた場合であっても、プライオリティエンコーダ２における優先順位は更新されないため、マスクされていた要求が次の調停においても最高優先権を持つ。
【００３４】
次に、図４のアンドゲート１−７の入力のムーブアウトイネーブルについて説明する。
例えば、ある要求元のマスタがキャッシュメモリを有し、要求線が複数あり、アクセスの優先度に応じて要求線を使い分ける場合がある。いま、マスタ０において、キャッシュのムーブインのためのリードアクセスに要求線Ａを使用し、対応するキャッシュラインのムーブアウトのためのライトアクセスに要求線Ｂを使用するとする。この時、アクセスは、リード／ライトの順番で発生し、その対応がコマンドで明示される。
【００３５】
図４の調停回路においては、マスタ０の要求線Ａが第１のアンドゲート１−０に入力され、要求線Ｂが第８のアンドゲート１−７に入力される。このような要求線を調停するとき、リードとライトのペアの要求があれば、ライトの要求をリードの要求の調停後まで抑止する。これによってプログラムの動作時間に直接関連するリードを優先的に処理することができる。
【００３６】
図７は、ライトの要求をリードの要求の調停後まで抑止するためのムーブアウトイネーブル信号を生成する回路を示す。
第１のアンドゲート２１は、マスタ０から要求線Ａの要求が出され、調停の結果その要求線Ａが選択されるとオンとなり、オアゲート２２を通してＤ−フリップフロップ（Ｄ−ＦＦ）２３をセットする。Ｄ−ＦＦ２３のセットによりムーブアウトイネーブル信号が出力される。
【００３７】
第２のアンドゲート２４は、マスタ０から要求線Ｂの要求が出され、調停の結果その要求線Ｂが選択されるとオンとなり、出力信号がインバータを介して第３のアンドゲート２５に、ムーブアウトイネーブル信号と共に入力される。したがって、要求線０Ａが選択されて確立したムーブアウトイネーブル信号は、要求線０Ｂが選択されるまで継続し、要求線０Ｂが選択されると消滅する。
【００３８】
図４に戻ると、マスタ０の要求線Ａのムーブインリードの要求が第１のアンドゲート１−０に入力され、マスタ０の要求線Ｂのムーブアウトライトの要求が第８のアンドゲート１−７に入力される。通常時、ムーブアウトイネーブル信号は確立していないのであるから、第８のアンドゲート１−７はオフとなる。そして、同一マスタ（マスタ０）のムーブインリードの要求が選択された後に、ムーブアウトイネーブル信号が生成されるので、アンドゲート１−７におけるムーブアウトライト要求は、プライオリティエンコーダ２に入力可能となる。
【００３９】
したがって、ムーブアウトライト要求は、同一マスタのムーブインリード要求が調停されるまでの間抑止されることとなる。これによって、プログラムの動作時間に直接関連するリードを優先的に処理することができる。
次に、ラウンドロビン調停回路においては、ＣＰＵ又はＩＯチャネルの数を後々増設できるようにしたものが存在する。この場合、アクセスの平等性を実現するために、最大構成時に合わせて機能モジュールの最大数の分だけラウンドロビンカウンタを用意する。このため、最大構成時以外にはアクセス機会の均一化が図れていなかった。
【００４０】
このアクセス機会の均一化が図れなくなる理由について説明をする。
図８は、プライオリティエンコーダの論理値表の１例を示す。ここでは、要求元の機能モジュールの最大構成が６個であるとする。この場合、プライオリティセレクタカウンタのカウント値は１〜６をとり、６個の優先順位パターンが繰り返される。ここで、機能モジュールとして３個のモジュール３１〜３３のみが実装されるとして、モジュール３１〜３３の優先順位について見る。すると、カウント値１〜３では、モジュール３１〜３３間の優先順位が変化してアクセスの機会が均一である。しかしながら、カウント値４〜６では、モジュール３１〜３３については優先順位が変化しない。
【００４１】
したがって、将来の増設を見込んで回路を作成した場合、最大構成時以外では、アクセスの均一性が保てない。これに対して、以下に説明する例は、機能モジュールの数に対応してラウンドロビンのカウント数を調整し、それに応じてプライオリティパターンを設定することにより、アクセスの均一性を保障する。
図９は、情報処理装置の全体構成を示す。
【００４２】
図９において、３１〜３６は機能モジュールで、調停回路４１に対してバス４０を介して要求を出す要求元となる。図示の例では、機能モジュールは最大構成時に６個が実装される。なお、この機能モジュールの数は６個に限定されず、任意の数とすることができる。調停回路４１において、４２はプライオリティエンコーダ、４３はプライオリティセレクタカウンタである。５１は、メモリ、ＩＯ装置などの資源である。
【００４３】
プライオリティセレクタカウンタ４３にモジュール情報（モード信号）を取り入れることにより、機能モジュール数の変化に対応する。モード信号は、モジュール３１〜３６の全構成を使用するときは「１」とされ、３１〜３３のみを使用するときは「０」とされる。これにより後述のように、モード信号によりモジュール数が３個のときと６個のときとで優先順位を最適となるように調整する。
【００４４】
図１０に、プライオリティセレクタカウンタ４３の回路構成を示す。
図１０中のモード信号は、上述のとおり機能モジュールの実装数に応じて「１」又は「０」の値をとる。ＥＮＣＯＤＥ＜２：０＞は、プライオリティセレクタカウンタの出力信号であり、プライオリティエンコーダ４２の優先順位パターンを切り換える。ＳＹＳＣＬＫは回路の動作クロックを示す。アービトレーションタイミングはアービトレーションを行うタイミングで「１」となる信号を示す。本図のＦＦはクロックの立ち下りで動作するものとする。この回路により生成されるプライオリティセレクタカウンタ４３のエンコード表を図１１に示す。プライオリティセレクタカウンタ４３は、出力ＥＮＣＯＤＥ＜２：０＞の値に応じてそのカウント値を１〜６に変化させる。プライオリティエンコーダ４２では、プライオリティセレクタカウンタ４３のカウント値に応じて優先順位パターンの設定を行う。
【００４５】
ここで、プライオリティセレクタカウンタ４３の出力ＥＮＣＯＤＥの最上位ビット＜２＞を図１０に示すモード信号でマスクすることにより、プライオリティセレクタカウンタ４３は、２ビット３進カウンタと３ビット６進カウンタとに切り換えることが可能となる。つまり、モード信号「１」のとき、プライオリティセレクタカウンタ４３の出力信号の最上位ビットはマスクされないので、カウント値は１〜６の値をとる。一方、モード信号「０」のときは、最上位ビットがマスクされるためカウント値は、１〜３の値を繰り返す。
【００４６】
図１２に、プライオリティセレクタカウンタ４３のカウント値とプライオリティエンコーダ４２において設定されるプライオリティパターンとの関係を示す。（ａ）はモード信号が「１」の場合を示し、カウント値は１〜６をとり、６個のパターンが繰り返され、６個の機能モジュールのアクセスの均一性が保障されている。モード信号が「０」の場合は、カウント値は１〜３が繰り返され、（ａ）のパターンの内、最初の３個のパターンが繰り返される。したがって、機能モジュール３１〜３３については、見かけ上、（ｂ）に示すように、優先順位がパターンごとに変更される。したがって、最大構成より少ない機能モジュールが実装された場合であっても、アクセスの均一性が保障される。
【００４７】
【発明の効果】
以上説明したように、本発明によれば、調停時にライブロック／デッドロック等を回避することができまた、余分な調停を行なうことなく、モジュールの数に対応したラウンドロビンのカウント数を調節し、それに応じてプライオリティパターンを設定することにより、複数の機能モジュールからのアクセスの均一化を図ることができる。
【図面の簡単な説明】
【図１】従来のプライオリティエンコーダの調停方法を示す図。
【図２】従来の調停方法においてライブロックが発生する状況を説明する図。
【図３】従来の調停方法においてライブロックが発生する状況を説明する図。
【図４】本発明の実施形態における調停回路の構成を示す図。
【図５】図４におけるプライオリティエンコーダの論理値表を示す図。
【図６】図４におけるレジスタの変形例を示す図。
【図７】本発明の他の実施形態におけるムーブアウトイネーブル生成回路を示す図。
【図８】本発明の他の実施形態におけるプライオリティエンコーダ論理値表を示す図。
【図９】本発明の他の実施形態における情報処理装置の構成を示す図。
【図１０】図９におけるプライオリティセレクタカウンタの構成を示す図。
【図１１】図１０のカウンタのエンコード表を示す図。
【図１２】図９におけるカウンタとパターンとの関係を示す図。
【符号の説明】
１…アンドゲート
２…プライオリティエンコーダ
３…抑止回路
４…アンドゲート
５…オアゲート
６…デコーダ
７…レジスタ
８…プライオリティセレクタカウンタ
９…アンドゲート
１０…オアゲート
１１…タイミング制御部
１２…フリーランカウンタ
２１，２４，２５…アンドゲート
２２…オアゲート
２３…Ｄ−ＦＦ
３１〜３６…機能モジュール
４０…バス
４１…調停回路
４２…プライオリティエンコーダ
４３…プライオリティセレクタカウンタ
５１…資源
【図１】
0003614281.tif 000002
【図２】
0003614281.tif 000003
【図３】
0003614281.tif 000004
【図４】
0003614281.tif 000005
【図５】
0003614281.tif 000006
【図６】
0003614281.tif 000007
【図７】
0003614281.tif 000008
【図８】
0003614281.tif 000009
【図９】
0003614281.tif 000010
【図１０】
0003614281.tif 000011
【図１１】
0003614281.tif 000012
【図１２】
0003614281.tif 000013