(57)【特許請求の範囲】
【請求項１】
ビット線拡散層と、前記ビット線拡散層をドレインまたはソースとする複数のセルとを備えた半導体装置において、
前記セルのうちゲート電極と交差しない部分の前記ビット線拡散層の全ての幅を、ゲート電極と交差する部分の前記ビット線拡散層の幅よりも広くした、ことを特徴とする半導体装置。
【請求項２】
ビット線拡散層と、前記ビット線拡散層をドレインまたはソースとする複数のセルとを備えた半導体装置において、
前記セルのうちゲート電極と交差しない部分の前記ビット線拡散層の全ての幅を、ゲート電極と交差する部分の前記ビット線拡散層の幅よりも広くし、前記ビット線拡散層のゲート電極と交差しない全ての部分の不純物濃度を前記ゲート電極と交差する部分の不純物濃度よりも高くしてなる、ことを特徴とする半導体装置。
【請求項３】
基板上に複数ライン並列配置される拡散層と、前記拡散層をドレインまたはソースとする複数のセルとを備えた半導体装置において、
前記拡散層が長手方向に幅の広い部分と幅の狭い部分とを有し、
隣り合う二本の前記拡散層の前記幅の狭い部分同士の間の全ての領域が能動素子のチャネルとなるようにゲート電極が形成されてなる、ことを特徴とする半導体装置。
【請求項４】
前記能動素子が、フラットセル型メモリセルトランジスタよりなる、
ことを特徴とする、請求項３記載の半導体装置。
【請求項５】
ビット線拡散層と、前記ビット線拡散層をドレインまたはソースとする複数の能動素子とを備えた半導体装置の製造方法において、
基板上に設けたマスク材をパターン形成する第１の工程と、
前記マスク材を介して選択的に不純物を前記基板に注入することで、幅広部と幅狭部とを長手方向に有する前記ビット線拡散層を形成する第２の工程と、
相隣る前記ビット線拡散層の幅狭部に挟まれた基板部分の全てが能動素子のチャネル長となるようにゲート電極を形成する第３の工程と、
を含む、ことを特徴とする半導体装置の製造方法。
【請求項６】
ビット線拡散層と、前記ビット線拡散層をドレインまたはソースとする複数のトランジスタとを備えた半導体装置の製造方法において、
基板上に設けたマスク材をラインアンドスペース状にパターン形成する第１の工程と、
前記マスク材を介して選択的に前記基板に不純物を注入してビット線拡散層を形成する第２の工程と、
相隣る前記ビット線拡散層に挟まれた基板部分がトランジスタのチャネル長となるようにゲート電極を形成する第３の工程と、
前記ゲート電極形成後、前記ビット線拡散層を形成した際に用いられたマスク材に対して、不純物注入領域の幅が広くなるようにラインアンドスペース状にパターン形成されたマスク材を介して選択的に前記ビット線拡散層と同じ伝導型の不純物を注入する第４の工程と、を含み、
前記第４の工程において、前記不純物の注入エネルギーは、前記不純物が前記ゲート電極を突き抜けない程度とし、非トランジスタ領域の全てのビット線拡散層の幅を広げるようにした、ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、フラットセル型メモリセルトランジスタを備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
シリコン基板上に形成された拡散層よりなるビット線を備えた従来のフラットセル型メモリセルトランジスタについて以下に説明する。図７は、従来のフラットセル型メモリセルトランジスタを有する半導体装置のレイアウトの一例を模式的に示す平面図であり、ビット線拡散層形成部を示す図である。図８（ａ）、図８（ｂ）は、図７のＡ−Ａ´線の非トランジスタ部（メモリセルトランジスタが形成されない部分）、Ｂ−Ｂ´線のトランジスタの断面をそれぞれ模式的に示す図である。
【０００３】
図７及び図８を参照すると、フラットセル型メモリセルトランジスタは、 半導体基板１０１表面に被着されたマスク材をライン／スペース状にパターンニングして、パターン形成されたマスク材を介して不純物イオンを選択的に注入することで、ビット線拡散層１０２を形成する。
【０００４】
つづいて、ゲート酸化膜１０５を熱酸化法により形成し、このとき、ビット線拡散層１０２領域（ソース、ドレイン領域）では、不純物により増速酸化され、ゲート酸化膜１０５よりも厚い酸化膜（「増速酸化膜」ともいう）１０３が形成される。
【０００５】
つづいてビット線拡散層１０２に挟まれた基板部分がトランジスタのチャネル長（Ｌ）となるように、ポリシリコンよりなるゲート電極１０４を形成する。
【０００６】
なお、フラットセル型メモリセルトランジスタに関する刊行物として、例えば特開平１０−６５１２６号公報には、半導体基板に不純物を拡散して形成されたビット線（拡散層）と、ビット線と交差するように形成されたワード線（コントロールゲート）と、ビット線とワード線の交差領域に設けられたフローティングゲートを備えたコンタクトレスアレイ構造の半導体記憶装置において、フローティングゲートの両側に位置するビット線はフローティングゲートに対してオフセットされた高抵抗の領域を有する構成が開示されており、また特開平１０−６５１２６号公報には、ビット線の幅を細くして微細化しても抵抗を増大を招くことなく十分なＯＮ電流を確保できるようにしたコンタクトレスメモリセルアレイの不揮発性メモリの構成が提案されている。
【０００７】
【発明が解決しようとする課題】
ところで、ビット線の配線抵抗値を低減するために、すなわちビット線拡散層の抵抗を下げるためには、ビット線拡散層の不純物濃度を高くする必要がある。しかしながら、拡散層の不純物濃度を高くすることにより、トランジスタの最小チャネル長Ｌminのマージンが悪化する、というトレードオフの関係にある。
【０００８】
このため、ビット線拡散層の抵抗を低減することは、実際には、困難である。
【０００９】
したがって本発明は、上記知見に鑑みてなされたものであって、その主たる目的は、本発明は、フラットセル型メモリセルのトランジスタ特性に影響をあたえず、ビット線拡散層抵抗を低減する半導体装置及びその製造方法を提供することにある。これ以外の本発明の目的、特徴、利点等は、以下の説明から、当業者には直ちに明らかとなるであろう。
【００１０】
【課題を解決するための手段】
前記目的を達成する本発明は、ビット線拡散層と、前記ビット線拡散層をドレインまたはソースとする複数のセルとを備えた半導体装置において、前記セルのうちゲート電極と交差しない部分の前記ビット線拡散層の全ての幅を、ゲート電極と交差する部分の前記ビット線拡散層の幅よりも広くしている。
【００１１】
本発明においては、前記ビット線拡散層のゲート電極と交差しない部分の不純物濃度を、前記ゲート電極と交差する部分の不純物濃度よりも高する。
【００１２】
本発明は、基板上に設けたマスク材をパターン形成する第１の工程と、前記マスク材を介して選択的に不純物を前記基板に注入することで、幅広部と幅狭部を有する前記ビット線拡散層を形成する第２の工程と、相隣る前記ビット線拡散層の幅狭部に挟まれた基板部分が能動素子のチャネル長となるようにゲート電極を形成する第３の工程と、を含む。
【００１３】
本発明は、基板上に設けたマスク材をラインアンドスペース状にパターン形成する第１の工程と、前記マスク材を介して選択的に前記基板に不純物を注入してビット線拡散層を形成する第２の工程と、相隣る前記ビット線拡散層に挟まれた基板部分がトランジスタのチャネル長となるようにゲート電極を形成する第３の工程と、前記ゲート電極形成後、前記ビット線拡散層を形成した際と同じラインアンドスペース状のパターン形成したマスク材を介して、選択的に前記ビット線拡散層と同じ伝導型の不純物を追加注入する第４の工程とを含み、前記第４の工程において、前記不純物の注入エネルギーは、不純物が前記ゲート電極を突き抜けない程度とする。
【００１４】
【発明の実施の形態】
本発明の実施の形態について説明する。トランジスタのドレインまたはソースを形成しないビット線拡散層間のリーク電流の電流値は、トランジスタを形成するビット線拡散層間（ソース・ドレイン間）のリーク電流と比較して、桁違いに小さい。そのため、トランジスタのドレインまたはソースを形成しないビット線拡散層間の間隔を狭めることに特に問題は無いと思量される。
【００１５】
本発明は、上記知見に基づき創案されたものであって、ビット線拡散層のうち、トランジスタのドレインまたはソースを形成しない部分、すなわちビット線拡散層のゲート電極と交差しない部分の幅を、前記ゲート電極と交差する部分の幅よりも広くするか、あるいは、前記ビット線拡散層のゲート電極と交差しない部分の不純物濃度を、前記ゲート電極と交差する部分の不純物濃度よりも高くすることで、フラットセル型メモリセルのトランジスタ特性に影響を与えずに、ビット線全体の抵抗を低減している。
【００１６】
本発明の製造方法は、その好ましい一実施の形態において、基板上に設けたマスク材をパターン形成する第１の工程と、前記マスク材を介して選択的に不純物を前記基板に注入することで、幅広部と幅狭部を有する前記ビット線拡散層を形成する第２の工程と、相隣る前記ビット線拡散層の幅狭部分に挟まれた基板部分がチャネル長となるようにゲート電極を形成する第３の工程と、を含む。
【００１７】
本発明の製造方法は、その好ましい第２の実施の形態において、基板上に設けたマスク材をラインアンドスペース状にパターン形成する第１の工程と、前記マスク材を介して選択的に前記基板に不純物を注入してビット線拡散層を形成する第２の工程と、相隣る前記ビット線拡散層に挟まれた基板部分がトランジスタのチャネル長となるようにゲート電極を形成する第３の工程と、ゲート電極形成後、前記ビット線拡散層を形成した際と同じラインアンドスペース状のパターンでマスクを施し、前記ビット線拡散層と同じ伝導型の不純物イオンを追加注入する第４の工程とを含み、前記第４の工程において、イオン注入のエネルギーは、不純物イオンが前記ゲート電極を突き抜けない程度とする。
【００１８】
本発明の製造方法は、その好ましい第３の実施の形態において、基板上に設けたマスク材をラインアンドスペース状にパターン形成する第１の工程と、前記マスク材を介して選択的に前記基板に不純物を注入してビット線拡散層を形成する第２の工程と、相隣る前記ビット線拡散層に挟まれた基板部分がトランジスタのチャネル長となるようにゲート電極を形成する第３の工程と、前記ゲート電極形成後、前記ビット線拡散層を形成した際のマスクに対して、イオン注入領域の幅が広くなるように、マスク材をライン／スペース状にパターニングを施し、前記マスク材を介して選択的に前記ビット線拡散層と同じ伝導型の不純物イオンを注入する第４の工程と、を含み、前記第４の工程において、イオン注入のエネルギーは、不純物イオンが前記ゲート電極を突き抜けない程度とし、非トランジスタ領域のビット線拡散層の幅を広げるようにしたものである。
【００１９】
【実施例】
上記した本発明の実施の形態について更に詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。図１は、本発明の第一の実施例を説明するための平面図である。図２（ａ）と、図２（ｂ）は、図１のＡ−Ａ´線の非トランジスタ（Ｔｒ）部と、Ｂ−Ｂ´線のトランジスタ部の断面をそれぞれ模式的に示す図である。以下の各実施例では、フラットセル型メモリセルトランジスタを有する不揮発性半導体記憶装置について説明する。
【００２０】
図１及び図２を参照すると、ビット線拡散層１０２は、半導体基板１０１上にマスク材（不図示）を被着し、露光・現像、エッチング処理等によりマスク材にパターニングを施し、該マスク材を介して、選択的に、半導体基板１０１に、不純物をイオン注入して形成する。このとき、ビット線拡散層１０２は、ビット線長手方向において、幅の狭い部分と幅の広い部分を有する。
【００２１】
ゲート酸化膜１０２形成後、例えばポリシリコンよりなるゲート電極を形成する際、このビット線拡散層の狭い部分に挟まれた基板部分がトランジスタのチャネル長（図２（ｂ）参照）となるように、ゲート電極１０４を形成する。
【００２２】
ビット線拡散層１０２において、トランジスタ部のソース（Ｓ）とドレイン（Ｄ）領域となる拡散層の間の距離は、非トランジスタ部のビット線拡散層間の距離よりも大きい。かかる構成により、トランジスタのチャネル長を確保しながら、拡散層よりなるビット線全体の抵抗値を低減している。
【００２３】
次に本発明の第２の実施例について説明する。図３は、本発明の第２の実施例の構成を説明するための図である。図４（ａ）と、図４（ｂ）は、図３のＡ−Ａ´線の非トランジスタ部と、Ｂ−Ｂ´線のトランジスタ部のイオン注入工程における断面をそれぞれ模式的に示す図である。
【００２４】
図３及び図４を参照すると、本発明の第２の実施例において、ビット線拡散層１０２は、半導体基板１０１上に被着されたマスク材（不図示）にライン／スペース状にパターニングを施し、選択的に半導体基板１０１に不純物を注入して形成される。
【００２５】
ゲート酸化膜１０５を形成した後、例えばポリシリコンよりなるゲート電極の形成に際して、ビット線拡散層１０２に挟まれた基板部分が トランジスタのチャネル長となるように、ゲート電極１０４を形成する。
【００２６】
ゲート電極１０４の形成後、マスク材１０６を被着し、ビット線拡散層１０２を形成した際と同じライン／スペース状のパターンニングを施し、マスク材１０６を介して、ビット線拡散層１０３と同じ伝導型の不純物イオンを選択的に追加注入する（図３参照）。
【００２７】
このとき、イオン注入のエネルギーは、不純物イオンがゲート電極１０４を突き抜けない程度とし、自己整合的にトランジスタのドレインまたはソースを形成しないビット線拡散層に、不純物を追加注入することが出来る。
【００２８】
トランジスタのドレインまたはソースを形成しないビット線拡散層の不純物濃度をソース、ドレインとなるビット線拡散層よりも高濃度とすることで、トランジスタのチャネル長を確保しながら、ビット線全体の抵抗値を低減している。
【００２９】
次に本発明の第３の実施例について説明する。図５は、本発明の第３の実施例の構成を説明するための平面図である。図６（ａ）と、図６（ｂ）は、図４のＡ−Ａ´線の非トランジスタ部と、Ｂ−Ｂ´線のトランジスタ部のイオン注入工程における断面をそれぞれ模式的に示す図である。
【００３０】
図５及び図６を参照すると、本発明の第３の実施例において、ビット線拡散層１０２は、半導体基板１０１上にマスク材（不図示）にてライン／スペース状にパターニングを施し、選択的に基板に不純物を注入することで形成される。
【００３１】
ゲート酸化膜１０５を形成した後、ゲート電極の形成に際して、ビット線拡散層１０２に挟まれた基板部分がトランジスタのチャネル長となるように、ゲート電極１０４を形成する。
【００３２】
ゲート電極１０４の形成後、ビット線拡散層１０２を形成した際のマスクに対して、注入領域の幅が広くなるようにマスク材１０６をライン／スペース状にパターニングを施し、ビット線拡散層１０２と同じ伝導型の不純物イオンを追加注入する。
【００３３】
このとき、イオン注入のエネルギーは、不純物イオンがゲート電極１０４を突き抜けない程度とし、自己整合的にトランジスタのドレインまたはソースを形成しないビット線拡散層についてのみ、その幅を広げ、不純物を追加注入することが出来る（図６（ａ）参照）。本発明の第３の実施例においては、トランジスタのチャネル長を確保しながら、ビット線全体の抵抗値を低減している。
【００３４】
なお、上記各実施例では、本発明の半導体装置を不揮発性半導体記憶装置に適用した例に即して説明したが、本発明は、不揮発性半導体記憶装置に限定されるものでないことは勿論である。
【００３５】
【発明の効果】
以上説明したように、本発明によれば、フラットセル型メモリセル領域にてトランジスタを形成しないビット線拡散層を太くするか、または拡散層濃度を高くすることにより、所望のチャネル長を実現しながら、ビット線全体としての抵抗を低くすることができる、という効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構成を説明するための平面図である。
【図２】本発明の第１の実施例の断面を模式的に示す図である。
【図３】本発明の第２の実施例の構成を説明するための平面図である。
【図４】本発明の第２の実施例の断面を模式的に示す図である。
【図５】本発明の第３の実施例の構成を説明するための平面図である。
【図６】本発明の第３の実施例の断面を模式的に示す図である。
【図７】従来の構成を説明するための平面図である。
【図８】従来の断面を模式的に示す図である。
【符号の説明】
１０１  半導体基板
１０２  ビット線拡散層
１０３  増速酸化膜
１０４  ゲート電極（ゲートポリシリコン）
１０５  ゲート酸化膜
１０６  マスク材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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