(57)【特許請求の範囲】
【請求項１】
複数の第１導電型の第１のトランジスタ及び複数の第２導電型の第２のトランジスタにより構成され、入力信号に応じて制御される論理回路部と、
前記論理回路部に電源を供給する第１導電型の第３のトランジスタと、
前記論理回路部の出力端に接続され、前記論理回路部が非動作時に前記出力端のレベルを設定する第２導電型の第４のトランジスタとを具備し、
前記論理回路部を構成する第１、第２のトランジスタと、前記第３のトランジスタとを異なる電圧で制御することを特徴とする半導体集積回路。
【請求項２】
複数の第１導電型の第１のトランジスタ及び複数の第２導電型の第２のトランジスタにより構成され、入力信号に応じて制御される論理回路部と、
前記論理回路部に電源を供給する第２導電型の第３のトランジスタと、
前記論理回路部の出力端に接続され、前記論理回路部が非動作時に前記出力端のレベルを設定する第１導電型の第４のトランジスタとを具備し、
前記論理回路部を構成する第１、第２のトランジスタと、前記第３のトランジスタとを異なる電圧で制御することを特徴とする半導体集積回路。
【請求項３】
前記第１乃至第４のトランジスタはそれぞれ閾値電圧の絶対値が等しく設定されていることを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記論理回路部の第１、第２のトランジスタの閾値電圧の絶対値は、第１の閾値電圧に設定され、前記第３のトランジスタは前記第１の閾値電圧より絶対値が高い第２の閾値電圧に設定され、前記第４のトランジスタは前記第１の閾値電圧又は前記第２の閾値電圧に設定されていることを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項５】
前記第１、第２のトランジスタは、ハイレベルの電圧が第１の電圧で、ローレベルの電圧が前記第１の電圧より低い第２の電圧により制御され、前記第３のトランジスタは、ハイレベルの電圧が第１の電圧で、ローレベルの電圧が前記第２の電圧より低い第３の電圧により制御されることを特徴とする請求項３又は４記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば複数の閾値電圧を有するＳＭＴＣＭＯＳ（Selective Multi Threshold Complementary Metal-oxide Semiconductor）に関する。
【０００２】
【従来の技術】
図７は、従来の２入力ＮＡＮＤ回路を示すものである。このＮＡＮＤ回路１は、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）Ｐ１、Ｐ２と、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）Ｎ１、Ｎ２とにより構成されている。ＰＭＯＳトランジスタＰ１、Ｐ２の閾値電圧は、それぞれ例えば−０．５５Ｖに設定され、ＮＭＯＳトランジスタＮ１、Ｎ２の閾値電圧は、それぞれ例えば０．５５Ｖに設定されている。第１の電源電圧Ｖｄｄ１は例えば１．２Ｖであり、第２の電源電圧Ｖｓｓ１は例えば０Ｖに設定されている。各トランジスタＰ１、Ｎ１、Ｐ２、Ｎ２のゲートに供給される入力信号Ａ，Ｂのハイレベルの電圧は例えば１．２Ｖであり、ローレベルの電圧は０Ｖに設定されている。
【０００３】
一方、図８は、従来のＳＭＴＣＭＯＳを適用した２入力ＮＡＮＤ回路の一例を示している。ＮＡＮＤ回路１１は、ＰＭＯＳトランジスタＰ１１、Ｐ１２と、ＮＭＯＳトランジスタＮ１１、Ｎ１２とにより構成されている。ＰＭＯＳトランジスタＰ１１、Ｐ１２の閾値電圧は、それぞれ例えば−０．３５Ｖに設定され、ＮＭＯＳトランジスタＮ１１、Ｎ１２の閾値電圧は、例えば０．３５Ｖに設定されている。第１の電源電圧Ｖｄｄ１は例えば１．２Ｖであり、第２の電源電圧Ｖｓｓ１は例えば０Ｖに設定されている。
【０００４】
前記ＮＭＯＳトランジスタＮ１２のソースにはＮＭＯＳトランジスタＮ１３のドレインが接続されている。このＮＭＯＳトランジスタＮ１３のソースには第２の電源電圧Ｖｓｓ１（０Ｖ）が供給されている。このＮＭＯＳトランジスタＮ１３の閾値電圧は例えば０．５５Ｖに設定されている。このＮＭＯＳトランジスタＮ１３は、ＮＡＮＤ回路１１に電源を供給するか否かを切り換えるトランジスタであり、制御信号ＳＣに応じて、動作時にオンとされ、非動作時（スタンバイ時）にオフとされる。
【０００５】
前記ＰＭＯＳトランジスタＰ１２にはＰＭＯＳトランジスタＰ１３が並列接続されている。このＰＭＯＳトランジスタＰ１３は、制御信号ＳＣに応じて、非動作時にオンとされ、ＮＡＮＤ回路１１の出力端ＯＵＴの電圧を入力信号に関係なくハイレベルに設定する。このＰＭＯＳトランジスタＰ１３の閾値電圧は、例えば−０．５５Ｖ又は−０．３５Ｖに設定されている。ＮＡＮＤ回路１１を構成するトランジスタＰ１１、Ｎ１１、Ｐ１２、Ｎ１２の各ゲートに供給される入力信号Ａ，Ｂ、及びトランジスタＮ１３、Ｐ１３のゲートに供給される制御信号ＳＣのハイレベルの電圧は例えば１．２Ｖであり、ローレベルの電圧は０Ｖに設定されている。
【０００６】
ところで、この種の論理回路は、動作時におけるスピードの仕様に応じてトータルのオン抵抗の仕様が定められている。図７に示すＮＡＮＤ回路１、及び図８に示すＮＡＮＤ回路１１の場合、仕様上のオン抵抗は、例えば１．２ｋΩに定められている。この種のＮＡＮＤ回路のオン抵抗はＮＭＯＳトランジスタによって規定される。このため、図７に示すＮＡＮＤ回路１の場合、ＮＭＯＳトランジスタＮ１、Ｎ２のオン抵抗は、第１の電源電圧Ｖｄｄ１が１．２Ｖにおいて、それぞれほぼ６００Ωに設定されている。このため、トータルのオン抵抗は１．２ｋΩであり、仕様を満たしている。
【０００７】
また、図８に示すＮＡＮＤ回路１１の場合、ＮＭＯＳトランジスタＮ１１、Ｎ１２のオン抵抗は、第１の電源電圧Ｖｄｄ１が１．２Ｖにおいて、ほぼ１００Ωに設定されている。また、ＮＭＯＳトランジスタＮ１３のオン抵抗はほぼ６００Ωに設定されている。このため、トータルのオン抵抗は、８００Ωであり、１．２ｋΩの仕様を満たしている。このように各トランジスタのオン抵抗を設定することにより、所定の仕様を満たすことができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、近時、携帯電話等に適用される半導体集積回路は、低消費電力化（ｆ・Ｃ・Ｖ２（ｆ：周波数、Ｃ：寄生容量、Ｖ：電源電圧））が要求され、電源電圧を一層低電圧化することが望まれている。例えば第１の電源電圧Ｖｄｄ１を１．２Ｖから１．０Ｖに低下させ、入力信号のハイレベルを同様に１．２Ｖから１．０Ｖに低下させることが考えられている。図７に示す回路は、非動作時にオフリークを小さくする必要があり、各トランジスタの閾値電圧が高く設定されている。ここで、閾値電圧を変えずに電源電圧及び信号電圧を上記のように低電圧化した場合、ＮＭＯＳトランジスタＮ１、Ｎ２のオン抵抗は、それぞれ６００Ωから１．２ｋΩとなり、トータルのオン抵抗は、１．２ｋΩから２．４ｋオームとなる。したがって、オン抵抗の仕様を満たすことが困難となる。しかも、トータルのオン抵抗が増大すると高速動作が困難となる。これを回避するため、閾値電圧を低下させてトータルのオン抵抗を低下させることが考えられる。しかし、この場合、リーク電流が増大するため、閾値電圧を低下させることは得策ではない。このため、図７に示す回路は、低電圧化に対応することは困難である。
【０００９】
一方、図８に示す回路において、ＮＡＮＤ回路１１を構成する各トランジスタは閾値電圧が低く設定されている。このため、電源電圧及び信号電圧を上記のように１．２Ｖから１．０Ｖに低電圧化した場合、ＮＭＯＳトランジスタＮ１、Ｎ２にオン抵抗は、それぞれ例えばほぼ２００Ωとなる。この程度のオン抵抗であれば、高速動作にそれ程影響を与えない。しかし、電源供給用のＮＭＯＳトランジスタＮ１３の閾値電圧はＮＡＮＤ回路１１を構成するトランジスタの閾値電圧より高く設定されている。このため、電源電圧及び信号電圧を１．０Ｖに低下させた場合、ＮＭＯＳトランジスタＮ１３のオン抵抗が１．２ｋΩとなる。したがって、トータルのオン抵抗が１．６ｋΩとなり、１．２ｋΩの仕様を満たすことが困難となる。しかも、トータルのオン抵抗が増大するため回路の高速動作が困難となる。
【００１０】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、論理回路部を低電圧化でき、且つ高速動作が可能な半導体集積回路を提供しようとするものである。
【００１１】
【課題を解決するための手段】
本発明の半導体集積回路は、上記課題を解決するため、複数の第１導電型の第１のトランジスタ及び複数の第２導電型の第２のトランジスタにより構成され、入力信号に応じて制御される論理回路部と、前記論理回路部に電源を供給する第１導電型の第３のトランジスタと、前記論理回路部の出力端に接続され、前記論理回路部が非動作時に前記出力端のレベルを設定する第２導電型の第４のトランジスタとを具備し、前記論理回路部を構成する第１、第２のトランジスタと、前記第３のトランジスタとを異なる電圧で制御することを特徴とする。
【００１２】
また、本発明の半導体集積回路は、複数の第１導電型の第１のトランジスタ及び複数の第２導電型の第２のトランジスタにより構成され、入力信号に応じて制御される論理回路部と、前記論理回路部に電源を供給する第２導電型の第３のトランジスタと、前記論理回路部の出力端に接続され、前記論理回路部が非動作時に前記出力端のレベルを設定する第１導電型の第４のトランジスタとを具備し、前記論理回路部を構成する第１、第２のトランジスタと、前記第３のトランジスタとを異なる電圧で制御することを特徴とする。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
【００１４】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すものであり、論理回路としてＳＭＴＣＭＯＳを用いた２入力のＮＡＮＤ回路を示している。図１において、ＮＡＮＤ回路１１は、ＰＭＰＳトランジスタＰ１１、Ｐ１２、及びＮＭＯＳトランジスタＮ１１、Ｎ１２により構成されている。ＰＭＯＳトランジスタＰ１１、Ｐ１２の閾値電圧は、それぞれ例えば−０．３５Ｖに設定され、ＮＭＯＳトランジスタＮ１１、Ｎ１２の閾値電圧は、それぞれ例えば０．３５Ｖに設定されている。すなわち、ＰＭＰＳトランジスタＰ１１、Ｐ１２、及びＮＭＯＳトランジスタＮ１１、Ｎ１２は、絶対値が等しい閾値電圧に設定されている。前記ＰＭＯＳトランジスタＰ１１、Ｐ１２のソースには、第１の電源電圧Ｖｄｄ１が供給されている。この第１の電源電圧Ｖｄｄ１は、例えば１．０Ｖである。これらＰＭＯＳトランジスタＰ１１、Ｐ１２のドレインはＮＭＯＳトランジスタＮ１１のドレインに接続されている。このＮＭＯＳトランジスタＮ１１のソースは、ＮＭＯＳトランジスタＮ１２のドレインに接続されている。これらトランジスタＰ１１、Ｎ１１、Ｐ１２、Ｎ１２のゲートに供給される入力信号Ａ、Ｂのハイレベルの電圧は例えば１．０Ｖであり、ローレベルの電圧は例えば０Ｖである。
【００１５】
前記ＮＭＯＳトランジスタＮ１２のソースと第２の電源電圧Ｖｓｓ１（例えば０Ｖ）の相互間には、ＮＡＮＤ回路１１に対する電源供給用のＮＭＯＳトランジスタＮ１３が接続されている。このトランジスタＮ１３の閾値電圧は、例えば０．３５Ｖに設定されている。このトランジスタＮ１３のゲートには、第１の制御信号ＳＣ１が供給される。この第１の制御信号ＳＣ１はローレベルの電圧が例えば−０．２Ｖであり、ハイレベルの電圧が例えば１．０Ｖ／１．２Ｖに設定されている。このトランジスタＮ１３は、第１の制御信号ＳＣ１に応じてＮＡＮＤ回路１１に対する電源の供給を制御する。
【００１６】
第１の制御信号ＳＣ１は、第１の制御回路ＣＮＴ１により生成される。この第１の制御回路ＣＮＴ１は例えばＣＭＯＳインバータ回路により構成されている。ＣＭＯＳインバータ回路を構成するＰＭＯＳトランジスタＰ１４とＮＭＯＳトランジスタＮ１４は、第１の電源電圧Ｖｄｄ１（後述する電源電圧Ｖｄｄ２でも可能）が供給されるノードと、第３の電源電圧Ｖｓｓ２が供給されるノードの相互間に直列接続されている。第３の電源電圧Ｖｓｓ２は、例えば−０．２Ｖに設定されている。前記トランジスタＰ１４、Ｎ１４のゲートには制御信号Ｃが供給されている。この制御信号のハイレベルの電圧は例えば１．０Ｖ、ローレベルの電圧は例えば０Ｖに設定されている。
【００１７】
ＮＡＮＤ回路１１の出力端ＯＵＴと第１の電源電圧Ｖｄｄ１が供給されるノードとの間には、出力レベル設定用のＰＭＯＳトランジスタＰ１３が接続されている。このトランジスタＰ１３の閾値電圧は、例えば−０．３５Ｖに設定されている。このトランジスタＰ１３のゲートには、第２の制御信号ＳＣ２が供給される。この第２の制御信号ＳＣ２はローレベルの電圧が例えば０Ｖであり、ハイレベルの電圧が例えば１．２Ｖに設定されている。前記トランジスタＰ１３は、第２の制御信号ＳＣ２に応じて、ＮＡＮＤ回路１１が非動作時において、出力端ＯＵＴを第１の電源電圧Ｖｄｄ１に保持する。
【００１８】
前記第２の制御信号ＳＣ２は、第２の制御回路ＣＮＴ２により生成される。この第２の制御回路ＣＮＴ２は例えばＣＭＯＳインバータ回路により構成されている。ＣＭＯＳインバータ回路を構成するＰＭＯＳトランジスタＰ１５とＮＭＯＳトランジスタＮ１５は、第４の電源電圧Ｖｄｄ２が供給されるノードと、第２の電源電圧Ｖｓｓ１が供給されるノードの相互間に直列接続されている。第４の電源電圧Ｖｄｄ２は、例えば１．２Ｖに設定されている。前記トランジスタＰ１５、Ｎ１５のゲートには、前記制御信号Ｃが供給されている。第２の制御信号ＳＣ２は０〜１．２Ｖに限定されるものではなく、０〜１．０Ｖ、−０．２Ｖ〜１．０Ｖ、−０．２Ｖ〜１．２Ｖとすることも可能である。この場合、Ｖｄｄ２はＶｄｄ１と同様に１．０Ｖとすればよい。
【００１９】
前記第１、第２の制御回路ＣＮＴ１、ＣＮＴ２を構成するＮＭＯＳトランジスタＮ１４、Ｎ１５の閾値電圧は、例えば０．３５Ｖに設定され、ＰＭＯＳトランジスタＰ１４、Ｐ１５の閾値電圧は、例えば−０．３５Ｖに設定されている。しかし、これらＮＭＯＳトランジスタＮ１４、Ｎ１５、ＰＭＯＳトランジスタＰ１４、Ｐ１５の閾値電圧は、０．３５Ｖ、−０．３５Ｖに限定されるものではない。
【００２０】
上記第１の実施形態によれば、ＮＡＮＤ回路１１を構成するトランジスタＰ１１、Ｐ１２、Ｎ１１、Ｎ１２、電源供給用のトランジスタＮ１３、及び出力レベル設定用のＰＭＯＳトランジスタＰ１３の閾値電圧を｜０．３５Ｖ｜（｜｜は絶対値を示す）に設定し、ＮＡＮＤ回路１１を構成するトランジスタＰ１１、Ｐ１２、Ｎ１１、Ｎ１２を制御する電圧と、電源供給用のトランジスタＮ１３、及び非動作時出力レベル設定用のトランジスタＰ１３を制御する電圧とを異なる電圧としている。このため、第１の電源電圧Ｖｄｄ１を従来の１．２Ｖから１．０Ｖに低下させた場合においても、ＮＭＯＳトランジスタのトータルのオン抵抗を仕様で定められた値よりも低く抑えることが可能であるため、高速動作が可能である。すなわち、電源電圧が１．０ＶにおけるトランジスタＮ１１、Ｎ１２、Ｎ１３のオン抵抗は、それぞれほぼ２００Ω，２００Ω、６００Ωであり、トータルのオン抵抗は、ほぼ１ＫΩである。したがって、オン抵抗を仕様で定められた１．２ｋΩよりも低く抑えることができる。
【００２１】
また、回路の動作時消費電力は電源電圧の二乗に比例する（Ｐ＝ｆ・Ｃ・Ｖ２（Ｐ：消費電力、ｆ：周波数、Ｃ：寄生容量、Ｖ：電源電圧）。図１に示す回路は、低い電源電圧（Ｖｄｄ１）により制御することができるため、消費電力を低減することができる。
【００２２】
さらに、非動作時電源供給用のトランジスタＮ１３のゲートに供給される第１の制御信号ＳＣ１のローレベルの電圧を−０．２Ｖに設定する。このため、閾値電圧の低いトランジスタＮ１３を確実にオフ状態とすることができ、リーク電流を抑制することができる。したがって、図１に示す回路は、オフリーク電流を削減できるため、携帯機器等に適用すると有利である。
【００２３】
しかも、ＮＡＮＤ回路１１を構成するＮＭＯＳトランジスタＮ１１、Ｎ１２と、電源供給用のＮＭＯＳトランジスタＮ１３の閾値電圧を揃えている。このため、ＮＡＮＤ回路１１を構成するＮＭＯＳトランジスタＮ１１、Ｎ１２と、ＮＭＯＳトランジスタＮ１３に対して１つのマスクを用いて不純物を注入できる。仮に、ＮＭＯＳトランジスタＮ１１、Ｎ１２と、ＮＭＯＳトランジスタＮ１３の閾値電圧が異なる場合、ＮＭＯＳトランジスタＮ１１、Ｎ１２に対する不純物の注入と、ＮＭＯＳトランジスタＮ１３に対する不純物の注入を２つのマスクを用いて行う必要がある。この場合、２つのマスクの合わせマージンを確保するため、トランジスタ１２とトランジスタ１３との相互間隔を広くする必要が生じる。すなわち、ＮＭＯＳトランジスタＮ１１、Ｎ１２と、ＮＭＯＳトランジスタＮ１３の閾値電圧が異なる場合、２つのマスクの合わせマージン分だけレイアウトの占有面積が増大するとともに、製造工程が増加する。
【００２４】
これに対して、第１の実施形態のように、ＮＭＯＳトランジスタＮ１１、Ｎ１２と、ＮＭＯＳトランジスタＮ１３の閾値電圧を揃えた場合、ＮＭＯＳトランジスタＮ１１、Ｎ１２に対する不純物の注入と、ＮＭＯＳトランジスタＮ１３に対する不純物の注入を１つのマスクを用いて同時に行うことができる。したがって、回路の占有面積の増大を抑えることが可能であるとともに、製造工程の増加を防止することができる。
【００２５】
（第２の実施形態）
図２は、本発明の第２の実施形態を示すものであり、論理回路としてＳＭＴＣＭＯＳを用いたＮＯＲ回路の例を示している。ＮＯＲ回路２１は、ＰＭＯＳトランジスタＰ２１、Ｐ２２、ＮＭＯＳトランジスタＮ２１、Ｎ２２により構成されている。ＰＭＯＳトランジスタＰ２１、Ｐ２２の閾値電圧は、例えば−０．３５Ｖに設定され、ＮＭＯＳトランジスタＮ２１、Ｎ２２の閾値電圧は、例えば０．３５Ｖに設定されている。ＰＭＯＳトランジスタＰ２１、Ｐ２２は直列接続され、ＰＭＯＳトランジスタＰ２２のドレインはＮＭＯＳトランジスタＮ２１、Ｎ２２のドレインに接続されている。ＮＭＯＳトランジスタＮ２１、Ｎ２２のソースは第２の電源電圧Ｖｓｓ１（０Ｖ）が供給されるノードに接続されている。トランジスタＰ２１、Ｎ２２、Ｐ２２、Ｎ２１のゲートに供給される入力信号Ａ、Ｂは、ローレベルの電圧が例えば０Ｖであり、ハイレベルの電圧が例えば１．０Ｖに設定されている。
【００２６】
ＮＯＲ回路２１の出力端ＯＵＴと第２の電源電圧Ｖｓｓ１が供給されるノードとの間には非動作時出力レベル設定用のＮＭＯＳトランジスタＮ２３が接続されている。このトランジスタＮ２３の閾値電圧は、例えば０．３５Ｖに設定されている。このトランジスタＮ２３のゲートには、第１の制御信号ＳＣ１が供給される。この第１の制御信号ＳＣ１はローレベルの電圧が例えば−０．２Ｖ（０Ｖでも可能）であり、ハイレベルの電圧が例えば１．０Ｖ（１．２Ｖでも可能）に設定されている。前記トランジスタＮ２３は、第１の制御信号ＳＣ１に応じて、ＮＯＲ回路２１が非動作時において、出力端ＯＵＴを第２の電源電圧Ｖｓｓ１に保持する。
【００２７】
前記第１の制御信号ＳＣ１は、第１の制御回路ＣＮＴ１により生成される。この第１の制御回路ＣＮＴ１は例えばＣＭＯＳインバータ回路により構成されている。ＣＭＯＳインバータ回路を構成するＰＭＯＳトランジスタＰ２４とＮＭＯＳトランジスタＮ２４は、第１の電源電圧Ｖｄｄ１（Ｖｄｄ２でも可能）が供給されるノードと、第３の電源電圧Ｖｓｓ２（Ｖｓｓ１でも可能）が供給されるノードの相互間に直列接続されている。第３の電源電圧Ｖｓｓ２は、例えば−０．２Ｖに設定されている。前記トランジスタＰ２４、Ｎ２４のゲートには、前記制御信号Ｃが供給されている。前記第１の制御信号ＳＣ１は−０．２Ｖから１Ｖに限定されるものではなく−０．２Ｖ／０Ｖ、１Ｖ／１．２Ｖでも可能である。
【００２８】
前記ＰＭＯＳトランジスタＰ２１のソースと第１の電源電圧Ｖｄｄ１（１．０Ｖ）が供給されるノードとの相互間には、電源供給用のＰＭＯＳトランジスタＰ２３が接続されている。このトランジスタの閾値電圧は、例えば−０．３５Ｖに設定されている。このトランジスタＰ２３のゲートには、第２の制御信号ＳＣ２が供給されている。この第２の制御信号ＳＣ２はローレベルの電圧が例えば０Ｖ（−０．２Ｖでも可能）であり、ハイレベルの電圧がＶｄｄ１より高い例えば１．２Ｖに設定されている。トランジスタＰ２３は、第２の制御信号ＳＣ２に応じて、ＮＯＲ回路２１に対する電源の供給を制御する。
【００２９】
前記第２の制御信号ＳＣ２は、第２の制御回路ＣＮＴ２により生成される。この第２の制御回路ＣＮＴ２は例えばＣＭＯＳインバータ回路により構成されている。ＣＭＯＳインバータ回路を構成するＰＭＯＳトランジスタＰ２５とＮＭＯＳトランジスタＮ２５は、第４の電源電圧Ｖｄｄ２が供給されるノードと、第２の電源電圧Ｖｓｓ１（Ｖｓｓ２でも可能）が供給されるノードの相互間に直列接続されている。第４の電源電圧Ｖｄｄ２は、例えば１．２Ｖに設定されている。前記トランジスタＰ２５、Ｎ２５のゲートには制御信号Ｃが供給されている。第２の制御信号ＳＣ２は０〜１．２Ｖに限定されるものではなく、−０．２ｖ〜１．２Ｖとすることも可能である。
【００３０】
前記第１、第２の制御回路ＣＮＴ１、ＣＮＴ２を構成するＮＭＯＳトランジスタＮ２４、Ｎ２５の閾値電圧は、例えば０．３５Ｖに設定され、ＰＭＯＳトランジスタＰ２４、Ｐ２５の閾値電圧は、例えば−０．３５Ｖに設定されている。しかし、これらＮＭＯＳトランジスタＮ２４、Ｎ２５、ＰＭＯＳトランジスタＰ２４、Ｐ２５の閾値電圧は、０．３５Ｖ、−０．３５Ｖに限定されるものではない。
【００３１】
上記第２の実施形態によれば、ＮＯＲ回路２１を構成するトランジスタＰ２１、Ｐ２２、Ｎ２１、Ｎ２２、電源供給用のトランジスタＰ２３、及び出力レベル設定用のＮ２３の閾値電圧を｜０．３５Ｖ｜に設定し、ＮＯＲ回路２１を構成する複数のトランジスタと、出力レベル設定用のトランジスタＮ２３及び電源供給用のトランジスタＰ２３を異なる電圧で制御している。このため、第１の電源電圧Ｖｄｄ１を従来の１．２Ｖから１．０Ｖに低下させた場合においても、ＮＭＯＳトランジスタのトータルのオン抵抗を規定値よりも低く抑えることが可能であるため、高速動作が可能である。
【００３２】
さらに、トランジスタＮ２３のゲートに供給される第１の制御信号ＳＣ１のローレベルの電圧を−０．２Ｖに設定し、トランジスタＰ２３のゲートに供給される第２の制御信号ＳＣ２のハイレベルの電圧を１．２Ｖに設定している。このため、閾値電圧の低いトランジスタＮ２３、Ｐ２３を確実にオフ状態とすることができ、リーク電流を抑制することができる。
【００３３】
しかも、ＮＯＲ回路２１を構成するＮＭＯＳトランジスタＮ２１、Ｎ２２と、出力レベル設定用のＮＭＯＳトランジスタＮ２３の閾値電圧を揃えている。このため、ＮＯＲ回路２１を構成するＮＭＯＳトランジスタＮ２１、Ｎ２２と、ＮＭＯＳトランジスタＮ２３に対する不純物の注入を１つのマスクを用いて同時に行うことができる。したがって、レイアウトの占有面積の増大、及び製造工程の増加を防止できる。
【００３４】
（第３の実施形態）
図３は、本発明の第３の実施形態を示しており、第１の実施形態と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００３５】
第１の実施形態において、ＮＡＮＤ回路１１を構成するトランジスタＰ１１、Ｐ１２、Ｎ１１、Ｎ１２、電源供給用のトランジスタＮ１３、出力レベル設定用のトランジスタＰ１３の閾値電圧を全て｜０．３５Ｖ｜に設定した。これに対して、第３の実施形態においては、ＮＡＮＤ回路１１を構成するトランジスタＰ１１、Ｐ１２、Ｎ１１、Ｎ１２の閾値電圧を｜０．３５Ｖ｜に設定し、電源供給用のトランジスタＮ３３の閾値電圧を例えば０．５５Ｖに設定している。さらに、出力レベル設定用のトランジスタＰ３３の閾値電圧を例えば−０．５５Ｖ又は−０．３５Ｖに設定している。
【００３６】
トランジスタＮ３３のゲート、及びトランジスタＰ３３のゲートに供給される制御信号ＳＣは、ローレベルの電圧が例えば０Ｖに設定される。また、ハイレベルの電圧は、ＮＭＯＳトランジスタＮ３３、及びＰＭＯＳトランジスタＰ３３の閾値電圧が｜０．５５Ｖ｜の場合、例えばは１．２Ｖに設定され、閾値電圧が０．３５Ｖの場合１．０Ｖ又は１．２Ｖに設定される。
【００３７】
図４は、前記制御信号ＳＣを生成する制御回路の一例を示すものであり、図３と同一部分には同一符号を付す。
【００３８】
制御回路ＣＮＴは、ＣＭＯＳインバータ回路により構成されている。すなわち、ＣＭＯＳインバータ回路を構成するＰＭＯＳトランジスタＰ４１とＮＭＯＳトランジスタＮ４１は、第１の電源電圧Ｖｄｄ１又は第４の電源電圧Ｖｄｄ２が供給されるノードと、第２の電源電圧Ｖｓｓ１（Ｖｓｓ２）が供給されるノードの相互間に直列接続されている。制御信号ＳＣのハイレベルの電圧は、ＮＭＯＳトランジスタＮ３３、及びＰＭＯＳトランジスタＰ３３の閾値電圧が｜０．５５Ｖ｜の場合、第１の電源電圧Ｖｄｄ１又は第４の電源電圧Ｖｄｄ２、例えば１．０Ｖ又は１．２Ｖに設定され、閾値電圧が｜０．３５Ｖ｜の場合、第４の電源電圧Ｖｄｄ２（１．２Ｖ）に設定される。前記トランジスタＰ４１、Ｎ４１のゲートには、前記制御信号Ｃが供給されている。
【００３９】
上記第３の実施形態によれば、ＮＡＮＤ回路１１を構成するトランジスタＰ１１、Ｐ１２、Ｎ１１、Ｎ１２の閾値電圧を｜０．３５Ｖ｜に設定して、第１の電源電圧Ｖｄｄ１（１．０Ｖ）により制御し、電源供給用のトランジスタＮ３３は、閾値電圧を０．５５Ｖに設定し、第１の電源電圧Ｖｄｄ１より高い電圧により制御している。このため、トータルのオン抵抗の増加を防止することができ、高速動作が可能である。すなわち、電源電圧が１．０ＶにおけるトランジスタＮ１１、Ｎ１２のオン抵抗は、それぞれほぼ２００Ωであり、電源電圧が１．２ＶにおけるトランジスタＮ３３のオン抵抗はほぼ６００Ωである。したがって、トータルのオン抵抗は、１ｋΩであり、オン抵抗を仕様で定められた値よりも低く抑えることができる。
【００４０】
また、ＮＡＮＤ回路１１の電源電圧を低くすることができるため、消費電力を低減することが可能である。
【００４１】
さらに、ＮＭＯＳトランジスタＮ３３、ＰＭＯＳトランジスタＰ３３を同一の制御信号ＳＣにより制御できるため、制御信号を生成するための制御回路ＣＮＴの構成を簡単化できる利点を有している。
【００４２】
（第４の実施形態）
図５は、本発明の第４の実施形態を示すものであり、ＳＭＴＣＭＯＳを用いたＮＯＲ回路を示している。図５において、図２と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００４３】
図５において、ＮＯＲ回路２１を構成する複数のトランジスタの閾値電圧は、例えば｜０．３５Ｖ｜に設定されている。電源供給用のＰＭＯＳトランジスタＰ５１の閾値電圧は、例えば−０．５５Ｖに設定されている。このトランジスタのゲートには制御信号ＳＣが供給される。この制御信号ＳＣは、ローレベルの電圧が例えば−０．２Ｖに設定され、ハイレベルの電圧が例えば１．０Ｖ（１．２Ｖでも可能）に設定されている。また、出力レベル設定用のＮＭＯＳトランジスタＮ５１の閾値電圧は、例えば０．５５Ｖ又は０．３５Ｖに設定されている。このトランジスタＮ５１のゲートには前記制御信号ＳＣが供給される。
【００４４】
図６は、前記制御信号ＳＣを生成する制御回路の一例を示している。この制御回路ＣＮＴは、直列接続された第１、第２のＣＭＯＳインバータ回路により構成されている。第１のＣＭＯＳインバータ回路は、ＰＭＯＳトランジスタＰ６１、ＮＭＯＳトランジスタＮ６１により構成されている。これらトランジスタＰ６１、Ｎ６１は、第１の電源電圧Ｖｄｄ１（１．０Ｖ）（Ｖｄｄ２＝１．２Ｖでも可能）が供給されるノードと、第３の電源電圧Ｖｓｓ２（−０．２Ｖ）が供給されるノードの相互間に直列接続されている。これらトランジスタＰ６１、Ｎ６１のゲートには制御信号Ｃが供給される。
【００４５】
第２のＣＭＯＳインバータ回路は、ＰＭＯＳトランジスタＰ６２、ＮＭＯＳトランジスタＮ６２により構成されている。これらトランジスタＰ６２、Ｎ６２は、第１の電源電圧Ｖｄｄ１（１．０Ｖ）が供給されるノードと、第３の電源電圧Ｖｓｓ２（−０．２Ｖ）が供給されるノードの相互間に直列接続されている。これらトランジスタのゲートは、前記トランジスタＰ６１、Ｎ６１の接続ノードに接続されている。また、トランジスタＰ６２、Ｎ６２の接続ノードは、前記トランジスタＰ５１、Ｎ５１のゲートに接続されている。
【００４６】
上記第４の実施形態によれば、ＮＯＲ回路２１を構成するトランジスタＰ２１、Ｐ２２、Ｎ２１、Ｎ２２の閾値電圧を｜０．３５Ｖ｜に設定して、第１の電源電圧Ｖｄｄ１（１．０Ｖ）により制御し、電源供給用のトランジスタＰ５１は、閾値電圧を−０．５５Ｖに設定し、第１の電源電圧Ｖｄｄ１と負電圧−０．２Ｖにより制御している。このため、トータルのオン抵抗の増加を防止することができ、高速動作が可能である。ちなみに、電圧が−０．２ＶにおけるトランジスタＰ５１のオン抵抗はほぼ６００Ωである。したがって、トータルのオン抵抗は、ほぼ１ｋΩであり、オン抵抗を仕様で定められた値よりも低く抑えることができる。
【００４７】
また、ＮＯＲ回路２１の電源電圧を低くすることができるため、消費電力を低減することが可能である。
【００４８】
さらに、ＰＭＯＳトランジスタＰ５１、ＮＭＯＳトランジスタＮ５１を同一の制御信号ＳＣにより制御できるため、制御信号を生成するための制御回路ＣＮＴの構成を簡単化できる利点を有している。
【００４９】
尚、上記第１乃至第４の電源電圧、及びトランジスタの閾値電圧は、各実施形態に記載した値に限定されるものではなく、変形実施可能である。
【００５０】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００５１】
【発明の効果】
以上、詳述したように本発明によれば、論理回路部を低電圧化でき、且つ高速動作が可能な半導体集積回路を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す回路図。
【図２】本発明の第２の実施形態を示す回路図。
【図３】本発明の第３の実施形態を示す回路図。
【図４】本発明の第３の実施形態を示すものであり、制御回路を含む例を示す回路図。
【図５】本発明の第４の実施形態を示す回路図。
【図６】本発明の第４の実施形態を示すものであり、制御回路を含む例を示す回路図。
【図７】従来の２入力ＮＡＮＤ回路の一例を示す回路図。
【図８】ＳＭＴＣＭＯＳを適用した従来の２入力ＮＡＮＤ回路の一例を示す回路図。
【符号の説明】
１１…ＮＡＮＤ回路、
Ｎ１３、Ｎ３３…電源供給用のＮＭＯＳトランジスタ、
Ｐ１３、Ｐ３３…出力レベル設定用のＰＭＯＳトランジスタ、
Ｖｄｄ１…第１の電源電圧、
Ｖｓｓ１…第２の電源電圧、
Ｖｓｓ２…第３の電源電圧、
Ｖｄｄ２…第４の電源電圧、
２１…ＮＯＲ回路、
Ｐ２３、Ｐ５１…電源供給用のＰＭＯＳトランジスタ、
Ｎ２３、Ｎ５１…出力レベル設定用のＰＭＯＳトランジスタ、
ＣＮＴ１、ＣＮＴ２…第１、第２の制御回路、
ＣＮＴ…制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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