(57)【特許請求の範囲】
【請求項１】
半導体基板に設けられた第１及び第２の電源端子と、
前記半導体基板上に、それぞれ直線状に並べて配設されるとともに直列に接続された複数の正規の抵抗素子を有し、前記第１及び第２の電源端子間に直列に接続され、相互にほぼ同一形状をした正規の直列抵抗体を複数備え、
複数の前記正規の直列抵抗体は、端部を揃えてほぼ等間隔かつほぼ平行に配置されており、
前記正規の直列抵抗体が平行配置されている領域の両配置方向側の前記半導体基板上に、前記正規の直列抵抗体とほぼ平行に、かつ両端に配置された前記正規の直列抵抗体に対し各々前記正規の直列抵抗体相互の間隔とほぼ同じ間隔を持つように配設され、前記正規の直列抵抗体とほぼ同一形状の第１及び第２のダミー直列抵抗体をさらに備える、抵抗網。
【請求項２】
半導体基板に設けられた第１及び第２の電源端子と、
前記半導体基板上に、それぞれ直線状に並べてほぼ等間隔に配置されるとともに前記第１及び第２の電源端子を結ぶ電流経路中において直列に接続され相互にほぼ同一の形状を持つ複数の正規の抵抗素子を有する正規の直列抵抗体と、
前記正規の抵抗素子の直線状の並びの両方向の延長線上に、それぞれ、前記正規の直列抵抗体の直線状の並びの両端に配置された前記正規の抵抗素子に対し前記正規の抵抗素子相互の間隔とほぼ同じ間隔を持つように配設され、前記正規の抵抗素子とほぼ同一の形状を持つ第１及び第２のダミー抵抗素子と
を備え、
前記正規の直列抵抗体は、相互にほぼ同一形状を有し、端部を揃えて等間隔かつほぼ平行に配置され、前記第１及び第２の電源端子間に直列に接続された複数の正規の直列抵抗体を含み、
複数の前記正規の直列抵抗体が平行配置されている領域の両配置方向側の前記半導体基板上に、前記正規の直列抵抗体とほぼ平行に、かつ両端に配置された前記正規の直列抵抗体に対し各々前記正規の直列抵抗体相互の間隔とほぼ同じ間隔を持つように配設され、前記正規の直列抵抗体とほぼ同一形状の第１及び第２のダミー直列抵抗体をさらに備える、抵抗網。
【請求項３】
半導体基板に設けられた第１及び第２の電源端子と、
前記半導体基板上に、それぞれ直線状に並べてほぼ等間隔に配置されるとともに前記第１及び第２の電源端子を結ぶ電流経路中において直列に接続され相互にほぼ同一の形状を持つ複数の正規の抵抗素子を有し、相互にほぼ同一形状を持ち、端部を揃えて等間隔かつほぼ平行に配置され、前記第１及び第２の電源端子間に直列に接続された複数の正規の直列抵抗体と、
前記複数の正規の直列抵抗体の全体を囲むように前記半導体基板上に形成された環状のダミーブロックとを備え、
前記ダミーブロックは、
前記複数の正規の直列抵抗体が平行配置されている領域の両配置方向側では、前記正規の直列抵抗体とほぼ平行に、かつ両端に配置された前記正規の直列抵抗体に対し各々前記正規の直列抵抗体相互の間隔とほぼ同じ間隔を持つように配置されるとともに、前記正規の抵抗素子の直線状の並びの両延長線方向側では、それぞれ、前記正規の直列抵抗体の直線状の並びの両端に配置された前記正規の抵抗素子に対し前記正規の抵抗素子相互の間隔とほぼ同じ間隔を持つように配設され、
前記複数の正規の直列抵抗体が平行配置されている領域の両配置方向側では、前記正規の抵抗素子幅以上の幅を持つとともに、前記正規の抵抗素子の直線状の並びの両延長線方向側では、前記正規の抵抗素子の長さ以上の幅を持ち、
前記直列抵抗体と同じ材料で同時に形成され、
前記ダミーブロックは、接地されていることを特徴とする、抵抗網。
【請求項４】
半導体基板上に設けられ、第１及び第２のノードを所定の電圧にすることを目的として第３及び第４のノードに所定の電圧を印加するために第１及び第２の電源電圧が供給される第１及び第２の電源端子と、
前記半導体基板上に配設され、前記第１のノードと前記第２のノードとの間に直列に接続された所定の数の正規の抵抗素子を有する複数の正規の直列抵抗体と、
前記半導体基板上に設けられ、複数の前記正規の直列抵抗体の両端部を、各々接続する複数のインターメッシュ抵抗素子と、
一つの前記正規の直列抵抗体が有する前記正規の抵抗素子と同数のダミー抵抗素子を有し、複数の前記正規の直列抵抗体の形成領域の一方側の前記半導体基板上に、前記第１のノードと前記第３のノードとの間に接続された第１のダミー直列抵抗体と、
一つの前記正規の直列抵抗体が有する前記正規の抵抗素子と同数のダミー抵抗素子を有し、複数の前記正規の直列抵抗体の形成領域の他方側の前記半導体基板上に、前記第２のノードと前記第４のノードとの間に接続された第２のダミー直列抵抗体と、
前記第１のノードと前記第３のノードとの間に接続された第１のダミーインターメッシュ抵抗素子と、
前記第２のノードと前記第４のノードとの間に接続された第２のダミーインターメッシュ抵抗素子とを備える、抵抗網を用いた参照電圧発生回路。
【請求項５】
前記第１の電源端子に接続された非反転入力端子、前記第１のノードに接続された反転入力端子、及び前記第３のノードに接続された出力端子を持つ第１の演算増幅器と、
前記第２の電源端子に接続された非反転入力端子、前記第２のノードに接続された反転入力端子、及び前記第４のノードに接続された出力端子を持つ第２の演算増幅器と
をさらに備える、請求項４記載の抵抗網を用いた参照電圧発生回路。
【請求項６】
前記第１の電源端子に接続された反転入力端子、前記第１のノードに接続された非反転入力端子、及び出力端子を持つ第１の演算増幅器と、
前記第１の演算増幅器の前記出力端子に接続された制御電極、前記第１の電源電圧とは異なる第３の電源電圧が与えられる第１の電流電極、及び前記第３のノードに接続された第２の電流電極を持つ第１のトランジスタと、
前記第２の電源端子に接続された反転入力端子、前記第２のノードに接続された非反転入力端子、及び出力端子を持つ第２の演算増幅器と、
前記第１の演算増幅器の前記出力端子に接続された制御電極、前記第２の電源電圧とは異なる第４の電源電圧が与えられる第１の電流電極、及び前記第４のノードに接続された第２の電流電極を持つ第２のトランジスタと
をさらに備える、請求項４記載の抵抗網を用いた参照電圧発生回路。
【請求項７】
請求項１ないし請求項３のいずれかに記載の抵抗網を用いて発生した参照電圧、または請求項４ないし請求項６のいずれかに記載の抵抗網を用いた参照電圧発生回路が発生した参照電圧を使用して、アナログ信号からディジタル信号への変換を行うことを特徴とする、Ａ／Ｄコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、抵抗網を用いてアナログ／ディジタル変換（以下Ａ／Ｄ変換という。）の基準となる参照電圧を生成する参照電圧発生回路、及びこの参照電圧発生回路を有するＡ／Ｄコンバータに関するものであり、特に、誤差の少ない均一な電位差を持つ複数の参照電圧を発生するための抵抗網、抵抗網を用いた参照電圧発生回路、及び抵抗網を用いた参照電圧発生回路を有するＡ／Ｄコンバータ（以下ＡＤＣという。）に関するものである。
【０００２】
【従来の技術】
従来の抵抗網で形成される参照電圧発生回路を有するＡＤＣの構成の概要を図１４に示す。図１４において、１は抵抗網を用いて構成され基準電圧（Ｖｒｂ，Ｖｒｔ）を抵抗分割して参照電圧を生成する参照電圧発生回路、２は参照電圧発生回路１の参照電圧と入力電圧（Ｖｉｎ）との大小関係を判定するコンパレータアレー、３はコンパレータアレー２の比較結果をディジタルコードにするためのロジック部である。
【０００３】
抵抗網は、基準電圧Ｖｒｂ，Ｖｒｔが与えられる電源端子４，５の間に、正規の単位抵抗素子を直列に接続して形成される。ＭビットのＡＤＣには、２Ｍ個の正規の単位抵抗素子が必要である。以下単位抵抗素子を単に抵抗素子という。多ビットのＡＤＣでは、Ｍの値が大きくなると、抵抗網のサイズを縮小するため、しばしば、図１５に示すように数個〜十数個の正規の抵抗素子Ｒ１〜ＲＬを一つのブロックとして、これらのブロックＢ１〜ＢＮ毎にＮ回折り返して抵抗網が形成される。一つのブロックは、複数の正規の抵抗素子Ｒ１〜ＲＬを一直線上に等間隔に配置するとともに直列に接続して構成した正規の直列抵抗体よりなる。上位桁と下位桁とに分けて複数回の比較によりＡ／Ｄ変換を行う場合、例えば、上位と下位とに２つに分けて比較を行う場合には、各ブロックＢ１〜ＢＮ間には上位桁の比較を行うためにそれぞれタップ６が設けられ、各正規の抵抗素子Ｒ１〜ＲＬ間には下位桁の比較を行うためにそれぞれタップ７が設けられる。
【０００４】
一般的に、多ビットのＡＤＣでは、この種の抵抗網において生成される単位参照電圧（１ＬＳＢ）が非常に小さくなる。例えば、１０ビットＡＤＣの参照電圧発生回路に印加する基準電圧の差（Ｖｒｔ−Ｖｒｂ）が１Ｖの場合、１ＬＳＢは１／１０２４Ｖ、つまりほぼ１ｍＶと非常に小さな値となる。この参照電圧が正確に生成されないとＡＤＣにおいて十分な精度を有する変換を行うことができない。すなわち、変換精度を向上させるには、参照電圧発生回１を構成している正規の抵抗素子の抵抗値の精度をよくすればよい。
また、多ビットのＡＤＣでは比較時の電荷の流出入により、参照電圧がＳ字状の誤差を持つ。図２０は、１０ビット精度のＡＤＣについて、変換速度が２０ＭＳ／ｓ、全正規の抵抗素子の抵抗値が５００Ω、各電圧比較器の入力容量が４ｐＦの場合における、Ｓ字状の誤差の状況を示すグラフである。図２０において、縦軸にタップ電圧のパーセント誤差をとり、横軸に正規の抵抗素子の位置をとっている。
【０００５】
このＳ字状の誤差は、正規の抵抗素子全体の抵抗値に比例する。このＳ字状の誤差を低減する手段として、しばしば、図２１に示すように抵抗網に並列に、抵抗値の小さいインターメッシュ抵抗素子ＩＲ１〜ＩＲｕが挿入される。インターメッシュ抵抗素子ＩＲ１は、ブロックＢ１の正規の抵抗素子Ｒ１の端子のうちで正規の抵抗素子Ｒ２が接続されている端子の反対の端子と、ブロックＢ２の正規の抵抗素子Ｒ１の端子のうちで正規の抵抗素子Ｒ２が接続されている端子の反対の端子との間に接続される。インターメッシュ抵抗素子ＩＲ２は、ブロックＢ３の正規の抵抗素子Ｒ１の端子のうちで正規の抵抗素子Ｒ２が接続されている端子の反対の端子と、図示を省略しているブロックＢ４の正規の抵抗素子Ｒ１の端子のうちで正規の抵抗素子Ｒ２が接続されている端子の反対の端子との間に接続される。このように奇数番目のブロックと偶数番目のブロックの正規の抵抗素子Ｒ１の端子間に接続し、このような構成をブロックＢＮ−１とブロックＢＮまで繰り返し形成する。
この時、インターメッシュ抵抗素子の接続ノードと抵抗網の接続ノードとの間（ＡとＢの間、Ａ´とＢ´の間など）で電圧値を一致させるために、ノード間の抵抗網の抵抗値（各正規の抵抗素子間の配線の抵抗も含む。）の比とインターメッシュ抵抗素子の抵抗値（ノード間の配線の抵抗も含む。）の比を、一定に制御せねばならない。例えば、抵抗網の各ノード間の抵抗値の比が、２：１：１：…：１：２であれば、各インターメッシュ抵抗素子の両端のノード間の抵抗値の比も２：１：１：…：１：２と合わせねばならない。ブロックＢ１とＢ２のノード間、及びブロックＢＮ−１とＢＮのノード間以外は、同一パターンの繰り返しで設計されるため、比率を合わせることは容易だが、両端に関しては設計パターンが異なるため、つまりブロックＢ１，ＢＮの外側にはそれらのブロックと同じパターンの正規の抵抗素子が存在しないため、比率を合わせることが困難である。このため、ノードＡとＢ、ノードＡ´とＢ´との間で電圧値が一致せず、参照電圧の精度が低下していた。
【０００６】
【発明が解決しようとする課題】
従来の抵抗網を用いた参照電圧発生回路は、図１５のように構成された抵抗網を用いており、各正規の抵抗素子を同一形状に形成しようとしても、各ブロックの配置の粗密の違いにより、抵抗網の両端のブロックＢ１，ＢＮと内側のブロックＢ２〜ＢＮ−１とで、正規の抵抗素子の仕上がりが均一にならない。そして、単位面積当たりの正規の抵抗素子数が少なくなる配置の粗なブロックＢ１，ＢＮの正規の抵抗素子、つまり片側にしか他のブロックが存在しないようなブロックの正規の抵抗素子は、配置の密なブロックＢ２〜ＢＮ−１の正規の抵抗素子、つまりその両側に他のブロックが存在するブロックのの抵抗素子より太く仕上がる。
そのため、各ブロックＢ１〜ＢＮの抵抗値は、ブロックＢ１，ＢＮがブロックＢ２〜ＢＮ−１より大きくなる。このような抵抗網を用いて参照電圧を発生させると、抵抗網の一方端のブロックＢ１で内側のブロックＢ２〜ＢＮ−１より大きな電圧上昇が起き、他方端のブロックＢＮで内側のブロックＢ２〜ＢＮ−１より大きな電圧降下が起こる。本来は、図１６に示した点線のように抵抗数の増加に比例して抵抗値が増加し、抵抗値の増加に比例して参照電圧も増加するものである。しかし、ブロックＢ１，ＢＮの抵抗値が他のブロックより大きいために、図１６に示す実線のように折れ曲がっている。この参照電圧の誤差は、図１７のようなＡＤＣの出力の積分非直線性（ＩＮＬ）の原因となっていた。ただし、図１７はＩＮＬを模式的に示したもので、量子化誤差やノイズによる誤差は示していない。
各ブロック内の両端の正規の抵抗素子Ｒ１，ＲＬと内側の正規の抵抗素子Ｒ２〜ＲＬ−１との間でも、同様の現象が観測される。この場合もやはり、各ブロックＢ１〜ＢＮの両端の正規の抵抗素子Ｒ１，ＲＬの抵抗値が、内側の正規の抵抗素子Ｒ２〜ＲＬ−１よりも大きくなり、参照電圧と正規の抵抗素子数との関係が比例関係にならない。そのため、図１８に示すように、各正規の抵抗素子の端子に現れる参照電圧の値は、理想分布からずれる。この誤差は、図１９に示すように、各ブロック単位でＡＤＣの出力を観た場合のＩＮＬの原因となる。ただし、図１９に示したＩＮＬも模式的に示されたもので、量子化誤差やノイズによる誤差は示されていない。
【０００７】
また、従来のインターメッシュ抵抗素子を伴う抵抗網を用いる参照電圧発生回路は、図２１のような抵抗網を用いており、一般的に、ブロックＢ１とインターメッシュ抵抗素子ＩＲ１との接続ノードとブロックＢ２とインターメッシュ抵抗素子ＩＲ１との接続ノード間の抵抗値、及びブロックＢＮ−１とインターメッシュ抵抗素子ＩＲｕとの接続ノードとブロックＢＮとインターメッシュ抵抗素子ＩＲｕとの接続ノード間の抵抗値（抵抗網とインターメッシュ抵抗素子の合成抵抗）が、ブロックＢ３〜ＢＮ−２のような内側のブロックとインターメッシュ抵抗素子との接続ノード間の抵抗値よりも大きくなる。この場合の参照電圧の分布を、図２２に示す。この場合、ブロックＢ１とＢ２に関する前述のノード間、及びブロックＢＮ−１とＢＮに関する前述のノード間で合成抵抗値が大きくなっているため、参照電圧分布は、電源電圧Ｖｒｂが与えられる第１の電源端子４からノードＡまでは理想分布より大きく、ノードＡ´から電源電圧Ｖｒｔが与えられる第２の電源端子５までは、理想分布より小さくなる。この結果、ＡＤＣは、電源電圧Ｖｒｂに近い低い電圧を変換するとき、参照電圧が理想的な値よりも高くなっているため、実際の入力電圧Ｖｉｎの値より小さな値を示すコードを出力する場合が発生する。そして、電源電圧ＶｒｂとＶｒｔの中間電圧に近づくにつれてこのような誤動作は発生し難くなる。さらに、電源電圧Ｖｒｔに近い高い電圧を変換するとき、参照電圧が理想的な値よりも低くなっているため、実際の入力電圧Ｖｉｎの値より大きな値を示すコードを出力する場合が発生する。図２３にこの場合に対応するＩＮＬの概念図を示す。ただし、量子化誤差やノイズによる誤差は示していない。
【０００８】
この発明は上記の問題点を解消するためになされてもので、多ビットのＡ／Ｄコンバータにおいてよく使用される、上記のような抵抗網を有する参照電圧発生回路が出力する参照電圧の精度を高めることを目的としている。また同時に、ＡＤＣにおける出力の積分非直線性を低減することも目的としている。
【０００９】
【課題を解決するための手段】
第１の発明に係る抵抗網は、半導体基板に設けられた第１及び第２の電源端子と、前記半導体基板上に、それぞれ直線状に並べて配設されるとともに直列に接続された複数の正規の抵抗素子を有し、前記第１及び第２の電源端子間に直列に接続され、相互にほぼ同一形状をした正規の直列抵抗体を複数備え、複数の前記正規の直列抵抗体は、端部を揃えてほぼ等間隔かつほぼ平行に配置されており、前記正規の直列抵抗体が平行配置されている領域の両配置方向側の前記半導体基板上に、前記正規の直列抵抗体とほぼ平行に、かつ両端に配置された前記正規の直列抵抗体に対し各々前記正規の直列抵抗体相互の間隔とほぼ同じ間隔を持つように配設され、前記正規の直列抵抗体とほぼ同一形状の第１及び第２のダミー直列抵抗体をさらに備えて構成される。
【００１０】
第２の発明に係る抵抗網は、半導体基板に設けられた第１及び第２の電源端子と、前記半導体基板上に、それぞれ直線状に並べてほぼ等間隔に配置されるとともに前記第１及び第２の電源端子を結ぶ電流経路中において直列に接続され相互にほぼ同一の形状を持つ複数の正規の抵抗素子を有する正規の直列抵抗体と、前記正規の抵抗素子の直線状の並びの両方向の延長線上に、それぞれ、前記正規の直列抵抗体の直線状の並びの両端に配置された前記正規の抵抗素子に対し前記正規の抵抗素子相互の間隔とほぼ同じ間隔を持つように配設され、前記正規の抵抗素子とほぼ同一の形状を持つ第１及び第２のダミー抵抗素子とを備え、前記正規の直列抵抗体は、相互にほぼ同一形状を有し、端部を揃えて等間隔かつほぼ平行に配置され、前記第１及び第２の電源端子間に直列に接続された複数の正規の直列抵抗体を含み、複数の前記正規の直列抵抗体が平行配置されている領域の両配置方向側の前記半導体基板上に、前記正規の直列抵抗体とほぼ平行に、かつ両端に配置された前記正規の直列抵抗体に対し各々前記正規の直列抵抗体相互の間隔とほぼ同じ間隔を持つように配設され、前記正規の直列抵抗体とほぼ同一形状の第１及び第２のダミー直列抵抗体をさらに備えて構成される。
【００１３】
第３の発明に係る抵抗網は、半導体基板に設けられた第１及び第２の電源端子と、前記半導体基板上に、それぞれ直線状に並べてほぼ等間隔に配置されるとともに前記第１及び第２の電源端子を結ぶ電流経路中において直列に接続され相互にほぼ同一の形状を持つ複数の正規の抵抗素子を有し、相互にほぼ同一形状を持ち、端部を揃えて等間隔かつほぼ平行に配置され、前記第１及び第２の電源端子間に直列に接続された複数の正規の直列抵抗体と、前記複数の正規の直列抵抗体の全体を囲むように前記半導体基板上に形成された環状のダミーブロックとを備え、前記ダミーブロックは、前記複数の正規の直列抵抗体が平行配置されている領域の両配置方向側では、前記正規の直列抵抗体とほぼ平行に、かつ両端に配置された前記正規の直列抵抗体に対し各々前記正規の直列抵抗体相互の間隔とほぼ同じ間隔を持つように配置されるとともに、前記正規の抵抗素子の直線状の並びの両延長線方向側では、それぞれ、前記正規の直列抵抗体の直線状の並びの両端に配置された前記正規の抵抗素子に対し前記正規の抵抗素子相互の間隔とほぼ同じ間隔を持つように配設され、前記複数の正規の直列抵抗体が平行配置されている領域の両配置方向側では、前記正規の抵抗素子幅以上の幅を持つとともに、前記正規の抵抗素子の直線状の並びの両延長線方向側では、前記正規の抵抗素子の長さ以上の幅を持ち、前記直列抵抗体と同じ材料で同時に形成され、前記ダミーブロックは、接地されていることを特徴とする。
【００１５】
第４の発明に係る抵抗網を用いた参照電圧発生回路は、半導体基板上に設けられ、第１及び第２のノードを所定の電圧にすることを目的として第３及び第４のノードに所定の電圧を印加するために第１及び第２の電源電圧が供給される第１及び第２の電源端子と、前記半導体基板上に配設され、前記第１のノードと前記第２のノードとの間に直列に接続された所定の数の正規の抵抗素子を有する複数の正規の直列抵抗体と、前記半導体基板上に設けられ、複数の前記正規の直列抵抗体の両端部を、各々接続する複数のインターメッシュ抵抗素子と、一つの前記正規の直列抵抗体が有する前記正規の抵抗素子と同数のダミー抵抗素子を有し、複数の前記正規の直列抵抗体の形成領域の一方側の前記半導体基板上に、前記第１のノードと前記第３のノードとの間に接続された第１のダミー直列抵抗体と、一つの前記正規の直列抵抗体が有する前記正規の抵抗素子と同数のダミー抵抗素子を有し、複数の前記正規の直列抵抗体の形成領域の他方側の前記半導体基板上に、前記第２のノードと前記第４のノードとの間に接続された第２のダミー直列抵抗体と、前記第１のノードと前記第３のノードとの間に接続された第１のダミーインターメッシュ抵抗素子と、前記第２のノードと前記第４のノードとの間に接続された第２のダミーインターメッシュ抵抗素子とを備えて構成される。
【００１６】
第５の発明に係る抵抗網を用いた参照電圧発生回路は、第４の発明の参照電圧発生回路において、前記第１の電源端子に接続された非反転入力端子、前記第１のノードに接続された反転入力端子、及び前記第３のノードに接続された出力端子を持つ第１の演算増幅器と、前記第２の電源端子に接続された非反転入力端子、前記第２のノードに接続された反転入力端子、及び前記第４のノードに接続された出力端子を持つ第２の演算増幅器とをさらに備えて構成される。
【００１７】
第６の発明に係る参照電圧発生回路は、第４の発明の参照電圧発生回路において、前記第１の電源端子に接続された反転入力端子、前記第１のノードに接続された非反転入力端子、及び出力端子を持つ第１の演算増幅器と、前記第１の演算増幅器の前記出力端子に接続された制御電極、前記第１の電源電圧とは異なる第３の電源電圧が与えられる第１の電流電極、及び前記第３のノードに接続された第２の電流電極を持つ第１のトランジスタと、前記第２の電源端子に接続された反転入力端子、前記第２のノードに接続された非反転入力端子、及び出力端子を持つ第２の演算増幅器と、前記第１の演算増幅器の前記出力端子に接続された制御電極、前記第２の電源電圧とは異なる第４の電源電圧が与えられる第１の電流電極、及び前記第４のノードに接続された第２の電流電極を持つ第２のトランジスタとをさらに備えて構成される。
【００１８】
第７の発明に係るＡ／Ｄコンバータは、第１ないし第３の発明の抵抗網を用いて発生した参照電圧、または第４ないし第６の発明の抵抗網を用いた参照電圧発生回路が発生した参照電圧を使用して、アナログ信号からディジタル信号への変換を行うことを特徴とする。
【００１９】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１よる抵抗網について説明する。図１はこの発明の実施の形態１による抵抗網の構成を示す平面図である。図１において、６は上位桁のＡ／Ｄ変換を行うための参照電圧を出力するタップ、７は下位桁のＡ／Ｄ変換を行うための参照電圧を出力するタップ、８は各正規の抵抗素子Ｒ１〜ＲＬ間の配線、１０，１１は各ブロックＢ１〜ＢＮの配置領域の両側に設けられたダミーブロックである。これらブロックＢ１〜ＢＮを含む抵抗網及びダミーブロックは一つの半導体基板上に形成されている。ブロックＢ１に含まれる正規の直列抵抗体は、その一方端を第１の電源端子４に接続し、他方端が隣接するブロックＢ２の正規の直列抵抗体の他方端に接続している。ブロックＢＮに含まれる正規の直列抵抗体は、その一方端を第２の電源端子５に接続し、他方端を隣接するブロックＢＮ−１の正規の直列抵抗体の他方端に接続している。偶数番目のブロックＢ２〜ＢＮ−２にそれぞれ含まれる正規の直列抵抗体は、その一方端を右側のブロックに含まれる正規の直列抵抗体の一方端に接続し、その他方端を左側のブロックに含まれる正規の直列抵抗体の他方端に接続している。なお、これら各ブロックＢ１〜ＢＮに含まれる正規の直列抵抗体とダミーブロック１０，１１のダミー直列抵抗体の一方端及び他方端の位置及び各抵抗素子の位置は上下方向について揃えられている。
ダミーブロック１０，１１は、正規の抵抗素子と同一形状にすべく同じプロセスで同時に形成されたダミー抵抗素子を、ダミー抵抗素子１２間を接続する配線１３で直列に接続したダミー直列抵抗体で構成される。ダミー抵抗素子１２は、他のブロックＢ１〜ＢＮを構成する正規の抵抗素子Ｒ１〜ＲＬが沿って並んでいる直線と平行に、かつダミー抵抗素子１２よりなるダミー直列抵抗体とブロックＢ１の正規の抵抗素子Ｒ１〜ＲＬよりなる正規の直列抵抗体との間隔が各ブロックを構成している正規の直列抵抗体相互の間隔ａと同じになるように配置される。また、ダミー抵抗素子１２相互の間隔は、隣接する正規の抵抗素子Ｒ１〜ＲＬ相互の間隔と同じになるように各ブロックＢ１〜ＢＮ，１０，１１が配置されている。
【００２０】
これにより、実際の参照電圧を生成する抵抗網の各ブロックＢ１〜ＢＮは、全て同じ混雑度で配置される。各ブロックＢ１〜ＢＮより左右方向を見たときの光景が同じになり、つまり、どのブロックＢ１〜ＢＮの左右にも同じブロックＢ１〜ＢＮまたはダミーブロック１０，１１が配置されることとなる。さらに詳しくいえば、各正規の抵抗素子Ｒ１〜ＲＬの左右にほぼ同じ形状の抵抗素子が配置され、抵抗素子Ｒ１〜ＲＬを結ぶ配線８の左右にもほぼ同じような配線８または１３が設けられていることになる。そのため、抵抗網を構成している各正規の抵抗素子の形状が均一に仕上がり、正確な抵抗分割が行われるため、図２に示すように参照電圧が理想分布に近づく。この結果、従来、抵抗網の両端に近い付近で発生していた抵抗値の誤差が改善される。
【００２１】
なお、上記実施の形態１では、正規の抵抗素子Ｒ１〜ＲＬを等間隔に配置し、それに合わせて、ダミー抵抗素子１２を等間隔に配置したものを示したが、ダミーブロック１０，１１に含まれる正規の直列抵抗体と、ブロックＢ１〜ＢＮに含まれる正規の直列抵抗体の形状がほぼ同一であればよく、それらを構成する正規の抵抗素子Ｒ１〜ＲＬあるいはダミー抵抗素子１２が等間隔に配置されていなくてもよい。なお、ここで形状がほぼ同一とはプロセス等における誤差による多少の変形は同一とみなすことを意味している。
【００２２】
実施の形態２．
次に、この発明の実施の形態２よる抵抗網について説明する。図３はこの発明の実施の形態２による抵抗網の構成を示す平面図である。図３において、２０，２１は各ブロックＢ１〜ＢＮを構成している正規の抵抗素子Ｒ１〜ＲＬの並びの延長上でかつ各ブロックＢ１〜ＢＮの直列抵抗体の両端の外側に配設された複数のダミー抵抗素子２２を含むダミー抵抗素子群であり、その他図１と同一符号の部分は図１の同一符号部分に相当するものである。
【００２３】
各ダミー抵抗素子２２は、それらに隣接する正規の抵抗素子Ｒ１，ＲＬから、正規の抵抗素子Ｒ１〜ＲＬがそれぞれ隣接する正規の抵抗素子との間で有する間隔ｂと同じ間隔を有するように配設される。
【００２４】
これにより、各ブロック内の正規の抵抗素子Ｒ１〜ＲＬは、全て同じ混雑度で配置される。各正規の抵抗素子Ｒ１〜ＲＬより上下方向を見たときの光景が同じになり、つまり、全ての正規の抵抗素子Ｒ１〜ＲＬの上下に正規の抵抗素子Ｒ１〜ＲＬまたはダミー抵抗素子２２が配置されることとなる。そのため、抵抗網を構成している各正規の抵抗素子Ｒ１〜ＲＬの形状が均一に仕上がり、正確な抵抗分割が行われるため、図４に示すように各ブロックＢ１〜ＢＮ内の参照電圧がそれぞれ理想分布に近づく。この結果、従来、正規の直列抵抗体の両端に近い付近、例えば正規の抵抗素子Ｒ１やＲＬで発生していた抵抗値の誤差が改善される。
なお、実施の形態１と実施の形態２とを組み合わせて用いることもでき、その場合には、ブロック間及びブロック内の正規の抵抗素子間の抵抗値の均一性を同時に向上させることができる。
また、上記の実施の形態２による抵抗網の説明では、ブロック間隔が均一な場合について説明したが、ブロック間隔が均一でない場合でも、上記実施の形態と同様に正規の抵抗素子間の抵抗値の均一性を向上することができる。
さらに、図５に示すように、インターメッシュ抵抗素子ＩＲ１〜ＩＲｕを用いるものについても適用できる。この場合には、ダミー抵抗素子群２０はインターメッシュ抵抗素子ＩＲ１〜ＩＲｕと正規の抵抗素子Ｒ１との間に配置される。
この時、図６に示すように、インターメッシュ抵抗素子の働きとダミー抵抗素子の働きを兼用する正規の抵抗素子を設けてもよい。図６において、２３はダミー抵抗素子とインターメッシュ抵抗素子の働きを兼ねる素子である。これらの素子２３は、インターメッシュ抵抗素子を分割して、ダミー抵抗として働くような形状としたものである。しかし、素子２３の抵抗値は、インターメッシュ抵抗素子として働くように低く設定されている。このように構成することによって、抵抗網の占有面積を小さくすることができる。
【００２５】
実施の形態３．
次に、この発明の実施の形態３による抵抗網について説明する。図７はこの発明の実施の形態３による抵抗網の構成を示す平面図である。図７において、１０Ａ，１０Ｂは正規の直列抵抗体を含むブロックＢ１〜ＢＮの配置領域の両側に設けられたダミーブロックであり、その他図１と同一符号のものは図１の同一符号部分に相当する部分である。
ダミーブロック１０Ａ，１１Ａは、抵抗素子Ｒ１〜ＲＬと同一の材料で形成されている。例えば、抵抗素子Ｒ１〜ＲＬがポリシリコンで形成されていれば、ダミーブロック１０Ａ，１１Ａも同じポリシリコンで形成される。そして、ダミーブロック１０Ａ，１１Ａは、抵抗素子Ｒ１〜ＲＬと同時に形成される。
また、ダミーブロック１０Ａ，１１Ａは、各抵抗素子Ｒ１〜ＲＬの幅Ｗ１以上の幅Ｗ２を持つように形成されている。また、ダミーブロック１０Ａ，１１Ａは、正規の直列抵抗体の長さＬ１以上の長さＬ２を持つように形成されている。
【００２６】
このことから、実際の参照電圧を生成する抵抗網の各ブロックＢ１〜ＢＮは、擬似的に全て同じ混雑度で配置される。各ブロックＢ１〜ＢＮより左右方向を見たときの光景がほぼ同じになり、つまり、どのブロックＢ１〜ＢＮの左右にも同じブロックＢ１〜ＢＮまたはダミーブロック１０Ａ，１１Ａが配置されることとなる。
そのため、抵抗網を構成している各正規の抵抗素子の形状が均一に仕上がり、正確な抵抗分割が行われるため、図２に示すように参照電圧が理想分布に近づく。この結果、従来、抵抗網の両端に近い付近で発生していた抵抗値の誤差が改善される。
【００２７】
実施の形態４．
次に、この発明の実施の形態４による抵抗網について説明する。図８はこの発明の実施の形態４による抵抗網の構成を示す平面図である。図８において、１３は正規の直列抵抗体を含むブロックＢ１〜ＢＮの配置領域の周囲に設けられた環状のダミーブロックであり、その他図１と同一符号のものは図１の同一符号部分に相当する部分である。
【００２８】
ダミーブロック１３は、抵抗素子Ｒ１〜ＲＬと同一の材料で形成されている。例えば、抵抗素子Ｒ１〜ＲＬがポリシリコンで形成されていれば、ダミーブロック１３も同じポリシリコンで形成される。そして、ダミーブロック１３は、抵抗素子Ｒ１〜ＲＬと同時に形成される。
また、ダミーブロック１３は、ブロックＢ１〜ＢＮの配置領域の両側において、各抵抗素子Ｒ１〜ＲＬの幅Ｗ１以上の幅Ｗ３を持つように形成されている。
【００２９】
このことから、実際の参照電圧を生成する抵抗網の各ブロックＢ1〜ＢNは、擬似的に全て同じ混雑度で配置される。各ブロックＢ1〜ＢNより左右方向を見たときの光景がほぼ同じになり、つまり、どのブロックＢ1〜ＢNの左右にも同じブロックＢ1〜ＢNまたはダミーブロック１３が配置されることとなる。そのため、抵抗網を構成している各正規の抵抗素子の形状が均一に仕上がり、正確な抵抗分割が行われるため、図２に示すように参照電圧が理想分布に近づく。この結果、従来、抵抗網の両端に近い付近で発生していた抵抗値の誤差が改善される。
【００３０】
さらに、ダミーブロック１３は、それに隣接する正規の抵抗素子Ｒ１，ＲＬから、正規の抵抗素子Ｒ１〜ＲＬがそれぞれ隣接する正規の抵抗素子との間で有する間隔ｂと同じ間隔ｂを有するように配設される。そして、ダミーブロック１３は、抵抗素子Ｒ１〜ＲＬの並びの両延長方向において、抵抗素子Ｒ１〜ＲＬの長さＬ３以上の幅Ｗ４を有する。
【００３１】
これにより、各ブロック内の正規の抵抗素子Ｒ１〜ＲＬは、擬似的に全て同じ混雑度で配置される。各正規の抵抗素子Ｒ１〜ＲＬより上下方向を見たときの光景がほぼ同じになり、つまり、全ての正規の抵抗素子Ｒ１〜ＲＬの上下に正規の抵抗素子Ｒ１〜ＲＬまたはダミーブロック１３が配置されることとなる。そのため、抵抗網を構成している各正規の抵抗素子Ｒ１〜ＲＬの形状が均一に仕上がり、正確な抵抗分割が行われるため、図４に示すように各ブロックＢ１〜ＢＮ内の参照電圧がそれぞれ理想分布に近づく。この結果、従来、正規の直列抵抗体の両端に近い付近、例えば正規の抵抗素子Ｒ１やＲＬで発生していた抵抗値の誤差が改善される。
【００３２】
ダミーブロック１３は、グランドに接地される。そして、ダミーブロック１３によって、抵抗網以外で発生するノイズの抵抗網に与える影響が緩和される。これにより、この抵抗網を、例えば、図１４に示したＡ／Ｄコンバータに参照電圧発生回路１として組み込んだときには、抵抗網は精度の良い参照電圧を発生できるので、さらなるＡ／Ｄコンバータの高精度化が可能になる。
【００３３】
実施の形態５．
次に、この発明の実施の形態５よる抵抗網について説明する。図９はこの発明の実施の形態５による抵抗網の構成を示す平面図である。図９において、６は上位桁のＡ／Ｄ変換を行うための参照電圧を出力するタップ、７は下位桁のＡ／Ｄ変換を行うための参照電圧を出力するタップ、Ｓｒ１〜Ｓｒｋは一つの直線上に並べられ直列に接続された複数の正規の抵抗素子Ｆ１〜ＦＬとその直線と平行な直線上に並べられ直列に接続された複数の正規の抵抗素子Ｇ１〜ＧＬとを有しそれらの一端を接続することによって複数の正規の抵抗素子Ｆ１〜ＦＬ，Ｇ１〜ＧＬをＵ字型に直列に接続した正規の直列抵抗体、ＤＳ１，ＤＳ２は一つの直線上に並べられ直列に接続された複数のダミー抵抗素子３０１〜３０Ｌとその直線と平行な直線上に並べられ直列に接続された複数のダミー抵抗素子３１１〜３１Ｌとを有しそれらの一端を接続することによって複数のダミー抵抗素子３０１〜３０Ｌ，３１１〜３１ＬをＵ字型に直列に接続したダミー直列抵抗体、３２はノードｎ１とノードｎ３との間に接続されたダミーインターメッシュ抵抗素子、３３はノードｎ２とノードｎ４との間に接続されたダミーインターメッシュ抵抗素子、ＩＲ１〜ＩＲｋは正規の直列抵抗体Ｓｒ１〜Ｓｒｋそれぞれの両端を接続するインターメッシュ抵抗である。
正規の直列抵抗体Ｓｒ１及びＳｒｋは、複数の正規の直列抵抗体Ｓｒ１〜Ｓｒｋのうちの端に設けられている正規の直列抵抗体である。ノードｎ１は、正規の直列抵抗体Ｓｒ１の正規の抵抗素子Ｆ１の端子のうち隣接する正規の抵抗素子Ｆ２に接続されていない方の端子と、ダミー直列抵抗体ＤＳ１のダミー抵抗素子３１１の端子のうちダミー抵抗素子３１２に接続されていない方の端子とに接続されている接続ノードである。ノードｎ２は、正規の直列抵抗体Ｓｒｋの正規の抵抗素子Ｆ１の端子のうち隣接する正規の抵抗素子Ｆ２に接続されていない方の端子と、ダミー直列抵抗体ＤＳ２のダミー抵抗素子３１１の端子のうちダミー抵抗素子３１２に接続されていない方の端子とに接続されている接続ノードである。ノードｎ３は、第１の電源端子４´とダミーインターメッシュ抵抗素子３２とダミー直列抵抗体ＤＳ１のダミー抵抗素子３０１とが接続された接続ノードである。ノードｎ４は、第２の電源端子５´とダミーインターメッシュ抵抗素子３３とダミー直列抵抗体ＤＳ２のダミー抵抗素子３１１とが接続された接続ノードである。
正規の直列抵抗体Ｓｒ１〜Ｓｒｋの隣接する正規の抵抗素子間の間隔は、各正規の直列抵抗体Ｓｒ１〜Ｓｒｋを構成している第１の直線上に並んだ正規の抵抗素子Ｆ１〜ＦＬと第２の直線上に並んだ正規の抵抗素子Ｇ１〜ＧＬとの間隔ｃと同じである。また、各正規の抵抗素子Ｆ１〜ＦＬにおける隣接する素子相互の間隔及び正規の抵抗素子Ｇ１〜ＧＬにおける隣接する素子相互の間隔並びにダミー抵抗素子３０１〜３０Ｌにおける隣接する素子相互の間隔及びダミー抵抗素子３１１〜３１Ｌにおける隣接する素子相互の間隔は、同じに設定されている。このように設定するのは、各正規の直列抵抗体Ｓｒ１〜Ｓｒｋ及びダミー直列抵抗体ＤＳ１，ＤＳ２を同一形状に形成することが容易であるためであり、これら正規の直列抵抗体Ｓｒ１〜Ｓｒｋ及びダミー直列抵抗体ＤＳ１，ＤＳ２をほぼ同一形状に形成するのであれば、正規の抵抗素子Ｆ１〜ＦＬ，Ｇ１〜ＧＬ及びダミー抵抗素子３０１〜３０Ｌ，３１１〜３１Ｌを等間隔に配置する必要はない。ただし、正規の抵抗素子Ｆ１〜ＦＬからなる直列抵抗体と正規の抵抗素子Ｇ１〜ＧＬからなる直列抵抗体は、互いが同じ抵抗値を有するように構成するために、相互にほぼ同一形状に形成されている。
【００３４】
図９に示すように電源電圧Ｖｒｂ，Ｖｒｔが印加される電源端子の外側に、ダミーインターメッシュ抵抗３２，３３及びダミー直列抵抗体ＤＳ１，ＤＳ２を追加する。そして、第１の電源電圧である擬基準電圧Ｖｒｂ´（＜Ｖｒｂ）が供給される第１の電源端子４´にダミーインターメッシュ抵抗素子３２の他方端を接続する。また、第２の電源電圧である擬基準電圧Ｖｒｔ´（＞Ｖｒｔ）が供給される第２の電源端子５´にダミーインターメッシュ抵抗素子３３の他方端を接続する。ダミー直列抵抗体ＤＳ１のダミー抵抗素子３０１の端子のうちダミー抵抗素子３０２に接続されていない方の端子を第１の電源端子４´に接続する。
【００３５】
この時、電源電圧Ｖｒｂ´，Ｖｒｔ´の電圧値は、抵抗網の本来の電源端子として基準電圧が印加されるノードｎ１，ｎ２が基準電圧Ｖｒｂ，Ｖｒｔになるように調整される。ノードｎ１，ｎ２間に接続された抵抗網は、全て同一パターンの繰り返しとなるため、各ノード間の抵抗値の比率を合わせることが容易になる。そのため、例えば、ノードＡとＢ間及びノードＡ´とＢ´間の電位差を従来より小さくでき、抵抗網が発生する参照電圧の精度を高めて、参照電圧の誤差を低減することができる。
【００３６】
この場合にも、実施の形態２で説明したように、図１０に示すような正規の抵抗素子Ｆ１〜ＦＬの並びの延長線上、及び正規の抵抗素子Ｇ１〜ＧＬの並びの延長線上に配設された複数のダミー抵抗素子４０を配設してもよく、実施の形態２と同様の効果を奏する。
また、実施の形態２で説明したように、図１１に示すようなインターメッシュ抵抗素子の働きとダミー抵抗素子の働きを兼用する正規の抵抗素子を設けてもよい。図１１において、４５ａ，４５ｂはダミー抵抗素子とインターメッシュ抵抗素子の働きを兼ねる素子である。これらの素子４５ａ，４５ｂは、図１０に示したインターメッシュ抵抗素子ＩＲ１を分割して、ダミー抵抗として働くような形状としたものである。しかし、素子４５ａ，４５ｂの抵抗値は、インターメッシュ抵抗として働くように低く設定されるとともに、２つの抵抗素子４５ａ，４５ｂで一つのインターメッシュ抵抗素子として働くように設定されている。このように構成することによって、抵抗網の占有面積を小さくすることができる。
【００３７】
図９に示した参照電圧発生回路では、基準電圧になっていなければならないノードｎ１，ｎ２の電圧値をモニタしながら、擬基準電圧である電源電圧Ｖｒｂ´，Ｖｒｔ´の値を調整しなければならない。その調整を行わなくなもよいように改良したのが、図１２に示す参照電圧発生回路である。図１２において、５０は第１の電源端子４に接続した非反転入力端子とノードｎ１に接続した反転入力端子とノードｎ３に接続した出力端子を有する演算増幅器、５１は第２の電源端子５に接続された非反転入力端子とノードｎ２に接続された反転入力端子とノードｎ４に接続された出力端子とを有する演算増幅器であり、その他の図９と同一符号の部分は、図９の同一符号部分に相当する部分である。
このように接続された演算増幅器５０，５１の反転入力端子と非反転入力端子とはイマジナリーショートとなるため、ノードｎ１は電源端子４と同じ電圧Ｖｒｂとほぼ等しくなり、ノードｎ２は電源端子５と同じ電圧Ｖｒｔとほぼ等しくなる。この時、ノードｎ３には演算増幅器５０の出力端子から電圧Ｖｒｂ´が与えられ、ノードｎ４には演算増幅器５１の出力端子から電圧Ｖｒｔ´が与えられる。
演算増幅器５０，５１がノードｎ３，ｎ４に出力する電圧を調整するため、ノードｎ３，ｎ４の電圧を参照電圧発生回路の外部から調整する必要がなくなり、図９に示した参照電圧発生回路に比べて取り扱いが容易になる。
【００３８】
また、図１３に示す参照電圧発生回路も、図９に示した参照電圧発生回路に対し図１２に示した参照電圧発生回路が持っていると同様の利点を持つ。図１３において、６０は第１の電源端子４に接続された反転入力端子とノードｎ１に接続された非反転入力端子とこれら入力端子間の電位差を増幅して出力するための出力端子とを有する演算増幅器、６１は接地電位を与える第３の電源端子６４に接続されたソースとノードｎ３に接続されたドレインと演算増幅器６０の出力端子に接続されたゲートを有するＮチャネルＭＯＳトランジスタ、６２は第２の電源端子５に接続された反転入力端子とノードｎ２に接続された非反転入力端子とこれら入力端子間の電位差を増幅して出力するための出力端子を有する演算増幅器、６３は電源電圧Ｖｄｄを与える第４の電源端子６５に接続されたソースと演算増幅器６２の出力端子に接続されたゲートとノードｎ４に接続されたドレインとを有するＰチャネルＭＯＳトランジスタであり、その他図９と同一符号のものは図９の同一符号部分に相当する部分である。演算増幅器６０，６２の出力にトランジスタ６１，６３を入れることで、図１２に示した演算増幅器５０，５１に比べて演算増幅器６０，６２のサイズを小さくできる。これは、演算増幅器６０，６２がトランジスタ６１，６３をドライブするだけでノードｎ３，ｎ４の電圧を制御できるためである。なお、トランジスタ６１，６３は、飽和領域で動作するようにサイズが最適化されるのが望ましい。
【００３９】
なお、図１２，図１３に示した参照電圧発生回路においても、実施の形態１のダミーブロック１０，１１を用いることができる。また、実施の形態２のダミー抵抗素子群２０，２１を用いることができる。また、これらを組み合わせて用いることもできる。
【００４０】
実施の形態６．
次に、この発明の実施の形態６によるＡＤＣについて説明する。図１４に示した従来のＡＤＣの構成のうち、抵抗網１の構成に、図１、図７または図８に示した抵抗網の構成を用いることができる。この場合には、上位桁の変換におけるＩＮＬが改善される。
また、図１４に示した従来のＡＤＣの構成のうち、抵抗網１の構成に、図３、図５、図６または図８に示した抵抗網の構成を用いることができる。この場合には、下位桁の変換におけるＩＮＬが改善される。
また、図１４に示した従来のＡＤＣの構成のうち、抵抗網１の構成に、図９ないし図１３のいずれかに記載した参照電圧発生回路を用いることができる。この場合には、インターメッシュ抵抗素子によって発生するノードＡとＢの間、ノードＡ´とＢ´の間での電圧値の不一致を解消することができる。
【００４１】
【発明の効果】
以上のように、請求項１記載の発明の抵抗網によれば、正規の直列抵抗体が平行配置されている領域の両配置方向側の半導体基板上に、正規の直列抵抗体とほぼ平行に、かつ両端に配置された正規の直列抵抗体に対し各々正規の直列抵抗体相互の間隔とほぼ同じ間隔を持つように配設され、正規の直列抵抗体とほぼ同一形状の第１及び第２のダミー直列抵抗体を備えて構成されているので、複数の正規の直列抵抗体のうち、両端に配置された正規の直列抵抗体の両側にもほぼ同じ形状の直列抵抗体が配置されることとなり、抵抗網を構成している各正規の抵抗素子の形状を、どの正規の直列抵抗体間で比較しても均一に仕上がっており、正確な抵抗分割が行われる。そのため、抵抗網で発生することができる参照電圧が理想分布に近づき、抵抗網の両端に近い正規の直列抵抗体が他の正規の直列抵抗体より高い抵抗値を持つという誤差を改善することができるという効果がある。
【００４２】
請求項２記載の発明の抵抗網によれば、正規の抵抗素子の直線状の並びの両方向の延長線上に、それぞれ、正規の直列抵抗体の直線状の並びの両端に配置された正規の抵抗素子に対し正規の抵抗素子相互の間隔とほぼ同じ間隔を持つように配設され、正規の抵抗素子とほぼ同一の形状を持つ第１及び第２のダミー抵抗素子を備えて構成されているので、複数の正規の抵抗素子のうち、両端に配置された正規の抵抗素子の両側にも同じ形状の抵抗素子が配置されることとなり、抵抗網を構成している各正規の抵抗素子の形状が均一に仕上がり、正確な抵抗分割が行われる。そのため、抵抗網で発生することができる参照電圧が理想分布に近づき、直列抵抗体の両端に近い正規の抵抗素子が他の抵抗素子より高い抵抗値を持つという誤差を改善することができるという効果がある。
更に、複数の正規の直列抵抗体が平行配置されている領域の両配置方向側の半導体基板上に、正規の直列抵抗体とほぼ平行に、かつ両側に配置された正規の直列抵抗体に対し各々正規の直列抵抗体相互の間隔とほぼ同じ間隔を持つように配設され、正規の直列抵抗体とほぼ同一形状の第１及び第２のダミー直列抵抗体を備えて構成されているので、複数の正規の直列抵抗体のうち、両端に配置された正規の直列抵抗体の両側にも同じ形状の直列抵抗体が配置されることとなり、抵抗網を構成している各正規の抵抗素子の形状を、どの正規の直列抵抗体間で比較しても均一に仕上がっており、正確な抵抗分割が行われる。そのため、請求項２の発明の効果に加えて、抵抗網で発生することができる参照電圧が理想分布に近づき、抵抗網の両端に近い正規の直列抵抗体が他の正規の直列抵抗体より高い抵抗値を持つという誤差を改善することができるという効果がある。
【００４５】
請求項３記載の発明の抵抗網によれば、複数の正規の直列抵抗体の全体を囲むように半導体基板上に形成された環状のダミーブロックを、複数の正規の直列抵抗体が平行配置されている領域の両配置方向側では、正規の直列抵抗体とほぼ平行に、かつ両端に配置された正規の直列抵抗体に対し各々正規の直列抵抗体相互の間隔とほぼ同じ間隔を持つように配置するとともに、正規の抵抗素子の直線状の並びの両延長線方向側では、それぞれ、正規の直列抵抗体の直線状の並びの両端に配置された正規の抵抗素子に対し正規の抵抗素子相互の間隔とほぼ同じ間隔を持つように配設し、複数の正規の直列抵抗体が平行配置されている領域の両配置方向側では、正規の抵抗素子幅以上の幅を持つとともに、正規の抵抗素子の直線状の並びの両延長線方向側では、正規の抵抗素子の長さ以上の幅を持ち、直列抵抗体と同じ材料で同時に形成するようにしたので、ダミーブロックによって、複数の正規の抵抗素子のうち、両端に配置された正規の抵抗素子の両側にも同じ形状の抵抗素子が配置されたのと同じ状況を擬似的につくり出すことができ、抵抗網を構成している各正規の抵抗素子の形状が均一に仕上がり、正確な抵抗分割が行われるため、抵抗網で発生することができる参照電圧が理想分布に近づき、直列抵抗体の両端に近い正規の抵抗素子が他の抵抗素子より高い抵抗値を持つという誤差を改善することができるという効果がある。更に、接地されているダミーブロックが、正規の直列抵抗体の配置領域を囲うことになるので、直列抵抗体以外で発生したノイズが直列抵抗体に与える影響を減少させることができる。
【００４７】
請求項４記載の発明の参照電圧発生回路によれば、一つの前記正規の直列抵抗体が有する正規の抵抗素子と同数のダミー抵抗素子を有し、複数の正規の直列抵抗体の形成領域の一方側の半導体基板上に、第１のノードと第３のノードとの間に接続された第１のダミー直列抵抗体と、一つの正規の直列抵抗体が有する正規の抵抗素子と同数のダミー抵抗素子を有し、複数の正規の直列抵抗体の形成領域の他方側の半導体基板上に、第２のノードと第４のノードとの間に接続された第２のダミー直列抵抗体と、第１のノードと第３のノードとの間に接続された第１のダミーインターメッシュ抵抗素子と、第２のノードと第４のノードとの間に接続された第２のダミーインターメッシュ抵抗素子を備えて構成されているので、第１及び第２のノード間に接続された抵抗網は、全て同一パターンの繰り返しとなるため、各ノード間の抵抗値の比率を合わせることが容易になる。そのため、互いに接続されるインターメッシュ抵抗間のノードと正規の直列抵抗体間のノードとの電位差を従来より小さくでき、抵抗網が発生する参照電圧の精度を高めることができるという効果がある。
【００４８】
請求項５記載の発明の参照電圧発生回路によれば、第１の電源端子に接続された非反転入力端子、第１のノードに接続された反転入力端子、及び第３のノードに接続された出力端子を持つ第１の演算増幅器と、第２の電源端子に接続された非反転入力端子、第２のノードに接続された反転入力端子、及び第４のノードに接続された出力端子を持つ第２の演算増幅器を備えて構成されているので、第１及び第２の電源端子に、第１及び第２のノードに印加されていなければならない所定の電圧を第１及び第２の電源電圧として直接与えるため、電圧の種類を制限でき、取り扱いが容易になるという効果がある。また、第１及び第２の演算増幅器が第３及び第４のノードに出力する電圧を調整するため、第３及び第４のノードの電圧を参照電圧発生回路の外部から調整する必要がなくなり、取り扱いが容易になるという効果がある。
【００４９】
請求項６記載の発明の参照電圧発生回路によれば、請求項４記載の発明の参照電圧発生回路に対し、第１の演算増幅器の出力によりドライブされ、第３のノードの電圧を制御するための第１のトランジスタと、第２の演算増幅器の出力によれドライブされ、第４のノードの電圧を制御するための第２のトランジスタとを備えて構成されているので、請求項４記載の発明の効果に加えて、第１及び第２の演算増幅器を小型化することができるという効果がある。
【００５０】
請求項７記載の発明のＡ／Ｄコンバータによれば、請求項１ないし請求項３のいずれかに記載の抵抗網を用いて発生した参照電圧、または請求項４ないし請求項６のいずれかに記載の抵抗網を用いた参照電圧発生回路が発生した参照電圧を使用するので、アナログ信号からディジタル信号への変換を行う際の積分非直線性を改善することができるという効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による抵抗網の構成を示す平面図である。
【図２】図１に示した抵抗網で発生する参照電圧と抵抗素子の位置との関係を示すグラフである。
【図３】この発明の実施の形態２による抵抗網の構成を示す平面図である。
【図４】図３に示した抵抗網の一ブロック内の参照電圧分布と抵抗素子の位置との関係を示すグラフである。
【図５】この発明の実施の形態２の第２の態様による抵抗網の構成を示す平面図である。
【図６】この発明の実施の形態２の第３の態様による抵抗網の構成を示す平面図である。
【図７】この発明の実施の形態３による抵抗網の構成を示す平面図である。
【図８】この発明の実施の形態４による抵抗網の構成を示す平面図である。
【図９】この発明の実施の形態５による参照電圧発生回路の構成を示す平面図である。
【図１０】この発明の実施の形態５の第２の態様による参照電圧発生回路の構成を示す平面図である。
【図１１】この発明の実施の形態５の第３の態様による参照電圧発生回路の構成を示す平面図である。
【図１２】この発明の実施の形態５の第４の態様による参照電圧発生回路の構成を示す平面図である。
【図１３】この発明の実施の形態５の第５の態様による参照電圧発生回路の構成を示す平面図である。
【図１４】抵抗網を用いる参照電圧発生回路を有するＡＤＣの構成の概要を示すブロック図である。
【図１５】従来の抵抗網の構成を示す平面図である。
【図１６】図１５に示した抵抗網が発生する参照電圧と抵抗素子の位置との関係を示すグラフである。
【図１７】図１５の抵抗網を適用したＡＤＣの出力の積分非直線性を示すグラフである。
【図１８】図１５に示した抵抗網の一ブロック内の参照電圧分布と抵抗素子の位置との関係を示すグラフである。
【図１９】図１５の抵抗網を適用したＡＤＣの一ブロック内の積分非直線性を示すグラフである。
【図２０】従来の抵抗網のＳ字状の誤差を示すグラフである。
【図２１】従来のインターメッシュ抵抗素子を用いる参照電圧発生回路の構成を示す平面図である。
【図２２】図２１に示した参照電圧発生回路のタップ位置と参照電圧との関係を示すグラフである。
【図２３】図２１に示した参照電圧発生回路を使用したＡＤＣの出力の積分非直線を示すグラフである。
【符号の説明】
１  参照電圧発生回路、２  コンパレータアレイ、３  ロジック部、４，５  電源端子、６，７  タップ、８  配線、１０，１１，１０Ａ，１１Ａ，１３  ダミーブロック、２０，２１  ダミー抵抗素子群、Ｓｒ１〜Ｓｒｋ  直列抵抗体、ＤＳ１，ＤＳ２  ダミー直列抵抗体、Ｒ１〜ＲＬ，Ｆ１〜ＦＬ，Ｇ１〜ＧＬ  正規の抵抗素子、３０１〜３０Ｌ，３１１〜３１Ｌ，４０，４５ａ，４５ｂ  ダミー抵抗素子、３２，３３  ダミーインターメッシュ抵抗素子、５０，５１，６０，６２  演算増幅器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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