(57)【特許請求の範囲】
【請求項１】
ナイキストフィルタを経て供給される入力信号のアイアパーチャーの中央値を検出し基準電圧として出力する基準電圧発生回路、
前記入力信号と前記基準電圧との交叉する点を検出して零クロス信号を発生する零クロス信号発生回路、
前記零クロス信号を予め設定した時間幅でゲート出力するゲート回路、
前記ゲート回路の出力信号から、前記入力信号のアイアパーチャーの位置と前記ゲート時間位置との相対的な位相関係を検出してその進み遅れに応じたパルス出力を行う位相情報検出回路、
あらかじめ定めた所定周波数のパルス列を発生する固定周波信号発生部と、前記位相情報検出回路の前記パルス出力をカウントして積分し、あらかじめ定めた所定の時間ごとに、その積分値に基づいて、前記所定周期のパルス列にパルスを加算または減算して出力するパルス加除回路と、前記パルス加除回路の出力をディジタル分周する分周回路と、この分周回路出力で前記ゲート回路のゲート時間の制御を行うゲート制御回路とを有するディジタル位相制御部を有し、
前記ゲート回路出力の積分値が極小値となるよう前記ゲート回路の位相を制御して同期信号を生成するようにしたディジタル同期装置において、
前記パルス加除回路が前記所定の時間ごとに加除するパルスの数は、前記積分値の大小に対応して変化するようにしたことを特徴とするディジタル同期装置。
【請求項２】
ナイキストフィルタを経て供給される入力信号のアイアパーチャーの中央値を検出し基準電圧として出力する基準電圧発生回路と、
前記入力信号と前記基準電圧との交叉する点を検出して零クロス信号を発生する零クロス信号発生回路と、
前記零クロス信号を予め設定した時間幅でゲート出力するゲート回路と、
前記ゲート回路の出力信号から、前記入力信号のアイアパーチャーの位置と前記ゲート時間位置との相対的な位相関係を検出してその進み遅れに応じたパルス出力を行う位相情報検出回路と、
前記位相情報検出回路の出力に基づいて、前記ゲート回路のゲート時間の位相を制御するディジタル位相制御部とを備え、
前記ゲート回路のゲート出力時間の幅を前半と後半にわけ、前記前半のゲート出力時間における出力信号と、後半のゲート出力時間における出力信号の差の信号で前記ゲート回路のゲート時間の位相を制御し、前記ゲート回路の前記積算値が極小値をとるようにしたことを特徴とするディジタル同期装置。
【請求項３】
前記ゲート回路のゲート時間の幅は、初期同期後狭くするように制御したことを特徴とする請求項２に記載のディジタル同期装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、アイパターンの性質を利用したディジタル同期装置に関するものである。
【０００２】
【従来の技術】
従来のディジタル同期装置では、入力信号はルートナイキストフィルタを通した後さらに８ＫＨｚのバンドパスフィルタを経て８ＫＨｚのＳｉｎ波を再生し、このＳｉｎ波から零クロス点を検出して、ＶＣＯを要素とするＰＬＬを制御して構成していた。
【０００３】
【発明が解決しようとする課題】
従来の同期装置は、以上のように構成されていたので、アナログ回路の占める部分が多く、小型化に限界があった。
【０００４】
この発明は上記の問題を解決するためになされたものであり、アイパターンの性質を利用して制御の単純化を図った構成の簡単なディジタル同期装置を得ることを目的とする。
【０００５】
【課題を解決するための手段】
この発明のディジタル同期装置は、ナイキストフィルタを経て供給される入力信号のアイアパーチャーの中央値を検出し基準電圧として出力する基準電圧発生回路、
前記入力信号と前記基準電圧との交叉する点を検出して零クロス信号を発生する零クロス信号発生回路、
前記零クロス信号を予め設定した時間幅でゲート出力するゲート回路、
前記ゲート回路の出力信号から、前記入力信号のアイアパーチャーの位置とゲート時間の相対的な位相関係を検出してその進み遅れに応じたパルス出力を行う位相情報検出回路、
あらかじめ定めた所定周波数のパルス列を発生する固定周波信号発生部と、前記位相情報検出回路の前記パルス出力をカウントして積分し、あらかじめ定めた所定の時間ごとに、その積分値に基づいて、前記所定周期のパルス列にパルスを加算または減算して出力するパルス加除回路と、前記パルス加除回路の出力をディジタル分周する分周回路と、この分周回路出力で前記ゲート回路のゲート時間の制御を行うゲート制御回路とを有するディジタル位相制御部を有し、
前記ゲート回路出力の積分値が極小値となるよう前記ゲート回路の位相を制御して同期信号を生成するようにしたディジタル同期装置において、
前記パルス加除回路が前記所定の時間ごとに加除するパルスの数は、前記積分値の大小に対応して変化するようにしたものである。
【０００６】
また、ゲート回路のゲート出力時間の幅を前半と後半にわけ、前半のゲート出力時間における出力信号と後半のゲート出力時間における出力信号の差の信号でゲート回路のゲート時間の位相を制御し、前記ゲート回路の積分出力が極小値をとるようにしたものである。
【０００７】
また、ゲート回路のゲート出力時間の幅は初期同期後狭くするよう制御したものである。
【０００８】
【発明の実施の形態】
実施の形態１．
以下この発明の実施の形態１を図１について説明する。図１において、１はナイキストフィルタで構成する入力フィルタ、２はアイアパーチャー（アイパターンの開いているエリア）の中央値を零クロス点検出のための基準電圧として検出し出力する基準電圧発生回路、３１は前記入力信号と前記基準電圧との交叉点を検出し、零クロス信号として出力する零クロス信号発生回路である。図２にアイパターンの一例を示す。この図は多値符号化信号１６ＱＡＭを取り上げている。
この場合、アイアパーチャは電圧軸方向に３個現れるので、基準電圧は３つあり、その電圧値は、図２に示すように入力信号の振幅等によって決まる。基準電圧として、アイアパーチャーの最も広い位置における電圧をとるとすると、その値はＶａ、Ｖｂ、Ｖｃとなる。また、３２は前記零クロス信号のうち、予め設定している時間幅でゲート出力できるもののみ通過させるゲート回路である。
【０００９】
ゲート回路３２は、ゲート時間幅を前半と後半に分けて、それぞれの通過信号を別の端子( 前半: ０→１、後半：０→２、その他の時間は０→３に切り替える）を経て出力するようにしている。３３は、前記ゲート回路３２の出力信号のうち前半のゲート時間における出力信号をアップカウントし、後半のゲート時間における出力信号をダウンカウントするアップダウンカウンタ３３ａとその積算値を出力する積算回路３３ｂからなる位相情報検出回路である。３４は、固定周波信号発生部３６からの信号をパルス列状の信号に波形整形する波形整形回路３４ａと、前記位相情報検出回路３３の出力信号で制御され、前記波形整形回路３４ａからのパルス列状の信号に、一定期間毎１個又は複数個のパルスを加え、又は前記パルス列状の信号から一定期間毎１個又は複数個のパルスを削除するパルス加除回路３４ｂ、前記パルス加除回路３４ｂの出力信号をディジタル的に分周する分周回路３４ｃ、この分周信号を用いて前記ゲート回路３２のゲート時間を制御するためのゲート信号を生成するゲート制御回路３４ｄから構成されるディジタル位相制御部である。３５は同期信号出力端子である。
【００１０】
図３は、 図２のアイパターンを模試化した図である。入力信号とゲート信号の同期が取れると、ゲート信号で掃引した画面では図３に示すように入力信号は静止して見える。菱形の各稜線は入力信号の軌跡を示す。このアイパターンには３つのアイアパーチャＩａ、Ｉｂ、Ｉｃがある。また、それぞれのアイアパーチャの中央値を基準電圧として利用するものである。ここでは、基準電圧の値としてアイアパーチャーの最大幅Ｔに対応する値Ｖａ、Ｖｂ、Ｖｃをとる。なお、現実的には、「００１１」欄で説明するように、基準電圧の値はアイアパーチャーの最大幅に対応する値Ｖａ、Ｖｂ、Ｖｃから多少ずれてもよい。
【００１１】
このように基準電圧の値を緩く設定すると、変調の種類に応じアイアパーチャの現れかたは決まっていて予め判っているので、入力信号の振幅とアイパターンの形から基準電圧は簡単に求めることができる。次に、入力信号と各基準電圧Ｖａ、Ｖｂ、Ｖｃとの間の電圧差が零となる位置で零クロス信号を発生させる。それぞれのアイアパーチャーの中心ｔ０から前後に各τ／２の幅のゲート時間を設け、これによってこの零クロス信号を抽出する。前半のゲート時間を通過した零クロス信号はアップダウンカウンタ３３ａのアップカウント端子へ、後半のゲート時間を通過した零クロス信号はアップダウンカウンタ３３ａのダウンカウント端子へ導く。このアップダウンカウンタ３３ａの出力は、積算回路３３ｂで積算される。アップカウンタ側のカウント値がダウンカウンタ側のカウント値より大きく、積算回路３３ｂの積算値がプラス側にある時は、ゲート時間が正しい同期位置より前半側に偏っていることを示し、逆に前記積算値がマイナス側にある時は、ゲート時間が正しい同期位置より後半側に偏っていることを示している。この事を利用して、予め定められた期間毎に分周回路３４ｃに供給されるパルス列を積算値がプラス側にある時は間引き、積算値がマイナス側にある時は新たにパルスを加えるようパルス加除回路３４ｂで制御する。
【００１２】
このようにして得たパルス列を用いて分周回路３４ｃでディジタル分周を行うと、図４で説明するように、分周回路３４ｃの出力信号は積算回路３３ｂの積算値がプラス側にある時は遅れ、積算値がマイナス側にある時は早められ、ゲート回路３２へのゲート時間を先ほど積算を行った時とは逆の側にずらせることが出来る。ゲート時間の中心がアイアパーチャーの中心と一致していて、ゲート時間の前半と後半にゲート回路３２を通過する零クロス信号の数がバランスしている時は積算回路３３ｂの出力はプラスマイナス零となり制御出力はゼロになるので、パルス加除回路３４ｂによるパルスの加除はない。この時が同期が取れた状態である。なお、前記積算値のチェックとこれにもとずくゲート時間の位相の修正は、予め設定した期間毎に行われ、ゲート時間の修正毎に前記積算値はリセットされて新しく設定されたゲート時間による積算を行う。
【００１３】
次に、ディジタル位相制御部３４におけるディジタル分周について図４を用いて説明する。図において、Ａ１、Ａ２、Ａ３はパルス加除回路３４ｂの出力におけるパルス列信号、Ｂ１、Ｂ２、Ｂ３は分周回路３４ｃの出力におけるディジタル分周された信号の波形図である。それぞれ、Ａ１とＢ１、Ａ２とＢ２、Ａ３とＢ３が対応している。積算回路３３ｂの出力がプラスマイナス零のときはパルス列信号はＡ１で分周された出力はＢ１である。これを標準として比較すると、積算回路３３ｂの出力がプラス側になっている時はパルス列は間引かれるので（Ａ３）、分周出力はＴｄ２だけ遅れる（Ｂ３）。また、積算回路３３ｂの出力がマイナス側になっている時はパルス列は加えられるので（Ａ２）、分周出力はＴｄ１だけ早まる（Ｂ２）。
なおこの説明では、１回当たりの制御における加除パルス数を１個として説明しているが、複数個であってもよい。また、分周比を大きく取り、１回当たりの制御における加除パルス数を積算値に対応して変えるようにしてもよい。すなわち、積算値が大きい時は加除パルス数を多くし、積算値が小さい時は加除パルス数を少なくする様にする。これによって、ずれの大きいときに早い同期引き込みが行え、ずれの小さい時は安定した同期保持が可能となる。
【００１４】
零クロス信号による制御は以上のように行われるので、基準電圧としては、アイアパーチャーの最も広い位置に対応する電圧とするのが好ましい。このようにすると、ゲート時間幅を広く取って上記制御を効果的に作動させることができ、結果として同期幅を広く取ることができる。また制御時のゲート時間幅を狭く取り、その中で制御動作を行わせることを許容すれば、基準電圧はアイアパーチャーの最大幅に対応する値Ｖａ、Ｖｂ、Ｖｃからずれた値でもよくなり、基準電圧の設定精度を下げることができる。
【００１５】
実施の形態２．
次に実施の形態２を図５に基づいて説明する。図５において図１と同じ符号を付したものは同じもの又は同じ機能のものを示す。３４ｄ１は第１の時間幅のゲート制御信号を発生する第１のゲート制御回路、３４ｄ２は第２の時間幅のゲート制御時間を発生する第２のゲート制御回路である。
【００１６】
次にゲート時間の大小の影響について説明する。アイアパーチャーの時間軸上の中心とゲート回路３２のゲート時間の中心とが一致していなければ、零クロス信号が多数発生し、このうちゲート時間内にあるものがゲート回路３２を通過してアップダウンカウンタ３３ａに入力される。そして、その積算出力でゲート時間が制御されアイアパーチャーの時間軸の中心とゲート時間の中心とが一致する方向に制御される。この結果ゲート時間の中心はアイアパーチャーの時間軸の中心ｔ０と一致するところまで制御される。ゲート幅が広い場合、時間軸上広い範囲にわたって零クロス信号が抽出され、同期制御に反映される。
ただし、多数の零クロス信号の中には雑音などにより零クロス信号の位置がゆれているものも含まれるので、同期信号にジッタを伴ないやすい。一方ゲート幅が狭い場合は、時間軸上狭い範囲で零クロス信号が抽出されて、同期制御に反映されるので、同期信号にジッタを伴うことは少なくなる。従って、初期同期まではゲート時間の長い第１のゲート制御回路３４ｂ１を使い、初期同期への移行を行いやすくし、同期後はゲート時間の短い信号を発生する第２のゲート制御回路３４ｂ２に切り替えてジッタの影響を少なくするようにする。
【００１７】
【発明の効果】
以上説明したように、この発明に係るディジタル同期方式は、ナイキストフィルタを経て供給される入力信号のアイアパーチャーの中央値を基準電圧として検出する基準電圧発生回路と、前記入力信号が前記基準電圧と交叉する時に零クロス信号を発生する零クロス信号発生回路と、前記ゲート回路の出力信号から入力信号のアパーチャー位置とゲート時間の相対的な位相関係を検出する位相情報検出回路と、前記位相情報検出回路の出力にもとずいて、前記ゲート回路のゲート時間の位相を制御するディジタル位相制御部とを備え、前記ゲート回路の積算出力が極小値をとるよう制御して入力信号に同期した同期信号を生成するようにし、また、ゲート信号の位相制御は、固定周波信号発生部からの信号をパルス列状に波形成形し、積算回路からの信号でこのパルス列信号に新たなパルスを加算し、又はこのパルス列からパルスを間引き、その出力をディジタル分周する構成のディジタル同期装置において、
パルス加除回路が加除するパルスの数は、前記積分値の大小に対応して変化するようにしたので、アナログ回路を少なくし全体として小型化でき、また、ずれの大きいときに早い同期引き込みが行え、ずれの小さいときは安定した同期保持が可能となるという効果がある。
【００１８】
また、この発明に係るディジタル同期方式のゲート回路は、ゲート出力の時間幅を前半と後半にわけ、前半のゲート出力時間における出力信号と後半のゲート出力時間における出力信号の差の信号でゲート時間の位相を制御し、前記ゲート回路の積算出力が極小値をとるようにしたので、制御が簡単に行える効果がある。
【００１９】
また、この発明に係るディジタル同期方式のゲート回路のゲート幅は初期同期後狭くするよう制御したので、ジッターを少なくできる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の態様１の構成図である。
【図２】多値信号のアイパターンと零クロス基準電圧との関係を説明する図である。
【図３】多値信号のアイアパーチャーとゲートタイミングとの関係を説明する図である。
【図４】ディジタル位相制御部４におけるディジタル分周についての説明図である。
【図５】この発明の実施の形態２の構成図である。
【符号の説明】
１  入力フィルタ、  １０  入力端子、
２  基準電圧発生回路、
３１  零クロス信号発生回路、  ３２  ゲート回路、
３３  位相情報検出回路、  ３３ａ  アップダウンカウンタ、
３３ｂ  積算回路、
３４  ディジタル位相制御部、  ３４ａ  波形成形回路、
３４ｂ  パルス加除回路、  ３４ｃ  ディジタル分周回路、
３４ｄ  ゲート制御回路、  ３４ｄ１  第１のゲート制御回路、
３４ｄ１  第２のゲート制御回路、  ３５  同期信号出力回路、
３６  固定周波信号発生部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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