(57)【特許請求の範囲】
【請求項１】
走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルの駆動方法であって、
１フィールドの表示期間を複数のサブフィールドに分割し前記サブフィールドの内の連続配置された少なくとも２つのサブフィールドをサブフィールド群とし、前記サブフィールド群の先頭の前記サブフィールドにおいてのみで全ての前記放電セルを発光セル又は非発光セルのいずれか一方の状態に初期化するリセット放電を生起せしめるリセット行程を実行し、
前記サブフィールド群内のいずれか１のサブフィールドにおいて前記放電セル各々を１走査ライン分ずつ順次、書込対象とし当該書込対象となった前記走査ラインに属する前記放電セル各々を画素データに応じて選択的に前記非発光セル及び前記発光セルの内のいずれか一方の状態に設定する選択放電を生起せしめる画素データ書込行程を実行し、
前記サブフィールド群内のサブフィールドの各々において前記発光セルの状態にある前記放電セルのみを前記サブフィールドの重み付けに対応した発光回数だけ維持発光放電せしめる維持発光行程を実行し、
前記維持発光行程は、前記発光セルの状態にある全ての前記放電セルを一斉に維持発光放電せしめる一斉維持発光行程と、
前記選択放電の直前又は直後において、前記書込対象となった前記走査ラインのみにパルスを印加することにより前記書込対象となった前記走査ラインのみに属する前記放電セル各々の内で前記発光セルの状態にある前記放電セルを維持発光放電せしめる走査維持発光行程と、からなることを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
前記サブフィールド群における最後尾の前記サブフィールドにおいてのみで全ての前記放電セルを前記非発光セルの状態にする放電を生起させる消去行程を設けたことを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
前記リセット行程では、前記リセット放電にて全ての前記放電セル内に壁電荷を形成せしめることにより全ての前記放電セルを前記発光セルの状態に初期化し、前記画素データ書込行程では、前記画素データに応じて前記放電セルを選択的に選択消去放電せしめて前記壁電荷を消去することにより前記放電セルを前記非発光セルに設定することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項４】
前記走査維持発光行程による維持発光放電は、前記画素データ書込行程による前記選択消去放電の直前に生起せしめることを特徴とする請求項３記載のプラズマディスプレイパネルの駆動方法。
【請求項５】
前記走査維持発光行程による維持発光放電は、前記選択消去放電に対するプライミング放電を兼ねていることを特徴とする請求項４記載のプラズマディスプレイパネルの駆動方法。
【請求項６】
前記リセット行程では、前記リセット放電にて全ての前記放電セル内に残留する壁電荷を消去せしめることにより全ての前記放電セルを前記非発光セルの状態に初期化し、前記画素データ書込行程では、前記画素データに応じて前記放電セルを選択的に選択書込放電せしめて前記壁電荷を形成することにより前記放電セルを前記発光セルに設定することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項７】
前記走査維持発光行程による維持発光放電は、前記画素データ書込行程による前記選択書込放電の直後に生起せしめることを特徴とする請求項６記載のプラズマディスプレイパネルの駆動方法。
【請求項８】
前記走査維持発光行程は、前記一斉維持発光行程の直前に実行されることを特徴とする請求項６記載のプラズマディスプレイパネルの駆動方法。
【請求項９】
前記走査維持発光行程は、前記一斉維持発光行程の直後に実行されることを特徴とする請求項６記載のプラズマディスプレイパネルの駆動方法。
【請求項１０】
前記走査維持発光行程は、前記一斉維持発光行程の直前及び直後に実行されることを特徴とする６記載のプラズマディスプレイパネルの駆動方法。
【請求項１１】
走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルの駆動方法であって、
１フィールドの表示期間をＮ個のサブフィールドに分割し、前記１フィールドの表示期間における先頭の前記サブフィールドにおいてのみで全ての前記放電セルを発光セル又は非発光セルのいずれか一方の状態に初期化するリセット放電を生起せしめるリセット行程を実行し、
前記Ｎ個のサブフィールドの内のいずれか１のサブフィールドにおいて前記放電セル各々を１走査ライン分ずつ順次、書込対象とし当該書込対象となった前記走査ラインに属する前記放電セル各々を画素データに応じて選択的に前記非発光セル及び前記発光セルの内のいずれか一方の状態に設定する選択放電を生起せしめる画素データ書込行程を実行し、
前記サブフィールドの各々において前記発光セルの状態にある前記放電セルのみを前記サブフィールドの重み付けに対応した発光回数だけ維持発光放電せしめる維持発光行程を実行し、
前記維持発光行程は、前記発光セルの状態にある全ての前記放電セルを一斉に維持発光放電せしめる一斉維持発光行程と、
前記選択放電の直前又は直後において、前記書込対象となった前記走査ラインのみにパルスを印加することにより前記書込対象となった前記走査ラインのみに属する前記放電セル各々の内で前記発光セルの状態にある前記放電セルを維持発光放電せしめる走査維持発光行程と、からなることを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項１２】
前記１フィールドの表示期間における最後尾の前記サブフィールドにおいてのみで全ての前記放電セルを前記非発光セルの状態にする放電を生起させる消去行程を設けたことを特徴とする請求項１１記載のプラズマディスプレイパネルの駆動方法。
【請求項１３】
前記リセット行程では、前記リセット放電にて全ての前記放電セル内に壁電荷を形成せしめることにより全ての前記放電セルを前記発光セルの状態に初期化し、前記画素データ書込行程では、前記画素データに応じて前記放電セルを選択的に選択消去放電せしめて前記壁電荷を消去することにより前記放電セルを前記非発光セルに設定することを特徴とする請求項１１記載のプラズマディスプレイパネルの駆動方法。
【請求項１４】
前記走査維持発光行程による維持発光放電は、前記画素データ書込行程による前記選択消去放電の直前に生起せしめることを特徴とする請求項１３記載のプラズマディスプレイパネルの駆動方法。
【請求項１５】
前記走査維持発光行程による維持発光放電は、前記選択消去放電に対するプライミング放電を兼ねていることを特徴とする請求項１４記載のプラズマディスプレイパネルの駆動方法。
【請求項１６】
前記１フィールドの表示期間の先頭から連続したｎ個（ｎは０〜Ｎ）の前記サブフィールド各々での前記維持発光行程においてのみで前記維持発光放電を生起せしめることによりＮ＋１階調駆動を行うことを特徴とする請求項１１記載のプラズマディスプレイパネルの駆動方法。
【請求項１７】
前記１フィールドの表示期間の最後尾から連続したｎ個（ｎは０〜Ｎ）の前記サブフィールド各々での前記維持発光行程においてのみで前記維持発光放電を生起せしめることによりＮ＋１階調駆動を行うことを特徴とする請求項１１記載のプラズマディスプレイパネルの駆動方法。
【請求項１８】
前記サブフィールド各々の前記維持発光行程での前記発光回数の比を非線形に設定することにより、入力画素データの非線形表示特性を補正することを特徴とする請求項１１記載のプラズマディスプレイパネルの駆動方法。
【請求項１９】
前記非線形表示特性は、ガンマ特性であることを特徴とする請求項１８記載のプラズマディスプレイパネルの駆動方法。
【請求項２０】
前記非線形表示特性の補正を行う前に前記入力画素データに多階調化処理を施すことを特徴とする請求項１８記載のプラズマディスプレイパネルの駆動方法。
【請求項２１】
前記多階調化処理とは、誤差拡散処理及び／又はディザ処理であることを特徴とする請求項２０記載のプラズマディスプレイパネルの駆動方法。
【請求項２２】
前記多階調化処理を施す前に前記画素データを変換して前記多階調化処理に必要な上位ビット群と下位ビット群をビット境界で分離することを特徴とする請求項２０記載のプラズマディスプレイパネルの駆動方法。
【請求項２３】
前記サブフィールド各々の前記維持発光行程での前記発光回数をフィールド又はフレーム毎に変更することを特徴とする請求項１１記載のプラズマディスプレイパネルの駆動方法。
【請求項２４】
前記リセット行程では、前記リセット放電にて全ての前記放電セル内から壁電荷を消去せしめることにより全ての前記放電セルを前記非発光セルの状態に初期化し、
前記画素データ書込行程では、前記画素データに応じて前記放電セルを選択的に選択書込放電せしめて前記放電セル内に前記壁電荷を形成させることにより前記放電セルを前記発光セルに設定することを特徴とする請求項１１記載のプラズマディスプレイパネルの駆動方法。
【請求項２５】
前記走査維持発光行程による維持発光放電は、前記画素データ書込行程による前記選択書込放電の直後に生起せしめることを特徴とする請求項２４記載のプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、マトリクス表示方式のプラズマディスプレイパネル（以下、ＰＤＰと称する）の駆動方法に関する。
【０００２】
【従来の技術】
かかるマトリクス表示方式のＰＤＰの一つとしてＡＣ（交流放電）型のＰＤＰが知られている。
ＡＣ型のＰＤＰは、複数の列電極（アドレス電極）と、これら列電極と直交して配列されておりかつ一対にて１走査ラインを形成する複数の行電極対とを備えている。これら各行電極対及び列電極は、放電空間に対して誘電体層で被覆されており、行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【０００３】
この際、ＰＤＰは放電現象を利用している為、上記放電セルは、"発光"及び"非発光"の２つの状態しかもたない。そこで、かかるＰＤＰにより中間調の輝度表示を実現させる為にサブフィールド法を用いる。サブフィールド法では、１フィールドの表示期間をＮ個のサブフィールドに分割し、各サブフィールド毎に、画素データ(Ｎビット)の各ビット桁の重み付けに対応した期間長を有する発光期間を夫々割り当てて発光駆動を行う。
【０００４】
図１は、かかるサブフィールド法を用いて中間調の輝度表示を行うプラズマディスプレイ装置の概略構成を示す図である。
図１において、駆動装置１００は、入力されたビデオ信号を１画素毎に対応したディジタルの画素データに変換し、この画素データに対応した画素データパルスをＰＤＰ１０の列電極Ｄ1〜Ｄmに印加する。ＰＤＰ１０は、上記列電極Ｄ1〜Ｄm各々に交叉し、且つＸ電極、Ｙ電極の一対にて１行を構成する行電極Ｘ1〜Ｘn及びＹ1〜Ｙnを備えている。これら列電極及び行電極対各々は図示せぬ誘電体を挟んで形成されており、１つの列電極及び行電極対が交差する部分に１つの画素セルが形成される。
【０００５】
図２は、上記駆動装置１００による１フィールド表示期間での駆動フォーマットを示す図である。
図２に示されるように、１フィールドの表示期間は、サブフィールドＳＦ１〜ＳＦ４なる４つのサブフィールドに分割されており、各サブフィールドでは、一斉リセット行程Ｒｃ、画素データ書込行程Ｗｃ、維持発光行程Ｉｃ、及び消去行程Ｅを夫々実行する。
【０００６】
図３は、これら各種行程を実施すべく、各サブフィールド内において駆動装置１００が、ＰＤＰ１０の列電極及び行電極対に印加する各種駆動パルスの印加タイミングを示す図である。
先ず、一斉リセット行程Ｒｃにおいて、駆動装置１００は、図３に示されるが如きリセットパルスＲＰx及びＲＰYを行電極Ｘ1〜Ｘn及びＹ1〜Ｙn各々に同時に印加する。これらリセットパルスＲＰx及びＲＰYの印加に応じて、ＰＤＰ１０中の全ての放電セルがリセット放電されて、各放電セル内には一様に所定量の壁電荷が形成される。これにより、全ての放電セルは一旦、発光セルに初期設定される。
【０００７】
次に、画素データ書込行程Ｗｃにおいて、駆動装置１００は、図３に示されるが如く、各行毎の画素データパルス群ＤＰを順次列電極Ｄ1〜Ｄmに印加して行く。例えば、サブフィールドＳＦ１では、ＰＤＰ１０の全放電セル各々に対応した入力画素データ各々から第１ビット目だけを抽出し、この第１ビット目の論理レベルに応じた画素データパルス群ＤＰを、１行分毎に順次列電極Ｄ1〜Ｄmに印加して行く。又、サブフィールドＳＦ２では、ＰＤＰ１０の全放電セル各々に対応した入力画素データ各々から第２ビット目だけを抽出し、この第２ビット目の論理レベルに応じた画素データパルス群ＤＰを、１行分毎に順次列電極Ｄ1〜Ｄmに印加して行くのである。この際、駆動装置１００は、入力画素データの論理レベルが例えば"１"である場合に限り高電圧の画素データパルスを発生し、これを列電極Ｄに印加する。更に、駆動装置１００は、かかる画素データパルス群ＤＰの印加タイミングと同一タイミングにて、図３に示されるが如き走査パルスＳＰを発生しこれを行電極Ｙ1〜Ｙnへと順次印加して行く。ここで、上記走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。かかる選択消去放電により、上記一斉リセット行程Ｒｃにより発光セルの状態に初期化された放電セルは、非発光セルに推移する。尚、上記高電圧の画素データパルスが印加されなかった"列"に形成されている放電セルには放電が起こらず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり発光セルの状態が維持される。
【０００８】
更に、かかる画素データ書込行程Ｗｃにおいて、駆動装置１００は、各走査パルスＳＰを各行電極Ｙに印加する直前に、図３に示されるが如きプライミングパルスＰＰを行電極Ｙ1〜Ｙnに印加する。かかるプライミングパルスＰＰの印加に応じて各行毎にプライミング放電が生じる。このプライミング放電により、上記一斉リセット動作にて得られたものの時間経過と共に減少してしまった荷電粒子がＰＤＰ１０の放電空間内に再形成される。よって、荷電粒子が再形成された直後に走査パルスＳＰが印加されることになるので、選択消去放電が確実に生起されるようになり、画素データの書き込みミスが防止される。
【０００９】
次に、維持発光行程Ｉｃにおいて、駆動装置１００は、図３に示されるように維持パルスＩＰX及びＩＰYを行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して交互に印加する。この際、１サブフィールド内においてこれら維持パルスＩＰX及びＩＰYを印加する回数(期間)は、各サブフィールドの重み付けに対応して設定されている。
例えば、図２に示されるように、
ＳＦ１：１
ＳＦ２：２
ＳＦ３：４
ＳＦ４：８
なる回数(期間)比にて維持パルスＩＰX及びＩＰYを印加し続けるのである。
【００１０】
この際、上記画素データ書込行程Ｗｃによって壁電荷が残留したままとなっている放電セル、すなわち発光セルのみが、かかる維持パルスＩＰX及びＩＰYが交互に印加される度に放電発光し、その発光状態を維持する。
次に、消去行程Ｅにおいて、駆動装置１００は、図３に示されるが如き消去パルスＥＰを行電極Ｘ1〜Ｘnに印加することにより、全放電セルを一斉に消去放電せしめ、各放電セル内に残留している壁電荷を消去する。
【００１１】
かかるサブフィールド法を用いた駆動により、例えば、放電セルを輝度"８"で発光させる場合には、サブフィールドＳＦ１〜ＳＦ４の内のＳＦ４のみで発光を実施させ、又、輝度"７"で発光させる場合には、サブフィールドＳ１〜ＳＦ３において発光を実施させるのである。これにより、１６段階での中間調の輝度表現が可能となる。
【００１２】
しかしながら、図３に示されるが如き駆動方法では、画素データ書込を安定して実施させるべく、走査パルスＳＰの印加直前にプライミング放電を生起させている為、このプライミング放電に伴う発光現象により画像のコントラストが低下してしまうという問題があった。
【００１３】
【発明が解決しようとする課題】
本発明は、上記の問題を解決するためになされたものであり、画像のコントラストを向上させることが出来るプラズマディスプレイパネルの駆動方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
請求項１記載によるプラズマディスプレイパネルの駆動方法は、走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルの駆動方法であって、１フィールドの表示期間を複数のサブフィールドに分割し前記サブフィールドの内の連続配置された少なくとも２つのサブフィールドをサブフィールド群とし、前記サブフィールド群の先頭の前記サブフィールドにおいてのみで全ての前記放電セルを発光セル又は非発光セルのいずれか一方の状態に初期化するリセット放電を生起せしめるリセット行程を実行し、前記サブフィールド群内のいずれか１のサブフィールドにおいて前記放電セル各々を１走査ライン分ずつ順次、書込対象とし当該書込対象となった前記走査ラインに属する前記放電セル各々を画素データに応じて選択的に前記非発光セル及び前記発光セルの内のいずれか一方の状態に設定する選択放電を生起せしめる画素データ書込行程を実行し、前記サブフィールド群内のサブフィールドの各々において前記発光セルの状態にある前記放電セルのみを前記サブフィールドの重み付けに対応した発光回数だけ維持発光放電せしめる維持発光行程を実行し、前記維持発光行程は、前記発光セルの状態にある全ての前記放電セルを一斉に維持発光放電せしめる一斉維持発光行程と、前記選択放電の直前又は直後において、前記書込対象となった前記走査ラインのみにパルスを印加することにより前記書込対象となった前記走査ラインのみに属する前記放電セル各々の内で前記発光セルの状態にある前記放電セルを維持発光放電せしめる走査維持発光行程と、からなることを特徴とする。
【００１５】
又、請求項１１記載によるプラズマディスプレイパネルの駆動方法は、走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルの駆動方法であって、１フィールドの表示期間をＮ個のサブフィールドに分割し、前記１フィールドの表示期間における先頭の前記サブフィールドにおいてのみで全ての前記放電セルを発光セル又は非発光セルのいずれか一方の状態に初期化するリセット放電を生起せしめるリセット行程を実行し、前記Ｎ個のサブフィールドの内のいずれか１のサブフィールドにおいて前記放電セル各々を１走査ライン分ずつ順次、書込対象とし当該書込対象となった前記走査ラインに属する前記放電セル各々を画素データに応じて選択的に前記非発光セル及び前記発光セルの内のいずれか一方の状態に設定する選択放電を生起せしめる画素データ書込行程を実行し、前記サブフィールドの各々において前記発光セルの状態にある前記放電セルのみを前記サブフィールドの重み付けに対応した発光回数だけ維持発光放電せしめる維持発光行程を実行し、前記維持発光行程は、前記発光セルの状態にある全ての前記放電セルを一斉に維持発光放電せしめる一斉維持発光行程と、前記選択放電の直前又は直後において、前記書込対象となった前記走査ラインのみにパルスを印加することにより前記書込対象となった前記走査ラインのみに属する前記放電セル各々の内で前記発光セルの状態にある前記放電セルを維持発光放電せしめる走査維持発光行程と、からなることを特徴とする。
【００１６】
【発明の実施の形態】
以下、本発明の実施例を図を参照しつつ説明する。
図４は、本発明による駆動方法に基づいてプラズマディスプレイパネル（以下、ＰＤＰと称する）を発光駆動するプラズマディスプレイ装置の概略構成を示す図である。
【００１７】
図４において、Ａ／Ｄ変換器１は、駆動制御回路２から供給されるクロック信号に応じて、アナログの入力映像信号をサンプリングしてこれを１画素毎に例えば８ビットの画素データ(入力画素データ)Ｄに変換し、これをデータ変換回路３０に供給する。
駆動制御回路２は、上記入力映像信号中の水平及び垂直同期信号に同期して、上記Ａ／Ｄ変換器１に対するクロック信号、及びメモリ４に対する書込・読出信号を発生する。更に、駆動制御回路２は、かかる水平及び垂直同期信号に同期して、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々を駆動制御すべき各種タイミング信号を発生する。
【００１８】
データ変換回路３０は、かかる８ビットの画素データＤを、８ビットの変換画素データ(表示画素データ)ＨＤに変換し、これをメモリ４に供給する。尚、かかるデータ変換回路３０の変換動作については、後述する。
メモリ４は、駆動制御回路２から供給されてくる書込信号に従って上記変換画素データＨＤを順次書き込む。かかる書込動作により１画面（ｎ行、ｍ列）分の書き込みが終了すると、メモリ４は、この１画面分の変換画素データＨＤ11-nmを、各ビット桁毎に分割して読み出し、これを１行分毎に順次アドレスドライバ６に供給する。
【００１９】
アドレスドライバ６は、駆動制御回路２から供給されたタイミング信号に応じて、かかるメモリ４から読み出された１行分の変換画素データビット各々の論理レベルに対応した電圧を有するｍ個の画素データパルスを発生し、これらをＰＤＰ１０の列電極Ｄ1〜Ｄmに夫々印加する。
ＰＤＰ１０は、アドレス電極としての上記列電極Ｄ1〜Ｄmと、これら列電極と直交して配列されている行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。ＰＤＰ１０では、これら行電極Ｘ及び行電極Ｙの一対にて１行分に対応した行電極を形成している。すなわち、ＰＤＰ１０における第１行目の行電極対は行電極Ｘ1及びＹ1であり、第ｎ行目の行電極対は行電極Ｘn及びＹnである。上記行電極対及び列電極は放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【００２０】
第１サスティンドライバ７及び第２サスティンドライバ８各々は、駆動制御回路２から供給されたタイミング信号に応じて、以下に説明するが如き各種駆動パルスを発生し、これらをＰＤＰ１０の行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する。
図５は、図４に示されるプラズマディスプレイ装置における１フィールド表示期間での発光駆動フォーマットを示す図である。尚、図５に示される駆動モード(Ａ)は、偶数フィールドでの発光駆動を実施する際に用いるものであり、駆動モード(Ｂ)は、奇数フィールドでの発光駆動を実施する際に用いるものである。
【００２１】
又、図６は、かかる発光駆動フォーマットに基づいて、上記アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々がＰＤＰ１０の列電極Ｄ1〜Ｄm、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する各種駆動パルスの印加タイミングを示す図である。
図５及び図６に示される例では、１フィールドの表示期間を８個のサブフィールドＳＦ１〜ＳＦ８に分割してＰＤＰ１０に対する駆動を行う。これらサブフィールドＳＦ１〜ＳＦ８各々では、ＰＤＰ１０の各放電セルに対して画素データの書き込みを行って発光セル及び非発光セルの設定を行う画素データ書込行程Ｗc(Ｗc1〜Ｗc8)と、上記発光セルのみを各サブフィールドの重み付けに対応した回数だけ発光維持させる維持発光行程Ｉc(Ｉc1〜Ｉc8)とを実施する。又、先頭のサブフィールドＳＦ１のみで、ＰＤＰ１０の全放電セルを初期化せしめる一斉リセット行程Ｒｃを実行し、最後尾のサブフィールドＳＦ８のみで、全放電セル内に残存する壁電荷を一斉に消去して、全ての放電セルを非発光セルの状態にする消去行程Ｅを実行する。
【００２２】
図６において、上記一斉リセット行程Ｒｃでは、第１サスティンドライバ７及び第２サスティンドライバ８が、図に示されるが如きリセットパルスＲＰx及びＲＰYをＰＤＰ１０の行電極Ｘ1〜Ｘn及びＹ1〜Ｙn各々に同時に印加する。これらリセットパルスＲＰx及びＲＰYの印加に応じて、ＰＤＰ１０中の全ての放電セルがリセット放電して、各放電セル内には一様に所定量の壁電荷が形成される。これにより、全放電セルは上記発光セルに設定される。
【００２３】
又、各サブフィールドＳＦ１〜ＳＦ８各々での画素データ書込行程Ｗc1〜Ｗc8では、アドレスドライバ６が、各行毎の画素データパルス群ＤＰ１1〜ＤＰ１n、ＤＰ２1〜ＤＰ２n、ＤＰ３1〜ＤＰ３n、・・・・、ＤＰ８1〜ＤＰ８nを図に示されるように、順次列電極Ｄ1〜Ｄmに印加して行く。例えば、サブフィールドＳＦ１の画素データ書込行程Ｗc1では、上記変換画素データＨＤ11-nm各々の第１ビット目に基づいて生成した第１行〜第ｎ行各々に対応した画素データパルス群ＤＰ１1〜ＤＰ１nを、１行分毎に順次列電極Ｄ1〜Ｄmに印加して行くのである。又、サブフィールドＳＦ２の画素データ書込行程Ｗc2では、上記変換画素データＨＤ11-nm各々の第２ビット目に基づいて生成した画素データパルス群ＤＰ２1〜ＤＰ２nを、１行分毎に順次列電極Ｄ1〜Ｄmに印加して行くのである。この際、アドレスドライバ６は、変換画素データのビット論理が例えば論理レベル"１"である場合に限り高電圧の画素データパルスを発生して列電極Ｄに印加する。かかる各画素データパルス群ＤＰの印加タイミングと同一タイミングにて、第２サスティンドライバ８は、図６に示されるが如き走査パルスＳＰを発生しこれを行電極Ｙ1〜Ｙnへと順次印加して行く。ここで、上記走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。かかる選択消去放電により、上記一斉リセット行程Ｒｃにて発光セルの状態に初期化された放電セルは、非発光セルに推移する。尚、上記高電圧の画素データパルスが印加されなかった"列"に形成されている放電セルには放電が生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり発光セルの状態を維持する。
【００２４】
かかる動作によれば、後述する維持発光行程において発光状態が維持される発光セルと、消灯状態のままの非発光セルとが画素データに応じて択一的に設定され、いわゆる画素データの書き込みが為されるのである。
尚、サブフィールドＳＦ１の画素データ書込行程Ｗc1においては、上記走査パルスＳＰを各行電極Ｙに印加する直前に、第２サスティンドライバ８が図６に示されるが如きプライミングパルスＰＰを行電極Ｙに印加する。かかるプライミングパルスＰＰの印加に応じてプライミング放電が生じ、これにより、荷電粒子がＰＤＰ１０の放電空間内に再形成される。よって、この荷電粒子が再形成された直後に走査パルスＳＰが印加されることになるので、選択消去放電が確実に生起されるようになり、画素データの書き込みミスが防止される。
【００２５】
次に、各サブフィールドにおける維持発光行程Ｉc1〜Ｉc8各々では、第１サスティンドライバ７及び第２サスティンドライバ８が、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して図６に示されるように交互に維持パルスＩＰX及びＩＰYを印加する。かかる維持パルスＩＰX及びＩＰYが交互に印加される度に、壁電荷が残留したままとなっている放電セル(すなわち、直前に実施された上記画素データ書込行程Ｗｃにおいて発光セルに設定された放電セル)は、発光を伴う維持放電を繰り返す。この際、維持発光行程Ｉc1〜Ｉc8各々での維持放電による発光回数は、各サブフィールドの重み付けに対応して設定されている。
【００２６】
例えば、図５に示される駆動モード(Ａ)による発光駆動時には、
ＳＦ１(Ｉc1)：６
ＳＦ２(Ｉc2)：２２
ＳＦ３(Ｉc3)：４０
ＳＦ４(Ｉc4)：６０
ＳＦ５(Ｉc5)：８０
ＳＦ６(Ｉc6)：１０２
ＳＦ７(Ｉc7)：１２６
ＳＦ８(Ｉc8)：７４
であり、
駆動モード(Ｂ)による発光駆動時には、
ＳＦ１(Ｉc1)：２
ＳＦ２(Ｉc2)：１２
ＳＦ３(Ｉc3)：３２
ＳＦ４(Ｉc4)：４８
ＳＦ５(Ｉc5)：７０
ＳＦ６(Ｉc6)：９２
ＳＦ７(Ｉc7)：１１４
ＳＦ８(Ｉc8)：１４０
となる。
【００２７】
尚、各サブフィールドＳＦ１〜ＳＦ８各々での発光期間比は、非線形（すなわち、逆ガンマ比率、Ｙ＝Ｘ2.2）であり、これにより入力画素データＤの非線形特性（ガンマ特性）を補正するようにしている。
図５に示されるように、最後尾のサブフィールドＳＦ８を除く他のサブフィールドでの維持発光行程Ｉc1〜Ｉc7各々は、一斉維持発光行程Ｉ1と、走査維持発光行程Ｉ2とから構成されている。
【００２８】
一斉維持発光行程Ｉ1では、第１サスティンドライバ７及び第２サスティンドライバ８が、上述した如き各サブフィールドＳＦ毎の放電発光回数よりも１回分少ない回数だけ、図６に示されるが如き維持パルスＩＰX及びＩＰYを交互にかつ一斉に行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに夫々印加する。
一方、走査維持発光行程Ｉ2では、第２サスティンドライバ８が、図５及び図６に示されるように、次のサブフィールドの画素データ書込行程Ｗｃにおける各走査パルスＳＰの印加直前に、１回分の維持放電を促す維持パルスＩＰYFを印加する。つまり、維持パルスＩＰYFとは、図７に示されるが如き総発光回数分だけ印加される維持パルスＩＰYの内の最終の維持パルスのことであり、これが、走査パルスＳＰと同様に行電極Ｙ1〜Ｙnへと順次走査して印加されて、維持発光行程Ｉc内での最後の１回分の維持放電を生起させるのである。
【００２９】
尚、維持パルスＩＰYFが行電極Ｙに印加されると、荷電粒子がＰＤＰ１０の放電空間内に形成されるので、その直後に走査パルスＳＰを印加すると選択消去放電が確実に生起されるようになり、画素データの書き込みミスが防止される。すなわち、各維持発光行程Ｉc内において最後の１回分の放電発光を生起させる維持パルスＩＰYFは、前述した如きプライミングパルスＰＰの役目をも担うのである。
【００３０】
ここで、サブフィールドＳＦ８における維持発光行程Ｉc8では、第１サスティンドライバ７及び第２サスティンドライバ８は、上述した如き各サブフィールドＳＦ毎の放電発光回数の分だけ、図６に示されるが如き維持パルスＩＰX及びＩＰYを交互にかつ一斉に行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに夫々印加する。
図７は、サブフィールドＳＦ１〜ＳＦ８各々における一斉維持発光行程Ｉ1及び走査維持発光行程Ｉ2での発光回数、並びに維持発光行程Ｉc内での総発光回数とその発光輝度比を示す図である。尚、図７(Ａ)は、駆動モード(Ａ)、すなわち偶数フィールドでの発光駆動を行う場合の発光回数、図７(Ｂ)は、すなわち、奇数フィールドでの発光駆動を行う場合の発光回数を示すものである。
【００３１】
又、図５及び図６に示されるように、１フィールド表示期間中の最後尾のサブフィールドＳＦ８においてのみで消去行程Ｅが実行される。かかる消去行程Ｅでは、アドレスドライバ６が図６に示されるような消去パルスＡＰを発生してこれを列電極Ｄ1-mの各々に印加する。更に、かかる消去パルスＡＰの印加タイミングと同時に、第２サスティンドライバ８が消去パルスＥＰを発生してこれを行電極Ｙ1〜Ｙn各々に印加する。これら消去パルスＡＰ及びＥＰの同時印加により、ＰＤＰ１０における全放電セル内において消去放電が生起され、全ての放電セル内に残存している壁電荷が消滅する。
【００３２】
すなわち、かかる消去行程Ｅの実行により、ＰＤＰ１０における全ての放電セルが非発光セルとなるのである。
図８は、図５及び図６に示される駆動により実施される発光駆動の全パターンを示す図である。
図８に示されるように、サブフィールドＳＦ１〜ＳＦ８の内の１つのサブフィールドでの画素データ書込行程Ｗｃにおいてのみで、各放電セルに対して選択消去放電を実施する(黒丸にて示す)。すなわち、一斉リセット行程Ｒｃの実行によってＰＤＰ１０の全放電セル内に形成された壁電荷は、上記選択消去放電が実施されるまでの間残留し、その間に存在するサブフィールドＳＦ各々での維持発光行程Ｉｃにおいて放電発光を行うのである(白丸にて示す)。よって、各放電セルは、図８の黒丸に示されるサブフィールドにおいて上記選択消去放電が為されるまでの間、発光セルとなり、その間に存在するサブフィールド各々での維持発光行程Ｉｃにおいて、図７に示されるが如き放電発光回数の分だけ発光を行ってその発光状態を維持するのである。
【００３３】
以上の如く、図８に示される発光駆動パターンにおいては、各放電セルが発光セルから非発光セルへと推移する回数は、１フィールド期間内において必ず１回以下となるようにしている。すなわち、１フィールド期間内において一旦、非発光セルに設定した放電セルを再び発光セルに復帰させるような発光駆動パターンを禁止したのである。よって、画像表示に関与していないにも拘わらず強い発光を伴う上記一斉リセット動作を図５及び図６に示されるように１フィールド期間内において１回だけ実施しておけば良いので、コントラストの低下を抑えることが出来る。又、１フィールド期間内において実施する選択消去放電は、図８の黒丸にて示されるように最高でも１回なので、その消費電力を抑えることが可能となる。又、図５に示されるように、１フィールド期間内において、放電セルが発光状態にある期間(白丸にて示す)と、非発光状態にある期間とが互いに反転する発光パターンは存在しないので、偽輪郭を防止することが出来る。
【００３４】
更に、本発明においては、図５及び図６に示されるように、維持発光行程Ｉc内での最後の１回分の維持放電を生起させる維持パルス(ＩＰYF)を、走査パルスＳＰと同様に走査して行電極Ｙ1〜Ｙnへと順次印加することにより、各走査パルスＳＰの直前に維持放電を生起せしめるようにしている。この際、かかる維持放電は画素データに応じた発光を伴いつつも、各放電セル内に荷電粒子を形成させるので、前述した如きプライミング放電と同様な役目を為す。よって、画素データに関与しない発光を伴うプライミング放電を必要とせずとも、画素データの書込が確実に為されるようになるので、プライミング放電を独立して実施するものに比して画像表示時のコントラストを向上させることが出来るのである。
【００３５】
ここで、図８に示される発光駆動パターンによると、
偶数フィールドの表示期間では、図中の発光輝度(Ａ)に示されるが如き、
｛0：3：14：34：64：104：155：218：255｝
なる発光輝度比からなる９階調の輝度を表現し得る発光駆動が為され、
奇数フィールドの表示期間では、図中の発光輝度(Ｂ)に示されるが如き、
｛0：1：7：23：47：82：128：185：255｝
なる発光輝度比からなる９階調の輝度を表現し得る発光駆動が為される。
【００３６】
このように、各サブフィールドで実施すべき発光期間が互いに異なる２種類の９階調駆動をフィールド(フレーム)毎に交互に実施することにより、視覚上における表示階調数を、この９階調よりも増加させているのである。
更に、視覚上における表示階調数は時間方向に積分すると９階調よりも増加する。従って、後述する多階調化処理によるディザ及び誤差拡散のパターンが目立ちにくくなりＳ／Ｎ感が向上する。
【００３７】
図９は、図４に示されるデータ変換回路３０の内部構成を示す図である。
図９に示されるように、データ変換回路３０は、ＡＢＬ回路３１、第1データ変換回路３２、多階調化処理回路３３及び第2データ変換回路３４で構成される。
図９において、ＡＢＬ(自動輝度制御)回路３１は、ＰＤＰ１０の画面上に表示される画像の平均輝度が所定の輝度範囲内に収まるように、Ａ／Ｄ変換器１から順次供給されてくる各画素毎の画素データＤに対して輝度レベルの調整を行い、この際得られた輝度調整画素データＤBLを第１データ変換回路３２に供給する。
【００３８】
かかる輝度レベルの調整は、上述の如くサブフィールドの発光回数の比を非線形に設定して逆ガンマ補正を行う前に行われる。つまり、ＡＢＬ回路３１は、画素データＤ（入力画素データ）に逆ガンマ補正を施して得られた逆ガンマ変換画素データの平均輝度に応じて、上記画素データＤの輝度レベルを自動調整する。これにより、輝度調整による表示品質の劣化を防止するのである。
【００３９】
図１０は、かかるＡＢＬ回路３１の内部構成を示す図である。
図１０において、レベル調整回路３１０は、後述する平均輝度検出回路３１１によって求められた平均輝度に応じて画素データＤのレベルを調整して得られた輝度調整画素データＤBLを出力する。データ変換回路３１２は、かかる輝度調整画素データＤBLを図１１に示されるが如き非線形特性からなる逆ガンマ特性(Y=X2.2）に変換したものを逆ガンマ変換画素データＤｒとして平均輝度レベル検出回路３１１に供給する。すなわち、輝度調整画素データＤBLに逆ガンマ補正処理を施すことにより、ガンマ補正の解除された元の映像信号に対応した画素データ（逆ガンマ変換画素データＤｒ）を復元するのである。平均輝度検出回路３１１は、かかる逆ガンマ変換画素データＤｒの平均輝度を求め、これを上記レベル調整回路３１０に供給するのである。
【００４０】
更に、平均輝度検出回路３１１は、例えば図１２に示されるが如き輝度モード１〜４の中から、上記平均輝度に応じた平均輝度にてＰＤＰ１０を発光駆動し得る輝度モードを選択し、この選択した輝度モードを示す輝度モード信号ＬＣを駆動制御回路２に供給する。尚、平均輝度検出回路３１１は、偶数フィールドに対する駆動表示を行う場合には図１２の駆動モード(Ａ)、奇数フィールドに対する駆動表示を行う場合には図１２の駆動モード(Ｂ)を用いて、上述した如き輝度モードの選択を行う。ここで、駆動制御回路２は、かかる図１２に示されるが如き輝度モード信号ＬＣにしたがって、図４に示されるサブフィールドＳＦ１〜ＳＦ８各々の維持発光行程Ｉc1〜Ｉc8において発光維持すべき期間、すなわち維持パルスＩＰの印加回数を設定する。
【００４１】
この際、図７に示されている各サブフィールドでの発光回数は、輝度モード１が設定された際における発光回数を示すものであり、仮に輝度モード２が設定された場合には、
偶数フィールド時には、
ＳＦ１：１２
ＳＦ２：４４
ＳＦ３：８０
ＳＦ４：１２０
ＳＦ５：１６０
ＳＦ６：２０４
ＳＦ７：２５２
ＳＦ８：１４８
奇数フィールド時には、
ＳＦ１：４
ＳＦ２：２４
ＳＦ３：６４
ＳＦ４：９６
ＳＦ５：１４０
ＳＦ６：１８４
ＳＦ７：２２８
ＳＦ８：２８０
なる発光回数にて各サブフィールドでの発光駆動が実施される。
【００４２】
尚、かかる発光駆動においても、各サブフィールドＳＦ１〜ＳＦ８各々での発光回数の比が非線形(すなわち、逆ガンマ比率、Ｙ＝Ｘ2.2)に設定されており、これにより入力画素データＤの非線形特性（ガンマ特性）が補正される。
ここで、図９における第１データ変換回路３２は、上記ＡＢＬ回路３１から供給された８ビット（０〜２５５）で２５６階調の輝度調整画素データＤBLを、８ビット（０〜１２８）の変換画素データＨＤpに変換して多階調化処理回路３３に供給する。
【００４３】
図１３は、かかる第１データ変換回路３２の内部構成を示す図である。
図１３において、データ変換回路３２１は、上記輝度調整画素データＤBLを図１４に示されるが如き変換特性に基づいて８ビット（０〜１２８）の変換画素データＡに変換してこれをセレクタ３２２に供給する。データ変換回路３２３は、上記輝度調整画素データＤBLを図１５に示されるが如き変換特性に基づいて８ビット（０〜１２８）の変換画素データＢに変換してこれをセレクタ３２２に供給する。尚、具体的には、データ変換回路３２１及び３２３各々は、上記図１４及び図１５に示される変換特性に基づく図１６及び図１７に示されるが如き変換テーブルに従って、輝度調整画素データＤBLを変換画素データＡ及びＢに変換する。セレクタ３２２は、これら変換画素データＡ及びＢの内から、変換特性選択信号の論理レベルに応じた方を択一的に選択し、これを変換画素データＨＤpとして出力する。かかる変換特性選択信号は、図４に示される駆動制御回路２から供給されるもので、入力画素データＤの垂直同期タイミングに応じて論理レベル"１"から"０"、又は"０"から"１"へと推移する信号である。ここで、図１４の変換特性と図５の駆動モード（Ｂ）、図１５の変換特性と図５の駆動モード（Ａ）は、対となっている。つまり、セレクタ３２２は、図５の駆動モード（Ａ）が設定されるフィールド（偶数フィールド）では、変換画素データＢを選択し、図５の駆動モード（Ｂ）が設定されるフィールド（奇数フィールド）では、変換画素データＡを選択し、これを変換画素データＨＤPとして出力するのである。尚、上記変換特性は、入力画素データのビット数、及び後述する多階調化による圧縮ビット数、並びに表示階調数に応じて設定される。このように、後述する多階調化処理回路３３の前段に第１データ変換回路３２を設けて、表示階調数、多階調化による圧縮ビット数に合わせた変換を施し、これにより輝度調整画素データＤBLを上位ビット群（多階調化画素データに対応）と下位ビット群（切り捨てられるデータ：誤差データ）をビット境界で切り分け、この信号に基づいて多階調化処理を行うようになっている。これにより、多階調化処理による輝度飽和の発生及び表示階調がビット境界にない場合に生じる表示特性の平坦部の発生（すなわち、階調歪みの発生）を防止する。
【００４４】
図１３に示される構成により、第１データ変換回路３２は、上記ＡＢＬ回路３１から供給された８ビット（０〜２５５）の輝度調整画素データＤBLを、１フィールド(フレーム)毎にその変換特性(図１４、図１５)を切り換えつつ８ビット（０〜１２８）の変換画素データＨＤpに変換して多階調化処理回路３３に供給する。
【００４５】
図１８は、かかる多階調化処理回路３３の内部構成を示す図である。
図１８に示されるが如く、多階調化処理回路３３は、誤差拡散処理回路３３０及びディザ処理回路３５０から構成される。
先ず、誤差拡散処理回路３３０におけるデータ分離回路３３１は、上記第１データ変換回路３２から供給された８ビットの変換画素データＨＤP中の下位２ビット分を誤差データ、上位６ビット分を表示データとして分離する。加算器３３２は、かかる誤差データとしての変換画素データＨＤP中の下位２ビット分と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算して得た加算値を遅延回路３３６に供給する。遅延回路３３６は、加算器３３２から供給された加算値を、画素データのクロック周期と同一の時間を有する遅延時間Ｄだけ遅らせ、これを遅延加算信号ＡＤ1として上記係数乗算器３３５及び遅延回路３３７に夫々供給する。係数乗算器３３５は、上記遅延加算信号ＡＤ1に所定係数値Ｋ1(例えば、"7/16")を乗算して得られた乗算結果を上記加算器３３２に供給する。遅延回路３３７は、上記遅延加算信号ＡＤ1を更に(１水平走査期間−上記遅延時間Ｄ×４）なる時間だけ遅延させたものを遅延加算信号ＡＤ2として遅延回路３３８に供給する。遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄだけ遅延させたものを遅延加算信号ＡＤ3として係数乗算器３３９に供給する。又、遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄ×２なる時間分だけ遅延させたものを遅延加算信号ＡＤ4として係数乗算器３４０に供給する。更に、遅延回路３３８は、かかる遅延加算信号ＡＤ2を上記遅延時間Ｄ×３なる時間分だけ遅延させたものを遅延加算信号ＡＤ5として係数乗算器３４１に供給する。係数乗算器３３９は、上記遅延加算信号ＡＤ3に所定係数値Ｋ2(例えば、"3/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４０は、上記遅延加算信号ＡＤ4に所定係数値Ｋ3(例えば、"5/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４１は、上記遅延加算信号ＡＤ5に所定係数値Ｋ4(例えば、"1/16")を乗算して得られた乗算結果を加算器３４２に供給する。加算器３４２は、上記係数乗算器３３９、３４０及び３４１各々から供給された乗算結果を加算して得られた加算信号を上記遅延回路３３４に供給する。遅延回路３３４は、かかる加算信号を上記遅延時間Ｄなる時間分だけ遅延させて上記加算器３３２に供給する。加算器３３２は、上記誤差データ(変換画素データＨＤP中の下位２ビット分)と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算し、この際、桁上げがない場合には論理レベル"０"、桁上げがある場合には論理レベル"1"のキャリアウト信号ＣOを発生して加算器３３３に供給する。加算器３３３は、上記表示データ(変換画素データＨＤP中の上位６ビット分)に、上記キャリアウト信号ＣOを加算したものを６ビットの誤差拡散処理画素データＥＤとして出力する。
【００４６】
以下に、かかる構成からなる誤差拡散処理回路３３０の動作について説明する。
例えば、図１９に示されるが如きＰＤＰ１０の画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤを求める場合、先ず、かかる画素Ｇ(j,k)の左横の画素Ｇ(j,k-1)、左斜め上の画素Ｇ(j-1,k-1)、真上の画素Ｇ(j-1,k)、及び右斜め上の画素Ｇ(j-1,k+1)各々に対応した各誤差データ、すなわち、
画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号ＡＤ1
画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号ＡＤ3
画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号ＡＤ4
画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号ＡＤ5
各々を、上述した如き所定の係数値Ｋ1〜Ｋ4をもって重み付け加算する。次に、この加算結果に、変換画素データＨＤPの下位２ビット分、すなわち画素Ｇ(j,k)に対応した誤差データを加算し、この際得られた１ビット分のキャリアウト信号ＣOを変換画素データＨＤP中の上位６ビット分、すなわち画素Ｇ(j,k)に対応した表示データに加算したものを誤差拡散処理画素データＥＤとする。
【００４７】
誤差拡散処理回路３３０は、かかる構成により、変換画素データＨＤP中の上位６ビット分を表示データ、残りの下位２ビット分を誤差データとして捉え、周辺画素｛Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,k)、Ｇ(j-1,k-1)｝各々での誤差データを重み付け加算したものを、上記表示データに反映させるようにしている。この動作により、原画素｛Ｇ(j,k)｝における下位２ビット分の輝度が上記周辺画素により擬似的に表現され、それ故に８ビットよりも少ないビット数、すなわち６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になるのである。
【００４８】
尚、この誤差拡散の係数値が各画素に対して一定に加算されていると、誤差拡散パターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。そこで、後述するディザ係数の場合と同様に４つの画素各々に割り当てるべき誤差拡散の係数Ｋ1〜Ｋ4を１フィールド毎に変更するようにしても良い。
ディザ処理回路３５０は、かかる誤差拡散処理回路３３０から供給された誤差拡散処理画素データＥＤにディザ処理を施すことにより、６ビットの誤差拡散処理画素データＥＤと同等な輝度階調レベルを維持しつつもビット数を更に４ビットに減らした多階調化処理画素データＤSを生成する。尚、かかるディザ処理では、隣接する複数個の画素により１つの中間表示レベルを表現するものである。例えば、８ビットの画素データの内の上位６ビットの画素データを用いて８ビット相当の階調表示を行う場合、左右、上下に互いに隣接する４つの画素を１組とし、この１組の各画素に対応した画素データ各々に、互いに異なる係数値からなる４つのディザ係数ａ〜ｄを夫々割り当てて加算する。かかるディザ処理によれば、４画素で４つの異なる中間表示レベルの組み合わせが発生することになる。よって、例え画素データのビット数が６ビットであっても、表現出来る輝度階調レベルは４倍、すなわち、８ビット相当の中間調表示が可能となるのである。
【００４９】
しかしながら、ディザ係数ａ〜ｄなるディザパターンが各画素に対して一定に加算されていると、このディザパターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。
そこで、ディザ処理回路３５０においては、４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを１フィールド毎に変更するようにしている。
【００５０】
図２０は、かかるディザ処理回路３５０の内部構成を示す図である。
図２０において、ディザ係数発生回路３５２は、互いに隣接する４つの画素毎に４つのディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加算器３５１に供給する。
例えば、図２１に示されるように、第ｊ行に対応した画素Ｇ(j,k)及び画素Ｇ(j,k+1)、第(j+1)行に対応した画素Ｇ(j+1,k)及び画素Ｇ(j+1,k+1)なる４つの画素各々に対応した４つのディザ係数ａ、ｂ、ｃ、ｄを発生する。この際、ディザ係数発生回路３５２は、これら４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを図２１に示されるように１フィールド毎に変更して行く。
【００５１】
すなわち、最初の第１フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ａ
画素Ｇ(j,k+1)  ：ディザ係数ｂ
画素Ｇ(j+1,k)  ：ディザ係数ｃ
画素Ｇ(j+1,k+1)：ディザ係数ｄ
次の第２フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ｂ
画素Ｇ(j,k+1)  ：ディザ係数ａ
画素Ｇ(j+1,k)  ：ディザ係数ｄ
画素Ｇ(j+1,k+1)：ディザ係数ｃ
次の第３フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ｄ
画素Ｇ(j,k+1)  ：ディザ係数ｃ
画素Ｇ(j+1,k)  ：ディザ係数ｂ
画素Ｇ(j+1,k+1)：ディザ係数ａ
そして、第４フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ｃ
画素Ｇ(j,k+1)  ：ディザ係数ｄ
画素Ｇ(j+1,k)  ：ディザ係数ａ
画素Ｇ(j+1,k+1)：ディザ係数ｂ
の如き割り当てにてディザ係数ａ〜ｄを循環して繰り返し発生し、これを加算器３５１に供給する。ディザ係数発生回路３５２は、上述した如き第１フィールド〜第４フィールドの動作を繰り返し実行する。すなわち、かかる第４フィールドでのディザ係数発生動作が終了したら、再び、上記第１フィールドの動作に戻って、前述した動作を繰り返すのである。加算器３５１は、上記誤差拡散処理回路３３０から供給されてくる上記画素Ｇ(j,k)、画素Ｇ(j,k+1)、画素Ｇ(j+1,k)、及び画素Ｇ(j+1,k+1)各々に対応した誤差拡散処理画素データＥＤ各々に、上述の如く各フィールド毎に割り当てられたディザ係数ａ〜ｄを夫々加算し、この際得られたディザ加算画素データを上位ビット抽出回路３５３に供給する。
【００５２】
例えば、図２１に示される第１フィールドにおいては、
画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ａ、
画素Ｇ(j,k+1)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｂ、
画素Ｇ(j+1,k)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｃ、
画素Ｇ(j+1,k+1)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｄ
の各々をディザ加算画素データとして上位ビット抽出回路３５３に順次供給して行くのである。上位ビット抽出回路３５３は、かかるディザ加算画素データの上位４ビット分までを抽出し、これを多階調化画素データＤSとして出力する。
【００５３】
このように、図２０に示されるディザ処理回路３５０は、４つの画素各々に対応させて割り当てるべき上記ディザ係数ａ〜ｄを１フィールド毎に変更して行くことにより、ディザパターンによる視覚的ノイズを低減させつつも視覚的に多階調化した４ビット(０〜７)の多階調化画素データＤSを求め、これを第２データ変換回路３４に供給するのである。
【００５４】
第２データ変換回路３４は、かかる多階調化画素データＤSを図２２に示されるが如き変換テーブルに従ってサブフィールドＳＦ１〜ＳＦ８各々に対応した第１〜第８ビットからなる変換画素データ(表示画素データ)ＨＤに変換する。尚、図２２において、変換画素データＨＤにおける第１〜第８ビットの内の論理レベル"１"のビットは、そのビットに対応したサブフィールドＳＦでの画素データ書込行程Ｗｃにおいて選択消去放電を実施させることを示すものである(黒丸にて示す)。
【００５５】
かかる変換画素データＨＤは、図４に示されるように、メモリ４を介してアドレスドライバ６に供給される。この際、変換画素データＨＤの形態は、図２２に示されるが如き９パターンの内のいずれか１つとなる。アドレスドライバ６は、上記変換画素データＨＤ中の第１〜第８ビット各々をサブフィールドＳＦ１〜８各々に割り当て、そのビット論理が論理レベル"１"である場合に限り、該当するサブフィールドでの画素データ書込行程Ｗｃにおいて高電圧の画素データパルスを発生し、これをＰＤＰ１０の列電極Ｄに印加する。これにより、上記選択消去放電が生起されるのである。よって、各放電セルは、図２２の黒丸に示されるサブフィールドにおいて上記選択消去放電が為されるまでの間、発光セルとなり、その間に存在する連続したサブフィールド各々での維持発光行程Ｉｃにおいて、図７に示されるが如き放電発光回数の分だけ発光を行う。
【００５６】
これにより、偶数フィールド(フレーム)表示期間中は、図２２の発光輝度(Ａ)に示されるように、
｛0：3：14：34：64：104：155：218：255｝
なる９階調の発光駆動が為され、
奇数フィールド(フレーム)表示期間中は、図２２の発光輝度(Ｂ)に示されるように、
｛0：1：7：23：47：82：128：185：255｝
なる９階調の発光駆動が為されるのである。
【００５７】
上述の２種類の９階調の発光輝度（表示輝度レベル）と入力画素データＤとの関係を図示すると図２３のようになる。図において、−■−は駆動モード（Ａ）、−◆−は駆動モード（Ｂ）の場合の入力画素データＤと表示輝度レベルの関係を示す。この図から、１フィールド（フレーム）毎に駆動パターン、すなわち、各サブフィールドの維持発光行程Ｉcにおける発光回数（維持パルスの数）を変更することにより、一方の駆動モードで表現される階調レベルの間に他方の駆動モードで表現される階調レベルが入るように設定されることがわかる。従って、時間方向の積分効果により、視覚上における表示階調数は９階調よりも増加し、階調表現力が向上する。
【００５８】
また、隣り合う階調レベルの間の値、例えば、駆動モード（Ａ）における発光輝度"３”と発光輝度"１４”の間の値（入力画素データＤの下位４ビット分に相当するレベル）は、上述の誤差拡散、ディザ等の多階調化処理により表現される。
尚、誤差拡散、ディザ等の多階調化処理を行う際に、元の表示階調数が少ないと、多階調化処理のパターンが目立ち、Ｓ／Ｎ感が劣化するが、上述のように発光駆動パターンを１フィールド（フレーム）毎に変更することにより、視覚上における表示階調数が増加するため多階調化処理のパターンが目立ちにくくなり、Ｓ／Ｎ感が向上する。又、図２３から各サブフィールドの維持発光行程Ｉcにおける発光回数比を逆ガンマ比率に設定することにより、入力画素データＤが逆ガンマ補正されることがわかる。
【００５９】
以上のように、駆動モード（Ａ）及び駆動モード（Ｂ）の階調数は、上述した如く９階調であるものの、上述の１フィールド（フレーム）毎に発光駆動パターンを変更する手法と多階調化処理との組合わせにより、視覚上における多階調表現は、２５６階調相当となる。
尚、上記実施例においては、画素データの書込方法として、１フィールドの先頭において予め各放電セルに壁電荷を形成させて全放電セルを発光セルに設定しておき、画素データに応じて選択的にその壁電荷を消去することにより画素データの書込を為す、いわゆる選択消去アドレス法を採用した場合について述べた。
【００６０】
しかしながら、本発明は、画素データの書込方法として、画素データに応じて選択的に壁電荷を形成するようにした、いわゆる選択書込アドレス法を採用した場合についても同様に適用可能である。
図２４は、この選択書込アドレス法を採用した場合における発光駆動フォーマットを示す図である。
【００６１】
又、図２５は、かかる図２４に示される発光駆動フォーマットに基づいてＰＤＰ１０の列電極Ｄ1〜Ｄm、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加される各種駆動パルスの印加タイミングを示す図である。
更に、図２６は、かかる選択書込アドレス法を採用した場合に第２データ変換回路３４において用いられる変換テーブル、及び１フィールド期間内で実施される発光駆動の全パターンを示す図である。
【００６２】
図２５に示されるように、上記選択書込アドレス法を採用した場合には、先ず、先頭のサブフィールドＳＦ８での一斉リセット行程Ｒｃにおいて、第１サスティンドライバ７及び第２サスティンドライバ８は、ＰＤＰ１０の行電極Ｘ及びＹに夫々リセットパルスＲＰx及びＲＰYを同時に印加する。これにより、ＰＤＰ１０中の全ての放電セルをリセット放電せしめ、各放電セル内に強制的に壁電荷を形成させる（Ｒ1）。その直後に、第１サスティンドライバ７は、消去パルスＥＰをＰＤＰ１０の行電極Ｘ1〜Ｘnに一斉に印加することにより、全放電セル内に形成された上記壁電荷を消去させる消去放電を生起せしめる（Ｒ2）。すなわち、図２５に示される一斉リセット行程Ｒｃの実行によれば、ＰＤＰ１０における全ての放電セルは、非発光セルの状態に初期化されるのである。
【００６３】
図２５における各画素データ書込行程Ｗｃでは、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電(選択書込放電)が生じ、その放電セル内に選択的に壁電荷が形成される。かかる選択書込放電により、上記一斉リセット行程Ｒｃにて非発光セルの状態に初期化された放電セルは、発光セルに推移する。尚、上記高電圧の画素データパルスが印加されなかった"列"に形成されている放電セルには放電が生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり非発光セルの状態を維持する。
【００６４】
すなわち、画素データ書込行程Ｗｃの実行により、後述する維持発光行程において発光状態が維持される発光セルと、消灯状態のままの非発光セルとが、画素データに応じて択一的に設定され、いわゆる各放電セルに対する画素データの書き込みが為されるのである。
図２５における各維持発光行程Ｉcは、走査維持発光行程Ｉ0と、一斉維持発光行程Ｉ1とから構成されている。
【００６５】
走査維持発光行程Ｉ0では、第２サスティンドライバ８が上記走査パルスＳＰ各々の印加直後に、１回分の維持放電を促す維持パルスＩＰYSを印加する。つまり、維持パルスＩＰYSとは、図２７に示されるが如き各サブフィールド毎の総発光回数の分だけ印加する維持パルスＩＰYの内の第１番目の維持パルスのことであり、これが、走査パルスＳＰと同様に行電極Ｙ1〜Ｙnへと順次走査して印加されて、維持発光行程Ｉc内での最初の１回分の維持放電を生起させるのである。
【００６６】
一斉維持発光行程Ｉ1では、第１サスティンドライバ７及び第２サスティンドライバ８が、図２７に示されるが如き各サブフィールド毎の総発光回数よりも１回分少ない回数だけ、図２５に示されるように、維持パルスＩＰX及びＩＰYを交互にかつ一斉に行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに夫々印加する。
ここで、かかる選択書込アドレス法による発光駆動を実施する場合には、図２６に示されるように、変換画素データＨＤにおける論理レベル"１"のビットに対応したサブフィールドＳＦにおいてのみで選択書込放電を実施する（黒丸にて示す）。この際、先頭のサブフィールドＳＦ８からこの選択書込放電が実施されまでの間に存在するサブフィールドＳＦでは非発光状態が維持され、この選択書込放電が実施されたサブフィールドＳＦ(黒丸にて示す)及びそれ以降に存在するサブフィールドＳＦ(白丸にて示す)において発光状態が維持される。
【００６７】
図２８は、上記選択書込アドレス法を採用した場合における発光駆動フォーマットの他の一例を示す図である。
図２８に示される駆動においては、各維持発光行程Ｉcを、走査維持発光行程Ｉ0、一斉維持発光行程Ｉ1、及び走査維持発光行程Ｉ2なる３行程により構成している。
【００６８】
先ず、走査維持発光行程Ｉ0では、第２サスティンドライバ８が、上記走査パルスＳＰ各々の印加直後に、１回分の維持放電を促す維持パルスＩＰYSを印加する。つまり、維持パルスＩＰYSとは、図２９に示されるが如く各サブフィールド毎の総発光回数の分だけ印加する維持パルスＩＰYの内の第１番目の維持パルスのことであり、これが、走査パルスＳＰと同様に行電極Ｙ1〜Ｙnへと順次走査して印加されて、維持発光行程Ｉc内での最初の１回分の維持放電を生起させるのである。
【００６９】
次に、一斉維持発光行程Ｉ1では、第１サスティンドライバ７及び第２サスティンドライバ８が、図２９に示されるが如き各サブフィールド毎の総発光回数よりも２回分少ない回数だけ、維持パルスＩＰX及びＩＰYを交互にかつ一斉に行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに夫々印加する。
最後の走査維持発光行程Ｉ2では、第２サスティンドライバ８が、各走査パルスＳＰの印加直前に、１回分の維持放電を促す維持パルスＩＰYFを印加する。つまり、維持パルスＩＰYFとは、図２９に示されるが如き総発光回数分だけ印加される維持パルスＩＰYの内の最終の維持パルスのことであり、これが、走査パルスＳＰと同様に行電極Ｙ1〜Ｙnへと順次走査して印加されて、維持発光行程Ｉc内での最後の１回分の維持放電を生起させるのである。
【００７０】
すなわち、図２８に示される駆動では、図２９に示される総発光回数(各サブフィールド毎の)分だけ印加すべき維持パルスＩＰYの内の、最初の１回分の維持パルス(ＩＰYS)を図２５の如く各走査パルスＳＰの直後に走査して印加し、最後の１回分の維持パルス(ＩＰYF)を図６の如く各走査パルスＳＰの直前に走査して印加するようにしたのである。この際、図２８の駆動においても前述した如き動作と同様に、図２８(Ａ)に示されるが如き駆動モード(Ａ)に基づく発光駆動と、図２８(Ｂ)に示されるが如き駆動モード(Ｂ)に基づく発光駆動とを、フィールド(フレーム)毎に交互に切り換えながら実行することにより、視覚上における輝度階調数を増加している。
【００７１】
尚、上記図５、図６、図２４、図２５及び図２８においては、ＰＤＰ１０の全放電セルを一斉に初期化する一斉リセット行程Ｒｃを１フィールド期間内に１回だけ実行する場合の動作について説明したが、一斉リセット行程Ｒｃを２回実行する場合にも同様に適用可能である。
図３０は、かかる点に鑑みて為された発光駆動フォーマットを示す図である。
【００７２】
図３０に示される発光駆動フォーマットにおいては、１フィールド期間をサブフィールドＳＦ１〜ＳＦ６なる６個のサブフィールドに分割し、これらの内のＳＦ１〜ＳＦ３にて第１サブフィールド群、ＳＦ４〜ＳＦ６にて第２サブフィールド群を夫々形成する。この際、これら第１及び第２サブフィールド群各々の先頭のサブフィールド、つまり、サブフィールドＳＦ１及びＳＦ４にて前述した如き一斉リセット行程Ｒｃを実行し、第１及び第２サブフィールド群各々の最後尾のサブフィールド、つまり、サブフィールドＳＦ３及びＳＦ６にて消去行程Ｅを実行する。又、各サブフィールドでは、画素データの書き込みを行って発光セル及び非発光セルの設定を行う画素データ書込行程Ｗｃと、上記発光セルに対してのみ図３１の総発光回数にて示される数だけ維持放電を生起させてその発光状態を維持する維持発光行程Ｉｃとを実行する。この際、第１サブフィールド群の内のサブフィールドＳＦ１及びＳＦ２、並びに第２サブフィールド群の内のサブフィールドＳＦ４及びＳＦ５各々での維持発光行程Ｉｃは、一斉維持発光行程Ｉ1と、走査維持発光行程Ｉ2とからなる２行程により構成されている。
【００７３】
一斉維持発光行程Ｉ1では、第１サスティンドライバ７及び第２サスティンドライバ８が、図３１に示されるように、各サブフィールド毎の総発光回数よりも１回分少ない回数だけ、維持パルスＩＰX及びＩＰYを交互にかつ一斉に行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに夫々印加する。一方、走査維持発光行程Ｉ2では、図３０に示されるように、次のサブフィールドの画素データ書込行程Ｗｃにおける各走査パルスＳＰの印加直前に、１回分の維持放電を促す維持パルスＩＰYFを印加する。
【００７４】
図３２は、図３０に示される発光駆動フォーマットに基づいて実行する発光駆動の全パターンを示す図である。
図３２に示されるように、多階調化処理回路３３から出力された４ビットの多階調化画素データＤSに応じて、１６通り(１６階調)の発光駆動が為される。尚、図中の黒丸は、そのサブフィールドの画素データ書込行程Ｗｃにおいて選択消去放電が生起されることを示し、白丸は、そのサブフィールドの維持発光行程Ｉcにおいて維持放電発光が実施されることを示す。
【００７５】
以上の如く、本発明は、各維持発光行程Ｉc内において維持放電を生起させる複数の維持パルスの内の最後の１回分を、次のサブフィールドにおける走査パルスＳＰ各々の直前に印加するようにしている。かかる維持放電により、各放電セル内には荷電粒子が再形成されるので、画素データの書き込みを担う選択消去放電が確実に生起され、画素データ書込が正しく為されるようになる。この際、上記維持放電は、本来、画素データに関与した発光を行うものである為、プライミング放電を独立して実行する場合に比して、画像のコントラストを向上させることが出来る。
【００７６】
尚、画素データの書き込みを確実にする方法としては、上述の如く走査パルスＳＰの直前に維持放電を生起させる代わりに、１フィールド内で、同一の画素データ書込みを再度実行する方法がある。
図３３及び図３４は、かかる点に鑑みて為された発光駆動パターンを示す図である。尚、図３３は、選択消去アドレス法を採用した際に得られる多階調化処理画素データＤSの全パターンと発光駆動パターンとの対応関係を示し、図３４は、選択書込アドレス法を採用した際に得られる多階調化処理画素データＤSの全パターンと発光駆動パターンとの対応関係を示している。
【００７７】
又、図３３及び図３４に示されている"＊"は、論理レベル"１"又は"０"のいずれでも良いことを示し、三角印は、かかる"＊"が論理レベル"１"である場合に限りそのサブフィールドの画素データ書込行程Ｗcにおいて選択消去(書込)放電を行うことを示している。
要するに、初回の選択消去(書込)放電では画素データの書込を失敗する恐れがあるので、それ以降に存在するサブフィールドの内の少なくとも１つで、再度、選択消去(書込)放電を行って、画素データの書込を確実にするのである。
上述の実施形態では、走査維持発光放電がプライミング放電を兼ねる例を示したが、走査維持発光放電が走査選択消去(書込)放電を兼ねるように構成しても良い。この際、選択消去アドレス法を採用した場合には、上記選択消去放電自体が、その直前のサブフィールドの維持発光行程Ｉcにおいて実施すべき維持発光の回数の内の１回分の発光を担っている。又、選択書込アドレス法を採用した場合には、上記選択書込放電自体が、そのサブフィールドの維持発光行程Ｉcにおいて実施すべき維持発光の回数の内の１回分の発光を担っている。よって、選択消去アドレス法に基づく駆動を行う場合には、選択消去放電を行うサブフィールド(すなわち、その画素データ書込行程Ｗｃにおいて走査パルスＳＰと同時に高電圧の画素データパルスが印加されるサブフィールド)の直前のサブフィールドでの維持発光行程Ｉcにて実行する維持発光の総発光回数（図７に示される総発光回数）を１回分だけ減らすことができる。一方、選択書込アドレス法に基づく駆動を行う場合には、選択書込放電を行うサブフィールドでの維持発光行程Ｉcにて実行する維持発光の総発光回数（図７に示される総発光回数）を１回分だけ減らすことができる。
【００７８】
【発明の効果】
以上詳述した如く、本発明によるプラズマディスプレイの駆動方法によれば、コントラストの向上を図ることが可能になる。
【図面の簡単な説明】
【図１】プラズマディスプレイ装置の概略構成を示す図である。
【図２】１６階調の中間調表示を実施する為の従来の発光駆動フォーマットを示す図である。
【図３】ＰＤＰ１０に印加される従来の駆動パルスの印加タイミングの一例を示す図である。
【図４】本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【図５】本発明の駆動方法に基づく発光駆動フォーマットを示す図である。
【図６】図５に示される発光駆動フォーマットに基づいてＰＤＰ１０に印加される駆動パルスの印加タイミングを示す図である。
【図７】サブフィールド毎の維持放電発光回数を示す図である。
【図８】発光駆動パターンの一例を示す図である。
【図９】データ変換回路３０の内部構成を示す図である。
【図１０】ＡＢＬ回路３１の内部構成を示す図である。
【図１１】データ変換回路３１２における変換特性を示す図である。
【図１２】輝度モードと各サブフィールド毎の維持発光回数との対応関係を示す図である。
【図１３】第１データ変換回路３２の内部構成を示す図である。
【図１４】第１データ変換回路３２における第１の変換特性を示す図である。
【図１５】第１データ変換回路３２における第２の変換特性を示す図である。
【図１６】図１４及び図１５に示される変換特性に基づく変換テーブルを示す図である。
【図１７】図１４及び図１５に示される変換特性に基づく変換テーブルを示す図である。
【図１８】多階調化処理回路３３の内部構成を示す図である。
【図１９】誤差拡散処理回路３３０の動作を説明する為の図である。
【図２０】ディザ処理回路３５０の内部構成を示す図である。
【図２１】ディザ処理回路３５０の動作を説明する為の図である。
【図２２】図５に示される発光駆動フォーマットに基づいて実施される発光駆動の全パターンと、この発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの一例を示す図である。
【図２３】２種類の９階調の発光輝度（表示輝度レベル）と入力画素データＤとの関係を示す図である。
【図２４】選択書込アドレス法を採用した場合の発光駆動フォーマットを示す図である。
【図２５】選択書込アドレス法を採用した際にＰＤＰ１０に印加される各種駆動パルスの印加タイミングを示す図である。
【図２６】選択書込アドレス法を採用した場合における発光駆動の全パターンと、この発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの一例を示す図である。
【図２７】選択書込アドレス法を採用した場合におけるサブフィールド毎の維持放電発光回数を示す図である。
【図２８】選択書込アドレス法を採用した場合の発光駆動フォーマットの他の一例を示す図である。
【図２９】図２８に示される発光駆動フォーマットを採用した場合におけるサブフィールド毎の維持放電発光回数を示す図である。
【図３０】一斉リセット行程Ｒｃを１フィールド期間内に２回実行する際の発光駆動フォーマットを示す図である。
【図３１】図３０に示される発光駆動フォーマットを採用した場合におけるサブフィールド毎の維持放電発光回数を示す図である。
【図３２】図３０に示される発光駆動フォーマットに基づく発光駆動パターンの一例を示す図である。
【図３３】選択消去アドレス法を採用した際の発光駆動パターンの他の一例を示す図である。
【図３４】選択書込アドレス法を採用した際の発光駆動パターンの他の一例を示す図である。
【主要部分の符号の説明】
２  駆動制御回路
６  アドレスドライバ
７  第１サスティンドライバ
８  第２サスティンドライバ
１０  ＰＤＰ
３０  データ変換回路
３１  ＡＢＬ回路
３２  第１データ変換回路
３３  多階調化処理回路
３４  第２データ変換回路
330   誤差拡散処理回路
350   ディザ処理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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