(57)【特許請求の範囲】
【請求項１】
ＣＭＯＳインバータ回路、該ＣＭＯＳインバータ回路の各トランジスタの各々に直列接続された貫通電流防止用トランジスタ、および貫通電流防止用トランジスタの一方のトランジスタに直列接続されたクロックトランジスタからなる第１種のインバータと、ＣＭＯＳインバータ回路からなる第２種のインバータと、帰還用トランジスタとを含み、
入力端子に前記第１種のインバータを複数段シリーズに接続すると共に、その後段に前記第２種のインバータを複数段シリーズに接続し、
前記複数段接続した第２種のインバータの偶数段をまたぐように前記帰還用トランジスタを接続し、
前記第１種のインバータのクロックトランジスタのゲートを第１のクロック端子に接続すると共に、前記帰還用トランジスタのゲートを第１のクロック端子に入力するクロックと位相が反転したクロックが入力する第２のクロック端子に接続し、
前記第１種のインバータの貫通電流防止用トランジスタのゲートを当該インバータより偶数段後段のインバータの出力側に接続した、
ことを特徴とするラッチ回路。
【請求項２】
前記第１種のインバータと前記第２種のインバータの共通接続点と接地間にリセット用トランジスタを接続し、又は該共通接続点と電源間にセット用のトランジスタを接続したことを特徴とする請求項１のラッチ回路。
【請求項３】
前記請求項１のラッチ回路の２個をシリーズに接続し、前段のラッチ回路の第１のクロック端子と後段のラッチ回路の第２のクロック端子をマスタクロック端子とスレーブクロック端子の一方に共通接続し、前段のラッチ回路の第２のクロック端子と後段のラッチ回路の第１のクロック端子を他方に共通接続したことを特徴とするマスタスレーブ型のＤＦＦ回路。
【請求項４】
ＣＭＯＳインバータ回路、該ＣＭＯＳインバータ回路の各トランジスタの各々に直列接続された貫通電流防止用トランジスタ、および貫通電流防止用トランジスタの一方のトランジスタに直列接続されたクロックトランジスタからなる第３種のインバータと、ＣＭＯＳインバータ回路、該ＣＭＯＳインバータ回路の各トランジスタの各々に直列接続された貫通電流防止用トランジスタからなる第４種のインバータとを含み、
入力端子に前記第３種のインバータを複数段シリーズに接続すると共に、その後段に前記第４種のインバータを複数段シリーズに接続し、
前記各第３種のインバータのクロックトランジスタのゲートを共通のクロック端子に接続し、
前記第３種のインバータの内の最も前段のインバータの貫通電流防止用トランジスタのゲートを当該インバータより偶数段後段のインバータの出力側に接続し、前記第４種のインバータの内の最も後段のインバータの貫通電流防止用トランジスタのゲートを当該インバータより偶数段前段のインバータの入力側に接続し、他の段のインバータの貫通電流防止用トランジスタのゲートを当該インバータの偶数段前段のインバータの入力側又は偶数段後段のインバータの出力側に接続した、
ことを特徴とするラッチ回路。
【請求項５】
前記第３種のインバータと前記第４種のインバータの共通接続点と接地間にリセット用トランジスタを接続し、または該共通接続点と電源間にセット用トランジスタを接続したことを特徴とする請求項４のラッチ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳ回路により構成したラッチ回路やＤＦＦ回路に係り、特に貫通電流を防止して消費電力の低減と動作の高速性を図ったラッチ回路やＤＦＦ回路に関するものである。
【０００２】
【従来の技術】
従来のスタティック型のＣＭＯＳラッチ回路Ｌ３を図１２に示す。このラッチ回路Ｌ３は、転送ゲート１，２、ＮＡＮＤゲート３、インバータ４，５から構成されている。６は入力端子、７は出力端子、８は反転出力端子、９はクロック端子、１０はリセット端子である。
【０００３】
ここでは、リセット端子１０を「Ｌ」にすると、ＮＡＮＤゲート３の出力信号が入力信号の如何に拘わらず「Ｈ」に固定され、出力端子７を「Ｌ」に、反転出力端子８を「Ｈ」にしたリセット状態になる。
【０００４】
リセット端子１０を「Ｈ」にするとリセット解除となって、入力端子６に入力しているデータが、クロック端子９が「Ｈ」のとき、転送ゲート１を通過し、ＮＡＮＤゲート３，インバータ４で反転されて、出力端子７に現れる。反転出力端子８の出力はＮＡＮＤゲート３の出力側から得られる。次にクロック端子９が「Ｌ」になると、転送ゲート１は遮断するが、転送ゲート２が導通することによって出力端子７のデータがＮＡＮＤゲート３に帰還され、そのデータは保持される。以上のようにして、入力端子６に入力したデータは、クロック端子９が「Ｈ」のとき取り込まれ、「Ｌ」の期間中保持され、出力端子７，８から出力する。
【０００５】
図１３は従来のダイナミック型のＣＭＯＳラッチ回路Ｌ４を示す図である。この回路Ｌ４は、基本的には、図１２に示したスタティック型のＣＭＯＳラッチ回路Ｌ３からデータ保持用の転送ゲート２を除去した回路であり、同一のものには同一の符号を付している。
【０００６】
このラッチ回路Ｌ４では、入力端子６に入力するデータを、クロック端子９が「Ｈ」のとき取り込み、「Ｌ」のときは出力端子７，８の負荷やその配線の寄生容量で保持する。ここでは、データ保持用の帰還回路は使用されない。
【０００７】
図１４の（ａ）は図１２に示したスタティック型のラッチ回路Ｌ３を用いて構成したマスタスレーブ型のＤＦＦ回路を示す図である。ここでは、奇数段目のラッチ回路Ｌ３がマスタ側、偶数段目のラッチ回路Ｌ３がスレーブ側となる。１１は入力端子、１２，１３は出力端子、１４Ｍはマスタ側のラッチ回路Ｌ３にクロックを供給するマスタクロック端子、１４Ｓはスレーブ側のラッチ回路Ｌ３にマスタ側へのクロックと逆相のクロックを供給するスレーブクロック端子である。１５はリセット端子である。図１４の（ｂ）はその動作波形図であり、ＩＮは入力データ、ＣＫＭ，ＣＫＳはクロック信号、Ｒはリセット信号、ＯＵＴ１，ＯＵＴ２は出力データである。このように、ここではデータすり抜けが生じないように、マスタ側とスレーブ側で逆相のクロックを使用している。なお、図１３に示したダイナミック型のラッチ回路Ｌ４でも同様に構成できる。
【０００８】
図１５の（ａ）は図１２に示したスタティック型のラッチ回路Ｌ３を用いて構成したレジスタ回路を示す図である。このレジスタ回路は、ラッチ回路Ｌ３と遅延回路ＤＬＹを交互に接続して構成されている。２１は入力端子、２２〜２５は出力端子、２６はクロック端子、２７はリセット端子である。図１５の（ｂ）はその動作波形図であり、ＣＫはクロック信号、Ｑ１，Ｑ１’，Ｑ２，Ｑ２’は出力データである。ここでは、ラッチ回路Ｌ３に共通のクロックを使用するので、データのすり抜けが起こらないよう遅延回路ＤＬＹを接続している。なお、図１３に示したダイナミック型のラッチ回路Ｌ４でも同様に構成できる。
【０００９】
図１６の（ａ）は図１５の（ａ）に示した遅延回路ＤＬＹの構成を示す図であり、この遅延回路ＤＬＹは偶数個のインバータ２８をシリーズ接続して構成されている。また、このような偶数個のインバータ２８による遅延ではその遅延時間が不十分な場合には、図１６の（ｂ）に示すように、各インバータ２８の相互間に常時導通させた転送ゲート２９を介挿させ、その転送ゲート２９で遅延時間を稼ぐことが行われる。
【００１０】
【発明が解決しようとする課題】
ところが、前記した図１２、図１３に示したラッチ回路Ｌ３，Ｌ４は、ＮＡＮＤゲート３やインバータ４，５において信号が反転するときに、貫通電流が発生し、消費電流を増大させる問題がある。この問題は、レジスタを構成した図１５の遅延回路（図１６）のインバータ２８においても同様に発生する。
【００１１】
また、図１２、図１３に示したラッチ回路Ｌ３，Ｌ４では、転送ゲート１や２を制御するクロック信号が、電源電圧から接地電圧までフルスイングする必要があるため、そのクロックを供給するクロックドライバ回路で多大な電力が消費される。特に、図１４の（ａ）に示したＤＦＦ回路では、位相が１８０度異なる２種のクロックが必要となるので、消費電力の問題が大きくなる。
【００１２】
本発明は以上のような点に鑑みてなされたものであり、その目的は、上記した問題点を解決したラッチ回路やＤＦＦ回路を提供することである。
【００１３】
【課題を解決するための手段】
上記目的を達成するための第１の発明は、ＣＭＯＳインバータ回路、該ＣＭＯＳインバータ回路の各トランジスタの各々に直列接続された貫通電流防止用トランジスタ、および貫通電流防止用トランジスタの一方のトランジスタに直列接続されたクロックトランジスタからなる第１種のインバータと、ＣＭＯＳインバータ回路からなる第２種のインバータと、帰還用トランジスタとを含み、入力端子に前記第１種のインバータを複数段シリーズに接続すると共に、その後段に前記第２種のインバータを複数段シリーズに接続し、前記複数段接続した第２種のインバータの偶数段をまたぐように前記帰還用トランジスタを接続し、前記第１種のインバータのクロックトランジスタのゲートを第１のクロック端子に接続すると共に、前記帰還用トランジスタのゲートを第１のクロック端子に入力するクロックと位相が反転したクロックが入力する第２のクロック端子に接続し、前記第１種のインバータの貫通電流防止用トランジスタのゲートを当該インバータより偶数段後段のインバータの出力側に接続して構成した。
第２の発明は、第１の発明において、前記第１種のインバータと前記第２種のインバータの共通接続点と接地間にリセット用トランジスタを接続し、又は該共通接続点と電源間にセット用のトランジスタを接続して構成した。
第３の発明は、第１の発明のラッチ回路の２個をシリーズに接続し、前段のラッチ回路の第１のクロック端子と後段のラッチ回路の第２のクロック端子をマスタクロック端子とスレーブクロック端子の一方に共通接続し、前段のラッチ回路の第２のクロック端子と後段のラッチ回路の第１のクロック端子を他方に共通接続して構成した。
第４の発明は、ＣＭＯＳインバータ回路、該ＣＭＯＳインバータ回路の各トランジスタの各々に直列接続された貫通電流防止用トランジスタ、および貫通電流防止用トランジスタの一方のトランジスタに直列接続されたクロックトランジスタからなる第３種のインバータと、ＣＭＯＳインバータ回路、該ＣＭＯＳインバータ回路の各トランジスタの各々に直列接続された貫通電流防止用トランジスタからなる第４種のインバータとを含み、入力端子に前記第３種のインバータを複数段シリーズに接続すると共に、その後段に前記第４種のインバータを複数段シリーズに接続し、前記各第３種のインバータのクロックトランジスタのゲートを共通のクロック端子に接続し、前記第３種のインバータの内の最も前段のインバータの貫通電流防止用トランジスタのゲートを当該インバータより偶数段後段のインバータの出力側に接続し、前記第４種のインバータの内の最も後段のインバータの貫通電流防止用トランジスタのゲートを当該インバータより偶数段前段のインバータの入力側に接続し、他の段のインバータの貫通電流防止用トランジスタのゲートを当該インバータの偶数段前段のインバータの入力側又は偶数段後段のインバータの出力側に接続して構成した。
第５の発明は、第４の発明において、前記第３種のインバータと前記第４種のインバータの共通接続点と接地間にリセット用トランジスタを接続し、または該共通接続点と電源間にセット用トランジスタを接続して構成した。
【００１４】
【発明の実施の形態】
［第１の実施の形態］
図１は本発明の第１の実施の形態のスタティック型のラッチ回路Ｌ１を示す図である。３１，３２は図２に示した構成の第１種のインバータ、３３，３４はｐＭＯＳトランジスタとｎＭＯＳトランジスタのみからなる第２種のインバータ、ＭＮ３１はリセット用のｎＭＯＳトランジスタ、ＭＮ３２は帰還用（保持用）のｎＭＯＳトランジスタである。３５は入力端子、３６は出力端子、３７は反転出力端子、３８Ａはクロック端子、３８Ｂは反転クロック端子、３９はリセット端子である。
【００１５】
第１種のインバータ３１，３２を示す図２において、ＭＰ１，ＭＮ１はＣＭＯＳインバータ回路を構成するｐＭＯＳ、ｎＭＯＳのトランジスタであり、ＭＰ２，ＭＮ２は貫通電流防止用のｐＭＯＳ、ｎＭＯＳのトランジスタであり、ＭＮ３はクロック用のｎＭＯＳトランジスタである。３１１は入力端子、３１２は出力端子、３１３は貫通電流制御端子、３１４はクロック端子である。図示のように、貫通電流防止用のトランジスタＭＰ２，ＭＮ２は最も電源側、接地側に接続され、クロック用トランジスタＭＮ３はそのドレインが出力端子３１２に接続されている。このようにクロック用トランジスタＭＮ３を内側に接続すると、ＣＭＯＳインバータを構成するトランジスタＭＮ１の漏れの影響を緩和することができる。すなわち、トランジスタＭＮ１がオフからオンに反転した場合に、トランジスタＭＮ１とＭＮ２の間に位置する拡散容量への電荷漏れの影響を緩和することができる。
【００１６】
図１のラッチ回路Ｌ１において、インバータ３１はそれよりも２段後段のインバータ３３の出力信号が貫通電流制御端子３１３に入力し、インバータ３２はそれよりも２段後段のインバータ３４の出力信号が貫通電流制御端子３１３に入力している。
【００１７】
さて、クロック端子３８Ａが「Ｌ」、クロック端子３８Ｂが「Ｈ」で（ラッチ状態）、リセット端子３９が「Ｌ」のとき（非リセット状態）、出力端子３６が「Ｈ」、反転出力端子３７が「Ｌ」の場合を想定する。
【００１８】
このときは、帰還用トランジスタＭＮ３２がオンしているため、インバータ３４の出力「Ｈ」がインバータ３３に帰還され、データ「Ｈ」が保持されている。また初段のインバータ３１はインバータ３３の出力「Ｌ」が貫通電流制御端子３１３に入力するので、トランジスタＭＰ２がオン、ＭＮ２がオフしている。次段のインバータ３２はインバータ３４の出力「Ｈ」が貫通電流制御端子３１３に入力するので、逆にトランジスタＭＰ２がオフ、ＭＮ２がオンしている。
【００１９】
次にクロック端子３８Ａが「Ｈ」、３８Ｂが「Ｌ」に反転すると、帰還用トランジスタＭＮ３２がオフとなり、またインバータ３１、３２のトランジスタＭＮ３がオンとなる。このため、このとき入力端子３５にデータ「Ｌ」が入力していると、インバータ３１はトランジスタＭＰ１がオンし前記トランジスタＭＰ２が予めオンしていることと相まってその出力が「Ｈ」となる。また、これによりインバータ３２はトランジスタＭＮ１がオンし予め前記トランジスタＭＮ２，ＭＮ３がオンしていることと相まっててその出力が「Ｌ」になる。
【００２０】
以上のように、クロック端子３８Ａが「Ｈ」、３８Ｂが「Ｌ」のとき、入力端子３５が「Ｌ」であれば、インバータ３１〜３４が反転して、出力端子３６は「Ｌ」、反転出力端子３７は「Ｈ」となる。このとき、インバータ２段分の遅延の後にインバータ３１の貫通電制御端子３１３は「Ｈ」に、インバータ３２の貫通電流制御端子３１３は「Ｌ」に変化するので、インバータ３１ではトランジスタＭＰ２がオフに、トランジスタＭＮ２がオンに変化し、またインバータ３２はトランジスタＭＰ２がオンに、トランジスタＭＮ２がオフに変化して電源ライン、接地ラインを遮断する。
【００２１】
次にクロック端子３８Ａが「Ｌ」、３８Ｂが「Ｈ」に反転すると、帰還トランジスタＭＮ３２がオンして出力端子３６の「Ｌ」、反転出力端子３７の「Ｈ」の状態が保持される。
【００２２】
さらにクロック端子３８Ａが「Ｈ」、３８Ｂが「Ｌ」に反転すると、前記と同様に帰還用トランジスタＭＮ３２がオフとなり、インバータ３１、３２のトランジスタＭＮ３がオンとなる。このため、このとき入力端子３５にデータ「Ｈ」が入力すると、インバータ３１はトランジスタＭＮ１がオンしてその出力が「Ｌ」となり、これによりインバータ３２はトランジスタＭＰ１がオンしてその出力が「Ｈ」になる。
【００２３】
そしてこの反転のとき、インバータ３１はそのトランジスタＭＰ１が予めオフしているので、貫通電流が流れることはなく、またインバータ３２もそのトランジスタＭＮ１が予めオフしているので貫通電流が流れることはない。
【００２４】
すなわち、図１に示したラッチ回路Ｌ１は、保持されているデータにより、インバータ３１，３２の貫通電流制御端子３１３が制御されていて、現在の状態と異なった状態を作り出す入力データが入って反転するときは、そのデータに基づいてオフすべきｐＭＯＳ又はｎＭＯＳのトランジスタのラインが予め貫通電流防止用のトランジスタで遮断しているので、そのインバータ３１，３２において貫通電流が流れることはない。
【００２５】
図３の（ａ）は図１に示したラッチ回路Ｌ１を使用して構成したマスタスレーブ型のＤＦＦ回路を示す図、（ｂ）はその動作波形を示す図である。４１は入力端子、４２，４３は出力端子、４４Ｍはマスタクロック端子、４４Ｓはスレーブクロック端子、４５はリセット端子である。
【００２６】
このＤＦＦ回路を構成するラッチ回路Ｌ１では、データ書き込み時は、クロック端子３８Ａを「Ｈ」に制御するのみでく、データ保持時はクロック端子３８Ｂを「Ｈ」に制御するのみでよいので、マスタクロック端子４４Ｍ，スレーブクロック端子４４Ｓに入力するクロック信号ＣＫＭ，ＣＫＳは、接地電位VSSから電源電位VDDまでフルスイングする必要がなく、接地電位VSSから、VSS＋Vtnを越えるだけスイングすればよい。VtnはｎＭＯＳトランジスタのしきい値電圧である。このVtnはフルスイングの数分の１の振幅で十分である。
【００２７】
したがって、従来のＭＯＳ−ＬＳＩで消費電力を増大させる要因となっていたクロックドライバ回路の消費電力を大幅に削減することができ、且つクロック信号の反転に要する時間を短縮できるから回路動作の高速化に寄与する。
【００２８】
［第２の実施の形態］
図４は図１に示したラッチ回路Ｌ１を変形した別のラッチ回路Ｌ１’を示す図である。ここでは、前記したラッチ回路Ｌ１と異なって、変形第１種のインバータ４６，４７を使用し、そのクロック用にｐＭＯＳトランジスタを使用している。また、リセット用にｐＭＯＳトランジスタＭＰ３１、データ保持用にｐＭＯＳトランジスタＭＰ３２を使用している。このラッチ回路Ｌ１’でもラッチ回路Ｌ１と全く同様に、クロック端子３８Ａが「Ｈ」、３８Ｂが「Ｌ」のときデータ保持が行われ、クロック端子３８Ａが「Ｌ」、３８Ｂが「Ｈ」のときデータ取り込みが行われる。３９’はセット端子であり、ここが「Ｌ」になると、出力端子３６が「Ｈ」、反転出力端子３７が「Ｌ」にセットされる。
【００２９】
図５はその変形第１種のインバータ４６，４７の具体的な回路図である。同図において、ＭＰ４，ＭＮ４はＣＭＯＳインバータ回路を構成するｐＭＯＳ、ｎＭＯＳのトランジスタであり、ＭＰ５，ＭＮ５は貫通電流防止用のｐＭＯＳ、ｎＭＯＳのトランジスタであり、ＭＰ６はクロック用のｐＭＯＳトランジスタである。４６１は入力端子、４６２は出力端子、４６３は貫通電流制御端子、４６４はクロック端子である。図示のように、貫通電流防止用のトランジスタＭＰ５，ＭＮ５は最も電源側、接地側に接続され、クロック用トランジスタＭＰ６はそのドレインが出力端子４６２に接続されている。
【００３０】
図６の（ａ）は図４に示したラッチ回路Ｌ１’を使用して構成したマスタスレーブ型のＤＦＦ回路を示す図、（ｂ）はその動作波形を示す図である。図４の（ａ）に示したものと同じものには同じ符号を付した。４５’は「Ｌ」にすることにより内部をセットするセット端子である。
【００３１】
このＤＦＦ回路を構成するラッチ回路Ｌ１’では、データ書き込み時は、クロック端子３８Ｂを「Ｌ」に制御するのみでよく、データ保持時はクロック端子３８Ａを「Ｌ」に制御するのみでよいので、マスタクロック端子４４Ｍ、スレーブクロック端子４４Ｓに入力するクロック信号は、電源電位VDDから接地電位VSSまでフルスイングする必要がなく、電源電位VDDから、VDD−Vtpを下回るだけスイングすればよい。VtpはｐＭＯＳトランジスタのしきい値電圧である。このVtpは、フルスイングの数分の１の振幅で十分である。
【００３２】
従って、マスタスレーブ型のＤＦＦ回路にこの第２の実施の形態のラッチ回路Ｌ１’を使用する場合でも、クロックドライバ回路の消費電力を大幅に削減することができ、且つクロック信号の反転に要する時間を短縮できから回路動作の高速化に寄与する。
【００３３】
［第３の実施の形態］
図７は第３の実施の形態であるダイナミック型のラッチ回路Ｌ２の構成を示す図である。ここでは、図８に示す第３種のインバータ５１，５２、第４種のインバータ５３〜５６をシリーズに接続している。インバータ５１，５２はラッチ部を、インバータ５３〜５６は遅延部を構成する。５７は入力端子、５８〜６１は出力端子、６２はクロック端子、６３はリセット端子である。
【００３４】
第３種のインバータ５１，５２は、図８の（ａ）に示すように、ＣＭＯＳインバータ回路を構成するｐＭＯＳ、ｎＭＯＳのトランジスタＭＰ７，ＭＮ７、貫通電流防止用のｐＭＯＳ、ｎＭＯＳのトランジスタＭＰ８，ＭＮ８、クロック用のｎＭＯＳトランジスタＭＮ９から構成されている。５１１は入力端子、５１２は出力端子、５１３は貫通電流制御端子、５１４はクロック端子である。図８の（ｂ）はシンボルである。
【００３５】
第４種のインバータ５３〜５６は、図９の（ａ）に示すように、ＣＭＯＳインバータ回路を構成するｐＭＯＳ、ｎＭＯＳのトランジスタＭＰ１０，ＭＮ１０、貫通電流防止用のｐＭＯＳ、ｎＭＯＳのトランジスタＭＰ１１，ＭＮ１１から構成されている。５３１は入力端子、５３２は出力端子、５３３は貫通電流制御端子である。図９の（ｂ）はシンボルである。
【００３６】
このラッチ回路Ｌ２では、インバータ５１の貫通電流制御端子５１３は４段後段のインバータ５５の出力を受け、インバータ５２の貫通電流制御端子５１３は４段後段のインバータ５６の出力を受け、インバータ５３の貫通電流制御端子５３３は２段後段のインバータ５５の出力を受け、インバータ５４の貫通電流制御端子５３３は２段後段のインバータ５６の出力を受け、インバータ５５の貫通電流制御端子５３３は２段前段のインバータ５３の入力を受け、インバータ５６の貫通電流制御端子５３３は２段前段のインバータ５４の入力を受ける。すなわち、最前段のインバータ５１は偶数段後段のインバータの出力信号を受け、最後段のインバータ５６は偶数段前段のインバータの入力信号を受け、他のインバータ５２〜５５は偶数段後段のインバータの出力信号又は偶数段前段のインバータの入力信号を受ける。
【００３７】
さて、クロック端子６２が「Ｌ」で、リセット端子６３が「Ｈ」のとき、トランジスタＭＮ５１がオンし、出力端子５８が「Ｌ」、インバータ５３の出力が「Ｈ」となって出力端子５９が「Ｈ」、インバータ５５の出力が「Ｈ」となって出力端子６１が「Ｈ」、インバータ５６の出力が「Ｌ」となって出力端子６０が「Ｌ」となる。この状態はリセット状態である。
【００３８】
このとき、インバータ５１は貫通電流制御端子５１３が「Ｈ」となるので、その貫通電流防止トランジスタＭＰ８がオフ、ＭＮ８がオンとなり、インバータ５２は貫通電流制御端子５１３が「Ｌ」となるので、その貫通電流防止トランジスタＭＰ８がオン、ＭＮ８がオフとなり、インバータ５３は貫通電流制御端子５３３が「Ｈ」となるので、その貫通電流防止トランジスタＭＰ１１がオフ、ＭＮ１１がオンとなり、インバータ５４は貫通電流制御端子５３３が「Ｌ」となるので、その貫通電流防止トランジスタＭＰ１１がオン、ＭＮ１１がオフとなり、インバータ５５は貫通電流制御端子５３３が「Ｈ」となるので、その貫通電流防止トランジスタＭＰ１１がオフ、ＭＮ１１がオンとなり、インバータ５６は貫通電流制御端子５３３が「Ｌ」となるので、その貫通電流防止トランジスタＭＰ１１がオン、ＭＮ１１がオフとなる。
【００３９】
次に入力端子５７に「Ｈ」のデータが入力すると、この以前にインバータ５１のトランジスタＭＮ８がオンし、インバータ５２のトランジスタＭＰ８がオンしているので、クロック端子６２が「Ｈ」、リセット端子６３が「Ｌ」になることにより、インバータ５１の出力は「Ｌ」、インバータ５２の出力は「Ｈ」となる。また、インバータ５３，５５のトランジスタＭＰ１１が予めオンし、ＭＮ１１はオフし、さらにインバータ５４，５６のトランジスタＭＰ１１は予めオフし、ＭＮ１１はオンしているので、インバータ５３，５４，５５，５６の出力が各々「Ｌ」、「Ｈ」、「Ｌ」、「Ｈ」に反転する。
【００４０】
このように、入力信号の反転によりオンからオフになるｐＭＯＳ又はｎＭＯＳに直列接続されている貫通電流防止用のトランジスタが予めオフしているので、各インバータ５１〜５６においてこの反転時に貫通電流が流れることはない。また、インバータ５１，５２はこの反転から４段のインバータの遅延の後、インバータ５３，５４は２段のインバータの遅延の後、オンしていた貫通電流防止用トランジスタがオフし、オフしていた貫通電流防止用トランジスタがオンする。インバータ５５，５６は貫通電流防止用トランジスタのオンしていたものがオフし、オフしていたものがオンしてから、２段のインバータの遅延の後反転する。
【００４１】
以上のようにして、入力端子５７に入力した「Ｈ」のデータがクロック端子５２が「Ｈ」になったタイミングで取り込まれ、出力端子５８からその「Ｈ」のデータが、出力端子５９からそれを反転した「Ｌ」のデータが出力する。また、出力端子６０にはこれがインバータ５３〜５６で遅延されて出力し、出力端子６１にはこれがインバータ５３〜５５で遅延され反転されて出力する。
【００４２】
次に、入力端子５７から「Ｈ」のデータが取り込まれた後は、クロック端子６２が「Ｌ」に反転しても、そのデータは保持される。すなわち、クロック端子６２が「Ｌ」になると、この後に入力端子５７のデータが「Ｌ」に反転しても、インバータ５１は反転してその出力を「Ｈ」にするが、次段のインバータ５２はＭＮ９がオフになっているので反転できず、その出力のデータを出力端子５８の寄生容量で保持するので、出力端子５８〜６１のデータは変化しない。
【００４３】
なお、上記は入力端子５７に「Ｈ」のデータが入力したときの場合であるが、「Ｌ」のデータが入力した場合であっても同様に、そのクロック端子６２が「Ｈ」になるとそのデータを取り込み、クロック端子６２が「Ｌ」にるとそのデータを保持する。
【００４４】
以上のように、この第３の実施の形態のラッチ回路Ｌ２では、単純に単相のクロックで制御されるので、レジスタ等のＣＭＯＳ順序回路を構成する場合、クロックドライバ、クロック配線が単相のみで済もみ、また要求される振幅も第１の実施の形態のラッチ回路Ｌ１と同様に、VSSからVSS＋Vtnの振幅で十分となる。また、貫通電流を防止できるＣＭＯＳゲートのみで構成されるので、消費電力を大幅に低減することができる。
【００４５】
［第４の実施の形態］
図１０は第４の実施の形態であるダイナミック型のラッチ回路Ｌ２’の構成を示す図である。ここでは、図１１に示す変形第３種のインバータ７１，７２と、前記した第４種のインバータ５３〜５６をシリーズに接続して構成している。ＭＰ５１はセット用のｐＭＯＳトランジスタ、６３’はセット端子である。他は図７に示したものと同じである。
【００４６】
変形第３種のインバータ７１，７２は、図１１の（ａ）に示すように、ＣＭＯＳインバータ回路を構成するｐＭＯＳ、ｎＭＯＳのトランジスタＭＰ１２，ＭＮ１２、貫通電流防止用のｐＭＯＳ、ｎＭＯＳのトランジスタＭＰ１３，ＭＮ１３、クロック用のｐＭＯＳトランジスタＭＰ１４から構成されている。７１１は入力端子、７１２は出力端子、７１３は貫通電流制御端子、７１４はクロック端子である。図１１の（ｂ）はこれらのインバータ７１，７２のシンボルである。
【００４７】
このラッチ回路Ｌ２’では、セット端子７３’が「Ｌ」のとき、出力端子５８，６０が「Ｈ」にセットされ、出力端子５９，６１が「Ｌ」にセットされる。また、クロック端子６２が「Ｌ」のときに入力端子５７に入力するデータを取り込み、そのクロック端子６２が「Ｈ」の期間中そのデータを保持する。他の遅延動作や貫通電流防止動作は第３の実施の形態のラッチ回路Ｌ２と同じである。従って、このラッチ回路Ｌ２’でも前記ラッチ回路Ｌ２と同様に、単相クロックのみで制御でき、また貫通電流が防止される。クロック信号は第２の実施の形態のラッチ回路Ｌ１’と同様に、その振幅がVDDからVDD−Vtpだけ下回る振幅で十分となる。
【００４８】
【発明の効果】
以上から第１乃至第５の発明によれば、データが反転するときの貫通電流を防止できるので消費電流を削減することができる。また使用するクロックはVSSからVDDまでフルスイングする必要がないのでクロックドライバの消費電力を削減することができると共に高速動作が可能となる。さらに第４、第５の発明によれば、そのクロックは単相で済むので配線が少なくなり小面積化に寄与する。
【図面の簡単な説明】
【図１】  第１の実施の形態のスタティック型のラッチ回路を示す回路図である。
【図２】  図１のラッチ回路を構成する第１種のインバータの回路図である。
【図３】  （ａ）は図１のラッチ回路で構成したマスタスレーブ型のＤＦＦ回路の回路図、（ｂ）はその動作波形図である。
【図４】  第２の実施の形態のスタティック型のラッチ回路を示す回路図である。
【図５】  図４のラッチ回路を構成する変形第１種のインバータの回路図である。
【図６】  （ａ）は図４のラッチ回路で構成したマスタスレーブ型のＤＦＦ回路の回路図、（ｂ）はその動作波形図である。
【図７】  第３の実施の形態のダイナミック型のラッチ回路を示す回路図である。
【図８】  （ａ）は図７のラッチ回路を構成する第３種のインバータの回路図、（ｂ）はそのシンボルを示す図である。
【図９】  （ａ）は図７のラッチ回路を構成する第４種のインバータの回路図、（ｂ）はそのシンボルを示す図である。
【図１０】  第４の実施の形態のダイナミック型のラッチ回路を示す回路図である。
【図１１】  （ａ）は図１０のラッチ回路を構成する変形第３種のインバータの回路図、（ｂ）はそのシンボルを示す図である。
【図１２】  従来のスタティック型のラッチ回路の回路図である。
【図１３】  従来のダイナミック型のラッチ回路の回路図である。
【図１４】  （ａ）は図１２のラッチ回路を使用したマスタスレーブ型のＤＦＦ回路の回路図、（ｂ）はその動作波形図である。
【図１５】  （ａ）は図１２のラッチ回路を使用したレジスタの回路図、（ｂ）はその動作波形図である。
【図１６】  （ａ）、（ｂ）は図１５のレジスタの遅延回路の回路図である。
【符号の説明】
Ｌ３：スタティック型のラッチ回路、Ｌ４：ダイナミック型のラッチ回路、１，２：転送ゲート、３：ＮＡＮＤゲート、４，５：インバータ、６：入力端子、７，８：出力端子、９：クロック端子、１０：リセット端子、１１：入力端子、１２，１３：出力端子、１４Ｍ，１４Ｓ：クロック端子、１５：リセット端子、２１：入力端子、２２〜２５：出力端子、２６：クロック端子、２７：リセット端子、２８：インバータ、２９：転送ゲート、
Ｌ１、Ｌ１’：スタティック型のラッチ回路、３１，３２：第１種のインバータ、３１１；入力端子、３１２：出力端子、３１３：貫通電流制御端子、３１４：クロック端子、３３，３４：第２種のインバータ、３５：入力端子、３６，３７：出力端子、３８Ａ，３８Ｂ：クロック端子、３９：リセット端子、３９’：セット端子、４１：入力端子、４２，４３：出力端子、４４Ｍ，４４Ｓ：クロック端子、４５：リセット端子、４５’：セット端子、４６，４７：変形第１種のインバータ、４６１；入力端子、４６２：出力端子、４６３：貫通電流制御端子、４６４：クロック端子、
Ｌ２，Ｌ２’：ダイナミック型のラッチ回路、５１，５２：第３種のインバータ、５１１：入力端子、５１２：出力端子、５１３：貫通電流制御端子、５１４：クロック端子、５３〜５６：第４種のインバータ、５３１：入力端子、５３２：出力端子、５３３：貫通電流制御端子、５７：入力端子、５８〜６１：出力端子、６２：クロック端子、６３：リセット端子、６３’：セット端子、７１，７２：変形第３種のインバータ、７１１：入力端子、７１２：出力端子、７１３：貫通電流制御端子、７１４：クロック端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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