(57)【特許請求の範囲】
【請求項１】
自動配置配線ツールを用いて設計される半導体装置に混載される機能マクロにおいて、
前記機能マクロの端部に設けられた接続ピン領域に配置された２層以上の配線層と、
前記接続ピン領域の前記機能マクロ内部側の端部からデザインルールにより定まるコンタクト禁止領域だけ離れ当該機能マクロ内の領域に配置されたヴィアコンタクトと
を有することを特徴とする機能マクロ。
【請求項２】
自動配置配線ツールを用いて設計される半導体装置に混載される機能マクロの設計方法において、
レイアウトデータを作成するステップと、
前記レイアウトデータにおいて前記機能マクロの端部に設けられた接続ピン領域内に２層以上の配線層を形成するステップと、
前記接続ピン領域の前記機能マクロ内部側の端部からデザインルールにより定まるコンタクト禁止領域だけ離れ当該機能マクロ内の領域に前記２層以上の配線層を接続するヴィアコンタクトを形成するステップと
を少なくとも有することを特徴とする機能マクロの設計方法。
【請求項３】
機能マクロの端部に設けられた接続ピン領域に配置された２層以上の配線層と、前記接続ピン領域の前記機能マクロ内部側の端部からデザインルールにより定まるコンタクト禁止領域だけ離れ当該機能マクロ内の領域に配置されたヴィアコンタクトとを有する機能マクロ及び半導体装置を構成する他のセルのレイアウトデータから、セルサイズ及び前記接続ピン領域のレイアウトパターンが記述されたＬＥＦデータをそれぞれ形成するステップと、
自動配置配線ツールをもちいて前記半導体装置を構成する全セルの前記ＬＥＦデータから該半導体装置における各セルの配置及び該各セル間を接続する配線パターンが記述されたチップデータを形成するステップと、
前記チップデータから前記半導体装置の全体のレイアウトパターンが記述されたチップレイアウトデータを作成するステップと
を少なくとも有することを特徴とする半導体装置の設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＲＡＭ、ＤＲＡＭ、ＰＬＬ等の機能マクロ及びその設計方法に関し、特に機能マクロとランダムロジック等の異なる機能セルを同一チップ上に搭載した集積回路およびその設計方法に関する。さらに詳細には機能マクロの接続ピンの形状に関するものである。
【０００２】
【従来の技術】
近年、ＡＳＩＣ（Application Specific Integrated Circuit：特定用途向け集積回路）等の半導体集積回路は、微細加工技術の向上による高集積化と高性能化により、同一チップ内に機能マクロと機能マクロ内データの演算・処理を行うランダムロジックを混載した構成がとられている。ここで、機能マクロとはＳＲＡＭ、ＤＲＡＭ、ＰＬＬ等の複雑な機能を有する回路をその機能専用セルとして開発されたものである。
【０００３】
一般に、このような半導体装置の設計において、機能マクロ及びランダムロジック部等の各セルごとに機能設計、回路設計、そしてレイアウト設計が行なわれ、各セルごとにレイアウトデータが作成される。そして、各セルのレイアウトデータは自動配置配線ツールを用いて、半導体チップ全体の１つのレイアウトデータ（以後、チップレイアウトデータと言う）にまとめられる。つまり、自動配置配線ツールにより、各セルはチップ内の所定の位置に配置され、配置された各セル間を接続する配線が形成される。
【０００４】
ここで、機能マクロのレイアウトデータは、自動配置配線ツールにかけられる前に、他のセルとの接続のために設けられた配線領域（以後、「接続ピン領域」という）のレイアウトパターンとセルのサイズが記述されたデータ（以後、「ＬＥＦデータ」という）に変換される。自動配置配線ツールに必要なＬＥＦデータのみを入力することで自動配置配線ツールの処理するデータ量を減らし、計算効率を向上させるためである。
【０００５】
従来、機能マクロ内の接続ピン領域において、機能マクロの配線が１層だけでは他のセルとの接続の自由度が少ないため、ランダムロジック部等との接続においてはロジック規模の大きさあるいは配線の混雑によっては接続できない場合があった。このため、図６に示すように、機能マクロ５２の接続ピン領域５１内あるいはその周縁にヴィアコンタクト５４を形成して、接続ピン領域５１における機能マクロ５２の配線層を第１配線層５６及び第２配線層５５の２層以上で構成して、第１配線層乃至第３配線層（７１、７２、７４）を有するランダムロジック７０との接続の自由度を上げていた。
【０００６】
【発明が解決しようとする課題】
しかし、機能マクロ５２の接続ピン領域５１内に複数の配線層に対して、ランダムロジックが同一の配線層により接続する場合は問題ないが、ランダムロジック７０がヴィアコンタクトを介して機能マクロと異なる配線層で接続を行うと、接続ピン領域５１内あるいはその周縁において、機能マクロ５２が形成するヴィアコンタクト５４とランダムロジック７０が形成するヴィアコンタクトとの間でデザインルールの違反をする場合がある。ここでデザインルールとは、同一配線層間を接続する隣接したヴィアコンタクトが近づける距離を定めたスペースルールと、配線層の上下に配置されるヴィアコンタクトは縦に連ねてはいけない、というスタックルールの２つのルールを言う。これらに違反することをそれぞれスペースエラー、スタックエラーと言う。
【０００７】
具体的には、次に示す３つの事例が考えられる。まず、図７（ａ）に示すように、接続ピン領域５１内において第１配線層５６から第２配線層５５にヴィアコンタクト５４を介して接続された機能マクロ５２に対して、ランダムロジック７０は第１配線層７１からヴィアコンタクト７３を介して機能マクロ５２の第２配線層７２と接続している。この時、機能マクロ５２の接続ピン領域５１内のヴィアコンタクト５４とランダムロジック７０のヴィアコンタクト７３の間でヴィアコンタクトのスペースエラー７７が発生する。
【０００８】
また、図７（ｂ）に示すように、図７（ａ）と同様な構成を有する機能マクロに、ランダムロジック７０は接続ピン領域５１において第３配線層からヴィアコンタクト７５を介して第２配線層５５と接続している。この時、機能マクロ５２のヴィアコンタクト５４とランダムロジック７０のヴィアコンタクト７５の間でヴィアコンタクトのスタックエラー７８が発生する。
【０００９】
さらに、図７（ｃ）に示すように、第３配線層５８から接続ピン領域５１の周辺に形成された２つのヴィアコンタクト５４、５７と第２配線層５５を介して、第１配線層５６に接続され、接続ピン領域５１においてヴィアコンタクト７６が形成され、第１および第２配線層５５、５６で接続ピンが形成されている。これに対して、ランダムロジック７０は、図７（ｂ）と同様に第３配線層７４において接続ピン領域５１に入り、ヴィアコンタクト７５を介して第２配線層５５と接続されている。この時、接続ピン領域５１内でスタックエラー７８が発生し、機能マクロ５２の接続ピン領域５１周辺に形成されたヴィアコンタクト５７とランダムロジック７０のヴィアコンタクト７５の間ではスペースエラー７７が発生する。
【００１０】
本発明は、このような問題点に鑑みてなされたものであり、その目的は、他のセルとの接続において、デザインルールを違反することなく、配線自由度の高い接続を行うことができる機能マクロを提供することである。
【００１１】
また本発明の他の目的は、他のセルとの接続において、デザインルールを違反することなく、配線自由度の高い接続を行うことができる機能マクロの設計方法を提供することである。
【００１２】
さらに本発明の他の目的は、自動配置配線ツールによる各セルの配線接続において、デザインルール違反の発生を抑えることができる半導体装置の設計方法を提供することである。
【００１３】
【課題を解決するための手段】
上記課題を達成するため、本発明の第１の特徴は、自動配置配線ツールを用いて設計される半導体装置に混載される機能マクロにおいて、機能マクロの端部に設けられた接続ピン領域に配置された２層以上の配線層と、接続ピン領域の機能マクロ内部側の端部からデザインルールにより定まるコンタクト禁止領域だけ離れ機能マクロ内の領域に配置されたヴィアコンタクトとを有する機能マクロであることである。
【００１４】
本発明の第１の特徴によれば、機能マクロの接続ピン領域内に配置された２層以上の配線層を接続するヴィアコンタクトを接続ピン領域及びコンタクト禁止領域以外の領域に配置することで、ランダムロジック等の他のセルとの接続において他のセルのヴィアコンタクトと機能マクロのヴィアコンタクトとの間でデザインルールの違反が起こることを避けることができる。
【００１５】
本発明の第１の特徴において、「自動配置配線ツール」とは、半導体装置の設計において、半導体装置を構成する各セルのレイアウトパターンが記述されたレイアウトデータから、半導体装置における各セルの配置及び各セル間を接続する配線のレイアウトが記述されたチップレイアウトデータを作成する手段をいう。「接続ピン領域」とは他のセルとの接続のために設けられた配線領域をいう。「デザインルール」とは、同一配線層間を接続する隣接したヴィアコンタクトが近づける距離を定めたスペースルールと、配線層の上下に配置されるヴィアコンタクトは縦に連ねてはいけない、というスタックルールの２つのルールを言う。これらに違反することをそれぞれスペースエラー、スタックエラーと言う。「デザインルールから定まる所定の距離」とは、スペースルールにおいて隣接してヴィアコンタクトを配置するのに必要な距離を言う。
【００１６】
本発明の第２の特徴は、自動配置配線ツールを用いて設計される半導体装置に混載される機能マクロの設計方法において、レイアウトデータを作成するステップと、レイアウトデータにおいて機能マクロの端部に設けられた接続ピン領域内に２層以上の配線層を形成するステップと、接続ピン領域の機能マクロ内部側の端部からデザインルールにより定まるコンタクト禁止領域だけ離れ機能マクロ内の領域に２層以上の配線層を接続するヴィアコンタクトを形成するステップとを少なくとも有する機能マクロの設計方法であることである。
【００１７】
本発明の第２の特徴によれば、機能マクロの接続ピン領域内に形成された２層以上の配線層を接続するためのヴィアコンタクトを接続ピン領域及びコンタクト禁止領域以外の領域に形成することで、ランダムロジック等の他のセルとの接続において他のセルのヴィアコンタクトと機能マクロのヴィアコンタクトとの間でデザインルールの違反が起きることを避けることができる。
【００１８】
本発明の第２の特徴において、「自動配置配線ツール」とは、半導体装置の設計において、半導体装置を構成する各セルのレイアウトパターンが記述されたレイアウトデータから、半導体装置における各セルの配置及び各セル間を接続する配線のレイアウトが記述されたチップレイアウトデータを作成する手段をいう。「接続ピン領域」とは他のセルとの接続のために設けられた配線領域をいう。「デザインルール」とは、同一配線層間を接続する隣接したヴィアコンタクトが近づける距離を定めたスペースルールと、配線層の上下に配置されるヴィアコンタクトは縦に連ねてはいけない、というスタックルールの２つのルールを言う。「デザインルールから定まる所定の距離」とは、スペースルールにおいて隣接してヴィアコンタクトを形成するのに必要な距離を言う。
【００１９】
本発明の第３の特徴は、機能マクロの端部に設けられた接続ピン領域に配置された２層以上の配線層と、接続ピン領域の機能マクロ内部側の端部からデザインルールにより定まるコンタクト禁止領域だけ離れ機能マクロ内の領域に配置されたヴィアコンタクトとを有する機能マクロ及び半導体装置を構成する他のセルのレイアウトデータから、セルサイズ及び接続ピン領域のレイアウトパターンが記述されたＬＥＦデータをそれぞれ形成するステップと、自動配置配線ツールをもちいて半導体装置を構成する全セルのＬＥＦデータから半導体装置における各セルの配置及び各セル間を接続する配線パターンが記述されたチップデータを形成するステップと、チップデータから半導体装置の全体のレイアウトパターンが記述されたチップレイアウトデータを作成するステップとを少なくとも有する半導体装置の設計方法であることである。
【００２０】
本発明の第３の特徴によれば、自動配置配線ツールに必要なＬＥＦデータのみを入力することで自動配置配線ツールの処理するデータ量を減らし、計算効率を向上させることができるとともに、自動配置配線ツールによる各セルの配線接続において、デザインルール違反の発生を抑えることができる。
【００２１】
本発明の第３の特徴において、「接続ピン領域」とは他のセルとの接続のために設けられた配線領域をいう。「デザインルール」とは、同一配線層間を接続する隣接したヴィアコンタクトが近づける距離を定めたスペースルールと、配線層の上下に配置されるヴィアコンタクトは縦に連ねてはいけない、というスタックルールの２つのルールを言う。「デザインルールから定まる所定の距離」とは、スペースルールにおいて隣接してヴィアコンタクトを形成するのに必要な距離を言う。「自動配置配線ツール」とは、半導体装置の設計において、半導体装置を構成する各セルのレイアウトパターンが記述されたレイアウトデータから、半導体装置における各セルの配置及び各セル間を接続する配線のレイアウトが記述されたチップレイアウトデータを作成する手段をいう。
【００２２】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。図面の記載において同一又は類似な部分には同一又類似な符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００２３】
（第１の実施の形態）
図１は本発明の実施の形態に係わる機能マクロの接続ピン領域及びその周縁の配線構造を示す断面図である。図１に示すように、本発明に係わる機能マクロ２は、接続ピン領域１に配置された２層以上の配線層５、６と、接続ピン領域１及び接続ピン領域１の端部からデザインルールから定まる所定の距離だけ広げた領域以外の領域に配置されたヴィアコンタクト４とを有する。ここで、「デザインルールから定まる所定の距離」とは、スペースルールにおける隣接するヴィアコンタクト間に必要な距離を言う。「接続ピン領域の端からデザインルールから定まる所定の距離だけ広げた領域」をコンタクト禁止領域３と言う。
【００２４】
図３は機能マクロのレイアウトパターンの平面図である。図３において、機能マクロ内には３つの接続ピン領域１がレイアウトパターンの外周部に配置され、各接続ピン領域１の周縁にはコンタクト禁止領域３が配置されている。つまり、コンタクト禁止領域３は接続ピン領域１を囲むように配置されている。したがって、接続ピン領域１に配置された複数の配線層間を接続するヴィアコンタクトはコンタクト禁止領域３の外側（図中の白地の部分）に配置されている。
【００２５】
図５は本発明に係わる機能マクロを設計する方法を示すフローチャート図である。図５に示すように本発明に係わる機能マクロは、
（イ）まずステップＳ１及びステップＳ２において、機能マクロが果たす機能を明確にするシステム設計及び機能設計を行う。すなわち、どのような入力が入ってきて、どのような出力が出るかを明らかにする。
【００２６】
（ロ）次にステップＳ３及びステップＳ４において、明確になった機能を具体的に電子回路にするために、まず論理回路の設計（論理設計）を行い、次にトランジスタを用いた基本論理回路を用いて電子回路の設計（回路設計）を行う。
【００２７】
（ハ）次にステップＳ５において、形成された電子回路が所定の機能を発揮するかどうかを検証するためにコンピュータを用いてシミュレーションを行う。
【００２８】
（ニ）次にステップＳ６において、半導体回路として、トランジスタ、抵抗、容量等を空間的にどこに配置して、どのように配線したらよいかを決めるレイアウト設計を行う。
【００２９】
（ホ）最後にステップＳ７において、このレイアウト設計で形成された接続ピン領域の配線層を２層以上で構成したい場合に（ステップＳ７においてＹＥＳ）、ステップＳ９において、接続ピン領域内に２層以上の配線層を配置し、これらの配線層間を接続ピン領域及びコンタクト禁止領域を除いた領域に形成されたヴィアコンタクトで接続する。そして、ステップＳ８において、機能マクロのレイアウトパターンが完成する。また、レイアウト設計で形成された接続ピン領域の配線層を２層以上で構成しない場合（ステップＳ７においてＮＯ）も、ステップＳ８において、機能マクロのレイアウトパターンが完成する。
【００３０】
図２は、図１における配線接続の事例を示す断面図である。まず、図２（ａ）に示すように、機能マクロ２は、第１配線層６からヴィアコンタクト４を介して第２配線層５に接続されて、接続ピン領域１に第１及び第２の配線層５、６が配置されている。ランダムロジック２０は第１配線層２１からヴィアコンタクト２３を介して第２配線層２２に接続され、第２配線層５と接続されている。また、ヴィアコンタクト４は接続ピン領域１の端部からスペースルールから定まる距離だけ離れて配置されている。つまり、ヴィアコンタクト４はコンタクト禁止領域３の外側に配置されている。したがって、図７（ａ）に示すようなヴィアコンタクト５４、７３間で発生するスペースエラーを、ヴィアコンタクト４とヴィアコンタクト２３との間では避けられる。
【００３１】
また、図２（ｂ）に示すように、機能マクロ２は、配線及びヴィアコンタクトが図２（ａ）と同一の配置を取る。ランダムロジック２０は第３の配線層２４から接続ピン領域１に入り、ヴィアコンタクト２５を介して機能マクロ２の第２配線層に接続している。この時、ヴィアコンタクト２５はコンタクト禁止領域３の外側に配置されているため、図７（ｂ）に示すようなヴィアコンタクト５４、７５間で発生するスタックエラー及びスペースエラーを、ヴィアコンタクト４とヴィアコンタクト２５との間では避けられる。
【００３２】
さらに、図２（ｃ）に示すように、機能マクロ２は、第３の配線層８からヴィアコンタクト７を介して第２の配線層５に、さらにヴィアコンタクト４を介して第１の配線層６に接続され、接続ピン領域１内に第１及び第２の配線層５、６が配置されている。ランダムロジック２０は第３の配線層２４から接続ピン領域１に入り、ヴィアコンタクト２５を介して機能マクロ２の第２配線層５に接続している。この時、ヴィアコンタクト７及びヴィアコンタクト４がコンタクト禁止領域３の外側に配置されているので、図７（ｃ）に示すようなヴィアコンタクト５７、７５間で発生するスペースエラー７７、及びヴィアコンタクト７５、７６間で発生するスタックエラー７８を、それぞれヴィアコンタクト７とヴィアコンタクト２５との間でスペースエラーが避けられ、ヴィアコンタクト４とヴィアコンタクト２５との間でスタックエラーが避けられる。
【００３３】
本発明の第１の実施の形態によれば、機能マクロ２の接続ピン領域１内に配置された２層以上の配線層を接続するためのヴィアコンタクトをコンタクト禁止領域３の外側に配置することで、ランダムロジック２０等の他のセルとの接続においてランダムロジック２０のヴィアコンタクトと機能マクロ２のヴィアコンタクトとの間でデザインルールの違反が起こることを避けることができる。したがって、他のセルとの接続において、デザインルールを違反することなく、配線自由度の高い接続を行うことができる機能マクロを提供することができる。
【００３４】
（第２の実施の形態）
第２の実施の形態では、図５に示した機能マクロの設計方法により設計された機能マクロが混載された半導体装置を設計する方法について説明する。図４は本発明の第２の実施の形態に係わる半導体装置の設計方法を示す図である。
【００３５】
（イ）まず、図５に示したフローチャートにしたがって設計された第１及び第２の機能マクロ１０、１１のレイアウトパターンが記述されたレイアウトデータ１２とランダムロジック７０のレイアウトデータ１２をＬＥＦデータ９にそれぞれ変換する。ここで、ＬＥＦデータ９とは、セルサイズ、接続ピン領域の大きさ、同領域内の配線層のレイアウト等のみを設定したデータである。図４において、ＬＥＦデータ９の斜線部分は接続ピン領域１を示す。
【００３６】
（ロ）次に、各セル（１０、１１、７０）のＬＥＦデータ９から自動配線ツール１３を用いて、半導体装置における各セルの配置及び各セルの接続ピン領域内の配線層のレイアウトのみが設定されたチップデータ１４を作成する。
【００３７】
（ハ）次に、各セルをＬＥＦデータ９からレイアウトデータ１２に変換し、チップデータ１４から半導体装置全体のレイアウトパターンが記述されたチップレイアウトデータ１５を作成する。以上の過程を経て、図５に示した機能マクロの設計方法により設計された機能マクロを混載した半導体装置のレイアウトパターンの設計が完了する。
【００３８】
第２の実施の形態によれば、自動配置配線ツールに必要なＬＥＦデータのみを入力することで自動配置配線ツールの処理するデータ量を減らし、計算効率を向上させることができる。またこれと同時に、自動配置配線ツールによる各セル間の配線接続において、図１に示すコンタクト禁止領域３の外側にヴィアコンタクト４が形成されているため、他のセルとの接続によるデザインルール違反の発生を抑えることができる。
【００３９】
【発明の効果】
以上説明したように本発明によれば、他のセルとの接続において、デザインルールを違反することなく、配線自由度の高い接続を行うことができる機能マクロを提供することができる。
【００４０】
また本発明によれば、他のセルとの接続において、デザインルールを違反することなく、配線自由度の高い接続を行うことができる機能マクロの設計方法を提供することができる。
【００４１】
さらに本発明によれば、自動配置配線ツールによる各セルの配線接続において、デザインルール違反の発生を抑えることができる半導体装置の設計方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係わる機能マクロの接続ピン領域及びその周縁の配線構造を示す断面図である。
【図２】図１における配線接続の事例を示す断面図である。
【図３】機能マクロの平面構造を示す図である。
【図４】本発明の第２の実施の形態に係わる半導体装置の設計方法を示す図である。
【図５】本発明の第１の実施の形態に係わる機能マクロの設計方法を示すフローチャート図である。
【図６】従来技術に係わる機能マクロの接続ピン領域及びその周縁の配線構造を示す断面図である。
【図７】図６における配線接続の事例を示す断面図である。
【符号の説明】
１、５１  接続ピン領域
２、５２  機能マクロ
３  コンタクト禁止領域
４、７、２５、５４、７３、７５、７６  ヴィアコンタクト
５、２２、５５、７２  第２配線層
６、２１、５６、７１  第１配線層
８、２４、７４  第３配線層
９  ＬＥＦデータ
１０  第１の機能マクロ
１１  第２の機能マクロ
１２  レイアウトデータ
１３  自動配置配線ツール
１４  チップデータ
１５  チップレイアウトデータ
２０、７０  ランダムロジック
７７  スペースエラー
７８  スタックエラー
【図１】
0003651654.tif 000002
【図２】
0003651654.tif 000003
【図３】
0003651654.tif 000004
【図４】
0003651654.tif 000005
【図５】
0003651654.tif 000006
【図６】
0003651654.tif 000007
【図７】
0003651654.tif 000008