(57)【特許請求の範囲】
【請求項１】
層間絶縁膜に配線用溝を形成する工程と、
該配線用溝を導電性材料で埋める工程と、
前記導電性材料が埋められた前記配線溝中に第１の開口部を形成する工程と、
該第１の開口部の内周壁に導電性材料で構成されるサイドウオールを形成する工程と、
該サイドウオールをマスクとして第２の開口部を前記層間絶縁膜に形成する工程と、
該第２の開口部を導電性材料で埋め込む工程と、
該層間絶縁膜と該配線用溝を埋める導電性材料を平坦化して埋込配線層を形成する工程と、
該埋込配線層を被覆する層間絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
上記配線用溝が形成される層間絶縁膜がトランジスタ上に形成されている
請求項１記載の半導体装置の製造方法。
【請求項３】
上記埋込配線層がダイナミックランダムアクセスメモリのビット線を構成する
請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００1】
【発明の属する技術分野】
本発明は、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置の製造方法に関する。
【０００２】
【従来の技術】
図２３にＣＯＢ（Capacitor Over Bitline）型のＤＲＡＭセルの平面図を示す。選択トランジスタＳＴｒのゲート電極ＷＬが平行に配線され、これらの選択トランジスタＳＴｒの拡散層とビットコンタクトＢＣで接続されたビット線ＢＬがゲート電極ＷＬと直交して配線されている。各選択トランジスタＳＴｒの拡散層には図示しないキャパシタと接続されたノードコンタクトＮＣが設けられている。図のＡ−Ａ’線に沿った断面図を図２４に、図のＢ−Ｂ’線に沿った断面図を図３８に示す。これらの断面図からわかるようにノードコンタクトＮＣは、いわゆる座布団付プラグで途中取り出しコンタクトを採用していると共に、このＤＲＡＭは、選択トランジスタＳＴｒとキャパシタＣＡＰとの間の層間絶縁膜にビット線が埋め込まれたＣＯＢ型である。また、図３８の断面図は、ＤＲＡＭセル部と一部周辺回路も示している。
【０００３】
次に、従来の図３８に示したＣＯＢ型のＤＲＡＭセルの製造方法について、図２５〜図３８を参照して簡単に説明する。まず、図２５に示すように、Ｐ型シリコン基板にＮウエルとＰウエルが形成された基板に素子分離酸化膜２０１を形成して素子分離を行い、その後、図示しないゲート絶縁膜を熱酸化法で形成した後、ポリシリコン３０１ａ、タングステンシリサイド３０１ｂを積層した後パターニングしてゲート電極３０１を形成する。このゲート電極３０１をマスクとしてイオン注入を行い、ＬＤＤ（Lightly Doped Drain ）１０１を形成する。
【０００４】
次に、図２６に示すように、全面にエッチングストッパー用の薄いシリコン酸化膜２０２を形成する。次いで、ポリシリコンを堆積した後エッチバックすることにより、ゲート電極側壁にポリシリコンで構成されるサイドウオール３０２を形成する。そして、このサイドウオール３０２をマスクとしてイオン注入を行い、ソース・ドレイン１０２を形成する。
【０００５】
サイドウオール３０２を取り除いた後、図２７に示すように、エッチングストッパー用のシリコン窒化膜２０３を低圧ＣＶＤにより全面に形成する。その後、ＮＳＧ（Natural Silicate Glass）膜２０４をＯ3 −ＴＥＯＳ（テトラエトキシシラン）で形成した後、ＢＰＳＧ（Boro-Phospho-Silicate-Glass ）膜２０５をＯ3 −ＴＥＯＳで形成する。
【０００６】
次に、図２８に示すように、ＢＰＳＧ２０５をフローして平坦化する。その後、ポリシリコン３０３を堆積した後、ビットコンタクト及びノードコンタクトの開口を行うためのレジストパターニングＲ１１を行う。
【０００７】
次に、図２９に示すように、ポリシリコン膜３０３、ＢＰＳＧ膜２０５、ＮＳＧ膜２０４をエッチングし、途中でエッチングを停止して開口部（あるいは、予備コンタクト孔と記載する）を形成し、更にポリシリコンを堆積した後エッチバックすることにより、この予備コンタクト孔の側壁にポリシリコンで構成されるサイドウオール３０４を形成する。次に、このサイドウオール３０４とポリシリコン膜３０３をマスクとしてエッチングすることにより、基板に達するコンタクトホールを開口し、シュリンクされたビット線コンタクトホールＢＣＨ及びノードコンタクトホールＮＣＨを開口する。
【０００８】
コンタクトホール開口後、図３０に示すように、ポリシリコン膜３０５を堆積してコンタクトホールＢＣＨ、ＮＣＨを埋める。
【０００９】
次に、図３１に示すように、ポリシリコン膜３０５、３０３、サイドウオール３０４をエッチバックして予備コンタクト孔よりポリシリコン膜３０５（サイドウオール３０４も含まれる）の表面が低くなるようにする。これにより、各コンタクトには途中取り出し用のいわゆる座布団付ポリプラグ３０６が形成される。
【００１０】
次に、図３２に示すように、ＢＰＳＧ膜２０５をエッチングしてポリプラグ３０６と面一化した後、ＬＰ−ＴＥＯＳにより酸化シリコン膜２０７、次いで低圧ＣＶＤ法により窒化シリコン膜２０８を全面に形成する。その上にビット線形成用のコンタクト開口用のレジストＲ１２をパターニングする。
【００１１】
次に、図３３に示すように、レジスト膜Ｒ１２をマスクとして窒化シリコン膜２０８、酸化シリコン膜２０９をエッチングしてビット線コンタクトのプラグ表面を露出させる。レジスト膜Ｒ１２を除去した後、ビット線形成用のポリシリコン膜３０８、タングステンシリサイド３０９を堆積し、ビット線用のレジストパターンを形成し、これをマスクとしてエッチングしてビット線ＢＬをパターニングする。その後、ＬＰ−ＴＥＯＳで酸化シリコン膜２１０、低圧ＣＶＤ法により窒化シリコン膜２１１をそれぞれ薄く形成した後、ＮＳＧ膜２１２、ＢＰＳＧ２１３を堆積して、ＢＰＳＧ２１３をフローして平坦化する。
【００１２】
次に、図３４に示すように、エッチング等により表面を削って平坦化した後、キャパシタ形成時のエッチングストッパーとなる窒化シリコン膜２１４を堆積する。その上にポリシリコン膜３１０を堆積した後、ノードコンタクトプラグに対するコンタクトを開口するレジストパターニングＲ１３を行う。
【００１３】
そして、図３５に示すように、レジストＲ１３をマスクとしてエッチングし、ポリシリコン膜３１０に予備コンタクト孔を形成する。次に、ポリシリコンを堆積した後エッチバックすることにより、予備コンタクト孔の側壁にポリシリコンで構成されるサイドウオール３１１を形成し、サイドウオール３１１とポリシリコン膜３１０をマスクとして窒化シリコン膜２１４、ＢＰＳＧ膜２１３、ＮＳＧ膜２１２、窒化シリコン膜２０８、酸化シリコン膜２０７を順次エッチングして、いわゆる座布団に達するシュリンクされたノードコンタクト孔を開口し、次にポリシリコン３１２を堆積してコンタクト孔を埋める。
【００１４】
次に、図３６に示すように、ポリシリコン膜３１２、ポリシリコン膜３１０、サイドウオール３１１をエッチバックすることにより、ポリプラグ３１４を残してポリシリコン膜を除去し、更に、ノード電極のためのポリシリコン膜３１５を堆積する。その上に、シリンダー型キャパシタを形成するための酸化シリコン膜２１５を厚く堆積し、キャパシタの底壁電極用のパターンでレジスト膜Ｒ１４を形成する。
【００１５】
次に、図３７に示すように、レジスト膜Ｒ１４をマスクとして異方性エッチングを行い、酸化シリコン膜２１５とポリシリコン膜３１５をパターニングした後、レジスト膜Ｒ１４を除去する。その後、ポリシリコン膜を堆積した後、エッチバックすることにより酸化シリコン膜の側部にポリシリコンで構成されるサイドウオール３１６を形成する。酸化シリコン２１５をウエットエッチングにより除去してシリンダー型のノード電極を形成する。その後、ＯＮＯ膜（酸化シリコンを窒化シリコン膜で挟んだ構造）２１６をノード電極上に形成した後、プレート電極となるポリシリコン膜３１７を堆積し、次にプレート電極３１７及び窒化シリコン膜２１４をパターニングしてプレート電極を形成してキャパシタＣＡＰが形成される。これにより、ＤＲＡＭが完成する。
【００１６】
その後、図３８に示したように、層間絶縁膜２１７を堆積してキャパシタを埋め込み、平坦化した後、プレート電極、周辺回路と配線層を接続するためのコンタクト孔を開口する。次いで、コンタクト孔内壁を覆って密着層としてのＴｉ／ＴｉＮ膜３１８を形成した後、タングステンを堆積した後エッチバックすることにより、ブランケットタングステン３１９を形成する。その後配線層３１０をパターニングして図３８に示した断面構造のＣＯＢ型のＤＲＡＭを得る。
【００１７】
【発明が解決しようとする課題】
この従来の工程で製造されるＣＯＢ型ＤＲＡＭセルでは、配線層がゲート電極、ビット線及びキャパシタの３層、層間絶縁膜が３層あることから、メモリセル部の高さは１μｍ程度になり、周辺回路の層間絶縁膜が厚くなって周辺回路のコンタクトのアスペクト比が大きくなるため、周辺回路のコンタクト径を小さくできず、集積度を上げることができないという問題がある。
【００１８】
本発明は、上記事情に鑑みなされたもので、周辺回路部における層間絶縁膜を薄くし、コンタクト径を小さくできるＣＯＢ型ＤＲＡＭ等の半導体装置の製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、層間絶縁膜に配線用溝を形成する工程と、該配線用溝を導電性材料で埋める工程と、前記導電性材料が埋められた前記配線溝中に第１の開口部を形成する工程と、該第１の開口部内壁に導電性材料で構成されるサイドウオールを形成する工程と、該サイドウオールをマスクとして第２の開口部を前記層間絶縁膜に形成する工程と、該第２の開口部を導電性材料で埋め込む工程と、該層間絶縁膜と該配線用溝を埋める導電性材料を平坦化して埋込配線層を形成する工程と、該埋込配線層を被覆する層間絶縁膜を形成する工程とを有することを特徴とする。
【００２０】
本発明の半導体装置の製造方法は、上記埋込配線層とその下方の接続領域とを接続するプラグとを形成する方法であり、層間絶縁膜に配線用溝を形成してこれを導電材料で埋め込み、導電性材料中に第１の開口部を形成し、その第１の開口部に導電性サイドウオールを形成してそのサイドウオールをマスクとしてシュリンクされた第２の開口部を形成する。従って、確実に開口部を形成できると共に、埋込配線層により半導体の高さを減少させることができ、開口部（コンタクト）径を小さくできる。
【発明の実施の形態】
以下、本発明の実施の形態について具体的に説明するが、本発明は、下記の実施の形態に限定されるものではない。
【００２１】
本発明の半導体装置の製造方法によって形成した半導体装置は、層間絶縁膜に掘られた配線用溝を埋める埋込配線層と、その層間絶縁膜を貫通しその埋込配線層とその下方の接続領域とを接続する導電性プラグとを有し、その埋込配線層が覆間絶縁膜で被覆された構造を有し、好適には上記ＣＯＢ型ＤＲＡＭのビット線に適用することができる。
【００２２】
本発明の半導体装置の製造方法によって形成した半導体装置をＣＯＢ型ＤＲＡＭに適用した形態の平面的な構成は、従来と同様であり、図２３に示した平面図がそのまま適用される。即ち、選択トランジスタＳＴｒのゲート電極ＷＬが平行に配線され、これらの選択トランジスタＳＴｒの拡散層とビットコンタクトＢＣで接続されたビット線ＢＬがゲート電極ＷＬと直交して配線されている。各選択トランジスタＳＴｒの拡散層には図示しないキャパシタと接続されたノードコンタクトＮＣが設けられている。
【００２３】
図２３のＢ−Ｂ’線に沿った本発明にかかるＣＯＢ型ＤＲＡＭの断面図の一形態を図１５に示した。なお、この断面図は、周辺回路の一部を含んでいる。このＤＲＡＭは、シリコン基板ＳＵＢ面に選択トランジスタＳＴｒ及び周辺回路のトランジスタＴｒが形成されている。ビット線ＢＬは基板ＳＵＢとキャパシタＣＡＰとの間の層間絶縁膜中に配線され、ビット線コンタクトＢＣで選択トランジスタＳＴｒの拡散層と接続されている。また、キャパシタＣＡＰはノードコンタクトＮＣで選択トランジスタＳＴｒの拡散層に接続されている。
【００２４】
ビット線ＢＬは、トランジスタＳＴｒを覆っている層間絶縁膜２３に掘られたビット線用溝ＢＬＣを埋める例えばタングステンシリサイドとポリシリコンの２層の導電性材料で構成されている。ビット線コンタクトＢＣはビット線ＢＬを貫通して基板ＳＵＢと接続されている。また、ビット線ＢＬの上面は平坦化されて、絶縁膜２６で被覆され、キャパシタＣＡＰと分離されている。
【００２５】
次に、このような断面構造の半導体装置の製造工程を説明する。
【００２６】
［第１実施形態］
まず、図１に示すように、例えば、基板としてＰ型基板にＮウエルを形成した後、そのＮウエル内にＰウエルを形成したシリコン基板を用いる。そのシリコン基板に例えばパッド酸化膜と窒化シリコン膜を堆積した後、レジスト膜を形成し、レジスト膜に素子分離形成領域の開口部のパターニングを露光、現像により形成し、レジスト膜の開口部の窒化シリコン膜をエッチングで除去する。レジスト膜を除去後、基板を酸化してＬＯＣＯＳ２０を形成し、素子分離を行う。窒化珪素膜とパッド酸化膜を除去した後、シリコン基板表面を酸化して活性領域に図示しないゲート酸化膜を形成する。その後、例えば不純物導入ポリシリコン膜３１ａをＣＶＤ法により、更に、タングステンシリサイドＷＳｉｘ３１ｂをＣＶＤ法により数百ｎｍ程度の膜厚でそれぞれ堆積する。次に、ゲート電極パターンにレジストパターニングを行い、タングステンシリサイド３１ｂ、ポリシリコン膜３１ａをエッチングによりパターニングしてゲート電極３１を形成する。次に、ゲート電極３１とＬＯＣＯＳ２０をマスクとして、砒素又はリンを例えばエネルギー数十ｋｅＶ、ドーズ量１×１０12〜１×１０14程度の条件でイオン注入して、ＬＤＤ１１を形成する。
【００２７】
次に、図２に示すように、エッチングマスクとしての酸化シリコン膜２１を、少なくとも基板とゲート電極３１を覆うように低圧ＣＶＤ法又は熱酸化法で数十ｎｍ程度の膜厚で形成する。その後、ポリシリコン膜を百数十ｎｍの膜厚でＣＶＤ法により堆積した後、これを異方性エッチングすることによりゲート電極３１側壁にサイドウオール４１を形成する。次に、Ｎチャネル領域、Ｐチャネル領域それぞれ窓開けされるようにレジストパターニングを行って、Ｎチャネル領域には砒素をエネルギー数十ｋｅＶ、ドーズ量１×１０15〜１×１０16程度の条件で、Ｐチャネル領域にはＢＦ2 + をエネルギー数十ｋｅＶ、ドーズ量１×１０15〜１×１０16程度の条件でそれぞれイオン注入し、ソース・ドレイン１２を形成する。
【００２８】
その後、図３に示すように、ポリシリコンで構成されるサイドウオール４１を除去した後、低圧ＣＶＤ法により、窒化シリコン膜２２を例えば数十ｎｍ程度の膜厚で堆積し、Ｏ3 −ＴＥＯＳ法ＣＶＤにより、ＮＳＧ膜２３を数百ｎｍの膜厚で堆積し、次に、Ｏ3 −ＴＥＯＳ法ＣＶＤにより、ＢＰＳＧ膜２４を数百ｎｍ程度の膜厚で堆積する。
【００２９】
その後、図４に示すように、ＢＰＳＧ膜２４をリフローして平坦化した後、通常のビット線パターンの反転パターンでレジストパターニングＲ１を行い、これをマスクとしてＢＰＳＧ膜２４、ＮＳＧ膜２３を順次エッチングし、ＮＳＧ膜２３のゲート電極３１の上でエッチングを停止する。この場合、ゲート電極３１を被覆してシリコン窒化膜２２を形成しているため、ゲート電極３１がエッチングにより露出することはない。これにより、ビット線のパターンでビット線用溝ＢＬＣが選択トランジスタＳＴｒ上に形成されて直接覆う層間絶縁膜２３中に形成される。
【００３０】
次に、図５に示すように、レジスト膜Ｒ１を除去した後、例えば窒化シリコン膜（酸化シリコンでもよい）２５を低圧ＣＶＤ法により数十ｎｍの膜厚で堆積し、次に、例えばＷＦ6 ／ＳｉＨ2 Ｃｌ2 ＝３．６ｓｃｃｍ／１００ｓｃｃｍ、温度５９５℃、１３３Ｐａの条件でタングステンシリサイドＷＳｉｘ膜３２を数十ｎｍの膜厚でＣＶＤ法により堆積し、更に不純物導入ポリシリコン膜３３を数十ｎｍ〜百数十ｎｍ程度の膜厚でＣＶＤ法により堆積し、ビット線用溝ＢＬＣを埋める。なお、タングステンシリサイド膜形成前に、下地の酸化シリコンとの密着性を確保するため、薄いポリシリコン膜を数十ｎｍ程度の膜厚で形成してもよい。その後、ビット線用溝ＢＬＣ中の導電材料中に開口部（あるいは、予備コンタクト孔と記載する）を形成するためのパターンでレジストパターニングＲ２を行う。
【００３１】
次に、図６に示すように、レジストＲ２をマスクとしてポリシリコン膜３３とタングステンシリサイド膜３４を順次異方性エッチングすることにより、ビット線用溝ＢＬＣ中の導電材料中に開口部（予備コンタクト孔）ＰＢＣＨを形成する。
【００３２】
次に、図７に示すように、レジストＲ２を除去した後、数百ｎｍの厚さで不純物導入ポリシリコン膜を堆積した後、エッチバックすることにより、予備孔ＰＢＣＨの側壁にポリシリコンで構成されるサイドウオール３３ａを形成する。その後、ポリシリコン膜３３とサイドウオール３３ａをマスクとして窒化シリコン膜２５、酸化シリコン膜２３、窒化シリコン膜２２を順次エッチングして基板に達するビットコンタクトホールを形成する。このビットコンタクトホールはサイドウオール３３ａをマスクとしているためシュリンクされている。不純物導入ポリシリコン膜３４をＣＶＤ法により堆積し、ビットコンタクトホールをポリシリコン３４で埋める。
【００３３】
次に、図８に示すように、ポリシリコン膜３４、３３、サイドウオール３３ａ、タングステンシリサイド層３２を順次エッチングにより除去又はＣＭＰ（Chemical Mechanical Polishing ）法により研磨し、続いて層間絶縁膜２５、２４を順次ＣＭＰ法により研磨して平坦化する。これにより、ビット線用溝ＢＬＣを埋め込んだビット線ＢＬが形成される。このように、本実施形態では、ビット線ＢＬの形成と平坦化を併用しているプロセスを採用しているため、従来より工程が短縮化されている。このとき同時に、ビット線ＢＬを貫通するビット線コンタクトＢＣのポリプラグ３４が形成される。次に、ノード電極形成時のエッチングストッパー及びビット線を埋め込むための窒化シリコン膜２６を数十ｎｍの膜厚でＣＶＤ法により堆積する。
【００３４】
次に、キャパシタと基板を接続するノードコンタクトの形成工程に入り、図９に示すように、不純物導入ポリシリコン膜を数百ｎｍの膜厚でＣＶＤ法により堆積し、ノードコンタクトのレジストパターニングＲ３を行う。
【００３５】
次に、図１０に示すように、レジストＲ３をマスクとして異方性エッチングによりポリシリコン膜に予備コンタクト孔を形成し、レジストＲ３を除去した後、不純物導入ポリシリコン膜をＣＶＤ法により形成し、これをエッチバックすることによりポリシリコン膜３５の予備コンタクト孔の側壁にサイドウオール３５ａを形成する。そして、サイドウオール３５ａとポリシリコン膜３５とをマスクとして窒化シリコン膜２６，ＮＳＧ膜２３、窒化シリコン膜２２を順次エッチングし、基板に達するシュリンクされたノードコンタクトホールを形成する。次に、不純物導入ポリシリコン膜３６をＣＶＤで堆積し、ノードコンタクトホールを埋め込む。
【００３６】
次に、図１１に示すように、ポリシリコン膜３６、３５、サイドウオールをエッチングで除去して、ノードコンタクトＮＣのポリプラグを形成する。その後は、キャパシタ形成工程に入り、ノード電極のための不純物導入ポリシリコン膜３７をＣＶＤ法により数百ｎｍの膜厚で堆積する。その上に、シリンダー型キャパシタを形成するための酸化シリコン膜２７を厚くＣＶＤ法により堆積し、キャパシタの底壁電極用のパターンでレジストパターニングＲ４を形成する。
【００３７】
次に、図１２に示すように、レジスト膜Ｒ４をマスクとして異方性エッチングを行い、酸化シリコン膜２７とポリシリコン膜３７をパターニングした後、レジスト膜Ｒ４を除去する。その後、ポリシリコン膜３８を堆積する。
【００３８】
次に、図１３に示すように、ポリシリコン膜３８をエッチバックすることにより酸化シリコン膜２７の側部にポリシリコンで構成されるサイドウオール３８を形成し、シリンダー型記憶ノードの立設する側壁を形成する。酸化シリコン２７をウエットエッチングにより除去してシリンダー型のノード電極を形成する。その後、記憶ノード３７、３８表面のＲＴＡ（Rapid Thermal Anneal）をアンモニア雰囲気下で行い、次に窒化ケイ素膜をＣＶＤで形成し、続いて窒化ケイ素膜を例えば熱酸化して誘電体膜（ＯＮＯ膜）２８を形成し、誘電体膜２８で記憶ノード３７、３８を被覆する。その後、プレート電極となるポリシリコン膜３９をＣＶＤ法により数百ｎｍ程度の膜厚で堆積した後、プレート電極のパターンでレジストパターニングし、レジストをマスクとして異方性エッチングを行い、プレート電極３９を形成する。その後、プレート電極保護のための酸化シリコン膜２９をＣＶＤ法により堆積する。この後、周辺回路部のコンタクト開口パターン（溝状の場合もある）でレジストＲ５をパターニングし、これをマスクとして異方性エッチングを行い、コンタクト孔を開口する。
【００３９】
次に、図１４に示すように、レジストを除去した後、コンタクト孔内壁を覆って密着層としてのＴｉ／ＴｉＮ膜を形成する。その後、タングステンを数百ｎｍの膜厚で堆積した後エッチバックすることにより、ブランケットタングステンＢＴを形成し、途中取り出し用のタングステンプラグを形成する。その後、酸化シリコン膜３０ａを数百ｎｍ程度の膜厚で堆積する。
【００４０】
次に、図１５に示すように、ＢＰＳＧ膜３０ｂをＣＶＤ法により堆積した後平坦化する。次に、周辺回路部のコンタクト、プレート電極の取り出し用コンタクト等を開口するパターンでレジストパターニングを行い、レジストをマスクとして異方性エッチングにより層間絶縁膜３０ａ、３０ｂにコンタクト孔を開口した後、レジスト膜を除去する。タングステンを数百ｎｍ程度の膜厚でＣＶＤ法により堆積してコンタクト孔を埋め、その後、エッチバックすることによりタングステンプラグＢＴを形成する。次に、アルミニウムなどの金属をスパッタリング等により成膜し、配線パターンでレジストパターニングし、レジストをマスクとして異方性エッチングすることにより金属配線層ＭＬを形成してＣＯＢ型のＤＲＡＭが完成する。
【００４１】
以上の工程で得られたＣＯＢ型ＤＲＡＭセルは、従来のビット線が層間絶縁膜上に乗った構造と異なり、ビット線ＢＬが層間絶縁膜２３に掘られた溝の底部を埋める構造となっている。そのため、ビット線の厚さ及びビット線を埋める層間絶縁膜の厚さの分、基板表面上の層間絶縁膜の高さが従来のＣＯＢ型のＤＲＡＭより減少する。具体的には、シリンダー型のキャパシタを有するＣＯＢ型のＤＲＡＭでは、キャパシタ上端までの高さは約１μｍ（１０００ｎｍ）程度あるが、本実施形態によれば３００〜４００ｎｍ程度の高さの減少が可能であり、３〜４割程度ＤＲＡＭの高さを減らすことができる。その結果、周辺回路部における層間絶縁膜の膜厚も３００〜４００ｎｍ程度減少する。それによって周辺回路部のコンタクト孔形成時のアスペクト比が低下し、コンタクト径の縮小化が可能であり、集積度を向上させることが可能である。
【００４２】
また、ビット線上の平坦化プロセスとビット線形成プロセスを併用しているため、工程の短縮が可能であり、コスト低下が可能である。
【００４３】
［第２実施形態］
第１実施形態では、ビット線用溝をタングステンシリサイド膜とポリシリコン膜で埋めて、ビット線を２層構成としているが、第２実施形態ではタングステンシリサイドを後工程でポリシリコンとタングステンとを反応させることによって形成する。以下の図面では、第１実施形態と同じ部材には同じ符号を付す。
【００４４】
図１６は、第１実施形態の図４と同じであり、ビット線用溝ＢＬＣを形成する工程までは同じでよい。
【００４５】
次に、図１７に示すように、レジスト膜Ｒ１を除去した後、例えば窒化シリコン膜（酸化シリコンでもよい）２５をＣＶＤ法により数十ｎｍの膜厚で堆積し、次に、不純物導入ポリシリコン膜３３を数百ｎｍ程度の膜厚でＣＶＤ法により堆積し、ビット線用溝ＢＬＣを埋める。なお、ポリシリコン膜３３形成前に、下地の酸化シリコンとの密着性を確保するため、薄いポリシリコン膜を数十ｎｍ程度の膜厚で形成してもよい。その後、ビット線用溝ＢＬＣ中のポリシリコン３３中に予備コンタクト孔を形成するためのパターンでレジストパターニングＲ２を行う。
【００４６】
次に、図１８に示すように、レジストＲ２をマスクとしてポリシリコン膜３３に予備コンタクト孔を開口し、その後レジストＲ２を除去する。その後、ポリシリコン膜を厚く堆積した後エッチバックし、予備コンタクト孔の側壁にポリシリコンで構成されるサイドウオール３３ａを形成する。その後、ポリシリコン膜３３とサイドウオール３３ａをマスクとして窒化シリコン膜２５、酸化シリコン膜２３、窒化シリコン膜２２を順次エッチングして基板に達するビットコンタクトホールを形成する。このビットコンタクトホールはサイドウオール３３ａをマスクとしているためシュリンクされている。不純物導入ポリシリコン膜３４をＣＶＤ法により堆積し、ビットコンタクトホールをポリシリコン３４で埋める。
【００４７】
次に、図１９に示すように、ポリシリコン膜３４、３３、サイドウオール３３ａ、タングステンシリサイド層３２を順次エッチングにより除去又はＣＭＰ法により研磨し、続いて層間絶縁膜２５、２４を順次ＣＭＰ法により研磨して平坦化する。これにより、ビット線用溝ＢＬＣを埋め込んだポリシリコンで構成されるビット線ＢＬが形成される。同時に、ビット線ＢＬを貫通するビット線コンタクトＢＣのポリプラグが形成される。次に、例えばＴｉ、Ｃｏ等の高融点金属４２を数十ｎｍの膜厚でスパッタリングにより堆積する。
【００４８】
そして、図２０に示すように、例えばランプアニール法で、６５０℃〜７００℃の熱処理を加え、高融点金属４２とポリシリコン３３、３３ａとを反応させ、高融点金属シリサイド膜を形成する。その後、未反応高融点金属膜を硫酸過水等でエッチオフして高融点金属シリサイド膜３３ｂをビット線ＢＬ表面に残す。
【００４９】
その後は、図２１、図２２に示すように、第１実施形態と同様の工程でノードコンタクト形成、キャパシタ形成後ＣＯＢ型ＤＲＡＭを製造することができる。
【００５０】
上記態様では、本発明をＣＯＢ型ＤＲＡＭに適用した形態を説明しているが、本発明は、例えばＳＲＡＭ等にも適用でき、ＤＲＡＭに限定されるものではない。また、埋込配線層は基板と接続された例を示したが、中間配線層との接続でもよい。更に、ノードコンタクトとビット線コンタクトは共に、ポリシリコンで埋めてポリプラグとしているが、キャパシタのＯＮＯ膜形成時の熱に耐えるものであれば、高融点金属で構成してもよい。その他、例えばキャパシタは、何れの形態でもよく、その他本発明の要旨を逸脱しない範囲で種々変更することができる。
【００５１】
【発明の効果】
本発明の半導体装置は、層間絶縁膜の厚さを減らし、コンタクトホールのアスペクト比を小さくすることができる。
【００５２】
また、本発明の半導体装置の製造方法によれば、コンタクトホールの開口径を小さくして集積度の向上した半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡＭを製造する最初の工程を説明する断面図である。
【図２】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡＭを製造する図１に続く工程を説明する断面図である。
【図３】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡＭを製造する図２に続く工程を説明する断面図である。
【図４】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡＭを製造する図３に続く工程を説明する断面図である。
【図５】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡＭを製造する図４に続く工程を説明する断面図である。
【図６】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡＭを製造する図５に続く工程を説明する断面図である。
【図７】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡＭを製造する図６に続く工程を説明する断面図である。
【図８】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡＭを製造する図７に続く工程を説明する断面図である。
【図９】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡＭを製造する図８に続く工程を説明する断面図である。
【図１０】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡＭを製造する図９に続く工程を説明する断面図である。
【図１１】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡＭを製造する図１０に続く工程を説明する断面図である。
【図１２】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡＭを製造する図１１に続く工程を説明する断面図である。
【図１３】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡＭを製造する図１２に続く工程を説明する断面図である。
【図１４】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡＭを製造する図１３に続く工程を説明する断面図である。
【図１５】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡＭを製造する最終工程を説明する断面図であり、図２３のＢ−Ｂ’線に沿った断面図である。
【図１６】本発明にかかる第２実施形態のＣＯＢ型ＤＲＡＭを製造する工程を説明する断面図であり、第１実施形態の図４に相当する。
【図１７】本発明にかかる第２実施形態の図１６に続くＣＯＢ型ＤＲＡＭを製造する工程を説明する断面図である。
【図１８】本発明にかかる第２実施形態の図１７に続くＣＯＢ型ＤＲＡＭを製造する工程を説明する断面図である。
【図１９】本発明にかかる第２実施形態の図１８に続くＣＯＢ型ＤＲＡＭを製造する工程を説明する断面図である。
【図２０】本発明にかかる第２実施形態の図１９に続くＣＯＢ型ＤＲＡＭを製造する工程を説明する断面図である。
【図２１】本発明にかかる第２実施形態の図２０に続くＣＯＢ型ＤＲＡＭを製造する工程を説明する断面図である。
【図２２】本発明にかかる第２実施形態の図２１に続くＣＯＢ型ＤＲＡＭを製造する工程を説明する断面図である。
【図２３】従来のＣＯＢ型ＤＲＡＭの平面構成を示す配置図である。
【図２４】図２３のＡ−Ａ’線に沿った断面図である。
【図２５】従来のＣＯＢ型ＤＲＡＭの製造工程の最初の段階を説明する断面図である。
【図２６】図２５に続く従来のＣＯＢ型ＤＲＡＭの製造工程を説明する断面図である。
【図２７】図２６に続く従来のＣＯＢ型ＤＲＡＭの製造工程を説明する断面図である。
【図２８】図２７に続く従来のＣＯＢ型ＤＲＡＭの製造工程を説明する断面図である。
【図２９】図２８に続く従来のＣＯＢ型ＤＲＡＭの製造工程を説明する断面図である。
【図３０】図２９に続く従来のＣＯＢ型ＤＲＡＭの製造工程を説明する断面図である。
【図３１】図３０に続く従来のＣＯＢ型ＤＲＡＭの製造工程を説明する断面図である。
【図３２】図３１に続く従来のＣＯＢ型ＤＲＡＭの製造工程を説明する断面図である。
【図３３】図３２に続く従来のＣＯＢ型ＤＲＡＭの製造工程を説明する断面図である。
【図３４】図３３に続く従来のＣＯＢ型ＤＲＡＭの製造工程を説明する断面図である。
【図３５】図３４に続く従来のＣＯＢ型ＤＲＡＭの製造工程を説明する断面図である。
【図３６】図３５に続く従来のＣＯＢ型ＤＲＡＭの製造工程を説明する断面図である。
【図３７】図３６に続く従来のＣＯＢ型ＤＲＡＭの製造工程を説明する断面図である。
【図３８】従来のＣＯＢ型ＤＲＡＭを製造する最終工程を説明する断面図であり、図２３のＢ−Ｂ’線に沿った断面図である。
【符号の説明】
ＳＴｒ…選択トランジスタ、ＷＬ…ゲート電極、ＢＬ…ビット線、ＢＣ…ビットコンタクト、ＢＣＨ…ビットコンタクトホール、ＮＣ…ノードコンタクト、ＮＣＨ…ノードコンタクトホール、ＢＬＣ…ビット線用溝、ＣＡＰ…キャパシタ、予備コンタクト孔…ＰＢＣＨ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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