(57)【特許請求の範囲】
【請求項１】
高周波デジタル信号が入力される入力端子と、この入力端子に接続されたＲＦ回路と、このＲＦ回路の出力に接続されたＩ／Ｑ検波回路と、このＩ／Ｑ検波回路の出力に接続された出力端子と、前記Ｉ／Ｑ検波回路に接続された検波用発振回路とを備え、前記検波用発振回路と前記ＲＦ回路との間に金属製の仕切板が設けられるとともに、金属で形成された略四角形の筐体の一方の側面近傍に前記ＲＦ回路と前記Ｉ／Ｑ検波回路と前記検波用発振回路とがこの順に設けられ、前記筐体の他方の側面近傍には、少なくとも前記ＲＦ回路の電源端子と前記検波用発振回路の電源端子とが別々に設けられた高周波受信装置。
【請求項２】
プリント基板の領域を２つに分割し、一方の領域の表面にＲＦ回路を設けるとともに他方の領域の表面にはＩ／Ｑ検波回路を設け、このＩ／Ｑ検波回路の装着されたプリント基板の裏面に検波用発振回路が設けられ、前記ＲＦ回路と前記検波用発振回路との間にはグランドに接続された複数個のスルーホールが設けられた請求項１に記載の高周波受信装置。
【請求項３】
高周波デジタル信号が入力される入力端子と、この入力端子に入力された信号と検波用発振回路の出力信号を用いて直交検波するＩ／Ｑ検波回路と、このＩ／Ｑ検波回路の出力が供給されるアナログ・デジタル変換器と、このアナログ・デジタル変換器の出力が供給される複素乗算器と、この複素乗算器の出力が供給されるデータ検出回路と、このデータ検出回路の出力が接続された出力端子と、前記複素乗算器の出力に接続されるとともに前記アナログ・デジタル変換器に入力された信号の周波数誤差を検出する周波数誤差検出回路と、前記検波用発振回路の出力信号と基準発振信号とを比較して前記検波用発振回路の発振周波数を制御するフェーズロックループ回路とを備え、前記検波用発振回路と前記入力端子との間に信号分離手段を設けるとともに前記基準発振信号を前記周波数誤差検出回路の出力で制御する高周波受信装置。
【請求項４】
複素乗算器の出力に接続されたクロック再生回路と周波数誤差検出回路の出力から基準発振信号を生成する請求項３に記載の高周波受信装置。
【請求項５】
入力端子に入力される信号の信号周波数が予め定められた値以上変化した場合には、周波数誤差検出回路の出力値を書き換えることにより検波用発振回路の周波数を変える請求項３に記載の高周波受信装置。
【請求項６】
入力端子に入力される信号の周波数に基づいて周波数誤差検出回路の出力値を書き換える請求項５に記載の高周波受信装置。
【請求項７】
基準発振信号の周波数可変範囲により決定される検波用発振回路の出力周波数範囲以上に入力端子に入力される信号の周波数が変化した場合には、フェーズロックループ回路のカウンタ値を変える請求項５に記載の高周波受信装置。
【請求項８】
基準発振信号の周波数を周波数誤差補正回路で読みとり、基準発振信号の周波数誤差を補正する請求項３に記載の高周波受信装置。
【請求項９】
周波数誤差補正回路の出力で周波数誤差検出回路の出力値を補正する請求項８に記載の高周波受信装置。
【請求項１０】
周波数誤差補正回路の出力でフェーズロックループ回路のカウンタ値を変える請求項８に記載の高周波受信装置。
【請求項１１】
高周波デジタル信号が入力される入力端子と、この入力端子に接続されたＲＦ回路と、このＲＦ回路の出力に接続されたＩ／Ｑ検波回路と、このＩ／Ｑ検波回路の出力に接続された出力端子と、前記Ｉ／Ｑ検波回路に接続された検波用発振回路とを備え、前記検波用発振回路と前記ＲＦ回路との間に信号分離手段を設けた高周波受信装置において、前記検波用発振回路と電源端子との間にローパスフィルタを設けた高周波受信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高周波デジタル信号を直接検波する高周波受信装置に関するものである。
【０００２】
【従来の技術】
以下、従来の高周波受信装置について説明する。従来の高周波受信装置は図１１に示すように、入力端子１と、この入力端子１に接続された高周波（以下ＲＦという）回路２と、このＲＦ回路２の出力が一方の入力に接続されるとともに他方の入力には局部発振回路３の出力が接続された混合回路４と、この混合回路４の出力が中間周波（以下ＩＦという）回路９を介して接続されたＩ／Ｑ検波回路５と、このＩ／Ｑ検波回路５に接続されたＩ出力端子６およびＱ出力端子７と、前記Ｉ／Ｑ検波回路５に接続された検波用発振回路８とで構成されていた。
【０００３】
以上の様に構成された高周波受信装置について以下にその動作を説明する。入力端子１から入力された高周波デジタル信号はＲＦ回路２にて増幅された後、混合回路４により局部発振回路３の出力と混合されて選局される。そしてこの混合回路４の出力がＩＦ回路９を通して中間周波信号となってＩ／Ｑ検波回路５によりＩ／Ｑ検波され、Ｉ出力端子６およびＱ出力端子７に出力されるものである。この場合、高周波デジタル信号は混合回路４とＩＦ回路９によって一度中間周波に変換されて、その後ＩＱ検波されるものである。このように一度中間周波に変換されるから局部発振回路３および検波用発振回路８の出力周波数は入力される周波数とは異なり、たとえ入力端子１から漏れたとしても、他の機器に妨害を与えるという問題は少なかった。
【０００４】
【発明が解決しようとする課題】
しかしながら、このような従来の構成では、混合回路４や局部発振回路３が必要となり、どうしても高周波受信装置が複雑になるという問題があった。そこで、入力端子１に入力される高周波デジタル信号を直接Ｉ／Ｑ検波回路で検波するという小型化された方式も提案されているが、これによると入力端子１に入力される信号の周波数と検波用局部発振器の周波数が略等しいので、検波用発振回路の信号が入力端子１から漏れて他の機器に妨害を与えるという問題があった。
【０００５】
本発明はこのような問題を解決するもので、小型化・簡素化するとともに局部発振回路の信号が入力に漏れないようにした高周波受信装置を提供することを目的としたものである。
【０００６】
【課題を解決するための手段】
この目的を達成するために本発明の高周波受信装置は、検波用発振回路とＲＦ回路との間に金属製の仕切板が設けられるとともに、金属で形成された略四角形の筐体の一方の側面近傍に前記ＲＦ回路と前記Ｉ／Ｑ検波回路と前記検波用発振回路とがこの順に設けられ、前記筐体の他方の側面近傍には、少なくとも前記ＲＦ回路の電源端子と前記検波用発振回路の電源端子とを別々に設けた構成としたものである。
【０００７】
これにより小型化・簡素化するとともに検波用発振回路の信号が入力に漏れないようにすることができる。
【０００８】
【発明の実施の形態】
本発明の請求項１に記載の発明は、高周波デジタル信号が入力される入力端子と、この入力端子に接続されたＲＦ回路と、このＲＦ回路の出力に接続されたＩ／Ｑ検波回路と、このＩ／Ｑ検波回路の出力に接続された出力端子と、前記Ｉ／Ｑ検波回路に接続された検波用発振回路とを備え、前記検波用発振回路と前記ＲＦ回路との間に金属製の仕切板が設けられるとともに、金属で形成された略四角形の筐体の一方の側面近傍に前記ＲＦ回路と前記Ｉ／Ｑ検波回路と前記検波用発振回路とがこの順に設けられ、前記筐体の他方の側面近傍には、少なくとも前記ＲＦ回路の電源端子と前記検波用発振回路の電源端子とが別々に設けられた高周波受信装置である。
【０００９】
このように検波用発振回路とＲＦ回路との間に金属製の仕切板を設けたので、小型化・簡素化されるとともに、検波用発振回路の信号がＲＦ回路を介して入力端子から漏れることはない。
【００１０】
さらに、金属で形成された略四角形の筐体の一方の側面近傍にＲＦ回路とＩ／Ｑ検波回路と検波用発振回路とがこの順に設けられているので、そのグランドレベルが安定するために検波用発振回路の信号がＲＦ回路を介して入力端子から漏れることはない。
【００１１】
また、筐体の他方の側面近傍には、少なくともＲＦ回路の電源端子と検波用発振回路の電源端子とが別々に設けられているので、電源を介して検波用発振回路の信号がＲＦ回路を介して入力端子から漏れることはない。
【００１２】
請求項２に記載の発明は、プリント基板の領域を２つに分割し、一方の領域の表面にはＲＦ回路を設けるとともに他方の領域の表面にはＩ／Ｑ検波回路を設け、このＩ／Ｑ検波回路の装着されたプリント基板の裏面に検波用発振回路が設けられ、前記ＲＦ回路と前記検波用発振回路との間にはグランドに接続された複数個のスルーホールが設けられた高周波受信装置であり、このスルーホールにより、ＲＦ回路と検波用発振回路とが分離されるので、検波用発振回路の信号がＲＦ回路を介して入力端子から漏れることはない。
【００１３】
本発明の請求項３に記載の発明は、高周波デジタル信号が入力される入力端子と、この入力端子に入力された信号と検波用発振回路の出力信号を用いて直交検波するＩ／Ｑ検波回路と、このＩ／Ｑ検波回路の出力が供給されるアナログ・デジタル変換器と、このアナログ・デジタル変換器の出力が供給される複素乗算器と、この複素乗算器の出力が供給されるデータ検出回路と、このデータ検出回路の出力が接続された出力端子と、前記複素乗算器の出力に接続されるとともに前記アナログ・デジタル変換器に入力された信号の周波数誤差を検出する周波数誤差検出回路と、前記検波用発振回路の出力信号と基準発振信号とを比較して前記検波用発振回路の発振周波数を制御するフェーズロックループ回路とを備え、前記検波用発振回路と前記入力端子との間に信号分離手段を設けるとともに前記基準発振信号を前記周波数誤差検出回路の出力で制御する高周波受信装置であり、このように検波用発振回路と入力端子との間に信号分離手段を設けているので、小型化・簡素化が図れるとともに、局部発振回路の信号が入力に漏れることはない。また、基準発振信号が周波数誤差検出回路の出力で制御されるので、Ｉ／Ｑ検波回路で周波数誤差が吸収され、良好なビット誤り率特性を持つ高周波受信装置を得ることができる。
【００１４】
更に、Ｉ／Ｑ検波回路で周波数誤差が吸収されるので、従来のようにビット数の大きな周波数誤差吸収用の複素乗算器が不要となり小型化と低価格化に寄与することができる。
【００１５】
本発明の請求項４に記載の発明は、複素乗算器の出力に接続されたクロック再生回路と周波数誤差検出回路の出力から基準発振信号を生成する請求項３に記載の高周波受信装置であり、基準発振信号がクロック再生回路と周波数誤差検出回路から生成されるため、基準発振器を別途必要とすることなく簡単な構成で良好なビット誤り率特性を持つ高周波受信装置を得ることができる。
【００１６】
本発明の請求項５に記載の発明は、入力端子に入力される信号の信号周波数が予め定められた値以上変化した場合には、周波数誤差検出回路の出力値を書き換えることにより検波用発振回路の周波数を変える請求項３に記載の高周波受信装置であり、検波用発振回路の周波数を書き換えるので、入力端子に入力される信号の信号周波数が予め定められた値以上変化した場合にも正しく選局ができる。
【００１７】
本発明の請求項６に記載の発明は、入力端子に入力される信号の周波数に基づいて周波数誤差検出回路の出力値を書き換える請求項５に記載の高周波受信装置であり、選局処理の高速化が図れるので、選局スピードが速くなる。
【００１８】
本発明の請求項７に記載の発明は、基準発振信号の周波数可変範囲により決定される検波用発振回路の出力周波数範囲以上に入力端子に入力される信号の周波数が変化した場合には、フェーズロックループ回路のカウンタ値を変える請求項５に記載の高周波受信装置であり、入力端子に入力される周波数の大幅な変化にも対応ができる。
【００１９】
本発明の請求項８に記載の発明は、基準発振信号の周波数を周波数誤差補正回路で読みとり、基準発振信号の周波数誤差を補正する請求項３に記載の高周波受信装置であり、基準発振信号の周波数を周波数誤差補正回路で読みとり、基準発振信号の周波数誤差を補正するため基準発振器の精度が従来より悪くても受信可能となるため基準発振器の調整が不要になる。
【００２０】
本発明の請求項９に記載の発明は、周波数誤差補正回路の出力で周波数誤差検出回路の出力値を補正する請求項８に記載の高周波受信装置であり、周波数誤差補正回路の出力で周波数誤差検出回路の出力値を補正するため正確な周波数補正が可能になる。
【００２１】
本発明の請求項１０に記載の発明は、周波数誤差補正回路の出力でフェーズロックループ回路のカウンタ値を変える請求項８に記載の高周波受信装置であり、フェーズロックループ回路のカウンタ値を変えて補正するため大きな周波数誤差まで補正することが可能になる。
【００２２】
本発明の請求項１１に記載の発明は、高周波デジタル信号が入力される入力端子と、この入力端子に接続されたＲＦ回路と、このＲＦ回路の出力に接続されたＩ／Ｑ検波回路と、このＩ／Ｑ検波回路の出力に接続された出力端子と、前記Ｉ／Ｑ検波回路に接続された検波用発振回路とを備え、前記検波用発振回路と前記ＲＦ回路との間に信号分離手段を設けるとともに、前記検波用発振回路と電源端子との間にローパスフィルタを設けた高周波受信装置であり、このように検波用発振回路と電源端子との間にローパスフィルタを設けたので、検波用発振回路の信号が電源からＲＦ回路を介して入力端子に漏れることはない。
【００２３】
以下、本発明の実施の形態について図面を用いて説明する。
【００２４】
（実施の形態１）
図１は本発明の実施の形態１における高周波受信装置のブロック図であり、衛星放送用屋内器のチューナの例である。図１において、１１は金属製の筐体であり、この筐体１１の一方の縦側面には入力端子１２と出力端子１２ａとが設けられている。そして、この入力端子１２から入力された信号は、９５０ＭＨｚ〜２１５０ＭＨｚの周波数帯が用いられ、ＲＦ回路１３で増幅された後、Ｉ／Ｑ検波回路１４に入力される。また、筐体１１の一方の横側面１１ａ近傍に沿ってＲＦ回路１３とＩ／Ｑ検波回路１４と検波用発振回路１５がこの順に設けられている。また、Ｉ／Ｑ検波回路１４の出力は筐体１１の他方の横側面１１ｂ側にＩ信号出力１６とＱ信号出力１７として出力されている。
【００２５】
以下その各回路の詳細について説明する。ＲＦ回路１３は入力端子１２に接続された高周波増幅器１８と、この高周波増幅器１８の出力に接続された自動利得制御（以下ＡＧＣという）回路１９で構成されている。このＡＧＣ回路１９によって、約−２０ｄＢｍ〜−７０ｄＢｍの入力信号が一定レベルに制御されて出力される。また、高周波増幅器１８の出力は、出力端子１２ａにも接続されている。これにより、別の高周波受信装置に接続することができる。
【００２６】
次にＩ／Ｑ検波回路１４について説明する。Ｉ／Ｑ検波回路１４は、ＲＦ回路１３に接続された混合器２０と、この混合器２０の出力がローパスフィルタ（以下ＬＰＦという）２１を通ってＩ出力端子１６に接続されている。またＲＦ回路１３の出力が第２の混合器２２にも接続されている。この第２の混合器２２の出力がＬＰＦ２３を通ってＱ出力端子１７に接続されている。ＬＰＦ２１と２３は３０ＭＨｚのカットオフ特性を持っている。また、検波用発振回路１５の出力が第１の混合器２０に接続されるとともに、９０度移相器２４を介して第２の混合器２２にも接続されている。
【００２７】
次に検波用発振回路１５について説明する。この検波用発振回路１５は、電圧制御発振器２５にＬＰＦ２６を介してフェーズロックループ（以下ＰＬＬと呼ぶ）回路２７がループ接続されている。ここで電圧制御発振器２５の出力は、ＲＦの入力信号と同じの９５０ＭＨｚ〜２１５０ＭＨｚの周波数帯であり、ＰＬＬ回路２７によって発振周波数が制御されている。そして、その出力がバッファアンプ２８を通して出力されている。バッファアンプ２８は、出力信号が検波用発振回路１５のＰＬＬ回路２７や電圧制御発振器２５に影響しないように設けられている。
【００２８】
また図１において２９はＲＦ回路１３用の電源であり、３０はＩ／Ｑ検波回路１４用の電源であり、３１は検波用発振回路１５用の電源であり、それぞれ別々に設けられている。
【００２９】
以上のような回路において、検波用発振回路１５はＩ／Ｑ検波回路１４を挟んでＲＦ回路１３や入力端子１２とは別の方向に配置されているので、検波用発振回路１５の信号が入力端子１２側へ漏れることはない。ここで、ＲＦ回路１３は入力端子１２の近傍に設けられているので、ＲＦ回路１３に漏れなければ結論として入力端子１２側へ信号が漏れることはなく、入力端子１２から外部へ漏れることはない。
【００３０】
また、ＲＦ回路１３とＩ／Ｑ検波回路１４と検波用発振回路１５は、筐体１１の一方の横側面１１ａ近傍に沿って実装されているので、確実なグランドがとれ、グランドからの信号漏れはない。
【００３１】
更に、ＲＦ回路１３用の電源端子２９とＩ／Ｑ検波回路１４用の電源３０と検波用発振回路１５用の電源３１は、別々に設けられているので、電源を介して検波用発振回路１５の信号が入力端子１２側へ漏れることはない。
【００３２】
（実施の形態２）
図２は、本発明の実施の形態２における高周波受信装置のブロック図である。図２において、３２は金属製の仕切板であり、ＲＦ回路１３と検波用発振回路１５との間に設けられている。このように金属製の仕切板３２をＲＦ回路１３と検波用発振回路１５との間に設けて、それをグランドに接続しているので、検波用発振回路１５の信号がＲＦ回路１３側に漏れることはない。結果としてＲＦ回路１３の近傍に設けられている入力端子１２にも漏れることはない。
【００３３】
この場合、仕切板３２が設けられて分離されているので、ＲＦ回路１３と検波用発振回路１５を近づけることができ、小型化ができるとともに設計の自由度が増す。
【００３４】
（実施の形態３）
図３は、本発明の実施の形態３における高周波受信装置の要部断面図である。図３において３３は高周波受信装置の回路部品を実装したプリント基板である。このプリント基板３３には多層基板を用いており、その中層にはグランドプレーン３４が設けられている。そして、このプリント基板３３の表面にはＲＦ回路１３とＩ／Ｑ検波回路１４が装着されている。またプリント基板３３の裏面には検波用発振回路１５が装着されている。このようにグランドプレーン３４を介して検波用発振回路１５とＲＦ回路１３が設けられているので、検波用発振回路１５の信号がＲＦ回路１３側に漏れることはない。
【００３５】
また多層プリント基板３３を用いているので、一層の小型化が図れるとともにＩ／Ｑ検波回路１４の出力端子等の位置が自由に配置でき、設計の自由度が増す。
【００３６】
（実施の形態４）
図４は、本発明の実施の形態４における高周波受信装置の要部断面図である。図４において、３５はプリント基板であり、このプリント基板３５は二つの領域に分けられている。そして一方の領域３５ａのプリント基板３５の表面にはＲＦ回路１３が装着され、他方の領域３５ｂの表面にはＩ／Ｑ検波回路１４が装着されており、このＩ／Ｑ検波回路１４の装着されたプリント基板３５の裏面には検波用発振回路１５が設けられている。このプリント基板３５において、前記ＲＦ回路１３と前記検波用発振回路１５との間にはグランドに接続された複数個のスルーホール３６が設けられているので、前記ＲＦ回路１３と前記検波用発振回路１５とが分離され、検波用発振回路１５の信号がＲＦ回路１３側に漏れることはない。
【００３７】
（実施の形態５）
図５において、実施の形態５における高周波受信装置は、デジタル変調された高周波信号が入力される入力端子４１と、この入力端子４１に接続されたＩ／Ｑ検波回路４２と、このＩ／Ｑ検波回路４２の一方の出力に接続されたローパスフィルタ４３と、このローパスフィルタ４３の出力に接続されたＡＤコンバータ４５と、このＡＤコンバータ４５の出力に接続されたロールオフフィルタ４７と、前記Ｉ／Ｑ検波回路４２の他方の出力に接続されたローパスフィルタ４４と、このローパスフィルタ４４の出力に接続されたＡＤコンバータ４６と、このＡＤコンバータ４６の出力に接続されたロールオフフィルタ４８と、このロールオフフィルタ４８及び前記ロールオフフィルタ４７の出力にそれぞれ接続された複素乗算器４９と、この複素乗算器４９の出力に接続されたデータ検出回路５０と、このデータ検出回路５０の一方の出力に接続されたクロック出力端子６１と、データ検出回路５０の他方の出力に接続されたデータ出力端子６２と、前記複素乗算器４９の一方の出力と他方の出力にそれぞれ接続されるとともに前記ＡＤコンバータ４５およびＡＤコンバータ４６にその出力が接続されてクロックを供給するクロック再生回路６０と、前記複素乗算器４９のそれぞれの出力に接続されるとともにその出力が複素乗算器４９の入力に接続されたキャリア再生回路５１と、前記複素乗算器４９のそれぞれの出力に接続された周波数誤差検出回路５２と、この周波数誤差検出回路５２の出力に接続されたデジタル・アナログ変換器（以下、ＤＡコンバータという）５３と、このＤＡコンバータ５３の出力が接続された基準発振器５６と、検波用発振回路５４の出力がループ接続されるとともに前記基準発振器５６の出力が比較入力に接続されるフェーズロックループ回路（以下ＰＬＬという）５５とで構成されている。また前記検波用発振回路５４の出力はＩ／Ｑ検波回路４２の入力に接続されている。
【００３８】
このＩ／Ｑ検波回路４２は、入力端子４１からの信号が一方の入力に接続されるとともに他方の入力には検波用発振回路５４の出力が９０度移相器５９を介して接続された第１の混合器５７と、入力端子４１からの信号が一方の入力に接続されるとともに他方の入力には検波用発振回路５４の出力が直接接続された第２の混合器５８から構成されている。そして、第１の混合器５７の出力はローパスフィルタ４３に接続されている。また、第２の混合器５８の出力は、ローパスフィルタ４４に接続されている。
【００３９】
このように構成された高周波受信装置において、以下にその動作を説明する。デジタル変調された受信信号が入力端子４１に入力されるとともに上記受信信号の中心周波数と同じ周波数の信号を検波用発振回路５４からＩ／Ｑ検波回路４２に入力することによってベースバンドの直交する信号に変換される。
【００４０】
受信信号は、パラボラアンテナで１２ＧＨｚ帯から１ＧＨｚ帯に周波数変換する際に周波数がずれて誤差が発生するので、それをもとに戻す必要がある。即ち、パラボラアンテナ内の局部発振回路の周波数が高いため入力端子４１に入力される周波数にズレが生じやすい。
【００４１】
以下、例として受信周波数が９５０ＭＨｚから９５１ＭＨｚにずれた場合を説明する。
【００４２】
今、ＦＲＥＦを基準発振器５６の発振周波数、Ｎを自然数、ＡをＮより小さい自然数、Ｒを自然数とすると、検波用発振回路５４の発振周波数ＦＬＯは（数１）で与えられる。
【００４３】
【数１】
0003726524.tif 000002
【００４４】
今、基準発振器５６の発振周波数が４ＭＨｚの時、受信信号の中心周波数が９５０ＭＨｚの場合、Ｎ，Ａ，Ｒは（数２）、（数３）、（数４）で与えられる。
【００４５】
【数２】
0003726524.tif 000003
【００４６】
【数３】
0003726524.tif 000004
【００４７】
【数４】
0003726524.tif 000005
【００４８】
次に、入力端子４１に入力される受信信号の中心周波数が９５０ＭＨｚから９５１ＭＨｚに変動した場合、周波数誤差検出回路５２は周波数が上昇したことを検出し、ＤＡコンバータ５３を介し基準発振器５６の周波数を上昇させるよう制御を行う。（数１）より基準発振器５６の発振周波数は（数５）のようになる。
【００４９】
【数５】
0003726524.tif 000006
【００５０】
以上のように、ＰＬＬ５５のＮ，Ａ，Ｒの値を一定にしたまま基準発振器５６の発振周波数を制御して、受信周波数誤差を吸収することが可能となる。
【００５１】
その結果、周波数誤差吸収用の複素乗算器６６なしに良好なビット誤り率特性を有する高周波受信装置が実現できる。また、この複素乗算器が不要の分、小型化と低価格化が図れる。
【００５２】
（実施の形態６）
図６は、本発明の実施の形態６による高周波受信装置のブロック図である。
【００５３】
図６において、本発明の実施の形態６による高周波受信装置は、図５に示した実施の形態５の構成要素に加え、基準発振器５６の代わりに周波数誤差検出回路５２とクロック再生回路６０の出力が接続されたカウンタ６５を設け、このカウンタ６５の出力をＰＬＬ５５の他方の入力に直接接続したものである。
【００５４】
このことにより、カウンタ６５が基準発振器５６の代わりをするものである。
【００５５】
このように構成された高周波受信装置において、デジタル変調された受信信号が入力端子４１に入力され、上記、受信信号の中心周波数と同じ周波数の信号を検波用発振回路５４の出力からＩ／Ｑ検波回路４２に入力することによってベースバンドの直交する信号に変換される。
【００５６】
この場合も実施の形態５と同様になる。すなわちカウンタ６５から出力される基準発振周波数をＦＲＥＦ、Ｎを自然数、ＡをＮより小さい自然数、Ｒを自然数とすると、検波用発振回路５４の生成周波数ＦＬＯは（数１）で与えられる。
【００５７】
今、基準発振信号としてのカウンタ６５の出力周波数が４ＭＨｚの場合で、受信信号の中心周波数が９５０ＭＨｚの時、実施の形態５と同様にＮ，Ａ，Ｒは（数２）、（数３）、（数４）で与えられる。
【００５８】
次に、受信信号の中心周波数が９５０ＭＨｚから９５１ＭＨｚに変動した場合、周波数誤差検出回路５２は周波数が上昇したことを検出し、カウンタ６５の生成周波数を上昇させるよう制御を行う。（数１）よりカウンタ６５の生成周波数は（数５）のようになる。
【００５９】
以上のように、ＰＬＬ５５のＮ，Ａ，Ｒの値を一定にしたままでカウンタ６５の生成周波数を制御することにより、入力端子４１に入力されるデジタル信号の周波数誤差を吸収することが可能となる。
【００６０】
その結果、周波数誤差吸収用の複素乗算器や、基準発振器５６なしに良好なビット誤り率特性を持つ高周波受信装置が実現できる。
【００６１】
図７は、本発明の実施の形態５あるいは実施の形態６による高周波受信装置の基準発振器５６あるいはカウンタ６５の制御電圧と出力周波数の関係図である。
【００６２】
なお、以降カウンタ６５も基準発振器５６に含め基準発振器５６として説明する。
【００６３】
図７（ａ）の７１は基準発振器５６の制御電圧と発振周波数の一例を示している。図７（ｂ）は検波用発振回路５４の周波数可変範囲を示している。以下、９５０ＭＨｚを受信した場合を説明する。即ち、Ｎ，Ａ，Ｒの値を（数２）、（数３）、（数４）の値に設定した場合である。この場合基準発振器５６の制御電圧を３Ｖから９Ｖまで変化させると図７（ａ）に示すように基準発振器５６の可変範囲は３２ＫＨｚ（１６ＫＨｚ＋１６ＫＨｚ）になる。また制御電圧を６Ｖとした場合、基準発振器５６の発振周波数は４ＭＨｚとなる。次に制御電圧を９Ｖとした場合、基準発振器５６の発振周波数は４ＭＨｚ＋１６ＫＨｚとなり、（数１）により検波用発振回路５４の発振周波数は、９５０ＭＨｚ＋３．８ＭＨｚとなる。また制御電圧を３Ｖとした場合、基準発振器５６の発振周波数は４ＭＨｚ−１６ＫＨｚとなるので、（数１）により検波用発振回路５４の発振周波数は９５０ＭＨｚ−３．８ＭＨｚとなる。即ち、基準発振器５６の制御電圧と検波用発振回路５４の発振周波数変化範囲は図７（ｂ）の８５の点線で示したようになる。同様に２１５０ＭＨｚを受信した場合は、基準発振器５６の制御電圧と検波用発振回路５４の発振周波数可変範囲は、図７（ｂ）の８４の実線で示したようになる。
【００６４】
図７（ｂ）で示した実線は２１５０ＭＨｚを受信した場合の可変範囲を示している。
【００６５】
入力端子４１に入力される信号は、パラボラアンテナで周波数変換される際、公称周波数から周波数ずれを生じてしまうことがある。例えば、９５０ＭＨｚの公称周波数に対し９５５ＭＨｚになったりすることがあり、高周波受信装置としては、たとえ公称周波数から多少の周波数ずれが生じたとしても受信できることが必要である。
【００６６】
例えば、公称周波数が２１５０ＭＨｚで未知の周波数ずれがある信号を受信する場合、まず、最初の選局時、制御電圧を６Ｖとし２１５０ＭＨｚからの離調周波数は０ＭＨｚとする（図７（ｂ）の７２）。入力されたデジタル変調信号のシンボルレートをｆｓとすると、例えばＱＰＳＫの場合では周波数誤差検出回路５２の周波数誤差検出範囲は（数６）に示すように、±ｆｓ／８になる。
【００６７】
【数６】
0003726524.tif 000007
【００６８】
したがって、上記７２の状態で同期が確立しない場合ｆｓ／８離れた周波数点７３になるよう周波数誤差検出回路５２の値を強制的に書き換えＤＡコンバータ５３の出力電圧を８３で表せる電圧にして同期を試みる。
【００６９】
同様な処理で７４，７５，７６の点について上記の強制書き換えを実施する。プラス側の移動点が点７５のように周波数と制御電圧が９Ｖの時の周波数差がｆｓ／８より小さくなり、かつマイナス側への移動点は点７６のように周波数と制御電圧が３Ｖの時の周波数差がｆｓ／８より小さくなった後、ＰＬＬ５５のデータを書き換え＋８．６ＭＨｚ周波数をシフトさせる。すなわちこの点が７７である。そして同様の周波数誤差検出回路５２の値を強制的に書き換えを行う。それでも同期しない場合、ＰＬＬ５５のデータを書き換え−８．６ＭＨｚ周波数をシフトさせる。すなわちこの点が７８である。このようにして同様の周波数誤差検出回路５２の値を強制的に書き換えを行う。以下同様の操作を繰り返す。
【００７０】
公称周波数９５０ＭＨｚを受信した場合も同様に点、７２，７９，８０，８１，８２……の順序で処理を行う。
【００７１】
なお、変調方式が８値ＰＳＫの場合は周波数誤差検出回路５２の周波数誤差検出範囲は（数７）に示すように±ｆｓ／１６になる。
【００７２】
【数７】
0003726524.tif 000008
【００７３】
（実施の形態７）
図８は、本発明の実施の形態７による高周波受信装置のブロック図であり、図９はその説明である。
【００７４】
図８において、本発明の実施の形態７による高周波受信装置は、実施の形態５で示した図５の構成要素に周波数誤差補正回路９０を加えた構成である。この周波数誤差検出回路９０は、基準発振器５６の出力に接続されており、この基準発振器５６の発振周波数に基づいて、周波数誤差検出回路５２の出力値やＰＬＬ回路５５のカウンタ値を書き換えるようになっている。
【００７５】
例えば、基準発振器５６の理想性能は図９（ａ）に示すように、特性１００で表される。しかし実際には、構成素子のばらつきにより１０１のようにオフセットが加わった形になる場合が多い。いま、ＤＡコンバータ５３の出力電圧を６Ｖにすることにより、周波数誤差５ＫＨｚを周波数誤差補正回路９０で検出し、電圧１０２だけ低い電圧となるようにＤＡコンバータ５３の出力電圧を制御するよう周波数誤差検出回路５２を制御することにより、等価的に１００の特性を得ることができる。
【００７６】
図９（ｂ）の１０４は基準発振器５６の特性が１００の場合であって、１０３は基準発振器５６が１０１の場合の検波用発振回路５４の特性を示している。
【００７７】
いま、電圧１０２だけ低い電圧の場合に、ＤＡコンバータ５３の出力電圧を周波数誤差検出回路５２で制御する代わりに、周波数誤差補正回路９０によって、Ａ，Ｎ，Ｒを（数８）、（数９）、（数１０）のように設定することにより、特性６４に十分等しい、特性１０５を得ることができる。
【００７８】
【数８】
0003726524.tif 000009
【００７９】
【数９】
0003726524.tif 000010
【００８０】
【数１０】
0003726524.tif 000011
【００８１】
以上のようにして、周波数誤差補正回路９０で周波数誤差を補正することにより、基準発振器５６の精度が従来より悪くても動作が可能になる。すなわち、基準発振器５６の調整が不要になる。
【００８２】
（実施の形態８）
図１０は、本発明の実施の形態８による高周波受信装置のブロック図である。
【００８３】
図１０において、実施の形態８における高周波受信装置は、デジタル変調された高周波信号が入力される入力端子２０１と、この入力端子２０１に接続されたＰＦ回路（図示せず）を、このＲＦ回路の出力信号と検波用発振回路２０２の出力信号が入力されるＩ／Ｑ検波回路２０３と、Ｉ／Ｑ検波回路２０３から出力される出力端子２０４，２０５と、検波用発振回路２０２と電源端子２０６の間に設けられたローパスフィルタ２０７とで構成されている。
【００８４】
このように構成された高周波受信装置において、検波用発振回路２０２と電源端子２０６の間のローパスフィルタ２０７が設けられているので、検波用発振回路の信号が電源からＲＦ回路を介して入力端子に漏れることはない。
【００８５】
【発明の効果】
以上のように本発明によれば、検波用発振回路とＲＦ回路との間に金属製の仕切板が設けられるとともに、金属で形成された略四角形の筐体の一方の側面近傍に前記ＲＦ回路と前記Ｉ／Ｑ検波回路と前記検波用発振回路とがこの順に設けられ、前記筐体の他方の側面近傍には、少なくとも前記ＲＦ回路の電源端子と前記検波用発振回路の電源端子とが別々に設けられている。
【００８６】
このように金属製の仕切板によりＲＦ回路と検波用発振回路とが分離されるので、小型化・簡素化されるとともに、検波用発振回路の信号がＲＦ回路を介して入力端子から漏れることはない。
【００８７】
さらに、金属で形成された略四角形の筐体の一方の側面近傍にＲＦ回路とＩ／Ｑ検波回路と検波用発振回路とがこの順に設けられているので、そのグランドレベルが安定するために検波用発振回路の信号がＲＦ回路を介して入力端子から漏れることはない。
【００８８】
また、筐体の他方の側面近傍には、少なくともＲＦ回路の電源端子と検波用発振回路の電源端子とが別々に設けられているので、電源を介して検波用発振回路の信号がＲＦ回路を介して入力端子から漏れることはない。
【図面の簡単な説明】
【図１】  本発明の実施の形態１による高周波受信装置のブロック図
【図２】  本発明の実施の形態２による高周波受信装置のブロック図
【図３】  本発明の実施の形態３による高周波受信装置の要部断面図
【図４】  本発明の実施の形態４による高周波受信装置の要部断面図
【図５】  本発明の実施の形態５による高周波受信装置のブロック図
【図６】  本発明の実施の形態６による高周波受信装置のブロック図
【図７】  （ａ）本発明の実施の形態５および６による高周波受信装置の基準発振器の制御電圧と出力周波数の関係図
（ｂ）同基準発振器の制御電圧と局部発振器の周波数可変範囲の関係図
【図８】  本発明の実施の形態７による高周波受信装置のブロック図
【図９】  （ａ）本発明の実施の形態７による高周波受信装置の基準発振器の制御電圧と出力周波数の関係図
（ｂ）同基準発振器の制御電圧と検波用発振回路の周波数可変範囲の関係図
【図１０】  本発明の実施の形態８による高周波受信装置を示すブロック図
【図１１】  従来の高周波受信装置のブロック図
【符号の説明】
１２  入力端子
１３  ＲＦ回路
１４  Ｉ／Ｑ検波回路
１５  検波用発振回路
１６  Ｉ出力端子
１７  Ｑ出力端子
３２  仕切板
【図１】
0003726524.tif 000012
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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