(57)【特許請求の範囲】
【請求項１】
半導体基板にトレンチを形成する工程と、
不純物をドープした第１の導電性材料とポリシリコン以外の第２の導電性材料とを含む少なくとも２種類の材料で前記トレンチを充填することによって第１の導電領域を形成する工程と、
前記第１の導電領域を前記トレンチ内の第１のレベルにエッチバックする工程と、
前記第１の導電領域のエッチバックによって露出された前記トレンチ内の側壁に絶縁層を形成する工程と、
前記トレンチの残りの部分を前記第１の導電性材料で充填することによって前記第１の導電領域上に第２の導電領域を形成する工程と、
前記絶縁層及び前記第２の導電領域を前記トレンチ内の前記第１のレベルよりも高い第２のレベルにエッチバックする工程と、
前記絶縁層及び前記第２の導電領域のエッチバックによって開口されたトレンチの部分の前記絶縁層上及び前記第２の導電領域上に、不純物がドープされた導電材料を含む第３の導電領域を形成する工程と、
前記第３の導電領域を前記トレンチ内の前記第２のレベルよりも高い第３のレベルにエッチバックする工程と、
前記第１、第２及び第３の導電領域の少なくとも１つから前記半導体基板へ不純物を拡散する工程と、
前記トレンチの開口部近傍の前記半導体基板の表面領域にトランジスタのソース／ドレイン領域を形成し、前記第１、第２及び第３の導電領域の少なくとも１つから前記半導体基板へ拡散された不純物によって、前記トレンチの周囲全面に沿って、前記ソース／ドレイン領域に達し、前記トレンチ内の前記第１及び第２の導電性材料を前記ソース／ドレイン領域と電気的に接続するための埋設ストラップを形成する工程とを具備し、
トレンチキャパシタと、このトレンチキャパシタに結合された前記トランジスタとを形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の導電性材料は、ＷＳｉ、ＴｉＳｉ、Ｗ、Ｔｉ及びＴｉＮからなるグループから選択された材料であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の導電領域は、前記第１の導電性材料からなる第１の層と前記第２の導電性材料からなる第２の層とを含む積層構造であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記積層構造は、前記第１の導電性材料からなる第３の層を更に含んでいることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第３の導電領域は、ポリシリコンを含んでいることを特徴とする請求項１ないし４いずれか１つの項に記載の半導体装置の製造方法。
【請求項６】
半導体基板にトレンチを形成する工程と、
不純物をドープした第１の導電性材料とポリシリコン以外の第２の導電性材料とを含む少なくとも２種類の材料で前記トレンチを充填することによって第１の導電領域を形成する工程と、
前記第１の導電領域を前記トレンチ内の第１のレベルにエッチバックする工程と、
前記第１の導電領域のエッチバックによって露出された前記トレンチ内の側壁に絶縁層を形成する工程と、
前記トレンチの残りの部分を少なくとも前記第１の導電性材料及びポリシリコン以外の第３の導電性材料で充填することによって第２の導電領域を形成する工程と、
前記絶縁層及び前記第２の導電領域を前記トレンチ内の前記第１のレベルよりも高い第２のレベルにエッチバックする工程と、
前記絶縁層及び前記第２の導電領域のエッチバックによって開口されたトレンチの部分の前記絶縁層上及び前記第２の導電領域上に、不純物がドープされた導電材料を含む第３の導電領域を形成する工程と、
前記第３の導電領域を前記トレンチ内の前記第２のレベルよりも高い第３のレベルにエッチバックする工程と、
前記第１、第２及び第３の導電領域の少なくとも１つから前記半導体基板へ不純物を拡散する工程と、
前記トレンチの開口部近傍の前記半導体基板の表面領域にトランジスタのソース／ドレイン領域を形成し、前記第１、第２及び第３の導電領域の少なくとも１つから前記半導体基板へ拡散された不純物によって、前記トレンチの周囲全面に沿って、前記ソース／ドレイン領域に達し、前記トレンチ内の前記第１及び第２の導電性材料を前記ソース／ドレイン領域と電気的に接続するための埋設ストラップを形成する工程とを具備し、
トレンチキャパシタと、このトレンチキャパシタに結合された前記トランジスタとを形成することを特徴とする半導体装置の製造方法。
【請求項７】
前記第２の導電性材料及び前記第３の導電性材料はそれぞれ、ＷＳｉ、ＴｉＳｉ、Ｗ、Ｔｉ及びＴｉＮからなるグループから選択された材料であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第２の導電性材料と前記第３の導電性材料は同一の材料であることを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記第１の導電領域は、前記第１の導電性材料からなる第１の層と、前記第２の導電性材料からなる第２の層と、前記第１の導電性材料からなる第３の層とを含む積層構造であり、前記第２の導電領域は、前記第１の導電性材料からなる第１の層と、前記第３の導電性材料からなる第２の層と、前記第１の導電性材料からなる第３の層とを含む積層構造であることを特徴とする請求項６ないし８いずれか１つの項に記載の半導体装置の製造方法。
【請求項１０】
半導体基板にトレンチを形成する工程と、
不純物をドープした第１の導電性材料とポリシリコン以外の第２の導電性材料とを含む少なくとも２種類の材料で前記トレンチを充填することによって第１の導電領域を形成する工程と、
前記第１の導電領域を前記トレンチ内の第１のレベルにエッチバックする工程と、
前記第１の導電領域のエッチバックによって露出された前記トレンチ内の側壁に絶縁層を形成する工程と、
前記トレンチの残りの部分を少なくとも前記第１の導電性材料及びポリシリコン以外の材料からなる第３の導電性材料で充填することによって第２の導電領域を形成する工程と、
前記絶縁層及び前記第２の導電領域を前記トレンチ内の前記第１のレベルよりも高い第２のレベルにエッチバックする工程と、
前記絶縁層及び前記第２の導電領域のエッチバックによって開口された部分の前記トレンチ内に、少なくとも前記第１の導電性材料と前記ポリシリコン以外の第２の導電性材料とからなる第４の導電性材料を充填することによって第３の導電領域を形成する工程と、
前記第３の導電領域を前記トレンチ内の前記第２のレベルよりも高い第３のレベルにエッチバックする工程と、
前記第１、第２及び第３の導電領域の少なくとも１つから前記半導体基板へ不純物を拡散する工程と、
前記トレンチの開口部近傍の前記半導体基板の表面領域にトランジスタのソース／ドレイン領域を形成し、前記第１、第２及び第３の導電領域の少なくとも１つから前記半導体基板へ拡散された不純物によって、前記トレンチの周囲全面に沿って、前記ソース／ドレイン領域に達し、前記トレンチ内の前記第１、第２、第３及び第４の導電性材料を前記ソース／ドレイン領域と電気的に接続するための埋設ストラップを形成する工程とを具備し、
トレンチキャパシタと、このトレンチキャパシタに結合された前記トランジスタとを形成することを特徴とする半導体装置の製造方法。
【請求項１１】
前記第２、第３及び第４の導電性材料はそれぞれ、ＷＳｉ、ＴｉＳｉ、Ｗ、Ｔｉ及びＴｉＮからなるグループから選択されることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２の導電性材料と前記第３の導電性材料は同一のものであり、前記第４の導電性材料とは異なっていることを特徴とする請求項１０または１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１の導電領域は、前記第１の導電性材料からなる第１の層と、前記第２の導電性材料からなる第２の層と、前記第１の導電性材料からなる第３の層とを含む積層構造であり、前記第２の導電領域は、前記第３の導電性材料からなる第１の層と、前記第１の導電性材料からなる第２の層とを含む積層構造であり、前記第３の導電領域は、前記第４の導電性材料からなる第１の層と、前記第１の導電性材料からなる第２の層とを含む積層構造であることを特徴とする請求項１０ないし１２いずれか１つの項に記載の半導体装置の製造方法。
【請求項１４】
半導体基板と、
前記半導体基板に形成されたトレンチと、
不純物がドープされた第１の導電性材料とポリシリコン以外の第２の導電性材料とを有する第１の導電領域を含む第１のトレンチ充填部と、
前記第１のトレンチ充填部の上方で且つ前記トレンチの側壁部に形成された絶縁層と、
前記第１の導電領域上に形成され、第２の導電領域を含む第２のトレンチ充填部と、
前記第２の導電領域及び前記絶縁層上に形成され、第３の導電領域を含む第３のトレンチ充填部と、
前記トレンチの開口部近傍の前記半導体基板の表面領域中に形成されたソース／ドレイン領域を有するトランジスタと、
前記第１、第２及び第３の導電領域の少なくとも１つから前記半導体基板に不純物を拡散することによって形成され、前記トレンチにおける前記第１及び第２の導電性材料を前記ソース／ドレイン領域に電気的に接続する埋設ストラップと
を具備することを特徴とするメモリセル構造。
【請求項１５】
前記第２の導電性材料は、ＷＳｉ、ＴｉＳｉ、Ｗ、Ｔｉ及びＴｉＮからなるグループから選択された材料であることを特徴とする請求項１４に記載のメモリセル構造。
【請求項１６】
前記第１の導電領域は、前記第１の導電性材料からなる第１の層及び前記第２の導電性材料からなる第２の層を含む積層構造であることを特徴とする請求項１４または１５に記載のメモリセル構造。
【請求項１７】
前記積層構造は、前記第１の導電性材料からなる第３の層を更に含んでいることを特徴とする請求項１６に記載のメモリセル構造。
【請求項１８】
前記第３の導電領域はポリシリコンを含んでいることを特徴とする請求項１４ないし１７いずれか１つの項に記載のメモリセル構造。
【請求項１９】
前記第２の導電領域は、少なくとも第１の導電性材料とポリシリコン以外の第３の導電性材料とを含んでいることを特徴とする請求項１４ないし１８いずれか１つの項に記載のメモリセル構造。
【請求項２０】
前記第２及び第３の導電性材料はそれぞれ、ＷＳｉ、ＴｉＳｉ、Ｗ、Ｔｉ及びＴｉＮからなるグループから選択された材料であることを特徴とする請求項１４ないし１９いずれか１つの項に記載のメモリセル構造。
【請求項２１】
前記第２の導電性材料と前記第３の導電性材料は同一の材料であることを特徴とする請求項１４ないし２０いずれか１つの項に記載のメモリセル構造。
【請求項２２】
前記第１の導電領域は、前記第１の導電性材料からなる第１の層と、前記第２の導電性材料からなる第２の層と、前記第１の導電性材料からなる第３の層とを含む積層構造であり、前記第２の導電領域は、前記第１の導電性材料からなる第１の層と、前記第３の導電性材料からなる第２の層と、前記第１の導電性材料からなる第３の層とを含む積層構造であることを特徴とする請求項１４ないし２１いずれか１つの項に記載のメモリセル構造。
【請求項２３】
前記第３の導電領域は、少なくとも前記第１の導電性材料とポリシリコン以外の第４の導電性材料とを含んでいることを特徴とする請求項１４ないし２２いずれか１つの項に記載のメモリセル構造。
【請求項２４】
前記第２、第３及び第４の導電性材料はそれぞれ、ＷＳｉ、ＴｉＳｉ、Ｗ、Ｔｉ及びＴｉＮからなるグループから選択されることを特徴とする請求項２３に記載のメモリセル構造。
【請求項２５】
前記第２の導電性材料と前記第３の導電性材料は同一の材料であり、前記第４の導電性材料とは異なっていることを特徴とする請求項２３または２４に記載のメモリセル構造。
【請求項２６】
前記第１の導電領域は、前記第１の導電性材料からなる第１の層と、前記第２の導電性材料からなる第２の層と、前記第１の導電性材料からなる第３の層とを含む積層構造であり、前記第２の導電領域は、前記第３の導電性材料からなる第１の層と、前記第１の導電性材料からなる第２の層とを含む積層構造であり、前記第３の導電領域は、前記第４の導電性材料からなる第１の層と、前記第１の導電性材料からなる第２の層とを含む積層構造であることを特徴とする請求項２３ないし２５いずれか１つの項に記載のメモリセル構造。
【請求項２７】
半導体基板と、
前記半導体基板の最上部に形成された絶縁層と、
前記半導体基板中に形成され、前記絶縁層によって互いに分離されている第１及び第２のトレンチと、
前記第１のトレンチ中に形成され、不純物がドープされた第１の導電性材料とポリシリコン以外の第２の導電性材料とを有する少なくとも２種類の材料からなる第１の導電領域を含む第１のトレンチ充填部と、
前記第２のトレンチ中に形成され、前記不純物がドープされた第１の導電性材料と前記ポリシリコン以外の第２の導電性材料とを有する少なくとも２種類の材料からなる第２の導電領域を含む第２のトレンチ充填部と、
前記第１のトレンチと前記絶縁層との交差位置に隣接した第１のソース／ドレイン領域を有する第１のトランジスタと、
前記第１の導電領域から前記半導体基板に不純物を拡散することによって形成され、前記第１のトレンチにおける前記第１及び第２の導電性材料を前記第１のソース／ドレイン領域に電気的に接続する第１の埋設ストラップと、
前記第２のトレンチと前記絶縁層との交差位置に隣接した第２のソース／ドレイン領域を有する第２のトランジスタと、
前記第２の導電領域から前記半導体基板に不純物を拡散することによって形成され、前記第２のトレンチにおける前記第１及び第２の導電性材料を前記第２のソース／ドレイン領域に電気的に接続する第２の埋設ストラップと
を具備することを特徴とするメモリセル構造。
【請求項２８】
前記第２の導電性材料は、ＷＳｉ、ＴｉＳｉ、Ｗ、Ｔｉ及びＴｉＮからなるグループから選択された材料であることを特徴とする請求項２７に記載のメモリセル構造。
【請求項２９】
前記第１及び第２の導電領域はそれぞれ、前記第１の導電性材料からなる第１の層と前記第２の導電性材料からなる第２の層とを含む積層構造であることを特徴とする請求項２７または２８に記載のメモリセル構造。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法及びメモリセル構造に関するもので、特に、トレンチ部の抵抗値を低減するためにトレンチ内に導電性材料（ポリシリコン以外）が埋め込まれているトレンチ充填構造とその形成方法に係る。
【０００２】
【従来の技術】
超大規模集積回路（ＶＬＳＩ）半導体技術によって、実質的にチップ上の回路密度が増加している。半導体基板中や基板上に形成されるデバイスの小型化によって、最小のデバイスの寸法が１マイクロメータ以下となり、１つのチップ上に１００万個以上のトランジスタを設ける大規模な集積ができるようになった。改良された集積化技術を使用して形成されるメモリセル等の回路素子は、それらが小型化された結果として電気的な制限を受ける。
【０００３】
ＭＯＳ転送トランジスタと記憶キャパシタとを備えるメモリセルをより小さくすることによってメモリチップ上のメモリセルの集積密度を増加することが望ましい。これは、特にダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の記憶セルに望ましい。しかしながら、記憶キャパシタは、データが正確にメモリセルから読み取られ、且つ正確に書き込まれることを確実にするために十分な電荷を蓄積するように十分に大きくなければならない。トレンチキャパシタは、メモリセルの集積密度を増加させながら記憶キャパシタの静電容量を増加させるために開発されてきた。
【０００４】
図２１及び図２２には、本明細書においてその内容が利用されているＮｅｓｂｉｔ等による参照文献“Ａ  ０．６  μｍ２  ２５６Ｍｂ  Ｔｒｅｎｃｈ  ＤＲＡＭ  Ｃｅｌｌ  Ｗｉｔｈ  Ｓｅｌｆ−Ａｌｉｇｎｅｄ  ＢｕｒｉＥｄ  ＳＴｒａｐ（ＢＥＳＴ）”（ＩＥＤＭ  ９３−６２７−６３０）に記載されたメモリセルが示されている。図２１は自己整合埋設ストラップを有するＤＲＡＭセルの平面図であり、図２２は図２１の線Ｉ−Ｉ’に沿った断面図である。ＤＲＡＭセル５０は、トレンチキャパシタ５５と転送ゲート６０を含んでいる。トレンチキャパシタ５５は、第１のＮ+ ポリシリコン充填材６５、第２のＮ+ ポリシリコン充填材６７及び酸化物カラー７１を含んでいる。転送ゲート６０は、Ｐウェル７５に形成されたＮ型のソース／ドレイン領域７３，７４と、これらソース／ドレイン領域７３，７４間のチャンネルから絶縁して間隔を隔てられたポリシリコンゲート７７とを含んでいる。ビット線コンタクト７９は、ソース／ドレイン領域７３をビット線８１に電気的に接続する。浅いトレンチ分離（ＳＴＩ：ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）構造８０は、隣接したメモリセルからＤＲＡＭセル５０を電気的に分離し、ワード線９２を横切っている。拡散領域８３は、第３のポリシリコン充填材６９とＭＯＳ転送ゲート６０のソース／ドレイン領域７４とを電気的に接続するためのもので、トレンチ内の高濃度にドープされたポリシリコン充填材からＰウェル７５にドーパントを外方拡散することによって形成される。上記拡散領域８３と第３のポリシリコン充填材６９は、トレンチキャパシタ５５を転送ゲート６０に接続するための埋設ストラップを構成する。
【０００５】
上述したような構造における問題の１つは、２５６Ｍビット、１Ｇビット及びさらに大容量化を図るために技術的な改良を行う際に、記憶ノードのポリシリコンの抵抗値（Ｒｓｎ）がより重要な要因となることである。すなわち、大容量ＤＲＡＭのデザインルールを更に縮小すると、メモリセルが接続されているビット線に結合されたセンスアンプによるセンス動作の信号遅延（ｔｓｄ）が大幅に増加し、メモリセルのアクセス時間が不所望なレベルまで増加してしまう。例えば、自己整合埋設ストラップ（ＢＥＳＴ）構造を有する２５６Ｍビットのトレンチ型ＤＲＡＭに対するセンス遅延対記憶ノードの抵抗値のシミュレーションを行ったところ、記憶ノードの抵抗値Ｒｓｎは６０ＫΩであり、センス信号遅延ｔｓｎは５．５ナノ秒（ｎｓ）であった。また、１ＧビットのＤＲＡＭに対するシミュレーションにおいては、記憶ノードの抵抗値Ｒｓｎは１３０ＫΩであり、センス信号遅延ｔｓｎは１０ナノ秒であった。上記シミュレーションは、図２３及び図２４にそれぞれ示すような集中ＲＣモデルと分布ＲＣモデルの両方を使用して次のような関係で行った。Ｖｔｏ（転送ゲート電圧）＝０．７５ボルトで、Ｖｐｗｅｌｌ＝０ボルト、ＷＬ  Ｖｐｐ＝３．５ボルト、ＢＬ  Ｖｂｌｈ＝１．８ボルトであり、“１”は読み取られたデータである。分布ＲＣモデル及び集中ＲＣモデル共にＳＰＩＣＥ（回路シミュレータ）を使用して、センス遅延（すなわち、転送ゲートがオン状態にされてからセンスアンプの信号出力が９０％になるまでの遅延時間）をシミュレートした。シミュレーションの結果は、図２５にグラフで表されており、センス遅延対記憶ノードの抵抗値を示している。これらのシュミレーションから明らかなように、ＤＲＡＭの記憶ノードの抵抗値は、２５６ＭビットのＤＲＡＭや１ＧビットのＤＲＡＭでは実質的に増加する。１ＧビットのＤＲＡＭでは、トレンチの直径はデザインルール（特徴寸法）が小さくなるに従って減少する。しかしながら、トレンチの深さは、必要且つ十分な記憶静電容量（Ｃｓ）を確保するために浅くできない。従って、深いトレンチに埋め込まれるポリシリコンはますます狭くなり、この結果、記憶ノードの抵抗値は２５６ＭビットのＤＲＡＭよりも非常に高くなる。
【０００６】
【発明が解決しようとする課題】
上述したように、トレンチ内に埋め込まれたキャパシタと、このキャパシタに結合されたトランジスタとを形成する従来の半導体装置の製造方法は、高集積化に伴ってキャパシタとトランジスタとの結合部の抵抗値が増大するという問題があった。
【０００７】
また、従来のメモリセル構造は、高集積化に伴って記憶ノードの抵抗値が増大し、センス遅延が大きくなってアクセス速度が低下するという問題があった。
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、キャパシタとトランジスタとの結合部の抵抗値を低減できる半導体装置の製造方法を提供することにある。
また、この発明の目的は、記憶ノードの抵抗値を低減でき、センス遅延を少なくしてアクセス速度を向上できるメモリセル構造を提供することにある。
【０００８】
【課題を解決するための手段】
この発明の請求項１に記載した半導体装置の製造方法は、半導体基板にトレンチを形成する工程と、不純物をドープした第１の導電性材料とポリシリコン以外の第２の導電性材料とを含む少なくとも２種類の材料で前記トレンチを充填することによって第１の導電領域を形成する工程と、前記第１の導電領域を前記トレンチ内の第１のレベルにエッチバックする工程と、前記第１の導電領域のエッチバックによって露出された前記トレンチ内の側壁に絶縁層を形成する工程と、前記トレンチの残りの部分を前記第１の導電性材料で充填することによって前記第１の導電領域上に第２の導電領域を形成する工程と、
前記絶縁層及び前記第２の導電領域を前記トレンチ内の前記第１のレベルよりも高い第２のレベルにエッチバックする工程と、前記絶縁層及び前記第２の導電領域のエッチバックによって開口されたトレンチの部分の前記絶縁層上及び前記第２の導電領域上に、不純物がドープされた導電材料を含む第３の導電領域を形成する工程と、前記第３の導電領域を前記トレンチ内の前記第２のレベルよりも高い第３のレベルにエッチバックする工程と、前記第１、第２及び第３の導電領域の少なくとも１つから前記半導体基板へ不純物を拡散する工程と、前記トレンチの開口部近傍の前記半導体基板の表面領域にトランジスタのソース／ドレイン領域を形成し、前記第１、第２及び第３の導電領域の少なくとも１つから前記半導体基板へ拡散された不純物によって、前記トレンチの周囲全面に沿って、前記ソース／ドレイン領域に達し、前記トレンチ内の前記第１及び第２の導電性材料を前記ソース／ドレイン領域と電気的に接続するための埋設ストラップを形成する工程とを具備し、トレンチキャパシタと、このトレンチキャパシタに結合された前記トランジスタとを形成する。
【０００９】
請求項２に示すように、請求項１に記載の半導体装置の製造方法において、前記第２の導電性材料は、ＷＳｉ、ＴｉＳｉ、Ｗ、Ｔｉ及びＴｉＮからなるグループから選択された材料であることを特徴とする。
【００１０】
請求項３に示すように、請求項１または２に記載の半導体装置の製造方法において、前記第１の導電領域は、前記第１の導電性材料からなる第１の層と前記第２の導電性材料からなる第２の層とを含む積層構造であることを特徴とする。
【００１１】
請求項４に示すように、請求項３に記載の半導体装置の製造方法において、前記積層構造は、前記第１の導電性材料からなる第３の層を更に含んでいることを特徴とする。
【００１２】
請求項５に示すように、請求項１ないし４いずれか１つの項に記載の半導体装置の製造方法前記第３の導電領域は、ポリシリコンを含んでいることを特徴とする。
【００１３】
また、この発明の請求項６に記載した半導体装置の製造方法は、半導体基板にトレンチを形成する工程と、不純物をドープした第１の導電性材料とポリシリコン以外の第２の導電性材料とを含む少なくとも２種類の材料で前記トレンチを充填することによって第１の導電領域を形成する工程と、前記第１の導電領域を前記トレンチ内の第１のレベルにエッチバックする工程と、前記第１の導電領域のエッチバックによって露出された前記トレンチ内の側壁に絶縁層を形成する工程と、前記トレンチの残りの部分を少なくとも前記第１の導電性材料及びポリシリコン以外の第３の導電性材料で充填することによって第２の導電領域を形成する工程と、前記絶縁層及び前記第２の導電領域を前記トレンチ内の前記第１のレベルよりも高い第２のレベルにエッチバックする工程と、前記絶縁層及び前記第２の導電領域のエッチバックによって開口されたトレンチの部分の前記絶縁層上及び前記第２の導電領域上に、不純物がドープされた導電材料を含む第３の導電領域を形成する工程と、前記第３の導電領域を前記トレンチ内の前記第２のレベルよりも高い第３のレベルにエッチバックする工程と、前記第１、第２及び第３の導電領域の少なくとも１つから前記半導体基板へ不純物を拡散する工程と、前記トレンチの開口部近傍の前記半導体基板の表面領域にトランジスタのソース／ドレイン領域を形成し、前記第１、第２及び第３の導電領域の少なくとも１つから前記半導体基板へ拡散された不純物によって、前記トレンチの周囲全面に沿って、前記ソース／ドレイン領域に達し、前記トレンチ内の前記第１及び第２の導電性材料を前記ソース／ドレイン領域と電気的に接続するための埋設ストラップを形成する工程とを具備し、トレンチキャパシタと、このトレンチキャパシタに結合された前記トランジスタとを形成する。
【００１４】
請求項７に示すように、請求項６に記載の半導体装置の製造方法において、前記第２の導電性材料及び前記第３の導電性材料はそれぞれ、ＷＳｉ、ＴｉＳｉ、Ｗ、Ｔｉ及びＴｉＮからなるグループから選択された材料であることを特徴とする。
【００１５】
請求項８に示すように、請求項６または７に記載の半導体装置の製造方法において、前記第２の導電性材料と前記第３の導電性材料は同一の材料であることを特徴とする。
【００１６】
請求項９に示すように、請求項６ないし８いずれか１つの項に記載の半導体装置の製造方法において、前記第１の導電領域は、前記第１の導電性材料からなる第１の層と、前記第２の導電性材料からなる第２の層と、前記第１の導電性材料からなる第３の層とを含む積層構造であり、前記第２の導電領域は、前記第１の導電性材料からなる第１の層と、前記第３の導電性材料からなる第２の層と、前記第１の導電性材料からなる第３の層とを含む積層構造であることを特徴とする。
【００１７】
更に、この発明の請求項１０に記載した半導体装置の製造方法は、半導体基板にトレンチを形成する工程と、不純物をドープした第１の導電性材料とポリシリコン以外の第２の導電性材料とを含む少なくとも２種類の材料で前記トレンチを充填することによって第１の導電領域を形成する工程と、前記第１の導電領域を前記トレンチ内の第１のレベルにエッチバックする工程と、前記第１の導電領域のエッチバックによって露出された前記トレンチ内の側壁に絶縁層を形成する工程と、前記トレンチの残りの部分を少なくとも前記第１の導電性材料及びポリシリコン以外の材料からなる第３の導電性材料で充填することによって第２の導電領域を形成する工程と、前記絶縁層及び前記第２の導電領域を前記トレンチ内の前記第１のレベルよりも高い第２のレベルにエッチバックする工程と、前記絶縁層及び前記第２の導電領域のエッチバックによって開口された部分の前記トレンチ内に、少なくとも前記第１の導電性材料と前記ポリシリコン以外の第２の導電性材料とからなる第４の導電性材料を充填することによって第３の導電領域を形成する工程と、前記第３の導電領域を前記トレンチ内の前記第２のレベルよりも高い第３のレベルにエッチバックする工程と、前記第１、第２及び第３の導電領域の少なくとも１つから前記半導体基板へ不純物を拡散する工程と、前記トレンチの開口部近傍の前記半導体基板の表面領域にトランジスタのソース／ドレイン領域を形成し、前記第１、第２及び第３の導電領域の少なくとも１つから前記半導体基板へ拡散された不純物によって、前記トレンチの周囲全面に沿って、前記ソース／ドレイン領域に達し、前記トレンチ内の前記第１、第２、第３及び第４の導電性材料を前記ソース／ドレイン領域と電気的に接続するための埋設ストラップを形成する工程とを具備し、トレンチキャパシタと、このトレンチキャパシタに結合された前記トランジスタとを形成する。
【００１８】
請求項１１に示すように、請求項１０に記載の半導体装置の製造方法において、前記第２、第３及び第４の導電性材料はそれぞれ、ＷＳｉ、ＴｉＳｉ、Ｗ、Ｔｉ及びＴｉＮからなるグループから選択されることを特徴とする。
【００１９】
請求項１２に示すように、請求項１０または１１に記載の半導体装置の製造方法において、前記第２の導電性材料と前記第３の導電性材料は同一のものであり、前記第４の導電性材料とは異なっていることを特徴とする。
【００２０】
請求項１３に示すように、請求項１０ないし１２いずれか１つの項に記載の半導体装置の製造方法において、前記第１の導電領域は、前記第１の導電性材料からなる第１の層と、前記第２の導電性材料からなる第２の層と、前記第１の導電性材料からなる第３の層とを含む積層構造であり、前記第２の導電領域は、前記第３の導電性材料からなる第１の層と、前記第１の導電性材料からなる第２の層とを含む積層構造であり、前記第３の導電領域は、前記第４の導電性材料からなる第１の層と、前記第１の導電性材料からなる第２の層とを含む積層構造であることを特徴とする。
【００２１】
この発明の請求項１４に記載したメモリセル構造は、半導体基板と、前記半導体基板に形成されたトレンチと、不純物がドープされた第１の導電性材料とポリシリコン以外の第２の導電性材料とを有する第１の導電領域を含む第１のトレンチ充填部と、前記第１のトレンチ充填部の上方で且つ前記トレンチの側壁部に形成された絶縁層と、前記第１の導電領域上に形成され、第２の導電領域を含む第２のトレンチ充填部と、前記第２の導電領域及び前記絶縁層上に形成され、第３の導電領域を含む第３のトレンチ充填部と、前記トレンチの開口部近傍の前記半導体基板の表面領域中に形成されたソース／ドレイン領域を有するトランジスタと、前記第１、第２及び第３の導電領域の少なくとも１つから前記半導体基板に不純物を拡散することによって形成され、前記トレンチにおける前記第１及び第２の導電性材料を前記ソース／ドレイン領域に電気的に接続する埋設ストラップとを具備することを特徴としている。
【００２２】
請求項１５に示すように、請求項１４に記載のメモリセル構造において、前記第２の導電性材料は、ＷＳｉ、ＴｉＳｉ、Ｗ、Ｔｉ及びＴｉＮからなるグループから選択された材料であることを特徴とする。
【００２３】
請求項１６に示すように、請求項１４または１５に記載のメモリセル構造において、前記第１の導電領域は、前記第１の導電性材料からなる第１の層及び前記第２の導電性材料からなる第２の層を含む積層構造であることを特徴とする。
【００２４】
請求項１７に示すように、請求項１６に記載のメモリセル構造において、前記積層構造は、前記第１の導電性材料からなる第３の層を更に含んでいることを特徴とする。
【００２５】
請求項１８に示すように、請求項１４ないし１７いずれか１つの項に記載のメモリセル構造において、前記第３の導電領域はポリシリコンを含んでいることを特徴とする。
【００２６】
請求項１９に示すように、請求項１４ないし１８いずれか１つの項に記載のメモリセル構造において、前記第２の導電領域は、少なくとも第１の導電性材料とポリシリコン以外の第３の導電性材料とを含んでいることを特徴とする。
【００２７】
請求項２０に示すように、請求項１４ないし１９いずれか１つの項に記載のメモリセル構造において、前記第２及び第３の導電性材料はそれぞれ、ＷＳｉ、ＴｉＳｉ、Ｗ、Ｔｉ及びＴｉＮからなるグループから選択された材料であることを特徴とする。
【００２８】
請求項２１に示すように、請求項１４ないし２０いずれか１つの項に記載のメモリセル構造において、前記第２の導電性材料と前記第３の導電性材料は同一の材料であることを特徴とする。
【００２９】
請求項２２に示すように、請求項１４ないし２１いずれか１つの項に記載のメモリセル構造において、前記第１の導電領域は、前記第１の導電性材料からなる第１の層と、前記第２の導電性材料からなる第２の層と、前記第１の導電性材料からなる第３の層とを含む積層構造であり、前記第２の導電領域は、前記第１の導電性材料からなる第１の層と、前記第３の導電性材料からなる第２の層と、前記第１の導電性材料からなる第３の層とを含む積層構造であることを特徴とする。
【００３０】
請求項２３に示すように、請求項１４ないし２２いずれか１つの項に記載のメモリセル構造において、前記第３の導電領域は、少なくとも前記第１の導電性材料とポリシリコン以外の第４の導電性材料とを含んでいることを特徴とする。
【００３１】
請求項２４に示すように、請求項２３に記載のメモリセル構造において、前記第２、第３及び第４の導電性材料はそれぞれ、ＷＳｉ、ＴｉＳｉ、Ｗ、Ｔｉ及びＴｉＮからなるグループから選択されることを特徴とする。
【００３２】
請求項２５に示すように、請求項２３または２４に記載のメモリセル構造において、前記第２の導電性材料と前記第３の導電性材料は同一の材料であり、前記第４の導電性材料とは異なっていることを特徴とする。
【００３３】
請求項２６に示すように、請求項２３ないし２５いずれか１つの項に記載のメモリセル構造において、前記第１の導電領域は、前記第１の導電性材料からなる第１の層と、前記第２の導電性材料からなる第２の層と、前記第１の導電性材料からなる第３の層とを含む積層構造であり、前記第２の導電領域は、前記第３の導電性材料からなる第１の層と、前記第１の導電性材料からなる第２の層とを含む積層構造であり、前記第３の導電領域は、前記第４の導電性材料からなる第１の層と、前記第１の導電性材料からなる第２の層とを含む積層構造であることを特徴とする。
【００３４】
また、この発明の請求項２７に記載したメモリセル構造は、半導体基板と、前記半導体基板の最上部に形成された絶縁層と、前記半導体基板中に形成され、前記絶縁層によって互いに分離されている第１及び第２のトレンチと、前記第１のトレンチ中に形成され、不純物がドープされた第１の導電性材料とポリシリコン以外の第２の導電性材料とを有する少なくとも２種類の材料からなる第１の導電領域を含む第１のトレンチ充填部と、前記第２のトレンチ中に形成され、前記不純物がドープされた第１の導電性材料と前記ポリシリコン以外の第２の導電性材料とを有する少なくとも２種類の材料からなる第２の導電領域を含む第２のトレンチ充填部と、前記第１のトレンチと前記絶縁層との交差位置に隣接した第１のソース／ドレイン領域を有する第１のトランジスタと、前記第１の導電領域から前記半導体基板に不純物を拡散することによって形成され、前記第１のトレンチにおける前記第１及び第２の導電性材料を前記第１のソース／ドレイン領域に電気的に接続する第１の埋設ストラップと、前記第２のトレンチと前記絶縁層との交差位置に隣接した第２のソース／ドレイン領域を有する第２のトランジスタと、前記第２の導電領域から前記半導体基板に不純物を拡散することによって形成され、前記第２のトレンチにおける前記第１及び第２の導電性材料を前記第２のソース／ドレイン領域に電気的に接続する第２の埋設ストラップとを具備することを特徴としている。
【００３５】
請求項２８に示すように、請求項２７に記載のメモリセル構造において、前記第２の導電性材料は、ＷＳｉ、ＴｉＳｉ、Ｗ、Ｔｉ及びＴｉＮからなるグループから選択された材料であることを特徴とする。
【００３６】
請求項２９に示すように、請求項２７または２８に記載のメモリセル構造において、前記第１及び第２の導電領域はそれぞれ、前記第１の導電性材料からなる第１の層と前記第２の導電性材料からなる第２の層とを含む積層構造であることを特徴とする。
【００３７】
請求項１のような製造方法によれば、第１の導電性材料に加えて、抵抗値を抑制するためのポリシリコン以外の第２の導電性材料によってトレンチを埋め込むので、第１の導電性領域の抵抗値を低くでき、キャパシタとトランジスタとの結合部の抵抗値を低減できる。
【００３８】
請求項６のような製造方法によれば、第２の導電性材料と第３の導電性材料によって、第１のトレンチ充填部と第２のトレンチ充填部の両方の抵抗値を低減できるので、請求項１に記載した方法以上にキャパシタとトランジスタとの結合部の抵抗値を低減できる。
【００３９】
請求項１０のような製造方法によれば、第２及び第３の導電性材料による第１及び第２のトレンチ充填部の抵抗値の低減に加えて、第４の導電性材料により第３のトレンチ充填部と埋設ストラップの抵抗値を低減することができるので、第１及び第２の実施の形態以上に更にキャパシタとトランジスタとの結合部の抵抗値を低減できる。
【００４０】
上述した各製造方法は、特に２５６Ｍビット以上のトレンチ型のＤＲＡＭセルにおける記憶ノードの抵抗値を抑制するのに有効である。
請求項１４のような構成によれば、トレンチ内に、第１の導電性材料に加えて抵抗値を抑制するためのポリシリコン以外の第２の導電性材料が埋め込まれているので、第１のトレンチ充填部の抵抗値を低くできる。これによって、記憶ノードの抵抗値を低減できるので、センス遅延を少なくしてアクセス速度を向上できる。
【００４１】
請求項２７のような構成によれば、第１及び第２のトレンチ内にそれぞれ、第１の導電性材料に加えて抵抗値を抑制するためのポリシリコン以外の第２の導電性材料が埋め込まれているので、第１及び第２のトレンチ充填部の抵抗値を低くできる。これによって、記憶ノードの抵抗値を低減できるので、センス遅延を少なくしてアクセス速度を向上できる。
【００４２】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
図１ないし図１０はそれぞれ、この発明の第１の実施の形態に係る半導体装置の製造方法及びメモリセル構造について説明するためのもので、ＢＥＳＴ構造のトレンチ型ＤＲＡＭの製造工程をトレンチ部に着目して順次示す断面図である。図１は、埋設されたＮウェル１０１を有する基板１００を示している。図２に示すように、まず半導体基板１００上に熱的に成長させた薄い酸化物層１０４（例えば約１０ナノメータ）の表面上に、例えばＣＶＤ（化学気相成長）法によって約０．２マイクロメータ（μｍ）のシリコン窒化物層１０２を形成する。酸化物層１０６は、ＳｉＮ層１０２上にＰＥＣＶＤ（ｐｌａｓｍａ  ｅｎｈａｎｃｅｄｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法によって形成する。この酸化物層１０６は、酸化物パッドとして働き、ＤＴ（深いトレンチ）ＲＩＥエッチングの期間中に生じるＳｉＮ層１０２の浸食を抑制する。
【００４３】
上記酸化物層１０４、シリコン窒化物層１０２及び酸化物層１０６をパターニング及びエッチングし、これによってトレンチ１０３を形成するためのエッチング用のマスクを形成する。そして、異方性エッチング工程により基板１００を約８マイクロメータの深さにエッチングし、図２に示すようなトレンチ１０３を形成する。記憶ノードとなるトレンチ１０３をエッチング形成した後、トレンチ１０３中に酸化された窒化物（ＯＮ）からなる記憶ノード誘電体（図示されていない）を形成する。この誘電体を形成した後、図４に示すようにトレンチ１０３を不純物がドープされた第１の導電性材料（薄いＮ+ 型ポリシリコン等）からなる第１の層１０５と、ＷＳｉ、ＴｉＳｉ、Ｗ、ＴｉあるいはＴｉＮ等のポリシリコン以外の第２の導電性材料からなる第２の層１０７と、不純物がドープされた第３の導電性材料（Ｎ+ 型ポリシリコン等）からなる第３の層１０９とを含む積層構造の第１の導電領域によって充填する。その後、異方性エッチング工程により、第１の導電領域をトレンチ１０３内の第１のレベルにエッチバックし、これによって図４に示されているように第１のトレンチ充填部を形成する。このエッチバックあるいはリセスエッチング（ｒｅｃｅｓｓ  ｅｔｃｈ）中に、酸化物層１０６も除去される。第１のトレンチ充填部のレベルは、半導体基板１００の表面から下方に約１．０マイクロメータ（μｍ）である。その後、図５に示すように、ＬＰＣＶＤあるいはＰＥＣＶＤ  ＴＥＯＳを使用して、第１の導電領域をエッチバックすることによって露出されたトレンチ１０３の側壁部に酸化物カラー１１１を形成する。
【００４４】
図６に示すように、第２の導電領域は、トレンチ１０３の残りの部分を導電性材料１１３で充填することによって形成する。この導電性材料１１３は、例えばＮ+ 型ポリシリコンあるいは不純物がドープされていないポリシリコンであり、ＣＶＤによって形成する。そして、上記酸化物カラー１１１と導電性材料１１３を図７に示すようにエッチングする。
【００４５】
その後、上記酸化物カラー１１１と導電性材料１１３のエッチバックによって開口されたトレンチ１０３の部分に、例えばＣＶＤを使用してポリシリコン１１９を堆積形成することによって充填する。その後、例えば反応性イオンエッチングを使用して上記ポリシリコン１１９をエッチバックし、図８に示すように第３のトレンチ充填部を形成する。上記ポリシリコン１１９は、リセスエッチングの可制御性によって、埋設ストラップの抵抗値が記憶ノードの抵抗値よりもはるかに小さい許容可能な抵抗値（例えば１０ＫΩ以下）となるように、半導体基板１００の表面から下方に約０．０５マイクロメータ（μｍ）までエッチバックすることが好ましい。このようにして、ポリシリコン１１９でトレンチ１０３の周囲全面に沿ってストラップを形成する。
【００４６】
次に、図８に示したような構造にシャロウトレンチアイソレーション工程を施す。まず図９に示すように、シャロウトレンチアイソレーション処理のための浅いトレンチ１２３を設けるために反応性イオンエッチングが行われる。一般的に、シャロウトレンチアイソレーション工程は、個別のメモリセル素子間の干渉を避けるために、これらを分離するために行われる。従って、トレンチ１２３等のような浅いトレンチは、隣接した深いトレンチ配置間に形成され、それによって、メモリセル素子を別個に且つ確実に機能させる。
【００４７】
その後、隣接したトレンチ構造からの分離を確実にするために上記浅いトレンチ１２３を充填する。例えば、図１０を参照すると、ポリシリコン１１９上及び浅いトレンチ１２３の内部表面上に、例えば熱酸化等によって酸化物ライニング１２５を形成する。その後、上記酸化物ライニング１２５の上に例えばＣＶＤ等によって窒化物ライニング１２７を形成する。上記酸化物ライニング１２５と窒化物ライニング１２７は、酸化剤から酸化物カラー１１１を分離するために働き、それによって転位の発生や応力集中を抑制する。最後に、浅いトレンチ１２３は、周知の技術に従って充填される。例えば、酸化物１２９が浅いトレンチ１２３を充填するために堆積形成される。
【００４８】
なお、例えば米国特許出願第０８／３５１，１６１号明細書“ＳｈａｌｌｏｗＴｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ  ｗｉｔｈ  Ｄｅｅｐ  Ｔｒｅｎｃｈ  Ｃａｐ”に記載されているような別のシャロウトレンチアイソレーション技術を適用しても良く、本明細書において参照文献とされている。
【００４９】
一連のＤＲＡＭ製造プロセスの期間中に、トレンチ内の１つあるいは複数の領域から不純物が外方拡散され、それによって例えばＮ+ 埋設ストラップ等のストラップ部分１３１が形成される。図示しないが、その後、平坦な表面上にゲート絶縁体を形成し、ゲート電極を形成するためにゲート材料を堆積してパターニングする。このゲート材料をマスクとして使用し、イオン注入によってソース／ドレイン領域を形成する。このようにして、トレンチキャパシタに結合された転送ゲートを形成する。デバイス間の相互接続及び出力端子への配線は、周知の技術により行う。その後にビット線の形成工程や配線工程が続く。
【００５０】
この第１の実施の形態に係る半導体装置の製造方法及びメモリセル構造によれば、第１のトレンチ充填部の抵抗値を低減できる。すなわち、例えば２５６ＭビットのＤＲＡＭにおいて、トレンチ全体の深さは８μｍであり、第２の充填部１１３の深さはわずか約１μｍである。よって、抵抗値が低い第２の導電性材料は、トレンチの深さの残りの部分全体、すなわち実質的に７μｍの記憶ノードの導電率を高めることになる。この結果、前述したトレンチ構造は、記憶ノードの抵抗値を大幅に低減できる。埋設ストラップの抵抗値が１０ＫΩであると仮定すると、上述した第１の実施の形態を適用することによって、２５６ＭビットのＤＲＡＭでは記憶ノードの抵抗値は６０ＫΩから１６ＫΩに、センス遅延は５．５ナノ秒から４ナノ秒にそれぞれ低減でき、１ＧビットのＤＲＡＭでは記憶ノードの抵抗値は１３０ＫΩから２５ＫΩに、センス遅延は１０ナノ秒から６ナノ秒にそれぞれ低減できる。
【００５１】
図１１ないし図１３はそれぞれ、この発明の第２の実施の形態に係る半導体装置の製造方法及びメモリセル構造について説明するためのもので、トレンチ型ＤＲＡＭの製造工程をトレンチ部に着目して一部の工程を示している。
【００５２】
この第２の実施の形態では、まず第１の実施の形態における図１ないし図５に示した製造工程を実行し、図５に示したような構造を得る。次に、図１１に示すように、トレンチ１０３を、不純物がドープされた第１の導電性材料（薄いＮ+ 型ポリシリコン等）からなる第１の層１４０と、ＷＳｉ、ＴｉＳｉ、Ｗ、Ｔｉ、もしくはＴｉＮ等の第２の導電性材料からなる第２の層１４２と、不純物がドープされた第３の導電性材料（Ｎ+ 型ポリシリコン等）からなる第３の層１４４とを含む積層構造の第２の導電領域によって充填する。この際、上記第１の導電領域におけるポリシリコン以外の導電性材料は、第２の導電領域におけるポリシリコン以外の材料とは異なっていても良い。
【００５３】
その後、第２の導電領域と酸化物カラー１１１を、トレンチ１０３内の第２のレベルにエッチバックし、それによって図７に示した構造と類似した、酸化物カラー１１１によって半導体基板１００から絶縁された第２のトレンチ充填部を形成する。次の処理工程において形成される埋設ストラップの深さは、この導電領域と酸化物カラー１１１のエッチバック量によって制御され決定される。この第２のトレンチ充填部は、半導体基板１００の表面から下方に約０．１μｍエッチバックされる。
【００５４】
その後、酸化物カラー１１１と導電領域のエッチバックによって開口されたトレンチ１０３の上部は、例えばＣＶＤ法によりポリシリコン１１９を堆積形成することによって充填する。その後、ポリシリコン１１９は、例えば反応性イオンエッチングでエッチバックされ、それによって、図１２に示すように第３のトレンチ充填部を形成する。ポリシリコン１１９のエッチバック量は、リセスエッチングの可制御性によって定められ、埋設ストラップが許容可能な抵抗値となるように、半導体基板１００の表面から下方に約０．０５マイクロメータ（μｍ）程度エッチバックされることが好ましい。このようにして、ポリシリコン１１９でトレンチ１０３の周囲全面に沿ってストラップを形成する。
【００５５】
図１２に示した構造に対して、上述したシャロウトレンチアイソレーション工程が施され、その結果得られる構造は図１３に示すようになる。この第２の実施の形態では、第１及び第２のトレンチ充填部の両方の抵抗値を低減できる。従って、第２の実施の形態に係る半導体装置の製造方法及びメモリセル構造は、第１の実施の形態以上に記憶ノードの抵抗値を減少することができる。例えば、２５６ＭビットのＤＲＡＭにおける埋設ストラップの抵抗値が１０ＫΩの場合、記憶ノードの抵抗値は６０ＫΩから１１ＫΩに低減し、センス遅延は５．５ナノ秒から３．５ナノ秒に減少する。１ＧビットのＤＲＡＭでは、記憶ノードの抵抗値は１３０ＫΩから１２ＫΩに低減し、センス遅延は１０ナノ秒から３．５ナノ秒に減少する。
【００５６】
図１４ないし図１６はそれぞれ、この発明の第３の実施の形態に係る半導体装置の製造方法及びメモリセル構造について説明するためのもので、トレンチ型ＤＲＡＭの製造工程をトレンチ部に着目して一部の工程を示している。
【００５７】
第３の実施の形態では、まず上記第１の実施の形態における図１ないし図５の工程が実行される。次に、図１４に示すように、トレンチ１０３を、第１の導電性材料（ＷＳｉであることが好ましいが、ＴｉＳｉ、Ｗ、Ｔｉ及びＴｉＮのいずれか１つでもよい）からなる第１の層１５０と、不純物がドープされた第２の導電性材料（Ｎ+ 型ポリシリコン等）からなる第２の層１５２とを含む積層構造の第２の導電領域によって充填する。
【００５８】
その後、トレンチ１０３内の第２の導電領域と酸化物カラー１１１を第２のレベルにエッチバックし、これによって、酸化物カラー１１１によって半導体基板１００から絶縁され、図７及び図１２に示した構成と類似した第２のトレンチ充填部を形成する。次の処理工程において形成する埋設ストラップの深さは、この導電領域と酸化物カラー１１１のエッチバックを制御することによって決定される。第２のトレンチ充填部は、半導体基板１００の表面から下方に約０．１マイクロメータ（μｍ）だけエッチバックされる。
【００５９】
その後、酸化物カラー１１１と第２の導電領域をエッチバックすることによって開口されたトレンチ１０３内の部分を、図１５に示すように、第１の導電性材料（ＴｉＳｉであることが好ましいが、ＷＳｉ、Ｗ、Ｔｉ及びＴｉＮのいずれか１つでもよい）からなる第１の層１５４と、ポリシリコン等の導電性材料からなる第２の層１５６とを含む積層構造の第３の導電領域を堆積形成することによって充填する。その後、例えば反応性イオンエッチングを使用して上記第３の導電領域をエッチバックし、図１５に示すように第３のトレンチ充填部を形成する。この第３の導電領域は、埋設ストラップが許容可能な抵抗値となるように、リセスエッチングの可制御性によって半導体基板１００の表面から下方に約０．０５マイクロメータ（μｍ）程度エッチバックされることが好ましい。このようにして、第３の導電領域は、トレンチ１０３の周囲全面に沿ってストラップを形成する。
【００６０】
上述したシャロウトレンチアイソレーションのための前述した工程が図１５に示す構造に対して施され、その結果として得られる構造は図１６に示すようになる。この第３の実施の形態では、第１及び第２のトレンチ充填部の抵抗値の低減に加えて、第３のトレンチ充填部と埋設ストラップの抵抗値を低減することができる。これによって、第３の実施の形態では、第１及び第２の実施の形態以上に記憶ノードの抵抗値を低減できる。例えば、２５６ＭビットのＤＲＡＭに対して、埋設ストラップの抵抗値が２００Ωの場合、記憶ノードの抵抗値は６０ＫΩから１ＫΩに低減でき、センス遅延は５．５ナノ秒から３ナノ秒に減少する。１ＧビットのＤＲＡＭでは、記憶ノードの抵抗値は１３０ＫΩから２ＫΩに低減でき、センス遅延は１０ナノ秒から３ナノ秒に減少する。
【００６１】
図１７及び図１８はそれぞれ、この発明の第４の実施の形態に係る半導体装置の製造方法及びメモリセル構造について説明するためのもので、トレンチ型ＤＲＡＭの製造工程をトレンチ部に着目して一部の工程を示している。
【００６２】
第４の実施の形態では、まず図２に示した構造を形成するための工程が実行される。次に、トレンチ１０３を、不純物がドープされた第１の導電性材料（Ｎ+ 型のポリシリコン等）からなる第１の層１０５と、第２の導電性材料（ＷＳｉであることが好ましいが、ＴｉＳｉ、Ｗ、Ｔｉ及びＴｉＮのいずれか１つであってもよい）からなる第２の層１０８とを含む積層構造の第１の導電領域によって充填する。その後、上記第１の導電領域を、異方性エッチング工程によりトレンチ１０３内の第１のレベルにエッチバックし、それによって図１７に示すような第１のトレンチ充填部を形成する。次に、図１７の構造に対して上述した図５ないし図１０の製造工程が施され、その結果図１８に示したような構造になる。
【００６３】
図１９には、この発明の第５の実施の形態により形成されたメモリセル構造が示されている。この実施の形態では、ＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）トレンチ型のＤＲＡＭセルの記憶ノードにおいて、導電性材料（Ｗであることが好ましいが、ＴｉＳｉ、Ｔｉ、ＴｉＮ及びＷＳｉのいずれか１つであっても良い）を使用している。類似したメモリセル構造が、特開昭６１−４３９８号公報明細書“半導体記憶装置及びその製造方法”（稗田、１９９４年４月１５日）に記載されている。図１９に示す構造は、不純物がドープされた第１の導電性材料（Ｎ+ 型のポリシリコン等）からなる第１の層１７０と、第２の導電性材料（Ｗであることが好ましいが、ＴｉＳｉ、Ｗ、Ｔｉ及びＴｉＮのいずれか１つであってもよい）からなる第２の層１７２とを含む積層構造の導電領域を有するトレンチを含んでいる。また、ＳＯＩトレンチ型のＤＲＡＭセル構造において、酸化物１７４（ＳｉＯ2 であることが好ましい）とゲート電極ＧＣが示されている。この構造は、導電領域でトレンチを充填し、この導電領域をエッチバックして、ＳＯＩ構造の残りの部分を周知の技術により形成する各製造工程によって実現できる。
【００６４】
図２０には第６の実施の形態によるメモリセル構造が示されており、ウェハボンディングＳＯＩトレンチ型のＤＲＡＭセルの記憶ノードにおいて導電性材料（Ｗであることが好ましいが、ＴｉＳｉ、Ｔｉ、ＴｉＮ及びＷＳｉのいずれか１つであってもよい）が使用されている。図２０に示すメモリセル構造は、不純物がドープされた第１の導電性材料（Ｎ+ 型のポリシリコン等）からなる第１の層１８０と、第２の導電性材料（Ｗであることが好ましいが、ＴｉＳｉ、Ｗ、Ｔｉ及びＴｉＮのいずれか１つであってもよい）からなる第２の層１８２とを含む積層構造の導電領域を有するトレンチを含んでいる。また、ウェハボンディングＳＯＩトレンチ型のＤＲＡＭセル構造において示されているのは、酸化物１８４（ＳｉＯ2 であることが好ましい）とゲート電極ＧＣである。この構造は、トレンチを導電領域で充填し、この導電領域をエッチバックし、周知の技術の通りにウェハボンディングＳＯＩ構造の残りの部分を形成する各製造工程によって実現することができる。
【００６５】
以上、この発明の特定の実施の形態について説明及び図示してきたが、この発明は上述した第１ないし第６の実施の形態に限定されるものではなく、当業者によって種々の変更が行われることは理解されるべきである。この発明は、本明細書において開示及び請求された基本的な発明の意図並びに技術的範囲内にある任意の全ての変更を考慮している。
【００６６】
例えば、トレンチ型のＤＲＡＭセルに関して説明したが、この発明は一般的に任意のタイプのメモリセルあるいは半導体装置のための充填材に適用可能である。また、この発明は、この用途に限定されるものではないが、メモリセルアレイ中のビット線コンタクトのためのポリシリコン柱を含む別の構造や応用に適用できる。
【００６７】
【発明の効果】
以上説明したように、この発明によれば、キャパシタとトランジスタとの結合部の抵抗値を低減できる半導体装置の製造方法をが得られる。
また、記憶ノードの抵抗値を低減できるので、センス遅延を少なくしてアクセス速度を向上できるメモリセル構造が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体装置の製造方法及びメモリセル構造について説明するためのもので、第１の製造工程を示す断面図。
【図２】この発明の第１の実施の形態に係る半導体装置の製造方法及びメモリセル構造について説明するためのもので、第２の製造工程を示す断面図。
【図３】この発明の第１の実施の形態に係る半導体装置の製造方法及びメモリセル構造について説明するためのもので、第３の製造工程を示す断面図。
【図４】この発明の第１の実施の形態に係る半導体装置の製造方法及びメモリセル構造について説明するためのもので、第４の製造工程を示す断面図。
【図５】この発明の第１の実施の形態に係る半導体装置の製造方法及びメモリセル構造について説明するためのもので、第５の製造工程を示す断面図。
【図６】この発明の第１の実施の形態に係る半導体装置の製造方法及びメモリセル構造について説明するためのもので、第６の製造工程を示す断面図。
【図７】この発明の第１の実施の形態に係る半導体装置の製造方法及びメモリセル構造について説明するためのもので、第７の製造工程を示す断面図。
【図８】この発明の第１の実施の形態に係る半導体装置の製造方法及びメモリセル構造について説明するためのもので、第８の製造工程を示す断面図。
【図９】この発明の第１の実施の形態に係る半導体装置の製造方法及びメモリセル構造について説明するためのもので、第９の製造工程を示す断面図。
【図１０】この発明の第１の実施の形態に係る半導体装置の製造方法及びメモリセル構造について説明するためのもので、第１０の製造工程を示す断面図。
【図１１】この発明の第２の実施の形態に係る半導体装置の製造方法及びメモリセル構造について説明するためのもので、製造工程の一部を示す断面図。
【図１２】この発明の第２の実施の形態に係る半導体装置の製造方法及びメモリセル構造について説明するためのもので、製造工程の一部を示す断面図。
【図１３】この発明の第２の実施の形態に係る半導体装置の製造方法及びメモリセル構造について説明するためのもので、製造工程の一部を示す断面図。
【図１４】この発明の第３の実施の形態に係る半導体装置の製造方法及びメモリセル構造について説明するためのもので、製造工程の一部を示す断面図。
【図１５】この発明の第３の実施の形態に係る半導体装置の製造方法及びメモリセル構造について説明するためのもので、製造工程の一部を示す断面図。
【図１６】この発明の第３の実施の形態に係る半導体装置の製造方法及びメモリセル構造について説明するためのもので、製造工程の一部を示す断面図。
【図１７】この発明の第４の実施の形態に係る半導体装置の製造方法及びメモリセル構造について説明するためのもので、製造工程の一部を示す断面図。
【図１８】この発明の第４の実施の形態に係る半導体装置の製造方法及びメモリセル構造について説明するためのもので、製造工程の一部を示す断面図。
【図１９】この発明の第５の実施の形態に係る半導体装置の製造方法及びメモリセル構造について説明するためのもので、形成したメモリセル構造を示す断面図。
【図２０】この発明の第６の実施の形態に係る半導体装置の製造方法及びメモリセル構造について説明するためのもので、形成したメモリセル構造を示す断面図。
【図２１】従来の半導体装置の製造方法及びメモリセル構造について説明するためのもので、自己整合埋設ストラップを有するＤＲＡＭセルの平面図。
【図２２】従来の半導体装置の製造方法及びメモリセル構造について説明するためのもので、図２１のＩ−Ｉ’線に沿った断面図。
【図２３】従来のメモリセル構造をシミュレートするために使用した集中ＲＣモデル。
【図２４】従来のメモリセル構造をシミュレートするために使用した分布ＲＣモデル。
【図２５】図２３及び図２４に示したモデルを使用してシミュレートした結果を示すもので、信号遅延対記憶ノードの抵抗値を表したグラフ。
【符号の説明】
１００…半導体基板、１０１…Ｎウェル、１０２…シリコン窒化物層、１０３…トレンチ、１０４…薄い酸化物層、１０５…第１の層、１０６…酸化物層、１０７…第２の層、１０８…第２の層、１０９…第３の層、１１１…酸化物カラー、１１３…導電性材料、１１９…ポリシリコン、１２３…浅いトレンチ、１２５…酸化物ライニング、１２７…窒化物ライニング、１２９…酸化物、１３１…ストラップ部分、１４０…第１の層、１４２…第２の層、１４４…第３の層、１５０…第１の層、１５２…第２の層、１５４…第１の層、１５６…第２の層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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