(57)【特許請求の範囲】
【請求項１】
以下の工程（ａ）〜（ｆ）を含む半導体装置の製造方法。
（ａ）半導体基板上の所定の位置にトレンチ分離溝を形成した後、該トレンチ分離溝に第１絶縁層を埋め込む工程、
（ｂ）前記第１絶縁層および前記半導体基板の一部を除去して、所定の位置に溝を形成する工程、
（ｃ）前記溝の側面に、前記第１絶縁層とは異なる材料からなる第２絶縁層を用いてサイドウォール絶縁層を形成する工程、
（ｄ）前記溝の底面にゲート絶縁層を形成する工程、
（ｅ）導電性材料を用いて前記溝を埋め込んだ後、少なくとも前記半導体基板の表面が露出するまで前記第１絶縁層をエッチバックして、ゲート電極を形成するとともに、前記半導体基板の所定の位置に、埋め込み形状を有する素子分離領域を形成する工程、
（ｆ）前記半導体基板に不純物を導入することにより、前記ゲート電極を挟んで対向する第１および第２不純物拡散層を前記半導体基板に形成する工程。
【請求項２】
請求項１において、
前記溝の幅および前記サイドウォール絶縁層の膜厚をそれぞれ所定の長さに形成することにより、前記ゲート電極の幅を所定の長さに形成する、半導体装置の製造方法。
【請求項３】
請求項１または２において、
前記工程（ｃ）の後に、
前記半導体基板のうち前記溝の底面に相当する部分に不純物を導入して、第３不純物拡散層を形成する工程を含む、半導体装置の製造方法。
【請求項４】
請求項３において、
前記工程（ｂ）の後に、
前記半導体基板のうち前記溝の底面に相当する部分に、第１導電型の不純物を導入して第４不純物拡散層を形成した後、
前記工程（ｃ）において、前記溝の側面に前記サイドウォール絶縁層を形成し、
前記工程（ｃ）の後に、
前記第４不純物拡散層に第２導電型の不純物を導入して前記第３不純物拡散層を形成する、半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれかにおいて、
前記工程（ｆ）の後に、
前記第１および第２不純物拡散層上に金属シリサイド層を形成するとともに、前記ゲート電極の上面に金属シリサイド層を形成する工程を含む、半導体装置の製造方法。
【請求項６】
請求項１〜５のいずれかにおいて、
前記工程（ｃ）は、前記半導体基板上に全面的に前記第２絶縁層を堆積させた後、異方性エッチバックにより前記サイドウォール絶縁層を形成する工程であって、
前記第２絶縁層は、前記第１絶縁層とは異なるエッチングレートを有する材料からなる、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、より微細化された半導体装置の製造方法に関する。
【０００２】
【背景技術】
現在、半導体装置、たとえば相補型ＭＯＳ半導体装置においては、より微細化され、かつ高速な素子の実現が望まれている。このような素子を構成するゲート電極は、たとえば、その幅がフォトリソグラフィで用いられる光の波長より短いものが要求されており、微細なゲート電極を形成するためには、より高度な加工技術が求められるようになってきている。
【０００３】
一方、半導体装置の微細化に伴い、特に相補型ＭＯＳ半導体装置においては、ソース／ドレインを構成する不純物拡散層の抵抗が上昇し、かかる不純物拡散層の抵抗上昇に起因した配線遅延が顕在化してきている。かかる配線遅延を解決するための一手法として、不純物拡散層上にコバルトシリサイドやチタンシリサイドなどの金属シリサイド層を自己整合的に形成する技術、いわゆるサリサイドプロセス（ＳＡＬＩＣＩＤＥ：Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｓｉｌｉｃｉｄｅ）が開発されている。かかるサリサイドプロセスにより、不純物拡散層の低抵抗化を図ることができる。
【０００４】
一方、微細化が進むにつれて、不純物拡散層を基板表面からより浅く形成することが求められている。ところが、不純物拡散層が基板表面から浅く形成されている場合、不純物拡散層上にシリサイド層を形成すると、シリサイド層中のシリコンへと金属が拡散し、この拡散した金属中の電子が接合を通りぬけるという現象が生じる。その結果、リーク電流が発生することがあり、トランジスタの特性を劣化させる一因となっていた。すなわち、より微細化され、かつトランジスタの特性が良好である素子を得ることが難しいという問題が生じていた。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、より微細化され、かつ良好なトランジスタ特性が得られる半導体装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
（Ａ）本発明の半導体装置は、
半導体基板と、
前記半導体基板上にゲート絶縁層を介して形成されたゲート電極と、
前記半導体基板に形成され、前記ゲート電極を挟んで対向する第１および第２不純物拡散層と、
前記ゲート電極の側面部に形成されたサイドウォール絶縁層と、を含み、
前記ゲート電極は、その幅が底面から上面へ近づくにしたがって大きくなるように形成され、
前記第１および第２不純物拡散層の表面が、前記半導体基板と前記ゲート絶縁層との界面よりも高い位置に設けられていることを特徴とする。
【０００７】
前記半導体装置によれば、前記ゲート電極の幅が底面から上面へ近づくにしたがって大きくなるように形成されていることにより、微細化を図りつつ、ゲート長を大きくせずに前記ゲート電極の低抵抗化を図ることができる。さらに、前記第１および第２不純物拡散層の表面が、前記半導体基板と前記ゲート絶縁層との界面よりも高い位置に形成される分、前記第１および第２不純物拡散層を厚く形成することができる。
以上により、より微細化されたトランジスタであっても、前記第１および第２不純物拡散層の膜厚を確保することができるため、トランジスタの性能を維持することができる。
【０００８】
また、前記第１および第２不純物拡散層の表面と、前記半導体基板と前記ゲート絶縁層との界面との間の距離は、０．０５〜０．１５μｍであることが望ましい。
【０００９】
前記半導体装置のより好ましい態様としては、以下に示すものが例示できる。
【００１０】
（１）前記半導体基板の所定の位置に溝部が設けられ、前記ゲート電極を、前記溝部の底面上に前記ゲート絶縁層を介して形成することができる。
【００１１】
この構成によれば、前記ゲート電極の一部が前記半導体基板に埋没した形状となるため、前記ゲート電極の高さを変えることなく、装置全体の薄型化を図ることができる。
【００１２】
（２）前記ゲート電極は、ポリシリコン、タングステン、タンタル、銅、金、これらのうち少なくとも２つを含む合金のうち少なくとも１つからなることが望ましい。
【００１３】
（３）前記半導体基板に素子分離領域が形成されていることが望ましい。
【００１４】
この場合、前記素子分離領域は、トレンチ分離溝に絶縁層が埋め込まれて形成されていることが望ましい。
【００１５】
（４）前記第１および第２不純物拡散層は、エクステンション領域を含むことが望ましい。
【００１６】
（５）前記半導体基板のうち前記ゲート電極の直下部分に、第３不純物拡散層が形成されていることが望ましい。この構成によれば、前記第３不純物拡散層はチャネル領域として作用し、前記第３不純物拡散層の膜厚を適宜選択することにより、閾値を調整することができる。さらに、前記第１および第２不純物拡散層の端部に集中する電界を緩和することができる。
【００１７】
（６）前記第１および第２不純物拡散層上に金属シリサイド層が形成され、かつ、前記ゲート電極はその上面に金属シリサイド層を含むことが望ましい。この構成によれば、前記第１および第２不純物拡散層、ならびに前記ゲート電極の低抵抗化を図ることができる。
【００１８】
（７）前記サイドウォール絶縁層は、窒化シリコン、酸化シリコン、またはこれらの複合膜を主成分とする材料から形成されることが望ましい。
【００１９】
（８）前記不純物拡散層は、その表面が前記素子分離領域の表面よりも高い位置に形成されていることが望ましい。
【００２０】
（９）前記サイドウォール絶縁層は、その外側面が前記半導体基板の表面に対してほぼ垂直であり、かつ、その膜厚が底面から上面に近づくにしたがって小さくなるように形成されていることが望ましい。ここで、前記サイドウォール絶縁層の外側面とは、前記サイドウォール絶縁層において前記ゲート電極と接している面と反対側の面をいう。この構成によれば、微細化を図りつつ、ゲート長を大きくせずに前記ゲート電極の低抵抗化を図ることができる。
【００２１】
（Ｂ）本発明の半導体装置の製造方法は、
（ａ）半導体基板上に第１絶縁層を積層する工程、
（ｂ）前記第１絶縁層および前記半導体基板の一部を除去して、所定の位置に溝を形成する工程、
（ｃ）前記溝の側面に、前記第１絶縁層とは異なる材料からなる第２絶縁層を用いてサイドウォール絶縁層を形成する工程を含む工程、
（ｄ）前記溝の底面にゲート絶縁層を形成する工程、
（ｅ）導電性材料を用いて前記溝を埋め込んだ後、少なくとも前記半導体基板の表面が露出するまで前記第１絶縁層を除去して、ゲート電極を形成する工程、および
（ｆ）前記半導体基板に不純物を導入することにより、前記ゲート電極を挟んで対向する第１および第２不純物拡散層を前記半導体基板に形成する工程。
【００２２】
この場合、前記溝の幅および前記サイドウォール絶縁層の膜厚をそれぞれ所定の長さに形成することにより、前記ゲート電極のゲート長を所定の長さに形成することができる。したがって、上記工程によれば、前記溝の幅および前記サイドウォール絶縁層の膜厚を適宜調整することにより、所望のゲート長を有するゲート電極を得ることができるため、設計の自由度を増加させることができるうえに、高度な加工技術を用いることなく、より微細なゲート長を有するゲート電極を得ることができる。
【００２３】
前記半導体装置の製造方法のより好ましい態様としては、以下に示すものが例示できる。
【００２４】
（１）さらに、以下の工程（ｇ）を含むことができる。
【００２５】
（ｇ）前記半導体基板の所定の位置に素子分離領域を形成する工程。
【００２６】
この場合、前記工程（ｇ）において、前記工程（ａ）において前記第１絶縁層を形成する前に、所定の位置にトレンチ分離溝を形成した後、
前記工程（ａ）において、該トレンチ分離溝に前記第１絶縁層を埋め込み、さらに、
前記工程（ｂ）〜（ｄ）において前記ゲート電極を形成した後、
前記工程（ｅ）において前記第１絶縁層をエッチバックすることにより、埋め込み形状を有する素子分離領域を形成することが望ましい。
【００２７】
（２）前記工程（ｃ）の後に、
前記半導体基板のうち前記溝の底面に相当する部分に不純物を導入して、第３不純物拡散層を形成する工程を含むことができる。
【００２８】
また、この場合、前記工程（ｂ）の後に、
前記半導体基板のうち前記溝の底面に相当する部分に、第１導電型の不純物を導入して第４不純物拡散層を形成した後、
前記工程（ｃ）において、前記溝の側面に前記サイドウォール絶縁層を形成し、
前記工程（ｃ）の後に、
前記第４不純物拡散層に第２導電型の不純物を導入して前記第３不純物拡散層を形成することができる。このプロセスによれば、前記半導体基板の不純物濃度によらず、半導体装置の閾値電圧を設定することができる。また、前記第１および第２不純物拡散層にエクステンション領域を形成する場合には、このエクステンション領域を前記第１および第２不純物拡散層より先に導入することができる。このため、エクステンション領域を浅く形成することができるので、短チャネル効果を抑制することができ、半導体装置の微細化に対応しやすい。
【００２９】
（３）前記工程（ｆ）の後に、
前記第１および第２不純物拡散層上に金属シリサイド層を形成するとともに、前記ゲート電極の上面に金属シリサイド層を形成する工程を含むことができる。
【００３０】
（４）前記工程（ｃ）は、前記半導体基板上に全面的に前記第２絶縁層を堆積させた後、異方性エッチバックにより前記サイドウォール絶縁層を形成する工程であって、
前記第２絶縁層は、前記第１絶縁層とは異なるエッチングレートを有する材料からなることが望ましい。
【００３１】
このプロセスによれば、前記第２絶縁層を除去せずに、前記第１絶縁層のみを選択的に除去することができるため、所定の形状を有するサイドウォール絶縁層を得ることができる。
【００３２】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００３３】
（デバイスの製造プロセス）
まず、本発明の一実施の形態にかかる半導体装置１００の製造方法について、図２〜１０を用いて説明する。図２〜１０は、図１に示す本実施の形態にかかる半導体装置１００の製造工程を模式的に示す断面図である。
【００３４】
本実施の形態にかかる半導体装置１００の製造方法は、主に以下の工程（ａ）〜（ｆ）からなる。
【００３５】
工程（ａ）は、シリコンからなる半導体基板１０（以下、「シリコン基板１０」とする）上に第１絶縁層１２ａを積層する工程である。
【００３６】
工程（ｂ）は、第１絶縁層１２ａおよびシリコン基板１０の一部を除去して、所定の位置に溝１３を形成する工程である。
【００３７】
工程（ｃ）は、溝１３の側面に、第１絶縁層１２ａとは異なる材料からなる第２絶縁層（図示せず）を用いてサイドウォール絶縁層１５ａ，１５ｂを形成する工程である。
【００３８】
工程（ｄ）は、溝１３の底面にゲート絶縁層１６を形成する工程である。
【００３９】
工程（ｅ）は、導電性材料を用いて溝１３を埋め込んだ後、少なくともシリコン基板１０の表面が露出するまで第１絶縁層１２ａを除去する工程を経て、ゲート電極２１を形成する工程である。
【００４０】
工程（ｆ）は、シリコン基板１０に不純物を導入して、シリコン基板１０に、ゲート電極２１を挟んで対向する第１不純物拡散層１８および第２不純物拡散層２０を形成する工程である。
【００４１】
以上の工程により、図１に示すように、半導体装置１００が得られる。半導体装置１００はゲート電極２１を含み、ゲート電極２１の幅が底面から上面へ近づくにしたがって大きくなるような形状を有することを特徴とする。
【００４２】
はじめに、工程（ａ）について説明する。
【００４３】
（ａ）まず、図２に示すように、素子分離領域１２（後述する）を形成するためのトレンチ分離溝１１を形成する。すなわち、第２導電型（Ｐ型）のシリコン基板１０上に所定のパターンのレジスト（図示せず）を形成した後、シリコン基板１０をエッチングして、図２に示すようにトレンチ分離溝１１を形成する。続いて、ＣＶＤ法またはプラズマＣＶＤ法によりノンドープの酸化シリコン層を形成する。形成方法としては、たとえば反応ガスとしてＯ3、ＴＥＯＳ(tetraethylorthosilicate )、またはＴＥＯＳ以外のシラン系ガスを用いた熱分解によるＣＶＤ法、またはＨＤＰ(High Density Plasma)ＣＶＤ法等のプラズマＣＶＤ法を用いて、ノンドープの酸化シリコン層を形成するのが一般的である。図３に示すように、第１絶縁層１２ａでトレンチ分離溝１１を埋め込むとともに、シリコン基板１０上に、所定の膜厚の第１絶縁層１２ａを積層する。なお、本実施の形態においては、第１導電型をＮ型、第２導電型をＰ型とする。
【００４４】
なお、本実施の形態においては、素子分離領域１２をＳＴＩ(Shallow Trench Isolation)法により形成する場合について説明するが、素子分離領域１２の形成方法はこれに限定されるわけではなく、ＬＯＣＯＳ法による素子分離であってもよい。
【００４５】
また、第１絶縁層１２ａとしては、上記のように、ノンドープの酸化シリコン層が挙げられる。
【００４６】
続いて、シリコン基板１０上に形成された第１絶縁層１２ａの表面を、ＣＭＰ(Chemical Mechanical Polishment；化学機械的研磨)により平坦化する。
【００４７】
（ｂ）次いで、所定のパターンのレジスト（図示せず）を第１絶縁層１２ａ上に形成してから、ドライエッチング法等を用いて第１絶縁層１２ａおよびシリコン基板１０の一部を除去し、図４に示すように、溝１３を形成する。ここで、溝１３の幅ｗ（図４参照）が、後の工程において形成するゲート電極２１のゲート長ｗg（図１参照）とサイドウォール絶縁層１５ａ，１５ｂの膜厚ｄsa，ｄsb（図１参照）との和となるように、溝１３を形成するのが望ましい。また、かかるゲート電極２１の高さは、溝１３の深さｄ（図４参照）に応じて決定される。したがって、高さｈ（図１参照）のゲート電極２１を得るためには、溝１３の深さｄが、所望するゲート電極２１の高さｈとほぼ等しくなるように溝１３を形成するのが望ましい。溝１３の深さｄは、図４に示すように、第１絶縁層１２ａの膜厚ｄ1および除去するシリコン基板１０に形成される溝の深さｄ2の和であることから、第１絶縁層１２ａの膜厚ｄ1および除去するシリコン基板１０に形成される溝の深さｄ2もゲート電極２１の高さｈに応じて決定される。なお、シリコン基板１０に形成される溝の深さｄ2は、０．０５〜０．１μｍであることが望ましい。
【００４８】
また、必要に応じて、シリコン基板１０のうち溝１３の底面に相当する部分に不純物を導入する。かかる工程により、図５に示すように、溝１３の底面に、第１導電型（Ｎ型）の不純物拡散層である第４不純物拡散層１４ａを形成する。この工程において導入する不純物は、シリコン基板１０と反対の導電型であるものを用いる。このプロセスによれば、第４不純物拡散層１４ａを形成することにより、シリコン基板１０においてゲート絶縁層１６と接する領域に、電流の流れやすい不純物拡散層（エクステンション領域）を形成することができる。この第４不純物拡散層１４ａの不純物濃度は、１×１０17〜１０22ｃｍ-3程度であることが望ましい。また、第４不純物拡散層１４ａの深さｈ14a（図５参照）は、０．０２〜０．１５μｍ程度であることが望ましい。
【００４９】
（ｃ）続いて、ＣＶＤ(chemical vapor deposition)によって、シリコン基板１０の上に全面的に第２絶縁層（図示せず）を堆積させた後、異方性エッチバックによって、図６に示すように、第２絶縁層からなるサイドウォール絶縁層１５ａ，１５ｂを形成する。サイドウォール絶縁層１５ａ，１５ｂは、その外側面がシリコン基板１０の表面に対してほぼ垂直であり、かつ、その膜厚が底面から上面に近づくにしたがって小さくなるように形成されている。すなわち、サイドウォール絶縁層１５ａ，１５ｂは、溝１３の底面からの距離が大きくなるにつれて膜厚が小さくなるような形状を有する。なお、サイドウォール絶縁層１５ａ，１５ｂの外側面とは、サイドウォール絶縁層１５ａ，１５ｂにおいてゲート電極２１と接している面と反対側の面をいう。ここで、堆積させる第２絶縁層の膜厚を制御することにより、サイドウォール絶縁層１５ａ，１５ｂの膜厚ｄsa，ｄsbを制御することが可能である。また、ＣＶＤの条件を適宜制御することによっても、サイドウォール絶縁層１５ａ，１５ｂの膜厚ｄsa，ｄsbを制御することが可能である。また、サイドウォール絶縁層１５ａ，１５ｂは、窒化シリコン、酸化シリコン、またはこれらの複合膜を主成分とする材料から形成されることが望ましい。
【００５０】
（ｄ）続いて、溝１３の底面に対して不純物の導入を行なう。具体的には、第４不純物拡散層１４ａに対して不純物の導入を行ない、図７に示すように、第２導電型（Ｐ型）の第３不純物拡散層１４を形成するとともに、第３不純物拡散層１４の両端部にエクステンション領域２５ａ，２５ｂを形成する。この工程において導入する不純物はシリコン基板１０と同じ導電型であるものを用いる。かかる工程で導入する不純物の濃度は、１×１０16〜１０18ｃｍ-3程度であることが望ましい。また、エクステンション領域２５ａ，２５ｂの膜厚はｈ25a，ｈ25b（図７参照）は、０．０５〜０．２０μｍ程度であることが望ましい。次いで、シリコン基板１０のうち溝１３の底面に位置する部分を熱酸化して、酸化シリコン層からなるゲート絶縁層１６を形成する。
【００５１】
かかる工程において、熱酸化を行なうかわりに、窒素を含むガスを用いて前記部分を窒化酸化することにより、窒化酸化シリコン層（ＳｉＯＮ）からなるゲート絶縁層１６を形成することもできる。ゲート絶縁層１６を窒化酸化シリコン層から形成することにより、ゲート絶縁層１６の信頼性をより高めることができる。窒化酸化する場合に用いるガスとしては、たとえばＮ2，Ｎ2Ｏ，ＮＯ，ＮＨ3等が例示できる。あるいは、窒化酸化により窒化酸化シリコン層（ＳｉＯＮ）からなるゲート絶縁層１６を形成するかわりに、酸化タンタルや酸化アクチニウムからなるゲート絶縁層１６を形成することもできる。
【００５２】
（ｅ）次に、図８に示すように、ＣＶＤ等を用いて導電性材料を溝１３に埋め込む。かかる導電性材料としては、ポリシリコン（多結晶シリコン）、シリコンを主成分とする合金、タングステン、タンタル、銅、および金等の金属等を用いることができる。あるいは、チタン、タンタル、またはタングステン等の高融点金属の窒化物（バリア層）と前述した金属とを積層して溝１３を埋め込んでもよい。
【００５３】
続いて、ＣＭＰ法、あるいはＣＭＰ法およびエッチングを併用することにより、少なくともシリコン基板１０の表面が露出するまで第１絶縁層１２ａを除去する。かかる工程により、図９に示すように、ゲート絶縁層１６と、たとえばポリシリコン等の導電性材料からなり、ゲート絶縁層１６上に形成された導電層１７とを含むゲート電極２１ａを形成するとともに、埋め込み形状を有する素子分離領域１２を形成する。
【００５４】
かかる工程において、たとえばサイドウォール絶縁層１５ａ，１５ｂに窒化シリコンを、導電層１７を形成するための導電性材料にポリシリコンを、および第１絶縁層１２ａに酸化シリコンをそれぞれ用いて前述したエッチングを行なう場合、酸化シリコンのエッチングレートと、窒化シリコンおよびポリシリコンのエッチングレートが大きく異なるため、酸化シリコンからなる第１絶縁層１２ａのみを選択的に除去することが可能となる。これにより、導電層１７およびサイドウォール絶縁層１５ａ，１５ｂの形状を保ちながら、第１絶縁層１２ａのみを選択的にエッチバックすることができる。
【００５５】
ここで、トレンチ分離溝１１に埋め込まれた第１絶縁層１２ａについては、シリコン基板１０の表面から所定の深さだけオーバーエッチングするのが望ましい。
【００５６】
（ｆ）続いて、シリコン基板１０に不純物を導入して、ゲート電極２１ａを挟んで対向する第１導電型（Ｎ型）の第１不純物拡散層１８および第２不純物拡散層２０をシリコン基板１０に形成する。第１不純物拡散層１８および第２不純物拡散層２０はソース／ドレイン領域であり、これらの不純物濃度が、エクステンション領域２５ａ，２５ｂの不純物濃度より高くなるように不純物を導入する。あるいは、第１不純物拡散層１８および第２不純物拡散層２０の不純物濃度が、第３不純物拡散層１４の不純物濃度とほぼ同程度となるように不純物を導入することもできる。かかる工程においては、シリコン基板１０に直接不純物を導入するので、ゲート電極２１ａ周辺に不純物が付着するという問題が生じることがないため、かかる工程により不純物を導入する際には、トランジスタの特性を低下させることがない。
【００５７】
次に、必要に応じて第１不純物拡散層１８および第２不純物拡散層２０を活性化する。さらに、必要に応じて、シリコン基板１０上に、通常用いるサリサイドプロセスを用いて金属シリサイド層１９を形成する。また、導電層１７がポリシリコンからなる場合には、その上面に金属シリサイド層２９を含むゲート電極２１を形成する。金属シリサイド層１９の形成に用いる金属としては、たとえばコバルトやチタンを例示できる。これにより、シリコン基板１０上に金属シリサイド層１９が形成されるとともに、導電層１７の上面に金属シリサイド層２９が形成される。以上の工程により、導電層１７、および金属シリサイド層２９を含むゲート電極２１が形成された半導体装置１００（図１参照）が得られる。
【００５８】
（デバイスの構造）
次に、前述した工程により得られた本実施の形態にかかる半導体装置１００の構造について説明する。図１は、本実施の形態にかかる半導体装置１００の断面を模式的に示す図である。
【００５９】
本実施の形態にかかる半導体装置１００は、図１に示すように、シリコン基板１０と、シリコン基板１０上にゲート絶縁層１６を介して形成されたゲート電極２１と、シリコン基板１０に形成され、ゲート電極２１を挟んで対向する第１不純物拡散層１８および第２不純物拡散層２０を含む。
【００６０】
ゲート電極２１は、シリコン基板１０の表面上に形成された導電層１７、および金属シリサイド層２９を含む。導電層１７は、たとえば前述したポリシリコン等の導電性材料からなる。ここで、シリコン基板１０の表面とは、シリコン基板１０のうちゲート電極２１が形成されている側の面をいう。
【００６１】
また、ゲート電極２１は、その幅が底面から上面へ近づくにしたがって大きくなる形状を有する。換言すれば、ゲート電極２１は、シリコン基板１０の表面に平行な面で切断した場合における断面積がシリコン基板１０の表面からの距離が大きくなるにしたがって大きくなるような形状を有する。
【００６２】
ゲート電極２１の側面部には、サイドウォール絶縁層１５ａ，１５ｂが形成されている。サイドウォール絶縁層１５ａ，１５ｂは、その外側面がシリコン基板１０の表面に対してほぼ垂直であり、かつ、その膜厚が底面から上面に近づくにしたがって小さくなるように形成されている。すなわち、サイドウォール絶縁層１５ａ，１５ｂの膜厚は、シリコン基板１０の表面からの距離が大きくなるにつれて小さくなる形状を有する。サイドウォール絶縁層１５ａ，１５ｂは、たとえば窒化シリコンを主成分とする材料から形成されるのが望ましい。
【００６３】
半導体装置１００においては、図１に示すように、ゲート電極２１は、シリコン基板１０の所定の位置に形成された溝部２７の底面上にゲート絶縁層１６を介して形成されている。したがって、シリコン基板１０とゲート絶縁層１６との界面は、第１不純物拡散層１８および第２不純物拡散層２０の表面よりも低い位置に設けられている。第１不純物拡散層１８および第２不純物拡散層２０の表面と、シリコン基板１０とゲート絶縁層１６との界面との間の距離Ｌ（図１参照）は、０．０５〜０．１５μｍであることが望ましい。この距離Ｌは、シリサイド層１９と第１，第２不純物拡散層１８，２０の厚さ、特に第１，第２不純物拡散層１８，２０の厚さを考慮して決定される。
【００６４】
また、シリコン基板１０には、ゲート電極２１を挟んでその両側に、第１導電型（Ｎ型）の第１不純物拡散層１８および第２不純物拡散層２０がそれぞれ形成されている。第１不純物拡散層１８および第２不純物拡散層２０の膜厚ｈaは、０．０５〜０．１μｍであることが望ましい。また、ゲート電極２１の直下には、第１不純物拡散層１８および第２不純物拡散層２０に挟まれて、第２導電型（Ｐ型）の第３不純物拡散層１４が形成されている。第３不純物拡散層１４はチャネル領域であり、第１不純物拡散層１８および第２不純物拡散層２０と比較して不純物濃度が低く設定されているか、あるいは第１不純物拡散層１８および第２不純物拡散層２０とほぼ同程度の不純物濃度を有する。エクステンション領域２５ａ，２５ｂが形成されていることにより、第１不純物拡散層１８および第２不純物拡散層２０の端部に集中する電界を緩和することができる。
【００６５】
さらに、第１不純物拡散層１８および第２不純物拡散層２０はそれぞれ、第３不純物拡散層１４との境界付近に、第１不純物拡散層１８および第２不純物拡散層２０と同じ導電型（第１導電型；Ｎ型）のエクステンション領域２５ａ，２５ｂを有する。エクステンション領域２５ａ，２５ｂの不純物濃度も、第３不純物拡散層１４の不純物濃度と同様、第１不純物拡散層１８および第２不純物拡散層２０と比較して不純物濃度が低く設定されているか、あるいは第１不純物拡散層１８および第２不純物拡散層２０とほぼ同程度の不純物濃度を有する。エクステンション領域２５ａ，２５ｂの膜厚は、０．０５〜０．１０μｍ程度であることが望ましい。
【００６６】
シリコン基板１０には、素子分離領域１２が形成されている。素子分離領域１２は埋め込み形状を有する。素子分離領域１２は、たとえば酸化シリコン層などの絶縁層がトレンチ分離溝１１に埋め込まれて形成されている。また、素子分離領域１２は、その表面が第１不純物拡散層１８および第２不純物拡散層２０の表面よりも低くなるように形成されている。
【００６７】
さらに、シリコン基板１０上には金属シリサイド層１９が形成されている。シリサイド１９の膜厚ｈbは０．０３〜０．１０μｍであることが望ましい。また、導電層１７がポリシリコンからなる場合には、ゲート電極２１はその上面に金属シリサイド層２９を含む。
【００６８】
（作用および効果）
次に、本実施の形態にかかる半導体装置およびその製造方法における作用および効果を説明する。
【００６９】
（１）ゲート電極２１は、その幅が底面から上面へ近づくにしたがって大きくなるような形状を有する。これに対し、一般的な半導体装置に形成されるゲート電極は、その幅が上面と底面とでほぼ同じである。したがって、本実施の形態にかかる半導体装置１００と、ゲート電極の幅が上面と底面とでほぼ同じである一般的な半導体装置とがほぼ同じゲート長を有するゲート電極を含む場合、本実施の形態にかかる半導体装置１００に形成されたゲート電極２１の方が、ゲート電極２１の幅が底面から上面へ近づくにしたがって大きくなる分容積が大きい。これにより、微細化を図りつつ、ゲート長を大きくせずに低抵抗化を図ることができる。
【００７０】
（２）本実施の形態にかかる製造工程においては、ゲート電極２１を形成するために用いる溝１３の幅ｗ（図４参照）と、サイドウォール絶縁層１５ａ，１５ｂの膜厚ｄsa，ｄsb（図６参照）とが所定の値となるように、溝１３およびサイドウォール絶縁層１５ａ，１５ｂを形成することにより、所望のゲート長ｗg（図１参照）を有するゲート電極２１が得られる。すなわち、溝１３の幅ｗと、サイドウォール絶縁層１５ａ，１５ｂの膜厚ｄsa，ｄsbとを適宜調整することにより、所望のゲート長ｗgを有するゲート電極２１が得られる。ここで、溝１３の幅ｗは、フォトリソグラフィの際に形成するレジストの大きさにより所定に容易に制御することができる。
【００７１】
ところで、半導体装置の微細化が進む中、ゲート電極のゲート長も微細化されてきている。特に、最近は光の波長よりも短いゲート長を有するゲート電極が求められるようになっている。しかしながら、そのような短いゲート長を有するゲート電極を精度良く加工するのは技術的に困難である場合が多い。また、ゲート電極のゲート長が小さくなるにつれて、ゲート電極の形成工程およびそれに関連する他の製造工程も大幅に変更せざるを得ない場合が多く、より短いゲート長を有するゲート電極を含む半導体装置の開発には多くの時間を要することが多い。
【００７２】
これに対し、本実施の形態にかかる製造プロセスによれば、サイドウォール絶縁層１５ａ，１５ｂの膜厚ｄsa，ｄsbを適宜調整することにより、より短いゲート長を有するゲート電極を容易に得ることができる。また、より短いゲート長にするために、ゲート電極の形成工程やそれに関連する他の製造工程を変更する必要がないため、半導体装置の開発に要する時間を短縮することができる。
【００７３】
また、ＣＶＤを用いてサイドウォール絶縁層１５ａ，１５ｂを形成する場合、使用するガスの種類や処理時間等のＣＶＤの条件を適宜制御することによって、サイドウォール絶縁層１５ａ，１５ｂの膜厚ｄsa，ｄsbを容易に制御することができる。したがって、上記工程によれば、設計の自由度を増加させることができる。そのうえ、高度な加工技術を用いることなく、より微細なゲート長を有するゲート電極を得ることができる。
【００７４】
さらに、本実施の形態にかかる半導体装置の製造工程を用いれば、各素子について溝１３の幅ｗと、サイドウォール絶縁層１５ａ，１５ｂの膜厚ｄsa，ｄsbとを所定の値に設計することにより、ゲート長の異なる複数の素子を同一工程で得ることができる。これにより、製造工程の短縮化を図ることができ、結果として、製造コストを低減することが可能となる。
【００７５】
（３）第１不純物拡散層１８および第２不純物拡散層２０は、その表面がシリコン基板１０とゲート絶縁層１６との界面よりも高い位置に形成されている分、第１不純物拡散層１８および第２不純物拡散層２０を厚く形成することができるため、シリサイド中の金属から電子が通りぬける現象（ジャンクションリーク）を防止することができる。したがって、より微細化されたトランジスタであっても、第１不純物拡散層１８および第２不純物拡散層２０の膜厚を確保することができるため、トランジスタの性能を維持することができる。
【００７６】
また、シリコン基板１０とゲート絶縁層１６との界面が、第１不純物拡散層１８および第２不純物拡散層２０の表面よりも低い位置に設けられているので、ゲート電極２１の一部がシリコン基板１０に埋没した形状となる。このため、半導体装置１００においては、ゲート電極２１の高さを変えることなくシリコン基板１０の積層方向の厚さを薄くすることができる。
【００７７】
（４）ゲート電極２１はその上面に金属シリサイド層２９を含む。金属シリサイド層２９は、前述したように、一般にチタンやコバルトとシリコンとのシリサイドからなる。一般に、ゲート長が小さくなると、チタンやコバルトの細線効果が生じやすくなり、断線等が生じやすくなる。しかしながら、本実施の形態にかかる半導体装置１００に形成されたゲート電極２１は、その形状が底面から上面へ近づくにしたがって大きくなる形状を有する。すなわち、ゲート電極２１においては底面における表面積よりも上面における表面積のほうが大きいため、底面における表面積と上面における表面積がほぼ等しいゲート電極を有する一般的な半導体装置と比較して、上面に形成された金属シリサイド層２９では細線効果が生じにくい。したがって、断線等の発生を防止することができ、信頼性の高い半導体装置を得ることができる。
【００７８】
なお、上記の実施の形態においては、第１導電型をＮ型、第２導電型をＰ型としたが、各半導体層においてこれらを入れ替えても本発明の趣旨を逸脱するものではない。すなわち、第１導電型をＰ型、第２導電型をＮ型としても本発明の作用および効果を奏することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態にかかる半導体装置の断面を模式的に示す図である。
【図２】本発明の一実施の形態にかかる半導体装置の製造方法の一製造工程を模式的に示す断面図である。
【図３】本発明の一実施の形態にかかる半導体装置の製造方法の一製造工程を模式的に示す断面図である。
【図４】本発明の一実施の形態にかかる半導体装置の製造方法の一製造工程を模式的に示す断面図である。
【図５】本発明の一実施の形態にかかる半導体装置の製造方法の一製造工程を模式的に示す断面図である。
【図６】本発明の一実施の形態にかかる半導体装置の製造方法の一製造工程を模式的に示す断面図である。
【図７】本発明の一実施の形態にかかる半導体装置の製造方法の一製造工程を模式的に示す断面図である。
【図８】本発明の一実施の形態にかかる半導体装置の製造方法の一製造工程を模式的に示す断面図である。
【図９】本発明の一実施の形態にかかる半導体装置の製造方法の一製造工程を模式的に示す断面図である。
【図１０】本発明の一実施の形態にかかる半導体装置の製造方法の一製造工程を模式的に示す断面図である。
【符号の説明】
１０  シリコン基板
１１  トレンチ分離溝
１２  素子分離領域
１２ａ  第１絶縁層
１３  溝
１４  第３不純物拡散層（チャネル領域）
１４ａ  第４不純物拡散層
１５ａ，１５ｂ  サイドウォール絶縁層
１６  ゲート絶縁層
１７  導電層
１８  第１不純物拡散層
１９  金属シリサイド層
２０  第２不純物拡散層
２１，２１ａ  ゲート電極
２５ａ，２５ｂ  エクステンション領域
２７  溝部
２９  金属シリサイド層
１００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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