(57)【特許請求の範囲】
【請求項１】
ｎ個（ｎは２以上の正の整数）の抵抗を直列接続し、得られた合成抵抗の一端と各抵抗の他端間にそれぞれ対応して第１のデジタル制御スイッチ群を設け、これら第１のデジタル制御スイッチ群がカウンタのＬＳＢに対応する出力信号以外の出力信号に従って選択的にオン／オフ制御されることにより、合成抵抗値が段階的に変化する第１のデジタル制御可変抵抗器と、
２個の抵抗を並列接続し、一方の抵抗に第２のデジタル制御スイッチを直列接続し、この第２のデジタル制御スイッチを前記カウンタのＬＳＢに対応する出力信号でオン／オフ制御するようにした第２のデジタル制御可変抵抗器と、
直列接続された前記第１，第２のデジタル制御可変抵抗器の両端間に設けられ、前記カウンタが特定の値になった時にオン制御されて前記第１，第２のデジタル制御可変抵抗器の両端をショートする第３のデジタル制御スイッチと
を備えたことを特徴とするデジタル制御の可変抵抗回路。
【請求項２】
前記第１のデジタル制御可変抵抗器中のｎ個の抵抗の抵抗値、及び前記第２のデジタル制御可変抵抗器中の２個の抵抗の抵抗値はそれぞれ実質的に等しいことを特徴とする請求項１に記載の可変抵抗回路。
【請求項３】
前記第１のデジタル制御スイッチ群及び前記第２のデジタル制御スイッチはそれぞれ、Ｎチャネル型ＭＯＳトランジスタ単独、またはＰチャネル型ＭＯＳトランジスタ単独で構成され、前記第３のデジタル制御スイッチは、Ｎチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタの組み合わせで構成されることを特徴とする請求項１または２に記載の可変抵抗回路。
【請求項４】
マルチビットのデジタル信号を１ビットの信号に変換し、この１ビットの信号を反転アンプ形式のアナログローパスフィルタを通してアナログ出力するようにして成り、前記マルチビットのデジタル信号が一定期間オール０であることを検出してカウンタを動作させ、このカウンタの計数値に基づいて、前記アナログローパスフィルタにおける反転アンプの帰還抵抗を段階的に小さくし、最終的にショートしてＤ／Ａ変換出力を基準電位に固定する０データ検出ソフトミュート機能付きの１ビットＤ／Ａ変換器において、
前記帰還抵抗は、
ｎ個（ｎは２以上の正の整数）の抵抗を直列接続し、得られた合成抵抗の一端と各抵抗の他端間にそれぞれ対応して第１のデジタル制御スイッチ群を設け、これら第１のデジタル制御スイッチ群がカウンタのＬＳＢに対応する出力信号以外の出力信号に従って選択的にオン／オフ制御されることにより、合成抵抗値が段階的に変化する第１のデジタル制御可変抵抗器と、
２個の抵抗を並列接続し、一方の抵抗に第２のデジタル制御スイッチを直列接続し、この第２のデジタル制御スイッチを前記カウンタのＬＳＢに対応する出力信号でオン／オフ制御するようにした第２のデジタル制御可変抵抗器と、
直列接続された前記第１，第２のデジタル制御可変抵抗器の両端間に設けられ、前記カウンタが特定の値になった時にオン制御されて前記第１，第２のデジタル制御可変抵抗器の両端をショートする第３のデジタル制御スイッチと
を備えたことを特徴とするＤ／Ａ変換器。
【請求項５】
前記第１のデジタル制御可変抵抗器中のｎ個の抵抗の抵抗値、及び前記第２のデジタル制御可変抵抗器中の２個の抵抗の抵抗値はそれぞれ実質的に等しいことを特徴とする請求項４に記載のＤ／Ａ変換器。
【請求項６】
前記第１のデジタル制御スイッチ群及び前記第２のデジタル制御スイッチはそれぞれ、Ｎチャネル型ＭＯＳトランジスタ単独、またはＰチャネル型ＭＯＳトランジスタ単独で構成され、前記第３のデジタル制御スイッチは、Ｎチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタの組み合わせで構成されることを特徴とする請求項４または５に記載のＤ／Ａ変換器。
【請求項７】
ｎ個（ｎは２以上の正の整数）の抵抗を直列接続し、得られた合成抵抗の一端と各抵抗の他端間にそれぞれ対応して第１のデジタル制御スイッチ群を設け、これら第１のデジタル制御スイッチ群がカウンタのＬＳＢに対応する出力信号とその１つ上位のビット信号以外の出力信号に従って選択的にオン／オフ制御されることにより、合成抵抗値が段階的に変化する第１のデジタル制御可変抵抗器と、
４個の抵抗を並列接続し、これらの抵抗の内の３個の抵抗にそれぞれ第２のデジタル制御スイッチ群を直列接続し、これらの第２のデジタル制御スイッチ群を前記カウンタのＬＳＢに対応する出力信号とその１つ上位のビット信号でオン／オフ制御するようにした第２のデジタル制御可変抵抗器と、
直列接続された前記第１，第２のデジタル制御可変抵抗器の両端間に設けられ、前記カウンタが特定の値になった時にオン制御されて前記第１，第２のデジタル制御可変抵抗器の両端をショートする第３のデジタル制御スイッチと
を備えたことを特徴とするデジタル制御の可変抵抗回路。
【請求項８】
前記第１のデジタル制御可変抵抗器中のｎ個の抵抗の抵抗値及び前記第２のデジタル制御可変抵抗器中の前記第２のデジタル制御スイッチ群が直列接続されていない抵抗の抵抗値はｒでそれぞれ実質的に等しく、且つ第２のデジタル制御スイッチ群が直列接続された３個の抵抗の抵抗値はそれぞれ３ｒ，ｒ，ｒ／３であることを特徴とする請求項７に記載の可変抵抗回路。
【請求項９】
前記第１のデジタル制御スイッチ群及び前記第２のデジタル制御スイッチ群はそれぞれ、Ｎチャネル型ＭＯＳトランジスタ単独、またはＰチャネル型ＭＯＳトランジスタ単独で構成され、前記第３のデジタル制御スイッチは、Ｎチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタの組み合わせで構成されることを特徴とする請求項７または８に記載の可変抵抗回路。
【請求項１０】
マルチビットのデジタル信号を１ビットの信号に変換し、この１ビットの信号を反転アンプ形式のアナログローパスフィルタを通してアナログ出力するようにして成り、前記マルチビットのデジタル信号が一定期間オール０であることを検出してカウンタを動作させ、このカウンタの計数値に基づいて、前記アナログローパスフィルタにおける反転アンプの帰還抵抗を段階的に小さくし、最終的にショートしてＤ／Ａ変換出力を基準電位に固定する０データ検出ソフトミュート機能付きの１ビットＤ／Ａ変換器において、
前記帰還抵抗は、
ｎ個（ｎは２以上の正の整数）の抵抗を直列接続し、得られた合成抵抗の一端と各抵抗の他端間にそれぞれ対応して第１のデジタル制御スイッチ群を設け、これら第１のデジタル制御スイッチ群がカウンタのＬＳＢに対応する出力信号とその１つ上位のビット信号以外の出力信号に従って選択的にオン／オフ制御されることにより、合成抵抗値が段階的に変化する第１のデジタル制御可変抵抗器と、
４個の抵抗を並列接続し、これらの抵抗の内の３個の抵抗にそれぞれ第２のデジタル制御スイッチ群を直列接続し、これらの第２のデジタル制御スイッチ群を前記カウンタのＬＳＢに対応する出力信号とその１つ上位のビット信号でオン／オフ制御するようにした第２のデジタル制御可変抵抗器と、
直列接続された前記第１，第２のデジタル制御可変抵抗器の両端間に設けられ、前記カウンタが特定の値になった時にオン制御されて前記第１，第２のデジタル制御可変抵抗器の両端をショートする第３のデジタル制御スイッチと
を備えたことを特徴とするＤ／Ａ変換器。
【請求項１１】
前記第１のデジタル制御可変抵抗器中のｎ個の抵抗の抵抗値及び前記第２のデジタル制御可変抵抗器中の前記第２のデジタル制御スイッチ群が直列接続されていない抵抗の抵抗値はｒでそれぞれ実質的に等しく、且つ第２のデジタル制御スイッチ群が直列接続された３個の抵抗の抵抗値はそれぞれ３ｒ，ｒ，ｒ／３であることを特徴とする請求項１０に記載のＤ／Ａ変換器。
【請求項１２】
前記第１のデジタル制御スイッチ群及び前記第２のデジタル制御スイッチ群はそれぞれ、Ｎチャネル型ＭＯＳトランジスタ単独、またはＰチャネル型ＭＯＳトランジスタ単独で構成され、前記第３のデジタル制御スイッチは、Ｎチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタの組み合わせで構成されることを特徴とする請求項１０または１１に記載のＤ／Ａ変換器。
【請求項１３】
ｎ個（ｎは２以上の正の整数）の抵抗を直列接続し、得られた合成抵抗の一端と各抵抗の他端間にそれぞれ対応して第１のデジタル制御スイッチ群を設け、これら第１のデジタル制御スイッチ群がカウンタの上位ビット側の出力信号に従って選択的にオン／オフ制御されることにより、合成抵抗値が段階的に変化する第１のデジタル制御可変抵抗器と、
ｍ個（ｍは２以上の正の整数）の抵抗を並列接続し、これらの抵抗の内の（ｍ−１個）の抵抗にそれぞれ第２のデジタル制御スイッチを直列接続し、この第２のデジタル制御スイッチを前記カウンタの下位ビット側の出力信号でオン／オフ制御するようにした第２のデジタル制御可変抵抗器と、
直列接続された前記第１，第２のデジタル制御可変抵抗器の両端間に設けられ、前記カウンタが特定の値になった時にオン制御されて前記第１，第２のデジタル制御可変抵抗器の両端をショートする第３のデジタル制御スイッチと
を備えたことを特徴とするデジタル制御の可変抵抗回路。
【請求項１４】
マルチビットのデジタル信号を１ビットの信号に変換し、この１ビットの信号を反転アンプ形式のアナログローパスフィルタを通してアナログ出力するようにして成り、前記マルチビットのデジタル信号が一定期間オール０であることを検出してカウンタを動作させ、このカウンタの計数値に基づいて、前記アナログローパスフィルタにおける反転アンプの帰還抵抗を段階的に小さくし、最終的にショートしてＤ／Ａ変換出力を基準電位に固定する０データ検出ソフトミュート機能付きの１ビットＤ／Ａ変換器において、
前記帰還抵抗は、
ｎ個（ｎは２以上の正の整数）の抵抗を直列接続し、得られた合成抵抗の一端と各抵抗の他端間にそれぞれ対応して第１のデジタル制御スイッチ群を設け、これら第１のデジタル制御スイッチ群がカウンタの上位ビット側の出力信号に従って選択的にオン／オフ制御されることにより、合成抵抗値が段階的に変化する第１のデジタル制御可変抵抗器と、
ｍ個（ｍは２以上の正の整数）の抵抗を並列接続し、これらの抵抗の内の（ｍ−１個）の抵抗にそれぞれ第２のデジタル制御スイッチを直列接続し、この第２のデジタル制御スイッチを前記カウンタの下位ビット側の出力信号でオン／オフ制御するようにした第２のデジタル制御可変抵抗器と、
直列接続された前記第１，第２のデジタル制御可変抵抗器の両端間に設けられ、前記カウンタが特定の値になった時にオン制御されて前記第１，第２のデジタル制御可変抵抗器の両端をショートする第３のデジタル制御スイッチと
を備えたことを特徴とするＤ／Ａ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、可変抵抗回路及びこの可変抵抗回路を帰還抵抗に用いたＤ／Ａ変換器に関するもので、特にカウンタの出力信号で制御されるデジタル制御の可変抵抗回路、及びΣΔ変調器を使ったＤ／Ａ変換器（以下ＤＡＣ）における出力回路部の０データ検出ミュート回路に係るものである。
【０００２】
【従来の技術】
従来、ΣΔ変調器を使ったＤ／Ａ変換器の出力回路部は、例えば図２３に示すように構成されている。マルチビットのデジタル信号は、ΣΔ変調器１１に入力される。このΣΔ変調器１１の１ビット出力信号ＮＲＺは、アンドゲート１２の一方の入力端に供給されるとともに、反転されてナンドゲート１３の一方の入力端に供給される。上記アンドゲート１２の他方の入力端にはクロック信号ＣＫが供給され、上記ナンドゲート１３の他方の入力端には上記クロック信号ＣＫが供給される。
【０００３】
上記アンドゲート１２の出力信号ＲＺはインバータ１４を介して抵抗１５の一端に供給され、上記ナンドゲート１３の出力信号ＲＺｎはインバータ１６を介して抵抗１７の一端に供給される。上記抵抗１５，１７の他端は抵抗１８の一端に接続され、この抵抗１８の他端は抵抗１９の一端に接続される。上記抵抗１８の一端と接地点ＧＮＤ間にはキャパシタ２０が接続され、上記抵抗１８の他端と接地点ＧＮＤ間にはキャパシタ２１が接続される。上記抵抗１９の他端は、オペアンプ２２の反転入力端（−）に接続され、このオペアンプ２２の非反転入力端（＋）は接地点ＧＮＤに接続される。
【０００４】
上記オペアンプ２２の出力端と反転入力端（−）間には、キャパシタ２３と抵抗２４が並列接続され、出力信号ＰＲＺが反転入力端（−）に帰還されるようになっている。
【０００５】
上記ΣΔ変調器１１から出力される１ビット出力信号ＮＲＺは、通常、図２４のタイミングチャートに示すようになる。また、上記アンドゲート１２の出力信号ＲＺは、上記１ビット出力信号ＮＲＺとクロック信号ＣＫとの論理積であり、上記ナンドゲート１３の出力信号ＲＺｎは、上記１ビット出力信号ＮＲＺの反転信号とクロック信号ＣＫとの否定論理積である。そして、Ｄ／Ａ変換器の出力信号ＰＲＺは、上記アンドゲート１２の出力信号ＲＺと上記ナンドゲート１３の出力信号ＲＺｎとを合成した波形となる。
【０００６】
ところで、Ｄ／Ａ変換器においては、入力デジタル信号が一定期間０データであることを検出し、出力を一定のＤＣ値（通常は中点電位）に固定してしまう機能（以下０データ検出ミュート機能）を要求されることが多い。すなわち、一般に、Ｄ／Ａ変換器では同一チップ上または同一ボード上に大規模なデジタル回路が存在することが多く、このデジタル回路から多大な不要放射が空間または電源線を通してノイズとしてＤ／Ａ変換器に飛び込んでくる。また、ΣΔ変調器１１は０データが入力されても１ビット出力信号はＤＣ値にはならず、再量子化ノイズのため非常に高い周波数のノイズを含んだ波形になっている。このため、本来、入力されるデジタル信号が０データであれば何も出力されないはずであるが、上記ノイズのために不快な音が出力されたり、Ｓ／Ｎ比の測定で悪い値が出たりすることが多い。
【０００７】
これを防ぐために、一定期間（通常は１００ｍｓｅｃ．程度）０データが続く場合には、これを検出してＤ／Ａ変換器のアナログ出力を基準電位に固定する０データ検出ミュート機能を用いる。基準電位は、通常大きな容量のコンデンサでデカップリングしてあるのでノイズの混入が少なく、上記ミュート機能により不快な音が出力されたり、Ｓ／Ｎ比の測定値が悪くなるのを防ぐことができる。
【０００８】
図２５は、上述した０データ検出ミュート機能付きの従来のＤ／Ａ変換器の出力回路部の構成例を示している。この出力回路部は、上記図２３に示した回路において、オペアンプ２２の出力端と反転入力端（−）間にアナログスイッチ回路２５を接続し、０データ検出回路２６の出力信号ＭＵＴＥでオン／オフ制御するものである。上記０データ検出回路２６には、マルチビットのデジタル信号が入力され、この０データ検出回路２６でオペアンプ２２の帰還抵抗２４をショートするか否か、換言すればミュートオン／オフを決定している。
【０００９】
このような回路構成では、０データ検出回路２６によって、マルチビットのデジタル信号として一定期間０データが続くのが検出された時に、アナログスイッチ回路２５をオンすれば、オペアンプ２２の帰還抵抗（抵抗２４）をショートしてしまうので、ノイズにより不快な音が出力されたり、Ｓ／Ｎ比の測定値が悪くなるのを防ぐことができる。
【００１０】
しかしながら、上記のような回路構成では、０データ検出によるミュートのオン／オフを行う上で大きな問題がある。それはミュートオン／オフ時にボツ音が発生するというものである。このボツ音はミュートオン時とミュートオフ時のＤＣ値が異なることに起因して発生するものであるが、その原因は以下に述べるように様々である。
【００１１】
まず、デジタルＤＣオフセットによるボツ音の発生である。通常、０データ検出ミュート機能付きＤ／Ａ変換器の出力回路部には、０データの入力時に固定パターンが発生し、有害なビート音を発生するというΣΔ変調器特有の問題を防ぐために、図２６に示すようにΣΔ変調器１１の入力端に加算器２７を設け、ΣΔ変調器１１の入力信号に予め図２７に示すようなデジタルＤＣオフセットを加えることが多い。これにより、当然、上記入力デジタルＤＣオフセットに対応したアナログＤＣオフセットが出力され、ミュートオン／オフ時にボツ音が発生する。
【００１２】
そこで、抵抗１５，１７の他端と抵抗１８の一端との間に加算器２８を設け、デジタルＤＣオフセットをキャンセルするためのアナログＤＣオフセットを加算する方法が採用されている。しかし、素子精度や素子ばらつきなどの影響でＤＣオフセットを完全にはキャンセルできず、多少ＤＣオフセットが残る。
【００１３】
次に、Ｄ／Ａ変換器の波形鈍りや素子ばらつきによるＤＣオフセット、換言すれば、ＤＡＣとしてのＤＣ誤差である。
【００１４】
最後に、オペアンプ２２の入力換算ＤＣオフセットである。図２８に示すように、アナログスイッチ回路２５により帰還抵抗２４をショートしてミュートを行う場合、ＥＯＳなる入力換算ＤＣオフセットを持つオペアンプ２２はミュートオン／オフでこのＥＯＳのＤＣ変位（ミュートオフ時には２ＥＯＳ、ミュートオン時にはＥＯＳ）が発生してボツ音となる。
【００１５】
以上の原因は回路構成の工夫、素子精度の向上、素子ばらつきの抑制などで小さくできるものの、完全になくすことができない。つまりミュートオン／オフでどうしても多少のＤＣ変位が発生し、ボツ音が発生してしまう。
【００１６】
そこで、このボツ音を少しでも小さくするために、上記図２５及び図２６に示した回路におけるアナログスイッチ回路２５に代えて、帰還抵抗２４そのものを可変抵抗とし、段階的に小さく、または大きくする事でボツ音を小さくする技術が考えられた。
【００１７】
すなわち、ミュートオン／オフでＥＭなる電位差を生じるとした場合、アナログスイッチ回路２５で一度にオン／オフすると、図２９に示すように階段状の波形となり耳につくボツ音となる。しかしながら、図３０に示すように段階的に電圧を変化させればボツ音は聴感上小さく聞こえる。この図３０の場合は１５ステップで小さくしている。更に、図３１に示すように、ステップ数を増やして滑らかに変化させれば当然ボツ音をより小さくできる。
【００１８】
図３２は、０データ検出ミュート機能を有し、ボツ音を小さくできるＤＡＣの出力回路部の構成例を示している。マルチビットのデジタル信号は、ΣΔ変調器１１及び０データ検出回路２６に入力される。上記ΣΔ変調器１１から出力されるｍレベルのデジタル出力は、ｍレベルのＤＡＣ３１に供給され、このＤＡＣ３１からのアナログ出力は、抵抗３２，１８，１９を介してオペアンプ２２の反転入力端（−）に供給される。ここで、ΣΔ変調器１１の出力レベルは、一般的にｍ＝１〜１５程度の値である。上記抵抗３２，１８の接続点と接地点ＧＮＤ間にはキャパシタ２０が接続され、上記抵抗１８，１９の接続点と接地点ＧＮＤ間にはキャパシタ２１が接続される。
【００１９】
また、上記オペアンプ２２の非反転入力端（＋）には、基準電位ＶＲＥＦが印加される。この基準電位ＶＲＥＦは、電源ＶＤＤと接地点ＧＮＤ間に直列接続された抵抗３３，３４と、これら抵抗３３，３４の接続点と接地点ＧＮＤ間に接続されたキャパシタ３５とで生成される。
【００２０】
上記オペアンプ２２の出力端と反転入力端（−）間には、キャパシタ２４と可変抵抗回路３６が並列接続されている。上記可変抵抗回路３６は、上記オペアンプ２２の帰還抵抗として働くもので、抵抗値が０〜（２ｎ−１−１）ｒに段階的に変化する。
【００２１】
一方、上記０データ検出回路２６の出力信号は、ｎビットのアップ／ダウン（Ｕ／Ｄ）カウンタ３７に供給される。このカウンタ３７から出力されるｎビットの計数値は、デコーダ３８に供給される。このデコーダ３８は、上記カウンタ３７から出力されるｎビットの計数値をデコードして２ｎ−１のデコード信号を生成し、上記可変抵抗回路３６に供給してその抵抗値を０〜（２ｎ−１−１）ｒに段階的に制御する。
【００２２】
図３３は、上記図３２に示した回路を更に具体的に示したもので、ｍ＝１、ｎ＝４の場合の回路構成例である。この図３３に示す回路では、マルチビットのデジタル信号は、ΣΔ変調器１１及び０データ検出回路２６に入力される。このΣΔ変調器１１の１ビット出力信号ＮＲＺは、アンドゲート１２の一方の入力端に供給されるとともに、反転されてナンドゲート１３の一方の入力端に供給される。上記アンドゲート１２の他方の入力端にはクロック信号ＣＫ１が供給され、上記ナンドゲート１３の他方の入力端には上記クロック信号ＣＫ１が供給される。
【００２３】
上記アンドゲート１２の出力信号ＲＺはインバータ１４を介して抵抗１５の一端に供給され、上記ナンドゲート１３の出力信号ＲＺｎはインバータ１６を介して抵抗１７の一端に供給される。上記抵抗１５，１７の他端は抵抗１８の一端に接続され、この抵抗１８の他端は抵抗１９の一端に接続される。上記抵抗１８の一端と接地点ＧＮＤ間にはキャパシタ２０が接続され、上記抵抗１８の他端と接地点ＧＮＤ間にはキャパシタ２１が接続される。
【００２４】
上記抵抗１９の他端は、オペアンプ２２の反転入力端（−）に接続され、このオペアンプ２２の非反転入力端（＋）には、基準電位ＶＲＥＦが印加される。基準電位ＶＲＥＦは、電源ＶＤＤと接地点ＧＮＤ間に直列接続された抵抗３３，３４と、これら抵抗３３，３４の接続点と接地点ＧＮＤ間に接続されたキャパシタ３５とで生成される。
【００２５】
上記オペアンプ２２の出力端と反転入力端（−）間には、キャパシタ２３と可変抵抗回路３６が並列接続され、出力信号ＰＲＺが反転入力端（−）に帰還されるようになっている。上記可変抵抗回路３６は、抵抗値が０〜１５ｒにｒ単位で段階的に変化する。
【００２６】
上記０データ検出回路２６の出力信号ＺＤは、４ビットのアップ／ダウン（Ｕ／Ｄ）カウンタ３７の入力端子Ｕ／Ｄｉに供給される。このカウンタ３７のクロック入力端子ＣＫには、クロック信号ＣＫ２が供給される。このカウンタ３７の出力端子Ｑ１〜Ｑ４から出力される４ビットの計数値は、デコーダ３８に供給される。このデコーダ３８は、上記カウンタ３７の出力端子Ｑ１〜Ｑ４から出力される４ビットの計数値をデコードしてスイッチ制御信号Ｓ１〜Ｓ１５を生成し、上記可変抵抗回路３６に供給してその抵抗値が０〜１５ｒとなるようにｒ単位で段階的に制御する。
【００２７】
図３４は、上記図３３に示した回路における０データ検出回路２６の構成例を示している。この０データ検出回路２６は、オアゲート４０、フリップフロップ４１、Ｎビットのカウンタ４２及びＲＳフリップフロップ４３から構成されている。
【００２８】
マルチビットのデジタル信号は、オアゲート４０に供給され、このオアゲート４０の出力が上記フリップフロップ４１のデータ入力端Ｄに供給される。このフリップフロップ４１のクロック入力端ＣＫにはクロック信号ＣＫ２が供給され、出力端Ｑは上記Ｎビットカウンタ４２のリセット入力端Ｒ及びＲＳフリップフロップ４３のリセット入力端Ｒにそれぞれ接続される。上記Ｎビットカウンタ４１の入力端子ＣＫには、クロック信号ＣＫ２が供給され、このクロック信号ＣＫ２に応答してカウント動作を行う。このカウンタ４２の最上位ビットＭＳＢは、上記ＲＳフリップフロップ４３のセット入力端Ｓに接続され、このＲＳフリップフロップ４３の出力端Ｑから信号ＺＤが出力される。
【００２９】
上記０データ検出回路２６は、マルチビットのデジタル信号が０データになるとＮビットのカウンタ４２でカウント動作を開始し、このカウンタ４２の最上位ビットまで計数、すなわち所定の期間０データが連続して入力されるとＲＳフリップフロップ４３がセットされ、このＲＳフリップフロップ４３の出力端Ｑから０データの検出信号ＺＤが出力されるようになっている。
【００３０】
図３５は、上記図３３に示した回路における４ビットアップ／ダウンカウンタ３７及びデコーダ３８を抽出して示すブロック図である。上記カウンタ３７は、クロック入力端子ＣＫＵＤｉ、上記０データの検出信号ＺＤが供給される入力端子Ｕ／Ｄｉ、及び出力端子Ｑ１〜Ｑ４を備えている。
【００３１】
上記デコーダ３８には、上記４ビットのアップ／ダウンカウンタ３７の出力信号Ｑ１，Ｑ２，Ｑ３，Ｑ４及びストローブ信号ＳＴＲＯＢＥが供給され、これらの信号をデコードして可変抵抗回路３６の抵抗値Ｒｍｔを段階的に制御するための１６ビットのスイッチ制御信号Ｓ１〜Ｓ１５を出力する。
【００３２】
図３６は、上記図３５に示した４ビットアップ／ダウンカウンタ３７の具体的な構成例を示す回路図である。このカウンタ３７は、フリップフロップ４４〜５１、インバータ５２，５３、ナンドゲート５４，５５、ノアゲート５６、エクスクルーシブノアゲート５７〜６０及びエクスクルーシブオアゲート６１〜６３等を含んで構成されている。
【００３３】
入力端子ＣＫＵＤｉには、フリップフロップ４４，４５のクロック入力端ＣＫが接続される。入力端子Ｕ／Ｄｉには、フリップフロップ５０のデータ入力端Ｄが接続される。また、端子ＣＫＵＤには、フリップフロップ４４のデータ出力端Ｑ、フリップフロップ４５のデータ入力端Ｄ、フリップフロップ４６，５０，５１のクロック入力端ＣＫがそれぞれ接続される。この際、上記フリップフロップ５０，５１のクロック入力端ＣＫには、端子ＣＫＵＤの信号が反転して供給される。この端子ＣＫＵＤの信号は、上記入力端子ＣＫＵＤｉに供給されるクロック信号の４倍の周期のクロック信号となる。
【００３４】
上記フリップフロップ４４のデータ入力端Ｄには、上記インバータ５２の出力端及びナンドゲート５５の第１の入力端が接続されている。上記フリップフロップ４５のデータ出力端Ｑには、上記インバータ５２の入力端が接続され、信号ＨＯＬＤが供給される。上記ナンドゲート５５の出力端には、エクスクルーシブノアゲート５７〜６０の一方の入力端がそれぞれ接続され、信号ＨＯＬＤ’が供給される。上記エクスクルーシブノアゲート５７〜６０の出力端には、フリップフロップ４６〜４９のデータ入力端Ｄがそれぞれ接続される。
【００３５】
上記フリップフロップ４６の出力端Ｑには、エクスクルーシブノアゲート５７の他方の入力端、出力端子Ｑ１、ナンドゲート５４の第１の入力端、ノアゲート５６の第１の入力端、及びエクスクルーシブオアゲート６１の一方の入力端がそれぞれ接続される。
【００３６】
上記フリップフロップ４７の出力端Ｑには、エクスクルーシブノアゲート５８の他方の入力端、出力端子Ｑ２、ナンドゲート５４の第２の入力端、ノアゲート５６の第２の入力端、及びエクスクルーシブオアゲート６２の一方の入力端がそれぞれ接続される。このフリップフロップ４７のクロック入力端ＣＫには、上記エクスクルーシブオアゲート６１の出力端が接続され、信号Ｑ１’が供給される。
【００３７】
上記フリップフロップ４８の出力端Ｑには、エクスクルーシブノアゲート５９の他方の入力端、出力端子Ｑ３、ナンドゲート５４の第３の入力端、ノアゲート５６の第３の入力端、及びエクスクルーシブオアゲート６３の一方の入力端がそれぞれ接続される。このフリップフロップ４８のクロック入力端ＣＫには、上記エクスクルーシブオアゲート６２の出力端が接続され、信号Ｑ２’が供給される。
【００３８】
上記フリップフロップ４９の出力端Ｑには、エクスクルーシブノアゲート６０の他方の入力端、出力端子Ｑ４、ナンドゲート５４の第４の入力端、及びノアゲート５６の第４の入力端がそれぞれ接続される。このフリップフロップ４９のクロック入力端ＣＫには、上記エクスクルーシブオアゲート６３の出力端が接続され、信号Ｑ３’が供給される。
【００３９】
上記フリップフロップ５０のデータ出力端Ｑには、フリップフロップ５１のデータ入力端Ｄが接続され、このフリップフロップ５１のデータ出力端Ｑには、ナンドゲート５４の第５の入力端、ノアゲート５６の第５の入力端、及びエクスクルーシブオアゲート６１，６２，６３の他方の入力端がそれぞれ接続され、信号Ｕ／Ｄがそれぞれ供給される。
【００４０】
更に、上記ナンドゲート５４の出力端はナンドゲート５５の第２の入力端に接続されて、信号ＡＬＬ１／（符号の後に付けた“／”は反転信号、すなわちバーを意味する）が供給される。また、上記ノアゲート５６の出力端はインバータ５３の入力端に接続され、このインバータ５３の出力端がナンドゲート５５の第３の入力端に接続され、信号ＡＬＬ０が供給されるようになっている。
【００４１】
図３７（ａ），（ｂ），（ｃ）はそれぞれ、上記図３５に示した回路におけるデコーダ３８の構成例を示しており、（ａ）図は具体的な回路図、（ｂ）図は（ａ）図におけるシフトレジスタのシンボル図、（ｃ）図は（ｂ）図に示したシフトレジスタの詳細な構成例を示す回路図である。
【００４２】
上記デコーダ３８は、アンドゲート７１〜７８、インバータ７９〜８６、ナンドゲート８７〜１０１及びシフトレジスタ１０２〜１１６を含んで構成されている。アップ／ダウンカウンタ３７のカウント出力Ｑ１は、インバータ７９の入力端に供給されるとともに、反転されてアンドゲート７１，７３の一方の入力端に供給される。カウント出力Ｑ２は、インバータ８０の入力端に供給されるとともに、反転されて上記アンドゲート７１の他方の入力端及びアンドゲート７２の一方の入力端に供給される。カウント出力Ｑ３は、インバータ８１の入力端に供給されるとともに、反転されてアンドゲート７５，７７の一方の入力端に供給される。更に、カウント出力Ｑ４は、インバータ８２の入力端に供給されるとともに、反転されてアンドゲート７５の他方の入力端及びアンドゲート７６の一方の入力端に供給される。
【００４３】
上記インバータ７９の出力信号は、反転されてアンドゲート７２の他方の入力端に供給されるとともに、反転されてアンドゲート７４の一方の入力端に供給される。上記インバータ８０の出力信号は、反転されてアンドゲート７３の他方の入力端に供給されるとともに、反転されてアンドゲート７４の他方の入力端に供給される。上記インバータ８１の出力信号は、反転されてアンドゲート７６の他方の入力端に供給されるとともに、反転されてアンドゲート７８の一方の入力端に供給される。上記インバータ８２の出力信号は、反転されて上記アンドゲート７７，７８の他方の入力端に供給される。
【００４４】
上記カウンタ３７の各カウント出力Ｑ１，Ｑ２，Ｑ３，Ｑ４をそれぞれＡ，Ｂ，Ｃ，Ｄとおくと、アンドゲート７１の論理出力はＡ／＊Ｂ／、アンドゲート７２の論理出力はＡ＊Ｂ／、アンドゲート７３の論理出力はＡ／＊Ｂ、アンドゲート７４の論理出力はＡ＊Ｂ、アンドゲート７５の論理出力はＣ／＊Ｄ／、アンドゲート７６の論理出力はＣ＊Ｄ／、アンドゲート７７の論理出力はＣ／＊Ｄ、アンドゲート７８の論理出力はＣ＊Ｄとなる。
【００４５】
なお、ここで符号の後に付けた“／”はバーを意味しており、Ａ／，Ｂ／，Ｃ／，Ｄ／はそれぞれＡ，Ｂ，Ｃ，Ｄの反転信号である。
【００４６】
上記アンドゲート７１の出力信号はナンドゲート９０，９４，９８の一方の入力端にそれぞれ供給され、上記アンドゲート７２の出力信号はナンドゲート８７，９１，９５，９９の一方の入力端に供給される。また、上記アンドゲート７３の出力信号はナンドゲート８８，９２，９６，１００の一方の入力端に供給され、上記アンドゲート７４の出力信号はナンドゲート８９，９３，９７，１０１の一方の入力端に供給される。上記アンドゲート７５の出力信号は上記ナンドゲート８７〜８９の他方の入力端に供給される。上記アンドゲート７６の出力信号はナンドゲート９０〜９３の他方の入力端に供給される。また、上記アンドゲート７７の出力信号はナンドゲート９４〜９７の他方の入力端に接続される。更に、上記アンドゲート７８の出力信号はナンドゲート９８〜１０１の他方の入力端に供給される。上記各ナンドゲート８７〜１０１の出力信号は、シフトレジスタ１０２〜１１６のデータ入力端Ｄにそれぞれ反転して供給される。
【００４７】
上記各シフトレジスタ１０３，１０５，１０７，１０９，１１１，１１３，１１５のクロック入力端ＣＫには、ストローブ信号ＳＴＲＯＢＥがインバータ８３〜８５を介して供給され、上記各シフトレジスタ１０２，１０４，１０６，１０８，１１０，１１２，１１４，１１６のクロック入力端ＣＫには、ストローブ信号ＳＴＲＯＢＥがインバータ８３，８４，８６を介して供給される。そして、上記各シフトレジスタ１０２〜１１６の出力端Ｑからスイッチ制御信号Ｓ１〜Ｓ１５を出力するようになっている。
【００４８】
図３７（ｂ）のシンボル図で示す各シフトレジスタ１０３〜１１６はそれぞれ、図３７（ｃ）に示すように構成されている。すなわち、クロック信号φ／（クロック信号φと逆相の信号）で制御されるクロックドインバータ１２０，１２１、クロック信号φで制御されるクロックドインバータ１２２，１２３及びインバータ１２４，１２５を含んで構成されている。上記クロックドインバータ１２０、インバータ１２４、クロックドインバータ１２３及びインバータ１２５は、出力端と入力端が順次縦続接続されている。クロックドインバータ１２２の入力端はインバータ１２４の出力端に接続され、出力端はこのインバータ１２４の入力端に接続される。クロックドインバータ１２１の入力端はインバータ１２５の出力端に接続され、出力端はこのインバータ１２５の入力端に接続される。そして、入力されたデータをインバータ１２６で反転して取り込むようになっている。
【００４９】
図３８は、上記図３３に示したデコーダ３８の動作について説明するための真理値を示す図であり、上記図３７に示した回路の論理動作をまとめて示している。入力信号Ａ，Ｂ，Ｃ，Ｄのレベルの組み合わせに応じてスイッチ制御信号Ｓ１〜Ｓ１５が選択的に“Ｈ”レベルになり、可変抵抗回路３６の抵抗値が１５／１５〜０／１５に変化するように制御する。例えば、入力信号Ａ，Ｂ，Ｃ，Ｄが全て“０”レベルの時には可変抵抗回路３６の抵抗値Ｒｍｔが最大（ＡＴＴ＝１５／１５）となる。入力信号Ａが“１”レベルで、入力信号Ｂ，Ｃ，Ｄが“０”レベルの時には、スイッチ制御信号Ｓ１が“Ｈ”レベルとなり、ＡＴＴ＝１４／１５となる。以下、同様に入力信号のレベルに応じてＡＴＴが１／１５ずつ減少し、入力信号Ａ，Ｂ，Ｃ，Ｄが全て“１”レベルになると、スイッチ制御信号Ｓ１５が“Ｈ”レベルとなり、可変抵抗回路３６の抵抗値Ｒｍｔは最小（ＡＴＴ＝０／１５）となる。
【００５０】
図３９（ａ），（ｂ），（ｃ）はそれぞれ、上記図３３に示した回路における可変抵抗回路（帰還抵抗）３６の具体的な構成例を示すもので、（ａ）図は全体の回路図、（ｂ）図は（ａ）図に示した回路におけるアナログスイッチ回路のシンボル図、（ｃ）図は（ｂ）図に示したアナログスイッチ回路の詳細な構成例を示す回路図である。
【００５１】
この可変抵抗回路３６は、各々の抵抗値がｒの抵抗Ｒ１〜Ｒ１５とアナログスイッチ回路ＳＷ１〜ＳＷ１５を含んで構成されている。上記抵抗Ｒ１〜Ｒ１５は、オペアンプ２２の反転入力端（−）と出力端間に直列接続される。アナログスイッチ回路ＳＷ１〜ＳＷ１５の電流通路はそれぞれ、各抵抗Ｒ１〜Ｒ１５の接続点とオペアンプ１９の反転入力端（−）間に接続されており、上記デコーダ３８から出力されるスイッチ制御信号Ｓ１〜Ｓ１５が供給されて選択的にオン／オフ制御される。これによって、オペアンプ２２の帰還抵抗が抵抗値ｒの単位で０〜１５ｒに段階的に変化し、図３０で示したようにミュートオン／オフによるＤＣ変位は滑らかに移行してボツ音を減少させるようになっている。
【００５２】
図３９（ｂ）のシンボル図に示す上記アナログスイッチ回路ＳＷ１〜ＳＷ１５はそれぞれ、例えば図３９（ｃ）に示すように、Ｐチャネル型ＭＯＳトランジスタＰ１，Ｐ２，Ｐ３、Ｎチャネル型ＭＯＳトランジスタＮ１，Ｎ２及びインバータＩＮＶ１で構成されている。上記ＭＯＳトランジスタＰ１とＮ１の電流通路は並列接続され、上記ＭＯＳトランジスタＰ２とＮ２の電流通路は並列接続されている。ＭＯＳトランジスタＰ１，Ｎ１の電流通路は、アナログスイッチ回路ＳＷの端子ｉと端子ｏ間に接続される。
【００５３】
アナログスイッチ回路ＳＷの端子ｃには、インバータＩＮＶ１の入力端が接続され、このインバータＩＮＶ１の出力端にはＭＯＳトランジスタＰ１，Ｐ２のゲートが接続される。ＭＯＳトランジスタＮ２，Ｐ２の電流通路の一端は上記ＭＯＳトランジスタＰ１のバックゲートに接続され、他端は端子ｏに接続される。また、上記ＭＯＳトランジスタＰ１のバックゲートと電源ＶＤＤ間には、ＭＯＳトランジスタＰ３の電流通路が接続され、このＭＯＳトランジスタＰ３のゲートはＭＯＳトランジスタＮ１，Ｎ２のゲート及び上記端子ｃに接続される。そして、上記ＭＯＳトランジスタＮ１，Ｎ２のバックゲートは接地点ＧＮＤに接続され、上記ＭＯＳトランジスタＰ２，Ｐ３のバックゲートは電源ＶＤＤに接続されている。
【００５４】
この図３９（ｃ）に示すアナログスイッチ回路は、オン抵抗が小さいという特長を持っている。
【００５５】
図４０及び図４１はそれぞれ、上記図３３乃至図３９に示した回路の動作を説明するためのタイミングチャートである。ここでは、主に０データ検出ミュート回路２６と４ビットアップ／ダウンカウンタ３７の動作に着目して示している。
【００５６】
まず、アップ／ダウンカウンタ３７が０の状態では、可変抵抗回路３６の抵抗値Ｒｍｔは１５ｒで通常状態である。
【００５７】
ＤＡＣへの入力が一定期間０データであると、０データ検出回路２６の出力信号ＺＤが“Ｈ”レベル、すなわちアップ／ダウンカウンタ３７の入力端子Ｕ／Ｄｉが“Ｈ”レベルとなる。入力端子Ｕ／Ｄｉが“Ｈ”レベルとなると、このカウンタ３７はアップカウント動作をスタートし、カウンタ３７の計数値が１，２，３，…とカウントアップして行く。これに従って、デコーダ３８のスイッチ制御信号Ｓ１，Ｓ２，Ｓ３，…が順次“Ｈ”レベルとなり、それに対応したアナログスイッチ回路ＳＷ１，ＳＷ２，ＳＷ３，…が順次オンし、可変抵抗回路３６の抵抗値Ｒｍｔは１４ｒ，１３ｒ，１２ｒ，…と小さくなって行く。そして、最終的にスイッチ制御信号Ｓ１５が“Ｈ”レベルとなり、可変抵抗回路３６はショート状態（カウンタの状態は１５）となりミュートオンとなる。
【００５８】
逆に、ＤＡＣ入力が０データでなくなると、信号ＺＤは瞬時に“Ｌ”レベル、すなわちアップ／ダウンカウンタ３７の入力端Ｕ／Ｄｉが“Ｌ”レベルとなる。入力端Ｕ／Ｄｉが“Ｌ”レベルとなると、アップ／ダウンカウンタ３７はダウンカウント動作をスタートし、カウンタ３７の計数値が１４，１３，１２，…と下がって行く。これに従って、デコーダ３８から出力されるスイッチ制御信号Ｓ１４，Ｓ１３，Ｓ１２，…が順次“Ｈ”レベルとなり、それに対応したアナログスイッチ回路ＳＷ１４，ＳＷ１３，ＳＷ１２，…がオンし、可変抵抗回路３６の抵抗値Ｒｍｔはｒ，２ｒ，３ｒ，…と大きくなって行く。そして、最終的にカウンタ３７の計数値が０となり、全てのアナログスイッチ回路ＳＷ１〜ＳＷ１５がオフ状態となって、可変抵抗回路３６の抵抗値Ｒｍｔは通常時の１５ｒとなりミュートオフとなる。
【００５９】
なお、図４１の期間Ｔ１に示すように、０データの連続回数が少なく、カウンタ３７の計数値が１５に達する前にＤＡＣ入力が０データでなくなると、その時点からダウンカウント動作となり、フェードアウトの状態からフェードインになるので、ミュートオンにはならない。
【００６０】
また、期間Ｔ２に示すように、０データの連続回数が少なく、カウンタ３７の計数値が１５に達する前にＤＡＣ入力が０データでなくなり、ダウンカウント動作となった後、再び０データが検出されると、フェードアウトの状態からフェードイン、フェードアウトと繰り返す。
【００６１】
図４２は、ＤＡＣのフィルタアンプ部が差動アンプ形式である場合のミュート回路の構成例を示す回路図である。この場合は帰還抵抗のみでなく、非反転入力端（＋）と基準電位（ＶＲＥＦ）の間の抵抗値も変化させる必要がある。
【００６２】
図４２に示す回路において、前記図３２と同一構成部には同じ符号を付してその詳細な説明は省略する。すなわち、ｍレベルＤＡＣ３１’の第１のアナログ出力は抵抗３２−１，１８−１，１９−１を介してオペアンプ２２の反転入力端（−）に供給され、第２のアナログ出力（第１のアナログ出力の反転）は抵抗３２−２，１８−２，１９−２を介してオペアンプ２２の非反転入力端（＋）に供給される。キャパシタ２０の一方の電極は上記抵抗３２−１と１８−１との接続点に接続され、他方の電極は上記抵抗３２−２と１８−２との接続点に接続される。また、キャパシタ２１の一方の電極は上記抵抗１８−１と１９−１との接続点に接続され、他方の電極は上記抵抗１８−２と１９−２との接続点に接続される。
【００６３】
上記オペアンプ２２の非反転入力端（＋）には可変抵抗回路３９が設けられ、上記デコーダ３８の出力信号で抵抗値Ｒｍｔが抵抗値ｒの単位で０〜（２ｎ−１）ｒに段階的に制御される。
【００６４】
図４３は、上記図４２に示した回路の具体例を示す回路図である（ｍ＝１、ｎ＝４）。アンドゲート１２の出力信号ＲＺは、インバータ１４−１の入力端に供給されると共に、インバータ１０−１を介してインバータ１４−２の入力端に供給される。また、ナンドゲート１３の出力信号ＲＺｎは、インバータ１６−１の入力端に供給されると共に、インバータ１０−２を介してインバータ１６−２の入力端に供給される。上記各インバータ１４−１，１６−１，１４−２，１６−２の出力端にはそれぞれ、抵抗１５−１，１７−１，１５−２，１７−２の一端が接続される。そして、上記抵抗１５−１，１７−１の他端が共通接続されて抵抗１８−１の一端に接続され、上記抵抗１５−２，１７−２の他端が共通接続されて抵抗１８−２の一端に接続される。
【００６５】
ところで、極力ボツ音を小さくするためには、図３０と図３１を比較すると分かるように、ミュートオン／オフ時の波形をより滑らかにする必要がある。
【００６６】
ここで、図３２及び図３３に示した回路でオペアンプ２２の帰還抵抗（図３９（ａ）に示した可変抵抗回路３６）の変化ステップ数を２倍にすることを考えてみる。
【００６７】
図４４は、変化ステップ数を２倍にできる可変抵抗回路３６’の構成例を示す回路図である。図示する如く、端子ＩＮとＯＵＴ間に直列接続された３１個の抵抗と、端子ＩＮとＯＵＴ間に接続された１個のアナログスイッチ回路、及び各抵抗の接続点と端子ＩＮ間に接続された３０個のアナログスイッチ回路が必要となる。すなわち、回路規模が２倍になっていることが分かる。
【００６８】
図４５（ａ）は、上記図４４に示した回路におけるアナログスイッチ回路のシンボル図、図４５（ｂ）は、詳細な構成例を示す回路図である。このアナログスイッチ回路は、端子ｉと端子ｏ間に電流通路が並列接続されたＰチャネル型ＭＯＳトランジスタＰ４、Ｎチャネル型ＭＯＳトランジスタＮ４及びインバータＩＮＶ２で構成されている。インバータＩＮＶ２の入力端は端子ｃに接続され、その出力端はＭＯＳトランジスタＰ４のゲートに接続されている。このＭＯＳトランジスタＰ４のバックゲートは電源ＶＤＤに接続され、上記ＭＯＳトランジスタＮ４のバックゲートは接地点ＧＮＤに接続されている。
【００６９】
このような比較的素子数の少ないアナログスイッチ回路を用いたとしても、抵抗値の変化ステップ数を増加させようとすると大幅な回路規模の増大は避けられない。
【００７０】
また、上記図４４及び図４５（ａ），（ｂ）に示したアナログスイッチ回路に、スイッチ制御信号Ｓ１〜Ｓ３１を供給するデコーダ３８’も、図４６及び図４７（ａ），（ｂ），（ｃ）に示すように大規模となり、回路規模がほぼ２倍になっている。
【００７１】
図４８に、上記図４７に示したデコーダ３８’における入力信号Ａ，Ｂ，Ｃ，Ｄ，Ｅとスイッチ選択信号Ｓ１〜Ｓ３１との関係、及びミュート回路の状態の真理値を示す。
【００７２】
図４７（ａ），（ｂ），（ｃ）では、図３７（ａ），（ｂ），（ｃ）で示した回路におけるシフトレジスタを、素子数の少ないラッチ回路で構成しているが、回路規模は大幅に増大している。
【００７３】
なお、アップ／ダウンカウンタ３７’の回路規模はあまり大きくならないが、帰還抵抗３６’とデコーダ３８’の回路規模が２倍になることで全体の回路規模はかなり大きくなってしまう。
【００７４】
更に、ステップ数を４倍にすると帰還抵抗とデコーダの回路規模が４倍となり非常に負担が大きくなってしまう。また、ＤＡＣのフィルタアンプ部が差動アンプ形式の場合には、オペアンプの帰還抵抗のみでなく、非反転入力端と基準電位の間の抵抗も同様に構成する必要があるので、より回路規模が増大することになる。
【００７５】
【発明が解決しようとする課題】
上述したように、従来の可変抵抗回路は、ステップ数を多くしようとすると回路規模の増大を招くという問題があった。
【００７６】
また、上記可変抵抗回路を帰還抵抗に用いたＤ／Ａ変換器では、ボツ音を小さくするために帰還抵抗のステップ数を多くしようとすると、帰還抵抗及びデコーダの回路規模が非常に大きくなり、コストの上昇を招く原因になるという問題があった。
【００７７】
この発明は、上記事情に鑑みてなされたもので、その目的は、回路規模の増大を抑制しつつステップ数を多くできる可変抵抗回路を提供することにある。
【００７８】
また、この発明の他の目的は、帰還抵抗及びデコーダの回路規模の増大を招くことなく、等価的に帰還抵抗の抵抗値を変化させるステップ数を増やすことができる０データ検出ソフトミュート機能付きの１ビットＤ／Ａ変換器を提供することにある。
【００７９】
この発明の更に他の目的は、大幅な回路規模の増大を抑制しつつ、低コストで高性能な０データ検出ソフトミュート機能付きの１ビットＤ／Ａ変換器を提供することにある。
【００８０】
【課題を解決するための手段】
上記目的を達成するために、この発明の請求項１に記載した可変抵抗回路は、ｎ個（ｎは２以上の正の整数）の抵抗を直列接続し、得られた合成抵抗の一端と各抵抗の他端間にそれぞれ対応して第１のデジタル制御スイッチ群を設け、これら第１のデジタル制御スイッチ群がカウンタのＬＳＢに対応する出力信号以外の出力信号に従って選択的にオン／オフ制御されることにより、合成抵抗値が段階的に変化する第１のデジタル制御可変抵抗器と、２個の抵抗を並列接続し、一方の抵抗に第２のデジタル制御スイッチを直列接続し、この第２のデジタル制御スイッチを前記カウンタのＬＳＢに対応する出力信号でオン／オフ制御するようにした第２のデジタル制御可変抵抗器と、直列接続された前記第１，第２のデジタル制御可変抵抗器の両端間に設けられ、前記カウンタが特定の値になった時にオン制御されて前記第１，第２のデジタル制御可変抵抗器の両端をショートする第３のデジタル制御スイッチとを備えたことを特徴としている。
【００８１】
請求項２に記載したように、請求項１の可変抵抗回路において、前記第１のデジタル制御可変抵抗器中のｎ個の抵抗の抵抗値、及び前記第２のデジタル制御可変抵抗器中の２個の抵抗の抵抗値はそれぞれ実質的に等しいことを特徴とする。
【００８２】
請求項３に記載したように、請求項１または２の可変抵抗回路において、前記第１のデジタル制御スイッチ群及び前記第２のデジタル制御スイッチはそれぞれ、Ｎチャネル型ＭＯＳトランジスタ単独、またはＰチャネル型ＭＯＳトランジスタ単独で構成され、前記第３のデジタル制御スイッチは、Ｎチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタの組み合わせで構成されることを特徴とする。
【００８３】
また、この発明の請求項４に記載したＤ／Ａ変換器は、マルチビットのデジタル信号を１ビットの信号に変換し、この１ビットの信号を反転アンプ形式のアナログローパスフィルタを通してアナログ出力するようにして成り、前記マルチビットのデジタル信号が一定期間オール０であることを検出してカウンタを動作させ、このカウンタの計数値に基づいて、前記アナログローパスフィルタにおける反転アンプの帰還抵抗を段階的に小さくし、最終的にショートしてＤ／Ａ変換出力を基準電位に固定する０データ検出ソフトミュート機能付きの１ビットＤ／Ａ変換器において、前記帰還抵抗は、ｎ個（ｎは２以上の正の整数）の抵抗を直列接続し、得られた合成抵抗の一端と各抵抗の他端間にそれぞれ対応して第１のデジタル制御スイッチ群を設け、これら第１のデジタル制御スイッチ群がカウンタのＬＳＢに対応する出力信号以外の出力信号に従って選択的にオン／オフ制御されることにより、合成抵抗値が段階的に変化する第１のデジタル制御可変抵抗器と、２個の抵抗を並列接続し、一方の抵抗に第２のデジタル制御スイッチを直列接続し、この第２のデジタル制御スイッチを前記カウンタのＬＳＢに対応する出力信号でオン／オフ制御するようにした第２のデジタル制御可変抵抗器と、直列接続された前記第１，第２のデジタル制御可変抵抗器の両端間に設けられ、前記カウンタが特定の値になった時にオン制御されて前記第１，第２のデジタル制御可変抵抗器の両端をショートする第３のデジタル制御スイッチとを備えたことを特徴としている。
【００８４】
請求項５に記載したように、請求項４のＤ／Ａ変換器において、前記第１のデジタル制御可変抵抗器中のｎ個の抵抗の抵抗値、及び前記第２のデジタル制御可変抵抗器中の２個の抵抗の抵抗値はそれぞれ実質的に等しいことを特徴とする。
【００８５】
請求項６に記載したように、請求項４または５のＤ／Ａ変換器において、前記第１のデジタル制御スイッチ群及び前記第２のデジタル制御スイッチはそれぞれ、Ｎチャネル型ＭＯＳトランジスタ単独、またはＰチャネル型ＭＯＳトランジスタ単独で構成され、前記第３のデジタル制御スイッチは、Ｎチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタの組み合わせで構成されることを特徴とする。
【００８６】
更に、この発明の請求項７に記載した可変抵抗回路は、ｎ個（ｎは２以上の正の整数）の抵抗を直列接続し、得られた合成抵抗の一端と各抵抗の他端間にそれぞれ対応して第１のデジタル制御スイッチ群を設け、これら第１のデジタル制御スイッチ群がカウンタのＬＳＢに対応する出力信号とその１つ上位のビット信号以外の出力信号に従って選択的にオン／オフ制御されることにより、合成抵抗値が段階的に変化する第１のデジタル制御可変抵抗器と、４個の抵抗を並列接続し、これらの抵抗の内の３個の抵抗にそれぞれ第２のデジタル制御スイッチ群を直列接続し、これらの第２のデジタル制御スイッチ群を前記カウンタのＬＳＢに対応する出力信号とその１つ上位のビット信号でオン／オフ制御するようにした第２のデジタル制御可変抵抗器と、直列接続された前記第１，第２のデジタル制御可変抵抗器の両端間に設けられ、前記カウンタが特定の値になった時にオン制御されて前記第１，第２のデジタル制御可変抵抗器の両端をショートする第３のデジタル制御スイッチとを備えたことを特徴としている。
【００８７】
請求項８に記載したように、請求項７の可変抵抗回路において、前記第１のデジタル制御可変抵抗器中のｎ個の抵抗の抵抗値及び前記第２のデジタル制御可変抵抗器中の前記第２のデジタル制御スイッチ群が直列接続されていない抵抗の抵抗値はｒでそれぞれ実質的に等しく、且つ第２のデジタル制御スイッチ群が直列接続された３個の抵抗の抵抗値はそれぞれ３ｒ，ｒ，ｒ／３であることを特徴とする。
【００８８】
請求項９に記載したように、請求項７または８の可変抵抗回路において、前記第１のデジタル制御スイッチ群及び前記第２のデジタル制御スイッチ群はそれぞれ、Ｎチャネル型ＭＯＳトランジスタ単独、またはＰチャネル型ＭＯＳトランジスタ単独で構成され、前記第３のデジタル制御スイッチは、Ｎチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタの組み合わせで構成されることを特徴とする。
【００８９】
また、この発明の請求項１０に記載したＤ／Ａ変換器は、マルチビットのデジタル信号を１ビットの信号に変換し、この１ビットの信号を反転アンプ形式のアナログローパスフィルタを通してアナログ出力するようにして成り、前記マルチビットのデジタル信号が一定期間オール０であることを検出してカウンタを動作させ、このカウンタの計数値に基づいて、前記アナログローパスフィルタにおける反転アンプの帰還抵抗を段階的に小さくし、最終的にショートしてＤ／Ａ変換出力を基準電位に固定する０データ検出ソフトミュート機能付きの１ビットＤ／Ａ変換器において、前記帰還抵抗は、ｎ個（ｎは２以上の正の整数）の抵抗を直列接続し、得られた合成抵抗の一端と各抵抗の他端間にそれぞれ対応して第１のデジタル制御スイッチ群を設け、これら第１のデジタル制御スイッチ群がカウンタのＬＳＢに対応する出力信号とその１つ上位のビット信号以外の出力信号に従って選択的にオン／オフ制御されることにより、合成抵抗値が段階的に変化する第１のデジタル制御可変抵抗器と、４個の抵抗を並列接続し、これらの抵抗の内の３個の抵抗にそれぞれ第２のデジタル制御スイッチ群を直列接続し、これらの第２のデジタル制御スイッチ群を前記カウンタのＬＳＢに対応する出力信号とその１つ上位のビット信号でオン／オフ制御するようにした第２のデジタル制御可変抵抗器と、直列接続された前記第１，第２のデジタル制御可変抵抗器の両端間に設けられ、前記カウンタが特定の値になった時にオン制御されて前記第１，第２のデジタル制御可変抵抗器の両端をショートする第３のデジタル制御スイッチとを備えたことを特徴としている。
【００９０】
請求項１１に記載したように、請求項１０のＤ／Ａ変換器において、前記第１のデジタル制御可変抵抗器中のｎ個の抵抗の抵抗値及び前記第２のデジタル制御可変抵抗器中の前記第２のデジタル制御スイッチ群が直列接続されていない抵抗の抵抗値はｒでそれぞれ実質的に等しく、且つ第２のデジタル制御スイッチ群が直列接続された３個の抵抗の抵抗値はそれぞれ３ｒ，ｒ，ｒ／３であることを特徴とする。
【００９１】
請求項１２に記載したように、請求項１０または１１のＤ／Ａ変換器において、前記第１のデジタル制御スイッチ群及び前記第２のデジタル制御スイッチ群はそれぞれ、Ｎチャネル型ＭＯＳトランジスタ単独、またはＰチャネル型ＭＯＳトランジスタ単独で構成され、前記第３のデジタル制御スイッチは、Ｎチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタの組み合わせで構成されることを特徴とする。
【００９２】
更にまた、この発明の請求項１３に記載した可変抵抗回路は、ｎ個（ｎは２以上の正の整数）の抵抗を直列接続し、得られた合成抵抗の一端と各抵抗の他端間にそれぞれ対応して第１のデジタル制御スイッチ群を設け、これら第１のデジタル制御スイッチ群がカウンタの上位ビット側の出力信号に従って選択的にオン／オフ制御されることにより、合成抵抗値が段階的に変化する第１のデジタル制御可変抵抗器と、ｍ個（ｍは２以上の正の整数）の抵抗を並列接続し、これらの抵抗の内の（ｍ−１個）の抵抗にそれぞれ第２のデジタル制御スイッチを直列接続し、この第２のデジタル制御スイッチを前記カウンタの下位ビット側の出力信号でオン／オフ制御するようにした第２のデジタル制御可変抵抗器と、直列接続された前記第１，第２のデジタル制御可変抵抗器の両端間に設けられ、前記カウンタが特定の値になった時にオン制御されて前記第１，第２のデジタル制御可変抵抗器の両端をショートする第３のデジタル制御スイッチとを備えたことを特徴としている。
【００９３】
この発明の請求項１４に記載したＤ／Ａ変換器は、マルチビットのデジタル信号を１ビットの信号に変換し、この１ビットの信号を反転アンプ形式のアナログローパスフィルタを通してアナログ出力するようにして成り、前記マルチビットのデジタル信号が一定期間オール０であることを検出してカウンタを動作させ、このカウンタの計数値に基づいて、前記アナログローパスフィルタにおける反転アンプの帰還抵抗を段階的に小さくし、最終的にショートしてＤ／Ａ変換出力を基準電位に固定する０データ検出ソフトミュート機能付きの１ビットＤ／Ａ変換器において、前記帰還抵抗は、ｎ個（ｎは２以上の正の整数）の抵抗を直列接続し、得られた合成抵抗の一端と各抵抗の他端間にそれぞれ対応して第１のデジタル制御スイッチ群を設け、これら第１のデジタル制御スイッチ群がカウンタの上位ビット側の出力信号に従って選択的にオン／オフ制御されることにより、合成抵抗値が段階的に変化する第１のデジタル制御可変抵抗器と、ｍ個（ｍは２以上の正の整数）の抵抗を並列接続し、これらの抵抗の内の（ｍ−１個）の抵抗にそれぞれ第２のデジタル制御スイッチを直列接続し、この第２のデジタル制御スイッチを前記カウンタの下位ビット側の出力信号でオン／オフ制御するようにした第２のデジタル制御可変抵抗器と、直列接続された前記第１，第２のデジタル制御可変抵抗器の両端間に設けられ、前記カウンタが特定の値になった時にオン制御されて前記第１，第２のデジタル制御可変抵抗器の両端をショートする第３のデジタル制御スイッチとを備えたことを特徴としている。
【００９４】
請求項１のような構成によれば、１個の抵抗と第２のデジタル制御スイッチ及びその制御用の端子を付加することで、可変抵抗回路のステップ数を２倍にすることが可能である。これにより、回路規模の増大を抑制しつつ、等価的に抵抗値を変化させるステップ数を増やすことができる。
【００９５】
請求項２に示すように、各抵抗の抵抗値を各デジタル制御スイッチのオン抵抗の影響を含めて実質的に等しく設定すれば、例えば各抵抗の抵抗値をｒとすると、可変抵抗回路の合成抵抗値を、０〜（ｎ＋１）×ｒの範囲で、ｒ／２のステップで可変にできる。
【００９６】
請求項３に示すように、デジタル制御スイッチを構成すれば、デジタル制御スイッチ部分の回路規模が半分以下になるので更に回路規模を小さくすることが可能となる。
【００９７】
請求項４のような構成によれば、帰還抵抗及びデコーダの回路規模の増大を招くことなく、等価的に帰還抵抗の抵抗値を変化させるステップ数を増やすことができる。これによって、低コストで高性能なボツ音レスのソフトミュート機能付きの１ビットＤ／Ａ変換器を構成できる。特に、ＩＣ回路では性能とコストの両面で非常に有利となる。
【００９８】
請求項５に示すように、各抵抗の抵抗値を各デジタル制御スイッチのオン抵抗の影響を含めて実質的に等しく設定すれば、例えば各抵抗の抵抗値をｒとすると、可変抵抗回路の合成抵抗値を、０〜（ｎ＋１）×ｒの範囲で、ｒ／２のステップで可変にできる。
【００９９】
請求項６に示すように、デジタル制御スイッチを構成すれば、帰還抵抗のデジタル制御スイッチ部分の回路規模が半分以下になるので更に回路規模を小さくすることが可能となる。しかも、第３のデジタル制御スイッチは、ミュート中は継続的にオン状態となるが、例えばノイズが発生した場合にも非線形性によりＤＣ電位が発生しないようにできる。
【０１００】
請求項７のような構成によれば、３個の抵抗と３個の第２のデジタル制御スイッチ群及びその制御端子を付加することで、可変抵抗回路のステップ数を４倍にすることが可能である。これにより、回路規模の増大を抑制しつつ、等価的に抵抗値を変化させるステップ数を増やすことができる。
【０１０１】
請求項８に示すように、各抵抗の抵抗値を設定すれば、可変抵抗回路の合成抵抗値を、０〜（ｎ＋１）×ｒの範囲で、ｒ／４のステップで可変にできる。
【０１０２】
請求項９に示すように、デジタル制御スイッチを構成すれば、帰還抵抗のデジタル制御スイッチ部分の回路規模が半分以下になるので更に回路規模を小さくすることが可能となる。
【０１０３】
請求項１０のような構成によれば、帰還抵抗及びデコーダの回路規模の増大を招くことなく、等価的に帰還抵抗の抵抗値を変化させるステップ数を４倍に増やすことができる。特に、ＩＣ回路では性能とコストの両面で非常に有利となる。
【０１０４】
請求項１１に示すように、帰還抵抗の合成抵抗値を、０〜（ｎ＋１）×ｒの範囲で、ｒ／４のステップで可変にできる。
【０１０５】
請求項１２に示すように、デジタル制御スイッチを構成すれば、帰還抵抗のデジタル制御スイッチ部分の回路規模が半分以下になるので更に回路規模を小さくすることが可能となる。また、ミュート中は継続的に帰還抵抗がショートされた状態となるが、例えばノイズが発生した場合にも非線形性によりＤＣ電位が発生しないようにできる。
【０１０６】
請求項１３のような構成によれば、（ｍ−１）個の抵抗と（ｍ−１）個の第２のデジタル制御スイッチ群及びその制御用の端子を付加することで、可変抵抗回路のステップ数をｍ倍にすることが可能である。これにより、回路規模の増大を抑制しつつ、等価的に抵抗値を変化させるステップ数を増やすことができる。
【０１０７】
請求項１４のような構成によれば、帰還抵抗及びデコーダの回路規模の増大を招くことなく、等価的に帰還抵抗の抵抗値を変化させるステップ数をｍ倍に増やすことができる。これによって、低コストで高性能なボツ音レスのソフトミュート機能付きの１ビットＤ／Ａ変換器を構成できる。特に、ＩＣ回路では性能とコストの両面で非常に有利となる。
【０１０８】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【０１０９】
［第１の実施の形態］
図１は、この発明の第１の実施の形態に係る可変抵抗回路及びＤ／Ａ変換器について説明するためのもので、０データ検出ミュート機能を有し、ボツ音を小さくできるＤＡＣの出力回路部の構成例を示している。マルチビットのデジタル信号は、ΣΔ変調器２１１及び０データ検出回路２２６に入力される。上記ΣΔ変調器２１１から出力されるｍレベルのデジタル出力は、ｍレベルのＤＡＣ２３１に供給され、このＤＡＣ２３１からのアナログ出力は、抵抗２３２，２１８，２１９を介してオペアンプ２２２の反転入力端（−）に供給される。ここで、ΣΔ変調器２１１の出力レベルは、一般的にｍ＝１〜１５程度の値である。
【０１１０】
上記抵抗２３２，２１８の接続点と接地点ＧＮＤ間には、キャパシタ２２０が接続され、上記抵抗２１８，２１９の接続点と接地点ＧＮＤ間にはキャパシタ２２１が接続されている。
【０１１１】
また、上記オペアンプ２２２の非反転入力端（＋）には、基準電位ＶＲＥＦが印加される。この基準電位ＶＲＥＦは、電源ＶＤＤと接地点ＧＮＤ間に直列接続された抵抗２３３，２３４と、これら抵抗２３３，２３４の接続点と接地点ＧＮＤ間に接続されたキャパシタ２３５とで生成される。
【０１１２】
上記オペアンプ２２２の出力端と反転入力端（−）間には、キャパシタ２２４と可変抵抗回路２３６が並列接続されている。上記可変抵抗回路２３６は、上記オペアンプ２２２の帰還抵抗として働くもので、抵抗値が０〜（２ｎ−１−１）ｒの範囲で段階的に変化する。
【０１１３】
一方、上記０データ検出回路２２６の出力信号は、ｎビットのアップ／ダウン（Ｕ／Ｄ）カウンタ２３７に供給される。このカウンタ２３７から出力されるｎビットの計数値は、デコーダ２３８に供給される。このデコーダ２３８は、上記カウンタ２３７から出力されるｎビットの計数値をデコードして２ｎのデコード信号を生成し、上記可変抵抗回路２３６に供給してその抵抗値を０〜（２ｎ−１−１）ｒに段階的に制御するものである。
【０１１４】
また、図２は、上記図１に示した回路を更に具体的に示したもので、ｍ＝１、ｎ＝５の場合の回路構成例である。この図２に示す回路では、マルチビットのデジタル信号は、ΣΔ変調器２１１及び０データ検出回路２２６に入力される。このΣΔ変調器２１１の１ビット出力信号ＮＲＺは、アンドゲート２１２の一方の入力端に供給されるとともに、反転されてナンドゲート２１３の一方の入力端に供給される。上記アンドゲート２１２の他方の入力端にはクロック信号ＣＫ１が供給され、上記ナンドゲート２１３の他方の入力端には上記クロック信号ＣＫ１が供給される。
【０１１５】
上記アンドゲート２１２の出力信号ＲＺは、インバータ２１４を介して抵抗２１５の一端に供給され、上記ナンドゲート２１３の出力信号ＲＺｎはインバータ２１６を介して抵抗２１７の一端に供給される。上記抵抗２１５，２１７の他端は抵抗２１８の一端に接続され、この抵抗２１８の他端は抵抗２１９の一端に接続される。上記抵抗２１８の一端と接地点ＧＮＤ間にはキャパシタ２２０が接続され、上記抵抗２１８の他端と接地点ＧＮＤ間にはキャパシタ２２１が接続される。
【０１１６】
上記抵抗２１９の他端は、オペアンプ２２２の反転入力端（−）に接続され、このオペアンプ２２２の非反転入力端（＋）には、基準電位ＶＲＥＦが印加される。基準電位ＶＲＥＦは、電源ＶＤＤと接地点ＧＮＤ間に直列接続された抵抗２３３，２３４と、これら抵抗２３３，２３４の接続点と接地点ＧＮＤ間に接続されたキャパシタ２３５とで生成される。
【０１１７】
上記オペアンプ２２２の出力端と反転入力端（−）間には、キャパシタ２２３と可変抵抗回路２３６が並列接続され、出力信号ＰＲＺが反転入力端（−）に帰還されるようになっている。上記可変抵抗回路２３６は、抵抗値Ｒｍｔが０〜１５ｒの範囲でｒ／２単位で段階的に変化する。
【０１１８】
上記０データ検出回路２２６の出力信号ＺＤは、５ビットのアップ／ダウン（Ｕ／Ｄ）カウンタ２３７の入力端子Ｕ／Ｄｉに供給される。このカウンタ２３７のクロック入力端子ＣＫＵＤｉには、クロック信号ＣＫ２が供給される。このカウンタ２３７の出力端子Ｑ１〜Ｑ５から出力される５ビットの計数値は、デコーダ２３８に供給される。このデコーダ２３８は、上記カウンタ２３７の出力端子Ｑ１〜Ｑ５から出力される５ビットの計数値をデコードしてスイッチ制御信号Ｓ１〜Ｓ１５，ＳＬを生成して上記可変抵抗回路２３６に供給し、これらスイッチ制御信号Ｓ１〜Ｓ１５，ＳＬのレベルに応じて、その抵抗値Ｒｍｔが０〜１５ｒとなるようにｒ／２単位で段階的に制御する。
【０１１９】
図３は、上記図２に示した回路におけるカウンタ２３７とデコーダ２３８を抽出して示すブロック図である。上記カウンタ２３７は、クロック信号ＣＫ２が入力されるクロック入力端ＣＫＵＤｉ、０データ検出回路２２の検出信号ＺＤが入力される端子Ｕ／Ｄｉ、及び出力端子Ｑ１〜Ｑ５を備えている。
【０１２０】
上記デコーダ２３８には、上記５ビットのアップ／ダウンカウンタ２３７の出力信号Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５及びストローブ信号ＳＴＲＯＢＥが供給され、可変抵抗回路２３６の抵抗値Ｒｍｔを段階的に制御するためのスイッチ制御信号Ｓ１〜Ｓ１５，ＳＬを出力する。
【０１２１】
図４は、上記図３に示した５ビットアップ／ダウン（Ｕ／Ｄ）カウンタ２３７の具体的な構成例を示す回路図である。このカウンタ２３７は、フリップフロップ２４４〜２５２、インバータ２５３，２５４、ナンドゲート２５５，２５６、ノアゲート２５７、エクスクルーシブノアゲート２５８〜２６２及びエクスクルーシブオアゲート２６３〜２６６等を含んで構成されている。
【０１２２】
入力端子ＣＫＵＤｉには、フリップフロップ２４４，２４５のクロック入力端ＣＫが接続される。入力端子Ｕ／Ｄｉには、フリップフロップ２５１のデータ入力端Ｄが接続される。また、端子ＣＫＵＤには、フリップフロップ２４４のデータ出力端Ｑ、フリップフロップ２４５のデータ入力端Ｄ、フリップフロップ２４６，２５１，２５２のクロック入力端ＣＫにそれぞれ接続される。この際、上記フリップフロップ２５１，２５２のクロック入力端ＣＫには、端子ＣＫＵＤの信号が反転して供給される。この端子ＣＫＵＤの信号は、上記入力端子ＣＫＵＤｉに供給されるクロック信号の４倍の周期のクロック信号である。
【０１２３】
上記フリップフロップ２４４のデータ入力端Ｄには、上記インバータ２５３の出力端及びナンドゲート２５６の第１の入力端が接続されている。上記フリップフロップ２４５のデータ出力端Ｑには、上記インバータ２５３の入力端が接続され、信号ＨＯＬＤが供給される。
【０１２４】
上記ナンドゲート２５６の出力端には、エクスクルーシブノアゲート２５８〜２６２の一方の入力端がそれぞれ接続され、信号ＨＯＬＤ’が供給される。上記エクスクルーシブノアゲート２５８〜２６２の出力端には、フリップフロップ２４６〜２５０のデータ入力端Ｄがそれぞれ接続される。
【０１２５】
上記フリップフロップ２４６の出力端Ｑには、エクスクルーシブノアゲート２５８の他方の入力端、出力端子Ｑ１、ナンドゲート２５５の第１の入力端、ノアゲート２５７の第１の入力端、及びエクスクルーシブオアゲート２６３の一方の入力端がそれぞれ接続される。
【０１２６】
上記フリップフロップ２４７の出力端Ｑには、エクスクルーシブノアゲート２５９の他方の入力端、出力端子Ｑ２、ナンドゲート２５５の第２の入力端、ノアゲート２５７の第２の入力端、及びエクスクルーシブオアゲート２６４の一方の入力端がそれぞれ接続される。このフリップフロップ２４７のクロック入力端ＣＫには、上記エクスクルーシブオアゲート２６３の出力端が接続され、信号Ｑ１’が供給される。
【０１２７】
上記フリップフロップ２４８の出力端Ｑには、エクスクルーシブノアゲート２６０の他方の入力端、出力端子Ｑ３、ナンドゲート２５５の第３の入力端、ノアゲート２５７の第３の入力端、及びエクスクルーシブオアゲート２６５の一方の入力端がそれぞれ接続される。このフリップフロップ２４８のクロック入力端ＣＫには、上記エクスクルーシブオアゲート２６４の出力端が接続され、信号Ｑ２’が供給される。
【０１２８】
上記フリップフロップ２４９の出力端Ｑには、エクスクルーシブノアゲート２６１の他方の入力端、出力端子Ｑ４、ナンドゲート２５５の第４の入力端、ノアゲート２５７の第４の入力端、及びエクスクルーシブオアゲート２６６の一方の入力端がそれぞれ接続される。このフリップフロップ２４９のクロック入力端ＣＫには、上記エクスクルーシブオアゲート２６５の出力端が接続され、信号Ｑ３’が供給される。
【０１２９】
更に、上記フリップフロップ２５０の出力端Ｑには、エクスクルーシブノアゲート２６２の他方の入力端、出力端子Ｑ５、ナンドゲート２５５の第５の入力端、及びノアゲート２５７の第５の入力端がそれぞれ接続される。このフリップフロップ２５０のクロック入力端ＣＫには、上記エクスクルーシブオアゲート２６６の出力端が接続され、信号Ｑ４’が供給される。
【０１３０】
上記フリップフロップ２５１のデータ出力端Ｑには、フリップフロップ２５２のデータ入力端Ｄが接続され、このフリップフロップ２５２のデータ出力端Ｑには、ナンドゲート２５５の第６の入力端、ノアゲート２５７の第６の入力端、及びエクスクルーシブオアゲート２６３〜２６６の他方の入力端がそれぞれ接続され、信号Ｕ／Ｄが供給される。
【０１３１】
更に、上記ナンドゲート２５５の出力端はナンドゲート２５６の第２の入力端に接続されて、信号ＡＬＬ１／が供給される。また、上記ノアゲート２５７の出力端にはインバータ２５４の入力端が接続され、このインバータ２５４の出力端がナンドゲート２５６の第３の入力端に接続され、信号ＡＬＬ０が供給されるようになっている。
【０１３２】
上記カウンタ２３７は、図３６に示したカウンタ３７が１ビット拡張されたものであり、エクスクルーシブオアゲート、エクスクルーシブノアゲート、フリップフロップがそれぞれ１個ずつ増加し、５入力のナンドゲート５４とノアゲート５６に代えて、６入力のナンドゲート２５５とノアゲート２５７を設けたものである。
【０１３３】
図５は、上記図３に示したデコーダ２３８の回路構成例を示している。このデコーダ２３８は、アンドゲート２７１〜２７８、インバータ２６９，２７９〜２８６、ナンドゲート２８７〜３０１及びシフトレジスタ２７０，３０２〜３１６を含んで構成されている。
【０１３４】
アップ／ダウン（Ｕ／Ｄ）カウンタ２３７のカウント出力Ｑ１は、インバータ２６９の入力端に供給される。カウント出力Ｑ２は、インバータ２７９の入力端に供給されるとともに、反転されてアンドゲート２７１，２７３の一方の入力端に供給される。カウント出力Ｑ３は、インバータ２８０の入力端に供給されるとともに、反転されて上記アンドゲート２７１の他方の入力端及び反転されてアンドゲート２７２の一方の入力端に供給される。カウント出力Ｑ４は、インバータ２８１の入力端に供給されるとともに、反転されてアンドゲート２７５，２７７の一方の入力端に供給される。更に、カウント出力Ｑ５は、インバータ２８２の入力端に供給されるとともに、反転されてアンドゲート２７５の他方の入力端及び反転されてアンドゲート２７６の一方の入力端に供給される。
【０１３５】
上記インバータ２６９の出力は、反転されてシフトレジスタ２７０のデータ入力端Ｄに供給される。上記インバータ２７９の出力信号は、反転されてアンドゲート２７２の他方の入力端に供給されるとともに、反転されてアンドゲート２７４の一方の入力端に供給される。上記インバータ２８０の出力信号は、反転されてアンドゲート２７３の他方の入力端に供給されるとともに、反転されてアンドゲート２７４の他方の入力端に供給される。上記インバータ２８１の出力信号は、反転されてアンドゲート２７６の他方の入力端に供給されるとともに、反転されてアンドゲート２７８の一方の入力端に供給される。上記インバータ２８２の出力信号は、反転されて上記アンドゲート２７７，２７８の他方の入力端に供給される。
【０１３６】
上記各カウント出力Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５をそれぞれＬ，Ａ，Ｂ，Ｃ，Ｄとおくと、アンドゲート２７１の論理出力はＡ／＊Ｂ／、アンドゲート２７２の論理出力はＡ＊Ｂ／、アンドゲート２７３の論理出力はＡ／＊Ｂ、アンドゲート２７４の論理出力はＡ＊Ｂ、アンドゲート２７５の論理出力はＣ／＊Ｄ／、アンドゲート２７６の論理出力はＣ＊Ｄ／、アンドゲート２７７の論理出力はＣ／＊Ｄ、アンドゲート２７８の論理出力はＣ＊Ｄとなる。
【０１３７】
上記アンドゲート２７１の出力信号はナンドゲート２９０，２９４，２９８の一方の入力端にそれぞれ供給され、上記アンドゲート２７２の出力信号はナンドゲート２８７，２９１，２９５，２９９の一方の入力端に供給される。また、上記アンドゲート２７３の出力信号はナンドゲート２８８，２９２，２９６，３００の一方の入力端に供給され、上記アンドゲート２７４の出力信号はナンドゲート２８９，２９３，２９７，３０１の一方の入力端に供給され、上記アンドゲート２７５の出力信号は上記ナンドゲート２８７〜２８９の他方の入力端に供給される。上記アンドゲート２７６の出力信号はナンドゲート２９０〜２９３の他方の入力端に供給され、上記アンドゲート２７７の出力信号はナンドゲート２９４〜２９７の他方の入力端に接続される。更に、上記アンドゲート２７８の出力信号はナンドゲート２９８〜３０１の他方の入力端に供給される。上記各ナンドゲート２８７〜３０１の出力信号は、シフトレジスタ３０２〜３１６のデータ入力端Ｄにそれぞれ反転して供給される。
【０１３８】
上記各シフトレジスタ２７０，３０３，３０５，３０７，３０９，３１１，３１３，３１５のクロック入力端ＣＫには、ストローブ信号ＳＴＲＯＢＥがインバータ２８３〜２８５を介して供給され、上記各シフトレジスタ３０２，３０４，３０６，３０８，３１０，３１２，３１４，３１６のクロック入力端ＣＫには、ストローブ信号ＳＴＲＯＢＥがインバータ２８３，２８４，２８６を介して供給される。そして、上記各シフトレジスタ２７０，３０２〜３１６の出力端Ｑからスイッチ制御信号ＳＬ，Ｓ１〜Ｓ１５を出力するようになっている。
【０１３９】
このように、上記デコーダ２３８は、図３７に示したデコーダ３８に、インバータ２６９とシフトレジスタ２７０をそれぞれ１個ずつ付加し、入力端子と出力端子をそれぞれ１個ずつ増加させたものである。
【０１４０】
図６は、上記図５に示したデコーダ２３８の動作について説明するための真理値を示す図であり、上記図５に示した回路の論理動作をまとめて示している。入力信号Ｌ，Ａ，Ｂ，Ｃ，Ｄのレベルの組み合わせに応じてスイッチ制御信号Ｓ１〜Ｓ１５が選択的に“Ｈ”レベルになる。この際、スイッチ制御信号ＳＬは、上記各スイッチ制御信号Ｓ１〜Ｓ１５が“Ｈ”レベルの期間に、“Ｌ”レベルと“Ｈ”レベルを交互に繰り返すようになっている。これによって、可変抵抗回路２３６の抵抗値Ｒｍｔは、０〜１５ｒの範囲でｒ／２の単位で段階的に変化することになる。
【０１４１】
図７は、上記図２に示した回路における可変抵抗回路２３６（帰還抵抗）の構成例を示している。この可変抵抗回路２３６は、各々の抵抗値がｒの抵抗Ｒ２１〜Ｒ３６とアナログスイッチ回路ＳＷ２１〜ＳＷ３６（ＳＷ２１〜ＳＷ３４：第１のデジタル制御スイッチ群、ＳＷ３６：第２のデジタル制御スイッチ、ＳＷ３５：第３のデジタル制御スイッチ）を含んで構成されている。上記抵抗Ｒ３５，Ｒ２１〜Ｒ３４は、オペアンプ２２２の反転入力端（−）と出力端間に直列接続される。アナログスイッチ回路ＳＷ２１の電流通路は、抵抗Ｒ３５とＲ２１との接続点と抵抗Ｒ２１とＲ２２との接続点に接続される。また、アナログスイッチ回路ＳＷ２２の電流通路は、抵抗Ｒ３５とＲ２１との接続点と抵抗Ｒ２２とＲ２３との接続点に接続される。以下同様に、アナログスイッチ回路ＳＷ２３〜ＳＷ３３の電流通路は、抵抗Ｒ３５とＲ２１との接続点と抵抗Ｒ２３〜Ｒ３４との接続点に接続される。アナログスイッチ回路ＳＷ３４の電流通路は、抵抗Ｒ３５とＲ２１との接続点と端子ＯＵＴとの間に接続される。更に、アナログスイッチ回路ＳＷ３５の電流通路は、端子ＩＮと端子ＯＵＴとの間に接続される。
【０１４２】
上記各アナログスイッチ回路ＳＷ２１〜ＳＷ３５はそれぞれ、上記デコーダ２３８から出力されるスイッチ制御信号Ｓ１〜Ｓ１５が供給されて選択的にオン／オフ制御される。オペアンプ２２２の帰還抵抗が抵抗値ｒの単位で０〜１５ｒに段階的に変化するようになっている。
【０１４３】
更に、端子ＩＮと抵抗Ｒ３５とＲ２１との接続点間には、抵抗Ｒ３６とアナログスイッチ回路ＳＷ３６が直列接続される。そして、上記アナログスイッチ回路ＳＷ３６は、上記デコーダ２３８から出力されるスイッチ制御信号ＳＬが供給されて選択的にオン／オフ制御されるようになっている。
【０１４４】
このスイッチ制御信号ＳＬは、カウンタ２３７のＬＳＢ（最下位ビット）に対応する信号であり、カウンタの計数値が偶数の時は、アナログスイッチ回路ＳＷ３６がオフ状態となって抵抗Ｒ３６が切り離される。一方、奇数の時はアナログスイッチ回路ＳＷ３６がオン状態となって抵抗Ｒ３６が抵抗Ｒ３５に並列接続される。よって、抵抗値がｒ／２の抵抗が端子ＩＮとアナログスイッチ回路ＳＷ２１〜ＳＷ３４の共通接続点間に接続されたのと等価になる。
【０１４５】
これにより、カウンタ３７の計数値が０，１，２，…，２８，２９，３０，３１と変化すると、帰還抵抗の抵抗値は１５ｒ，１４．５ｒ，１４ｒ，…，０．５ｒ，０．０と変化し、帰還抵抗の回路規模としては抵抗が１個、アナログスイッチ回路が１個、端子が１個それぞれ増えたのみであるが、ステップ数は図３９（ａ）に示した回路に比較してほぼ２倍になっていることが分かる。
【０１４６】
図８及び図９はそれぞれ、上記図２に示した回路の動作について説明するためのタイミングチャートである。ここでは、主に０データ検出ミュート回路２２６と５ビットアップ／ダウン（Ｕ／Ｄ）カウンタ２３７の動作に着目している。
【０１４７】
アップ／ダウンカウンタ２３７の計数値が０の状態では、可変抵抗回路２３６の抵抗値Ｒｍｔは１５ｒで通常状態である。
【０１４８】
ＤＡＣへの入力が一定期間０データであると、０データ検出回路２２６の出力信号ＺＤが“Ｈ”レベル、すなわちアップ／ダウンカウンタ２３７の入力端子Ｕ／Ｄｉが“Ｈ”レベルとなる。入力端子Ｕ／Ｄｉが“Ｈ”レベルとなると、このカウンタ２３７はアップカウント動作をスタートし、カウンタ２３７の計数値が１，２，３，…とカウントアップして行く。これに従って、デコーダ２３８のスイッチ制御信号Ｓ１，Ｓ２，Ｓ３，…が順次“Ｈ”レベルとなり、それに対応したアナログスイッチ回路ＳＷ２１，ＳＷ２２，ＳＷ２３，…が順次オンする。
【０１４９】
この際、アナログスイッチ回路ＳＷ３６は、カウンタ２３７の計数値が偶数か奇数かに応じてオン／オフを繰り返している。よって、各アナログスイッチ回路ＳＷ２１，ＳＷ２２，ＳＷ２３，…がオン状態にある期間に、並列接続された抵抗Ｒ３５，Ｒ３６による合成抵抗値がｒとｒ／２を交互に繰り返す。
【０１５０】
よって、可変抵抗回路２３６の抵抗値Ｒｍｔは１５ｒ，１４．５ｒ，１４ｒ，１３．５ｒ，１３ｒ，…と小さくなって行く。そして、最終的にスイッチ制御信号Ｓ１５が“Ｈ”レベルとなり、可変抵抗回路２３６はショート状態（カウンタの状態は３０，３１）となりミュートオンとなる。
【０１５１】
一方、ＤＡＣ入力が０データでなくなると、信号ＺＤは瞬時に“Ｌ”レベルとなり、アップ／ダウンカウンタ２３７の入力端Ｕ／Ｄｉが“Ｌ”レベルとなる。入力端Ｕ／Ｄｉが“Ｌ”レベルとなると、アップ／ダウンカウンタ２３７はダウンカウント動作をスタートし、カウンタの計数値が３０，２９，２８，…と下がって行く。これに従って、デコーダ２３８から出力されるスイッチ制御信号Ｓ１４，Ｓ１３，Ｓ１２，…が順次“Ｈ”レベルとなり、それに対応したアナログスイッチ回路ＳＷ３４，ＳＷ３３，ＳＷ３２，…がオンする。この時にもアナログスイッチ回路ＳＷ３６は、カウンタ２３７の計数値が偶数か奇数かに応じてオン／オフを繰り返しているので、各アナログスイッチ回路ＳＷ２１，ＳＷ２２，ＳＷ２３，…がオン状態にある期間に、並列接続された抵抗Ｒ３５，Ｒ３６による合成抵抗値がｒとｒ／２を交互に繰り返す。
【０１５２】
これによって、可変抵抗回路２３６の抵抗値Ｒｍｔは０．５ｒ，１．０ｒ，１．５ｒ，２．０ｒ，２．５ｒ，…と大きくなって行く。そして、最終的にカウンタ２３７の計数値は０となり、全てのアナログスイッチ回路ＳＷ２１〜ＳＷ３６がオフ状態となって、可変抵抗回路２３６の抵抗値Ｒｍｔは通常時の１５．０ｒとなりミュートオフとなる。
【０１５３】
なお、図９の期間Ｔ１に示すように、０データの連続回数が少なく、カウンタ３７の計数値が３１に達する前にＤＡＣ入力が０データでなくなると、その時点からダウンカウント動作となり、フェードアウトの状態からフェードインになるので、ミュートオンにはならない。
【０１５４】
また、期間Ｔ２に示すように、０データの連続回数が少なく、カウンタ３７の計数値が３１に達する前にＤＡＣ入力が０データでなくなり、ダウンカウント動作となった後、再び０データが検出されると、フェードアウトの状態からフェードイン、フェードアウトと繰り返す。
【０１５５】
上記のような構成によれば、可変抵抗回路（帰還抵抗）２３６、カウンタ２３７及びデコーダ２３８の回路規模の増大を最小限に抑制しつつ、等価的に帰還抵抗の抵抗値を変化させるステップ数を増やすことができる。これによって、低コストで高性能なボツ音レスのミュート回路を構成できる。
【０１５６】
［第２の実施の形態］
上述した第１の実施の形態では、帰還抵抗（可変抵抗回路）の抵抗値をｒ／２の単位で０〜１５ｒに変化させてミュートオン／オフする場合について説明した。これに対し、この第２の実施の形態では、抵抗値をｒ／４の単位で変化させるものである。
【０１５７】
この第２の実施の形態におけるＤＡＣの全体回路は図２と同様である。
【０１５８】
図１０は、この発明の第２の実施の形態に係るＤ／Ａ変換器について説明するためのもので、カウンタ及びデコーダを抽出して示している。カウンタ３３７は６ビット構成で、クロック入力端子ＣＫＵＤｉ、０データの検出信号ＺＤが供給される入力端子Ｕ／Ｄｉ、及び出力端子Ｑ１〜Ｑ６を備えている。
【０１５９】
デコーダ３３８には、上記６ビットのアップ／ダウンカウンタ３３７の出力信号Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６及びストローブ信号ＳＴＲＯＢＥが供給され、可変抵抗回路３３６の抵抗値Ｒｍｔを段階的に制御するためのスイッチ制御信号Ｓ１〜Ｓ１５，ＳＬ１，ＳＬ２，ＳＬ３を出力する。
【０１６０】
図１１は、上記図１０に示したカウンタ３３７の構成例を示す回路図である。図１１に示す回路は、図４に示した回路を５ビットから６ビットに拡張したものであり、基本的には同様な回路構成で且つ同様な動作を行うので、同一構成部に同じ符号を付してその詳細な説明は省略する。
【０１６１】
すなわち、カウンタ３３７は、上記図４に示したカウンタ２３７にエクスクルーシブオアゲート３５０、エクスクルーシブノアゲート３５１、フリップフロップ３５２をそれぞれ付加するとともに、ナンドゲート２５５’とノアゲート２５７’をそれぞれ７入力にしたものである。
【０１６２】
そして、上記エクスクルーシブノアゲート３５０の一方の入力端は、ナンドゲート２５６の出力端に接続されて信号ＨＯＬＤ’が供給され、出力端はフリップフロップ３５２のデータ入力端Ｄに接続される。このフリップフロップ３５２の出力端Ｑには、エクスクルーシブノアゲート３５０の他方の入力端、出力端子Ｑ６、ナンドゲート２５５’の第７の入力端、及びノアゲート２５７’の第７の入力端がそれぞれ接続される。上記エクスクルーシブオアゲート３５１の一方の入力端には、フリップフロップ２５０の出力端Ｑが接続され、他方の入力端には上記フリップフロップ２５２の出力端Ｑが接続されて信号Ｕ／Ｄが供給される。このエクスクルーシブオアゲート３５１の出力端は、上記フリップフロップ３５２のクロック入力端ＣＫに接続され、信号Ｑ５’を供給する。
【０１６３】
図１２は、上記図１０に示したデコーダ３３８の具体的な構成例を示す回路図である。このデコーダ３３８は、上記図５に示したデコーダ２３８におけるインバータ２６９とフリップフロップ２７０に代えて、インバータ３６１〜３６４、アンドゲート３６５，３６６、ナンドゲート３６７、及びフリップフロップ３６８，３６９，３７０を設けたものである。他の回路部は実質的に同様な回路構成であるので、同一部分に同じ符号を付してその詳細な説明は省略する。
【０１６４】
カウンタ３３７の出力端子Ｑ１には、インバータ３６１の入力端、アンドゲート３６６の一方の入力端、及びナンドゲート３６７の一方の入力端がそれぞれ接続され、信号Ｌ１が供給される。この際、上記アンドゲート３６６には、上記信号Ｌ１が反転して供給される。また、上記カウンタ３３７の出力端子Ｑ２には、アンドゲート３６５の一方の入力端、インバータ３６２の入力端、及びナンドゲート３６７の他方の入力端がそれぞれ接続され、信号Ｌ２が供給される。ここで、上記アンドゲート３６５には、上記信号Ｌ２が反転して供給される。
【０１６５】
上記インバータ３６１の出力端は上記アンドゲート３６５の他方の入力端に接続され、上記インバータ３６２の出力端は上記アンドゲート３６６の他方の入力端に接続される。上記各インバータ３６１，３６２の出力信号は、それぞれ反転してアンドゲート３６５，３６６に供給される。上記アンドゲート３６５の出力端はインバータ３６３の入力端に接続され、上記アンドゲート３６６の出力端はインバータ３６４の入力端に接続される。これらインバータ３６３，３６４の出力端はそれぞれフリップフロップ３６８，３６９のデータ入力端Ｄに接続され、各インバータ３６３，３６４の出力信号は反転して入力される。上記ナンドゲート３６７の出力端は、フリップフロップ３７０のデータ入力端Ｄに接続され、このナンドゲート３６７の出力信号は反転して入力される。
【０１６６】
上記各フリップフロップ３６８，３７０のクロック入力端ＣＫには、インバータ２８５の出力信号が供給され、上記フリップフロップ３６９のクロック入力端ＣＫには、インバータ２８６の出力信号が供給される。そして、上記各フリップフロップ３６８，３６９，３７０のデータ出力端Ｑから信号ＳＬ１，ＳＬ２，ＳＬ３が出力される。
【０１６７】
図１３は、図１２に示したデコーダ３３８の動作について説明するための真理値を示す図である。入力信号Ｌ１，Ｌ２，Ａ，Ｂ，Ｃ，Ｄのレベルの組み合わせに応じてスイッチ制御信号Ｓ１〜Ｓ１５が選択的に“Ｈ”レベルになる。この際、スイッチ制御信号ＳＬ１，ＳＬ２，ＳＬ３は、上記各スイッチ制御信号Ｓ１〜Ｓ１５が“Ｈ”レベルの期間に、全てが“Ｌ”レベルと、いずれか１つが“Ｈ”レベルの４つの状態を順次取るようになっている。これによって、可変抵抗回路２３６の抵抗値Ｒｍｔは、それぞれ０〜１５ｒの範囲でｒ／４の単位で段階的に変化することになる。
【０１６８】
図１４（ａ），（ｂ）はそれぞれ、帰還抵抗（可変抵抗回路）の他の構成例を示しており、（ａ）図はシンボル図、（ｂ）図は具体的な回路構成を示す回路図である。図１４（ｂ）に示す如く、抵抗Ｒ２１〜Ｒ３４及びアナログスイッチ回路ＳＷ２１〜ＳＷ３５（ＳＷ２１〜ＳＷ３４：第１のデジタル制御スイッチ群、ＳＷ３５：第３のデジタル制御スイッチ）で構成された回路部は図７に示した回路と同じ構成である。この可変抵抗回路３３６では、端子ＩＮと上記アナログスイッチ回路ＳＷ２１〜ＳＷ３４の共通接続点との間に、各々の抵抗値がｒ，３ｒ，ｒ，ｒ／３の抵抗Ｒ３７〜Ｒ４０が並列接続され、抵抗Ｒ３７〜Ｒ３９と上記アナログスイッチ回路ＳＷ２１〜ＳＷ３４の共通接続点との間に、それぞれアナログスイッチＳＷ３８〜ＳＷ４０（第２のデジタル制御スイッチ群）が介在されている。これらアナログスイッチ回路ＳＷ３８〜ＳＷ４０はそれぞれ、スイッチ制御信号ＳＬ１，ＳＬ２，ＳＬ３で選択的にオン／オフ制御される。
【０１６９】
上記スイッチ制御信号ＳＬ１，ＳＬ２，ＳＬ３は、カウンタ３３７のＬＳＢとその１つ上位のビット信号に基づいて生成されている。端子ＩＮとスイッチ制御信号Ｓ１〜Ｓ１４で制御されるアナログスイッチ回路ＳＷ２１〜ＳＷ３４の共通接続点との間の抵抗値は、カウンタ３３７のＬＳＢとその１つ上位のビットが“００”の時には、アナログスイッチ回路ＳＷ３８〜ＳＷ４０が全てオフ状態であるのでｒとなる。また、“１０”の時には、アナログスイッチ回路ＳＷ３８がオン状態、アナログスイッチ回路ＳＷ３９，ＳＷ４０がオフ状態となるので３ｒ／４となる。“０１”の時には、アナログスイッチ回路ＳＷ３９がオン状態、アナログスイッチ回路ＳＷ３８，ＳＷ４０がオフ状態となるのでｒ／２となる。更に、“１１”の時には、アナログスイッチ回路ＳＷ４０がオン状態、アナログスイッチ回路ＳＷ３８，ＳＷ３９がオフ状態となるのでｒ／４となる。
【０１７０】
これによりカウンタ３３７の計数値が０，１，２，…，５８，５９，６０，６１，６２，６３と変化すると、帰還抵抗値は１５ｒ，１４．７５ｒ，１４．５ｒ，…，０．５ｒ，０．２５ｒ，０と変化し、ステップ数は図３９（ａ）に示した回路に比較してほぼ４倍になっていることが分かる。ここで、可変抵抗回路（帰還抵抗）３３６の回路規模としては、抵抗とアナログスイッチ回路がそれぞれ３個ずつ増え、端子が３個増えたのみである。
【０１７１】
［第３の実施の形態］
図１５（ａ），（ｂ）はそれぞれ、この発明の第３の実施の形態に係る可変抵抗回路及びＤ／Ａ変換器について説明するためのもので、帰還抵抗（可変抵抗回路）の更に他の構成例を示しており、（ａ）図はシンボル図、（ｂ）図は具体的な回路構成を示す回路図である。ＤＡＣの全体回路は図２と同様である。この回路は、図７に示した回路におけるアナログスイッチ回路ＳＷ２１〜ＳＷ３４，ＳＷ３６に代えて、それぞれＮチャネル型ＭＯＳトランジスタＴｒ１〜Ｔｒ１５（Ｔｒ１〜Ｔｒ１４：第１のデジタル制御スイッチ群、Ｔｒ１５：第２のデジタル制御スイッチ）を設け、ゲートにスイッチ制御信号Ｓ１〜Ｓ１４，ＳＬを供給してオン／オフ制御するものである。帰還抵抗を０にするためのアナログスイッチ回路ＳＷ３５（第３のデジタル制御スイッチ）は、図３９（ｃ）または図４５（ｂ）に示したようなＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタを組み合わせた回路を用いる。
【０１７２】
周知のように、ＭＯＳトランジスタのオン抵抗は非線形で、通常はこのような使い方をすると出力信号に歪みを発生する。しかし、本回路ではＤＡＣの入力が０データであるときのみスイッチがオンすること、そしてオン時間が非常に短時間で過渡的であることを考慮し、このような単純化したスイッチを使用している。これによって、可変抵抗回路の回路規模を小さくすることができる。
【０１７３】
アナログスイッチ回路ＳＷ３５は、過渡的にオンするのではなく、ミュート中は継続的にオン状態となるため、例えばノイズが発生した場合に非線形性によりＤＣ電位が発生しないようにするためにＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタを組み合わせた回路を用いている。
【０１７４】
なお、上記Ｎチャネル型ＭＯＳトランジスタＴｒ１〜Ｔｒ１５の代わりにＰチャネル型ＭＯＳトランジスタを設けても良いのは勿論であり、この場合にはゲートにスイッチ制御信号Ｓ１〜Ｓ１４，ＳＬをそれぞれ反転して供給すれば良い。
【０１７５】
［第４の実施の形態］
図１６（ａ），（ｂ）はそれぞれ、この発明の第４の実施の形態に係る可変抵抗回路及びＤ／Ａ変換器について説明するためのもので、帰還抵抗（可変抵抗回路）の別の構成例を示しており、（ａ）図はシンボル図、（ｂ）図は具体的な回路構成を示す回路図である。ＤＡＣの全体回路は図２と同様である。この回路は、図１４に示した回路におけるアナログスイッチ回路ＳＷ２１〜ＳＷ３４，ＳＷ３８，ＳＷ３９，ＳＷ４０に代えて、それぞれＮチャネル型ＭＯＳトランジスタＴｒ１〜Ｔｒ１４，Ｔｒ１６，Ｔｒ１７，Ｔｒ１８（Ｔｒ１〜Ｔｒ１４：第１のデジタル制御スイッチ群、Ｔｒ１６，Ｔｒ１７，Ｔｒ１８：第２のデジタル制御スイッチ群）を設け、ゲートにスイッチ制御信号Ｓ１〜Ｓ１４，ＳＬ１，ＳＬ２，ＳＬ３を供給してオン／オフ制御するものである。帰還抵抗を０にするためのアナログスイッチ回路ＳＷ３５（第３のデジタル制御スイッチ）は、図３９（ｃ）または図４５（ｂ）に示したようなＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタを組み合わせた回路を用いる。
【０１７６】
上述したように、ＭＯＳトランジスタのオン抵抗は非線形で、通常はこのような使い方をすると出力信号に歪みを発生するが、本回路ではＤＡＣの入力が０データであるときのみスイッチがオンすること、そしてオン時間が非常に短時間で過渡的であることを考慮し、このような単純化したスイッチを使用している。これによって、可変抵抗回路の回路規模を小さくすることができる。
【０１７７】
また、図１５に示した回路と同様に、アナログスイッチ回路ＳＷ３５は、過渡的にオンするのではなく、ミュート中は継続的にオン状態となるため、例えばノイズが発生した場合に非線形性によりＤＣ電位が発生しないようにするためにＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタを組み合わせた回路を用いている。
【０１７８】
なお、この図１６に示した回路においても、上記Ｎチャネル型ＭＯＳトランジスタＴｒ１〜Ｔｒ１４，Ｔｒ１６，Ｔｒ１７，Ｔｒ１８の代わりにＰチャネル型ＭＯＳトランジスタを設けても良いのは勿論であり、この場合にはゲートにスイッチ制御信号Ｓ１〜Ｓ１４，ＳＬ１，ＳＬ２，ＳＬ３をそれぞれ反転して供給すれば良い。
【０１７９】
［第５の実施の形態］
上述した第１乃至第４の実施の形態における可変抵抗回路及びＤ／Ａ変換器では、アナログスイッチ回路を構成しているＭＯＳトランジスタのゲートとソースまたはドレインとの間に寄生容量が存在し、ゲートにスイッチ制御信号が入力されると、この寄生容量を通してオペアンプの反転入力端（−）にスイッチ制御信号の変化時のノイズが注入され、クリックノイズが発生する可能性がある。
【０１８０】
そこで、この発明の第５の実施の形態に係るＤ／Ａ変換器は、ダミーのアナログスイッチ回路を設けてオン／オフ制御することにより、スイッチ制御信号の変化時のノイズを相殺して上記クリックノイズを抑制するようにしている。
【０１８１】
図１７は、この発明の第５の実施の形態に係るＤ／Ａ変換器について説明するためのもので、カウンタとデコーダを抽出して示すブロック図である。カウンタ４３７は、クロック入力端子ＣＫＵＤｉ、０データの検出信号ＺＤが供給される入力端子Ｕ／Ｄｉ、及び出力端子Ｑ１〜Ｑ５を備えている。このカウンタ４３７は、上記図４に示した５ビットアップ／ダウン（Ｕ／Ｄ）カウンタ２３７と実質的に同じ構成になっている。
【０１８２】
デコーダ４３８には、上記５ビットのアップ／ダウンカウンタ４３７の出力信号Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５及びストローブ信号ＳＴＲＯＢＥが供給される。このデコーダ４３８は、クリックノイズの発生を抑制しながら可変抵抗回路４３６の抵抗値Ｒｍｔを段階的に制御するためのスイッチ制御信号Ｓ０〜Ｓ１５，ＳＬ，ＳＬｎ（ＳＬｎはＳＬの反転信号）を出力する。
【０１８３】
図１８は、上記図１７に示した回路におけるデコーダ４３８の具体的な構成例を示す回路図である。このデコーダ４３８は、上記図５に示した回路に加えて、破線３１７で囲んで示すように、インバータ３１８、ナンドゲート３１９、及びフリップフロップ３２０，３２１を設けたものである。他の回路部は実質的に同様な回路構成であるので、同一部分に同じ符号を付してその詳細な説明は省略する。
【０１８４】
すなわち、上記インバータ３１８の入力端はインバータ２６９の出力端に接続され、出力端はフリップフロップ３２０のデータ入力端Ｄに接続される。ここで、上記インバータ３１８の出力信号は、反転されてフリップフロップ３２０に供給される。また、上記ナンドゲート３１９の一方の入力端にはアンドゲート２７１の出力端が接続され、他方の入力端にはアンドゲート２７５の出力端が接続され、出力端はフリップフロップ３２１のデータ入力端Ｄに接続される。この際、上記ナンドゲート３１９の出力信号は、反転されてフリップフロップ３２１に供給される。そして、上記フリップフロップ３２１のクロック入力端ＣＫにはインバータ２８５の出力信号が供給され、上記フリップフロップ３２０のクロック入力端ＣＫにはインバータ２８６の出力信号が供給される。そして、フリップフロップ３２０，３２１のデータ出力端Ｑからスイッチ制御信号ＳＬｎとＳ０がそれぞれ出力される。
【０１８５】
図１９は、図１７に示したデコーダ４３８の動作について説明するためのもので、真理値を示す図である。入力信号Ｌ，Ａ，Ｂ，Ｃ，Ｄのレベルの組み合わせに応じてスイッチ制御信号Ｓ０〜Ｓ１５が選択的に“Ｈ”レベルになる。この際、スイッチ制御信号ＳＬは、上記各スイッチ制御信号Ｓ０〜Ｓ１５が“Ｈ”レベルの期間に、“Ｌ”レベルと“Ｈ”レベルの状態を交互に繰り返すようになっている。これによって、可変抵抗回路２３６の抵抗値Ｒｍｔは、それぞれ０〜１５ｒの範囲でｒ／２の単位で段階的に変化することになる。
【０１８６】
図２０（ａ），（ｂ）はそれぞれ、帰還抵抗（可変抵抗回路）４３６の構成例を示しており、（ａ）図はシンボル図、（ｂ）図は具体的な回路構成を示す回路図である。ＤＡＣの全体回路は図２と同様である。この可変抵抗回路４３６は、各々の抵抗値がｒの抵抗Ｒ４１〜Ｒ５６とアナログスイッチ回路ＳＷ４１〜ＳＷ５８を含んで構成されている。
【０１８７】
上記抵抗Ｒ５５，Ｒ４１〜Ｒ５４は、オペアンプ２２２の反転入力端（−）と出力端間に直列接続される。アナログスイッチ回路ＳＷ４１の電流通路は、抵抗Ｒ５５とＲ４１との接続点と抵抗Ｒ４１とＲ４２との接続点間に接続される。また、アナログスイッチ回路ＳＷ４２の電流通路は、抵抗Ｒ５５とＲ４１との接続点と抵抗Ｒ４２とＲ４３との接続点間に接続される。以下同様に、アナログスイッチ回路ＳＷ４３〜ＳＷ５３の電流通路は、抵抗Ｒ５５とＲ４１との接続点と抵抗Ｒ４３〜Ｒ５４との接続点間に接続される。アナログスイッチ回路ＳＷ５４の電流通路は、抵抗Ｒ５５とＲ４１との接続点と端子ＯＵＴとの間に接続される。更に、アナログスイッチ回路ＳＷ５５の電流通路は、端子ＩＮと端子ＯＵＴとの間に接続される。上記各アナログスイッチ回路ＳＷ４１〜ＳＷ５５はそれぞれ、上記デコーダ４３８から出力されるスイッチ制御信号Ｓ１〜Ｓ１５が供給されて選択的にオン／オフ制御される。
【０１８８】
また、端子ＩＮと抵抗Ｒ５５とＲ４１との接続点間には、抵抗Ｒ５６とアナログスイッチ回路ＳＷ５６が直列接続される。そして、上記アナログスイッチ回路ＳＷ５６は、上記デコーダ４３８から出力されるスイッチ制御信号ＳＬが供給されて選択的にオン／オフ制御されるようになっている。このスイッチ制御信号ＳＬは、カウンタ４３７のＬＳＢに対応する信号であり、カウンタの計数値が偶数の時は、アナログスイッチ回路ＳＷ５６がオフ状態となって抵抗Ｒ５６が切り離される。一方、奇数の時はアナログスイッチ回路ＳＷ５６がオン状態となって抵抗Ｒ５６が抵抗Ｒ５５に並列接続される。よって、抵抗値がｒ／２の抵抗が端子ＩＮとアナログスイッチ回路ＳＷ４１〜ＳＷ５４の共通接続点間に接続されたのと等価になる。これによって、オペアンプ２２２の帰還抵抗が抵抗値ｒ／２の単位で０〜１５ｒに段階的に変化するようになっている。
【０１８９】
更に、上記抵抗Ｒ５５とＲ４１との接続点には、アナログスイッチ回路ＳＷ５７，ＳＷ５８が接続されている。これらアナログスイッチ回路ＳＷ５７，ＳＷ５８は、スイッチ制御信号のレベルの変化を互いに打ち消すためのダミーであり、クリックノイズを抑制するためのものである。アナログスイッチ回路ＳＷ５７はスイッチ制御信号ＳＬｎでオン／オフ制御され、アナログスイッチ回路ＳＷ５８はスイッチ制御信号Ｓ０でオン／オフ制御される。
【０１９０】
上記アナログスイッチ回路ＳＷ５７は、上記アナログスイッチ回路ＳＷ５６がオフ状態からオン状態に反転するときにオン状態からオフ状態に反転し、オン状態からオフ状態に反転するときにオフ状態からオン状態に反転するものである。また、上記アナログスイッチ回路ＳＷ５８は、上記アナログスイッチ回路ＳＷ４１〜ＳＷ５５の全てがオフ状態のときにオン状態になり、上記アナログスイッチ回路ＳＷ４１〜ＳＷ５５のどれかがオン状態のときにオフ状態になるものである。
【０１９１】
図２１及び図２２はそれぞれ、可変抵抗回路４３６の動作を説明するためのタイミングチャートである。図２１はダミーのアナログスイッチ回路ＳＷ５７，ＳＷ５８を設けない場合のタイミングチャートであり、図２２は設けた場合のタイミングチャートである。
【０１９２】
図２１に示すように、スイッチ制御信号Ｓ１５が“Ｈ”レベルから“Ｌ”レベルに変化してミュートオンからミュートオフに変化し始めるとき、換言すればアナログスイッチ回路ＳＷ５５がオン状態からオフ状態に反転するとき、スイッチ制御信号Ｓ１４が“Ｌ”レベルから“Ｈ”レベルに変化してアナログスイッチ回路ＳＷ５４がオフ状態からオン状態に反転する。
【０１９３】
また、スイッチ制御信号Ｓ１４が“Ｈ”レベルから“Ｌ”レベルに変化してアナログスイッチ回路ＳＷ５４がオン状態からオフ状態に反転するとき、スイッチ制御信号Ｓ１３が“Ｌ”レベルから“Ｈ”レベルに変化してアナログスイッチ回路ＳＷ５３がオフ状態からオン状態に反転する。
【０１９４】
このように、図２１に破線で囲んで示すように、スイッチ制御信号Ｓ１５〜Ｓ２のいずれか１つが“Ｌ”レベルから“Ｈ”レベルに変化するとき、他のいずれか１つが“Ｈ”レベルから“Ｌ”レベルに変化するので、スイッチ制御信号Ｓ１５〜Ｓ２のレベルの変化を互いに打ち消すことができクリックノイズは発生しない。
【０１９５】
ミュートオンからミュートオフに移行するときだけでなく、ミュートオフからミュートオンに移行する場合も同様である。
【０１９６】
しかしながら、スイッチ制御信号ＳＬの“Ｈ”レベルから“Ｌ”レベル、あるいは“Ｌ”レベルから“Ｈ”レベルへの変化によるアナログスイッチ回路ＳＷ５６のオン状態からオフ状態あるいはオフ状態からオン状態に反転するときに発生するレベルの変化を打ち消すことができない。また、スイッチ制御信号Ｓ１が“Ｈ”レベルから“Ｌ”レベルに変化してアナログスイッチ回路ＳＷ４１がオン状態からオフ状態に反転するとき、及びスイッチ制御信号Ｓ１が“Ｌ”レベルから“Ｈ”レベルに変化してアナログスイッチ回路ＳＷ４１がオフ状態からオン状態に反転するときにもレベルの変化を互いに打ち消すことができない。このため、クリックノイズが発生する。
【０１９７】
一方、図２０に示したように、ダミーのアナログスイッチ回路ＳＷ５７，ＳＷ５８を設ければ、図２２のタイミングチャートに示すように、スイッチ制御信号ＳＬが“Ｈ”レベルから“Ｌ”レベル、あるいは“Ｌ”レベルから“Ｈ”レベルに変化して、アナログスイッチ回路ＳＷ５６がオン状態からオフ状態あるいはオフ状態からオン状態に反転するときには、スイッチ制御信号ＳＬｎが“Ｌ”レベルから“Ｈ”レベル、あるいは“Ｈ”レベルから“Ｌ”レベルに変化してダミーのアナログスイッチ回路ＳＷ５７がオフ状態からオン状態あるいはオン状態からオフ状態に反転するのでクリックノイズを互いに打ち消すことができる。
【０１９８】
また、スイッチ制御信号Ｓ１が“Ｈ”レベルから“Ｌ”レベルに変化してアナログスイッチ回路ＳＷ４１がオン状態からオフ状態に反転するときには、スイッチ制御信号Ｓ０が“Ｌ”レベルから“Ｈ”レベルに変化してダミーのアナログスイッチ回路ＳＷ５８がオフ状態からオン状態に反転する。更に、スイッチ制御信号Ｓ１が“Ｌ”レベルから“Ｈ”レベルに変化してアナログスイッチ回路ＳＷ４１がオフ状態からオン状態に反転するときにもスイッチ制御信号Ｓ０が“Ｈ”レベルから“Ｌ”レベルに変化してダミーのアナログスイッチ回路ＳＷ５８がオン状態からオフ状態に反転するので、全てのスイッチ制御信号のレベルの変化を互いに打ち消すことができ、クリックノイズを抑制できる。
【０１９９】
なお、この第５の実施の形態では、第１の実施の形態に係る図７に示した可変抵抗回路のクリックノイズを抑制する場合を例にとって説明したが、第２乃至第４の実施の形態に係る図１４、図１５、及び図１６に示した可変抵抗回路にも同様にして適用できるのは勿論である。
【０２００】
また、上記各実施の形態では並列接続する抵抗が２個の場合と４個の場合について説明したが、例えば同様にして８個設けても良いのは勿論であり、必要とする特性に応じて２個以上の正の整数個設ければ効果が得られる。但し、多くするとボツ音をより小さくできるものの、素子数を低減するという効果は低くなる。
【０２０１】
更に、図５、図１２及び図１８に示した回路において、シフトレジスタ２７０，３０２〜３１６，３２０，３２１，３６８〜３７０に代えて図４７（ｂ），（ｃ）に示したようなラッチ回路を設ければ、回路規模の増大を最小限に抑制できる。
【０２０２】
図４２及び図４３に示したように、ＤＡＣのフィルタアンプ部が差動アンプ形式である場合には、帰還抵抗だけでなく、非反転入力端（＋）と基準電位（ＶＲＥＦ）の間の可変抵抗回路３９として、図７、図１４、図１５、図１６及び図２０に示した回路を設ければ良い。
【０２０３】
【発明の効果】
以上説明したように、この発明によれば、回路規模の増大を抑制しつつステップ数を多くできる可変抵抗回路が得られる。
【０２０４】
また、帰還抵抗及びデコーダの回路規模の増大を招くことなく、等価的に帰還抵抗の抵抗値を変化させるステップ数を増やすことができる０データ検出ソフトミュート機能付きの１ビットＤ／Ａ変換器が得られる。
【０２０５】
更に、大幅な回路規模の増大を抑制しつつ、低コストで高性能な０データ検出ソフトミュート機能付きの１ビットＤ／Ａ変換器が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る可変抵抗回路及びＤ／Ａ変換器について説明するためのもので、０データ検出ミュート機能を有し、ボツ音を小さくできるＤＡＣの出力回路部の構成例を示す回路図。
【図２】図１に示した回路の具体的な構成例を示す回路図。
【図３】図２に示した回路におけるカウンタとデコーダを抽出して示すブロック図。
【図４】図３に示した５ビットアップ／ダウンカウンタの具体的な構成例を示す回路図。
【図５】図３に示したデコーダの回路構成例を示す回路図。
【図６】図５に示したデコーダの動作について説明するための真理値を示す図。
【図７】図２に示した回路における可変抵抗回路の構成例を示す回路図。
【図８】図２に示した回路の動作について説明するためのタイミングチャート。
【図９】図２に示した回路の動作について説明するためのタイミングチャート。
【図１０】この発明の第２の実施の形態に係るＤ／Ａ変換器について説明するためのもので、カウンタ及びデコーダを抽出して示す回路図。
【図１１】図１０に示したカウンタの構成例を示す回路図。
【図１２】図１０に示したデコーダの具体的な構成例を示す回路図。
【図１３】図１２に示したデコーダの動作について説明するための真理値を示す図。
【図１４】可変抵抗回路の他の構成例を示しており、（ａ）図はシンボル図、（ｂ）図は具体的な回路構成を示す回路図。
【図１５】この発明の第３の実施の形態に係る可変抵抗回路及びＤ／Ａ変換器について説明するためのもので、可変抵抗回路の更に他の構成例を示しており、（ａ）図はシンボル図、（ｂ）図は具体的な回路構成を示す回路図。
【図１６】この発明の第４の実施の形態に係る可変抵抗回路及びＤ／Ａ変換器について説明するためのもので、可変抵抗回路の別の構成例を示しており、（ａ）図はシンボル図、（ｂ）図は具体的な回路構成を示す回路図。
【図１７】この発明の第５の実施の形態に係るＤ／Ａ変換器について説明するためのもので、カウンタとデコーダを抽出して示すブロック図。
【図１８】図１７に示した回路におけるデコーダの具体的な構成例を示す回路図。
【図１９】図１８に示したデコーダの動作について説明するための真理値を示す図。
【図２０】可変抵抗回路の別の構成例を示しており、（ａ）図はシンボル図、（ｂ）図は具体的な回路構成を示す回路図。
【図２１】可変抵抗回路の動作によるクリックノイズの発生について説明するためのタイミングチャート。
【図２２】図２０に示した可変抵抗回路の動作を説明するためのタイミングチャート。
【図２３】ΣΔ変調器を使った従来のＤ／Ａ変換器における出力回路部の構成例を示す回路図。
【図２４】図２３に示した回路の動作について説明するためのタイミングチャート。
【図２５】０データ検出ミュート機能付きの従来のＤ／Ａ変換器の出力回路部の構成例を示す回路図。
【図２６】０データ検出ミュート機能付きの従来のＤ／Ａ変換器の出力回路部の他の構成例を示す回路図。
【図２７】図２６に示した回路におけるデジタルＤＣオフセットについて説明するための波形図。
【図２８】アナログスイッチ回路により帰還抵抗をショートしてミュートを行う場合のミュートオン／オフによる入力換算ＤＣオフセットのＤＣ変位について説明するための図。
【図２９】アナログスイッチ回路で一度にミュートオン／オフした場合の電位差を示す波形図。
【図３０】アナログスイッチ回路で段階的に電圧を変化させてミュートオン／オフした場合の波形図であり、１５ステップで小さくした場合を示す図。
【図３１】アナログスイッチ回路で段階的に電圧を変化させてミュートオン／オフした場合の波形図であり、３０ステップで小さくした場合を示す図。
【図３２】０データ検出ミュート機能を有し、ボツ音を小さくできる従来のＤＡＣの出力回路部の構成例を示す回路図。
【図３３】図３２に示した回路を更に具体的にした回路構成例を示す図。
【図３４】図３３に示した回路における０データ検出回路の構成例を示す図。
【図３５】図３３に示した回路における４ビットアップ／ダウンカウンタ及びデコーダを抽出して示すブロック図。
【図３６】図３５に示した４ビットアップ／ダウンカウンタの具体的な構成例を示す回路図。
【図３７】図３５に示した回路におけるデコーダの構成例を示しており、（ａ）図は具体的な回路図、（ｂ）図は（ａ）図におけるシフトレジスタのシンボル図、（ｃ）図は（ｂ）図に示したシフトレジスタの詳細な構成例を示す回路図。
【図３８】図３３に示したデコーダの動作について説明するための真理値を示す図。
【図３９】図３３に示した回路における可変抵抗回路（帰還抵抗）の具体的な構成例を示すもので、（ａ）図は全体の回路図、（ｂ）図は（ａ）図に示した回路におけるアナログスイッチ回路のシンボル図、（ｃ）図は（ｂ）図に示したアナログスイッチ回路の詳細な構成例を示す回路図。
【図４０】図３３乃至図３９に示した回路の動作を説明するためのタイミングチャート。
【図４１】図３３乃至図３９に示した回路の動作を説明するためのタイミングチャート。
【図４２】ＤＡＣのフィルタアンプ部が差動アンプ形式である場合のミュート回路の構成例を示す回路図。
【図４３】図４２に示した回路の具体的な構成例を示す回路図。
【図４４】図３２及び図３３に示した回路でオペアンプの帰還抵抗の変化ステップ数を倍にする場合の可変抵抗回路の構成例を示す回路図。
【図４５】図４４に示した回路におけるアナログスイッチ回路の構成例について説明するためのもので、（ａ）図はシンボル図、（ｂ）図は詳細な構成例を示す回路図。
【図４６】図４４及び図４５に示したアナログスイッチ回路にスイッチ制御信号を供給するデコーダ、及びアップ／ダウンカウンタのブロック図。
【図４７】図４６に示したデコーダの詳細な構成例を示す回路図。
【図４８】図４７に示したデコーダの動作について説明するための真理値を示す図。
【符号の説明】
２１１…ΣΔ変調器、
２１２…アンドゲート、
２１３…ナンドゲート、
２１４，２１６…インバータ、
２１５，２１７，２１８，２１９，２３３，２３４…抵抗、
２２０，２２１，２２３，２３５…キャパシタ、
２２２…オペアンプ、
２２６…０データ検出回路、
２３６，３３６，４３６…可変抵抗回路（帰還抵抗）、
２３７，３３７，４３７…カウンタ、
２３８，３３８，４３８…デコーダ、
Ｒ２１〜Ｒ４０…抵抗、
ＳＷ２１〜ＳＷ５８…アナログスイッチ回路、
Ｓ０〜Ｓ１５，ＳＬ，ＳＬ１，ＳＬ２，ＳＬ３…スイッチ制御信号、
ＳＴＲＯＢＥ…ストローブ信号、
Ｔｒ１〜Ｔｒ１８…Ｎチャネル型ＭＯＳトランジスタ、
２４４〜２５２，３５４…フリップフロップ、
２５８〜２６２，３５０…エクスクルーシブノアゲート、
２６３〜２６６，３５１…エクスクルーシブオアゲート、
２５５，２５５’，２５６，２５６’…ナンドゲート、
２５７，２５７’…ノアゲート、
Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６…カウント出力、
２７１〜２７８…アンドゲート、
２６９，２７９〜２８６，３６１〜３６４…インバータ、
２８７〜３０１，３６７，３６８，３６９…ナンドゲート、
２７０，３０２〜３１６…シフトレジスタ、
３６５，３６６…アンドゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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