(57)【特許請求の範囲】
【請求項１】
メモリ・カード上に信号処理素子とメモリ・チップの少なくとも１つのバンクとを有する、コンピュータ・システムのメモリ・カードによって使用される電力を制御する方法であって、前記少なくとも１つのバンクは、前記信号処理素子の制御下で基本的に機能するように構成された第１の部分と、前記コンピュータ・システムのシステム・メモリ・コントローラの制御下で基本的に機能するように構成された第２の部分とを少なくとも有し、メモリの前記第１と第２の部分のそれぞれは、前記信号処理素子および前記システム・メモリ・コントローラの両方によってアドレス可能であり、メモリの前記各部分は、前記システム・メモリ・コントローラまたは前記信号処理素子のいずれかによって少なくとも高電力状態と低電力状態に置くことができ、
メモリの各部分の予め選択された使用状態に応じて、前記信号処理素子または前記システム・コントローラのいずれかによってメモリ・チップの前記第１の部分と第２の部分との両方の電力状態を変更するステップと、
電力状態が前記高電力状態から前記低電力状態に変更される前に、メモリ・チップの前記各部分の使用状態を検出するステップと、
メモリ・バンクに対するあらゆる動作の際に、メモリの前記各部分の記憶状態を検出するステップと、
前記低電力状態から前記高電力状態に変更するとき、メモリの前記各部分を前記低電力状態の直前の高電力状態における記憶状態に常に戻すステップとを含む方法。
【請求項２】
少なくとも第１と第２のメモリ・バンクがあり、前記第１のメモリ・バンクはメモリの前記第１の部分を構成し、前記第２のメモリ・バンクは前記第２のメモリ部分を構成する、請求項１記載の方法。
【請求項３】
メモリ・チップの前記第２のバンクが前記信号処理素子によってアクセスされると、メモリ・チップの前記第２のバンクを、前記システム・メモリ・コントローラによる最後のアクセスの終了時の記憶状態に復元する、請求項２記載の方法。
【請求項４】
メモリ・チップの前記第１のバンクを、前記システム・メモリ・コントローラによるアクセスの前に、非アクティブ／スタンバイの状態に置く、請求項２記載の方法。
【請求項５】
メモリ・チップの要求されたバンクが使用不可能ならば、ウェイト信号を前記システム・メモリ・コントローラに送る、請求項２記載の方法。
【請求項６】
下記の状態のいずれかが存在するならば、前記ウェイト信号を生成する、請求項５記載の方法：
ａ）メモリ・チップの前記第２のバンクが、前記システム・メモリ・コントローラによる最後のアクセスの状態にない、
ｂ）メモリ・チップの前記第１のバンクが、非アクティブ／スタンバイ状態にない、
ｃ）前記システム・メモリ・コントローラが、メモリの前記バンクのいずれかへアクセスできる状態にない、または
ｄ）メモリ・チップの前記バンクのいずれもが、メモリ・バス・コントローラによって占有されている。
【請求項７】
前記信号処理素子が、前記システム・メモリ・コントローラによってサービスされる必要があるとき、割込み要求信号を生成する、請求項１記載の方法。
【請求項８】
クロック・フリーズ・モードである最大の低減電力レベル、非アクティブ／スタンバイ・モードである中間の低減電力レベル、セルフ・リフレッシュ・モードである最小の低減電力レベルを含む少なくとも３つの低減電力レベルがある、請求項１記載の方法。
【請求項９】
クロック・イネーブル信号を生成するシステム・メモリ・コントローラを有するコンピュータ・システムと、メモリ・モジュールとの組合せからなるシステムであって、前記メモリ・モジュールは信号処理素子とメモり・チップの少なくとも１つのバンクとを有し、前記少なくとも１つのバンクは、前記信号処理素子の制御下で基本的に機能するように構成された第１の部分と、前記コンピュータ・システムのシステム・メモリ・コントローラの制御下で基本的に機能するように構成された第２の部分とを少なくとも有し、メモリの前記第１と第２の部分のそれぞれは、前記信号処理素子および前記システム・メモリ・コントローラの両方によってアドレス可能であり、メモリの前記各部分は、前記システム・メモリ・コントローラまたは前記信号処理素子のいずれかによって少なくとも高電力状態と低電力状態に置くことができ、
前記システム・コントローラに直接応じてまたは前記信号処理素子に応じてクロック・イネーブル信号を選択的に送る回路を有し、前記各部分の予め選択された使用状態に応じて、前記信号処理素子または前記システム・コントローラのいずれかによってメモリ・チップの前記第１の部分と第２の部分との両方の電力状態を変更するロジック回路と、
電力状態が前記高電力状態から前記低電力状態に変更される前に、メモリ・チップの前記各部分の使用状態を検出する回路と、
前記メモリ・バンクに対する対するあらゆる動作の際に、メモリの前記各部分の記憶状態を検出する回路と、
前記低電力状態から前記高電力状態に変更するとき、メモリの前記各部分を前記低電力状態の前の高電力状態における記憶状態に常に戻す回路とを備える組合せからなるシステム。
【請求項１０】
少なくとも第１と第２のメモリ・バンクがあり、前記第１のメモリ・バンクはメモリの前記第１の部分を構成し、前記第２のメモリ・バンクは前記第２のメモリ部分を構成する、請求項９記載の組合せからなるシステム。
【請求項１１】
メモリ・チップの要求されたバンクが使用不可能ならば、ウェイト信号を前記システム・メモリ・コントローラに与えるロジック回路を備える、請求項１０記載の組合せからなるシステム。
【請求項１２】
下記の状態のいずれかが存在するならば、前記ウェイト信号が生成される、請求項１１記載の組合せからなるシステム：
ａ）メモリ・チップの前記第２のバンクが、前記システム・メモリ・コントローラによる最後のアクセスの状態にない、
ｂ）メモリ・チップの前記第１のバンクが、非アクティブ／スタンバイ状態にない、
ｃ）前記システム・メモリ・コントローラが、メモリの前記バンクのいずれかへアクセスできる状態にない、または
ｄ）メモリ・チップの前記バンクのいずれもが、メモリ・バス・コントローラによって占有されている。
【請求項１３】
前記信号処理素子が、前記システム・メモリ・コントローラによってサービスされる必要があるとき、割込み要求信号を生成するロジック回路を備える、請求項９記載の組合せからなるシステム。
【請求項１４】
クロック・フリーズ・モードである最大の低減電力レベル、非アクティブ／スタンバイ・モードである中間の低減電力レベル、セルフ・リフレッシュ・モードである最小の低減電力レベルを含む少なくとも３つの低減電力レベルがある、請求項９記載の組合せからなるシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般にメモり・カードおよびそれらのコンピュータ・システムにおける使用、さらに特にボード上に信号処理ユニットと、メモリ・チップの少なくとも１つ好ましくは複数（すなわち、少なくとも２つ）のアドレス可能バンクとを有する（少なくとも１つのメモリ・バンクの少なくとも一部分がそれぞれアドレス可能またはアクティブ可能である）メモリ・カードのコンピュータ・システムにおける使用に関する。
【０００２】
【従来の技術】
ＳＩＭＭおよびＤＩＭＭのようなメモリ・カードは、より多くのメモリ、およびメモリ・カードに付加されるより多くの機能を有している。特に、デジタル・シグナル・プロセッサ（ＤＳＰ）のような信号処理素子が、カードのボード上に設けられ、システム・メモリ・コントローラとは無関係に種々の機能を実行することが提案されてきた。システム・メモリ・コントローラによってアクセスされていないとき、ＤＳＰはメモリ上で動作して、種々のタスクを実行できる。
【０００３】
これは、各カードに固有の安価なプロセッサを設け、メモリ・カードの動作を拡張する。さらに、各カードに与えられるメモリ容量と機能が、大きなメモリ容量とより多くの機能を有するカードに対する電力要求を増大させるので、この電力要求はかなり増大する。これは、システムがバッテリー動作され、および／または熱放散性能が制限されている場合には、特に重大である。システム・メモリ・コントローラは、一般にメモリ・システムの電力レベルを低減するようにプログラムされているが、これは一般に完全に満足すべき解答ではない。というのは、メモリ・コントローラが全てのメモリ・カードに作用し、および不使用の期間がかなりの期間になるまで、一般にメモリの電力状態を低減しない。また、システム・メモリ・コントローラは、メモリ・バンクの個々の部分に作用するように、通常プログラムされていない。
【０００４】
【発明が解決しようとする課題】
したがって、メモリのバンクまたはバンクの部分が、システム・メモリ・コントローラまたはＤＳＰのいずれによってもアクセスされていないとき、メモリ・カードおよびコンピュータ内で動作するメモリ・カードのためのシステムは、メモリの個々のバンクまたはバンクの部分への電力を選択的かつ迅速に低減する必要がある。
【０００５】
【課題を解決するための手段】
本発明によれば、改善されたメモリ・カードと、コンピュータ・システムにおけるメモリ・カードの使用とが提供される。カードは、信号処理素子、好ましくはＤＳＰと、メモリ・チップの少なくとも１つのバンク、好ましくは第１と第２の個別にアドレス可能なバンクとを有する。チップの第１のバンクまたはチップの第１のバンクのオプショナルな部分は、信号処理素子の制御下で主として機能するように構成され、また第２のバンクは、コンピュータ・システムのシステム・メモリ・コントローラの制御下で主として機能するように構成されるが、各メモリ・バンクの全ての部分が、信号処理素子とシステム・メモリ・コントローラとの両方によってアドレス可能である。メモリ・チップの両方のバンクまたはバンクの部分は、システム・メモリ・コントローラまたはＤＳＰのいずれかによって、少なくとも１つの高電力状態と少なくとも１つの低電力状態とに置くことができる。メモリの各バンクおよびバンクの部分のアクティビティーは、高電力状態の間に検出され、およびメモリのバンクのそれぞれまたはバンクの部分の状態は、高電力状態で、メモリのメモリ・バンクの動作の際のアクティビティーに関して検出される。メモリの各バンクの電力状態は、各バンクの事前選択された状態に応じて、信号処理素子またはシステム・メモリ・コントローラのいずれかによって変更できる。低電力状態から高電力状態に変更するとき、各メモリ・バンクまたはバンクの部分は、所定の既知の状態に戻される。好ましくはこの状態は、システム・メモリ・コントローラによる最後のアクセスに続くシステム・メモリ・コントローラの制御下でのメモリ・バンクの場合、および、ＤＳＰの制御下でのメモリ・バンクまたはバンクの部分の場合における状態である。システム・コントローラに割り当てられたメモリ・バンクが、ＤＳＰによって他の状態に置かれるとき、これは特に重要である。
【０００６】
【発明の実施の形態】
次に、図１を参照して、本発明の一実施の形態が、パーソナル・コンピュータ６に実施されたものとして示されている。ＤＩＭＭまたはＳＩＭＭのようなメモリ・モジュール８が与えられ、このメモリ・モジュールは、メモリ・チップの第１のバンクを構成する複数のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）１２ａ〜１２ｈ、およびメモリ・チップの第２のバンクを構成する複数のＳＤＲＡＭ１３ａ〜１３ｈを有するプリント回路カード１０を有している。シンクロナスＤＲＡＭ１２ａ〜１２ｈおよび１３ａ〜１３ｈは、標準的なＳＤＲＡＭである。各バンク１２と１３のＳＤＲＡＭは、２つのセクションまたは部分に分けられる。すなわち、１２ａ〜１２ｄは１２（ｌｏｗ）ロー、１２ｅ〜１２ｈは１２（ｈｉｇｈ）ハイ、１３ａ〜１３ｄは１３ロー、１３ｅ〜１３ｈは１３ハイである。それらのセクションのそれぞれは、個別にアドレス可能であり、これについては後述される。
【０００７】
回路カード１０は、メモリ・データ・バス１４とメモリ・アドレス／制御バス１６とを含むメモリ・バスを有する。さらにシステム・クロック・ライン１８，ウェイト・ライン２０，割込要求ライン２２，クロック・イネーブル（ＣＫＥ）・ライン２４も、与えられる。メモリ・データ・バス１４，メモリ・アドレス／制御バス１６，システム・クロック１８，ウェイト・ライン２０，割込要求ライン２２，クロック・イネーブル・ライン２４は全て、ピンと称されるＩ／Ｏコネクタ２６に接続される。Ｉ／Ｏコネクタ２６は、コンピュータ６のメモリ・サブシステムの一部であるシステム・メモリ・コントローラ２８にインターフェースを与える。さらにシステム・メモリ・コントローラ２８は、ＰＣＩバス３０（および図示されないオプショナルな他のバス）も制御する。ＰＣＩバス３０は、コード３２のようなデバイスを有する。
【０００８】
メモリ・カード１０は、また、メモリ・データ・バス１４，メモリ・アドレス／制御バス１６，システム・クロック１８，ウェイト・ライン２０，割込要求ライン２２，クロック・イネーブル・ライン２４に接続されたメモリ・バス・コントローラ３４を有する。バス・コントローラ３４は、本実施の形態ではＤＳＰ（ｄｉｇｉｔａｌ  ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｏｒ）である信号処理素子３６に接続される。特に有用なＤＳＰは、Ｔｅｘａｓ  Ｉｎｓｔｒｕｍｅｎｔｓ，Ｉｎｃ．によって製造されたＴＳＭ  ３２０Ｃ５４Ｘファミリーの１つである。この特定のＤＳＰファミリーは、外部キャッシュ・メモリ３８を含む。バス・コントローラ３４とＤＳＰ３６は、チップ・アドレス・バス４０，チップ・データ・バス４２，バス・コントローラ３４とＤＳＰ３６の間で種々の制御信号を通す制御ライン４４によって、相互接続されている。このタイプの接続は、技術上周知である。
【０００９】
メモリ・データ・バス１４は、バス中にＦＥＴスイッチ５０を有する。（メモリ・データ・バス１４は複数のラインから成り、１本のラインは各ビットに対応し、各ビット・ラインごとにＦＥＴ５０がある。）メモリ・データ・バス１４は、８ビット・バス，１６ビット・バス，３２ビット・バス，または６４ビット・バスとすることができ、実際には、いかなる数のデータ・ラインをも含むあらゆるサイズのデータ・バスが必要とされる。システム・アドレス／制御バス１６内にもＦＥＴスイッチ５２がある。
【００１０】
システム・クロック・ライン１８は、また、本実施の形態ではＤＳＰ３６に接続されるが、ＣＰＵ内で用いられるタイミングと異なるタイミングがカード上で使用されるならば、別個のクロックがＤＳＰに与えられることは理解されねばならない。しかしながら、多くの例に対する好ましい実施の形態では、メモリ・モジュール上の機能と信号をクロッキングするシステム・クロックを使用する。クロック・イネーブル・ライン２４は、ＦＥＴスイッチ５６ａ〜５６ｄを経て、メモリ・チップのバンク１２ａ〜１２ｈと１３ａ〜１３ｈに接続された４つのブランチ５４ａ〜５４ｄを有し、バス・コントローラ３４を経由せずに、個別のクロック・イネーブル信号を直接にチップ１２ａ〜１２ｈと１３ａ〜１３ｈに与える。したがって、チップが後述されるように最低の電力状態にあるときに、チップをアドレスすることができる。ライン５４ａはチップ１２ローに接続され、ライン５４ｂはチップ１３ローに接続され、ライン５４ｃはチップ１３ハイに接続され、ライン５４ｄはチップ１２ハイに接続される。したがって、これらセクションのメモリのそれぞれは、個別にアクセスおよび制御できる。
【００１１】
メモリ・モジュールが、ＣＰＵメモリ・コントローラ２８によって、読取りあるいは書込み機能、または他の機能のいずれかのためにアドレスされていないときには、ＤＳＰの多くのタスクが実現される。したがって、これらのタスクが行われているときに、ＦＥＴ５０，５２，５６ａ〜５６ｄは、開いており、メモリへのアクセスからメモリ・コントローラ２８を切り離す。しかしながら、ＣＰＵがメモリ・モジュールにアクセスしようとするとき、ＦＥＴ５０，５２，５６ａ〜５６ｄが閉じられるならば、メモリ・コントローラ２８は、メモリ・データ・バス１４およびメモリ・アドレス／制御バス１６上のメモリ・モジュール８をアドレスし、選択されたＳＤＲＡＭ１２ａ〜１２ｈと１３ａ〜１３ｈからのおよびへの通常の読取り／書込み動作を実行することができる。
【００１２】
本発明は、メモリ・カード８に対する低減された電力動作のいくつかのレベルを有し、システム・メモリ・コントローラ２８およびメモリ・バス・コントローラ３４の両方を備え、メモリ・チップ１２ａ〜１２ｈまたは１３ａ〜１３ｈのバンクまたはバンクのセクションを、低減された電力レベルの１つに置く。しかしながら、一般的に言えば、メモリ・バス・コントローラとは異なり、チップのバンクのいずれかを低減された電力モードに置く前に、かなり長いイナクティビティー（ｉｎａｃｔｉｖｉｔｙ）の期間を必要とするように、システム・メモリ・コントローラが標準的にプログラムされ、さらに、メモリの個々のバンクまたはバンクのセクションを、低減された電力モードに置くように、システム・メモリ・コントローラは標準的にプログラムされておらず、むしろカード８上の全てのメモリに作用する。
【００１３】
ＪＥＤＥＣ規格は、標準的なＳＤＲＡＭに対し３つの異なる低減電力モードを定義する。本発明の好ましい実施の形態では、３つの異なる全ての低減電力モード、すなわち、１）クロック・サスペンド・モード、２）パワーダウン・モード、３）セルフ・リフレッシュ・モードが、サポートされる。クロック・サスペンド・モードでは、作用を受ける全てのＳＤＲＡＭ上の内部クロックは、クロック・サスペンド・モードに入る前の状態に保持される。作用を受けるＳＤＲＡＭを、クロック・サスペンド・モードからアクティブ・モードに、またはアクティブ・モードからクロック・サスペンド・モードにするために、ただ１つのクロック・サイクルが要求される。クロック・サスペンド・モードは、これら３つのモードのなかで最小の節電を与える。
【００１４】
パワーダウン・モードでは、全てのバンクは、プリチャージされた状態に保持されるが、クロック・イネーブルを除いて、全てのレシーバは非アクティブにされる。全てのＳＤＲＡＭ上の内部クロックは、また、このモードにフリーズされる。ＤＲＡＭは、リフレッシュのためにこのモードから、アクティブ状態に戻されなければならず、したがってこの状態は、ＳＤＲＡＭがリフレッシュのためにアクティブ状態に戻らねばならない前のリフレッシュ・サイクル間のインターバルの期間よりも長く続くことはできない。これは、低減電力のこれら３つのモードの節電の中間状態である。
【００１５】
低減電力の要求の期間が、リフレッシュ・サイクルのサイクル・タイムよりも長く続くことが予測されるならば、セルフ・リフレッシュ・モードが用いられる。このモードでは、全ての他のレシーバがターン・オフされた状態で、クロック・イネーブル信号のみがアクティブである。ＳＤＲＡＭは、セルフ・リフレッシュ機能を実行し、従ってＳＤＲＡＭのそれぞれの内部クロックがフリーズされるが、セルフ・リフレッシュ機能を実行するために選択的かつ部分的にアクティブにされる。
【００１６】
上述したように、システム・メモリ・コントローラ２８またはメモリ・バス・コントローラ３４のどちらかは、チップ１２ａ〜１２ｈまたは１３ａ〜１３ｈのメモリ・バンクのいずれかを、パワーダウン・モードに置くことができる。さらに、ＤＳＰは一般に、メモリ・データ・バス１４のシステム・バスよりも狭いバス幅を有するので、ＤＳＰが各バンクのハイまたはロー部分のいずれかでのみ動作するならば、他の部分は低減電力モードに入る。したがって、クロック・イネーブル信号は、メモリ・チップの各バンクのハイとロー部分のそれぞれに送られる。
【００１７】
システム・メモリ・コントローラとＤＳＰとの両方は、メモリ・バス・コントローラを経て、メモリ・チップの両方のバンクとバンクの両方のセクションにアクセスし、データを再書込みしてＳＤＲＡＭチップの状態を変更できるので、チップがシステム・メモリ・コントローラまたはＤＳＰのどちらかによってアクセスされているとき、チップの状態を正確かつ精密に制御する必要がある。このことは、システム・メモリ・コントローラについては特に事実である。というのは、システム・メモリ・コントローラがメモリへのアクセスを最後に完了したとき、システム・メモリ・コントローラが、メモリのその時の状態を検出することを“予測”するからである。例えば、メモリをパワーダウン状態に置くためのＤＳＰによる介入アクセスの故に、メモリが、システム・メモリ・コントローラによる最後のアクセスの完了時における状態以外の状態であるならば、システム・メモリ・コントローラによって発行されたコマンドは、もちろん重大な結果を有するかもしれないメモリの特定の状態に対して無効となることができる。したがって、メモリ・チップ１２ａ〜１２ｈまたは１３ａ〜１３ｈのバンクの電力レベルを低減することができるＤＳＰ３６の指示のもと、システム・メモリ・コントローラ２８とメモリ・バス・コントローラ３４の両方とともに、メモリ・チップのバンクへのアクセスを管理するために非常に厳密なプロトコルが確立されなければならず、および重要なことに、各アクセス後のチップの特定の状態を管理して、パワーダウン・モード後に、システム・メモリ・コントローラ２８またはメモリ・バス・コントローラ３４のいずれかへのアクセスに戻る前にパワーダウン・モードに入るプロトコルが要求される。
【００１８】
システム・メモリ・コントローラ２８とＤＳＰ３６との両方が、メモリ・バス・コントローラ３４を経て、メモリ・バンク１２ａ〜１２ｈと１３ａ〜１３ｈおよびバンクのハイとローのセクションの両方にアクセスでき、それらのバンクまたはセクションのいずれかを異なるパワーダウン・モードにできるので、いずれかのバンクをパワーダウン・モードに置く前に、特定の状態になることが必要であり、また、そのバンクへのアクセスが再び許可される前に、各バンクを所定のまたは既知の状態に復元する必要がある。他の方法で表現すると、メモリ・バンク１２ａ〜１２ｈと１３ａ〜１３ｈの両方および／またはバンクのセクションが、２つ以上のプロセッサ（すなわちＤＳＰ３６、およびシステム・メモリ・コントローラ２８を制御するシステム・プロセッサ）の間で共用されるので、メモリ・バンク１２ａ〜１２ｈと１３ａ〜１３ｈおよびバンクのセクションに、メモリの現在の状態に基づいて、常に、適切なコマンドを与えることを保証する方法が要求される。
【００１９】
好ましい実施の形態では、ウェイト・ラインは、非アクティブでなければならず（このことは、メモリがアクセス使用可能であることを示している）、この状態は、以下の状態の全てが適合されるときに存在するようにプログラムされている。
【００２０】
１）メモリ・バンク１２ａ〜１２ｈと１３ａ〜１３ｈの両方が同じ状態にあり、それらは最後のシステム・アクセスの後、そのままにしておかれる。従って、システムは、最後のシステム・アクセスに続くそれらの状態に基づいてメモリ・バンクを検出することを“予測する”状態で、メモリ・バンクを検出する。従って、システムは、その最後のアクセスの後に検出し（ｐｉｃｋ  ｕｐ）、コマンドは、システムが今の状態と異なる状態を予測していることに基づいて、無効コマンドにはならない。
【００２１】
２）ＤＳＰに基本的に割り当てられたメモリ・バンクまたはバンクの部分あるいはセクションは、非アクティブ／スタンバイ（またはアイドル）状態（これは完全にパワーダウンしてないときデフォルト状態である）にある。
【００２２】
３）全てのＦＥＴスイッチが閉じて、クロック・イネーブル・ライン５４ａ〜５４ｄを含むメモリ・バンク１２ａ〜１２ｈと１３ａ〜１３ｈへのシステム・メモリ・コントローラ２８によるアクセスを許可する。
【００２３】
および
４）システム・バス１４と１６へのメモリ・バス・コントローラ３４の出力が、ディセーブルされる。
【００２４】
逆に、１つ以上の次の状態が存在するならば、ウェイト・ラインがアクティブになり、システム・メモリ・コントローラ２８によるアクセスに対しメモリの使用不可を知らせる。
【００２５】
１）システム・メモリ・コントローラに割り当てられたメモリ・バンクまたはバンクの部分は、システム・メモリ・コントローラ２８による最後のアクセスに続いた状態にはない（この状態は、ＤＳＰ３６がアクセスを開始し、またはシステム・メモリ・コントローラ２８に割り当てられたメモリ・バンクの電力状態を変更したときに生じる）。
【００２６】
２）ＤＳＰに割り当てられたメモリ・バンクまたはバンクの部分は、非アクティブ／スタンバイ（アイドル）状態以外の状態にある。
【００２７】
３）全てのＦＥＴスイッチが開いて（非アクティブ）、システム・メモリ・コントローラ２８からの信号がメモリ・バンクをアクセスするのを妨げる。
【００２８】
または
４）システム・バスへのメモリ・バス・コントローラ３４の全ての出力が、アクティブである。
【００２９】
メモリ・バス・コントローラ３４は、システム・メモリ・コントローラ２８のコマンドを監視するので、どのコマンドが発行されるかを知っており、必要なコマンドに反応できる。システム・メモリ・コントローラ２８またはメモリ・バス・コントローラ３４のいずれかは、メモリの１つ以上の部分に作用し、それらを低減電力モードにすることができる。メモリの全てのバンクの状態を常に監視して、発行されたコマンドが、現在の状態に対して“リーガル”なメモリ動作であることを保証することは、メモリ・バス・コントローラ３４の責任である。
【００３０】
図２は、システム・メモリ・バンク１３ａ〜１３ｈへのＤＳＰ３６のアクセスの動作の流れ図であり、図３は、ＤＳＰメモリ・バンク１２ａ〜１２ｈへのシステム・メモリ・コントローラ２８の動作の流れ図である。図４は、システム・メモリ・コントローラ２８の動作の状態図である。（ＤＳＰ３６の制御下のバス・コントローラ３４の動作の状態図は、リード／ライト／リフレッシュ動作が完了した後に、メモリがバンク・アクティブではなくプリチャージ状態に常に戻されることを除いて、同じである。）
実施例１
２つ以上の“物理的”メモリ・バンク（例えば、１２ａ〜１２ｈと１３ａ〜１３ｈ）を有し、少なくとも１つの物理的バンク（例えば、１２ａ〜１２ｈ）がＤＳＰに割り振られ、残りの物理的バンク（例えば、１３ａ〜１３ｈ）がシステムに割り振られているメモリ・モジュールである。
【００３１】
このケースは、ＤＳＰ３６に最大の柔軟性を与える。というのは、ＤＳＰが、メモリの少なくとも１つの物理的バンク（例えば、１２ａ〜１２ｈ）に対し基本的制御を有するからである。
【００３２】
このケースでは、システムは、１つ以上の物理的バンクに対し直接制御を有し、システム・メモリのいずれかまたは全ての電力を低減させるために、ＣＫＥ信号を利用できる。メモリが現在使用可能でなければ（例えば、ＤＳＰによってアクセスされている）、システムに割り当てられたメモリは、この動作にすぐに反応するであろう。メモリが使用可能でないならば、ウェイト・ライン２０は既にアクティブであり、ウェイト・ラインがいったん非アクティブになると、システムはコマンドを再発行するであろう。その後に、ＤＳＰによってアクティブにされるならば、動作が完了したときに、メモリはその前の（低電力）状態に戻る。
【００３３】
ＤＳＰに固有に割り当てられたメモリは、一般にＤＳＰの直接制御下にあり、低電力モードを含む状態にあることができる。１つ以上の固有の物理的バンクがＤＳＰに永続的に割り振られると、ＣＫＥ信号が外部システムではなくバス・コントローラによって供給されるので、ＤＳＰメモリはシステムＣＫＥ動作によって直接に影響されない。
【００３４】
ローカルＣＫＥ制御：ＤＳＰに割り振られた物理的メモリ空間は、使用していないとき、可能な最低電力モードにおかれる。（この実施例に対しては、これはＤＳＰに割り当てられたメモリの１つの物理的バンクとして定義され、メモリの残りの物理バンクはシステムに割り当てられている。）ＤＳＰメモリを保証するバス・コントローラは妨げられないので（ＣＫＥは非アクティブに保持される）、メモリ・カード８上の全ての他の物理的メモリ・バンクへのアクセスは、依然として許可される（それらのバンクが適切な状態にある限り）。
【００３５】
この物理的バンクはＤＳＰに割り当てられるので、限定されたセットの転送は、システム・プロセッサ／メモリ・コントローラからこのメモリに予測される。このように、システムからこのメモリに試みられたアクセスは、ＤＳＰメモリからのウェイト応答という結果になり、ＤＳＰメモリがアクセス可能状態に戻るまで、プロセッサ・アクセスは阻止される。この実施例では、ＤＳＰに割り当てられた物理的メモリ・バンクが、このメモリをシステムにアクセスできるようにする前に、‘非アクティブ／スタンバイ’状態に常に置かれる。ＤＳＰメモリの状態を変更する際、ＦＥＴスイッチは、‘ローカル’アドレスとコマンド信号の生成と転送を許可するために、ディセーブルされる。
【００３６】
このように、ＤＳＰメモリは、必要とされていないとき、アッセンブリ上の残りのメモリの状態とは無関係に、低電力状態に保持できる。
【００３７】
実施例２
メモリの１つ以上の物理的メモリ・バンクを有し、メモリの一部分（例えば、１２ａ〜１２ｈ）（一般にこれは、１つの物理的バンクより少ない）がＤＳＰに割り当てられているメモリ・モジュール８である。
【００３８】
‘ＤＳＰ’メモリは、このアッセンブリ上の‘システム’メモリから物理的に分離されないので（固有の物理的バンクとして）、ＤＳＰに割り当てられるメモリの電力レベルの固有の制御は可能でない。このケースでは、ＤＳＰは、メモリ・バス・コントローラ３４を経て、メモリへのバス・アクティビティーを監視し、そのメモリ空間へのシステムおよびＤＳＰ３６のアクティビティーに基づき、バンク毎に、アッセンブリ上のメモリの電力レベルを低減できる。（これは、また、実施例１で行うことができる。）実施例１におけるように、ＦＥＴスイッチ５６ａ〜５６ｄがターンオフされるとき、ＤＳＰ３６はメモリ・デバイスでＣＫＥ２４（または同様の電力管理信号）に対する制御を保持し、アクセスされたメモリがすぐに使用可能でないならば、‘ウェイト’応答を戻す。前述のように、メモリ状態が変更される際に、ＦＥＴスイッチ５６ａ〜５６ｄは、ディセーブル（ターンオフ）して、バス競合を阻止する。
【００３９】
このタイプのメモリを有するシステムでは、好ましくはアドレス範囲に常駐するオペレーティング・システムは、好ましくは、ＤＳＰメモリ・モジュール上に含まれないアドレス範囲に常駐する。そのようにすることによって、ローカル・メモリが非アクティブ状態である可能性は増大し、それによって、本発明の利点を最大にする。
【００４０】
本発明の好ましい実施の形態を説明した。しかし、前記の説明を考慮すると、この説明は例示としてのみ行われ、本発明はここで述べられた特定の実施の形態に限定されず、本発明の真の趣旨から逸脱することなく、さまざまな再構成、変更、置換が実行できるが分かる。
【００４１】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）メモリ・カード上に信号処理素子とメモリ・チップの少なくとも１つのバンクとを有する、コンピュータ・システムのメモリ・カードによって使用される電力を制御する方法であって、前記少なくとも１つのバンクは、前記信号処理素子の制御下で基本的に機能するように構成された第１の部分と、前記コンピュータ・システムのシステム・メモリ・コントローラの制御下で基本的に機能するように構成された第２の部分とを少なくとも有し、メモリの前記第１と第２の部分のそれぞれは、前記信号処理素子および前記システム・メモリ・コントローラの両方によってアドレス可能であり、メモリの前記各部分は、前記システム・メモリ・コントローラまたは前記信号処理素子のいずれかによって少なくとも高電力状態と低電力状態に置くことができ、
メモリの各部分の事前選択された状態に応じて、前記信号処理素子または前記システム・コントローラのいずれかによってメモリ・チップの前記第１の部分と第２の部分との両方の電力状態を変更するステップと、
電力状態が前記高電力状態から前記低電力状態に変更される前に、メモリ・チップの前記各部分のアクティビティを検出するステップと、
メモリ・バンクに対するあらゆる動作の際に、メモリの前記各部分の状態を検出するステップと、
前記低電力状態から前記高電力状態に変更するとき、メモリの前記各部分を所定の既知の状態に常に戻すステップとを含む方法。
（２）少なくとも第１と第２のメモリ・バンクがあり、前記第１のメモリ・バンクはメモリの前記第１の部分を構成し、前記第２のメモリ・バンクは前記第２のメモリ部分を構成する、上記（１）に記載の方法。
（３）メモリ・チップの前記第２のバンクが前記信号処理素子によってアクセスされると、メモリ・チップの前記第２のバンクを、前記システム・メモリ・コントローラによる最後のアクセスの終了時の状態に復元する、上記（２）に記載の方法。
（４）メモリ・チップの前記第１のバンクを、前記システム・メモリ・コントローラによるアクセスの前に、非アクティブ／スタンバイの状態に置く、上記（２）に記載の方法。
（５）メモリ・チップの要求されたバンクが使用不可能ならば、ウェイト信号を前記システム・メモリ・コントローラに送る、上記（１）に記載の方法。
（６）下記の状態のいずれかが存在するならば、前記ウェイト信号を生成する、上記（５）に記載の方法：
ａ）メモリ・チップの前記第２のバンクが、前記システム・メモリ・コントローラによる最後のアクセスの状態にない、
ｂ）メモリ・チップの前記第１のバンクが、非アクティブ／スタンバイ状態にない、
ｃ）前記システム・メモリ・コントローラが、メモリの前記バンクのいずれかへの物理的アクセスを有する、または
ｄ）メモリ・チップの前記バンクのいずれかが、前記システム・コントローラへの物理的アクセスを有する。
（７）前記シグナル・プロセッサが、前記システム・メモリ・コントローラによってサービスされる必要があるとき、割込み要求信号を生成する、上記（１）に記載の方法。
（８）クロック・フリーズ・モードである最大の低減電力レベル、非アクティブ／スタンバイ・モードである中間の低減電力レベル、セルフ・リフレッシュ・モードである最小の低減電力レベルを含む少なくとも３つの低減電力レベルがある、上記（１）に記載の方法。
（９）クロック・イネーブル信号を生成するシステム・メモリ・コントローラを有するコンピュータ・システムと、メモリ・モジュールとの組合せであって、前記メモリ・モジュールは信号処理素子とメモり・チップの少なくとも１つのバンクとを有し、前記少なくとも１つのバンクは、前記信号処理素子の制御下で基本的に機能するように構成された第１の部分と、前記コンピュータ・システムのシステム・メモリ・コントローラの制御下で基本的に機能するように構成された第２の部分とを少なくとも有し、メモリの前記第１と第２の部分のそれぞれは、前記信号処理素子および前記システム・メモリ・コントローラの両方によってアドレス可能であり、メモリの前記各部分は、前記システム・メモリ・コントローラまたは前記信号処理素子のいずれかによって少なくとも高電力状態と低電力状態に置くことができ、
前記システム・コントローラに直接応じてまたは前記信号処理素子に応じてクロック・イネーブル信号を選択的に送る回路を有し、前記各部分の事前選択された状態に応じて、前記信号処理素子または前記システム・コントローラのいずれかによってメモリ・チップの前記第１の部分と第２の部分との両方の電力状態を変更するロジック回路と、
電力状態が前記高電力状態から前記低電力状態に変更される前に、メモリ・チップの前記各部分のアクティビティを検出する回路と、
前記メモリ・バンクに対する対するあらゆる動作の際に、メモリの前記各部分の状態を検出する回路と、
前記低電力状態から前記高電力状態に変更するとき、メモリの前記各部分を所定の既知の状態に常に戻す回路とを備える組合せ。
（１０）少なくとも第１と第２のメモリ・バンクがあり、前記第１のメモリ・バンクはメモリの前記第１の部分を構成し、前記第２のメモリ・バンクは前記第２のメモリ部分を構成する、上記（９）に記載の組合せ。
（１１）メモリ・チップの要求されたバンクが使用不可能ならば、ウェイト信号を前記システム・メモリ・コントローラに与えるロジック回路を備える、上記（９）に記載の組合せ。
（１２）下記の状態のいずれかが存在するならば、前記ウェイト信号が生成される、上記（１１）に記載の組合せ：
ａ）メモリ・チップの前記第２のバンクが、前記システム・メモリ・コントローラによる最後のアクセスの状態にない、
ｂ）メモリ・チップの前記第１のバンクが、非アクティブ／スタンバイ状態にない、
ｃ）前記システム・メモリ・コントローラが、メモリの前記バンクのいずれかへの物理的アクセスを有する、または
ｄ）メモリ・チップの前記バンクのいずれかが、前記システム・コントローラへの物理的アクセスを有する。
（１３）前記シグナル・プロセッサが、前記システム・メモリ・コントローラによってサービスされる必要があるとき、割込み要求信号を生成するロジック回路を備える、上記（９）に記載の組合せ。
（１４）クロック・フリーズ・モードである最大の低減電力レベル、非アクティブ／スタンバイ・モードである中間の低減電力レベル、セルフ・リフレッシュ・モードである最小の低減電力レベルを含む少なくとも３つの低減電力レベルがある、上記（９）に記載の組合せ。
【図面の簡単な説明】
【図１】本発明によるメモリ・カードを備えたコンピュータ・システムのハイレベル図である。
【図２】システム・コントローラ・メモリへのＤＳＰアクセスの流れ図である。
【図３】ＤＳＰ制御されるメモリへのシステムＣＰＵアクセスの流れ図である。
【図４】ＣＰＵメモリの動作の状態図である。
【符号の説明】
６  パーソナル・コンピュータ
８  メモリ・モジュール
１０  プリント回路カード
１２ａ〜１２ｈ，１３ａ〜１３ｈ  シンクロナスＤＲＡＭ
１２，１３  バンク
１４  メモリ・データ・バス
１６  メモリ・アドレス／制御バス
１８  システム・クロック・ライン
２０  ウェイト・ライン
２２  割込み要求ライン
２４  クロック・イネーブル・ライン
２６  Ｉ／Ｏコネクタ
２８  システム・メモリ・コントローラ
３０  ＰＣＩバス
３２  コード
３４  バス・コントローラ
３６  ＤＳＰ
３８  外部キャッシュ・メモリ
４０  チップ・アドレス・バス
４２  チップ・データ・バス
４４  制御ライン
５０，５２  ＦＥＴスイッチ
５６ａ〜５６ｄ  ＦＥＴスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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