(57)【特許請求の範囲】
【請求項１】
プシュプル回路、ハーフブリッジ回路、もしくはこれらの回路で駆動された場合と同様の電圧をトランスの２次側に発生させる駆動回路をそのトランスの１次側に備え、上記トランスの２次側にカレントダブラ同期整流回路を有し、このカレントダブラ同期整流回路の同期整流素子をＭＯＳ−ＦＥＴもしくはこれと同様の機能を有した素子により構成し、上記トランスの２次側では、電圧が出力される期間、電圧が出力されない期間、極性が反転された電圧が出力される期間、及び再度の電圧が出力されない期間を一周期としてこれを繰り返して出力し、上記トランスの電圧が出力される期間と出力されない期間により、電源装置の出力が同期整流により制御されるスイッチング電源装置において、上記トランスに１組のサブ巻線を設け、このサブ巻線の一端と一方の同期整流素子のゲートを接続し、上記サブ巻線の他端と他方の同期整流素子のゲートを接続し、上記一方の同期整流素子のゲートとソース間にダイオードを接続し、上記他方の同期整流素子のゲートとソース間にもダイオードを接続し、各ダイオードは、アノードが各同期整流素子のソースに接続し、カソードが各同期整流素子のゲートに接続し、上記トランスから電圧が出力されない期間に、一方の上記同期整流素子の入力容量に蓄えられた電荷が上記サブ巻線を介して他方の上記同期整流素子の入力容量に分配され、上記一方の同期整流素子と他方の同期整流素子が同時にオンするようにしたことを特徴とするスイッチング電源装置。
【請求項２】
上記サブ巻線の端子と上記同期整流素子のゲートとの間に、ゲートの破壊電圧以下の電圧を出力する電圧制限回路を設けたことを特徴とする請求項１記載のスイッチング電源装置。
【請求項３】
上記電圧制限回路は、上記サブ巻線の端子と上記同期整流素子のゲートとの間にトランジスタを設け、このトランジスタのエミッタを上記同期整流素子のゲートに接続し、コレクタを上記サブ巻線の端子に接続し、上記トランジスタのベースに基準電圧発生部を接続するとともに、上記トランジスタのエミッタとコレクタ間にダイオードを接続し、このダイオードは上記トランジスタのエミッタにアノードを接続し、コレクタにカソードを接続したことを特徴とする請求項２記載のスイッチング電源装置。
【請求項４】
上記電圧制限回路は、上記サブ巻線の端子と上記同期整流素子のゲートとの間にＭＯＳ−ＦＥＴを設け、このＭＯＳ−ＦＥＴのソースを上記同期整流素子のゲートに接続し、ドレインを上記サブ巻線の端子に接続し、上記ＭＯＳ−ＦＥＴのゲートに基準電圧発生部を接続したことを特徴とする請求項２記載のスイッチング電源装置。
【請求項５】
上記電圧制限回路と上記同期整流素子のゲートとの間に、放電回路を設けたことを特徴とする請求項２，３または４記載のスイッチング電源装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、直流電圧を所望の電圧に変換し、電子機器に供給するスイッチング電源装置に関する。
【０００２】
【従来の技術】
従来、図１３（ａ），（ｂ）に示すようなＭＯＳ−ＦＥＴを同期整流素子に用いたカレントダブラ同期整流回路を備えたスイッチング電源装置があった。図１３（ａ）に示すスイッチング電源装置は、トランス１の１次側にプシュプル回路２を設けたものであり、図１３（ｂ）に示すスイッチング電源装置は、トランス１の１次側にハーフブリッジ回路３を設けたものである。そして、このトランス１の２次側には、カレントダブラ同期整流回路４が各々設けられ、図１４に示すような動作により同期整流を行う。このカレントダブラ同期整流回路４は、図１３に示すように、トランス１の２次側には、ソース同士が接続された同期整流素子であるＭＯＳ−ＦＥＴＱ１，Ｑ２の各ドレインが接続され、ＦＥＴＱ１，Ｑ２の各ドレイン間には、コイルＬ１，Ｌ２連結され、コイルＬ１，Ｌ２とＦＥＴＱ１，Ｑ２のソース間に出力コンデンサＣｏが並列に接続されている。
【０００３】
このカレントダブラ同期整流回路４は、全波整流回路と比較して、トランスにセンタータップがない、トランスの構成が簡単、トランスを通して伝搬する電流が１／２である、出力コンデンサ上でリップル電流がキャンセルされる等の利点を備えている。
【０００４】
従来のカレントダブラ同期整流回路４の動作について、図１４を基にして説明する。ここで図１４の（ａ）はトランス１の２次側の出力電圧ＶＴ、（ｂ）はＦＥＴＱ１のゲート−ソース間電圧ＶＧＳ（Ｑ１）、（ｃ）はＦＥＴＱ２のゲート−ソース間電圧ＶＧＳ（Ｑ２）、（ｄ）はコイルＬ１の電流Ｉ（Ｌ１）、（ｅ）はコイルＬ２の電流Ｉ（Ｌ２）、（ｆ）はＦＥＴＱ１のドレイン電流Ｉ（Ｑ１）、（ｇ）はＦＥＴＱ２のドレイン電流Ｉ（Ｑ２）である。
【０００５】
このカレントダブラ同期整流回路４の動作は、図１４の期間Ａにおいて、トランス１の２次側のドットのある端子にプラスの電圧が出力され、この電圧によりＦＥＴＱ２の入力容量Ｃｉｓｓは、ゲートがプラスとなる電位に充電され、ＦＥＴＱ２がオンする。また、ＦＥＴＱ１の入力容量Ｃｉｓｓはゲートがマイナスとなる電位に充電されるため、オフ状態のままとなる。そして、トランス１の２次側のドットのある端子から出力された電流は、トランス１、コイルＬ１、コンデンサＣｏ、ＦＥＴＱ２、トランス１の経路を流れる。このときコイルＬ２から出力された電流は、コイルＬ２、コンデンサＣｏ、ＦＥＴＱ２、コイルＬ２の経路を流れる。従って、この期間は、コイルＬ１がエネルギーを蓄え、コイルＬ２はエネルギーを放出している状態である。
【０００６】
次に期間Ｂにおいては、トランス１の２次側に電圧が出力されなくなり、期間Ａで充電されたＦＥＴＱ２の入力容量Ｃｉｓｓが放電され、ＦＥＴＱ２がオフする。またＦＥＴＱ１の入力容量Ｃｉｓｓは、期間Ａでゲートがマイナスとなる電位に充電されていたため、これも放電するがＦＥＴＱ１はオフのままである。そして、トランス１から電流が出力されないため、コイルＬ１，Ｌ２は、ともにエネルギーを放出する状態となる。このときコイルＬ１から出力された電流は、コイルＬ１、コンデンサＣｏ、ＦＥＴＱ１、コイルＬ１の経路を流れ、コイルＬ２から出力された電流は、コイルＬ２、コンデンサＣｏ、ＦＥＴＱ２、コイルＬ２の経路を流れる。また、ＦＥＴＱ１，Ｑ２は、オフ状態にあるため、電流は図１５に示すようにＦＥＴＱ１，Ｑ２の寄生ダイオードＤｑを通過する。
【０００７】
そして、期間Ｃの、トランス１の２次側のドットのない端子にプラスの電圧が出力されると、ＦＥＴＱ１の入力容量Ｃｉｓｓはゲートがプラスになる電位に充電され、ＦＥＴＱ１がオンする。また、ＦＥＴＱ２の入力容量Ｃｉｓｓは、ゲートがマイナスとなる電位に充電されるため、ＦＥＴＱ２は、オフ状態のままとなる。そしてトランス１の２次側のドットのない端子から出力された電流は、トランス１，コイルＬ２，コンデンサＣｏ、ＦＥＴＱ１、トランス１の経路を流れる。このときコイルＬ１から出た電流は、コイルＬ１、コンデンサＣｏ、ＦＥＴＱ１、コイルＬ１の経路を流れる。従って、この期間は、コイルＬ２はエネルギーを蓄え、コイルＬ１はエネルギーを放出している状態である。
【０００８】
さらに期間Ｄとなると、期間Ｂと同様にトランス１の２次側に電圧が出力されなくなり、期間Ｃで充電されたＦＥＴＱ１の入力容量Ｃｉｓｓが放電され、ＦＥＴＱ１がオフする。またＦＥＴＱ２の入力容量Ｃｉｓｓは期間Ｃでゲートがマイナスとなる電位に充電されていたため、これも放電するがＦＥＴＱ２はオフのままである。そして、トランス１から電流が出力されないため、コイルＬ１，Ｌ２は、ともにエネルギーを放出する状態となる。このときコイルＬ１から出力された電流は、コイルＬ１、コンデンサＣｏ、ＦＥＴＱ１、コイルＬ１の経路を流れ、コイルＬ２から出力された電流は、コイルＬ２、コンデンサＣｏ、ＦＥＴＱ２、コイルＬ２の経路を流れる。また、ＦＥＴＱ１，Ｑ２は、オフ状態にあるため、電流はＦＥＴＱ１，Ｑ２の寄生ダイオードＤｑを通過する。
【０００９】
【発明が解決しようとする課題】
上記従来の技術の場合、同期整流用ＦＥＴＱ１，Ｑ２を電流が通過する期間において、ＦＥＴＱ１，Ｑ２がオフする期間Ｂ，Ｄが存在する。この期間Ｂ，Ｄは、図１５に示すように、ＦＥＴＱ１，Ｑ２の寄生ダイオードＤｑを電流が流れるため、寄生ダイオードＤｑの順方向電圧による損失が発生し、ＦＥＴＱ１，Ｑ２による損失が増大してしまうという問題があった。
【００１０】
この発明は、上記の従来の技術に鑑みてなされたもので、カレントダブラ同期整流回路を備え、簡単な構成で電力損失の少ない高効率なスイッチング電源装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
この発明は、プシュプル回路、ハーフブリッジ回路、もしくはこれらの回路で駆動された場合と同様の電圧をトランスの２次側に発生させる駆動回路をトランスの１次側に備え、上記トランスの２次側にカレントダブラ同期整流回路を有し、このカレントダブラ同期整流回路の同期整流素子をＭＯＳ−ＦＥＴやその他これと同様の機能を有した素子により構成し、上記トランスの２次側では、電圧が出力される期間、電圧が出力されない期間、極性が反転された電圧が出力される期間、及び再度の電圧が出力されない期間を一周期としてこれを繰り返して出力し、上記トランスの電圧が出力される期間と出力されない期間により、電源装置の出力が同期整流により制御されるスイッチング電源装置についてのものである。このスイッチング電源装置は、そのトランスに１組のサブ巻線を設け、サブ巻線の一端と一方の同期整流素子のゲートを接続し、サブ巻線の他端と他方の同期整流素子のゲートを接続し、一方の同期整流素子のゲートとソース間にダイオードを接続し、他方の同期整流素子のゲートとソース間にもダイオードを接続したものである。各ダイオードは、アノードが各同期整流素子のソースに接続し、カソードが各同期整流素子のゲートに各々接続している。このような回路により、同期整流用ＦＥＴに電流が流れる期間の全てにおいて、同期整流用ＦＥＴをオンさせることが可能となり、同期整流用ＦＥＴの寄生ダイオードを電流が流れて、損失が増加することを防止する。
【００１２】
またこの発明は、上記トランスのサブ巻線の端子と同期整流用ＦＥＴのゲートとの間に電圧制限回路を設けたものである。電圧制限回路は、ゲートの破壊電圧以下の電圧を出力する電源回路である。この回路により、同期整流用ＦＥＴに電流が流れる期間の全てにおいて、同期整流用ＦＥＴをオンさせることができるとともに、スイッチング電源装置の入力電圧範囲を広げることが可能となる。
【００１３】
上記電圧制限回路は、上記サブ巻線の端子と上記同期整流素子のゲートとの間にトランジスタを設け、このトランジスタのエミッタを上記同期整流素子のゲートに接続しコレクタを上記サブ巻線の端子に接続し、上記トランジスタのベースに基準電圧発生部を接続したものである。上記トランジスタのエミッタとコレクタ間にはダイオードを接続し、このダイオードは、上記トランジスタのエミッタにアノードが接続され、コレクタにカソードが接続される。
【００１４】
また、上記電圧制限回路は、上記サブ巻線の端子と上記同期整流素子のゲートとの間にＭＯＳ−ＦＥＴを設け、このＭＯＳ−ＦＥＴのソースを上記同期整流素子のゲートに接続しドレインを上記サブ巻線の端子に接続し、上記ＭＯＳ−ＦＥＴのゲートに基準電圧発生部を接続したものでもよい。
【００１５】
またこの発明は、上記電圧制限回路とともに放電回路を設けたものである。この放電回路は、カレントダブラ同期整流回路の２個の同期整流用ＦＥＴの入力容量値がアンバランスとなった場合も、同期整流用ＦＥＴをオフさせたい期間には、確実にオフさせることができるとともに、同期整流用ＦＥＴに電流が流れる期間の全てにおいて同期整流用ＦＥＴをオンさせることが可能となる。
【００１６】
また、上記トランスに２組のサブ巻線を設け、一方のサブ巻線の一端と一方の同期整流素子のゲートとコンデンサを介して接続し、上記一方のサブ巻線の他端と上記同期整流素子のソースを接続し、上記一方のサブ巻線の他端と他方のサブ巻線の一端とが接続され、上記他方のサブ巻線の他端と他方の同期整流素子のゲートとを他のコンデンサを介して接続し、上記他方のサブ巻線の一端と上記他方の同期整流素子のソースを接続し、上記一方の同期整流素子のゲートとソース間にダイオードを接続し、上記他方の同期整流素子のゲートとソース間にもダイオードを接続し、各ダイオードはアノードが同期整流素子のソースに接続し、カソードが各同期整流素子のゲートに接続しているスイッチング電源装置でも良い。
【００１７】
さらに、上記コンデンサと上記同期整流素子のゲートとの間に、ゲートの破壊電圧以下の電圧を出力する電圧制限回路を設けても良い。
【００１８】
【発明の実施の形態】
以下、この発明の実施の形態について図面に基づいて説明する。図１、図２は、この発明の第一実施形態のスイッチング電源装置を示すもので、このスイッチング電源装置１０は、トランス１２の２次側にカレントダブラ同期整流回路１４が各々設けられている。カレントダブラ同期整流回路１４は、図１に示すように、トランス１２の２次側に、ソース同士が接続された同期整流素子であるＭＯＳ−ＦＥＴＱ１，Ｑ２の各ドレインが接続され、ＦＥＴＱ１，Ｑ２の各ドレイン間には、コイルＬ１，Ｌ２連結され、コイルＬ１，Ｌ２とＦＥＴＱ１，Ｑ２のソース間に出力コンデンサＣｏが並列に接続されている。
【００１９】
また、トランス１２には、１組のサブ巻線１６が設けられ、サブ巻線１６の一端と一方の同期整流素子であるＭＯＳ−ＦＥＴＱ１のゲートを接続し、サブ巻線１６の他端と他方の同期整流素子であるＭＯＳ−ＦＥＴＱ２のゲートが接続されている。一方のＦＥＴＱ１のゲートとソース間には、ダイオードＤ１が接続され、他方のＦＥＴＱ２のゲートとソース間にもダイオードＤ２が接続されている。ダイオードＤ１，Ｄ２は、各々のアノードがＦＥＴＱ１，Ｑ２のソースに接続し、ダイオードＤ１，Ｄ２の各カソードが各ＦＥＴＱ１，Ｑ２のゲートに各々接続している。
【００２０】
次に、この実施形態のカレントダブラ同期整流回路１４の動作について、図２を基にして説明する。ここで図２の（ａ）はトランス１２の２次側の出力電圧ＶＴ、（ｂ）はサブ巻線１６の出力電圧Ｖｓｕｂ、（ｃ）はＦＥＴＱ１のゲート−ソース間電圧ＶＧＳ（Ｑ１）、（ｄ）はＦＥＴＱ２のゲート−ソース間電圧ＶＧＳ（Ｑ２）、（ｅ）はコイルＬ１の電流Ｉ（Ｌ１）、（ｆ）はコイルＬ２の電流Ｉ（Ｌ２）、（ｇ）はＦＥＴＱ１のドレイン電流Ｉ（Ｑ１）、（ｈ）はＦＥＴＱ２のドレイン電流Ｉ（Ｑ２）である。
【００２１】
このカレントダブラ同期整流回路１４の動作は、図２の期間Ａにおいて、トランス１２の２次側のドットのある端子にプラスの電圧が出力され、このときトランス１２のサブ巻線１６もドットのある端子からプラスの電圧が出力される。このサブ巻線１６の電圧によりＦＥＴＱ２の入力容量Ｃｉｓｓが充電され、ＦＥＴＱ１の入力容量Ｃｉｓｓは放電される。
【００２２】
そして、トランス１２のサブ巻線１６から流れ出た電流は、ＦＥＴＱ１の入力容量Ｃｉｓｓが放電しているときは、トランス１２のサブ巻線１６、ＦＥＴＱ２のゲートからソース、ＦＥＴＱ１のソースからゲート、トランス１２のサブ巻線１６の経路を流れる。そしてＦＥＴＱ１が放電し、ダイオードＤ１の順方向電圧以下となると、トランス１２のサブ巻線１６、ＦＥＴＱ２のゲートからソース、ダイオードＤ１のアノードからカソード、トランス１２のサブ巻線１６の経路を流れる。これにより、ＦＥＴＱ２がオンし、ＦＥＴＱ１がオフ状態となる。またこのとき、トランス１２の２次側から出力された電流は、トランス１２、コイルＬ１、コンデンサＣｏ、ＦＥＴＱ２、トランス１２の経路を流れる。このときコイルＬ２を流れる電流は、コイルＬ２、コンデンサＣｏ、ＦＥＴＱ２、コイルＬ２の経路となっている。従って、この期間は、コイルＬ１はエネルギーを蓄え、コイルＬ２はエネルギーを放出している状態である。
【００２３】
次に期間Ｂにおいては、トランス１２の２次側に電圧が出力されなくなり、サブ巻線１６からも電圧が出力されなくなる。期間Ａで充電されたＦＥＴＱ２の入力容量Ｃｉｓｓに蓄えられた電荷が、トランス１２のサブ巻線１６を介してＦＥＴＱ１の入力容量Ｃｉｓｓに移行する。このカレントダブラ同期整流回路１４では、ＦＥＴＱ１，Ｑ２は同一品種のＦＥＴを使用するため、ＦＥＴＱ１の入力容量ＣｉｓｓとＦＥＴＱ２の入力容量Ｃｉｓｓは等しく、ＦＥＴＱ２の入力容量Ｃｉｓｓの半分がＦＥＴＱ１に移行する。ここで、コンデンサに蓄えられた電荷はコンデンサの容量と電圧との積であるから、この期間ＢにおけるＦＥＴＱ２の入力容量Ｃｉｓｓの電荷による電圧ｂは、期間Ａにおいて充電された電圧ａの１／２となる。電圧ａは、サブ巻線１６で発生する電圧からダイオードＤ１の順方向電圧を引いた値と等しい。また、ＦＥＴＱ１の電圧は、ＦＥＴＱ２の電圧と等しくなる。
【００２４】
以上の動作により、ＦＥＴＱ１，Ｑ２の入力容量Ｃｉｓｓは、ともに充電された状態となるため、ＦＥＴＱ１，Ｑ２はオン状態となる。そして、トランス１２の２次側から電流が出力されないため、コイルＬ１，Ｌ２は、ともにエネルギーを放出する状態となる。このときコイルＬ１から出力された電流は、コイルＬ１、コンデンサＣｏ、ＦＥＴＱ１、コイルＬ１の経路を流れ、コイルＬ２から出力された電流は、コイルＬ２、コンデンサＣｏ、ＦＥＴＱ２、コイルＬ２の経路を流れる。また、ＦＥＴＱ１，Ｑ２は、オン状態にあるため、電流は従来技術の図１５に示すようなＦＥＴＱ１，Ｑ２の寄生ダイオードＤｑを通過ことにはならない。
【００２５】
そして、期間Ｃにおいて、トランス１２の２次側のドットのない端子にプラスの電圧が出力され、このときトランス１２のサブ巻線１６もドットのない端子からプラスの電圧が出力される。このサブ巻線１６の電圧によりＦＥＴＱ１の入力容量Ｃｉｓｓが充電され、ＦＥＴＱ２の入力容量Ｃｉｓｓは放電される。
【００２６】
そして、トランス１２のサブ巻線１６から流れ出た電流は、ＦＥＴＱ２の入力容量Ｃｉｓｓが放電しているときは、トランス１２のサブ巻線１６、ＦＥＴＱ１のゲートからソース、ＦＥＴＱ２のソースからゲート、トランス１２のサブ巻線１６の経路を流れる。さらに、ＦＥＴＱ２が放電し、ダイオードＤ２の順方向電圧以下となると、トランス１２のサブ巻線１６、ＦＥＴＱ１のゲートからソース、ダイオードＤ２のアノードからカソード、トランス１２のサブ巻線１６の経路を流れる。これにより、ＦＥＴＱ１がオンし、ＦＥＴＱ２がオフ状態となる。またこのとき、トランス１２の２次側から出力された電流は、トランス１２、コイルＬ２、コンデンサＣｏ、ＦＥＴＱ１、トランス１２の経路を流れる。このときコイルＬ１を流れる電流は、コイルＬ１、コンデンサＣｏ、ＦＥＴＱ１、コイルＬ１の経路となっている。従って、この期間は、コイルＬ２はエネルギーを蓄え、コイルＬ１はエネルギーを放出している状態である。
【００２７】
さらに、期間Ｄにおいては、トランス１２の２次側に電圧が出力されなくなり、サブ巻線１６からも電圧が出力されなくなる。期間Ｃで充電されたＦＥＴＱ１の入力容量Ｃｉｓｓに蓄えられた電荷が、トランス１２のサブ巻線１６を介してＦＥＴＱ２の入力容量Ｃｉｓｓに移行する。即ち期間Ｂと同様に、ＦＥＴＱ１の入力容量Ｃｉｓｓの半分がＦＥＴＱ２に移行することになり、期間ＤにおけるＦＥＴＱ１の入力容量Ｃｉｓｓの電圧は期間Cにおいて充電された電圧の１／２となり、ＦＥＴＱ２の電圧はＦＥＴＱ１の電圧と等しくなる。
【００２８】
以上の動作により、ＦＥＴＱ１，Ｑ２の入力容量Ｃｉｓｓは、ともに充電された状態となるため、ＦＥＴＱ１，Ｑ２はオン状態となる。そして、トランス１２の２次側から電流が出力されないため、コイルＬ１，Ｌ２は、ともにエネルギーを放出する状態となる。このときコイルＬ１から出力された電流は、コイルＬ１、コンデンサＣｏ、ＦＥＴＱ１、コイルＬ１の経路を流れ、コイルＬ２から出力された電流は、コイルＬ２、コンデンサＣｏ、ＦＥＴＱ２、コイルＬ２の経路を流れる。また、ＦＥＴＱ１，Ｑ２は、オン状態にあるため、電流は図１５に示すようなＦＥＴＱ１，Ｑ２の寄生ダイオードＤｑを通過することにはならない。
【００２９】
この実施形態のカレントダブラ同期整流回路１４は、同期整流用のＦＥＴＱ１，Ｑ２に電流が流れる期間にＦＥＴＱ１，Ｑ２がオフしてしまうことがなく、ＦＥＴＱ１，Ｑ２に電流が流れる期間のすべてにおいてＦＥＴＱ１，Ｑ２をオンさせることが可能であり、寄生ダイオードを電流が流れることによる損失がなく、このスイッチング電源装置１０の効率を向上させることができる。
【００３０】
次にこの発明の第二実施形態について図３、図4を基にして説明する。ここで上記実施形態と同様の部材は同一の符号を付して説明を省略する。この実施形態のスイッチング電源装置２０のカレントダブラ同期整流回路２４は、ダイオードＤ１とＦＥＴＱ１との間およびダイオードＤ２とＦＥＴＱ２との間に、各々電圧制限回路２２，２３を設けたものである。電圧制限回路２２，２３は、ＦＥＴＱ１，Ｑ２のゲート破壊電圧以下の電圧を出力するものである。
【００３１】
電圧制限回路２２，２３は、図４に示すように、基準電圧発生部２５をツェナダイオードＺＤ１１、コンデンサＣ１１により構成し、電圧制限回路２２は、基準電圧発生部２５が抵抗Ｒ１１を介してトランジスタＴｒ１１のベースに接続され、トランジスタＴｒ１１のエミッタがＦＥＴＱ１のゲートに接続されている。トランジスタＴｒ１１のエミッタとコレクタ間には、ダイオードＤ１１が設けられ、トランジスタＴｒ１１のエミッタにダイオードＤ１１のアノードが接続されコレクタにカソードが接続されている。また、サブ巻線１６の一方の端子は、トランジスタＴｒ１１のコレクタに接続されているとともに、ダイオードＤ１３，抵抗Ｒ１３を介してツェナダイオードＺＤ１１のカソード側に接続されている。
【００３２】
電圧制限回路２３も同様に、基準電圧発生部２５が抵抗Ｒ１２を介してトランジスタＴｒ１２のベースに接続され、トランジスタＴｒ１２のエミッタがＦＥＴＱ２のゲートに接続されている。トランジスタＴｒ１２のエミッタとコレクタ間には、ダイオードＤ１２が設けられ、トランジスタＴｒ１２のエミッタにダイオードＤ１２のアノードが接続され、コレクタにカソードが接続されている。また、サブ巻線１６の他方の端子は、トランジスタＴｒ１２のコレクタに接続されている。
【００３３】
ここで、電圧制限回路２２，２３を設ける理由について以下に説明する。ＦＥＴＱ１，Ｑ２は、ゲートの耐圧が１０〜２０Ｖ程度の低い耐圧のものが多く、上記第一実施形態のカレントダブラ同期整流回路１４の場合、トランス１２のサブ巻線１６から発生する電圧は、スイッチング電源装置１０の入力電圧に比例するため、上記実施形態のスイッチング電源装置１０の入力電圧の上限は、カレントダブラ同期整流回路１４のＦＥＴＱ１，Ｑ２のゲートの耐圧性能により制限される。
【００３４】
また、上記実施形態のスイッチング電源装置１０は、トランス１２のサブ巻線１６から電圧が出力されている期間に、ＦＥＴＱ１，Ｑ２の一方の入力容量Ｃｉｓｓを充電し、トランス１２からの出力電圧がない期間に、充電された電荷の半分を他方のＦＥＴＱ１又はＱ２の入力容量Ｃｉｓｓに移すことで両方のＦＥＴＱ１，Ｑ２をオンさせている。ここで、ＦＥＴがオンするためには、一定の閾値以上の電圧を必要とする。従って、トランス１２からの出力電圧がない期間も入力容量Ｃｉｓｓの電圧が閾値以上の電圧でないと、ＦＥＴはオンできず、損失は増加する。トランス１２の出力電圧が無い期間の入力容量Ｃｉｓｓの電圧は、トランス１２から電圧が出力されている期間の１／２の電圧である。トランス１２から電圧が出力されている期間の入力容量Ｃｉｓｓの電圧は、トランス１２のサブ巻線１６から発生する電圧からダイオードＤ１もしくはＤ２の順方向電圧を引いた値である。即ち、上記実施形態のスイッチング電源装置１０では、トランス１２のサブ巻線１６から発生する電圧が、ＦＥＴＱ１，Ｑ２の閾値の２倍の電圧にダイオードＤ１もしくはダイオードＤ２の順方向電圧を加えた電圧を発生することができる入力電圧が下限となる。
【００３５】
以上のように、上記実施形態のスイッチング電源装置は、同期整流用のＦＥＴＱ１，Ｑ２のゲート耐圧と閾値とにより制限されてしまうものである。
【００３６】
そこで、この第二実施形態のように同期整流用のＦＥＴＱ１，Ｑ２のゲートに電圧制限回路２２，２３を設けることにより、ＦＥＴＱ１，Ｑ２のゲート耐圧を超える電圧がＦＥＴＱ１，Ｑ２のゲートに印加されないようにすることができる。さらに、電圧制限回路２２，２３の設定電圧を、ＦＥＴＱ１，Ｑ２の閾値の２倍以上にしておき、トランス１２のサブ巻線１６の巻数比を調整して、スイッチング電源装置２０の入力電圧下限においても上記設定電圧以上の電圧が電圧制限回路２２，２３に加えられるようにしておくことにより幅広い入力電圧範囲をもつスイッチング電源装置を構成することができる。
【００３７】
次に、この実施形態のスイッチング電源装置２０の動作を説明する。この実施形態では、電圧制限回路２２，２３に共通に設けられた基準電圧発生部２５により、電圧制限回路２２においては、トランス１２のサブ巻線１６のドットのない端子にプラス電圧が発生している期間に、ツェナダイオードＺＤ１１に供給される電流によって基準電圧を発生する。そして、トランス１２のサブ巻線１６に電圧が発生していない期間や、トランス１２のサブ巻線１６のドット側端子にプラスの電圧が発生している期間においては、ツェナダイオードＺＤ１１に並列に接続されたコンデンサＣ１１により基準電圧が出力される。
【００３８】
そして、トランス１２のサブ巻線１６のドットのない端子にプラスの電圧が発生している期間は、ＦＥＴＱ１の入力容量Ｃｉｓｓを充電する動作となる。このとき、ＦＥＴＱ１の入力容量Ｃｉｓｓを充電する電流は、トランジスタＴｒ１１のコレクタからエミッタを通過する。トランジスタＴｒ１１のコレクタからエミッタに電流（以下、コレクタ電流という）が流れるためには、ベースからエミッタに電流（以下、ベース電流という）が流れる必要がある。
【００３９】
トランス１２のサブ巻線１６のドットのない端子にプラスの電圧が発生している期間の初期においては、ＦＥＴＱ１の入力容量Ｃｉｓｓの電圧が、基準電圧発生部２５の電圧よりも低いために、トランジスタＴｒ１１は、ベース電流が流れることによりコレクタ電流も流れるため、ＦＥＴＱ１の入力容量Ｃｉｓｓに充電電流が流れる。
【００４０】
そして、ＦＥＴＱ１の入力容量Ｃｉｓｓの充電が進み、入力容量Ｃｉｓｓの電圧が上昇し基準電圧に近づくと、トランジスタＴｒ１１のベース電流が減少する。基準電圧からトランジスタＴｒ１１のベースの閾値電圧（一般的なトランジスタでは０．５Ｖ前後）を引いた値に達すると、トランジスタＴｒ１１のベース電流が流れなくなり、ベース電流が停止することで、コレクタ電流が停止する。よって、サブ巻線１６に発生する電圧にかかわりなく、ＦＥＴＱ１の入力容量Ｃｉｓｓは、基準電圧発生部２５の基準電圧からトランジスタＴｒ１１のベースの閾値電圧を引いた値以上には充電されない。
【００４１】
ＦＥＴＱ１の入力容量Ｃｉｓｓが充電される過程で、ＦＥＴＱ２の入力容量Ｃｉｓｓは放電される。ＦＥＴＱ２の放電は、トランジスタＴｒ１２のコレクタとエミッタに並列に接続されたダイオードＤ１２を通して行われる。
【００４２】
また、電圧制限回路２３では、サブ巻線１６の極性が上記とは逆の状態において、上記と同様に作用する。また、ＦＥＴＱ１の放電は、トランジスタＴｒ１１のコレクタとエミッタに並列に接続されたダイオードＤ１１を通して行われる。
【００４３】
この実施形態のスイッチング電源装置２０によれば、同期整流用ＦＥＴのゲートの耐圧性能に制限されず、幅広い入力電圧範囲をもつスイッチング電源装置を構成することができる。
【００４４】
なお、この実施形態の基準電圧発生部２５を図５に示すように、一対のツェナダイオードＺＤ１２，１３により、そのツェナ電圧を基準電圧として、基準電圧以上の電圧がトランジスタＴｒ１１，Ｔｒ１２のベースにかからない構成としてもよい。これによっても同様の効果を得ることができ、回路構成をより簡単なものとすることができる。
【００４５】
次にこの発明の第三実施形態について図６を基にして説明する。ここで上記実施形態と同様の部材は同一の符号を付して説明を省略する。この実施形態のスイッチング電源装置３０のカレントダブラ同期整流回路３４は、図４と比較して、トランジスタＴｒ１１とダイオードＤ１１がＦＥＴＱ１１に、トランジスタＴｒ１２とダイオードＤ１２がＦＥＴＱ１２に置き換えられている。トランジスタＴｒ１１とＦＥＴＱ１１の機能の違いは、トランジスタＴｒ１１はベース電流が流れることによりコレクタ電流が流れる素子であるの対して、ＦＥＴＱ１１は、ゲートの電圧がソースの電圧よりも高い場合にドレインからソースに電流（以下ドレイン電流という）が流れる素子である。そして、ＦＥＴＱ１の入力容量Ｃｉｓｓを充電する動作において、サブ巻線１６にプラスの電圧が発生している期間の初期においては、ＦＥＴＱ１の入力容量Ｃｉｓｓの電圧が、基準電圧発生部２５の電圧よりも低いために、電圧制限回路２２のＦＥＴＱ１１のゲート電圧は、ソース電圧よりも高く、ドレイン電流が流れる。ドレイン電流が流れるため、ＦＥＴＱ１の入力容量Ｃｉｓｓに充電電流が流れる。
【００４６】
そして、ＦＥＴＱ１の入力容量Ｃｉｓｓの充電が進み、入力容量Ｃｉｓｓの電圧が上昇し基準電圧に近づくと、ＦＥＴＱ１１のソースの電圧が上昇する。入力容量Ｃｉｓｓの電圧が、基準電圧からＦＥＴＱ１１のゲートの閾値電圧を引いた値に達すると、ＦＥＴＱ１１のドレイン電流が流れなくなる。よって、サブ巻線１６に発生する電圧にかかわりなく、ＦＥＴＱ１の入力容量Ｃｉｓｓは、基準電圧発生部２５の基準電圧からＦＥＴＱ１１のゲートの閾値電圧を引いた値以上には充電されない。
【００４７】
また、ＦＥＴＱ１の入力容量Ｃｉｓｓが充電される過程で、ＦＥＴＱ２の入力容量Ｃｉｓｓは放電される。ＦＥＴＱ２の放電は、ＦＥＴＱ１２の寄生ダイオードを通して行われる。
【００４８】
また、図６の他方の電圧制限回路２３では、サブ巻線１６の極性が上記とは逆の状態において、上記と同様に作用し、ＦＥＴＱ１の放電は、ＦＥＴ１１の寄生ダイオードを通して行われる。
【００４９】
この実施形態のスイッチング電源装置３０によっても、同期整流用ＦＥＴに制限されず、幅広い入力電圧範囲をもつスイッチング電源装置を構成することができる。さらに、電圧制限回路２２，２３の構成をより簡略に形成可能である。
【００５０】
なお、この実施形態の基準電圧発生部２５を図７に示すように、一対のツェナダイオードＺＤ１２，１３により、そのツェナ電圧を基準電圧として、基準電圧以上の電圧がＦＥＴＱ１１，１２のゲートにかからない構成にしてもよい。これによっても同様の効果を得ることができ、回路構成をより簡単なものとすることができる。
【００５１】
次にこの発明の第四実施形態について図８、図９を基にして説明する。ここで上記実施形態と同様の部材は同一の符号を付して説明を省略する。この実施形態のスイッチング電源装置４０のカレントダブラ同期整流回路４４は、図４に示す回路構成に放電回路２６，２７を設け、同期整流用ＦＥＴＱ１１，Ｑ１２の入力容量Ｃｉｓｓがアンバランスになった場合の不具合を解消するものである。
【００５２】
ここで、この不具合について説明する。ＦＥＴＱ１の入力容量ＣｉｓｓがＦＥＴＱ２のＣｉｓｓよりも大きいとして、トランス１２の２次側のドットのある端子にプラスの電圧が発生する期間を考えると、この期間はＦＥＴＱ１はオフ、ＦＥＴＱ２はオンの状態でなければならない。この期間の初期にはＦＥＴＱ１の入力容量Ｃｉｓｓが放電、ＦＥＴＱ２の入力容量Ｃｉｓｓが充電されている。ＦＥＴＱ１の入力容量Ｃｉｓｓの放電電流は、ＦＥＴＱ２の充電電流である。ここで、ＦＥＴＱ２の入力容量Ｃｉｓｓが電圧制限回路２３で決定される電圧に達すると、ＦＥＴＱ２の充電電流は停止してしまう。そして、ＦＥＴＱ１の入力容量ＣｉｓｓがＦＥＴＱ２の入力容量Ｃｉｓｓよりも大きいと、ＦＥＴＱ１の入力容量Ｃｉｓｓの放電が完了する前にＦＥＴＱ２の充電電流（ＦＥＴＱ１の放電電流）が停止してしまう。
【００５３】
これにより、ＦＥＴＱ１のゲートには電圧が残り、この電圧がＦＥＴＱ１のゲートの閾値電圧よりも高いと、ＦＥＴＱ１がオフできない状態となる。この期間は、トランス１２の２次側のドットのある端子にはプラスの電圧が発生している状態であり、ＦＥＴＱ１，Ｑ２がともにオン状態となると、トランス１２の２次側がショートされているのと同じ状態となり、最悪の場合はスイッチング電源装置を破壊してしまうことになる。
【００５４】
そこでこの実施形態では、同期整流用ＦＥＴＱ１，Ｑ２に放電回路２６，２７を接続したものである。
【００５５】
この実施形態のスイッチング電源装置４０の動作について、図９を基にして説明する。まず、トランス１２の２次巻線のドットのある端子にプラスの電圧が発生したとする。このとき、トランジスタＴｒ２１にベース電流が流れるため、トランジスタＴｒ２１はコレクタ電流を流すことができるようになり、ＦＥＴＱ１の入力容量Ｃｉｓｓに充電されていた電荷は、ＦＥＴＱ１のゲート、トランジスタＴｒ２１のコレクタからエミッタ、ＦＥＴＱ１のソースを流れて放電される。これにより、ＦＥＴＱ１はオフ状態となる。
【００５６】
そして、ＦＥＴＱ２の入力容量Ｃｉｓｓは、トランス１２、電圧制限回路２３、ＦＥＴＱ２のゲートからソース、ダイオードＤ１のアノードからカソード、トランス１２を通過することにより充電電流が流れる。充電電流が流れる過程においてＦＥＴＱ２の入力容量Ｃｉｓｓが電圧制限回路２３で設定された電圧に達すると、充電電流は流れなくなる。
【００５７】
次に、トランス１２の２次巻線に電圧が発生しない期間は、トランジスタＴｒ２１，Ｔｒ２２は、ともに動作しない（放電回路は動作しない）ため、ＦＥＴＱ２の入力容量Ｃｉｓｓの電荷がＦＥＴＱ１に移動し、ＦＥＴＱ１，Ｑ２ともにオン状態となる。
【００５８】
また、トランス１２の２次巻線のドットのない端子にプラスの電圧が発生したときは、上記のように、トランジスタＴｒ２２はトランジスタＴｒ２１と、ＦＥＴＱ２はＦＥＴＱ１と同様の動作を行う。
【００５９】
この実施形態のスイッチング電源装置４０によれば、同期整流用ＦＥＴＱ１，Ｑ２の放電電流は、放電回路２６，２７により放電され、他方のＦＥＴＱ１，又はＱ２の充電電流の影響を受けることがなく、各入力容量Ｃｉｓｓにアンバランスがあったとしても、上述の不具合が生じることはない。さらに、各入力容量Ｃｉｓｓの放電は、放電回路２６，２７を通して行われるため、瞬間的に大きな電流を流すことが可能となり、速やかにＦＥＴＱ１，Ｑ２をオフさせることができる。
【００６０】
次にこの発明の第五実施形態について図１０、図１１を基にして説明する。ここで上記実施形態と同様の部材は同一の符号を付して説明を省略する。この実施形態のスイッチング電源装置５０のカレントダブラ同期整流回路５４は、トランス１２の２次側にカレントダブラ同期整流回路５４を備え、カレントダブラ同期整流回路５４は、上記実施形態と同様に同期整流素子であるＦＥＴＱ１，Ｑ２、を備え、トランス１２に２組のサブ巻線３６，３７を備える。
【００６１】
サブ巻線３６，３７は、一方のサブ巻線３６の一端と一方のＦＥＴＱ１のゲートとが、コンデンサＣ１を介して接続し、サブ巻線３６の他端とＦＥＴＱ１のソースが接続されている。さらに、一方のサブ巻線３６の他端は、他方のサブ巻線３７の一端と接続されている。また、他方のサブ巻線３７の他端と他方のＦＥＴＱ２のゲートとが、他のコンデンサＣ２を介して接続し、他方のサブ巻線３７の一端とＦＥＴＱ２のソースが接続している。そして、上記実施形態と同様に、一方のＦＥＴＱ１のゲートとソース間にダイオードＤ１が接続され、他方のＦＥＴＱ２のゲートとソース間にもダイオードＤ２が接続され、各ダイオードＤ１，Ｄ２は、アノードがＦＥＴＱ１，Ｑ２の各ソースに接続し、カソードがＦＥＴＱ１，Ｑ２のゲートに接続している。
【００６２】
次に、この実施形態のスイッチング電源装置５０の動作について、図１１を基にして説明する。ここで図１１の（ａ）はトランス１２の２次側の出力電圧ＶＴ、（ｂ）はサブ巻線３６の出力電圧Ｖｓｕｂ１、（ｃ）はサブ巻線３７の出力電圧Ｖｓｕｂ２、（ｄ）はＦＥＴＱ１のゲート−ソース間電圧ＶＧＳ（Ｑ１）、（ｅ）はＦＥＴＱ２のゲート−ソース間電圧ＶＧＳ（Ｑ２）、（ｆ）はコイルＬ１の電流Ｉ（Ｌ１）、（ｇ）はコイルＬ２の電流Ｉ（Ｌ２）、（ｈ）はＦＥＴＱ１のドレイン電流Ｉ（Ｑ１）、（ｉ）はＦＥＴＱ２のドレイン電流Ｉ（Ｑ２）である。
【００６３】
この実施形態のカレントダブラ同期整流回路５４は、期間Ａにおいて、トランス１２の２次側のドットのある端子にプラスの電圧が出力され、このときトランス１２のサブ巻線３６の電圧により、ＦＥＴＱ１の入力容量Ｃｉｓｓは放電される。このときの放電経路は、トランス１２のサブ巻線３６、ＦＥＴＱ１のソースからゲート、コンデンサＣ１、トランス１２のサブ巻線３６の経路を流れる。そしてＦＥＴＱ１の入力容量Ｃｉｓｓの放電が終了すると、電流経路は、トランス１２のサブ巻線３６、ダイオードＤ１のアノードからカソード、コンデンサＣ１、トランス１２のサブ巻線３６の経路を流れる。そして、コンデンサＣ１の電圧が、サブ巻線３６の電圧からダイオードＤ１の順方向電圧を引いた値に達すると電流は停止する。
【００６４】
また、サブ巻線３７の電圧により、ＦＥＴＱ２の入力容量Ｃｉｓｓが充電される。このときの電流経路は、トランス１２のサブ巻線３７、コンデンサＣ２、ＦＥＴＱ２のゲートからソース、トランス１２のサブ巻線３７の経路を流れる。ここで、コンデンサＣ２は、サブ巻線３７のドットのある端子からプラスの電圧が出力されていた期間（期間Ｃ）にサブ巻線３７から発生する電圧で充電されている。従って、ＦＥＴＱ２の入力容量Ｃｉｓｓには、サブ巻線３７とコンデンサＣ２の電圧の和が印加される。期間Ａでは、以上の動作によりＦＥＴＱ１がオフ、ＦＥＴＱ２がオン状態となる。
【００６５】
期間Ｂでは、トランス１２の２次側に電圧が出力されなくなり、トランス１２のサブ巻線３６，３７からも電圧が出力されなくなる。そして、ＦＥＴＱ１，Ｑ２の入力容量Ｃｉｓｓには、コンデンサＣ１，Ｃ２に蓄えられている電圧だけが印加される。この期間では、以上の動作により、ＦＥＴＱ１，Ｑ２ともにオン状態となる。
【００６６】
次に、期間Ｃでは、トランス１２の２次側のドットのない端子にプラスの電圧が出力され、トランス１２のサブ巻線３６，３７からは、期間Ａとは逆の電圧が出力される。そして、サブ巻線３６の電圧によりＦＥＴＱ１の入力容量Ｃｉｓｓが充電される。このときの電流経路は、トランス１２のサブ巻線３６、コンデンサＣ１、ＦＥＴＱ１のゲートからソース、サブ巻線３６の経路を流れる。ここで、コンデンサＣ１は、期間Ａにサブ巻線３６から発生する電圧で充電されている。従って、ＦＥＴＱ１の入力容量Ｃｉｓｓには、サブ巻線３６とコンデンサＣ１の電圧の和が印加される。
【００６７】
また、サブ巻線３７の電圧によりＦＥＴＱ２の入力容量Ｃｉｓｓが放電される。このときの電流経路は、トランス１２のサブ巻線３７、ＦＥＴＱ２のソースからゲート、コンデンサＣ２、サブ巻線３７の経路を流れる。ここで、ＦＥＴＱ２の入力容量Ｃｉｓｓの放電が終了すると、電流経路は、サブ巻線３７、ダイオードＤ２のアノードからカソード、コンデンサＣ２、サブ巻線３７の経路で流れる。コンデンサＣ２の電圧が、サブ巻線３７の電圧からダイオードＤ２の順方向電圧を引いた値に達すると、電流の流れが停止する。期間Ｃでは、以上の動作によりＦＥＴＱ１がオン、ＦＥＴＱ２がオフ状態となる。
【００６８】
そして、期間Ｄにおいては、トランス１２の２次側に電圧が出力されておらず、上記期間Ｂと同じ動作をする。
【００６９】
この実施形態のスイッチング電源装置５０によれば、同期整流用ＦＥＴＱ１，Ｑ２に電流が流れる期間全てにおいて、ＦＥＴをオンさせることができる。これにより、ＦＥＴの寄生ダイオードを電流が通過することがなく、これによる損失が発生することがなくスイッチング電源装置５０の効率を向上させることができる。
【００７０】
次にこの発明の第六実施形態について図１２を基にして説明する。ここで上記実施形態と同様の部材は同一の符号を付して説明を省略する。この実施形態のスイッチング電源装置６０のカレントダブラ同期整流回路５４は、上記第五実施形態の回路に、上記第二実施形態と同様に、各々電圧制限回路２２，２３を設けたものである。電圧制限回路２２，２３は、ＦＥＴＱ１、Ｑ２のゲート破壊電圧以下の電圧を出力するものである。この実施形態によっても、幅広い入力電圧範囲をもつスイッチング電源装置を構成することができる。
【００７１】
以上の実施形態では、同期整流素子にｎ−チャンネルＭＯＳ−ＦＥＴを用いたが、ｐチャンネルＭＯＳ−ＦＥＴを用いてカレントダブラ同期整流回路を構成してもよい。さらに、ＭＯＳ−ＦＥＴ以外の同様の機能を有するスイッチング素子を用いてもよい。
【００７２】
【発明の効果】
この発明のスイッチング電源装置は、同期整流素子に電流が流れる期間のすべてにおいて同期整流素子をオンさせることが可能であり、寄生ダイオードを流れることによる損失がなく、スイッチング電源装置の効率を向上させることができる。
【００７３】
また、電圧制限回路を同期整流素子のゲートの前段に設けることにより、幅広い入力電圧範囲のスイッチング電源装置を構成することができる。
【００７４】
また、同期整流素子のゲートの前段に放電回路を設けることにより、同期整流素子の各入力容量にアンバランスがあったとしても、同期整流素子をオフできない等の不具合が生じることがない。さらに、各入力容量の放電に際して瞬間的に大きな電流を流すことが可能となり、速やかに同期整流素子をオフさせることができる。
【図面の簡単な説明】
【図１】この発明の第一実施形態のスイッチング電源装置の概略回路図である。
【図２】この実施形態のスイッチング電源装置の動作を示すタイミングチャートである。
【図３】この発明の第二実施形態のスイッチング電源装置の概略回路図である。
【図４】この実施形態のスイッチング電源装置の電圧制限回路を示す回路図である。
【図５】この実施形態のスイッチング電源装置の電圧制限回路の他の例を示す回路図である。
【図６】この発明の第三実施形態のスイッチング電源装置の回路図である。
【図７】この実施形態のスイッチング電源装置の電圧制限回路の他の例を示す回路図である。
【図８】この発明の第四実施形態のスイッチング電源装置の概略回路図である。
【図９】この実施形態のスイッチング電源装置の電圧制限回路および放電回路を示す回路図である。
【図１０】この発明の第五実施形態のスイッチング電源装置の概略回路図である。
【図１１】この実施形態のスイッチング電源装置の動作を示すタイミングチャートである。
【図１２】この発明の第六実施形態のスイッチング電源装置の概略回路図である。
【図１３】従来のカレントダブラ同期整流回路を備えたスイッチング電源装置の概略回路図である。
【図１４】従来のスイッチング電源装置の動作を示すタイミングチャートである。
【図１５】ＭＯＳ−ＦＥＴの寄生ダイオードと寄生容量を示すである。
【符号の説明】
１０    スイッチング電源装置
１２    トランス
１４    カレントダブラ同期整流回路
１６    サブ巻線
２２，２３    電圧制限回路
２５    基準電圧発生部
２６，２７    放電回路
【図１】
0003614399.tif 000002
【図２】
0003614399.tif 000003
【図３】
0003614399.tif 000004
【図４】
0003614399.tif 000005
【図５】
0003614399.tif 000006
【図６】
0003614399.tif 000007
【図７】
0003614399.tif 000008
【図８】
0003614399.tif 000009
【図９】
0003614399.tif 000010
【図１０】
0003614399.tif 000011
【図１１】
0003614399.tif 000012
【図１２】
0003614399.tif 000013
【図１３】
0003614399.tif 000014
【図１４】
0003614399.tif 000015
【図１５】
0003614399.tif 000016