(57)【特許請求の範囲】
【請求項１】
入力端子と、出力端子と、トランスと、前記入力端子と前記トランスとの間に設けられ、第１及び第２のアームと、前記第１及び第２のアームに接続された共振回路とを含むフルブリッジ型のスイッチング回路と、前記出力端子と前記トランスとの間に設けられた出力回路と、前記スイッチング回路を位相シフト制御する制御回路とを備えるスイッチング電源装置であって、前記制御回路は、前記入力端子と前記スイッチング回路との間を流れる一次側電流、出力電流及び前記出力電流に比例した電流の少なくとも１つの電流が所定値以下となったときに、前記第１及び第２のアームの少なくとも一方のデッドタイムを延ばすことにより、前記デッドタイムを、前記共振回路の共振動作が完了する期間と同一又はそれより長くすることを特徴とするスイッチング電源装置。
【請求項２】
入力端子と、出力端子と、トランスと、前記入力端子と前記トランスとの間に設けられ、第１及び第２のアームと、前記第１及び第２のアームに接続された共振回路とを含むフルブリッジ型のスイッチング回路と、前記出力端子と前記トランスとの間に設けられた出力回路と、前記スイッチング回路を位相シフト制御する制御回路とを備えるスイッチング電源装置であって、前記制御回路は、入力電圧が所定値以上になったときに、前記第１及び第２のアームの少なくとも一方のデッドタイムを延ばすことにより、前記デッドタイムを、前記共振回路の共振動作が完了する期間と同一又はそれより長くすることを特徴とするスイッチング電源装置。
【請求項３】
入力端子と、出力端子と、トランスと、前記入力端子と前記トランスとの間に設けられ、第１及び第２のアームと、前記第１及び第２のアームに接続された共振回路とを含むフルブリッジ型のスイッチング回路と、前記出力端子と前記トランスとの間に設けられた出力回路と、前記スイッチング回路を位相シフト制御する制御回路とを備えるスイッチング電源装置であって、前記制御回路は、前記入力端子と前記スイッチング回路との間を流れる一次側電流の出力非伝送期間に現れるパルス成分のピーク値が所定値以上になったときに、前記第１及び第２のアームの少なくとも一方のデッドタイムを延ばすことにより、前記デッドタイムを、前記共振回路の共振動作が完了する期間と同一又はそれより長くすることを特徴とするスイッチング電源装置。
【請求項４】
前記入力端子と前記スイッチング回路との間を流れる１次側電流を検出するカレントトランスをさらに備えることを特徴とする請求項３に記載のスイッチング電源装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はスイッチング電源装置に関し、特に、位相シフト制御方式によるスイッチング電源装置に関する。
【０００２】
【従来の技術】
従来より、スイッチング電源装置としていわゆるＤＣ／ＤＣコンバータが知られている。代表的なＤＣ／ＤＣコンバータは、スイッチング回路を用いて直流入力を一旦交流に変換した後、トランスを用いてこれを変圧（昇圧または降圧）し、さらに、出力回路を用いてこれを再び直流に変換する装置であり、これによって入力電圧とは異なる電圧を持った直流出力を得ることができる。ここで、大容量が要求されるスイッチング電源装置のスイッチング回路としては、いわゆるフルブリッジ型のスイッチング回路が用いられることが一般的であるが、この種のスイッチング回路において発生するスイッチング損失を低減可能な駆動方式として、いわゆる位相シフト制御方式が知られている（米国特許第４，８６４，４７９号公報参照）。
【０００３】
位相シフト制御方式においては、フルブリッジ型のスイッチング回路を構成する４つのスイッチ素子の一方のアームの高位側スイッチ素子と他方のアームの低位側スイッチ素子の位相（一方のアームの低位側スイッチ素子と他方のアームの高位側スイッチ素子の位相も同様）が出力電圧に応じて制御され、これにより、一方のアームの高位側スイッチ素子と他方のアームの低位側スイッチ素子が同時にオン状態となる期間、並びに、一方のアームの低位側スイッチ素子と他方のアームの高位側スイッチ素子が同時にオン状態となる期間が出力電圧に応じて調整される。ここで、スイッチング回路（トランスの１次側）から出力回路（トランスの２次側）に伝送される電力は、一方のアームの高位側スイッチ素子と他方のアームの低位側スイッチ素子が同時にオン状態となる期間、並びに、一方のアームの低位側スイッチ素子と他方のアームの高位側スイッチ素子が同時にオン状態となる期間によって決まることから、上記位相を制御することにより、出力電圧を所望の値に安定させることが可能となる。
【０００４】
この場合、同一のアームに属する２つのスイッチ素子については、これらが同時にオン状態となると入力電源が短絡され、大きな貫通電流が流れてしまう。このため、同一のアームに属する２つのスイッチ素子のうち、一方のスイッチ素子のオン期間と他方のスイッチ素子のオン期間との間には、これら２つのスイッチ素子がいずれもオフ状態となる期間が挿入される。このような期間は、一般的に「デッドタイム」と呼ばれている。
【０００５】
また、位相シフト制御方式によるスイッチング電源装置においては、上記４つのスイッチ素子の容量成分及び／又は各スイッチ素子に付加された容量素子の容量成分と共振用インダクタンスによって共振回路が形成され、その共振特性を利用して、これらスイッチ素子がターンオンする際のスイッチングロスの低減が図られている。この共振回路は、同一のアームに属する一方のスイッチ素子がターンオフしてから他方のスイッチ素子がターンオンするまでの期間、すなわちデッドタイムにおいて共振動作を行い、これによってスイッチング回路を構成する４つのスイッチ素子のターンオン損失の低減が図られている。このように、位相シフト制御方式によるスイッチング電源装置においてデッドタイムは、ターンオン損失低減のための共振期間としても利用される。
【０００６】
したがって、デッドタイムをどの程度の長さに設定するかは、上記共振回路の共振特性を考慮して定める必要があり、具体的には１回の共振動作が完了する期間と同じ長さに設定することが好ましい。デッドタイムの長さがこれよりも短いと、共振動作が完了する前に目的とするスイッチ素子がターンオンするため、ターンオン損失が大きくなるという問題が発生し、逆に、デッドタイムの長さがこれよりも長すぎると、共振動作が完了した後再び共振動作が再開するため、やはりターンオン損失が大きくなるという問題が発生してしまうからである。また、デッドタイムが必要以上に長いと、トランスの１次側から２次側への電力伝送能力が低下するという問題も発生する。
【０００７】
しかしながら、上記共振回路の共振特性は、スイッチング電源装置の入力電圧Ｖｉｎや出力電流Ｉｏｕｔによって変化し、具体的には入力電圧Ｖｉｎが大きくなるほど、また、出力電流Ｉｏｕｔが小さくなるほど、共振に必要な時間が長くなる。したがって、入力電圧Ｖｉｎが定格最大値Ｖｉｎ（ｍａｘ）まで上昇し、且つ、無負荷乃至は軽負荷状態となった場合においてもデッドタイム期間中に共振動作を完了させるためには、共振用インダクタンスを大きくすることにより、共振が完了する時間を短縮すればよい。
【０００８】
【発明が解決しようとする課題】
しかしながら、共振用インダクタンスを大きくすると、トランスの１次側から２次側への伝送能力が低下するため、例えば、入力電圧Ｖｉｎが定格最低値Ｖｉｎ（ｍｉｎ）まで低下し、さらに出力電流Ｉｏｕｔが定格最大値Ｉｏｕｔ（ｍａｘ）に達した場合において、出力電圧Ｖｏを定格値に保持できなくなる可能性がある。
【０００９】
このような問題を解決するための手法として、ＷＯ０１／７１８９６号公報にはトランスの１次側に可変インダクタを付加する技術が開示されているが、可変インダクタを用いると装置全体が大型化し、コストアップを招いてしまう。
【００１０】
したがって、本発明の目的は、装置の大型化を抑制しつつスイッチングロスを低減可能な位相シフト制御方式によるスイッチング電源装置を提供することである。
【００１１】
【課題を解決するための手段】
本発明のかかる目的は、入力端子と、出力端子と、トランスと、前記入力端子と前記トランスとの間に設けられ、第１及び第２のアームと、前記第１及び第２のアームに接続された共振回路とを含むフルブリッジ型のスイッチング回路と、前記出力端子と前記トランスとの間に設けられた出力回路と、前記スイッチング回路を位相シフト制御する制御回路とを備えるスイッチング電源装置であって、前記制御回路は、前記入力端子と前記スイッチング回路との間を流れる一次側電流、出力電流及び前記出力電流に比例した電流の少なくとも１つの電流が所定値以下となったときに、前記第１及び第２のアームの少なくとも一方のデッドタイムを延ばすことにより、前記デッドタイムを、前記共振回路の共振動作が完了する期間と同一又はそれより長くすることを特徴とするスイッチング電源装置によって達成される。
【００１３】
本発明のかかる目的はまた、入力端子と、出力端子と、トランスと、前記入力端子と前記トランスとの間に設けられ、第１及び第２のアームと、前記第１及び第２のアームに接続された共振回路とを含むフルブリッジ型のスイッチング回路と、前記出力端子と前記トランスとの間に設けられた出力回路と、前記スイッチング回路を位相シフト制御する制御回路とを備えるスイッチング電源装置であって、前記制御回路は、入力電圧が所定値以上になったときに、前記第１及び第２のアームの少なくとも一方のデッドタイムを延ばすことにより、前記デッドタイムを、前記共振回路の共振動作が完了する期間と同一又はそれより長くすることを特徴とするスイッチング電源装置によって達成される。
【００１４】
本発明のかかる目的はまた、入力端子と、出力端子と、トランスと、前記入力端子と前記トランスとの間に設けられ、第１及び第２のアームと、前記第１及び第２のアームに接続された共振回路とを含むフルブリッジ型のスイッチング回路と、前記出力端子と前記トランスとの間に設けられた出力回路と、前記スイッチング回路を位相シフト制御する制御回路とを備えるスイッチング電源装置であって、前記制御回路は、前記入力端子と前記スイッチング回路との間を流れる一次側電流の出力非伝送期間に現れるパルス成分のピーク値が所定値以上になったときに、前記第１及び第２のアームの少なくとも一方のデッドタイムを延ばすことにより、前記デッドタイムを、前記共振回路の共振動作が完了する期間と同一又はそれより長くすることを特徴とするスイッチング電源装置によって達成される。
【００１５】
本発明によれば、第１のアーム及び／又は第２のアームの共振完了時間が長くなった場合であっても、これに連動してデッドタイムが長くなることから、ターンオン損失が大幅に低減される一方、共振完了時間が短くなった場合には、これに連動してデッドタイムも短くなることから、デッドタイム期間中の再共振が防止される。
【００１６】
本発明においては、入力端子とスイッチング回路との間を流れる１次側電流の検出には、カレントトランスを用いることが好ましい。
【００１７】
本発明の好ましい実施態様によれば、カレントトランスを用いた場合の高速応答性により、入力端子とスイッチング回路との間を流れる１次側電流に基づいて速やかにデッドタイムを変更することが可能となる。
【００１８】
図１は、本発明の好ましい実施態様にかかるスイッチング電源装置の回路図である。
【００１９】
図１に示すように、本実施態様にかかるスイッチング電源装置は、入力端子１，２間に与えられる入力電圧Ｖｉｎを変圧して出力電圧Ｖｏｕｔを生成し、これを出力端子３，４間に供給する装置であり、トランス１０と、入力端子１，２とトランス１０との間に接続されたスイッチング回路２０と、トランス１０と出力端子３，４との間に接続された出力回路３０と、スイッチング回路２０の動作を制御する制御回路４０とを備えている。実使用時においては、図１に示すように入力端子１，２間には直流電源５が接続され、出力端子３，４間には直流負荷６が接続される。また、入力端子１，２間には入力電圧Ｖｉｎを安定化させるための入力コンデンサ７が接続されているが、これについては入力端子１，２からみて直流電源５側に設けても構わない。尚、本明細書においては、スイッチング電源装置のうち制御回路４０以外の部分を「主回路部」と呼ぶことがある。
【００２０】
トランス１０は、１次巻線１１及び２次巻線１２ａ，１２ｂを備え、その巻数比は入力端子１，２間に与えられる入力電圧Ｖｉｎの範囲及び出力端子３，４間に供給すべき出力電圧Ｖｏｕｔの範囲に応じて設定される。また、図１に示すように、トランス１０には、１次巻線１１に対して直列な共振用インダクダンス１３が存在している。詳細については後述するが、かかる共振用インダクダンス１３は、スイッチング回路２０において発生するスイッチングロスを低減するための共振回路の一部を構成する。
【００２１】
スイッチング回路２０は、入力端子１，２に与えられる直流である入力電圧Ｖｉｎを交流に変換してこれをトランス１０の１次巻線１１に供給する役割を果たし、４つのスイッチ素子がフルブリッジ接続された構成を有する。フルブリッジの一対の入力側接続点は入力端子１，２にそれぞれ接続され、フルブリッジの一対の出力側接続点はトランス１０の１次巻線１１の両端間に接続されている。
【００２２】
より具体的に説明すると、スイッチング回路２０は、入力端子１，２間に直列接続されたスイッチ素子２１ａ及びスイッチ素子２２ａと、同じく入力端子１，２間に直列接続されたスイッチ素子２３ａ及びスイッチ素子２４ａとを備え、スイッチ素子２１ａとスイッチ素子２２ａとの接続点である接点Ａはトランス１０の１次巻線１１の一端に接続され、スイッチ素子２３ａとスイッチ素子２４ａとの接続点である接点Ｂはトランス１０の１次巻線１１の他端に接続されている。これらスイッチ素子２１ａ〜２４ａとしては、公知である種々のスイッチ素子を用いることができるが、ＦＥＴ（電界効果型トランジスタ）を用いることが好ましい。
【００２３】
さらに、スイッチ素子２１ａ〜２４ａには、それぞれダイオード２１ｂ〜２４ｂ及びコンデンサ２１ｃ〜２４ｃが並列に接続されている。これらダイオード２１ｂ〜２４ｂ及びコンデンサ２１ｃ〜２４ｃについては、スイッチ素子２１ａ〜２４ａとは別個の素子であっても構わないし、スイッチ素子２１ａ〜２４ａが持つ寄生成分であっても構わない。例えば、スイッチ素子２１ａ〜２４ａとしてＦＥＴを用いる場合には、ＦＥＴに寄生的に存在するボディダイオードをダイオード２１ｂ〜２４ｂとして用い、ＦＥＴのソース−ドレイン間容量をコンデンサ２１ｃ〜２４ｃとして用いても構わない。但し、スイッチ素子２１ａ〜２４ａとしてＦＥＴを用いた場合であっても、上記寄生成分に加えて、ダイオード２１ｂ〜２４ｂ及び／又はコンデンサ２１ｃ〜２４ｃを別個の素子として付加しても構わない。
【００２４】
尚、本明細書においては、スイッチ素子２１ａとスイッチ素子２２ａからなる直列回路を「第１のアーム」、スイッチ素子２３ａとスイッチ素子２４ａからなる直列回路を「第２のアーム」と呼ぶことがある。第１のアームの中点である接点Ａは、共振用インダクダンス１３を介してトランス１０の１次巻線１１の一端に接続されており、第２のアームの中点である接点Ｂは、トランス１０の１次巻線１１の他端に接続されている。
【００２５】
出力回路３０は、トランス１０の２次巻線１２ａ，１２ｂに現れる交流電圧を整流・平滑して直流である出力電圧Ｖｏｕｔを生成し、これを出力端子３，４間に供給する役割を果たし、トランス１０の２次巻線１２ａの一端と整流出力点３０ａとの間に接続されたダイオード３１と、トランス１０の２次巻線１２ｂの一端と整流出力点３０ａとの間に接続されたダイオード３２と、整流出力点３０ａと出力端子３との間に接続された出力チョーク３３と、一対の出力端子３，４間に接続された出力コンデンサ３４とを備えている。また、出力端子４は、トランス１０の２次側センタータップＣに直接接続されている。このような構成を有する出力回路３０のうち、ダイオード３１，３２はトランス１０の２次巻線１２ａ，１２ｂに現れる交流電圧を整流する整流回路を構成し、出力チョーク３３及び出力コンデンサ３４は、整流出力点３０ａと２次側センタータップＣとの間に現れる整流出力を平滑する平滑回路を構成する。
【００２６】
制御回路４０は出力コンデンサ３４の両端間に現れる出力電圧Ｖｏｕｔが予め定められた目標値となるよう、スイッチング回路２０の動作を制御する回路であり、図１に示すようにパルス生成部１００、デッドタイム設定部２００及び電流検出部３００によって構成される。
【００２７】
また、図１に示すように、本実施態様にかかるスイッチング電源装置には、スイッチング回路２０と入力端子２との間において入力コンデンサ７に流れる１次側電流Ｉｐを検出するカレントトランス５０が備えられており、その検出信号Ｓは制御回路４０に供給される。尚、１次側電流Ｉｐを検出する素子としてはカレントトランス以外の素子を用いても構わないが、電流量の変化に対する高速応答性を考慮すれば、カレントトランスを用いることが最も好ましい。
【００２８】
詳細については後述するが、制御回路４０は出力電圧Ｖｏｕｔ及び検出信号Ｓを受け、これらに基づき、位相シフト制御方式によって出力信号ＯＵＴＡ〜ＯＵＴＤを生成する。生成された出力信号ＯＵＴＡ〜ＯＵＴＤは、それぞれ絶縁回路６１〜６４を介してスイッチ素子２１ａ〜２４ａの制御電極に供給される。
【００２９】
次に、制御回路４０を構成するパルス生成部１００、デッドタイム設定部２００及び電流検出部３００について、この順に説明する。
【００３０】
パルス生成部１００は、出力電圧Ｖｏｕｔに基づいて、位相シフト制御方式によりそれぞれ出力信号ＯＵＴＡ〜ＯＵＴＤの原信号となる出力原信号ＯＵＴａ〜ＯＵＴｄを生成する回路部であり、以下の回路構成を有する。
【００３１】
図２は、パルス生成部１００の回路図である。
【００３２】
図２に示すように、パルス生成部１００は、クロック信号ＣＬＫを生成する発振器１０１と、クロック信号ＣＬＫに基づいて出力原信号ＯＵＴａ，ＯＵＴｂを生成するデータラッチ回路１０２と、のこぎり波ＲＡＭＰ−１を生成するランプ回路１０３と、ランプ回路をリセットするＦＥＴ１０４と、出力電圧Ｖｏｕｔを分圧する分圧回路１０５と、比較信号ＣＯＭＰ−１〜ＣＯＭＰ−３をそれぞれ生成する誤差アンプ１０６、コンパレータ１０７，１０８と、電圧源１０９，１１０と、クロック信号ＣＬＫを反転するインバータ１１１と、リセット信号ＲＥＳＥＴ及びセット信号ＳＥＴをそれぞれ生成する非論理和回路（ＮＯＲ）１１２，１１３と、ＰＷＭ信号を生成するＰＷＭラッチ回路１１４と、出力原信号ＯＵＴｃ，ＯＵＴｄをそれぞれ生成する排他的論理和回路（ＸＯＲ）１１５及び排他的非論理和回路（ＸＮＯＲ）１１６とを備えている。
【００３３】
発振器１０１はクロック信号ＣＬＫを生成する回路であり、生成されるクロック信号ＣＬＫの周波数は、周波数設定信号ＦＲＥＱ．ＳＥＴによって設定することができる。
【００３４】
データラッチ回路１０２は、クロック入力端子（ＣＫ）、データ入力端子（Ｄ）、反転出力端子（反転Ｑ）及び非反転出力端子（Ｑ）を備えており、クロック入力端子（ＣＫ）に供給されるクロック信号ＣＬＫの立ち上がりエッジに応答して、データ入力端子（Ｄ）に供給されている信号の論理レベルを保持する。図２に示すように、データラッチ回路１０２の反転出力端子（反転Ｑ）はそのデータ入力端子（Ｄ）に接続されており、ここに現れる信号は出力原信号ＯＵＴａとして取り出される。また、データラッチ回路１０２の非反転出力端子（Ｑ）に現れる信号は出力原信号ＯＵＴｂとして取り出される。
【００３５】
ランプ回路１０３は、その入力端１０３ａと接地電位ＧＮＤとの間に接続されているＦＥＴ１０４がオン状態である場合には、その出力であるのこぎり波ＲＡＭＰ−１を接地レベルとし、ＦＥＴ１０４がオフ状態である場合にはのこぎり波ＲＡＭＰ−１のレベルを所定の時定数にしたがって上昇させる。図２に示すように、ＦＥＴ１０４のゲート電極にはクロック信号ＣＬＫが供給されており、したがって、ランプ回路１０３はクロック信号ＣＬＫの周期に応答したのこぎり波ＲＡＭＰ−１を生成することができる。
【００３６】
分圧回路１０５は、出力電圧Ｖｏｕｔが供給される端子と接地電位ＧＮＤが供給される端子との間に直列に接続された抵抗１０５ａ，１０５ｂからなり、出力電圧Ｖｏｕｔを分圧した誤差電圧Ｅ／Ａ−を生成する。
【００３７】
誤差アンプ１０６は、反転入力端子（−）及び非反転入力端子（＋）を備えており、反転入力端子（−）には誤差電圧Ｅ／Ａ−が供給され、非反転入力端子（＋）には基準電圧Ｖｒｅｆが供給される。誤差アンプ１０６の出力である比較信号ＣＯＭＰ−１の電圧レベルは、誤差電圧Ｅ／Ａ−と基準電圧Ｖｒｅｆとの大小関係及びその電圧差に応じて定められ、誤差電圧Ｅ／Ａ−が基準電圧Ｖｒｅｆよりも高ければ高いほど比較信号ＣＯＭＰ−１の電圧は低くなり、逆に、誤差電圧Ｅ／Ａ−が基準電圧Ｖｒｅｆよりも低ければ低いほど比較信号ＣＯＭＰ−１の電圧は高くなる。ここで、基準電圧Ｖｒｅｆとは、制御回路４０の内部で生成される電圧であり、出力電圧Ｖｏｕｔの目標値に基づいて設定される。
【００３８】
コンパレータ１０７，１０８も反転入力端子（−）及び非反転入力端子（＋）を備えており、コンパレータ１０７の反転入力端子（−）及びコンパレータ１０８の非反転入力端子（＋）には、誤差アンプ１０６の出力である比較信号ＣＯＭＰ−１が共通に供給されている。コンパレータ１０７の非反転入力端子（＋）には電圧源１０９の出力電圧Ｖ１０９が供給されており、これによりコンパレータ１０７においては、比較信号ＣＯＭＰ−１のレベルが電圧源１０９の電圧Ｖ１０９よりも高い場合には、その出力である比較信号ＣＯＭＰ−２はローレベルとなり、比較信号ＣＯＭＰ−１のレベルが電圧源１０９の電圧Ｖ１０９よりも低い場合には、その出力である比較信号ＣＯＭＰ−２はハイレベルとなる。本明細書においては、比較信号ＣＯＭＰ−１のレベルが電圧源１０９の電圧Ｖ１０９よりも高い状態を「通常負荷状態」と呼び、逆に、比較信号ＣＯＭＰ−１のレベルが電圧源１０９の電圧Ｖ１０９よりも低い状態を「軽負荷状態」若しくは「無負荷状態」と呼ぶことがある。
【００３９】
一方、コンパレータ１０８の反転入力端子（−）にはのこぎり波ＲＡＭＰ−１に電圧源１１０による直流電圧Ｖ１１０を重畳した信号ＲＡＭＰ−２が供給されており、これにより、コンパレータ１０８においては、比較信号ＣＯＭＰ−１のレベルが信号ＲＡＭＰ−２のレベルよりも高い場合には、その出力である比較信号ＣＯＭＰ−３はハイレベルとなり、比較信号ＣＯＭＰ−１のレベルが信号ＲＡＭＰ−２のレベルよりも低い場合には、その出力である比較信号ＣＯＭＰ−３はローレベルとなる。特に限定されるものではないが、本実施態様においては、電圧源１０９の電圧Ｖ１０９と電圧源１１０の出力電圧Ｖ１１０は、実質的に等しく設定されている。
【００４０】
コンパレータ１０７により生成される比較信号ＣＯＭＰ−２は、非論理和回路（ＮＯＲ）１１２の一方の入力端に供給され、非論理和回路（ＮＯＲ）１１２の他方の入力端には、インバータ１１１よりクロック信号ＣＬＫの反転信号が供給される。さらに、コンパレータ１０８により生成される比較信号ＣＯＭＰ−３は、非論理和回路（ＮＯＲ）１１３の一方の入力端に供給され、非論理和回路（ＮＯＲ）１１３の他方の入力端には、クロック信号ＣＬＫが供給される。図２に示すように、非論理和回路（ＮＯＲ）１１２の出力はリセット信号ＲＥＳＥＴとして用いられ、非論理和回路（ＮＯＲ）１１３の出力はセット信号ＳＥＴとして用いられる。
【００４１】
ＰＷＭラッチ回路１１４はＲＳフリップフロップ回路であり、リセット入力端子（Ｒ）、セット入力端子（Ｓ）及び反転出力端子（反転Ｑ）を備えている。リセット入力端子（Ｒ）には非論理和回路（ＮＯＲ）１１２の出力であるリセット信号ＲＥＳＥＴが供給され、セット入力端子（Ｓ）には非論理和回路（ＮＯＲ）１１３の出力であるセット信号ＳＥＴが供給される。これにより、リセット入力端子（Ｒ）に供給されるリセット信号ＲＥＳＥＴがハイレベルになると反転出力端子（反転Ｑ）より出力されるＰＷＭ信号のレベルをハイレベルとし、セット入力端子（Ｓ）に供給されるセット信号ＳＥＴがハイレベルになると反転出力端子（反転Ｑ）より出力されるＰＷＭ信号のレベルをローレベルとする。
【００４２】
ＰＷＭラッチ回路１１４により生成されるＰＷＭ信号は、排他的論理和回路（ＸＯＲ）１１５及び排他的非論理和回路（ＸＮＯＲ）１１６の一方の入力端に共通に供給され、排他的論理和回路（ＸＯＲ）１１５及び排他的非論理和回路（ＸＮＯＲ）１１６の他方の入力端には、出力原信号ＯＵＴａが共通に供給される。かかる排他的論理和回路（ＸＯＲ）１１５の出力は出力原信号ＯＵＴｃとして用いられ、排他的非論理和回路（ＸＮＯＲ）１１６の出力は出力原信号ＯＵＴｄとして用いられる。
【００４３】
以上がパルス生成部１００の具体的な回路構成であり、次にその動作について説明する。
【００４４】
図３は、通常負荷状態におけるパルス生成部１００の動作を示すタイミング図である。同図において、（１）はクロック信号ＣＬＫの波形を示し、（２）は出力原信号ＯＵＴａの波形を示し、（３）は出力原信号ＯＵＴｂの波形を示し、（４）は信号ＲＡＭＰ−２及び比較信号ＣＯＭＰ−１の波形を示し、（５）は比較信号ＣＯＭＰ−２の波形を示し、（６）は比較信号ＣＯＭＰ−３の波形を示し、（７）はリセット信号ＲＥＳＥＴの波形を示し、（８）はセット信号ＳＥＴの波形を示し、（９）はＰＷＭ信号の波形を示し、（１０）は出力原信号ＯＵＴｃの波形を示し、（１１）は出力原信号ＯＵＴｄの波形を示している。
【００４５】
図３に示すように、通常負荷状態においては比較信号ＣＯＭＰ−１のレベルが電圧源１０９の出力電圧Ｖ１０９よりも高いことから、コンパレータ１０７の出力である比較信号ＣＯＭＰ−２のレベルはローレベルに固定される。一方、コンパレータ１０８の出力である比較信号ＣＯＭＰ−３は、ＲＡＭＰ−２のレベルが比較信号ＣＯＭＰ−１のレベルよりも低くなる期間、すなわち、クロック信号ＣＬＫの立ち上がりから所定の期間（クロック周期の前半）においてハイレベルとなり、ＲＡＭＰ−２のレベルが比較信号ＣＯＭＰ−１のレベルよりも高くなる期間、すなわち、クロック周期の後半においてローレベルとなる。
【００４６】
このため、ＰＷＭラッチ回路１１４は、クロック信号ＣＬＫの立ち上がりエッジに応答してリセットされ、ＲＡＭＰ−２のレベルが比較信号ＣＯＭＰ−１のレベルを超えるタイミングにおいてセットされることになる。これにより、排他的論理和回路（ＸＯＲ）１１５の出力である出力原信号ＯＵＴｃ及び排他的非論理和回路（ＸＮＯＲ）１１６の出力である出力原信号ＯＵＴｄは、ＲＡＭＰ−２のレベルが比較信号ＣＯＭＰ−１のレベルを超えるタイミングにおいて反転する波形となる。したがって、通常負荷状態においては出力原信号ＯＵＴａと出力原信号ＯＵＴｄがともにハイレベルとなる期間、並びに、出力原信号ＯＵＴｂと出力原信号ＯＵＴｃがともにハイレベルとなる期間が存在することになり、その期間の長さは、比較信号ＣＯＭＰ−１のレベルが高いほど長くなる。上述のとおり、比較信号ＣＯＭＰ−１のレベルは出力電圧Ｖｏｕｔが高いほど低く、出力電圧Ｖｏｕｔが低いほど高くなるので、上記期間は、出力電圧Ｖｏｕｔが低いほど長くなる。
【００４７】
図４は、軽負荷状態若しくは無負荷状態におけるパルス生成部１００の動作を示すタイミング図である。同図において（１）〜（１１）は、図３の（１）〜（１１）と同じ信号の波形を示している。
【００４８】
図４に示すように、軽負荷状態若しくは無負荷状態においては、比較信号ＣＯＭＰ−１のレベルが電圧源１０９の出力電圧Ｖ１０９よりも低いことから、コンパレータ１０７の出力である比較信号ＣＯＭＰ−２のレベルはハイレベルに固定される。同様に、比較信号ＣＯＭＰ−１のレベルがＲＡＭＰ−２のレベルよりも常に低いことから、コンパレータ１０８の出力である比較信号ＣＯＭＰ−３のレベルはローレベルに固定される。
【００４９】
このため、ＰＷＭラッチ回路１１４はリセットされない状態となり、したがってその反転出力端子（反転Ｑ）より出力されるＰＷＭ信号はローレベルに固定される。これにより、排他的論理和回路（ＸＯＲ）１１５の出力である出力原信号ＯＵＴｃ及び排他的非論理和回路（ＸＮＯＲ）１１６の出力である出力原信号ＯＵＴｄは、それぞれ出力原信号ＯＵＴａ及び出力原信号ＯＵＴｂの波形と一致することになる。したがって、軽負荷状態若しくは無負荷状態においては出力原信号ＯＵＴａと出力原信号ＯＵＴｄがともにハイレベルとなる期間、並びに、出力原信号ＯＵＴｂと出力原信号ＯＵＴｃがともにハイレベルとなる期間は存在しなくなる。
【００５０】
以上がパルス生成部１００の動作である。
【００５１】
次に、デッドタイム設定部２００について説明する。
【００５２】
図５は、デッドタイム設定部２００の回路図である。
【００５３】
図５に示すように、デッドタイム設定部２００は、出力原信号ＯＵＴａ〜ＯＵＴｄを受けてそれぞれ出力信号ＯＵＴＡ〜ＯＵＴＤを生成する遅延回路２１０，２２０，２３０，２４０を備えている。遅延回路２１０，２２０，２３０，２４０は互いに同一の回路構成を有しているため、図５においては、代表して遅延回路２１０についてのみその回路構成を示し、遅延回路２２０，２３０，２４０の具体的な回路構成については図示を省略してある。
【００５４】
遅延回路２１０（遅延回路２２０，２３０，２４０も同様）は、論理積回路（ＡＮＤ）２１１と、コンパレータ２１２と、コンデンサ２１３と、電圧源２１４と、抵抗２１５〜２１７とを備えており、図５に示すように、論理積回路（ＡＮＤ）２１１の一方の入力端には出力原信号ＯＵＴａ（遅延回路２２０，２３０，２４０においては、それぞれ出力原信号ＯＵＴｂ〜ＯＵＴｄ）が供給され、他方の入力端にはコンパレータ２１２の出力である２１２ＯＵＴが供給されている。また、抵抗２１５及びコンデンサ２１３は、出力原信号ＯＵＴａ（遅延回路２２０，２３０，２４０においては、それぞれ出力原信号ＯＵＴｂ〜ＯＵＴｄ）が供給される端子と接地電位ＧＮＤとの間に直列接続されており、その接続点である接点Ｄは、コンパレータ２１２の非反転入力端子（＋）に接続されている。さらに、抵抗２１６及び電圧源２１４は、コンパレータ２１２の反転入力端子（−）と接地電位ＧＮＤとの間に直列接続されており、抵抗２１７は、コンパレータ２１２の反転入力端子（−）と接地電位ＧＮＤとの間に接続されている。抵抗２１５と抵抗２１６との接続点、すなわちコンパレータ２１２の反転入力端子（−）は、接点Ｅを構成する。
【００５５】
また、図５に示すように、接点Ｅには遅延量設定信号ＤＳＥＴが供給されている。遅延量設定信号ＤＳＥＴは、遅延回路２１０，２２０，２３０，２４０の遅延量を決定する信号であり、そのレベルが高いほど遅延回路２１０，２２０，２３０，２４０の遅延量が大きくなる。
【００５６】
図６は、遅延回路２１０の動作を示すタイミング図である。同図において、（１）は出力原信号ＯＵＴａの波形を示し、（２）は接点Ｄ，Ｅのレベルを示し、（３）はコンパレータ２１２の出力である２１２ＯＵＴの波形を示し、（４）は出力信号ＯＵＴＡの波形を示している。
【００５７】
図６に示すように、出力原信号ＯＵＴａがローレベルからハイレベルに変化すると（時刻ｔ０）、接点Ｄのレベルは抵抗２１５及びコンデンサ２１３より構成される時定数回路の時定数により決まる傾きをもって緩やかに上昇する。これにより接点Ｄのレベルが接点Ｅのレベルよりも高くなると（時刻ｔ１）、コンパレータ２１２の出力である２１２ＯＵＴがローレベルからハイレベルに変化する。同様に、出力原信号ＯＵＴａがハイレベルからローレベルに変化した場合（時刻ｔ２）にも、接点Ｄのレベルは抵抗２１５及びコンデンサ２１３より構成される時定数回路の時定数により決まる傾きをもって緩やかに低下し、これにより接点Ｄのレベルが接点Ｅのレベルよりも低くなると（時刻ｔ３）、２１２ＯＵＴがハイレベルからローレベルに変化する。つまり、コンパレータ２１２の出力である２１２ＯＵＴは、出力原信号ＯＵＴａよりも図６に示すＴｄｅｌａｙ分だけ遅れた波形となる。
【００５８】
このようにして生成された信号２１２ＯＵＴは、出力原信号ＯＵＴａとともに論理積回路（ＡＮＤ）２１１に供給され、出力信号ＯＵＴＡが生成される。これにより、出力信号ＯＵＴＡは、立ち上がりが出力原信号ＯＵＴａに比べてＴｄｅｌａｙ分だけ遅れ、立ち下がりが出力原信号ＯＵＴａに一致した波形となる。
【００５９】
この場合、出力原信号ＯＵＴａの立ち上がりに対する出力信号ＯＵＴＡの立ち上がりの遅れ、すなわちＴｄｅｌａｙは、接点Ｅのレベルによって変化する。具体的には、接点Ｅのレベルが高くなれば、接点Ｄのレベルが接点Ｅのレベルを超えるのにより多くの時間が必要となることからＴｄｅｌａｙは大きくなり、逆に、接点Ｅのレベルが低くなれば、接点Ｄのレベルが接点Ｅのレベルを超えるのに必要な時間が短くなることからＴｄｅｌａｙは小さくなる。ここで、図５に示すように、接点Ｅには遅延量設定信号ＤＳＥＴが供給されているため、接点Ｅのレベルは遅延量設定信号ＤＳＥＴのレベルに連動する。したがって、遅延回路２１０は、遅延量設定信号ＤＳＥＴを高くするほど遅延量が大きくなり、遅延量設定信号ＤＳＥＴを低くするほど遅延量が小さくなる可変遅延回路として機能する。
【００６０】
以上、遅延回路２１０の動作について説明したが、遅延回路２２０，２３０，２４０の動作についても同様であり、対応する出力原信号ＯＵＴｂ〜ＯＵＴｄの立ち上がりをＴｄｅｌａｙ分だけ遅らせた出力信号ＯＵＴＢ〜ＯＵＴＤをそれぞれ生成する。
【００６１】
図７及び図８は、それぞれ通常負荷状態及び軽負荷状態若しくは無負荷状態における、出力原信号ＯＵＴａ〜ＯＵＴｄと出力信号ＯＵＴＡ〜ＯＵＴＤとの関係を示すタイミング図である。同図において、（１）〜（４）はそれぞれ出力原信号ＯＵＴａ〜ＯＵＴｄの波形を示し、（５）〜（８）はそれぞれ出力信号ＯＵＴＡ〜ＯＵＴＤの波形を示している。
【００６２】
図７及び図８に示すように、出力信号ＯＵＴＡ〜ＯＵＴＤは、その立ち上がりがそれぞれ出力原信号ＯＵＴａ〜ＯＵＴｄの立ち上がりよりもＴｄｅｌａｙ分だけ遅れた波形となることから、かかるＴｄｅｌａｙは、出力信号ＯＵＴＡと出力信号ＯＵＴＢとの間のデッドタイム、並びに、出力信号ＯＵＴＣと出力信号ＯＵＴＤとの間のデッドタイムとなる。
【００６３】
この場合、通常負荷状態においては、出力原信号ＯＵＴａと出力原信号ＯＵＴｄがともにハイレベルとなる期間、並びに、出力原信号ＯＵＴｂと出力原信号ＯＵＴｃがともにハイレベルとなる期間が存在することから、図７に示すように、出力信号ＯＵＴＡと出力信号ＯＵＴＤがともにハイレベルとなる期間、並びに、出力信号ＯＵＴＢと出力信号ＯＵＴＣがともにハイレベルとなる期間が現れることになる。出力信号ＯＵＴＡと出力信号ＯＵＴＤがともにハイレベルとなる期間、並びに、出力信号ＯＵＴＢと出力信号ＯＵＴＣがともにハイレベルとなる期間は、出力伝送期間と呼ばれる。一方、軽負荷状態若しくは無負荷状態においては、出力原信号ＯＵＴａと出力原信号ＯＵＴｄがともにハイレベルとなる期間、並びに、出力原信号ＯＵＴｂと出力原信号ＯＵＴｃがともにハイレベルとなる期間は存在しないことから、図８に示すように、出力信号ＯＵＴＡと出力信号ＯＵＴＤがともにハイレベルとなる期間、並びに、出力信号ＯＵＴＢと出力信号ＯＵＴＣがともにハイレベルとなる期間も現れない。
【００６４】
ここで、デッドタイムの長さを決める遅延量設定信号ＤＳＥＴは、次に説明する電流検出部３００によって生成される。
【００６５】
図９は、電流検出部３００の回路図である。
【００６６】
図９に示すように、電流検出部３００は、論理積回路（ＡＮＤ）３１０，３２０と、電圧源３３０と、トランジスタ３３１，３３２と、抵抗３４１，３４２と、ダイオード３４３と、コンデンサ３４４とを備えている。
【００６７】
論理積回路（ＡＮＤ）３１０は、電源電位Ｖｄｄと接地電位ＧＮＤとの間に直列接続されたＰチャンネル型ＦＥＴ３１１及びＮチャンネル型ＦＥＴ３１２と、同じく電源電位Ｖｄｄと接地電位ＧＮＤとの間に直列接続されたＰチャンネル型ＦＥＴ３１３及びＮチャンネル型ＦＥＴ３１４と、コンパレータ３１５と、コンパレータ３１５の反転入力端子（−）とＰチャンネル型ＦＥＴ３１１及びＮチャンネル型ＦＥＴ３１２の接続点との間に設けられた抵抗３１６と、コンパレータ３１７の反転入力端子（−）とＰチャンネル型ＦＥＴ３１３及びＮチャンネル型ＦＥＴ３１４の接続点との間に設けられた抵抗３１７とを備えている。図９に示すように、Ｐチャンネル型ＦＥＴ３１１及びＮチャンネル型ＦＥＴ３１２のゲート電極には、デッドタイム設定部２００により生成される出力信号ＯＵＴＡが共通に供給され、Ｐチャンネル型ＦＥＴ３１３及びＮチャンネル型ＦＥＴ３１４のゲート電極には、デッドタイム設定部２００により生成される出力信号ＯＵＴＤが共通に供給される。
【００６８】
かかる構成により、抵抗３１６と抵抗３１７の接続点である接点Ｆ１、すなわちコンパレータ３１５の反転入力端子（−）のレベルは、出力信号ＯＵＴＡ，ＯＵＴＤがともにハイレベルである場合には接地電位ＧＮＤ、出力信号ＯＵＴＡ，ＯＵＴＤがともにローレベルである場合には電源電位Ｖｄｄ、出力信号ＯＵＴＡ，ＯＵＴＤの一方がハイレベルで他方がローレベルである場合には電源電位Ｖｄｄを抵抗３１６と抵抗３１７で分圧したレベルとなる。特に限定されるものではないが、抵抗３１６の抵抗値と抵抗３１７の抵抗値とは等しく設定され、これにより、出力信号ＯＵＴＡ，ＯＵＴＤの一方がハイレベルで他方がローレベルである場合、接点Ｆ１のレベルはＶｄｄ／２となる。
【００６９】
同様に、論理積回路（ＡＮＤ）３２０は、電源電位Ｖｄｄと接地電位ＧＮＤとの間に直列接続されたＰチャンネル型ＦＥＴ３２１及びＮチャンネル型ＦＥＴ３２２と、同じく電源電位Ｖｄｄと接地電位ＧＮＤとの間に直列接続されたＰチャンネル型ＦＥＴ３２３及びＮチャンネル型ＦＥＴ３２４と、コンパレータ３２５と、コンパレータ３２５の反転入力端子（−）とＰチャンネル型ＦＥＴ３２１及びＮチャンネル型ＦＥＴ３２２の接続点との間に設けられた抵抗３２６と、コンパレータ３２７の反転入力端子（−）とＰチャンネル型ＦＥＴ３２３及びＮチャンネル型ＦＥＴ３２４の接続点との間に設けられた抵抗３２７とを備えている。図９に示すように、Ｐチャンネル型ＦＥＴ３２１及びＮチャンネル型ＦＥＴ３２２のゲート電極には、デッドタイム設定部２００により生成される出力信号ＯＵＴＢが共通に供給され、Ｐチャンネル型ＦＥＴ３２３及びＮチャンネル型ＦＥＴ３２４のゲート電極には、デッドタイム設定部２００により生成される出力信号ＯＵＴＣが共通に供給される。
【００７０】
かかる構成により、抵抗３２６と抵抗３２７の接続点である接点Ｆ２、すなわちコンパレータ３２５の反転入力端子（−）のレベルは、出力信号ＯＵＴＢ，ＯＵＴＣがともにハイレベルである場合には接地電位ＧＮＤ、出力信号ＯＵＴＢ，ＯＵＴＣがともにローレベルである場合には電源電位Ｖｄｄ、出力信号ＯＵＴＢ，ＯＵＴＣの一方がハイレベルで他方がローレベルである場合には電源電位Ｖｄｄを抵抗３２６と抵抗３２７で分圧したレベルとなる。特に限定されるものではないが、抵抗３２６の抵抗値と抵抗３２７の抵抗値とは等しく設定され、これにより、出力信号ＯＵＴＢ，ＯＵＴＣの一方がハイレベルで他方がローレベルである場合、接点Ｆ２のレベルはＶｄｄ／２となる。
【００７１】
また、電圧源３３０はＶｄｄ／２未満の電圧Ｖ３３０を生成する回路であり、その電圧Ｖ３３０は、コンパレータ３１５の非反転入力端子（＋）及びコンパレータ３２５の非反転入力端子（＋）に供給される。さらに、コンパレータ３１５の出力である３１５ＯＵＴはトランジスタ３３１のベース電極に供給され、コンパレータ３２５の出力である３２５ＯＵＴはトランジスタ３３２のベース電極に供給される。トランジスタ３３１，３３２のエミッタ電極はいずれも接地されており、コレクタ電極はいずれも図９に示す接点Ｇに接続されている。
【００７２】
抵抗３４１は検出信号Ｓが供給される端子と接地電位ＧＮＤとの間に接続され、抵抗３４２は抵抗３４１は検出信号Ｓが供給される端子と接点Ｇとの間に接続されている。さらに、ダイオード３４３のアノードは接点Ｇに接続されており、カソードのレベルは遅延量設定信号ＤＳＥＴとして取り出される。そして、コンデンサ３４４は、ダイオード３４３のカソードと接地電位ＧＮＤとの間に接続されている。
【００７３】
ダイオード３４３及びコンデンサ３４４からなる部分はピークホールド回路として機能し、接点Ｇに現れる電位のピークを遅延量設定信号ＤＳＥＴとして出力する。ここで、接点Ｇに現れる電位は、トランジスタ３３１，３３２の少なくとも一方がオンしている期間においては接地電位ＧＮＤとなり、トランジスタ３３１，３３２の両方がオフしている期間においては検出信号Ｓのレベルと一致する。
【００７４】
図１０は、通常負荷状態における電流検出部３００の動作を示すタイミング図である。同図において、（１）〜（４）はそれぞれ出力信号ＯＵＴＡ〜ＯＵＴＤの波形を示し、（５）は接点Ｆ１のレベルを示し、（６）は接点Ｆ２のレベルを示し、（７）はコンパレータ３１５の出力である３１５ＯＵＴの波形を示し、（８）はコンパレータ３２５の出力である３２５ＯＵＴの波形を示している。
【００７５】
通常負荷状態においては、図１０に示すように、接点Ｆ１のレベルは出力信号ＯＵＴＡ，ＯＵＴＤがともにハイレベルである場合のみ電圧源３３０の電圧Ｖ３３０を下回るため、コンパレータ３１５の出力である３１５ＯＵＴは、出力信号ＯＵＴＡ，ＯＵＴＤがともにハイレベルである場合にハイレベルとなり、それ以外の状態においてはローレベルとなる。同様に、接点Ｆ２のレベルは出力信号ＯＵＴＢ，ＯＵＴＣがともにハイレベルである場合のみ電圧源３３０の電圧Ｖ３３０を下回るため、コンパレータ３２５の出力である３２５ＯＵＴは、出力信号ＯＵＴＢ，ＯＵＴＣがともにハイレベルである場合にハイレベルとなり、それ以外の状態においてはローレベルとなる。
【００７６】
したがって、トランジスタ３３１は、３１５ＯＵＴがハイレベルとなった場合（出力信号ＯＵＴＡ，ＯＵＴＤがともにハイレベルである場合）にオンし、トランジスタ３３２は、３２５ＯＵＴがハイレベルとなった場合（出力信号ＯＵＴＢ，ＯＵＴＣがともにハイレベルである場合）にオンすることになる。すなわち、図９に示す接点Ｇは、出力伝送期間において接地電位ＧＮＤに接続されることになる。一方、出力伝送期間以外の期間（出力非伝送期間）においては、接点Ｇから見てトランジスタ３３１，３３２はハイインピーダンス状態となることから、検出信号Ｓのレベルと一致することになる。
【００７７】
そして、ダイオード３４３及びコンデンサ３４４からなる部分はピークホールド回路として機能するため、最終的に生成される遅延量設定信号ＤＳＥＴは、出力非伝送期間における検出信号Ｓのピークレベルとほぼ一致することになる。
【００７８】
図１１は、軽負荷状態若しくは無負荷状態における電流検出部３００の動作を示すタイミング図である。同図において（１）〜（８）は、図１０の（１）〜（８）と同じ信号の波形を示している。
【００７９】
図１１に示すように、軽負荷状態若しくは無負荷状態においては、出力信号ＯＵＴＡ，ＯＵＴＤがともにハイレベルとなる期間や出力信号ＯＵＴＢ，ＯＵＴＣがともにハイレベルとなる期間が存在せず、全期間が出力非伝送期間となるため、接点Ｆ１，Ｆ２のレベルが電圧源３３０の電圧Ｖ３３０を下回ることはなく、したがって、コンパレータ３１５の出力である３１５ＯＵＴ及びコンパレータ３２５の出力である３２５ＯＵＴは、ローレベルに保たれる。これにより、最終的に生成される遅延量設定信号ＤＳＥＴは、やはり検出信号Ｓのピークレベルと一致することになる。
【００８０】
以上が、制御回路４０に含まれるパルス生成部１００、デッドタイム設定部２００及び電流検出部３００の回路構成及びその動作であり、以下、このような制御回路４０により制御されるスイッチング電源装置の主回路部の動作について説明する。
【００８１】
図１２は、本実施態様にかかるスイッチング電源装置の通常負荷状態における動作を示すタイミング図である。同図において、（１）〜（４）はそれぞれ出力信号ＯＵＴＡ〜ＯＵＴＤの波形を示し、（５）はトランス１０の１次巻線１１に現れる電圧Ｖｍｔの波形を示し、（６）はスイッチ素子２２ａの両端に現れる電圧Ｖ２２ａの波形を示し、（７）はスイッチ素子２４ａの両端に現れる電圧Ｖ２４ａの波形を示し、（８）は入力コンデンサに流れる１次側電流Ｉｐの波形を示している。
【００８２】
通常負荷状態においては、図１２に示すように、出力信号ＯＵＴＡとＯＵＴＤがともにハイレベルとなる期間及び出力信号ＯＵＴＢとＯＵＴＣがともにハイレベルとなる期間が存在し、出力信号ＯＵＴＡとＯＵＴＤがともにハイレベルである期間においてはトランス１０の１次巻線１１の電圧Ｖｍｔが正方向となり、また、出力信号ＯＵＴＢとＯＵＴＣがいずれもハイレベルである期間においてはトランス１０の１次巻線１１の電圧Ｖｍｔが負方向となるため、これら期間において、１次側回路から２次側回路への電力伝送が行われる。
【００８３】
また、出力信号ＯＵＴＡ及びＯＵＴＢからなる信号の組と出力信号ＯＵＴＣ及びＯＵＴＤからなる信号の組との位相差は、出力電圧Ｖｏｕｔに基づいて決定される。つまり、上述のとおり、出力原信号ＯＵＴａと出力原信号ＯＵＴｄがともにハイレベルとなる期間、並びに、出力原信号ＯＵＴｂと出力原信号ＯＵＴｃがともにハイレベルとなる期間の長さは、パルス生成部１００による制御のもと、出力電圧Ｖｏｕｔのレベルが高いほど短く設定され、出力電圧Ｖｏｕｔのレベルが低いほど長く設定されることから、出力信号ＯＵＴＡと出力信号ＯＵＴＤがともにハイレベルとなる期間、並びに、出力信号ＯＵＴＢと出力信号ＯＵＴＣがともにハイレベルとなる期間についても、出力電圧Ｖｏｕｔのレベルが高いほど短く、出力電圧Ｖｏｕｔのレベルが低いほど長くなる。
【００８４】
したがって、現在の出力電圧Ｖｏｕｔが予め定められた出力電圧の目標値よりも低ければ低いほど、出力信号ＯＵＴＡとＯＵＴＤがいずれもハイレベルである期間、並びに、出力信号ＯＵＴＢとＯＵＴＣがいずれもハイレベルである期間は長くなり、電力伝送量が増大する。逆に、現在の出力電圧Ｖｏｕｔが予め定められた出力電圧の目標値よりも高ければ高いほど、出力信号ＯＵＴＡとＯＵＴＤがいずれもハイレベルである期間、並びに、出力信号ＯＵＴＢとＯＵＴＣがいずれもハイレベルである期間は短くなり、電力伝送量が減少する。このように位相差を調節することにより、出力電圧Ｖｏｕｔを予め定められた目標値に安定させることができる。
【００８５】
また、スイッチ素子２２ａの両端に現れる電圧Ｖ２２ａは、スイッチ素子２１ａがオンしている期間（出力信号ＯＵＴＡがハイレベルである期間）において入力電圧Ｖｉｎと実質的に等しくなり、スイッチ素子２２ａがオンしている期間（出力信号ＯＵＴＢがハイレベルである期間）においてゼロとなる。
【００８６】
ここで、電圧Ｖ２２ａのＶｉｎからゼロへの変化は、出力信号ＯＵＴＡの立ち下がりから出力信号ＯＵＴＢの立ち上がりまでのデッドタイム期間中に行われ、電圧Ｖ２２ａのゼロからＶｉｎへの変化は、出力信号ＯＵＴＢの立ち下がりから出力信号ＯＵＴＡの立ち上がりまでのデッドタイム期間中に行われる。これらデッドタイム期間においては、出力信号ＯＵＴＣまたはＯＵＴＤのみがハイレベルであり、他の出力信号はローレベルとなっていることから、コンデンサ２１ｃと共振用インダクダンス１３との間、並びに、コンデンサ２２ｃと共振用インダクダンス１３との間で共振動作が行われる。以下、コンデンサ２１ｃと共振用インダクダンス１３からなる共振回路及びコンデンサ２２ｃと共振用インダクダンス１３からなる共振回路を「第１の共振回路」と呼ぶ。
【００８７】
同様に、スイッチ素子２４ａの両端に現れる電圧Ｖ２４ａは、スイッチ素子２３ａがオンしている期間（出力信号ＯＵＴＣがハイレベルである期間）において入力電圧Ｖｉｎと実質的に等しくなり、スイッチ素子２４ａがオンしている期間（出力信号ＯＵＴＤがハイレベルである期間）においてゼロとなる。
【００８８】
ここで、電圧Ｖ２４ａのＶｉｎからゼロへの変化は、出力信号ＯＵＴＣの立ち下がりから出力信号ＯＵＴＤの立ち上がりまでのデッドタイム期間中に行われ、電圧Ｖ２４ａのゼロからＶｉｎへの変化は、出力信号ＯＵＴＤの立ち下がりから出力信号ＯＵＴＣの立ち上がりまでのデッドタイム期間中に行われる。これらデッドタイム期間においては、出力信号ＯＵＴＡまたはＯＵＴＢのみがハイレベルであり、他の出力信号はローレベルとなっていることから、コンデンサ２３ｃと共振用インダクダンス１３、出力チョーク３３によるインダクタンス成分及び１次巻線１１からなる合成インダクタとの間で共振動作が行われるとともに、コンデンサ２４ｃと上記合成インダクタとの間で共振動作が行われる。以下、コンデンサ２３ｃと上記合成インダクタからなる共振回路及びコンデンサ２４ｃと上記合成インダクタからなる共振回路を「第２の共振回路」と呼ぶ。
【００８９】
以上により、出力信号ＯＵＴＡとＯＵＴＤがいずれもハイレベルである期間、並びに、出力信号ＯＵＴＢとＯＵＴＣがいずれもハイレベルである期間において１次側電流Ｉｐが流れ、それ以外の期間においては１次側電流Ｉｐは実質的にゼロとなる。
【００９０】
また、図示しないが、軽負荷状態若しくは無負荷状態においては、出力信号ＯＵＴＡとＯＵＴＤがともにハイレベルとなる期間や出力信号ＯＵＴＢとＯＵＴＣがともにハイレベルとなる期間が存在しなくなることから、トランス１０の１次巻線１１の電圧Ｖｍｔは常に実質的にゼロとなり、１次側回路から２次側回路への電力伝送は行われなくなる。
【００９１】
次に、第１及び第２の共振回路の共振特性とデッドタイムとの関係について説明する。
【００９２】
まず、デッドタイム期間中に行われる上記共振動作によって電圧Ｖ２２ａ及びＶ２４ａがＶｉｎからゼロ（又はゼロからＶｉｎ）に変化するのに必要な時間は、１次側電流Ｉｐ、出力電流Ｉｏｕｔ及び入力電流Ｖｉｎによって変化する。
【００９３】
具体的には、電圧Ｖ２２ａがＶｉｎからゼロ（又はゼロからＶｉｎ）に変化するのに必要な時間を共振完了時間ｔ（ａ）、コンデンサ２１ｃ，２２ｃの容量をＣａ、共振用インダクダンス１３のインダクタンス値をＬｒ、第１の共振回路の特性インピーダンスをＺａ、第１の共振回路の角周波数をωａ、第１の共振回路における共振動作の初期電流をＩ（ａ）とした場合、共振完了時間ｔ（ａ）は、次式によって与えられる。
【００９４】
【数１】
0003706852.tif 000002
また、電圧Ｖ２４ａがＶｉｎからゼロ（又はゼロからＶｉｎ）に変化するのに必要な時間を共振完了時間ｔ（ｂ）、コンデンサ２３ｃ，２４ｃの容量をＣｂ、上記合成インダクタのインダクタンス値をＬｂ、第２の共振回路の特性インピーダンスをＺｂ、第２の共振回路の角周波数をωｂ、第２の共振回路における共振動作の初期電流をＩ（ｂ）とした場合、共振完了時間ｔ（ｂ）は、次式によって与えられる。
【００９５】
【数２】
0003706852.tif 000003
式（１），（２）から明らかなように、共振完了時間ｔ（ａ），ｔ（ｂ）は、入力電圧Ｖｉｎが高くなるほど長くなり、共振動作の初期電流Ｉ（ａ），Ｉ（ｂ）が小さくなるほど長くなることが分かる。共振動作の初期電流Ｉ（ａ），Ｉ（ｂ）は、出力電流Ｉｏｕｔ及びこれに比例する電流に連動するため、共振完了時間ｔ（ａ），ｔ（ｂ）は、出力電流Ｉｏｕｔ及びこれに比例する電流が小さくなるほど長くなることが分かる。
【００９６】
ここで、デッドタイムが共振完了時間ｔ（ａ），ｔ（ｂ）よりも短いと、デッドタイム期間中に上記共振動作を完了することができないことからデッドタイム終了時にターンオン損失が発生し、逆に、デッドタイムが共振完了時間ｔ（ａ），ｔ（ｂ）よりも過度に長いと、出力電流Ｉｏｕｔの定格最大値Ｉｏｕｔ（ｍａｘ）が低くなるとともに、場合によってはデッドタイム期間中に再共振が生じてしまう。以上を考慮すれば、デッドタイムの長さとしては、共振完了時間ｔ（ａ），ｔ（ｂ）と実質的に一致させるか、これよりもやや長く設定することが好ましい。
【００９７】
図１３は、デッドタイムが共振完了時間ｔ（ａ），ｔ（ｂ）よりも短い場合における本実施態様のスイッチング電源装置の動作波形である。
【００９８】
図１３に示すように、デッドタイムが共振完了時間ｔ（ａ），ｔ（ｂ）よりも短い場合、デッドタイム期間中に上記共振動作を完了することができないことから、出力信号ＯＵＴＡ，ＯＵＴＣの立ち上がりにおいて、スイッチ素子２１ａ，２３ａのターンオンにより電圧Ｖ２２ａ，Ｖ２４ａはほとんど瞬間的にＶｉｎに変化するとともに、出力信号ＯＵＴＢ，ＯＵＴＤの立ち上がりにおいて、スイッチ素子２２ａ，２４ａのターンオンにより電圧Ｖ２２ａ，Ｖ２４ａはほとんど瞬間的にゼロに変化する。これにより、スイッチ素子２１ａ〜２４ａにはターンオン損失が発生してしまう。
【００９９】
図１４は、デッドタイムが共振完了時間ｔ（ａ）よりも短い場合においてスイッチ素子２２ａがターンオンした際の電流の流れを概略的に示す等価回路図である。図１４に示すように、デッドタイムが共振完了時間ｔ（ａ）よりも短い場合においてスイッチ素子２２ａがターンオンすると、スイッチ素子２２ａの両端間の電圧がゼロとなる前に短絡されるため、スイッチ素子２２ａがターンオンする直前の電圧Ｖ２２ａの値に応じたターンオン損失が発生する。この時、スイッチ素子２１ａの両端間の電圧Ｖ２１ａは、入力コンデンサ７、コンデンサ２１ｃ及びスイッチ素子２２ａを介して流れる電流により、ほとんど瞬間的に入力電圧Ｖｉｎにクランプされる。
【０１００】
図１５は、デッドタイムが共振完了時間ｔ（ｂ）よりも短い場合においてスイッチ素子２４ａがターンオンした際の電流の流れを概略的に示す等価回路図である。図１５に示すように、デッドタイムが共振完了時間ｔ（ｂ）よりも短い場合においてスイッチ素子２４ａがターンオンすると、スイッチ素子２４ａの両端間の電圧がゼロとなる前に短絡されるため、スイッチ素子２４ａがターンオンする直前の電圧Ｖ２４ａの値に応じたターンオン損失が発生する。この時、スイッチ素子２３ａの両端間の電圧Ｖ２３ａは、入力コンデンサ７、コンデンサ２３ｃ及びスイッチ素子２３ａを介して流れる電流により、ほとんど瞬間的に入力電圧Ｖｉｎにクランプされる。尚、図１５において、３３’は、出力チョーク３３の１次側回路への影響を等価的に表すインダクタンス成分を示している。したがって、上記合成インダクタンス成分は、共振用インダクダンス１３、１次巻線１１及びインダクタンス成分３３’によって構成されることになる。
【０１０１】
デッドタイムが共振完了時間ｔ（ｂ）よりも短いと、図１３に示すように、出力信号ＯＵＴＣ及び出力信号ＯＵＴＤの立ち上がりにおいてパルス状の１次側電流Ｉｐが発生する。かかるパルスのピークは、共振完了時間ｔ（ｂ）に比べてデッドタイムが短くなればなるほど大きくなる。本実施態様においては、かかるパルス状の１次側電流Ｉｐをカレントトランス５０を用いて検出することによって、デッドタイムを可変としている。つまり、共振完了時間ｔ（ｂ）の変化に応じてデッドタイムを変更することにより、デッドタイムが共振完了時間ｔ（ｂ）と実質的に同じか或いはこれよりもやや長くなるよう、デッドタイムをリアルタイムに変更している。以下、これについて説明する。
【０１０２】
まず、カレントトランス５０によって検出された１次側電流Ｉｐは、検出信号Ｓとして電流検出部３００に供給されるが、図９乃至図１１を用いて説明したように、電流検出部３００の接点Ｇは出力伝送期間において接地電位ＧＮＤに接続されるため、図１３に示すように、接点Ｇの電圧波形は出力信号ＯＵＴＣ及び出力信号ＯＵＴＤの立ち上がりにおいて生じる１次側電流Ｉｐのパルス波形を抽出した波形となる。
【０１０３】
このような電圧波形となる接点Ｇは、ダイオード３４３及びコンデンサ３４４からなるピークホールド回路の入力部に接続されていることから、電流検出部３００の出力である遅延量設定信号ＤＳＥＴのレベルは、接点Ｇのピーク電圧にほぼ一致することになる。したがって、遅延量設定信号ＤＳＥＴのレベルは、共振完了時間ｔ（ｂ）に比べてデッドタイムが短くなればなるほど大きくなる。
【０１０４】
そして、かかる遅延量設定信号ＤＳＥＴは、図５に示すように遅延回路２１０，２２０，２３０，２４０に供給され、遅延回路２１０，２２０，２３０，２４０による遅延量は、遅延量設定信号ＤＳＥＴのレベルが高いほど大きくなる。つまり、遅延量設定信号ＤＳＥＴのレベルが高いほど、デッドタイムが大きくなる。
【０１０５】
このことは、共振完了時間ｔ（ｂ）に比べてデッドタイムが短くなった場合、これに応答してデッドタイムが伸張されることを意味する。したがって、遅延量設定信号ＤＳＥＴのレベルに対応した遅延回路２１０，２２０，２３０，２４０の遅延量を、遅延量設定信号ＤＳＥＴのレベルに対応した共振完了時間ｔ（ｂ）とほぼ同じかこれよりもやや長くなるよう、検出信号Ｓの出力レベルや抵抗３４１，３４２の抵抗値を設定すれば、入力電圧Ｖｉｎや出力電流Ｉｏｕｔの変動に関わらず、デッドタイムを共振完了時間ｔ（ｂ）ほぼ同じかこれよりもやや長い期間とすることができる。
【０１０６】
これにより、入力電圧Ｖｉｎの上昇や出力電流Ｉｏｕｔの低下により共振完了時間ｔ（ｂ）が長くなった場合であっても、これに連動してデッドタイムが長くなることから、ターンオン損失が大幅に低減される。一方、入力電圧Ｖｉｎの低下や出力電流Ｉｏｕｔの上昇により共振完了時間ｔ（ｂ）が短くなった場合には、これに連動してデッドタイムも短くなることから、デッドタイム期間中の再共振が防止される。
【０１０７】
このように、本実施態様にかかるスイッチング電源装置においては、デッドタイム期間がリアルタイムに最適化されることから、従来のように共振用インダクタンスを大きくすることなく、入力電圧Ｖｉｎが定格最大値Ｖｉｎ（ｍａｘ）まで上昇し、且つ、無負荷乃至は軽負荷状態となった場合においても、デッドタイム期間中に共振動作を完了させることができるので、変換効率を高めることが可能となる。
【０１０８】
図１６は本発明の効果を示すグラフであり、入力電圧Ｖｉｎを３００Ｖ、コンデンサ２３ｃ，２４ｃの容量を約２２００ｐＦ、共振用インダクダンス１３、１次巻線１１及びインダクタンス成分３３’からなる合成インダクタンス成分を約２００μＨに設定した場合において、本発明のようにデッドタイム期間を可変とした場合の効率と、従来のようにデッドタイム期間を固定した場合の効率とを示している。
【０１０９】
図１６に示すように、出力電流Ｉｏｕｔが２０Ａ以上である場合には両者に実質的な差は現れなかったが、出力電流Ｉｏｕｔが２０Ａ未満である場合にはデッドタイム期間を可変とした場合の方が高効率となり、出力電流Ｉｏｕｔが約１０Ａである場合においては約２．５％の改善が見られた。
【０１１０】
本発明は、以上の実施態様に限定されることなく、特許請求の範囲に記載された発明の範囲内で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１１１】
例えば、上記実施態様においては、出力非伝送期間において１次側電流Ｉｐに現れるパルス成分を検出することによってデッドタイムを設定しているが、１次側電流Ｉｐに現れるパルス成分の代わりに、または１次側電流Ｉｐに現れるパルス成分とともに、出力電流Ｉｏｕｔを検出することによってデッドタイムを設定しても構わない。この場合、出力電流Ｉｏｕｔの値が大きくなればなるほど、デッドタイムを短く設定すればよい。出力電流Ｉｏｕｔに基づいてデッドタイムを設定する場合、出力電流Ｉｏｕｔを直接検出しても構わないし、トランス１０とスイッチング回路２０との間に流れる電流（出力電流Ｉｏｕｔに比例する）を検出することによりこれを間接的に検出しても構わない。
【０１１２】
さらに、１次側電流Ｉｐに現れるパルス成分や出力電流Ｉｏｕｔに代えて、または１次側電流Ｉｐに現れるパルス成分や出力電流Ｉｏｕｔとともに、入力電圧Ｖｉｎを検出することによってデッドタイムを設定しても構わない。この場合、式（１），（２）から明らかなとおり、入力電圧Ｖｉｎが大きくなればなるほど共振完了時間ｔ（ａ），ｔ（ｂ）も大きくなることから、入力電圧Ｖｉｎが大きくなればなるほど、デッドタイムを長く設定すればよい。
【０１１３】
また、上記実施態様においては、出力信号ＯＵＴＡと出力信号ＯＵＴＢとの間のデッドタイム、並びに、出力信号ＯＵＴＣと出力信号ＯＵＴＤとの間のデッドタイムの両方を可変としているが、本発明においてこれらの両方を可変とすることは必須でなく、少なくとも一方を可変とすればよい。上記実施態様においては、出力信号ＯＵＴＣ及び出力信号ＯＵＴＤの立ち上がりにおいて発生するパルス状の１次側電流Ｉｐを検出していることから、この場合には、出力信号ＯＵＴＣと出力信号ＯＵＴＤとの間のデッドタイムを可変とすることが好ましい。また、出力信号ＯＵＴＡと出力信号ＯＵＴＢとの間のデッドタイム、並びに、出力信号ＯＵＴＣと出力信号ＯＵＴＤとの間のデッドタイムの両方を可変とする場合であっても、これらデッドタイムを一様に調整する必要はなく、出力信号ＯＵＴＡと出力信号ＯＵＴＢとの間のデッドタイムの調整量と、出力信号ＯＵＴＣと出力信号ＯＵＴＤとの間のデッドタイムの調整量とが異なっていても構わない。具体的な調整量としては、式（１），（２）に基づき定めればよい。
【０１１４】
さらに、上記実施態様において示した具体的な回路はあくまで一例であり、これとは異なる構成を有する回路を用いてデッドタイムを可変としても構わない。したがって、例えば、１次側電流Ｉｐや入力電圧Ｖｉｎに基づきソフトウェア的な演算を行うことによって最適なデッドタイム期間を算出し、これに基づいてデッドタイムを可変としても構わない。
【０１１５】
【発明の効果】
以上説明したように、本発明によれば、共振完了時間に基づいてデッドタイム期間を可変としていることから、共振用インダクタンスを大きくすることなく、デッドタイム期間中に共振動作を完了させることができる。このため、従来よりも高い変換効率を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の好ましい実施態様にかかるスイッチング電源装置の回路図である。
【図２】パルス生成部１００の回路図である。
【図３】通常負荷状態におけるパルス生成部１００の動作を示すタイミング図である。
【図４】軽負荷状態若しくは無負荷状態におけるパルス生成部１００の動作を示すタイミング図である。
【図５】デッドタイム設定部２００の回路図である。
【図６】遅延回路２１０の動作を示すタイミング図である。
【図７】通常負荷状態における出力原信号ＯＵＴａ〜ＯＵＴｄと出力信号ＯＵＴＡ〜ＯＵＴＤとの関係を示すタイミング図である。
【図８】軽負荷状態若しくは無負荷状態における出力原信号ＯＵＴａ〜ＯＵＴｄと出力信号ＯＵＴＡ〜ＯＵＴＤとの関係を示すタイミング図である。
【図９】電流検出部３００の回路図である。
【図１０】通常負荷状態における電流検出部３００の動作を示すタイミング図である。
【図１１】軽負荷状態若しくは無負荷状態における電流検出部３００の動作を示すタイミング図である。
【図１２】図１に示すスイッチング電源装置の通常負荷状態における動作を示すタイミング図である。
【図１３】デッドタイムが共振完了時間ｔ（ａ），ｔ（ｂ）よりも短い場合における図１に示すスイッチング電源装置の動作波形である。
【図１４】デッドタイムが共振完了時間ｔ（ａ）よりも短い場合においてスイッチ素子２２ａがターンオンした際の電流の流れを概略的に示す等価回路図である。
【図１５】デッドタイムが共振完了時間ｔ（ｂ）よりも短い場合においてスイッチ素子２４ａがターンオンした際の電流の流れを概略的に示す等価回路図である。
【図１６】本発明の効果を示すグラフである。
【符号の説明】
１，２  入力端子
３，４  出力端子
１０  トランス
１１  １次巻線
１２ａ，１２ｂ  ２次巻線
１３  共振用インダクダンス
２０  スイッチング回路
２１ａ〜２４ａ  スイッチ素子
２１ｂ〜２４ｂ  ダイオード
２１ｃ〜２４ｃ  コンデンサ
３０  出力回路
３１，３２  ダイオード
３３  出力チョーク
３４  出力コンデンサ
４０  制御回路
５０  カレントトランス
６１〜６４  絶縁回路
１００  パルス生成部
１０１  発振器
１０２  データラッチ回路
１０３  ランプ回路
１０４  ＦＥＴ
１０５  分圧回路
１０６  誤差アンプ
１０７，１０８  コンパレータ
１０９，１１０  電圧源
１１１  インバータ
１１２，１１３  非論理和回路（ＮＯＲ）
１１４  ＰＷＭラッチ回路
１１５  排他的論理和回路（ＸＯＲ）
１１６  排他的非論理和回路（ＸＮＯＲ）
２００  デッドタイム設定部
２１０，２２０，２３０，２４０  遅延回路
２１１  論理積回路（ＡＮＤ）
２１２  コンパレータ
２１３  コンデンサ
２１４  電圧源
２１５〜２１７  抵抗
３００  電流検出部
３１０，３２０  論理積回路（ＡＮＤ）
３１１，３１３，３２１，３２３  Ｐチャンネル型ＦＥＴ
３１２，３１４，３２２，３２４  Ｎチャンネル型ＦＥＴ
３１５，３２５  コンパレータ
３１６，３１７，３２６，３２７，３４１，３４２  抵抗
３３０  電圧源
３３１，３３２  トランジスタ
３４３  ダイオード
３４４  コンデンサ
【図１】
0003706852.tif 000004
【図２】
0003706852.tif 000005
【図３】
0003706852.tif 000006
【図４】
0003706852.tif 000007
【図５】
0003706852.tif 000008
【図６】
0003706852.tif 000009
【図７】
0003706852.tif 000010
【図８】
0003706852.tif 000011
【図９】
0003706852.tif 000012
【図１０】
0003706852.tif 000013
【図１１】
0003706852.tif 000014
【図１２】
0003706852.tif 000015
【図１３】
0003706852.tif 000016
【図１４】
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【図１５】
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【図１６】
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