(57)【特許請求の範囲】
【請求項１】
ＭＯＳ型パストランジスタの相互接続よりなる４段以上のパストランジスタ論理（１）と，前記パストランジスタ論理（１）の出力に接続するクロック付きインバータ（２）と，前記クロック付きインバータ（２）の出力に接続するデータ保持回路（３）よりなり，かつ前記クロック付きインバータ（２）のクロック入力が前記データ保持回路（３）に対する書き込み制御信号を兼ねることを特徴とする低消費電力論理回路。
【請求項２】
前記クロック付きインバータ（２）の第２の出力から入力へ反転信号を供給する正帰還回路（４）を設け，かつ前記クロック付きインバータ（２）に前記クロック入力が入ったときのみ前記正帰還回路（４）が動作する請求項１に記載の低消費電力論理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は，ＬＳＩを設計するための回路技術に属し，その中でも消費電力の少ないＬＳＩを実現するためにＬＳＩチップ上の回路要素として用いる低消費電力論理回路に関するものである。
【０００２】
【従来の技術】
論理回路の一種であるパストランジスタ論理は，ＭＯＳトランジスタを入力信号の選択スイッチとして用いることにより論理を構成するもので，もっとも普及しているＣＭＯＳ論理に比べて少数のトランジスタで同機能の論理を実現でき，高速動作が可能な割に消費電力の少ない論理回路として知られている。その特徴や回路例については，「低電力ＬＳＩの技術白書（日経マイクロデバイス編，日経ＢＰ社）」の９８から１０４ページに多数の記述がある。
【０００３】
従来，パストランジスタ論理を用いた論理回路は，図６に示すように段数の少ないパストランジスタ論理１０１のあとに，ＣＭＯＳインバータ１０２を接続したものを一組とし，これと同様の組をいく段も接続して所望の論理を実現し，得られた論理信号を次段のレジスタ１０３に書きむ構成をとっていた。ここでレジスタ１０３は，書き込みクロックに有効な入力があるとき書き込みを行う。
【０００４】
図６の回路構成をさらに詳細に記述した例が図７である。図７は４ビット全加算器の最上位桁上げ回路を例として回路記述してある。図７の回路例では，段数の少ないパストランジスタ論理１０１として，ＮＭＯＳパストランジスタを２段だけ接続した回路を使用している。接続段数の数え方としては，例えばＮＭＯＳパストランジスタ１１１，１１２で２段と数える。この接続段数が少ないほど，接続終段のパストランジスタから出力される信号電圧変化は急峻となり，また接続段数が多いほど出力される信号電圧変化は緩やかになる。ＣＭＯＳインバータ１０２は，段数の少ないパストランジスタ論理１０１から出力された信号電圧変化をより急峻にする働きを持つ。したがって，パストランジスタの接続段数を２段ないし３段といった少ない段数に抑え，その後に必ずＣＭＯＳインバータを配置する図６および図７のような従来例においては，回路中の信号電圧変化を常に急峻に保つことができ高速動作に適した回路構成といえる。
【０００５】
【発明が解決しようとする課題】
ところが図６および図７のような従来の回路を低消費電力論理回路として用いる場合には以下のような問題がある。
【０００６】
電源電圧および動作周波数を同一条件にした場合，図６および図７の回路の消費電力は，主に回路中の総トランジスタ数とＣＭＯＳインバータの総数によって左右される。前者は，トランジスタの持つ寄生コンデンサの充放電が電力消費の原因となっており，トランジスタ総数が増加するほど消費電力も増加傾向を示す。後者については，例えばＣＭＯＳインバータ１０２が動作するとき，信号電圧が変化する過程において，ＰＭＯＳトランジスタ１２１とＮＭＯＳトランジスタ１２２を貫通して＋ＶＤＤからＧＮＤに流れる貫通電流が電力消費の原因になっており，ＣＭＯＳインバータの個数が増加するほど消費電力も増大する。これらのことから高速動作よりも電力消費削減を重視する場合には，図６および図７の回路中から，レジスタ１０３の直前のＣＭＯＳインバータ１０９だけを残して他の３個のＣＭＯＳインバータ１０２，１０５，１０７を取り除くことで，トランジスタ数削減とＣＭＯＳインバータ個数削減の両方が達成され，大幅な電力消費削減が実現可能なように見える。ただし１つだけ残したＣＭＯＳインバータ１０９は，レジスタ１０３の動作を保証するために必要なものである。
【０００７】
ところが上記方法には考え漏れがありかえって電力消費を増大させる結果になる。それはＣＭＯＳインバータの特性に起因している。ＣＭＯＳインバータは，前述のとおり入力の信号電圧変化をより急峻なものに変えて出力する。ところがこのとき，入力の信号電圧変化が緩やかになればなるほど，前述の貫通電流の大きさが急激に増加するという性質を合わせ持っている。より詳細に説明するならば，ＣＭＯＳインバータを流れる貫通電流は，インバータへの入力信号電圧が十分高くもなく十分低くもない中間値をとるときにだけ流れるものである。厳密には，例えばＣＭＯＳインバータ１０２について見るならば，その入力信号電圧がＰＭＯＳトランジスタ１２１の閾値電圧より低く，ＮＭＯＳトランジスタ１２２の閾値電圧よりも高いときにだけ貫通電流が流れる。したがって，入力信号電圧の上昇あるいは下降が緩やかであればあるほど，入力信号電圧の値が上述の中間値をとる時間が急激に長くなるために，貫通電流の流れる時間がそれに比例して増大し，電力消費の増加につながるのである。
【０００８】
さて，前記方法によりＣＭＯＳインバータ３個を削減すると，段数の少ないパストランジスタ論理１０１，１０４，１０６，１０８は互いに直接接続され，これによりＮＭＯＳパストランジスタの接続段数は２段から８段に増える。この結果，接続終段のパストランジスタから出力される信号電圧変化はたいへん緩やかなものになる。これがＣＭＯＳインバータ１０９の入力信号となるため，ＣＭＯＳインバータ１０９の貫通電流を大幅に増大させる。そしてＣＭＯＳインバータ３個の削減によって得られた電力削減効果よりもさらに大きな電力消費増大を招くという問題を生じるのである。
【０００９】
したがって，上記問題を解決しより低消費電力の論理回路を実現するためには，ＣＭＯＳインバータ入力の信号電圧変化が緩やかな場合においても，同ＣＭＯＳインバータに大きな貫通電流が流れることのない回路構成を実現すればよいことになる。本発明は，これを実現するためになされたものである。
【００１０】
【課題を解決するための手段】
「請求項１」に対応する手段を述べる。ＭＯＳ型パストランジスタの相互接続よりなる４段以上のパストランジスタ論理１の出力にクロック付きインバータ２を接続する。さらにクロック付きインバータ２の出力にデータ保持回路３を接続する。この接続により，クロック付きインバータ２のクロック入力がデータ保持回路３に対する書き込み制御信号を兼ねる。
【００１１】
本手段により，いかに前記問題を解決するかについて説明する。クロック付きインバータ２は，クロック入力が入った時だけインバータとして動作し，それ以外は動作停止状態であって，そのとき出力は接続が切れた状態と等価である。ＭＯＳ型パストランジスタの相互接続よりなる４段以上のパストランジスタ論理１の入力が変化すると，少し遅れてその出力信号電圧は緩やかに変化を始め，電圧の中間値を経て，やがて電圧値の十分高い状態か十分低い状態のいずれかに落ち着く。この後にクロック付きインバータ２にクロック入力信号を与えることにより，同クロック付きインバータ２は普通のインバータとして動作し，ＭＯＳ型パストランジスタの相互接続よりなる４段以上のパストランジスタ論理１の出力信号を反転したものを出力する。それによりデータ保持回路３の保持していた信号値が書き変わる。この場合，クロック付きインバータ２が動作を始めるのは，ＭＯＳ型パストランジスタの相互接続よりなる４段以上のパストランジスタ論理１の出力信号電圧が十分高い値か十分低い値に落ち着いた後であるため，クロック付きインバータ２には貫通電流が一切流れることはなく，これにより貫通電流に基づく電力消費をなくすることができ，前記問題を解決した低消費電力論理回路が実現される。
【００１２】
次に「請求項２」に対応する手段を述べる。「請求項１」に対応する手段に加えて，クロック付きインバータ２の第２の出力から入力へ反転信号を供給する正帰還回路４を追加接続し，正帰還回路４はクロック付きインバータ２にクロック入力が入ったときのみ動作する回路とする。
【００１３】
「請求項２」に対応する手段により，いかに前記問題を解決するかについて説明する。クロック付きインバータ２の動作は，前述のとおりである。ＭＯＳ型パストランジスタの相互接続よりなる４段以上のパストランジスタ論理１の入力が変化すると，少し遅れてその出力信号電圧は緩やかに変化を始め，電圧の中間値を経て，やがて電圧値の十分高い状態か十分低い状態のいずれかに落ち着こうとする。ここでＭＯＳ型パストランジスタの相互接続よりなる４段以上のパストランジスタ論理１の出力信号電圧が，まだ最終的状態に落ち着く前の中間値にあるあいだに，クロック付きインバータ２にクロック入力信号を与える。ただし中間値といつても，ある閾値を越えて最終的な出力信号電圧の値に近づいていることが必要である。クロック入力信号を与えることにより，クロック付きインバータ２は普通のインバータとして動作し，中間値の入力信号を閾値と比較して高電圧か低電圧か判別しつつ，反転増幅し出力する。それによりデータ保持回路３の保持していた信号値を書き変える。この場合，クロック付きインバータ２が動作を始めるのは，ＭＯＳ型パストランジスタの相互接続よりなる４段以上のパストランジスタ論理１の出力信号電圧がまだ中間値にあるあいだのため，クロック付きインバータ２には貫通電流が流れる。しかしながら，クロック付きインバータ２の動作開始と同時に，正帰還回路４も動作を始める。正帰還回路４は，ＭＯＳ型パストランジスタの相互接続よりなる４段以上のパストランジスタ論理１の出力信号電圧が緩やかに変化している変化の速度を加速する働きがあり，これにより同出力信号電圧の値は急速に中間値を脱して最終的な値に落ち着く。このことによりクロック付きインバータ２に貫通電流が流れる時間はごく短時間に抑えられ，したがって貫通電流に基づく電力消費を削減することができ，前述の問題を解決した低消費電力論理回路が実現される。
【００１４】
「請求項２」に対応する手段は，「請求項１」に対応する手段に比べ，クロック付きインバータ２へのクロック入力信号をより早い時期に与えることを可能にしたものであり，クロック周期の短い比較的高速な回路の実現に適する。
【００１５】
【発明の実施の形態】
以下，本発明の実施の形態について説明する。
【００１６】
「請求項１」に対応する実施の形態を図１に示す。パストランジスタ論理１の出力にクロック付きインバータ２を接続する。さらにクロック付きインバータ２の出力にデータ保持回路３を接続する。この接続により，クロック付きインバータ２のクロック入力がデータ保持回路３に対する書き込み制御信号を兼ねる。ただしクロック付きインバータ２は，クロック入力信号が与えられたときのみインバータとして動作し，それ以外の時は動作休止状態であって出力は無接続状態となるものである。
【００１７】
次に「請求項２」に対応する実施の形態を図２に示す。図１に示した実施の形態に加えて，クロック付きインバータ２の第２の出力から入力へ反転信号を供給する正帰還回路４を追加接続し，正帰還回路４はクロック付きインバータ２にクロック入力が入ったときのみ動作する回路とする。
【００１８】
【実施例】
以下，本発明の実施例について詳細に説明する。
【００１９】
図３は本発明の第１の実施例であり，「請求項２」に対応する実施の形態（図２）を具体化したものである。なお，「請求項１」に対応する実施例は，図３の中から，正帰還回路のＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４２を削除することによって得られる。以下，図３の各部分について順に説明する。
【００２０】
まずパストランジスタ論理１の回路例を図４に示す。図４は，４ビット全加算器の最上位桁上げ回路であり，ＮＭＯＳパストランジスタのみを用いて実現した例である。パストランジスタの接続段数はもっとも多い部分において８段である。本発明では，パストランジスタ論理１に含まれるパストランジスタの接続段数がある程度大きくなること，それによってパストランジスタ論理１の出力信号電圧の変化，すなわち電圧波形の立ち上がりまたは立ち下がりがたいへん緩やかになることを想定している。
【００２１】
次にクロック付きインバータ２の回路例について図３を用いて説明する。インバータの機能を実現するのがＰＭＯＳトランジスタ２１およびＮＭＯＳトランジスタ２４であり，それらに直列接続されたＰＭＯＳトランジスタ２２とＮＭＯＳトランジスタ２３はクロック入力が入った時に閉じるスイッチとして働く。なおＰＭＯＳトランジスタ２２には反転クロック入力を，ＮＭＯＳトランジスタ２３には非反転クロック入力を与える。クロック入力が入らないとき，これら２個のトランジスタはスイッチが開いた状態であり，次段のデータ保持回路への接続は絶たれている。またこのときは，インバータを構成するＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２４への入力信号電圧の値がいかなるものであっても，貫通電流は一切流れない。次にクロック入力信号が入った場合は，ＰＭＯＳトランジスタ２１およびＮＭＯＳトランジスタ２４はごく普通のインバータとして働き，入力信号を反転して出力する。この出力信号の値は，次段のデータ保持回路に保持されていた信号値と置き換わり，データ保持回路への書き込みを行ったことになる。
【００２２】
データ保持回路３は，ＣＭＯＳインバータ３１，３２と抵抗器３３により構成することができる。なお，従来例に示したレジスタ１０３を用いずにデータ保持回路３を用いる理由は，クロック入力がない場合にクロック付きインバータ２の出力が無接続状態になったとき，データ保持回路３ならば問題がないが，レジスタ１０３ならば動作不安定になること，またレジスタ１０３ならば別に書き込みクロックを必要とし消費電力が大きくなるためである。
【００２３】
次に，クロック入力信号が入りＰＭＯＳトランジスタ２１およびＮＭＯＳトランジスタ２４がインバータとして働くときの貫通電流について補足する。インバータを流れる貫通電流は，インバータへの入力信号電圧が十分高くもなく十分低くもない中間値をとるときにだけ流れる。厳密には，入力信号電圧がＰＭＯＳトランジスタ２１の閾値電圧より低く，ＮＭＯＳトランジスタ２４の閾値電圧よりも高いときにだけ貫通電流が流れる。したがって，入力信号電圧の上昇あるいは下降が緩やかであればあるほど，入力信号電圧の値が上述の中間値をとる時間が急激に長くなるために，貫通電流の流れる時間がそれに比例して増大する。
【００２４】
次に正帰還回路４の回路例について図３を用いて説明する。正帰還回路４は，ＰＭＯＳトランジスタ４１およびＮＭＯＳトランジスタ４２を用いて構成することができる。クロック付きインバータの中のＰＭＯＳトランジスタ２１と２２の接続点の信号をＰＭＯＳトランジスタ４１の入力としていること，およびＮＭＯＳトランジスタ２３と２４の接続点の信号をＮＭＯＳトランジスタ４２の入力としていることに特徴があり，これらにより，クロック付きインバータにクロック入力が入った時だけＰＭＯＳトランジスタ４１およびＮＭＯＳトランジスタ４２が動作する。なおパストランジスタ論理１がＮＭＯＳパストランジスタのみで構成されているような場合であって，その出力信号電圧波形の立ち下がりは速く立ち上がりのみ遅いような場合においては，正帰還回路４は，ＰＭＯＳトランジスタ４１のみを用い，ＮＭＯＳトランジスタ４２を省略して構成することもできる。
【００２５】
以上が第１の実施例の回路構成およびその部分の動作に関する説明であり，次に第１の実施例の使用方法と全体的回路動作について説明する。
【００２６】
はじめに「請求項１」に対応する回路，すなわち図３から正帰還回路を削除したものについて，使用方法と全体的回路動作を説明する。
【００２７】
パストランジスタ論理１の入力が変化すると，ある遅れ時間経過後パストランジスタ論理１の出力信号電圧は緩やかに上昇，または下降の変化を始め，電圧の中間値を経て最終的に十分高い電圧，または十分低い電圧に達する。このような状態に到達した時点をもって，パストランジスタ論理１の出力が確定したという。パストランジスタ論理１の出力が確定した後，クロック付きインバータ２のクロック入力に信号を与える。すなわち，ＰＭＯＳトランジスタ２２には反転クロック入力を，ＮＭＯＳトランジスタ２３には非反転クロック入力を与える。これによりＰＭＯＳトランジスタ２２およびＮＭＯＳトランジスタ２３は導通状態となり，その結果，ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２４はインバータとして動作を始める。同インバータは，パストランジスタ論理１の出力を反転増幅して，ＰＭＯＳトランジスタ２２とＮＭＯＳトランジスタ２３の接続点に出力する。この出力が，次段のデータ保持回路の保持する信号値を強制的に書き換える。この場合，パストランジスタ論理１の出力信号電圧が十分に高い値か低い値に落ち着いた後（すなわち確定した後）にクロック入力信号を与えているので，クロック付きインバータを構成するＰＭＯＳトランジスタ２１，２２およびＮＭＯＳトランジスタ２３，２４を貫通する貫通電流は一切流れない。したがって貫通電流に基づく電力消費がなくなり，「発明が解決しようとする課題」の項で述べた問題を解決した低消費電力論理回路が実現できる。
【００２８】
次に「請求項２」に対応する実施例，すなわち図３そのものについて，その使用方法と全体的回路動作を説明する。
【００２９】
パストランジスタ論理１の入力が変化すると，少し遅れてその出力信号電圧は緩やかに変化を始め，電圧の中間値を経て，やがて出力が確定しようとする。ここでパストランジスタ論理１の出力がまだ確定する前の，出力信号電圧が中間値にあるあいだに，クロック付きインバータ２にクロック入力信号を与える。すなわち，ＰＭＯＳトランジスタ２２には反転クロック入力を，ＮＭＯＳトランジスタ２３には非反転クロック入力を与える。ただし出力信号電圧の中間値といっても，ある閾値を越えて最終的な出力信号電圧の値に近づいていることが必要である。この閾値はインバータの入力閾値である。クロック入力を与えることによりＰＭＯＳトランジスタ２２およびＮＭＯＳトランジスタ２３は導通状態となり，その結果，ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２４はインバータとして動作を始める。同インバータは，中間値にあるパストランジスタ論理１の出力信号電圧をインバータの入力閾値と比較して高電圧か低電圧か判別しつつ，反転増幅し出力する。この出力は，ＰＭＯＳトランジスタ２２とＮＭＯＳトランジスタ２３の接続点に現れ，データ保持回路３の保持していた信号値を書き換える。この場合，クロック付きインバータ２が動作を始めるのは，パストランジスタ論理１の出力信号電圧がまだ中間値にあるあいだである。このため，クロック付きインバータ２には，ＰＭＯＳトランジスタ２１，２２とＮＭＯＳトランジスタ２３，２４を通して貫通電流が流れる。しかしながら，クロック付きインバータ２の動作開始と同時に，正帰還回路４も動作を始める。ここで正帰還回路４は，パストランジスタ論理１の出力信号電圧が，前述のインバータの入力閾値より高ければそれをさらに高めるように作用し，インバータの入力閾値より低ければそれをさらに低めるように作用する。ところで正帰還回路４が動作を始めるのは，パストランジスタ論理１の出力信号電圧の値が，緩やかに変化してインバータの入力閾値を越えた後である。したがって正帰還回路４は，パストランジスタ論理１の出力信号電圧が緩やかに変化している変化の速度を加速する向きに働く。これにより，同出力信号電圧の値は急速に中間値を脱して最終的な値に落ち着く。このことによりクロック付きインバータ２に貫通電流が流れる時間はごく短時間に抑えられ，したがって貫通電流に基づく電力消費を削減することができ，前述の問題を解決した低消費電力論理回路が実現される。
【００３０】
次に本発明の第２の実施例について説明する。
【００３１】
図５は，本発明の第２の実施例である。図５の回路構成は，図３に対して，ＰＭＯＳトランジスタ２５とＮＭＯＳトランジスタ２６とそれらに接続するデータ保持回路６，およびＰＭＯＳトランジスタ２７とＮＭＯＳトランジスタ２８とそれらに接続するデータ保持回路７を追加したものである。本回路構成は，パストランジスタ論理１で生成した論理信号の反転したものを書き込むべき相手のレジスタが，１個ではなく複数個存在する場合に対応できるよう，第１の実施例（図３）を拡張したものである。図５におけるＰＭＯＳトランジスタ２２，２５，２７の働きは，図３におけるＰＭＯＳトランジスタ２２の働きと同様であり，図５におけるＮＭＯＳトランジスタ２３，２６，２８の働きは，図３におけるＮＭＯＳトランジスタ２３の働きと同様である。すなわち，例えばＰＭＯＳトランジスタ２７に反転クロック入力を与えＮＭＯＳトランジスタ２８に非反転クロック入力を与えるならば，両トランジスタは導通状態となり，これによりＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２４は普通のインバータとして動作を始める。インバータの出力は，ＰＭＯＳトランジスタ２７とＮＭＯＳトランジスタ２８の接続点に現れ，同接続点に直結しているデータ保持回路７の保持する信号値を書き換える。以上の動作は，ＰＭＯＳトランジスタ２５とＮＭＯＳトランジスタ２６の組においても，ＰＭＯＳトランジスタ２２とＮＭＯＳトランジスタ２３の組においてもまったく同様である。すなわち，３組あるクロック入力のいずれに入力信号を与えるかによって，データ保持回路３，６，７のいずれに書き込みを行うかが決まることを除けば，その他の部分の回路構成も回路の動作も，図３の場合とまったく同じとなる。したがって，貫通電流を削減するために，パストランジスタ論理１の出力信号電圧の変化に対して，いずれのタイミングでクロック入力を与えるべきかに関しても，第１の実施例の場合とまったく同様に行えばよい。
【００３２】
次に本発明の第３の実施例について説明する。第３の実施例は，図３の構成を持つ論理回路からデータ保持回路３だけを除いたものを複数用意し，それらのおのおのに含まれるクロック付きインバータ２の出力を互いに接続し，さらに互いに接続したクロック付きインバータ２の出力をただ１個のデータ保持回路３の入力に接続した回路構成のものである。これは，相異なる複数の論理回路のいずれかから，ただ１個のレジスタにデータ転送する必要がある場合の回路構成にあたる。使用方法は，１個のデータ保持回路３へ複数の論理回路から同時に書き込みを行うことがないように注意さえすれば，あとは図３の論理回路とまったく同じに扱えばよい。
【００３３】
【発明の効果】
本発明によれば，パストランジスタを多段に接続したパストランジスタ論理を低消費電力論理回路として使用可能になる。このようなパストランジスタ論理は，従来方法によれば，次段に接続されるＣＭＯＳインバータに大きな貫通電流を流すため，低消費電力用途には使用できなかったものであるが，本発明は，前記貫通電流を削減することによりそれを可能とした。パストランジスタを多段に接続したパストランジスタ論理は，従来例に比べて，途中のＣＭＯＳインバータを削除したことで大きな消費電力削減効果を持つ。すなわち，従来例と対比して，ＣＭＯＳインバータに使用する分のトランジスタ数の削減と，ＣＭＯＳインバータを流れる貫通電流の削減の２重の効果により，大幅な消費電力の削減が可能となる。したがって本発明の実施により，従来に比べ電力消費を大幅に改善した低消費電力論理回路が得られる。
【００３４】
また本発明によれば，クロック付きインバータのクロック入力がデータ保持回路への書き込み制御信号を兼ねるために，従来例のレジスタの代わりに簡素なデータ保持回路を使用することができ，この部分でもトランジスタ数削減による消費電力削減効果が得られる。
【００３５】
また本発明によれば，従来例に比べて，論理回路を構成する総トランジスタ数を削減できるために，ＬＳＩのチップ面積減少による生産コスト低減の効果がある。
【００３６】
さらに本発明に基づく回路構成は，共通バスを排除したディジタルシステムの設計に適し，共通バスの充放電にともなう電力消費を削減したい場合に有効である。ここで共通バスを使用する回路について簡単に説明するならば，例えば，パストランジスタ論理１の後段のクロック付きインバータ２の出力部分が特別な信号線，すなわち共通バスとなっていて，ここを他系統の回路も時分割で共通利用しており，この共通バスの後段に，データ保持回路の代わりに書き込み制御信号線付きのレジスタが複数個接続している形態のものである。この共通バスは，共通利用されるために信号値の変化確率が高く，従ってバスの充放電頻度が高いために消費電力も大きい傾向がある。一方本発明では，共通バスを介することなくデータ保持回路を直結しているために，バスの充放電にともなう無駄な電力消費は起こらない。
【図面の簡単な説明】
【図１】低消費電力論理回路の構成図であり，本発明の実施の形態を表す。
【図２】低消費電力論理回路の構成図であり，本発明の実施の形態を表す。
【図３】低消費電力論理回路の回路図であり，本発明の実施例を表す。
【図４】パストランジスタ論理の回路図であり，本発明の実施例の一部分を成す。
【図５】低消費電力論理回路の回路図であり，本発明の実施例を表す。
【図６】従来技術に基づいたパストランジスタ論理を含む論理回路の構成図である。
【図７】従来技術に基づいたパストランジスタ論理を含む論理回路の回路図である。
【符号の説明】
１  パストランジスタ論理
２，５  クロック付きインバータ
３，６，７  データ保持回路
４  正帰還回路
２１，２２，２５，２７，４１，１２１  ＰＭＯＳトランジスタ
２３，２４，２６，２８，４２，１２２  ＮＭＯＳトランジスタ
３１，３２，１０２，１０５，１０７，１０９  ＣＭＯＳインバータ
３３  抵抗器
１０１，１０４，１０６，１０８  段数の少ないパストランジスタ論理
１０３  レジスタ
１１１，１１２  ＮＭＯＳパストランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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