(57)【特許請求の範囲】
【請求項１】
少なくとも１つの電界効果トランジスタを設けてなる半導体装置であって、
上記電界効果トランジスタは、
Ｓｉ又はＳｉ1-x1Ｇｅx1 （０＜ｘ１＜１）からなる第１の半導体層と、
上記第１の半導体層の上に設けられ、最上部が窒素含有層からなり、主部がＳｉ、Ｓｉ1-x2Ｇｅx2（０＜ｘ２＜１）、Ｓｉ1-x3-y1Ｇｅx3Ｃy1（０＜ｘ３＜１, ０＜ｙ１＜１）又はＳｉ1-y2Ｃy2（０＜ｙ２＜１）で表される組成であって上記第１の半導体層とヘテロ接合を形成する第２の半導体層からなる第１の活性層と、
上記第１の活性層の上に設けられたゲート電極とを備え、
上記主部はチャネル層であり、
上記最上部は上記チャネル層の上に接して設けられたゲート絶縁膜であり、
上記窒素含有層は、窒化カーボン（ＣＮ）であることを特徴とする半導体装置。
【請求項２】
少なくとも１つの電界効果トランジスタを設けてなる半導体装置であって、
上記電界効果トランジスタは、
Ｓｉ又はＳｉ1-x1Ｇｅx1 （０＜ｘ１＜１）からなる第１の半導体層と、
上記第１の半導体層の上に設けられ、最上部が窒素含有層からなり、主部がＳｉ1-yＣy（０＜ｙ＜１）で表される組成であって上記第１の半導体層とヘテロ接合を形成する第２の半導体層からなる第１の活性層と、
上記第１の活性層の上に設けられたゲート電極とを備え、
上記主部はチャネル層であり、
上記最上部は上記チャネル層の上に接して設けられたゲート絶縁膜であり、
上記窒素含有層は、窒化シリコンカーボン（ＳｉＣＮ）であることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
上記第１の活性層内の上記窒素含有層と第２の半導体層との間の距離は、２ｎｍ以下であることを特徴とする半導体装置。
【請求項４】
請求項１又は２に記載の半導体装置において、
上記窒素含有層の少なくとも上部が酸化されていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置において、
上記第２の半導体層は、引っ張り歪みを受けていることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
上記第２の半導体層は、電子が走行するｎチャネルとして用いられることを特徴とする半導体装置。
【請求項７】
請求項５に記載の半導体装置において、
上記第２の半導体層は、ホールが走行するｐチャネルとして用いられることを特徴とする半導体装置。
【請求項８】
電界効果トランジスタを形成する工程であって、
Ｓｉからなる第１の半導体層の半導体層を有する基板を準備する工程（ａ）と、
上記第１の半導体層の上に、チャネル層となり、Ｓｉ1-yＣy （０＜ｙ＜１）で表される組成を有する第２の半導体層を形成する工程（ｂ）と、
上記第２の半導体層の表面部を窒化してゲート絶縁膜となる窒素含有層を形成する工程（ｃ）と、
上記窒素含有層の上にゲート電極を形成する工程（ｄ）とを含み、
上記窒素含有層は窒化シリコンカーボン（ＳｉＣＮ）であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
上記工程（ｃ）では、ＥＣＲプラズマを用いることを特徴とする半導体装置の製造方法。
【請求項１０】
電界効果トランジスタを形成する工程であって、
Ｓｉ1-xＧｅx （０＜ｘ＜１）からなる第１の半導体層の半導体層を有する基板を準備する工程（ａ）と、
上記第１の半導体層の上に、チャネル層となり、Ｓｉからなる第２の半導体層を形成する工程（ｂ）と、
上記第２の半導体層の上に、ＣＶＤ法によりゲート絶縁膜となる窒素含有層を形成する工程（ｃ）と、
上記窒素含有層の上にゲート電極を形成する工程（ｄ）とを含み、
上記窒素含有層は、窒化カーボン（ＣＮ）であることを特徴とする半導体装置の製造方法。
【請求項１１】
電界効果トランジスタを形成する工程であって、
Ｓｉからなる第１の半導体層を有する基板を準備する工程（ａ）と、
上記第１の半導体層の上に、チャネル層となり、Ｓｉ1-yＣy （０＜ｙ＜１）で表される組成を有する組成を有する第２の半導体層を形成する工程（ｂ）と、
上記第２の半導体層の上にゲート絶縁膜となるＣＮ絶縁膜を形成する工程（ｃ）と、
上記ＣＮ絶縁膜の上にゲート電極を形成する工程（ｄ）と、
上記工程（ｄ）の後に、酸素を含むガスを用いたドライエッチングにより、上記ＣＮ絶縁膜の一部を除去する工程（ｅ）とを含む半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ヘテロ接合を利用した電界効果型トランジスタに係り、特に、性能の向上対策に関するものである。
【０００２】
【従来の技術】
現在では、シリコン基板上に形成されるトランジスタは、金属−酸化膜絶縁体−半導体（ＭＯＳ）型の電界効果型トランジスタ（ＭＯＳＦＥＴ）が主流である。このＭＯＳＦＥＴの特性を向上させる方法として、文献（J. Welser et al., “Strain dependence of the performance enhancement in strained-Si n-MOSFETs,” IEDM Tech. Dig. 1994, p.373. およびK. Rim et al., “Enhanced hole mobilities in surface-channel strained-Si p-MOSFETs,” IEDM Tech. Dig. 1995, p.517 ）には、Ｓｉチャネル層に引っ張り歪を与える方法が報告されている。これは、シリコン基板上に、厚いＳｉＧｅバッファ層を成長させ、ＳｉＧｅバッファ層を格子緩和させた後、その上にＳｉチャネル層を形成する方法である。これにより、ＳｉＧｅバッファ層の格子定数を無歪みのＳｉＧｅと等しくなるよう大きくし、その上に成長するＳｉチャネル層に引っ張り歪みを与えようとするものである。
【０００３】
上記ヘテロ接合構造において、Ｓｉチャネル層においては、引っ張り歪みを受けることにより、伝導帯で６重の縮退が解け、２重および４重に縮退したバンド（Δ（２）およびΔ（４））にスプリットする。この時、Ｓｉチャネル層の伝導帯端は２重に縮退したバンドΔ（２）により構成され、また、バンドΔ（２）におけるチャネル方向に移動する際の電子の実効質量は小さくなる。このようなヘテロ接合部を利用してｎチャネル型電界効果トランジスタを構成すると、電子をＳｉチャネル層／ＳｉＧｅ層によるヘテロ障壁に閉じ込ることができる。
【０００４】
また、Ｓｉチャネル層内での電子の実効質量が小さくなることにより電子移動度が向上し、トランジスタの動作速度が向上する。一方、価電子帯でも同様に縮退が解け、ライトホール（ＬＨ）バンドとヘビーホール（ＨＨ）バンドとにスプリットする。この時、Ｓｉチャネル層における価電子帯端は、正孔の実効質量の小さいライトホールによるバンドにより構成され、また、ライトホールの実効質量がＳｉＧｅ層におけるホールの実効質量に比べて小さくなる。このようなヘテロ接合部を利用してｐチャネル型電界効果トランジスタを構成すると、ホールの実効質量が小さくなることによりホール移動度が向上し、トランジスタの動作速度が向上する。ただし、ＳｉＧｅ層側にヘテロ障壁が形成されるためにホールを閉じ込めることは期待できない。
【０００５】
このように、ｎチャネル、ｐチャネルともに、Ｓｉチャネル層に引っ張り歪みを加えることにより、トランジスタ特性が向上することが報告されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来の方法では、Ｓｉチャネル層に引っ張り歪みを加えるためには、ＳｉＧｅバッファ層をシリコン基板上に十分に厚く、格子緩和するまで成長する必要がある。格子緩和させる際には、ＳｉＧｅバッファ層には多数の転位が発生する。また、その上に形成するＳｉチャネル層にも多数の転位を内在している。このような転位は、トランジスタの特性を劣化させるばかりではなく、長期的な信頼性においても問題である。そこで、ＳｉＧｅバッファ層の構成を工夫することにより転位の低減が報告されているが、転位密度が１０5 ｃｍ-2程度が現状の限界であり、非常に欠陥の多いデバイスとなっている。
【０００７】
また、このような格子緩和のためのＳｉＧｅバッファ層は、相当に厚いこと（１μｍ以上）を要求されるため、結晶成長に時間がかかりスループットという観点においても問題である。
【０００８】
本発明の目的は、上述の不具合を抑制する手段を講ずることにより、特性の優れたかつ信頼性を十分に確保したトランジスタを提供することにある。
【０００９】
【課題を解決するための手段】
本発明の第１の半導体装置は、少なくとも１つの電界効果トランジスタを設けてなる半導体装置であって、上記電界効果トランジスタは、Ｓｉ又はＳｉ1-x1Ｇｅx1 （０＜ｘ１＜１）からなる第１の半導体層と、上記第１の半導体層の上に設けられ、最上部が窒素含有層からなり、主部がＳｉ、Ｓｉ1-x2Ｇｅx2（０＜ｘ２＜１）、Ｓｉ1-x3-y1Ｇｅx3Ｃy1（０＜ｘ３＜１, ０＜ｙ１＜１）又はＳｉ1-y2Ｃy2（０＜ｙ２＜１）で表される組成であって上記第１の半導体層とヘテロ接合を形成する第２の半導体層からなる第１の活性層と、上記第１の活性層の上に設けられたゲート電極とを備え、上記主部はチャネル層であり、上記最上部は上記チャネル層の上に接して設けられたゲート絶縁膜であり、上記窒素含有層は、窒化カーボン（ＣＮ）であることを特徴とする。
【００１０】
また、本発明の第２の半導体装置は、少なくとも１つの電界効果トランジスタを設けてなる半導体装置であって、上記電界効果トランジスタは、Ｓｉ又はＳｉ1-x1Ｇｅx1 （０＜ｘ１＜１）からなる第１の半導体層と、上記第１の半導体層の上に設けられ、最上部が窒素含有層からなり、主部がＳｉ1-yＣy（０＜ｙ＜１）で表される組成であって上記第１の半導体層とヘテロ接合を形成する第２の半導体層からなる第１の活性層と、上記第１の活性層の上に設けられたゲート電極とを備え、上記主部はチャネル層であり、上記最上部は上記チャネル層の上に接して設けられたゲート絶縁膜であり、上記窒素含有層は、窒化シリコンカーボン（ＳｉＣＮ）であることを特徴とする。
【００１１】
これにより、第１の活性層の窒素含有層がゲート絶縁膜として機能し、主部がＳｉ、Ｓｉ1-x2Ｇｅx2（０＜ｘ２＜１）またはＳｉ1-yＣy （０＜ｙ＜１）からなる第２の半導体層をチャネル層として機能させることが可能になり、ヘテロ接合型の電界効果トランジスタとして動作する半導体装置が得られる。そして、ゲート絶縁膜として機能する活性層の最上部が窒素含有層により構成されているので、Ｓｉキャップ層を設けなくてもチャネル層のＣやＧｅの脱離などに起因する欠陥の発生を抑制することもできる。したがって、ヘテロ接合型トランジスタの利点を活用して高電流駆動力性や高速動作性を有する半導体装置の提供を図ることができる。
【００１２】
上記第１の活性層内の上記窒素含有層と第２の半導体層との間の距離は、２ｎｍ以下であることにより、特に高い相互コンダクタンスが得られる。
【００１３】
上記窒素含有層の少なくとも一部が酸化されていてもよい。
【００１４】
上記第２の半導体層が、引っ張り歪みを受けていることにより、バンドの縮退が解けるのを利用して、キャリア速度の向上を図ることができ、よって、動作速度の高いトランジスタを備えた半導体装置を得ることができる。
【００１５】
上記第２の半導体層が電子が走行するｎチャネルとして用いられることにより、チャネル方向における電子の速度が高くなるので、動作速度の高いトランジスタを備えた半導体装置を得ることができる。
【００１６】
上記第２の半導体層がホールが走行するｐチャネルとして用いられることにより、ライトホールを利用して動作速度の高いトランジスタを備えた半導体装置を得ることができる。
【００１７】
本発明の第１の半導体装置の製造方法は、電界効果トランジスタを形成する工程であって、Ｓｉからなる第１の半導体層の半導体層を有する基板を準備する工程（ａ）と、上記第１の半導体層の上に、チャネル層となり、Ｓｉ1-yＣy （０＜ｙ＜１）で表される組成を有する第２の半導体層を形成する工程（ｂ）と、上記第２の半導体層の表面部を窒化してゲート絶縁膜となる窒素含有層を形成する工程（ｃ）と、上記窒素含有層の上にゲート電極を形成する工程（ｄ）とを含み、上記窒素含有層は窒化シリコンカーボン（ＳｉＣＮ）であることを特徴とする。
【００１８】
この方法により、下地層と構造的に親近性のよい窒素含有層が得られるので、チャネルとなる部分に対する悪影響を抑制することができる。よって、性能の高い半導体装置を容易に製造することができる。
【００１９】
上記工程（ｃ）では、ＥＣＲプラズマを用いることにより、低温で窒素含有層を形成することができるので、活性層全体が高温状態にさらされることに起因する各種特性の劣化を回避することができる。
【００２０】
本発明の第２の半導体装置の製造方法は、電界効果トランジスタを形成する工程であって、Ｓｉ1-xＧｅx （０＜ｘ＜１）からなる第１の半導体層の半導体層を有する基板を準備する工程（ａ）と、上記第１の半導体層の上に、チャネル層となり、Ｓｉからなる第２の半導体層を形成する工程（ｂ）と、上記第２の半導体層の上に、ＣＶＤ法によりゲート絶縁膜となる窒素含有層を形成する工程（ｃ）と、上記窒素含有層の上にゲート電極を形成する工程（ｄ）とを含み、上記窒素含有層は、窒化カーボン（ＣＮ）であることを特徴とする。
【００２１】
この方法により、窒素含有層を構成する材料を下地の材質とは関係なく選択することができるので、半導体装置の用途などに応じた適切な窒素含有層を形成することが可能になる。
【００２２】
本発明の第３の半導体装置の製造方法は、電界効果トランジスタを形成する工程であって、Ｓｉからなる第１の半導体層を有する基板を準備する工程（ａ）と、上記第１の半導体層の上に、チャネル層となり、Ｓｉ1-yＣy （０＜ｙ＜１）で表される組成を有する第２の半導体層を形成する工程（ｂ）と、上記第２の半導体層の上にゲート絶縁膜となるＣＮ絶縁膜を形成する工程（ｃ）と、上記ＣＮ絶縁膜の上にゲート電極を形成する工程（ｄ）と、上記工程（ｄ）の後に、酸素を含むガスを用いたドライエッチングにより、上記ＣＮ絶縁膜の一部を除去する工程（ｅ）とを含む。
【００２３】
この方法により、エッチングの際に、窒素含有層の下地となるＳｉ1-x-yＧｅxＣy （０≦ｘ＜１，０≦ｙ＜１，ｘ＋ｙ＞０）からなる第２の半導体層がエッチングされるのを抑制することができる。このドライエッチングは、ゲート絶縁膜のパターニングや、ソース・ドレイン領域へのコンタクト形成の際に必要な工程である。
【００２４】
【発明の実施の形態】
まず、従来ＳｉＧｅ−ＭＯＳＦＥＴに設けられていたＳｉキャップ層について検討する。従来のＳｉＧｅ−ＭＯＳＦＥＴでは、Ｓｉキャップ層が必要不可欠であった。このＳｉキャップ層は、ＳｉＧｅ層中のＧｅやＳｉＣ層中のＣの外方への拡散を抑えたり、また、逆に、ゲート絶縁膜の材料である酸化物からＯ原子がＳｉＧｅ層中やＳｉＣ層中へ拡散することを防止するため必要であった。しかしながら、次の２つの点でＳｉキャップ層の存在は好ましくなかった。１つの点はＳｉキャップ層内を電子やホールが流れる寄生チャネル効果であり、もう１つの点はＳｉキャップ層によってゲート電極とＳｉＧｅチャネル層との間の距離が離れることによる電子やホール引き付け効果の減少である。
【００２５】
まず、寄生チャネル効果について、ＳｉＧｅ−ｐＭＯＳＦＥＴを例にとって詳細に検討してみる。
【００２６】
図２７（ａ），（ｂ）は、従来のＳｉＧｅ−ｐＭＯＳＦＥＴにおけるゲートバイアスが小さい時及びゲートバイアスが大きい時における縦断面のバンド構造を示すエネルギーバンド図である。図２７（ａ），（ｂ）において、伝導帯の図示は省略されている。
【００２７】
図２７（ａ）に示すように、ゲート電極に印加される負電圧（ゲートバイアス）の絶対値｜Ｖｇ｜が小さいときには、キャリアであるホールは、移動度の高いＳｉＧｅチャネル層に閉じ込められているが、図２７（ｂ）に示すように、ゲート電極に印加される負電圧（ゲートバイアス）の絶対値｜Ｖｇ｜が大きい場合には、ホールはＳｉＧｅチャネル層だけではなく、移動度の低いＳｉキャップ層の中も流れるようになる。この効果は、Ｓｉキャップ層の膜厚が厚いほど顕著になる。
【００２８】
図２８（ａ），（ｂ）は、従来のＳｉＧｅ−ＭＯＳＦＥＴにおける相互コンダクタンスのゲートバイアス依存性の実測データ及びシミュレーションデータを、Ｓｉキャップ層の厚さをパラメータとして示す図である。図２８（ａ），（ｂ）に示すデータは、ＳｉＧｅチャネル層のＧｅ組成率が２５％で、ゲート長Ｌ／ゲート幅Ｗが５０μｍ／５０μｍのＭＯＳＦＥＴにおいて、Ｓｉキャップ層の厚みを１ｎｍ，２ｎｍ，３ｎｍ，５ｎｍ，７ｎｍに変化させたときのものである。また、図２８（ａ）には、比較のためにＳｉ−ＭＯＳＦＥＴのデータも示されている。
【００２９】
図２８（ａ）に示すように、ゲートバイアス（ゲート電圧Ｖｇの絶対値）が小さいとき（Ｖｇ＝−２〜−３Ｖのとき）には、厚いＳｉキャップ層を有するＳｉＧｅ−ＭＯＳＦＥＴの相互コンダクタンスｇｍは、Ｓｉ−ＭＯＳＦＥＴよりもかなり大きいが、ゲートバイアスが大きくなるにつれて（Ｖｇ＝−３〜−５のとき）、ＳｉＧｅ−ＭＯＳＦＥＴの相互コンダクタンスはＳｉ−ＭＯＳＦＥＴとほぼ同程度にまで低下する。したがって、実際の使用状態では、比較的厚いＳｉキャップ層（３〜７ｎｍ）を有するＳｉＧｅ−ＭＯＳＦＥＴは、Ｓｉ−ＭＯＳＦＥＴと同等の性能しか有していないことになる。一方、薄いＳｉキャップ層を有するＳｉＧｅ−ＭＯＳＦＥＴにおいて（２ｎｍ以下）は、ゲートバイアスが小さいときだけなく、ゲートバイアスが大きいときにも、Ｓｉ−ＭＯＳＦＥＴに比べて高い相互コンダクタンスを示すようになる。特に、厚み１ｎｍのＳｉキャップ層を有するＳｉＧｅ−ＭＯＳＦＥＴは、ゲートバイアスが小さいときから大きいときに亘って、Ｓｉ−ＭＯＳＦＥＴの２倍程度の相互コンダクタンスｇｍを示している。
【００３０】
図２８（ｂ）に示すように、実測データと同様の効果がシミュレーションデータからも得られている。ただし、シミュレーションデータにおいては、Ｓｉキャップ層の厚さが３ｎｍのＳｉＧｅ−ＭＯＳＦＥＴは、ゲートバイアスが小さいときも比較的高い相互コンダクタンスｇｍを示しているが、実測データにおいては、Ｓｉキャップ層の厚さが３ｎｍのＳｉＧｅ−ＭＯＳＦＥＴは、ゲートバイアスが小さいときは、ほとんどＳｉ−ＭＯＳＦＥＴと変わらない相互コンダクタンスｇｍしか示していない。よって、Ｓｉキャップ層の厚さは２ｎｍ以下であることが好ましく、Ｓｉキャップ層が存在しないことがより好ましい。
【００３１】
そこで、本発明では、ゲート絶縁膜として機能する部分を窒化物により構成することによって、従来必要であったＳｉキャップ層を省略して、高性能なＳｉ系へテロ接合ＭＩＳＦＥＴを提供することができる。
【００３２】
以上の目的を果たすために、本発明者は、以下のような考察に基づいて、歪みを受けたチャネル層としてＳｉ層の代わりにＳｉ1-x-y Ｇｅx Ｃy 膜を用い、かつ、Ｓｉ1-x-y Ｇｅx Ｃy 膜上にゲート絶縁膜を設ける構造を基本とし、そのゲート絶縁膜として適した材料、およびその製造のためのプロセスを実験的に検討した。
【００３３】
一般に、歪みを受けたチャネル層を有するＭＯＳ型トランジスタとしては、通常、ＳｉＧｅ層，ＳｉＣ層又はＳｉＧｅＣ層の上にＳｉキャップ層を形成し、このＳｉキャップ層がチャネル層として用いられている。上述のように、本発明者は、理想的には、Ｓｉ基板上に、Ｓｉ1-x-yＧｅxＣy チャネル層，Ｓｉ1-y Ｃy チャネル層又はＳｉ1-x Ｇｅx チャネル層（これらを総合して、Ｓｉ1-x-yＧｅxＣy チャネル層（０≦ｘ＜１，０≦ｙ＜１，ｘ＋ｙ＞０）と表記することができる）をエピタキシャル成長させ、その上に絶縁性のゲート酸化膜を形成した構造が望ましいと考えている。しかしながら、ＳｉＧｅ層，ＳｉＣ層やＳｉＧｅＣ層の上に良好なゲート酸化膜を形成することは、未だ報告されていない。その理由は、ゲート酸化膜であるＳｉＯ2 膜の形成時に、ＳｉＧｅチャネル層，ＳｉＣチャネル層又はＳｉＧｅＣチャネル層中のＧｅやＣが酸素と反応して、チャネル層とゲート酸化膜との界面にＧｅＯ2 粒が析出したり、ＳｉＣ層やＳｉＧｅＣ層ではＣの抜けによる格子欠陥が生じて、界面準位が多数できてしまうことにあった。また、歪みを受けたＳｉＧｅチャネル層，ＳｉＣチャネル層又はＳｉＧｅＣチャネル層上にＳｉキャップ層を設けた場合、ＳｉＧｅチャネル層，ＳｉＣチャネル層又はＳｉＧｅＣチャネル層に加えて、ゲート酸化膜とＳｉキャップ層との界面に別のチャネル（寄生チャネル）が形成されるので、電力効率の低下、製造プロセスの複雑化などで、良好な特性をもったＭＯＳ構造は未だ得られていない。
【００３４】
一方、歪みを受けたＳｉ1-x-y Ｇｅx Ｃy 膜（０≦ｘ＜１，０≦ｙ＜１，ｘ＋ｙ＞０）は、Ｇｅ結晶およびＣ結晶とは格子定数の異なる単結晶Ｓｉ基板上にエピタキシャル成長される。Ｓｉ系半導体上のＭＯＳ構造を基本としたＬＳＩデバイスには、層間絶縁膜，ゲート絶縁膜としてＳｉＯ2 膜が広く使われている。ＳｉＯ2 膜は、Ｓｉ表面を熱酸化することによる酸化膜の形成や、ＣＶＤ法，スパッタ法，電子ビーム蒸着法などによる酸化膜の堆積によって形成される。本発明の過程で行なった実験で、Ｓｉ1-x-y Ｇｅx Ｃy 膜あるいはＳｉ1-x-y Ｇｅx Ｃy 結晶上に、同様の方法でＳｉＯ2 膜の形成を試みた。Ｓｉ1-x-y Ｇｅx Ｃy 膜の表面を熱酸化した場合、ＳｉＯ2 膜中にＧｅが拡散し、ＳｉＯ2 膜内におけるＳｉＯ2 ／Ｓｉ1-x-y Ｇｅx Ｃy の界面に、ＧｅＯ2 粒やＣの析出が起こり、ＳｉＯ2 膜の白濁が観察された。一方、ＣＶＤ法，あるいは真空蒸着法で得られたＳｉＯ2 膜は、熱酸化膜に比べて表面平坦性が劣り、後工程の加熱プロセス時にＳｉ1-x-y Ｇｅx Ｃy 層の表面からＧｅ，ＣがＳｉＯ2 膜内に拡散し、酸素と反応して、上記熱酸化処理と同様の現象が起こったり、Ｃの抜けによるＳｉＯ2 ／Ｓｉ1-x-y Ｇｅx Ｃy 界面の格子欠陥が起こることがわかった。これらのことは、ＳｉＯ2 ／Ｓｉ1-x Ｇｅx 界面，ＳｉＯ2 ／Ｓｉ1-y Ｃy 界面においても同様である。また、Ｓｉ，Ｇｅ及びＣのうち少なくともいずれか２種類の元素を含むＳｉ系の合金材料膜表面に、ＳｉＯ2 以外の酸化物膜、例えばＡｌ2 Ｏ3 膜、ＴｉＯ2 膜、Ｙ2 Ｏ3 膜などを形成した場合も、同様に、酸化物膜／Ｓｉ系合金材料膜の界面には不純物準位の発生と酸化物膜自身の劣化が起こることがわかった。しかも、種々の分析・解析から、これらの劣化は、ゲート酸化膜中の酸素が、デバイスにとって深刻な劣化を引き起こしていることがわかった。  そこで、本発明者は、酸素を含まない絶縁性膜のＭＩＳ（金属−絶縁体−半導体）型トランジスタの絶縁膜を検討した。
【００３５】
まず、歪みを受けたＳｉ系合金材料膜の上に形成するゲート絶縁膜として、Ｓｉを含む絶縁膜である窒化珪素膜を検討した。ここで、窒化珪素の化学量論的組成はＳｉ3 Ｎ4 であるが、ＳｉとＮとの組成比は成長条件によって大幅に変化し、むしろ化学量論的組成からずれることが多いことから、以下の記載においては、単にＳｉＮ膜と表示する。ＳｉＮ膜の形成方法は、Ｓｉ1-x-y Ｇｅx Ｃy チャネル層形成後に、１）ＳｉＮ膜を堆積する方法、２）薄いＳｉ膜を形成した後その表面を窒化する方法、の２通りを行った。いずれの場合も、ＳｉＮ膜の厚みは５ｎｍになるよう調節した。
【００３６】
１）堆積法によるＳｉＮ膜の形成は、アンモニアガスを用いたＣＶＤ法、反応性真空蒸着法で、試料を室温から７００℃に変化させて行った。
【００３７】
２）Ｓｉ膜の窒化によるＳｉＮ膜の形成は、Ｎ2 ガスあるいはラジカルガンで活性化したＮ2 ガスを導入した真空中あるいは１気圧のＮ2 ガス雰囲気中で、試料を２００℃から１０００℃に加熱して行った。
【００３８】
ＳｉＮ膜上にゲート電極（Ａｌ−Ｃｕ合金）を形成して、電界効果トランジスタを作成した結果、１），２）のいずれの場合も、Ｓｉ1-x-y Ｇｅx Ｃy チャネル層上にＳｉＯ2 ゲート絶縁膜を形成した時よりも、ゲート絶縁膜／Ｓｉ1-x-y Ｇｅx Ｃy 膜の界面での不純物による界面準位の発生も少なく、電界効果トランジスタの特性を向上させることができる。
【００３９】
ただし、ＳｉＮ膜は、膜形成条件や膜堆積後の熱処理によっては、膜内に残留応力が生じ、その結果、ＳｉＮ膜とチャネル層との間に歪みが生じるおそれがある。いずれも、ＳｉＮ結晶の凝集に関係があり、形成温度の低温化、膜組成比率の高精度制御と膜の緻密化が必要である。
【００４０】
以上の実験結果に基づいて、本発明では、電界効果トランジスタのＳｉ1-x Ｇｅx ，Ｓｉ1-y Ｃy ，Ｓｉ1-x-y Ｇｅx Ｃy などからなる歪みを受けたチャネル層上に形成するゲート絶縁膜として、窒化物を用いることによって、特性向上とプロセス効率化を図っている。
【００４１】
ここで、窒化物として各種のものがあるが、特に窒化炭素（ＣＮ）はＣを含むことから、Ｃを含むシリコン層（ＳｉＣ層やＳｉＧｅＣ層など）には、有望な材料と考えられる。ＣＮは、例えばグラファイト中に窒素イオンを注入してアニールすることなどにより、容易に形成することができる。
【００４２】
（第１の実施形態）
図１は、本発明の第１の実施形態である炭素を含み、引っ張り歪を受けたシリコンがチャネルになっているｎ−ＭＩＳＦＥＴの構造を示す断面図である。
【００４３】
ｐ型Ｓｉ基板１０の上に、ほぼイントリンシックのＳｉ層１１と、炭素を含むシリコン層であるＳｉＣ（Ｓｉ1-y Ｃy ）チャネル層１２と、窒化物である窒化炭素層（ＣＮ）からなるＣＮゲート絶縁膜１３と、ゲート電極１４とが順次積層されて設けられている。このＳｉ層１１，ＳｉＣチャネル層１２及びＣＮゲート絶縁膜１３は、いずれもＵＨＶ−ＣＶＤ法により積層されている。ここで、ＳｉＣチャネル層１２の厚さは、炭素含有量に応じて歪による転位が発生しないよう臨界膜厚以下の値にしておくことが好ましい。本実施形態においては、ＳｉＣチャネル層１２の炭素含有量は２％（ｙ＝０．０２）で、ＳｉＣチャネル層１２の厚みは１０ｎｍである。そして、ＳｉＣチャネル層１２の両側には、ＳｉＣ層及びＳｉ層に高濃度のｎ型不純物を導入してなるソース領域１５とドレイン領域１６とが形成されている。また、ソース領域１５，ドレイン領域１６の上には、それぞれソース電極１７とドレイン電極１８とが設けられている。
【００４４】
また、ＣＮゲート絶縁膜１３は、ＭＢＥ法などＣＶＤ法以外の方法によっても形成することができる。さらに、後述の実施形態で説明するように、ＣＮゲート絶縁膜に代えて、ＳｉＣＮ膜（Ｓｉ3-y Ｃy Ｎ4 膜など）を用いてもよい。
【００４５】
図２は、本実施形態のｎ−ＭＩＳＦＥＴのゲート電極１４−ＣＮゲート絶縁膜１３−ＳｉＣチャネル層１２−Ｓｉ層１１を通過する断面におけるバンド状態を示すエネルギーバンド図である。ゲート電極１４に正の電圧が印加されると、ゲート電極１４のポテンシャルが低くなる方向にバンドが曲げられる。そして、ＳｉＣチャネル層１２が反転状態になると、ソース領域１５−ドレイン領域１６間に電流が流れる状態となる。そのとき、ＳｉＣチャネル層１２を構成するＳｉ1-y Ｃy 結晶の格子定数はＳｉ結晶の格子定数よりも小さいので、Ｓｉ層１１の上にＳｉＣチャネル層１２を臨界膜厚以下の厚みで成長させた場合には、ＳｉＣチャネル層１２は引っ張り歪を受けた状態となる。そして、この引っ張り歪により、ＳｉＣチャネル層１２のバンドギャップが実質的に縮小されるとともに、ＳｉＣチャネル層１２の伝導帯は、下記のように縮退が解けた状態となる。
【００４６】
図１１は、Ｓｉ層１１の上にＳｉ層１１よりも格子定数の小さいＳｉＣチャネル層１２を設け、ＳｉＣチャネル層１２に引っ張り歪みを与えたときのＳｉ層及びＳｉＣチャネル層における伝導帯及び価電子帯の縮退状態を示すエネルギーバンド図である。同図に示すように、Ｓｉ層１１においては伝導帯が６重に縮退しているが、引っ張り歪みを受けたＳｉＣチャネル層１２においては、伝導帯が２重および４重に縮退したバンド（Δ（２）およびΔ（４））にスプリットする。そして、ＳｉＣチャネル層１２における２重に縮退した伝導帯端であるバンドΔ（２）は、Ｓｉ層１１に比べて低いポテンシャルを有している。この時のＳｉ層１１とＳｉＣチャネル層１２との間に形成される伝導帯端におけるバンド不連続値ΔＥｃは約１５０ｍｅＶとなる。一方、ＳｉＣチャネル層１２の価電子帯においても同様に縮退が解け、ライトホール（ＬＨ）とヘビーホール（ＨＨ）バンドにスプリットする。
【００４７】
したがって、図２に示すように、ＳｉＣチャネル層１２の伝導帯端において、ＣＮゲート絶縁膜１３との間には絶縁体によるエネルギー障壁が形成され、ＳｉＣチャネル層１２とＳｉ層１１との間にはヘテロ障壁が形成されることになる。つまり、ＳｉＣチャネル層１２がバンドギャップの大きなＳｉ層１１とＣＮゲート絶縁膜１３とに挟まれた量子井戸構造となっている。
【００４８】
そして、このような状態で、ゲート電極１４に正の電圧が印加されてＳｉＣチャネル層１２が反転状態になると、誘起された電子は量子井戸であるＳｉＣチャネル層１２に閉じ込められる。そして、電子濃度が高くなっても、電子がヘテロ障壁を乗り越えることがほとんどなく、ＳｉＣチャネル層１２を図２における紙面に垂直な方向に走行する。そして、この方向に走行する電子の実効質量は小さいことから、ＳｉＣチャネル層１２における電子移動度が向上する。また、ＳｉＣチャネル層１２における不純物濃度が小さいことから、ＳｉＣチャネル層１２を走行する電子は不純物による散乱をあまり受けずに、高速で走行することができる。よって、高速で動作する電界効果トランジスタが得られることになる。
【００４９】
このとき、チャネル層がＳｉ層ではなくＳｉ及びＣを含む第２の半導体層であるＳｉＣ層により構成されているので、ＳｉＣチャネル層１２の下方に、格子緩和のための厚いバッファ層を設けなくても、Ｃの含有量を調整するだけでＳｉＣチャネル層１２に引っ張り歪みを与えることが可能になる。また、ゲート絶縁膜１３が窒化物により構成されているので、Ｓｉキャップ層を設けなくてもＳｉＣチャネル層１２のＣの拡散などに起因する欠陥の発生を抑制することもできる。つまり、Ｓｉキャップ層を設けた場合には、Ｓｉキャップ層とゲート絶縁膜との間に寄生チャネルが発生するおそれがあるが、Ｓｉキャップ層がないことから寄生チャネルの発生を招くこともない。よって、チャネル層の結晶性を良好に保ちつつ、駆動力の高いトランジスタを備えた半導体装置を得ることができる。
【００５０】
つまり、Ｓｉ／ＳｉＣヘテロ界面を利用しながらも寄生チャネルの発生を回避でき、かつ、伝導帯の縮退が解けることを利用して、高速動作のトランジスタを得ることができるのである。
【００５１】
（第２の実施形態）
図３は、本発明の第２の実施形態である炭素を含み、引っ張り歪を受けたシリコンがチャネルになっているｐ−ＭＩＳＦＥＴの構造を示す断面図である。
【００５２】
ｎ型Ｓｉ基板２０の上に、ほぼイントリンシックのＳｉ層２１と、炭素を含むシリコン層であるＳｉＣ（Ｓｉ1-y Ｃy ）チャネル層２２と、ＣＮゲート絶縁膜２３と、ゲート電極２４とが順次積層されて設けられている。このＳｉ層２１，ＳｉＣチャネル層２２及びＣＮゲート絶縁膜２３は、いずれもＵＨＶ−ＣＶＤ法により積層されている。ここで、ＳｉＣチャネル層２２の厚さは、炭素濃度に応じて歪による転位が発生しないよう臨界膜厚以下の値にしておくことが好ましい。本実施形態においては、ＳｉＣチャネル層２２の炭素含有量は２％（ｙ＝０．０２）で、ＳｉＣチャネル層２２の厚みは１０ｎｍである。そして、ＳｉＣチャネル層２２の両側には、ＳｉＣ層及びＳｉ層に高濃度のｐ型不純物を導入してなるソース領域２５とドレイン領域２６とが形成されている。また、ソース領域２５，ドレイン領域２６の上には、それぞれソース電極２７とドレイン電極２８とが設けられている。
【００５３】
なお、ＣＮゲート絶縁膜２３は、ＭＢＥ法などＣＶＤ法以外の方法によっても形成することができる。さらに、後述の実施形態で説明するように、ＣＮゲート絶縁膜に代えて、ＳｉＣＮ膜（Ｓｉ3-y Ｃy Ｎ4 膜など）を用いてもよい。
【００５４】
図４は、本実施形態のｎ−ＭＩＳＦＥＴのゲート電極２４−ＣＮゲート絶縁膜２３−ＳｉＣチャネル層２２−Ｓｉ層２１を通過する断面におけるバンド状態を示すエネルギーバンド図である。ゲート電極２４に負の電圧が印加されると、ゲート電極２４のポテンシャルが高くなる方向にバンドが曲げられる。そして、ＳｉＣチャネル層２２が反転状態になると、ソース領域２５−ドレイン領域２６間に電流が流れる状態となる。そのとき、ＳｉＣチャネル層２２を構成するＳｉ1-y Ｃy 結晶の格子定数はＳｉ結晶の格子定数よりも小さいので、Ｓｉ層２１の上にＳｉＣチャネル層２２を臨界膜厚以下の厚みで成長させた場合には、ＳｉＣチャネル層２２は引っ張り歪を受けた状態となる。そして、この引っ張り歪により、ＳｉＣチャネル層２２のバンドギャップが実質的に縮小されるとともに、ＳｉＣチャネル層２２の価電子帯は、下記のように縮退が解けた状態となる。
【００５５】
すなわち、図１１に示すように、Ｓｉ層２１においては価電子帯が縮退しているが、引っ張り歪みを受けたＳｉＣチャネル層２２においては、価電子帯の縮退が解け、ライトホール（ＬＨ）とヘビーホール（ＨＨ）バンドにスプリットする。
【００５６】
したがって、図４に示すように、ＳｉＣチャネル層２２の価電子帯端において、ＣＮゲート絶縁膜２３との間には絶縁体によるエネルギー障壁が形成され、ＳｉＣチャネル層２２とＳｉ層２１との間にはヘテロ障壁が形成されることになる。つまり、ＳｉＣチャネル層２２がバンドギャップの大きなＳｉ層２１とＣＮからなるＣＮゲート絶縁膜２３とに挟まれた量子井戸構造となっている。
【００５７】
そして、このような状態で、ゲート電極２４に負の電圧が印加されてＳｉＣチャネル層２２が反転状態になると、誘起されたホールは量子井戸であるＳｉＣチャネル層２２に閉じ込められる。そして、ホール濃度が高くなっても、ホールがヘテロ障壁を乗り越えることがほとんどなく、ＳｉＣチャネル層２２を同図の紙面に垂直な方向に走行する。しかも、ライトホールの実効質量が小さいことから、ＳｉＣチャネル層２２におけるホール移動度が向上する。また、ＳｉＣチャネル層２２における不純物濃度が小さいことから、ＳｉＣチャネル層２２を走行するホールは不純物による散乱をあまり受けずに、高速で走行することができる。よって、高速で動作する電界効果トランジスタが得られることになる。
【００５８】
このとき、チャネル層がＳｉ層ではなくＳｉ及びＣを含む第２の半導体層であるＳｉＣ層により構成されているので、ＳｉＣチャネル層２２の下方に、格子緩和のための厚いバッファ層を設けなくても、Ｃの含有量を調整するだけでＳｉＣチャネル層２２に引っ張り歪みを与えることが可能になる。また、ゲート絶縁膜２３が窒化物により構成されているので、Ｓｉキャップ層を設けなくてもＳｉＣチャネル層２２のＣの拡散などに起因する欠陥の発生を抑制することもできる。つまり、Ｓｉキャップ層を設けた場合には、Ｓｉキャップ層とゲート絶縁膜との間に寄生チャネルが発生するおそれがあるが、Ｓｉキャップ層がないことから寄生チャネルの発生を招くこともない。よって、チャネル層の結晶性を良好に保ちつつ、駆動力の高いトランジスタを備えた半導体装置を得ることができる。
【００５９】
つまり、Ｓｉ／ＳｉＣヘテロ界面を利用しながらも寄生チャネルの発生を回避でき、かつ、価電子帯の縮退が解けることを利用して、高速動作のトランジスタを得ることができるのである。
【００６０】
（第３の実施形態）
図５は、本発明の第３の実施形態である炭素を含み、引っ張り歪を受けたシリコンがチャネルになっている相補型ＭＩＳＦＥＴの断面構造を示す図である。
【００６１】
Ｓｉ基板３０の上に、ｎウェル３１とｐウェル３２とが設けられている。そして、ｎウェル３１の上には図３に示す構造とほぼ同じ構造を有するｐ−ＭＩＳＦＥＴが設けられ、ｐウェル３２の上には図１に示す構造とほぼ同じ構造を有するｎ−ＭＩＳＦＥＴが設けられている。また、ｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとは、トレンチ分離絶縁膜３３により、互いに電気的に絶縁されている。
【００６２】
すなわち、ｐウェル３２の上には、図１に示す構造とほぼ同様に、Ｓｉ層１１と、炭素を含むシリコン層であるＳｉＣ（Ｓｉ1-y Ｃy ）チャネル層１２と、ＣＮゲート絶縁膜１３と、ゲート電極１４とが順次積層されて設けられている。本実施形態においても、ＳｉＣチャネル層１２の炭素含有量は２％（ｙ＝０．０２）で、ＳｉＣチャネル層１２の厚みは１０ｎｍである。そして、ＳｉＣチャネル層１２の両側には、ＳｉＣ層及びＳｉ層に高濃度のｎ型不純物を導入してなるソース領域１５とドレイン領域１６とが形成されている。また、ソース領域１５，ドレイン領域１６の上には、それぞれソース電極１７とドレイン電極１８とが設けられている。そして、ＳｉＣチャネル層１２がバンドギャップの大きなＳｉ層１１とＣＮゲート絶縁膜１３とに挟まれた量子井戸構造となっている。
【００６３】
また、ｎウェル３２の上には、図３に示す構造と同様に、Ｓｉ層２１と、炭素を含むシリコン層であるＳｉＣ（Ｓｉ1-y Ｃy ）チャネル層２２と、ＣＮゲート絶縁膜２３と、ゲート電極２４とが順次積層されて設けられている。本実施形態においても、ＳｉＣチャネル層２２の炭素含有量は２％（ｙ＝０．０２）で、ＳｉＣチャネル層２２の厚みは１０ｎｍである。そして、ＳｉＣチャネル層２２の両側には、ＳｉＣ層及びＳｉ層に高濃度のｐ型不純物を導入してなるソース領域２５とドレイン領域２６とが形成されている。また、ソース領域２５，ドレイン領域２６の上には、それぞれソース電極２７とドレイン電極２８とが設けられている。そして、ＳｉＣチャネル層２２がバンドギャップの大きなＳｉ層２１とＣＮゲート絶縁膜２３とに挟まれた量子井戸構造となっている。
【００６４】
すなわち、本実施形態においては、電子，ホールをそれぞれ閉じ込めるためのｎチャネル（ＳｉＣチャネル層１２）とｐチャネル（ＳｉＣチャネル層２２）とを単一のＳｉＣ膜から形成することができる。
【００６５】
従来、ＳｉＧｅ／Ｓｉヘテロ接合を利用したＣＭＯＳデバイス（例えば、特開昭61-282278 号公報参照）においては、単一のヘテロ接合構造から電子，ホールに対するヘテロ障壁を形成することができなかったため、ｎチャネルとｐチャネルとを別々のヘテロ接合構造によって構成し、２つのヘテロ接合構造を形成するための多くの膜を積層した構造であった。その結果、結晶成長が複雑となり、かつスループットの低下を招く。また、下方に位置するチャネル層はゲート絶縁膜から遠くなるため、ゲート電圧を印加しても、十分に大きい電界が下方のチャネル層に印加されないので、トランジスタを動作させるための反転状態を形成することが比較的困難であった。しかも、格子緩和のための厚いバッファー層が不可欠であることから、先に述べたように低信頼性、低スループットという不具合もあった。
【００６６】
しかしながら、本実施形態においては、単一のＳｉ／ＳｉＣヘテロ接合構造を用いて、伝導帯端，荷電子帯端の両方にヘテロ障壁を形成することができ、電子およびホールの双方を同一のチャネル層に閉じ込めることができる。単一の層でＣＭＯＳデバイスのチャネル層を形成することができる。その結果、結晶成長が簡略化され、スループットが向上する。
【００６７】
そして、第１，第２の実施形態において説明したように、ｎ−ＭＩＳＦＥＴにおいては、量子井戸構造となったＳｉＣチャネル層１２を高速で電子が移動可能なことを利用して、ｐ−ＭＩＳＦＥＴにおいては、量子井戸構造となったＳｉＣチャネル層２２をホールが高速で移動可能なことを利用して、高速動作が可能なｎ−ＭＩＳＦＥＴ及びｐ−ＭＩＳＦＥＴを有する相補型ＭＩＳＦＥＴが得られる。しかも、ｎ−ＭＩＳＦＥＴ及びｐ−ＭＩＳＦＥＴのいずれにおいても、Ｓｉキャップ層が不要なことから、寄生チャネルの発生を防止して、高い電流駆動能力を有するトランジスタが得られることになる。
【００６８】
（第４の実施形態）
図６は、本発明の実施形態であるゲルマニウム及び炭素を含み、引っ張り歪を受けたシリコンがチャネルになっているｎ−ＭＩＳＦＥＴの断面構造を示す図である。
【００６９】
ｐ型Ｓｉ基板４０の上に、ほぼイントリンシックのＳｉ層４１と、炭素を含むシリコン層であるＳｉＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ）チャネル層４２と、ＣＮゲート絶縁膜４３と、ゲート電極４４とが順次積層されて設けられている。このＳｉ層４１，ＳｉＧｅＣチャネル層４２及びＣＮゲート絶縁膜４３は、いずれもＵＨＶ−ＣＶＤ法により積層されている。ここで、ＳｉＧｅＣチャネル層４２の厚さは、Ｇｅ，Ｃ濃度に応じて歪による転位が発生しないよう臨界膜厚以下の値にしておくことが好ましい。そして、Ｓｉ1-x-y Ｇｅx Ｃy という組成式で表されるチャネル層は、Ｇｅの組成比ｘ，Ｃの組成比ｙの関係が、ｘ＜８．２ｙ であるとき、引っ張り歪を受けることになる。
【００７０】
また、ＳｉＧｅＣチャネル層４２の厚さは、炭素濃度およびゲルマニウム濃度に応じて、歪による転位が発生しないよう臨界膜厚以下で構成することが好ましい。ここでは、Ｇｅ含有量を２０％、Ｃ含有量を４％とし、ＳｉＧｅＣチャネル層４２の膜厚は１０ｎｍとしている。
【００７１】
そして、ＳｉＧｅＣチャネル層４２の両側には、ＳｉＧｅＣ層及びＳｉ層に高濃度のｎ型不純物を導入してなるソース領域４５とドレイン領域４６とが形成されている。また、ソース領域４５，ドレイン領域４６の上には、それぞれソース電極４７とドレイン電極４８とが設けられている。
【００７２】
なお、ＣＮゲート絶縁膜４３は、ＭＢＥ法などＣＶＤ法以外の方法によっても形成することができる。さらに、後述の実施形態で説明するように、ＣＮゲート絶縁膜に代えて、ＳｉＧｅＣＮ膜（Ｓｉ3-x-y Ｇｅx Ｃy Ｎ4 膜など）を用いてもよい。
【００７３】
図７は、本実施形態のｎ−ＭＩＳＦＥＴのゲート電極４４−ＣＮゲート絶縁膜４３−ＳｉＧｅＣチャネル層４２−Ｓｉ層４１を通過する断面におけるバンド状態を示すエネルギーバンド図である。ゲート電極４４に正の電圧が印加されると、ゲート電極４４のポテンシャルが低くなる方向にバンドが曲げられる。そして、ＳｉＧｅＣチャネル層４２が反転状態になると、ソース領域４５−ドレイン領域４６間に電流が流れる状態となる。そのとき、ＳｉＧｅＣチャネル層４２を構成するＳｉ1-x-y Ｇｅx Ｃy 結晶の格子定数は、Ｇｅ，Ｃの組成比を調整することによりＳｉ結晶の格子定数よりも小さくすることができる。したがって、Ｓｉ層４１の上にそれよりも格子定数の小さいＳｉＧｅＣチャネル層４２を臨界膜厚以下の厚みで成長させた場合には、ＳｉＧｅＣチャネル層４２は引っ張り歪を受けた状態となる。そして、この引っ張り歪により、ＳｉＧｅＣチャネル層４２のバンドギャップが実質的に縮小されるとともに、ＳｉＧｅＣチャネル層４２の伝導帯は、下記のように縮退が解けた状態となる。
【００７４】
すなわち、図１１に示すように、Ｓｉ層４１においては伝導帯が６重に縮退しているが、引っ張り歪みを受けたＳｉＧｅＣチャネル層４２においては、伝導帯が２重および４重に縮退したバンド（Δ（２）およびΔ（４））にスプリットする。そして、ＳｉＧｅＣチャネル層４２における２重に縮退した伝導帯端であるバンドΔ（２）は、Ｓｉ層４１に比べて小さなポテンシャルを有している。この時のＳｉ層４１とＳｉＧｅＣチャネル層４２との間に形成される伝導帯端におけるバンド不連続値ΔＥｃは約６０ｍｅＶとなる。一方、ＳｉＧｅＣチャネル層４２の価電子帯においても同様に縮退が解け、ライトホール（ＬＨ）とヘビーホール（ＨＨ）バンドにスプリットする。
【００７５】
したがって、図７に示すように、ＳｉＧｅＣチャネル層４２の伝導帯端において、ＣＮゲート絶縁膜４３との間には絶縁体によるエネルギー障壁が形成され、ＳｉＧｅＣチャネル層４２とＳｉ層４１との間にはヘテロ障壁が形成されることになる。つまり、ＳｉＧｅＣチャネル層４２がバンドギャップの大きなＳｉ層４１とＣＮゲート絶縁膜４３とに挟まれた量子井戸構造となっている。
【００７６】
そして、このような状態で、ゲート電極４４に正の電圧が印加されてＳｉＧｅＣチャネル層４２が反転状態になると、誘起された電子は量子井戸であるＳｉＧｅＣチャネル層４２に閉じ込められる。そして、電子濃度が高くなっても、電子がヘテロ障壁を乗り越えることがほとんどなく、ＳｉＧｅＣチャネル層４２を図７における紙面に垂直な方向に走行する。そして、この方向に走行する電子の実効質量は小さいことから、ＳｉＧｅＣチャネル層４２における電子移動度が向上する。また、ＳｉＧｅＣチャネル層４２における不純物濃度が小さいことから、ＳｉＧｅＣチャネル層４２を走行する電子は不純物による散乱をあまり受けずに、高速で走行することができる。よって、高速で動作する電界効果トランジスタが得られることになる。
【００７７】
このとき、チャネル層がＳｉ層ではなくＳｉ，Ｇｅ及びＣを含む第２の半導体層であるＳｉＧｅＣ層により構成されているので、ＳｉＧｅＣチャネル層４２の下方に、格子緩和のための厚いバッファ層を設けなくても、Ｃの含有量を調整するだけでＳｉＧｅＣチャネル層４２に引っ張り歪みを与えることが可能になる。また、ゲート絶縁膜４３が窒化物により構成されているので、Ｓｉキャップ層を設けなくてもＳｉＧｅＣチャネル層４２のＣの拡散などに起因する欠陥の発生を抑制することもできる。つまり、Ｓｉキャップ層を設けた場合には、Ｓｉキャップ層とゲート絶縁膜との間に寄生チャネルが発生するおそれがあるが、Ｓｉキャップ層がないことから寄生チャネルの発生を招くこともない。よって、チャネル層の結晶性を良好に保ちつつ、駆動力の高いトランジスタを備えた半導体装置を得ることができる。
【００７８】
つまり、Ｓｉ／ＳｉＧｅＣヘテロ界面を利用しながらも寄生チャネルの発生を回避でき、かつ、伝導帯の縮退が解けることを利用して、高速動作のトランジスタを得ることができるのである。
【００７９】
（第５の実施形態）
図８は、本発明の実施形態であるゲルマニウム及び炭素を含み、引っ張り歪を受けたシリコンがチャネルになっているｐ−ＭＩＳＦＥＴの断面構造を示す。
【００８０】
ｎ型Ｓｉ基板５０の上に、ほぼイントリンシックのＳｉ層５１と、炭素を含むシリコン層であるＳｉＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ）チャネル層５２と、ＣＮゲート絶縁膜５３と、ゲート電極５４とが順次積層されて設けられている。このＳｉ層５１，ＳｉＧｅＣチャネル層５２及びＣＮゲート絶縁膜５３は、いずれもＵＨＶ−ＣＶＤ法により積層されている。ここで、ＳｉＧｅＣチャネル層４２の厚さは、Ｇｅ，Ｃ濃度に応じて歪による転位が発生しないよう臨界膜厚以下の値にしておくことが好ましい。そして、Ｓｉ1-x-y Ｇｅx Ｃy という組成式で表されるチャネル層は、Ｇｅの組成比ｘ，Ｃの組成比ｙの関係が、ｘ＜８．２ｙ であるとき、引っ張り歪を受けることになる。
【００８１】
また、ＳｉＧｅＣチャネル層４２の厚さは、炭素濃度およびゲルマニウム濃度に応じて、歪による転位が発生しないよう臨界膜厚以下で構成することが好ましい。ここでは、Ｇｅ含有量を２０％、Ｃ含有量を４％とし、ＳｉＧｅＣチャネル層４２の膜厚は１０nｍとしている。
【００８２】
そして、ＳｉＧｅＣチャネル層５２の両側には、ＳｉＧｅＣ層及びＳｉ層に高濃度のｐ型不純物を導入してなるソース領域５５とドレイン領域５６とが形成されている。また、ソース領域５５，ドレイン領域５６の上には、それぞれソース電極５７とドレイン電極５８とが設けられている。
【００８３】
なお、ＣＮゲート絶縁膜５３は、ＭＢＥ法などＣＶＤ法以外の方法によっても形成することができる。さらに、後述の実施形態で説明するように、ＣＮゲート絶縁膜に代えて、ＳｉＧｅＣＮ膜（Ｓｉ3-x-y Ｇｅx Ｃy Ｎ4 膜など）を用いてもよい。
【００８４】
図９は、本実施形態のｐ−ＭＩＳＦＥＴのゲート電極５４−ＣＮゲート絶縁膜５３−ＳｉＧｅＣチャネル層５２−Ｓｉ層５１を通過する断面におけるバンド状態を示すエネルギーバンド図である。ゲート電極５４に負の電圧が印加されると、ゲート電極５４のポテンシャルが高くなる方向にバンドが曲げられる。そして、ＳｉＧｅＣチャネル層５２が反転状態になると、ソース領域５５−ドレイン領域５６間に電流が流れる状態となる。そのとき、ＳｉＧｅＣチャネル層５２を構成するＳｉ1-x-y Ｇｅx Ｃy 結晶の格子定数は、Ｇｅ，Ｃの組成比を調整することによりＳｉ結晶の格子定数よりも小さくすることができる。したがって、Ｓｉ層５１の上にそれよりも格子定数の小さいＳｉＧｅＣチャネル層５２を臨界膜厚以下の厚みで成長させた場合には、ＳｉＧｅＣチャネル層５２は引っ張り歪を受けた状態となる。そして、この引っ張り歪により、ＳｉＧｅＣチャネル層５２のバンドギャップが実質的に縮小されるとともに、ＳｉＧｅＣチャネル層５２の価電子帯は、下記のように縮退が解けた状態となる。
【００８５】
すなわち、図１１に示すように、Ｓｉ層５１においては価電子帯が縮退しているが、引っ張り歪みを受けたＳｉＧｅＣチャネル層５２においては、価電子帯の縮退が解け、ライトホール（ＬＨ）とヘビーホール（ＨＨ）バンドにスプリットする。
【００８６】
したがって、図９に示すように、ＳｉＧｅＣチャネル層５２の価電子帯端において、ＣＮゲート絶縁膜５３との間には絶縁体によるエネルギー障壁が形成され、ＳｉＧｅＣチャネル層５２とＳｉ層５１との間にはヘテロ障壁が形成されることになる。つまり、ＳｉＧｅＣチャネル層５２がバンドギャップの大きなＳｉ層５１とＣＮゲート絶縁膜５３とに挟まれた量子井戸構造となっている。
【００８７】
そして、このような状態で、ゲート電極５４に負の電圧が印加されてＳｉＧｅＣチャネル層５２が反転状態になると、誘起されたホールは量子井戸であるＳｉＧｅＣチャネル層５２に閉じ込められる。そして、ホール濃度が高くなっても、ホールがヘテロ障壁を乗り越えることがほとんどなく、ＳｉＧｅＣチャネル層５２を同図の紙面に垂直な方向に走行する。しかも、ライトホールの実効質量が小さいことから、ＳｉＧｅＣチャネル層５２におけるホール移動度が向上する。また、ＳｉＧｅＣチャネル層５２における不純物濃度が小さいことから、ＳｉＧｅＣチャネル層５２を走行するホールは不純物による散乱をあまり受けずに、高速で走行することができる。特に、ＳｉＧｅＣチャネル層５２を用いた場合には、ＳｉＣチャネル層２２を用いた場合と比べて、Ｇｅ，Ｃの組成率の調整によって価電子帯端側のヘテロ障壁を高くすることが容易であるため、ホールの閉じ込め効率が向上する。
【００８８】
このとき、チャネル層がＳｉ層ではなくＳｉ，Ｇｅ及びＣを含む第２の半導体層であるＳｉＧｅＣ層により構成されているので、ＳｉＧｅＣチャネル層５２の下方に、格子緩和のための厚いバッファ層を設けなくても、Ｃの含有量を調整するだけでＳｉＧｅＣチャネル層５２に引っ張り歪みを与えることが可能になる。また、ゲート絶縁膜５３が窒化物により構成されているので、Ｓｉキャップ層を設けなくてもＳｉＧｅＣチャネル層５２のＧｅやＣの拡散などに起因する欠陥の発生を抑制することもできる。つまり、Ｓｉキャップ層を設けた場合には、Ｓｉキャップ層とゲート絶縁膜との間に寄生チャネルが発生するおそれがあるが、Ｓｉキャップ層がないことから寄生チャネルの発生を招くこともない。よって、チャネル層の結晶性を良好に保ちつつ、駆動力の高いトランジスタを備えた半導体装置を得ることができる。
【００８９】
つまり、Ｓｉ／ＳｉＧｅＣヘテロ界面を利用しながらも寄生チャネルの発生を回避でき、かつ、価電子帯の縮退が解けることを利用して、高速動作のトランジスタを得ることができるのである。
【００９０】
（第６の実施形態）
図１０は、本発明の実施形態であるゲルマニウム及び炭素を含み、引っ張り歪を受けたシリコンがチャネルになっている相補型ＭＩＳＦＥＴの断面構造を示す。
【００９１】
Ｓｉ基板６０の上に、ｎウェル６１とｐウェル６２とが設けられている。そして、ｎウェル６１の上には図８に示す構造とほぼ同じ構造を有するｐ−ＭＩＳＦＥＴが設けられ、ｐウェル６２の上には図６に示す構造とほぼ同じ構造を有するｎ−ＭＩＳＦＥＴが設けられている。また、ｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとは、トレンチ分離絶縁膜６３により、互いに電気的に絶縁されている。
【００９２】
すなわち、ｐウェル６２の上には、図６に示す構造とほぼ同様に、Ｓｉ層４１と、炭素を含むシリコン層であるＳｉＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ）チャネル層４２と、ＣＮゲート絶縁膜４３と、ゲート電極４４とが順次積層されて設けられている。本実施形態においても、Ｓｉ1-x-y Ｇｅx Ｃy という組成式で表されるチャネル層におて、Ｇｅの組成比ｘ，Ｃの組成比ｙの関係が、ｘ＜８．２ｙであるように設定して、引っ張り歪を受けるように構成されている。
【００９３】
また、Ｇｅ含有量を２０％、Ｃ含有量を４％とし、ＳｉＧｅＣチャネル層４２の膜厚は１０ｎｍとして、ＳｉＧｅＣチャネル層４２内に歪による転位が発生しないよう臨界膜厚以下で構成するしている。
【００９４】
そして、ＳｉＧｅＣチャネル層４２の両側には、ＳｉＧｅＣ層及びＳｉ層に高濃度のｎ型不純物を導入してなるソース領域４５とドレイン領域４６とが形成されている。また、ソース領域４５，ドレイン領域４６の上には、それぞれソース電極４７とドレイン電極４８とが設けられている。そして、ＳｉＧｅＣチャネル層４２がバンドギャップの大きなＳｉ層４１とＣＮゲート絶縁膜４３とに挟まれた量子井戸構造となっている。
【００９５】
また、ｎウェル６２の上には、図８に示す構造と同様に、Ｓｉ層５１と、炭素を含むシリコン層であるＳｉＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ）チャネル層５２と、ＣＮゲート絶縁膜５３と、ゲート電極５４とが順次積層されて設けられている。本実施形態においても、Ｓｉ1-x-y Ｇｅx Ｃy という組成式で表されるチャネル層におて、Ｇｅの組成比ｘ，Ｃの組成比ｙの関係が、ｘ＜８．２ｙであるように設定して、引っ張り歪を受けるように構成されている。
【００９６】
また、Ｇｅ含有量を２０％、Ｃ含有量を４％とし、ＳｉＧｅＣチャネル層４２の膜厚は１０ｎｍとして、ＳｉＧｅＣチャネル層４２内に歪による転位が発生しないよう臨界膜厚以下で構成している。
【００９７】
そして、ＳｉＧｅＣチャネル層５２の両側には、ＳｉＧｅＣ層及びＳｉ層に高濃度のｐ型不純物を導入してなるソース領域５５とドレイン領域５６とが形成されている。また、ソース領域５５，ドレイン領域５６の上には、それぞれソース電極５７とドレイン電極５８とが設けられている。そして、ＳｉＧｅＣチャネル層５２がバンドギャップの大きなＳｉ層５１とＣＮゲート絶縁膜５３とに挟まれた量子井戸構造となっている。
【００９８】
本実施形態においては、図１０に示すように、電子，ホールをそれぞれ閉じ込めるためのｎチャネル（ＳｉＧｅＣチャネル層４２）とｐチャネル（ＳｉＧｅＣチャネル層５２）とを単一のＳｉＧｅＣ膜から形成することができる。その結果、結晶成長が簡略化され、スループットが向上する。
【００９９】
そして、第４，第５の実施形態において説明したように、ｎ−ＭＩＳＦＥＴにおいては、量子井戸構造となったＳｉＧｅＣチャネル層４２を高速で電子が移動可能なことを利用して、ｐ−ＭＩＳＦＥＴにおいては、量子井戸構造となったＳｉＧｅＣチャネル層５２をホールが高速で移動可能なことを利用して、高速動作が可能なｎ−ＭＩＳＦＥＴ及びｐ−ＭＩＳＦＥＴを有する相補型ＭＩＳＦＥＴが得られる。また、チャネル層がゲート絶縁膜から近い位置に形成することができるため、十分な電界効果が期待できる。
【０１００】
（第７の実施形態）
図１２は、本発明の第７の実施形態であるＧｅを含み、圧縮歪を受けたシリコンがチャネルになっているｎ−ＭＩＳＦＥＴの構造を示す断面図である。
【０１０１】
ｐ型Ｓｉ基板７０の上に、ほぼイントリンシックのＳｉ層７１と、ゲルマニウムを含むシリコン層であるＳｉＧｅ（Ｓｉ1-x Ｇｅx ）チャネル層７２と、窒化物である窒化炭素層（ＣＮ）からなるＣＮゲート絶縁膜７３と、ゲート電極７４とが順次積層されて設けられている。このＳｉ層７１，ＳｉＧｅチャネル層７２及びＣＮゲート絶縁膜７３は、いずれもＵＨＶ−ＣＶＤ法により積層されている。ここで、ＳｉＧｅチャネル層７２の厚さは、Ｇｅ含有量に応じて歪による転位が発生しないよう臨界膜厚以下の値にしておくことが好ましい。そして、ＳｉＧｅチャネル層７２は、下地のＳｉ層７１との格子不整合によってＧｅの組成比ｘに応じた圧縮歪みを生じることになる。本実施形態においては、ＳｉＧｅチャネル層７２のＧｅ含有量は２０％（ｘ＝０．２）で、ＳｉＧｅチャネル層７２の厚みは１０ｎｍである。
【０１０２】
そして、ＳｉＧｅチャネル層７２の両側には、ＳｉＧｅ層及びＳｉ層に高濃度のｎ型不純物を導入してなるソース領域７５とドレイン領域７６とが形成されている。また、ソース領域７５，ドレイン領域７６の上には、それぞれソース電極７７とドレイン電極７８とが設けられている。
【０１０３】
なお、ＣＮゲート絶縁膜７３は、ＭＢＥ法などＣＶＤ法以外の方法によっても形成することができる。さらに、後述の実施形態で説明するように、ＣＮゲート絶縁膜に代えて、ＳｉＧｅＮ膜（Ｓｉ3-x Ｇｅx Ｎ4 膜など）を用いてもよい。
【０１０４】
図１３は、本実施形態のｎ−ＭＩＳＦＥＴのゲート電極７４−ＣＮゲート絶縁膜７３−ＳｉＧｅチャネル層７２−Ｓｉ層７１を通過する断面におけるバンド状態を示すエネルギーバンド図である。ゲート電極７４に正の電圧が印加されると、ゲート電極７４のポテンシャルが低くなる方向にバンドが曲げられる。そして、ＳｉＧｅチャネル層７２が反転状態になると、ソース領域７５−ドレイン領域７６間に電流が流れる状態となる。そのとき、ＳｉＧｅチャネル層７２を構成するＳｉ1-x Ｇｅx 結晶の格子定数はＳｉ結晶の格子定数よりも大きいので、Ｓｉ層７１の上にＳｉＧｅチャネル層７２を臨界膜厚以下の厚みで成長させた場合には、ＳｉＧｅチャネル層７２は圧縮歪を受けた状態となる。そして、この圧縮歪により、ＳｉＧｅチャネル層７２の伝導帯及び価電子帯は、下記のように縮退が解けた状態となる。
【０１０５】
図１７は、Ｓｉ層７１の上にＳｉ層７１よりも格子定数の大きいＳｉＧｅチャネル層７２を設け、ＳｉＧｅチャネル層７２に圧縮歪みを与えたときのＳｉ層及びＳｉＧｅチャネル層における伝導帯及び価電子帯の縮退状態を示すエネルギーバンド図である。同図に示すように、Ｓｉ層７１においては伝導帯が６重に縮退しているが、圧縮歪みを受けたＳｉＧｅチャネル層７２においては、伝導帯が２重および４重に縮退したバンド（Δ（２）およびΔ（４））にスプリットする。そして、ＳｉＧｅチャネル層７２における４重に縮退した伝導帯端であるバンドΔ（４）は、Ｓｉ層７１とほぼ同じポテンシャルを有している。つまり、この時のＳｉ層７１とＳｉＧｅチャネル層７２との間に形成される伝導帯端におけるバンド不連続値ΔＥｃはほぼ０ｍｅＶとなる。一方、ＳｉＧｅチャネル層７２の価電子帯においても同様に縮退が解け、ライトホール（ＬＨ）とヘビーホール（ＨＨ）バンドにスプリットする。
【０１０６】
したがって、図１３に示すように、ＳｉＧｅチャネル層７２の伝導帯端において、ＣＮゲート絶縁膜７３との間には絶縁体によるエネルギー障壁が形成されるが、ＳｉＧｅチャネル層７２とＳｉ層７１との間にはほとんどヘテロ障壁が形成されないことになる。つまり、ＳｉＧｅチャネル層７２は、一般的なＳｉ−ｎＭＩＳＦＥＴのＳｉチャネル層とほぼ同じ構造をしている。
【０１０７】
そして、このような状態で、ゲート電極７４に正の電圧が印加されてＳｉＧｅチャネル層７２が反転状態になると、誘起された電子はＳｉＧｅチャネル層７２のＣＮゲート絶縁膜７３直下方に位置する領域に閉じ込められる。従来のＳｉＧｅ−ｎＭＩＳＦＥＴにおいては、ＳｉＧｅチャネル層の上にＳｉキャップ層が設けられているので、実質的にはＳｉキャップ層のゲート酸化膜直下の領域にｎチャネルが形成される。それに対し、本実施形態のＳｉＧｅ−ｎＭＩＳＦＥＴにおいては、Ｓｉキャップ層を設ける必要がなくなるので、ＳｉＧｅチャネル層にｎチャネルが形成される。よって、本実施形態のＳｉＧｅ−ｎＭＩＳＦＥＴでは、ＳｉＧｅ層中においては電子がＳｉ層中よりも移動度が高いことを利用して、高速動作の向上を図ることができる。
【０１０８】
そして、ゲート絶縁膜７３が窒化物により構成されているので、Ｓｉキャップ層を設けなくてもＳｉＧｅチャネル層７２のＧｅの拡散などに起因する欠陥の発生を抑制することができる。よって、チャネル層の結晶性を良好に保ちつつ、駆動力の高いトランジスタを備えた半導体装置を得ることができる。
【０１０９】
（第８の実施形態）
図１４は、本発明の第８の実施形態であるＧｅを含み、圧縮歪を受けたシリコンがチャネルになっているｐ−ＭＩＳＦＥＴの構造を示す断面図である。
【０１１０】
ｎ型Ｓｉ基板８０の上に、ほぼイントリンシックのＳｉ層８１と、Ｇｅを含むシリコン層であるＳｉＧｅ（Ｓｉ1-x Ｇｅx ）チャネル層８２と、ＣＮゲート絶縁膜８３と、ゲート電極８４とが順次積層されて設けられている。このＳｉ層８１，ＳｉＧｅチャネル層８２及びＣＮゲート絶縁膜８３は、いずれもＵＨＶ−ＣＶＤ法により積層されている。ここで、ＳｉＧｅチャネル層８２の厚さは、Ｇｅ濃度に応じて歪による転位が発生しないよう臨界膜厚以下の値にしておくことが好ましい。本実施形態においては、ＳｉＧｅチャネル層８２のＧｅ含有量は２０％（ｙ＝０．２）で、ＳｉＧｅチャネル層８２の厚みは１０ｎｍである。
【０１１１】
そして、ＳｉＧｅチャネル層８２の両側には、ＳｉＧｅ層及びＳｉ層に高濃度のｐ型不純物を導入してなるソース領域８５とドレイン領域８６とが形成されている。また、ソース領域８５，ドレイン領域８６の上には、それぞれソース電極８７とドレイン電極８８とが設けられている。
【０１１２】
なお、ＣＮゲート絶縁膜８３は、ＭＢＥ法などＣＶＤ法以外の方法によっても形成することができる。さらに、後述の実施形態で説明するように、ＣＮゲート絶縁膜に代えて、ＳｉＧｅＮ膜（Ｓｉ3-x Ｇｅx Ｎ4 膜など）を用いてもよい。
【０１１３】
図１５は、本実施形態のｎ−ＭＩＳＦＥＴのゲート電極８４−ＣＮゲート絶縁膜８３−ＳｉＧｅチャネル層８２−Ｓｉ層８１を通過する断面におけるバンド状態を示すエネルギーバンド図である。ゲート電極８４に負の電圧が印加されると、ゲート電極８４のポテンシャルが高くなる方向にバンドが曲げられる。そして、ＳｉＧｅチャネル層８２が反転状態になると、ソース領域８５−ドレイン領域８６間に電流が流れる状態となる。そのとき、ＳｉＧｅチャネル層８２を構成するＳｉ1-x Ｇｅx 結晶の格子定数はＳｉ結晶の格子定数よりも大きいので、Ｓｉ層８１の上にＳｉＧｅチャネル層８２を臨界膜厚以下の厚みで成長させた場合には、ＳｉＧｅチャネル層８２は圧縮歪を受けた状態となる。そして、この圧縮歪により、ＳｉＧｅチャネル層８２の価電子帯は、下記のように縮退が解けた状態となる。
【０１１４】
すなわち、図１７に示すように、Ｓｉ層８１においては価電子帯が縮退しているが、圧縮歪みを受けたＳｉＧｅチャネル層８２においては、価電子帯の縮退が解け、ライトホール（ＬＨ）とヘビーホール（ＨＨ）バンドにスプリットする。
【０１１５】
したがって、図１５に示すように、ＳｉＧｅチャネル層８２の価電子帯端において、ＣＮゲート絶縁膜８３との間には絶縁体によるエネルギー障壁が形成され、ＳｉＧｅチャネル層８２とＳｉ層８１との間にはヘテロ障壁が形成されることになる。つまり、ＳｉＧｅチャネル層８２がバンドギャップの大きなＳｉ層８１とＣＮからなるＣＮゲート絶縁膜８３とに挟まれた量子井戸構造となっている。
【０１１６】
そして、このような状態で、ゲート電極８４に負の電圧が印加されてＳｉＧｅチャネル層８２が反転状態になると、誘起されたホールは量子井戸であるＳｉＧｅチャネル層８２に閉じ込められる。そして、ホール濃度が高くなっても、ホールがヘテロ障壁を乗り越えることがほとんどなく、ＳｉＧｅチャネル層８２を同図の紙面に垂直な方向に走行する。しかも、ライトホールの実効質量が小さいことから、ＳｉＧｅチャネル層８２におけるホール移動度が向上する。また、ＳｉＧｅチャネル層８２における不純物濃度が小さいことから、ＳｉＧｅチャネル層８２を走行するホールは不純物による散乱をあまり受けずに、高速で走行することができる。よって、高速で動作する電界効果トランジスタが得られることになる。
【０１１７】
このとき、チャネル層がＳｉ層ではなくＳｉ及びＧｅを含む第２の半導体層であるＳｉＧｅ層により構成されているので、ＳｉＧｅチャネル層８２の下方に、格子緩和のための厚いバッファ層を設けなくても、Ｇｅの含有量を調整するだけでＳｉＧｅチャネル層８２に圧縮歪みを与えることが可能になる。また、ゲート絶縁膜８３が窒化物により構成されているので、Ｓｉキャップ層を設けなくてもＳｉＧｅチャネル層８２のＧｅの拡散などに起因する欠陥の発生を抑制することもできる。つまり、Ｓｉキャップ層を設けた場合には、Ｓｉキャップ層とゲート絶縁膜との間に寄生チャネルが発生するおそれがあるが、Ｓｉキャップ層がないことから寄生チャネルの発生を招くこともない。よって、チャネル層の結晶性を良好に保ちつつ、駆動力の高いトランジスタを備えた半導体装置を得ることができる。
【０１１８】
つまり、Ｓｉ／ＳｉＧｅヘテロ界面を利用しながらも寄生チャネルの発生を回避でき、かつ、価電子帯の縮退が解けることを利用して、高速動作のトランジスタを得ることができるのである。
【０１１９】
（第９の実施形態）
図１６は、本発明の第９の実施形態であるＧｅを含み、圧縮歪を受けたシリコンがチャネルになっている相補型ＭＩＳＦＥＴの断面構造を示す図である。
【０１２０】
Ｓｉ基板９０の上に、ｎウェル９１とｐウェル９２とが設けられている。そして、ｎウェル９１の上には図１４に示す構造とほぼ同じ構造を有するｐ−ＭＩＳＦＥＴが設けられ、ｐウェル９２の上には図１２に示す構造とほぼ同じ構造を有するｎ−ＭＩＳＦＥＴが設けられている。また、ｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとは、トレンチ分離絶縁膜９３により、互いに電気的に絶縁されている。
【０１２１】
すなわち、ｐウェル９２の上には、図１２に示す構造とほぼ同様に、Ｓｉ層７１と、Ｇｅを含むシリコン層であるＳｉＧｅ（Ｓｉ1-x Ｇｅx ）チャネル層７２と、ＣＮゲート絶縁膜７３と、ゲート電極７４とが順次積層されて設けられている。本実施形態においても、ＳｉＧｅチャネル層７２のＧｅ含有量は２０％（ｙ＝０．２）で、ＳｉＧｅチャネル層７２の厚みは１０ｎｍである。そして、ＳｉＧｅチャネル層７２の両側には、ＳｉＧｅ層及びＳｉ層に高濃度のｎ型不純物を導入してなるソース領域７５とドレイン領域７６とが形成されている。また、ソース領域７５，ドレイン領域７６の上には、それぞれソース電極７７とドレイン電極７８とが設けられている。そして、ＳｉＧｅチャネル層７２がバンドギャップの大きなＳｉ層７１とＣＮゲート絶縁膜７３とに挟まれた量子井戸構造となっている。
【０１２２】
また、ｎウェル９２の上には、図１４に示す構造と同様に、Ｓｉ層８１と、Ｇｅを含むシリコン層であるＳｉＧｅ（Ｓｉ1-x Ｇｅx ）チャネル層８２と、ＣＮゲート絶縁膜８３と、ゲート電極８４とが順次積層されて設けられている。本実施形態においても、ＳｉＧｅチャネル層８２のＧｅ含有量は２０％（ｙ＝０．２）で、ＳｉＧｅチャネル層８２の厚みは１０ｎｍである。そして、ＳｉＧｅチャネル層８２の両側には、ＳｉＧｅ層及びＳｉ層に高濃度のｐ型不純物を導入してなるソース領域８５とドレイン領域８６とが形成されている。また、ソース領域８５，ドレイン領域８６の上には、それぞれソース電極８７とドレイン電極８８とが設けられている。そして、ＳｉＧｅチャネル層８２がバンドギャップの大きなＳｉ層８１とＣＮゲート絶縁膜８３とに挟まれた量子井戸構造となっている。
【０１２３】
本実施形態においては、電子，ホールが走行するためのｎチャネル（ＳｉＧｅチャネル層７２）とｐチャネル（ＳｉＧｅチャネル層８２）とを単一のＳｉＧｅ膜から形成することができる。
【０１２４】
そして、第７，第８の実施形態において説明したように、ｎ−ＭＩＳＦＥＴにおいては、Ｓｉキャップ層を設けなくてもよいことを利用して、ｐ−ＭＩＳＦＥＴにおいては、量子井戸構造となったＳｉＧｅチャネル層８２をホールが高速で移動可能なことを利用して、高速動作が可能なｎ−ＭＩＳＦＥＴ及び高速動作が可能な，かつ電流駆動力の高いｐ−ＭＩＳＦＥＴを有する相補型ＭＩＳＦＥＴが得られる。
【０１２５】
（第１０の実施形態）
図１８は、本発明の第１０の実施形態における歪みＳｉ−ｎＭＩＳＦＥＴの構造を示す断面図である。本実施形態においては、Ｓｉ，Ｇｅを含む２つの半導体層の間に引っ張り歪を受けたＳｉチャネル層が設けられている歪みＳｉ−ｎＭＩＳＦＥＴの構造について説明する。
【０１２６】
ｐ型Ｓｉ基板１０１の上に、Ｇｅ組成が下部から上部に向かって漸次高くなる傾斜組成を有するｐ型の傾斜ＳｉＧｅ層（Ｓｉ1-x Ｇｅx 層）１０２と、結晶格子が緩和しているｐ型の緩和ＳｉＧｅバッファ層１０３と、引っ張り歪みを有する歪みＳｉ層１０４と、格子緩和した緩和ＳｉＧｅ層１０５と、窒化物である窒化炭素層（ＣＮ）からなるＣＮゲート絶縁膜１０６と、ゲート電極１０７とが順次積層されて設けられている。この傾斜ＳｉＧｅ層１０２，緩和ＳｉＧｅバッファ層１０３，歪みＳｉ層１０４，緩和ＳｉＧｅ層１０５及びＣＮゲート絶縁膜１０６は、いずれもＵＨＶ−ＣＶＤ法により積層されている。ここで、傾斜ＳｉＧｅ層１０２の厚さは、Ｇｅ含有量に応じて歪による転位が発生し、格子が緩和する臨界膜厚以上の値にしておくことが好ましい。また、緩和ＳｉＧｅバッファ層１０３の厚さは、傾斜ＳｉＧｅ層１０２が結晶欠陥を生成しながら格子緩和した後に、格子緩和の際に発生した結晶欠陥が緩和ＳｉＧｅバッファ層１０３の上方の途中でとまり、その上方の層には伝搬しないような膜厚以上であることが好ましい。そして、チャネル層である歪みＳｉ層１０４は、緩和ＳｉＧｅバッファ層１０３のＧｅ組成比に応じた引っ張り歪みを受けることになる。
【０１２７】
また、歪みＳｉ層１０４の上の緩和ＳｉＧｅ層１０５は、歪みＳｉ層１０４を挟んで下方の緩和ＳｉＧｅバッファ層１０３に格子整合することから、ほとんど歪みがなくかつ、格子欠陥もほとんどない。つまり、緩和ＳｉＧｅ層１０５は、良好な結晶状態を有している。
【０１２８】
また、歪みＳｉ層１０４の好ましい厚さは、下地である緩和ＳｉＧｅバッファ層１０３のＧｅ組成比に依存して変わる臨界膜厚以下であることが好ましい。本実施形態では、緩和ＳｉＧｅバッファ層１０３のＧｅ含有量が４０％であり、歪みＳｉ層１０４の膜厚は２０ｎｍである。
【０１２９】
なお、ＣＮゲート絶縁膜１０６は、ＭＢＥ法などＣＶＤ法以外の方法によっても形成することができる。さらに、後述の実施形態で説明するように、ＣＮゲート絶縁膜に代えて、ＳｉＧｅＮ膜（Ｓｉ3-x Ｇｅx Ｎ4 膜など）を用いてもよい。
【０１３０】
さらに、歪みＳｉ層１０５の上に設けられている緩和ＳｉＧｅ層１０５のＧｅ組成率は４０％で、膜厚は１０ｎｍである。つまり、本実施形態においては、歪みＳｉ層１０４は格子緩和した２つのＳｉＧｅ層（緩和ＳｉＧｅバッファ層１０３及び緩和ＳｉＧｅ層１０５）によって上下から挟まれている。
【０１３１】
また、緩和ＳｉＧｅバッファ層１０３の上部と、歪みＳｉ層１０４及び緩和ＳｉＧｅ層１０５のうちゲート電極１０７の両側方には、高濃度のｎ型不純物を含むソース領域１０８とドレイン領域１０９とが形成されている。また、ソース領域１０６，ドレイン領域１０９の上には、それぞれソース電極１１０ｓとドレイン電極１１０ｄとが設けられている。
【０１３２】
本実施形態においては、歪みＳｉ層１０４は格子緩和した２つのＳｉＧｅ層（緩和ＳｉＧｅバッファ層１０３及び緩和ＳｉＧｅ層１０５）によって上下から挟まれている。このために、本実施形態の歪みＳｉ−ｎＭＩＳＦＥＴにおいては、従来のＳｉＧｅ−ＭＩＳＦＥＴのごとく、チャネル領域となるＳｉ層の下方にのみ緩和ＳｉＧｅ層が設けられているに比べ、歪みＳｉ層１０４の熱処理温度耐性や熱処理時間耐性（両者を併せてサーマルバジェットという）が向上し、デバイス製造上の自由度の拡大や活性化率の向上によるデバイスの性能の向上を期待することができる。
【０１３３】
また、本実施形態の歪みＳｉ−ｎＭＩＳＦＥＴにおいては、緩和ＳｉＧｅバッファ層１０３に従来のＳｉＧｅ−ＭＩＳＦＥＴの構造であれば格子欠陥が生じるような高いＧｅ含有量（例えば４０％）をもたせつつ、歪みＳｉ層１０４を２つの緩和ＳｉＧｅ層によって挟むことにより、歪みＳｉ層１０４における格子欠陥の発生を抑制することができる。このため、緩和バッファ層１０３のＧｅ組成率を高くすることにより、緩和ＳｉＧｅバッファ層１０３と歪みＳｉ層１０４との格子不整合率を高くして、歪みＳｉ層１０４の歪み量の増大を図ることができる。また、歪みＳｉ層１０４の臨界膜厚が増大することから歪みＳｉ層１０４の膜厚の増大を図ることができる。すなわち、歪みＳｉ層１０４の歪み量の増大や膜厚の増大によって、後述するように、より高性能のデバイスを実現することができる。
【０１３４】
図１９は、本実施形態の歪みＳｉ−ｎＭＩＳＦＥＴのゲート電極１０７−ＣＮゲート絶縁膜１０６−緩和ＳｉＧｅ層１０５−歪みＳｉ層１０４−緩和ＳｉＧｅバッファ層１０３−傾斜ＳｉＧｅ層１０２−Ｓｉ基板１０１を通過する断面におけるバンド状態を示すエネルギーバンド図である。ゲート電極１０７に正の電圧が印加されると、ゲート電極１０７のポテンシャルが低くなる方向にバンドが曲げられる。そして、歪みＳｉ層１０４が反転状態になると、ソース領域１０８−ドレイン領域１０９間に電流が流れる状態となる。そのとき、歪みＳｉ層１０４を構成するＳｉ結晶の格子定数は、緩和ＳｉＧｅバッファ層１０３及び緩和ＳｉＧｅ層１０５を構成するＳｉＧｅ結晶の格子定数よりも小さいので、歪みＳｉ層１０４を臨界膜厚以下の厚みで成長させた場合には、歪みＳｉ層１０４は引っ張り歪を受けた状態となる。そして、この引っ張り歪により、歪みＳｉ層１０４のバンドギャップが実質的に縮小されるとともに、歪みＳｉ層１０４の伝導帯は、下記のように縮退が解けた状態となる。
【０１３５】
すなわち、通常のＳｉ層においては伝導帯が６重に縮退しているが、引っ張り歪みを受けた歪みＳｉ層１０４においては、伝導帯が２重および４重に縮退したバンド（Δ（２）およびΔ（４））にスプリットする。そして、歪みＳｉ層１０４における２重に縮退した伝導帯端であるバンドΔ（２）は、緩和ＳｉＧｅバッファ層１０３や緩和ＳｉＧｅ層１０５に比べて低いポテンシャルを有している。この時の歪みＳｉ層１０４と緩和ＳｉＧｅバッファ層１０３又は緩和ＳｉＧｅ層１０５との間に形成される伝導帯端におけるバンド不連続値ΔＥｃは約１００ｍｅＶとなる。一方、歪みＳｉ層１０４の価電子帯においても同様に縮退が解け、ライトホール（ＬＨ）とヘビーホール（ＨＨ）バンドにスプリットする。
【０１３６】
図２９は、Ｓｉ，Ｇｅを含む２つの半導体層の間に引っ張り歪を受けたＳｉチャネル層が設けられている歪みＳｉ−ｎＭＩＳＦＥＴの緩和ＳｉＧｅバッファ層１０３及び歪みＳｉ層１０４における伝導帯及び価電子帯の縮退状態を示すエネルギーバンド図である。同図に示すように、緩和ＳｉＧｅバッファ層１０３においては伝導帯が６重に縮退しているが、引っ張り歪みを受けたＳｉ層１０４においては、伝導帯が２重および４重に縮退したバンド（Δ（２）およびΔ（４））にスプリットする。そして、歪みＳｉ層１０４における２重に縮退した伝導帯端であるバンドΔ（２）は、緩和ＳｉＧｅバッファ層１０３に比べて低いポテンシャルを有している。一方、歪みＳｉ層１０４の価電子帯においても同様に縮退が解け、ライトホール（ＬＨ）とヘビーホール（ＨＨ）バンドにスプリットする。
【０１３７】
また、図１９に示すように、歪みＳｉ層１０４の伝導帯端において、緩和ＳｉＧｅバッファ層１０３又は緩和ＳｉＧｅ層１０５との間にはヘテロ障壁が形成されることになる。つまり、歪みＳｉ層１０４が緩和ＳｉＧｅバッファ層１０５と緩和ＳｉＧｅ層１０３とによってに挟まれた量子井戸構造となっている。
【０１３８】
そして、このような状態で、ゲート電極１０７に正の電圧が印加されて歪みＳｉ層１０４が反転状態になると、誘起された電子は量子井戸である歪みＳｉ層１０４に閉じ込められる。そして、電子濃度が高くなっても、電子がヘテロ障壁を乗り越えることがほとんどなく、歪みＳｉ層１０４を図１８における紙面に垂直な方向に走行する。そして、この方向に走行する電子の実効質量は小さいことから、歪みＳｉ層１０４における電子移動度が向上する。また、歪みＳｉ層１０４における不純物濃度が小さいことから、歪みＳｉ層１０４を走行する電子は不純物による散乱をあまり受けずに、高速で走行することができる。さらに、歪みＳｉ層１０４と緩和ＳｉＧｅバッファ層１０３との界面、及び歪みＳｉ層１０４と緩和ＳｉＧｅ層１０５との界面における界面準位数が少ないので、各界面における散乱による実効的な電子の移動度の低下を抑制することができる。また、チャネル中の不純物による散乱や、界面準位による散乱はトランジスタの雑音の原因になるが、上述のように、本実施形態の歪みＳｉ−ｎＭＩＳＦＥＴにおいては、これらの散乱が少ないことから低雑音化にも有効である。よって、高速で動作するとともに低雑音の電界効果トランジスタが得られることになる。
【０１３９】
従来の歪みＳｉ層をチャネルとして用いる歪みＳｉ−ＭＩＳＦＥＴにおいては、本実施形態の緩和ＳｉＧｅ層１０５に相当するＳｉＧｅ層とゲート酸化膜との間にＳｉキャップ層が設けられているので、ゲート電極から歪みＳｉ層までの幾何学的距離が長くなる。それに対し、本実施形態の歪みＳｉ−ｎＭＩＳＦＥＴにおいては、Ｓｉキャップ層を設ける必要がなくなるので、ゲート電極１０７から歪みＳｉ層１０４までの距離が従来よりも短くなるので、キャリアである電子を集める能力の向上，つまり，電流駆動力の向上を図ることができる。
【０１４０】
一方、従来より知られている，歪みＳｉチャネル層上に直接ゲート酸化膜を設けた歪みＳｉ−ｎＭＩＳＦＥＴにおいては、歪みＳｉチャネル層とゲート酸化膜とが直接接していることから、界面準位数が多くなり、この界面準位の存在に起因する雑音の発生という不具合があった。
【０１４１】
すなわち、本実施形態の歪みＳｉ−ｎＭＩＳＦＥＴにおいては、歪みＳｉ層１０４の上に、結晶状態の良好な緩和ＳｉＧｅ層１０５が設けられていて、緩和ＳｉＧｅ層１０５の上に直接ＣＮゲート絶縁膜１０６が設けられているので、ゲート電極１０７と歪みＳｉ層１０４（チャネル層）との幾何学的距離を短縮することができるとともに、緩和ＳｉＧｅ層１０５と歪みＳｉ層１０４との間の界面準位数の少ない界面付近の領域を電子が走行するので、本実施形態の歪みＳｉ−ｎＭＩＳＦＥＴは、高速かつ低雑音で動作するｎＭＩＳＦＥＴとして機能する。
【０１４２】
（第１１の実施形態）
図２０は、本発明の第１１の実施形態における歪みＳｉ−ｐＭＩＳＦＥＴの構造を示す断面図である。本実施形態においては、Ｓｉ，Ｇｅを含む２つの半導体層の間に引っ張り歪を受けたＳｉチャネル層が設けられている歪みＳｉ−ｐＭＩＳＦＥＴの構造について説明する。
【０１４３】
ｎ型Ｓｉ基板１１１の上に、Ｇｅ組成が下部から上部に向かって漸次高くなる傾斜組成を有するｎ型の傾斜ＳｉＧｅ層（Ｓｉ1-x Ｇｅx 層）１１２と、結晶格子が緩和しているｎ型の緩和ＳｉＧｅバッファ層１１３と、引っ張り歪みを有する歪みＳｉ層１１４と、格子緩和した緩和ＳｉＧｅ層１１５と、窒化物である窒化炭素層（ＣＮ）からなるＣＮゲート絶縁膜１１６と、ゲート電極１１７とが順次積層されて設けられている。この傾斜ＳｉＧｅ層１１２，緩和ＳｉＧｅバッファ層１１３，歪みＳｉ層１１４，緩和ＳｉＧｅ層１１５及びＣＮゲート絶縁膜１１６は、いずれもＵＨＶ−ＣＶＤ法により積層されている。ここで、傾斜ＳｉＧｅ層１１２の厚さは、Ｇｅ含有量に応じて歪による転位が発生し、格子が緩和する臨界膜厚以上の値にしておくことが好ましい。また、緩和ＳｉＧｅバッファ層１１３の厚さは、傾斜ＳｉＧｅ層１１２が結晶欠陥を生成しながら格子緩和した後に、結晶欠陥が緩和ＳｉＧｅバッファ層１１３の上方に伝搬しないような膜厚以上であることが好ましい。そして、歪みＳｉ層１１４は、緩和ＳｉＧｅバッファ層１１３のＧｅ組成比に応じた引っ張り歪みを受けることになる。
【０１４４】
また、歪みＳｉ層１１４の上の緩和ＳｉＧｅ層１１５は、歪みＳｉ層１１４を挟んで下方の緩和ＳｉＧｅバッファ層１１３に格子整合することから、ほとんど歪みがなくかつ、格子欠陥もほとんどない。つまり、緩和ＳｉＧｅ層１１５は、良好な結晶状態を有している。
【０１４５】
また、歪みＳｉ層１１４の好ましい厚さは、下地である緩和ＳｉＧｅバッファ層１１３のＧｅ組成比に依存して変わる臨界膜厚以下であることが好ましい。本実施形態では、緩和ＳｉＧｅバッファ層１１３のＧｅ含有量が４０％であり、歪みＳｉ層１１４の膜厚は約２０ｎｍである。
【０１４６】
さらに、歪みＳｉ層１１５の上に設けられている緩和ＳｉＧｅ層１１５のＧｅ組成率は４０％で、膜厚は１０ｎｍである。そして、本実施形態においては、歪みＳｉ層１１４は格子緩和した２つのＳｉＧｅ層（緩和ＳｉＧｅバッファ層１１３及び緩和ＳｉＧｅ層１１５）によって上下から挟まれている。
【０１４７】
また、緩和ＳｉＧｅバッファ層１１３の上部と、歪みＳｉ層１１４及び緩和ＳｉＧｅ層１１５とのうちゲート電極１１７の両側方には、高濃度のｐ型不純物を含むソース領域１１８とドレイン領域１１９とが形成されている。また、ソース領域１１６，ドレイン領域１１９の上には、それぞれソース電極１２０ｓとドレイン電極１２０ｄとが設けられている。
【０１４８】
なお、ＣＮゲート絶縁膜１１６は、ＭＢＥ法などＣＶＤ法以外の方法によっても形成することができる。さらに、後述の実施形態で説明するように、ＣＮゲート絶縁膜に代えて、ＳｉＧｅＮ膜（Ｓｉ3-x Ｇｅx Ｎ4 膜など）を用いてもよい。
【０１４９】
本実施形態においては、歪みＳｉ層１１４は格子緩和した２つのＳｉＧｅ層（緩和ＳｉＧｅバッファ層１１３及び緩和ＳｉＧｅ層１１５）によって上下から挟まれている。このために、本実施形態の歪みＳｉ−ｎＭＩＳＦＥＴにおいては、従来のＳｉＧｅ−ＭＩＳＦＥＴのごとく、チャネル領域となるＳｉ層の下方にのみ緩和ＳｉＧｅ層が設けられているに比べ、歪みＳｉ層１１４の熱処理温度耐性や熱処理時間耐性（両者を併せてサーマルバジェットという）が向上し、デバイス製造上の自由度の拡大や活性化率の向上によるデバイスの性能の向上を期待することができる。
【０１５０】
また、本実施形態の歪みＳｉ−ｎＭＩＳＦＥＴにおいては、緩和ＳｉＧｅバッファ層１１３に従来のＳｉＧｅ−ＭＩＳＦＥＴの構造であれば格子欠陥が生じるような高いＧｅ含有量（例えば４０％）をもたせつつ、歪みＳｉ層１１４を２つの緩和ＳｉＧｅ層によって挟むことにより、歪みＳｉ層１１４における格子欠陥の発生を抑制することができる。このため、緩和バッファ層１１３のＧｅ組成率を高くすることにより、後述するように、より高性能のデバイスを実現することができる。
【０１５１】
図２１は、本実施形態の歪みＳｉ−ｐＭＩＳＦＥＴのゲート電極１１７−ＣＮゲート絶縁膜１１６−緩和ＳｉＧｅ層１１５−歪みＳｉ層１１４−緩和ＳｉＧｅバッファ層１１３−傾斜ＳｉＧｅ層１１２−Ｓｉ基板１１１を通過する断面におけるバンド状態を示すエネルギーバンド図である。ゲート電極１１７に負の電圧が印加されると、ゲート電極１１７のポテンシャルが高くなる方向にバンドが曲げられる。そして、チャネルとなる緩和ＳｉＧｅ層１１５が反転状態になると、ソース領域１１８−ドレイン領域１１９間に電流が流れる状態となる。そのとき、緩和ＳｉＧｅバッファ層１１３及び緩和ＳｉＧｅ層１１５を構成するＳｉＧｅ結晶の格子定数は、歪みＳｉ層１１４を構成するＳｉ結晶の格子定数よりも大きいので、歪みＳｉ層１１４を臨界膜厚以下の厚みで成長させた場合には、歪みＳｉ層１１４は、緩和ＳｉＧｅバッファ層１１３及び緩和ＳｉＧｅ層１１５との格子不整合によって引っ張り歪を受けた状態となる。そして、この引っ張り歪により、歪みＳｉ層１１４のバンドギャップが実質的に縮小される。ただし、図２１に示すバンド構造の価電子帯端においては、緩和ＳｉＧｅ層１１５のエネルギーレベルは歪みＳｉ層１１４よりも高くなるので、緩和ＳｉＧｅ層１１５がホールが走行するｐチャネルとして機能する。
【０１５２】
したがって、図２１に示すように、ｐチャネルとして機能する緩和ＳｉＧｅ層１１５の価電子帯端において、ＣＮゲート絶縁膜１１６との間には絶縁体によるエネルギー障壁が形成され、緩和ＳｉＧｅ層１１５と歪みＳｉ層１１４との間にはヘテロ障壁が形成されることになる。つまり、緩和ＳｉＧｅ層１１５が歪みＳｉ層１１４とＣＮゲート絶縁膜１１６とに挟まれた量子井戸構造となっている。
【０１５３】
そして、このような状態で、ゲート電極１１７に負の電圧が印加されて緩和ＳｉＧｅ層１１５が反転状態になると、誘起されたホールは量子井戸である緩和ＳｉＧｅ層１１５に閉じ込められる。そして、ホール濃度が高くなっても、ホールがヘテロ障壁を乗り越えることがほとんどなく、緩和ＳｉＧｅ層１１５を図２０における紙面に垂直な方向に走行する。そして、この方向に走行するホールの実効質量は小さいことから、緩和ＳｉＧｅ層１１５におけるホール移動度が向上する。また、緩和ＳｉＧｅ層１１５における不純物濃度が小さいことから、緩和ＳｉＧｅ層１１５を走行するホールは不純物による散乱をあまり受けずに、高速で走行することができる。
【０１５４】
従来の歪みＳｉ層をチャネルとして用いる歪みＳｉ−ＭＩＳＦＥＴにおいては、本実施形態の緩和ＳｉＧｅ層１１５に相当するＳｉＧｅ層とゲート酸化膜との間にＳｉキャップ層が設けられているので、ゲート電極から緩和ＳｉＧｅ層までの幾何学的距離が長くなる。それに対し、本実施形態の歪みＳｉ−ｐＭＩＳＦＥＴにおいては、Ｓｉキャップ層を設ける必要がなくなるので、ゲート電極１１７から緩和ＳｉＧｅ層１１５までの距離が従来よりも短くなるので、チャネル領域となる緩和ＳｉＧｅ層１１５の結晶性を良好に保持しつつ、キャリアであるホールを集める能力の向上，つまり，電流駆動力の向上を図ることができる。
【０１５５】
なお、第１０及び第１１の実施形態においては、緩和ＳｉＧｅバッファ層１１３と緩和ＳｉＧｅ層１１５とのＧｅ組成率を同じ（４０％）としたが、両者のＧｅ組成率が異なっていてもよい。また、チャネルとなる緩和ＳｉＧｅ層１１５は、緩和ＳｉＧｅバッファ層１１３よりもＧｅ組成率を高くして、圧縮歪みを有する半導体層としてもよい。この場合には、価電子帯のバンドスプリットを利用したライトホールの利用によるトランジスタの高速動作化を図ることができる。
【０１５６】
さらに、緩和ＳｉＧｅ層１１５や緩和ＳｉＧｅバッファ層１１３に代えて、炭素を微量（例えば１％程度）含むＳｉＧｅＣ層を設けてもよい。
【０１５７】
（第１２の実施形態）
図２２は、本発明の第１２の実施形態における歪みＳｉを有する相補型ＭＩＳＦＥＴの構造を示す断面図である。本実施形態においては、Ｓｉ，Ｇｅを含む２つの半導体層の間に引っ張り歪を受けたＳｉチャネル層が設けられている歪みＳｉ−ｃＭＩＳＦＥＴの構造について説明する。
【０１５８】
Ｓｉ基板１３０の上に、Ｇｅ組成が下部から上部に向かって漸次高くなる傾斜組成を有するｎ型の傾斜ＳｉＧｅ層（Ｓｉ1-x Ｇｅx 層）１２２と、結晶格子が緩和しているｐ型の緩和ＳｉＧｅバッファ層１０３と、結晶格子が緩和しているｎ型の緩和ＳｉＧｅバッファ層１１３とが設けられている。そして、ｐ型の緩和ＳｉＧｅバッファ層１０３の上には図１８に示す構造とほぼ同じ構造を有するｎＭＩＳＦＥＴが設けられ、ｎ型の緩和ＳｉＧｅバッファ層１１３の上には図２０に示す構造とほぼ同じ構造を有するｐＭＩＳＦＥＴが設けられている。また、ｐＭＩＳＦＥＴとｎＭＩＳＦＥＴとは、トレンチ分離絶縁膜１２３により、互いに電気的に絶縁されている。
【０１５９】
すなわち、ｐ型の緩和ＳｉＧｅバッファ層１０３の上には、引っ張り歪みを有する歪みＳｉ層１０４と、格子緩和した緩和ＳｉＧｅ層１０５と、窒化物である窒化炭素層（ＣＮ）からなるＣＮゲート絶縁膜１０６と、ゲート電極１０７とが順次積層されて設けられている。そして、チャネル層である歪みＳｉ層１０４は、緩和ＳｉＧｅバッファ層１０３のＧｅ組成比に応じた引っ張り歪みを受けることになる。本実施形態においても、緩和ＳｉＧｅバッファ層１０３のＧｅ含有量が４０％であり、歪みＳｉ層１０４の膜厚は２０ｎｍである。さらに、歪みＳｉ層１０５の上に設けられている緩和ＳｉＧｅ層１０５のＧｅ組成率は４０％で、その膜厚は臨界膜厚以下の１０ｎｍである。つまり、本実施形態においては、歪みＳｉ層１０４は格子緩和した２つのＳｉＧｅ層（緩和ＳｉＧｅバッファ層１０３及び緩和ＳｉＧｅ層１０５）によって上下から挟まれている。
【０１６０】
また、緩和ＳｉＧｅバッファ層１０３の上部と、歪みＳｉ層１０４及び緩和ＳｉＧｅ層１０５のうちゲート電極１０７の両側方には、高濃度のｎ型不純物を含むソース領域１０８とドレイン領域１０９とが形成されている。また、ソース領域１０６，ドレイン領域１０９の上には、それぞれソース電極１１０ｓとドレイン電極１１０ｄとが設けられている。
【０１６１】
また、ｎ型の緩和ＳｉＧｅバッファ層１１３の上には、引っ張り歪みを有する歪みＳｉ層１１４と、格子緩和した緩和ＳｉＧｅ層１１５と、窒化物である窒化炭素層（ＣＮ）からなるＣＮゲート絶縁膜１１６と、ゲート電極１１７とが順次積層されて設けられている。そして、歪みＳｉ層１１４は、緩和ＳｉＧｅバッファ層１１３のＧｅ組成比に応じた引っ張り歪みを受けることになる。また、本実施形態では、緩和ＳｉＧｅバッファ層１１３のＧｅ含有量が４０％であり、歪みＳｉ層１１４の膜厚は約２０ｎｍである。さらに、歪みＳｉ層１１５の上に設けられている緩和ＳｉＧｅ層１１５のＧｅ組成率は４０％で、その膜厚は臨界膜厚以下の１０ｎｍである。そして、本実施形態においては、歪みＳｉ層１１４は格子緩和した２つのＳｉＧｅ層（緩和ＳｉＧｅバッファ層１１３及び緩和ＳｉＧｅ層１１５）によって上下から挟まれている。
【０１６２】
また、緩和ＳｉＧｅバッファ層１１３の上部と、歪みＳｉ層１１４及び緩和ＳｉＧｅ層１１５とのうちゲート電極１１７の両側方には、高濃度のｐ型不純物を含むソース領域１１８とドレイン領域１１９とが形成されている。また、ソース領域１１６，ドレイン領域１１９の上には、それぞれソース電極１２０ｓとドレイン電極１２０ｄとが設けられている。
【０１６３】
本実施形態においては、図２２に示すように、ｎＭＩＳＦＥＴにおいては歪みＳｉ層１０４が電子が走行するｎチャネルになり、ｐＭＩＳＦＥＴにおいては緩和ＳｉＧｅ層１１５がホールが走行するｐチャネルとなる。そして、ｎ−ＭＩＳＦＥＴとｐ−ＭＩＳＦＥＴとでは、共通の積層構造を有しているので、両者の各層を同時に堆積したＳｉＧｅ膜又はＳｉ膜から形成することが可能になる。よって、結晶成長が簡略化され、スループットが向上する。
【０１６４】
そして、第１０の実施形態で説明したように、ｎＭＩＳＦＥＴにおいては、歪みＳｉ層１０４の上に緩和ＳｉＧｅ層１０５が設けられていて、緩和ＳｉＧｅ層１０５の上に直接ＣＮゲート絶縁膜１０６が設けられているので、ゲート電極１０７と歪みＳｉ層１０４（チャネル層）との幾何学的距離を短縮することができるとともに、緩和ＳｉＧｅ層１０５と歪みＳｉ層１０４との間の界面準位数の少ない界面付近の領域を電子が走行するので、本実施形態の歪みＳｉ−ｎＭＩＳＦＥＴは、高速かつ低雑音で動作するｎＭＩＳＦＥＴとして機能する。
【０１６５】
また、ｐＭＩＳＦＥＴにおいては、緩和ＳｉＧｅ層１１５におけるホール移動度の向上や不純物による散乱の抑制による高速動作化を図ることができる。また、ゲート電極１１７から緩和ＳｉＧｅ層１１５までの距離が従来よりも短くなることから、電流駆動力の向上を図ることができる。
【０１６６】
（第１３の実施形態）
本実施形態では、Ｓｉ及びＣを含むチャネルを有し、ＳｉＣＮゲート絶縁膜を有する相補型ＭＩＳＦＥＴ（第３の実施形態のＭＩＳＦＥＴ）の製造方法について説明する。図２３（ａ）〜（ｄ）及び図２４（ａ）〜（ｃ）は、本実施形態の製造工程を示す断面図である。
【０１６７】
まず、図２３（ａ）に示す工程で、Ｓｉ基板３０のｐＭＩＳＦＥＴ形成領域Ｒpm，ｎＭＩＳＦＥＴ形成領域Ｒnmに、それぞれリンイオン（Ｐ+ ），ボロンイオン（Ｂ+ ）を注入して、ｎウェル３１とｐウェル３２とを形成する。その際、フォトリソグラフィにより形成された，ｐＭＩＳＦＥＴ形成領域Ｒpmを開口したレジストマスク（図示せず）と、ｎＭＩＳＦＥＴ形成領域Ｒnmを開口したレジストマスク（図示せず）とを用いる。不純物イオンの注入の後、窒素雰囲気中にてアニ−ルを行うことにより、各ウェル３１，３２が形成される。
【０１６８】
次に、図２３（ｂ）に示す工程で、各ウェル３１，３２が形成された基板上に、厚さ約２０ｎｍのＳｉ膜１４１を堆積した後、さらに、その上に、下地のＳｉ膜１４１との格子不整合による引っ張り歪みを受けた厚さ約１０ｎｍのＳｉＣ膜（Ｓｉ1-y Ｃy 膜）１４２を堆積する。Ｓｉ膜１４１及びＳｉＣ膜１４２の堆積は、ＵＨＶ−ＣＶＤ法もしくはＬＰ−ＣＶＤ法を用いて行なう。チャネルとなるＳｉＣ膜１４２の膜厚は、歪による転位や応力緩和が発生しないように、臨界膜厚以下に設定されている。また、本実施形態においては、ＳｉＣ膜１４２のＣ組成比ｙは、０．０２である。このとき、チャネル層のバンドギャップは、Ｓｉに比べ、約１５０ｍｅＶ程度小さくなる。そのバンドギャップ差は、電子の閉じ込めに有利な伝導帯端におけるヘテロ障壁として現れる。なお、Ｓｉ膜１４１及びＳｉＣ膜１４２には、各ウェル３１，３２の不純物（ドーパント）が拡散するので、Ｓｉ膜１４１及びＳｉＣ膜１４２のうちｎウェル３１の上方に位置する部分はｎ型に、ｐウェル３２の上方に位置する部分はｐ型になっている。
【０１６９】
次に、図２３（ｃ）に示す工程で、ＳｉＣ膜１４２及びＳｉ膜１４１を貫通してｎウェル３１とｐウェル３２とを区画するトレンチ分離絶縁膜３３を形成する。その際、本実施形態では、エッチングによるトレンチの形成と、絶縁膜（酸化膜）の埋め込みを利用したシャロートレンチ型のトレンチ分離絶縁膜３３を形成する。トレンチ形成時のエッチング量は、０．１〜１．０μｍ程度がよい。なお、トレンチ分離絶縁膜３３に代えて、選択酸化によるＬＯＣＯＳ分離絶縁膜を形成してもよい。
【０１７０】
次に、図２３（ｄ）に示す工程で、ゲート絶縁膜となるＳｉ3-y Ｃy Ｎ4 膜１４３を形成する。その際、トレンチ分離絶縁膜３３を除く下地であるＳｉＣ膜１４２の窒化（直接窒化法）を行なう。本実施形態においては、Ｓｉ3-y Ｃy Ｎ4 膜１４３の膜厚は、１０ｎｍ以下に設定されている。そして、この窒化処理は、ＥＣＲ（Electroｎ Cyclotroｎ Resonance）プラズマ・プロセス装置を用いチャネル層を窒化することにより行なわれる。この方法では、０．１テスラ程度の磁場のもとで、マイクロ波を入射することにより、低圧下で高密度プラズマを生成させることができる。また、ＥＣＲプラズマを用いているので、平行平板型プラズマよりもプラズマ密度を高くすることができることから、低温下でゲート絶縁膜の形成が可能となり、チャネル層となる領域の結晶性を損なうことなく形成できる。また、他のラジカル窒化法や、アンモニア雰囲気での熱処理による熱窒化法により、ＳｉＣ膜１４２を窒化してもよい。
【０１７１】
このように、窒化法を用いることにより、下地層と構造的に親近性のよい窒素含有層である窒化物層が得られるので、チャネルとなる部分に対する悪影響を抑制することができる。
【０１７２】
なお、本実施形態では、ゲート絶縁膜として、物質Ａの窒化膜の化学量論比Ａ3 Ｎ4 にほぼ一致する窒化膜であるＳｉ3-y Ｃy Ｎ4 膜を形成したが、窒化条件によって窒化膜中のＮの組成比が変化するので、必ずしも窒化膜の化学量論比に一致する組成のものを形成する必要はない。また、下地材料によっては、ゲート絶縁膜として機能する膜が、ＳｉＮ膜、ＧｅＮ膜、ＣＮ膜等でもよいし、これらを２種類以上用いた複合材料でもよい。例えば、チャネル層がＳｉＧｅで形成されている場合は、ゲート絶縁膜として機能する部分は、ＳｉＧｅＮとなるのが一般的である。さらに、その組成比が上方に向かって漸次変化するような傾斜組成をもった複合膜でもよい。
【０１７３】
次に、図２４（ａ）に示す工程で、ＬＰ‐ＣＶＤ法を用いて、Ｓｉ3-y Ｃy Ｎ4 膜１４３の上にアンドープのポリシリコン膜（図示せず）を堆積する。その後、フォトリソグラフィー，イオン注入及びアニールを行なって、ポリシリコン膜のうちｐＭＩＳＦＥＴ形成領域Ｒpmに位置する領域にはボロン（Ｂ）を、ｎＭＩＳＦＥＴ形成領域Ｒnmに位置する領域にはリン（Ｐ）をドープする。その後、フォトリソグラフィー及びドライエッチングにより、ポリシリコン膜をパターニングして、ｐＭＩＳＦＥＴ及びｎＭＩＳＦＥＴのゲート電極２４，１４を形成する。その際、ポリシリコン膜のエッチングには、ＨＢｒやＣｌ2 等のガスを用いた反応性イオンエッチング（ＲＩＥ）を行なう。したがって、Ｓｉ3-y Ｃy Ｎ4 膜１４３のうち各ゲート電極２４，１４の下方に位置する部分がゲート絶縁膜２３’，１３’として機能することになる。
【０１７４】
なお、ゲート電極の形成後に、ＳｉＣ膜やポリシリコン膜に対する選択比の高いエッチャントを用いたウエットエッチングにより、Ｓｉ3-y Ｃy Ｎ4 膜１４３のうちゲート電極２４，１４の下方に位置する部分を除く領域を除去してもよい。
【０１７５】
次に、図２４（ｂ）に示す工程で、フォトリソグラフィーにより、ｐＭＩＳＦＥＴ形成領域Ｒpmを開口したレジスト膜（図示せず）を形成した後、このレジスト膜及びゲート電極２４をマスクとするボロン（Ｂ+ ）のイオン注入を行なって、ｐＭＩＳＦＥＴのソース領域２５及びドレイン領域２６を形成する。さらに、フォトリソグラフィーにより、ｎＭＩＳＦＥＴ形成領域Ｒnmを開口したレジスト膜（図示せず）を形成した後、このレジスト膜及びゲート電極１４をマスクとする砒素（Ａｓ+ ）イオン注入を行なって、ｎＭＩＳＦＥＴのソース領域１５及びドレイン領域１６を形成する。
【０１７６】
次に、図２４（ｃ）に示す工程で、基板上に、例えばＮＳＧ（non-doped Silicate Glass）とＢＰＳＧ（Boron phospho Silicate Glass）との２層からなる層間絶縁膜１４４を堆積した後、層間絶縁膜１４４を貫通して各ソース領域２５，１５及び各ドレイン領域２６，１６に到達するコンタクトホールを形成する。さらに、コンタクトホール内にタングステンなどの金属材料を埋め込んで、プラグ１４５を形成する。そして、図示されていないが、各プラグ１４５に接続され層間絶縁膜１４４の上に延びる配線層を形成する。配線材料としては、Ａｌ，Ｃｕ，Ｗ，Ａｕのような金属材料を用いるのが一般的である。
【０１７７】
なお、図２４（ｂ）に示すソース領域２５，１５及びドレイン領域２６，１６を、高濃度ソース・ドレイン領域よりもやや低濃度の不純物を含むエクステンション領域としておいて、このエクステンション注入の後に、ゲート電極２４，１４の各側面上にサイドウォールを形成し、このサイドウォールをマスクとするイオン注入によって高濃度ソース・ドレイン領域を形成することができる。その場合には、短チャネル効果に強く，かつ比較的高い飽和電流値を有する高性能のトランジスタが得られる。
【０１７８】
また、浅い接合構造を形成するために、持ち上げ型ソース・ドレイン構造（eleated source−drain ）にしてもよい。
【０１７９】
また、プラグ又は配線の形成の際には、層間絶縁膜に形成された溝やホールにＣｕなどの金属膜の堆積とＣＭＰとを行なう，いわゆるダマシン法を用いることができる。
【０１８０】
なお、本実施形態ではＭＩＳＦＥＴを設ける基板として、バルクのシリコン単結晶基板を用いたが、内部に埋め込み酸化膜層をもつＳＯＩ（Silicon On Insulator）基板を用いてもよい。
【０１８１】
（第１４の実施形態）
本実施形態では、チャネルとなる歪みＳｉ層及び緩和ＳｉＧｅ層を有し、ＣＮゲート絶縁膜を有する相補型ＭＩＳＦＥＴ（第１２の実施形態のＭＩＳＦＥＴ）の製造方法について説明する。図２５（ａ），（ｂ）及び図２６（ａ），（ｂ）は、本実施形態の製造工程を示す断面図である。
【０１８２】
まず、図２５（ａ）に示す工程で、ＵＨＶ−ＣＶＤ法を用いて、Ｓｉ基板１３０の上に、Ｇｅ組成が下部から上部に向かって漸次高くなる傾斜組成を有する，厚さ約１μｍの傾斜ＳｉＧｅ層（Ｓｉ1-x Ｇｅx 層）１２２と、緩和ＳｉＧｅバッファ層１１３，１０３を形成するための，厚さ約３００ｎｍのＳｉＧｅ膜とを堆積する。傾斜ＳｉＧｅ層１２２内におけるＧｅ組成率は、Ｓｉ基板１３０と接する部分ではほぼ０％であり最上部では４０％である。
【０１８３】
そして、ＳｉＧｅ膜のｐＭＩＳＦＥＴ形成領域Ｒpm，ｎＭＩＳＦＥＴ形成領域Ｒnmに、それぞれリンイオン（Ｐ+ ），ボロンイオン（Ｂ+ ）を注入して、各緩和ＳｉＧｅバッファ層１１３，１０３を形成する。その際、フォトリソグラフィにより形成された，ｐＭＩＳＦＥＴ形成領域Ｒpmを開口したレジストマスク（図示せず）と、ｎＭＩＳＦＥＴ形成領域Ｒnmを開口したレジストマスク（図示せず）とを用いる。不純物イオンの注入の後、窒素雰囲気中にてアニ−ル（９００℃，１５ｓｅｃ）を行うことにより、各緩和ＳｉＧｅバッファ層１１３，１０３が形成される。
【０１８４】
次に、各緩和ＳｉＧｅバッファ層１１３，１０３が形成された基板上に、下地の緩和ＳｉＧｅバッファ層１１３，１０３との格子不整合による圧縮歪みを受けた厚さ約２０ｎｍの歪みＳｉ膜１６２を堆積した後、さらに、その上に、Ｇｅ組成率が約４０％の厚さ約１０ｎｍのＳｉＧｅ膜（Ｓｉ1-x Ｇｅx 膜）１６３を堆積する。歪みＳｉ膜１６２及びＳｉＧｅ膜１６３の堆積は、ＵＨＶ−ＣＶＤ法もしくはＬＰ−ＣＶＤ法を用いて行なう。なお、歪みＳｉ膜１６２及びＳｉＧｅ膜１６３には、各緩和ＳｉＧｅバッファ層１１３，１０３の不純物（ドーパント）が拡散するので、歪みＳｉ膜１６２及びＳｉＧｅ膜１６３のうち緩和ＳｉＧｅバッファ層１１３の上方に位置する部分はｎ型に、緩和ＳｉＧｅバッファ層１０３の上方に位置する部分はｐ型になっている。
【０１８５】
次に、図２５（ｂ）に示す工程で、ＳｉＧｅ膜１６３及び歪みＳｉ膜１６２を貫通して緩和ＳｉＧｅバッファ層１１３，１０３を互いに区画するトレンチ分離絶縁膜１２３を形成する。その際、本実施形態では、エッチングによるトレンチの形成と、絶縁膜（酸化膜）の埋め込みを利用したシャロートレンチ型のトレンチ分離絶縁膜１２３を形成する。トレンチ形成時のエッチング量は、０．１〜１．０μｍ程度がよい。なお、トレンチ分離絶縁膜１２３に代えて、選択酸化によるＬＯＣＯＳ分離絶縁膜を形成してもよい。
【０１８６】
次に、図２６（ａ）に示す工程で、ＡＰ−ＣＶＤ法やＬＰ−ＣＶＤ法もしくはＵＨＶ−ＣＶＤ法を用いて、ゲート絶縁膜となるＣ3 Ｎ4 膜（図示せず）を形成する。その際、ソースガスとして、Ｃ2 Ｈ2 及びＮＨ3 を用い、成長温度は１０００℃以下で行うことが望ましい。
【０１８７】
なお、他のＣ3 Ｎ4 膜の堆積法として、イオンビーム支援真空蒸着法，反応性スパッタリング法，又はＭＢＥ法等があり、いずれの堆積法を用いてもよい。
【０１８８】
なお、本実施形態では、ゲート絶縁膜として、物質Ａの窒化膜の化学量論比Ａ3 Ｎ4 にほぼ一致する窒化膜であるＣ3 Ｎ4 膜を形成したが、窒化条件によって窒化膜中のＮの組成比が変化するので、必ずしも窒化膜の化学量論比に一致する組成のものを形成する必要はない。また、ゲート絶縁膜として機能する膜が、ＳｉＮ膜、ＧｅＮ膜、ＡｌＮ膜，ＧａＮ膜等でもよいし、これらを２種類以上用いた複合材料でもよい。例えば、その組成比が上方に向かって漸次変化するような傾斜組成をもった複合膜でもよい。堆積法を用いることにより、下地材料に依存せず、自由に最適なゲート絶縁膜材料を選択できるという利点がある。
【０１８９】
次に、ＬＰ‐ＣＶＤ法を用いて、Ｃ3 Ｎ4 膜の上にアンドープのポリシリコン膜（図示せず）を堆積する。その後、フォトリソグラフィー，イオン注入及びアニールを行なって、ポリシリコン膜のうちｐＭＩＳＦＥＴ形成領域Ｒpmに位置する領域にはボロン（Ｂ）を、ｎＭＩＳＦＥＴ形成領域Ｒnmに位置する領域にはリン（Ｐ）をドープする。その後、フォトリソグラフィー，ドライエッチング及びウエットエッチングにより、ポリシリコン膜及びＣ3 Ｎ4 膜をパターニングして、ｐＭＩＳＦＥＴ及びｎＭＩＳＦＥＴのゲート電極１１７，１０７及びＣＮゲート絶縁膜１１６，１０６をそれぞれ形成する。その際、ポリシリコン膜のエッチングには、ＨＢｒやＣｌ2 等のガスを用いた反応性イオンエッチング（ＲＩＥ）を行なう。Ｃ3 Ｎ4 膜のＲＩＥの際には、ポリシリコン膜に対する選択比の高い酸素原子を主に含むガス、例えばＯ2 を用いることが好ましい。その理由は、Ｃ3 Ｎ4 は、Ｏ2 と反応すると揮発性のＣＯとＮＯとになるとともに、下地のＳｉＧｅ層をほとんどエッチングしないからである。
【０１９０】
次に、フォトリソグラフィーにより、ｐＭＩＳＦＥＴ形成領域Ｒpmを開口したレジスト膜（図示せず）を形成した後、このレジスト膜及びゲート電極１１７をマスクとするボロン（Ｂ+ ）のイオン注入を行なって、ｐＭＩＳＦＥＴのソース領域１１８及びドレイン領域１１９を形成する。さらに、フォトリソグラフィーにより、ｎＭＩＳＦＥＴ形成領域Ｒnmを開口したレジスト膜（図示せず）を形成した後、このレジスト膜及びゲート電極１０７をマスクとする砒素（Ａｓ+ ）イオン注入を行なって、ｎＭＩＳＦＥＴのソース領域１０８及びドレイン領域１０９を形成する。
【０１９１】
次に、図２６（ｂ）に示す工程で、基板上に、例えばＮＳＧ（non-doped Silicate Glass）とＢＰＳＧ（Boron phospho Silicate Glass）との２層からなる層間絶縁膜１６４を堆積した後、層間絶縁膜１６４を貫通して各ソース領域１１８，１０８及び各ドレイン領域１１９，１０９に到達するコンタクトホールを形成する。さらに、コンタクトホール内にタングステンなどの金属材料を埋め込んで、プラグ１６５を形成する。そして、各プラグ１６５に接続され層間絶縁膜１６４の上に延びる配線層を形成する。配線材料としては、Ａｌ，Ｃｕ，Ｗ，Ａｕのような金属材料を用いるのが一般的である。
【０１９２】
なお、図２６（ａ）に示すソース領域１１８，１０８及びドレイン領域１１９，１０９を、高濃度ソース・ドレイン領域よりもやや低濃度の不純物を含むエクステンション領域としておいて、このエクステンション注入の後に、ゲート電極１１７，１０７の各側面上にサイドウォールを形成し、このサイドウォールをマスクとするイオン注入によって高濃度ソース・ドレイン領域を形成することができる。その場合には、短チャネル効果に強く，かつ比較的しきい値電圧低い高性能のトランジスタが得られる。
【０１９３】
また、浅い接合構造を形成するために、持ち上げ型ソース・ドレイン構造（eleated source−draiｎ）にしてもよい。
【０１９４】
また、プラグ又は配線の形成の際には、層間絶縁膜に形成された溝やホールにＣｕなどの金属膜の堆積とＣＭＰとを行なう，いわゆるダマシン法を用いることができる。
【０１９５】
なお、本実施形態ではＭＩＳＦＥＴを設ける基板として、バルクのシリコン単結晶基板を用いたが、内部に埋め込み酸化膜層をもつＳＯＩ（Silicon On Insulator）基板を用いてもよい。
【０１９６】
（その他の実施形態）
上記第１〜第６の実施形態においては、ゲート絶縁膜として、窒化炭素（ＣＮ）からなるＣＮゲート絶縁膜を設けたが、ＣＮに代えて、窒化ゲルマニウム（ＧｅＮ），窒化シリコンカーボン（ＳｉＣＮ），窒化ゲルマニウムカーボン（ＧｅＣＮ），窒化シリコンゲルマニウムカーボン（ＳｉＧｅＣＮ），酸窒化膜（ＳｉＯＮ）などの窒化物からなるゲート絶縁膜を設けても、同様の効果を発揮することができる。その場合、これたの窒化物が化学量論的組成を有していてもよいし、化学量論定組成からずれた組成を有していてもよい。
【０１９７】
特に、ゲート絶縁膜が炭素（Ｃ）を含んでいることにより、下方のＳｉＣチャネル層やＳｉＧｅＣチャネル層からのＣの拡散を抑制することができるので、チャネル層における欠陥の発生を抑制することができる利点がある。
【０１９８】
なお、上記各実施形態においては、ＳｉＣチャネル層又はＳｉＧｅＣチャネル層の上にＳｉキャップ層を設けない構造としているが、薄いＳｉキャップ層が設けられていてもよいものとする。その場合にも、Ｓｉキャップ層の上に窒化膜からなる絶縁膜が存在していることにより、チャネル層の構成原子の不純物の拡散が抑制されるからである。例えば２ｎｍ程度以下の極めて薄いＳｉキャップ層であれば、実質的には寄生チャネルの発生を確実に抑制することができる。
【０１９９】
なお、第１〜第３の実施形態におけるＳｉＣ層の下地をＳｉ層の代わりにＳｉＧｅＣ層によって構成した場合には、ＳｉＣ層の引っ張り歪みがほぼ０になるように組成を調整することができるが、その場合にも第１〜第３の実施形態の効果を発揮することができる。
【０２００】
また、第４〜第６の実施形態におけるＳｉＧｅの下地をＳｉ層の代わりにＳｉＧｅＣ層によって構成した場合には、ＳｉＧｅ層の圧縮歪みがほぼ０になるように組成を調整することができるが、その場合にも第４〜第６の実施形態の効果を発揮することができる。
【０２０１】
−発明の基本的な構造−
次に、以上の実施形態から導かれる本発明の作用効果を得るために必要な要素について説明する。
【０２０２】
図３０は、本発明の半導体装置の特徴部分のみを抜き出して示す断面図である。同図に示すように、本発明の半導体装置は、第１の半導体層の上に活性層を備えている。そして、活性層の最上部は、ゲート絶縁膜として機能するＣＮなどの窒化物層となっている。また、活性層の主部は、Ｓｉ1-x-y ＧｅxＣy（０≦ｘ＜１，０≦ｙ＜１，ｘ＋ｙ＞０）で表される組成を有する第２の半導体層である。第２の半導体層は、具体的には、ＳｉＧｅ層，ＳｉＣ層又はＳｉＧｅＣ層である。そして、第２の半導体層は窒化物層と接していることが好ましいが、第２の半導体層と窒化物層との間に、極めて薄い例えばＳｉキャップ層などが介在していてもよい。図２８（ａ），（ｂ）に示すように、第２の半導体層であるＳｉＧｅ層とゲート絶縁膜との間隔が２ｎｍ以下、特に、１ｎｍ以下の場合には、寄生チャネルの発生が抑制され、良好な相互コンダクタンスが得られているからである。
【０２０３】
図３１（ａ），（ｂ）は、活性層内にＳｉキャップ層を設けた活性層の例を示す断面図である。Ｓｉキャップ層の厚さは２ｎｍ以下であることが好ましく、１ｎｍ以下であることがより好ましい。
【０２０４】
図３１（ａ）に示すように、活性層中のＳｉ1-x-yＧｅxＣy 層（第２の半導体層）の上には、Ｓｉキャップ層とＳｉキャップ層を窒化して形成されたＳｉＮ層（窒化物層）が設けられている。この構造は、例えばＳｉ1-x-yＧｅxＣy 層の上にＳｉキャップ層を形成した後、Ｓｉキャップ層を窒化することによって得られる。その場合、トランジスタの寄生チャネルをなくすという点からは、既に説明したように、Ｓｉキャップ層全体を窒化することが好ましいが、他の制限によってＳｉキャップ層全体を窒化することができない場合がある。かかる場合には、図３１（ａ）に示す構造が適しているといえる。また、工程条件などのばらつきでＳｉキャップ層が残る場合もあり得る。なお、窒化処理がＳｉキャップ層からＳｉ1-x-yＧｅxＣy 層まで入り込んで、ＳｉＮ層の下方に、ＣＮ膜，ＳｉＧｅＮ膜，ＳｉＣＮ膜，ＳｉＧｅＣ膜が形成されていてもよい。
【０２０５】
そして、図３１（ｂ）に示すように、ＳｉＮ層の表面部をさらに酸化して、酸窒化膜であるＳｉＯＮを形成することもできる。逆に、ＳｉＯ2 膜の表面部を窒化してもよい。
【０２０６】
【発明の効果】
本発明の半導体装置によると、ヘテロ接合型電界効果トランジスタのゲート絶縁膜を窒化物により構成したので、寄生チャネルの発生を抑制して電流駆動力の高いトランジスタを有する半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態におけるｎ−ＭＩＳＦＥＴの断面図である。
【図２】第１の実施形態のゲート電極−ＣＮゲート絶縁膜−ＳｉＣチャネル層−Ｓｉ層を通過する断面におけるバンド状態を示すエネルギーバンド図である。
【図３】本発明の第２の実施形態におけるｐ−ＭＩＳＦＥＴの断面図である。
【図４】第２の実施形態のゲート電極−ＣＮゲート絶縁膜−ＳｉＣチャネル層−Ｓｉ層を通過する断面におけるバンド状態を示すエネルギーバンド図である。
【図５】本発明の第３の実施形態における相補型ＭＩＳＦＥＴの断面図である。
【図６】本発明の第４の実施形態におけるｎ−ＭＩＳＦＥＴの断面図である。
【図７】第４の実施形態のゲート電極−ＣＮゲート絶縁膜−ＳｉＧｅＣチャネル層−Ｓｉ層を通過する断面におけるバンド状態を示すエネルギーバンド図である。
【図８】本発明の第５の実施形態におけるｐ−ＭＩＳＦＥＴの断面図である。
【図９】第５の実施形態のゲート電極−ＣＮゲート絶縁膜−ＳｉＧｅＣチャネル層−Ｓｉ層を通過する断面におけるバンド状態を示すエネルギーバンド図である。
【図１０】本発明の第６の実施形態における相補型ＭＩＳＦＥＴの断面図である。
【図１１】ＳｉＣチャネル層に引っ張り歪みを与えたときのＳｉ層及びＳｉＧｅＣチャネル層における伝導帯及び価電子帯の縮退状態を示すエネルギーバンド図である。
【図１２】本発明の第７の実施形態であるＧｅを含み、圧縮歪を受けたシリコンがチャネルになっているｎ−ＭＩＳＦＥＴの構造を示す断面図である。
【図１３】第７の実施形態のｎ−ＭＩＳＦＥＴのゲート電極−ＣＮゲート絶縁膜−ＳｉＧｅチャネル層−Ｓｉ層を通過する断面におけるバンド状態を示すエネルギーバンド図である。
【図１４】本発明の第８の実施形態であるＧｅを含み、圧縮歪を受けたシリコンがチャネルになっているｐ−ＭＩＳＦＥＴの構造を示す断面図である。
【図１５】第８の実施形態のｎ−ＭＩＳＦＥＴのゲート電極−ＣＮゲート絶縁膜−ＳｉＧｅチャネル層−Ｓｉ層を通過する断面におけるバンド状態を示すエネルギーバンド図である。
【図１６】本発明の第９の実施形態であるＧｅを含み、圧縮歪を受けたシリコンがチャネルになっている相補型ＭＩＳＦＥＴの断面構造を示す図である。
【図１７】Ｓｉ層の上にＳｉＧｅチャネル層を設け、ＳｉＧｅチャネル層に圧縮歪みを与えたときの伝導帯及び価電子帯の縮退状態を示すエネルギーバンド図である。
【図１８】本発明の第１０の実施形態における歪みＳｉ−ｎＭＩＳＦＥＴの構造を示す断面図である。
【図１９】第１０の実施形態の歪みＳｉ−ｎＭＩＳＦＥＴのゲート電極−ＣＮゲート絶縁膜−緩和ＳｉＧｅ層などを通過する断面におけるバンド状態を示すエネルギーバンド図である。
【図２０】本発明の第１１の実施形態における歪みＳｉ−ｐＭＩＳＦＥＴの構造を示す断面図である。
【図２１】第１１の実施形態の歪みＳｉ−ｐＭＩＳＦＥＴのゲート電極−ＣＮゲート絶縁膜−緩和ＳｉＧｅ層などを通過する断面におけるバンド状態を示すエネルギーバンド図である。
【図２２】本発明の第１２の実施形態における歪みＳｉを有する相補型ＭＩＳＦＥＴの構造を示す断面図である。
【図２３】（ａ）〜（ｄ）は、本発明の第１３の実施形態の製造工程の前半部分を示す断面図である。
【図２４】（ａ）〜（ｃ）は、第１３の実施形態の製造工程の後半部分を示す断面図である。
【図２５】  （ａ），（ｂ）は、本発明の第１４の実施形態の製造工程の前半部分を示す断面図である。
【図２６】  （ａ），（ｂ）は、第１４の実施形態の製造工程の後半部分を示す断面図である。
【図２７】  （ａ），（ｂ）は、従来のＳｉＧｅ−ｐＭＯＳＦＥＴにおけるゲートバイアスが小さい時及び大きい時における縦断面のバンド構造を示すエネルギーバンド図である。
【図２８】  （ａ），（ｂ）は、従来のＳｉＧｅ−ＭＯＳＦＥＴにおける相互コンダクタンスのゲートバイアス依存性の実測データ及びシミュレーションデータを、Ｓｉキャップ層の厚さをパラメータとして示す図である。
【図２９】  Ｓｉ，Ｇｅを含む２つの半導体層の間に引っ張り歪を受けたＳｉチャネル層を有する歪みＳｉ−ｎＭＩＳＦＥＴの緩和ＳｉＧｅバッファ層及び歪みＳｉ層における伝導帯及び価電子帯の縮退状態を示すエネルギーバンド図である。
【図３０】  本発明の半導体装置の特徴部分のみを抜き出して示す断面図である。
【図３１】  （ａ），（ｂ）は、活性層内にＳｉキャップ層を設けた活性層の例を示す断面図である。
【符号の説明】
１０    Ｓｉ基板
１１    Ｓｉ層
１２    ＳｉＣチャネル層
１３    ＣＮゲート絶縁膜
１４    ゲート電極
１５    ソース領域
１６    ドレイン領域
１７    ソース電極
１８    ドレイン電極
２０    Ｓｉ基板
２１    Ｓｉ層
２２    ＳｉＣチャネル層
２３    ＣＮゲート絶縁膜
２４    ゲート電極
２５    ソース領域
２６    ドレイン領域
２７    ソース電極
２８    ドレイン電極
３０    Ｓｉ基板
３１    ｎウェル
３２    ｐウェル
３３    トレンチ分離絶縁膜
４０    Ｓｉ基板
４１    Ｓｉ層
４２    ＳｉＧｅＣチャネル層
４３    ＣＮゲート絶縁膜
４４    ゲート電極
４５    ソース領域
４６    ドレイン領域
４７    ソース電極
４８    ドレイン電極
５０    Ｓｉ基板
５１    Ｓｉ層
５２    ＳｉＧｅＣチャネル層
５３    ＣＮゲート絶縁膜
５４    ゲート電極
５５    ソース領域
５６    ドレイン領域
５７    ソース電極
５８    ドレイン電極
６０    Ｓｉ基板
６１    ｎウェル
６２    ｐウェル
６３    トレンチ分離絶縁膜
【図１】
0003618319.tif 000002
【図２】
0003618319.tif 000003
【図３】
0003618319.tif 000004
【図４】
0003618319.tif 000005
【図５】
0003618319.tif 000006
【図６】
0003618319.tif 000007
【図７】
0003618319.tif 000008
【図８】
0003618319.tif 000009
【図９】
0003618319.tif 000010
【図１０】
0003618319.tif 000011
【図１１】
0003618319.tif 000012
【図１２】
0003618319.tif 000013
【図１３】
0003618319.tif 000014
【図１４】
0003618319.tif 000015
【図１５】
0003618319.tif 000016
【図１６】
0003618319.tif 000017
【図１７】
0003618319.tif 000018
【図１８】
0003618319.tif 000019
【図１９】
0003618319.tif 000020
【図２０】
0003618319.tif 000021
【図２１】
0003618319.tif 000022
【図２２】
0003618319.tif 000023
【図２３】
0003618319.tif 000024
【図２４】
0003618319.tif 000025
【図２５】
0003618319.tif 000026
【図２６】
0003618319.tif 000027
【図２７】
0003618319.tif 000028
【図２８】
0003618319.tif 000029
【図２９】
0003618319.tif 000030
【図３０】
0003618319.tif 000031
【図３１】
0003618319.tif 000032