(57)【特許請求の範囲】
【請求項１】
価電子帯の縮退を解きキャリア移動度を高める半導体アイランドを有する半導体装置であって、
絶縁層上に設けられた半導体層と、
前記半導体層の所定の領域を囲んだトレンチと、
前記半導体層の所定の領域からなる半導体アイランドと、
前記トレンチに埋め込まれた酸化シリコンからなり、
前記酸化シリコンは、前記トレンチに埋め込まれたポリシリコンを酸化して体積を膨張させることにより、前記半導体アイランドに２軸圧縮応力を加えており、
前記半導体アイランドが２軸圧縮応力を受けることにより、前記半導体アイランドの価電子帯の縮退を解きキャリアの散乱を抑え、前記半導体アイランドのキャリア移動度を高めることを特徴とする、
半導体装置。
【請求項２】
前記半導体アイランドにｐチャネル電界効果トランジスタが形成される、請求項１記載の半導体装置。
【請求項３】
前記半導体アイランドにｎチャネル電界効果トランジスタが形成される、請求項１記載の半導体装置。
【請求項４】
前記トレンチ及び前記半導体アイランドが複数形成され、前記複数の半導体アイランドの少なくとも１つにｎチャネル電界効果トランジスタが形成される、請求項２記載の半導体装置。
【請求項５】
前記ｐチャネル電界効果トランジスタ及びｎチャネル電界効果トランジスタの少なくとも１組が配線により相互接続され、ＣＭＯＳロジックが形成される、請求項４記載の半導体装置。
【請求項６】
価電子帯の縮退を解きキャリア移動度を高める半導体アイランドの形成方法であって、
絶縁層上に半導体層を形成するステップと、
前記半導体層の所定の領域をトレンチで囲むことにより半導体アイランドを形成するステップと、
前記トレンチをポリシリコンで埋めるステップと、
前記ポリシリコンを酸化させて体積を膨張させることにより前記半導体アイランドが２軸圧縮応力を受けるステップとを含み、
前記半導体アイランドが２軸圧縮応力を受けることにより、前記半導体アイランドの価電子帯の縮退を解きキャリアの散乱を抑え、前記半導体アイランドのキャリア移動度を高めることを特徴とする半導体アイランドの形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ（silicon-on-insulator）上のｐチャネルとｎチャネルの電界効果トランジスタに関し、特にシリコン平面で圧縮応力を受け、重い正孔帯の有効バンド・エッジ質量が減少し、伝導帯の有効質量も減少するＳＯＩ上のシリコン・アイランドに関する。
【０００２】
【従来の技術】
シリコン膜の応力は、電界効果トランジスタ（ＦＥＴ）の性質を改良するため利用できる。例えば、相補形金属酸化物半導体（ＣＭＯＳ）ロジック、メモリ、及びアナログ回路に用いられるｐチャネルＦＥＴの正孔移動度は、シリコン等の半導体が層の平面で２軸応力を受ける場合には改良することができる。ｐ−ＦＥＴの性能が低い原因はキャリア速度が低いことにあり、これはまた正孔の有効質量が大きいこと、及び弱い電界での正孔の散乱性による。これにより移動度は低くなり、またそのため速度が電界と関連付けられる。これはキャリア輸送の通常の尺度である。正孔の速度つまり正孔移動度を改良することは、優れたｐチャネルＦＥＴ、ＣＭＯＳ回路及びメモリにつながる。また充分に高い応力を受けるとき、百分率の相対的変化は小さいものの、電子速度の増加によりｎチャネル素子の改良も考えられる。
【０００３】
W．Heywangによる１９７１年２月２３日付け米国特許番号第３５６６２１５号では、半導体本体に機械的張力をかけることによって電界効果トランジスタのキャリア移動度が改良されている。シリコン層の被着時にシリコンとは異なる物質の基板の温度が上げられ、冷却の後、シリコン層に対する基板の熱収縮の差異によりシリコン層が張力を受ける。
【０００４】
B．A．Ekらによる１９９５年１０月２４日付け米国特許番号第５４６１２４３号では、最初にＳＯＩ基板上にシリコン層があり、ＳｉＧｅ層がその上で形成され、層の厚みにより緩和される。ＳｉＧｅ層の上にはシリコン層が形成される。シリコン層は格子間隔の不整合により引張力を受ける。
【０００５】
【発明が解決しようとする課題】
本発明は、絶縁基板を含む半導体層のキャリアの正孔と電子の移動度を高める、半導体装置及び半導体アイランドの形成方法を提供する。
【０００６】
【課題を解決するための手段】
本願発明の内容は、価電子帯の縮退を解きキャリア移動度を高める半導体アイランドを有する半導体装置であって、絶縁層上に設けられた半導体層と、半導体層の所定の領域を囲んだトレンチと、半導体層の所定の領域からなる半導体アイランドと、トレンチに埋め込まれた酸化シリコンからなり、酸化シリコンは、トレンチに埋め込まれたポリシリコンを酸化して体積を膨張させることにより、前記半導体アイランドに２軸圧縮応力を加えており、半導体アイランドが２軸圧縮応力を受けることにより、半導体アイランドの価電子帯の縮退を解きキャリアの散乱を抑え、半導体アイランドのキャリア移動度を高めることを特徴とする半導体装置である。
【０００７】
本願発明の上記半導体装置の具体的な態様として、半導体アイランドにｐチャネル電界効果トランジスタ又はｎチャネル電界効果トランジスタが形成された半導体装置を含む。更なる具体的な態様として、これらpチャネル電界効果トランジスタ及びｎチャネル電界効果トランジスタを少なくとも１組が配線により相互接続され、ＣＭＯＳロジックが形成される半導体装置の提供も含む。
【０００８】
本願発明の更なる内容は、価電子帯の縮退を解きキャリア移動度を高める半導体アイランドの形成方法であって、絶縁層上に半導体層を形成するステップと、半導体層の所定の領域をトレンチで囲むことにより半導体アイランドを形成するステップと、トレンチをポリシリコンで埋めるステップと、ポリシリコンを酸化させて体積を膨張させることにより半導体アイランドが２軸圧縮応力を受けるステップとを含み、半導体アイランドが２軸圧縮応力を受けることにより、半導体アイランドの価電子帯の縮退を解きキャリアの散乱を抑え、前記半導体アイランドのキャリア移動度を高めることを特徴とする半導体アイランドの形成方法である。
【０００９】
【発明の実施の形態】
図１は、層の平面に２軸圧縮応力、無応力及び２軸引張応力を受けた直接バンドギャップ半導体層の図を示す。図１で縦軸はエネルギーを、横軸は応力を表す。曲線１２は、圧縮応力下の半導体層の伝導帯エッジを示す。曲線１３、１４は、圧縮応力下の対応する層の価電子帯エッジを示す。曲線１３、１４は、エネルギーの低い曲線１４とは分離している。曲線１５は、無応力下の半導体層の伝導帯エッジを示す。曲線１６、１７は、無応力下の対応する層の価電子帯エッジを示す。曲線２０は、引張応力下の半導体層の伝導帯エッジを示す。曲線２１、２２は、引張応力下の対応する層の価電子帯エッジを示す。点２３での曲線２１の最大値は点２４での曲線２２の最大値よりエネルギーが低い。曲線１３、１４及び曲線２１、２２からわかるように、層の価電子帯エッジはそれぞれ圧縮応力、引張応力の下で分離している。基準線２６は、圧縮応力層からゼロ応力層に、また引張応力層に向かうときエネルギーが低くなる伝導帯エッジを示す。基準線２７は、圧縮応力層からゼロ応力層へ、また引張応力層へ向かうとき、エネルギーが大きくなる価電子帯エッジを示す。
【００１０】
図２は、（１００）面での２軸ひずみ下のシリコン等の半導体層の間接バンドギャップを示す図である。図２で縦軸はエネルギーを、横軸は応力を表す。曲線２９は、圧縮応力下の半導体層の伝導帯エッジを示す。曲線３０、３１は、圧縮応力下の対応する層の価電子帯エッジを示す。曲線３０、３１は、曲線３０下で曲線３１から分離している。曲線３３は、ゼロ応力の半導体層の伝導帯エッジを示す。曲線３４、３５は、ゼロ応力下の対応する層の価電子帯エッジを示す。曲線３７は、引張応力下の半導体層の伝導帯エッジを示す。曲線３８、３９は、引張応力下の対応する層の価電子帯エッジを示す。基準線４１は、圧縮応力（点４４）下で、ゼロ応力（点４２）よりもエネルギーが低い伝導帯エッジを示す。基準線４３は、引張応力（点４５）下、ゼロ応力（点４２）よりエネルギーが低い伝導帯エッジを示す。図１の基準線２６は、圧縮応力からゼロ応力へと低い方へ向かっているが、逆に基準線４１は圧縮応力からゼロ応力へと高い方へ向かっていることに注意されたい。従って図２で、曲線４１の点４４は、曲線４３の点４２、点４５より低い。基準線４７は、圧縮応力層からゼロ応力層、引張応力層へ向かうときエネルギーが高くなる価電子帯エッジを示す。
【００１１】
図３を参照する。曲線５１乃至６８が示してある。図３の縦軸はエネルギー（ｅＶ）を、横軸はｋベクトル（２π／ａ）を表す。曲線５１乃至５３は、ｋベクトルに対して描かれたＥＰで、互いに分離した３つの価電子帯を示す。ＥＰは実験的（非局所的）擬ポテンシャルの略である。ｋｐ（ｋドットｐと発音）は、価電子帯の近似解であり、ｋは電子または正孔の準運動量、ｐは運動量演算子である。
【００１２】
曲線５４乃至５６はｋベクトルに対して描かれたｋｐで、互いに分離した価電子帯を示す。曲線５１乃至５６はシリコン層の平面の格子パラメータａを１．０３４Åに等しくし、ｃ／ａ０を０．９７５に等しくして引張ひずみについて計算された。ｃは＜００１＞方向、つまり上面に垂直な方向の格子パラメータである。基準線７０より左の曲線５１乃至５６は＜１１０＞方向、基準線７０より右の曲線５１乃至５６は＜１００＞方向である。
【００１３】
曲線５７乃至５９はＥＰを、曲線６０乃至６２は、ｋベクトルに対して描かれたｋｐで３つの価電子帯を示す。価電子帯のうち２つは、曲線５７、５８、６０及び６１に示すように重なり、キャリアの散乱が増加する結果になっている。シリコン層はひずみを受けなかった。基準線７１より左の曲線５７乃至６２は＜１１０＞方向、基準線７１より右の曲線５７乃至６２は＜１００＞方向である。
【００１４】
曲線６３乃至６５はＥＰを、曲線６６乃至６８はｋベクトルに対して描かれたｋｐで、圧縮ひずみ下のシリコン層の３つの価電子帯を示す。シリコン層は、単位胞の１に等しいｃ／ａ０、及び１．０２５に等しいａ／ａ０から０．９７０に圧縮される。基準線７２より左の曲線６３乃至６８は＜１１０＞方向、基準線７２より右の曲線６３乃至６８は＜１００＞方向である。曲線６３乃至６８は、３つの価電子帯が分離していることを示す。
【００１５】
図４は、曲線８１乃至９８と基準線１００乃至１０２を示す。図４で縦軸はエネルギー（ｅＶ）を、横軸はｋベクトル（２π／ａ）を表す。図４の引張ひずみ下のシリコン層について計算された曲線８１乃至８６は、図３の曲線５１乃至５６に対応するがｋベクトルの方向が異なる。基準線１００より左の曲線８１乃至８６はシリコン層の＜１１１＞方向、基準線１００より右の曲線８１乃至８６は＜００１＞方向である。無ひずみ下のシリコン層について計算された曲線８７乃至９２は、図３の曲線５７乃至６２に対応するがｋベクトルの方向が異なる。基準線１０１より左の曲線８７乃至９２はシリコン層の＜１１１＞方向、基準線１０１より右の曲線８７乃至９２は＜００１＞方向である。
【００１６】
圧縮ひずみ下のシリコン層について計算された曲線９３乃至９８は、図３の曲線６３乃至６８に相当するがｋベクトルについては方向が異なる。基準線１０２より左の曲線９３乃至９８はシリコン層の＜１１１＞方向、基準線１０２より右の曲線９３乃至９８は＜００１＞方向である。
【００１７】
図３及び図４でシリコン層は、平面方向が＜１１０＞、＜１００＞になるように配向している。図３及び図４は、前記の向きのシリコン層については、２軸圧縮応力または引張応力を与えられることで価電子帯の分割が生じる。価電子帯が互いに分離すると、キャリアの散乱が減少するためキャリア移動度が増加する。
【００１８】
図５は、シリコン（００１）の３００Ｋでの計算された正孔移動度とひずみの図である。図５で縦軸は正孔移動度を、横軸はひずみｃ／ａ0を表す。曲線１０５は、層に対して平行な＜１００＞方向でのシリコン層の正孔移動度（"平面内"）を、曲線１０６は層に対して垂直な＜００１＞方向での正孔移動度を示す（"平面外"）。図５でｃ／ａ0が１．００に等しいとき、シリコン層にひずみはない。図５で、音響量子変形ポテンシャル（acoustic phonon deformation potential）Δａｃは５．５５ｅＶに等しく、光学量子変形ポテンシャル（optical phonon deformation potential）（ＤＫ）ｏｐは７．９８×１０10ｅＶ／ｃｍに等しい。シリコン層にわずかな引張ひずみをかけると、平面内移動度が大きく増加する。例えばｃ／ａ0で０．９９に等しく（点１０３）、平行移動度は約５×１０２から約３×１０３ｃｍ2／Ｖｓに増加する。シリコン層にわずかな圧縮ひずみをかけると、平面内移動度が増加する。例えば横軸の１．０１（点１０４）で、平面内移動度は５×１０2から約１．３×１０3ｃｍ2／Ｖｓに増加する。図５及び図６で、格子空間ｃはシリコン層に対して垂直な方向であり、格子空間ａ0はシリコン層に対して平行な方向である。
【００１９】
図６は、シリコンの３００Ｋでの計算された電子移動度とひずみの図である。図６で縦軸は電子移動度を、横軸はひずみｃ／ａ0を表す。曲線１０８はシリコン層の、層に平行な方向での電子移動度を、曲線１０９は層に垂直なシリコン層の電子移動度を示す。図６でｃ／ａ0が１．００に等しいとき、シリコン層にひずみはない。図６で膨張変形ポテンシャルＸｉｄは＋１．１ｅＶに等しく、１軸変形ポテンシャルＸｉｕは１０．５ｅＶに等しい。曲線１０８に示すように、わずかな引張ひずみをシリコン層にかけると（例えば横軸で０．９９おいて）、電子移動度が約１．３×１０3から点１０７まで増加する。わずかな圧縮ひずみをシリコン層にかけると（横軸で１．０１等）、約１．３×１０3から約１．５×１０3と緩やかに増加するが、横軸で１．０２５等、わずかに大きいひずみをかけると、約１．５×１０3（点１１０）から約１．７×１０3ｃｍ2／Ｖｓに増加する。曲線１０９に示すように、わずかな引張応力によりシリコン層に垂直な電子移動度が減少し、わずかな圧縮ひずみでは、シリコン層に垂直な電子移動度が増加する。従って、上面に平行な移動度の場合、ｃ／ａ0で１％の変化等のわずかなひずみにより、２軸圧縮ひずみ、２軸引張ひずみのいずれも正孔移動度と電子移動度の両方が増加する。図７を参照する。ＳＯＩ基板１１１が示してある。シリコン等のキャリア層１１２の上面上に絶縁層１１３（二酸化シリコン等）が形成される。絶縁層１１３は、酸化ステップの後の酸素のイオン注入によっても形成される。このようなプロセスで採用できるのは、例えばＳＩＭＯＸ（Separation by Implantation of Oxygen：酸素注入による分離）である。単結晶シリコン等の半導体層１１４は、ＳＩＭＯＸプロセスまたは、R．H．Dennardらによる１９９５年１０月３１日付け米国特許番号第５４６２８８３号に述べられている接合とエッチ・バックのプロセスにより形成されるかまたは残される。層１１４は２５０Å乃至５０００Åの厚み、通常は２０００Å以下である。
【００２０】
図８を参照する。マスク１１６が示してあるが、これはシリコンの酸化物や窒化物を含む誘電物質等である。マスク１１６は保護領域を囲む層１１４の酸化中に、マスク１１６のすぐ下の半導体層１１４を保護する役目がある。マスク１１６は、最初に層１１４上に被着され、後でパターンが形成される層等である。上にマスク１１６を持つ半導体層１１４は酸化される。酸化は従来の熱乾燥または湿式酸化手段等による。後者の場合、マスク１１６はシリコンの酸化物や窒化物を含有しうる。酸化はまた、ＳＩＭＯＸプロセスによりＳＯＩウエハを得る場合と同様に、高ドーズに酸素を注入することによっても行える。酸素を注入する場合、マスク１１６に用いられる物質は、実際にはフォトレジストを含む広範囲の物質群が考えられる。
【００２１】
マスク１１６で保護される周囲領域の酸化により、図９に示すように、マスク１１６下のシリコンを囲む二酸化シリコンが膨張する。保護されていない層１１４は完全に酸化されて酸化物層１１８が形成され、層１１４からシリコン領域１１９が残る。マスク１１６はシリコン領域１１９上に残る。二酸化シリコンの容積の膨張は、２のファクタよりわずかに大きく、シリコンの分子量は１２．０５６ｃｍ3を占める。この膨張により、間のシリコン領域１１９に圧縮応力が生じる。ｐチャネル電界効果トランジスタ１２２等の素子は、シリコン領域１１９上に、図１０に示すように、マスク１１６の剥離に続いて前に部分的に、または後に完全に作成することができる。圧縮応力によりシリコン領域１１９で正孔移動度が改良される。応力は領域１１９の４つの側面全てで生じ、よって２軸であり、領域１１９の応力は領域１１９の平面を横切る２つの方向または、その上面に平行に生じる。応力は領域１１９の平面内で２つの直交方向にも考えられる。
【００２２】
シリコン領域１１９の応力の量は、そのアスペクト比（長さ：幅）、面積、２次的には容積、及び酸化されている周囲のシリコンの量の関数である。従って、そのシリコン領域のアスペクト比が３：１であるようなトランジスタ形状では、シリコン領域のアスペクト比が１：１であるようなＦＥＴとは応力が異なる。後者は、周囲の酸化領域が対称である場合は均一な２軸応力を持つ。いずれにしろ応力は、シリコン領域と二酸化シリコン領域を制御することにより制御することができる。通常、ｃ／ａ0の変化が２％未満となる小さい応力が望ましく、シリコンの領域１１９を囲むかなり小さい領域を酸化することによって得られる。領域１１９を囲む小領域の酸化により、分離酸化物の領域は浅いトレンチ分離部を持つｐチャネル素子のそれと同様になる。従って、浅いトレンチ分離部に比べて集積密度が犠牲になることはない。更に重要なことは応力を設計し、非対称にできることである。
【００２３】
図１０を参照する。ｐチャネル電界効果トランジスタ１２２がシリコン領域１１９に形成される。ソース１２３とドレイン１２４はシリコン領域１１９の上面に形成される。ゲート酸化物１２６はシリコン領域１１９上に形成される。ゲート電極１２８はゲート酸化物１２６から形成され、アルミニウムやポリシリコン等である。ゲート電極１２８はリード１２９に接続できる。ソース１２３はリード１３１に、ドレイン１２４はリード１３３に接続できる。ｎチャネル電界効果トランジスタもトランジスタ１２２と同様に図示できる。ｎ型、ｐ型いずれのトランジスタも、周知のＣＭＯＳロジックを形成するために用いられる。
【００２４】
図１１は、詳細は図１２に示しているが、側壁と下部を覆うトレンチ１４２の内側に二酸化シリコン等の誘電層を持つトレンチ１４２に囲まれた半導体アイランド１４１を持つ構造１４０の平面図である。図１２は、図１１の１２−１２に沿った断面図である。図１１で、半導体アイランド１４１のアスペクト比（長さ：幅）は１に等しく、長さは幅に等しい。
【００２５】
図１２に示すように、シリコン、シリコン・ゲルマニウム合金、炭化シリコン、ガリウムひ素、ひ化ガリウム・インジウム、ひ化ガリウム・アルミニウム、リン化インジウム等の基板１４６は上面を持つ。二酸化シリコン等の誘電層１４９は上面上に形成される。半導体層１５０は層１４９上に形成される。層１５０は、基板１４６と同じかまたは異なる物質の単結晶半導体等であり、厚みは約２０００Åである。トレンチ１４２は、層１５０、層１４９及び基板１４６の中に形成できる。
【００２６】
トレンチ１４２はアモルファス・シリコンで埋めることができる。アモルファス・シリコンは後に６００℃乃至７５０℃の範囲の熱処理によりポリシリコン１５３に変換可能である。多結晶シリコンは膨張して、半導体アイランド１４１に圧縮応力を、よって圧縮ひずみをかける。また別にポリシリコン１５３を酸化して二酸化シリコンを形成すると、二酸化シリコンは膨張して半導体アイランド１４１に圧縮力をかける。半導体アイランド１４１の周囲に連続したトレンチを形成する代わりに、複数の離隔した領域をトレンチの経路に沿って形成することもできる。または複数の短いトレンチを半導体アイランド１４１の周囲に形成して、半導体アイランド１４１に２軸圧縮応力をかけることもできる。
【００２７】
図１３は、基板１４６に適した物質等の半導体物質から形成された量子線１５７を持つ量子線素子１５６の平面図である。酸化物領域１５８は半導体層に形成される。図１３で、図１１及び図１２の装置に対応する機能については同様の参照符号を用いている。電極１６１、１６２は、量子線１５７の対応する端部とオーミック・コンタクトを作ることができる。電極１６３は、量子線１５７の中間と電気的に接触可能か、または量子線１５７と電極１６２を絶縁する誘電領域１６４上にゲート電極を提供することができる。
【００２８】
量子線１５７は、アスペクト比の大きい細線により形成できる。例えば０．２μｍ厚のシリコン上の０．４５μｍ線では、線を囲むよう酸化を制御した後に５００Å以下の浅い線が得られる。これらの量子線は次に作り込まれるか、またはプログラムされる応力に応じて、所望の特性をもつように設計できる。
【００２９】
図１４には量子ボックス１７０が示してある。図１４で、図１１及び図１２の装置に対応する機能については同様の参照符号を用いている。半導体アイランド１４１は、半導体層１５０の酸化を周囲で制御することによって形成でき、アスペクト比１：１の構造つまり半導体アイランド１４１が得られる。周囲酸化物領域１７６が半導体アイランド１４１を囲む。
【００３０】
シリコン領域１１９とシリコン層１１４は、基板１４６に適しているとされるもの等、他の半導体化合物に置き換えられることがわかる。
【００３１】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３２】
（１）半導体層のキャリア移動度を高める装置であって、
絶縁基板と、
前記絶縁層上に位置する半導体層と、を含み、
前記半導体層の第１領域は事実上、第２領域を囲み、前記第１領域は、合金化、酸化、沈殿及び反応で構成されるグループから選択され、前記半導体層の物質との合金、酸化物、沈殿物、または化合物が形成されるプロセスにより形成され、前記第１領域の容積は、前記物質の初期容積より大きく、よって前記第２領域は圧縮応力を受け、価電子帯の縮退がとれ、キャリアのバンド・エッジ質量が減少する、
半導体装置。
（２）前記第２領域はｐチャネル電界効果トランジスタを含む、前記（１）記載の半導体装置。
（３）前記第２領域はｎチャネル電界効果トランジスタを含む、前記（１）記載の半導体装置。
（４）複数の第１及び第２の領域を含み、該複数の第２領域の少なくとも１つにｎチャネル電界効果トランジスタが形成される、前記（２）記載の半導体装置。
（５）前記ｐチャネルとｎチャネルのトランジスタの少なくとも１つに相互接続配線を含み、ＣＭＯＳロジックが形成される、前記（４）記載の半導体装置。
（６）絶縁層と、
前記絶縁層上の厚み、長さ及び幅を有し、該幅は５００Å未満である半導体物質のワイヤーと、
前記ワイヤーの幅を圧縮し、よってバンド分離により前記ワイヤーのキャリア移動度が高められる物質の周囲領域と、
を含む、量子ワイヤー。
（７）絶縁層と、
前記絶縁層上の厚み、長さ及び幅を有し、該幅は５００Å未満である半導体物質のアイランドと、
前記アイランドの長さと幅を圧縮し、よってキャリアのバンド分離により前記アイランドのキャリア移動度が高められる物質の周囲領域と、
を含む、量子ボックス。
（８）キャリアのバンド分離が進んだ半導体アイランドを形成する方法であって、
絶縁層を選択するステップと、
前記絶縁層上に半導体アイランドを形成するステップと、
前記半導体アイランドを囲むトレンチを形成し、前記トレンチをアモルファス物質で埋めるステップと、
前記アモルファス物質を結晶物質に変換し、よって前記アモルファス物質が結晶物質へ膨張することにより前記半導体アイランドが２軸圧縮応力を受けるステップと、
を含む、方法。
（９）前記多結晶物質を酸化するステップを含む、前記（３）記載の方法。
【図面の簡単な説明】
【図１】２軸圧縮応力、無応力、及び引張応力を受ける直接バンド・ギャップ半導体の図である。
【図２】（１００）平面で２軸圧縮応力（ひずみ）、無応力、及び引張応力を受けるシリコン等の間接バンド・ギャップ半導体の図である。
【図３】引張ひずみ、無ひずみ、及び圧縮ひずみを受ける上面に平行な＜１１０＞、＜１００＞方向でシリコンの価電子帯についての計算を示す図である。
【図４】引張ひずみ、無ひずみ、及び圧縮ひずみを受ける上面に平行な＜１１１＞、＜００１＞方向でシリコンの価電子帯についての計算を示す図である。
【図５】ひずみを受けるシリコンの正孔移動度についての計算を示す図である。
【図６】ひずみを受けるシリコンの電子移動度についての計算を示す図である。
【図７】図６に示した本発明の実施例を形成するため段階的作製ステージのオプションを示す図である。
【図８】図６に示した本発明の実施例を形成するため段階的作製ステージのオプションを示す図である。
【図９】図６に示した本発明の実施例を形成するため段階的作製ステージのオプションを示す図である。
【図１０】本発明の１実施例を示す図である。
【図１１】本発明の第２実施例の平面図である。
【図１２】図１１の１２−１２に沿った断面図である。
【図１３】本発明の第３実施例の平面図である。
【図１４】本発明の第４実施例の平面図である。
【符号の説明】
１２、１３、１４、１５、１６、１７、２０、２１、２２、２９、３０、３１、３３、３４、３５、３７、３８、３９、５１、５２、５３、５４、５５、５６、５７、５８、５９、６０、６１、６２、６３、６４、６５、６６、６７、６８、８１、８２、８３、８４、８５、８６、８６、８８、８９、９０、９１、９２、９３、９４、９５、９６、９７、９８、１０５、１０８、１０９  曲線
２３、２４、４２、４４、４５、１０３、１０４  点
２６、２７、４１、４３、７０、７１、１００、１０１、１０２  基準線
１１１  ＳＯＩ基板
１１２  キャリア層
１１３  絶縁層
１１４、１５０  半導体層
１１６  マスク
１１８  酸化物層
１１９  シリコン領域
１２２  ｐチャネル電界効果レジスタ
１２３  ソース
１２４  ドレイン
１２６  ゲート酸化物
１２８  ゲート電極
１２９、１３１、１３３  リード
１４０  構造
１４１  半導体アイランド
１４２  トレンチ
１４６  基板
１４９  誘電層
１５３  ポリシリコン
１５６  量子線素子
１５７  量子線
１５８  酸化物領域
１６１、１６２、１６３  電極
１６４  誘電領域
１７０  量子ボックス
１７６  周囲酸化物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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