(57)【特許請求の範囲】
【請求項１】
第一導電型の第一半導体層と、
前記第一半導体層上に形成された第二導電型の第二半導体層と、
前記第二半導体層の表面に形成された複数の第一導電型のベース層と、
前記各ベース層の表面にそれぞれ形成された複数の第二導電型のエミッタ層と、
前記各ベース層の表面であって、前記エミッタ層と前記第二半導体層との間に形成されるチャネル領域と、
相互に隣接する二つの前記ベース層間の前記第二半導体層の表面に形成された第一導電型の補助ベース層と、
前記補助ベース層と前記二つのベース層との間の前記第二半導体層及び前記チャネル領域上にゲート絶縁膜を介してそれぞれ形成されたゲート電極と、
前記ベース層及び前記エミッタ層上に接続されたエミッタ電極と、
前記第一半導体層に接続されたコレクタ電極と、
を備えていることを特徴とする半導体装置。
【請求項２】
第一導電型の第一半導体層と、
前記第一半導体層上に形成された第二導電型の第二半導体層と、
前記第二半導体層の表面に形成された複数の第一導電型のベース層と、
前記各ベース層の表面にそれぞれ形成された複数の第二導電型のエミッタ層と、
前記各ベース層の表面であって、前記エミッタ層と前記第二半導体層との間に形成されるチャネル領域と、
相互に隣接する二つの前記ベース層間の前記第二半導体層の表面に形成され、前記第二半導体層の表面からの深さが前記ベース層とほぼ同じである第一導電型の補助ベース層と、
前記補助ベース層と前記二つのベース層との間の前記第二半導体層及び前記チャネル領域上にゲート絶縁膜を介してそれぞれ形成されたゲート電極と、
前記ベース層及び前記エミッタ層上に接続されたエミッタ電極と、
前記第一半導体層に接続されたコレクタ電極と、
を備えていることを特徴とする半導体装置。
【請求項３】
第一導電型の第一半導体層と、
前記第一半導体層上に形成された第二導電型の第二半導体層と、
前記第二半導体層の表面に形成された複数の第一導電型のベース層と、
前記各ベース層の表面にそれぞれ形成された複数の第二導電型のエミッタ層と、
前記各ベース層の表面であって、前記エミッタ層と前記第二半導体層との間に形成されるチャネル領域と、
相互に隣接する二つの前記ベース層間の前記第二半導体層の表面に形成された複数の第一導電型の補助ベース層と、
前記補助ベース層と前記二つのベース層との間の前記第二半導体層及び前記チャネル領域上にゲート絶縁膜を介してそれぞれ形成されたゲート電極と、
前記ベース層及び前記エミッタ層上に接続されたエミッタ電極と、
前記第一半導体層に接続されたコレクタ電極と、
を備えていることを特徴とする半導体装置。
【請求項４】
第一導電型の第一半導体層と、
前記第一半導体層上に形成された第二導電型の第二半導体層と、
前記第二半導体層の表面に形成された複数の第一導電型のベース層と、
前記各ベース層の表面にそれぞれ形成された複数の第二導電型のエミッタ層と、
前記各ベース層の表面であって、前記エミッタ層と前記第二半導体層との間に形成されるチャネル領域と、
相互に隣接する二つの前記ベース層間の前記第二半導体層の表面に形成された複数の第一導電型の補助ベース層と、
前記補助ベース層と前記二つのベース層との間の前記第二半導体層及び前記チャネル領域上、並びに、相互に隣接する二つの前記補助ベース層間の前記第二半導体層上にゲート絶縁膜を介してそれぞれ形成されたゲート電極と、
前記ベース層及び前記エミッタ層上に接続されたエミッタ電極と、
前記第一半導体層に接続されたコレクタ電極と、
を備えていることを特徴とする半導体装置。
【請求項５】
第一導電型の第一半導体層と、
前記第一半導体層上に形成された第二導電型の第二半導体層と、
前記第二半導体層の表面に形成された複数の第一導電型のベース層と、
前記各ベース層の表面にそれぞれ形成された複数の第二導電型のエミッタ層と、
前記各ベース層の表面であって、前記エミッタ層と前記第二半導体層との間に形成されるチャネル領域と、
相互に隣接する二つの前記ベース層間の前記第二半導体層の表面に形成された複数の第一導電型の補助ベース層と、
前記補助ベース層と前記二つのベース層との間の前記第二半導体層及び前記チャネル領域上にゲート絶縁膜を介してそれぞれ形成されたゲート電極と、
前記ベース層及び前記エミッタ層上に接続され、かつ、相互に隣接する二つの前記補助ベース層間の前記第二半導体層上に前記ゲート絶縁膜を介して形成されたエミッタ電極と、
前記第一半導体層に接続されたコレクタ電極と、
を備えていることを特徴とする半導体装置。
【請求項６】
前記補助ベース層は、前記第二半導体層の表面からの深さが前記ベース層とほぼ同じであることを特徴とする請求項３乃至５のいずれかに記載の半導体装置。
【請求項７】
前記第二半導体層は、均一な不純物濃度を有するものであることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
前記エミッタ電極は前記ベース層及び前記エミッタ層に、前記コレクタ電極は前記第一半導体層に、それぞれオーミックコンタクトして形成されていることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項９】
前記補助ベース層の電位は、浮遊電位であることを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
【請求項１０】
前記補助ベース層と前記ベース層とは、拡散層により部分的に接続されていることを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に、プレーナゲート型絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）に関する。
【０００２】
【従来の技術】
電力用半導体素子における低損失化の市場要求は強く、電圧駆動により大電力を制御することができるＩＧＢＴのさらなる低オン電圧化が求められている。
【０００３】
図７は、従来の典型的なプレーナゲート型ＩＧＢＴの断面構造図である。
【０００４】
従来の典型的なプレーナゲート型ＩＧＢＴは、ｐ＋型シリコン基板１１と、ｐ＋型シリコン基板１１上に形成された低不純物濃度の高抵抗ｎ−型層１２と、ｎ−型層１２の表面近傍部に所定間隔ごとに形成された複数のｐ型ベース層１３と、各ｐ型ベース層１３の両端部近傍の表面近傍部にそれぞれ形成されたｎ＋型エミッタ層１４と、各ｐ型ベース層１３の両端部に形成されたチャネル領域１５と、ｎ−型層１２の表面近傍部を介して隣接する二つのチャネル領域１５の一方から他方までの領域上に形成されたゲート絶縁膜１６と、ゲート絶縁膜１６上に形成されたゲート電極１７と、ゲート電極１７を被覆してゲート絶縁膜１６上の領域に形成された絶縁膜２１と、ゲート絶縁膜１６により被覆された部分以外のｐ型ベース層１３及びｎ＋型エミッタ層１４の表面にオーミックコンタクトして形成されたエミッタ電極１８と、ｐ＋型シリコン基板１１の裏面にオーミックコンタクトして形成されたコレクタ電極１９とを備えている。
【０００５】
図７に示した従来の典型的なプレーナゲート型ＩＧＢＴの製造方法は、以下の通りである。
【０００６】
最初に、ｐ＋型シリコン基板１１上に、低不純物濃度の高抵抗ｎ−型層１２をエピタキシャル成長により形成する。
【０００７】
ｎ−型層１２の形成後、ｎ−型層１２の表面近傍部に、所定間隔ごとに複数のｐ型ベース層１３を、ＤＳＡ（Diffusion Self Align）法による不純物拡散によって形成する。さらに、各ｐ型ベース層１３の両端部近傍の表面近傍部にｎ＋型エミッタ層１４を、同じくＤＳＡ法による不純物拡散によってそれぞれ形成する。即ち、ｐ型ベース層１３を拡散形成するために使用した拡散開口を、そのままｎ＋型エミッタ層１４を拡散形成するための拡散開口の一部として使用して二重拡散することにより、各ｐ型ベース層１３の両端部にチャネル領域１５を自己整合的に残存させた状態でｎ＋型エミッタ層１４が形成される。
【０００８】
ｐ型ベース層１３及びｎ＋型エミッタ層１４、チャネル領域１５の形成後、ｎ−型層１２の表面近傍部を介して隣接する二つのチャネル領域１５上にゲート絶縁膜１６を形成し、ゲート絶縁膜１６上にポリシリコン又はアルミニウムによりゲート電極１７を形成する。さらに、ゲート電極１７を被覆する絶縁膜２１を、ゲート絶縁膜１６上の領域に形成する。
【０００９】
ゲート絶縁膜１６及びゲート電極１７、絶縁膜２１の形成後、ゲート絶縁膜１６により被覆された部分以外のｐ型ベース層１３及びｎ＋型エミッタ層１４の表面にオーミックコンタクトするエミッタ電極１８を、アルミニウム等の金属の蒸着又はスパッタリングにより形成する。
【００１０】
さらに、ｐ＋型シリコン基板１１の裏面にオーミックコンタクトするコレクタ電極１９をバナジウム−ニッケル−金（Ｖ−Ｎｉ−Ａｕ）等の金属の蒸着又はスパッタリングにより形成すると、図７に示した従来の典型的なプレーナゲート型ＩＧＢＴが完成する。
【００１１】
ＩＧＢＴについては、従来より種々のタイプのものが開発されてきているが、例えば、順方向電圧を低減させることを目的として、陰極側の少数キャリア密度を高めるために、ベース領域の周りに遮蔽領域を導入したＩＧＢＴが提案されている（例えば、特許文献１参照）。
【００１２】
【特許文献１】
特表２０００−５０９９１６号公報
【００１３】
【発明が解決しようとする課題】
ＩＧＢＴの低オン電圧化は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と同様に、主として、微細加工技術によりユニットセルを縮小してチャネル抵抗を低減することにより達成されてきた。
【００１４】
しかし、少数キャリア素子であるＩＧＢＴにおいては、ゲート電極１７の幅を拡大した方が、単位面積当りのエミッタコンタクト面積が縮小し、ｐ＋型シリコン基板１１からｎ−型層１２中に注入されたホールが必要以上に排出されず、且つ、ゲート電極１７下部に発生する電子蓄積層を電荷中性条件に従って補うように正孔のキャリア密度を高められて、この領域での抵抗が低減され、結果的により低オン電圧化が図られることが知られている。
【００１５】
図８は、ゲート電極幅を拡大したプレーナゲート型ＩＧＢＴの断面構造図である。このプレーナゲート型ＩＧＢＴは、ゲート電極幅が拡大されている点を除くと、その構造及び製造方法は、図７に示したプレーナゲート型ＩＧＢＴの構造及び製造方法と全く同様である。
【００１６】
図９（ａ）、（ｂ）は、それぞれ、図７及び図８に示した従来のプレーナゲート型ＩＧＢＴの断面構造図中の線ＹＹ’に沿ったキャリア分布を示したグラフである。
【００１７】
上述のように、プレーナゲート型ＩＧＢＴのゲート電極１７の幅を広くとると、低オン電圧化を図ることができる。
【００１８】
しかしながら、ゲート電極１７の幅を広くしすぎると、阻止状態においてｐ型ベース層１３とｎ−型層１２とのｐｎ接合に発生する空乏層が、ｎ−型層１２を介して隣接するｐ型ベース層１３とｐ型ベース層１３との間でピンチオフすることができず、電界強度が高まってしまう。この現象は、図９（ｂ）のグラフにおけるＹ側のキャリア密度が図９（ａ）のグラフに比較して高くなっている点に現れている。そして、その結果、耐圧の低下を招くこととなるので、ゲート電極の幅を極端に広くすることはできない。ゲート電極幅の拡大は、例えば、６００Ｖの耐圧を得るために３６μｍ程度、１２００Ｖの耐圧を得るために５６μｍ程度にするのが限界である。
【００１９】
また、ゲート電極幅を広くすると、入力容量Ｃies、帰還容量Ｃresが増加し、その結果、スイッチング時間が増大したり、負荷短絡時におけるコレクタ電流、コレクタ電圧及びゲート電圧が発振しやすくなって場合によっては発振破壊に至ったりするという問題も発生しうる。
【００２０】
本発明は上記問題点に鑑みてなされたもので、その目的は、耐圧の低下、入力容量Ｃies及び帰還容量Ｃresの増加、負荷短絡時における発振の発生を回避しながら、容易且つ効果的に低オン電圧及び高速スイッチング特性を実現できる構成のプレーナゲート型ＩＧＢＴを提供することである。
【００２１】
【課題を解決するための手段】
本発明に係る半導体装置の一態様によれば、
第一導電型の第一半導体層と、
上記第一半導体層上に形成された第二導電型の第二半導体層と、
上記第二半導体層の表面に形成された複数の第一導電型のベース層と、
上記各ベース層の表面にそれぞれ形成された複数の第二導電型のエミッタ層と、
上記各ベース層の表面であって、上記エミッタ層と上記第二半導体層との間に形成されるチャネル領域と、
相互に隣接する二つの上記ベース層間の上記第二半導体層の表面に形成された第一導電型の補助ベース層と、
上記補助ベース層と上記二つのベース層との間の上記第二半導体層及び上記チャネル領域上にゲート絶縁膜を介してそれぞれ形成されたゲート電極と、
上記ベース層及び上記エミッタ層上に接続されたエミッタ電極と、
上記第一半導体層に接続されたコレクタ電極と、
を備えていることを特徴とする。
【００２２】
本発明に係る半導体装置の別の態様によれば、
第一導電型の第一半導体層と、
上記第一半導体層上に形成された第二導電型の第二半導体層と、
上記第二半導体層の表面に形成された複数の第一導電型のベース層と、
上記各ベース層の表面にそれぞれ形成された複数の第二導電型のエミッタ層と、
上記各ベース層の表面であって、上記エミッタ層と上記第二半導体層との間に形成されるチャネル領域と、
相互に隣接する二つの上記ベース層間の上記第二半導体層の表面に形成され、上記第二半導体層の表面からの深さが上記ベース層とほぼ同じである第一導電型の補助ベース層と、
上記補助ベース層と上記二つのベース層との間の上記第二半導体層及び上記チャネル領域上にゲート絶縁膜を介してそれぞれ形成されたゲート電極と、
上記ベース層及び上記エミッタ層上に接続されたエミッタ電極と、
上記第一半導体層に接続されたコレクタ電極と、
を備えていることを特徴とする。
【００２３】
本発明に係る半導体装置の別の態様によれば、
第一導電型の第一半導体層と、
上記第一半導体層上に形成された第二導電型の第二半導体層と、
上記第二半導体層の表面に形成された複数の第一導電型のベース層と、
上記各ベース層の表面にそれぞれ形成された複数の第二導電型のエミッタ層と、
上記各ベース層の表面であって、上記エミッタ層と上記第二半導体層との間に形成されるチャネル領域と、
相互に隣接する二つの上記ベース層間の上記第二半導体層の表面に形成された複数の第一導電型の補助ベース層と、
上記補助ベース層と上記二つのベース層との間の上記第二半導体層及び上記チャネル領域上にゲート絶縁膜を介してそれぞれ形成されたゲート電極と、
上記ベース層及び上記エミッタ層上に接続されたエミッタ電極と、
上記第一半導体層に接続されたコレクタ電極と、
を備えていることを特徴とする。
【００２４】
本発明に係る半導体装置の別の態様によれば、
第一導電型の第一半導体層と、
上記第一半導体層上に形成された第二導電型の第二半導体層と、
上記第二半導体層の表面に形成された複数の第一導電型のベース層と、
上記各ベース層の表面にそれぞれ形成された複数の第二導電型のエミッタ層と、
上記各ベース層の表面であって、上記エミッタ層と上記第二半導体層との間に形成されるチャネル領域と、
相互に隣接する二つの上記ベース層間の上記第二半導体層の表面に形成された複数の第一導電型の補助ベース層と、
上記補助ベース層と上記二つのベース層との間の上記第二半導体層及び上記チャネル領域上、並びに、相互に隣接する二つの上記補助ベース層間の上記第二半導体層上にゲート絶縁膜を介してそれぞれ形成されたゲート電極と、
上記ベース層及び上記エミッタ層上に接続されたエミッタ電極と、
上記第一半導体層に接続されたコレクタ電極と、
を備えていることを特徴とする。
【００２５】
本発明に係る半導体装置の別の態様によれば、
第一導電型の第一半導体層と、
上記第一半導体層上に形成された第二導電型の第二半導体層と、
上記第二半導体層の表面に形成された複数の第一導電型のベース層と、
上記各ベース層の表面にそれぞれ形成された複数の第二導電型のエミッタ層と、
上記各ベース層の表面であって、上記エミッタ層と上記第二半導体層との間に形成されるチャネル領域と、
相互に隣接する二つの上記ベース層間の上記第二半導体層の表面に形成された複数の第一導電型の補助ベース層と、
上記補助ベース層と上記二つのベース層との間の上記第二半導体層及び上記チャネル領域上にゲート絶縁膜を介してそれぞれ形成されたゲート電極と、
上記ベース層及び上記エミッタ層上に接続され、かつ、相互に隣接する二つの上記補助ベース層間の上記第二半導体層上に上記ゲート絶縁膜を介して形成されたエミッタ電極と、
上記第一半導体層に接続されたコレクタ電極と、
を備えていることを特徴とする。
【００２８】
【発明の実施の形態】
以下、本発明に係る半導体装置の実施の形態について、図面を参照しながら説明する。
【００２９】
図１は、本発明の第一の実施の形態に係る半導体装置の断面構造図である。
【００３０】
本発明の第一の実施の形態に係る半導体装置は、ｐ＋型シリコン基板１１と、ｐ＋型シリコン基板１１上に形成された低不純物濃度の高抵抗ｎ−型層１２と、ｎ−型層１２の表面近傍部に所定間隔ごとに形成された複数のｐ型ベース層１３と、各ｐ型ベース層１３の両端部近傍の表面近傍部にそれぞれ形成されたｎ＋型エミッタ層１４と、各ｐ型ベース層１３の両端部に形成されたチャネル領域１５と、ｎ−型層１２の表面近傍部を介して隣接する二つのチャネル領域１５の間のｎ−型層１２の表面近傍部に、上記二つのチャネル領域１５から離隔して形成されたｐ型補助ベース層２０と、上記二つのチャネル領域１５の一方から他方までの領域上に形成されたゲート絶縁膜１６と、上記二つのチャネル領域１５の一方からｐ型補助ベース層２０の一端までの領域におけるゲート絶縁膜１６上、及び、ｐ型補助ベース層２０の他端から上記二つのチャネル領域１５の他方までの領域におけるゲート絶縁膜１６上にそれぞれ形成されたゲート電極１７と、各ゲート電極１７を被覆してゲート絶縁膜１６上の領域に形成された絶縁膜２１と、ゲート絶縁膜１６により被覆された部分以外のｐ型ベース層１３及びｎ＋型エミッタ層１４の表面にオーミックコンタクトして形成されたエミッタ電極１８と、ｐ＋型シリコン基板１１の裏面にオーミックコンタクトして形成されたコレクタ電極１９とを備えている。
【００３１】
本発明の第一の実施の形態に係る半導体装置は、ｎ−型層１２の表面近傍部を介して隣接する二つのチャネル領域１５の間のｎ−型層１２の表面近傍部に、上記二つのチャネル領域１５から離隔してｐ型補助ベース層２０を形成し、且つ、上記二つのチャネル領域１５の一方からｐ型補助ベース層２０の一端までの領域におけるゲート絶縁膜１６上、及び、ｐ型補助ベース層２０の他端から上記二つのチャネル領域１５の他方までの領域におけるゲート絶縁膜１６上にそれぞれゲート電極１７を形成した点に特徴があるものである。
【００３２】
ｐ型補助ベース層２０は、ｎ−型層１２の表面からの深さが、ｐ型ベース層１３とほぼ同じになるように形成されている。また、ｐ型補助ベース層２０は、電位的に浮遊電位となるようにするか、又は、大きな拡散抵抗を持つようにする。即ち、ｐ型補助ベース層２０に対していかなる電極もコンタクトしないようにするか、又は、ｐ型補助ベース層２０とｐ型ベース層１３とを部分的に拡散層により繋げるようにする。尚、ｎ−型層１２は、実質的に均一な不純物濃度を有している。
【００３３】
本発明の第一の実施の形態に係る半導体装置においては、上述のようなｐ型補助ベース層２０を形成することにより、ゲート電極１７の幅を拡大することなく、単位面積あたりのエミッタコンタクト面積を縮小することができ、ｐ＋型シリコン基板１１からｎ−型層１２へ注入されたホールが必要以上に排出されなくなり、ｐ型補助ベース層２０直下の正孔のキャリア密度を高めることができる。その結果、プレーナゲート型ＩＧＢＴにおいて、耐圧の低下、入力容量Ｃies及び帰還容量Ｃresの増加、負荷短絡時における発振の発生を回避しながら、容易且つ効果的に低オン電圧及び高速スイッチング特性を実現することができる。
【００３４】
上記本発明の第一の実施の形態に係る半導体装置の製造方法について、１２００Ｖ系素子の場合を例として説明する。
【００３５】
最初に、ｐ＋型シリコン基板１１上に、低不純物濃度の高抵抗ｎ−型層１２をエピタキシャル成長により厚さ２００μｍ程度に形成する。尚、前述のように、ｎ−型層１２の不純物濃度は、実質的に均一になるようにする。
【００３６】
ｎ−型層１２の形成後、ｎ−型層１２表面にゲート絶縁膜１６を厚さ０．１μｍ程度に形成し、さらに、ゲート絶縁膜１６上にポリシリコンゲート電極１７を厚さ０．５μｍ程度に堆積する。
【００３７】
ポリシリコンゲート電極１７の堆積後、ポリシリコンゲート電極１７を部分的に開口除去し、開口されたポリシリコンゲート電極１７をマスク材としてホウ素（Ｂ）イオン注入を行い、熱拡散によりｐ型ベース層１３及びｐ型補助ベース層２０を深さ４μｍ程度に形成する。ｐ型補助ベース層２０に対しては、いかなる電極もコンタクトしないようにするか、又は、ｐ型補助ベース層２０とｐ型ベース層１３とを部分的に拡散層により繋げるようにする。これにより、ｐ型補助ベース層２０が、電位的に浮遊電位となるか、又は、大きな拡散抵抗を持つこととなる。ｐ型ベース層１３及びｐ型補助ベース層２０は、同一工程により同時に形成されているので、ｎ−型層１２の表面からの深さは、ほぼ同じになる。
【００３８】
ｐ型ベース層１３及びｐ型補助ベース層２０の形成後、ｐ型ベース層１３の両端部近傍にのみｎ＋型エミッタ層１４が形成されるようにレジストコート及びパターニングを行い、砒素（Ａｓ）イオン注入を行った後、熱拡散によってｎ＋型エミッタ層１４を深さ０．３μｍ程度に形成する。即ち、ｐ型ベース層１３の端部にのみ自己整合的にチャネル領域１５を残存させた状態でｎ＋型エミッタ層１４が形成される。
【００３９】
ｎ＋型エミッタ層１４及びチャネル領域１５の形成後、ｐ型補助ベース層２０の一端に対しｎ−型層１２の表面近傍部を介して隣接するチャネル領域１５からｐ型補助ベース層２０の当該一端までの領域におけるゲート絶縁膜１６上、及び、ｐ型補助ベース層２０の他端に対しｎ−型層１２の表面近傍部を介して隣接するチャネル領域１５からｐ型補助ベース層２０の当該他端までの領域におけるゲート絶縁膜１６上に、ポリシリコン又はアルミニウムによりゲート電極１７をそれぞれ形成する。
【００４０】
尚、１２００Ｖ系素子の場合、ゲート電極１７、ｐ型ベース層１３及びｐ型補助ベース層２０の幅の一例を挙げると、例えば、ゲート電極１７の幅は６μｍ程度、ｐ型ベース層１３の幅は６μｍ程度、ｐ型補助ベース層２０の幅は７０μｍ程度である。
【００４１】
ゲート電極１７の形成後、ゲート絶縁膜１６上の領域に、各ゲート電極１７を被覆する絶縁膜２１を形成する。
【００４２】
絶縁膜２１の形成後、ゲート絶縁膜１６により被覆された部分以外のｐ型ベース層１３及びｎ＋型エミッタ層１４の表面にオーミックコンタクトするエミッタ電極１８を、アルミニウム等の金属の蒸着又はスパッタリングにより形成する。
【００４３】
さらに、ｐ＋型シリコン基板１１の裏面にオーミックコンタクトするコレクタ電極１９をバナジウム−ニッケル−金（Ｖ−Ｎｉ−Ａｕ）等の金属の蒸着又はスパッタリングにより形成すると、図１に示す本発明の第一の実施の形態に係る半導体装置、即ち、プレーナゲート型ＩＧＢＴが完成する。
【００４４】
以上のように、本発明の第一の実施の形態に係る半導体装置は、パターン設計により容易且つ効果的に、プレーナゲート型ＩＧＢＴにおいて、耐圧の低下、入力容量Ｃies及び帰還容量Ｃresの増加、負荷短絡時における発振の発生を回避しながら、低オン電圧及び高速スイッチング特性を実現することができる。
【００４５】
図２は、本発明の第二の実施の形態に係る半導体装置の断面構造図である。
【００４６】
本発明の第二の実施の形態に係る半導体装置は、ｐ＋型シリコン基板１１と、ｐ＋型シリコン基板１１上に形成された低不純物濃度の高抵抗ｎ−型層１２と、ｎ−型層１２の表面近傍部に所定間隔ごとに形成された複数のｐ型ベース層１３と、各ｐ型ベース層１３の両端部近傍の表面近傍部にそれぞれ形成されたｎ＋型エミッタ層１４と、各ｐ型ベース層１３の両端部に形成されたチャネル領域１５と、ｎ−型層１２の表面近傍部を介して隣接する二つのチャネル領域１５の間のｎ−型層１２の表面近傍部に、上記二つのチャネル領域１５から離隔し且つ複数に分割されて形成されたｐ型補助ベース層２０と、上記二つのチャネル領域１５の一方から他方までの領域上に形成されたゲート絶縁膜１６と、複数のｐ型補助ベース層２０のうち両端のｐ型補助ベース層２０の一方の一端に対しｎ−型層１２の表面近傍部を介して隣接するチャネル領域１５からｐ型補助ベース層２０の当該一方の当該一端までの領域におけるゲート絶縁膜１６上、及び、複数のｐ型補助ベース層２０のうち両端のｐ型補助ベース層２０の他方の一端に対しｎ−型層１２の表面近傍部を介して隣接するチャネル領域１５からｐ型補助ベース層２０の当該他方の当該一端までの領域におけるゲート絶縁膜１６上にそれぞれ形成されたゲート電極１７と、各ゲート電極１７を被覆してゲート絶縁膜１６上の領域に形成された絶縁膜２１と、ゲート絶縁膜１６により被覆された部分以外のｐ型ベース層１３及びｎ＋型エミッタ層１４の表面にオーミックコンタクトして形成されたエミッタ電極１８と、ｐ＋型シリコン基板１１の裏面にオーミックコンタクトして形成されたコレクタ電極１９とを備えている。
【００４７】
本発明の第二の実施の形態に係る半導体装置は、ｐ型補助ベース層２０が複数に分割されて形成されている点のみ、本発明の第一の実施の形態に係る半導体装置と異なっているが、その他の構成は総て本発明の第一の実施の形態に係る半導体装置と同様である。
【００４８】
本発明の第二の実施の形態に係る半導体装置によっても、本発明の第一の実施の形態に係る半導体装置と同様の効果を得ることができる。
【００４９】
図３は、本発明の第三の実施の形態に係る半導体装置の断面構造図である。
【００５０】
本発明の第三の実施の形態に係る半導体装置は、ｐ＋型シリコン基板１１と、ｐ＋型シリコン基板１１上に形成された低不純物濃度の高抵抗ｎ−型層１２と、ｎ−型層１２の表面近傍部に所定間隔ごとに形成された複数のｐ型ベース層１３と、各ｐ型ベース層１３の両端部近傍の表面近傍部にそれぞれ形成されたｎ＋型エミッタ層１４と、各ｐ型ベース層１３の両端部に形成されたチャネル領域１５と、ｎ−型層１２の表面近傍部を介して隣接する二つのチャネル領域１５の間のｎ−型層１２の表面近傍部に、上記二つのチャネル領域１５から離隔し且つ複数に分割されて形成されたｐ型補助ベース層２０と、上記二つのチャネル領域１５の一方から他方までの領域上に形成されたゲート絶縁膜１６と、複数のｐ型補助ベース層２０のうち両端のｐ型補助ベース層２０の一方の一端に対しｎ−型層１２の表面近傍部を介して隣接するチャネル領域１５からｐ型補助ベース層２０の当該一方の当該一端までの領域におけるゲート絶縁膜１６上、及び、複数のｐ型補助ベース層２０のうち両端のｐ型補助ベース層２０の他方の一端に対しｎ−型層１２の表面近傍部を介して隣接するチャネル領域１５からｐ型補助ベース層２０の当該他方の当該一端までの領域におけるゲート絶縁膜１６上、並びに、複数のｐ型補助ベース層２０の分割箇所に端部が位置する二つのｐ型補助ベース層２０の一方の当該端部から他方の当該端部までの領域におけるゲート絶縁膜１６上にそれぞれ形成されたゲート電極１７と、各ゲート電極１７を被覆してゲート絶縁膜１６上の領域に形成された絶縁膜２１と、ゲート絶縁膜１６により被覆された部分以外のｐ型ベース層１３及びｎ＋型エミッタ層１４の表面にオーミックコンタクトして形成されたエミッタ電極１８と、ｐ＋型シリコン基板１１の裏面にオーミックコンタクトして形成されたコレクタ電極１９とを備えている。
【００５１】
本発明の第三の実施の形態に係る半導体装置は、複数のｐ型補助ベース層２０の分割箇所に端部が位置する二つのｐ型補助ベース層２０の一方の当該端部から他方の当該端部までの領域におけるゲート絶縁膜１６上にもゲート電極１７が形成されている点のみ、本発明の第二の実施の形態に係る半導体装置と異なっているが、その他の構成は総て本発明の第二の実施の形態に係る半導体装置と同様である。
【００５２】
本発明の第三の実施の形態に係る半導体装置によっても、本発明の第二の実施の形態に係る半導体装置と同様の効果、即ち、本発明の第一の実施の形態に係る半導体装置と同様の効果を得ることができる。
【００５３】
図４は、本発明の第四の実施の形態に係る半導体装置の断面構造図である。
【００５４】
本発明の第四の実施の形態に係る半導体装置は、ｐ＋型シリコン基板１１と、ｐ＋型シリコン基板１１上に形成された低不純物濃度の高抵抗ｎ−型層１２と、ｎ−型層１２の表面近傍部に所定間隔ごとに形成された複数のｐ型ベース層１３と、各ｐ型ベース層１３の両端部近傍の表面近傍部にそれぞれ形成されたｎ＋型エミッタ層１４と、各ｐ型ベース層１３の両端部に形成されたチャネル領域１５と、ｎ−型層１２の表面近傍部を介して隣接する二つのチャネル領域１５の間のｎ−型層１２の表面近傍部に、上記二つのチャネル領域１５から離隔し且つ複数に分割されて形成されたｐ型補助ベース層２０と、上記二つのチャネル領域１５の一方から他方までの領域上に形成されたゲート絶縁膜１６と、複数のｐ型補助ベース層２０のうち両端のｐ型補助ベース層２０の一方の一端に対しｎ−型層１２の表面近傍部を介して隣接するチャネル領域１５からｐ型補助ベース層２０の当該一方の当該一端までの領域におけるゲート絶縁膜１６上、及び、複数のｐ型補助ベース層２０のうち両端のｐ型補助ベース層２０の他方の一端に対しｎ−型層１２の表面近傍部を介して隣接するチャネル領域１５からｐ型補助ベース層２０の当該他方の当該一端までの領域におけるゲート絶縁膜１６上にそれぞれ形成されたゲート電極１７と、各ゲート電極１７を被覆してゲート絶縁膜１６上の領域に形成された絶縁膜２１と、ゲート絶縁膜１６により被覆された部分以外のｐ型ベース層１３及びｎ＋型エミッタ層１４の表面にオーミックコンタクトして形成され、且つ、複数のｐ型補助ベース層２０の分割箇所に端部が位置する二つのｐ型補助ベース層２０の一方の当該端部から他方の当該端部までの領域におけるゲート絶縁膜１６上に形成されたエミッタ電極１８と、ｐ＋型シリコン基板１１の裏面にオーミックコンタクトして形成されたコレクタ電極１９とを備えている。
【００５５】
本発明の第四の実施の形態に係る半導体装置は、複数のｐ型補助ベース層２０の分割箇所に端部が位置する二つのｐ型補助ベース層２０の一方の当該端部から他方の当該端部までの領域におけるゲート絶縁膜１６上に、ゲート電極１７ではなくエミッタ電極１８が形成されている点のみ、本発明の第三の実施の形態に係る半導体装置と異なっているが、その他の構成は総て本発明の第三の実施の形態に係る半導体装置と同様である。
【００５６】
本発明の第四の実施の形態に係る半導体装置によっても、本発明の第三の実施の形態に係る半導体装置と同様の効果、即ち、本発明の第一の実施の形態に係る半導体装置と同様の効果を得ることができる。
【００５７】
図５は、本発明の第五の実施の形態に係る半導体装置の断面構造図である。
【００５８】
本発明の第五の実施の形態に係る半導体装置は、ｐ＋型シリコン基板１１と、ｐ＋型シリコン基板１１上に形成された低不純物濃度の高抵抗ｎ−型層１２と、ｎ−型層１２の表面近傍部に所定間隔ごとに形成された複数のｐ型ベース層１３と、各ｐ型ベース層１３の両端部近傍の表面近傍部にそれぞれ形成されたｎ＋型エミッタ層１４と、各ｐ型ベース層１３の両端部に形成されたチャネル領域１５と、ｎ−型層１２の表面近傍部を介して隣接する二つのチャネル領域１５の間のｎ−型層１２の表面近傍部に、上記二つのチャネル領域１５から離隔して形成されたｐ型補助ベース層２０と、上記二つのチャネル領域１５の一方から他方までの領域上に形成されたゲート絶縁膜１６と、上記二つのチャネル領域１５の一方から他方までの領域におけるゲート絶縁膜１６上に形成されたゲート電極１７と、各ゲート電極１７を被覆してゲート絶縁膜１６上の領域に形成された絶縁膜２１と、ゲート絶縁膜１６により被覆された部分以外のｐ型ベース層１３及びｎ＋型エミッタ層１４の表面にオーミックコンタクトして形成されたエミッタ電極１８と、ｐ＋型シリコン基板１１の裏面にオーミックコンタクトして形成されたコレクタ電極１９とを備えている。
【００５９】
本発明の第五の実施の形態に係る半導体装置は、ゲート電極１７が二つのチャネル領域１５の一方から他方までの領域におけるゲート絶縁膜１６上に連続的に形成されている点のみ、本発明の第一の実施の形態に係る半導体装置と異なっているが、その他の構成は総て本発明の第一の実施の形態に係る半導体装置と同様である。
【００６０】
本発明の第五の実施の形態に係る半導体装置によっても、本発明の第一の実施の形態に係る半導体装置と同様の効果を得ることができるとともに、本発明の第五の実施の形態に係る半導体装置の構造においては、素子内のゲート抵抗が低減され、より高速のスイッチング動作を実現することができる。
【００６１】
図６は、本発明の第六の実施の形態に係る半導体装置の断面構造図である。
【００６２】
本発明の第六の実施の形態に係る半導体装置は、ｐ＋型シリコン基板１１と、ｐ＋型シリコン基板１１上に形成された低不純物濃度の高抵抗ｎ−型層１２と、ｎ−型層１２の表面近傍部に所定間隔ごとに形成された複数のｐ型ベース層１３と、各ｐ型ベース層１３の両端部近傍の表面近傍部にそれぞれ形成されたｎ＋型エミッタ層１４と、各ｐ型ベース層１３の両端部に形成されたチャネル領域１５と、ｎ−型層１２の表面近傍部を介して隣接する二つのチャネル領域１５の間のｎ−型層１２の表面近傍部に、上記二つのチャネル領域１５から離隔し且つ複数に分割されて形成されたｐ型補助ベース層２０と、上記二つのチャネル領域１５の一方から他方までの領域上に形成されたゲート絶縁膜１６と、上記二つのチャネル領域１５の一方から他方までの領域におけるゲート絶縁膜１６上に形成されたゲート電極１７と、各ゲート電極１７を被覆してゲート絶縁膜１６上の領域に形成された絶縁膜２１と、ゲート絶縁膜１６により被覆された部分以外のｐ型ベース層１３及びｎ＋型エミッタ層１４の表面にオーミックコンタクトして形成されたエミッタ電極１８と、ｐ＋型シリコン基板１１の裏面にオーミックコンタクトして形成されたコレクタ電極１９とを備えている。
【００６３】
本発明の第六の実施の形態に係る半導体装置は、ゲート電極１７が二つのチャネル領域１５の一方から他方までの領域におけるゲート絶縁膜１６上に連続的に形成されている点のみ、本発明の第二の実施の形態に係る半導体装置と異なっているが、その他の構成は総て本発明の第二の実施の形態に係る半導体装置と同様である。
【００６４】
本発明の第六の実施の形態に係る半導体装置によっても、本発明の第二の実施の形態に係る半導体装置と同様の効果、即ち、本発明の第一の実施の形態に係る半導体装置と同様の効果を得ることができるとともに、本発明の第六の実施の形態に係る半導体装置の構造においては、本発明の第五の実施の形態に係る半導体装置と同様に、素子内のゲート抵抗が低減され、より高速のスイッチング動作を実現することができる。
【００６５】
【発明の効果】
本発明に係る半導体装置によれば、プレーナゲート型ＩＧＢＴにおいて、相互に隣接する二つのベース層間の半導体層（第二半導体層）の表面に形成された複数の補助ベース層を形成したので、ゲート電極の幅を拡大することなく、単位面積あたりのエミッタコンタクト面積を縮小することができ、第一導電型シリコン基板から第二導電型高抵抗層へ注入されたホールが必要以上に排出されなくなり、第一導電型補助ベース層直下の正孔のキャリア密度を高めることができる。その結果、耐圧の低下、入力容量Ｃies及び帰還容量Ｃresの増加、負荷短絡時における発振の発生を回避しながら、容易且つ効果的に低オン電圧及び高速スイッチング特性を実現することができる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態に係る半導体装置の断面構造図。
【図２】本発明の第二の実施の形態に係る半導体装置の断面構造図。
【図３】本発明の第三の実施の形態に係る半導体装置の断面構造図。
【図４】本発明の第四の実施の形態に係る半導体装置の断面構造図。
【図５】本発明の第五の実施の形態に係る半導体装置の断面構造図。
【図６】本発明の第六の実施の形態に係る半導体装置の断面構造図。
【図７】従来の典型的なプレーナゲート型ＩＧＢＴの断面構造図。
【図８】ゲート電極幅を拡大したプレーナゲート型ＩＧＢＴの断面構造図。
【図９】図７及び図８に示した従来のプレーナゲート型ＩＧＢＴの断面構造図中の線ＹＹ’に沿ったキャリア分布を示したグラフ。
【符号の説明】
１１  ｐ＋型シリコン基板
１２  ｎ−型層
１３  ｐ型ベース層
１４  ｎ＋型エミッタ層
１５  チャネル領域
１６  ゲート絶縁膜
１７  ゲート電極
１８  エミッタ電極
１９  コレクタ電極
２０  ｐ型補助ベース層
２１  絶縁膜
【図１】
0003657938.tif 000002
【図２】
0003657938.tif 000003
【図３】
0003657938.tif 000004
【図４】
0003657938.tif 000005
【図５】
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【図６】
0003657938.tif 000007
【図７】
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【図８】
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【図９】
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