(57)【特許請求の範囲】
【請求項１】
読取り動作、書込み動作及び復元／等化動作の１つを選択的に指定するようにレベルが切り換えられる２つの制御信号と書込みデータとを受け取る入力と出力ステージとを有し、前記制御信号が前記読取り動作を指定するときに前記出力ステージを高インピーダンスにし、前記制御信号が前記書込み動作を指定するときに前記出力ステージに前記書込みデータに対応した書込みデータを出力し、前記制御信号が前記復元／等化動作を指定するときに前記出力ステージに等化電圧を出力する第１及び第２のドライバと、
前記第１ドライバの出力ステージに接続された第１データ・バスと、
前記第２ドライバの出力ステージに接続された第２データ・バスと、
第１スイッチ手段を介して前記第１データ・バスに接続された第１読取りデータ・バスと、
第２スイッチ手段を介して前記第２データ・バスに接続された第２読取りデータ・バスと、
前記第１読取りデータ・バス及び前記第２読取りデータ・バスに接続されたセンス増幅器とを備えたメモリ・デバイスの制御方法であって、
（イ）第１列アドレスの活動化を示す第１列選択ラッチ信号を発生し、前記２つの制御信号を前記読取り動作を指定するように切り換えて前記第１ドライバの前記出力ステージを高インピーダンスにすると共に、前記第２ドライバの前記出力ステージを高インピーダンスにするステップと、
（ロ）前記第１スイッチ手段及び前記第２スイッチ手段を導通して、前記第１データ・バス上の前記第１列アドレスのデータを前記第１読取りデータ・バスに転送すると共に、前記第２データ・バス上の前記第１列アドレスのデータを前記第２読取りデータ・バスに転送し、そして前記センス増幅器を附勢して、前記第１列アドレスのデータの読取りを開始するステップと、
（ハ）前記第１列アドレスのデータの読取りを継続すると共に、前記第１スイッチ手段及び前記第２スイッチ手段を非導通にして、前記第１データ・バスを前記第１読取りデータ・バスから切り離すと共に、前記第２データ・バスを前記第２読取りデータ・バスから切り離すステップと、
（ニ）前記第１列アドレスのデータの読取りを継続すると共に、前記２つの制御信号を前記復元／等化動作を指定するように切り換えて前記第１データ・バスの電圧及び前記第２データ・バスの電圧を等化するステップと、
（ホ）前記第１列アドレスのデータの読取りを継続すると共に、第２列アドレスの活動化を示す第２列選択ラッチ信号を発生し、前記２つの制御信号を前記書込み動作を指定するように切り換えて、前記第１ドライバの前記入力の書込みデータを前記出力ステージを介して前記第１データ・バスに印加すると共に、前記第２ドライバの前記入力の書込みデータを前記出力ステージを介して前記第２データ・バスに印加するステップと、
（ヘ）前記センス増幅器を滅勢して前記第１列アドレスのデータの読取りを終了するステップとを含むメモリ・デバイスの制御方法。
【請求項２】
前記第１列選択ラッチ信号の印加の前に、前記２つの制御信号を前記復元／等化動作を指定するように切り換えて前記第１データ・バスの電圧及び前記第２データ・バスの電圧を等化するステップを含むことを特徴とする、請求項１に記載のメモリ・デバイスの制御方法。
【請求項３】
前記第１データ・バス及び前記第２データ・バスの間に第１等化信号により制御される第１トランジスタが接続されており、前記第１列選択ラッチ信号の印加の前に、前記２つの制御信号を前記復元／等化動作を指定するように切り換えると共に前記第１等化信号を印加して前記第１トランジスタを導通し、前記第１ドライバの前記出力ステージを介して前記第１データ・バスに前記等化電圧を印加すると共に前記第２ドライバの前記出力ステージを介して前記第２データ・バスに前記等化電圧を印加して、前記第１データ・バスの電圧及び前記第２データ・バスの電圧を等化するステップを含むことを特徴とする、請求項１に記載のメモリ・デバイスの制御方法。
【請求項４】
前記第１読取りデータ・バス及び前記第２読取りデータ・バスの間に第２等化信号により制御される第２トランジスタが接続されており、電源と前記第１読取りデータ・バスの間に前記第２等化信号により制御される第３トランジスタが接続されており、前記電源と前記第２読取りデータ・バスの間に前記第２等化信号により制御される第４トランジスタが接続されており、前記ステップ（ヘ）の後に、前記第２等化信号が、前記第２トランジスタ、前記第３トランジスタ及び前記第４トランジスタを導通して、前記第１読取りデータ・バスの電圧及び前記第２読取りデータ・バスの電圧を等化することを特徴とする、請求項１に記載のメモリ・デバイスの制御方法。
【請求項５】
前記センス増幅器を附勢するセンス増幅器イネーブル信号が、前記ステップ（ロ）から前記ステップ（ホ）に亘って前記センス増幅器を附勢することを特徴とする、請求項１に記載のメモリ・デバイスの制御方法。
【請求項６】
前記２つの制御信号は、第１レベル若しくは第２レベルの書き込みゲート信号並びに第１レベル若しくは第２レベルの読取り及び復元信号であり、前記読取り動作を指定するときは、前記書き込みゲート信号が第１レベルであり前記読取り及び復元信号が第２レベルであり、前記書込み動作を指定するときは、前記書き込みゲート信号が第２レベルであり前記読取り及び復元信号が第１レベルであり、前記復元／等化動作を指定するときは、前記書き込みゲート信号が第１レベルであり前記読取り及び復元信号が第１レベルであることを特徴とする、請求項１、請求項２，請求項３，請求項４又は請求項５に記載のメモリ・デバイスの制御方法。
【請求項７】
前記第１列選択ラッチ信号及び前記第２列選択ラッチ信号の印加時に、前記第１データ・バス及び前記第２データ・バスがメモリ・セルに接続されることを特徴とする、請求項１に記載のメモリ・デバイスの制御方法。
【請求項８】
読取り動作、書込み動作及び復元／等化動作の１つを選択的に指定するようにレベルが切り換えられる２つの制御信号と書込みデータとを受け取る入力と出力ステージとを有し、前記制御信号が前記読取り動作を指定するときに前記出力ステージを高インピーダンスにし、前記制御信号が前記書込み動作を指定するときに前記出力ステージに前記書込みデータに対応した書込みデータを出力し、前記制御信号が前記復元／等化動作を指定するときに前記出力ステージに等化電圧を出力する第１及び第２のドライバと、
前記第１ドライバの出力ステージに接続された第１データ・バスと、
前記第２ドライバの出力ステージに接続された第２データ・バスと、
第１スイッチ手段を介して前記第１データ・バスに接続された第１読取りデータ・バスと、
第２スイッチ手段を介して前記第２データ・バスに接続された第２読取りデータ・バスと、
前記第１読取りデータ・バス及び前記第２読取りデータ・バスに接続されたセンス増幅器とを備えたメモリ・デバイスの制御方法であって、
（イ）第１列アドレスの活動化を示す第１列選択ラッチ信号を発生し、前記２つの制御信号を前記読取り動作を指定するように切り換えて前記第１ドライバの前記出力ステージを高インピーダンスにすると共に、前記第２ドライバの前記出力ステージを高インピーダンスにするステップと、
（ロ）前記第１スイッチ手段及び前記第２スイッチ手段を導通して、前記第１データ・バス上の前記第１列アドレスのデータを前記第１読取りデータ・バスに転送すると共に、前記第２データ・バス上の前記第１列アドレスのデータを前記第２読取りデータ・バスに転送し、そして前記センス増幅器を附勢して、前記第１列アドレスのデータの読取りを開始するステップと、
（ハ）前記第１列アドレスのデータの読取りを継続すると共に、前記第１スイッチ手段及び前記第２スイッチ手段を非導通にして、前記第１データ・バスを前記第１読取りデータ・バスから切り離すと共に、前記第２データ・バスを前記第２読取りデータ・バスから切り離すステップと、
（ニ）前記第１列アドレスのデータの読取りを継続すると共に、前記２つの制御信号を前記復元／等化動作を指定するように切り換えて前記第１データ・バスの電圧及び前記第２データ・バスの電圧を等化するステップと、
（ホ）前記センス増幅器を滅勢して前記第１列アドレスのデータの読取りを終了するステップと、
（ヘ）第２列アドレスの活動化を示す第２列選択ラッチ信号を発生するステップとを含むメモリ・デバイスの制御方法。
【請求項９】
前記第１列選択ラッチ信号の印加の前に、前記２つの制御信号を前記復元／等化動作を指定するように切り換えて前記第１データ・バスの電圧及び前記第２データ・バスの電圧を等化するステップを含むことを特徴とする、請求項８に記載のメモリ・デバイスの制御方法。
【請求項１０】
前記第１データ・バス及び前記第２データ・バスの間に第１等化信号により制御される第１トランジスタが接続されており、前記第１列選択ラッチ信号の印加の前に、前記２つの制御信号を前記復元／等化動作を指定するように切り換えると共に前記第１等化信号を印加して前記第１トランジスタを導通し、前記第１ドライバの前記出力ステージを介して前記第１データ・バスに前記等化電圧を印加すると共に前記第２ドライバの前記出力ステージを介して前記第２データ・バスに前記等化電圧を印加して、前記第１データ・バスの電圧及び前記第２データ・バスの電圧を等化するステップを含むことを特徴とする、請求項８に記載のメモリ・デバイスの制御方法。
【請求項１１】
前記第１読取りデータ・バス及び前記第２読取りデータ・バスの間に第２等化信号により制御される第２トランジスタが接続されており、電源と前記第１読取りデータ・バスの間に前記第２等化信号により制御される第３トランジスタが接続されており、前記電源と前記第２読取りデータ・バスの間に前記第２等化信号により制御される第４トランジスタが接続されており、前記ステップ（ホ）の後に、前記第２等化信号が、前記第２トランジスタ、前記第３トランジスタ及び前記第４トランジスタを導通して、前記第１読取りデータ・バスの電圧及び前記第２読取りデータ・バスの電圧を等化することを特徴とする、請求項８に記載のメモリ・デバイスの制御方法。
【請求項１２】
前記センス増幅器を附勢するセンス増幅器イネーブル信号が、前記ステップ（ロ）から前記ステップ（ニ）に亘って前記センス増幅器を附勢することを特徴とする、請求項８に記載のメモリ・デバイスの制御方法。
【請求項１３】
前記２つの制御信号は、第１レベル若しくは第２レベルの書き込みゲート信号並びに第１レベル若しくは第２レベルの読取り及び復元信号であり、前記読取り動作を指定するときは、前記書き込みゲート信号が第１レベルであり前記読取り及び復元信号が第２レベルであり、前記書込み動作を指定するときは、前記書き込みゲート信号が第２レベルであり前記読取り及び復元信号が第１レベルであり、前記復元／等化動作を指定するときは、前記書き込みゲート信号が第１レベルであり前記読取り及び復元信号が第１レベルであることを特徴とする、請求項８、請求項９，請求項１０，請求項１１又は請求項１２に記載のメモリ・デバイスの制御方法。
【請求項１４】
前記第１列選択ラッチ信号及び前記第２列選択ラッチ信号の印加時に、前記第１データ・バス及び前記第２データ・バスがメモリ・セルに接続されることを特徴とする、請求項８に記載のメモリ・デバイスの制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に、センス増幅器、ならびにパイプライン式の読取り動作、復元動作、および書込み動作を可能にする方法に関する。
【０００２】
【従来の技術】
高速ページ非同期ＤＲＡＭでは、列アクセスのサイクル時間は、列アドレスのアクセス・パスによって制限される。その結果として、改善は列アドレスのアクセス時間によって制限される。ＥＤＯ（拡張データ出力（Ｅｘｔｅｎｄｅｄ  Ｄａｔａ  Ｏｕｔ））ＤＲＡＭでは、アドレス・パスおよびデータ・パスについてパイプライン動作を使用し、より高速なハイパー・カラム（ｈｙｐｅｒ−ｃｏｌｕｍｎ）・サイクル時間を可能にする。同期ＤＲＡＭ（ＳＤＲＡＭ）では、アドレスを増分するために内部バースト・カウンタを利用し、これにより列バースト・サイクル時間をさらに改善する。この改善では、列アクセスのサイクル時間は、主センス増幅器からデータ出力回路にデータが転送される率に制限される。列アクセス／サイクル時間を改善するためには、連続的な読取り動作、書込み動作、および復元動作を実行することが重要である。しかしこれは、大域データ線および読取り／書込みデータ・バス上のデータ輻輳により困難である。
【０００３】
図９は、例示的なメモリ回路の列アクセス・パスを示すブロック図である。メモリ・チップは、ビット線（ＢＬｔおよびＢＬｃ）を介して複数の第１のセンス増幅器１４に接続されたメモリ・アレイ１３を含み、第１のセンス増幅器はマルチプレクサ１６に接続され、さらに大域データ線ＭＤＱｔおよびＭＤＱｃを介して第２のセンス増幅器２４に接続される。読取りモードでは、第１のセンス増幅器１４は、メモリ・アレイ１３中のメモリ・セルからの電荷を増幅し、この情報を小さな差動信号（０．１Ｖ〜０．３Ｖ）の形態でマルチプレクサ１６を介して第２のセンス増幅器２４に転送する。特定の列アドレスは、どのデータが転送されるかを決定する。情報の転送は、少なくとも１つのＭＵＸ１６を開く列選択ラッチ（ＣＳＬ）信号で開始される。第２のセンス増幅器２４は、小さな差動信号を、オフ・チップ・ドライバ／受信機２８によってパッケージ（入出力）に転送されるように、またそこから転送されるように、より高いレベルに変換する。書込みモードでは、オフ・チップ・ドライバ／受信機２８は、書き込まれるデータを入出力から第２のセンス増幅器２４に転送する。第２のセンス増幅器２４は、大域データ線ＭＤＱｔおよびＭＤＱｃを介してマルチプレクサ１６を通じて特定の第１のセンス増幅器１４（列アドレスによって決定される）に大きな差動信号を転送し、メモリ・アレイ１３のメモリ・セルに書き込まれるようにする。この場合も、情報の転送は、少なくとも１つのＭＵＸ１６を開く列選択ラッチ（ＣＳＬ）信号で開始される。
【０００４】
図６は、上記で論じた問題のいくつかを含む従来技術のセンス増幅器を示す図である。特に、読取り動作、復元（プリチャージ）動作、および書込み動作は、別々にすなわち時間的に離散して実行される。このタイプのセンス増幅器では、連続した読取り動作、復元動作、書込み動作のオーバラップ、または読取り／復元／書込み動作の組合せが可能でなく、したがってより緩慢な動作となる。
【０００５】
最初に、読取りおよび復元動作について論じる。等化信号ＥＱＬｎが論理「１」に立ち上がり、真（ｔｒｕｅ）の大域データ・バスＭＤＱｔおよび補（ｃｏｍｐｌｅｍｅｎｔ）の大域データ・バスＭＤＱｃの復元および等化を終了する。読取り動作を実行するために、トランジスタＰ４およびＰ５のゲートのセンス増幅器切替え信号ＳＳＡＳＷｎが論理「０」に切り替わり、大域データ・バスＭＤＱｔ／ＭＤＱｃ上のデータをセンス増幅器中に転送する。その後、トランジスタＮ３のゲートのセンス増幅器イネーブル信号ＳＳＡＥが論理「１」に切り替わり、転送データを増幅し、ラッチする。次いで、ＮＯＲゲートＩ１およびＩ２への入力信号ＤＲＶｎが論理「０」に切り替わり、増幅されたデータを出力トランジスタＮ４およびＮ５のゲートに送信する。トランジスタＮ４またはＮ５のどちらか（データの状態によって決まる）が導通しているので、増幅されたデータの値は差動バスＲＷＤｔおよびＲＷＤｃ上に置かれる。次いで、トランジスタＮ３のゲートのセンス増幅器イネーブル信号ＳＳＡＥが論理「０」に切り替わり、読取り動作を終了する。等化信号ＥＱＬｎが論理「０」に切り替わり、大域データ・バスＭＤＱｔおよびＭＤＱｃが論理「１」に復元および等化され、センス増幅器のノードＧＤｔおよびＧＤｃが等化される。次の読取り動作または書込み動作を行うことができる。
【０００６】
センス増幅器切替え信号ＳＳＡＳＷｎおよびＤＲＶｎ信号が論理「１」であり、センス増幅器イネーブル信号ＳＳＡＥが論理「０」であると、センス増幅器は使用不能となる。等化信号ＥＱＬｎが論理「１」に立ち上がり、大域データ・バスＭＤＱｃおよびＭＤＱｔの復元および等化を終了する。書込み動作を実行するために、次いで、書込みゲート信号ＷＧＴｎが論理「０」に立ち下がる。書込み「０」動作では、ＲＷＤｔ信号は論理「０」となり、ＲＷＤｃ信号は論理「１」となる。これにより、トランジスタＮ６のゲートが論理「１」となる。トランジスタＮ６は導通し、大域データ・バスＭＤＱｔを論理「０」に引き下げることになる。トランジスタＰ１０のゲートは論理「０」になることになる。トランジスタＰ６は導通し、大域データ・バスを論理「１」に引き上げることになる。書込み「１」動作では、ＲＷＤｔ信号は論理「１」となり、ＲＷＤｃ信号は論理「０」となる。これにより、トランジスタＰ９のゲートが論理「０」となる。トランジスタＰ９は導通し、大域データ・バスＭＤＱｔを論理「１」に引き上げることになる。トランジスタＮ７のゲートは論理「１」になることになる。トランジスタＮ７は導通し、大域データ・バスＭＤＱｃを論理「０」に引き下げることになる。次いで、書込みゲート信号ＷＧＴｎが論理「１」に立ち上がり、書込み動作を終了する。その後、等化信号ＥＱＬｎが論理「０」に切り替わり、大域データ・バスＭＤＱｔおよびＭＤＱｃが論理「１」に復元および等化される。
【０００７】
大域データ線ＭＤＱｔおよびＭＤＱｃならびに内部センス増幅器のノードＧＤｔおよびＧＤｃの復元および等化が同じ信号（すなわち等化信号ＥＱＬｎ）によって制御されるので、読取り動作および復元動作をオーバラップさせることができず、したがって、読取りモード、書込みモード、または復元モードを同時に実行することはできない。図７および図８は、読取り動作、書込み動作、および復元動作それぞれの間のそれぞれの信号のタイミングを示す図である。これらの図面からはっきりと分かるように、異なる動作をオーバラップさせることはできず、したがって従来技術のセンス増幅器はパイプライン方式で動作することができない。このため、列アクセス時間の改善がさらに制限される。さらなる欠点は、従来技術のセンス増幅器では、０Ｖからオンチップ上位レベル（ｕｐｌｅｖｅｌ）であるＶｉｎｔまで変動する差動バスＲＷＤｔおよびＲＷＤｃを使用することである。これらの線は重く装荷されるので、これにより、これらの信号線を充電および放電するために大量の電流が必要となる。
【０００８】
【発明が解決しようとする課題】
したがって、従来の方法の前述その他の問題に鑑みて、本発明の目的は、パイプライン式の読取り動作、復元動作、および書込み動作を実行する構造および方法を提供することである。すなわち、センス増幅器は、読取り動作、書込み動作、および復元動作のためのパイプライン技法を実現する。これにより、チップをより高い周波数で動作させることが可能となる。
【０００９】
本発明の目的は、動作のオーバラップを実行する方法を提供することである。センス増幅器回路と、センス増幅器回路に接続された２つのドライバと、データ信号を受信するためにセンス増幅器回路に接続された２本のデータ・バス線とを有するメモリ・デバイスを提供する。この方法では、第１の等化信号および第２の等化信号をセンス増幅器回路に印加して、センス増幅器回路がデータ・バス線上でデータ信号を受信するようにすることができる。切替え信号をセンス増幅器回路に印加して、データ・バス線を読取りデータ・バスに接続することができる。切替え信号は、データ信号に対応するデータが読取りデータ・バス上で読み取られるようにすることができる。データが読取りデータ・バス上にあり、読み取ることができる間に、第１の等化信号の状態（高または低）を変化させて、データ・バス線の一方が新しいデータを受信し、データ・バス線が所定の電圧と等化されるようにすることができる。
【００１０】
【課題を解決するための手段】
第１の列選択信号は、第１および第２の等化信号を印加する前にセンス増幅器回路に印加することができ、また第２の列選択信号は、読取りデータ・バス上でデータが読み取られ、かつデータ・バス線が新しいデータを受信した、または所定の電圧と等化された後で、センサ増幅器に印加することができる。
【００１１】
ドライバは、第１および第２の入力信号をそれぞれ受信する第１および第２の入力線とともに備えることができる。ドライバをデータ・バス線に電気的に接続することによって、第１および第２の入力信号が、センス増幅器回路の動作状態を決定することができる。その後、第１の等化信号の状態を変化させる前に、第１の入力信号の状態を変化させることができる。第１の入力信号の状態が変化したときに、データ・バス線上で電圧を電源の電圧まで変化させることもできる。
【００１２】
【発明の実施の形態】
図１は、本発明による回路を示す図である。概略的に言えば、この回路は、センス増幅器１０と、２つの書込み／復元ドライバ１１および１２とを含む。大域データ・バスＭＤＱｔおよびＭＤＱｃも示してある。この実施形態では、６個の信号が、図１に示す回路の動作を制御する。その信号には、（１）書込みゲート信号ＷＧＴｎ、（２）ＭＤＱ読取りおよび復元信号ＤＱＲＳＴ、（３）ＭＤＱ等化信号ＭＥＱｎ、（４）センス増幅器等化信号ＧＥＱｎ、（５）センス増幅器切替え信号ＳＳＡＳＷｎ、および（６）センス増幅器イネーブル信号ＳＳＡＥが含まれる。これらの信号は、制御回路（図示せず）によって生成される。書込みゲート信号ＷＧＴｎ、ＭＤＱ等化信号ＭＥＱｎ、センス増幅器等化信号ＧＥＱｎ、およびセンス増幅器切替え信号ＳＳＡＳＷｎは、アクティブ・ロー（ａｃｔｉｖｅ  ｌｏｗ）である。これは、それらそれぞれの動作が、「１」または「０」が発生したときに開始し、「０」または「１」で終了することを意味する。センス増幅器切替え信号ＳＳＡＳＷｎがアクティブであるときには、ＭＤＱデータ・バス上のデータがセンス増幅器１０にロードされる。センス増幅器イネーブル信号ＳＳＡＥはアクティブ・ハイ（ａｃｔｉｖｅ  ｈｉｇｈ）であり、したがって、センス増幅器イネーブル信号ＳＳＡＥがアクティブであるときに、ＭＤＱデータ・バス上のデータが増幅される。下記の表１は、書込みゲート信号ＷＧＴｎならびにＭＤＱ読取りおよび復元信号が、どのようにして回路のそれぞれの状態を制御するかを示している。
【表１】
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【００１３】
次に、図１に示す回路に関して、復元動作、読取り動作、および書込み動作について述べる。この回路が本発明の一例であり、本発明を逸脱することなくこの回路を修正することができることを当業者なら理解するであろう。この回路は、通常は復元状態にあり、大域データ・バスＭＤＱｔおよびＭＤＱｃはＶｂｌｈ電源の電位（約１．５Ｖ）にプリチャージされている。センス増幅器のデータ線ＧＤｔおよびＧＤｃは、Ｖｉｎｔ電源の電位（約２．１Ｖ）にプリチャージされている。センス増幅器１０の出力は高インピーダンス状態にあり、読取りデータ・バスＲＤから切断される。
【００１４】
復元動作中には、書込み／復元ドライバ回路１１の書込みゲート信号ＷＧＴｎならびにＭＤＱ読取りおよび復元信号ＤＱＲＳＴは、高（すなわち論理レベル「１」）となる。これにより、ＮＦＥＴトランジスタＮ７が導通し、ＰＦＥＴトランジスタＰ１０およびＰ１１が導通しなくなる。ＮＦＥＴトランジスタＮ７が導通することによってＮＦＥＴトランジスタＮ９のゲート端子が接地電位まで降下し、これによりＮＦＥＴトランジスタＮ９は非導電性となる。ＤＱＲＳＴ信号が高であるので、ＮＦＥＴトランジスタＮ６が導通し、ＰＦＥＴトランジスタＰ１２が導通しなくなる。ＮＦＥＴトランジスタＮ６が導通することによってＰＦＥＴトランジスタＰ１３のゲート端子が接地電位まで降下し、ＰＦＥＴトランジスタＰ１３が導通することになる。ＰＦＥＴトランジスタＰ１３が導通すると、大域データ線ＭＤＱｃがＶｂｌｈパワー・レールの電位まで充電される。
【００１５】
書込み／復元ドライバ回路１２は、書込み／復元ドライバ回路１１と同様に動作する。すなわち、書込みゲート信号ＷＧＴｎが高であるときに、ＮＦＥＴトランジスタＮ１１が導通し、ＰＦＥＴトランジスタＰ１５およびＰ１６は導通しない。ＮＦＥＴトランジスタＮ１１が導通することによってＮＦＥＴトランジスタＮ１３のゲート端子が接地電位まで降下し、これによりＮＦＥＴトランジスタＮ１３は非導電性となる。ＭＤＱ読取りおよび復元信号ＤＱＲＳＴが高であるので、ＮＦＥＴトランジスタＮ１０が導通し、ＰＦＥＴトランジスタＰ１７が導通しなくなる。ＮＦＥＴトランジスタＮ１０が導通することによってＰＦＥＴトランジスタＰ１８のゲート端子が接地電位まで降下し、ＰＦＥＴトランジスタＰ１８が導通することになる。ＰＦＥＴトランジスタＰ１８が導通すると、大域データ線ＭＤＱｔがＶｂｌｈパワー・レールの電位まで充電される。
【００１６】
復元動作中には、ＭＤＱ等化信号ＭＥＱｎ、センス増幅器等化信号ＧＥＱｎ、およびセンス増幅器イネーブル信号ＳＳＡＥは低（すなわち論理レベル「０」）となり、センス増幅器切替え信号ＳＳＡＳＷｎは高（すなわち論理レベル「１」）となる。ＭＤＱ等化信号ＭＥＱｎが低であるときには、ＰＦＥＴトランジスタＰ１が導通し、大域データ・バスＭＤＱｔおよびＭＤＱｃをＶｂｌｈパワー・レール（ｐｏｗｅｒ  ｒａｉｌ）の電位と等化する。センス増幅器等化信号ＧＥＱｎが低であるので、ＰＦＥＴトランジスタＰ４、Ｐ５、およびＰ６が導通することになり、これによりセンス増幅器のデータ線ＧＤｔおよびＧＤｃがＶｉｎｔに復元および等化される。センス増幅器イネーブル信号ＳＳＡＥが低であるので、ＮＦＥＴトランジスタＮ３は導通せず、ＮＦＥＴトランジスタＮ１およびＮ２ならびにＰＦＥＴトランジスタＰ７およびＰ８からなる増幅器回路は非アクティブ状態となる。さらに、センス増幅器のデータ線ＧＤｔおよびＧＤｃが高電位であるので、ＮＦＥＴトランジスタＮ４およびＮ５のゲート端子は低電位となり、これらのトランジスタは非導電性となる。これにより、ＮＦＥＴトランジスタＮ４およびＮ５からなる出力ステージが高インピーダンス状態となる。読取りデータ・バスＲＤの電位は、インバータＩ４およびＩ５からなるラッチ回路を使用して、以前の状態を維持することになる。
【００１７】
次に、読取り動作について述べる。読取り動作中には、ドライバ回路１１の書込みゲート信号ＷＧＴｎは高（すなわち論理レベル「１」）となる。読取り動作は、ＭＤＱ読取りおよび復元信号ＤＱＲＳＴが高（すなわち論理レベル「１」）から低（すなわち論理レベル「０」）に切り替わったときに開始する。書込みゲート信号ＷＧＴｎが高であるので、ＮＦＥＴトランジスタＮ７が導通し、ＰＦＥＴトランジスタＰ１０およびＰ１１は導通しない。ＮＦＥＴトランジスタＮ７が導通することによってＮＦＥＴトランジスタＮ９のゲート端子が接地電位まで降下し、これによりＮＦＥＴトランジスタＮ９は非導電性となる。ＭＤＱ読取りおよび復元信号ＤＱＲＳＴが低であるので、ＮＦＥＴトランジスタＮ６は導通せず、ＰＦＥＴトランジスタＰ１２が導通する。ＰＦＥＴトランジスタＰ１２が導通することによってＰＦＥＴトランジスタＰ１３のゲート端子が上側パワー・レール（Ｖｂｌｈ）まで上昇し、ＰＦＥＴトランジスタＰ１３が導通しなくなる。これにより、ＮＦＥＴトランジスタＮ９およびＰＦＥＴトランジスタＰ１３からなる出力ステージが高インピーダンス状態となり、大域データ線ＭＤＱｃから切断される。
【００１８】
書込み／復元ドライバ回路１２は、読取り動作中に、書込み／復元ドライバ回路１１と同様に動作する。書込みゲート信号ＷＧＴｎは高であり、したがってＮＦＥＴトランジスタＮ１１が導通し、ＰＦＥＴトランジスタＰ１５およびＰ１６は導通しない。ＮＦＥＴトランジスタＮ１１が導通することによってＮＦＥＴトランジスタＮ１３のゲート端子が接地電位まで降下し、これによりＮＦＥＴトランジスタＮ１３は非導電性となる。ＭＤＱ読取りおよび復元信号ＤＱＲＳＴが低であるので、ＮＦＥＴトランジスタＮ１０は導通せず、ＰＦＥＴトランジスタＰ１７が導通する。ＰＦＥＴトランジスタＰ１７が導通することによってＰＦＥＴトランジスタＰ１８のゲート端子が上側パワー・レール（Ｖｂｌｈ）まで上昇し、ＰＦＥＴトランジスタＰ１８が導通しなくなる。これにより、ＮＦＥＴトランジスタＮ１３およびＰＦＥＴトランジスタＰ１８からなる出力ステージが高インピーダンス状態となり、大域データ線ＭＤＱｔから切断される。
【００１９】
上記で論じたように、読取り動作は、ＭＤＱ読取りおよび復元信号ＤＱＲＳＴが高から低に遷移することによって開始する。この遷移が起こったときに、ＭＤＱ等化信号ＭＥＱｎおよびセンス増幅器等化信号ＧＥＱｎは低から高に切り替わる。これにより、ＰＦＥＴトランジスタＰ１、Ｐ４、Ｐ５、およびＰ６が非導電性となり、大域データ・バスＭＤＱｃ／ＭＤＱｔおよびセンス増幅器のデータ線の等化を終了する。ＭＤＱ等化信号ＭＥＱｎの立上りにより、大域データ・バスＭＤＱｃおよびＭＤＱｔ上での信号発生が可能となる。数百ミリボルトの信号の差が時間の関数として発生することになる。例えば、論理レベル「１」を読み取るときには、データ・バスＭＤＱｔとＭＤＱｃの電位差は約２００ｍＶとなる（ＭＤＱｔ−ＭＤＱｃ＝＋０．２Ｖ）。論理レベル「０」を読み取るときには、データ・バスＭＤＱｃおよびＭＤＱｔそれぞれの電位の間の差は約２００ｍＶとなる（ＭＤＱｔ−ＭＤＱｃ＝−０．２Ｖ）。
【００２０】
センス増幅器切替え信号ＳＳＡＳＷｎは、高から低に切り替わり、ＰＦＥＴトランジスタＰ２およびＰ３を導通させる。これによりデータ・バスＭＤＱｔおよびＭＤＱｃはそれぞれセンス増幅器のデータ・ノードＧＤｔおよびＧＤｃに接続され、増幅すべきデータがロードされる。信号発生のための時間を見込んだ後で、センス増幅器イネーブル信号ＳＳＡＥが低から高に立ち上がり、センス増幅器のデータ・ノードＧＤｔとＧＤｃの間のわずかな差が増幅される。例えば、論理レベル「１」を読み取るときには、センス増幅器のデータ・ノードＧＤｔは、センス増幅器のデータ・ノードＧＤｃより高い電位を有する。これにより、ＮＦＥＴトランジスタＮ１およびＰＦＥＴトランジスタＰ８が導電性となり、ＮＦＥＴトランジスタＮ２およびＰＦＥＴトランジスタＰ７が非導電性となる。２つのデータ・ノードＧＤｔとＧＤｃの間の電位差はレールごとに増幅される。センス増幅器のデータ・ノードＧＤｔは、上側パワー・レール（Ｖｂｌｈ）の電位となり、センス増幅器のデータ・ノードＧＤｃは下側パワー・レール（すなわち接地）の電位となる。データ・ノードＧＤｔが高電位であり、データ・ノードＧＤｃが低電位であるので、ＮＦＥＴトランジスタＮ５のゲートは低電位となり、ＮＦＥＴトランジスタＮ４のゲートは高電位となる。ＮＦＥＴトランジスタＮ４は導通し、読取りデータ・バスＲＤをＶｌｏｗパワー・レール（約１Ｖ）まで引き上げる。
【００２１】
論理レベル「０」を読み取るときには、データ・ノードＧＤｃは、データ・ノードＧＤｔより高い電位を有する。これにより、ＮＦＥＴトランジスタＮ１およびＰＦＥＴトランジスタＰ８が非導電性となり、ＮＦＥＴトランジスタＮ２およびＰＦＥＴトランジスタＰ７が導電性となる。データ・ノードＧＤｔとＧＤｃの間の電位差はレールごとに増幅される。データ・ノードＧＤｃは、上側パワー・レール（Ｖｂｌｈ）の電位となり、データ・ノードＧＤｔは下側パワー・レール（接地）の電位となる。データ・ノードＧＤｃが高電位であり、データ・ノードＧＤｔが低電位であると、ＮＦＥＴトランジスタＮ４のゲートは低電位となり、ＮＦＥＴトランジスタＮ５のゲートは高電位となる。ＮＦＥＴトランジスタＮ５は導通し、読取りデータ・バスＲＤを下側パワー・レール（接地）まで引き下げる。データの増幅が行われている間に、センス増幅器切替え信号ＳＳＡＥは低から高に切り替わり、大域データ・バスＭＤＱｃ／ＭＤＱｔを増幅データ線から分離する。読取り動作は、センス増幅器イネーブル信号ＳＳＡＥが高から低に切り替わるとき終了する。
【００２２】
図２は、読取り「１」動作および諸信号のそれぞれのタイミングを示す図である。図２は、本発明のパイプライン式の読取り動作および復元動作も示している。さらに詳細には、列選択ラッチ信号ＣＳＬは、第１および第２の列アドレスの活動化を示す。読取り動作の終了は、ＭＤＱ読取りおよび復元信号ＤＱＲＳＴが低から高に切り替わったときに開始される。これにより、ＭＤＱ等化信号ＭＥＱｎが高から低に切り替わり、大域データ・バスＭＤＱｃおよびＭＤＱｔのＶｂｌｈパワー・レールの電位への復元および等化が第２の列アドレスについて開始される。センス増幅器イネーブル信号ＳＳＡＥは依然として高であり、第１の列アドレスの読取り動作は依然として行われている。ＭＤＱの復元動作および読取り動作のオーバラップまたはパイプライン化は、このグラフに明らかに示してある。図６に示す従来技術のセンス増幅器は、このタイプのオーバラップを行うことができない。
【００２３】
次に、図１の実施形態に関して書込み動作について述べる。書込み動作中には、書込みゲート信号ＷＧＴｎは低（すなわち論理レベル「０」）となり、ＭＤＱ読取りおよび復元信号ＤＱＲＳＴは高（すなわち論理レベル「１」）となる。書込みゲート信号ＷＧＴｎが低であるので、ＮＦＥＴトランジスタＮ１１は導通せず、ＰＦＥＴトランジスタＰ１５およびＰ１６が導通する。書込み「０」が発生した場合には、書込みデータ・バスＷＤは低（すなわち論理レベル「０」）となり、これによりＰＦＥＴトランジスタＰ１４が導通し、ＮＦＥＴトランジスタＮ１２は導通しなくなる。ＰＦＥＴトランジスタＰ１４およびＰ１６が導通することによってＮＦＥＴトランジスタＮ１３のゲート端子が上側パワー・レール（Ｖｂｌｈ）まで上昇し、これによりＮＦＥＴトランジスタＮ１３が導電性となる。ＮＦＥＴトランジスタＮ１３が導通することによって、大域データ線ＭＤＱは、下側パワー・レール（すなわち接地）の電位まで放電する。ＰＦＥＴトランジスタＰ１４およびＰ１５が導通することによってＰＦＥＴトランジスタＰ１８のゲート端子が上側パワー・レール（Ｖｂｌｈ）まで上昇し、ＰＦＥＴトランジスタＰ１８が非導電性となる。書込み「１」が発生した場合には、書込みデータ・バスＷＤは高、すなわち論理レベル「１」となり、これによりＰＦＥＴトランジスタＰ１４が非導電性となり、ＮＦＥＴトランジスタＮ１２が導電性となる。ＮＦＥＴトランジスタＮ１２が導通することによってＮＦＥＴトランジスタＮ１３のゲート端子が下側パワー・レール（すなわち接地）まで降下し、これによりＮＦＥＴトランジスタＮ１３が非導電性となる。上記で論じたように、ＭＤＱ読取りおよび復元信号ＤＱＲＳＴは書込み動作中に高であり、したがってＮＦＥＴトランジスタＮ１０が導通する。ＮＦＥＴトランジスタＮ１０およびＮ１２が導通することによってＰＦＥＴトランジスタＰ１８のゲート端子が下側パワー・レール（接地）まで降下し、ＰＦＥＴトランジスタＰ１８が導通し、大域データ・バスＭＤＱｔをＶｂｌｈパワー・レールまで引き下げることになる。
【００２４】
書込み／復元ドライバ回路１１は、書込み動作中に、書込み／復元ドライバ回路１２と同様に動作する。書込みゲート信号ＷＧＴｎが低であるときには、ＮＦＥＴトランジスタＮ７は導通せず、ＰＦＥＴトランジスタＰ１０およびＰ１１は導通する。書込み「０」が発生した場合には、書込みデータ・バスＷＤは低（すなわち論理レベル「０」）となり、これによりＰＦＥＴトランジスタＰ９が非導電性となり、ＮＦＥＴトランジスタＮ８が導電性となる。ＮＦＥＴトランジスタＮ８が導通することによってＮＦＥＴトランジスタＮ９のゲート端子が下側パワー・レール（接地）まで降下し、これによりＮＦＥＴトランジスタＮ９は非導電性となる。上記で論じたように、ＭＤＱ読取りおよび復元信号ＤＱＲＳＴは書込み動作中に高であり、ＮＦＥＴトランジスタＮ６が導通することになる。ＮＦＥＴトランジスタＮ６およびＮ９が導通することによってＰＦＥＴトランジスタＰ１３のゲート端子が下側パワー・レール（接地）まで降下し、ＰＦＥＴトランジスタＰ１３が導通し、大域データ・バスＭＤＱｃをＶｂｌｈパワー・レールまで引き下げることになる。書込み「１」が発生した場合には、書込みデータ・バスＷＤは高、すなわち論理レベル「１」となる。これにより、ＰＦＥＴトランジスタＰ９が導通する。ＰＦＥＴトランジスタＰ９およびＰ１１が導通することによってＮＦＥＴトランジスタＮ９のゲート端子が上側パワー・レール（Ｖｂｌｈ）まで上昇し、ＮＦＥＴトランジスタＮ９は導電性となる。ＮＦＥＴトランジスタＮ９が導通することによって、大域データ線ＭＤＱｃは、下側パワー・レール（すなわち接地）の電位まで放電する。ＰＦＥＴトランジスタＰ９およびＰ１０が導通することによってＰＦＥＴトランジスタＰ１３のゲート端子が上側パワー・レール（Ｖｂｌｈ）まで上昇し、ＰＦＥＴトランジスタＰ１３は非導電性となる。
【００２５】
図３は、書込み動作および読取り動作のパイプライン化を示している。列選択ラッチＣＳＬ信号は、第１および第２の列アドレスの活動化を示す。上記で論じたように、センス増幅器切替え信号ＳＳＡＳＷｎは、読取り動作中に低から高に切り替わり、それにより大域データ・バスＭＤＱｔおよびＭＤＱｃをセンス増幅器のデータ線ＧＤｔおよびＧＤｃから分離し、したがって第１の列アドレスの読取り動作と第２の列アドレスの書込み動作とがオーバラップすることができるようになる。図６に示す従来技術のセンス増幅器ではこのオーバラップを行うことができない。
【００２６】
図４は、本発明のもう１つの実施形態を示している。この構造は、センス増幅器２０ならびに２つの書込み／復元ドライバ２１および２２からなり、同様に大域データ・バスＭＤＱｔおよびＭＤＱｃを含む。図４の実施形態の動作は、図１の実施形態の動作と同様であり、同様の機構についての論議はここでは省略する。図１の実施形態と異なり、図４の実施形態は別個の読取りデータ・バスおよび書込みデータ・バスを含まない。その代わりに、読取り書込みデータ・バスＲＷＤがただ１つだけある。書込み／復元ドライバ回路２１および２２への入力は、書込みデータ・インＤＩＮ信号である。この信号は、レベル・シフトされたＲＷＤ信号である。ＲＷＤ信号が接地からＶｌｏｗ（０Ｖから１Ｖ）まで変動したときに、書込みデータ・インＤＩＮ信号は接地からＶｉｎｔ（０Ｖから２Ｖ）まで変動する。合成された読取り書込みデータ・バスにより、図４の実施形態は読取り動作と復元動作のパイプライン化に限定される。図５は、この実施形態のオーバラップした読取り動作および復元動作を示している。図６に示す従来技術のセンス増幅器では、このオーバラップを行うことはできない。
【００２７】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００２８】
（１）センス増幅器回路と、センス増幅器回路に接続された２つのドライバと、前記センス増幅器回路に接続されデータ信号を受信するための２本のデータ・バス線とを有するメモリ・デバイスを用いて動作のオーバラップを実行する方法であって、
第１の等化信号および第２の等化信号を前記センス増幅器回路に印加し、前記センス増幅器回路が２本のデータ・バス線上で前記データ信号を受信するようにするステップと、
前記センス増幅器回路に切替え信号を印加して、２本のデータ・バス線を読取りデータ・バスに接続するステップであって、前記切替え信号が、前記データ信号に対応するデータを読取りデータ・バス上で読み取られるようにするステップと、
前記データが読取りデータ・バス上にあり、読み取ることができる間に、第１の等化信号の状態を変化させて、前記データ・バス線が新しいデータを受信する、または所定の電圧と等化されるようにするステップと
を含む方法。
（２）前記第１の等化信号の前記状態が、高状態および低状態の一方である、上記（１）に記載の方法。
（３）前記第１および第２の等化信号を印加する前に第１の列選択信号を前記センス増幅器回路に印加するステップと、前記データが前記読取りデータ・バス上で読み取られ、前記データ・バス線が新しいデータを受信した、または前記所定の電圧と等化された後で、第２の列選択信号を前記センス増幅器に印加するステップとをさらに含む、上記（１）に記載の方法。
（４）各ドライバが、第１および第２の入力信号をそれぞれ受信するための第１および第２の入力線を含み、ドライバを前記データ・バス線に電気的に接続することによって、前記第１および第２の入力信号がセンス増幅器回路の動作状態を決定する、上記（１）に記載の方法。
（５）前記第１の等化信号の前記状態を変化させる前に、少なくとも前記第１の入力信号の状態を変化させるステップをさらに含む、上記（４）に記載の方法。
（６）前記第１の入力信号の状態が変化したときに、前記データ・バス線の一方の電圧を電源の電圧まで変化させるステップをさらに含む、上記（１）に記載の方法。
（７）前記読取りデータ・バスがセンス増幅器のデータ線を介して前記２本のデータ・バス線に接続されている方法において、前記第２の等化信号を前記センス増幅器回路に印加して、前記センス増幅器のデータ線を前記の２本のデータ・バスの電位とは異なる電位と等化するステップをさらに含む、上記（１）に記載の方法。
（８）データを受信するために２本のデータ・バス線に接続され、データを出力するために少なくとも１本の出力データ・バスを有するセンス増幅器回路とドライバとを用いて動作のオーバラップを実行する方法であって、
第１の等化信号および第２の等化信号を前記センス増幅器回路に印加して、前記センス増幅器回路が前記データ・バス線上でデータを受信するようにするステップと、
切替え信号を前記センス増幅器回路に印加して、前記データ・バス線上の前記データが前記出力データ・バス上で読み取られるようにするステップと、
前記データが出力データ・バス上で読み取られている間に、前記第１の等化信号の状態を変化させて、前記データ・バス線を復元状態および書込み状態のうちの一方にするステップと
を含む方法。
（９）前記ドライバが第１の入力信号線および第２の入力信号線を含み、前記第１の入力信号線および前記第２の入力信号線の状態が、前記ドライバを前記センス増幅器回路に接続する接続線上の信号を決定し、前記接続線上の前記信号が、前記センス増幅器回路の動作状態を制御する、上記（８）に記載の方法。
（１０）前記接続線上の前記信号の状態が変化したときに、前記データ・バス線の一方の電圧を電源の電圧まで変化させるステップをさらに含む、上記（９）に記載の方法。
（１１）前記第１および第２の等化信号を印加する前に第１の列選択信号を前記センス増幅器回路に印加するステップと、前記データが前記読取りデータ・バス上で読み取られ、前記データ・バス線が前記復元状態および前記書込み状態のうちの一方になった後で、第２の列選択信号を前記センス増幅器回路に印加するステップとをさらに含む、上記（８）に記載の方法。
（１２）前記出力データ・バスがセンス増幅器のデータ線を介して前記２本のデータ・バス線に接続されており、前記第２の等化信号を前記センス増幅器回路に印加して、前記センス増幅器のデータ線を前記の２本のデータ・バス線の電位とは異なる電位と等化するステップをさらに含む、上記（８）に記載の方法。
（１３）センス増幅器回路に接続された２つのドライバと、センス増幅器回路に接続されデータ信号を受信するための２本のデータ・バス線とを有するセンス増幅器回路を用いて複数の動作を実行する方法であって、
第１の等化信号および第２の等化信号を前記センス増幅器回路に印加して、前記センス増幅器回路の第１の動作状態に入るステップであって、前記第１の等化信号が前記第２の等化信号とは異なるステップと、
前記センス増幅器回路の一部が前記第１の動作状態にある間に、前記第１の等化信号の状態を変化させて、前記センス増幅器回路の一部が第２の動作状態に入るようにするステップと
を含む方法。
（１４）前記第１の等化信号の状態が高状態および低状態の一方である、上記（１３）に記載の方法。
（１５）前記第１および第２の等化信号を印加する前に、第１の列選択信号を前記センス増幅器回路に印加するステップと、前記センス増幅器回路が前記第２の動作状態に入った後で、第２の列選択信号を前記センス増幅器回路に印加するステップとをさらに含む、上記（１３）に記載の方法。
（１６）前記データ・バス線から読取りデータ・バスにデータが読み取られるようにする切替え信号を前記センス増幅器回路に印加して、前記データ・バス線を読取りデータ・バスに接続するステップをさらに含む、上記（１３）に記載の方法。
（１７）各ドライバが、第１および第２の入力信号をそれぞれ受信するための第１および第２の入力線を含み、各ドライバを前記データ・バス線の一方に電気的に接続することによって、前記第１および第２の入力信号がセンス増幅器回路の動作状態を決定する、上記（１３）に記載の方法。
（１８）前記第１の入力信号の状態が変化したときに、前記データ・バス線の一方を電源の電圧まで変化させるステップをさらに含む、上記（１７）に記載の方法。
（１９）前記センス増幅器回路が、センス増幅器のデータ線を介して前記２本のデータ・バス線に接続された読取りデータ・バスを含む方法において、前記第２の等化信号を前記センス増幅器回路に印加して、前記センス増幅器のデータ線を前記の２本のデータ・バス線の電位とは異なる電位と等化するステップをさらに含む、上記（１３）に記載の方法。
（２０）動作のオーバラップを実行するための回路であって、
２本の入力線上で２つの制御信号を受信する第１の書込み／復元ドライバと、
２本の入力線上で２つの制御信号を受信する第２の書込み／復元ドライバと、
第１の書込み／復元ドライバおよび第２の書込み／復元ドライバに接続され、さらに入力データを受信するための第１のおよび第２のデータ・バス線に接続された、第１の等化信号を受信するための第１の等化信号線、および第２の等化信号を受信するための第２の等化信号線を含むセンス増幅器回路であって、第１および第２のデータ・バス線からのデータの読取り、第１および第２のデータ・バス線へのデータの書込み、第１および第２のデータ・バス線の等化状態への復元の動作のうち少なくとも２つを同時にオーバラップさせることができるように、前記第１の等化信号および前記第２の等化信号に基づいて動作するセンス増幅器回路と
を含む回路。
（２１）前記センス増幅器回路が、第１および第２のデータ・バス線と読取りデータ・バスの間に接続されたセンス増幅器のデータ線を含み、前記読取り動作中に、切替え信号に基づいてデータが増幅器のデータ線を介して前記読取りデータ・バスに移る、上記（２０）に記載の回路。
（２２）前記データが前記読取りデータ・バス上にある間に、前記第１の等化信号線が状態を変化させ、データ・バス線上で復元動作を実行する、上記（２１）に記載の回路。
（２３）センス増幅器が、第１のトランジスタおよび第２のトランジスタを含み、前記第１の等化信号が前記第１のトランジスタに印加され、前記第２の等化信号が前記第２のトランジスタに印加される、上記（２０）に記載の回路。
（２４）前記センス増幅器回路が、第１および第２のデータ・バス線と読取りデータ・バスの間に接続されたセンス増幅器のデータ線を含み、前記第２の等化信号が第２の等化線上で受信されたときに、センス増幅器のデータ線が、第１および第２のデータ・バス線の電位とは異なる電位と等化される、上記（２０）に記載の回路。
【図面の簡単な説明】
【図１】本発明によるセンス増幅器回路を示す概略図である。
【図２】本発明による読取り動作および復元動作のオーバラップを示す図である。
【図３】本発明による読取り動作および書込み動作のオーバラップを示す図である。
【図４】本発明によるセンス増幅器の別の実施形態を示す図である。
【図５】本発明による読取り動作および復元動作のオーバラップを示す図である。
【図６】従来技術のセンス増幅器回路を示す図である。
【図７】図６に示すセンス増幅器回路を使用した読取り動作および復元動作を示す図である。
【図８】図６に示すセンス増幅器回路を使用した読取り動作、復元動作、および書込み動作を示す図である。
【図９】メモリ回路を示すブロック図である。
【符号の説明】
Ｉ１  ＮＯＲゲート
Ｉ２  ＮＯＲゲート
Ｉ４  インバータ
Ｉ５  インバータ
Ｎ１  ＮＦＥＴトランジスタ
Ｐ１  ＰＦＥＴトランジスタ
【図１】
0003628594.tif 000003
【図２】
0003628594.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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