(57)【特許請求の範囲】
【請求項１】
信号を発振する発振器と、
前記発振器の出力信号に応じて第１の電圧と異なる第２の電圧を発生する電圧発生回路と、
前記電圧発生回路の出力電圧を検出する電圧検出回路と、
前記発振器から出力される信号の１サイクル毎に前記電圧検出回路の出力電圧と基準電圧とを比較し、前記電圧発生回路の動作を制御する比較器と
を具備することを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記電圧発生回路は、前記発振器の出力信号に応じて前記第１の電圧を昇圧し、前記第２の電圧を発生するポンプ回路であることを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記電圧発生回路は、前記第１の電圧と出力端の相互間に接続されたトランジスタと、前記発振器の出力信号に応じて前記トランジスタを駆動し、前記第１の電圧を降圧して、前記出力端より前記第２の電圧を発生させる駆動回路とを具備することを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項４】
信号を発振する発振器と、
前記発振器の出力信号に応じて、タイミングの異なる複数の信号を発生するタイミング発生器と、
前記タイミング発生器の出力信号に応じて第１の電圧より高い第２の電圧を発生するポンプ回路と、
前記ポンプ回路の出力電圧を検出する電圧検出回路と、
前記発振器から出力される信号の１サイクル毎に前記電圧検出回路の出力電圧と基準電圧とを比較し、前記タイミング発生器の動作を制御する比較器と
を具備することを特徴とするＤＣ−ＤＣコンバータ。
【請求項５】
前記発振器は、
直列接続された複数のインバータ回路と、
前記各インバータ回路の出力端に直列接続された抵抗成分と容量成分とを具備し、
前記抵抗成分及び容量成分の一方を変更することで発振周波数を変化させることを特徴とする請求項４記載のＤＣ−ＤＣコンバータ。
【請求項６】
入力信号に応じて第１のパルス信号を出力する第１のパルス発生器と、
前記第１のパルス発生器の出力信号が供給される第１、第２のスイッチ回路と、
前記第１のスイッチ回路を介して供給される前記第１のパルス発生器の出力信号に応じて第２のパルス信号を出力する第２のパルス発生器と、
前記第２のパルス発生器の出力信号に応じて第１の電圧を昇圧した第２の電圧を発生するポンプ回路と、
前記ポンプ回路の出力電圧を検出する電圧検出回路と、
前記第１のパルス発生器から出力される信号の１サイクル毎に前記電圧検出回路の出力電圧と基準電圧とを比較し、前記電圧検出回路の出力電圧が前記基準電圧より高い場合、前記第１のスイッチ回路をオフとし、前記第２のスイッチ回路をオンとする比較器と、
前記第２のスイッチ回路を介して供給される前記第１のパルス発生器の出力信号に応じて第３のパルス信号を発生し前記第１のパルス発生器に供給する第３のパルス発生器と
を具備することを特徴とするＤＣ−ＤＣコンバータ。
【請求項７】
前記第１乃至第３のパルス発生器は、エッジトリガ型のパルス発生器により構成されることを特徴とする請求項６記載のＤＣ−ＤＣコンバータ。
【請求項８】
第１のパルス信号を出力する第１の発振器と、
第２のパルス信号を出力する第２の発振器と、
前記第１の発振器の出力信号に応じて、タイミングの異なる複数の信号を生成するタイミング発生器と、
前記タイミング発生器の出力信号に応じて第１の電圧を昇圧した第２の電圧を発生するポンプ回路と、
前記ポンプ回路の出力電圧を検出する電圧検出回路と、
前記第１、第２の発振器の一方から供給される信号の１サイクル毎に前記電圧検出回路の出力電圧と基準電圧とを比較し、前記電圧検出回路の出力電圧が前記基準電圧より高い場合、前記第１の発振器をオフとし、前記第２の発振器をオンとする比較器と
を具備することを特徴とするＤＣ−ＤＣコンバータ。
【請求項９】
前記タイミング発生器は、エッジトリガ型のパルス発生器を含み、ポンプ回路は前記発振器からの信号が遮断されたとき、前記タイミング発生器の出力信号に応じて１回分のポンプ動作を完了することを特徴とする請求項４又は８記載のＤＣ−ＤＣコンバータ。
【請求項１０】
複数の第１のパルス信号を出力する第１のパルス発生器と、
第２のパルス信号を出力する第２のパルス発生器と、
前記第１のパルス発生器から出力される第１のパルス信号に応じて第１の電圧を昇圧した第２の電圧を発生するポンプ回路と、
前記ポンプ回路の出力電圧を検出する電圧検出回路と、
前記第１、第２の発振器の一方から供給される第１又は第２のパルス信号の１サイクル毎に前記電圧検出回路の出力電圧と基準電圧とを比較し、前記電圧検出回路の出力電圧が前記基準電圧より高い場合、前記第１のパルス発生器をオフとし、前記第２のパルス発生器をオンとする比較器と
を具備することを特徴とするＤＣ−ＤＣコンバータ。
【請求項１１】
前記第１、第２のパルス発生器は、エッジトリガ型のパルス発生器により構成されることを特徴とする請求項１０記載のＤＣ−ＤＣコンバータ。
【請求項１２】
信号を発振する発振器と、
第１の電源と出力端の相互間に接続されたトランジスタと、
前記発振器の出力信号に応じて前記トランジスタを駆動する駆動回路と、
前記出力端から出力される電圧を検出する電圧検出回路と、
前記発振器から出力される信号の１サイクル毎に前記電圧検出回路の出力電圧と基準電圧とを比較し、前記駆動回路の動作を制御する比較器と
を具備することを特徴とするＤＣ−ＤＣコンバータ。
【請求項１３】
前記駆動回路は、サイズの異なる複数のトランジスタにより構成された複数のインバータ回路を含むことを特徴とする請求項１２記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば直流電圧を昇圧する昇圧回路や降圧する降圧回路を構成するＤＣ−ＤＣコンバータに関する。
【０００２】
【従来の技術】
図２８は、従来の昇圧回路の一例を示している。この昇圧回路は、発振器（ＯＳＣ）１、ポンプ回路（ＰＭＰ）２、抵抗Ｒ１、Ｒ２からなる電圧検出回路３、及び比較器（ＣＭＰ）４により構成されている。発振器１は、パルス信号を発振する。ポンプ回路２は、例えばキャパシタと電荷を転送するダイオード、又はキャパシタと電荷を転送するトランジスタにより構成され、発振器１の出力信号に応じて昇圧電圧を発生する。電圧検出回路３はポンプ回路２の出力電圧を検出する。比較器４は、例えば差動増幅回路により構成され、電圧検出回路３の出力電圧と基準電圧Ｖrefとを比較し、これらの差電圧に応じた信号を出力する。比較器４は、電圧検出回路３の出力電圧が基準電圧Ｖrefより低い場合、発振器１を動作させ、電圧検出回路３の出力電圧が基準電圧Ｖrefより高い場合、すなわち、昇圧電圧が目的の電圧になった場合、発振器１を停止させる。
【０００３】
尚、この種の昇圧回路に関連する発明として、低消費電力で高電圧を発生することが可能な回路が知られている（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開平１０−３０２４９２号
【０００５】
【発明が解決しようとする課題】
ところで、上記差動増幅回路により構成された比較器は、バイアス電流が小さいと出力の応答が遅い。応答を速くするためにバイアス電流を大きくすると、消費電流が大きくなる。このため、あまり大きなバイアスを供給することができない。その結果、従来の比較器は、出力の応答が遅い状態で使用している。このように応答が遅い比較器は、昇圧電圧が目的の電圧になっても昇圧回路の動作を直ぐに停止させることができず、ポンプ回路２は発振器１の出力信号に応じて数回動作した後に停止する。このため、昇圧電圧が目的の電圧より上昇してしまい、これによりリップルが生じる。一般に、ポンプ回路２の出力端と接地電圧の間にデカップリングのキャパシタを挿入し、このキャパシタによりリップルを小さくする方法が採られている。しかし、この方法により、上記リップを低減するには、大きな容量のキャパシタを必要とする。このため、キャパシタによりリップルを低減する方法は、チップサイズが増加するという問題を含んでいる。
【０００６】
また、ポンプ回路２を停止するとき、ポンプ回路の動作の途中で停止すると、ポンプ回路を構成するキャパシタに電荷が残った状態となったり、キャパシタの電荷が逆流したりする可能性がある。この余剰電荷や逆流した電荷は、ノイズを発生する場合がある。このため、ポンプ回路を正確に停止させることが要望されている。
【０００７】
なお、上記課題は、昇圧回路を例に説明した。しかし、上記課題は、昇圧回路に限らず降圧回路も同様に有している。
【０００８】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、出力電圧のリップルを低減でき、ノイズの発生を防止することが可能なＤＣ−ＤＣコンバータを提供しようとするものである。
【０００９】
【課題を解決するための手段】
本発明のＤＣ−ＤＣコンバータは、上記課題を解決するため、信号を発振する発振器と、前記発振器の出力信号に応じて第１の電圧と異なる第２の電圧を発生する電圧発生回路と、前記電圧発生回路の出力電圧を検出する電圧検出回路と、前記発振器から出力される信号の１サイクル毎に前記電圧検出回路の出力電圧と基準電圧とを比較し、前記電圧発生回路の動作を制御する比較器とを具備している。
【００１０】
また、本発明のＤＣ−ＤＣコンバータは、信号を発振する発振器と、前記発振器の出力信号に応じて、タイミングの異なる複数の信号を発生するタイミング発生器と、前記タイミング発生器の出力信号に応じて第１の電圧より高い第２の電圧を発生するポンプ回路と、前記ポンプ回路の出力電圧を検出する電圧検出回路と、前記発振器から出力される信号の１サイクル毎に前記電圧検出回路の出力電圧と基準電圧とを比較し、前記タイミング発生器の動作を制御する比較器とを具備している。
【００１１】
さらに、本発明のＤＣ−ＤＣコンバータは、入力信号に応じて第１のパルス信号を出力する第１のパルス発生器と、前記第１のパルス発生器の出力信号が供給される第１、第２のスイッチ回路と、前記第１のスイッチ回路を介して供給される前記第１のパルス発生器の出力信号に応じて第２のパルス信号を出力する第２のパルス発生器と、前記第２のパルス発生器の出力信号に応じて第１の電圧を昇圧した第２の電圧を発生するポンプ回路と、前記ポンプ回路の出力電圧を検出する電圧検出回路と、前記第１のパルス発生器から出力される信号の１サイクル毎に前記電圧検出回路の出力電圧と基準電圧とを比較し、前記電圧検出回路の出力電圧が前記基準電圧より高い場合、前記第１のスイッチ回路をオフとし、前記第２のスイッチ回路をオンとする比較器と、前記第２のスイッチ回路を介して供給される前記第１のパルス発生器の出力信号に応じて第３のパルス信号を発生し前記第１のパルス発生器に供給する第３のパルス発生器とを具備している。
【００１２】
また、本発明のＤＣ−ＤＣコンバータは、第１のパルス信号を出力する第１の発振器と、第２のパルス信号を出力する第２の発振器と、前記第１の発振器の出力信号に応じて、タイミングの異なる複数の信号を生成するタイミング発生器と、前記タイミング発生器の出力信号に応じて第１の電圧を昇圧した第２の電圧を発生するポンプ回路と、前記ポンプ回路の出力電圧を検出する電圧検出回路と、前記第１、第２の発振器の一方から供給される信号の１サイクル毎に前記電圧検出回路の出力電圧と基準電圧とを比較し、前記電圧検出回路の出力電圧が前記基準電圧より高い場合、前記第１の発振器をオフとし、前記第２の発振器をオンとする比較器とを具備している。
【００１３】
さらに、本発明のＤＣ−ＤＣコンバータは、複数の第１のパルス信号を出力する第１のパルス発生器と、第２のパルス信号を出力する第２のパルス発生器と、前記第１のパルス発生器から出力される第１のパルス信号に応じて第１の電圧を昇圧した第２の電圧を発生するポンプ回路と、前記ポンプ回路の出力電圧を検出する電圧検出回路と、前記第１、第２の発振器の一方から供給される第１又は第２のパルス信号の１サイクル毎に前記電圧検出回路の出力電圧と基準電圧とを比較し、前記電圧検出回路の出力電圧が前記基準電圧より高い場合、前記第１のパルス発生器をオフとし、前記第２のパルス発生器をオンとする比較器とを具備している。
【００１４】
また、本発明のＤＣ−ＤＣコンバータは、信号を発振する発振器と、第１の電源と出力端の相互間に接続されたトランジスタと、前記発振器の出力信号に応じて前記トランジスタを駆動する駆動回路と、前記出力端から出力される電圧を検出する電圧検出回路と、前記発振器から出力される信号の１サイクル毎に前記電圧検出回路の出力電圧と基準電圧とを比較し、前記駆動回路の動作を制御する比較器とを具備している。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１６】
（第１の実施形態）
図１は、第１の実施形態を示すものであり、ＤＣ−ＤＣコンバータを昇圧回路に適用した場合を示している。
【００１７】
この昇圧回路１０は、発振器（ＯＳＣ）１１、ＮＡＮＤゲート１２、タイミング発生器（ＴＧ１）１３、バッファ回路（ＢＵＦ）１４、ポンプ回路（ＰＭＰ）１５、抵抗Ｒ１、Ｒ２からなる電圧検出回路１６、及び同期型比較器（ＣＭＰ）１７により構成されている。
【００１８】
発振器１１は、信号ＯＳＴにより活性化される。発振器１１は、信号ＯＳＴがハイレベルの間発振を継続する。発振器１１から出力されるパルス信号の周期は、後述するように、信号ＴＭＣＴのレベルで制御される。この発振器１１は信号Ｓ１、及び信号Ｖonを出力する。信号Ｖonは比較器１７に供給され、信号Ｓ１は比較器１７の出力信号Ｖpon_pとともにＮＡＮＤゲート１２に供給される。このＮＡＮＤゲート１２は、信号Ｖpon_pにより、発振器１１の出力信号Ｓ１を通過するか否かを制御する。ＮＡＮＤゲート１２の出力信号Ｓ２は、タイミング発生器（ＴＧ１）１３、バッファ回路（ＢＵＦ）１４を介してポンプ回路１５に供給される。このポンプ回路１５の出力電圧ＶＰＰは抵抗Ｒ１、Ｒ２からなる電圧検出回路１6により検出される。この電圧検出回路１6の出力電圧Ｖppmoniは、比較器１７に供給される。この比較器１７は、電圧検出回路１6の出力電圧Ｖppmoniと基準電圧Ｖrefとを比較し、前記信号Ｖpon_pを出力する。比較器１７の動作は前記信号Ｖonに同期している。すなわち、比較器１７は、信号Ｖonにより、発振器１１からパルス信号Ｓ１が出力される毎に比較動作を行なう。
【００１９】
図２は、比較器１７の一例を示している。この比較器１７は、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ４、ＮチャネルＭＯＳトランジスタＮ１〜Ｎ５、及びフリップフロップ回路１７ａにより構成されている。前記基準電圧Ｖrefは、トランジスタＮ１のゲートに供給され、電圧検出回路１6の出力電圧Ｖppmoniは、トランジスタＮ２のゲートに供給されている。前記発振器１１の出力信号Ｖonは、トランジスタＰ１、Ｐ４、Ｎ５のゲートに供給されている。前記トランジスタＰ３、Ｐ４、Ｎ２の接続ノードは、フリップフロップ回路１７ａのセット入力端に接続され、トランジスタＰ１、Ｐ２、Ｎ１の接続ノードは、フリップフロップ回路１７ａのリセット入力端に接続されている。フリップフロップ回路１７ａは信号Ｖpon_p、Ｖpon_nを出力する。このうち、信号Ｖpon_pは、ＮＡＮＤゲート１２に供給される。
【００２０】
上記構成の比較器１７は、信号Ｖonがハイレベルになると活性され、比較動作を行なう。この際、電圧検出回路１6の出力電圧Ｖppmoniが基準電圧Ｖrefより低い場合、トランジスタＮ１、トランジスタＰ３が導通し、フリップフロップ回路１７ａの出力信号は、信号Ｖpon_pがハイレベル、信号Ｖpon_nがローレベルとなる。一方、電圧検出回路１6の出力電圧Ｖppmoniが基準電圧Ｖrefより高い場合、トランジスタＮ２、トランジスタＰ２が導通し、フリップフロップ回路１７ａの出力信号は、信号Ｖpon_pがローレベル、信号Ｖpon_nがハイレベルとなる。
【００２１】
比較器１７は、発振器１１の出力信号Ｖonに同期している。このため、ポンプの１サイクル内で比較器１７の出力信号Ｖpon_p、Ｖpon_nを確定できる。
【００２２】
図３は、発振器１１の一例を示している。この発振器１１は所謂リングオッシレータであり、ＮＡＮＤゲート１１ａ、直列接続された複数のインバータ回路１１ｂ〜１１ｅ、各インバータ回路の出力端と接地間に直列接続されたＮチャネルＭＯＳトランジスタ１１ｆ、キャパシタ１１ｇ、インバータ回路１１ｂの出力端に直列接続されたインバータ回路１１ｈ、１１ｉ、インバータ回路１１ｅの出力端に直列接続されたインバータ回路１１ｊ、１１ｋにより構成されている。
【００２３】
前記信号ＯＳＴはＮＡＮＤゲート１１ａの一端に供給され、信号ＴＭＣＴは複数のトランジスタ１１ｆのゲートに供給されている。発振器１１から出力されるパルス信号の周期は、信号ＴＭＣＴにより各トランジスタ１１ｆの抵抗値を制御することにより変化される。このため、ポンプ回路の出力電圧を使う回路の活性化時と停止時で昇圧回路の消費電流を変えることができる。例えばチップがスタンドバイ状態のとき、ポンプ回路の出力電圧の電荷は消費されない。このため、発振器１１から出力されるパルス信号の周期を長くして消費電流を小さくする。逆に動作状態の時は、発振器１１から出力されるパルス信号の周期を短くし、ポンプ回路を速く動作させて出力電流を大きくする。
【００２４】
尚、発振器１１の発振周期は、トランジスタ１１ｆの抵抗値を変えることに限らず、キャパシタ１１ｇの容量を変えることによっても変化させることができる。
【００２５】
図４は、前記タイミング発生器１３の一例を示している。このタイミング発生器１３は、例えばエッジトリガ型のパルス発生器（ＰＧ）１３ａ、及びタイミング発生器（ＴＧ２）１３ｂにより構成され、複数の信号Ａ、Ｂを出力する。
【００２６】
図５は、パルス発生器１３ａの一例を示している。このパルス発生器１３ａは、ワンショットのマルチバイブレータであり、フリップフロップ回路を構成するＮＡＮＤゲート１３ａ−１、１３ａ−２、遅延回路１３ａ−３、インバータ回路１３ａ−４，１３ａ−５により構成されている。このパルス発生器１３ａは、図６に示すように、前記ＮＡＮＤゲート１２の出力信号Ｓ２に応じて、遅延回路１３ａ−３が有する遅延時間ＤＬ１の幅を有するパルス信号Ｓ３を発生する。このパルス信号Ｓ３のパルス幅は、ＮＡＮＤゲート１２の出力信号Ｓ２の半周期より短く設定されている。
【００２７】
図７は、前記タイミング発生器（ＴＧ２）１３ｂの一例を示している。このタイミング発生器１３ｂはＮＡＮＤゲート１３ｂ−１、遅延回路１３ｂ−２、インバータ回路１３ｂ−３、ＮＯＲゲート１３ｂ−４により構成されている。このタイミング発生器１３ｂは、図８に示すように、前記パルス発生器１３ａの出力信号Ｓ３に応じて、相補信号Ａ，Ｂを出力する。
【００２８】
図９は、前記バッファ回路１４の一例を示している。このバッファ回路１４は、直列、並列に接続された複数のインバータ回路１４ａ〜１４ｅにより構成されている。図１０に示すように、このバッファ回路１４は、前記タイミング発生回路１３から出力される出力される信号Ａ、Ｂに応じて信号Ｃ、Ｄ、Ｅを出力する。
【００２９】
図１１は、前記ポンプ回路１５の一例を示している。このポンプ回路１５は、直列接続されたＮチャネルＭＯＳトランジスタ１５ａ、１５ｂ、及びキャパシタ１５ｃ、１５ｄ、１５ｅにより構成されている。このポンプ回路１５はバッファ回路１４から出力される信号Ｃ、Ｄ、Ｅに応じて電源電圧ＶＤＤを昇圧し、昇圧電圧ＶＰＰを出力する。
【００３０】
図１２は、図１に示す昇圧回路１０の全体的な動作を示している。信号ＯＳＴが活性化されると、発振器１１が動作し、パルス信号Ｓ１を出力する。初期状態において、ポンプ回路１５の出力電圧ＶＰＰはローレベルであるため、電圧検出回路１６の出力電圧Ｖppmoniはローレベルである。このため、比較器１７の出力信号Ｖpon_pはハイレベルであり、ＮＡＮＤゲート１２から信号Ｓ２が出力される。この信号Ｓ２に応じてタイミング発生器１３、バッファ回路１４、ポンプ回路１５が動作し、ポンプ回路１５の出力電圧ＶＰＰが昇圧される。
【００３１】
前記比較器１７は発振器１１から出力される信号Ｖonに応じて、前記パルス信号Ｓ１の１サイクル毎に電圧検出回路１６の出力電圧Ｖppmoniと基準電圧Ｖrefとを比較する。信号Ｖonは発振器１１の信号Ｓ１と逆位相の信号であり、比較器１７は次の信号Ｓ１信号が立ち上がる前に電圧Ｖppmoniと基準電圧Ｖrefとを比較する。したがって、信号Ｓ１の立下りエッジのタイミングで比較器１７の出力信号Ｖpon_pの電圧が確定する。
【００３２】
図１２に示す期間Ｔ２において、ポンプ回路１５の出力電圧ＶＰＰが目的の電圧を超えた場合、電圧検出回路１６の出力電圧Ｖppmoniは基準電圧Ｖref以上となる。このため、比較器１７の出力信号Ｖpon_pはローレベルとなる。したがって、ＮＡＮＤゲート１２の出力信号Ｓ２はハイレベルに固定され、ポンプ動作は、期間Ｔ２の間に停止される。
【００３３】
上記第１の実施形態によれば、同期型の比較器１７を用い、この同期型比較器１７により、発振器１１の出力信号Ｓ１の１サイクル毎に、ポンプ回路１５の出力電圧を検出する電圧検出回路１6の出力電圧Ｖppmoniと基準電圧Ｖrefとを比較し、この比較出力により、ポンプ回路１５の動作を制御している。このため、発振器１１の出力信号Ｓ１の１サイクルにおいて、ポンプ回路１５の動作を制御することができるため、ポンプ回路１５の出力電圧ＶＰＰの変化を抑えることができる。したがって、リップル成分を抑制することができる。このため、デカップリング用のキャパシタの容量を低減でき、チップサイズの大型化を防止できる。
【００３４】
しかも、発振器１１から供給される信号Ｖonに同期して動作する同期型比較器１７を用いることにより、ポンプ回路１５の動作を発振器１１の出力信号Ｓ１の１サイクルの期間内に制御することができる。さらに、エッジトリガ型のタイミング発生器１３、及びエッジトリガ型の遅延回路をポンプ動作の起動と停止の制御回路に用いている。このため、発振器１１の出力信号が停止されてもポンプ回路１５は１回分の動作を完了してから停止する。したがって、ポンプ回路１５を構成するキャパシタは充電途中で動作が中断することがないため、キャパシタの残存電荷を抑制でき、ノイズの発生を防止することができる。
【００３５】
（第２の実施形態）
図１３は、本発明の第２の実施形態を示しており、第１の実施形態と同一部分には同一符号を付している。
【００３６】
第２の実施形態に示す昇圧回路１１は、第１の信号経路２０ａと、第２の信号経路２０ｂを有している。第１の信号経路２０ａは、ＯＲゲート２１、パルス発生器２２、スイッチ回路としてのＯＲゲート２３、パルス発生器２４、２５により構成されている。第２の信号経路２０ｂは、前記ＯＲゲート２１、及びパルス発生器２２、比較器１７、及びスイッチ回路としてのＯＲゲート２６、パルス発生器２７により構成されている。第１の実施形態は、発振器１１を有していた。これに対して、第２の実施形態に示す昇圧回路は、２個のパルス発生器２５、２７が発振器を構成している。
【００３７】
第１の信号経路２０ａにおいて、前記信号ＯＳＴは、ＯＲゲート２１に反転して供給される。このＯＲゲート２１には前記パルス発生器２５の出力信号Ｂ、及び前記パルス発生器２７の出力信号が供給されている。このＯＲゲート２１の出力信号はパルス発生器２２に供給される。このパルス発生器２２の出力信号は、比較器１７の出力信号Ｖpon_pとともにＯＲゲート２３を介してパルス発生器２４に供給される。このパルス発生器２４の出力信号Ａはパルス発生器２５に供給される。このパルス発生器２５の出力信号Ｂはパルス発生器２４の出力信号Ａとともにバッファ回路１４に供給される。
【００３８】
また、第２の信号経路２０ｂにおいて、前記パルス発生器２２から出力される信号Ｖonは比較器１７に供給される。この比較器１７の出力信号Ｖpon_nは、パルス発生器２２の出力信号とともに、ＯＲゲート２６に供給される。このＯＲゲート２６の出力信号はパルス発生器２７に供給される。前記信号ＴＭＣＴはこのパルス発生器２７に供給されている。パルス発生器２７から出力されるパルス信号の周期は、この信号ＴＭＣＴにより制御される。
【００３９】
図１４は、前記パルス発生器２２、２４、２５の一例を示している。これらパルス発生器２２、２４、２５は、フリップフロップ回路を構成するＮＡＮＤゲート２２ａ、２２ｂ、遅延時間ＤＬ２を有する遅延回路２２ｃ、遅延時間ＤＬ１を有する遅延回路２２ｄ、及びインバータ回路２２ｅ、２２ｆにより構成されている。
【００４０】
図１５は、これらパルス発生器２２、２４、２５の動作を示している。これらパルス発生器２２、２４、２５は、ワンショットマルチバイブレータであり、図１５に示すように、入力信号ｉｎがローレベルとなると、遅延時間ＤＬ２経過後、遅延時間ＤＬ１に対応するパルス幅を有する信号ｏｕｔを出力する。
【００４１】
図１６は、前記パルス発生器２７の一例を示している。このパルス発生器２７は、フリップフロップ回路を構成するＮＡＮＤゲート２７ａ、２７ｂ、遅延時間ＤＬ２を有する遅延回路２７ｃ、遅延時間ＤＬ３（ＤＬ３＞ＤＬ１）を有する遅延回路２７ｄ、及びインバータ回路２７ｅ、２７ｆにより構成されている。
【００４２】
図１７は、このパルス発生器２７の動作を示している。このパルス発生器２７も、ワンショットマルチバイブレータであり、図１７に示すように、入力信号ｉｎがローレベルとなると、遅延時間ＤＬ２経過後、遅延時間ＤＬ３に対応するパルス幅を有する信号ｏｕｔを出力する。このパルス幅ＤＬ３は前記パルス幅ＤＬ１より長く設定されている。
【００４３】
上記パルス発生器２２、２４、２５、２７は、遅延時間ＤＬ２を設定することによりポンプ回路１５のポンプ動作において、信号Ｃ、Ｄ、Ｅのタイミングが重ならないように配慮されている。
【００４４】
図１８は、前記遅延回路２２ｄの一例を示している。この遅延回路２２ｄは、インバータ回路を構成するＰチャネルＭＯＳトランジスタ２２ｄ−１、ＮチャネルＭＯＳトランジスタ２２ｄ−２、このＮチャネルＭＯＳトランジスタ２２ｄ−２と接地間に接続された抵抗Ｒ１１、前記トランジスタ２２ｄ−１、２２ｄ−２の接続ノードと出力端間に接続されたインバータ回路２２ｄ−３、前記トランジスタ２２ｄ−１、２２ｄ−２の接続ノードと接地間に接続されたキャパシタＣにより構成されている。
【００４５】
図１９は、前記遅延回路２２ｃ、２７ｃの一例を示している。この遅延回路２２ｃ、２７ｃは、インバータ回路を構成するＰチャネルＭＯＳトランジスタ２２ｃ−１、ＮチャネルＭＯＳトランジスタ２２ｃ−２、このＮチャネルＭＯＳトランジスタ２２ｃ−２と接地間に接続された抵抗Ｒ１２、前記トランジスタ２２ｃ−１、２２ｃ−２の接続ノードと出力端間に接続されたインバータ回路２２ｃ−３、前記トランジスタ２２ｃ−１、２２ｃ−２の接続ノードと接地間に接続されたキャパシタＣにより構成されている。前記抵抗Ｒ１２の抵抗値は、図１８に示す遅延回路２２ｄの抵抗Ｒ１１の抵抗値より小さく設定されている（Ｒ１１＞Ｒ１２）。このため、遅延回路２２ｃ、２７ｃに設定された遅延時間ＤＬ２は、遅延回路２２ｄに設定された遅延時間ＤＬ１より短い。
【００４６】
図２０は、前記遅延回路２７ｄの一例を示している。この遅延回路２７ｄは、インバータ回路を構成するＰチャネルＭＯＳトランジスタ２７ｄ−１、ＮチャネルＭＯＳトランジスタ２７ｄ−２、このＮチャネルＭＯＳトランジスタ２７ｄ−２と接地間に直列接続された抵抗Ｒ１１、ＮチャネルＭＯＳトランジスタ２７ｄ−４、これら抵抗Ｒ１１、トランジスタ２７ｄ−４に並列接続された抵抗Ｒ１２、前記トランジスタ２７ｄ−１、２７ｄ−２の接続ノードと出力端間に接続されたインバータ回路２７ｄ−３、前記トランジスタ２７ｄ−１、２７ｄ−２の接続ノードと接地間に接続されたキャパシタＣにより構成されている。前記抵抗Ｒ１１の抵抗値は、抵抗Ｒ１２の抵抗値より小さく設定されている（Ｒ１１＜Ｒ１２）。また、トランジスタ２７ｄ−４のゲートには信号ＴＭＣＴが供給されている。
【００４７】
上記構成において、ポンプ回路１５の出力電圧ＶＰＰが目的の電圧より低い場合、第１の実施形態と同様に比較器１７の出力信号Ｖpon_pがハイレベル、出力信号Ｖpon_nがローレベルとなっている。このため、ＯＲゲート２３の入力条件が成立し、第１の信号経路２０ａが動作する。
【００４８】
すなわち、信号ＯＳＴがハイレベルになると、ＯＲゲート２１の出力信号に応じて３個のパルス発生器２２、２４、２５が順次動作し、各パルス発生器２２、２４、２５はパルス信号を連続して出力する。パルス発生器２４、２５から出力される信号Ａ，Ｂは、バッファ回路１４に供給され、バッファ回路１４から出力される信号Ｃ、Ｄ、Ｅに応じてポンプ回路１５が駆動される。この状態において、比較器１７は、パルス発生器２２から供給される信号Ｖonの１サイクル毎に基準電圧Ｖrefと電圧検出回路１６の出力電圧Ｖppmoniとを比較する。
【００４９】
上記比較の結果、ポンプ回路１５の出力電圧ＶＰＰが目的の電圧に到達すると、比較器１７の出力信号Ｖpon_pがローレベル、出力信号Ｖpon_nがハイレベルとなる。このため、ＯＲゲート２３の入力条件が不成立となり、ＯＲゲート２６の入力条件が成立し、第２の信号経路２０ｂが有効になる。したがって、パルス発生器２２の出力信号はＯＲゲート２６を介してパルス発生器２７に供給されるため、パルス発生器２４、２５は停止し、ポンプ回路１５も停止する。この状態において、比較器１７は、パルス発生器２２から供給される信号Ｖonの１サイクル毎に基準電圧Ｖrefと電圧検出回路１６の出力電圧Ｖppmoniとを比較する。この結果、電圧検出回路１６の出力電圧Ｖppmoniが基準電圧Ｖrefより低下すると、再び、パルス発生器２４、２５が動作され、ポンプ回路１５が駆動される。
【００５０】
上記第２の実施形態によれば、ポンプ回路１５を動作させる場合と停止させる場合で別の経路に信号を通すことによりポンプ回路１５を制御し、しかも、２つのパルス発生器２４、２５が発振器の代わりとして働いている。このため、発振器１１を省略でき、構成及び設計を容易化できる。
【００５１】
また、エッジトリガータイプの遅延回路を用いたパルス発生器２４，２５により発振器を構成し、これによってポンプ回路を制御している。このため、ポンプ動作の１サイクルが完了した時点でポンプが停止する。このため、リップルを小さくでき、デカップリングキャパシタの容量を小さくできる。
【００５２】
さらに、ポンプ回路の起動と停止がポンプ動作の途中で終了しない。このため、ポンプ回路は常に安定した状態から起動し安定した状態で停止する。したがって、ノイズの発生を防止できる利点を有している。
【００５３】
また、ポンプ回路１５の停止時に動作するパルス発生器２７は、信号ＴＭＣＴにより、発生される信号のパルス幅を調整することが可能とされている。このため、例えばパルス発生器２７のパルス幅を大きくすることにより、ポンプ停止時の消費電流を削減できる。
【００５４】
（第３の実施形態）
図２１は、第３の実施形態に係る昇圧回路を示している。第３の実施形態において、第１の実施形態と同一部分には同一符号を付している。
【００５５】
第３の実施形態は、第１の実施形態と異なり、２つの発振器３１、３２、ＯＲゲート３３、３４、３５を有している。
【００５６】
信号ＯＳＴは、反転されてＯＲゲート３３の入力端に供給される。このＯＲゲート３３の入力端には発振器３１、３２の出力信号及び比較器１７の出力信号Ｖpon_nが供給されている。このＯＲゲート３３の出力信号は発振器３１に供給される。ＯＲゲート３４の入力端には、発振器３１、３２の出力信号及び比較器１７の出力信号Ｖpon_pが供給されている。このＯＲゲート３４の出力信号は発振器３２に供給される。この発振器３２は、信号ＴＭＣＴにより発振周期が制御される。発振器３２の出力信号はＯＲゲート３５の入力端に供給される。さらに、発振器３１の出力信号はタイミング発生器１３に供給されるとともにＯＲゲート３５に供給される。ＯＲゲート３５の出力信号は信号Ｖonとして比較器１７に供給される。比較器１７は電圧検出回路１６の出力電圧Ｖppmoniと基準電圧Ｖrefとを比較し、前記信号Ｖpon_p、Ｖpon_nを出力する。
【００５７】
第３の実施形態の動作は、第２の実施形態とほぼ同様であり、ポンプ回路１５の動作状態と停止状態によって、信号の伝わる経路が変わる。すなわち、ポンプ回路１５が動作するとき、発振器３１が動作し、ポンプ回路１５が停止状態の場合、発振器３１が停止し、発振器３２が動作する。
【００５８】
電圧検出回路１６の出力信号Ｖppmoniが基準電圧Ｖrefより低い場合、比較器１７の出力信号Ｖpon_pがハイレベル、信号Ｖpon_nがローレベルとなっている。この状態において、信号ＯＳＴがハイレベルとなると、発振器３１が発振を開始し、この発振器３１の出力信号はタイミング発生器１３、バッファ回路１４を介してポンプ回路１５に供給される。このため、ポンプ回路１５が動作し、昇圧動作が開始される。また、発振器３１の出力信号はＯＲゲート３５を通り信号Ｖonとして比較器１７に供給される。このため、比較器１７において、発振器３１から出力される信号の１サイクル毎に基準電圧Ｖrefと電圧検出回路１６の出力電圧Ｖppmoniとが比較される。
【００５９】
一方、上記比較器１７の比較の結果、電圧検出回路１６の出力電圧Ｖppmoniが基準電圧Ｖrefより大きくなると、比較器１７の出力信号は、信号Ｖpon_pがローレベル、信号Ｖpon_nがハイレベルとなる。このため、発振器３１が停止され、発振器３２が動作される。この状態において、比較器１７はＯＲゲート３５を介して供給される発振器３２の出力信号に応じて、比較動作を実行する。この結果、電圧検出回路１６の出力電圧Ｖppmoniが基準電圧Ｖrefより小さくなると、上述したように、ポンプ動作が再開される。
【００６０】
上記第３の実施形態によっても、第１、第２の実施形態と同様の効果を得ることが可能である。
【００６１】
また、発振器３２は信号ＴＭＣＴのレベルに応じて発振周期を制御可能とされている。このため、ポンプ回路１５の出力電圧を使用する回路の活性化時と停止時とで、消費電流を変えることができる。したがって、例えばチップがスタンドバイ状態のとき、発振器３２の発振周期を長くして、消費電流を削減することが可能である。
【００６２】
（第４の実施形態）
図２２は、第４の実施形態に係る昇圧回路を示している。第４の実施形態において、第３の実施形態と同一部分には同一符号を付し異なる部分について説明する。
【００６３】
第４の実施形態は第３の実施形態と異なり、発振器３１、３２、及びタイミング発生器１３を用いずに、２つのパルス発生器の出力信号により、バッファ回路１４を制御する。このため、第４の実施形態は、例えばワンショットマルチバイブレータにより構成されたパルス発生器４１〜４４、ＯＲゲート４５〜４８をさらに有している。ＯＲゲート４５の入力端には、パルス発生器４２、４４の出力信号、及び比較器１７の出力信号Ｖpon_nが供給される。このＯＲゲート４５の出力信号は、パルス発生器４１を介してＯＲゲート４６の一方入力端に供給される。このＯＲゲート４６の他方入力端には信号ＯＳＴが反転されて供給される。このＯＲゲート４６の出力信号はパルス発生器４２に供給される。前記パルス発生器４１の出力信号Ａ、及びパルス発生器４２の出力信号Ｂは、バッファ回路１４に供給される。
【００６４】
また、ＯＲゲート４７の入力端には、パルス発生器４２、４４の出力信号、及び比較器１７の出力信号Ｖpon_pが供給される。このＯＲゲート４７の出力信号は、パルス発生器４３を介してパルス発生器４４に供給される。このパルス発生器４４には、信号ＴＭＣＴが供給されている。前記パルス発生器４１、４３の出力信号はＯＲゲート４８に供給される。このＯＲゲート４８の出力信号は信号Ｖonとして比較器１７に供給される。
【００６５】
図２３は、第４の実施形態の動作を示している。第４の実施形態の動作は、第３の実施形態とほぼ同様であり、ポンプ回路１５の動作状態と停止状態によって、信号の伝わる経路を変わる。すなわち、ポンプ回路１５が動作するとき、パルス発生器４１、４２が動作し、ポンプ回路１５が停止状態の場合、パルス発生器４１、４２が停止し、パルス発生器４３、４４が動作する。
【００６６】
電圧検出回路１６の出力信号Ｖppmoniが基準電圧Ｖrefより低い場合、比較器１７の出力信号Ｖpon_pがハイレベル、信号Ｖpon_nがローレベルとなっている。この状態において、信号ＯＳＴがハイレベルとなる。パルス発生器４１、４２が発振を開始し、これらパルス発生器４１、４２の出力信号Ａ、Ｂは、バッファ回路１４を介してポンプ回路１５に供給される。このため、ポンプ回路１５が動作し、昇圧動作が開始される。また、パルス発生器４１の出力信号はＯＲゲート４８を通り信号Ｖonとして比較器１７に供給される。このため、比較器１７において、パルス発生器４１から出力される信号の１サイクル毎に基準電圧Ｖrefと電圧検出回路１６の出力電圧Ｖppmoniとが比較される。
【００６７】
一方、上記比較器１７の比較の結果、電圧検出回路１６の出力電圧Ｖppmoniが基準電圧Ｖrefより大きくなると、比較器１７の出力信号は、信号Ｖpon_pがローレベル、信号Ｖpon_nがハイレベルとなる。このため、パルス発生器４１、４２が停止され、パルス発生器４３、４４が動作される。この状態において、比較器１７はＯＲゲート４８を介して供給されるパルス発生器４３の出力信号に応じて、比較動作を実行する。この結果、電圧検出回路１６の出力電圧Ｖppmoniが基準電圧Ｖrefより小さくなると、上述したように、ポンプ動作が再開される。
【００６８】
上記第４の実施形態によっても、第１乃至第３の実施形態と同様の効果を得ることが可能である。
【００６９】
図２４は、前記パルス発生器４１、４２の変形例を示している。図２２に示す回路は、パルス発生器４１とパルス発生器４２の間に接続されたＯＲゲート４６に信号ＯＳＴが供給されていた。これに対して、図２３に示す回路は、直列接続されたパルス回路５１、５２のうち、パルス回路５１にＯＲゲート５３を介して信号ＯＳＴが供給されている。さらに、制御信号ＴＭＣＴは、パルス発生器５１、５２に供給されている。また、信号Ａは、信号Ｖonとして比較器に供給される。
【００７０】
図２５は、図２４の動作を示す波形図である。
【００７１】
図２５に示すようなパルス発生器によっても、第４の実施形態を構成できる。
【００７２】
（第５の実施形態）
図２６は、第５の実施形態を示すものであり、ＤＣ−ＤＣコンバータを降圧回路６０に適用した場合を示している。第５の実施形態において、第１乃至第４の実施形態と同一部分には同一符号を付している。
【００７３】
図２６において、発振器１１は、信号ＯＳＴに応じて発振する。発振器１１の出力信号Ｓ１は駆動回路（ＤＲＶ）６１を介してＰチャネルＭＯＳトランジスタ６２のゲートに供給される。このトランジスタ６２の電流通路の一端には外部電源（ＶＥＸＴ）、例えば電源電圧ＶＤＤが供給され、他端は抵抗Ｒ１の一端に接続される。これらトランジスタ６２と抵抗Ｒ１の接続ノード（出力ノード）より、降圧電圧、例えば内部電源（ＶＩＮＴ）が出力される。比較器１７は、発振器１１から出力される信号Ｖonに応じて電圧検出回路１６の出力電圧Ｖppmoniと基準電圧Ｖrefとを比較する。比較器１７の出力信号Ｖpon_pは、駆動回路（ＤＲＶ）６１に供給される。
【００７４】
図２７は、上記駆動回路６１の一例を示している。この駆動回路６１は、サイズの大きなＰチャネルＭＯＳトランジスタ６２を駆動するため、複数のインバータ回路６１ａ〜６１ｅ、及びＮＡＮＤゲート６１ｈ、インバータ回路６１ｉにより構成されている。ＮＡＮＤゲート６１ｈには、発振器１１の出力信号Ｓ１と比較器１７の出力信号Ｖpon_pが供給されている。このＮＡＮＤゲート６１ｈの出力信号はインバータ回路６１ｉを介してインバータ回路６１ａに供給される。インバータ回路６１ａ〜６１ｅを構成するＰチャネルＭＯＳトランジスタ、及びＮチャネルＭＯＳトランジスタは、順次チャネル幅が広くされている。すなわち、インバータ回路６１ａを構成するＰチャネルＭＯＳトランジスタ、及びＮチャネルＭＯＳトランジスタのチャネル幅は最も狭く設定され、インバータ回路６１ｅを構成するＰチャネルＭＯＳトランジスタ、及びＮチャネルＭＯＳトランジスタのチャネル幅は最も広く設定されている。
【００７５】
上記構成において、信号ＯＳＴがハイレベルとなると、発振器１１は発振する。電圧検出回路１６の出力信号Ｖppmoniが基準電圧Ｖrefより高い場合、比較器１７の出力信号Ｖpon_pはローレベルとなっている。このため、パルス発生器１１の出力信号は、駆動回路６１に供給される。駆動回路６１を構成する複数のインバータ回路６１ａ〜６１ｅは順次高い電圧を出力し、インバータ回路６１ｅの出力電圧はＰチャネルＭＯＳトランジスタ６２のゲートに供給される。このため、トランジスタ６２がオンし、電源電圧ＶＤＤより閾値電圧分低い内部電圧ＶＩＮＴを出力する。
【００７６】
比較器１７は、発振器１１から出力される信号Ｖonの１サイクル毎に基準電圧Ｖrefと電圧検出回路１６の出力電圧Ｖppmoniとを比較する。比較器１７の比較の結果、電圧検出回路１６の出力電圧Ｖppmoniが基準電圧Ｖrefより大きくなると、比較器１７の出力信号は、信号Ｖpon_pがロウレベルとなる。このため、駆動回路６１を構成するＮＡＮＤゲート６１の入力条件が不成立となり、駆動回路６１が停止される。
【００７７】
上記第５の実施形態によれば、比較器１７は発振器１１の出力信号Ｖonに応じて、発振器１１の出力信号Ｓ１の１サイクル毎に電圧検出回路１６の出力電圧Ｖppmoniと基準電圧Ｖrefとを比較し、この比較結果に応じて駆動回路６１の動作を制御している。したがって、出力ノードから出力される内部電圧ＶＩＮＴは、発振器１１の出力信号の１サイクル毎に制御されるため、リップルの少ない降圧電圧を発生することができる。
【００７８】
しかも、降圧電圧に含まれるリップルが少ないため、デカップリングキャパシタの容量を小さくすることができる。したがって、チップサイズの大型化を防止できる。
【００７９】
なお、本発明は、上記第１乃至第５の実施形態に限定されるものではなく、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００８０】
【発明の効果】
以上、詳述したように本発明によれば、出力電圧のリップルを低減でき、ノイズの発生を防止することが可能なＤＣ−ＤＣコンバータを提供できる。
【図面の簡単な説明】
【図１】第１の実施形態を示すものであり、ＤＣ−ＤＣコンバータを昇圧回路に適用した場合を示す構成図。
【図２】図１に示す比較器の一例を示す回路図。
【図３】図１に示す発振器の一例を示す回路図。
【図４】図１に示すタイミング発生器の一例を示す回路図。
【図５】図４に示すパルス発生器の一例を示す回路図。
【図６】図５の動作を示す波形図。
【図７】図４に示すタイミング発生器の一例を示す回路図。
【図８】図７の動作を示す波形図。
【図９】図１に示すバッファ回路の一例を示す回路図。
【図１０】図９の動作を示す波形図。
【図１１】図１に示すポンプ回路の一例を示す回路図。
【図１２】図１の動作を示す波形図。
【図１３】第２の実施形態を示すものであり、ＤＣ−ＤＣコンバータを昇圧回路に適用した場合を示す構成図。
【図１４】図１３に示すパルス発生器の一例を示す回路図。
【図１５】図１４の動作を示す波形図。
【図１６】図１３に示すパルス発生器の一例を示す回路図。
【図１７】図１６の動作を示す波形図。
【図１８】図１４に示す遅延回路の一例を示す回路図。
【図１９】図１４、図１６に示す遅延回路の一例を示す回路図。
【図２０】図１６に示す遅延回路の一例を示す回路図。
【図２１】第３の実施形態に係る昇圧回路を示す構成図。
【図２２】第４の実施形態に係る昇圧回路を示す構成図。
【図２３】図２２の動作を示す波形図。
【図２４】図２２に示すパルス発生器の変形例を示す構成図。
【図２５】図２４の動作を示す波形図。
【図２６】第５の実施形態を示すものであり、ＤＣ−ＤＣコンバータを降圧回路に適用した場合を示す構成図。
【図２７】図２６の駆動回路の一例を示す回路図。
【図２８】従来の昇圧回路の一例を示す構成図。
【符号の説明】
１０…昇圧回路、１１、３１、３２…発振器、１３、１３ｂ…タイミング発生回路、１４…バッファ回路、１５…ポンプ回路、１６…電圧検出回路、１７…比較器、１３ａ、２２、２４、２５、２７、４１〜４４、５１、５２…パルス発生器、１３ａ−３、１３ｂ−２、２２ｃ、２２ｄ、２７ｃ、２７ｄ…遅延回路、６０…降圧回路、６１…駆動回路、６２…ＰチャネルＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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