(57)【特許請求の範囲】
【請求項１】
出力負荷キャパシタンスを有し、以下の（ａ）〜（ｃ）を備えたことを特徴とする、トライステート・バッファ：（ａ）第１電源端子に接続されたコレクタと、出力ノードに接続されたエミッタと、ベースを有するエミッタフォロワと、出力ノードに接続されたコレクタと、第２電源端子に接続されたエミッタと、ベースを有するエミッタ接地回路を含む、出力ノードを有する出力段；（ｂ）前記出力段のベースに接続され、イネーブル信号が“ディスエイブル”値を有する場合に出力ノードが高インピーダンスを有し、イネーブル信号が“エイブル”値を有する場合に出力ノードが入力信号に対応する値を有するように、イネーブル信号に従って入力信号を制御する、イネーブル信号を受けるイネーブル回路と、（ｃ）前記イネーブル回路と、エミッタフォロワのベースと、第２電源端子に接続され、イネーブル信号が“ディスエイブル”値を有する場合にエミッタフォロワのベースとエミッタとの間の逆バイアスＤＣ電圧をクランプする電圧クランプ回路。 
【請求項２】
前記電圧クランプ回路が、エミッタフォロワのベースと第２電源端子との間に接続された電流感度が高い電圧素子を備えたことを特徴とする、請求項１に記載のトライステート・バッファ。 
【請求項３】
前記電流感度が高い電圧素子が、ベースと、エミッタフォロワのベースに接続されたコレクタと、第２電源端子に接続されたエミッタを有するクランプ・バイポーラ・トランジスタを含むことを特徴とする、請求項２に記載のトライステート・バッファ。 
【請求項４】
前記エミッタフォロワのエミッタと、前記クランプ・バイポーラ・トランジスタのエミッタの長さが等しいことを特徴とする、請求項３に記載のトライステート・バッファ。 
【請求項５】
前記電流感度が高い電圧素子がダイオードを含むことを特徴とする、請求項２に記載のトライステート・バッファ。 
【請求項６】
イネーブル信号が“ディスエイブル”値を有する場合、ＡＣ動作中の出力負荷キャパシタンスが出力段の出力負荷キャパシタンスによのみ依存するように、エミッタフォロワのベースに第１のＤＣ電圧レベルを供給し、エミッタ接地回路のベースに第２のＤＣ電圧レベルを供給するため、前記電圧クランプ回路が更に、エミッタ接地回路のベースに接続されていることを特徴とする、請求項１に記載のトライステート・バッファ。 
【請求項７】
電圧クランプ回路が第１と第２のＤＣ電圧レベル設定素子を備えたことを特徴とする、請求項６に記載のトライステート・バッファ。 
【請求項８】
前記第１のＤＣ電圧設定素子が、エミッタフォロワのベースに接続された入力端子とダイオード出力を有するダイオードを含み、イネーブル信号が“ディスエイブル”値を有する場合にエミッタ接地回路のベースに第２のＤＣ電圧レベルを設定する第２ＤＣ電圧レベル設定素子が、ダイオード出力に接続されたドレンと、イネーブル信号を受けるゲートと、第２電源端子に接続されたソースとを有する電界効果トランジスタを含むことを特徴とする、請求項７に記載のトライステート・バッファ。 
【請求項９】
前記ダイオードが、互いに接続されたベースとコレクタ、およびエミッタを有するバイポーラ形トランジスタを含むことを特徴とする、請求項８に記載のトライステート・バッファ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、エミッタフォロワ出力段を有するトライステート出力バッファに関する。本発明は特に、漏れ電流を制限し、出力キャパシタンスを減少させるために、エミッタフォロワ出力段のベース−エミッタ経路の間の逆バイアス電圧をクランプするトライステート・バッファに関する。
【０００２】
【従来の技術】
バイポーラ形ＣＭＯＳ素子（ＢｉＣＭＯＳ）を備えた反転トライステート・バッファは３つの論理状態、すなわち“低レベル”状態、“高レベル”状態、および“高インピーダンス”状態のいずれか一つの論理状態を有する出力ノードを有している。イネーブル信号が入力信号と組み合って出力ノードの状態を決定する。一般に、出力段はエミッタ接地回路に直列に接続されたエミッタフォロワ、すなわちトーテムポール構造の２つのバイポーラ形トランジスタである。イネーブル信号が“エイブル”になり、入力信号が“低レベル”状態にある場合は、エミッタフォロワが“オン”であり、エミッタ接地回路が“オフ”であるので、出力ノードは“高レベル”状態になる。イネーブル信号が“エイブル”になり、入力信号が“高レベル”状態にある場合は、エミッタフォロワが“オフ”であり、エミッタ接地回路が“オン”であるので、出力ノードでは“低レベル”状態になる。イネーブル信号が“高インピーダンス”を有する場合（ディスエイブル）、エミッタフォロワとエミッタ接地回路の双方は“オフ”になる。このような条件では、出力ノード、ひいては反転トライステート・バッファは“高インピーダンス”状態になる。
【０００３】
反転トライステート・バッファが“高インピーダンス”を有する場合、集積回路特有の寄生的な漏れ電流と寄生容量は致命的なものになる。バッファが“高インピーダンス”を有する場合、エミッタフォロワのベース−エミッタ接合部にかなりの逆バイアス電圧（ＶＢＥ＜０）が印加される。逆バイアス電圧はＩＣを除々に劣化させ、ＩＣの長期に亘る信頼性を損ねることがある。更に、上記接合部の間の順方向バイアスによって、使用禁止にされたバッファ内部への不慮の電流の導通が誘発され、バッファの有効な動作を妨げる場合がある。バッファに供給される電圧を低減して逆バイアス電圧を低減することによって、劣化の程度を軽減することができる。所要電圧は低減し、ＣＭＯＳベースの素子の場合は更に低減しているものの、ＩＣに電力を供給する個別分野では依然として５ボルトの電圧供給が採用されている。動作時には、別の素子を最大限駆動させるために、回路には最大の電圧を供給して動作させる。
【０００４】
米国特許明細書第５，１５３，４６４号でジョリー氏は、逆バイアスの制御のために、出力段での各ベース−エミッタ接合部の間にＣＭＯＳトランスミッションゲートを導入し、エミッタ−ベース接合部での抵抗を選択的に調整することによって、逆バイアスを低減させた。また、反転トライステート・バッファが使用禁止の場合の高インピーダンス経路は維持される。残念ながら、特に複数のバッファを接続した場合に、内部トランスミッションゲートの出力キャパシタンスは相当な値であり、出力ノードに重い負荷がかかる。この重い負荷によって、ＢｉＣＭＯＳベースのプロセス設計で期待される性能利得は無駄になってしまう。
【０００５】
【発明が解決しようとする課題】
集積回路の動作寿命を延ばすために、高インピーダンス状態での順方向または逆方向バイアス条件下で、最大の供給電圧に耐え得るパイポーラ形ＣＭＯＳ素子を備えた改良形の反転トライステート・バッファが望まれる。性能を向上するためには、反転トライステート・バッファの出力キャパシタンスが低ければ有利であろう。
【０００６】
【課題を解決するための手段】
ＢｉＣＭＯＳベースのプロセスで設計された改良形のトライステート・バッファは、出力段に含まれたエミッタフォロワにかかる逆方向バイアス電圧をクランプすることによって、高インピーダンス状態中の最大の供給電圧に耐えるものである。逆バイアス電圧をクランプすることによって出力漏れ電流が低減し、その結果、バッファが使用禁止中に出力段内のバイポーラ形トランジスタが活性化するのを防止することによって、集積回路（ＩＣ）の動作寿命が延びる。バイポーラ形トランジスタまたはダイオードのような電流駆動型電圧素子が、エミッタフォロワのベース−エミッタ接合部の間に配置される。出力段が使用禁止であり、“低レベル”値が出力ノードにかけられた場合に、ベース−エミッタ接合部が順方向バイアスされた時に生ずる出力漏れ電流は最小限になる。その結果、出力負荷キャパシタンスが低くなり、特に複数のバッファを使用する場合に伝搬遅延特性が向上する。
【０００７】
【発明の実施例】
ＢｉＣＭＯＳベースのプロセスで設計された改良形のトライステート・バッファは、出力段内のエミッタフォロワにかかる逆バイアス電圧をクランプして出力漏れ電流を低減することによって、高インピーダンス状態での最大供給電圧に耐え、その結果、集積回路（ＩＣ）の動作寿命が延びる。逆バイアス電圧をクランプすることによって、出力段内のバイポーラ・トランジスタがバッファの使用禁止中に起動することを防止できる。出力段が起動すると、ベース−エミッタ接合部が順方向バイアスされた場合に現われる出力漏れ電流は最小限になる。その結果、出力負荷キャパシタンスが低下し、特に複数のバッファを使用した場合の伝搬遅延特性が向上する。
【０００８】
図１は本発明の反転トライステート・バッファ１０のブロック図である。反転トライステート・バッファ１０はトーテムポール構造のエミッタフォロワＱ１とエミッタ接地回路Ｑ２とを含む出力段１２を有している。エミッタフォロワＱ１と、エミッタ接地回路Ｑ２の双方とも、各々バイポーラ形トランジスタである。エミッタフォロワＱ１のコレクタは電源ＶＤＤに接続されている。エミッタフォロワＱ１のエミッタとエミッタ接地回路Ｑ２のコレクタは出力ノード１４にて接続されている。エミッタ接地回路Ｑ２のエミッタはアースに接続されている。
【０００９】
イネーブル回路１６はエミッタフォロワＱ１のベース２２と、エミッタ接地回路Ｑ２のベース２４に接続されている。イネーブル回路１６はイネーブル信号ＥＮを受け、イネーブル信号ＥＮに従って入力信号ＩＮを制御する。反転トライステート・バッファ１０が使用禁止の場合に、エミッタフォロワＱ１のベース−エミッタ経路の間の逆バイアス電圧を制限するために、電圧クランプ回路１８がイネーブル回路１６に接続されている。
【００１０】
反転トライステート・バッファ１０が使用禁止の場合に、エミッタフォロワＱ１のベース−エミッタ経路の間の既知の逆バイアス電圧を維持するために、電圧クランプ回路１８がイネーブル回路１６と出力段１２に接続されている。このクランプ回路はエミッタフォロワＱ１の逆バイアス電圧をバイポーラ形トランジスタのターンオン電圧よりも僅かに低い値にクランプする。逆バイアス電圧が低下すると、集積回路の劣化が遅くなり、寿命が延びる。
【００１１】
図２は図１に示したイネーブル回路１６の論理表である。イネーブル信号ＥＮが“オン”である時、出力ノード１４は入力信号ＩＮの値に対応する値を有している。イネーブル信号ＥＮが“オフ”である時、出力ノード１４は高インピーダンス状態にある。ＣＣはイネーブル信号ＥＮに従った電圧クランプ回路の出力値を示している。イネーブル回路１６の例は論理ゲートを使って、または、米国特許明細書第５，１５３，４６４号で、ジョリー氏が開示したようなタイミング制御を行う、より複雑な回路を使って実施できる。
【００１２】
図３はＡＣ電圧源の作用だけを評価した場合の、ＡＣ動作中の従来技術の反転トライステート・パッファ内の出力負荷キャパシタンスの図解モデルである。エミッタフォロワＱ１にかかる逆バイアス電圧を制御するため、エミッタフォロワＱ１のベースとエミッタ接地回路Ｑ２の間にトランスミッションゲート２０を配置してある。出力負荷キャパシタンスはトランスミッションゲート２０と、エミッタフォロワＱ１と、エミッタ接地回路Ｑ２と、イネーブル回路１６に起因するものである。
【００１３】
図４は本発明の出力負荷キャパシタンスの図解モデルである。電圧クランプ回路１８はエミッタフォロワＱ１のベース２２とアースとの間に配置されている。電圧クランプ回路１８は出力段に２つのＤＣ電圧源を接続する。第１のＤＣ電圧源はエミッタフォロワＱ１のベース２２とアースとの間に配置されている。第２のＤＣ電圧源はエミッタ接地回路Ｑ２のベース２４に接続される。ＡＣ動作中は、ＤＣ電圧は全てアース状態にあると見なされる。従って、出力段１２のベース２２，２４はアースに設定される。出力負荷キャパシタンスは、エミッタフォロワＱ１とエミッタ接地回路Ｑ２とのに含まれる出力段１２内のｐ−ｎ接合部によってのみ左右される。エミッタフォロワＱ１内では、ベース−エミッタおよびコレクタ−エミッタ接合部が出力負荷キャパシタンスに寄与し、一方、エミッタ接地回路Ｑ２内では、上記負荷はコレクタ−ベースおよびコレクタ−エミッタ接合部に起因する。このことは、出力負荷キャパシタンスがイネーブル回路と、出力段と、トランスミッションゲートに起因する従来技術と比較して、出力負荷キャパシタンスが著しく低減することを意味する。負荷キャパシタンスが低減することにより、反転トライステート・バッファの利得が向上し、ひいては所要電力が低減し、性能が向上する。
【００１４】
この実施例では、電圧クランプ回路１８はエミッタフォロワＱ１とエミッタ接地回路Ｑ２のそれぞれのベース２２，２４でのＤＣ電圧レベルを直流０．８ボルト以内に設定し、維持する、電流駆動型の２段の電圧素子として実現される。反転トライステート・バッファ１０が使用禁止になった時、上記のベース２２，２４はＤＣ電圧レベルを有し、従ってこれらベース２２、２４はＡＣ動作についてアースされたものと見なされる。これらのトランジスタのサイズが従来技術で使用されたものと同じ場合でも、出力キャパシタンスは大幅に低い。
【００１５】
図５及び図６はバスをドライブする場合に使用される反転トライステート・バッファの伝搬遅延を示したＳＰＩＣＥシミュレーションである。双方の反転トライステート・バッファとも、素子の処理パラメータとサイズを同じにしてシミュレートされたものである。太線の曲線１はバスの入力信号であり、曲線２はバスの出力信号である。イネーブル信号は点線３で示してある。図５はトランスミッションゲートを含む従来技術の反転トライステート・バッファのＳＰＩＣＥシミュレーションである。イネーブル信号と出力信号の立ち上がり時間の差、すなわち伝搬遅延ｔｐｒｏｐは８２０ピコ秒以下である。図６は電圧クランプ回路を使用した本発明の反転トライステート・バッファのＳＰＩＣＥシミュレーションである。ｔｐｒｏｐは５００ピコ秒以下の遅延であり、従来技術の反転トライステート・バッファの設計よりも３５％以上向上している。このような性能の向上によって、所与のバスに使用できる反転トライステート・バッファの数が増大し、同時に優れた性能が維持される。
【００１６】
図７は図１に示した電圧クランプ回路１８を、バイポーラ形トランジスタＱ３および電界効果トランジスタＦＥＴ１として示している。ダイオードと同じ動作をさせるため、バイポーラ形トランジスタＱ３のコレクタとベースとを互いに接続してある。電界効果形トランジスタＦＥＴ１のドレインはＱ３のエミッタに接続され、一方、ソースはアースに接続されている。ゲートはイネーブル回路１６からイネーブル信号ＥＮを受ける。
【００１７】
電圧クランプ回路１８は電流制御電圧素子として機能するため、エミッタフォロワＱ１のベースとアースとの間に配置されている。バイポーラ形トランジスタＱ３はＱ１に印加される逆バイアス電圧を活性化電圧よりも僅かに低い電圧レベルに制限し、第１のＤＣ電圧をエミッタフォロワＱ１のベースへと印加する。電界効果形トランジスタＦＥＴ２は第２のＤＣ電圧レベルをエミッタ接地回路Ｑ２のベースへと印加する。バイポーラ形トランジスタＱ１およびＱ３は同じエミッタ幅を有しているので、２つのトランジスタは互いに連動する。バイポーラ形トランジスタＱ３のエミッタはエミッタフォロワＱ１のエミッタよりもエミッタ長が短いので、このトランジスタＱ３はエミッタフォロワＱ１が活性化可能になる前に活性化する。
【００１８】
Ｑ１のベース−エミッタ接合部の逆バイアス電圧をクランプするために、バイポーラ形トランジスタＱ３の代わりに、ダイオードまたは電流源のような別の回路を使用できることが当業者には明白であろう。
【００１９】
図８は電圧クランプ回路１８としてバイポーラ形トランジスタＱ３と電界効果トランジスタＦＥＴ１とを使用した反転トライステート・バッファ１０の詳細な回路図である。この設計は、ヒューレット・パッカード社のＢｉＣＭＯＳ１４の製造プロセスで実施されたものである。
【００２０】
【実施態様】
なお、本発明の実施態様の例を以下に示す。
【００２１】
〔実施態様１〕
出力負荷キャパシタンスを有し、以下の（ａ）〜（ｃ）を備えたことを特徴とする、トライステート・バッファ：
（ａ）第１電源端子に接続されたコレクタと、出力ノードに接続されたエミッタと、ベースを有するエミッタフォロワと、
出力ノードに接続されたコレクタと、第２電源端子に接続されたエミッタと、ベースを有するエミッタ接地回路を含む、出力ノードを有する出力段；
（ｂ）前記出力段のベースに接続され、イネーブル信号が“ディスエイブル”値を有する場合に出力ノードが高インピーダンスを有し、イネーブル信号が“エイブル”値を有する場合に出力ノードが入力信号に対応する値を有するように、イネーブル信号に従って入力信号を制御する、イネーブル信号を受けるイネーブル回路と、
（ｃ）前記イネーブル回路と、エミッタフォロワのベースと、第２電源端子に接続され、イネーブル信号が“ディスエイブル”値を有する場合にエミッタフォロワのベースとエミッタとの間の逆バイアスＤＣ電圧をクランプする電圧クランプ回路。
【００２２】
〔実施態様２〕
前記電圧クランプ回路が、エミッタフォロワのベースと第２電源端子との間に接続された電流感度が高い電圧素子を備えたことを特徴とする、実施態様１に記載のトライステート・バッファ。
【００２３】
〔実施態様３〕
前記電流感度が高い電圧素子が、ベースと、エミッタフォロワのベースに接続されたコレクタと、第２電源端子に接続されたエミッタを有するクランプ・バイポーラ・トランジスタを含むことを特徴とする、実施態様２に記載のトライステート・バッファ。
【００２４】
〔実施態様４〕
前記エミッタフォロワのエミッタと、前記クランプ・バイポーラ・トランジスタのエミッタの長さが等しいことを特徴とする、実施態様３に記載のトライステート・バッファ。
【００２５】
〔実施態様５〕
前記電流感度が高い電圧素子がダイオードを含むことを特徴とする、実施態様２に記載のトライステート・バッファ。
【００２６】
〔実施態様６〕
イネーブル信号が“ディスエイブル”値を有する場合、ＡＣ動作中の出力負荷キャパシタンスが出力段の出力負荷キャパシタンスによのみ依存するように、エミッタフォロワのベースに第１のＤＣ電圧レベルを供給し、エミッタ接地回路のベースに第２のＤＣ電圧レベルを供給するため、前記電圧クランプ回路が更に、エミッタ接地回路のベースに接続されていることを特徴とする、実施態様１に記載のトライステート・バッファ。
【００２７】
〔実施態様７〕
電圧クランプ回路が第１と第２のＤＣ電圧レベル設定素子を備えたことを特徴とする、実施態様６に記載のトライステート・バッファ。
【００２８】
〔実施態様８〕
前記第１のＤＣ電圧設定素子が、エミッタフォロワのベースに接続された入力端子とダイオード出力を有するダイオードを含み、
イネーブル信号が“ディスエイブル”値を有する場合にエミッタ接地回路のベースに第２のＤＣ電圧レベルを設定する第２ＤＣ電圧レベル設定素子が、ダイオード出力に接続されたドレンと、イネーブル信号を受けるゲートと、第２電源端子に接続されたソースとを有する電界効果トランジスタを含むことを特徴とする、実施態様７に記載のトライステート・バッファ。
【００２９】
〔実施態様９〕
前記ダイオードが、互いに接続されたベースとコレクタ、およびエミッタを有するバイポーラ形トランジスタを含むことを特徴とする、実施態様８に記載のトライステート・バッファ。
【００３０】
【発明の効果】
これまで説明したように、出力段のエミッタフォロワ内のベース−エミッタ接合部の間で逆バイアス電圧をクランプすることによって、高インピーダンス状態中に最大供給電圧に耐える反転、または非反転トライステート・バッファに本発明を使用できることが明白であろう。逆バイアス電圧を制限することによって、接合部が順方向バイアスされた場合の出力の漏れ電流が低減し、それによってＩＣの寿命が延びる。その上、トライステート・バッファの出力負荷キャパシタンスが低くなり、それによって特に複数のバッファを共に使用した場合の伝搬遅延特性が向上する。
【図面の簡単な説明】
【図１】本発明の反転トライステート・バッファのブロック図である。
【図２】図１に示したイネーブル回路の論理図である。
【図３】従来技術の反転トライステート・バッファのＡＣ動作中の出力キャパシタンスのモデル図である。
【図４】電圧クランプ回路を使用した、反転トライステート・バッファの出力キャパシタンスのモデル図である。
【図５】バスをドライブするために使用した場合の、トライステート・バッファの伝搬遅延を示したＳＰＩＣＥシミュレーション図である。
【図６】バスをドライブするために使用した場合の、トライステート・バッファの伝搬遅延を示したＳＰＩＣＥシミュレーション図である。
【図７】図１に示した電圧クランプ回路を、バイポーラ形トランジスタおよび電界効果トランジスタとして示した図である。
【図８】電圧クランプ回路としてバイポーラ形トランジスタを使用した、反転トライステート・バッファの詳細回路図である。
【符号の説明】
１０：反転トライステート・バッファ
１２：出力段
１６：イネーブル回路
１８：電圧クランプ回路
【図１】
0003614210.tif 000002
【図２】
0003614210.tif 000003
【図３】
0003614210.tif 000004
【図４】
0003614210.tif 000005
【図５】
0003614210.tif 000006
【図６】
0003614210.tif 000007
【図７】
0003614210.tif 000008
【図８】
0003614210.tif 000009