(57)【特許請求の範囲】
【請求項１】
入力端子が外部信号入力パッドにつながる入力バッファ回路と、この入力バッファ回路の前記入力端子と基準電位端子との間に設けられて前記入力端子を基準電位に固定するためのレベル設定用抵抗とを有し、パワーダウンモードの設定を可能とした半導体集積回路において、
前記レベル設定用抵抗は制御信号によりオフ制御されるトランジスタであり、前記外部信号入力パッドに入力される信号の状態及び前記パワーダウンモードを設定するパワーダウン設定信号の状態を判別して前記制御信号を発生する状態判別手段を備え、
この状態判別手段は、
前記パワーダウン設定信号が出力されたとき前記外部信号入力パッドに入力される信号の状態をラッチするラッチ回路と、
このラッチ回路の出力及び前記パワーダウン設定信号に基づき前記制御信号を出力する論理回路と
を備えたことを特徴とする半導体集積回路。
【請求項２】
前記状態判別手段は、
前記外部信号入力パッドに入力される信号が“Ｌ”レベル状態であり、かつ前記パワーダウン設定信号がパワーダウンモードを指定している場合に前記制御信号を出力して前記トランジスタをオフ制御すると共に、
前記外部信号入力パッドに入力される信号が“Ｈ”レベル状態であるか、又は前記外部信号入力パッドが非接続状態である場合には、前記パワーダウン設定信号に拘わらず前記制御信号を出力せずに前記トランジスタをオンに保持するようにされた
ことを特徴とする請求項１に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、低消費電力機能付きの入力バッファ回路を持つ半導体集積回路に関する。
【０００２】
【従来の技術】
図９は、従来のＭＯＳ集積回路におけるプルアップ機能付き入力バッファ回路部の構成を示す。入力バッファ回路３は、２段のＣＭＯＳインバータ３ａ，３ｂにより構成され、その入力端子は外部信号入力パッド１に接続されている。入力バッファ回路３の入力端子には、ダイオードＤ１，Ｄ２からなる入力保護回路２が設けられ、またプルアップ抵抗として、電源ＶDDとの間にｐチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）ＱP0が設けられている。ＰＭＯＳトランジスタＱP0のゲートは接地されている。
【０００３】
プルアップ抵抗用のＰＭＯＳトランジスタＱP0は、オン抵抗の大きいものが用いられる。これにより、入力パッド１の信号レベル変化を入力バッファ回路３に伝えることを可能としながら、外部信号入力パッド１がオープンになっても入力バッファ回路３の入力端子をフローティング状態にすることなく、ＶDDに保持することを可能としている。
【０００４】
【発明が解決しようとする課題】
図９に示す従来のプルアップ機能付き入力バッファ回路には、特に、スタンバイ状態で内部回路を低消費電力状態に設定できるようにしたパワーダウンモード付きの集積回路の場合に、次のような理由で十分な消費電力抑制ができないという問題があった。第１に、パワーダウンモードで例えば外部信号入力パッド１を接地した時、プルアップ抵抗用ＰＭＯＳトランジスタＱP0には電源ＶDDから外部接地された入力パッド１に定常電流が流れる。第２に、入力パッド１が"Ｌ"，"Ｈ"の信号レベル変化がある状態で内部回路をパワーダウンモードに設定した場合には、入力バッファ回路３のインバータ３ａ，３ｂは状態遷移を繰り返すことになり、遷移過程で貫通電流が流れる。
【０００５】
この発明は、上記事情を考慮してなされたもので、入力バッファ回路部での消費電力低減を図り、特にパワーダウンモード付きの場合の消費電力抑制を可能とした半導体集積回路を提供することを目的としている。
【０００６】
【課題を解決するための手段】
この発明は、入力端子が外部信号入力パッドにつながる入力バッファ回路と、この入力バッファ回路の前記入力端子と基準電位端子との間に設けられて前記入力端子を基準電位に固定するためのレベル設定用抵抗とを有し、パワーダウンモードの設定を可能とした半導体集積回路において、前記レベル設定用抵抗は制御信号によりオフ制御されるトランジスタであり、前記外部信号入力パッドに入力される信号の状態及び前記パワーダウンモードを設定するパワーダウン設定信号の状態を判別して前記制御信号を発生する状態判別手段を備え、この状態判別手段は、前記パワーダウン設定信号が出力されたとき前記外部信号入力パッドに入力される信号の状態をラッチするラッチ回路と、このラッチ回路の出力及び前記パワーダウン設定信号に基づき前記制御信号を出力する論理回路とを備えたことを特徴とする。
【０００７】
この発明によると、入力バッファ回路の入力端子を固定するためのレベル設定用抵抗（プルアップまたはプルダウン抵抗）を、オフ制御信号によりオフ駆動されるトランジスタにより構成すると共に、前記外部信号入力パッドに入力される信号の状態を判別して制御信号を発生する状態判別手段を備えることにより、外部信号入力パッドに入力される信号の状態に対応し、入力バッファ回路の消費電力削減が可能になる。
【０００８】
この発明において、前記状態判別手段は、前記外部信号入力パッドに入力される信号が“Ｌ”レベル状態であり、かつ前記パワーダウン設定信号がパワーダウンモードを指定している場合に前記制御信号を出力して前記トランジスタをオフ制御すると共に、前記外部信号入力パッドに入力される信号が“Ｈ”レベル状態であるか、又は前記外部信号入力パッドが非接続状態である場合には、前記パワーダウン設定信号に拘わらず前記制御信号を出力せずに前記トランジスタをオンに保持するように構成することができる。前記外部信号入力パッドに入力される信号が“Ｌ”レベル状態であり、かつ前記パワーダウン設定信号がパワーダウンモードを指定している場合に前記制御信号を出力して前記トランジスタをオフ制御することにより、消費電力削減が可能になる。また、外部信号入力パッドに入力さされる信号が“Ｈ”レベル状態であるか、又は前記外部信号入力パッドが非接続状態である場合には、前記パワーダウン設定信号に拘わらず前記制御信号を出力せずに前記トランジスタをオンに保持することにより、入力バッファ回路の入力の不安定状態を招来することを防止できる。
【０００９】
【発明の実施の形態】
以下、図面を参照して、この発明の実施例を説明する。図１は、この発明の一実施例に係る半導体集積回路の要部構成を示す。なお従来の図９と対応する部分には、図９と同一符号を付してある。
【００１０】
ＣＭＯＳインバータ３ａ，３ｂからなる入力バッファ回路３の入力端子は、外部信号入力パッド１に接続され、その入力端子には入力保護回路２と共に、電源ＶDDとの間にプルアップ抵抗用ＰＭＯＳトランジスタＱP0が設けられている。入力バッファ回路３は、制御信号ＰＤによりパワーダウンモードが設定できる内部回路４に接続されている。プルアップ抵抗用ＰＭＯＳトランジスタＱP0のゲートにはこの制御信号ＰＤが入り、パワーダウンモード時（ＰＤ＝"Ｈ"）にＰＭＯＳトランジスタＱP0がオフ駆動されるように構成されている。
この様に構成すると、パワーダウンモード時、入力パッド１が"Ｌ"レベルに固定されても、プルアップ抵抗用ＰＭＯＳトランジスタＱP0に定常電流が流れることはなく、無駄な電力消費が低減される。
【００１１】
図２は、入力バッファ回路３の入力端子と接地ＶSSとの間に、プルダウン抵抗用のｎチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）ＱN0を設けた実施例である。このプルダウン抵抗用ＮＭＯＳトランジスタＱN0のゲートは、内部回路４のパワーダウンモードを制御する制御信号ＰＤの反転制御信号ＰＤＮにより制御される。即ち、パワーダウンモード時（ＰＤＮ＝"Ｌ"）、ＮＭＯＳトランジスタＱN0はオフ駆動される。
これにより、パワーダウンモード時、入力パッド１が"Ｈ"レベルに固定されても、プルダウン抵抗用ＮＭＯＳトランジスタＱN0に定常電流が流れることはなく、やはり無駄な電力消費が低減される。
以下の実施例は、図１に対応するプルアップ抵抗用ＰＭＯＳトランジスタを持つ場合について説明するが、図２のようにプルダウン抵抗を持つ場合にも同様に適用が可能である。
【００１２】
上記実施例は、パワーダウンモード時の入力パッド１の電位状態が"Ｈ"または"Ｌ"に固定されることが予め分かっている場合に適用できるものであるが、パワーダウンモードで入力パッド１がオープン（無接続）状態とされる場合にプルアップ抵抗用ＰＭＯＳトランジスタＱP0をオフにすると、入力バッファ回路３の入力端子がフローティングとなり、初段インバータ３ａで貫通電流が流れるといった事態が生じる可能性がある。
【００１３】
図３は、上記の不都合を改善した実施例である。この実施例では、図１の実施例に加えて、外部信号入力パッド１の接続状態を判別してパワーダウン制御信号ＰＤによるプルアップ抵抗用ＰＭＯＳトランジスタＱP0のオフ駆動を許可する状態判別手段８が設けられている。状態判別手段８は、パワーダウンモード用の制御信号ＰＤをインバータ６で反転した信号Ｓ２の立下がり、即ちパワーダウンモードへの遷移時に入力バッファ回路３の出力信号Ｓ１をラッチするハーフラッチ７と、このハーフラッチ７の出力信号Ｓ３と信号Ｓ２の論理をとってプルアップ抵抗用ＰＭＯＳトランジスタＱP0のゲート制御を行うＮＯＲゲート５により構成される。パワーダウンモード時以外は、ハーフラッチ７は信号Ｓ１をスルーする。
【００１４】
図４は、この実施例でのパワーダウン制御の動作タイミングである。入力パッド１がオープン状態（または"Ｈ"レベル状態）で入力バッファ回路３の出力信号Ｓ１が"Ｈ"のとき、パワーダウン制御信号ＰＤが"Ｈ"になっても、ハーフラッチ７の出力信号Ｓ３は"Ｈ"、従って、ＮＯＲゲート５の出力信号Ｓ４は"Ｌ"のままであり、プルアップ抵抗用ＰＭＯＳトランジスタＱP0はオン状態に保たれる。
入力パッド１が"Ｌ"レベル状態で入力バッファ回路３の出力信号が"Ｌ"のとき、パワーダウン制御信号ＰＤが"Ｈ"になると、ハーフラッチ７の出力信号Ｓ３は"Ｌ"、従って、ＮＯＲゲート５の出力信号Ｓ４は"Ｈ"となり、プルアップ抵抗用ＰＭＯＳトランジスタＱP0はオフ駆動される。
この実施例によると、入力パッド１をオープン状態としたパワーダウンモードにおいて、プルアップ抵抗用ＰＭＯＳトランジスタＱP0をオフにすることなく、従って入力バッファ回路３の入力端子の不安定状態を招来することなく、入力パッド１を"Ｌ"に固定したパワーダウンモードでプルアップ抵抗用ＰＭＯＳトランジスタＱP0での無駄な電力消費を抑えることが可能になる。
【００１５】
図５は更に別の実施例である。この実施例では、図３の実施例における状態判別手段８に加えて、更に外部信号入力パッド１の入力信号が所定の条件でアクティブに変化していることを判別してプルアップ抵抗用ＰＭＯＳトランジスタＱP0をオフ駆動する信号状態判別手段としてのアクティブセンス回路１２が設けられている。アクティブセンス回路１２は、入力バッファ回路３の出力信号Ｓ１の"Ｈ"，"Ｌ"の繰り返しをカウントするカウンタ１０、及びこのカウンタ１０の出力によりセットされるフリップフロップ１１を有する。ＲＥＳＥＴは、パワーオンリセットのような初期リセット信号であり、フリップフロップ１１はこのＲＥＳＥＴ信号によりリセットされ、またカウンタ１０は、フリップフロップ１１の出力信号とＲＥＳＥＴ信号の論理和をとるＯＲゲート９の出力によりリセットされるようになっている。フリップフロップ１１の出力信号と状態判別手段８の出力信号は、ＯＲゲート１３を介してプルアップ抵抗用ＰＭＯＳトランジスタＱP0のゲートに送られる。
【００１６】
図６は、この実施例での動作タイミング図である。ＲＥＳＥＴ信号によりカウンタ１０及びフリップフロップ１１がリセットされた後、外部入力信号の"Ｈ"，"Ｌ"の繰り返しにより、入力バッファ回路３の出力信号Ｓ１の立上りでカウンタ１０はインクリメントされる。カウンタ１０は、所定回数例えばｎだけカウントすると、その出力信号Ｓ１１が"Ｈ"となり、これによりフリップフロップ１１が"Ｈ"にセットされる。これがアクティブ状態検出である。フリップフロップ１１が"Ｈ"にセットされると、その出力信号Ｓ１２はＯＲゲート９を介してカウンタ１０のリセット端子に入り、カウンタ１０は直ちにリセットされる。その後再びＲＥＳＥＴ信号が入るまでは、カウンタ１０及びフリップフロップ１１は動作しない。そしてフリップフロップ１１の"Ｈ"レベル出力はＯＲゲート１３を介してプルアップ抵抗用ＰＭＯＳトランジスタＱP0に送られ、このＰＭＯＳトランジスタＱP0をオフ駆動する。
【００１７】
アクティブセンス回路１２が外部入力信号のアクティブ状態を検知してプルアップ抵抗用ＰＭＯＳトランジスタＱP0をオフにすると、その後入力信号が"Ｈ"，"Ｌ"を繰り返しても、入力信号"Ｌ"の期間にプルアップ抵抗用ＰＭＯＳトランジスタＱP0に電流が流れることはない。入力信号が"Ｈ"，"Ｌ"を繰り返すアクティブ期間には、入力バッファ回路３の入力端子が不安定になることはないから、プルアップ抵抗用ＰＭＯＳトランジスタＱP0をオフに保つことにより、入力信号が"Ｌ"の期間にプルアップ抵抗用ＰＭＯＳトランジスタＱP0に無駄に流れる電流をなくすことができる。
【００１８】
図６に示したように、アクティブ状態を検出してプルアップ抵抗用ＰＭＯＳトランジスタＱP0をオフにしたときは、その後パワーダウン制御信号ＰＤが"Ｈ"になっても影響はない。言い換えれば、この実施例のアクティブセンス回路１２は、パワーダウンモードとは無関係に、プルアップ抵抗制御用として有効である。即ち図５の実施例は、図３の実施例と同様の状態判別手段８を設けて、外部入力パッド１を例えばオープン状態とするパワーダウンモードにも対応できるようにしているが、この状態判別手段８を省略しても有効である。
【００１９】
図７は更に、パワーダウンモード時に入力バッファ回路３での貫通電流による電力消費をも抑制するようにした実施例である。これは、図１の実施例を基本として、入力バッファ回路３の初段インバータ３ａの部分を２入力ＮＯＲゲート３ｃに置換したものである。ＮＯＲゲート３ｃの一つの入力端子であるＰＭＯＳトランジスタＱP11 とＮＭＯＳトランジスタＱN12 のゲートは、外部信号入力パッド１につながり、他方の入力端子であるＰＭＯＳトランジスタＱP12 とＮＭＯＳトランジスタＱN11 のゲートは、パワーダウン制御信号ＰＤが入る状態遷移禁止のための制御端子となっている。
【００２０】
この実施例では、ＰＤ＝"Ｈ"のパワーダウンモード時、ＰＭＯＳトランジスタＱP12 がオフ、ＮＭＯＳトランジスタＱN11 がオンに保たれる。これにより、外部入力パッド１に"Ｈ"，"Ｌ"が繰り返される交流信号が入ったとしても、入力バッファ回路３の状態遷移はなく、状態遷移により生じる貫通電流がなくなる。従って入力信号の周波数に比例して通常入力バッファ回路でのスイッチングにより発生する平均消費電力が削減できることになる。この結果、プルアップ抵抗用ＰＭＯＳトランジスタＱP0の制御による消費電力削減の効果と相まって、集積回路の大きな消費電力低減が可能になる。
【００２１】
図８は、図７の実施例の回路を等価的に書き直して示したものである。プルアップ抵抗用ＰＭＯＳトランジスタＱP0の部分は、抵抗ＲとスイッチＳＷにより表される。パワーダウン制御信号ＰＤはスイッチＳＷの制御を行うと同時に、入力バッファ３の初段を構成するＮＯＲゲート３ｃの一つの端子に状態遷移を禁止する制御信号として入ることになる。
なお、ＮＯＲゲート３ｃに代わって、パワーダウン制御信号ＰＤにより同様のスイッチング動作禁止の制御が可能なＡＮＤ，ＯＲ，ＮＡＮＤ等の他の論理ゲートを用いることも可能である。
【００２２】
【発明の効果】
以上述べたようにこの発明によれば、入力バッファ回路での無駄な消費電力を低減することができ、特にパワーダウンモード付きの半導体集積回路に適用して効果的な消費電力低減を図ることができる。
【図面の簡単な説明】
【図１】  この発明の一実施例に係る半導体集積回路の要部構成を示す。
【図２】  他の実施例に係る半導体集積回路の要部構成を示す。
【図３】  更に他の実施例に係る半導体集積回路の要部構成を示す。
【図４】  同実施例の動作タイミング図である。
【図５】  更に他の実施例に係る半導体集積回路の要部構成を示す。
【図６】  同実施例の動作タイミング図である。
【図７】  更に他の実施例に係る半導体集積回路の要部構成を示す。
【図８】  同実施例の回路の等価回路である。
【図９】  従来のプルアップ抵抗付き半導体集積回路の入力バッファ回路部の構成を示す。
【符号の説明】
１…外部信号入力パッド、２…入力保護回路、３…入力バッファ回路、３ａ，３ｂ…ＣＭＯＳインバータ、４…内部回路、８…状態判別手段、１２…アクティブセンス回路（信号状態判別手段）、３ｃ…ＮＯＲゲート。
【図１】
0003671970.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003671970.tif 000008
【図８】
0003671970.tif 000009
【図９】
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