(57)【特許請求の範囲】
【請求項１】
行列状に配列され、かつ各列が複数のブロックに分割される複数のメモリセルと、
各前記列に対応して配置される複数のメインビット線対と、
各前記列の各ブロックに対応して配置され、各々に対応の列ブロックのメモリセルが接続される複数のサブビット線対と、
隣接するメインビット線対においてメインビット線とサブビット線とが列方向において異なる順番で接続されるように各サブビット線対に設けられ、ブロック選択信号に応答して導通する複数のゲート手段とを備える、半導体記憶装置。
【請求項２】
行列状に配列され、かつ各列が複数のブロックに分割される複数のメモリセルと、
各前記列に対応して配置される複数のメインビット線と、
各前記列の各ブロックに対応して配置され、各々に対応の列ブロックのメモリセルが接続される複数のサブビット線と、
各前記サブビット線に設けられ、ブロック選択信号に応答して導通して対応のサブビット線と対応のメインビット線とを接続する複数のゲート手段を備え、前記ゲート手段は、対応のサブビット線の対向する端部に配置される、半導体記憶装置。
【請求項３】
前記ゲート手段は、列方向において交互に各サブビット線の対向端部に配置される、請求項２記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は半導体記憶装置に関し、特に、ビット線がサブビット線とメインビット線を含む複数の配線層で構成される階層ビット線構造を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
図６１は従来の階層ビット線構造を備える半導体記憶装置のメモリアレイ部の配置を示す図である。図６１に示す半導体記憶装置の構成は、たとえば、日経エレクトロニクス１９８６年７月１４日号の七条等の論文「溝型トランジスタ・セルを使った４Ｍビット周辺ＣＭＯＳダイナミックＲＡＭの試作」に開示されている。
【０００３】
図６１を参照して、メモリアレイは８個のメモリブロックＭ０〜Ｍ７に分割される。メモリアレイの中央部にＸデコーダＲＤ０〜ＲＤ３が配置される。ＸデコーダＲＤ０〜ＲＤ３は、それぞれ図の水平方向において隣接するメモリブロックに共有される。たとえばＸデコーダＲＤ０がメモリブロックＭ０およびＭ４により共有される。
【０００４】
メモリブロックＭ０〜Ｍ７に対応してセンスアンプおよびＹデコーダブロックＳＹ０〜ＳＹ９がそれぞれ配置される。センスアンプ（ＳＡ）およびＹデコーダＳＹ０、ＳＹ４、ＳＹ５、およびＳＹ９はそれぞれメモリブロックＭ０、Ｍ３、Ｍ４およびＭ７により用いられる。残りのセンスアンプ（ＳＡ）およびＹデコーダブロックＳＹ１〜ＳＹ３およびＳＹ６〜ＳＹ８はそのそれぞれの両側のメモリブロックにより共有される。
【０００５】
動作時においては、偶数番号のＸデコーダＲＤ０およびＲＤ２または奇数番号のＸデコーダＲＤ１およびＲＤ３が活性化される。活性化されたＸデコーダは、対応の２つのメモリブロックにおいて１本のワード線を選択する。この１つおきのメモリブロックを選択状態とすることにより、選択状態とされたメモリブロック両側に設けられたセンスアンプを用いてセンス動作が行える。センスアンプによる選択されたメモリセルのデータのセンス動作完了後、１つのセンスアンプ（ＳＡ）およびＹデコーダブロックが活性化され、選択された列が内部データ線（Ｉ／Ｏ線）に接続され、選択されたメモリセルに対するデータの書込または読出が実行される。
【０００６】
図６２は、図６１に示す半導体記憶装置の１つのメモリアレイブロックの詳細構造を示す図である。図６２においては、２列のメモリセルおよび関連の回路要素を示す。
【０００７】
図６２において、メモリセルＭＣの各列は複数個（図６２においては８個）のメモリセルブロックＢ♯０〜Ｂ♯７に分割される。メモリセルブロックＢ♯０〜Ｂ♯７それぞれにおいて、各メモリセル列に対応してサブビット線ＳＢＬａ０〜ＳＢＬａ７およびＳＢＬｂ０〜ＳＢＬｂ７が配置される。サブビット線と交差する方向にワード線ＷＬが配置される。図６２において、メモリセルブロックＢ♯０〜Ｂ♯７の各々においては６４本のワード線ＷＬ０〜ＷＬ６３が配置される。メモリセルＭＣはワード線とサブビット線との交差部に対応して配置される。したがって、１本のワード線ＷＬ（ＷＬ０〜ＷＬ６３を総称する）が選択されたとき、サブビット線ＳＢＬａ（ＳＢＬａ０〜ＳＢＬａ７を総称する）に接続されるメモリセルＭＣａと、サブビット線ＳＢＬｂ（ＳＢＬｂ０〜ＳＢＬｂ７を総称する）に接続されるメモリセルＭＣｂが同時に選択状態とされる。このメモリセルの配置はいわゆる「オープンビット線配置」に類似する。
【０００８】
メモリセルの各列に対応してメインビット線ＭＢＬａおよびＭＢＬｂが配置される。メインビット線ＭＢＬａおよびＭＢＬｂには、メモリセルブロックＢ♯０〜Ｂ♯７それぞれに対応してセクション選択スイッチＳＷＣ０ａ〜ＳＷＣ７ａおよびＳＷＣ０ｂ〜ＳＷＣ７ｂが配置される。セクション選択スイッチＳＷＣ０ａおよびＳＷＣ０ｂ〜ＳＷＣ７ａおよびＳＷＣ７ｂは、それぞれセクション選択信号ＳＥＣ０〜ＳＥＣ７に応答して非導通状態とされる。サブビット線ＳＢＬａ０〜およびＳＢＬｂ０〜ＳＢＬａ７およびＳＢＬｂ７の一方端には、セグメント選択信号ＳＥＧ０〜ＳＳＥＧ７に応答して導通するセグメント選択スイッチＳＷＧ０ａおよびＳＷＧ０ｂ〜ＳＷＧ７ａおよびＳＷＧ７ｂが設けられる。セグメント選択スイッチＳＷＧｉａ（ｉ＝０〜７）は導通時に対応のサブビット線ＳＢＬａｉを対応のセクション選択スイッチＳＷＣｉａの一方側のメインビット線ＭＢＬａに接続する。セグメント選択スイッチＳＷＧｉｂは、導通時に対応のサブビット線ＳＢＬｂｉを対応のセクション選択スイッチＳＷＣｉｂの他方側のメインビット線ＭＢＬｂに接続する。
【０００９】
メインビット線ＭＢＬａおよびＭＢＬｂの両端部には、センスアンプＳＡａおよびＳＡｂが設けられる。メインビット線ＭＢＬａにはダミーメモリセルＤＭＣａが設けられメインビット線ＭＢＬｂにはダミーメモリセルＤＭＣｂが設けられる。ダミーメモリセルＤＭＣａおよびＤＭＣｂは、ダミーワード線ＤＷＬ１およびＤＷＬ０が選択状態とされたとき対応のメインビット線にその記憶電荷を伝達する。ダミーメモリセルＤＭＣａおよびＤＭＣｂの蓄積する電荷量は、メモリセルＭＣのハイレベルデータ記憶時の蓄積電荷量とローレベルデータ記憶時の蓄積電荷量の和の１／２である。次にこの図６２に示す構成の動作についてその動作波形図である図６３を参照して説明する。
【００１０】
スタンバイ状態時においてはセグメント選択信号ＳＥＧ０〜ＳＥＧ７は非活性状態のローレベルにある。これによりサブビット線ＳＢＬａ０およびＳＢＬｂ０〜ＳＢＬａ７およびＳＢＬｂ７はメインビット線ＭＢＬａおよびＭＢＬｂから切り離されている。一方、セクション選択信号ＳＥＣはハイレベルにあり、セクション選択スイッチＳＷＣ０ａおよびＳＷＣ０ｂ〜ＳＷＣ７ａおよびＳＷＣ７ｂはすべて導通状態にある。メインビット線ＭＢＬａおよびＭＢＬｂは中間電位にプリチャージされている。
【００１１】
メモリサイクルが始まると、まずＸアドレス信号（ロウアドレス信号）が与えられる。この与えられたＸアドレス信号により、まず選択されるべきワード線が属するメモリセルブロック（選択メモリセルブロック）が決定される。選択メモリセルブロックに対応するセグメント選択信号ＳＥＧがハイレベルに立上り、選択メモリブセルブロックのセグメントスイッチＳＷＧが導通状態とされる。
【００１２】
このセグメント選択スイッチＳＥＧがハイレベルに立上り、選択メモリセルブロック内のサブビット線がメインビット線ＭＢＬａおよびＭＢＬｂに接続された後、セクション選択信号ＳＥＣがローレベルに立下がる。これによりメインビット線ＭＢＬａおよびＭＢＬｂは２分割される。セグメント選択スイッチＳＷＧｉａおよびＳＷＧｉｂは、セクション選択スイッチＳＷＣｉａおよびＳＷＣｉｂの一方側および他方側にそれぞれ接続される。したがって、サブビット線ＳＢＬａはセンスアンプＳＡａに接続され、サブビット線ＳＢＬｂはセンスアンプＳＡｂに接続される。セグメント選択信号ＳＥＧをハイレベルに立上げた後、セクション選択信号ＳＥＣをローレベルに立下げることにより、センスアンプＳＡａおよびＳＡｂに付随する寄生容量の対称性を維持する。非選択メモリセルブロックに対応して設けられるセクション選択スイッチは、セクション選択信号ＳＥＣがハイレベルのため導通状態を維持している。今、以下の説明を簡単にするために、メモリセルブロックＢ♯０が選択された状態を考える。
【００１３】
非選択メモリセルブロックＢ♯１〜Ｂ♯７に対応するセクション選択信号ＳＥＣ１〜ＳＥＣ７が電源電圧レベルよりもさらに昇圧される。メインビット線ＭＢＬａおよびＭＢＬｂ上の信号を高速に伝達するためである。
【００１４】
次いで、Ｘアドレス信号に従ってワード線が選択され、選択されたワード線（ＷＬ０とする）の電位がハイレベルに立上がる。これにより、サブビット線ＳＢＬａ０上にメモリセルＭＣａが記憶するデータが伝達され、セグメント選択スイッチＳＷＧ０ａおよびメインビット線を介してセンスアンプＳＡａにこの選択されたメモリセルＭＣｂのデータが伝達される。同様に、サブビット線ＳＢＬｂ０に接続されるメモリセルの記憶データは、セグメント選択スイッチＳＷＧ０ｂおよびメインビット線ＭＢＬｂを介してセンスアンプＳＡｂに伝達される。このときまた同様にダミーワード線ＤＷＬ０およびＤＷＬ１が同時に選択状態とされ、その電位がハイレベルに立上がる。次いでセンスアンプＳＡａおよびＳＡｂが活性化され、センス動作が実行され、メインビット線ＭＢＬａおよびＭＢＬｂの電位が選択されたメモリセルＭＣａおよびＭＣｂの記憶するデータに応じて変化する。この後データの書込または読出が実行される。
【００１５】
次いで、選択メモリセルブロックＢ♯０に対応するセグメント選択信号ＳＥＧ０が昇圧され、また選択ワード線ＷＬ０の電位の昇圧される。これにより、メモリセルＭＣａおよびＭＣｂへのデータの再書込（リストア）が実行される。リストアの後、まず選択ワード線ＷＬ０の電位がローレベルに立下がり、次いで、選択されたメモリセルブロックＢ♯０に対応するセグメント選択スイッチＳＥＧが電源電圧レベルにされる。この状態においては、非選択メモリセルブロックに対応するセクション選択信号ＳＥＣ１〜ＳＥＣ７は昇圧レベルを維持している。この状態で、センスアンプＳＡａおよびＳＡｂが非活性状態とされ、メインビット線ＭＢＬａおよびＭＢＬｂのイコライズが行なわれ、選択サブビット線ＳＢＬａ０およびＳＢＬｂ０が中間電位にプリチャージされる。
【００１６】
この後、セクション選択信号ＳＥＣ０〜ＳＥＣ７がすべて電源電圧Ｖｃｃレベルのハイレベルに維持され、セクション選択スイッチＳＷＣ０ａおよびＳＷＣｂ〜ＳＷＣ７ａおよびＳＷＣ７ｂが導通状態とされる。メインビット線ＭＢＬａおよびＭＢＬｂが分割状態から解放されかつ中間電位にイコライズされる。この後、選択状態とされていたセグメント選択信号ＳＥＧ０がローレベルに立下げられ、セグメント選択スイッチＳＷＧ０ａおよびＳＷＧ０ｂが非導通状態とされ、サブビット線ＳＢＬａ０およびＳＢＬｂ０がメインビット線ＭＢＬａおよびＭＢＬｂから切り離される。
【００１７】
上述のように、サブビット線についてはメモリセルの配置を「オープンビット線配置」とし、メインビット線についてはメモリセルの配置を「折返しビット線配置」とすることにより、メモリセルの高密度高集積化およびセンス動作の安定化を図る。
【００１８】
図６４は、図６３に示すセンスアンプ部の構成を具体的に示す図である。図６４においては、メインビット線が２分割され、その分割されたメインビット線の長さは選択されるメモリセル位置に応じて異なるため、およびメインビット線にはサブビット線が接続され、選択されたメモリセルのデータが伝達されるため、単にビット線ＢＬおよび／ＢＬとして示す。
【００１９】
図６４において、センスアンプＳＡは、ゲートとドレインが交差接続されたｎチャネルＭＯＳトランジスタＱ７およびＱ９と、ゲートとドレインが交差結合されたｐチャネルＭＯＳトランジスタＱ８およびＱ１０を含む。トランジスタＱ８およびＱ１０と電源電位ノードＶｃｃとの間には、並列にｐチャネルＭＯＳトランジスタＱ１２およびＱ１３が設けられる。トランジスタＱ１２およびＱ１３は、それぞれセンスアンプ活性化信号φｐ１およびφｐ２に応答して導通する。トランジスタＱ１２の電流駆動力はトランジスタＱ１３のそれよりも小さくされる。トランジスタＱ７およびＱ９と接地電位ノードＧＮＤとの間には、並列にｎチャネルＭＯＳトランジスタＱ１４およびＱ１５設けられる。トランジスタＱ１４およびＱ１５はそれぞれセンスアンプ活性化信号φｎ１およびφｎ２に応答して導通する。トランジスタＱ１４の電流駆動力はトランジスタＱ１５のそれよりも大きくされる。
【００２０】
ビット線ＢＬおよび／ＢＬには、イコライズ信号Ｅに応答して導通してビット線ＢＬおよび／ＢＬの電位をイコライズするためのｎチャネルＭＯＳトランジスタＱ１１と、イコライズ信号Ｅに応答して導通し、ビット線ＢＬおよび／ＢＬにそれぞれ所定の基準電位Ｖｂｌ（たとえばＶｃｃ／２）を伝達するｎチャネルＭＯＳトランジスタＱ１およびＱ２が設けられる。
【００２１】
ビット線ＢＬおよび／ＢＬとセンスアンプＳＡのセンスノードＳＮａおよびＳＮｂの間に、ビット線転送信号Ｔに応答して非導通状態となり、ビット線ＢＬおよび／ＢＬとセンスノードＳＮａおよびＳＮｂとを切り離すためのｎチャネルＭＯＳトランジスタＱ４およびＱ３が設けられる。センスノードＳＮａおよびＳＮｂと内部データ線ＤＢおよび／ＤＢとの間には、Ｙデコーダからの列選択信号Ｙに応答して導通するｎチャネルＭＯＳトランジスタＱ６およびＱ５が設けられる。次に図６４に示すセンスアンプ部の動作についてその動作波形図である図６５を参照して説明する。
【００２２】
スタンバイ時において、イコライズ信号Ｅはハイレベルにあり、トランジスタＱ１、Ｑ２およびＱ１１は導通状態にあり、ビット線ＢＬおよび／ＢＬは中間電位Ｖｂｌにプリチャージ／イコライズされている。ビット線転送信号Ｔはハイレベルにあり、トランジスタＱ３、Ｑ４は導通状態にあり、したがってセンスノードＳＮａおよびＳＮｂも中間電位Ｖｂｌにプリチャージされている。
【００２３】
メモリサイクルが始まると、イコライズ信号Ｅがローレベルとなり、トランジスタＱ１、Ｑ２およびＱ１１が非導通状態とされる。この状態で、前述のセクションの選択、セグメントの選択およびワード線の選択が順次実行される。選択ワード線に接続されるメモリセルのデータがビット線ＢＬおよび／ＢＬ上に伝達されると、まずセンスアンプ活性化信号φｎ１がハイレベルへ立上がり、トランジスタＱ１４が導通状態とされる。これによりセンスノードＳＮａおよびＳＮｂの電位が差動的に増幅される。すなわち、センスノードＳＮａおよびＳＮｂの電位の低い方のセンスノードの電位がさらに低下する。このセンスアンプ活性化信号φｎ１がハイレベルに立上り差動増幅が行なわれた後、ビット線転送信号Ｔがローレベルに立下がり、トランジスタＱ３およびＱ４がオフ状態となり、ビット線ＢＬおよび／ＢＬはセンスアンプＳＡから切り離される。センスアンプＳＡの駆動すべき容量負荷が低減され、センス速度が速くなる。
【００２４】
次いでセンスアンプ活性化信号φｎ２およびφｐ１がそれぞれハイレベルおよびローレベルとされ、トランジスタＱ１２およびＱ１５が導通状態となり、センスノードＳＮａおよびＳＮｂの充放電が実行されかつセンスノードＳＮａおよびＳＮｂの電位がラッチされる。次いで列選択信号Ｙがハイレベルに立上がり、トランジスタＱ５およびＱ６が導通状態となり、センスノードＳＮａおよびＳＮｂの信号が内部データ線ＤＢおよび／ＤＢに伝達される。
【００２５】
データの書込または読出が行なわれた後、センスアンプ活性化信号φｐ２がローレベルとなり、トランジスタＱ１３が導通状態となる。トランジスタＱ１３はトランジスタＱ１２よりも大きな電流供給力を有している。センスアンプ活性化信号φｐ２はリストア動作時に活性状態のローレベルとされる。これにより確実に電源電位Ｖｃｃレベルの信号を選択メモリセルへ書込むことを図る。リストア時において、ビット線転送信号Ｔはすでにハイレベルに立上がっており、トランジスタＱ３およびＱ４はオン状態にある。この後センスアンプ活性化信号φｐ１、φｐ２、φｎ１およびφｎ２が非活性状態とされた後、イコライズ信号Ｅがハイレベルに立上がり、トランジスタＱ１、Ｑ２、およびＱ１１が導通状態となり、ビット線ＢＬおよび／ＢＬのイコライズ／プリチャージ動作が実行される。この後、前述のように、セクション選択信号ＳＥＣをすべてハイレベルとした後、セグメント選択信号ＳＥＧをすべてローレベルとする。
【００２６】
センスアンプＳＡのセンス動作時にビット線ＢＬおよび／ＢＬとセンスアンプＳＡとを切り離すことにより、センスアンプＳＡのセンス動作の高速化および負荷容量の低減を図る。
【００２７】
上述のような階層ビット線構造においては、メモリセルが直接接続されるサブビット線の単位長さあたりの浮遊容量（対接地容量）はメインビット線の単位長さあたりの浮遊容量（対接地容量）よりも大きく、通常両者の比は５：１ないし１０：１程度である。メモリセルが直接接続されるサブビット線は、メモリセルのトランジスタに対するコンタクト部においてメモリセルトランジスタの拡散層に接続される。したがってこの拡散層と基板との間の接合容量が大きいため、サブビット線の浮遊容量が大きくなる。これに対して、メインビット線はサブビット線に接続されるだけであり、メモリセルには直接接続されないためこのメインビット線の浮遊容量は小さくなる。これにより、階層ビット線構成ではビット線１本あたりの浮遊容量を増加させることなくビット線全体の長さを長くすることができる。センスアンプ列がメインビット線に対して配置されるだけであるため、センスアンプ列を各サブビット線に設ける必要がなく、センスアンプおよびプリチャージ回路などのビット線周辺回路の占有面積を低減することができ、チップサイズを低減することができる。
【００２８】
また上述のような階層ビット線構造は、ソフトエラー率が低減するという効果をも有する。サブビット線１本に直接接続されるメモリセルの数は、たとえば６４セル／ビット線程度と小さい。サブビット線は、メモリセルトランジスタに対するコンタクト部でこのメモリセルトランジスタの拡散層に接続される。この拡散層にα線入射時に基板内で発生したキャリアが収集されると、ビット線モードのソフトエラーが発生する。一方、メインビット線は直接メモリセルには接続されないため、このようなキャリア収集は生じない。非階層ビット線構成において１本のビット線に２５６個のメモリセルが接続される場合、階層ビット線構成でメモリセル列を４本のサブビット線に分割した場合、メモリセルブロック選択時に１本のビット線（メインビット線とサブビット線）に直接接続されるメモリセルの数は６４と非階層ビット線構成の場合の１／４となる。したがって、階層ビット線構成においては、ビット線１本に直接接続されるメモリセルの数を小さくすることにより、収集キャリア量の低減およびソフトエラー発生領域のメモリセルブロックへの限定により、ソフトエラー率を低減することができる。
【００２９】
【発明が解決しようとする課題】
メモリセル選択時、階層ビット線（メインビット線とサブビット線両者を含む）に現れる電位変化ΔＶは次式で表される；
【００３０】
【数１】
0003672946.tif 000002
【００３１】
ここで、Ｖｃｃは電源電位レベルであり、Ｃｂは、階層ビット線の浮遊容量を示し、Ｃｓはメモリセルのキャパシタの容量を示す。
【００３２】
センスアンプはこの電位変化ΔＶを検知して増幅する。このセンスアンプの増幅動作は、センスアンプのセンスノードに付随する寄生容量を充放電することと等価であり、一方のセンスノードが充電され、他方のセンスノードが放電される。このとき、センスノードの寄生容量がバランスしていない場合、センスノードの充放電速度が異なり、正確なセンス動作ができなくなるという問題が生じる。
【００３３】
図６４に示す従来の階層ビット線構造においてセンス動作時ビット線転送信号Ｔがローレベルとなり、ビット線ＢＬおよび／ＢＬとセンスアンプＳＡとが切り離されている。しかしながら、この場合においても、センスアンプＳＡにおいてセンスアンプ活性化信号φｎ１がハイレベルとなり、トランジスタＱ１４が導通してセンスノードＳＮａおよびＳＮｂの一方の電位を低下させてこのセンスノードＳＮａおよびＳＮｂの電位差を拡大した後にビット線転送信号Ｔをローレベルに立下げている。したがってこのセンスアンプＳＡの第１段階でのセンス動作時においてセンスノードＳＮａおよびＳＮｂの負荷容量がバランスしていない場合、正確にこの電位差を拡大することが困難となるか、またはその電位差拡大に長時間を有し、高速でセンス動作を実行することができなくなるという問題が生じる。
【００３４】
先行技術は、このようなセンスアンプに対するビット線容量のアンバランスの問題を解消するために図６６に示すような構成を利用している。
【００３５】
図６６は、図６１ないし図６４に示す先行技術のセンス動作時におけるビット線接続形態を示す図である。図６６において、メモリアレイブロックＭｂが選択され、メモリアレイブロックＭａおよびＭｃは非選択ブロックである。メモリアレイブロックＭｂにおいて、サブビット線ＳＢＬａｂはセンスアンプＳＡＬに接続され、サブビット線ＳＢＬｂｂはセンスアンプＳＡＲに接続される。
【００３６】
非選択メモリブロックＭｂおよびＭｃにおいても同様にメモリセルブロック選択動作が実行されサブビット線ＳＢＬｂａがセンスアンプＳＡＬに接続され、同様分割メインビット線ＭＢＬａａがセンスアンプＳＡＬに接続される。分割メインビット線ＭＢＬａａにはサブビット線が接続されていない。またセンスアンプＳＡＲにはメインビット線ＭＢＬａｃおよびサブビット線ＳＢＬａｃが接続されるとともに分割メインビット線ＭＢＬｂｃが接続される。このように非選択メモリブロックにおける１つのセグメントを選択してセンスアンプＳＡＬおよびＳＡＲのビット線容量を等しくする。
【００３７】
しかしながらこの構成の場合、非選択メモリブロックにおいてもセグメントスイッチおよびセクションスイッチの導通／非導通を実行する必要があり、消費電流が多くなるという問題が生じる。
【００３８】
またこの非選択メモリアレイブロックを利用する構成の場合、図６１のアレイ配置から明らかなように、両端部のメモリアレイブロックＭ０およびＭ４またはメモリアレイブロックＭ３およびＭ７が選択されたとき、ブロックＳＹ０およびＳＹ５またはＳＹ４およびＳＹ９に含まれるセンスアンプＳＡに対してはビット線容量をバランスさせることはできない。すべてのセンスアンプに対しビット線容量を等しくするためには「ダミーアレイ」を配置する必要があり、メモリアレイの面積が不必要に大きくなるという問題が生じる。
【００３９】
また図６６に示す構成の場合、異なるメモリアレイブロックのサブビット線が１つのセンスアンプに接続されるため、「折返しビット線配置」の特徴すなわち同相ノイズを消去するという特徴が失われ、正確なセンス動作を実行することができなくなるという問題が生じる。
【００４０】
またビット線容量がバランスしていない場合、たとえイコライズ／プリチャージトランジスタが設けられていても、階層ビット線を正確にＶｃｃ／２の中間電位にプリチャージすることができなくなるという問題が生じる。
【００４１】
今、図６７に示すように、ビット線ＢＬおよび／ＢＬの寄生容量がＣＢａおよびＣＢｂであるとする。ビット線ＢＬがセンス動作により電源電位Ｖｃｃレベルに充電され、ビット線／ＢＬが接地電位レベルに放電された状態を考える。イコライズ信号Ｅがハイレベルとなると、ビット線ＢＬおよび／ＢＬが電気的に短絡される。この場合、ビット線ＢＬおよび／ＢＬのイコライズ電位Ｖｐは、
Ｖｐ＝Ｖｃｃ・ＣＢａ／（ＣＢａ＋ＣＢｂ）
で与えられる。ＣＢａ＜ＣＢｂの場合には、プリチャージ電位Ｖｐは中間電位Ｖｃｃ／２よりも低くなる。この場合、図６４に示すプリチャージトランジスタＱ１およびＱ２により中間電位Ｖｂｌ（＝Ｖｃｃ／２）にプリチャージすることができる。しかしながらこの場合、中間電位発生回路から電流を供給する必要が生じ、消費電流が増大する。また逆にＣＢａ＞ＣＢｂの場合、プリチャージ電位Ｖｐは中間電位Ｖｃｃ／２よりも高くなる。この場合、プリチャージトランジスタＱ１およびＱ２が導通しても、単にビット線ＢＬおよび／ＢＬへは電荷の注入が行なわれないだけであり、階層ビット線ＢＬおよび／ＢＬのプリチャージ電位Ｖｐは中間電位よりも高い状態を保持する。したがって、次にメモリセルのデータを読出すときに、正確な基準電圧を発生することができず、正確なメモリセルのデータの検知および増幅を行なうことができなくなるという問題が生じる。また、図６１に示すアレイ配置のように、メモリアレイブロック各々にＹデコーダブロックを設けた場合、記憶容量が増大しアレイブロック数が増加した場合、応じてＹデコーダブロック数が増大しアレイ占有面積が増大する。
【００４２】
図６８は、従来の半導体記憶装置の他の構成を示す図である。図６８に示す半導体記憶装置の構成は、たとえば１９９３シンポジウム・オン・ＶＬＳＩサーキット、ダイジェスト・オブ・テクニカル・ペーパーズ１９９３年５月の第９１頁ないし第９２頁のＪ・Ｈ・アーン等による「高密度ＤＲＡＭのための双方向一致グローバルビット線方式」に示されている。
【００４３】
図６８において、メモリアレイは８個のメモリアレイブロックＭ♯０〜Ｍ♯７に分割される。メモリアレイブロックＭ♯０〜Ｍ♯７に共通にグローバルビット線が配置され、各メモリアレイブロックそれぞれにおいてローカルビット線が配置される。メモリアレイの両側、すなわちメモリアレイブロックＭ♯０およびメモリアレイブロックＭ♯７の外側に隣接してセンスアンプ群ＳＡＧＵおよびＳＡＧＢが配置される。センスアンプ群ＳＡＧＵおよびＳＡＧＢに隣接してさらにＹデコーダＹＤＵおよびＹＤＢが配置される。
【００４４】
２つのメモリアレイブロックを単位として、この単位となる２つのメモリアレイブロックの間にスイッチ回路（ＳＷ♯０〜ＳＷ♯３）が配置される。スイッチ回路ＳＷ♯０〜ＳＷ♯３は、以下に示すように、グローバルビット線に設けられる分離スイッチと、グローバルビット線と対応のメモリアレイブロックに含まれるローカルビット線とを接続するためのスイッチング素子とを含む。
【００４５】
図６９（Ａ）は、図６８に示す１対のグローバルビット線の構成を概略的に示す図である。グローバルビット線ＧＢＬａおよびＧＢＬｂには、セクション選択信号ＳＥＣ（ＳＥＣ０〜ＳＥＣ４）に応答して非導通状態となるセクション選択スイッチＳＷＣ０〜ＳＷＣ４が配置される。サブビット線ＳＢＬａ（ＳＢＬａ０〜ＳＢＬａ７）およびサブビット線ＳＢＬｂ（ＳＢＬｂ０〜ＳＢＬｂ７）には、セグメント選択スイッチＳＥＧ（ＳＥＧ０〜ＳＥＧ４）に応答して導通するセグメント選択スイッチＳＷＧａ（ＳＷＧａ０〜ＳＷＧａ７）およびＳＷＧｂ（ＳＷＧｂ０〜ＳＷＧｂ７）が設けられる。セグメント選択スイッチＳＷＧａおよびＳＷＧｂは、対をなすサブビット線ＳＢＬａおよびＳＢＬｂを、同じグローバルビット線ＧＢＬａまたはＧＢＬｂの対応のセクション選択スイッチＳＥＣの両側に接続する。
【００４６】
たとえばメモリアレイブロックＭ♯０において、サブビット線ＳＢＬａ０はセグメント選択スイッチＳＷＧａ０を介してセクション選択スイッチＳＷＣ０の一方端子に接続され、サブビット線ＳＢＬｂ０は、セグメント選択スイッチＳＷＧｂ０を介してセクション選択スイッチＳＷＣ０の他方端子に接続される。この構成においては、偶数のメモリアレイブロックが選択されたとき、その選択されたメモリセルのデータがグローバルビット線ＧＢＬａに伝達される。一方、奇数番号のメモリアレイブロックＭ♯１…が選択された場合には、選択されたメモリセルのデータはグローバルビット線ＧＢＬｂに伝達される。次に動作について簡単に説明する。
【００４７】
今、メモリアレイブロックＭ♯０に含まれるワード線ＷＬが選択された状態を考える。この場合には、セクション選択信号ＳＥＣ０がローレベルとなり、セクション選択スイッチＳＷＣ０が非導通状態となる。残りのセクション選択信号ＳＥＣ１〜ＳＥＣ４はハイレベルを維持しており、セクション選択スイッチＳＷＣ１〜ＳＷＣ４は導通状態にある。
【００４８】
次いで、セグメント選択スイッチＳＥＧ０がハイレベルとなり、セグメント選択スイッチＳＷＧａ０およびＳＷＧｂ０が導通状態となる。このときまたメモリアレイブロックＭ♯１においてもセグメント選択スイッチＳＷＧａ１およびＳＷＧｂ１が導通状態となる。
【００４９】
サブビット線ＳＢＬａ０はセンスアンプＳＡａに接続され、サブビット線ＳＢＬｂ０はセンスアンプＳＡｂに接続される。またサブビット線ＳＢＬａ１がセンスアンプＳＡａに接続され、サブビット線ＳＢＬｂ１がセンスアンプＳＡｂに接続される。
【００５０】
図６９（Ｂ）にこのサブビット線とセンスアンプとの接続態様の電気的等価回路を示す。図６９（Ｂ）に示すように、サブビット線ＳＢＬａ１がサブビット線ＳＢＬａ０に対する基準ビット線として機能し、サブビット線ＳＢＬｂ１は選択サブビット線ＳＢＬｂ０に対する基準ビット線として機能する。センスアンプＳＡａがサブビット線ＳＢＬａ０に伝達されたメモリセルＭＣａのデータを検知増幅し、センスアンプＳＡｂが、選択サブビット線ＳＢＬｂ０に伝達されたメモリセルＭＣｂのデータを検知増幅する。この図６９（Ａ）および（Ｂ）に示す構成の場合、センスアンプＳＡａおよびＳＡｂにおいてはビット線容量はバランスしている。しかしながら、この構成の場合、先の先行技術と同様、選択されたワード線の位置に従って階層ビット線の長さが異なり、応じてセンスアンプの負荷容量が異なるという問題が生じる。このビット線容量の変化について以下に簡単に説明する。
【００５１】
図７０は、センスアンプとサブビット線との接続形態を概略的に示す図である。今図７０（Ａ）に示すように、ワード線ＷＬが選択されたとき、サブビット線ＳＢＬａがセンスアンプＳＡａに接続され、サブビット線ＳＢＬｂがセンスアンプＳＡｂに接続される。このとき、センスアンプＳＡａのセンスノードに対するビット線容量はＣＢ１となり、センスアンプＳＡｂのセンスノードに対するビット線容量はＣＢ２となる。このビット線容量ＣＢ１またはＣＢ２が変化すると、前述の式（１）に示すように、センスアンプのセンスノードに現れる電位変化ΔＶが変化する。この容量ＣＢ１およびＣＢ２の変化は、サブビット線のＳＢＬａおよびＳＢＬｂの寄生容量に起因するのではなく、メインビット線の長さが選択されたワード線の位置に応じて変化することに起因する。
【００５２】
図７０（Ｂ）に示すように、センスアンプＳＡａに対するビット線容量が最小値ＣＢｍｎを取るのは、センスアンプＳＡａに最も近いメモリアレイブロックが選択されたときである。このときには、他方のセンスアンプＳＡｂに対するビット線容量ＣＢ２がメインビット線（グローバルビット線）の長さが最も長くなるため、最大値ＣＢｍｘとなる。正確なセンス動作のためには、センスアンプのセンスノードにおける電位差が大きいほど望ましい。ビット線容量が大きくなれば、信号伝搬遅延もあわせて生じる。したがってセンスアンプＳＡａおよびＳＡｂのセンス動作開始タイミングは、この最大のビット線容量ＣＢｍｘにより決定され、センス動作を早く始めることができず、応じてアクセス時間が長くなるという問題も生じる。
【００５３】
図７１は、図６９に示すスイッチ回路図の構成を示す図である。図７１においては、グローバルビット線ＧＢＬａおよびＧＢＬｂは２分割され、分割グローバルビット線対において一方が基準ビット線として機能するため、符号ＧＢＬおよび／ＧＢＬによりグローバルビット線を示す。
【００５４】
また図７１においては、メモリアレイブロックＭ♯０およびＭ♯１の間に設けられたスイッチ回路の構成を示す。
【００５５】
図７１において、スイッチ回路は、グローバルビット線ＧＢＬＡおよびＧＢＬＢならびに／ＧＢＬＡおよび／ＧＢＬＢの間に直列に設けられるセクション選択スイッチＳＷＣ０を含む。このセクション選択スイッチＳＷＣ０はセクション選択信号ＳＥＣ（すなわちセグメント選択信号ＳＥＧ０の反転信号／ＳＥＧ０）に応答して非導通状態となる。
【００５６】
スイッチ回路はさらに、セグメント選択信号ＳＥＧ０に応答して導通し、サブビット線ＳＢＬａ０およびＳＢＬｂ０をグローバルビット線ＧＢＬＡおよびＧＢＬＢにそれぞれ接続するためのセグメント選択スイッチＳＷＧａ０およびＳＷＧｂ０と、セグメント選択信号ＳＥＧ０に応答してサブビット線ＳＢＬａ１およびＳＢＬｂ１をグローバルビット線／ＧＢＬＡおよび／ＧＢＬＢに接続するセグメント選択スイッチＳＷＧａ１およびＳＷＧｂを含む。
【００５７】
サブビット線ＳＢＬａ０およびＳＢＬｂ０ならびにＳＢＬａ１およびＳＢＬｂ２には、それぞれセクション選択信号ＳＥＣ（／ＳＥＧ０）に応答して導通し、対応のサブビット線へ中間電位Ｖｃｃ／２を伝達するプリチャージ／イコライズトランジスタＱＥ０およびＱＥ１ならびにＱＥ２およびＱＥ３が設けられる。
【００５８】
この図７１に示すスイッチ回路の構成から明らかなように、スイッチ回路のレイアウトが極めて複雑となり、ビット線ピッチが小さくされた場合、十分余裕を持ってスイッチ回路を配置するのが困難となり、高集積化に対する大きな障害となるという問題が生じる（スイッチング素子をグローバルビット線またはサブビット線に接続するために必要とされるコンタクト領域はスイッチングトランジスタの拡散領域よりもその幅が広くなり、応じて占有面積が広くなるためである）。
【００５９】
図７２は、前述のＶＬＳＩシンポジウムの文献に示されているグローバルビット線の配置を示す図である。図７２に示すように、グローバルビット線対に対して、列方向および行方向いずれにおいても１つおきのスイッチ回路形成領域にグローバルビット線交差領域が設けられる。この文献においては、この交差領域は単にスイッチ回路形成領域に設けることのみが示されており、具体的にどのように形成するかは述べられていない。グローバルビット線対に交差部を設けることにより、隣接グローバルビット線間の結合容量による結合ノイズの低減を図る。
【００６０】
しかしながら、この図７２に示すグローバルビット線対の交差領域形成手法では、スイッチ回路の構成が複雑であり、このため、このスイッチ回路の領域にグローバルビット線の交差領域を設けた場合、スイッチ回路の占有面積が大きくなるという問題が生じる。
【００６１】
それゆえ、この発明の目的は、センスアンプに対するビット線容量をバランスさせることのできる階層ビット線構造を備える半導体記憶装置を提供することである。
【００６２】
この発明の他の目的はセンス動作に対する改良されたノイズマージンを有する階層ビット線構造を備える半導体記憶装置を提供することである。
【００６３】
この発明のさらに他の目的は、小占有面積で改良されたセンス動作マージンを有する階層ビット線構造を備える半導体記憶装置を提供することである。
【００６４】
この発明のさらに他の目的はセンスアンプに対する最大ビット線容量を小さくすることのできる階層ビット線構造を備える半導体記憶装置を提供することである。
【００６５】
この発明のさらに他の目的は小占有面積の、階層ビット線構造を備える半導体記憶装置を提供することである。
【００７６】
【課題を解決するための手段】
請求項１に係る半導体記憶装置は、行列状に配列され、かつ各列が複数のブロックに分割される複数のメモリセルと、各メモリセル列に対応して配置される複数のメインビット線対と、各メモリセル列の各ブロックに対応して配置され、各々に対応の列ブロックのメモリセルが接続される複数のサブビット線対と、サブビット線対とメインビット線対とを接続するための複数のゲート手段を含む。これらのゲート手段は、隣接するメインビット線対間においてメインビット線とサブビット線とが列方向において異なる順番で接続されるように各サブビット線対に設けられる。
【００７７】
請求項２に係る半導体記憶装置は、行列状に配列され、かつ各列が複数のブロックに分割される複数のメモリセルと、各メモリセル列に対応して配置される複数のメインビット線と、各メモリセル列の各ブロックに対応して配置され、各々に対応の列ブロックのメモリセルが接続される複数のサブビット線と、各サブビット線に設けられ、サブビット線とメインビット線とを接続するための複数のゲート手段を含む。ゲート手段は、対応のサブビット線の対向端部に配置される。
請求項３に係る半導体記憶装置は、請求項２の半導体記憶装置において、ゲート手段が列方向において交互にサブビット線の対向端部に配置される。
【００８９】
【作用】
請求項１に係る発明においては、隣接するメインビット線間においては、メインビット線とサブビット線とが列方向において異なる順番で接続される。したがって、余分の交差領域を設けることなくメインビット線とサブビット線からなる階層ビット線に交差部を設けることができ、ノイズ耐性に優れた半導体記憶装置を実現することができる。
【００９０】
請求項２に係る発明においては、ゲート手段がサブビット線の対向端部に配置される。したがって、ゲート手段のピッチ条件を緩和して確実に階層ビット線構造を実現することができる。
請求項３に係る発明においては、列方向において交互に各サブビット線の対向端部にゲート手段が配置されており、ゲート手段のピッチ条件を緩和することができるとともに、階層ビット線に交差部を設けることが可能となる。
【００９５】
【実施例】
［第１の実施例］
図１はこの発明の第１の実施例である半導体記憶装置の要部の構成を示す図である。図１においては、１対のメインビット線に関連する部分の構成を示す。図１において、１列に配列されるメモリセルＭＣａに対応して第１のメインビット線ＭＢＬａ（ＭＢＬａ０およびＭＢＬａ１）が配設され、１列のメモリセルＭＣｂに対応して第２のメインビット線ＭＢＬｂ（ＭＢＬｂ０およびＭＢＬｂ１）が配設される。１列のメモリセルＭＣａおよびそれに対応して配置される１列のメモリセルＭＣｂはともに複数のブロック（図１において４つのブロック）Ｂ♯０〜Ｂ♯３に分割される。列ブロックＢ♯０〜Ｂ♯３のメモリセルＭＣａおよびＭＣｂそれぞれに対応してサブビット線ＳＢＬａ（ＳＢＬａ０〜ＳＢＬａ３）およびＳＢＬｂ（ＳＢＬｂ０〜ＳＢＬｂ３）が配設される。サブビット線ＳＢＬａおよびＳＢＬｂと交差する方向にワード線ＷＬが配置される。ワード線ＷＬとサブビット線ＳＢＬａ（ＳＢＬａ０〜ＳＢＬａ３）およびＳＢＬｂ（ＳＢＬｂ０〜ＳＢＬｂ３）との交差部に対応してメモリセルＭＣａおよびＭＣｂがそれぞれ配設される。メモリセルＭＣａおよびＭＣｂは、その構成は詳細に示さないが、１トランジスタ／１キャパシタ型のダイナミック型メモリセルの構造を有する。１本のワード線ＷＬが選択されると２つのメモリセルＭＣａおよびＭＣｂが同時に選択状態とされる。
【００９６】
第１のメインビット線ＭＢＬａおよび第２のメインビット線ＭＢＬｂのほぼ中央部に分離ゲートＳＰＧａおよびＳＰＧｂが設けられる。分離ゲートＳＰＧａが分離制御信号φＡ０に応答して非導通状態とされ、分離ゲートＳＰＧｂは分離制御信号φＡ１に応答して非導通状態となる。
【００９７】
サブビット線ＳＢＬａ（ＳＢＬａ０〜ＳＢＬａ３）それぞれに対応してブロック選択スイッチＷＧａ（ＷＧａ０〜ＷＧａ３）が設けられ、サブビット線ＳＢＬｂ（ＳＢＬｂ０〜ＳＢＬｂ３）に対してはブロック選択スイッチＷＧｂ（ＷＧｂ０〜ＷＧｂ３）が設けられる。ブロック選択スイッチＷＧａ（ＷＧａ０〜ＷＧａ３）はブロック選択信号φＢａ（φＢａ０〜φＢａ３）に応答して導通する。ブロック選択スイッチＷＧｂ（ＷＧｂ０〜ＷＧｂ３）はブロック選択信号φＢｂ（φＢｂ０〜φＢｂ３）に応答して導通する。ブロック選択信号φＢａおよびφＢｂと２つ設けられているのは、後に説明するように、センスアンプに対するビット線容量を確実に１：２とするためである。
【００９８】
第１および第２のメインビット線ＭＢＬａおよびＭＢＬｂの両側にセンスアンプＳＡａおよびＳＡｂが設けられる。センスアンプＳＡａおよびＳＡｂはセンスアンプ活性化信号φＳＡに応答して活性化されてセンス動作を実行する。分割メインビット線ＭＢＬａ０およびＭＢＬｂ０とセンスアンプＳＡａの間には、接続ゲートＴＧａａおよびＴＧｂａが設けられ、分割メインビット線ＭＢＬａ１およびＭＢＬｂ１とセンスアンプＳＡｂの間には接続ゲートＴＧａｂおよびＴＧｂｂが設けられる。接続ゲートＴＧａａは接続制御信号φＳ１に応答して導通し、接続ゲートＴＧａｂは接続制御信号φＳ２に応答して導通し、接続ゲートＴＧａｂは接続制御信号φＳ３に応答して導通し、接続ゲートＴＧｂｂは接続制御信号φＳ４に応答して導通する。センスアンプＳＡａおよびＳＡｂに近接して、対称な位置にイコライズ信号Ｅに応答してセンスアンプＳＡａ，ＳＡｂのセンスノードを中間電位にイコライズするイコライズトランジスタＥＱａ，ＥＱｂが設けられる。次にこの図１に示す構成の動作についてその動作波形図である図２を参照して説明する。
【００９９】
スタンバイ状態においては、イコライズ信号Ｅおよび分離制御信号φＡ０およびφＡ１は、ハイレベルにあり、メインビット線ＭＢＬａおよびＭＢＬｂは中間電位Ｖｃｃ／２にイコライズ／プリチャージされている。今、メモリセルブロックＢ♯０のワード線が選択された状態を考える。
【０１００】
メモリサイクルが始まると（たとえば外部ロウアドレスストローブ信号がローレベルに立下がると）、イコライズ信号Ｅがローレベルとなり、イコライズトランジスタＥＱａおよびＥＱｂは遮断状態とされ、メインビット線ＭＢＬａおよびＭＢＬｂはともに中間電位でフローティング状態となる。
【０１０１】
次いで分離制御信号φＡ０がローレベルに立下がり、分離スイッチＳＰＧａが遮断状態とされる。これにより第１のメインビット線ＭＢＬａは、一方分割メインビット線ＭＢＬａ０および他方分割メインビット線ＭＢＬａ１に分割される。この後、または並行してメモリブロック選択信号φＢａ０およびφＢｂ０がハイレベルに立上がり、サブビット線ＳＢＬａ０が一方分割メインビット線ＭＢＬａ０にブロック選択スイッチＷＧａ０を介して接続され、またサブビット線ＳＢＬｂ０がブロック選択スイッチＷＧｂ０を介して第１のメインビット線ＭＢＬｂに接続される。第２のメインビット線ＭＢＬｂに設けられた分離スイッチＳＰＧｂは導通状態にある。このときまたブロック選択信号φＢｂ３がハイレベルに立上り、サブビット線ＳＢＬｂ３が第２のメインビット線ＭＢＬｂに接続される。
【０１０２】
次いでメモリセルブロックＢ♯０においてワード線ＷＬの電位がハイレベルに立上がり、この交点に位置するメモリセルＭＣａおよびＭＣｂの記憶するデータがサブビット線ＳＢＬａ０およびＳＢＬｂ０を介して一方分割メインビット線ＭＢＬａ０および第２のメインビット線ＭＢＬｂ上に伝達される。このとき、一方分割メインビット線ＭＢＬａ０に現れる電位変化を｜ΔＶ｜とすると、第２のメインビット線ＭＢＬｂに現れる電位変化は｜ΔＶ／２｜となる。分割メインビット線ＭＢＬａ０およびサブビット線ＳＢＬａ０の浮遊容量ＣＢａは、第２のメインビット線ＭＢＬｂおよびサブビット線ＳＢＬｂ０およびＳＢＬｂ３の有する浮遊容量ＣＢ２の１／２であるためである。他方分割メインビット線ＭＢＬａ１の電位はプリチャージ／イコライズされた電位（中間電位Ｖｃｃ／２）レベルである。
【０１０３】
一方分割メインビット線ＭＢＬａ０および第２のメインビット線ＭＢＬｂ上の信号電圧が十分に大きくなると、分離制御信号φＡ１がローレベルに立下がり、第２のメインビット線ＭＢＬｂは分割メインビット線ＭＢＬｂ０およびＭＢＬｂ１に分割される。これにより、センスアンプＳＡａのセンスノードのビット線容量は等しくなり、またセンスアンプＳＡｂのセンスノードのビット線容量も等しくなる。
【０１０４】
この後センスアンプ活性化信号φＳＡが活性化され（図２に示す動作波形図においてハイレベルに立上がるように示される）、センスアンプＳＡａおよびＳＡｂが対応の分割メインビット線上の電位差を検知増幅する。センスアンプＳＡａによりメモリセルＭＣａの記憶するデータが検知増幅され、センスアンプＳＡｂによりメモリセルＭＣｂの有する記憶データが検知増幅される。メモリセルＭＣａおよびＭＣｂがともにハイレベルの信号を記憶している場合であっても、分割メインビット線ＭＢＬａ０上の信号電位は分割メインビット線ＭＢＬｂ０上の信号電位より大きい。したがってセンスアンプＳＡａにより分割メインビット線ＭＢＬａ０の電位は電源電位Ｖｃｃレベルにまで充電され、一方分割メインビット線ＭＢＬｂ０は接地電位レベルにまで放電される。メモリセルＭＣａおよびＭＣｂがともにローレベルの信号を記憶している場合においても、同様にして、分割メインビット線ＭＢＬａ０の電位は分割メインビット線ＭＢＬｂ０の電位よりも低いため、正確にセンス動作が実行される。センスアンプＳＡｂにおいては、分割メインビット線ＭＢＬａ１の電位は基準電位（プリチャージ／イコライズ電位）にあるため、分割メインビット線ＭＢＬｂ１上の信号電位に応じたセンス動作が実行される。この後、メモリセルデータの書込または読出が実行される。
【０１０５】
次いで、分離制御信号φＡ１がハイレベルに立上り、分割メインビット線ＭＢＬｂ０およびＭＢＬｂ１が分離スイッチＳＰＧｂを介して接続される。このときまた接続制御信号φＳ２がローレベルに立下がり、第２のメインビット線ＭＢＬｂをセンスアンプＳＡａから切り離す。これによりサブビット線ＳＢＬａ０およびＳＢＬｂ０に接続するメモリセルＭＣａおよびＭＣｂに対するリストア動作が実行される。このリストア動作時において選択ワード線ＷＬの電位および接続制御信号φＡ１、ならびに接続制御信号φＳ１、φＳ３およびφＳ４は昇圧されてもよい。
【０１０６】
リストア動作が完了すると、選択ワード線ＷＬの電位がローレベルへ立下がる。
【０１０７】
この後、まず分離制御信号φＡ１をローレベルに立下げ、分割メインビット線ＭＢＬｂ０およびＭＢＬｂ１を分離する。その後接続制御信号φＳ２をハイレベルへ立上げ、分割メインビット線ＭＢＬｂ０をセンスアンプＳＡａに接続する。これにより、分割メインビット線ＭＢＬａ０およびＭＢＬｂ０の電位はハイレベルおよびローレベルまたはローレベルおよびハイレベルとなる。分割メインビット線ＭＢＬａ１およびＭＢＬｂ１はともにセンスアンプＳＡｂによりハイレベル／ローレベルまたはローレベル／ハイレベルの電位に保持されている。
【０１０８】
この後、センスアンプ活性化信号φＳＡを非活性状態（図２においてはローレベル）とし、センスアンプＳＡａおよびＳＡｂを非活性状態とする。次いでイコライズ信号Ｅをハイレベルに立上げ、イコライズトランジスタＥＱａおよびＥＱｂを導通状態とする。これにより分割メインビット線ＭＢＬａ０およびＭＢＬｂ０が電気的に短絡され、両者の浮遊容量は等しいため、正確に中間電位Ｖｃｃ／２の電位レベルにイコライズされる。同様に、分割メインビット線ＭＢＬａ１およびＭＢＬｂ１が中間電位Ｖｃｃ／２にイコライズされる。この後、分離制御信号φＡ０およびφＡ１をハイレベルに立上げ、次いでブロック選択信号φＢａ０、φＢｂ０、φＢａ３およびφＢｂ３をともにローレベルに立下げる。これにより、１つのメモリサイクルが完了する。
【０１０９】
ここで、図２においては、分離制御信号φＡ１およびφＡ０がともにハイレベルとなった後にブロック選択信号φＢａおよびφＢｂがともにローレベルに立下がるように示されている。これに代えて、ブロック選択信号φＢａおよびφＢｂがローレベルとされてから分離制御信号φＡ０およびφＡ１がともにハイレベルとされてもよい。
【０１１０】
次に、上述の動作を図面を参照してより具体的に説明する。
図３は、スタンバイ時におけるメインビット線サブビット線およびセンスアンプの接続関係を示す図である。この状態においては、分離スイッチＳＰＧａおよびＳＰＧｂは導通状態にあり、ブロック選択スイッチＳＷＧａ０、ＳＷＧｂ０、ＳＷＧａ３およびＳＷＧｂ３はすべて非導通状態にある。
【０１１１】
図４（ａ）に示すように、メモリサイクルが始まると、まず分離スイッチＳＰＧａが非導通状態とされ、第１のメインビット線ＭＢＬａは分割メインビット線ＭＢＬａ０およびＭＢＬａ１に分割される。次いでブロック選択スイッチＳＷＧａ０、ＳＷＧｂ０、ＳＷＧａ３、およびＳＷＧｂ３が導通状態とされる。この後、ワード線ＷＬの電位がハイレベルへ立上がる。センスアンプＳＡａのセンスノードＳＮａｌおよびＳＮｂｌに付随するビット線容量は、図４（ｂ）に示すように、ＣＢａおよびＣＢｂ（＝２・ＣＢａ）である。前述の式（１）′から、図４（ｃ）に示すように分割メインビット線ＭＢＬａ０に現れる電位差をΔＶとすると、メインビット線ＭＢＬｂに現れる電位差はΔＶ／２となる。センスアンプＳＡａのセンスノードＳＮａｌおよびＳＮｂｌの電位差は最悪ΔＶ／２である。センスアンプＳＡｂのセンスノードＳＮａｒおよびＳＮｂｒの電位差はΔＶ／２である。
【０１１２】
次いで図５（ａ）に示すように、分離スイッチＳＰＧｂが非導通状態とされる。この状態においては、図５（ｂ）に示すように、センスノードＳＮａｌ、ＳＮｂｌ、ＳＮａｒ、およびＳＮｂｒに付随するビット線容量はすべて等しくＣＢａである。センスアンプＳＡａおよびＳＡｂが次いでセンスアンプ活性化信号φＳＡに応答して活性化される。図５（ｂ）に示すように、センスアンプＳＡａおよびＳＡｂのセンスノードの電位差は最悪ΔＶ／２である。この電位差が増幅される。この後データの書込または読出が実行される。
【０１１３】
次いで、図６に示すように、分離スイッチＳＰＧｂが導通状態とされ、接続スイッチＴＧａｂが非導通状態とされる。分割メインビット線ＭＢＬｂ０はセンスアンプＳＡｂのセンスノードＳＮｂｒに接続される。センスアンプＳＡｂのセンスノードＳＮｂｒは、メモリセルＭＣｂの記憶データに対応する電位を保持している。センスアンプＳＡａのセンスノードＳＮａｌにはメモリセルＭＣａの記憶データに対する信号電位が保持されている。これによりメモリセルＭＣａおよびＭＣｂに対するリストア動作が実行される。
【０１１４】
次に、図７に示すように、分離スイッチＳＰＧｂを非導通状態とし、接続スイッチＴＧａｂを導通状態とする。分割メインビット線ＭＢＬｂ０が再びセンスアンプＳＡａに接続される。このときにはすでにワード線ＷＬは非選択状態とされている。分割メインビット線ＭＢＬｂ０の電位がセンスアンプＳＡａにより駆動されて分割メインビット線ＭＢＬａ０と相補な電位レベルとされる。分割メインビット線ＭＢＬａ１およびＭＢＬｂ１はセンスアンプＳＡｂに接続されている。
【０１１５】
次いで、図８に示すように、イコライズトランジスタＥＱａおよびＥＱｂが導通状態とされる。分割メインビット線ＭＢＬａ０と分割メインビット線ＭＢＬｂ０が電気的に短絡され、両者の浮遊容量は等しいため、中間電位Ｖｃｃ／２にイコライズされる。同様に、分割メインビット線ＭＢＬａ１およびＭＢＬｂ１が電気的に短絡され、両者の電位がイコライズされる。分割メインビット線ＭＢＬａ１およびＭＢＬｂ１においても浮遊容量は等しいため、正確に中間電位Ｖｃｃ／２の電位にイコライズされる。
【０１１６】
この後サブビット線ＳＢＬａ０およびＳＢＬａ１がメインビット線ＭＢＬａ０およびＭＢＬａ１から切り離され、サブビット線ＳＢＬｂ０およびＳＢＬｂ１がメインビット線ＭＢＬｂ０およびＭＢＬｂ１から切り離される。スタンバイ時においては、分割メインビット線ＭＢＬａ０およびＭＢＬａ１が接続され、同様分割メインビット線ＭＢＬｂ０およびＭＢＬｂ１が相互接続される。
【０１１７】
センス動作時にはセンスアンプのセンスノードのビット線容量はバランスしており、確実にセンス動作を実行することができる。またイコライズ動作時、同じ浮遊容量のビット線が電気的に短絡されるため、正確に中間電位を発生することができる。
【０１１８】
図９は、制御信号発生系の構成を示す図である。図９において、制御信号発生系は、外部からのロウアドレスストローブ信号／ＲＡＳを受け内部ロウアドレスストローブ信号を発生するＲＡＳバッファ１と、ＲＡＳバッファ１からの内部ロウアドレスストローブ信号に応答して活性化され、外部から与えられるアドレス信号Ａを取込み内部アドレス信号を発生するアドレスバッファ２を含む。アドレスバッファ２から発生される内部アドレス信号は行および列デコーダへ与えられる。このアドレスバッファ２からの所定のアドレス信号ビットＢＡ（ブロックアドレス）はブロック選択回路４へ与えられる。ブロック選択回路４は、ＲＡＳバッファ１からの内部ロウアドレスストローブ信号に応答して活性化され、このブロックアドレスＢＡをデコードし、ブロック選択信号φＢａ０〜φＢａ３およびφＢｂ０〜φＢｂ３を発生する。たとえば図１に示す分離スイッチＳＰＧａおよびＳＰＧｂに関して対称な位置にあるメモリセルブロックが同時に選択状態とされる。この場合には、実際には、ブロック選択信号φＢａ０とブロック選択信号φＢａ３は同一の信号であり、またブロック選択信号φＢｂ０およびφＢｂ３は同じ信号である。ブロックＢ♯０とブロックＢ♯２が同時に選択されてもよい。
【０１１９】
制御信号発生系はさらに、ＲＡＳバッファ１からの内部ロウアドレスストローブ信号に応答して所定のタイミングでセンスアンプ活性化信号φＳＡを発生するセンスアンプ活性化回路３と、ＲＡＳバッファ１からの内部ロウアドレスストローブ信号およびブロック選択回路４からのブロック選択信号（またはブロックアドレス）に応答して接続制御信号φＳ１〜φＳ３を発生する接続制御回路５を含む。
【０１２０】
接続制御回路５は、接続制御信号φＳ１およびφＳ３を常時ハイレベルに維持する。リストア動作時にこの接続制御信号φＳ１およびφＳ３が昇圧される。接続制御信号φＳ１およびφＳ３はリストア動作時に、選択されたメモリセルブロックの位置に応じて一方が非活性状態のローレベルとされる。図１に示す構成においてメモリセルブロックＢ♯０またはＢ♯１が選択された場合には、リストア動作時接続制御信号φＳ２がローレベルとされる。メモリセルブロックＢ♯２またはＢ♯３が選択されたとき、リストア動作時接続制御信号φＳ４がローレベルとされる。なお図９には示していないが、ＲＡＳバッファ１からの内部ロウアドレスストローブ信号またはセンスアンプ活性化信号φＳＡに応答して、所定のタイミングで昇圧指示信号ＲＸを発生する昇圧指示信号発生回路が用いられ、この昇圧指示信号発生回路からの昇圧指示信号に従って接続制御回路５が接続制御信号を発生する構成が利用されてもよい。
【０１２１】
第１のメインビット線ＭＢＬａ中央部に設けられる分離スイッチＳＰＧａは常時非導通状態とされる構成が利用されてもよい。この場合には、分離スイッチＳＰＧａはメインビット線のパターンの規則性を保持するためおよびメインビット線の浮遊容量を等しくするために設けられる。
［変更例１］
図１０ないし図１２は、イコライズ動作の別の方法を示す図である。以下このイコライズ動作の別の方法について説明する。
【０１２２】
図１０においては、リストア完了後の動作が示される。図６に示すリストア動作完了後ワード線が非選択状態とされた後、分離スイッチＳＰＧａおよびＳＰＧｂがともに導通状態とされ、一方、接続制御スイッチＴＧａｂおよびＴＧｂｂが非導通状態とされる。メインビット線ＭＢＬａ０およびＭＢＬａ１はセンスアンプＳＡａのセンスノードＳＮａｌに接続され、メインビット線ＭＢＬｂ０およびＭＢＬｂ１はセンスアンプＳＡａのセンスノードＳＮｂｌに接続される。これにより、メインビット線ＭＢＬａ０、ＭＢＬａ１、ＭＢＬｂ０およびＭＢＬｂ１は、センスアンプＳＡａのセンスノードＳＮａｌおよびＳＮｂｌに保持された電位レベルに対応する電位レベルとされる。リストア動作完了後、すでにワード線ＷＬの電位はローレベルの非活性状態とされている。したがって、メインビット線ＭＢＬｂ０およびＭＢＬｂ１の電位レベルが変化しても、この選択されたメモリセルＭＣｂの記憶データは何ら影響を受けない。
【０１２３】
次いで図１１に示すように、センスアンプＳＡａおよびＳＡｂの非活性化の後、イコライズトランジスタＥＱａおよびＥＱｂを導通状態とする。これによりメインビット線ＭＢＬａ０およびＭＢＬｂ０とメインビット線ＭＢＬｂ０およびＭＢＬｂ１が電気的に短絡される。第１のメインビット線ＭＢＬａと第２のメインビット線ＭＢＬｂの浮遊容量は等しいため、各分割メインビット線ＭＢＬａ０、ＭＢＬａ１、ＭＢＬｂ０、およびＭＢＬｂ１の電位が中間電位レベルに設定される。
【０１２４】
次いで図１２に示すように、接続制御スイッチＴＧａｂおよびＴＧｂｂが導通状態とされ、ブロック選択スイッチＳＷＧａ０、ＳＷＧａ１、ＳＷＧｂ０、およびＳＷＧｂ１が非導通状態とされる。
【０１２５】
上述のように、一方のセンスアンプを用いてメインビット線ＭＢＬａおよびＭＢＬｂの電位をハイレベル／ローレベルに設定した後センスアンプを非活性化し、その後イコライズトランジスタを導通状態としても同様メインビット線ＭＢＬａおよびＭＢＬｂの電位を中間電位Ｖｃｃ／２の電位レベルに設定することができる。
【０１２６】
なおセンス動作時センスアンプＳＡａおよびＳＡｂとメインビット線ＭＢＬａ０、ＭＢＬａ１、ＭＢＬｂ０およびＭＢＬｂ１とが切り離される構成が利用されてもよい。
［変更例２］
図１３は第１の実施例の第２の変更例の構成を示す図である。図１３に示す構成においては、分割メインビット線ＭＢＬａ０およびＭＢＬａ１の間に、制御信号φＥに応答して導通するイコライズトランジスタＥＱｃが設けられる。メインビット線ＭＢＬｂは１つの配線層で形成される。他の構成は図１に示す構成と同様であり、対応する部分には同一の参照番号を付してその詳細説明は省略する。次にこの図１３に示す構成の動作をその動作波形図である図１４を参照して説明する。
【０１２７】
制御信号φＥはスタンバイ時ローレベルにあり、分割メインビット線ＭＢＬａ０およびＭＢＬａ１は分離されている。メモリサイクルが始まると、イコライズ信号Ｅがローレベルに立下がり、メインビット線ＭＢＬｂと分割メインビット線ＭＢＬａ０およびＭＢＬａ１が切り離される。制御信号φＥは依然ローレベルにある。
【０１２８】
次いで与えられたアドレス信号に従って、ブロック選択信号φＢａ０、φＢｂ０、φＢｂ３およびφＢａ３がハイレベルとされる。これにより、サブビット線ＳＢＬａ０が分割メインビット線ＭＢＬａ０に接続され、サブビット線ＳＢＬａ３が分割メインビット線ＭＢＬａ１に接続される。同様サブビット線ＳＢＬｂ０およびＳＢＬｂ３がメインビット線ＭＢＬｂに接続される。ここで、選択メモリセルはメモリセルブロックＢ♯０に含まれるものとする。
【０１２９】
次いで、ワード線が選択され、選択されたワード線ＷＬの電位がハイレベルに立上がり、選択されたメモリセルＭＣａおよびＭＣｂの記憶するデータが分割メインビット線ＭＢＬａ０およびＭＢＬｂにそれぞれ伝達される。この場合においても、トランジスタＥＱｃが非導通状態にあるため、分割メインビット線ＭＢＬａ０上に現れる電位変化の大きさとメインビット線ＭＢＬｂに現れる電位変化の大きさは、２：１の関係を保持している。
【０１３０】
センスアンプＳＡａおよびＳＡｂのセンスノードの電位差が十分な大きさになると、接続制御信号φＳ１〜φＳ４がすべてローレベルとされる。これによりセンスアンプＳＡａおよびＳＡｂは分割メインビット線ＭＢＬａ０、ＭＢＬａ１およびメインビット線ＭＢＬｂと分離される。次いでセンスアンプ活性化信号φＳＡが活性状態とされる（図１４においてハイレベルに立上がるように示される）。センスアンプＳＡａにより、サブビット線ＳＢＬａ０に接続されるメモリセルＭＣａの記憶データが検知増幅され、センスアンプＳＡｂにより、サブビット線ＳＢＬｂ０に接続されるメモリセルＭＣｂの記憶データが検知増幅される。
【０１３１】
その後データの書込／読出が実行される。データ書込時においては、書込データに応じてセンスアンプＳＡａおよびＳＡｂのラッチ信号電位が書込データに応じて変化する。次いでリストア動作が実行される。このリストア動作においては、接続制御信号φＳ１、φＳ３およびφＳ４がハイレベルとされ、接続制御信号φＳ２はローレベルとされる。これによりメモリセルＭＣａにはセンスアンプＳＡａがラッチする信号電位が書込まれ、メモリセルＭＣｂへはセンスアンプＳＡｂがラッチする信号電位が書込まれる。このリストア動作時において、接続制御信号φＳ１、φＳ３およびφＳ４がすべて電源電圧Ｖｃｃレベル以上の電圧レベルに昇圧されてもよい。
【０１３２】
リストア動作が完了すると、接続制御信号φＳ３およびφＳ４がローレベルに立下がり、分割メインビット線ＭＢＬａ１およびメインビット線ＭＢＬｂがセンスアンプＳＡｂから分離される。このときまた、接続制御信号φＳ２がハイレベルへ立上がり、接続スイッチＴＧｂａが導通し、メインビット線ＭＢＬｂがセンスアンプＳＡａに接続される。これにより、メインビット線ＭＢＬｂには、分割メインビット線ＭＢＬａ０上に現れる信号電位と相補なレベルの信号が伝達される。このときまた同様に制御信号φＥがハイレベルとされ、分離トランジスタＥＱｃが導通状態とされている。この結果、分割メインビット線ＭＢＬａ０およびＭＢＬａ１とメインビット線ＭＢＬｂの信号電位は、センスアンプＳＡａがラッチしていた信号電位に対応した電位レベルとなる。
【０１３３】
この後センスアンプＳＡａおよびＳＡｂを非活性状態とし（センスアンプ活性化信号φＳＡがローレベルに立下がる）、次いでイコライズ信号Ｅをハイレベルとし、イコライズトランジスタＥＱａおよびＥＱｂを導通状態とする。このとき、分離トランジスタＥＱｃは導通状態であってもよく、また非導通状態であってもよい。図１４においては、分離トランジスタＥＱｃは非導通状態とされるように示される。分割メインビット線ＭＢＬａ０およびＭＢＬａ１の浮遊容量はメインビット線ＭＢＬｂの浮遊容量と同じである。したがって確実に中間電位レベルに分割メインビット線ＭＢＬａ０およびＭＢＬａ１とメインビット線ＭＢＬｂをイコライズすることができる。
【０１３４】
図１３に示す構成の場合、センスアンプＳＡａおよびＳＡｂは、メインビット線と切り離されてセンス動作を実行している。したがって、センスアンプのセンスノードに対するビット線容量がたとえアンバランスであっても、その影響を受けることなく正確なセンス動作を実行することができる。
［変更例３］
図１５は第１の実施例の第３の変更例を示す図である。図１５に示す構成においては、メモリセル選択時においては、メインビット線には１つのサブビット線しか接続されない。すなわち図１５に示す構成において、サブビット線ＳＢＬａ０が分割メインビット線ＭＢＬａ０に接続されるとき、メインビット線ＭＢＬｂ０およびＭＢＬｂ１には１つのサブビット線ＳＢＬｂ０のみが接続される。
【０１３５】
すなわち図１６（Ａ）に示すように、ワード線選択時、分離スイッチＳＰＧａは非導通状態とされ、分離スイッチＳＰＧｂは導通状態とされる。このときサブビット線ＳＢＬａ０が分割メインビット線ＭＢＬａ０に接続され、サブビット線ＳＢＬｂ０が分割メインビット線ＭＢＬｂ０およびＭＢＬｂ１に接続される。分離スイッチＳＰＧａおよびＳＰＧｂは、メインビット線の中央部に配置されている。この場合、分割メインビット線ＭＢＬａ０およびＭＢＬｂ（ＭＢＬｂ０，ＭＢＬｂ１）に現れる読出電圧ΔＶａおよびΔＶｂの比ΔＶｂ／ΔＶａは、
ΔＶｂ／ΔＶａ＝（Ｃｓｂ＋Ｃｍｂ）／（Ｃｓｂ＋２・Ｃｍｂ）
となる。ここで、Ｃｓｂは、サブビット線の寄生容量を示し、Ｃｍｂは、分割メインビット線の浮遊容量を示す。したがって、この場合、サブビット線ＳＢＬａ０およびＳＢＬｂ０上の選択メモリセルが同じ論理のデータ信号を記憶している場合センスアンプＳＡａに対する電位差は上述の実施例の場合よりも少し小さくなるものの、センスアンプＳＡｂに対する電位差は先の実施例よりも大きくなる。
【０１３６】
この場合においても図１６（Ｂ）に示すように、センスアンプＳＡａおよびＳＡｂによるセンス動作時においては、分離スイッチＳＰＧａおよびＳＰＧｂがともに非導通状態とされるため、センスアンプＳＡａおよびＳＡｂのセンスノードの負荷容量はバランスしており、正確なセンス動作を実行することができる。
［変更例４］
図１７はこの第１の実施例の第４の変更例を示す図である。図１７（Ａ）に示す構成においては、分離スイッチＳＰＧａおよびＳＰＧｂは、メモリセルブロックＢ♯０およびＢ♯１の間に設けられる。図１７（Ａ）に示す構成においては、メモリセルブロックの数が４つの場合が一例として示される。メモリセルブロックの数はさらに多くてもよい。
【０１３７】
図１７（Ｂ）に示すように、メモリブロックＢ♯０が選択された時サブビット線ＳＢＬａ０が分割メインビット線ＭＢＬａ０に接続され、サブビット線ＳＢＬｂ０がメインビット線ＭＢＬｂ０およびＭＢＬｂ１に接続される。この場合、分割メインビット線ＭＢＬａ０に現れる電位差ΔＶａとメインビット線ＭＢＬｂ０に現れる電位差ΔＶｂの比ΔＶｂ／ΔＶａは、
ΔＶｂ／ΔＶａ＝（ｋ＋ｎ）／（ｋ＋１）≒１＋（ｎ／ｋ）
で与えられる。ただしここでサブビット線ＳＢＬａおよびＳＢＬｂのそれぞれの浮遊容量をＣｓｂとしたとき、サブビット線と同じ長さのメインビット線（分割メインビット線ＭＢＬａ０の浮遊容量Ｃｍｂは、
Ｃｓｂ＝ｋ・Ｃｍｂ
の関係を満足しており、またメモリセルブロックの数はｎであるとしている。ｋの値が５ないし１０である。したがってほぼ１：２の関係を満足する電位差が現れ、十分センス動作を安定に行なうことができる。またセンス動作時においては、分割メインビット線ＭＢＬｂ０およびＭＢＬｂ１はトランジスタＳＰＧｂにより分離されるため、センスアンプＳＡａおよびＳＡｂの負荷容量はそれぞれバランスしており、正確なセンス動作を実行することができる。
【０１３８】
図１７（Ｃ）に示すように、メモリブロックＢ♯１〜Ｂ♯３のいずれかが選択され、サブビット線ＳＢＬａが分割メインビット線ＭＢＬａ１に接続される場合、そのときの分割メインビット線ＭＢＬａ１に現れる電位差ΔＶａとメインビット線ＭＢＬｂに現れる電位差は先の条件を利用すると次式：
ΔＶｂ／ΔＶａ＝（ｋ＋ｎ−１）／（ｋ＋ｎ）＜１
となり、メインビット線間に読出電圧差が生じる。この場合であっても、センスアンプＳＡａおよびＳＡｂは確実に安定なセンス動作を実行することができる。
【０１３９】
なお、図１７（Ａ）において、分離トランジスタＳＰＧｂが設けられていなくても同様の効果を得ることができる（センス動作時にはセンスアンプとメインビット線とは分離される）。
【０１４０】
以上のように、第１の実施例に従えば、１つのメモリアレイブロック内においてメモリセルブロックを選択してセンス動作を実行している。したがって同相ノイズを確実にキャンセルすることができ、ノイズの影響を受けることなく確実にセンス動作を実行することができる。
【０１４１】
またセンスアンプに対する負荷容量がバランスしており、安定にセンス動作を実行することができる。
【０１４２】
また複雑なスイッチ回路を設ける必要がなく、レイアウトが大幅に簡略化され、またレイアウト面積も大幅に低減される。
［第２の実施例］
図１８はこの発明の第２の実施例である半導体記憶装置の要部の構成を示す図である。図１８においては、４つのメモリセルブロックを示す。１つのメモリセルブロックは１つのメモリアレイブロックに対応してもよい。
【０１４３】
図１８においては、２列に配列されたメモリセルに対応する部分の構成が示される。各列のメモリセルブロックは４つのメモリセルブロックＢ♯０〜Ｂ♯３に分割される。このメモリセルブロックの数は４よりも多くてもよい。メインビット線ＭＢＬａおよびＭＢＬｂには、メモリセルブロックＢ♯０〜Ｂ♯３に対応してセクション選択スイッチＳＳＷ０〜ＳＳＷ３が設けられる。セクション選択スイッチＳＳＷ０〜ＳＳＷ３のゲートへはセクション選択信号ＳＥＣ０〜ＳＥＣ３が与えられる。メモリセルの列ブロックＢ♯０〜Ｂ♯３に対応してサブビット線ＳＢＬａ０、ＳＢＬｂ０〜ＳＢＬａ３、ＳＢＬｂ３が配設される。サブビット線ＳＢＬａ０、ＳＢＬｂ０〜ＳＢＬａ３、ＳＢＬｂ３とワード線ＷＬとの交差部に対応してそれぞれメモリセルＭＣが配設される。
【０１４４】
サブビット線ＳＢＬａ０〜ＳＢＬａ３それぞれに対応してセグメント選択信号ＳＥＧ０ａ〜ＳＥＧ３ａに応答するセグメント選択スイッチＧＱ０ａ〜ＧＱ３ａが配設される。セグメント選択スイッチＧＱ０ａ〜ＧＱ３ａは、選択時にそれぞれ対応のサブビット線ＳＢＬａ０〜ＳＢＬａ３をメインビット線を介してセンスアンプＳＡａに接続する。
【０１４５】
サブビット線ＳＢＬｂ０〜ＳＢＬｂ３それぞれに対応してセグメント選択信号ＳＥＧ０ｂ〜ＳＥＧ３ｂに応答して導通するセグメント選択スイッチＧＱ０ｂ〜ＧＱ３ｂが設けられる。セグメント選択スイッチＧＱ０ｂ〜ＧＱ３ｂは選択時には対応のサブビット線ＳＢＬｂ０〜ＳＢＬｂ３をセンスアンプＳＡｂにメインビット線ＭＢＬｂを介して接続する。
【０１４６】
サブビット線ＳＢＬｂ０〜ＳＢＬｂ３に対応してさらに、切換信号ＳＰ０〜ＳＰ３に対応して導通する切換スイッチＰＱ０〜ＰＱ３が配置される。切換スイッチＰＱ０〜ＰＱ３は切換信号ＳＰ０〜ＳＰ３に応答して導通し、導通時には対応のサブビット線ＳＢＬｂ０〜ＳＢＬｂ３をメインビット線ＭＢＬｂを介してセンスアンプＳＡａに接続する。
【０１４７】
メインビット線ＭＢＬａとメインビット線ＭＢＬｂの間には、イコライズ信号Ｅに応答して導通するイコライズトランジスタＥＱが設けられる。次にこの図１８に示す構成の動作についてその動作波形図である図１９を参照して説明する。
【０１４８】
今、メモリブロックＢ♯０のメモリセルＭＣが選択される状態を考える。メモリアクセスが開始されると、まずイコライズ信号Ｅがローレベルに立下がり、イコライズトランジスタＥＱが遮断状態となる。次いで与えられたアドレス信号にしたがってまずセグメント選択信号ＳＥＧ０ａおよびＳＥＧ０ｂがハイレベルに立上がる。これにより、サブビット線ＳＢＬａ０およびＳＢＬｂ０がメインビット線ＭＢＬａおよびＭＢＬｂに接続される。残りのセグメント選択スイッチＳＥＧ１ａ〜ＳＥＧ３ａおよびＳＥＧ１ｂ〜ＳＥＧ３ｂはそれぞれローレベルを維持する。
【０１４９】
次いでセクション選択信号ＳＥＣ０がローレベルとされる。これにより、セクション選択スイッチＳＳＷ０が遮断状態とされる。残りのセクション選択スイッチＳＳＷ１〜ＳＳＷ３は導通状態を維持する。
【０１５０】
次いで選択ワード線ＷＬの電位がハイレベルへ立上がり、サブビット線ＳＢＬａ０に接続されるメモリセルＭＣのデータがセンスアンプＳＡａへ伝達され、サブビット線ＳＢＬｂに接続されるメモリセルのデータがセンスアンプＳＡｂに伝達される。センスアンプＳＡａおよびＳＡｂにメモリセルデータが伝達された後、接続制御信号φＳ１〜φＳ３がローレベルとされる。これにより、センスアンプＳＡａおよびＳＡｂはメインビット線ＭＢＬａおよびＭＢＬｂから切り離される。この状態においては、センスアンプＳＡａおよびＳＡｂのそれぞれのセンスノードにおける容量はバランスしている。次いでセンスアンプ活性化信号φＳＡが活性化され、センスアンプＳＡａおよびＳＡｂがセンス動作を実行する。
【０１５１】
次いでメモリセルのデータの書込または読出が実行される。次いで再び接続制御信号φＳ１〜φＳ３がハイレベルとなり、センスアンプＳＡａのラッチした信号電位のサブビット線ＳＢＬａ０に接続されるメモリセルＭＣへのリストア動作およびセンスアンプＳＡｂがラッチした信号電位のサブビット線ＳＢＬｂ０に接続されるメモリセルＭＣへのリストア動作が実行される。このリストア動作完了後ワード線ＷＬの電位がローレベルへ立下がり、リストア動作が完了する。
【０１５２】
リストア動作が完了し、選択ワード線ＷＬの電位がローレベルへ立下がると、ついでセグメント選択信号ＳＥＧｂ０がローレベルに立下がり、また切換信号ＳＰ０がハイレベルに立上がる。これにより、サブビット線ＳＢＬｂ０はセンスアンプＳＡｂから切り離され、センスアンプＳＡａに接続される。センスアンプＳＡａはまだ活性状態にあり、サブビット線ＳＢＬｂ０は、サブビット線ＳＢＬａ０と相補な信号電位レベルに駆動される。この状態においては、センスアンプＳＡａのビット線容量はバランスしており、またセンスアンプＳＡｂのビット線容量もバランスしている。
【０１５３】
センスアンプ活性化信号φＳＡが非活性状態とされた後、イコライズ信号Ｅをハイレベルに立上げる。このときまだセクション選択信号ＳＥＣ０はローレベルにある。これにより、サブビット線ＳＢＬａ０およびＳＢＬｂ０の電位は中間電位にイコライズされる。また同様にメインビット線ＭＢＬａおよびＭＢＬｂも中間電位にイコライズされる。この後セクション選択信号ＳＥＣ０がハイレベルに立上がり、次いでセグメント選択信号ＳＥＧ０ａがローレベルに立下がり、また切換信号ＳＰ０もローレベルに立下がる。
【０１５４】
上述の一連の動作により、たとえ選択された階層ビット線対の容量がアンバランスであっても、センスアンプＳＡａおよびＳＡｂは、そのセンス動作時にはその容量のアンバランスの影響を受けていないため、安定にセンス動作を実行することができる。
【０１５５】
またイコライズ動作時にはセンスアンプに対する階層ビット線容量をバランスさせた後イコライズを行なっているため、サブビット線およびメインビット線を確実に中間電位レベルにイコライズすることができる。
【０１５６】
また図１８に示す構成においても、１つのメモリアレイにおいて、互いに平行に配設されるサブビット線に接続するメモリセルのデータが読出されて検知増幅されている。したがって、基板ノイズ、およびセルプレートノイズなどのノイズの影響を確実にキャンセルして正確にセンス動作を実行することができる。
【０１５７】
次にこの第２の実施例の動作の概略を簡単に説明する。
図２０（Ａ）に示すように、ワード線選択時においては、サブビット線ＳＢＬａは分割メインビット線ＭＢＬａ０を介してセンスアンプＳＡａに接続され、サブビット線ＳＢＬｂは分割メインビット線ＭＢＬｂ１を介してセンスアンプＳＡｂに接続される。この状態においては、センスアンプＳＡａのビット線容量はバランスしていない。また同様に、センスアンプＳＡｂについてのビット線容量もバランスしていない。
【０１５８】
図２０（Ｂ）に示すように、センス動作時においては、センスアンプＳＡａおよびＳＡｂを、ともに分割メインビット線ＭＢＬａ０、ＭＢＬｂ０、ＭＢＬａ１、ＭＢＬｂ１から切離す。この状態でセンスアンプＳＡａおよびＳＡｂがセンス動作を実行する。
【０１５９】
図２０（Ｃ）に示すように、センス動作完了後再びセンスアンプＳＡａとサブビット線ＳＢＬａを接続し、サブビット線ＳＢＬｂとセンスアンプＳＡｂを接続する。これによりリストア動作が実行される。
【０１６０】
図２０（Ｄ）に示すように、リストア動作完了後、センスアンプＳＡａおよびＳＡｂを活性状態にしたままで、サブビット線ＳＢＬｂを分割メインビット線ＭＢＬｂ０に接続する。この状態においては、センスアンプＳＡａは、そのビット線容量がバランスしており、また同様にセンスアンプＳＡｂもそのビット線容量がバランスしている。
【０１６１】
次いで図２１（Ａ）に示すように、センスアンプＳＡａおよびＳＡｂを非活性状態とする。その状態においては、分割メインビット線ＭＢＬｂ０およびサブビット線ＳＢＬｂの信号電位は、分割メインビット線ＭＢＬａ０およびサブビット線ＳＢＬａの信号電位と相補な信号電位とされている。この状態でイコライズを実行する。イコライズされた部分の容量はバランスしているため、正確に各分割メインビット線およびサブビット線を中間電位にイコライズすることができる。イコライズ完了後、サブビット線ＳＢＬａおよびＳＢＬｂをメインビット線ＭＢＬａおよびＭＢＬｂからそれぞれ切り離す。この状態において、メインビット線ＭＢＬａおよびＭＢＬｂはそれぞれ１つの信号線とされている。
【０１６２】
上述のようなセンス動作方法を利用することにより、たとえビット線容量がアンバランスな状態であっても、確実にセンス動作を実行することができ、ノイズマージンを大幅に改善することができるとともに正確に中間電位を発生することができる。
［第３の実施例］
図２２はこの発明の第３の実施例である半導体記憶装置の要部の構成を示す図である。図２２（Ａ）においては、１対のメインビット線に関連する部分の構成を示す。図２２（Ａ）において、メモリセルアレイが４つのブロックに分割され、各メモリセルブロックに対応してサブビット線ＳＢＬａ０、ＳＢＬｂ０〜ＳＢＬａ３およびＳＢＬｂ３が配設される。サブビット線ＳＢＬａ０、およびＳＢＬｂ０の長さはサブビット線ＳＢＬａ１およびＳＢＬｂ１の長さよりも短くされる。同様、サブビット線ＳＢＬａ２およびＳＢＬｂ２の長さはサブビット線ＳＢＬａ３およびＳＢＬｂ３の長さよりも長くされている。すなわちセンスアンプＳＡａおよびＳＡｂから見て中央部に配置されたサブビット線ほどその長さが長くされている。
【０１６３】
メインビット線ＭＢＬａは、セクション選択スイッチにより、分割メインビット線ＭＢＬａ０〜ＭＢＬａ３に分割される。同様に、メインビット線ＭＢＬｂは、セクション選択スイッチにより分割メインビット線ＭＢＬｂ０〜ＭＢＬｂ３に分割される。この分割メインビット線の長さはその中央部になるほど長くされている（サブビット線の長さに対応して）。サブビット線ＳＢＬａ０〜ＳＢＬａ３はセグメント選択信号ＳＥＧ０〜ＳＥＧ３に従って、センスアンプＳＡａに接続される。サブビット線ＳＢＬｂ０〜ＳＢＬｂ３はセグメント選択信号ＳＥＧ０〜ＳＥＧ３に従って、センスアンプＳＡｂに接続される。
【０１６４】
今、図２２（Ｂ）に示すように、センスアンプＳＡａに最も近いメモリブロックが選択された状態を考える。この状態においては、サブビット線ＳＢＬａ０がセンスアンプＳＡａに接続され、サブビット線ＳＢＬｂ０がセンスアンプＳＡｂに接続される。サブビット線ＳＢＬａ０およびＳＢＬｂ０の浮遊容量をＣＢｓ１とする。メインビット線ＭＢＬａおよびＭＢＬｂの全体の浮遊容量をＣＢＭとする。センスアンプＳＡａに対するビット線容量は、この図２２（Ｂ）に示す場合、ほぼサブビット線ＳＢＬａ０の浮遊容量のみであり、ＣＢＳ１である。一方、センスアンプＳＡｂに対しては、サブビット線ＳＢＬｂ０およびメインビット線ＭＢＬｂの浮遊容量の和となる。この場合、浮遊容量はＣＢＳ１＋ＣＢＭとなる。
【０１６５】
次に、図２２（Ｃ）に示すように、サブビット線ＳＢＬａ２およびＳＢＬｂ２が選択された状態を考える。この場合、サブビット線ＳＢＬａ２がセンスアンプＳＡａに接続され、サブビット線ＳＢＬｂ２がセンスアンプＳＡｂに接続される。サブビット線ＳＢＬａ２およびＳＢＬｂ２はほぼメインビット線の中央部でメインビット線に接続されているため、センスアンプＳＡａおよびＳＡｂそれぞれに対するビット線容量はＣＢｓ２＋（ＣＢＭ／２）となる。ここでＣＢｓ２はサブビット線ＳＢＬａ２およびＳＢＬｂ２の各々の浮遊容量である。
【０１６６】
今、浮遊容量ＣＢｓ１を通常のサブビット線の浮遊容量（長さがすべてのメモリセルブロックにおいて同一であるサブビット線の浮遊容量）の１／２であるとする。この場合、図２２（Ｂ）の構成の場合、センスアンプＳＡｂに対するビット線浮遊容量は従来の配置に比べてＣＢｓｂ／２だけ小さくすることができる。すなわち、センスアンプＳＡｂに対する最大ビット線容量を小さくすることができ、読出電圧を大きくすることができる。同様、センスアンプＳＡａに対するビット線容量も最小値を従来の構成よりもより小さくすることができる。
【０１６７】
図２２（Ｃ）に示すように、中央部のサブビット線ＳＢＬａ２およびＳＢＬｂ２が接続された場合には、従来の配置とほぼ同様の大きさとなる。すなわち、メモリセルブロックが４つに分割されている場合、浮遊容量ＣＢｓ２＝１．５・ＣＢｓｂとする。ただしＣＢｓｂは、従来の配置におけるサブビット線の浮遊容量である。この場合、センスアンプＳＡｂおよびＳＡａに対するビット線浮遊容量はＣＢｓ２＋（ＣＢＭ／２）となる。中央部の配置においては、このサブビット線ＳＢＬａ２およびＳＢＬｂ２が長くされただけ、従来の配置よりも浮遊容量はＣＢｓｂ／２だけ大きくされる。サブビット線ＳＢＬａ２およびＳＢＬｂ２の長さは従来の配置の１．５倍とされている。従来の配置の場合の最大ビット線容量と比較すると、
ＣＢｓｂ＋ＣＢＭ−（１．５・ＣＢｓｂ＋０．５ＣＢＭ）＝（ＣＢＭ−ＣＢｓｂ）／２
が与えられる。前述の図１７の説明に用いた式から、メインビット線の容量ＣＭＢは、
ＣＢＭ＝ｎ・ＣＢｍｂ＝ｎ・ＣＢｓｂ／ｋ
である。したがって、上式は、（ｎ−ｋ）・ＣＢｓｂ／２・ｋ
となる。したがってｎ≧ｋであれば、従来の配置よりもこの中央部のビット線容量が小さくされる。上述の構成では、中央部のサブビット線の長さを１．５倍とした場合について考察した。しかしながら、この中央部の長さをそれよりも小さくすれば、従来の配置よりもビット線容量の最大値を十分に小さくすることができる。
【０１６８】
上述のように、サブビット線の長さをその列方向において中央部に近いサブビット線ほど長さを長くすることにより、センスアンプに対するビット線容量が変化しても最大値を小さくすることができ、読出電圧を大きくすることができ、センス動作マージンを大幅に完全することができる。
【０１６９】
この図２２に示す構成は、選択されるワード線の位置に従って、メインビット線の長さが異なる構成であればどのような構成であっても適用可能である。
【０１７０】
さらに、このサブビット線の長さをそのメモリセル列ブロックの位置において変更する構成は、先の実施例１ないし３の構成と組合せて利用されてもよい。
［実施例４］
図２３はこの発明の第４の実施例である半導体記憶装置の要部の構成を示す図である。図２３においては、４列に配列されたメモリセルに対応する部分の構成が示される。また、図２３に示す配置は、図１に示す配置に対する修正を与え、図面の煩雑化を避けるために、制御信号の名称は省略している。図１に示す配置と同様の制御信号が与えられる。
【０１７１】
図２３において、メモリセルの各列に対応してメインビット線が配置される。メインビット線ＭＢＬ（１本のメインビット線を総称的に示す）の中央部には分離トランジスタＳＰＧａまたはＳＰＧｂが配置される。この分離スイッチにより、メインビット線ＭＢＬは２分割される。図２３においては、分割メインビット線ＭＢＬａ０、ＭＢＬａ１〜ＭＢＬｄ０、およびＭＢＬｄ１を示す。
【０１７２】
メモリセルの各列は４つのブロックＢ♯０〜Ｂ♯３に分割される。メモリセル列ブロックの各列において、サブビット線ＳＢＬ（１本のサブビット線を符号ＳＢＬで総称的に示す）が配置される。サブビット線ＳＢＬとワード線ＷＬとの交差部に対応してダイナミック型メモリセルＭＣが配置される。
【０１７３】
第１列のメモリセルにおいて、サブビット線ＳＢＬａ０〜ＳＢＬａ３はブロック選択ゲートＷＧａ０〜ＷＧａ３を介して分割メインビット線ＭＢＬａ０またはＭＢＬａ１に接続される。
【０１７４】
第２列のメモリセルに対して、サブビット線ＳＢＬｂ０〜ＳＢＬｂ３が配設される。サブビット線ＳＢＬｂ０およびＳＢＬｂ１はブロック選択ゲートＷＧｂ０およびＷＧｂ１を介して分割メインビット線ＭＢＬｂ０に接続される。サブビット線ＳＢＬｂ２およびＳＢＬｂ３は、ブロック選択ゲートＷＧｂ２およびＷＧｂ３を介して分割メインビット線ＭＢＬｂ１に接続される。列方向に沿って隣接するサブビット線において隣接する端部にブロック選択ゲートを設けることにより、ブロック選択ゲートと分割メインビット線とを接続するためのコンタクトを共有し、レイアウト面積を低減する。
【０１７５】
第３列のメモリセルに対して、サブビット線ＳＢＬｃ０〜ＳＢＬｃ３が配設される。サブビット線ＳＢＬｃ０およびＳＢＬｃ１はブロック選択ゲートＷＧｃ０およびＷＧｃ１を介して分割メインビット線ＭＢＬｄ０に接続される。サブビット線ＳＢＬｃ２およびＳＢＬｃ３はブロック選択ゲートＷＧｃ２およびＷＧｃ３を介して分割メインビット線ＭＢＬｄ１に接続される。
【０１７６】
第４列のメモリセルに対して、サブビット線ＳＢＬｄ０〜ＳＢＬｄ３が配置される。サブビット線ＳＢＬｄ０およびＳＢＬｄ１はブロック選択ゲートＷＧｄ０およびＷＧｄ１を介して分割メインビット線ＭＢＬｃ０に接続される。サブビット線ＳＢＬｄ２およびＳＢＬｄ３は分割メインビット線ＭＢＬｃ１に接続される。ブロック選択ゲートＷＧｃｉおよびＷＧｄｉ（ｉ＝０〜３）は、サブビット線ＳＢＬｃｉおよびＳＢＬｄｉの対向する端部に設けられる。ブロック選択ゲートの接続のマスク配線による切換により、余分の面積を要することなく階層ビット線間に交差部を設ける。
【０１７７】
図２４（Ａ）は、図２３に示す配置において、メモリセルブロックＢ♯０内のワード線が選択された時のサブビット線、分割メインビット線およびセンスアンプの接続形態を示す図である。図２４（Ａ）に示すように、サブビット線ＳＢＬａ０が分割メインビット線ＭＢＬａ０を介して左側のセンスアンプＳＡａの一方センスノードに接続される。サブビット線ＳＢＬａ３が分割メインビット線ＭＢＬａ１を介して右側のセンスアンプＳＡｂの一方センスノードに接続される。サブビット線ＳＢＬｂ０およびＳＢＬｂ３がメインビット線ＭＢＬｂ０を介してセンスアンプＳＡａの他方センスノードに接続され、また分割メインビット線ＭＢＬ１を介してセンスアンプＳＡｂの他方センスノードに接続される。
【０１７８】
サブビット線ＳＢＬｃ０およびＳＢＬｃ３は、分割メインビット線ＭＢＬｄ０およびＭＢＬｄ１に接続され、対応の左右のセンスアンプＳＡａおよびＳＡｂの他方ノードに接続される。サブビット線ＳＢＬｄ０は分割メインビット線ＭＢＬｃ０を介してセンスアンプＳＡａに一方センスノードに接続される。サブビット線ＳＢＬｄ３は分割メインビット線ＭＢＬｃ１を介してセンスアンプＳＡｂの他方センスノードに接続される。
【０１７９】
ここで、メモリセルブロックＢ♯０が選択された場合、応じてメモリセルブロックＢ♯３のブロック選択信号がハイレベルに立上がるように示している。しかしながら、これは分離ゲートの両側の位置にある２つのメモリセルブロックが同時に選択されるように構成されていればよく、メモリセルブロックＢ♯０およびＢ♯２に対するブロック選択信号が同時にハイレベルに立上がるように構成されていてもよい。
【０１８０】
図２４（Ｂ）は、図２４（Ａ）に示す分割メインビット線とサブビット線との接続の電気的等価回路を示す図である。メインビット線およびサブビット線は通常、異なる配線層により構成される。メインビット線が上層の配線層により形成され、サブビット線が下側の配線層により形成される。このサブビット線とメインビット線とはほぼ平面図的に見て重なり合うように配設されるか、または同一ピッチで形成される。したがって、隣接する階層ビット線間において結合容量が存在する。図２４（Ｂ）においては、分割メインビット線ＭＢＬｃ０と分割メインビット線ＭＢＬｂ０との間に結合容量ＣＰ１が存在し、サブビット線ＳＢＬｂ０およびＳＢＬｂ３とサブビット線ＳＢＬｃ０およびＳＢＬｃ３との間に結合容量ＣＰ２が存在し、分割メインビット線ＭＢＬｂ１と分割メインビット線ＭＢＬｃ１との間に結合容量ＣＰ３が存在する。分離トランジスタがメインビット線を２等分する位置に設けられている場合には、ＣＰ１＝ＣＰ３である。
【０１８１】
交差部を設けない場合、１つのメインビット線とサブビット線とが接続されるため、分割メインビット線ＭＢＬｃ０に対する結合容量はＣＰ１＋（ＣＰ２／２）となる。分割メインビット線ＭＢＬｃ１に対しても同様である。しかしながら図２４（Ｂ）に明らかに示されるように、分割メインビット線ＭＢＬｃ０およびＭＢＬｃ１に存在する結合容量はＣＰ１およびＣＰ３であり、交差部を設けない場合よりもサブビット線の寄与を小さくすることができる。これにより、分割メインビット線ＭＢＬｃ０およびＭＢＬｃ１に対する容量結合による隣接階層ビット線からの容量結合ノイズの影響を低減することができる。
【０１８２】
同様に分割メインビット線ＭＢＬｄ０およびＭＢＬｄ１に対しては結合容量はＣＰ２である。したがって、この分割メインビット線ＭＢＬｄ０およびＭＢＬｄ１に対しても同じ隣接する階層ビット線からの結合容量による容量結合ノイズの影響を小さくすることができ、安定なセンス動作を実現することができる。このときまた、結合容量ＣＰ１およびＣＰ２により、分割メインビット線ＭＢＬｃ０およびサブビット線ＳＢＬｃ０に同相の容量結合ノイズが生じる。この場合、センスアンプＳＡａにおいては、この分割メインビット線ＭＢＬｃ０およびＭＢＬｄ０上の信号電位が差動的に増幅されるため、この同相の容量結合ノイズは相殺され、確実に容量結合によるノイズの影響を受けることなくセンス動作を実行することができる。
［実施例５］
図２５はこの発明の第５の実施例である半導体記憶装置の要部の構成を示す図である。図２５に示す構成においては、４列に配置されたメモリセルに関連する部分の構成が示される。この図２５に示す構成はまた図１に示す配置に対する修正を与える。図１に示す構成要素と対応する部分には同一の参照番号を付し、その詳細説明は省略する。また図２５においても、各ゲートへ与えられる制御信号は、図面の煩雑化を避けるために、省略している。
【０１８３】
図２５を参照して、サブビット線ＳＢＬａ０およびＳＢＬａ１は、ブロック選択ゲートＷＧａ０およびＷＧａ１を介して分割メインビット線ＭＢＬａ０に接続される。サブビット線ＳＢＬａ２およびＳＢＬａ３は、ブロック選択ゲートＷＧａ２およびＷＧａ３を介して分割メインビット線ＭＢＬａ１に接続される。
【０１８４】
サブビット線ＳＢＬｂ０およびＳＢＬｂ１は、ブロック選択ゲートＷＧｂ０およびＷＧｂ１を介して分割メインビット線ＭＢＬｃ０に接続される。サブビット線ＳＢＬｂ２およびＳＢＬｂ３は、ブロック選択ゲートＷＧｂ２およびＷＧｂ３を介して分割メインビット線ＭＢＬｃ１に接続される。
【０１８５】
サブビット線ＳＢＬｃ０およびＳＢＬｃ１はブロック選択ゲートＷＧｃ０およびＷＧｃ１を介して分割メインビット線ＭＢＬｂ０に接続される。サブビット線ＳＢＬｃ２およびＳＢＬｃ３はブロック選択ゲートＷＧｃ２およびＷＧｃ３を介して分割メインビット線ＭＢＬｂ１に接続される。
【０１８６】
サブビット線ＳＢＬｄ０およびＳＢＬｄ１はブロック選択ゲートＷＧｄ０およびＷＧｄ１を介して分割メインビット線ＭＢＬｄ０に接続される。サブビット線ＳＢＬｄ２およびＳＢＬｄ３は、ブロック選択ゲートＷＧｄ２およびＷＧｄ３を介して分割メインビット線ＭＢＬｄ１に接続される。
【０１８７】
図２５に示す配置においては、４列のメモリセルを単位として、間の２列のメモリセルに対して設けられたサブビット線を隣接メモリセル列に対して設けられた分割メインビット線に接続する。ブロック選択ゲートの接続を切換えることにより、容易に階層ビット線において交差部を設けることができる。
【０１８８】
図２６（Ａ）は、メモリセルブロックＢ♯０におけるメモリセルが選択されたときのサブビット線およびメインビット線の接続形態を示す図である。図２６（Ａ）において、サブビット線ＳＢＬａ０およびＳＢＬａ３が分割メインビット線ＭＢＬａ０およびＭＢＬａ１にそれぞれ接続される。分割メインビット線ＭＢＬａ０およびＭＢＬａ１は互いに分離される。
【０１８９】
サブビット線ＳＢＬｂ０およびＳＢＬｂ３は分割メインビット線ＭＢＬｃ０およびＭＢＬｃ１に接続される。分割メインビット線ＭＢＬｃ０およびＭＢＬｃ１は互いに分離される。サブビット線ＳＢＬｃ０およびＳＢＬｃ３はメインビット線ＭＢＬｂ０およびＭＢＬｂ１に接続される。分割メインビット線ＭＢＬｂ０およびＭＢＬｂ１は電気的に接続されている。サブビット線ＳＢＬｄ０およびＳＢＬｄ３は分割メインビット線ＭＢＬｄ０およびＭＢＬｄ１に接続される。分割メインビット線ＭＢＬｄ０およびＭＢＬｄ１は互いに電気的に接続されている。選択されたメモリセルのデータはサブビット線ＳＢＬａ０、ＳＢＬｂ０、ＳＢＬｃ０、およびＳＢＬｄ０上に伝達される。
【０１９０】
図２６（Ｂ）は、図２６（Ａ）のサブビット線とメインビット線との接続の電気的等価回路を示す図である。図２６（Ｂ）に示すように、分割メインビット線ＭＢＬｂ０およびＭＢＬｃ０とサブビット線ＳＢＬｂ０およびＳＢＬｃ０の接続部に交差部が存在し、またサブビット線ＳＢＬｂ３およびＳＢＬｃ３と分割メインビット線ＭＢＬｂ１およびＭＢＬｃ１の間に交差部が存在する。
【０１９１】
分割メインビット線ＭＢＬｂ０と分割メインビット線ＭＢＬｃ０との間に結合容量ＣＰ１が存在し、分割メインビット線ＭＢＬｂ１およびＭＢＬｃ１の間に結合容量ＣＰ３が存在し、サブビット線ＳＢＬｂ０およびＳＢＬｃ０の間およびサブビット線ＳＢＬｂ３およびＳＢＬｃ３の間にそれぞれ結合容量ＣＰ２／２が存在する。この構成の場合、ビット線ＭＢＬｂ０、ＳＢＬｃ０、ＳＢＬｃ３およびＭＢＬｂ１ならびにビット線ＭＢＬｃ０、ＳＢＬｂ０、ＳＢＬｂ３およびＭＢＬｂ１はそれぞれ交差部を設けない構成に比べ、サブビット線の結合容量ＣＰ２だけ結合容量を小さくすることができる。したがって、対をなすセンスアンプＳＡａおよびＳＡｂに接続される階層ビット線対における結合容量による容量結合ノイズの影響を確実に抑制することができ、安定なセンス動作を実現することができる。また併わせて隣接ビット線間の結合容量による容量結合ノイズは、交差部を設けたビット線部においては、相殺する方向に働くため、この容量結合ノイズを確実に抑制することができ、応じて隣接ビット線間の容量結合ノイズの影響をも確実に低減することができる。
［変形例１］
図２７は、第５の実施例の第１の変形例を示す図である。図２７に示す構成は、図２５に示す構成の変形例である。同様の変形を図２３に示す配置に対しても適用することができる。
【０１９２】
図２７においては、サブビット線ＳＢＬａ０およびＳＢＬａ１においては、互いに対向する遠方の端部にブロック選択ゲートＷＧａ０およびＷＧａ１が設けられる。サブビット線ＳＢＬａ２およびＳＢＬａ３に対しても、互いに対向する遠方の端部にブロック選択ゲートＷＧａ２およびＷＧａ３が設けられる。サブビット線ＳＢＬｂ０およびＳＢＬｂ１に対しては隣接する端部にブロック選択ゲートＷＧｂ０およびＷＧｂ１が設けられ、サブビット線ＳＬＢｂ２およびＳＬｂ３に対しては隣接する端部にブロック選択ゲートＷＧｂ２およびＷＧｂ３が設けられている。サブビット線ＳＬＢｃ０〜ＳＬＢｃ３およびＳＬＢｄ０〜ＳＬＢｄ３についても同様である。図２７に示す配置を利用すれば、２列のメモリセルを単位として、同じレイアウトパターンがワード線ＷＬの延在方向に沿って繰返される。ブロック選択ゲートの接続が異なるだけである。
【０１９３】
また対をなすメモリセル列において、ワード線延在方向において１つのブロック選択ゲートのみが配置されるため、ブロック選択ゲートに対し十分な大きさのレイアウト面積を利用することができ、ブロック選択ゲートのピッチ条件が緩和され、レイアウトが容易となる。
［実施例６］
以下の実施例においては、正および補のメインビット線がともに分割されて両側のセンスアンプによりセンス動作が行なわれる構成が示される。しかしながら、一方のメインビット線のみが分割構造とされてセンス動作を行なう構成と組合わせて用いられてもよい。交差部を面積増加を伴うことなく実現することにより、正確なセンス動作が保証される。
【０１９４】
図２８はこの発明の第６の実施例による半導体記憶装置の要部の構成を示す図である。図２８においては、４列に配列されるメモリセルに関連する部分の構成を示すメモリセルの各列は、４つのメモリブロックに分割される。各列ブロックに対応して、サブビット線ＳＢＬが配設される。サブビット線ＳＢＬ（１本のサブビット線を総称的に示す）とワード線ＷＬとの交差部に対応してメモリセルＭＣが配置される。ワード線方向に隣接するサブビット線に対して、ワード線選択時にはそれぞれメモリセルのデータが伝達される。
【０１９５】
各メモリセル列に対応してメインビット線ＭＢＬが配置される。メインビット線ＭＢＬは、メモリセルの列ブロックに対応して４つの分割メインビット線に分割される。メインビット線ＭＢＬａは、セクション選択信号ＳＥＣ０〜ＳＥＣ３に応答して非導通状態とされるセクション選択ゲートＳａ０〜Ｓａ３により４つの分割メインビット線ＭＢＬａ０〜ＭＢＬａ３に分割される。メインビット線ＭＢＬｂも同様、セクション選択ＳＢ０〜ＳＢ３により、４つの分割メインビット線ＭＢＬｂ０〜ＭＢＬｂ３に分割される。メインビット線ＭＢＬｃおよびＭＢＬｄもそれぞれセクション選択ゲートＳｃ０〜Ｓｃ３およびＳｄ０〜Ｓｄ３により、４つの分割メインビット線ＭＢＬｃ０〜ＭＢＬｃ３およびＭＢＬｄ０〜ＭＢＬｄ３に分割される。
【０１９６】
サブビット線ＳＢＬａ０〜ＳＢＬａ３は、それぞれブロック選択信号ＳＥＧｉ（ｉ＝０〜３）に応答して導通するブロック選択ゲートＱａ０〜Ｑａ３により、対応のメインビット線において隣接する分割メインビット線に接続される。たとえばサブビット線ＳＢＬａ１は、ブロック選択ゲートＱａ１を介して分割メインビット線ＭＢＬａ０に接続される。このとき、セクション選択信号ＳＥＣ１がローレベルとなるため、サブビット線ＳＢＬａ１上のデータはセンスアンプＳＡａ０により検知増幅される。
【０１９７】
サブビット線ＳＢＬｂ０〜ＳＢＬｂ３は、ブロック選択信号ＳＥＧｉに応答して導通するブロック選択ゲートＱｂ０〜Ｑｂ３により、隣接するメインビット線の分割メインビット線ＭＢＬｃ（ｉ−１）に接続される。サブビット線ＳＢＬｂ０はブロック選択ゲートＱｂ０を介して隣接列対に対応して設けられたセンスアンプＳＡａ１のセンスノードに接続される。
【０１９８】
サブビット線ＳＢＬｃ０〜ＳＢＬｃ３は、ブロック選択信号ＳＥＧｉに応答して導通するブロック選択ゲートＱｃ０〜Ｑｃ３を介して隣接メインビット線の分割メインビット線ＭＢＬｂ０〜ＭＢＬｂ３に接続される。
【０１９９】
サブビット線ＳＢＬｄ０〜ＳＢＬｄ３は、それぞれブロック選択信号ＳＥＧ０〜ＳＥＧ３に応答して導通するブロック選択ゲートＱｄ０〜Ｑｄ３を介して対応のメインビット線の分割メインビット線ＭＢＬｄ０〜ＭＢＬｄ３に接続される。図２８に示すような配置であっても、以下に示すように、階層ビット線に交差部を余分の領域を設けることなく形成することができる。
【０２００】
図２９（Ａ）は、図２８に示す配置において、セグメント選択信号ＳＥＧ１がハイレベルとされ、セクション選択信号ＳＥＣ１がローレベルとされた際のサブビット線およびメインビット線の接続形態を概略的に示す図である。図２９（Ａ）に示すように、サブビット線ＳＢＬａ１、ＳＢＬｂ１、ＳＢＬｃ１およびＳＢＬｄ１が選択される。サブビット線ＳＢＬａ１はセンスアンプＳＡａ０に接続される。サブビット線ＳＢＬｂ１はセンスアンプＳＡａ１に接続される。サブビット線ＳＢＬｃ１はセンスアンプＳＡｂ０に接続され、サブビット線ＳＢＬｄ１はセンスアンプＳＡｂ１に接続される。
【０２０１】
図２９（Ｂ）は図２９（Ａ）に示す接続形態の電気的等価回路を示す図である。図２９（Ｂ）に示すように、センスアンプＳＡａ０の各センスノードに分割メインビット線ＭＢＬａ０およびサブビット線ＳＢＬａ１ならびに分割メインビット線ＭＢＬｂ０が接続される。センスアンプＳＡａ１に対して一方センスノードに分割メインビット線ＭＢＬｃ０およびサブビット線ＳＢＬｂ１が接続されかつ他方センスノードに分割メインビット線ＭＢＬｄ０およびサブビット線ＳＢＬｄ１が接続される。
【０２０２】
センスアンプＳＡｂ０は、一方センスノードに分割メインビット線ＭＢＬａ１〜ＭＢＬａ３が接続されかつ他方センスノードにサブビット線ＳＢＬｃ１および分割メインビット線ＭＢＬｂ１〜ＭＢＬｂ３が接続される。センスアンプＳＡｂ１には分割メインビット線ＭＢＬｃ１〜ＭＢＬｃ３が接続されかつ分割メインビット線ＭＢＬｄ１〜ＭＢＬｄ３が接続される。分割メインビット線ＭＢＬａ０およびＭＢＬｂ０の間には結合容量ＣＭ１が存在し、分割メインビット線ＭＢＬａ１〜ＭＢＬａ３と分割メインビット線ＭＢＬｂ１〜ＭＢＬｂ３の間には結合容量ＣＭ２が存在する。この場合、各分割メインビット線においてサブビット線間の結合容量分だけその結合容量が小さくされている。これにより、隣接ビット線間結合容量のみならず、ビット線対内結合容量をも小さくすることができ、安定にセンス動作を行なうことができる。
［変更例］
図３０はこの第６の実施例の変更例を示す図である。メモリセルの配置は図２７に示す構成と同じである。図３０に示す配置において、対をなすように配置されるサブビット線の互いに対向する遠方の端部にブロック選択ゲートＱが設けられる。すなわちワード線延在方向において、１列おきにブロック選択ゲートが配置される。ブロック選択ゲートのピッチ条件が緩和される。
【０２０３】
サブビット線ＳＢＬａ１〜ＳＢＬａ３はブロック選択ゲートＱａ１〜Ｑａ３を介して分割メインビット線ＭＢＬａ０〜ＭＢＬａ２に接続される。サブビット線ＳＢＬａ０はブロック選択ゲートＱａ０を介してセンスアンプＳＡａ０のセンスノードに接続される。サブビット線ＳＢＬｂ０〜ＳＢＬｂ３は、ブロック選択ゲートＱｂ０〜Ｑｂ３を介して分割メインビット線ＭＢＬｂ０〜ＭＢＬｂ３に接続される。
【０２０４】
サブビット線ＳＢＬｃ１〜ＳＢＬｃ３は、分割メインビット線ＭＢＬｄ０〜ＭＢＬｄ２に接続される。サブビット線ＳＢＬｃ０はセンスアンプＳＡａ１のセンスノードにブロック選択ゲートＱｃ０を介して接続される。サブビット線ＳＢＬｄ０〜ＳＢＬｄ３は分割メインビット線ＭＢＬｃ０〜ＭＢＬｃ３に接続される。この図３０に示す配置においても、ブロック選択ゲートの接続先を配線により切換えることによりビット線交差部を実現する。
【０２０５】
図３１は、図３０に示す配置において、セクション選択信号ＳＥＣがローレベルとされ、セグメント選択信号ＳＥＧ１がハイレベルとされたときのサブビット線とメインビット線との接続を示す図である。
【０２０６】
図３１（Ａ）にサブビット線とメインビット線との接続形態を概略的に示す。図３１（Ａ）に示すように、サブビット線ＳＢＬａ１がメインビット線ＭＢＬａ０を介してセンスアンプＳＡａ０の一方センスノードに接続される。分割メインビット線ＭＢＬａ１〜ＭＢＬａ３がセンスアンプＳＡｂ０の一方センスノードに接続される。分割メインビット線ＭＢＬｂ０がセンスアンプＳＡａ０の他方センスノードに接続される。サブビット線ＳＢＬｂ１および分割メインビット線ＭＢＬｂ１〜ＭＢＬｂ３がセンスアンプＳＡｂ０の他方センスノードに接続される。センスアンプＳＡａ１の一方センスノードには分割メインビット線ＭＢＬｃ０が接続され、他方センスノードには分割メインビット線ＭＢＬｄ０およびサブビット線ＳＢＬｃ１が接続される。センスアンプＳＡｂ１の一方センスノードにはサブビット線ＳＢＬｂ１および分割メインビット線ＭＢＬｃ１〜ＭＢＬｃ３が接続され、その他方センスノードには分割メインビット線ＭＢＬｄ１〜ＭＢＬｄ３が接続される。
【０２０７】
図３１（Ｂ）に示すように、隣接する階層ビット線間において、サブビット線間の結合容量分だけその結合容量の大きさが小さくされている。したがってこの場合においても、ビット線間結合容量に起因するノイズの影響を低減することができ、安定にセンス動作を行なうことができる。この図３１（Ｂ）に示す構成の場合、隣接階層ビット線間のみならず階層ビット線対間における容量結合ノイズの影響を低減することができる。センスアンプに対するビット線容量のアンバランスの問題はセンス時にビット線とセンスアンプを切離すことにより解消される。
［実施例７］
図３２はこの発明の第７の実施例である半導体記憶装置の要部の構成を示す図である。図３２においては、４列に配列されるメモリセルに関連する部分の構成を示す。各列のメモリセルは複数の列ブロックに分割される。図３２において、４つのメモリブロックＢ♯０〜Ｂ♯３を代表的に示す。各メモリセル列ブロックに対応して、サブビット線対ＳＢＬおよび／ＳＢＬが配置される。ここで、符号ＳＢＬおよび／ＳＢＬはそれぞれ１本のサブビット線を総称的に示す。サブビット線ＳＢＬ（ＳＢＬａ０〜ＳＢＬａ３、…ＳＢＬｄ０〜ＳＢＬｄ３）とサブビット線／ＳＢＬ（／ＳＢＬａ０〜／ＳＢＬａ３…／ＳＢＬｄ０〜／ＳＢＬｄ３）との交差部に対応してメモリセルＭＣが配置される。すなわち、この図３２に示す配置においては、サブビット線は、「折返しビット線構造」を有する。各メモリセル列に対応してメインビット線対ＭＢＬ０、／ＭＢＬ０〜ＭＢＬ３、／ＭＢＬ３が配設される。メインビット線対ＭＢＬ０、および／ＭＢＬ０〜ＭＢＬ３および／ＭＢＬ３それぞれに対応して、センスアンプＳＡ０〜ＳＡ３が配置される。センスアンプＳＡ０〜ＳＡ３はそれぞれ対応のメインビット線対ＭＢＬおよび／ＭＢＬの一方を基準階層ビット線として差動増幅を行なってメモリセルデータの検知増幅動作を実行する。
【０２０８】
第１列のメモリセルにおいて、サブビット線ＳＢＬａ０〜ＳＢＬａ３はそれぞれブロック選択ゲートＴ１ａ〜Ｔ４ａを介してメインビット線ＭＢＬ０に接続される。サブビット線／ＳＢＬａ０〜／ＳＢＬａ３はそれぞれブロック選択ゲートＴ５ａ〜Ｔ８ａを介して相補メインビット線／ＭＢＬ０に接続される。ブロック選択ゲート対Ｔ１ａ、Ｔ５ａ〜Ｔ４ａおよびＴ８ａには、それぞれブロック選択信号ＢＳ１〜ＢＳ４が与えられる。
第２列のメモリセルにおいて、上側に配置されたサブビット線／ＳＢＬｂ０〜／ＳＢＬｂ３はそれぞれブロック選択ゲートＴ１ｂ〜Ｔ４ｂを介して相補メインビット線／ＭＢＬ１に接続される。下側のサブビット線ＳＢＬｂ０〜ＳＢＬｂ３はブロック選択ゲートＴ５ｂ〜Ｔ８ｂを介してメインビット線ＭＢＬ１に接続される。
【０２０９】
第３列のメモリセルにおいては、上側のサブビット線ＳＢＬｃ０〜ＳＢＬｃ３はゲートＴ１ｃ〜Ｔ４ｃを介してメインビット線ＭＢＬ２に接続され、下側のサブビット線／ＳＢＬｃ０〜／ＳＢＬｃ３はゲートＴ５ｃ〜Ｔ８ｃを介して相補メインビット線／ＭＢＬ２に接続される。
【０２１０】
第４列のメモリセルにおいて、上側のサブビット線／ＳＢＬｄ０〜／ＳＢＬｄ３はブロック選択ゲートＴ１ｄ〜Ｔ４ｄを介して相補メインビット線／ＭＢＬ３に接続される。サブビット線ＳＢＬｄ０〜ＳＢＬｄ３はゲートＴ５ｄ〜Ｔ８ｄを介してメインビット線ＭＢＬ３に接続される。すなわち、ビット線の延在方向に沿って、１列おきのサブビット線とメインワード線との接続態様が異なるようにブロック選択ゲートが配置される。この構成においては、メインビット線の配置は、正メインビット線ＭＢＬおよび相補メインビット線／ＭＢＬの順である。一方、サブビット線については、正サブビット線ＳＢＬ、相補サブビット線／ＳＢＬ、相補サブビット線／ＳＢＬ、正サブビット線、相補サブビット線、相補サブビット線、正サブビット線となる。次に動作について簡単に説明する。
【０２１１】
この図３２に示す配置においてはブロック選択信号ＢＳｉ（ｉ＝０〜３）に従って１つのメモリセルブロックが選択される。これにより選択された列ブロックに含まれるサブビット線ＳＢＬおよび／ＳＢＬがメインビット線ＭＢＬおよび／ＭＢＬに接続される。サブビット線ＳＢＬおよびメインビット線ＭＢＬと相補サブビット線／ＳＢＬおよび相補メインビット線／ＭＢＬのうちの一方に選択されたメモリセルのデータが伝達される。この後センスアンプＳＡが活性化され、この一方のメインビット線およびサブビット線を基準階層ビット線としてメモリセルデータの検知および増幅を行なう。その後データの書込または読出が行なわれる。次いで、リストア動作が行なわれる。このときにはブロック選択信号が昇圧レベルに立上げられ、またワード線も昇圧レベルに立上げられる構成が利用されてもよい。次いでセンスアンプが不活性化され、図示しないイコライズトランジスタが導通しメインビット線およびサブビット線の電位をイコライズした後ブロック選択信号がローレベルに立上がり、１つのメモリサイクルが完了する。
【０２１２】
図３３（Ａ）は、メモリセルブロックＢ♯０が選択された場合のサブビット線およびメインビット線の接続形態を示す図である。図３３（Ａ）に示すように、メインビット線ＭＢＬ０および／ＭＢＬ０にはサブビット線ＳＢＬａ０および／ＳＢＬａ０が接続される。メインビット線ＭＢＬ１および／ＭＢＬ１には、サブビット線ＳＢＬｂ０および／ＳＢＬｂ０が接続される。今選択されたメモリセルＭＣが正のサブビット線ＳＢＬに接続するとする。この場合には、メモリセルデータはメインビット線ＭＢＬ上に伝達される。メインビット線ＭＢＬ２、／ＭＢＬ２、およびＭＢＬ３および／ＭＢＬ３におけるサブビット線の接続形態はメインビット線ＭＢＬ０および／ＭＢＬ０ならびにＭＢＬ１および／ＭＢＬ１のそれと同じである。隣接サブビット線間には結合容量Ｃｓｂが存在する。隣接メインビット線間には結合容量Ｃｍｂが存在する。
【０２１３】
図３３（Ｂ）にこの図３３（Ａ）の電気的等価回路を示す。図３３（Ｂ）から明らかなように、奇数番号列のメモリセル列において、サブビット線とメインビット線との接続において交差部が設けられている。交差部が設けられていない場合に比べて、隣接ビット線間の容量は、このサブビット線間の結合容量分小さくされている。これにより、容量結合によるノイズの発生を抑制することができ、安定にセンス動作を実行することができる。
【０２１４】
また、奇数番号列においては、隣接ビット線間からの容量結合ノイズは、両方のメインビット線に同相ノイズとして与えられる。したがって、センスアンプのセンス動作時に確実にこの容量結合によるノイズの影響をキャンセルすることができ、正確にセンス動作を行なうことができる。
【０２１５】
図３４は、サブビット線とメインビット線との交差接続するためのブロック選択スイッチの構成を示す図である。図３４（Ａ）にはその平面レイアウトを示し、図３４（Ｂ）には図３４（Ａ）における線Ｉ−Ｉ線に沿った断面構造を示す。
【０２１６】
図３４（Ａ）において、メインビット線ＭＢＬおよび／ＭＢＬが平行に配設される。メインビット線ＭＢＬの下には、相補サブビット線／ＳＢＬが配設され、相補メインビット線／ＭＢＬ下にはサブビット線ＳＢＬが配設される。サブビット線ＳＢＬおよび／ＳＢＬはたとえばポリシリサイドなどで構成される。サブビット線ＳＢＬおよび／ＳＢＬは、コンタクト孔１０ａおよび１０ｂを介して選択ゲートを構成するトランジスタの拡散層に接続される。メインビット線ＭＢＬおよび／ＭＢＬと交差する方向に、たとえばワード線などと同様の第１層ポリシリコン層および第２層アルミニウム層で構成されるブロック選択信号伝達線ＢＳが配設される。ブロック選択信号線ＢＳに関してコンタクト孔１０ａおよび１０ｂと対称な位置にコンタクト孔１１ａおよび１１ｂが設けられる。このコンタクト孔１１ａおよび１１ｂは、メインワード線ＭＢＬおよび／ＭＢＬ下に形成されるが、サブビット線ＳＢＬおよび／ＳＢＬと同層の配線層によりブロック選択ゲートを構成する他方拡散領域に接続される。コンタクト孔１１ａは、サブビット線ＳＢＬおよび／ＳＢＬと同一の配線層で構成される引出層１３により他方メインビット線／ＭＢＬにまで引き延ばされる。この配線層１３は、コンタクト孔１４を介して相補メインビット線／ＭＢＬに接続される。コンタクト孔１２はメインビット線ＭＢＬと同一の配線層で形成される引出し配線層１５により接続され、メインビット線ＭＢＬに接続される。このようにサブビット線ＳＢＬおよびメインビット線ＭＢＬと同一の配線層を用いることにより、信号配線の交差領域を容易に形成することができる。
【０２１７】
図３４（Ｂ）は、この図３４（Ａ）における線Ｉ−Ｉに沿った断面構造を示す図である。拡散層１６ａおよび１６ｂの間にはフィールド酸化膜（ＬＯＣＯＳ膜）１７が形成される。拡散領域１６ａは、コンタクト孔１１ａを介して配線層１３に接続される。拡散層１６ｂは、コンタクト孔１１ｂを介してサブビット線と同一配線層で引き出され、コンタクト孔１２を介してメインビット線ＭＢＬと同一の配線層である配線層１５に接続される。追加の配線工程を用いることなく容易かつ低占有面積で階層ビット線に交差部を形成することができる。
［変形例］
図３５は、階層ビット線に交差部を設けるための他の構成を示す図である。
【０２１８】
図３５（Ａ）において、２対のメインビット線ＭＢＬ０、／ＭＢＬ０、およびＭＢＬ１、／ＭＢＬ１に関連するブロック選択ゲートの平面レイアウトを示す。フィールド領域２０ａ、２０ｂ、２０ｃ、および２０ｄにブロック選択ゲートが形成される。これらのフィールド領域２０ａ〜２０ｄは、行方向に沿って互いに位置をずらせて配置される。すなわち、行方向に沿って２列に配列される。一方のブロック選択ゲートにはブロック選択信号ＢＳｉを伝達する信号線が配設され、他方の列のブロック選択ゲートには同様同じブロック選択信号ＢＳｉを伝達する信号配線が配設される。２列にブロック選択ゲートを配設することにより、ブロック選択ゲートのピッチを緩和し、レイアウトを容易にする。このように２列に配列されたブロック選択ゲートの構成の場合、容易に階層ビット線に交差部を形成することができる。交差部が形成されていない部分においては、すなわちフィールド領域２０ａおよび２０ｂにおいては、コンタクト孔２１ａおよび２１ｂを介して、サブビット線ＳＢＬ０および／ＳＢＬ０がそれぞれブロック選択ゲートの一方拡散領域に形成される。またメインビット線ＭＢＬ０および／ＭＢＬ０がこのブロック選択ゲートの他方拡散領域にコンタクト穴２２ａおよび２２ｂを介して接続される。
【０２１９】
フィールド領域２０ｃにおいては、コンタクト孔２１ｃを介してサブビット線／ＳＢＬ１がブロック選択ゲートの一方拡散領域に形成される。このブロック選択ゲートの他方拡散領域はコンタクト孔２１ｄを介してサブビット線と同一配線層で形成される引出層２３ａに接続される。この引出配線層２３ａは、拡散層２２ｃを介してメインビット線／ＭＢＬ１に接続される。フィールド領域２０ｄにおいては、コンタクト孔２１ｅを介して、サブビット線ＳＢＬ１がこのブロック選択ゲートの一方拡散領域に形成される。このブロック選択ゲートの他方拡散領域はコンタクト孔２１ｆを介して引出配線層２３ｂに接続される。引出配線層２３ｂは、サブビット線と同一配線層で形成される。この引出配線層２３ｂは、コンタクト孔２２ｄを介してメインビット線ＭＢＬ１に接続される。
【０２２０】
図３５（Ｂ）にこのフィールド領域２０ｃおよび２０ｄの断面構造を示す。フィールド領域２０ｃおよび２０ｄは、ＬＯＣＯＳ膜３１により分離される。フィールド領域２０ｃにおいては、拡散層３０ａがコンタクト孔２１ｃを介してサブビット線／ＳＢＬ１に接続される。拡散層３０ａおよび３０ｂの間のチャネル領域上には、ブロック選択ゲートＢＳｉを伝達するための配線層３２ａが形成される。拡散層３０ｂは、コンタクト孔２１ｄを介して引出配線層２３ａに接続される。引出配線層２３ａは、コンタクト孔２２ｃを介してメインビット線／ＭＢＬ１に接続される。
【０２２１】
フィールド領域２０ｄにおいては、拡散層３０ｃがコンタクト孔２１ｅを介してサブビット線ＳＢＬ１に接続される。このブロック選択ゲートのゲートを構成する配線層３２ｂにはブロック選択信号ＢＳｉが伝達される。他方拡散層３０ｄはコンタクト孔２１ｆを介して引出配線層２３ｂに接続される。この引出配線層２３ｂは、図示しない領域において、メインビット線ＭＢＬ１に接続される。配線層３２ａおよび３２ｂは図示しない位置で上層の低抵抗配線層と接続され「くい打ち構造」を実現する。
【０２２２】
上述のような構成を利用することにより、信号配線を特に交差させることなく階層ビット線に交差部を設けることができる。
【０２２３】
このブロック選択ゲートを２列に交互配置する構成は、このような交差部を設けない場合においても利用することができる。この構成を利用すれば、ゲートのピッチ条件を大幅に緩和することができる。
［変形例］
図３６は、この第７の実施例の第１の変形例を示す図である。図３６において、交差部を形成されるメインビット線対ＭＢＬおよび／ＭＢＬならびにサブビット線対ＳＢＬ０ｐ〜ＳＢＬ３ｐを示す。
【０２２４】
１つおきのサブビット線対ＳＢＬ０ｐおよびＳＢＬ２ｐは、一方のサブビット線がサブビット線と同一の配線層で形成される相互接続層５０によりメインビット線ＭＢＬに接続され、他方サブビット線がメインビット線と同一の配線層で形成される相互接続層５２により相補メインビット線／ＭＢＬに接続される。
【０２２５】
サブビット線対ＳＢＬ１ｐおよびＳＢＬ３ｐは、一方のサブビット線がメインビット線と同一の配線層で形成される相互接続層５２によりメインビット線ＭＢＬに接続され、他方サブビット線がサブビット線と同じ配線層で形成される相互接続層５０により相補メインビット線／ＭＢＬに接続される。
【０２２６】
相互接続層を、サブビット線ごとに交互に異なる配線層で形成することにより、メインビット線ＭＢＬおよび相補メインビット線／ＭＢＬに対する相互接続層が与える抵抗成分および寄生容量成分を等しくすることができ、メインビット線ＭＢＬおよび相補メインビット線／ＭＢＬの容量をバランスさせることができる。
［実施例８］
図３７は、この発明の第８の実施例である半導体記憶装置の要部の構成を示す図である。この図３７に示す配置では、図３２に示す構成に加えて、さらに奇数番目のメインビット線対に交差部が設けられる。
【０２２７】
図３７においては、ブロック選択ゲートは、図面の煩雑化を防止するために、機械的スイッチのように示される。これらのスイッチは、前述のごとくトランジスタを用いて構成される。
【０２２８】
図３７において、偶数番目のメインビット線対ＭＢＬ０、／ＭＢＬ０およびＭＢＬ２、／ＭＢＬ２において、メモリセルブロックＢ♯１およびＢ♯２の間に交差部６０が設けられる。奇数番号のメインビット線対ＭＢＬ１および／ＭＢＬ１、ＭＢＬ３および／ＭＢＬ３には交差部は設けられていない。他の構成は図３２に示す構成と同様であり、偶数列におけるメインビット線とサブビット線の接続形態は奇数列におけるメインビット線とサブビット線の接続形態と異なっている。
【０２２９】
図３８は、メモリセルブロックＢ♯０におけるワード線が選択された場合のサブビット線とメインビット線との接続形態およびその電気的等価回路を示す図である。図３８（Ａ）および（Ｂ）に示すように、隣接サブビット線間には結合容量Ｃｓｂが存在する。隣接メインビット線においては、その結合容量は対向する部分においてのみ形成されるため、メインビット線ＭＢＬ１はメインビット線／ＭＢＬ０との間で結合容量Ｃｍｂ／２を形成し、メインビット線ＭＢＬ０との間で結合容量Ｃｍｂ／２を形成する。ここで、Ｃｍｂは、交差部が設けられていない場合の隣接メインビット線間の結合容量を示す。
【０２３０】
図３８（Ｂ）に示すように、階層ビット線においては、サブビット線についての結合容量またはメインビット線についての容量の半分のいずれかがまたはその両者の和だけ結合容量が小さくされている。したがって結合ノイズの影響を大幅に低減することができる。またこの場合、隣接メインビット線間において、容量結合ノイズは互いにキャンセルするように１つの階層ビット線に対して機能する。これにより確実に容量結合ノイズの影響を防止することができ、正確なセンス動作を実現することができる。
【０２３１】
図３９は、メインビット線対ＭＢＬ０および／ＭＢＬ０における交差部６０の平面配置を示す図である。図３９に示すように、メインビット線ＭＢＬ０は１つの配線層で連続的に形成される。相補メインビット線／ＭＢＬ０は、コンタクト孔６３ａおよび６３ｂを介して相互接続層６５に接続されて相互接続される。この相互接続層６５は、サブビット線を構成する配線層と同一の配線層を用いて形成される。余分の配線層を利用することなく交差部を形成することができる。
［第９実施例］
図４０は、この発明の第９の実施例である半導体記憶装置の要部の構成を示す図である。図４０に示す配置は、電気的には、図３２に示す構成と同じである。サブビット線とメインビット線とを接続するためのブロック選択ゲートの位置が図３２に示す構成と図４０に示す構成とでは異なっている。図４０においては、このブロック選択スイッチは単に１本の直線で示しているが、対をなすサブビット線において、互いに対向する遠方の端部にブロック選択ゲートが設けられており、対応のサブビット線がそれぞれ対応のまたは隣接メインビット線に接続されている。この場合、１つのメモリブロックの両側にブロック選択信号を伝達するための信号線が配設される。
【０２３２】
この図４０に示す配置は、図３２に示す配置と電気的に等価であるため、この図３２に示す配置と同様隣接ビット線間の容量結合ノイズの影響を確実にキャンセルすることができる。この図４０に示す構成はさらに以下の利点を備える。
【０２３３】
図４１は、図４０に示す構成における２行２列のメモリセルに対するブロック選択ゲートの配置を示す図である。図４１において、サブビット線ＳＢＬａ０はその一方端（図４１における左側）の端部にブロック選択ゲートＴＱ１が設けられる。相補サブビット線／ＳＢＬａ０はその他方端部（図４１における右側端部）にブロック選択ゲートＴＱ３が設けられる。サブビット線ＳＢＬａ１および／ＳＢＬａ１はそれぞれ一方端および他方端にブロック選択ゲートＴＱ２およびＴＱ４が設けられる。
【０２３４】
サブビット線／ＳＢＬｂ０および／ＳＢＬｂ１は、その一方端に設けられたブロック選択ゲートＴＱ５およびＴＱ６を介して相補メインビット線／ＭＢＬ１に接続される。サブビット線ＳＢＬｂ０およびＳＢＬｂ１はその他方端に設けられたブロック選択ゲートＴＱ７およびＴＱ８を介してメインビット線ＭＢＬ１に接続される。サブビット線のピッチ方向（サブビット線と交差する方向）において、サブビット線２本についてブロック選択ゲート１つを配置すればよい。したがってブロック選択ゲートのレイアウトピッチを緩和することができ、余裕をもってブロック選択ゲートを配置することができる。
【０２３５】
この図４１に示す配置が行方向および列方向に繰返し配置される。したがっていずれの方向においても同じパターンを繰返してメモリアレイを実現することができメモリアレイのレイアウトが容易となる。
［変形例］
図４２は、図４０に示す配置の変更例を示す図である。図４２においては、単にブロック選択ゲートを機械的スイッチの記号で示す。図４２に示す配置においては対をなすビット線ＳＢＬおよび／ＳＢＬは対向する端部にブロック選択ゲートが配置される。また列方向に沿って隣接するサブビット線は互いに隣接する端部にブロック選択スイッチが設けられる。たとえば、サブビット線ＳＢＬａ０はその一方端にブロック選択ゲートが設けられ、対をなす相補サブビット線／ＳＢＬａ０はその他方端にブロック選択ゲートが設けられる。列方向に隣接する相補ビット線／ＳＢＬａ１は、相補ビット線／ＳＢＬａ０と隣接する端部においてブロック選択ゲートが設けられる。
【０２３６】
この隣接して配置されたブロック選択ゲートは共通のコンタクト孔を介してメインビット線に接続される。ブロック選択ゲート形成領域においてサブビット線対の一方にのみブロック選択ゲートが形成される。したがって、図４２に示す配置をとれば、ブロック選択ゲートにおける拡散層を隣接するブロック選択ゲートで共有することができ、ブロック選択ゲートの占有面積を低減することができ、ブロック選択ゲートのレイアウト面積を低減することができる。図４２に示す配置は、ブロック選択ゲートの位置が異なるだけであり、図４０に示す配置と同様階層ビット線に交差部を追加の配線層または余分の面積を必要とすることなく形成することができる。
［第１０実施例］
図４３は、この発明の第１０の実施例である半導体記憶装置の要部の構成を示す図である。図４３においては、４列に配列されたメモリセルに関連する部分の構成を概略的に示す。
【０２３７】
図４３に示す配置においては、隣接するメインビット線対間において、隣接するサブビット線が置換えられる。すなわち、サブビット線ＳＢＬｂ０〜ＳＢＬｂ３は、相補サブビット線／ＳＢＬａ０〜／ＳＢＬａ３と置換えて配置される。各サブビット線は、それぞれ対応のメインビット線にブロック選択ゲートを介して接続される。１つのメインビット線対において、ワード線方向に沿ってメモリセルが隣接して配置されかつ列方向（メインビット線延在方向）においてはワード線１本おきにメモリセルが配置される。
【０２３８】
サブビット線ＳＢＬｄ０〜ＳＢＬｄ３も同様、相補ビット線／ＳＢＬｃ０〜／ＳＢＬｃ３と置換えて配置される。ブロック選択ゲートは各サブビット線対において対向する端部に配置される。このサブビット線の配置は、サブビット線と同一の配線層を用いて隣接メインビット線下にまで相互接続層を延ばすことにより容易に実現することができる。たとえば、サブビット線ＳＢＬｂ０は、ブロック選択ゲート（明確には示さず）を介してサブビット線と同一層の相互接続層を介してメインビット線ＭＢＬ１に接続される。
【０２３９】
図４４は、ブロックＢ♯０選択時におけるサブビット線とメインビット線の接続形態を示す図である。サブビット線ＳＢＬａ０がメインビット線ＭＢＬ０に接続され、サブビット線ＳＢＬｂ０が相補メインビット線／ＭＢＬ０を越えて隣接メインビット線ＭＢＬ１に接続される。サブビット線／ＳＢＬａ０が相補メインビット線／ＭＢＬ０に接続され、サブビット線／ＳＢＬｂ０がメインビット線／ＭＢＬ１に接続される。メインビット線対ＭＢＬ２、／ＭＢＬ２、ＭＢＬ３および／ＭＢＬ３においても同様の接続が実現される。
【０２４０】
図４４（Ｂ）において、センスアンプＳＡ１およびＳＡ２に対するサブビット線とメインビット線の接続形態を示す。サブビット線にメモリセルが直接接続されるため、センスアンプＳＡ１にサブビット線ＳＢＬａ０および／ＳＢＬａ０が接続され、センスアンプＳＡ２にサブビット線ＳＢＬｂ０および／ＳＢＬｂ０が直接接続されるように示される。この接続形態においては、メインビット線ＭＢＬ１とメインビット線／ＭＢＬ０が置換えられた構成となる。この場合サブビット線／ＳＢＬａ０とメインビット線／ＭＢＬ０は、サブビット線ＳＢＬｂ０とメインビット線ＭＢＬ１と交差する。したがって隣接メインビット線対における容量結合ノイズはキャンセルされる。また、メインビット線対においてはその結合容量が小さくされるため、容量結合ノイズが低減され、安定にセンス動作を実行することができる。
［第１１の実施例］
図４５はこの発明の第１１の実施例である半導体記憶装置の要部の構成を示す図である。図４５においては、２対のメインビット線に関連する２つのメモリブロックＢ♯０およびＢ♯１の構成を概略的に示す。この図４５に示す構成は列方向および行方向に繰返される。
【０２４１】
図４５に示す配置においては、メインビット線ＭＢＬ１および／ＭＢＬ１が置換えられ、またサブビット線／ＳＢＬａ０および／ＳＢＬｂ０が置換えられる。すなわち、メインビット線対ＭＢＬ０および／ＭＢＬ０に対応して、サブビット線ＳＢＬａ０、／ＳＢＬｂ０、ＳＢＬａ１、／ＳＢＬｂ１…が配置される。同様にメインビット線対／ＭＢＬ１およびＭＢＬ１に対して、サブビット線対ＳＢＬｂ０、／ＳＢＬａ０、ＳＢＬｂ１、／ＳＢＬａ１…が配置される。サブビット線ＳＢＬａ０、ＳＢＬａ１は、明確には示さないがブロック選択ゲートを介してメインビット線ＭＢＬ０に接続される。サブビット線／ＳＢＬｂ０、／ＳＢＬｂ１は、相補メインビット線／ＭＢＬ０ではなく、隣接メインビット線／ＭＢＬ１に接続される。
【０２４２】
第２列のメモリセルにおいて、サブビット線ＳＢＬｂ０およびＳＢＬｂ１は、メインビット線ＭＢＬ１に図示しないブロック選択ゲートを介して接続される。下側のサブビット線／ＳＢＬａ０、／ＳＢＬａ１…は図示しないブロック選択ゲートを介してメインビット線／ＭＢＬ０に接続される。メモリセルＭＣは、対をなすメインビット線において対をなすように配置されるサブビット線対とワード線ＷＬとの交差部に対応して配置される。たとえばワード線ＷＬ０とサブビット線ＳＢＬａ０との交差部に対応してメモリセルＭＣが配置されると、ワード線ＷＬ０とサブビット線／ＳＢＬｂ０との交差部にはメモリセルは設けられず、ワード線ＷＬ１とサブビット線／ＳＢＬｂ０との交差部に対応してメモリセルＭＣが配置される。図４５（Ｂ）に、メモリセルブロックＢ♯におけるワード線ＷＬ０が選択された場合のサブビット線とメインビット線との接続態様の電気的等価回路を示す。
【０２４３】
図４５（Ｂ）に示すように、隣接メインビット線間の結合容量はメインビット線間の結合容量のみであり、また交差部が存在するため、容量結合によるノイズは互いに打消し合う方向に各ビット線において生じるため、容量結合ノイズの影響を抑制して安定にセンス動作を実現することができる。
【０２４４】
また、図４０、図４３および図４５に示す配置においては、メインビット線に交差部は設けられていない。しかしながら、図３７に示すようにメインビット線に交差部を設けることによりさらに結合容量によるノイズの影響を低減することができる。
［第１２の実施例］
図４６はこの発明の第１２の実施例の半導体記憶装置の要部の構成を示す図である。この図４６に示すサブビット線とメインビット線との接続態様は図４３に示す配置と等価である。対応する部分には同一の参照番号を付す。この図４６に示す配置においては、サブビット線ＳＢＬは、メインビット線対の間に配置される。メインビット線のピッチとサブビット線のピッチは同様である。先の実施例においては、すべてメインビット線とサブビット線とは平面図的に見て重なり合うように配置されている。しかしながら、図４６に示す配置においては、メインビット線ＭＢＬとサブビット線ＳＢＬとは平面図的に見てずらして配置される。
【０２４５】
図４７は図４６に示す構成のメインビット線とサブビット線の一部のレイアウトを示す図である。図４７に示すように、平面図的に見て、メインビット線ＭＢＬｉ、サブビット線ＳＢＬｊｉ、メインビット線／ＭＢＬｉ、サブビット線ＳＢＬｊ′ｉが順に配設される。メインビット線ＭＢＬｉおよび／ＭＢＬｉは、アルミニウム配線層、またはタングステン配線層により形成される。サブビット線ＳＢＬｊｉおよびＳＢＬｊ′ｉはポリシリサイド配線層などにより形成される。このサブビット線ＳＢＬｊｉおよびＳＢＬｊ′ｉに対しては、それぞれブロック選択ゲートを形成するためのフィールド領域７０ａおよび７０ｂが形成される。フィールド領域７０ａのコンタクト孔７０ａｂを介しては、このブロック選択ゲートを構成するトランジスタの一方拡散領域がサブビット線ＳＢＬｊｉに接続される。サブビット線ＳＢＬｊｉが、図４７において、ブロック選択信号伝達線ＢＳｉｂ上で終端しているように示される。
【０２４６】
フィールド領域７０ｂでは、コンタクト孔７０ｂｂを介してこのブロック選択ゲートを形成するトランジスタの一方拡散領域がサブビット線ＳＢＬｊ′ｉに接続される。コンタクト孔７０ａａおよび７０ｂａはそれぞれ接続経路に応じてメインビット線ＭＢＬｉまたは／ＭＢＬｉに接続される。この場合特に相互配線層を設けることなく、このコンタクト孔７０ａａおよび７０ｂｂを介してサブビット線ＳＢＬｊｉおよびＳＢＬｊ′ｉと同一の配線層の相互接続層をブロック選択ゲートの他方拡散領域に接続すれば、容易にメインビット線ＭＢＬｉおよび／ＭＢＬｉに対するブロック選択ゲートの接続を実現することができる。
【０２４７】
また図４７においては、メモリセルを形成するフィールド領域７５ａおよび７５ｂが示される。フィールド領域７５ａにおいては、コンタクト孔７５ａｂを介してメモリセルのアクセストランジスタの一方導通領域がサブビット線ＳＢＬｊｉに接続される。フィールド領域７５ｂにおいては、コンタクト孔７５ｂを介してメモリセルのアクセストランジスタの一方導通領域がサブビット線ＳＢＬｊ′ｉに接続される。このメモリセルを形成するフィールド領域７５ａおよび７５ｂの全体のレイアウトは適当に決定されればよい。この場合、メインビット線下にメモリセルキャパシタの電極ノードとなるセルプレート線を配設することができ、メインビット線に対するシールド膜としてこのセルプレートを利用することができる。
［アレイの配置］
図４８は、これまで述べてきた半導体記憶装置のアレイの配置を示す図である。図４８においては、１つのアレイブロックＭ＃のみを示す。このアレイブロックＭ＃においてこれまで説明してきた階層ビット線が配置される。アレイブロックＭ＃の一方側にこのアレイブロックＭ＃においてワード線を選択するためのＸデコーダ１が配設される。アレイブロックＭ＃の両側に各メインビット線対に対応して配置される複数のセンスアンプを含むセンスアンプ帯３ａおよび３ｂが対向して配置される。センスアンプ帯３ａおよび３ｂに隣接してＹアドレスをデコードして列選択信号を発生するＹデコーダ２ａおよび２ｂがそれぞれ配置される。センスアンプ帯３ａおよび３ｂには、後に説明するように、メインビット線対それぞれに対応してＩＯゲートが設けられており、Ｙデコーダ２ａおよび２ｂの出力する列選択信号に応答して選択された列（メインビット線対）に対応して配置されたＩＯゲートが導通状態となり、この選択されたメインビット線対を内部データバスに接続する。
【０２４８】
Ｙデコーダ２ａおよび２ｂにより指定された列は、入出力回路４に接続される。入出力回路４は、選択された列（メインビット線対）に対しデータＤＱの入出力を行なう。入出力回路４は、１ビット単位でデータの入出力を行なってもよく、またたとえば４ビット、８ビットなどの複数ビット単位でデータの入出力を行なうように構成されてもよい。
【０２４９】
図４８に示すアレイ配置において、サブビット線が図４６において示すように「折返しビット線」構造に配置されたメモリセルを接続する場合には、一方のセンスアンプ帯およびＹデコーダは不必要である。Ｙデコーダ２ａおよび２ｂはそれぞれ図示しない隣接アレイブロックに対しても列選択信号を発生するように構成されてもよい。図４８に示す構成において、Ｘデコーダ１に含まれるブロックデコーダによりサブビット線を選択するためのブロック選択信号が発生される。ブロック選択スイッチが設けられている位置にはメモリセルが存在せず、ワード線は設けられていないため、この領域に各ブロックメモリセルブロックに対応してブロックデコーダ回路が配置される。
［アレイ配置］
図４９はこの発明に従う半導体記憶装置の第２のアレイ配置を示す図である。図４９においては２つの隣接メモリアレイブロック（＃Ｌ，＃Ｒ）１０ｌおよび１０ｒが示される。メモリアレイブロック１０ｌおよび１０ｒの間にセンス入出力回路１４が設けられ、メモリアレイブロック１０ｌおよび１０ｒそれぞれに対応してＸデコーダ（Ｌ）１２ｌおよびＸデコーダ（Ｒ）１２ｒが設けられる。メモリアレイブロック１０ｌおよび１０ｒはそれぞれ階層ビット線（メインビット線とサブビット線とで構成されるビット線）を含む。センス入出力回路１４は、以下にその構成については詳細に説明するが、メインビット線対それぞれに対応して設けられるセンスアンプと、Ｙデコーダの出力に応答して導通し、選択された列を内部データバスへ接続するＩＯゲートを含む。メモリアレイブロック１０ｌおよび１０ｒは、このセンス入出力回路１４に含まれるセンスアンプを共有する。ブロックアドレスφＡＢに従ってメモリアレイブロック１０ｌおよび１０ｒすなわちＸデコーダ１２ｌおよび１２ｒの一方のみが活性状態とされ、他方はスタンバイ状態を維持する。この活性状態とされたメモリアレイブロックをセンス入出力回路１４に接続するためにブロックアドレスφＡＢに応答して選択されたメモリアレイブロックをセンス入出力回路１４と接続し、非選択メモリアレイブロックをセンス入出力回路１４から分離するためのアレイ選択回路１６が設けられる。選択された列は入出力回路１６に接続され、データＤＱの入出力がこの入出力回路１６を介して行なわれる。入出力データＤＱは１ビットデータであってもよく、また多ビットデータであってもよい。
【０２５０】
図５０は図４９に示すセンス入出力回路の構成を具体的に示す図である。図５０においては１対のメインビット線に対応して設けられるセンス入出力回路部分を示す。
【０２５１】
図５０において、メモリアレイブロック１０ｌは、対をなすメインビット線ＭＢＬＬおよび／ＭＢＬＬを含み、メモリアレイブロック１０ｒは対をなすメインビット線ＭＢＬＲおよび／ＭＢＬＲを含む。メインビット線ＭＢＬＬには、ある列ブロックのメモリセルが接続されるサブビット線ＳＢＬＬａがブロック選択スイッチＴＧＬａを介して接続される。メインビット線／ＭＢＬＬには、同じ列ブロックのメモリセルが接続されるサブビット線ＳＢＬＬｂがブロック選択スイッチＴＧＬｂを介して接続される。メインビット線ＭＢＬＲには列ブロックのメモリセルが接続されるサブビット線ＳＢＬＲａがブロック選択スイッチＴＧＬＬａを介して接続され、メインビット線／ＭＢＬＲにはサブビット線ＳＢＲｂがブロック選択スイッチＴＧＬＬｂを介して接続される。対をなすメインビット線ＭＢＬＬおよび／ＭＢＬＬならびにＭＢＬＲおよび／ＭＢＬＲの配置は先に説明したメインビット線のいずれの配置であってもよい。同様に、サブビット線ＳＢＬＬａ、ＳＢＬＬｂ、ＳＢＬＲａ、およびＳＢＬＲｂの配置としてもこれまでに説明したサブビット線の配置のいずれが用いられてもよい。図５０においては図面の簡略化のためおよびビット線がメインビット線とサブビット線からなる階層ビット線構造を備えることを示すために最も典型的な階層ビット線の配置が例示的に示される。
【０２５２】
センス入出力回路１４は、アレイブロック選択信号φＬに応答して導通し、メインビット線ＭＢＬＬおよび／ＭＢＬＬを信号線１７ａおよび１７ｂにそれぞれ接続するアレイブロック選択ゲートＡＢＧＬａおよびＡＢＧＬｂと、アレイブロック選択信号φＲに応答して導通し、メインビット線ＭＢＬＲおよび／ＭＢＬＲをそれぞれ信号線１７ａおよび１７ｂに接続するアレイブロック選択ゲートＡＢＧＲａおよびＡＢＧＲｂと、列選択信号Ｙに応答して導通し、信号線１７ａおよび１７ｂを内部データ線ＩＯおよび／ＩＯへそれぞれ接続する列選択ゲート（ＩＯゲート）ＩＯａおよびＩＯｂと、信号線１７ａおよび１７ｂ上の信号電位を差動的に増幅するセンスアンプＳＡを含む。
【０２５３】
アレイブロック選択信号φＬおよびφＲは図４９に示すアレイ選択回路１６から発生される。スタンバイ時においては、アレイブロック選択信号φＬおよびφＲはともにハイレベルにあり、アレイブロック選択ゲートＡＢＧＬａ、ＡＢＧＬｂ、ＡＢＧＲａおよびＡＢＧＲｂはすべてオン状態にあり、信号線１７ａおよび１７ｂはメインビット線ＭＢＬＬ、／ＭＢＬＬ、ＭＢＬＲおよび／ＭＢＬＲと同様の中間電位（Ｖｃｃ／２）にプリチャージされている。メモリサイクルが始まると、ブロックアドレスφＡＢ（図４９参照）に従ってメモリアレイブロック１０ｌおよび１０ｒの一方が指定される。メモリアレイブロック１０ｌが指定されたとする。アレイ選択回路１６は、このブロックアドレスφＡＢに従ってアレイブロック選択信号φＲをローレベルに立下げ、アレイブロック選択ゲートＡＢＧＲａおよびＡＢＧＲｂをオフ状態とする。これによりセンス入出力回路１４とメモリアレイブロック１０ｒが分離される。アレイブロック選択信号φＬはハイレベルを維持する。
【０２５４】
次いでメモリアレイブロック１０ｌにおいて行選択動作が行なわれ、選択された行に対応するワード線の電位がハイレベルに立上がり、メモリセルのデータがメインビット線ＭＢＬＬおよび／または／ＭＢＬＬ上に伝達される。このメインビット線ＭＢＬＬおよび／ＭＢＬＬ上の信号電位はアレイ選択ゲートＡＢＧＬａおよびＡＢＧＬｂを介して信号線１７ａおよび１７ｂに伝達される。センスアンプＳＡが次いで活性化されて、この信号線１７ａおよび１７ｂ上の信号電位を差動的に増幅する。次いで列選択信号Ｙがハイレベルに立上がり列選択ゲートＩＯａおよびＩＯｂが導通状態となり、信号線１７ａおよび１７ｂの信号電位が内部データ線ＩＯおよび／ＩＯへ伝達される。１つのメモリサイクルが完了すると、先に述べた実施例と同様にして、選択ワード線電位のローレベルへの立下がり、およびビット線イコライズなどが行なわれ、再びアレイブロック選択信号φＲがハイレベルへ立上がり、アレイブロック選択ゲートＡＢＧＲａおよびＡＢＧＲｂがオン状態となる。
【０２５５】
上述のような隣接する２つのメモリアレイブロックの間にセンスアンプを配置し、これら２つのメモリアレイブロックでセンスアンプを共有する構成は「シェアードセンスアンプ配置」として知られている。このようなシェアードセンスアンプ配置においても先に説明した各実施例における階層ビット線構造を適用することができる。特に図１に示す実施例などのように、「ラッチ型センス動作」を行なう構成においては、このアレイブロック選択ゲートＡＢＧＬａ、ＡＢＧＬｂ、ＡＢＧＲａおよびＡＢＧＲｂは各センスアンプとメインビット線ＭＢＬおよび／ＭＢＬを接続するトランスファーゲートＴＧ（たとえば図１においてＴＧａａ、ＴＧｂａ、ＴＧａｂ、およびＴＧｂｂ）と共用することができる。このような共用構成においては、各実施例における選択信号と図５０に示すアレイブロック選択信号との論理積をとった信号が用いられればよい（ただしハイレベルが活性状態を示す制御信号の場合）。
［Ｙデコーダの配置］
図５２は、この発明に従う半導体記憶装置の全体のアレイ配置を概略的に示す図である。図５２において、メモリセルアレイ２５は複数のアレイブロック３２ａ、３２ｂ、…３２ｎに分割される。アレイブロック３２ａ、３２ｂ、…３２ｎの各々は行列状に配列される複数のメモリセルと、各列に対応して配置される複数のメインビット線を含む。メモリセルの各列は複数のメモリセルブロックに分割され、各列のブロックに対しサブビット線が配置される。アレイブロック３２ａ、３２ｂ、…３２ｎのビット線の配置はこれまでに説明した階層ビット線の配置のいずれが用いられてもよい。
【０２５６】
アレイブロック３２ａ、３２ｂ、…３２ｎのそれぞれに対応してセンスアンプおよびＩＯゲートを含む（センス＋ＩＯ）ブロック３０ａ、３０ｂ、…３０ｎが設けられる。図５２に示すセンスアンプの構成は、シェアードセンスアンプの配置ではないように示される。しかしながら、センスアンプとしては図５０において説明したようなシェアードセンスアンプの配置が利用されてもよい。
【０２５７】
メモリセルアレイ２５の１辺に沿ってＸデコーダ２０が設けられ、隣接する他辺に沿ってＹデコーダ２２が設けられる。Ｘデコーダ２０は、アレイブロック３２ａ、３２ｂ、…３２ｎそれぞれにおいて１つのワード線を選択する。Ｙデコーダ２２は、アレイブロック３２ａ、３２ｂ、…３２ｎに共通に設けられており、このＹデコーダ２２からの列選択信号が後に詳細に説明するようにメモリセルアレイ２５全体にわたって配設される列選択信号線を介して伝達される。複数のアレイブロック３２ａ、３２ｂ、…３２ｎに対し共通に１つのＹデコーダ２２が設けられるだけであり、Ｙデコーダが必要とする面積を低減することができる。Ｙデコーダ２２からの列選択信号により選択された列上の信号は（センス＋ＩＯ）ブロック３０ａ、３０ｂ、…３０ｎを介して内部データバス２３ａ、２３ｂ、…２３ｎ上に伝達され、次いで入出力回路２７に伝達される。入出力回路２７は、入出力データＤＱのビット数に応じてこれら内部データ線２３ａ、２３ｂ、…２３ｎと装置外部との間のデータの入出力を実行する。
【０２５８】
図５１に示す配置において、アレイブロック３２ａ、３２ｂ、…３２ｎはすべて同時に活性状態とされるのではなく、所定数のアレイブロックのみが活性状態とされる「ブロック分割駆動方式」が利用されてもよい。
【０２５９】
図５２は、図５１に示すアレイ配置におけるメモリセルアレイの１列の部分の構成を概略的に示す図である。図５２においては、アレイブロック３２ａおよび３２ｎの部分のみを示す。アレイブロック３２ａにおいては、メインビット線ＭＢＬ−ａおよび／ＭＢＬ−ａが配設され、サブビット線ＳＢＬ−ａおよび／ＳＢＬ−ｌがブロック選択ゲート５２ａを介してメインビット線ＭＢＬ−ａおよび／ＭＢＬ−ａに接続される。アレイブロック選択ゲート５２ａはアレイブロック選択信号φＢａに応答して導通する。図５２においては、各アレイブロックにおいて、１対のメインビット線に対して１対のサブビット線対のみを示すが、１対のメインビット線に対し先に述べているように複数のサブビット線対が各メモリセルの列ブロックに対応して配置される。（センス＋ＩＯ）ブロック３０ａは、メインビット線ＭＢＬ−ａおよび／ＭＢＬ−ａ上の信号電位を相互的に増幅するセンスアンプＳＡ−ａと、メインビット線ＭＢＬ−ａおよび／ＭＢＬ−ａを内部データ線２３ａ（ＩＯ，／ＩＯ）に接続するための列選択ゲート５０ａを含む。
【０２６０】
アレイブロック３２ｎにおいても同様に、メインビット線ＭＢＬ−ｎ、／ＭＢＬ−ｎとサブビット線ＳＢＬ−ｎおよび／ＳＢＬ−ｎが設けられる。サブビット線ＳＢＬ−ｎおよび／ＳＢＬ−ｎはアレイブロック選択信号φＢｎに応答して導通するアレイブロック選択ゲート５２ｎを介してメインビット線ＭＢＬ−ｎおよび／ＭＢＬ−ｎに接続される。（センス＋ＩＯ）ブロック３０ｎにおいては、メインビット線ＭＢＬ−ｎおよび／ＭＢＬ−ｎ上の信号電位を差動的に増幅するセンスアンプＳＡ−ｎと、メインビット線ＭＢＬ−ｎおよび／ＭＢＬ−ｎを内部データバス２３ｎに接続するための列選択ゲート５０ｎが設けられる。なお、図５２に示す配置において、メインビット線、およびサブビット線の配置としては先に説明した階層ビット線の配置のいずれが利用されてもよい。また以下に説明するＹデコーダの配置は一般的に階層ビット線構造を備える半導体記憶装置に適用することができる。
【０２６１】
Ｙデコーダ２２は各列に対応した出力ノードを有しており、このＹデコーダ２２の出力ノードからの列選択信号はメモリセルアレイ２５に全体にわたって延在する列選択線ＣＳＬを介して各列選択ゲート５０ａ…５０ｎの制御ゲートへ伝達される。この列選択線ＣＳＬはアレイブロック３２ａ〜３２ｎにおいて各メインビット線ＭＢＬ，／ＭＢＬと平行に配設される。図５２において、Ｙデコーダ２２からの列選択線ＣＳＬは１列のみを選択するように示されているが、複数列を同時に選択する構成が利用されてもよい。内部データ線２３ａ〜２３ｎは入出力回路２７に接続される。したがってＹデコーダ２２の出力が列選択線ＣＳＬを介して複数列を同時に選択している場合には、入出力回路２７においてさらに入出力データＤＱのビット数に応じて選択動作が実行される。
【０２６２】
図５１および図５２に示す構成においてアレイブロック３２ａ、…３２ｎにおいては、同時に１列が選択されて各メインビット線対が内部データバス２３ａ…２３ｎに接続される。入出力回路２７がアレイブロック選択信号に応じて１ビットのデータを選択してもよく、またアレイブロックの数がたとえば４の場合には４ビットのデータが出力される構成が利用されてもよい。
【０２６３】
またアレイ分割駆動方式の場合、１または複数の所定数のアレイブロックが同時に活性状態とされ、残りのアレイブロックが非選択状態とされる構成が利用されてもよい。この場合には入出力回路２７は、活性状態とされたアレイブロックの出力を選択する。非選択アレイブロックにおいて列選択動作が行なわれても、内部データバス２３ａはメインビット線と同じ中間電位にプリチャージされており、なんら問題は生じない。
【０２６４】
図５１および図５２に示すように、メモリアレイ２５内の複数のアレイブロックに対し共通にＹデコーダを設け、このＹデコーダの出力をメモリセルアレイ全体にわたって配設される列選択線ＣＳＬを介して伝達することにより、Ｙデコーダの数を低減することができ、アレイ占有面積を低減することができる。
［Ｙデコーダの配置２］
図５３は、この発明に従う半導体記憶装置の全体のアレイ配置の他の構成を概略的に示す図である。図５３に示す構成においては、隣接する２つのアレイブロック（たとえば３２ａ，３２ｂ）の間に（センス＋ＩＯ）ブロック（３４ａ）が設けられる。すなわち図５３に示すアレイ配置は「シェアードセンスアンプ配置」を備える。メモリセルアレイ２５は、図５１に示す構成と同様複数のアレイブロック３２ａ、３２ｂ、…３２ｎに分割される。図５３において、またアレイブロック３２ｎに利用される（センス＋ＩＯ）ブロック３４ｍが示される。（センス＋ＩＯ）ブロックに含まれる列選択ゲートはそれぞれ内部データバス３６ａ…３６ｍを介して選択列をブロック選択回路３８に接続する。
【０２６５】
メモリセルアレイ２５の一方側にＸデコーダ２０が設けられ、また、複数のアレイブロック３２ａ、３２ｂ、…３２ｎに対して共通にＹデコーダ２２が設けられる。Ｙデコーダ２２の出力する列選択信号は図５２に示す場合と同様メモリセルアレイ全体にわたって配設される列選択信号ＣＳＬを介してアレイブロック３２ａ、３２ｂ、…３２ｎに対し共通に与えられる。
【０２６６】
ブロック選択回路３８は、内部データバス３６ａ、…３６ｍに対してそれぞれ設けられるブロック選択スイッチと、内部データバス３６ａ〜３６ｍに対し共通に設けられるグローバルＩＯバスを含む（ただしグローバルＩＯバスは、入出力データのビット数に応じて１または複数の所定数に設定される）。動作時においては、１または複数の所定数のアレイブロックが活性状態とされ、活性状態とされたアレイブロックからの選択データがブロック選択回路３８により選択されて入出力回路３９へ伝達される。
【０２６７】
図５４は図５３に示すメモリセルアレイの要部の構成を示す図である。図５４においてアレイブロック３２ａおよび３２ｂの間に設けられた（センス＋ＩＯ）ブロック３４ａの部分とアレイブロック３２ｎとアレイブロック３２ｍ（図５３には示さず）との間に設けられる（センス＋ＩＯ）ブロック３４ｍの部分を示す。
【０２６８】
（センス＋ＩＯ）ブロック３４ａは、アレイブロック３２ａに含まれるメインビット線ＭＢＬ−ａおよび／ＭＢＬ−ａをアレイブロック選択信号φａに応答してセンスノードＳＮＤａおよび／ＳＮＤａに接続するアレイ選択ゲート６２ａと、アレイブロック３２ｂに含まれるメインビット線ＭＢＬ−ｂおよび／ＭＢＬ−ｂをアレイブロック選択信号φｂに応答してセンスノードＳＮＤａおよび／ＳＮＤａに接続するアレイブロック選択ゲート６２ｂと、センスノードＳＮＤａおよび／ＳＮＤａ上の信号電位を差動的に増幅するセンスアンプＳＡ−ａと、後に説明する列選択信号に応答してセンスノードＳＮＤａおよび／ＳＮＤａを内部データバス３６ａに接続する列選択ゲート６０ａを含む。
【０２６９】
（センス＋ＩＯ）ブロック３４ｐは、アレイブロック３２ｐに含まれるメインビット線ＭＢＬ−ｐおよび／ＭＢＬ−ｐをアレイブロック選択信号φｐに応答してセンスノードＳＮＤｍおよび／ＳＮＤｍに接続するアレイブロック選択ゲート６２ｐと、アレイブロック３２ｎに含まれるメインビット線ＭＢＬ−ｎおよび／ＭＢＬ−ｎをアレイブロック選択信号φｎに応答してセンスノードＳＮＤｍおよび／ＳＮＤｍに接続するアレイブロック選択ゲート６２ｎと、センスノードＳＮＤｍおよび／ＳＮＤｍ上の信号電位を差動的に増幅するセンスアンプＳＡ−ｍと、後に説明する列選択信号に応答して導通し、センスノードＳＮＤｍおよび／ＳＮＤｍを内部データバス３６ｍに接続する列選択ゲート６０ｍを含む。
【０２７０】
アレイブロック３２ａ、３２ｂ、３２ｐ、および３２ｎそれぞれにおいて、メインビット線に対応してサブビット線ＳＢＬおよび／ＳＢＬが配置される。これらのメインビット線およびサブビット線は階層ビット線を構成する配置であればよく、任意の配置を適用することができる。アレイブロックに含まれるメインビット線およびサブビット線は、アレイブロックに付された「アルファベット文字」を末尾に付すことにより識別される。
【０２７１】
Ｙデコーダ２２は、所定数の列ごとに出力ノードが設けられる。図５４においては、各列に対応して出力ノードが設けられる構成が一例として示される。Ｙデコーダ２２の出力ノードはメモリアレイブロック３２ａ〜３２ｎ全体にわたって延在する列選択線ＣＳＬに接続される。これらの列選択線ＣＳＬ上に列選択信号が伝達され、列選択ゲート６０ａ〜６０ｍを導通／非導通状態とする。次に動作について簡単に説明する。
【０２７２】
「アレイ分割駆動」方式の場合、メモリセルアレイ２５において、所定数のアレイブロックのみが選択状態とされる。今、アレイブロック３２ａのみが選択状態とされた場合を考える。この場合、アレイブロック選択信号φａがハイレベルとされ、アレイブロック選択信号φｂはローレベルとされる。これにより、メインビット線ＭＢＬ−ａおよび／ＭＢＬ−ａはセンスアンプＳＡ−ａのセンスノードＳＮＤａおよび／ＳＮＤａに接続される。内部ビット線ＭＢＬ−ｂおよび／ＭＢＬ−ｂはセンスノードＳＮＤａおよび／ＳＮＤａから分離される。アレイブロック３２ｐおよび３２ｎにおいては、アレイブロック選択信号φｐおよびφｎはともにハイレベルを維持し、これらのアレイブロック３２ｐおよび３２ｎはスタンバイ状態を維持する。サブビット線ＳＢＬ−ｐ、／ＳＢＬ−ｐ、ＳＢＬ−ｎ、／ＳＢＬ−ｎはそれぞれ対応のメインビット線ＭＢＬ−ｐ、／ＭＢＬ−ｐ、およびＭＢＬ−ｎ、／ＭＢＬ−ｎから分離される。
【０２７３】
メモリセルのデータが読出され、センスノードＳＮＤａおよび／ＳＮＤａへの信号電位が十分に増大した後、Ｙデコーダ２２からの列選択信号が列選択線ＣＳＬ上に伝達される。列選択線ＣＳＬ上の列選択信号に応答して列選択ゲート６０ａ、…６０ｍがオン状態となり、センスノードＳＮＤａ、／ＳＮＤａ、…ＳＮＤｍおよび／ＳＮＤｍは内部データバス３６ａ…３６ｍに接続される。これらの内部データバス３６ａ、…３６ｍは中間電位にプリチャージされている。したがって内部データバス３６ｍはセンスノードＳＮＤｍおよび／ＳＮＤｍがスタンバイ状態の中間電位であるため、電位は変動しない。一方、内部データバス３６ａはその電位がセンスノードＳＮＤａおよび／ＳＮＤａの電位に応じて変化し、図５３に示すブロック選択回路３８を介して入出力回路３９へ伝達される。その後入出力回路３９およびブロック選択回路３８によりデータの書込みまたは読出しが実行される。
【０２７４】
図５３および図５４に示すように、複数のアレイブロックに共通にＹデコーダ２２を設け、Ｙデコーダ２２の出力を伝達する列伝達線をメモリセルアレイ全体にわたって配設することにより、Ｙデコーダの数を低減することができ、メモリセルアレイの占有面積を低減することができる。
【０２７５】
なおこの図５３および図５４に示す構成において、シェアードセンスアンプの配置において、アレイ分割駆動方式でメモリセルの選択動作が実行されている。これはすべてのアレイブロック（実際にはメモリセルアレイ２５における１／２のアレイブロック）が活性状態にされてブロック選択回路３８により必要な数のアレイブロックを選択し（入出力データのビット数に応じて）、入出力回路３９を介してデータの入出力を行なう構成が利用されてもよい。
［アレイ配置３］
図５５は、メモリセルアレイのさらに他の配置を示す図である。図５５においてメモリセルアレイ２５Ｌおよび２５Ｒの間にＹデコーダ７２が配置される。メモリセルアレイ２５Ｌは複数のメモリアレイブロック７０Ｌａ〜７０Ｌｎに分割され、またメモリセルアレイ２５Ｒは複数のメモリアレイブロック７０Ｒａ〜７０Ｒｎに分割される。アレイブロック７０Ｌａ〜７０Ｌｎおよび７０Ｒａ〜７０Ｒｎの各々はさらにメモリセルブロックに分割され、各メモリセルブロックに対応して配置されたサブビット線を備える。すなわちアレイブロックは各々階層ビット線構造を備える。この階層ビット線の構造は任意である。
【０２７６】
メモリセルアレイ２５Ｌおよび２５Ｒそれぞれに対応してＸデコーダ２０Ｌおよび２０Ｒが設けられ、また、データを入出力するための入出力回路７５Ｌおよび７５Ｒが設けられる。
【０２７７】
Ｙデコーダ７２からの出力信号は列選択線ＣＳＬを介してメモリセルアレイ２５Ｌのすべてのアレイブロック７０Ｌａ〜７０Ｌｎ上に伝達され、また列選択線ＣＳＬＲを介してメモリセルアレイ２５Ｒに含まれるそれぞれのアレイブロック７０Ｒａ〜７０Ｒｎ上に共通に伝達される。この図５５に示す配置の場合２つのメモリセルアレイに対し共通にＹデコーダ７２に利用されるため、Ｙデコーダの占有面積をより低減することができ、小占有面積の半導体記憶装置を実現することができる。
【０２７８】
メモリセルアレイ２５Ｌおよび２５Ｒにおけるセンスアンプの配置は図５２および図５４に示したもののいずれであってもよい。また図５５に示す配置において、メモリセルアレイ２５Ｌおよび２５Ｒにおいて選択されたメモリセルに対し入出力回路７５Ｌおよび７５Ｒを介してそれぞれデータＤＱＡおよびＤＱＢの入出力が行なわれている。これはさらに、入出力回路７５Ｌおよび７５Ｒに接続される回路が設けられ、この回路により一方の入出力回路に対してのみデータの入出力が行なわれる構成が利用されてもよい（すなわちメモリセルアレイ２５Ｌおよび２５Ｒの一方に対してのみデータの入出力が行なわれる）。
【０２７９】
また、メモリセルアレイ２５Ｌおよび２５Ｒそれぞれにおいて、所定数のアレイブロックが活性化される「アレイ分割駆動」構成が利用されてもよい。
［ブロック選択線の配置］
図５６は、メモリセルブロックを選択するためのブロック選択信号を伝達するためのブロック選択線の配置を示す図である。図５６においては１つのアレイブロック８０を示す。アレイブロック８０に対応してＸデコーダ８２が設けられる。アレイブロック８０は（ｎ＋１）個のメモリセルブロックＢ＃０〜Ｂ＃ｎに分割される。Ｘデコーダ８２はブロック指定信号を含むロウアドレス信号ＢＡＷをデコードし、メモリセルブロックＢ＃０〜Ｂ＃ｎの１つにおいてワード線を選択状態とする。ここで、ロウアドレス信号ＢＡＷはブロック指定信号を含む「ブロック分割駆動」方式の半導体記憶装置が一例として示される。すべてのアレイブロックが選択状態とされる構成が利用されてもよい。この場合にはロウアドレス信号ＢＡＷには、アレイブロックを指定するブロック指定信号は含まれない（ただし、シェアードセンスアンプ配置の場合には当然、一方のアレイブロックのみがセンスアンプに接続されるためブロック指定信号は含まれる）。
【０２８０】
Ｘデコーダ８２に隣接してブロックアドレスＢＡＳに応答してメモリセルブロックＢ＃０〜Ｂ＃ｎそれぞれに対してサブビット線とメインビット線とを接続するためのブロック選択信号を発生するブロック選択回路８４が設けられる。ブロック選択回路８４からのブロック選択信号伝達線は、配線領域８６においてすべての列（メインビット線対）に対し共通にブロック選択信号を発生するための主ブロック選択信号伝達バス８７と、アレイブロック８０における所定数の列ごとに設けられて、所定数の列に対しブロック選択信号を伝達するための副ブロック選択信号伝達バス８９を含む。主ブロック信号伝達バス８７は行方向（ワード線延在方向）に配設され、副ブロック信号伝達バス８９は列方向（メインビット線延在方向）に配設される。
【０２８１】
図５６に示すようにＸデコーダ８２と別にブロック選択回路８４を設けることにより、Ｘデコーダ８２内部にブロック選択信号を発生する回路部分を設ける必要がなく、ブロック選択回路を１箇所にまとめて集中的に配置することができ、Ｘデコーダ８２においてはデコード回路のみが繰返し配設され、Ｘデコーダ８２におけるレイアウトが容易となるとともに占有面積を低減することができる。同様に、ブロック選択回路８４も１箇所において集中的に配置されるため、Ｘデコーダ８２内に分散配置させる場合よりもその占有面積を低減することができ、応じてその占有面積を低減することができる。すなわち、Ｘデコーダのように同じレイアウトパターンが繰返される部分においてブロック選択回路のような異なる回路構成を有する部分を配置する場合レイアウトパターンの規則性が損なわれ、これらの異なる回路部分接続部における余分のスペースが必要とされるため、回路の占有面積が結果として大きくなる。同一機能を備える回路を１箇所に集中配置することにより、そのレイアウトパターンを最適化することができ、占有面積を最小とすることができる。
【０２８２】
図５７は、図５６に示すアレイブロック８０における１対のメインビット線に関連する部分を示す。図５７において、メモリセルブロックが４つのブロックを含む場合が一例として示される。ブロックの数は一般に任意である。
【０２８３】
図５７において、メインビット線対ＭＢＬ０および／ＭＢＬ０に対し、メモリセルブロックＢ＃０〜Ｂ＃３それぞれに対応してサブビット線対ＳＢＬ００，／ＳＢＬ００、ＳＢＬ０１，／ＳＢＬ０１、ＳＢＬ０２，／ＳＢＬ０２、およびＳＢＬ０３，／ＳＢＬ０３が配置される。メインビット線対ＭＢＬ０および／ＭＢＬ０に対しセンスアンプＳＡ０が設けられる。サブビット線とメインビット線を接続するためにブロック選択ゲートが設けられるが、これは以下に説明するブロック選択信号により導通／非導通が制御される。またこの図５７において、メインビット線ＭＢＬ０および／ＭＢＬ０とサブビット線ＳＢＬ００，／ＳＢＬ００〜ＳＢＬ０３，／ＳＢＬ０３は、典型的な階層ビット線構造を有する様に示しているが、この階層ビット線の構成は、先に説明した実施例のいずれが利用されてもよい。また以下に説明するブロック選択信号の伝達線の配置形態は一般に階層ビット線の構造を備える半導体記憶装置に対して適用可能であり、このため、図５７においてこのビット線構造としては一般的な階層ビット線の配置を示す。
【０２８４】
メインビット線ＭＢＬ１，／ＭＢＬ１に対し、メモリセルブロックＢ＃０〜Ｂ＃３それぞれに対応して、サブビット線対ＳＢＬ１０，／ＳＢＬ１０、ＳＢＬ１１，／ＳＢＬ１１、ＳＢＬ１２，／ＳＢＬ１２、およびＳＢＬ１３，／ＳＢＬ１３が配置される。メインビット線対ＭＢＬ１および／ＭＢＬ１に対しセンスアンプＳＡ１が設けられる。センスアンプＳＡ０およびＳＡ１は図５７においてはそれぞれ対応のメインビット線対上の電位のみを検知増幅するように配置されているように示される。しかしながらこれらのセンスアンプＳＡ０およびＳＡ１は「シェアードセンスアンプ配置」の構成を備えていてもよい。
【０２８５】
センスアンプＳＡ０およびＳＡ１と対向する端部に行方向（ワード線延在方向：ワード線は図示せず）に沿って主ブロック選択信号伝達バス８７が設けられる。この主ブロック選択信号伝達バス８７は、ブロック選択信号φＢ０、φＢ１、φＢ２、およびφＢ３をそれぞれ伝達する信号線８７ａ、８７ｂ、８７ｃ、および８７ｄを含む。２つのメインビット線対ＭＢＬ０，／ＭＢＬ０およびＭＢＬ１，／ＭＢＬ１それぞれに共通にこれらの間の領域に副ブロック選択信号伝達線８９が設けられる。この副ブロック選択信号伝達バス８９は信号線８７ａに接続されてブロック選択信号φＢ０を伝達する信号線８９ａと、信号線８７ｂに接続されてブロック選択信号φＢ１を伝達する信号線８９ｂと、信号線８７ｃに接続されてブロック選択信号φＢ２を伝達する信号線８９ｃと、信号線８７ｄに接続されてブロック選択信号φＢ３を伝達する信号線８９ｄを含む。
【０２８６】
信号線８９ａ上のブロック選択信号φＢ０は配線９０ａを介してサブビット線ＳＢＬ００，／ＳＢＬ００およびサブビット線対ＳＢＬ１０，／ＳＢＬ１０それぞれに設けられたブロック選択ゲートＢＧ００およびＢＧ１０のゲート（制御電極）へ伝達される。信号線８９ｂ上のブロック選択信号φＢ１は配線９０ｂを介してサブビット線対ＳＢＬ０１，／ＳＢＬ１０およびＳＢＬ１１，／ＳＢＬ１１それぞれに設けられたブロック選択ゲートＢＧ０１およびＢＧ１１のゲート（制御電極）へ与えられる。信号線８９ｃ上のブロック選択信号φＢ２は配線９０ｃを介してサブビット線対ＳＢＬ０２，／ＳＢＬ０２およびＳＢＬ１２，／ＳＢＬ１２それぞれに設けられたブロック選択ゲートＢＧ０２およびＢＧ１２のゲート（制御電極）へ与えられる。信号線８９ｄ上のブロック選択信号φＢ３は配線９０ｄを介してサブビット線対ＳＢＬ０３，／ＳＢ０３およびＳＢＬ１３，／ＳＢＬ１３にそれぞれ設けられたブロック選択ゲートＢＧ０３およびＢＧ１３のゲート（制御電極）へ与えられる。
【０２８７】
動作時においては、ブロック選択信号φＢ０〜φＢ３のうちの１つが、選択されたワード線のアレイブロック内の位置に応じて活性状態とされる。
【０２８８】
副ブロック選択信号伝達線において一本の信号線が駆動するトランジスタ（ブロック選択ゲート）の数は最大４個（階層ビット線の構成によりこの数は変更される）であり、この信号線に付随するゲート容量は小さい。したがって、副ブロック選択信号伝達線８９の信号線８９ａ〜８９ｄの線幅は比較的小さくすることができ（駆動力はそれほど要求されないため）、したがって主ブロック選択信号伝達バス８７の各信号線８７ａ〜８７ｄの線幅を比較的大きくしかつ低抵抗材料を用いた配線により形成することにより、各列に対しブロック選択信号を高速で伝達することができる。また、ブロック選択回路の出力ノードからのブロック選択信号線がすべての列のブロック選択ゲートを直接駆動する場合、この信号線に付随するゲート容量が大きくなり、信号電位の変化速度が遅くなる。しかしながら図５７に示すように、主および副のブロック選択信号伝達線の階層構造とすることにより、より高速にブロック選択信号を伝達することができワード線の電位変化よりもより高速でブロック選択信号を伝達することができ、サブビット線対とメインビット線対との接続／分離を正確なタイミングで行なうことができる。すなわちワード線電位立上がりタイミングよりも先に確実にサブビット線とメインビット線との接続を行なうことができ、またワード線電位の立下がり後高速でサブビット線とメインビット線の分離を行なうことができ、応じてブロック選択信号の変化タイミングに対するマージンを考慮する必要がなく、高速アクセスを実現することができる。
［変更例］
図５８はブロック選択信号伝達線の配置の変更例を示す図である。図５８においてアレイブロック８０は、ワード線延在方向に沿って複数個（図５８において（ｎ＋１）個）のメモリセルグループＧ＃０〜Ｇ＃ｎに分割される。ワード線ＷＬはこれら複数のメモリセルグループＧ＃０〜Ｇ＃ｎに共通に配設される。メモリセルグループの間にはワード線シャント領域９３が設けられる。このワード線シャント領域９３においてワード線ＷＬは低抵抗のワード線駆動信号伝達線とコンタクト領域９２を介して接続される。メモリセルに含まれるアクセストランジスタのゲートを構成する部分をたとえばポリシリコンで構成し、ワード線駆動信号を伝達する配線を低抵抗の配線で形成し、ワード線シャント領域９３においてメモリセルアクセストランジスタのゲートを構成するワード線部分と低抵抗導体とを接続することにより結果としてポリシリコンワード線の部分の抵抗を実効的に低減し、高速でワード線駆動信号を各メモリセルのアクセストランジスタのゲートへ伝達する。ワード線シャント領域９３においてはしたがってメモリセルは存在しない。言換えれば、この領域においてはメインビット線およびサブビット線は設けられていない。このワード線シャント領域９３に副ブロック選択信号伝達バス８９が配設される。副ブロック選択信号伝達バス８９はワード線ＷＬとアレイブロック８０の一方端部において配設される主ブロック選択信号伝達バス８７に接続される。
【０２８９】
ワード線シャント領域９３に副ブロック選択信号伝達バス８９を配設することにより、メインビット線間にこれらの副ブロック選択信号伝達バス８９を配設する必要がなく、メインビット線のピッチに対する影響を及ぼすことなく副ブロック選択信号伝達バスを配設することができる。また、副ブロック選択信号伝達バス８９をワード線シャント領域９３に配設することにより、この副ブロック選択信号伝達線のための余分な面積を必要とせず、アレイ占有面積を増加させることはない。
【０２９０】
なお、図５８においてメモリセルグループＧ＃０〜Ｇ＃ｎそれぞれに対して、ワード線シャント領域９３において副ブロック選択信号伝達バス８９が設けられている。この構成の場合、各副ブロック選択信号伝達バス８９が対応のメモリセルグループＧ＃（Ｇ＃０〜Ｇ＃ｎ）における所定数の列に対しブロック選択信号を伝達する。この図５８に示す構成において、副ブロック選択信号伝達バス８９は２つの隣接するメモリセルグループに共通に利用されるように構成されてもよい（図５７に示す配置において副ブロック選択信号伝達バス８９がワード線シャント領域に配置されており、このメインビット線ＭＢＬ０および／ＭＢＬ０が１つのメモリセルグループを構成し、他方のメインビット線対ＭＢＬ１および／ＭＢＬ１が他方のメモリセルグループを構成するという構成に相当する）。
［変更例２］
図５９は、ブロック選択信号伝達線の第２の変更例を示す図である。図５９においてはメモリアレイ部のみを示す。図５９においてメモリセルアレイは複数（図５９において（ｍ＋１）個）のアレイブロック＃０〜＃ｍに分割される。アレイブロック＃０〜＃ｍの各々は複数のセルブロックＢ＃０〜Ｂ＃ｎに分割される。
【０２９１】
アレイブロック＃０〜＃ｍそれぞれにおいて、メインビット線対および（センス＋ＩＯ）ブロックが配置される。図５９においては、３列の構成を示す。アレイブロック＃０はメインビット線ＭＢＬ０１，／ＭＢＬ０１、ＭＢＬ１１，／ＭＢＬ１１およびＭＢＬ２１，／ＭＢＬ２１を含む。これらのメインビット線対ＭＢＬ０１，／ＭＢＬ０１〜ＭＢＬ２１，／ＭＢＬ２１に対しセンス動作および列選択動作（対応のメインビット線と内部データバスとの接続）を行なうための（センス＋ＩＯ）ブロックＳＩ００、ＳＩ１０、およびＳＩ２０が配置される。アレイブロック＃２は、メインビット線対ＭＢＬ０２，／ＭＢＬ０２、ＭＢＬ１２，／ＭＢＬ１２、ＭＢＬ２２，／ＭＢＬ２２を含む。これらのメインビット線ＭＢＬ０２，／ＭＢＬ０２〜ＭＢＬ２２，／ＭＢＬ２２に対し（センス＋ＩＯ）ブロックＳＩ０１、ＳＩ１１、およびＳＩ２１が設けられる。アレイブロック＃ｍは、メインビット線対ＭＢＬ０ｍ，／ＭＢＬ０ｍ、ＭＢＬ１ｍ，／ＭＢＬ１ｍ、およびＭＢＬ２ｎ，／ＭＢＬ２ｎを含む。これらのメインビット線対ＭＢＬ０ｎ〜ＭＢＬ２ｍ，／ＭＢＬ２ｍに対し（センス＋ＩＯ）ブロックＳＩＯｎ、ＳＩ１ｎ、およびＳＩ２ｎが設けられる。
【０２９２】
図５９に示すメインビット線対においては、アレイブロックそれぞれにおいて、メモリセルブロックＢ＃０〜Ｂ＃ｎに対応してサブビット線が配置される。これらのサブビット線の配置は図５９には図面の煩雑化を避けるために示していない。階層ビット線の構成は先の実施例のいずれが利用されてもよく、また一般的な階層ビット線の配置が利用されてもよい。
【０２９３】
メモリセルアレイの一方端において主ブロック選択信号伝達バス８７が行方向に配設される。第０列のメインビット線ＭＢＬ０ｉ（ｉ＝０〜ｎ），／ＭＢＬ０ｉと第１列のメインビット線ＭＢＬ１ｉ，／ＭＢＬ１ｉの間の領域にメモリセルブロックＢ＃０〜Ｂ＃ｎのうちの半分（たとえば前半分）のブロックに対するブロック選択信号を伝達する副ブロック選択信号伝達バス８９Ａがアレイブロック＃０〜＃ｍに共通に配設される。第１列のメインビット線対ＭＢＬ１ｉ，／ＭＢＬ１ｉと第２列のメインビット線対ＭＢＬ２ｉ，／ＭＢＬ２ｉの間の領域に残りの半分のメモリセルブロックに対するブロック選択信号を伝達する副ブロック選択信号伝達バス８９Ｂが配設される。第２列のメインビット線対ＭＢＬ２ｉ，／ＭＢＬ２ｉと図示しない次の列のメインビット線の間に再び一方の半分のメモリセルブロックに対するブロック選択信号を伝達するブロック選択信号伝達バス８９Ｃが配設される。ブロック選択信号８９Ａ〜８９Ｃはそれぞれ主ブロック選択信号伝達バス８７の対応のブロック選択信号伝達線に接続される。各列に対応して図示しないＹデコーダからの列選択信号を伝達する列選択線ＣＳＬ０、ＣＳＬ１およびＣＳＬ２が副ブロック選択信号伝達バス８９Ａ〜８９Ｃとそれぞれ平行に配設される。列選択信号伝達線ＣＳＬ０〜ＣＳＬ２はそれぞれ対応の列における（センス＋ＩＯ）ブロックＳＩに対する列選択信号を共通に伝達する。
【０２９４】
図５９に示すように、副ブロック選択信号伝達バス８９Ａ〜８９Ｃそれぞれは、メモリセルブロックの半分のブロックに対するブロック選択信号を伝達する構成とすることによりブロック選択信号伝達線の占有面積を低減することができ、メインビット線のピッチによる制約を低減することができ、応じてこの副ブロック選択信号伝達線に平行に列選択信号伝達線ＣＳＬ０〜ＣＳＬ２を配設することができる。
【０２９５】
なお、図５９に示す構成において、主ブロック信号伝達バス８７はアレイブロック＃０〜＃ｍそれぞれに共通にブロック伝達信号を伝達するように示されている。シェアードセンスアンプ配置の構成の場合、非選択アレイブロックはスタンバイ状態を維持する。したがって、このような「アレイ分割駆動方式」の場合、主ブロック選択信号伝達線は各アレイブロックそれぞれに対応して設けられる構成が利用されてもよい。この場合においても列選択信号伝達線ＣＳＬ０〜ＳＣＬ２はメモリアレイブロック＃０〜＃ｍに対し共通に配設される。また、アレイ分割駆動方式の場合においてもアレイ占有面積を低減するために主ブロック選択信号伝達バス８７をすべてのアレイブロックに共通に設ける構成が利用されてもよい。
【０２９６】
図６０は図５９に示すアレイ部の１つのアレイブロックに含まれる２列に関連する部分の構成を示す図である。図６０においてアレイブロックは４つのメモリセルブロックに分割される構成が一例として示される。
【０２９７】
図６０において図５９に示すアレイブロック＃１の部分の構成を示す。各アレイブロックにおいて図６０に示す構成と同様の構成が配置される。また図６０において、２対のメインビット線に関連する部分の構成について説明する。メインビット線対ＭＢＬ１１，／ＭＢＬ１１に対しセルブロックに対応して４つのサブビット線対ＳＢＬＰ１０、ＳＢＬＰ１１、ＳＢＬＰ１２、およびＳＢＬＰ１３が設けられる。サブビット線対ＳＢＬＰ１０およびＳＢＬＰ１１に対してはブロック選択信号φＢ０およびφＢ１に応答して導通するブロック選択ゲートＢＳＧ１０およびＢＳＧ１１がそれぞれ設けられる。サブビット線対ＳＢＬＰ１２およびＳＢＬＰ１３それぞれに対してはブロック選択信号φＢ２およびφＢ３に応答して導通するブロック選択ゲートＢＳＧ１２およびＢＳＧ１３が設けられる。メインビット線対ＭＢＬ１１および／ＭＢＬ１１に対してセンスアンプＳＡ１１が設けられる。センスアンプＳＡ１１のセンスノードは、列選択信号ＣＳＬ０に応答して導通するＩＯゲートＩＯＧ１１を介して内部データバスＩＯＰに接続される。ここで、選択ゲートは図６０においては機械的スイッチのように示すが、先の各実施例において示した場合と同様トランジスタ素子により構成される。
【０２９８】
メインビット線対ＭＢＬ２１，／ＭＢＬ２１に対してはサブビット線対ＳＢＬＰ２０、ＳＢＬＰ２１、ＳＢＬＰ２２、およびＳＢＬＰ２３が設けられ、またセンスアンプＳＡ２１が設けられる。サブビット線対ＳＢＬＰ２０およびＳＢＬＰ２１にはそれぞれ、ブロック選択信号φＢ０およびφＢ１に応答して導通するブロック選択ゲートＢＳＧ２０およびＢＳＧ２１が設けられる。サブビット線対ＳＢＬＰ２２およびＳＢＬＰ２３にはそれぞれブロック選択信号φＢ２およびφＢ３により導通するブロック選択ゲートＢＳＧ２２およびＢＳＧ２３がそれぞれ設けられる。センスアンプＳＡ２１のセンスノードは、列選択信号ＣＳＬ２に応答して導通するＩＯゲートＩＯＧ２１を介して内部データバスＩＯＰに接続される。ブロック選択ゲートＢＳＧ１０〜ＢＳＧ２３はそれぞれ導通時に対応のサブビット線を対応のメインビット線に接続する。
【０２９９】
メインビット線ＭＢＬ１１に隣接して副ブロック選択信号伝達バス８９Ａが平行に配設される。副ブロック選択信号伝達バス８９Ａは、ブロック選択信号φＢ２およびφＢ３をそれぞれ伝達する信号線８９Ａａおよび８９Ａｂを含む。この信号線８９Ａａおよび８９Ａｂ上のブロック選択信号φＢ２およびφＢ３はそれぞれブロック選択ゲートＢＳＧ１２およびＢＳＧ１３の制御電極へ伝達される。ブロック選択信号伝達線８９Ａａおよび８９Ａｂと平行に（図６０において両者の間に）列選択信号伝達線ＣＳＬ０が設けられる。この列選択信号伝達線ＣＳＬ０は図示しない（センス＋ＩＯ）ブロックのＩＯゲートへ接続される。メインビット線／ＭＢＬ１１およびＭＢＬ２１の間に副ブロック選択信号伝達バス８９Ｂが配設される。この副ブロック選択信号伝達バス８９Ｂはブロック選択信号φＢ０を伝達する信号線８９Ｂａとブロック選択信号φＢ１を伝達する信号線８９Ｂｂを含む。信号線８９Ｂａ上のブロック選択信号φＢ０はブロック選択ゲートＢＳＧ１０およびＢＳＧ２０へ与えられる。信号線８９Ｂｂ上のブロック選択信号φＢ１がブロック選択ゲートＢＳＧ１１およびＢＳＧ２１の制御電極へ与えられる。
【０３００】
メインビット線／ＭＢＬ２１に平行にその図の下方向に副ブロック選択信号伝達線８９Ｃが配設される。副ブロック選択信号伝達線８９Ｃはブロック選択信号φＢ２を伝達する信号線８９Ｃａとブロック選択信号φＢ３を伝達する信号線８９Ｃｂを含む。信号線８９Ｃａ上のブロック選択信号φＢ２はブロック選択ゲートＢＳＧ２２へ与えられ、信号線８９Ｃｂ上のブロック選択信号φＢ３はブロック選択ゲートＢＳＧ２３の制御電極へ与えられる。
【０３０１】
副ブロック選択信号伝達バス８９Ｂと平行に列選択信号伝達線ＣＳＬ１が配設され、副ブロック選択信号伝達バス８９Ｃと平行に列選択信号伝達線ＣＳＬ２が配設される。図６０に示すように、各メインビット線対の間の領域にメモリセルブロックのうち半分のメモリセルブロックのためのブロック選択信号を伝達するブロック選択信号伝達線を配設することにより、副ブロック選択信号伝達線の占有面積を低減することができ、メインビット線間にこれらのブロック選択信号伝達線をメインビット線のピッチに悪影響を及ぼすことなく配設することができ、また同時にこれらの副ブロック選択信号伝達線と平行に列選択信号伝達線ＣＳＬを配設することができる。
【０３０２】
なお図６０に示す配置において、副ブロック選択信号伝達線はメモリアレイブロックにおける前半分のメモリセルブロックと後ろ半分のメモリセルブロックそれぞれのためのブロック選択信号を交互に伝達している。これは奇数番号のメモリセルブロックと偶数番号のメモリセルブロックを選択する副ブロック信号伝達線が交互にグループ化して配置される構成が利用されてもよい。
【０３０３】
なお、この図６０に示すブロック選択信号伝達線と列選択信号伝達線の配置形態は、任意の階層ビット線の構成と組合わせることができる。また言うまでもなくセンスアンプがシェアードセンスアンプ配置の場合であっても同様に適用することができる。
【０３０４】
なお上記実施例においては、階層ビット線としては、異なる配線層で構成されるサブビット線とメインビット線の２層構造としている。しかしながらこの階層ビット線構造は３層以上の配線層で形成されてもよい。また、ビット線の材料としてはポリシリコンならびにタングステンおよびアルミニウムなどの金属のいずれが用いられてもよい。
【０３０５】
また、サブビット線にはセンスアンプは設けられていない。メインビット線に対してのみセンスアンプが設けられている。しかしながら、サブビット線対に対してもセンスアンプおよびイコライズトランジスタが設けられている構成であっても上記実施例と同様の効果を得ることができる。
【０３０６】
また、メモリセルの構造としては、１トランジスタ／１キャパシタ型の構造以外のものであってもよい。
【０３０７】
また本発明は、一般に、互いに相補な信号を伝達する相補信号伝達線対が階層構造を形成するように配置されている場合に一般に適用可能である。
【０３１５】
【発明の効果】
請求項１に係る発明に従えば、隣接するメインビット線対間において、メインビット線とサブビット線が列方向において異なる順番で接続されており、追加の配線層および余分の面積を設けることなく容易に階層ビット線に対して交差部を設けることができ、階層ビット線間の容量結合によるノイズの影響を確実に抑制して安定にセンス動作を実行することができる。
【０３１６】
請求項２に係る発明に従えば、サブビット線の対向する端部にゲート手段が設けられている。したがって、ゲート手段のサブビット線と交差する方向におけるピッチを緩和することができ、レイアウトが容易となる。
請求項３に係る発明に従えば、列方向において交互にゲート手段が各サブビット線対向端部に配置されており、隣接サブビット線間の列方向のゲート手段のピッチを緩和することができ、レイアウトが容易となる。
【図面の簡単な説明】
【図１】  この発明の第１の実施例である半導体記憶装置の要部の構成を示す図である。
【図２】  図１に示す半導体記憶装置の動作を示す信号波形図である。
【図３】  図１に示す半導体記憶装置の動作を模式的に示す図である。
【図４】  図１に示す半導体記憶装置におけるメモリセルデータ読出時の動作を説明するための図である。
【図５】  図１に示す半導体記憶装置のセンス動作を説明するための図である。
【図６】  図１に示す半導体記憶装置のリストア時の動作を説明するための図である。
【図７】  図１に示す半導体記憶装置のイコライズ前の動作を示す図である。
【図８】  図１に示す半導体記憶装置のイコライズ動作を説明するための図である。
【図９】  図１に示す半導体記憶装置の制御信号発生系の構成を概略的に示す図である。
【図１０】  図１に示す半導体記憶装置の動作の変形例を説明するための図である。
【図１１】  図１０に示す動作に続く半導体記憶装置の動作状態を模式的に示す図である。
【図１２】  図１１に示す半導体記憶装置の動作に続く動作状態を示す図である。
【図１３】  この発明の第１の実施例である半導体記憶装置の変形例の要部の構成を示す図である。
【図１４】  図１３に示す半導体記憶装置の動作を示す信号波形図である。
【図１５】  図１３に示す半導体記憶装置の動作を説明するための図である。
【図１６】  図１５に示す半導体記憶装置のセンス動作を示す図であり、（Ａ）はワード線選択時の状態を示し、（Ｂ）はセンス動作時の状態を示す図である。
【図１７】  この発明の第１の実施例である半導体記憶装置の他の変形例の構成および動作を示す図である。
【図１８】  この発明の第２の実施例である半導体記憶装置の要部の構成を示す図である。
【図１９】  図１８に示す半導体記憶装置の動作を示す信号波形図である。
【図２０】  この発明の第２の実施例である半導体記憶装置の動作を模式的に示す図である。
【図２１】  この発明の第２の実施例である半導体記憶装置の動作を模式的に示す図である。
【図２２】  この発明の第３の実施例である半導体記憶装置の要部の構成を示す図である。
【図２３】  この発明の第４の実施例である半導体記憶装置の要部の構成を示す図である。
【図２４】  図２３に示す半導体記憶装置の動作を説明するための図である。
【図２５】  この発明の第５の実施例である半導体記憶装置の要部の構成を示す図である。
【図２６】  図２５に示す半導体記憶装置の動作を説明するための図である。
【図２７】  この発明の第５の実施例の変形例である半導体記憶装置の要部の構成を示す図である。
【図２８】  この発明の第６の実施例である半導体記憶装置の要部の構成を示す図である。
【図２９】  図２８に示す半導体記憶装置の動作を説明するための図である。
【図３０】  図２８に示す半導体記憶装置の変形例を示す図である。
【図３１】  図３０に示す半導体記憶装置の動作を説明するための図である。
【図３２】  この発明の第７の実施例である半導体記憶装置の要部の構成を示す図である。
【図３３】  図３２に示す半導体記憶装置の動作を説明するための図である。
【図３４】  図３２に示す半導体記憶装置のブロック選択ゲートの配置および断面構造を示す図である。
【図３５】  図３２に示すブロック選択ゲートの配置および断面構造の変形例を示す図である。
【図３６】  図３２に示す半導体記憶装置のサブビット線とメインビット線との接続するための相互接続配線層を例示する図である。
【図３７】  この発明の第８の実施例である半導体記憶装置の要部の構成を示す図である。
【図３８】  図３７に示す半導体記憶装置の動作を説明するための図である。
【図３９】  図３７に示す半導体記憶装置の交差部の平面配置を示す図である。
【図４０】  この発明の第９の実施例である半導体記憶装置の要部の構成を示す図である。
【図４１】  図４０に示す半導体記憶装置のブロック選択ゲート部の構成を具体的に示す図である。
【図４２】  図４０に示す半導体記憶装置の変形例を示す図である。
【図４３】  この発明の第１０の実施例である半導体記憶装置の要部の構成を示す図である。
【図４４】  図４３に示す半導体記憶装置の動作を説明するための図である。
【図４５】  この発明の第１１の実施例である半導体記憶装置の要部の構成および動作を概略的に示す図である。
【図４６】  この発明の第１２の実施例である半導体記憶装置の要部の構成を概略的に示す図である。
【図４７】  図４６に示す半導体記憶装置のブロック選択ゲート部の平面レイアウトを示す図である。
【図４８】  この発明に係る半導体記憶装置の周辺部の構成を示す図である。
【図４９】  この発明に係る半導体記憶装置のアレイ配置の他の構成を示す図である。
【図５０】  図４９に示すアレイ配置の要部の構成を示す図である。
【図５１】  この発明に係る半導体記憶装置の全体の構成を概略的に示す図である。
【図５２】  図５１に示す半導体記憶装置の主要部の構成を概略的に示す図である。
【図５３】  図５１に示すアレイ配置の変更例を示す図である。
【図５４】  図５３に示すアレイ配置の要部の構成を示す図である。
【図５５】  この発明に係る半導体記憶装置のアレイ配置のさらに他の構成を示す図である。
【図５６】  この発明に係る半導体記憶装置におけるブロック選択信号を伝達するための構成を示す図である。
【図５７】  図５６に示す構成の要部をより具体的に示す図である。
【図５８】  この発明に係る半導体記憶装置におけるブロック選択信号伝達線の他の配置を示す図である。
【図５９】  この発明に係るブロック選択信号伝達線のさらに他の配置を示す図である。
【図６０】  図５９に示すアレイ配置の要部の構成をより詳細に示す図である。
【図６１】  従来の半導体記憶装置の全体の構成を概略的に示す図である。
【図６２】  図６１に示す半導体記憶装置のアレイ部の構成を具体的に示す図である。
【図６３】  図６２に示す半導体記憶装置の動作を示す信号波形図である。
【図６４】  図６２に示す半導体記憶装置のセンスアンプ部の構成を示す図である。
【図６５】  図６４に示すセンスアンプ部の動作を示す信号波形図である。
【図６６】  図６２に示す半導体記憶装置のワード線選択時におけるサブビット線とメインビット線との接続態様を概略的に示す図である。
【図６７】  図６６に示す接続態様の問題点を説明するための図である。
【図６８】  従来の半導体記憶装置の他の構成を示す図である。
【図６９】  図６８に示す半導体記憶装置の要部の構成および動作を説明するための図である。
【図７０】  図６９に示すサブビット線およびメインビット線接続配置の問題点を説明するための図である。
【図７１】  図６９に示す半導体記憶装置のスイッチ回路部の構成を具体的に示す図である。
【図７２】  図６８に示す半導体記憶装置のメインビット線の構成を示す図である。
【符号の説明】
ＭＢＬ  メインビット線、ＭＢＬａ０〜ＭＢＬａ３  メインビット線、ＭＢＬｂ０〜ＭＢＬｂ３  メインビット線、ＭＣ，ＭＣａ，ＭＣｂ  メモリセル、ＳＰＧａ，ＳＰＧｂ，ＳＰＧ  分離トランジスタ、ＷＧａ０〜ＷＧａ３  ブロック選択ゲート、ＷＧｂ０〜ＷＧｂ３  ブロック選択ゲート、ＥＱａ，ＥＱｂ  イコライズトランジスタ、ＳＡａ，ＳＡｂ  センスアンプ、Ｂ♯０〜Ｂ♯３  メモリセルブロック、ＳＳＷ０〜ＳＳＷ３  セクション選択ゲート、ＧＱ０ａ〜ＧＱ３ａブロック選択ゲート、ＧＱ０ｂ〜ＧＱ３ｂ  ブロック選択ゲート、ＰＱ０〜ＰＱ３  接続切換ゲート、Ｑａ０〜Ｑａ３  ブロック選択ゲート、Ｑｂ０〜Ｑｂ３ブロック選択ゲート、Ｑｃ０〜Ｑｃ３  ブロック選択ゲート、Ｑｄ０〜Ｑｄ３ブロック選択ゲート、ＭＢＬａ０〜ＭＢＬａ３  分割メインビット線、ＭＢＬｂ０〜ＭＢＬｂ３  分割メインビット線、ＭＢＬｃ０〜ＭＢＬｃ３  分割メインビット線、ＭＢＬｄ０〜ＭＢＬｄ３  分割メインビット線、Ｔ１ａ〜Ｔ８ａ  ブロック選択ゲート、Ｔ１ｂ〜Ｔ８ｂ  ブロック選択ゲート、Ｔ１ｃ〜Ｔ８ｃ  ブロック選択ゲート、Ｔ１ｄ〜Ｔ８ｄ  ブロック選択ゲート、ＳＢＬ０ｂ〜ＳＢＬ３ｂ  サブビット線対、ＳＡ０〜ＳＡ３  センスアンプ、６０  交差部、６５相互接続層、ＴＱ１〜ＴＱ８  ブロック選択ゲート、１  Ｘデコーダ、２ａ，２ｂ  Ｙデコーダ、３ａ，３ｂ  センスアンプ帯、４  入出力回路、Ｍ＃  アレイブロック、１０ｌ，１０ｒ  メモリアレイブロック、１２ｌ，１２ｒ  Ｘデコーダ、ＭＢＬＬ，／ＭＢＬＬ，ＭＢＬＲ，／ＭＢＬＲ  メインビット線、ＳＢＬＬａ，ＳＢＬＬｂ，ＳＢＬＲａ，ＳＢＬＲｂ  サブビット線、２０  Ｘデコーダ、２２  Ｙデコーダ、３０ａ〜３０ｎ  （センスプラスＩＯ）ブロック、３２ａ〜３２ｎ  アレイブロック、ＣＳＬ  列選択信号伝達線、３４ａ〜３４ｎ  （センスプラスＩＯ）ブロック、ＣＳＬＬ，ＣＳＬＲ  列選択信号伝達線、８２  Ｘデコーダ、８４  ブロック選択回路、８６  配線領域、８７  主ブロック選択信号伝達バス、８９  副ブロック選択信号伝達バス、９２  コンタクト領域、９３ワード線シャント領域、８９Ａ，８９Ｂ，８９Ｃ  副ブロック選択信号伝達バス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0003672946.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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