(57)【特許請求の範囲】
【請求項１】
同一のディジタル入力データを異なる倍率でそれぞれレベル変換すると共に、これらレベル変換後の各ディジタルデータの信号品位に基づき前記レベル変換後のディジタルデータのうちの最適な１つを選択して出力し、その他を所定のノイズレベル以下に減衰して出力すると共に、前記ディジタルデータの選択切替時にそれまで選択されていたディジタルデータと次に選択されるディジタルデータとをクロスフェードさせて切替えるディジタル信号処理手段と、
このディジタル信号処理手段から出力される複数のディジタルデータをそれぞれD/A変換してアナログ信号を出力する複数のD/A変換手段と、
これら複数のD/A変換手段からそれぞれ出力されるアナログ信号をそれぞれ対応するディジタルデータの前記レベル変換の倍率に基づき元の入力データレベルに対応させるようにレベル再変換した後にこれら全てをアナログ加算するアナログ加算手段と
を備えたD/A変換装置において、
前記ディジタル信号処理手段は、
前記ディジタル入力データを予め定めた所定速度によるクロスフェード処理に要する時間よりも短い所定遅延量だけ遅延させる遅延手段と、
前記ディジタル入力データの振幅レベルが予め定めた閾値を超えたら前記遅延手段で前記所定遅延量だけ遅延され且つレベル変換された前記ディジタルデータに対して前記所定速度によるクロスフェード処理を開始すると共に、このクロスフェード処理の過程で前記ディジタル入力データの振幅レベルの変化の速度が想定速度よりも速いことを検出したら、前記クロスフェード処理の速度を前記振幅レベルの変化の速度に応じて速くするように変化させるクロスフェード制御手段と
を備えたものであることを特徴とするD/A変換装置。
【請求項２】
同一のディジタル入力データを異なる倍率でそれぞれレベル変換すると共に、これらレベル変換後の各ディジタルデータの信号品位に基づき前記レベル変換後のディジタルデータのうちの最適な１つを選択して出力し、その他を所定のノイズレベル以下に減衰して出力すると共に、前記ディジタルデータの選択切替時にそれまで選択されていたディジタルデータと次に選択されるディジタルデータとをクロスフェードさせて切替えるディジタル信号処理手段と、
このディジタル信号処理手段から出力される複数のディジタルデータをそれぞれD/A変換してアナログ信号を出力する複数のD/A変換手段と、
これら複数のD/A変換手段からそれぞれ出力されるアナログ信号をそれぞれ対応するディジタルデータの前記レベル変換の倍率に基づき元の入力データレベルに対応させるようにレベル再変換した後にこれら全てをアナログ加算するアナログ加算手段と
を備えたD/A変換装置において、
前記ディジタル信号処理手段は、
前記ディジタル入力データを第１の速度によるクロスフェード時間よりも短い所定遅延量だけ遅延させる遅延手段と、
前記ディジタル入力データの振幅レベルが予め定めた第１の閾値レベルを超えたら前記遅延手段で前記所定遅延量だけ遅延され且つレベル変換されたディジタルデータに対して前記第１の速度によるクロスフェード処理を開始し、クロスフェード終了前に前記ディジタル入力データが前記第１の閾値レベルよりも大きい第２の閾値レベルを超えたら、前記第１の速度よりも速い第２の速度によってクロスフェード処理を実行するクロスフェード制御手段と
を備えたものであることを特徴とするD/A変換装置。
【請求項３】
前記第２の閾値レベルは、クロスフェード処理を開始するまでに選択されていた信号品位のディジタルデータがオーバーフローする限界レベルに設定され、
前記第２の速度は、前記遅延手段の所定遅延量に相当する時間で前記クロスフェード処理を完了する速度に設定される
ことを特徴とする請求項２記載のD/A変換装置。
【請求項４】
前記第１の速度によるクロスフェード時間をN1サンプル、前記遅延手段の所定遅延量をN2サンプル（但しN1＞N2）とすると、
前記ディジタル入力データが前記第１の閾値レベルを超えてから前記第２の閾値レベルを超えるまでのクロスフェード係数は１／N1ずつ増加又は減少し、前記第２の閾値レベルを超えたのちのクロスフェード係数は、前記第２の閾値レベルを超えた時点でのクロスフェード係数をKとすると、（1−K）／N2ずつ増加又は減少する
ことを特徴とする請求項２又は３記載のD/A変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ディジタルデータを異なる倍率でそれぞれレベル変換してD/A変換したのち元のレベルに戻してアナログ加算することにより、ダイナミックレンジを拡大させたフローティング方式のD/A変換装置に関する。
【０００２】
【従来の技術】
近年、ΔΣ変調器の高次化によりA/D変換器の変換精度が向上し、これに伴って、D/A変換器の分解能及びダイナミックレンジのより一層の向上が求められるようになってきた。これに対応するため、従来より、変換ビット数が制限されたD/A変換器（以下、DACと呼ぶ）を用いて、その変換ビット数の制限を超える分解能及びダイナミックレンジを得るフローティング方式のD/A変換装置が開発されている。この方式は、Nビット（例えば20ビット）のDACを用いてMビット（M＞N：例えば24ビット）のディジタルデータをD/A変換するとき、データの有効ビットがPビット（M≧P＞N）の場合は、そのままD/A変換を行って、下位M−Nビット（例えば４ビット）は切り捨てる。一方、ディジタルデータの出力レベルが下がって有効語長がP´ビット（P´≦N）となったときは、ディジタルデータを２M-N倍したデータ、即ち元のデータをMSB方向にM−Nビットだけシフトして下位M−Nビットが零詰めされたデータに変換してからD/A変換する。入力されたディジタルデータをそのままD/A変換するか、２M-N倍するかは、予め入力されたディジタルデータをM−Nビットだけシフトしてオーバーフローが発生するかどうかで決定する。
【０００３】
このような変換を行うと、データの有効ビットがPビットの場合には、変換語長が十分大きいので切り捨てによる影響は殆ど無く（仮に問題になったとしても必要に応じてディザ等を付加すれば問題は解消する）、また、データの有効ビット長がP´の場合には、データを２M-N倍してD/A変換時に下位M−Nビットを切り捨てるようにしているので、２M-N倍しなかったときに切り捨てられていた下位M−Nビットのデータも有効にD/A変換されて分解能及びダイナミックレンジが拡大される。但し、後者の場合には、DACから出力されるアナログ信号も２M-N倍されているので、アナログ出力を１/２M-N倍してレベル合わせをする必要がある。
【０００４】
このフローティング方式のD/A変換装置としては、１つのDACを使用して、DACの出力を増幅するアナログアンプの利得を、ディジタルデータのレベル変換倍率に応じて切替える方式と、異なる変換倍率でレベル変換された複数のディジタルデータをそれぞれD/A変換する複数のDACを用い、これらDACの出力のうち最も適切な変換倍率でレベル変換されたDACの出力を選択する方式とが知られている（特公平7-93579号）。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述した従来のフローティング方式のうち、前者の方式は、ディジタルデータのレベルによってアナログアンプの利得を瞬時に切替えなくてはならないため、切替時にアンプの出力が追従できなかったり、アンプのDCオフセットが変動したりして、聴感上無視できない不快なノイズが発生するという問題がある。また、後者の方式も、DACから出力されるアナログ信号を切替える方式であるため、切替時にトランジェントノイズが発生するという問題がある。これらの問題は、特に扱おうとするディジタルデータの分解能が、従来のアナログ回路構成でしか実現し得なかったSN比、例えば120〜140デシベルのような低雑音領域にまで及ぶような場合、極めて深刻な問題となっていた。
【０００６】
このような問題を解決するため、本出願人は、DACを切替える際に、切替時点よりも先行してディジタルデータにクロスフェードをかけることにより、切替時のノイズを効果的に防止することを可能にした先行クロスフェード方式のD/A変換装置を提案し、出願している（特願平10−308210号等）。このD/A変換装置によれば、DAC切替時のノイズ発生が極めて少なく、精度の高いD/A変換を実現すると共に、ダイナミックレンジを改善することができる。
【０００７】
ところで、上述したD/A変換装置では、ディジタル入力データを所定期間だけ遅延させる遅延メモリを備えることにより先行クロスフェード処理を可能にしている。DAC切替時のノイズを低下させるには、充分な時間幅をもつ緩やかな（細かなステップの）クロスフェードを行うことが好ましい。しかし、ディジタルデータのレベルが急激に変化してもオーバーフローやクリップを発生させずに緩やかな先行クロスフェードを実現するためには、遅延メモリの遅延量を長くとる必要があり、ハードウェア規模の増大、ひいてはコスト上昇を招くという問題がある。また、遅延量の増大は、生の音を扱うミキサ等においては、無視できない聴感上の遅れとなって現れる。
【０００８】
この発明は、このような点に鑑みなされたもので、小さな遅延量の遅延メモリを用いて実用上充分緩やかな先行クロスフェードを行うことができ、これによりハードウェア規模の増大や聴感上の遅れを招くことのない低ノイズ、高ダイナミックレンジのフローティング方式のD/A変換装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係るD/A変換装置は、同一のディジタル入力データを異なる倍率でそれぞれレベル変換すると共に、これらレベル変換後の各ディジタルデータの信号品位に基づき前記レベル変換後のディジタルデータのうちの最適な１つを選択して出力し、その他を所定のノイズレベル以下に減衰して出力すると共に、前記ディジタルデータの選択切替時にそれまで選択されていたディジタルデータと次に選択されるディジタルデータとをクロスフェードさせて切替えるディジタル信号処理手段と、このディジタル信号処理手段から出力される複数のディジタルデータをそれぞれD/A変換してアナログ信号を出力する複数のD/A変換手段と、これら複数のD/A変換手段からそれぞれ出力されるアナログ信号をそれぞれ対応するディジタルデータの前記レベル変換の倍率に基づき元の入力データレベルに対応させるようにレベル再変換した後にこれら全てをアナログ加算するアナログ加算手段とを備えたD/A変換装置において、前記ディジタル信号処理手段は、前記ディジタル入力データを予め定めた所定速度によるクロスフェード処理に要する時間よりも短い所定遅延量だけ遅延させる遅延手段と、前記ディジタル入力データの振幅レベルが予め定めた閾値を超えたら前記遅延手段で前記所定遅延量だけ遅延され且つレベル変換された前記ディジタルデータに対して前記所定速度によるクロスフェード処理を開始すると共に、このクロスフェード処理の過程で前記ディジタル入力データの振幅レベルの変化の速度が想定速度よりも速いことを検出したら、前記クロスフェード処理の速度を前記振幅レベルの変化の速度に応じて速くするように変化させるクロスフェード制御手段とを備えたものであることを特徴とする。
【００１０】
この発明によれば、ディジタル入力データの振幅レベル増大時のゲイン切替えのための先行クロスフェード処理を実行するに際して、予め定めた所定速度によるクロスフェード処理に要する時間よりも遅延量が短くなるように、短い所定遅延量の遅延手段を使用してクロスフェード処理を開始する。ディジタル入力データの振幅レベルの増大速度が十分緩やかな場合には、オーバーフローやクリップを生じることなく予め定めたクロスフェード処理に要する時間でクロスフェードが完了する。また、この発明では、ディジタル入力データの振幅レベルの変化の速度が想定速度よりも速いかどうかを検出し、速いことが検出された場合には、クロスフェード処理の速度を前記振幅レベルの変化の速度に応じて速くするように変更することにより、選択中のディジタルデータのオーバーフローや出力のクリップを防止することができる。
【００１１】
この発明によれば、ゲイン切替時のゲイン不一致によるノイズを防止するために、十分に緩やかな速度のクロスフェードを実行しつつ、遅延手段の遅延量は十分に少なくすることができる。これにより、遅延メモリの容量を削減して装置構成の簡単化及びコストダウンを図ることができる。また、ディジタル入力データの速い変化に対しては、クロスフェードの係数が適応的に変化する。この場合、ゲイン切替時のノイズ除去効果は低下するが、入力信号自体が急激に変化しているので、ノイズは聴感的にはマスキングされ、実際上は感知されない。
【００１２】
この発明のより具体的なD/A変換装置は、同一のディジタル入力データを異なる倍率でそれぞれレベル変換すると共に、これらレベル変換後の各ディジタルデータの信号品位に基づき前記レベル変換後のディジタルデータのうちの最適な１つを選択して出力し、その他を所定のノイズレベル以下に減衰して出力すると共に、前記ディジタルデータの選択切替時にそれまで選択されていたディジタルデータと次に選択されるディジタルデータとをクロスフェードさせて切替えるディジタル信号処理手段と、このディジタル信号処理手段から出力される複数のディジタルデータをそれぞれD/A変換してアナログ信号を出力する複数のD/A変換手段と、これら複数のD/A変換手段からそれぞれ出力されるアナログ信号をそれぞれ対応するディジタルデータの前記レベル変換の倍率に基づき元の入力データレベルに対応させるようにレベル再変換した後にこれら全てをアナログ加算するアナログ加算手段とを備えたD/A変換装置において、前記ディジタル信号処理手段は、前記ディジタル入力データを第１の速度によるクロスフェード時間よりも短い所定遅延量だけ遅延させる遅延手段と、前記ディジタル入力データの振幅レベルが予め定めた第１の閾値レベルを超えたら前記遅延手段で前記所定遅延量だけ遅延され且つレベル変換されたディジタルデータに対して前記第１の速度によるクロスフェード処理を開始し、クロスフェード終了前に前記ディジタル入力データが前記第１の閾値レベルよりも大きい第２の閾値レベルを超えたら、前記第１の速度よりも速い第２の速度によってクロスフェード処理を実行するクロスフェード制御手段とを備えたものであることを特徴とする。
【００１３】
ここで、例えば、第２の閾値レベルが、クロスフェード処理を開始するまでに選択されていた信号品位のディジタルデータがオーバーフローする限界レベルに設定され、第２の速度が、前記遅延手段の所定遅延量に相当する時間で前記クロスフェード処理を完了する速度に設定されると、第１の速度によるクロスフェードの長さを十分に長くとることができ、且つ第２の速度を、所定遅延量の範囲で最も遅い速度に設定することができ、ノイズの発生を効果的に防止することができる。
【００１４】
この発明の更に具体的なD/A変換装置は、前記第１の速度によるクロスフェード時間をN1サンプル、前記遅延手段の所定遅延量をN2サンプル（但しN1＞N2）とすると、前記ディジタル入力データが前記第１の閾値レベルを超えてから前記第２の閾値レベルを超えるまでのクロスフェード係数は１／N1ずつ増加又は減少し、前記第２の閾値レベルを超えたのちのクロスフェード係数は、前記第２の閾値レベルを超えた時点でのクロスフェード係数をKとすると、（1−K）／N2ずつ増加又は減少することを特徴とする。
【００１５】
【発明の実施の形態】
以下、図面を参照して、この発明の好ましい実施の形態について説明する。
図１は、この発明の一実施例に係るD/A変換装置の構成を示すブロック図である。
【００１６】
この装置には、２つのD/A変換系が設けられ、第１の系にはNビット（例えば24ビット）変換精度の第１のDAC１が、第２の系にはNビット変換精度の第２のDAC２がそれぞれ設けられている。DAC１，２の前段には、ディジタル信号処理回路、具体的にはディジタル・シグナル・プロセッサ（以下、DSPと呼ぶ）３が設けられている。DSP３は、その共通入力である有効ビットがMビット（M＞N；例えば27ビット）のディジタル入力データDiを、所定期間TS（例えば16サンプル分）だけ遅延させる遅延回路11と、この遅延回路11の出力をk倍してDAC１に供給する乗算器12と、遅延回路11の出力をスルー状態でDAC２に供給する乗算器13と、これら乗算器12,13の出力を選択的にDAC１，２のノイズレベル以下に減衰させると共に、減衰される出力の切り換え時にクロスフェード処理するために各出力に所定の係数K1,K2（ここでK1+K2=1）を乗算するディジタル減衰手段であるクロスフェーダ14,15とが備えられている。また、DSP３には、ディジタル入力データDiのレベルを、２段階に設定された第１の閾値TH−Y 及び第２の閾値TH−Rと比較し、ディジタル入力データDiの振幅レベルや振幅レベル増大の速度等を検出し、クロスフェーダ14,15等の切り換え制御を行うクロスフェード制御部16が備えられている。
【００１７】
クロスフェード制御部16は、ディジタル入力データDiの振幅レベルが第１の閾値TH−Y以下である場合、即ち入力データDiのレベルがNビットで表現可能な最大振幅を超えていない場合には、K1＝１，K2＝０とする。また、クロスフェード制御部16は、ディジタル入力データDiの振幅レベルが第１の閾値TH−Yを超えたら、所定速度でクロスフェードを開始し、ディジタル入力データDiが第２の閾値TH−Rを超えたら、遅延回路11に格納されている16サンプルのデータが出力されるまでの間にK1→０，K2→１とする。
【００１８】
DAC１から出力されるアナログ信号Vo１は、減衰器６によって１／ｋされて、アナログ加算器４の一方の入力として与えられる。また、DAC２から出力されるアナログ信号Vo２は、そのままアナログ加算器４の他方の入力として与えられる。アナログ加算器４は、オペアンプ21、帰還抵抗22及び入力抵抗23,24からなる反転増幅器により構成され、アナログ入力信号Vo１／ｋ，Vo２を加算する。DAC２とアナログ加算器４との間には、アナログ減衰回路５が接続されている。アナログ減衰回路５は、DAC２がディジタル減衰状態のときにレベル検出器16から出力される減衰指示信号ATによってオン動作するアナログスイッチ31と、抵抗32,33及びキャパシタ34からなるローパスフィルタ回路によって構成されている。
【００１９】
このように構成されたD/A変換装置におけるアナログ加算器４の出力Voは、下記数１のようになる。
【００２０】
【数１】
Vo＝Vo１／ｋ＋Vo２
【００２１】
ここで、ディジタル入力データDiが入力されたときのDAC１，２の本来の変換出力をそれぞれDAC１（Di），DAC２（Di）、各残留ノイズをそれぞれVN１，VN２とすると、DAC１，２の出力Vo１，Vo２は、下記数２のようになる。
【００２２】
【数２】
Vo１＝ｋ×DAC１（Di）＋VN１
Vo２＝DAC２（Di）＋VN２
【００２３】
従って、アナログ加算器４の出力Voは、
【００２４】
【数３】
Vo＝DAC１（Di）＋DAC２（Di）＋VN１／ｋ＋VN２
【００２５】
となる。ここで、DAC１（Di）とDAC２（Di）とは、DSP３によって、オーバーフローすることなくビット利用率の大きい、すなわち信号品位のより良好ないずれか一方が選択されるので、出力Voは、
【００２６】
【数４】
Vo＝DAC（Di）＋VN１／ｋ＋VN２
【００２７】
となる。
この数４から明らかなように、DAC１から出力されるノイズVN１は、１／ｋに低減されているが、DAC２側のノイズVN２は低減されていないので、ノイズフロアはDAC２側の残留ノイズによって決定されることになる。いま、入力されるディジタルデータが例えばM＝27ビット、DAC１，２の変換ビット数N＝24ビットとすると、DAC２が動作している場合には、24ビット分のデータしか変換されないため、ノイズフロアを144dBより改善することはできない。これに対し、DAC１が動作しているときは、27ビット分の変換が可能であり、本来162dBまでダイナミックレンジを拡大することができるが、DAC２の残留ノイズが加わると、ノイズフロアは144dBより改善することはできない。そこで、この装置では、DAC１が選択されているときに、減衰指示信号ATによってアナログ減衰回路５をオン状態にする。これにより、DAC１が選択されているときのノイズフロアが低減し、ダイナミックレンジを本来の162dBまで拡大することができる。
【００２８】
ところで、アナログ減衰回路５がオン状態のときと、オフ状態のときでオペアンプ21の入力インピーダンスが変化すると、アナログ加算器４のゲインが変化するので、オペアンプ21の出力オフセット電圧も変動することになる。一般的に、オペアンプ出力でのオフセット変動量は0.5mＶ程度であるが、DACのノイズレベルは、数μV（24ビットDACの場合、1LSB≒0.6μＶRMS）であり、DACの分解能から見て非常に大きな値となり、無視することができない。これを解決するため、この実施例ではアナログ減衰回路５をローパスフィルタ構成として中高域周波数成分のみを減衰させる構成とし、アナログ減衰回路５のオン／オフ動作によってもアナログ加算器４の直流的な入力インピーダンスが変動しないようにしている。
【００２９】
図２は、DSP３の内部でのDAC１，２の切り換え動作と減衰指示信号ATの具体的なタイミングを示す図である。
DAC１，２の切り換えは、切り換え時のトランジェント歪み、信号への追従性の不足、ポップノイズ等の発生を防止するため、クロスフェード処理により、徐々に行う。ここでは、DAC１からDAC２への切り換わりのクロスフェード処理を中心に説明する。
【００３０】
即ち、まず、DAC１からDAC２への切り換わりの際は、図２のディジタル入力データDiが、時刻t2で第１の閾値TH−Yを超えたときに、遅延回路11に格納された例えば16サンプル分のデータに相当する時間TSだけ先行する時刻t1からクロスフェードを開始する。その際のクロスフェード係数K1，K2は、予め定めた第１の速度、例えば１／128ステップで変化する。そして、ディジタル入力データDiの振幅レベルが第２の閾値レベルTH−Rを超えた時点（時刻t3）で、クロスフェードが完了していない場合には、第２の速度、即ち遅延回路11に残っている16サンプル分のデータでクロスフェードが完了する速度でクロスフェードを続行する。
【００３１】
図３Ａ〜図３Ｃは、このようなクロスフェード処理を更に詳しく説明するためのタイミングを示す図である。
図３Ａは、ディジタル入力データDiが緩やかな傾きの場合を表しており、第１の閾値レベルTH−Yを超えた時刻t2と第２の閾値レベルTH−Rを超えた時刻t3との間に入力されるディジタル入力データDiのサンプル数Xが128サンプル以上となっている。この場合には、ディジタル入力データDiが第２の閾値レベルTH−Rを超える時刻t3の時点で、遅延回路11の出力のクロスフェードは完了しているので、細かなステップKS＝１／128のままでクロスフェード処理が完了する。
【００３２】
図３Ｂは、ディジタル入力データDiが急峻な傾きの場合を表している。この例では、第１の閾値レベルTH−Yを超えた時刻t3と第２の閾値レベルTH−Rを超えた時刻t4との間に入力されたディジタル入力データDiのサンプル数Xが１サンプルとなっている。この場合には、１サンプル分だけステップKS＝１／128のクロスフェードが実行されるが、ディジタル入力データDiは、すぐに第２の閾値レベルTH−Rを超えるので、ステップKSは（１−１／128）／16へと変更され、時刻t4にTS時間だけ先行する時刻t2から急激なクロスフェードが実行される。これにより、ディジタル入力データDiが第２の閾値レベルTH−Rを超える前にクロスフェードが完了するので、クリップの発生を防止することができる。なお、この場合、急激にクロスフェードすることでゲイン誤差の一部が表面化することにより、DACの切り換えノイズはある程度発生するが、ディジタルデータDi自体が急激な変化をしているため、聴感のマスキング効果によりノイズは実際上感知されない。
【００３３】
図３Ｃは、第１の閾値レベルTH−Yを超えた時刻t2と第２の閾値レベルTH−Rを超えた時刻t4との間に入力されたデータDiのサンプル数が１＜X＜128である場合を表している。まずクロスフェードのステップKS＝１／128が設定され、時刻t2から遅延回路11の容量（16サンプル）分の時間であるTS時間だけ先行する時刻t1からKS＝１／128ステップでクロスフェードを開始する。ディジタル入力データDiは、すぐには第２の閾値レベルTH−Rを超えないので、KS＝１／128のままでクロスフェードは継続される。このときのクロスフェードは細かなステップで行われているので、ノイズはほとんど発生しない。その後、ディジタル入力データDiが第２の閾値レベルTH−Rを超えたときに、ステップKSはKS＝（１−K11）／16へと変更される。なお、K11は、ステップ変更時のクロスフェード係数K2の値である。
【００３４】
これにより、遅延回路11での遅延量を十分に小さくしてメモリ容量を削減することができる。また、振幅レベルの変化に対応した適切なクロスフェードが可能になる。
【００３５】
次に、DAC２からDAC１への切替りの際には、図２に示すように、ディジタル入力データDiの振幅レベルが第１の閾値TH−Yを下回っても直ちに切替えを行わず、一定のホールド時間HTを経てなお振幅レベルが第１の閾値以下である場合に限りDAC２からDAC１へ切替える。これにより、単に０レベルを横切るだけの大振幅信号でDACが頻繁に切替ってしまうことを防止して、それによるノイズの発生を防止する。
【００３６】
なお、DAC１，２の信号品位の差（M−N）が３ビットであるとすると、第２の閾値TH−Rは３ビットに対応する−18dBに設定すれば良いが、多少の余裕をとって、第１の閾値TH−Yは−24dB、第２の閾値TH−Rは−19dB、のように設定すれば良い。
【００３７】
図４は、以上の動作を実現するクロスフェード制御部16の具体的構成例を示すブロック図である。
ディジタル入力データDiは、レベル検出部41，42にそれぞれ入力されて、第１の閾値レベルTH−Y及び第２の閾値レベルTH−Rをそれぞれ超えたかどうかが検出される。レベル検出部41，42からの検出信号Y，Rによってステップ切替部43が制御される。ステップ切替部43には、ステップ保持部44，45からのステップKSY，KSRが供給されている。ステップ切替部43は、検出信号YのみがアクティブになったときにステップKSYを選択し、検出信号Y，RがともにアクティブになったときにステップKSRを選択する。ステップ切替部43で選択された係数ステップKSは、次の加算回路46の−入力端に入力されている。加算回路46の＋入力端には、加算回路46の出力を１サンプル分遅延させる遅延素子47の出力が与えられている。加算回路46は、ステップKSを累積減算して係数値Kを生成する。この係数値Kがそのままクロスフェードの係数K1として出力され、また、減算器48で１から減算されて係数K2として出力される。
【００３８】
一方、レベル検出部41，42の検出出力Y，Rは、ORゲート49を経てHTカウンタ50に供給されている。HTカウンタ50は、検出出力Rがインアクティブになってからその状態を維持している時間をカウントし、これが所定のホールドタイムHTを超えたらクロスフェードタイム（CT）カウンタ51のカウント動作を起動する。CTカウンタ51は、DAC２からDAC１への切替りのクロスフェード時間をカウントして、それを過ぎたらアナログ減衰信号ATを出力する。
【００３９】
上述したクロスフェード動作をDSP３のソフトウェアで実現するには、図５に示すような処理を実行すれば良い。以下、これについて説明する。
ディジタル入力データDiは、DSP３内部のレベル検出部41，42に入力されると、ステップS1で係数値K＝１、16ステップ係数フラグFr＝０および128ステップ係数フラグFy＝０が初期設定として設定される。なお、16ステップ係数フラグFrは、クロスフェードのステップKSがKSYからKSRに切替えられる前では０、切替え後では１に設定される。また、128ステップ係数フラグFyは、クロスフェードのステップKSがKSRからKSYに切替えられる前は０、切替えられた後では１に設定される。
▲１▼先ず、ディジタル入力データDiの振幅レベルが第１の閾値TH−Y以下の場合は、ステップS2で、Di≦TH−Rと判断されステップS4に移行する。続くステップS4では、16ステップ係数フラグFrがオンであるか判断され、この場合初期設定からFr＝０なのでステップS8へと移行する。ステップS8でDi≦TH−Yと判断されると、ステップS10へと移行し、ここでクロスフェード係数K1＝K，K2＝１−K1が設定され、ステップS1の後にジャンプして上記の処理を繰り返し、クロスフェード係数K1，K2がそれぞれ１，０のままを維持する。▲２▼ディジタル入力データDiの振幅レベルが第１の閾値TH−Yを超えた場合は、前述の流れのステップS8でDi＞TH−Yと判断されステップS9に移行し、係数ステップKS＝１／128が採用されステップS7に移行する。ステップS7では、係数値KをK−KSにより更新し、続くステップS11でその求められた係数値Kが０より大きいかが判断され、大きいときにはステップS10に移行して前述のようにクロスフェード係数が設定され、上記の処理を繰り返す。▲３▼ディジタル入力データDiの振幅レベルがDi＞TH−Rになると、ステップS2からステップS3に移行し、最初はFr＝０であるから、ステップS5にて係数ステップKS＝（K／16の切り上げ値）に切り替わり、また、ステップS6で16ステップ係数設定フラグFr＝１が設定された後、ステップS7に移行する。ステップS7以降は、前述の処理の流れと同様に係数ステップKSに基づいてクロスフェード係数K1，K2が更新される。このようにして決定されたクロスフェード係数K1，K2は、クロスフェード制御部16からそれぞれクロスフェーダ14,15に出力され、クロスフェード処理に用いられる。▲４▼一度、フラグFr＝１に設定されると、データDiが第２の閾値TH−Rより大きい場合にはステップS3で、小さい場合にはステップS4でステップS7の係数更新処理に移行する。▲５▼また一度、フラグFy＝１に設定されると、データDiが第１の閾値TH−Yより大きい場合にはステップS9で、小さい場合にはステップS15でS7の係数更新処理に移行する。▲６▼この過程で係数値Kが０以下になったときは、ステップS12で係数値K＝０、ステップS13で16ステップ係数設定フラグFr＝０および128ステップ係数設定フラグFy＝０が設定され、続くステップS14にてクロスフェード係数K1＝K，K2＝１−Kが設定されてこの係数演算処理が終了する。
【００４０】
なお、この発明は上述した実施例に限定されるものではない。上記実施例では、DACを２系統だけ用いたが、図６に示すように、更に複数のDAC611,612,613,．．．,61nを設けた装置にもこの発明は適用可能である。DSP62は、ディジタルデータDiをそれぞれ1倍、２M-N1倍、…、２M-Nn倍して（但し、１＜２M-N1＜…＜２M-Nn）DAC611〜61nの１つの出力のみを選択して出力し、その他のDACの出力をディジタル減衰させる。DAC612〜61nの出力側にはアナログレベルを再レベルに変換するための減衰器632,633,．．．,63nが設けられ、これらの出力がアナログ加算器64で加算されて出力される。
【００４１】
この場合も、入力されたディジタルデータのレベルが上昇しているときに、いままで選択されていたDAC出力と次に選択されるDAC出力とを第１の速度のクロスフェード処理によって緩やかに切り換え、データのレベル変化の大きさに応じてクロスフェード処理の速度を変えていく。このようにすることにより、遅延量を抑えつつノイズを低減させることができる。
【００４２】
また、以上の説明で用いた（M−N）ビットのシフト量もこれに限らず、任意の値とすることができる。
【００４３】
【発明の効果】
以上述べたように、この発明のD/A変換装置によれば、ゲイン切替時のゲイン不一致によるノイズを防止するために、十分に緩やかな速度のクロスフェードを実行しつつ、遅延手段の遅延量は十分に少なくすることができるので、遅延メモリの容量を削減して装置構成の簡単化及びコストダウンを図ることができると共に、ディジタル入力データの速い変化に対しては、クロスフェードの係数を適応的に変化させることができるので、選択中のディジタルデータのオーバーフローや出力のクリップを防止することができるという効果を奏する。
【図面の簡単な説明】
【図１】  この発明の一実施例に係るD/A変換装置の回路図である。
【図２】  同装置の動作を説明するためのタイミングチャートである。
【図３Ａ】  同装置の動作を更に詳しく説明するためのタイミングチャートである。
【図３Ｂ】同タイミングチャートである。
【図３Ｃ】同タイミングチャートである。
【図４】  同装置のDSP内部のクロスフェード制御部を示すブロック図である。
【図５】  同装置のレベル検出部での係数演算処理プログラムのフローチャートである。
【図６】  この発明の他の実施例に係るD/A変換装置の回路図である。
【符号の説明】
１，２，61…D/A変換器、３，62…DSP、４，64…アナログ加算器、５，65…アナログ減衰回路、６，63…減衰器。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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