(57)【特許請求の範囲】
【請求項１】
シリコン基板と、前記シリコン基板上に形成された誘電体膜と、前記誘電体膜上に形成されたメタル層とで構成されたデカップリングコンデンサを有する半導体集積回路装置であって、前記シリコン基板の抵抗率は１０〜２０ｍΩ−cmであり、前記シリコン基板の表面の全域には前記シリコン基板と同じ導電型で、かつ前記シリコン基板よりも不純物の濃度が高く、前記不純物の析出物を含んだ半導体層が形成されており、前記シリコン基板の裏面には低抵抗メタル層が形成されており、前記誘電体膜は酸化シリコン膜と窒化シリコン膜と酸化シリコン膜の３層膜で構成されていることを特徴とする半導体集積回路装置。
【請求項２】
シリコン基板と、前記シリコン基板上に形成された誘電体膜と、前記誘電体膜上に形成されたメタル層とで構成されたデカップリングコンデンサを有する半導体集積回路装置の製造方法であって、次の工程（ａ）〜（ｇ）を含むことを特徴とする半導体集積回路装置の製造方法。
（ａ）抵抗率が１０〜２０ｍΩ−cmのシリコン基板の表面に前記シリコン基板と同じ導電型で、かつ前記シリコン基板よりも高不純物濃度の半導体層を形成する工程、
（ｂ）前記半導体層上に酸化シリコン膜と窒化シリコン膜と酸化シリコン膜の３層膜からなる誘電体膜を形成する工程、
（ｃ）前記誘電体膜上に堆積したメタル膜をパターニングしてメタル層を形成する工程、
（ｄ）前記シリコン基板上に堆積した絶縁膜をエッチングして、前記シリコン基板に達する第１の接続孔と、前記メタル層に達する第２の接続孔とを形成する工程、
（ｅ）前記第１の接続孔の底部に露出した前記シリコン基板の表面の自然酸化膜と、前記第２の接続孔の底部に露出した前記メタル層の表面の自然酸化膜をスパッタエッチングで除去した後、前記シリコン基板上に高融点金属膜または高融点金属シリサイド膜を堆積する工程、
（ｆ）前記高融点金属膜または高融点金属シリサイド膜上にＡｌ膜を堆積した後、前記Ａｌ膜と、前記高融点金属膜または高融点金属シリサイド膜とをパターニングすることにより、前記第１の接続孔を通じて前記シリコン基板に接続される配線と、前記第２の接続孔を通じて前記メタル層に接続される配線とを形成する工程、
（ｇ）前記シリコン基板の裏面に低抵抗メタル層を形成する工程。
【請求項３】
シリコン基板と、前記シリコン基板上に形成された誘電体膜と、前記誘電体膜上に形成されたメタル層とで構成されたデカップリングコンデンサを有する半導体集積回路装置の製造方法であって、次の工程（ａ）〜（ｉ）を含むことを特徴とする半導体集積回路装置の製造方法。
（ａ）抵抗率が１０〜２０ｍΩ−cmのシリコン基板の表面に前記シリコン基板と同じ導電型で、かつ前記シリコン基板よりも高不純物濃度の半導体層を形成する工程、
（ｂ）前記半導体層上に酸化シリコン膜と窒化シリコン膜と酸化シリコン膜の３層膜からなる誘電体膜を形成する工程、
（ｃ）前記誘電体膜上に堆積した第１のメタル膜および前記誘電体膜をパターニングして前記シリコン基板に達する第１の接続孔を形成する工程、
（ｄ）前記第１の接続孔の底部に露出した前記シリコン基板の表面の自然酸化膜をウェットエッチングまたは低ダメージのドライエッチングで除去した後、前記シリコン基板上に第２のメタル膜を堆積する工程、
（ｅ）前記第２のメタル膜および前記第１のメタル膜をパターニングすることにより、メタル層と、前記第１の接続孔を通じて前記シリコン基板に接続される接続電極とを形成する工程、
（ｆ）前記シリコン基板上に堆積した絶縁膜をエッチングして、前記接続電極に達する第２の接続孔と、前記メタル層に達する第３の接続孔とを形成する工程、
（ｇ）前記第３の接続孔の底部に露出した前記メタル層の表面の自然酸化膜をスパッタエッチングで除去した後、前記シリコン基板上に第３のメタル膜を堆積する工程、
（ｈ）前記第３のメタル膜をパターニングすることにより、前記第２の接続孔を通じて前記接続電極に接続される配線と、前記第３の接続孔を通じて前記メタル層に接続される配線とを形成する工程、
（ｉ）前記シリコン基板の裏面に低抵抗メタル層を形成する工程。
【請求項４】
請求項２または３記載の半導体集積回路装置の製造方法であって、前記シリコン基板上に半導体チップを実装してマルチチップモジュールを形成する工程を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項２または３記載の半導体集積回路装置の製造方法であって、前記シリコン基板の裏面に形成される低抵抗メタル層は、金−シリコン共晶合金またはニッケルシリサイドであることを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項２または３記載の半導体集積回路装置の製造方法であって、前記高不純物濃度の半導体層の厚さを１０〜１０００nmとすることを特徴とする半導体集積回路装置の製造方法。
【請求項７】
シリコン基板と、前記シリコン基板上に形成された誘電体膜と、前記誘電体膜上に形成されたメタル層とで構成されたデカップリングコンデンサを有する半導体ウエハであって、前記シリコン基板の抵抗率は１０〜２０ｍΩ−cmであり、前記シリコン基板の表面の全域には前記シリコン基板と同じ導電型で、かつ前記シリコン基板よりも不純物の濃度が高く、前記不純物の析出物を含んだ半導体層が形成されており、前記半導体ウエハの裏面には低抵抗メタル層が形成されており、前記誘電体膜は酸化シリコン膜と窒化シリコン膜と酸化シリコン膜の３層膜で構成されていることを特徴とする半導体ウエハ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、半導体チップを実装するシリコン（Ｓｉ）基板にデカップリングコンデンサを形成したマルチチップモジュールに適用して有効な技術に関するものである。
【０００２】
【従来の技術】
米国特許第４６７５７１７号には、デカップリングコンデンサや配線を形成したシリコン基板の上に幾つかの半導体チップを実装したマルチチップモジュールが開示されている。
【０００３】
上記マルチチップモジュールのデカップリングコンデンサは、その一方の電極をシリコン基板で構成し、誘電体膜をこのシリコン基板上に形成した熱酸化膜で構成し、もう一方の電極をこの熱酸化膜上に堆積した第１層目のＡｌ（アルミニウム）膜で構成している。また、このデカップリングコンデンサは、２つの電極（シリコン基板およびＡｌ電極）に接続される配線を上層のＡｌ配線で構成している。
【０００４】
上記従来技術は、デカップリングコンデンサの一方の電極をシリコン基板で構成するので、不純物濃度の高い低抵抗シリコン基板を使用している。具体的には、単結晶シリコンの引き上げ時にＡｓ（ヒ素）を高濃度にドープした抵抗率１〜１０ｍΩ−cmのシリコン基板を使用し、さらに基板抵抗を下げるためにこのシリコン基板の裏面にＡｌ膜を形成している。
【０００５】
【発明が解決しようとする課題】
本発明者の検討によれば、前記従来技術には次のような問題がある。
【０００６】
（１）デカップリングコンデンサの一方の電極を構成するシリコン基板の抵抗率を１〜１０ｍΩ−cmまで低くするためにはシリコン基板中にヒ素を固溶限界までドープしなければならないが、これは技術的に難しく、シリコン基板の製造コストが非常に高くなってしまう。また、ヒ素を高濃度にドープしたシリコン基板の表面に熱酸化膜（誘電体膜）を形成すると、この熱酸化膜中にヒ素の析出によるピンホールが発生し易くなり、デカップリングコンデンサの耐圧が低下する。
【０００７】
（２）通常、シリコン基板にＡｌ配線を接続する場合は、まずシリコン基板上の絶縁膜に接続孔（コンタクトホール）を形成してシリコン基板を露出させた後、接続抵抗を下げるために接続孔の底部に露出したシリコン基板の表面の自然酸化膜をフッ酸系のエッチング液で除去し、次いでスパッタ法で堆積したＡｌ膜をパターニングしてＡｌ配線を形成する。
【０００８】
一方、上下層のＡｌ配線間を接続するには、下層のＡｌ配線を覆う絶縁膜に接続孔を形成してＡｌ配線を露出させた後、接続抵抗を下げるために接続孔の底部に露出したＡｌ配線の表面の自然酸化膜をスパッタエッチングで除去し、次いでスパッタ法で堆積したＡｌ膜をパターニングして上層のＡｌ配線を形成する。
【０００９】
従って、前述したデカップリングコンデンサの一方の電極であるシリコン基板と、もう一方の電極（第１層目のＡｌ膜で形成した電極）とに同一工程でＡｌ配線を接続しようとすると、いずれか一方の電極とＡｌ配線の接続抵抗が高くなってしまう。すなわち、シリコン基板上の絶縁膜とＡｌ電極上の絶縁膜に同時に接続孔を形成した後、Ａｌ電極の表面の自然酸化膜をスパッタエッチングで除去すると、もう一方の電極であるシリコン基板の表面もスパッタエッチングされるために基板に欠陥が発生し、シリコン基板とＡｌ配線の接続抵抗が高くなる。しかし、このスパッタエッチングを行わないと、Ａｌ電極の表面の自然酸化膜が除去されないので、Ａｌ電極とＡｌ配線の接続抵抗が高くなる。
【００１０】
本発明の目的は、半導体チップを実装するシリコン基板にデカップリングコンデンサを形成したマルチチップモジュールの製造コストを低減することのできる技術を提供することにある。
【００１１】
本発明の他の目的は、半導体チップを実装するシリコン基板にデカップリングコンデンサを形成したマルチチップモジュールの信頼性、製造歩留りを向上させることのできる技術を提供することにある。
【００１２】
本発明の他の目的は、シリコン基板に形成されるデカップリングコンデンサの高速応答性を向上させることのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を説明すれば、以下の通りである。
【００１５】
（１）本発明の半導体集積回路装置は、シリコン基板と、前記シリコン基板上に形成された誘電体膜と、前記誘電体膜上に形成されたメタル層とで構成されたデカップリングコンデンサを有し、前記シリコン基板の抵抗率は１０〜２０ｍΩ−cm程度であり、前記シリコン基板の表面には前記シリコン基板と同じ導電型で、かつ前記シリコン基板よりも高不純物濃度の半導体層が形成されており、前記シリコン基板の裏面には低抵抗メタル層が形成されており、前記誘電体膜は酸化シリコン膜と窒化シリコン膜と酸化シリコン膜の３層膜で構成されているものである。
【００１６】
（２）本発明の半導体集積回路装置の製造方法は、
（ａ）抵抗率が１０〜２０ｍΩ−cm程度のシリコン基板の表面に前記シリコン基板と同じ導電型で、かつ前記シリコン基板よりも高不純物濃度の半導体層を形成する工程、
（ｂ）前記半導体層上に酸化シリコン膜と窒化シリコン膜と酸化シリコン膜の３層膜からなる誘電体膜を形成する工程、
（ｃ）前記誘電体膜上に堆積したメタル膜をパターニングしてメタル層を形成する工程、
（ｄ）前記シリコン基板上に堆積した絶縁膜をエッチングして、前記シリコン基板に達する第１の接続孔と、前記メタル層に達する第２の接続孔とを形成する工程、
（ｅ）前記第１の接続孔の底部に露出した前記シリコン基板の表面の自然酸化膜と、前記第２の接続孔の底部に露出した前記メタル層の表面の自然酸化膜をスパッタエッチングで除去した後、前記シリコン基板上に高融点金属膜または高融点金属シリサイド膜を堆積する工程、
（ｆ）前記高融点金属膜または高融点金属シリサイド膜上にＡｌ膜を堆積した後、前記Ａｌ膜と、前記高融点金属膜または高融点金属シリサイド膜とをパターニングすることにより、前記第１の接続孔を通じて前記シリコン基板に接続される配線と、前記第２の接続孔を通じて前記メタル層に接続される配線とを形成する工程、
（ｇ）前記シリコン基板の裏面に低抵抗メタル層を形成する工程、
とを含むものである。
【００１７】
（３）本発明の半導体集積回路装置の製造方法は、
（ａ）抵抗率が１０〜２０ｍΩ−cm程度のシリコン基板の表面に前記シリコン基板と同じ導電型で、かつ前記シリコン基板よりも高不純物濃度の半導体層を形成する工程、
（ｂ）前記半導体層上に酸化シリコン膜と窒化シリコン膜と酸化シリコン膜の３層膜からなる誘電体膜を形成する工程、
（ｃ）前記誘電体膜上に堆積した第１のメタル膜および前記誘電体膜をパターニングして前記シリコン基板に達する第１の接続孔を形成する工程、
（ｄ）前記第１の接続孔の底部に露出した前記シリコン基板の表面の自然酸化膜をウェットエッチングまたは低ダメージのドライエッチングで除去した後、前記シリコン基板上に第２のメタル膜を堆積する工程、
（ｅ）前記第２のメタル膜および前記第１のメタル膜をパターニングすることにより、メタル層と、前記第１の接続孔を通じて前記シリコン基板に接続される接続電極とを形成する工程、
（ｆ）前記シリコン基板上に堆積した絶縁膜をエッチングして、前記接続電極に達する第２の接続孔と、前記メタル層に達する第３の接続孔とを形成する工程、
（ｇ）前記第３の接続孔の底部に露出した前記メタル層の表面の自然酸化膜をスパッタエッチングで除去した後、前記シリコン基板上に第３のメタル膜を堆積する工程、
（ｈ）前記第３のメタル膜をパターニングすることにより、前記第２の接続孔を通じて前記接続電極に接続される配線と、前記第３の接続孔を通じて前記メタル層に接続される配線とを形成する工程、
（ｉ）前記シリコン基板の裏面に低抵抗メタル層を形成する工程、
とを含むものである。
【００１８】
【作用】
（１）シリコン基板とこのシリコン基板に接続されるメタル配線の接続抵抗は、図１９に示すようにシリコン基板の表面の不純物濃度に強く依存する。従って、抵抗率が１０〜２０ｍΩ−cm程度シリコン基板を使用したのでは、図２０に示すように、その不純物濃度が５×１０19／cm2 程度となる。そのため、例えばメタル配線としてＡｌを使った場合の接続抵抗は、図１９に示すように、１×１０-3Ω−cm2 と高くなってしまい、高速動作性能が得られなくなる。
【００１９】
しかし、シリコン基板の表面に前記シリコン基板と同じ導電型で、かつ前記シリコン基板よりも高不純物濃度の半導体層を形成し、例えばその不純物濃度を１×１０20／cm2 程度以上とすることにより、シリコン基板とメタル配線の接続抵抗を５×１０-6Ω−cm2 以下にできるため、速動作性能が得られる。また、シリコン基板上に形成するデカップリングコンデンサの誘電体層を酸化シリコン膜と窒化シリコン膜の３層構造とすることにより、万一、シリコン基板表面の高濃度不純物の析出によって、酸化シリコン膜にピンホールが発生したとしても、窒化シリコン膜がピンホールを覆う構造となるため、耐圧の低下が起こらない。
【００２０】
また、抵抗率が１０〜２０ｍΩ−cm程度のシリコン基板１は、ヒ素を固溶限界までドープする抵抗率１〜１０ｍΩ−cm程度のシリコン基板に比べて製造が容易なため、安価に入手することができる。
【００２１】
（２）上記した手段（２）によれば、接続孔の底部の自然酸化膜をスパッタエッチングで除去した後、シリコン基板上に高融点金属膜または高融点金属シリサイド膜を堆積し、さらにその上にＡｌ膜を堆積すると、その後の熱処理またはプロセス中の加熱によって高融点金属（シリサイド）とＡｌとが反応し、これによって接続孔内のＡｌとシリコンとのアロイ反応が促進されるようになる。この結果、自然酸化膜を除去するためのスパッタエッチングで接続孔の底部のシリコン基板の表面に生じた欠陥層が除去される。
【００２２】
（３）上記した手段（３）によれば、第３の接続孔の底部に露出したメタル層の表面の自然酸化膜をスパッタエッチングで除去する際、シリコン基板の表面が接続電極で覆われているため、シリコン基板の表面に欠陥層が生じることはない。
【００２３】
【実施例】
以下、本発明の実施例を図面に基づいて詳細に説明する。
【００２４】
（実施例１）
本実施例のマルチチップモジュールを形成するには、まず、図１に示すようなシリコン基板（ウエハ）１を用意する。このシリコン基板１は、単結晶シリコンの引き上げ時にアンチモン（Ｓｂ）、ヒ素、リン（Ｐ）などのｎ型不純物を１０18〜１０19／cm2 程度ドープしたもので、その抵抗率は１０〜２０ｍΩ−cm程度である。この程度の抵抗率のシリコン基板１は、ヒ素を固溶限界までドープする抵抗率１〜１０ｍΩ−cm程度のシリコン基板に比べて製造が容易なため、安価に入手することができる。
【００２５】
次に、図２に示すように、後に形成されるデカップリングコンデンサの一方の電極となるシリコン基板１とＡｌ配線との接続抵抗を下げるために、シリコン基板１の表面に基板と同じ導電型の不純物（ヒ素、リンなど）をイオン注入法あるいはリン処理で１０20／cm2 程度ドープすることによりｎ+ 半導体層２を形成する。このｎ+ 半導体層２の厚さは、１０〜１０００nm程度とする。
【００２６】
次に、図３に示すように、ｎ+ 半導体層２の上にデカップリングコンデンサの誘電体膜３を形成する。この誘電体膜３は、シリコン基板１を熱処理してｎ+ 半導体層２の表面に形成した熱酸化膜と、この熱酸化膜上にＣＶＤ法で堆積した窒化シリコン膜と、シリコン基板１を再度熱処理して窒化シリコン膜の表面に形成した酸化シリコン膜の３層膜で構成する。デカップリングコンデンサの誘電体膜３をこの３層膜で構成することにより、万一、ｎ+ 半導体層２中の不純物の析出によって熱酸化膜中にピンホールが発生した場合でも、窒化シリコン膜がピンホールを覆う構造となるために、耐圧の大きい誘電体膜３が得られる。
【００２７】
次に、図４に示すように、誘電体膜３の上にスパッタ法で膜厚0.２μm 程度のＡｌ膜４Ａを堆積した後、図５に示すように、フォトレジスト５をマスクにしたエッチングでＡｌ膜４Ａをパターニングすることにより、デカップリングコンデンサのＡｌ電極４を形成する。Ａｌ膜４Ａのエッチングは、塩素系ガスを用いたドライエッチングまたはリン酸を主成分とするウェットエッチング液を用いて行う。以上により、シリコン基板１と誘電体膜３とＡｌ電極４とからなるデカップリングコンデンサが略完成する。
【００２８】
次に、フォトレジスト５を除去した後、図６に示すように、プラズマＣＶＤ法などを用いて窒化シリコン膜６と酸化シリコン膜７を堆積する。窒化シリコン膜６は、膜厚0.５μm 程度で堆積する。酸化シリコン膜７は、シリコン基板１と上層の電源配線との間の寄生容量を低減するために、厚い膜厚（５〜１０μm 程度）で堆積する。
【００２９】
次に、図７に示すように、フォトレジスト８をマスクにしたエッチングで酸化シリコン膜７、窒化シリコン膜６、誘電体膜３をパターニングすることにより、シリコン基板１（ｎ+ 半導体層２）に達する接続孔９ａとＡｌ電極４に達する接続孔９ｂとを同時に形成する。接続孔９ａ、９ｂは、配線のカバレージを良くするためにドライエッチングとウェットエッチングとを併用し、断面がテーパ状となるように開孔する。窒化シリコン膜６は、酸化シリコン膜７をフッ酸でウェットエッチングする際のエッチングストッパとして機能する。
【００３０】
次に、フォトレジスト８を除去した後、接続孔９ａ、９ｂのそれぞれの底部の自然酸化膜をスパッタエッチングで除去し、続いて図８に示すように、スパッタ法で高融点金属膜（例えばＴｉ膜）１０とＡｌ膜１１とを堆積する。このように、Ａｌ膜１１の下層に高融点金属膜１０を堆積すると、その後の熱処理またはプロセス中の加熱によって高融点金属とＡｌとが反応し、これによって接続孔９ａ内のＡｌ（Ａｌ膜１１）とシリコン（シリコン基板１）とのアロイ反応が促進されるようになる。この結果、前述した自然酸化膜を除去するためのスパッタエッチングで接続孔９ａ内のシリコン基板１の表面に生じた欠陥層が除去される。なお、高融点金属膜１０に代えて、高融点金属シリサイド膜を使用した場合でも同様の効果が得られる。
【００３１】
次に、図９に示すように、フォトレジスト１２をマスクにしたエッチングでＡｌ膜１１と高融点金属膜１０をパターニングすることにより、デカップリングコンデンサの一方の電極（シリコン基板１）に接続される配線１３ａと、もう一方の電極（Ａｌ電極４）に接続される配線１３ｂを形成する。
【００３２】
次に、フォトレジスト１２を除去した後、図１０に示すように、絶縁膜１４の堆積、接続孔１５の形成、Ａｌ配線１６の形成、パッシベーション膜１７の堆積、パッド１８の形成を順次行い、最後に、シリコン基板１を低抵抗化するためにその裏面に低抵抗メタル層１９を形成することにより、マルチチップモジュール用のシリコン基板１が完成する。絶縁膜１４とパッシベーション膜１７は、酸化シリコン膜または酸化シリコン膜と窒化シリコン膜との積層膜などで構成する。低抵抗メタル層１９は、スパッタ法で堆積した金（Ａｕ）膜とシリコン基板１とを熱反応させて形成したＡｕ−Ｓｉ共晶合金や、スパッタ法で堆積したニッケルシリサイド（ＮｉＳｉX ) のような高融点金属シリサイドなどで構成する。
【００３３】
その後、図１１に示すように、各種ＬＳＩを形成した半導体チップ２０ａ〜２０ｄのバンプ電極２１をシリコン基板１のパッド１８上に接続することにより、本実施例のマルチチップモジュールが得られる。半導体チップ２０ａ〜２０ｄとシリコン基板１のパッド１８との接続は、ワイヤボンディング方式で行うこともできる。
【００３４】
（実施例２）
本実施例のマルチチップモジュールを形成するには、まず、図１２に示すように、シリコン基板１の表面にｎ+ 半導体層２を形成した後、ｎ+ 半導体層２の上にデカップリングコンデンサの誘電体膜３を形成する。ここまでの工程は前記実施例１と同じである。
【００３５】
次に、図１３に示すように、誘電体膜３の上にスパッタ法でＡｌ膜２４Ａを堆積した後、図１４に示すように、フォトレジスト２２をマスクにしたエッチングでＡｌ膜２４Ａとその下層の誘電体膜３をパターニングすることにより、シリコン基板１に達する接続孔２３を形成する。誘電体膜３の一部を構成する窒化シリコン膜のエッチングは、ＣＦ4 またはＣＨＦ3 などのガスを用いたドライエッチングで行う。その際、窒化シリコン膜に比べて酸化シリコン膜のエッチングが遅くなるような条件を選択して下地の熱酸化膜がエッチングされないようにし、下地の熱酸化膜はフッ酸系のエッチング液を用いてウェットエッチングする。このようにすると、熱酸化膜を除去した後に露出するシリコン基板１（ｎ+ 半導体層２）にダメージが加わることがない。なお、シリコン基板１にダメージを与えない条件であれば、ドライエッチングで熱酸化膜を除去してもよい。
【００３６】
次に、フォトレジスト２２を除去した後、図１５に示すように、スパッタ法でＡｌ膜２４Ｂを堆積し、続いて図１６に示すように、フォトレジスト２５をマスクにしたエッチングでＡｌ膜２４Ｂとその下層のＡｌ膜２４Ａをパターニングすることにより、デカップリングコンデンサのＡｌ電極２４を形成すると共に、前記接続孔２３を通じてシリコン基板１（ｎ+ 半導体層２）に接続される接続配線２６を形成する。
【００３７】
次に、図１７に示すように、プラズマＣＶＤ法などを用いて窒化シリコン膜６と酸化シリコン膜７とを堆積した後、フォトレジスト２７をマスクにしたエッチングで酸化シリコン膜７、窒化シリコン膜６をパターニングすることにより、接続配線２６に達する接続孔２８ａとＡｌ電極２４に達する接続孔２８ｂとを同時に形成する。酸化シリコン膜７のエッチングは、フッ酸−フッ化アンモニウム−氷酢酸の混合液を用いたウェットエッチングで行い、窒化シリコン膜６のエッチングは、ＣＦ4 またはＣＨＦ3 などのガスを用いたドライエッチングで行う。
【００３８】
次に、フォトレジスト２７を除去した後、接続孔２８ａの底部に露出した接続配線２６（Ａｌ膜２４Ｂ）の表面の自然酸化膜、および接続孔２８ｂの底部に露出したＡｌ電極２４（Ａｌ膜２４Ｂ）の表面の自然酸化膜をスパッタエッチングで除去する。このとき、デカップリングコンデンサの一方の電極を構成するシリコン基板１（ｎ+ 半導体層２）の表面は接続配線２６で覆われているので、スパッタエッチングによるダメージを受けることはない。
【００３９】
次に、図１８に示すように、スパッタ法で堆積したＡｌ膜をパターニングして接続配線２６に接続される配線２９ａとＡｌ電極２４に接続される配線２９ｂとを形成した後、前記実施例１と同様、絶縁膜１４の堆積、接続孔１５の形成、Ａｌ配線１６の形成、パッシベーション膜１７の堆積、パッド１８の形成を順次行い、最後に、シリコン基板１を低抵抗化するためにその裏面に低抵抗メタル層１９を形成することにより、マルチチップモジュール用のシリコン基板１が完成する。
【００４０】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４１】
前記実施例では、デカップリングコンデンサの一方の電極をＡｌで構成したが、高融点金属やそのシリサイドなどで構成してもよい。
【００４２】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００４３】
（１）本発明によれば、半導体チップを実装するシリコン基板にデカップリングコンデンサを形成したマルチチップモジュールの製造コストを低減することができる。
【００４４】
（２）本発明によれば、半導体チップを実装するシリコン基板にデカップリングコンデンサを形成したマルチチップモジュールの信頼性、製造歩留りを向上させることができる。
【００４５】
（３）本発明によれば、シリコン基板に形成されるデカップリングコンデンサの高速応答性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施例１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の実施例１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の実施例１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の実施例１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の実施例１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の実施例１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の実施例１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施例１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の実施例１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施例１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施例１である半導体集積回路装置の製造方法を示す半導体基板の断面図である。
【図１２】本発明の実施例２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施例２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施例２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施例２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施例２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の実施例２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の実施例２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１９】シリコン基板の表面の不純物濃度とメタル配線の接続抵抗との関係を示すグラフである。
【図２０】シリコン基板中の不純物濃度と抵抗率の関係を示すグラフである。
【符号の説明】
１  シリコン基板
２  ｎ+ 半導体層
３  誘電体膜
４Ａ  Ａｌ膜
４Ｂ  Ａｌ膜
４  Ａｌ電極
５  フォトレジスト
６  窒化シリコン膜
７  酸化シリコン膜
８  フォトレジスト
９ａ  接続孔
９ｂ  接続孔
１０  高融点金属膜
１１  Ａｌ膜
１２  フォトレジスト
１３ａ  接続孔
１３ｂ  接続孔
１４  絶縁膜
１５  接続孔
１６  Ａｌ配線
１７  パッシベーション膜
１８  パッド
１９  低抵抗メタル層
２０ａ〜２０ｄ  半導体チップ
２１  バンプ電極
２２  フォトレジスト
２３  接続孔
２４Ａ  Ａｌ膜
２４Ｂ  Ａｌ膜
２４  Ａｌ電極
２５  フォトレジスト
２６  接続配線
２７  フォトレジスト
２８ａ  接続孔
２８ｂ  接続孔
２９ａ  接続孔
２９ｂ  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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