(57)【特許請求の範囲】
【請求項１】
アナログ電圧をＮビットのディジタル信号に変換するアナログ／ディジタルコンバータであって、
（２N−１）の比較手段と、
上限電圧と下限電圧の差電圧を（２N）以上の区間に分割して、前記上限電圧と下限電圧を含む（２N＋１）以上の参照電圧を出力する参照電圧出力手段と、
較正モード時に、前記（２N−１）の比較手段のすべての一方の入力端子にランプ状電圧を出力する較正電圧出力手段と、
前記各比較手段の出力を受け取って、当該比較手段の出力が反転するまでの反転時間を計時する反転時間計時手段と、
較正モード時に、前記反転時間計時手段により計時された前記各比較手段の反転時間に応じて、当該比較手段の他の一方の端子に印加される電圧を前記参照電圧出力手段から出力される（２N＋１）以上の参照電圧の中から選択する較正手段と、
測定モード時に、前記較正手段で選択された参照電圧を前記（２N−１）の比較手段の他の一方の端子に印加する参照電圧印加手段を具備するアナログ／ディジタルコンバータ。
【請求項２】
前記較正手段が、
前記参照電圧出力手段から出力される（２N＋１）以上の参照電圧から予め定められたひとつの電圧を選択して、前記（２N−１）の比較手段のそれぞれの他の一方の端子に印加する参照電圧選択手段と、
前記較正電圧出力手段の出力電圧が前記下限電圧以上かつ前記上限電圧以下の所定範囲にあることを検出する較正電圧範囲検出手段と、
前記較正電圧出力手段の出力電圧が前記較正電圧範囲検出手段により前記所定範囲にある間に、前記（２N−１）の比較手段の出力を見て前記（２N−１）の比較手段の出力の反転が検出されたときは、前記較正電圧出力手段の出力電圧が前記下限電圧以上となってから前記（２N−１）の比較手段の出力が反転するまでの反転時間を計時する前記反転時間計時手段と、
前記較正電圧出力手段の出力電圧が前記較正電圧範囲検出手段により前記上限電圧以上となったことが検出された後に前記反転時間計時手段で計時された反転時間を反転電圧に換算する換算手段と、
前記換算手段により換算された反転電圧と前記参照電圧選択手段により選択されて前記（２N−１）の比較手段のそれぞれの他の一方の端子に印加された参照電圧の差電圧が予め定められた閾値以上であるときは、前記（２N−１）の比較手段の他の一方の端子に印加される電圧を前記参照電圧出力手段の（２N＋１）以上の参照電圧の中から再選択する参照電圧再選択手段を具備する請求項１に記載のアナログ／ディジタルコンバータ。
【請求項３】
前記参照電圧出力手段が、
前記上限基準電圧と前記下限基準電圧の差電圧を（２N）以上の予め定められた比率に分割した電圧を出力する請求項１又は２に記載のアナログ／ディジタルコンバータ。
【請求項４】
前記参照電圧出力手段が、
前記上限基準電圧と前記下限基準電圧の差電圧を（２N）以上に等分するものである請求項１又は２に記載のアナログ／ディジタルコンバータ。
【請求項５】
前記較正電圧範囲検出手段が、
集積回路中に、前記（２N−１）の比較手段の物理的寸法より大きい物理的寸法で形成される請求項２に記載のアナログ／ディジタルコンバータ。
【請求項６】
前記較正電圧範囲検出手段が、
集積回路中に、前記（２N−１）の比較手段と同じ物理的寸法で形成され、同一入力信号が入力される複数の第二の比較手段と、
前記複数の第二の比較手段の出力の多数決値を演算する多数決値演算手段を具備する請求項２に記載のアナログ／ディジタルコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はアナログ／ディジタルコンバータに係り、特に、低電力消費、高変換精度かつ高速動作のアナログ／ディジタルコンバータに関する。
【０００２】
【従来の技術】
アナログ／ディジタルコンバータ（以下Ａ／Ｄと略記する）は、アナログ信号をディジタル信号に変換するために各分野において広く使用されている。
【０００３】
Ａ／Ｄには様々な形式が存在するが、高速動作型としてはフラッシュ型が適用されることが一般的である。
【０００４】
即ち上限電圧ＶTと下限電圧ＶBの間にある入力電圧ＶiをＮビットのディジタル信号に変換するフラッシュ型Ａ／Ｄにあっては、上限電圧ＶTと下限電圧ＶBの間にＭ＝２N分割するＭ個の分割抵抗Ｒ1〜ＲMが直列接続された参照電圧出力回路が適用される。
【０００５】
（Ｍ−１）個の電圧分割点は、（Ｍ−１）個のコンパレータＣ１〜ＣＭ−１の一方の端子（例えば負入力端子）に接続される。コンパレータＣ１〜ＣＭ−１の他の一方の端子（例えば正入力端子）は共通に接続されるが、この共通端子には入力電圧Ｖｉが印加される。
【０００６】
即ち入力電圧Ｖｉが、ＶＢ＋（ＶＴ−ＶＢ）／Ｍより大であり、ＶＢ＋２（ＶＴ−ＶＢ）／Ｍ以下であるときは、最も下限電圧ＶＢ側に配置されるコンパレータＣ１だけが反転し、他のコンパレータＣ２〜ＣＭ−１は非反転状態を維持する。
【０００７】
一般に、入力電圧ＶｉがＶＢ＋（ＶＴ−ＶＢ）×（ｍ−１）／Ｍより大であり、ＶＢ＋（ＶＴ−ＶＢ）×ｍ／Ｍ以下であるときは、下限電圧ＶＢ側のコンパレータＣ１〜Ｃｍ−１が反転し、残りのコンパレータＣｍ〜ＣＭ−１は非反転状態を維持する（ただし、ｍ＝１、２…Ｍ）。
【０００８】
そして、コンパレータＣ１〜ＣＭ−１の出力はエンコーダＥＮに接続され、（Ｍ−１）個のコンパレータの出力はＮビットのディジタル信号に符号化して出力される。
【０００９】
上記のフラッシュ型Ａ／Ｄの各構成要素は集積回路内に作り込まれるが、Ｍ個の分割抵抗の抵抗値及び（Ｍ−１）個のコンパレータのオフセットにバラツキが生じ、変換精度が低下することは回避できない。
【００１０】
図２はコンパレータの動作特性説明図であって、横軸には正入力端子に印加される入力電圧Ｖｉと負入力端子に印加される分割電圧との差電圧であり、縦軸にはコンパレータの出力をとる。
【００１１】
コンパレータは本来差電圧が零ボルトで出力が反転するように製造されるが、集積回路製造時のバラツキにより反転電圧が零ボルトから偏倚する場合もあり得るが、この偏倚をオフセットという。
【００１２】
そして、オフセットのバラツキに起因する変換精度の低下を防止するために、コンパレータＣ１〜ＣＭ−１のそれぞれに対して複数（例えば３）個のコンパレータを作り込んでおき、検査あるいは較正過程において最もオフセットの少ないコンパレータを選択して変換を実行する技術が提案されている。
【００１３】
しかし、複数個のコンパレータを作り込んだとしても、オフセットが零ボルトであるコンパレータが存在することは保証されず、変換精度の改善には限界がある。
【００１４】
そこで、変換精度を向上するためにＭ個の分割抵抗Ｒ１〜ＲＭのそれぞれを複数の抵抗に分割し、検査あるいは較正過程においてコンパレータに参照電圧を供給する分割位置を選択して、コンパレータのオフセットを最小とする技術も提案されている（特開平１０−６５５４２号公報参照）。
【００１５】
図３は上記技術を適用した従来のＡ／Ｄの構成図であって、分割抵抗Ｒ１及びＲＭは二つの抵抗に、分割抵抗Ｒ２〜ＲＭ−１は３つの抵抗に分割されている。そして、各コンパレータＣ１〜ＣＭ−１の一方の端子にはスイッチを介して隣接する３つの抵抗と接続される。
【００１６】
一方上限電圧ＶＴと下限電圧ＶＢを含むＭ＋１個の基準電圧はスイッチを介して入力電圧端子にフィードバックされている。そして、エンコーダＥＮの出力はスイッチ制御回路ＳＣに導かれ、スイッチ制御回路ＳＣは分割抵抗とコンパレータの間に設置されたスイッチ及び分割抵抗を入力電圧端子にフィードバックするスイッチの開閉を制御する。
【００１７】
そして、較正モード時には分割電圧の一つを入力電圧端子にフィードバックするとともに、対応するコンパレータが予め定められた基準参照電圧で反転するようにコンパレータに接続する分割抵抗を選択する。
【００１８】
【発明が解決しようとする課題】
しかしながら、上記構成のＡ／Ｄにあっては以下の課題を生じる。
（１）コンパレータごとに接続点を選択する必要があるため、Ａ／Ｄのビット数が増加した場合には接続点を選択するために時間を要する。
【００１９】
さらに、スイッチを切り替えてからコンパレータの出力が安定するまでに時間を考慮する必要があるので接続点選択に要する時間はさらに長くなる。
（２）Ａ／Ｄの電力消費量を低減するために電源電圧を低電圧化すると、接続点を決定できない場合も生じ得る。
【００２０】
即ち、低電圧化した場合には上限電圧ＶＴと下限電圧ＶＢの差電圧も小となるため、入力電圧のダイナミックレンジも小となる。これに対してコンパレータのオフセットは集積回路の製造方法によって定まるため、オフセットは相対的に大となる。
【００２１】
しかしながら、上記構成のＡ／Ｄにあっては、接続点を、基準接続点を中心とする限られた範囲（実施例にあっては基準接続分割点及びその上下の２分割点）から決定しなければならないため、オフセットが大きい場合には接続点を変更してもオフセットを修正できない場合が生じ得る。
【００２２】
例えば上限電圧ＶＴと下限電圧ＶＢの差電圧をＶｄ、ディジタル出力のビット数をＮとすると、最小量子化ビット（ＬＳＢ）に相当する電圧は（Ｖｄ／２Ｎ）となる。
【００２３】
コンパレータを集積回路中に形成した場合にはオフセットは最大４０ミリボルトとなるおそれもある。しかし、上記構成のＡ／Ｄにあってはオフセットを調整可能な範囲は１ＬＳＢ、即ち４０ｍＶとなるので、電源電圧は４０×２Ｎミリボルト以上でなければならない。
【００２４】
例えばＮ＝６の場合には、電源電圧は４０×６４＝２５６０ミリボルト＝２．５６ボルト以上とすることが必要であり、電源電圧を１ボルトとするＡ／Ｄは作成できないこととなる。
（３）さらに上記構成のＡ／Ｄではコンパレータの出力をエンコーダＥＮで符号化した結果に基づいて接続分割点を制御するため、コンパレータの動作順序の狂いを検出することができない。
【００２５】
即ち、本来フラッシュ型Ａ／Ｄではコンパレータは入力電圧の変化に伴って順次反転しなければならないが、オフセットにより反転順序が狂うことがある。例えば入力電圧が漸次上昇しているときには、コンパレータＣｍ−１→コンパレータＣｍ→コンパレータＣｍ＋１の順に反転すべきであるが、コンパレータＣｍのオフセットが大きい場合にはコンパレータＣｍは反転せずコンパレータＣｍ−１→コンパレータＣｍ＋１の順序で反転することがある。
【００２６】
しかし、上記構成のＡ／Ｄではコンパレータの出力を符号化して接続分割点を切り替えるため反転順序の狂いを正しく認識できない場合が生じ、その結果変換精度が悪化することとなる。
【００２７】
本発明は上記課題に鑑みなされたものであって、低電力消費、高変換精度かつ高速動作のアナログ／ディジタルコンバータを提供することを目的とする。
【００２８】
【課題を解決するための手段】
第１の発明に係るＡ／Ｄは、アナログ電圧をＮビットのディジタル信号に変換するアナログ／ディジタルコンバータであって、（２N−１）の比較手段と、上限電圧と下限電圧の差電圧を（２N）以上の区間に分割して前記上限電圧と下限電圧を含む（２N＋１）以上の参照電圧を出力する参照電圧出力手段と、較正モード時に（２N−１）の比較手段のすべての一方の入力端子にランプ状電圧を出力する較正電圧出力手段と、前記各比較手段の出力を受け取って、当該比較手段の出力が反転するまでの反転時間を計時する反転時間計時手段と、較正モード時に、前記反転時間計時手段により計時された前記各比較手段の反転時間に応じて、当該比較手段の他の一方の端子に印加される電圧を前記参照電圧出力手段から出力される（２N＋１）以上の参照電圧の中から選択する較正手段と、測定モード時に較正手段で選択された参照電圧を（２N−１）の比較手段の他の一方の端子に印加する参照電圧印加手段を具備する。
【００２９】
本発明にあっては、ランプ状の較正電圧を比較手段に印加することによって比較手段のオフセットを所定閾値以内とする参照電圧が選択される。
【００３０】
第２の発明に係るＡ／Ｄは、較正手段が、参照電圧出力手段から出力される（２N＋１）以上の参照電圧から予め定められたひとつの電圧を選択して、（２N−１）の比較手段のそれぞれの他の一方の端子に印加する参照電圧選択手段と、較正電圧出力手段の出力電圧が下限電圧以上かつ上限電圧以下の所定範囲にあることを検出する較正電圧範囲検出手段と、較正電圧出力手段の出力電圧が較正電圧範囲検出手段により所定範囲にある間に、（２N−１）の比較手段の出力を見て（２N−１）の比較手段の出力の反転が検出されたときは、較正電圧出力手段の出力電圧が下限電圧以上となってから（２N−１）の比較手段の出力が反転するまでの反転時間を計時する反転時間計時手段と、較正電圧出力手段の出力電圧が較正電圧範囲検出手段により上限電圧以上となったことが検出された後に反転時間計時手段で計時された反転時間を反転電圧に換算する換算手段と、換算手段により換算された反転電圧と参照電圧選択手段により選択されて（２N−１）の比較手段のそれぞれの他の一方の端子に印加された参照電圧の差電圧が予め定められた閾値以上であるときは、（２N−１）の比較手段の他の一方の端子に印加される電圧を参照電圧出力手段の（２N＋１）以上の参照電圧の中から再選択する参照電圧再選択手段を具備する。
【００３１】
本発明にあっては、予め定められた参照電圧が比較手段の他の一方の端子に印加された状態でランプ状の較正電圧を印加して比較手段の反転時間を計時し、この計時結果に基づいて比較手段の他の一方の端子に印加される参照電圧が再選択される。
【００３２】
第３の発明に係るＡ／Ｄは、参照電圧出力手段が、上限基準電圧と下限基準電圧の差電圧を（２Ｎ）以上の予め定められた比率に分割した電圧を出力する。
【００３３】
本発明にあっては、Ａ／Ｄの変換特性が予め定められた特性となるように参照電圧出力手段の出力電圧が設定される。
【００３４】
第４の発明に係るＡ／Ｄは、参照電圧出力手段が、上限基準電圧と下限基準電圧の差電圧を（２Ｎ）以上に等分するものである。
【００３５】
本発明にあっては、Ａ／Ｄの変換特性が線形となるように参照電圧出力手段の出力電圧が設定される。
【００３６】
第５の発明に係るＡ／Ｄは、較正電圧範囲検出手段が、集積回路中に（２Ｎ−１）の比較手段の物理的寸法より大きい物理的寸法で形成される。
【００３７】
本発明にあっては、較正電圧範囲検出手段に適用されるコンパレータは比較手段のコンパレータよりも大きく形成される。
【００３８】
第６の発明に係るＡ／Ｄは、基準電圧比較手段が、集積回路中に（２Ｎ−１）の比較手段と同じ物理的寸法で形成され同一入力信号が入力される複数の第二の比較手段と、複数の第二の比較手段の出力の多数決値を演算する多数決値演算手段を具備する。
【００３９】
本発明にあっては、較正電圧範囲検出手段は比較手段のコンパレータと同じ大きさに形成された複数個のコンパレータの多数決値によって決定される。
【００４０】
【発明の実施の形態】
図４は本発明に係るＡ／Ｄの基本構成図であって、上限電圧コンパレータＴＣ、下限電圧コンパレータＢＣ、Ａ／Ｄの出力ビット数をＮビット、Ｍ＝２Ｎとしたときに（Ｍ−１）個のコンパレータＣ１、Ｃ２…ＣＭ−１、各コンパレータに対応して設けられるスイッチ回路Ｓ１、Ｓ２…ＳＭ−１、参照電圧出力回路Ｒ、スイープジェネレータＳＧ、コントローラＣＯ、タイマＴＭ、エンコーダＥＮ及びモード切り替えスイッチＭＳから構成される。
【００４１】
まず、モード切り替えスイッチＭＳは電圧測定モードと較正モードの切り替えを行う機能を有し、（Ｍ−１）個のコンパレータＣ１、Ｃ２…ＣＭ−１のそれぞれの一方の入力端子に印加される電圧を、外部から供給される入力電圧ＶｉとスイープジェネレータＳＧから出力される較正電圧ＶＲとの間で切り替える。
【００４２】
即ち、モード切り替えスイッチＭＳの共通端子は（Ｍ−１）個のコンパレータＣ１、Ｃ２…ＣＭ−１のそれぞれの一方の入力端子並びに上限電圧コンパレータＴＣ及び下限電圧コンパレータＢＣの一方の入力端子に接続される。
【００４３】
上限電圧コンパレータＴＣは、モード切り替えスイッチＭＳの共通端子から出力される電圧が図示しない上限電圧生成回路で生成される上限電圧ＶＴ以上となったときにその出力を反転する。なお、上限電圧コンパレータＴＣは較正モード時にコントローラＣＯによってアクティブとされる。
【００４４】
下限電圧コンパレータＢＣは、モード切り替えスイッチＭＳの共通端子から出力される電圧が図示しない下限電圧生成回路で生成される下限電圧ＶＢ以下となったときにその出力を反転する。なお、下限電圧コンパレータＢＣは較正モード時にコントローラＣＯによってアクティブとされる。
【００４５】
コンパレータＣ１、Ｃ２…ＣＭ−１のそれぞれの他の一方の端子は、対応するスイッチ回路Ｓ１、Ｓ２…ＳＭ−１を介して参照電圧出力回路Ｒに接続される。
【００４６】
上限電圧コンパレータＴＣ及び下限電圧コンパレータＢＣの出力並びにコンパレータＣ１、Ｃ２…ＣＭ−１のそれぞれの出力はタイマＴＭに接続される。
【００４７】
また、コンパレータＣ１、Ｃ２…ＣＭ−１のそれぞれの出力はエンコーダＥＮにも接続される。
【００４８】
図５は参照電圧出力回路Ｒの詳細回路図であって、上限電圧ＶＴと下限電圧ＶＢの間にＫ（Ｋ≧Ｍ）個の抵抗Ｒ１、Ｒ２…ＲＫが直列接続されている。そして、（Ｋ−１）個の分割点の電圧、上限電圧ＶＴ及び下限電圧ＶＢの合計（Ｋ＋１）個の電圧は、参照電圧としてスイッチ回路Ｓ１、Ｓ２…ＳＭ−１に供給される。
【００４９】
図６はコンパレータＣ１、Ｃ２…ＣＭ−１に対応して設けられるスイッチ回路Ｓ１、Ｓ２…ＳＭ−１の一つＳｍの詳細回路図であって、各スイッチ回路Ｓｍごとに（Ｋ＋１）個のスイッチＳＷ１、ＳＷ２…ＳＷＫ＋１が並列配置された構成を有する。各スイッチＳＷ１、ＳＷ２…ＳＷＫ＋１の一方の端子は共通にコンパレータＣ１、Ｃ２…ＣＭ−１の他の一方の入力端子に接続される。
【００５０】
また、各スイッチＳＷ１、ＳＷ２…ＳＷＫ＋１の他の一方の端子は、それぞれ（ｋ＋１）個の参照電圧に接続される。また、各スイッチＳＷ１、ＳＷ２…ＳＷＫ＋１の開閉は、較正モード時にコントローラＣＯによって制御される。
【００５１】
エンコーダＥＮは（Ｍ−１）個のコンパレータＣ１、Ｃ２…ＣＭ−１の出力をＮビットの信号に符号化してＡ／Ｄの出力信号として出力する。
【００５２】
タイマＴＭは下限電圧コンパレータＢＣの出力が反転したときに時間計測を開始し、その後（Ｍ−１）個のコンパレータＣ１、Ｃ２…ＣＭ−１の出力が反転した時間を計測し、上限電圧コンパレータＴＣの出力が反転した時に時間計測を終了する。なおタイマＴＭは図示しないクロックパルス発生回路からクロック信号ＣＬＫを使用して時間計測を行う。
【００５３】
そして、較正モード時の動作はコントローラＣＯによって制御される。
【００５４】
図７はコントローラＣＯによって実行される較正モード制御ルーチンのフローチャートであり、ステップ７０で較正回路形成ルーチンが、ステップ７２でコンパレータ反転時刻測定ルーチンが、さらにステップ７４で接続分割点決定ルーチンが実行される。
【００５５】
図８は較正モード制御ルーチンのステップ７０で実行される較正回路形成ルーチンの詳細フローチャートであり、まずステップ７００でモード切り替えスイッチＭＳを較正モード位置に切り替える。
【００５６】
次にステップ７０１で上限電圧コンパレータＴＣ及び下限電圧コンパレータＢＣをアクティブとし、さらにステップ７０２でスイッチ回路Ｓ１、Ｓ２…ＳＫ＋１のそれぞれの基準スイッチを「オン」とする。
【００５７】
ここでスイッチ回路Ｓｋ（ｋ＝１、２…、Ｋ＋１）の基準スイッチとは、コンパレータＣｍ（ｍ＝１、２…、Ｍ−１）にオフセットがないとした場合にコンパレータＣｍの出力が反転すべき参照電圧をコンパレータＣｍの他の一方の端子に供給するスイッチをいう。特にＫ＝Ｍである場合には、コンパレータＣｍに対応するスイッチ回路ＳｍのスイッチＳＷｍ＋１が基準スイッチとなる。
【００５８】
図９は較正モード制御ルーチンのステップ７２で実行されるコンパレータ反転時間測定ルーチンのフローチャートであって、ステップ７２０においてスイープジェネレータＳＧからランプ状に変化する較正電圧ＶＲの発生を開始する。
【００５９】
ステップ７２１において上限電圧コンパレータＴＣ、下限電圧コンパレータＢＣ及びコンパレータＣｍのいずれかひとつが反転するまで待機する。
【００６０】
ステップ７２１でいずれかひとつのコンパレータの出力の反転が検出されたときは、ステップ７２２で下限電圧コンパレータＢＣの出力が反転してからコンパレータＣｍの出力が反転するまでの時間ｔｍを記憶する。
【００６１】
ステップ７２３で上限電圧コンパレータＴＣの出力が反転してスイープジェネレータＳＧから出力される電圧ＶＲが上限電圧ＶＴ以上となったことが検出されるまでステップ７２１を繰り返す。
【００６２】
ステップ７２３で上限電圧コンパレータＴＣ、下限電圧コンパレータＢＣ及びコンパレータＣｍのすべてが反転したことが確認されると、ステップ７２４でスイープジェネレータＳＧによる較正電圧ＶＲの発生を停止してこのルーチンを終了する。
【００６３】
なお、上記はスイープジェネレータＳＧの出力電圧が低電圧から高電圧に向ってランプ状に変化するものとしているが、スイープジェネレータＳＧの出力電圧は高電圧から低電圧に向って変化してもよい。この場合はステップ７２１と７２３の処理を入れ換える必要がある。
【００６４】
図１０は較正モード制御ルーチンのステップ７４で実行される参照電圧再選択ルーチンのフローチャートであって、ステップ７４０でコンパレータＣｍの出力が反転するまでの時間ｔｍを次式によりコンパレータＣｍに出力が反転する反転電圧ＶＣｍに変換する。
【００６５】
ＶＣｍ＝（ＶＴ−ＶＢ）ｔｍ／ｔＴ＋ＶＢ
ここで、ｔＴはスイープジェネレータＳＧから出力される較正電圧ＶＲが下限電圧ＶＢ以上となってから上限電圧ＶＴとなるまでの時間である。
【００６６】
次にステップ７４１でコンパレータＣｍのオフセット電圧ΔＶｍを次式により算出する。
【００６７】
ΔＶｍ＝Ｖｒｍ−ＶＣｍ
ここで、ＶｒｍはコンパレータＣｍがオフセットを有しないとしたときに、その出力が反転すべき基準参照電圧である。
【００６８】
ステップ７４２でオフセット電圧ΔＶｍの絶対値が予め定めた閾値δ以上であるかを判定する。
【００６９】
ステップ７４２で肯定判定されたとき、即ちオフセット電圧ΔＶｍの絶対値が予め定めた閾値δ以上であるときは、ステップ７４３で参照電圧を再選択する。
【００７０】
即ち、オフセット電圧ΔＶｍを閾値δ以内に修正するために基準スイッチＳＷｍ＋１に代えてオンにすべきスイッチＳＷｊを決定する。
【００７１】
ただし、ｊは次式によって決定される。
【００７２】
ｊ＝（ｍ＋１）＋［ΔＶｍ／ΔＶ］
ここで、ΔＶは接続分割点位置を１つ上限電圧コンパレータ側に移動したときの基準電圧の変化量であり、［Ｘ］はＸ以下の最大整数を算出する演算子であり、例えばＸが“２．３”であれば［Ｘ］＝２であり、“−１．７”であれば［Ｘ］＝−２となる。
【００７３】
ステップ７４３の処理が終了したとき、及びステップ７４２で否定判定されたとき、即ちオフセット電圧ΔＶｍの絶対値が予め定めた閾値δ未満であるときはステップ７４４に進み、全コンパレータについて参照電圧を再選択したかを判断する。
【００７４】
ステップ７４４で否定判定されたとき、即ち全コンパレータについて接続分割点位置が決定されていないときはステップ７４０〜７４３の処理を繰り返す。逆に、ステップ７４４で肯定判定されたとき、即ち全コンパレータについて接続分割点位置が決定されたときはこのルーチンを終了する。
【００７５】
ここで、較正モードにおいて決定された各コンパレータの接続分割点位置はコンパレータＣＯに含まれるメモリに記憶される。なお、メモリはＲＡＭであることが普通であるが、ヒューズＲＯＭであってもよい。
【００７６】
即ちＲＡＭである場合には、電源をオフとすると記憶内容は失われてしまうので電源がオンとなるたびに較正を行うことが必要となるが、電源オン時の周囲環境に適応して較正を行うことができるという利点もある。また、ヒューズＲＯＭの場合は、例えば出荷時に較正を行えば、その後は較正が不要となるという利点を生じる。
【００７７】
即ち、本発明に係るＡ／Ｄによれば、スイープジェネレータから一度較正電圧ＶＲを発生するだけで全コンパレータについてオフセットを閾値未満とする接続分割点位置を決定することができ、較正時間を短縮することができる。
【００７８】
また、本発明に係るＡ／Ｄによれば、コンパレータＣｍごとにオフセットを最小とする参照電圧を（Ｋ＋１）種類の参照電圧から選択することができるので、電源を低電圧化してコンパレータＣｍのオフセットが相対的に大きくなった場合にもオフセットを閾値未満に調整することが可能となる。
【００７９】
さらに、本発明に係るＡ／Ｄによれば、先行技術のごとくＡ／Ｄの出力であるエンコーダ出力に基づいて反転電圧を決定せず、タイマＴＭによって計測されたコンパレータＣｍの反転時間に基づいて反転電圧を決定しているので、オフセットの大きいコンパレータと小さいコンパレータが混在している場合であってもコンパレータＣｍ毎にオフセットを閾値未満に調整することが可能となる。
【００８０】
なお、上記説明から明らかなように、上限電圧コンパレータＴＣ及び下限基準電圧コンパレータＢＣの反転タイミングに基づいて各コンパレータＣｍの反転時間ｔｍを計測するので、上限電圧コンパレータＴＣ及び下限電圧コンパレータＢＣが正確に上限電圧ＶＴ及び下限電圧ＶＢでその出力を反転すること、即ち上限電圧コンパレータＴＣ及び下限電圧コンパレータＢＣのオフセットが小さいことが要求される。
【００８１】
上限電圧コンパレータＴＣ及び下限電圧コンパレータＢＣも各コンパレータＣｍと同じく集積回路内に組み込まれるが、上限電圧コンパレータＴＣ及び下限電圧コンパレータＢＣのオフセットを小さくするためには以下の二つの方策のうちの少くともひとつを適用することが有利である。
（１）上限電圧コンパレータＴＣ及び下限電圧コンパレータＢＣの物理的大きさを各コンパレータＣｍより大きくする。これは、集積回路において物理的大きさを大きくすればコンパレータの入力に設置されるコンプリメンタリトランジスタの大きさも大きくなるので、トランジスタのばらつきが小さくなるからである。
（２）上限電圧コンパレータＴＣ及び下限電圧コンパレータＢＣの物理的大きさを各コンパレータＣｍの物理的大きさと同一とし、上限電圧コンパレータＴＣ及び下限電圧コンパレータＢＣは、複数のコンパレータの並列接続と多数決回路で構成し、複数のコンパレータの出力の多数決演算結果を出力とすることによってオフセットを小さくできる。
【００８２】
上記は特にＫ＝Ｍの場合について説明したが、この場合（Ｍ−１）個のコンパレータの内中央部分に配置されたコンパレータは広い範囲でオフセットを調整することができるが、上限電圧コンパレータＴＣに隣接したコンパレータでは上限電圧コンパレータＴＣ側に変更可能な分割位置は一つであり、下限電圧コンパレータＢＣに隣接したコンパレータでは下限電圧コンパレータＢＣ側に変更可能な分割位置は一つに過ぎない。即ち上限電圧コンパレータＴＣ及び下限電圧コンパレータＢＣに近づくに従って正側又は負側の選択可能な分割点は減少する。
【００８３】
この課題を解決するために、Ｋ＞Ｍとして上限電圧バスと上限電圧コンパレータＴＣに隣接したコンパレータ及び下限電圧バスと下限電圧コンパレータＢＣに隣接したコンパレータの間に複数の抵抗を配置することにより、選択可能な参照電圧の数を増加することができる。
【００８４】
例えばＫ＝Ｍ＋４として上限電圧バスと上限電圧コンパレータＴＣに隣接したコンパレータ及び下限電圧バスと下限電圧コンパレータＢＣに隣接したコンパレータの間にそれぞれ二つの抵抗を追設して、上限電圧コンパレータＴＣに隣接したコンパレータが上限電圧コンパレータＴＣ側に、下限電圧コンパレータＢＣに隣接したコンパレータが下限電圧コンパレータＢＣ側に選択可能な分割点を二つ増加することが可能となる。
【００８５】
上記説明にあっては、Ａ／Ｄは入力電圧Ｖｉと比例関係にあるディジタル信号を出力するものとしているが、これは直列抵抗Ｒの抵抗値がすべて同一の抵抗値であり、オフセット調整前の分割点を等間隔に設定した場合である。
【００８６】
本発明において、オフセット調整前の分割点を不等間隔に設定することにより、入力電圧Ｖｉと予め定められた関数関係にあるディジタル信号を出力することも可能である。
【００８７】
【発明の効果】
本発明に係るアナログ／ディジタルコンバータによれば、スイープジェネレータにより一回ランプ状電圧を出力することにより較正を完了することが可能となるだけでなく、参照電圧の選択範囲を広げることで低電源電圧を使用した場合にも比較手段のオフセットを修正することが可能となる。さらに、比較手段の反転時間に基づき直接参照電圧を再選択することによりオフセットを確実に修正することも可能となる。
【図面の簡単な説明】
【図１】フラッシュ型Ａ／Ｄの基本構成図である。
【図２】コンパレータの動作特性説明図である。
【図３】従来のＡ／Ｄの構成図である。
【図４】本発明に係るＡ／Ｄの基本構成図である。
【図５】参照電圧出力回路の詳細回路図である。
【図６】スイッチ回路の詳細回路図である。
【図７】較正モード制御ルーチンのフローチャートである。
【図８】較正回路形成ルーチンの詳細フローチャートである。
【図９】コンパレータ反転時間計測ルーチンのフローチャートである。
【図１０】参照電圧再選択ルーチンのフローチャートである。
【符号の説明】
Ｃｉ（１≦ｉ≦Ｍ＝２Ｎ−１）…コンパレータ
Ｓｉ（１≦ｉ≦Ｍ）…スイッチ回路
Ｒ…参照電圧出力回路
ＴＣ…上限電圧コンパレータ
ＢＣ…下限電圧コンパレータ
ＴＭ…タイマ
ＥＮ…エンコーダ
ＣＯ…コントローラ
ＳＧ…スイープジェネレータ
ＭＳ…モード切り替えスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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