(57)【特許請求の範囲】
【請求項１】
第１の多項式と第２の多項式とを乗算し、その乗算結果と第３の多項式とを加算する積和演算を行なう積和演算装置において、
前記第１の多項式の各次数の項をそれぞれ格納する複数の第１の格納手段と、
前記第３の多項式の各次数の項をそれぞれ格納するもので、前記第３の多項式の最低次数の項が格納された格納手段の出力端と、前記第３の多項式の最高次数の項が格納された格納手段の入力端とが接続されて環状に構成される複数の第２の格納手段と、
前記第２の多項式を次数毎に入力する入力手段と、
前記入力手段で入力された所定の次数の項と前記複数の第１の格納手段に格納された各項とをそれぞれ乗算する複数の乗算手段と、
前記複数の乗算手段から得られた各乗算結果と前記第２の格納手段に格納された各項とをそれぞれ加算する複数の加算手段と、
前記複数の加算手段から得られた各加算結果と前記複数の第１の格納手段に格納された各項とを選択的に前記複数の第２の格納手段に導く複数の選択手段と、
前記複数の加算手段から得られた各加算結果を前記複数の第１の格納手段にそれぞれ導いて格納させるための経路とを具備することを特徴とする積和演算装置。
【請求項２】
第１の多項式と第２の多項式とを乗算し、その乗算結果と第３の多項式とを加算する積和演算を行なう積和演算装置において、
前記第１の多項式の各次数の項がそれぞれシフト可能に格納される複数の第１の格納手段と、
前記第３の多項式の各次数の項がそれぞれシフト可能に格納される複数の第２の格納手段と、
前記第２の多項式を次数毎に入力する入力手段と、
前記入力手段で入力された所定の次数の項と前記複数の第１の格納手段でシフトされた各項とを順次乗算する乗算手段と、
前記乗算手段から得られた乗算結果と前記第２の格納手段でシフトされた各項とをそれぞれ加算する加算手段と、
前記加算手段から得られた加算結果と前記乗算手段に供給される前記第１の格納手段の出力とを選択的に前記複数の第１及び第２の格納手段にそれぞれ供給する選択手段とを具備することを特徴とする積和演算装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えばＲＳ（Reed Solomon）符号の復号化システム等に使用して好適する積和演算装置に関する。
【０００２】
【従来の技術】
周知のように、ＢＣＨ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇｈｅｍ）符号の一種でもあるＲＳ符号は、ハードウェアに即した２値（排他的論理和回路で実現）の拡大体から符号生成することが多く、バースト誤り等にも強い誤り訂正方式として広く知られている。図５は、このようなＲＳ符号を、ユークリッド互除法を用いて復号化する復号化システムの全体的な構成を示している。
【０００３】
この復号化システムは、受信語（ＲＳ符号）が供給される入力端子１１と、シンドロームＳ（ｘ）計算回路１２と、ユークリッド除法を用いた誤り評価多項式ω（ｘ）算出回路１３と、積和演算を用いた誤り位置多項式σ（ｘ）算出回路１４と、チェンサーチ回路１５と、遅延回路１６と、訂正実行回路１７と、この訂正実行回路１７から復号された出力を取り出す出力端子１８とから構成されており、各演算は基本的にガロア体で行なわれる。
【０００４】
ここで、ユークリッド互除法とは、その詳細は「符号理論」昭晃堂、宮川，岩垂，今井著に記載されているので省略するが、２つの整数の最大公約数を求める手法である。そして、上記した復号化システムでは、この手法を多項式に適応して、Ｘ２ｔとシンドロームＳ（ｘ）との共通因子を取り出すことで、誤り評価多項式（Ｅｒｒｏｒ  Ｅｖｏｌｕｔｏｒ  Ｐｏｌｙｎｏｍｉａｌ  ）及び誤り位置多項式（Ｅｒｒｏｒ  Ｌｏｃａｔｏｒ  Ｐｏｌｙｎｏｍｉａｌ）を導出している。
【０００５】
この導出手順は簡単で、除算、次数のチェック及びレジスタの入れ替えを、終了条件を満たすまで再帰的に繰り返し行なうことにより実現される。ただし、ｔは訂正能力であり、情報の冗長度は２ｔ追加となる。すなわち、
【０００６】
【数１】
0003618905.tif 000002
を満たすように、順次Ｌｉ  （ｘ）を求めていく。
実際の計算は、
【０００７】
【数２】
0003618905.tif 000003
として順次ｉをインクリメントしていき、Ｌｉ  （ｘ）の次元がｔ以下になったとき終了させる。そして、このときのＬｉ  （ｘ）が、誤り評価多項式ω（ｘ）になるということである。
また、同時に、積和演算では、
【０００８】
【数３】
0003618905.tif 000004
なる式を演算する。この場合、上記したＬｉ  （ｘ）の次元がｔ以下になったという判定により、ｉのインクリメントを終了させた時点でのｒｉ  （ｘ）が誤り位置多項式σ（ｘ）となる。
この式の変化は、
【０００９】
【数４】
0003618905.tif 000005
となる。つまり、ｒｉ−１  （ｘ）は（４）式における乗数の項から（５）式における和の項となり、ｒｉ  （ｘ）は（４）式における結果の項から（５）式における乗数の項となり、ｒｉ−２  （ｘ）は破棄される。
【００１０】
次に、図６は、上記の積和演算を行なうための従来の積和演算回路を示している。図６において、３列に配置されたＤ（Ｄｅｌａｙ  ）タイプのＦＦ（Ｆｌｉｐ  Ｆｌｏｐ  ）回路１９，２０，２１の中の、最上位の行を構成する複数のＦＦ回路１９１，１９２，……には、上記（３）式で表現された多項式演算のうち、ｒｉ−１  （ｘ）が保持されている。
【００１１】
また、図６において、最下位の行を構成する複数のＦＦ回路２１１，２１２，……には、ｒｉ−２  （ｘ）が保持されている。なお、中央の行を構成する複数のＦＦ回路２０１，２０２，……は、多項式同士の乗算において各次数毎に演算を行なうために、演算結果を一時的に保持するレジスタとして機能している。
【００１２】
まず、各ＦＦ回路２０１，２０２，……の内容が全てクリアされる。その後、Ｑ（ｘ）の最上位の次数の項が入力されると、その項は、乗算回路２２１，２２２，……によって、ＦＦ回路１９１，１９２，……に保持された乗数の各項と、それぞれ乗算される。そして、各乗算回路２２１，２２２，……の乗算結果は、ＦＦ回路２０１，２０２，……にそれぞれ格納される。
【００１３】
次に、Ｑ（ｘ）の次の次数の項が入力されると、その項は、上記と同様に、乗算回路２２１，２２２，……によって、ＦＦ回路１９１，１９２，……に保持された乗数の各項と、それぞれ乗算される。すると、今度は、各乗算回路２２１，２２２，……の乗算結果が、加算回路２３１，２３２，……によって、ＦＦ回路２０１，２０２，……に格納されている先の乗算結果と、それぞれ加算される。そして、各加算回路２３１，２３２，……の加算結果は、再びＦＦ回路２０１，２０２，……にそれぞれ格納される。
【００１４】
このような動作が繰り返されることにより、最初に乗算された結果は、図中右方向に順次シフトされることになる。これは、Ｑ（ｘ）が上位次数の項から順次入力されていることに対応している。そして、最後に、Ｑ（ｘ）の定数項が入力されると、その項は、乗算回路２２１，２２２，……によって、ＦＦ回路１９１，１９２，……に保持された乗数の各項と、それぞれ乗算される。
【００１５】
この場合、各乗算回路２２１，２２２，……の乗算結果は、加算回路２３１，２３２，……を介した後、加算回路２４１，２４２，……によって、ＦＦ回路２１１，２１２，……に保持された和の各項と、それぞれ加算される。そして、各加算回路２４１，２４２，……の加算結果は、ＦＦ回路１９１，１９２，……にそれぞれ格納される。
【００１６】
このとき、同時に、今まで乗数として扱われたＦＦ回路１９１，１９２，……の値は、次の演算ステップでは和の項となるため、ＦＦ回路２０１，２０２，……に格納されるようになる。以上に述べた一連の演算動作は、１回のぜんか式の演算を示しており、このぜんか式の演算はユークリッド除法処理が完了するまで繰り返されることになる。
【００１７】
しかしながら、上記した従来の積和演算回路では、多項式同士の演算となるため、その次数に対応した数のＦＦ回路を、図６に示したように、３列分設置しなければならず、ハードウェアの規模が大きくなり経済的な不利を招くという問題が生じることになる。
【００１８】
【発明が解決しようとする課題】
以上のように、従来の積和演算回路では、ハードウェアの規模が大きくなりがちで経済的な不利を招くという問題を有している。
そこで、この発明は上記事情を考慮してなされたもので、構成簡易にして小型化を図り経済的にも有利とし得る極めて良好な積和演算装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
この発明に係る積和演算装置は、第１の多項式と第２の多項式とを乗算し、その乗算結果と第３の多項式とを加算する積和演算を行なうものを対象としている。
【００２０】
そして、第１の多項式の各次数の項をそれぞれ格納する複数の第１の格納手段と、第３の多項式の各次数の項をそれぞれ格納するもので、第３の多項式の最低次数の項が格納された格納手段の出力端と、第３の多項式の最高次数の項が格納された格納手段の入力端とが接続されて環状に構成される複数の第２の格納手段と、第２の多項式を次数毎に入力する入力手段と、この入力手段で入力された所定の次数の項と複数の第１の格納手段に格納された各項とをそれぞれ乗算する複数の乗算手段と、この複数の乗算手段から得られた各乗算結果と第２の格納手段に格納された各項とをそれぞれ加算する複数の加算手段と、この複数の加算手段から得られた各加算結果と複数の第１の格納手段に格納された各項とを選択的に複数の第２の格納手段に導く複数の選択手段と、複数の加算手段から得られた各加算結果を複数の第１の格納手段にそれぞれ導いて格納させるための経路とを備えるようにしたものである。
【００２１】
また、この発明に係る積和演算装置は、上記の対象において、第１の多項式の各次数の項がそれぞれシフト可能に格納される複数の第１の格納手段と、第３の多項式の各次数の項がそれぞれシフト可能に格納される複数の第２の格納手段と、第２の多項式を次数毎に入力する入力手段と、この入力手段で入力された所定の次数の項と複数の第１の格納手段でシフトされた各項とを順次乗算する乗算手段と、この乗算手段から得られた乗算結果と第２の格納手段でシフトされた各項とをそれぞれ加算する加算手段と、この加算手段から得られた加算結果と乗算手段に供給される第１の格納手段の出力とを選択的に複数の第１及び第２の格納手段にそれぞれ供給する選択手段とを備えるようにしたものである。
【００２２】
上記のような各構成によれば、いずれも２種類の格納手段を設けるだけで実現することができるため、構成簡易にして小型化を図り経済的にも有利とすることができる。
【００２３】
【発明の実施の形態】
以下、この発明の第１の実施の形態について図面を参照して詳細に説明する。図１において、まず、最初に、先に（３）式に示した和の項ｒｉ−２  （ｘ）が０の場合について説明する。このとき、同式における乗数の項ｒｉ−１  （ｘ）は、ＦＦ回路２５１，２５２，……に格納されている。また、ＦＦ回路２６１，２６２，……の内容は、全てクリアされている。
【００２４】
このような状態で、乗数Ｑ（ｘ）は、ゲート回路２７を介して上位から入力される。まず、Ｑ（ｘ）の最上位の次数の項が入力されると、その項は、乗算回路２８１，２８２，……によって、ＦＦ回路２５１，２５２，……に保持された乗数の各項と、それぞれ乗算される。そして、各乗算回路２８１，２８２，……の乗算結果は、加算回路２９１，２９２，……（最初は加算する値が０であるためスルーとなる）及びセレクタ３０１，３０２，……をそれぞれ介して、ＦＦ回路２６１，２６２，……に格納される。
【００２５】
次に、Ｑ（ｘ）の次の次数の項が入力されると、その項は、上記と同様に、乗算回路２８１，２８２，……によって、ＦＦ回路２５１，２５２，……に保持された乗数の各項と、それぞれ乗算される。すると、今度は、各乗算回路２８１，２８２，……の乗算結果が、加算回路２９１，２９２，……によって、ＦＦ回路２６１，２６２，……に格納されている先の乗算結果と、それぞれ加算される。そして、各加算回路２９１，２９２，……の加算結果は、セレクタ３０１，３０２，……を介して再びＦＦ回路２６１，２６２，……にそれぞれ格納される。
【００２６】
このような動作が繰り返されることにより、乗算された結果は、図中右方向に順次シフトされることになる。このことは、Ｑ（ｘ）が高い次数の項から順次入力されていることに対応しており、Ｑ（ｘ）の次数が下がるにつれて、ひとつ前の演算結果を１次数分上げることになる。この動作が、Ｑ（ｘ）が定数項に達するまで繰り返される。最終的に定数項まで到達した場合、ぜんか式に（１）式の終了を示し、その際は、乗数が次のぜんか式演算において和の項となる。また、１つの演算結果は、次の乗数となる。
【００２７】
つまり、最後に、Ｑ（ｘ）の定数項が入力されると、その項は、乗算回路２８１，２８２，……によって、ＦＦ回路２５１，２５２，……に保持された乗数の各項と、それぞれ乗算される。この場合、各乗算回路２８１，２８２，……の乗算結果は、加算回路２９１，２９２，……によって、ＦＦ回路２６１，２６２，……に保持された値とそれぞれ加算される。
【００２８】
その後、各加算回路２９１，２９２，……の加算結果は、乗算係数を格納するＦＦ回路２５１，２５２，……にそれぞれ格納される。このとき、各セレクタ３０１，３０２，……は、ＦＦ回路２５１，２５２，……から出力される乗数を選択して、ＦＦ回路２６１，２６２，……に格納させるように動作する。このようにすることにより、２つの項を１回で入れ替えることができ、構成の簡易化を図ることができる。
【００２９】
次に、上記した和の項ｒｉ−２  （ｘ）の演算を含む場合について説明する。最初のぜんか式では初期値として和の値が０であったため、和の項を格納するＦＦ回路２６１，２６２，……をクリアして演算動作を開始したが、和の項に値が存在する場合には、Ｑ（ｘ）の次数が問題となってくる。そこで、多項式同士の乗算＋加算について、例を上げて説明することにする。
この例として、
【００３０】
【数５】
0003618905.tif 000006
の計算式について、
【００３１】
【数６】
0003618905.tif 000007
と定義して計算内容を説明する。ただし、Ｑｉ  （ｘ）、Ｌｉ−１  （ｘ）及びＬｉ−２  （ｘ）は、それぞれ２、２及び１なる次数とする。
すなわち、
【００３２】
【数７】
0003618905.tif 000008
が得られる。ただし、Ｑ１ ｉ  ｘとＬｉ−１  （ｘ）との乗算結果の各項と、Ｑ２ ｉ  ｘ２  とＬｉ−１  （ｘ）との乗算結果の各項とは、簡単のためにＬＱｘｎ  として示している。また、Ｑｉ  （ｘ）・Ｌｉ−１  （ｘ）の演算結果も、簡単のためにｘの係数を＠として示している。なお、実際の計算ではＱの上位の項から乗算が行なわれた後、演算途中の加算やシフトが行なわれる形となる。
すなわち、先に図６に示した従来の積和演算手段では、
【００３３】
【数８】
0003618905.tif 000009
の計算順で行なわれる。ただし、ＷＲ（Ｗｏｒｋｉｎｇ  Ｒｅｓｉｓｔｅｒ）はＦＦ回路２０１，２０２，……に相当し、ＦＦ１はＦＦ回路２１１，２１２，……に相当する。
【００３４】
しかしながら、ここにおいて、上記（１）のステップで（５）の処理を先に行なうようにすることにより、和の項Ｌｉ−２  （ｘ）を格納するレジスタを削除することが可能となる。つまり、図１では、
【００３５】
【数９】
0003618905.tif 000010
とすることができる。
【００３６】
ここで、問題となるのが（１）′ＷＲ←Ｌｉ−２  （ｘ）・ｘ−２の項で、負の指数を持つために、より低次のレジスタを必要とするということである。また、乗算する指数分を、わざわざ割り算するという処理も生じる。しかしながら、演算結果はレジスタの最大次数を越えないという点に着目すると、少なくとも乗数はレジスタの最高次数分まで埋まらないため、レジスタの上位の部分は０で占められることになる。
【００３７】
これを利用して、本来低次に表われるはずの積和演算の和の部分を環状にして最高次数にまで戻してやることで実現が可能となる。つまり、図１において、ＦＦ回路２６１，２６２，……の最高次数の項と最低次数の項（定数項）とを環状につなぎ、左シフトしておくことで実現することができる。または、回路的に逆方向のシフトを行なうためには、多数のセレクタを必要とするので、次数−左シフト数だけ、右に巡回させるようにしても同様の動作が可能となる。
【００３８】
次に、図２は、この発明の第２の実施の形態を示している。図１に示した第１の実施の形態では、Ｑ（ｘ）の１つの次数の値とＦＦ回路２５１，２５２，……に格納された乗数とは、一度に乗算を行なっているが、このような手法では、次数分だけ乗算回路や加算回路を必要とし、訂正能力が高くなるほど、回路規模が増大することになる。
【００３９】
そこで、この図２に示す第２の実施の形態では、乗算回路を共有して多項式との乗算を次数毎に行なうようにし、シリアル動作で回路規模の縮小を図るようにしている。ただし、シリアル動作にした分、演算時間は増大するので、目的に応じて第１の実施の形態に示した方法と第２の実施の形態に示した方法とを、選択的に使い分けるようにすれば良い。
【００４０】
まず、最初は、先に（３）式に示した和の項ｒｉ−２  （ｘ）が０の場合について説明する。このとき、同式における乗数の項ｒｉ−１  （ｘ）は、ＦＦ回路３１１，３１２，……，３１ｎに格納されている。また、各ＦＦ回路３２１，３２２，……，３２ｎの内容は、全てクリアされている。
【００４１】
このような状態で、乗数Ｑ（ｘ）は上位から入力される。まず、Ｑ（ｘ）の最上位の次数の項が入力されると、その項は、乗算回路３３によって、ＦＦ回路３２１，３２２，……，３２ｎに保持された乗数の各項と、順次乗算される。そして、この乗算回路３３の乗算結果は、加算回路３４（最初は加算する値が０であるためスルーとなる）及びセレクタ３６をそれぞれ介して、ＦＦ回路３２１，３２２，……，３２ｎに順次格納される。
【００４２】
次に、Ｑ（ｘ）の次の次数の項が入力されると、その項は、上記と同様に、乗算回路３３によって、ＦＦ回路３１１，３１２，……，３１ｎに保持された乗数の各項と、順次乗算される。すると、今度は、乗算回路３３の乗算結果が、加算回路３４によって、ＦＦ回路３２１，３２２，……，３２ｎに格納されている先の乗算結果と、順次加算される。そして、加算回路３４の加算結果は、セレクタ３６を介して再びＦＦ回路３２１，３２２，……，３２ｎに順次格納される。
【００４３】
このような乗算動作において、ＦＦ回路３１１，３１２，……，３１ｎに格納された乗数は保持されなくてはならないので、各ＦＦ回路３１１，３１２，……，３１ｎから順次出力される乗数は、セレクタ３５を介してＦＦ回路３１１，３１２，……，３１ｎに再び戻されて格納されるようになっている。このため、乗数の次数分だけ回ると、乗数は元のＦＦ回路３１１，３１２，……，３１ｎに戻される。そして、その後にＱ（ｘ）の次の次数の項が入力されることになる。
【００４４】
この一連の動作後で、次に乗算される前に、乗算結果を１つ図中右方向にシフトする。このことは、Ｑ（ｘ）が高い次数の項から順次入力されていることに対応しており、Ｑ（ｘ）の次数が下がるにつれて、ひとつ前の演算結果を１次数分上げることになる。この動作が、Ｑ（ｘ）が定数項に達するまで繰り返される。最終的に定数項との乗算が行なわれる際には、ぜんか式の（１）式の終了が示される。その際は、乗数が次のぜんか式演算において和の項となる。また、１つの演算結果は、次の乗数となる。
【００４５】
つまり、最後に、Ｑ（ｘ）の定数項が入力されると、その項は、乗算回路３３によって、ＦＦ回路３１１，３１２，……，３１ｎに保持された乗数の各項と、順次乗算される。この場合、乗算回路３３の乗算結果は、加算回路３４によってＦＦ回路３２１，３２２，……，３２ｎに保持された値と順次加算される。
【００４６】
その後、加算回路３４の加算結果は、セレクタ３５を介してＦＦ回路３１１，３１２，……，３１ｎに順次格納される。このとき、セレクタ３６は、ＦＦ回路３１１，３１２，……，３１ｎから順次出力される乗数を選択して、ＦＦ回路３２１，３２２，……，３２ｎに格納させるように動作する。このようにすることで、２つの項を特別な操作なしで入れ替えることができ、構成の簡易化を図ることができる。なお、図３（ａ）〜（ｉ）は、上記した条件において、ｔ＝４の場合における、初期状態からの各レジスタの内容の変化を示している。
【００４７】
続いて、和の項ｒｉ−２  （ｘ）の演算を含む場合について説明する。先に説明したように、
Ｑｉ  （ｘ）・Ｌｉ−１  （ｘ）＋Ｌｉ−２  （ｘ）
の計算は、先にＬｉ−２  （ｘ）の項を格納することで実現される。また、ｘ−２の乗算を、図３では右シフトあるいは左シフトで一回りさせることで実現したが、シリアル動作において、ＦＦ回路３１１，３１２，……，３１ｎのシフトを停止させ、ＦＦ回路３２１，３２２，……，３２ｎの乗算係数をシフトさせることで、開始タイミングを変えることができるようになり、ｘ−２の乗算に相当する演算を余分な時間や回路の増加なしで実現することが可能となる。なお、図４（ａ）〜（ｉ）は、上記した条件において、ｔ＝４の場合における、レジスタの内容の変化を示している。
【００４８】
また、上記した第１及び第２の実施の形態では、レジスタをＦＦ回路を用いて構成するようにしたが、これは、例えばＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ  ）やＭＰＵ（Ｍｕｌｔｉ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ  ）等と、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ），乗算回路や加算回路とで構成することも可能である。この場合、シフトレジスタ的な動作は、動作ポインタを動かすことで実現が可能となる。当然のことながら、積和演算の和の部分は、ｘ−２の乗算といった動作はポインタの位置をずらし、ループの上のアドレス空間（アドレス計算にモディロ、剰余）計算を用いることで実現が可能である。
なお、この発明は上記した各実施の形態に限定されるものではなく、この外その要旨を逸脱しない範囲で種々変形して実施することができる。
【００４９】
【発明の効果】
以上詳述したようにこの発明によれば、構成簡易にして小型化を図り経済的にも有利とし得る極めて良好な積和演算装置を提供することができる。
【図面の簡単な説明】
【図１】この発明に係る積和演算装置の第１の実施の形態を示すブロック構成図。
【図２】この発明に係る積和演算装置の第２の実施の形態を示すブロック構成図。
【図３】同第２の実施の形態の動作を説明するために示す図。
【図４】同第２の実施の形態の動作を説明するために示す図。
【図５】ＲＳ符号の復号化システムの全体を示すブロック構成図。
【図６】同システムに使用される従来の積和演算回路を示すブロック構成図。
【符号の説明】
１１…入力端子、
１２…シンドロームＳ（ｘ）計算回路、
１３…誤り評価多項式ω（ｘ）算出回路、
１４…誤り位置多項式σ（ｘ）算出回路、
１５…チェンサーチ回路、
１６…遅延回路、
１７…訂正実行回路、
１８…出力端子、
１９１，１９２，……  …ＦＦ回路、
２０１，２０２，……  …ＦＦ回路、
２１１，２１２，……  …ＦＦ回路、
２２１，２２２，……  …乗算回路、
２３１，２３２，……  …加算回路、
２４１，２４２，……  …加算回路、
２５１，２５２，……  …ＦＦ回路、
２６１，２６２，……  …ＦＦ回路、
２７…ゲート回路、
２８１，２８２，……  …乗算回路、
２９１，２９２，……  …加算回路、
３０１，３０２，……  …セレクタ、
３１１〜３１ｎ…ＦＦ回路、
３２１〜３２ｎ…ＦＦ回路、
３３…乗算回路、
３４…加算回路、
３５，３６…セレクタ。
【図１】
0003618905.tif 000011
【図２】
0003618905.tif 000012
【図３】
0003618905.tif 000013
【図４】
0003618905.tif 000014
【図５】
0003618905.tif 000015
【図６】
0003618905.tif 000016