(57)【特許請求の範囲】
【請求項１】
レベルシフティングパスゲートであって、
主導通経路が信号入力と信号出力との間に接続されたパストランジスタおよび該信号出力に接続された負荷を備える第１の回路と、
イネーブル入力を有する第２の回路であって、
該イネーブル入力に供給されるイネーブル信号が活性であり、第１の論理レベルが該信号入力に供給される場合、該パストランジスタが、レベルシフトされた論理レベルを該信号出力に提供し、
該イネーブル信号が活性であり、第２の論理レベルが該信号入力に供給される場合、該パストランジスタが、実質的にシフトせずに、該第２の論理レベルを該信号出力に提供し、
該イネーブル信号が不活性である場合、該信号入力が高インピーダンス状態に設定され、該信号出力が所定の状態に設定されるように、
該第１の回路を制御するように構成される第２の回路と、
を備えるレベルシフティングパスゲート。
【請求項２】
前記第１の論理レベルの大きさは、前記第２の論理レベルよりも大きい、請求項１に記載のゲート。
【請求項３】
前記第２の論理レベルの大きさは、実質的にゼロに等しい、請求項２に記載のゲート。
【請求項４】
レベルシフティングパスゲートであって、
主導通経路が信号入力と信号出力との間に接続されたパストランジスタおよび該信号出力に接続された負荷を備える第１の回路と、
イネーブル入力を有する第２の回路であって、
該イネーブル入力に供給されるイネーブル信号が活性であり、第１の論理レベルが該信号入力に供給される場合、該パストランジスタが、レベルシフトされた論理レベルを該信号出力に提供し、
該イネーブル信号が不活性である場合、該信号入力が高インピーダンス状態に設定され、該信号出力が所定の状態に設定されるように、
該第１の回路を制御するように構成される第２の回路と、
を備え、
該トランジスタは、電界効果トランジスタを備える、
レベルシフティングパスゲート。
【請求項５】
前記第２の回路は、前記イネーブル信号が不活性である場合に、前記パストランジスタをオフに切り替えるように構成される、請求項１〜４のいずれか１項に記載のゲート。
【請求項６】
前記第２の回路は、前記イネーブル信号が活性である場合、前記パストランジスタの閾値電圧よりも大きなバイアス電圧を、該パストランジスタの制御電極に供給するよう構成される、請求項１〜５のいずれか１項に記載のゲート。
【請求項７】
前記バイアス電圧と前記第１の論理レベルとの差は、前記パストランジスタの前記閾値電圧よりも小さい、請求項６に記載のゲート。
【請求項８】
前記第２の回路は、第１のトランジスタの出力電極と制御電極とに接続された抵抗を含むバイアス電圧ソースを備える、請求項６または７に記載のゲート。
【請求項９】
前記第１のトランジスタは、グラウンドに接続された共通電極を有する、請求項８に記載のゲート。
【請求項１０】
前記第１のトランジスタは、前記イネーブル信号が不活性である場合にハイの電圧レベルを受け取り、該イネーブル信号が活性である場合にローの電圧レベルを受け取るよう接続された共通電極を有する、請求項８に記載のゲート。
【請求項１１】
前記第１のトランジスタは、相補信号入力に接続された共通電極を有する、請求項８に記載のゲート。
【請求項１２】
前記第１のトランジスタの前記共通電極は、制御電極がさらなるバイアス電圧を受け取るよう構成された第２のトランジスタの前記主導通経路を介して接続される、請求項９〜１１のいずれかの１項記載のゲート。
【請求項１３】
前記抵抗は、第３のトランジスタの前記主導通経路を備える、請求項８〜１２のいずれか１項に記載のゲート。
【請求項１４】
前記第３のトランジスタは、前記イネーブル信号が不活性である場合にオフに切り替えられ、該イネーブル信号が活性である場合に導通するように構成される、請求項１３に記載のゲート。
【請求項１５】
前記第１のトランジスタの前記制御電極および出力電極は、前記パストランジスタの制御電極に接続される、請求項８〜１４のいずれか１項に記載のゲート。
【請求項１６】
前記イネーブル信号が不活性である場合、前記パストランジスタの制御電極をグラウンドに接続するように構成された第４のトランジスタを備える、請求項１〜１５のいずれか１項に記載のゲート。
【請求項１７】
少なくとも１つのさらなるパストランジスタであって、該少なくとも１つのさらなるパストランジスタまたはその各々は、各さらなる信号入力と前記信号出力との間に接続された主導通経路を有する、請求項１〜１６のいずれか１項に記載のゲート。
【請求項１８】
前記負荷は実質的に一定の抵抗を備え、前記所定の状態はハイレベル状態を含む、請求項１〜１７のいずれか１項に記載のゲート。
【請求項１９】
前記負荷は、前記パストランジスタと反対の伝導型の負荷トランジスタを備える、請求項１〜１７のいずれか１項に記載のゲート。
【請求項２０】
前記パストランジスタは、前記負荷トランジスタよりも高い駆動能力を有する、請求項１９に記載のゲート。
【請求項２１】
前記負荷トランジスタは、前記イネーブル信号が不活性である場合にオフに切り替わるように構成される、請求項１９または２０に記載のゲート。
【請求項２２】
前記所定の状態は高インピーダンス状態である、請求項２１に記載のゲート。
【請求項２３】
前記信号出力とグラウンドとの間に接続された主導通経路を有するプルダウントランジスタは、前記イネーブル信号が不活性であり、かつ前記所定の状態がローレベル状態である場合にオンに切り替わるように構成される、請求項２１に記載のゲート。
【請求項２４】
前記負荷トランジスタは一定のバイアスを受け取るように構成され、前記所定の状態はハイレベル状態である、請求項１９または２０に記載のゲート。
【請求項２５】
前記負荷トランジスタは、接地電位を受け取るよう構成された制御電極を有する、請求項２４に記載のゲート。
【請求項２６】
前記信号出力は、第１のインバータの入力に接続される、請求項１〜２５のいずれか１項に記載のゲート。
【請求項２７】
入力および出力がそれぞれ前記第１のインバータの出力および入力に接続され、前記イネーブル信号が不活性である場合にイネーブルされ、該イネーブル信号が活性である場合にディスエーブルされるように構成された第２の制御可能なインバータを備える、請求項２６に記載のゲート。
【請求項２８】
ＣＭＯＳ集積回路において実施される、請求項１〜２７のいずれか１項に記載のゲート。
【請求項２９】
請求項１〜２８のいずれか１項に記載のゲートを含む、マトリックスディスプレイ用のドライバ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、レベルシフティングパスゲートに関する。
【０００２】
【従来の技術】
このようなゲートは、回路供給電圧よりも振幅が実質的に低い入力信号に応答する金属酸化膜半導体（ＭＯＳ）回路の形態で実施され得る。このような回路は、電圧レベルが通常は１．０〜５．０ボルトの範囲内のより小さな電圧レベルのシステム信号でインターフェースを行う大面積絶縁体上シリコン（ＳＯＩ）回路で用いられ得る。このような回路は、通常、例えば１０〜２０ボルトの範囲内の非常に高い供給電圧で動作する。この種類の回路の一例として、ポリシリコン薄膜トランジスタ（ＴＦＴ）で製造されたフラットパネルマトリックスディスプレイ用のモノリシックドライバがある。
【０００３】
添付図面の図１は、例えばＵＳ  ５  ７２９  １５４に開示されているような公知のタイプのレベルシフタを示す。この回路は、Ｎ型ＭＯＳ電界効果トランジスタＭ１およびＭ３と、Ｐ型電界効果トランジスタＭ２およびＭ４とによって形成された入力段を含む。この段の出力は、Ｎ型トランジスタＭ５およびＰ型トランジスタＭ６を含む従来のＣＭＯＳインバータに接続される。
【０００４】
トランジスタＭ２およびＭ４のゲートは、電源線ｖｓｓに接続され、これらのトランジスタは、実質的に抵抗器として動作する。トランジスタＭ１のゲートは、トランジスタＭ３のゲートおよびドレインに接続され、したがって、ダイオードのように機能する。トランジスタＭ３のソースは、電源線ｖｓｓの電圧と電源線ｖｄｄの電圧との間の電圧Ｖｂｉａｓを受け取るように接続される。トランジスタＭ３の目的は、閾値電圧補償バイアス電圧をトランジスタＭ１のゲートに提供することである。トランジスタＭ１のソースは、レベルシフタの入力ＩＮに接続される。
【０００５】
使用時は、入力ＩＮは、ローレベルまたはゼロレベルのＶssと、電源線Ｖｄｄ上の供給電圧ＶDDよりも低い、高い方のレベルＶHHとの間で切り替わる論理信号を受け取る。ローの論理レベルＶssが入力ＩＮに供給される場合、トランジスタＭ１のゲート−ソース電圧は、トランジスタＭ１がオンになり、ドレイン電圧が電源線Ｖssの電圧Ｖssとほぼ同じ程度にまで低下することが確実に起こるに十分な大きさである。トランジスタＭ５およびＭ６によって形成されるインバータは、これを反転させ、反転した出力ＯＵＴＢは、実質的に電源線ｖｄｄの電源線電位ＶDDにまで上昇する。
【０００６】
ハイの論理レベル電圧ＶHHが入力ＩＮに印加される場合、トランジスタＭ１のゲート−ソース電圧は、トランジスタＭ１のみが微弱導通するかまたはオフされるように低減される。そのため、トランジスタＭ２は、インバータの入力を電源線ｖｄｄの電圧ＶDDまでおよびインバータＭ５、Ｍ６の切替ポイント以上まで上昇させる。したがって、インバータの出力ＯＵＴＢは、実質的に電源線ｖｓｓの電圧Ｖssにまで低下する。
【０００７】
【発明が解決しようとする課題】
このような構成は、入力ハイレベル論理信号のレベルシフティングを提供するが、入力信号が論理ローレベルである場合、図１のレベルシフタは、入力ＩＮに接続されたいかなる信号線に対しても、より低いインピーダンスの入力負荷を与える。したがって、レベルシフタからの出力信号が要求されない場合、ローレベル論理信号へのレベルシフタのこの低インピーダンス入力によって、入力ＩＮに接続された任意の信号線に、受容不可能なレベルの負荷がかかり得る。
【０００８】
添付図面の図２は、例えばＥＰ  ０  ６００  ７３４  Ａに開示されているような別の公知のタイプのレベルシフタを示す。図２のレベルシフタは、トランジスタＭ１のソースが相補入力ＩＮＢに接続され、一方、トランジスタＭ３のソースが直接入力ＩＮに接続される点で、図１のレベルシフタと異なる。また、トランジスタＭ２およびＭ４のゲートはそれぞれ、入力ＩＮおよびＩＮＢに接続される。
【０００９】
入力ＩＮがハイの論理レベルＶHHを受け取って、相補入力ＩＮＢがロー入力の論理レベル入力ＶSSとなる場合、トランジスタＭ１のゲートにおける電圧が増加する一方、トランジスタＭ２により提供される駆動（ｄｒｉｖｅ）は低減する。したがって、インバータＭ５、Ｍ６の入力は、図１に示すレベルシフタの場合よりも低い。逆に、入力ＩＮがローの論理レベルＶSSを受け取って相補入力ＩＮＢがハイの論理レベルＶHHを受け取ると、トランジスタＭ１は強くオフされ（ｔｕｒｎｅｄ  ｈａｒｄｅｒ  ｏｆｆ）、インバータＭ５およびＭ６への入力が、図１に示すレベルシフタの場合よりも高くなる。これによって、レベルシフティングの程度を高め、インバータＭ５、Ｍ６の切替ポイントの重要度を低くすることができる。しかし、この場合、入力ＩＮおよびＩＮＢの両方がトランジスタＭ１およびＭ２のソースに接続され、これにより、これらの入力に接続された任意の信号線に低インピーダンスの負荷がかかる。
【００１０】
添付図面の図３は、例えばＵＳ  ５  ７４８  ０２６に開示されているような種類のレベルシフタを示す。相補入力ＩＮおよびＩＮＢはそれぞれ、ダイオード接続されたＮ型トランジスタＭ３およびＭ３’のソースに接続される。Ｎ型トランジスタＭ３およびＭ３’には、Ｐ型導通トランジスタＭ４およびＭ４’の形態の負荷抵抗（ｌｏａｄ  ｒｅｓｉｓｔａｎｃｅ）が設けられる。トランジスタＭ３およびＭ３’のベースおよびドレインはそれぞれ、Ｎ型トランジスタＭ１およびＭ１’のゲートに接続される。Ｎ型トランジスタＭ１およびＭ１’には、Ｐ型トランジスタＭ２およびＭ２’を含む電流ミラー負荷が設けられる。ダイオード接続されたトランジスタＭ３およびＭ３’は、バイアス電圧を加えることにより、相補入力信号のレベルシフティングを提供する。しかし、それでも、入力ＩＮおよびＩＮＢは、それらが接続された信号線に低インピーダンス負荷を与える。
【００１１】
添付図面の図４は、ＳＴ−ＬＣＤから入手可能なＬＰＳディスプレイにおいて用いられているような公知のレベルシフタを簡略化したものを示す。この構成は、トランジスタＭ３およびＭ３’が、Ｐ型であり、かつトランジスタＭ４およびＭ４’と共にソースフォロアとして接続されている一方、トランジスタＭ１およびＭ１’のソースが入力ＩＮＢおよびＩＮに接続されている点で、図３に示す構成とは異なる。トランジスタＭ３およびＭ３’は、ここでも、入力信号の最初のレベルシフティングを提供するが、入力ＩＮおよびＩＮＢは、ここでもトランジスタソースに接続されているため、入力ＩＮおよびＩＮＢに接続された信号線に比較的低いインピーダンス負荷を与える。
【００１２】
【課題を解決するための手段】
本発明によるレベルシフティングパスゲートは、主導通経路が信号入力と信号出力との間に接続されたパストランジスタおよび上記信号出力に接続された負荷を備える第１の回路と、イネーブル入力を有する第２の回路であって、上記イネーブル入力に供給されるイネーブル信号が活性であり、第１の論理レベルが上記信号入力に供給される場合、上記パストランジスタが、レベルシフトされた論理レベルを上記信号出力に提供し、上記イネーブル信号が活性であり、第２の論理レベルが上記信号入力に供給される場合、上記パストランジスタが、実質的にシフトせずに、上記第２の論理レベルを上記信号出力に提供し、上記イネーブル信号が不活性である場合、上記信号入力が高インピーダンス状態に設定され、上記信号出力が所定の状態に設定されるように、上記第１の回路を制御するように構成される第２の回路とを備え、そのことにより上記目的が達成される。
【００１３】
上記第１の論理レベルの大きさは、上記第２の論理レベルよりも大きくてもよい。
【００１４】
上記第２の論理レベルの大きさは、実質的にゼロに等しくてもよい。
【００１５】
本発明によるレベルシフティングパスゲートは、主導通経路が信号入力と信号出力との間に接続されたパストランジスタおよび上記信号出力に接続された負荷を備える第１の回路と、イネーブル入力を有する第２の回路であって、上記イネーブル入力に供給されるイネーブル信号が活性であり、第１の論理レベルが上記信号入力に供給される場合、上記パストランジスタが、レベルシフトされた論理レベルを上記信号出力に提供し、上記イネーブル信号が不活性である場合、上記信号入力が高インピーダンス状態に設定され、上記信号出力が所定の状態に設定されるように、上記第１の回路を制御するように構成される第２の回路とを備え、上記トランジスタは電界効果トランジスタを備え、そのことにより上記目的が達成される。
【００１６】
上記第２の回路は、上記イネーブル信号が不活性である場合に、上記パストランジスタをオフに切り替えるように構成されてもよい。
【００１７】
上記第２の回路は、上記イネーブル信号が活性である場合、上記パストランジスタの閾値電圧よりも大きなバイアス電圧を、上記パストランジスタの制御電極に供給するよう構成されてもよい。
【００１８】
上記バイアス電圧と上記第１の論理レベルとの差は、上記パストランジスタの上記閾値電圧よりも小さくてもよい。
【００１９】
上記第２の回路は、第１のトランジスタの出力電極と制御電極とに接続された抵抗を含むバイアス電圧ソースを備えてもよい。
【００２０】
上記第１のトランジスタは、グラウンドに接続された共通電極を有してもよい。
【００２１】
上記第１のトランジスタは、上記イネーブル信号が不活性である場合にハイの電圧レベルを受け取り、上記イネーブル信号が活性である場合にローの電圧レベルを受け取るよう接続された共通電極を有してもよい。
【００２２】
上記第１のトランジスタは、相補信号入力に接続された共通電極を有してもよい。
【００２３】
上記第１のトランジスタの上記共通電極は、制御電極がさらなるバイアス電圧を受け取るよう構成された第２のトランジスタの上記主導通経路を介して接続されてもよい。
【００２４】
上記抵抗は、第３のトランジスタの上記主導通経路を備えてもよい。
【００２５】
上記第３のトランジスタは、上記イネーブル信号が不活性である場合にオフに切り替えられ、上記イネーブル信号が活性である場合に導通するように構成されてもよい。
【００２６】
上記第１のトランジスタの上記制御電極および出力電極は、上記パストランジスタの制御電極に接続されてもよい。
【００２７】
上記イネーブル信号が不活性である場合、上記ゲートは、上記パストランジスタの制御電極をグラウンドに接続するように構成された第４のトランジスタを備えてもよい。
【００２８】
少なくとも１つのさらなるパストランジスタであって、上記少なくとも１つのさらなるパストランジスタまたはその各々は、各さらなる信号入力と上記信号出力との間に接続された主導通経路を有してもよい。
【００２９】
上記負荷は実質的に一定の抵抗を備え、上記所定の状態はハイレベル状態を含んでもよい。
【００３０】
上記負荷は、上記パストランジスタと反対の伝導型の負荷トランジスタを備えてもよい。
【００３１】
上記パストランジスタは、上記負荷トランジスタよりも高い駆動能力を有してもよい。
【００３２】
上記負荷トランジスタは、上記イネーブル信号が不活性である場合にオフに切り替わるように構成されてもよい。
【００３３】
上記所定の状態は高インピーダンス状態であってもよい。
【００３４】
上記信号出力とグラウンドとの間に接続された主導通経路を有するプルダウントランジスタは、上記イネーブル信号が不活性であり、かつ上記所定の状態がローレベル状態である場合にオンに切り替わるように構成されてもよい。
【００３５】
上記負荷トランジスタは一定のバイアスを受け取るように構成され、上記所定の状態はハイレベル状態であってもよい。
【００３６】
上記負荷トランジスタは、接地電位を受け取るよう構成された制御電極を有すしてもよい。
【００３７】
上記信号出力は、第１のインバータの入力に接続されてもよい。
【００３８】
上記ゲートは、入力および出力がそれぞれ上記第１のインバータの出力および入力に接続され、上記イネーブル信号が不活性である場合にイネーブルされ、上記イネーブル信号が活性である場合にディスエーブルされるように構成された第２の制御可能なインバータを備えてもよい。
【００３９】
上記ゲートは、ＣＭＯＳ集積回路において実施されてもよい。
【００４０】
上記ゲートは、マトリックスディスプレイ用のドライバ回路に含まれてもよい。
【００４１】
本発明の第１の局面によれば、レベルシフティングパスゲートであって、主導通経路が信号入力と信号出力との間に接続されたパストランジスタおよび上記信号出力に接続された負荷を備える第１の回路と、イネーブル入力を有する第２の回路であって、上記イネーブル入力に供給されるイネーブル信号が活性であり、第１の論理レベルが上記信号入力に供給される場合、上記パストランジスタが、レベルシフトされた論理レベルを上記信号出力に提供し、上記イネーブル信号が不活性である場合、上記信号入力が高インピーダンス状態に設定され、上記信号出力が所定の状態に設定されるように、上記第１の回路を制御するように構成される第２の回路と、を備えるレベルシフティングパスゲートが提供される。
【００４２】
上記パストランジスタは、上記イネーブル信号が活性であり、第２の論理レベルが上記信号入力に供給される場合、実質的にシフトしない論理レベルを上記信号出力に提供するように構成されてもよい。上記第１の論理レベルの大きさは、上記第２の論理レベルよりも大きくてもよい。上記第２の論理レベルの大きさは、実質的にゼロに等しくてもよい。
【００４３】
上記第２の回路は、上記イネーブル信号が不活性である場合に、上記第１のトランジスタをオフに切り替えるように構成されてもよい。
【００４４】
上記第２の回路は、上記イネーブル信号が活性である場合、上記パストランジスタの閾値電圧よりも大きなバイアス電圧を、上記パストランジスタの制御電極に供給するよう構成されてもよい。上記バイアス電圧と上記第１の論理レベルとの差は、上記パストランジスタの上記閾値電圧よりも小さくてもよい。
【００４５】
上記第２の回路は、第１のトランジスタの出力電極と制御電極とに接続された抵抗を含むバイアス電圧ソースを備えてもよい。上記第１のトランジスタは、グラウンドに接続された共通電極を有してもよい。代替として、上記第１のトランジスタは、上記イネーブル信号が不活性である場合にハイの電圧レベルを受け取り、上記イネーブル信号が活性である場合にローの電圧レベルを受け取るよう接続された共通電極を有してもよい。さらなる代替として、上記第１のトランジスタは、相補信号入力に接続された共通電極を有してもよい。
【００４６】
上記第１のトランジスタの上記共通電極は、制御電極がさらなるバイアス電圧を受け取るよう構成された第２のトランジスタの主導通経路を介して接続されてもよい。
【００４７】
上記抵抗は、第３のトランジスタの主導通経路を備えてもよい。上記第３のトランジスタは、上記イネーブル信号が不活性である場合にオフに切り替えられ、上記イネーブル信号が活性である場合に導通するように構成されてもよい。
【００４８】
上記第１のトランジスタの上記制御電極および出力電極は、上記パストランジスタの制御電極に接続されてもよい。
【００４９】
上記ゲートは、上記イネーブル信号が不活性である場合、上記パストランジスタの制御電極をグラウンドに接続するように構成された第４のトランジスタを備えてもよい。
【００５０】
上記ゲートは、少なくとも１つのさらなるパストランジスタを備えてもよく、上記少なくとも１つのさらなるパストランジスタまたはその各々は、各さらなる信号入力と上記信号出力との間にそれぞれ接続された主導通経路有する。
【００５１】
上記負荷は実質的に一定の抵抗を備えてもよく、上記所定の状態はハイレベル状態を含んでもよい。
【００５２】
上記負荷は、上記パストランジスタと反対の伝導型の負荷トランジスタを備えてもよい。上記パストランジスタは、上記負荷トランジスタよりも高い駆動能力を有してもよい。
【００５３】
上記負荷トランジスタは、上記イネーブル信号が不活性である場合にオフに切り替わるように構成されてもよい。上記所定の状態は高インピーダンス状態であってもよい。代替として、上記信号出力とグラウンドとの間に接続された主導通経路を有するプルダウントランジスタは、上記イネーブル信号が不活性であり、かつ上記所定の状態がローレベル状態であり得る場合にオンに切り替わるように構成されてもよい。
【００５４】
上記負荷トランジスタは一定のバイアスを受け取るように構成されてもよく、上記所定の状態はハイレベル状態であってもよい。上記負荷トランジスタは、接地電位を受け取るよう接続された制御電極を有してもよい。
【００５５】
上記信号出力は、第１のインバータの入力に接続されてもよい。上記ゲートは、入力および出力がそれぞれ上記第１のインバータの出力および入力に接続され、上記イネーブル信号が不活性である場合にイネーブルされ、上記イネーブル信号が活性である場合にディスエーブルされるように構成された第２の制御可能なインバータを備えてもよい。
【００５６】
上記トランジスタまたはその各々は、電界効果トランジスタを備えてもよい。上記ゲートは、ＣＭＯＳ集積回路において実施されてもよい。
【００５７】
本発明の第２の局面によれば、本発明の第１の局面によるゲートを含むマトリックスディスプレイ用のドライバ回路が提供される。
【００５８】
したがって、非常に感度が良く、かつ非常に低い電圧入力で動作可能なレベルシフティングパスゲートを提供することが可能である。このようなゲートは、例えば、高速シフティングまたは高速サンプリングを達成することが可能な、高速の動作速度を有する。任意の数の低電圧入力に対して論理ＡＮＤ関数を実行することが容易である。論理レベルの振幅が改善されるため、より低い電力消費が達成され得る。このゲートは、プロセスの違いに対してロバストであり、比較的少ない数のトランジスタで実施され得る。
【００５９】
このパスゲートは、イネーブル構成またはゲート構成を含む。イネーブル構成またはゲート構成は、入力に関係なく出力が所定の状態を採用し、入力が、その入力に接続された信号線に高インピーダンスを与えるディスエーブル状態にゲートを切り替えることを可能にする。この所定の状態は、以下の回路要件に応じて選択可能であり、例えば論理ローレベル、論理ハイレベル、または高インピーダンス状態の形態をとり得る。ゲートがディスエーブルされるときに入力を高インピーダンス状態に切り替えることにより、入力に接続された信号線の不要な負荷を実質的に防ぐことができる。
【００６０】
【発明の実施の形態】
例示によって、添付図面を参照しながら本発明についてさらに説明する。
【００６１】
図面中、同じ参照符号は同じ構成要素を指す。
【００６２】
図５は、本発明の実施形態を構成するレベルシフティングパスゲートによって行われることが要求されるレベルシフティング機能を示し、以下、これについて説明する。図５の上段の波形図は、２つの論理レベルを有する論理レベル信号の形態の、通常の入力信号を示す。ローの論理レベルＶSSは、ゼロボルトまたは実質的にゼロボルトに等しく、図５の下段の波形図に示すように、このレベルは変更を要求されない。しかし、ハイの入力レベルＶHHは比較的低い「論理」ハイレベル（例えば、２ボルトのオーダー）であり、このレベルは、高レベルＶDD（例えば、１５ボルトであり得、パスゲートの電源電圧に相当するレベル）にまで増加されることが要求される。したがって、レベルシフティングパスゲートは、パスゲートの機能を行うと同時に、パスゲートの入力に供給される比較的低いレベルの論理信号と、パスゲートの出力に接続された、それに続く回路との間のインターフェースを行うことを要求される。
【００６３】
図６に示すレベルシフティングパスゲートは、ソースが信号入力ＩＮに接続され、ドレインが信号出力ＯＵＴに接続されたパストランジスタＭ１（Ｎ型ＭＯＳ電界効果トランジスタとして図示するが、Ｐ型でもよい）を含む。トランジスタＭ１のドレインはまた、負荷Ｒを介して電力電源線ｖｄｄにも接続される。トランジスタＭ１のゲートは、イネーブル信号を受け取るイネーブル入力ＥＮを有する制御回路または手段１に接続される。このイネーブル信号は、実施形態において、「活性ハイ」型として示されているが、活性ロー型であってもよい。制御手段１と負荷Ｒとの間にも制御接続を図示しているが、いくつかの実施形態では、このような接続は提供されない。
【００６４】
イネーブル入力ＥＮは、ＶDD（すなわち、電源線ｖｄｄ上の電源電圧）とＶSS（すなわち、接地電位またはより低いの電源線の電圧（図６では図示せず））との間を切り替わる論理信号を受け取る。信号入力ＩＮは、上述したように、ＶSSと実質的にＶDD未満のハイの論理レベルＶHHとの間で切り替わるより低い電圧論理信号を受け取る。
【００６５】
入力ＥＮに供給されるイネーブル信号がローの論理レベルである場合、制御手段１は、トランジスタＭ１および負荷Ｒよって形成された回路を、トランジスタＭ１がオフされ、出力ＯＵＴが入力ＩＮから遮断されるように、制御する。この状態において、入力ＩＮは高インピーダンス状態をとり、一方、出力ＯＵＴは、例えば論理ハイレベル（ＶDD）、論理ローレベル（ＶSS）、または高インピーダンス（Ｚ）状態であり得る所定の状態をとる。そこで、パスゲートの回路挙動は、以下のような真理表により要約され得る。
【００６６】
【表１】
0003682857.tif 000002
Ｘ＝０（ＶSS）、１（ＶDD）、またはＺ（高インピーダンス）
入力ＥＮにおけるイネーブル信号がハイの場合、制御手段１は、適切なバイアス電圧ＶbiasがトランジスタＭ１のゲートに供給されることを確実にする。したがって、パストランジスタＭ１および負荷Ｒは、共通のゲート増幅器として動作し、入力ＩＮに供給される信号は、トランジスタＭ１のゲート−ソース電圧を制御する。ローの論理レベルＶSSが入力ＩＮに供給される場合、ゲート−ソース電圧ＶGSはバイアス電圧Ｖbiasと等しくなり、これにより、トランジスタＭ１はオンになり、トランジスタＭ１のドレインは出力ＯＵＴをローにする。逆に、ハイのレベルの信号ＶHHが入力ＩＮに供給される場合、ゲート−ソース電圧ＶGSはＶbias−ＶHHと等しく、これにより、トランジスタＭ１は微弱導通するかまたは完全にオフになるかのいずれかであり、負荷Ｒは出力ＯＵＴをハイにする。
【００６７】
出力ＯＵＴにおいて大きな電圧振幅（ｖｏｌｔａｇｅ  ｓｗｉｎｇ）を提供するために、トランジスタＭ１の駆動強度または駆動能力と、ゲートバイアス電圧Ｖbiasの値と、負荷Ｒのインピーダンスとを選択する。異なる入力条件について、出力ＯＵＴが、供給電圧ＶSS近傍と供給電圧ＶDD近傍との値の間で切り替わるようにするためには、以下の基準に従う必要がある。
【００６８】
１．Ｖbiasが、トランジスタＭ１の閾値電圧よりも大きい。
【００６９】
２．Ｖbias−ＶHHが、トランジスタＭ１の閾値電圧よりも小さい。
【００７０】
３．負荷Ｒのインピーダンスが高い。
【００７１】
上記の第３の基準は、動作速度とレベルシフティングの程度との間にトレードオフがあることを示す。高インピーダンスの負荷Ｒは、低レベルの入力信号に対して、トランジスタＭ１が、出力ＯＵＴをほぼ入力ＶSSの値にまで確実に遷移させ得る。しかし、高レベルの入力ＶHHに対して、トランジスタＭ１はオフされ、負荷Ｒの高インピーダンスが、比較的ゆっくりと出力ＯＵＴをＶDDに遷移させることしかできない。
【００７２】
したがって、多くのアプリケーションについて、負荷Ｒはこのような高インピーダンスを有さず、より小さな程度のレベルシフティングが受容される。より低い負荷インピーダンスの場合、負荷Ｒは、トランジスタＭ１が部分的に導通している場合にでも、出力ＯＵＴを受容可能な高い電圧レベルに遷移させることができるため、第２の基準に従う必要はない。
【００７３】
図７に示すパスゲートは、図６に示すパスゲートと同じタイプのものであるが、パスゲートの入力で実行される論理ＡＮＤ関数（ｌｏｇｉｃ  ＡＮＤ  ｆｕｎｃｔｉｏｎ）を含む。図７のゲートは、さらなるＮ型電界効果トランジスタＭｎが、ドレインおよびゲートがそれぞれ出力ＯＵＴおよびトランジスタＭ１のゲートに接続されたさらなるパスゲートを形成している点で、図６のパスゲートとは異なる。このゲートは、トランジスタＭ１およびＭｎのソースに接続された２つの入力ＩＮ１およびＩＮ２を有する。
【００７４】
パスゲートがイネーブルされる場合、出力ＯＵＴは、入力ＩＮ１およびＩＮ２がどちらとも入力論理ハイレベルの入力ＶHHであるときにのみ、ハイの論理レベルＶDDになる。一方または両方の入力が論理ローレベルＶSSである場合、トランジスタＭ１およびＭｎの一方または両方はオンになり、これにより、出力ＯＵＴはローにされる。異なる入力条件およびイネーブル条件に対する回路の動作を、以下の真理表に示す。
【００７５】
【表２】
0003682857.tif 000003
Ｘ＝０（ＶSS）、１（ＶDD）、またはＺ（高インピーダンス）
図７では、２つの入力ＩＮ１およびＩＮ２ならびに２つのパストランジスタＭ１およびＭｎのみを示すが、任意の所望の数の入力を有するＡＮＤ関数を実行するために、任意の数の入力およびトランジスタを設けてもよい。
【００７６】
図８に示すパスゲートは、負荷Ｒの一形態を示し、この場合、負荷Ｒは制御手段１によって制御される。この負荷は、ソースが電源線ｖｄｄに接続され、ドレインが出力ＯＵＴに接続されたＰ型電界効果トランジスタＭ２を含む。トランジスタＭ２のゲートは、インバータＩ１の出力に接続される。インバータＩ１は、制御手段１の一部を形成し、インバータＩ１の入力は、イネーブル入力ＥＮに接続される。
【００７７】
イネーブル入力ＥＮに供給されるイネーブル信号が活性、すなわちＶDDである場合、インバータＩ１の出力は、トランジスタＭ２のゲートを、実質的に接地電位またはローの電源線電位ＶSSに遷移させ、これにより、トランジスタＭ２は導通し、抵抗型負荷として動作する。入力信号ＩＮがローレベルである場合、トランジスタＭ１が出力ＯＵＴをローレベルに遷移させることができるよう、トランジスタＭ１の駆動能力は、トランジスタＭ２の駆動能力よりも高い必要がある。入力信号がハイの入力論理レベルＶHHである場合、トランジスタＭ１はオフされ、トランジスタＭ２は、出力ＯＵＴを実質的に電源線Ｖｄｄの電圧ＶＤＤに遷移させる。
【００７８】
イネーブル信号が不活性（すなわち、ロー論理レベルＶSS）である場合、インバータＩ１の出力は、トランジスタＭ２のゲートを実質的に電源線電圧ＶDDに遷移させ、トランジスタＭ２はオフされる。制御手段はまた、トランジスタＭ１をオフし、出力ＯＵＴは高インピーダンス状態となる。
【００７９】
図９は、制御手段１によって負荷が制御されないタイプのパスゲートを示す。この場合、負荷は、出力ＯＵＴと電源線ｖｄｄとの間に接続された抵抗器Ｒ１として実施される。
【００８０】
イネーブル信号が活性である場合、トランジスタＭ１は、入力ＩＮにおける入力信号がローの論理レベルである場合、出力ＯＵＴをローの論理レベルに遷移させる。入力信号が入力ハイ論理レベルである場合、トランジスタＭ１はオフにされ、負荷Ｒ１は、出力ＯＵＴをハイの論理レベルＶDDに遷移させる。
【００８１】
イネーブル信号が不活性である場合、トランジスタＭ１は、入力ＩＮに供給される入力信号に関係なくオフにされる。この状況において、抵抗器Ｒ１は、入力信号に関係なく出力ＯＵＴをハイの論理レベルに遷移させる。
【００８２】
図１０は、負荷抵抗器Ｒ１をＰ型電界効果トランジスタＭ２として実施した、図９のパスゲートの一例を示す。トランジスタＭ２のソースおよびドレインはそれぞれ、電源線ｖｄｄおよび出力ＯＵＴに接続される。トランジスタＭ２のゲートは、一定のバイアスを受け取るように接続される。この一定のバイアスは、図１０に示す実施形態の場合、ローの電源線ｖｓｓまたはグラウンドである。したがって、トランジスタＭ２は、導通状態にあり、パスゲートがディスエーブルされると、出力ＯＵＴを論理ハイレベルＶDDに遷移させる抵抗器として作用する。
【００８３】
図１１に示すパスゲートは、ドレインが出力ＯＵＴに接続され、ソースが電源線ｖｓｓに接続され、ゲートが制御手段１のインバータＩ１の出力に接続されたＮ型プルダウン電界効果トランジスタＭ８が設けられている点で、図８に示すパスゲートとは異なる。イネーブル信号が活性である場合、インバータＩ１の出力は、トランジスタＭ８のゲートを、実質的に電源線ｖｓｓの電位ＶSSに遷移させ、それによりトランジスタＭ８はオフにされ、影響を及ぼさない。したがって、この状況において、図１１のパスゲートは、図８のパスゲートと全く同じ様態で機能する。
【００８４】
イネーブル信号が不活性である場合、トランジスタＭ１およびＭ２は、図８のパスゲートの場合と同様にオフにされる。しかし、この状況において、インバータＩ１の出力は、トランジスタＭ８のゲートをアッパーの電源線電位ＶDDに遷移させ、トランジスタＭ８がオンにされる。したがって、ゲートがディスエーブルされると、出力ＯＵＴは、接地電位ＶSSまたは論理ローレベルに遷移される。
【００８５】
図１２は、パストランジスタＭ１を制御する制御手段１の一部をより詳細に示す。制御手段１は、バイアス電圧Ｖbiasを生成するバイアス電圧生成器を含む。イネーブル入力ＥＮは、スイッチＳ２を制御するよう接続される。イネーブル入力ＥＮはまた、出力が別のスイッチＳ１を制御するインバータＩ１’の入力にも接続される。スイッチＳ１およびＳ２は、バイアス電圧Ｖbiasのソースと電源線ｖｓｓとの間に接続され、スイッチＳ１とＳ２との間の接続は、パストランジスタＭ１のゲートに接続される。
【００８６】
イネーブル信号が活性である場合、スイッチＳ２は閉（ｃｌｏｓｅ）になり、一方、スイッチＳ１は開（ｏｐｅｎ）になり、バイアス電圧Ｖbiasが、上述したような共通ゲート増幅器として機能するトランジスタＭ１のゲートに供給される。イネーブル信号が不活性である場合、スイッチＳ２は開になり、一方、スイッチＳ１は閉になり、トランジスタＭ１のゲートを電源線ｖｓｓに接続する。したがって、トランジスタＭ１は、入力ＩＮにおける入力信号に関係なくオフにされ、入力ＩＮから出力ＯＵＴを遮断する。
【００８７】
図１３は、スイッチＳ１およびＳ２をＮ型電界効果トランジスタＭ７およびＭ１３として実施した図１２のパスゲートの一実施形態を示す。図１３に示すパスゲートの動作は、図１２を参照して上述した動作と同じである。
【００８８】
図１４は、図１３に示すタイプのパスゲートにおけるバイアス電圧を生成する構成を示す。このバイアス電圧生成器は、ソースが電源線ｖｓｓに接続され、ゲートおよびドレインが抵抗器Ｒ２を介して電源線ｖｄｄに接続され、トランジスタＭ１３のドレインに接続されたバイアス電圧生成器の出力を形成するＮ型電界効果トランジスタＭ３を含む。トランジスタＭ３は、飽和導通様式（ｉｎ  ｉｔｓ  ｓａｔｕｒａｔｅｄ  ｃｏｎｄｕｃｔｉｖｅ  ｒｅｇｉｍｅ）で動作し、トランジスタＭ３のドレイン−ソース経路を流れる電流ＩDSは、次の式によって得られる。
【００８９】
【数１】
0003682857.tif 000004
ここで、βnはトランジスタＭ３の（ジオメトリに依存する）相互コンダクタンスパラメータであり、ＶGSはトランジスタＭ３のゲート−ソース電圧であり、ＶTnはトランジスタＭ３の閾値電圧である。トランジスタＭ３のドレインにおいて生成されるバイアス電圧Ｖbiasは、次の式によって得られる。
【００９０】
【数２】
0003682857.tif 000005
トランジスタＭ３の駆動強度および抵抗器Ｒ２の値を適切に選択することにより、バイアス電圧Ｖbiasを、（無限に近づくＲ２値に対する）閾値電圧ＶTnと、（抵抗がゼロの抵抗器Ｒ２に対応する）電源線電圧ＶDDとの間の任意の数値に設定することができる。トランジスタＭ３の閾値電圧がトランジスタＭ１の閾値電圧と同じで、かつ抵抗器Ｒ２の値が十分に大きい場合、上述した基準１および２を満足するよう、トランジスタＭ１は、その閾値電圧を少し上回るようにバイアスされる。
【００９１】
図１５に示すパスゲートは、トランジスタＭ３のソースが電源線ｖｓｓに接続するかわりにインバータＩ１’の出力に接続されている点で、図１４に示すパスゲートとは異なる。この構成は、イネーブル信号が不活性である場合、トランジスタＭ３のソースが電源線電圧ＶDDに遷移され、バイアス生成器内の電流の流れがカットオフされ、パスゲートの電力消費が低減されることを確実にする。しかし、インバータＩ１’が標準的な２トランジスタＣＭＯＳインバータとして実施される場合、イネーブル信号が活性になると、トランジスタＭ３のソースは、Ｎ型トランジスタを介してグラウンドに接続される。したがって、イネーブル信号が活性である場合、トランジスタＭ３の駆動能力に対するインバータＩ１’のＮ型トランジスタの駆動能力および抵抗器Ｒ２の値に応じて、トランジスタＭ３のソースは少しの正バイアス値に上昇され得る。このオフセットは、いくつかのコンフィギュレーションにおいてパスゲートを最適化する場合に有用であり得る。
【００９２】
図１６のパスゲートは、トランジスタＭ３のソースと電源線ｖｓｓとの間にＮ型トランジスタＭ１４のソース−ドレイン経路を接続することにより、同様の結果を達成する。この目的のため、トランジスタＭ１４のゲートは、バイアス電圧を受け取り、電源線ｖｄｄに接続されている様子が示されている。あるいは、トランジスタＭ１４のゲートは、入力ＥＮに接続してもよい。トランジスタＭ１４は、トランジスタＭ３および抵抗器Ｒ２により提供されるバイアス電圧に加えられる少しのバイアス電圧を供給し、これにより、より高いバイアス電圧Ｖbiasが提供される。これは、回路設計および最適化を簡略にし得る。
【００９３】
抵抗器Ｒ２の値が負荷Ｒの値と同一にされ、かつトランジスタＭ１およびＭ３の駆動能力が等しい場合、トランジスタＭ１は、出力ＯＵＴをバイアス電圧Ｖbias未満の電圧にまでプルダウンすることはできない。これは、良好なレベルシフティングのために、バイアス電圧Ｖbiasを小さくする必要があるが、活性な負荷デバイスを用いてバイアス電圧を生成するためには、トランジスタＭ１およびＭ３を活性な負荷デバイスよりもずっと大きくする必要があることを意味する。トランジスタＭ１４により生成される小さなバイアス電圧をトランジスタＭ３のソースに印加することにより、トランジスタＭ１は、出力ＯＵＴをバイアス電圧Ｖbiasよりも低い電圧にプルダウンすることができる。したがって、この構成は、パスゲートにおける広範囲のデバイスに対する要件を緩和する。
【００９４】
図１７に示すパスゲートは、図１４に示すタイプのパスゲートであり、抵抗器Ｒ２をＰ型電界効果トランジスタＭ４として実施したものである。トランジスタＭ４のゲートは、バイアス電圧を受け取り、図１７に示すように、便宜上、電源線ｖｓｓに接続され得る。この場合、トランジスタＭ４は、次の式によって得られるドレイン−ソース電流で、線形導通様式（ｌｉｎｅａｒ  ｃｏｎｄｕｃｔｉｏｎ  ｒｅｇｉｍｅ）で動作する。
【００９５】
【数３】
0003682857.tif 000006
ここで、βpは（ジオメトリに依存する）相互コンダクタンスパラメータであり、ＶGSはソース−ゲート電圧であり、ＶTは閾値電圧であり、ＤGTは閾値電圧であり、ＶDSはドレイン−ソース電圧である。トランジスタＭ３およびＭ４が実質的に同一の閾値電圧ＶTを有する場合、トランジスタＭ３のドレインにおいて生成されるバイアス電圧Ｖbiasは、次の式によって得られる。
【００９６】
【数４】
0003682857.tif 000007
供給電圧ＶDDよりも実質的に小さい閾値電圧について、上記式は次のように簡略化できる。
【００９７】
【数５】
0003682857.tif 000008
したがって、バイアス電圧Ｖbias値は、トランジスタＭ３およびＭ４の駆動能力の比に依存する。トランジスタＭ３およびＭ４が実質的に同じβ値を有する場合、一般的なＶDDおよびＶTの通常の値に対して、バイアス電圧はＶDD／２よりも大きくなる傾向にある。また、トランジスタＭ４に対してトランジスタＭ３の駆動能力が高くなるほど、バイアス電圧Ｖbiasの値は低くなる。これは、上で規定した基準を満足するために有用である。
【００９８】
図１８に示すパスゲートは、トランジスタＭ１３が省略され、トランジスタＭ４のゲートがインバータＩ１’の出力に接続され、トランジスタＭ７のドレインがバイアス電圧生成器の出力（すなわち、トランジスタＭ３のドレインとトランジスタＭ４のドレインとの間の接続部）に接続されている点で、図１７のパスゲートとは異なる。イネーブル入力ＥＮに供給されるイネーブル信号が活性である場合、インバータＩ１’の出力は、トランジスタＭ４のゲートおよびトランジスタＭ７のゲートをローの供給電位ＶSSに遷移させる。トランジスタＭ７がオフにされ、トランジスタＭ４がオンにされて、バイアス電圧生成器負荷を提供する。したがって、要求されるバイアス電圧がパストランジスタＭ１のゲートに供給され、パスゲートは、ハイの入力論理レベルおよびローの入力論理レベルについて、上述したように機能する。
【００９９】
イネーブル信号が不活性である場合、インバータＩ１’の出力は、トランジスタＭ４およびＭ７のゲートをアッパーの電源線電圧ＶDDに遷移させる。したがって、トランジスタＭ４はオフにされ、トランジスタＭ１およびＭ３のゲートはローの電源線電圧ｖｓｓに接続される。したがって、バイアス電圧生成器はディスエーブルされ、パストランジスタＭ１はオフにされる。
【０１００】
図１９に示すパスゲートは、トランジスタＭ３のソースが相補信号入力ＩＮＢに接続されている点で、図１８に示すパスゲートとは異なる。イネーブル信号が活性である場合、トランジスタＭ７は、トランジスタＭ１およびＭ３のゲートをローの電源線電圧ｖｓｓに接続する。したがって、トランジスタＭ１およびＭ３はオフにされ、入力ＩＮおよびＩＮＢは遮断され、高インピーダンス状態をとる。
【０１０１】
イネーブル信号が活性である場合、入力ＩＮにおける入力信号がアッパーの入力論理レベルにあり、その結果入力ＩＮＢにおける相補入力信号が、ローの入力論理レベル（すなわち、ＶSS）にある場合、図１９のパスゲートは上述したように動作する。しかし、入力ＩＮがローの入力論理レベルになり、入力ＩＮＢがハイの入力論理レベルＶHHになると、トランジスタＭ１のゲートに供給されるバイアス電圧の値は、ほぼＶHHに等しい量だけ増加する。その結果、トランジスタＭ１のゲート−ソース電圧が増加し、これにより、パスゲートの出力ＯＵＴにおける電圧がさらに低下する。したがって、相補入力信号および図１９に示す構成を用いることにより、より大きな程度の電圧振幅が出力ＯＵＴにおいて提供され得る。
【０１０２】
図２０に示すように、パスゲートの出力はインバータＩ２によって補充またはバッファされ得、これにより、出力ＯＵＴＢに反転出力信号が提供される。インバータＩ２への入力信号は、インバータＩ２の切り替え点より高いレベルと低いレベルとの間を切り替わる。しかし、上述したような速度の問題について、これらの論理レベルは、供給電圧ＶSSおよびＶDDによって定義される電圧極値（ｅｘｔｒｅｍｅｓ）よりも低いレベルであり得る。単純な「ハードリミッタ」として働くインバータＩ２の使用により、電源電圧にほぼ等しい出力電圧レベルが得られる。インバータＩ２は、標準的な２トランジスタＣＭＯＳインバータの構成であり得る。
【０１０３】
図２１に示すパスゲートは、Ｎ型トランジスタＭ５およびＰ型トランジスタＭ６を含む標準的なＣＭＯＳインバータとして設けられたインバータＩ２において、トランジスタＭ５のソースが相補入力ＩＮＢに接続される点で、図２０のパスゲートとは異なる。
【０１０４】
パスゲートがイネーブルされ、入力ＩＮにおける信号が入力論理ハイレベルである場合、相補入力ＩＮＢは実質的にローの電源線電位となり、トランジスタＭ５およびＭ６を含むインバータは従来の様態で動作する。しかし、入力ＩＮに供給される信号がローの入力論理レベルである場合、相補入力ＩＮＢにおける信号はハイの入力論理レベルＶHHである。したがって、トランジスタＭ５のゲート−ソース電圧が低減し、これが、インバータの出力ＯＵＴＢにおいてより大きな電圧振幅を提供する。
【０１０５】
図２２に示すパスゲートは、さらなるインバータＩ３の入力および出力が、それぞれインバータＩ２の出力および入力に接続されている点で、図２０のパスゲートとは異なる。また、インバータＩ３は制御可能であり、制御手段１によって制御される。したがって、インバータＩ３は、制御手段１からの制御信号によりディスエーブルされ得るフィードバックインバータとして機能する。
【０１０６】
イネーブル信号が活性である場合、制御手段はインバータＩ３をディスエーブルし、パスゲートは、図２０に示すパスゲートと同様に機能する。しかし、イネーブル信号が不活性である場合、パストランジスタＭ１はスイッチオフされ、負荷Ｒは、インバータＩ２の入力に接続されたパスゲートの出力がデフォルトで（例えば、図８の負荷構成によって示すような）高インピーダンス状態になるように選択される。フィードバックインバータＩ３は、制御手段１によって活性化され、インバータＩ２と共にラッチング機構を形成する。したがって、この構成は、イネーブル信号が活性である場合に入力信号をサンプリングし、イネーブル信号が不活性になった場合に信号をホールドする単純な低電圧サンプルアンドホールド回路として動作する。
【０１０７】
図２３は、インバータＩ３の特定の例を示す。このインバータＩ３は、Ｎ型トランジスタＭ９およびＭ１０ならびにＰ型トランジスタＭ１１およびＭ１２を含み、そのソース−ドレイン経路は、電源線ｖｓｓと電源線ｖｄｄとの間に直列接続されている。トランジスタＭ１０およびＭ１１が、従来の「インバータトランジスタ」であるのに対して、トランジスタＭ９およびＭ１２は、ゲートが制御手段１のインバータＩ１’の出力および入力にそれぞれ接続された制御トランジスタである。イネーブル信号が活性である場合、トランジスタＭ９およびＭ１２はオフにされ、トランジスタＭ１０およびＭ１１は電源から遮断され、インバータＩ３はディスエーブルされる。イネーブル信号が不活性である場合、トランジスタＭ９およびＭ１２はオンにされ、インバータＩ３は通常の様態で機能する。
【０１０８】
トランジスタＭ９およびＭ１０の順序ならびにトランジスタＭ１１およびＭ１２の順序は、制御可能なインバータの動作に影響を与えることなく変更可能である。また、トランジスタＭ９およびＭ１０の対ならびにトランジスタＭ１１およびＭ１２の対は、デュアルゲートＭＯＳＦＥＴとして設けることができる。また、トランジスタＭ１および負荷Ｒを含む第１のレベルシフティング段の駆動能力がトランジスタＭ１０およびＭ１１の駆動能力よりも高い場合、トランジスタＭ９およびＭ１２は省略可能である。
【０１０９】
図２４に示すパスゲートは、図１１に示す負荷構成と、図１９に示すバイアス電圧生成器と、図２１に示す出力インバータ構成とを含む。インバータＩ１およびＩ１’は、Ｎ型トランジスタＭ１４およびＰ型トランジスタＭ１５を含む従来のＣＭＯＳインバータ構成によって形成された１つのインバータによって構成される。したがって、イネーブル入力ＥＮにおけるイネーブル信号が不活性またはローの論理レベル状態ＶSSである場合、レベルシフティングパスゲートの出力ＯＵＴＢは、デフォルトでアッパーの論理レベルＶDDとなる。
【０１１０】
図２５および図２６は、図２４のパスゲートのシミュレーションにおいて発生する波形を示し、ＶHHは２ボルトであり、ＶDDは１５ボルトであり、トランジスタは、通常の低温ポリシリコン薄膜トランジスタの性能を有し、閾値電圧は２ボルトであり、スクエアデバイスとしてβ値は１．２５μＡ／Ｖ2である。トランジスタＭ１およびＭ３は、全てスクエアデバイスである図２４の残りのトランジスタよりも３倍幅が広い。図２６の下段のグラフは、入力ＩＮおよびＩＮＢに供給される入力信号と、イネーブル入力ＥＮに供給されるイネーブル信号とを示す。これらの入力信号は、２ボルトの振幅を有する３ＭＨｚの信号である。結果として生じる、トランジスタＭ１およびＭ５に対する一時電流Ｉを、図２６の上段のグラフにを示す。
【０１１１】
図２５に示すように、出力ＯＵＴにおける信号は、インバータＩ２の入力切替電圧ＩＳのいずれか一方のサイドにきれいに切り替わる。これらの入力信号は、電源線電圧ＶDDおよびＶSSの１０ミリボルトの範囲内でレベルシフトされる。
【０１１２】
図２７は、単一端入力ＩＮを用いた低電圧データサンプリング用のパスゲートを示す。図２７のパスゲートは、図８に示す負荷構成と、図１６に示すバイアス電圧生成トランジスタ構成とデュアルゲートトランジスタとして結合されたトランジスタＭ３およびＭ１４とを有する図１８のバイアス電圧生成器と、トランジスタＭ９およびＭ１０の対ならびにＭ１１およびＭ１２の対をデュアルゲートトランジスタとして設けた図２３に示す出力インバータ構成とを含む。図２８は、上述のと同じパラメータを用いて図２７のパスゲートのシミュレーションにおいて発生する波形を示す。図２８はまた、例えばフラットパネルマトリクスディスプレイ用のモノリシック駆動回路に見られるような比較的低性能のポリシリコン薄膜トランジスタででも、良好なレベルシフティング性能が達成可能であることを示す。
【０１１３】
したがって、比較的単純な回路から、高い程度のレベルシフティングと高性能とを兼ね備えたレベルシフティングパスゲートを提供することが可能である。このパスゲートはイネーブルまたはディスエーブル可能であり、ディスエーブルされた状態で、信号入力または各信号入力は、それが接続されている任意の信号線に高いインピーダンスを与える。また、ディスエーブル状態において、出力は、任意の所望の状態に初期化されるよう構成される。
【０１１４】
【発明の効果】
本発明により、ソースが信号入力（ＩＮ）に接続され、ドレインが信号出力（ＯＵＴ）に接続された電界効果トランジスタ（Ｍ１）を含むレベルシフティングパスゲートが得られる。負荷（Ｒ）は、トランジスタ（Ｍ１）のドレインと電源線（ｖｄｄ）との間に接続される。制御手段（１）は、パスゲートをイネーブルまたはディスエーブルする信号を受け取るイネーブル入力（ＥＮ）を有する。ゲートがイネーブルされた場合、制御手段（１）は、トランジスタ（Ｍ１）および可能であれば負荷（Ｒ）を制御し、入力論理ローレベルは、実質的に変化せずに通過し、一方、比較的低い入力ハイレベルが、供給電圧近傍のより高い出力論理ハイレベルへとシフトされる。パスゲートがディスエーブルされた場合、トランジスタ（Ｍ１）はオフに切り換えられ、入力（ＩＮ）は出力（ＯＵＴ）から遮断され、高インピーダンス状態をとる。逆に、ディスエーブルされた場合、出力（ＯＵＴ）は所定の状態（例えば、論理ロー、論理ハイ、または高インピーダンス等）に初期化される。
【図面の簡単な説明】
【図１】公知のタイプのレベルシフタを示す回路図である。
【図２】公知のタイプのレベルシフタを示す回路図である。
【図３】公知のタイプのレベルシフタを示す回路図である。
【図４】公知のタイプのレベルシフタを示す回路図である。
【図５】本発明の実施形態により行われるレベルシフティング機能を示す波形図である。
【図６】本発明の第１の実施形態を構成するレベルシフティングパスゲートを示す模式回路図である。
【図７】図６に示すタイプのパスゲートを示し、ＡＮＤ関数を含む模式回路図である。
【図８】図６のパスゲートにおいて用いられ得る別の種類の負荷を示す模式図である。
【図９】図６のパスゲートにおいて用いられ得る別の種類の負荷を示す模式図である。
【図１０】図６のパスゲートにおいて用いられ得る別の種類の負荷を示す模式図である。
【図１１】図６のパスゲートにおいて用いられ得る別の種類の負荷を示す模式図である。
【図１２】図６のパスゲートのパストランジスタについての別の制御構成を示す回路図である。
【図１３】図６のパスゲートのパストランジスタについての別の制御構成を示す回路図である。
【図１４】図６のパスゲートのパストランジスタについての別の制御構成を示す回路図である。
【図１５】図６のパスゲートのパストランジスタについての別の制御構成を示す回路図である。
【図１６】図６のパスゲートのパストランジスタについての別の制御構成を示す回路図である。
【図１７】図６のパスゲートのパストランジスタについての別の制御構成を示す回路図である。
【図１８】図６のパスゲートのパストランジスタについての別の制御構成を示す回路図である。
【図１９】図６のパスゲートのパストランジスタについての別の制御構成を示す回路図である。
【図２０】図６のパスゲートによる出力インバータの使用を示す模式回路図である。
【図２１】図６のパスゲートによる出力インバータの使用を示す模式回路図である。
【図２２】図６のパスゲートと共に用いられ得るラッチング構成を示す模式回路図である。
【図２３】図６のパスゲートと共に用いられ得るラッチング構成を示す模式回路図である。
【図２４】本発明の別の実施形態を構成するパスゲートを示す回路図である。
【図２５】図２４のパスゲートのシミュレーションにおいて発生する波形を示す波形図である。
【図２６】図２４のパスゲートのシミュレーションにおいて発生する波形を示す波形図である。
【図２７】本発明のさらなる実施形態を構成するパスゲートの回路図である。
【図２８】図２７のパスゲートのシミュレーションにおいて発生する波形を示す波形図である。
【符号の説明】
１  制御手段
【図１】
0003682857.tif 000009
【図２】
0003682857.tif 000010
【図３】
0003682857.tif 000011
【図４】
0003682857.tif 000012
【図５】
0003682857.tif 000013
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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