(57)【特許請求の範囲】
【請求項１】
周期的な入力クロック信号（ＣＬＯＣＫ）に応答して、入力データ（ＦＲＡＣＴ  Ｏ）に従い出力タイミング信号（ＴＩＭＩＮＧ＿）の連続する各パルスを個別にタイミング調整する装置であって、
前記クロック信号を受信して、該クロック信号とは周波数同期するが位相的に分散されている複数の周期的位相信号（ＰＨ［０］−ＰＨ［１５］）を発生する手段（２４、２６）と、
前記位相信号の第１の部分（ＰＨ［０］−ＰＨ［７］）を受信して、前記クロック信号の各期間の間に前記入力データを受信し、第１の出力信号（ＯＵＴＡ）を発生する第１のセレクタ手段（２５）と、
前記位相信号の第２の部分（ＰＨ［８］−ＰＨ［１５］）を受信し、前記クロック信号の各期間の間に前記入力データを受信し、第２の出力信号（ＯＵＴＢ）を発生する第２のセレクタ手段（２７）と、
前記第１と第２の出力信号を結合し、前記出力タイミング信号を生成する手段（２８）とから成り、
前記受信された入力データにより、前記位相信号のうちの一つにおいて決められた状態変更（即ち、ＨからＬへの遷移）に応じて、第１又は第２のセレクタ手段のうちの何れか一方が第１又は第２の出力信号の出力パルスの発生を開始するタイミング調整装置。
【請求項２】
第１と第２のセレクタ手段が、前記クロック信号の各期間の間の実質的に異なる時間で入力データを受信することを特徴とする請求項１に記載の装置。
【請求項３】
前記第１のセレクタ手段が、前記位相信号の第１の部分の全てが決められた状態変更をされる以前に、前記クロック信号の各期間の間の第１の時点において前記入力データを受信すると共に、前記第２のセレクタ手段が、前記位相信号の第２の部分の全てが決められた状態変更をされる以前に、前記クロック信号の各期間の間の第２の時点において前記入力データを受信することを特徴とする請求項１に記載の装置。
【請求項４】
入力されたバンクＢＡＮＫセレクトデータと位相ＰＨＡＳＥセレクトデータによって決められた遅延時間を有して、入力周期クロック信号ＣＬＯＣＫの選択された状態変更の後に出力タイミング信号ＴＩＭＩＮＧ＿のパルスを発生する装置であって、クロック信号ＣＬＯＣＫの状態変更が入力イネーブル信号ＥＮＡＢＬＥによって選択されるものであり、
前記クロック信号ＣＬＯＣＫを受信して、それぞれが該クロック信号ＣＬＯＣＫに周波数同期した、Ｎが整数である２Ｎ個の周期的位相信号ＰＨ［０］乃至ＰＨ［２Ｎ−１］であって、連続的に且つ位相的に均等に分散されるものを発生する位相信号発生手段（２４、２６）と、
前記位相ＰＨＡＳＥセレクトデータと前記バンクＢＡＮＫセレクトデータとイネーブル信号ＥＮＡＢＬＥを周期的に受信して出力信号ＯＵＴＡを生成する第１のセレクタ手段（２５）であって、受信されたイネーブル信号ＥＮＡＢＬＥがアサートされると共に受信されたバンクＢＡＮＫセレクトデータが第１の状態にあるときに、受信された位相ＰＨＡＳＥセレクトデータによって選択された位相信号ＰＨ［０］乃至ＰＨ［Ｎ−１］のうちの一つの状態変化即ち遷移に応答して、前記出力信号ＯＵＴＡをパルス化するものと、
前記位相ＰＨＡＳＥセレクトデータと前記バンクＢＡＮＫセレクトデータとイネーブル信号ＥＮＡＢＬＥを周期的に受信して出力信号ＯＵＴＢを生成する第２のセレクタ手段（２７）であって、受信されたイネーブル信号ＥＮＡＢＬＥがアサートされると共に受信されたバンクＢＡＮＫセレクトデータが第２の情態にあるときに、受信された位相ＰＨＡＳＥセレクトデータによって選択された位相信号ＰＨ［Ｎ］乃至ＰＨ［２Ｎ−１］のうちの一つの状態変化即ち遷移に応答して、前記出力信号ＯＵＴＢのパルスを生成するものと、
前記出力信号ＯＵＴＡとＯＵＴＢを結合し、前記タイミング信号ＴＩＭＩＮＧを生成する論理手段（２８）とから成る出力タイミング信号パルス発生装置。
【請求項５】
前記第１のセレクタ手段が、前記クロック信号ＣＬＯＣＫの各サイクルの間の第１の時点において前記位相ＰＨＡＳＥセレクトデータと前記バンクＢＡＮＫセレクトデータと前記イネーブル信号ＥＮＡＢＬＥを受信すると共に、前記第２のセレクタ手段が、前記クロック信号ＣＬＯＣＫの各サイクルの間の第２の時点において前記位相ＰＨＡＳＥセレクトデータと前記バンクＢＡＮＫセレクトデータと前記イネーブル信号ＥＮＡＢＬＥを受信するが、前記第１と第２の時点が実質的に異なっていることを特徴とする請求項４に記載の装置。
【請求項６】
前記第１と第２の時点が、実質的に前記周期的クロック信号ＣＬＯＣＫの周期の半分に相当する時間だけ離れていることを特徴とする請求項５に記載の装置。
【請求項７】
前記位相信号のそれぞれが５０％の動作周期を有し、位相信号ＰＨ［０］乃至ＰＨ［Ｎ−１］の全てが決められた状態変化になったときに第１のセレクタ手段が前記クロック信号ＣＬＯＣＫの期間の第１の部分の間で前記位相ＰＨＡＳＥセレクトデータと前記バンクＢＡＮＫセレクトデータと前記イネーブル信号ＥＮＡＢＬＥを受信し、更に、位相信号ＰＨ［Ｎ］乃至ＰＨ［２Ｎ−１］の全てが決められた状態変化になったときに第２のセレクタ手段が前記クロック信号ＣＬＯＣＫの期間の第２の部分の間で前記位相ＰＨＡＳＥセレクトデータと前記バンクＢＡＮＫセレクトデータと前記イネーブル信号ＥＮＡＢＬＥを受信することを特徴とする請求項６に記載の装置。
【請求項８】
周期的な入力クロック信号ＣＬＯＣＫと、タイミング信号ＴＩＭＩＮＧ＿のパルスが前記クロック信号ＣＬＯＣＫのパルスに関連していつ発生すべきかを示す入力データシーケンスに従って、各パルスが時間調整されている出力タイミング信号ＴＩＭＩＮＧ＿を発生する装置（１０）であって、前記入力データシーケンスの各データ値が前記出力タイミング信号ＴＩＭＩＮＧ＿の個々のパルスに対応しており、そして、直近の先行するタイミング信号ＴＩＭＩＮＧ＿パルスと対応するタイミング信号ＴＩＭＩＮＧ＿パルスとの間の遅延時間を示すが、該各データ値がサイクル値ＣＹＣＬＥＳのデータと位相ＰＨＡＳＥセレクトデータと前記バンクＢＡＮＫセレクトデータとを含んでいるものであり、前記装置が、
前記入力データシーケンスを格納し、一連の入力シフト信号ＳＨＩＦＴのパルスに応じて連続的に前記シーケンスの各データ値を出力として生成するバッファ（１２、１３）と、
前記バッファによって生成された各データ値出力内に含まれたサイクル値ＣＹＣＬＥＳデータを受信し、各サイクル値ＣＹＣＬＥＳデータを受信した後でクロック信号ＣＬＯＣＫのパルスをカウントし、該カウントが受信したサイクル値ＣＹＣＬＥＳデータによって表された数に達したときに出力イネーブル信号ＥＮＡＢＬＥをアサートするカウンタ手段（１８（１）−１８（Ｎ））と、
前記クロック信号ＣＬＯＣＫを受信して、それぞれがクロック信号ＣＬＯＣＫに周波数同期した、Ｎが整数である２Ｎ個の周期的位相信号ＰＨ［０］乃至ＰＨ［２Ｎ−１］であって、前記クロック信号ＣＬＯＣＫの１サイクルの間で連続的に且つ位相的に均等に分散されるものを発生する位相信号発生手段（２４、２６）と、
前記位相ＰＨＡＳＥセレクトデータと前記バンクＢＡＮＫセレクトデータとイネーブル信号ＥＮＡＢＬＥを周期的に受信して第１の出力信号ＯＵＴＡを生成する第１のセレクタ手段（２５）であって、受信されたイネーブル信号ＥＮＡＢＬＥがアサートされると共に受信されたバンクＢＡＮＫセレクトデータが第１の状態にあるときにはいつでも、受信された位相ＰＨＡＳＥセレクトデータによって示された位相信号ＰＨ［０］乃至ＰＨ［Ｎ−１］のうちの一つの状態変化即ち遷移に応答して、前記出力信号ＯＵＴＡをパルス化するものと、
前記位相ＰＨＡＳＥセレクトデータと前記バンクＢＡＮＫセレクトデータとイネーブル信号ＥＮＡＢＬＥを周期的に受信して第２の出力信号ＯＵＴＢを生成する第２のセレクタ手段（２７）であって、受信されたイネーブル信号ＥＮＡＢＬＥがアサートされると共に受信されたバンクＢＡＮＫセレクトデータが第２の状態にあるときには、受信された位相ＰＨＡＳＥセレクトデータによって選択された位相信号ＰＨ［Ｎ］乃至ＰＨ［２Ｎ−１］のうちの一つの状態変化即ち遷移に応答して、前記出力信号ＯＵＴＢパルスを生成するものと、
前記出力信号ＯＵＴＡとＯＵＴＢを結合し、前記タイミング信号ＴＩＭＩＮＧ＿を生成する論理手段（２８）を有する出力タイミング信号発生装置。
【請求項９】
前記第１のセレクタ手段が、前記クロック信号ＣＬＯＣＫの各サイクルの間の第１の時点において前記位相ＰＨＡＳＥセレクトデータと前記バンクＢＡＮＫセレクトデータと前記イネーブル信号ＥＮＡＢＬＥを受信すると共に、前記第２のセレクタ手段が、前記クロック信号ＣＬＯＣＫの各サイクルの間の第２の時点において前記位相ＰＨＡＳＥセレクトデータと前記バンクＢＡＮＫセレクトデータと前記イネーブル信号ＥＮＡＢＬＥを受信するが、前記第１と第２の時点が実質的に異なっていることを特徴とする請求項８に記載の装置。
【請求項１０】
前記第１と第２の時点が、実質的に前記周期的クロック信号ＣＬＯＣＫの周期の半分に相当する時間だけ離れていることを特徴とする請求項９に記載の装置。
【請求項１１】
前記位相信号のそれぞれが５０％の動作周期を有し、第１のセレクタ手段が、位相信号ＰＨ［０］乃至ＰＨ［Ｎ−１］の全てが決められた状態変化される以前において、前記クロック信号ＣＬＯＣＫの期間の第１の部分の間で前記位相ＰＨＡＳＥセレクトデータと前記バンクＢＡＮＫセレクトデータと前記イネーブル信号ＥＮＡＢＬＥを受信し、更に、第２のセレクタ手段が、位相信号ＰＨ［Ｎ］乃至ＰＨ［２Ｎ−１］の全てが決められた状態変化される以前において、前記クロック信号ＣＬＯＣＫの期間の第２の部分の間で前記位相ＰＨＡＳＥセレクトデータと前記バンクＢＡＮＫセレクトデータと前記イネーブル信号ＥＮＡＢＬＥを受信することを特徴とする請求項１０に記載の装置。
【請求項１２】
更に、第１のセレクタ手段が第１の出力信号ＯＵＴＡパルスを生成すべきときには何時でも、並びに、第２のセレクタ手段が第２の出力信号ＯＵＴＢパルスを生成すべきときには何時でも、シフト信号ＳＨＩＦＴパルスを前記バッファに転送する手段を有することを特徴とする請求項１１に記載の装置。
【発明の詳細な説明】
発明の背景
発明の技術分野
本発明は、一般的には、タイミング信号発生器に関し、特には、マルチプレクサを利用して遅延線の分岐を交互に選択し、出力信号のタイミングを制御するタイミング信号発生器に関する。
関連技術の説明
タイミング信号発生器は、調節可能な時間間隔で出力信号パルスを生成する。代表的なタイミング信号発生器は、基準クロックのパルスをカウントしてそのカウントが所定の限界値に達したときに出力信号パルスを生成するプログラマブルカウンターを内蔵している。連続する出力信号パルスのそれぞれのタイミングは、パルス間でカウンターを再プログラミングすることで変更される。タイミング信号発生器は、調節自在にカウンター出力パルスを遅延して出力パルスのタイミングをより微調節するタイミング調整器を有することもできる。図１０に図示された代表的なタイミング調整器は、ランプ発振器１００とデジタル−アナログコンバーター（Ｄ／Ａ）１０２と比較器１０４を用いる。Ｄ／Ａコンバーター１０２は、所望の遅延を要求する入力データを受信して、該入力データに比例した大きさの出力基準信号を生成する。ランプ発振器１００は、クロック信号パルスの各パルスに対して直線的に増加し始める出力ランプ信号を発生する。比較器１０４は、ランプ信号の大きさが基準信号のそれに達したときに調整出力パルスを生成する。この比較器１０４の出力信号パルスは、ランプ発振器１００をリセットして、次のクロック信号パルスに応答できるようにする。特定のクロック信号パルスに続く出力信号パルスのタイミングは、前記クロック信号パルスが到達する前に、前記Ｄ／Ａコンバーターへのデータ入力を変更することによって、変更することができる。
タイミング調整器の「リサイクルタイム」は、その出力パルス同士が時間的にどの程度接近することができるかの尺度である。リサイクルタイムは少ない方が望ましい。しかし、図１０のタイミング調整器は、ランプ発振器１００をリセットし、次の出力信号パルスに対するタイミングデータを得て、入力タイミングデータに応じてそのＤ／Ａコンバーターの出力を変更するためには、１の出力信号パルスの後縁の後で次の入力信号パルスの前縁の前に十分な時間を有さねばならない。リサイクルタイムを少なくするために、従来のタイミング信号発生器は、図１１に示すような２つのタイミング調整器１１０と１１２を使用することができた。調整器１１０は、クロック信号の各奇数サイクルの間出力信号を生成することができ、調整器１１２は、クロック信号の各偶数サイクルの間出力信号を生成することができる。カウンター１１６と１１８は、前記２つの調整器に対して入力パルスを交替して供給する。ＯＲゲート１１４が、２つの調整器の出力信号を結合して単一の出力信号を生成する。一方のタイミング調整器が最後の入力信号パルスに対して応答している間に、他方のタイミング調整器は新たな入力データを獲得し次の入力信号パルスに応答する準備をする。したがって、例えば、それぞれのタイミング調整器が少なくとも１０ナノセカンド離れた出力パルスしか生成できなくても、それに対して、前記２つのタイミング調整器は、５ナノセカンド程度離れた結合出力信号の交替パルスを生成する。この複式調整システムは、リサイクルタイムを少なくするが、しかし、二つの調整器と二つのカウンターを必要とする。また、このタイミング調整器は、校正が難しく、ランプ発振器の出力信号の非直線性やプロセス変化又は温度変化に起因する誤作動に陥りやすい。
発明の概要
本発明のタイミング信号発生器は、出力タイミング信号の連続パルスのタイミングを調節可能にする。この発生器は各出力パルスに先立って入力データを受信し、該入力データに従って前記出力パルスのタイミングを調整する。前記発生器は、基準クロック信号に周波数同期しているが位相的には均等に分散された一組の２Ｎ個の位相信号を提供する回路を含んでいる。前記発生器は、更に、それぞれがクロック信号の各サイクルの間に一度データをサンプリングする第１と第２のセレクターを内蔵している。このサンプリングされたデータは、第１又は第２のセレクターのいずれが次のクロック信号のサイクルの間に出力信号をパルス化すべきであるか、更に、前記セレクターが前記パルス縁のタイミングを制御するために使用すべきなのはどの位相信号であるのかを示している。第１及び第２のセレクターの出力信号は、論理和演算されてタイミング信号を生成する。各セレクターによるデータサンプリングのタイミングは別々に調節されて、セレクターの出力信号は、示された位相信号が状態を変更するときだけ、状態を変更する。
本発明のタイミング信号発生器は、集積回路内に広い空間を必要とせずに正確にタイミング調整された出力信号パルスを提供する。個々の出力信号パルスのタイミングはオンザフライで変更され、短いリサイクルタイムを伴う。プロセス変化及び温度変化は、タイミング信号パルスの正確性に対して最小限の影響しか及ぼさない。
本明細書の最終部分は、本発明の主題を特に指摘し、そして、明確に権利を請求している。しかしながら、当該技術分野において通常の知識を有する者であれば、同じ引用符号が同じ構成要素を示している添付図面に関連して本明細書の残りの部分を読むことによって、発明の構成と操作方法の両方を、更にその更なる効果と目的と共に、最も良く理解する。
【図面の簡単な説明】
図１は、本発明のタイミング信号発生器をブロック図形式で図示している。
図２と図３は、図１のタイミング信号発生器に現れる各信号間の関係を図示したタイミング図である。
図４は、図１の微調整回路をブロック図形式で図示している。
図５は、図１のタイミング信号発生器に現れる各信号間の関係を図示したタイミング図である。
図６は、図１と図４の回路に現れる各信号間の関係を図示したタイミング図である。
図７は、図４のバンクＡセレクター回路の詳細をブロック図形式で示したものである。
図８は、図４のバンクＢセレクター回路の詳細をブロック図形式で示したものである。
図９は、図４の遅延回路と位相同期コントローラの詳細をブロック図形式で示したものである。
図１０は、従来のタイミング信号発生器をブロック図形式で示したものである。
図１１は、従来の複式タイミング調整器をブロック図形式で示したものである。
好適な実施形態の説明
図１は、本発明のタイミング信号発生器１０を図示している。発生器１０は、タイミング基準としての周期的な入力クロック信号ＣＬＯＣＫを使用して正確にタイミングのとれた一連の出力タイミング信号ＴＩＭＩＮＧ＿パルスを生成することによって、ロード信号ＬＯＡＤに応答する。（ここで、信号名の最後にアンダースコア「＿」のついている信号はロー真信号を表す。ロー真信号のパルスの前縁はネガティブゴーイングである。信号名の最後にアンダースコア「＿」のついていない信号は、ポジティブゴーイングの前縁を有するハイ真信号を表す。）
発生器１０は、図１に図示されているように、ランダムアクセスメモリ（ＲＡＭ）１２と先入れ先出し（ＦＩＦＯ）バッファ１３と一群のプログラマブルカウンター１４と微調整回路１６の４つの機能的ブロックを有する。（図示しない）外部コントローラは、ＲＡＭ１２の各アドレスに遅延値ＤＥＬＡＹを格納し、一連のアドレス入力ＡＤＤＲをＲＡＭ１２に供給して、ＲＡＭ１２に潜在的に長い一連の遅延データ値ＤＥＬＡＹを読み出させるようにする。ＲＡＭ１２に格納された各遅延値ＤＥＬＡＹは２つの区分を有する。サイクル値ＣＹＣＬＥＳと入力分数値ＦＲＡＣＴ＿Ｉである。該サイクル値ＣＹＣＬＥＳは、予め設定されたカウント限界値であって、タイミング信号ＴＩＭＩＮＧ＿パルスを発生する前にカウントされるべきクロック信号ＣＬＯＣＫのサイクル数を示す。前記入力分数値ＦＲＡＣＴ＿Ｉは、タイミング信号ＴＩＭＩＮＧ＿パルスをより微調節するために使用される付加的な「調整遅延」（０からＣＬＯＣＫ信号の１６分の１５まで）を表している。
タイミング操作は、一組の連続する「主期間」に関して管理されており、各主期間はロード信号ＬＯＡＤパルスで始まり、外部コントローラによって決められるようなクロック信号ＣＬＯＣＫの一又はそれ以上の整数サイクルによって終了する。特に、発生器１０は、前記ロード信号ＬＯＡＤによって示されたような各主期間の始まりに対して遅れて一つのタイミング信号ＴＩＭＩＮＧ＿パルスを提供する。各タイミング信号ＴＩＭＩＮＧ＿の遅れは、外部コントローラによって特定されるに従って、クロック信号ＣＬＯＣＫサイクルのうちのほんのわずかな期間から数主期間分継続したものまでの範囲に亘ることができる。よって、発生器１０はロード信号ＬＯＡＤに応じてたった一つのタイミング信号ＴＩＭＩＮＧ＿パルスを発生するけれども、該タイミング信号ＴＩＭＩＮＧ＿パルスはわずかに遅延されて次に続く主期間の間に発生するか、若しくは、より長期間遅延されていくつかの連続する主期間の間で発生することがある。
図２は、４つのクロック周期ＣＬＯＣＫである主期間に対して与えられたＣＬＯＣＫ、ＬＯＡＤ、ＴＩＭＩＮＧ＿の各信号間のタイミング関係を図示している。この場合、２つの連続するタイミング信号ＴＩＭＩＮＧ＿パルス出力は、サイクル値ＣＹＣＬＥＳを２及び入力分数値ＦＲＡＣＴ＿Ｉを８にプログラムされている。よって、この場合、各タイミング信号ＴＩＭＩＮＧ＿パルスは、２と８／１６のクロックＣＬＯＣＫ周期分その主期間マーカー信号（ＬＯＡＤ）パルスの後に続く。
図３は、４つのクロック周期ＣＬＯＣＫである主期間に対して与えられたＣＬＯＣＫ、ＬＯＡＤ、ＴＩＭＩＮＧ＿の各信号間の主期間タイミング関係を図示しているが、タイミング信号ＴＩＭＩＮＧ＿パルス出力は、サイクル値ＣＹＣＬＥＳを６及び入力分数値ＦＲＡＣＴ＿Ｉを０としてプログラムされている。この場合、タイミング信号ＴＩＭＩＮＧ＿パルスは、６と０／１６のクロックＣＬＯＣＫ周期分その主期間マーカー（ＬＯＡＤ）に後続する。よって、タイミング信号ＴＩＭＩＮＧ＿パルスは、次の主期間の間に発生する。これが、「サイクルクロス」と言われる状況である。
各主期間の開始の前に、外部コントローラはアドレス入力ＡＤＤＲをＲＡＭ１２に提供する。主期間の開始時にＲＡＭ１２が指示されたアドレスに記憶された遅延値ＤＥＬＡＹを読み出すのに十分な時間を有していた場合、外部コントローラは、ＦＩＦＯバッファ１３のシフトイン（ＳＩ）入力に供給されるロード入力ＬＯＡＤをパルス化する。ロード入力ＬＯＡＤは、ＦＩＦＯバッファ１３に読み出された遅延値ＤＥＬＡＹの入力分数値ＦＲＡＣＴ＿Ｉ成分を格納するように命じる。ロード信号ＬＯＡＤは、また、カウンターバンク１４に供給されて、内部のＮ個一組のカウンター１８（１）−１８（Ｎ）のうちの一つが読み出された遅延値ＤＥＬＡＹのサイクル値ＣＹＣＬＥＳ成分を格納するようにする。この要領で、外部コントローラはＦＩＦＯバッファ１３に新しい入力分数値ＦＲＡＣＴ＿Ｉを移行するとともに、サイクル値ＣＹＣＬＥＳを各主期間の開始時毎にカウンター１８のうちの一つにロードする。第１のタイミング信号ＴＩＭＩＮＧ＿パルスが実際に発生される前に、サイクル数値ＣＹＣＬＥＳがカウンターバンク１４にロードされ、そして、入力分数値ＦＲＡＣＴ＿ＩがＦＩＦＯバッファ１３に移行されるのであるから、発生器１０の「サイクルクロッシング」の可能性は、ＦＩＦＯバッファ１３の深さとカウンターバンク１４のカウンター１８の個数Ｎに依存する。
ＦＩＦＯバッファ１３に最も長く格納される入力分数値ＦＲＡＣＴ＿Ｉは、その出力ターミナルに出力分数値ＦＲＡＣＴ＿Ｏとして現れる。ＦＩＦＯバッファ１３のシフトアウトターミナルに供給されるシフト信号ＳＨＩＦＴパルスは、ＦＩＦＯバッファ１３から最も長く格納された入力分数値ＦＲＡＣＴ＿Ｉデータを取り除いて、次に最も長く格納されたＦＲＡＣＴ＿Ｉデータが、その出力ターミナルに出力分数値ＦＲＡＣＴ＿Ｏデータとして現れるようにする。ＦＩＦＯバッファ１３は、微調整器１６にそのＦＲＡＣＴ＿Ｏデータ出力を供給する。カウンターバンク１４は、Ｎ個一組のカウンター１８（１）−１８（Ｎ）と論理制御機器１９−２２を内蔵している。第１の主期間の開始時においてカウンターバンク１４に送られた第１のロード信号ＬＯＡＤは、第１の入力サイクル値ＣＹＣＬＥＳデータと共に第１のカウンター１８（１）にロードされる。そして、カウンター１８（１）は、連続する各クロック信号ＣＬＯＣＫと共に、前記サイクル値ＣＹＣＬＥＳから下方にカウントし始める。カウンター１８（１）がゼロになるまでカウントダウンしたときに、それはターミナルカウント信号ＴＣ（１）＿をパルス化し、そして、新たなサイクル値ＣＹＣＬＥＳデータによって再ロードされるまではそのカウントをゼロに保持する。第２の主期間の開始時においては、他のロード信号ＬＯＡＤがカウンターバンク１４に送られて、第２のカウンター１８（２）が次の入力サイクル値ＣＹＣＬＥＳをロードし、クロック信号ＣＬＯＣＫパルスをカウントし始めるようにする。カウンター１８（２）がロードされた時点で、第１のカウンター１８（１）はクロスしなければならない主期間の数にしたがってそのターミナルカウントに達しているときもあればないときもある。にもかかわらず、カウンター１８（２）は、それがロードされるやいなや、クロックＣＬＯＣＫサイクルをカウントし始め、当初のサイクル値ＣＹＣＬＥＳからそのカウントがゼロになるまでカウントダウンする。その時点で、第２のカウンターは、ターミナルカウント信号ＴＣ（２）＿をその出力においてパルス化し、そして、それが再びロードされるまではゼロにそのカウントを保持する。残りのカウンター１８（３）−１８（Ｎ）も、全て同様の方法で作動し、それぞれ順にサイクル入力値ＣＹＣＬＥＳを受信し、ゼロまでカウントダウンし、そして、それらの出力ターミナルカウント信号パルスＴＣ（３）＿−ＴＣ（Ｎ）＿を発生する。一連のカウンター１８（１）−１８（Ｎ）のそれぞれがサイクル値ＣＹＣＬＥＳ入力を受信したときに、次のロード信号ＬＯＡＤは、第１のカウンター１８（１）が次の入力サイクル値ＣＹＣＬＥＳを再ロードして、それによって、ロード処理を始めるようにする。
ロード信号ＬＯＡＤは、カウンター１９のクロック入力に供給される。カウンター１９は、ロード信号ＬＯＡＤのパルスをカウントアップして出力データを発生し、それがデコーダー２０によってデコードされる。カウンター１９のカウント出力が増えていくときに、デコーダーは連続してＮ個の出力信号Ｌ（１）−Ｌ（Ｎ）をアサートし、それによって、連続的に対応するカウンター１８（１）−１８（Ｎ）を入力可能にする。カウンター１９のカウントがＮに達した後の最初のロード信号ＬＯＡＤパルスのとき、それはカウントを１にリセットする。
微調整器１６によって供給されたシフト信号ＳＨＩＦＴはマルチプレクサ２２を制御して、他のカウンター２１のクロック入力をドライブする。カウンター２１は、シフト信号ＳＨＩＦＴのパルスをカウントアップするようにする。カウンター２１のカウント出力は、カウンタバンク１４のイネーブル信号ＥＮＡＢＬＥ＿出力としてターミナルカウント信号ＴＣ（１）＿−ＴＣ（Ｎ）＿のうちの一つを選択する。システム操作に先立って、外部コントローラは、（図示しない）リセット信号を全てのカウンター１４、１９、２０に供給してそれらのカウントを初期化する。
カウンターバンク１４は、バンク１４内のカウンター１８（１）−１８（Ｎ）がターミナルカウント信号ＴＣ（Ｘ）＿を発生するたびに、イネーブル信号ＥＮＡＢＬＥ＿パルスを微調整器１６に転送する。ネガティブボーイングのイネーブルＥＮＡＢＬＥ＿パルスは、微調整器１６に現状のクロック信号ＣＬＯＣＫパルスの間にタイミング信号ＴＩＭＩＮＧ＿パルスを生成するように命じる。マルチプレクサ２２は、始め、第１のカウンター１８（１）からのターミナルカウント出力ＴＣ（１）＿を選択して、イネーブル信号ＥＮＡＢＬＥ＿をドライブする。カウンター１８（１）がサイクル値ＣＹＣＬＥＳをロードして、該サイクル値ＣＹＣＬＥＳによって指示されたクロック信号ＣＬＯＣＫパルスの数をカウントダウンしてゼロに達したときには、カウンター１８（１）はそのＴＣ（１）＿出力信号をアサートする。マルチプレクサ２２がＴＣ（１）を目下選択しているので、イネーブル信号ＥＮＡＢＬＥ＿もアサートされる。その後、微調整器１６がシフト信号ＳＨＩＦＴをパルス化すると、カウンター２１がマルチプレクサ２２を切り替えて、それがカウンター１８（２）のＴＣ（２）出力を選択するようにする。カウンター１８（２）がそのターミナルカウントに達すると、それはＴＣ（２）をアサートして、それによって、マルチプレクサ２２がイネーブル信号ＥＮＡＢＬＥ＿をアサートするようにする。
よって、それぞれ次にくるロード信号ＬＯＡＤパルスに関しては、データはカウンター１８（１）−１８（Ｎ）のうちの後次のものにロードされ、それぞれ次にくるシフト信号ＳＨＩＦＴのパルスに関して、マルチプレクサ２２がイネーブル信号ＥＮＡＢＬＥ＿を制御するためにカウンター１８（１）−１８（Ｎ）の出力信号ＴＣ（１）−ＴＣ（Ｎ）のうちの次にくるものを選択する。カウンターバンク１４は、それが各ロード信号ＬＯＡＤパルスに応じて受け取った各サイクル値ＣＹＣＬＥＳデータに応じて一つのイネーブル信号ＥＮＡＢＬＥ＿出力パルスを生成する。しかし、ロード信号ＬＯＡＤが各主期間に一度発生するパルスであることについて周期的であるのに対し、シフト信号ＳＨＩＦＴパルスは、主期間よりも長いか又は短い不規則な期間に到着することがあることに注意すべきである。Ｎ個のカウンター１８（１）−１８（Ｎ）に関して、カウンターバンク１４は、２つのシフト信号ＳＨＩＦＴパルスの間でＮ個のサイクル値ＣＹＣＬＥＳデータまで受信できる。
微調整器１６は、また、クロック信号ＣＬＯＣＫとＦＩＦＯバッファ１３の現状の出力分数値ＦＲＡＣＴ＿Ｏデータ出力を受信する。微調整器１６は、各クロック信号ＣＬＯＣＫ期間を１６のタイムスロットに分割し、それらのタイムスロットのいずれか一つの開始時に出力タイミング信号ＴＩＭＩＮＧ＿パルスを開始することができる。出力分数値ＦＲＡＣＴ＿Ｏデータは、微調整器１６に次のタイミング信号ＴＩＭＩＮＧ＿出力パルスを発生するときにどのタイムスロットを使用するのかを命じる４ビット値である。カウンターバンク１４が、まず、カウンター１８（１）の出力ＴＣ＿（１）に応じてイネーブル信号ＥＮＡＢＬＥ＿をアサートしたとき、微調整器１６はＦＩＦＯバッファ１３の現状の出力分数値ＦＲＡＣＴ＿Ｏデータ出力を格納し、該ＦＲＡＣＴ＿Ｏデータによって指示された次のクロックサイクルの間のタイムスロットまでは待機し、そして、そのタイムスロットのときに出力タイミング信号ＴＩＭＩＮＧ＿パルスを生成する。
その間に、イネーブル信号ＥＮＡＢＬＥ＿パルスをカウンターバンク１４から受けとってＦＩＦＯバッファ１３の現状の出力分数値ＦＲＡＣＴ＿Ｏデータ出力を獲得した後で、微調整器１６は、シフト信号ＳＨＩＦＴパルスをＦＩＦＯバッファ１３に転送して、その次のタイミング信号ＴＩＭＩＮＧ＿パルス用のＦＲＡＣＴ＿Ｏデータをシフトアウトするように命じる。上記のように、シフト信号ＳＨＩＦＴのパルスは、また、カウンターバンク１４に命じて、そのイネーブルＥＮＡＢＬＥ＿出力を、カウンター１８（１）のターミナルカウント信号出力ＴＣ＿（１）によってドライブされることからカウンター１８（２）のターミナルカウント信号出力ＴＣ＿（２）によってドライブされる状態にシフトするようにする。引き続き、カウンター１８（２）がゼロにカウントダウンしていたＴＣ（２）をアサートすると、マルチプレクサ２２は他のイネーブルＥＮＡＢＬＥ＿出力パルスを微調整器１６に転送する。ＦＩＦＯバッファ１３から第２のタイミング信号ＴＩＭＩＮＧ＿パルス用の出力分数値ＦＲＡＣＴ＿Ｏデータを予めシフトしておいたので、微調整器１６はそのＦＲＡＣＴ＿Ｏデータを獲得し、その後、そのＦＲＡＣＴ＿Ｏデータによって示された現状のクロックＣＬＯＣＫサイクル中の時点で第２のタイミング信号ＴＩＭＩＮＧ＿パルスを生成する。ＦＩＦＯバッファ１３の第２の出力分数値ＦＲＡＣＴ＿Ｏデータ出力を獲得した後で、微調整器１６は再びシフト信号ＳＨＩＦＴをパルス化して、ＦＩＦＯバッファ１３が第３のタイミング信号ＴＩＭＩＮＧ＿パルス用のＦＲＡＣＴ＿Ｏデータをシフトアウトするようにすると共に、カウンターバンク１４がイネーブル信号ＥＮＡＢＬＥ＿の制御をその第３のカウンター１８（３）に引き渡すようにする。この処置は、外部コントローラがアドレスをＲＡＭ１２に、更に、ロード信号ＬＯＡＤパルスをカウンターバンク１４に供給し続ける間は同様の方法で継続する。
このように、発生器１０は、プログラム化された各種の遅延値ＤＥＬＡＹを連続的にＲＡＭ１２にアドレスすることで、オンザフライ（ＯＮ−ＴＨＥ−ＦＬＹ）に設定された、連続するパルス間で個別の遅延時間を有するタイミング信号ＴＩＭＩＮＧ＿出力を生成することができる。したがって、微調整器１６は、必ず、タイミング信号ＴＩＭＩＮＧ＿パルスの間でオンザフライで出力分数値ＦＲＡＣＴ＿Ｏデータを獲得することとなっている。リサイクルタイム（連続するタイミング信号ＴＩＭＩＮＧ＿パルス間の最少時間）を最少にするためには、調整器１６は前のタイミング信号ＴＩＭＩＮＧ＿パルスの後縁にできるだけ近づいたある後続タイムスロットで開始する次のタイミング信号ＴＩＭＩＮＧ＿パルスを生成することができなければならない。よって、調整器１６が、一つのタイミング信号ＴＩＭＩＮＧ＿パルスの生成を待機している間、それは次のタイミング信号ＴＩＭＩＮＧ＿パルス用の新たな出力分数値ＦＲＡＣＴ＿Ｏデータを獲得して処理し、必要ならば、現状のタイミング信号ＴＩＭＩＮＧ＿パルスの後縁の直後に次のタイミング信号ＴＩＭＩＮＧ＿パルスを生成することができるようにする。
図４は、図１の微調整器１６をより詳細なブロック図形式で図示している。微調整器１６は、クロック信号ＣＬＯＣＫを受信して、応答時に１７個一組の周期的「位相」信号ＰＨ［０］乃至ＰＨ［１６］を生成する遅延回路２４を含んでいるが、これらの「位相」信号はクロック信号ＣＬＯＣＫと同じ周波数を有するが、該クロック信号ＣＬＯＣＫに対して位相的に均等に分散されている。クロック信号ＣＬＯＣＫに最も遅延した位相信号ＰＨ［１６］は、入力として位相同期コントローラ２６に供給される。コントローラ２６は制御信号ＶＰＬＬを遅延回路２４に供給し該回路２４の遅延時間を調節し、そのＰＨ［０］乃至ＰＨ［１６］信号が前記クロック信号ＣＬＯＣＫと位相同期される。
図６は、クロック信号ＣＬＯＣＫと１７個の位相信号ＰＨ［０］乃至ＰＨ［１６］の間の位相関係を図示している。ＰＨ［０］とＰＨ［１６］が前記クロックＣＬＯＣＫに位相同期している状態で、各位相信号ＰＨ［Ｋ］（Ｋ＝１乃至１６）は、前記クロック信号ＣＬＯＣＫの周期の１６分のＫだけ該クロックＣＬＯＣＫから遅延される。よって、ＰＨ［０］乃至ＰＨ［１５］分岐信号の後縁は、前記クロック信号ＣＬＯＣＫの周期を、１６個の均等間隔に分けられたタイムスロットに分割する。
再び図４に戻って、微調整器１６は「バンクＡ」セレクター２５と「バンクＢ」セレクター２７も含んでいる。「バンクＡ」セレクター２５は、出力分数値ＦＲＡＣＴ＿Ｏデータとイネーブル信号ＥＮＡＢＬＥ＿と８個の位相信号ＰＨ［０］乃至ＰＨ［７］の第１のバンクを受信し、出力信号ＯＵＴＡを生成する。「バンクＢ」セレクター２７は、入力として、出力分数値ＦＲＡＣＴ＿Ｏデータとイネーブル信号ＥＮＡＢＬＥ＿と８個の位相信号ＰＨ［８］乃至ＰＨ［１５］の第２のバンクを受信し、出力信号ＯＵＴＢを生成する。ＮＯＲゲート２８は、出力信号ＯＵＴＡとＯＵＴＢを結合して、タイミング信号ＴＩＭＩＮＧ＿を生成する。
アサートされた（ローに引っ張られた）とき、イネーブル信号ＥＮＡＢＬＥ＿は、タイミング信号ＴＩＭＩＮＧ＿パルスが現状のクロック信号ＣＬＯＣＫサイクルの間で発生されるべきであることを示している。４ビットの出力分数値ＦＲＡＣＴ＿Ｏデータは、バンクＢＡＮＫセレクトデータ１ビットと、位相ＰＨＡＳＥセレクトデータ３ビットを含んでいる。バンクＢＡＮＫセレクトビットは、バンクセレクター２５と２７のいずれが次のタイミング信号ＴＩＭＩＮＧ＿パルスのタイミングを制御すべきかを示す。位相ＰＨＡＳＥセレクト３ビットは、指定されたバンクセレクター２５若しくは２７が次のタイミング信号ＴＩＭＩＮＧ＿パルスのタイミングを制御するときに使用すべきなのは８個の入力位相信号のうちのいずれであるかを示している。
バンクセレクター２５と２７は、通常、出力信号ＯＵＴＡとＯＵＴＢをローに保持し、それによって、ＮＯＲゲート２８のタイミング信号ＴＩＭＩＮＧ＿出力をハイに維持する。しかし、イネーブル信号ＥＮＡＢＬＥ＿がアサートされたときは、バンクＢＡＮＫビットによって指定された特定のバンクセレクター２５若しくは２７は、（位相ＰＨＡＳＥデータによって特定された）位相信号ＰＨ［０］乃至ＰＨ［１５］のうちの特定の一つがローになった次の時点でその出力信号（ＯＵＴＡ又はＯＵＴＢ）をハイにドライブする。バンク出力信号ＯＵＴＡとＯＵＴＢは、クロック信号ＣＬＯＣＫサイクルの５分の一にほぼ相当する短い期間の間はアサートされたままである。出力信号ＯＵＴＡ又はＯＵＴＢパルスがハイになったとき、それはＮＯＲゲート２８がタイミング信号ＴＩＭＩＮＧ＿をローにドライブさせることとなる。クロックＣＬＯＣＫサイクル信号の５分の一後の時点で、出力信号ＯＵＴＡ又はＯＵＴＢのパルスが再びローになったときは、ＮＯＲゲート２８はタイミング信号ＴＩＭＩＮＧ＿をハイにドライブする。よって、タイミング信号ＴＩＭＩＮＧ＿パルスは、クロックサイクル信号ＣＬＯＣＫの５分の一の周期を有する。バンクセレクター２５及び２７は、それぞれ、入力されるＥＮＡＢＬＥ＿とＢＡＮＫとＰＨＡＳＥの各信号をクロック信号ＣＬＯＣＫの各サイクルの間に一回サンプリングして、そして、それらに応答する。バンクＡセレクター２５がその入力データをサンプリングするとき、それは出力シフト信号ＳＨＩＦＴＡを生成する。同様に、バンクＢセレクター２７がその入力データをサンプリングするとき、それは出力シフト信号ＳＨＩＦＴＢを生成する。出力信号ＳＨＩＦＴＡ、ＳＨＩＦＴＢとバンク信号ＢＡＮＫ、イネーブル信号ＥＮＡＢＬＥ＿は、入力を一組の論理ゲート３０−３２に提供する。バンクＢＡＮＫセレクトビットとイネーブル信号ＥＮＡＢＬＥ＿は、ＡＮＤゲート３０の反転入力をドライブし、ＳＨＩＦＴＡ信号はＡＮＤゲート３０の非反転入力をドライブする。イネーブル信号ＥＮＡＢＬＥ＿はＡＮＤゲート３１の反転入力をドライブし、シフト信号ＳＨＩＦＴＢとバンクＢＡＮＫセレクトビットはＡＮＤゲート３１の非反転入力をドライブする。ＡＮＤゲート３０と３１の出力はＯＲゲート３２の入力をドライブする。ＯＲゲート３２は、シフト信号ＳＨＩＦＴを生成する。
ゲート３０乃至３２はシフト信号ＳＨＩＦＴをパルス化し、図１のＦＩＦＯバッファ１３が新たな出力分数値ＦＲＡＣＴ＿Ｏデータを微調整器１６に引き渡すべきときであって、カウンターバンク１４からのイネーブル信号ＥＮＡＢＬＥ＿の制御が次のカウンタのターミナルカウント出力に移行されるべきであるときに、そのシフト信号ＳＨＩＦＴが前記ＦＩＦＯバッファ１３に供給される。以下の表Ｉは、イネーブル信号ＥＮＡＢＬＥ＿とシフト信号ＳＨＩＦＴＡ＿とシフト信号ＳＨＩＦＴＢ＿とバンクＢＡＮＫセレクトビットの組み合わせに対するシフト信号ＳＨＩＦＴの状態を示す。表Ｉにおいて、「１」は真であり、「０」は偽であり、「Ｘ」は真又は偽のいずれかである。
0003672323.tif 000002
現状のクロック信号ＣＬＯＣＫサイクルに関して次のタイミング信号ＴＩＭＩＮＧ＿パルスの位相を規定する図１のＦＩＦＯバッファ１３の出力分数値ＦＲＡＣＴ＿Ｏデータ出力は、カウンターバンク１４がイネーブル信号ＥＮＡＢＬＥ＿をアサートするまでは未変更のままである。カウンターバンク１４は、微調整器１６が現状のクロック信号ＣＬＯＣＫサイクルの間にタイミング信号ＴＩＭＩＮＧ＿パルスを生成すべきであることを示すために、クロック信号ＣＬＯＣＫサイクルの始めにイネーブル信号ＥＮＡＢＬＥ＿をアサートする。バンクＢＡＮＫビットがバンクＡを特定した場合、図１のカウンターバンク１４がイネーブル信号ＥＮＡＢＬＥ＿をアサートした後で、更に、バンクＡセレクター２５がそのＳＨＩＦＴＡ出力信号によって指定された現状の出力分数値ＦＲＡＣＴ＿Ｏデータをサンプリングして格納した後に、ゲート３０−３２は、シフト信号ＳＨＩＦＴをパルス化する。バンクＢＡＮＫビットがバンクＢを特定した場合、バンクセレクター２７がそのＳＨＩＦＴＢ出力信号によって指定された現状の出力分数値ＦＲＡＣＴ＿Ｏデータをサンプリングして格納した後に、ゲート３０−３２は、シフト信号ＳＨＩＦＴをパルス化する。該シフト信号ＳＨＩＦＴは、図１のＦＩＦＯバッファ１３に次に格納される出力分数値ＦＲＡＣＴ＿Ｏデータをシフトアウトするように命じる。シフト信号ＳＨＩＦＴは、また、カウンターバンク１４にそのイネーブル信号ＥＮＡＢＬＥ＿の制御を次の連続するカウンタのターミナルカウント出力に移行するように命じる。カウンターバンク１４の次の連続するカウンタが０よりも大きなサイクル値ＣＹＣＬＥＳデータによってロードされ、クロックＣＬＯＣＫパルスをカウントダウンしている途上にある場合、イネーブル信号ＥＮＡＢＬＥ＿は、そのカウンタターミナルがカウントするまでハイのままである。前記カウンタが０のサイクル値ＣＹＣＬＥＳデータによってロードされるか、若しくは、既に０にカウントダウンされている場合、イネーブル信号ＥＮＡＢＬＥ＿は直ちに再アサートされる。
バンクＢＡＮＫデータがバンクＡセレクター２５を参照するとき、位相ＰＨＡＳＥデータはセレクター２５にＰＨ［０］乃至ＰＨ［７］信号のうちの一つを選択するように命じて、その次の出力信号ＯＵＴＡパルスのタイミングを制御する。セレクター２５は、ＰＨ［０］の遷移前に十分な回数位相ＰＨＡＳＥデータをサンプリングし、位相ＰＨＡＳＥデータがＰＨ［０］信号を選択した場合、ＰＨ［０］信号に応じて出力信号ＯＵＴＡをパルス化する準備をする。セレクター２５は、エッジ感応マルチプレクサである。選択された位相入力が短い時間の間ハイでなくてはならず、そして、出力信号ＯＵＴＡのローからハイへの遷移をさせるためにローに遷移する。
バンクＢＡＮＫデータがバンクＢセレクター２７を参照するとき、位相ＰＨＡＳＥデータはセレクター２７にＰＨ［８］乃至ＰＨ［１５］信号のうちの一つを選択するように命じて、その次の出力信号ＯＵＴＢパルスのタイミングを制御する。セレクター２７は、ＰＨ［８］の遷移前に十分な回数位相ＰＨＡＳＥデータをサンプリングし、位相ＰＨＡＳＥデータがＰＨ［８］信号を選択した場合、ＰＨ［８］信号に応じて出力信号ＯＵＴＢをパルス化する準備をする。セレクター２７は、エッジ感応マルチプレクサである。選択された位相入力が短い時間の間ハイでなくてはならず、そして、出力信号ＯＵＴＢのローからハイへの遷移のためにローに遷移する。
セレクター２５と２７は、クロック信号ＣＬＯＣＫの周期に関して１８０度離れた点で、交互にそれらの入力データをサンプリングして応答する。よって、バンクＡセレクター２５が最後にサンプリングされた位相ＰＨＡＳＥ及びバンクＢＡＮＫデータの値に基づいて出力タイミング信号ＴＩＭＩＮＧ＿を制御するのに忙しくても、バンクＢセレクター２７は、自由に、次のタイミング信号ＴＩＭＩＮＧ＿パルスのための新たな入力データをサンプリングして格納し、それ自身を作成し、必要ならば、バンクＡセレクターによって生成されたパルスの直後に前記パルスを生成する。タイミング信号ＴＩＭＩＮＧ＿に対しての２つのバンクセレクターによる交互の制御は、リサイクルタイムを最少にするために役立つ。なぜならば、各セレクターが各パルスに対して新たなタイミングデータを得るのに必要な時間がリサイクルタイムに影響を及ぼさないからである。
図５は、クロック信号ＣＬＯＣＫとロード信号ＬＯＡＤとタイミング信号ＴＩＭＩＮＧ＿の間の関係を図示しており、クロック信号ＣＬＯＣＫの一周期である主期間のタイミング信号発生器１０の作動と、３つのパルスによるタイミング信号ＴＩＭＩＮＧ＿出力の生成を示している。最初の２つのタイミング信号ＴＩＭＩＮＧ＿パルスは、それぞれ、サイクル値ＣＹＣＬＥＳが１と出力分数値ＦＲＡＣＴ＿Ｏが２を有する。このことは、第１のタイミング信号ＴＩＭＩＮＧ＿パルスがタイム１（ＣＹＣＬＥＳ＝１）で、第１の主期間が始まった後のクロック信号ＣＬＯＣＫの周期の１６分の２（ＦＲＡＣＴ＿Ｏ＝２）のときに起こることを意味している。この第１のタイミング信号ＴＩＭＩＮＧ＿パルスは、「サイクルクロッシング」パルスである。第２のタイミング信号ＴＩＭＩＮＧ＿パルスは、同じプログラミング値（ＣＹＣＬＥＳ＝１、ＦＲＡＣＴ＿Ｏ＝２）を使用し、第２の主期間の開始後クロック信号ＣＬＯＣＫの周期の１と１６分の２のときに起こる。第３のタイミング信号ＴＩＭＩＮＧ＿パルスは、オンザフライ変更をするプログラミングされたタイミングを有する。サイクル値ＣＹＣＬＥＳが０と出力分数値ＦＲＡＣＴ＿Ｏが１０を有する。前記第３のタイミング信号ＴＩＭＩＮＧ＿は、０と第３の主期間の開始後クロック信号ＣＬＯＣＫの周期の１６分の１０のときに起きるべきである。はじめの２つのタイミング信号ＴＩＭＩＮＧ＿パルスがその間にクロック信号ＣＬＯＣＫの周期と同じ時間間隔を有していることに留意して下さい。なおも、第２と第３のタイミング信号ＴＩＭＩＮＧ＿パルスの間の時間間隔は、クロック信号ＣＬＯＣＫの周期の半分に相当する。
図６は、図４に現れている、信号発生器の作動例の各信号間の関係を図示しているが、そこでは、タイミング信号ＴＩＭＩＮＧ＿が図５に示されたタイミング関係を用いてプログラムされた開始時間ＴＡ、ＴＢ、ＴＣでの３つの（ネガティブゴーイング）パルスを含んでいる。タイムＴＡで開始したタイミング信号ＴＩＭＩＮＧ＿パルスは、ＰＨ［２］信号の立ち下がり縁のときのタイムＴＰ２Ａで開始したセレクター２５のパルス出力ＯＵＴＡによって生成された。タイムＴＳＡ１で、バンクＡセレクター２５はその第１のタイミング信号ＴＩＭＩＮＧ＿のパルスのために入力したＦＲＡＣＴ＿ＯとＥＮＡＢＬＥ＿データをサンプリングした。入力イネーブル信号ＥＮＡＢＬＥ＿は、バンク１４の第１のカウンタ（図１）がクロック信号ＣＬＯＣＫパルスの数をゼロまでカウントダウンした後で、第１のカウンタのＴＣ出力がアクティブになったときにタイムＴＥＮ１の時点でハイからローに遷移した。
前記第１のカウンタは、タイムＴＬ１で、この例では１であるサイクル値ＣＹＣＬＥＳによってロードされた。得られたイネーブルＥＮＡＢＬＥ＿データ（セレクター２５内のＡ＿ＥＮＡＢＬＥ＿信号）は、タイミング信号ＴＩＭＩＮＧ＿出力パルスが現状のクロックサイクルの期間で降下中のＰＨ［０］乃至ＰＨ［７］信号のうちの一つによって生成されるべきであることを示した。入力されたＦＲＡＣＴ＿Ｏデータは、タイムＴＬ１においても第１のデータ値２に変化した。得られた出力分数値ＦＲＡＣＴ＿Ｏデータ（図１のＡ＿ＦＲＡＣＴ）は、バンクＡセレクター２５に出力信号ＯＵＴＡを制御するためにＰＨ［２］信号を選択するように命じた。該出力信号ＯＵＴＡがローであり、ＰＨ［２］がハイとローの間でまだ遷移していないので、出力信号ＯＵＴＡは状態を直ぐには変更しない。しかし、タイムＴＰ２Ａで、選択された位相信号ＰＨ［２］がローとなり出力信号ＯＵＴＡをハイにした。出力信号ＯＵＴＡがハイになった後で、タイムＴＡで、ゲート２８のタイミング信号ＴＩＭＩＮＧ＿出力はローになった。タイムＴＡの後直ぐに、ＯＵＴＡ信号は、バンクＡセレクター２５内のパルスジェネレータの作動によって変化して、ロー状態に戻った。
バンクＡセレクター２５が入力したＦＲＡＣＴ＿Ｏデータを獲得した後のタイムＴＳＡ１で、セレクター２５はシフト信号ＳＨＩＦＴパルスを発生し、該パルスがゲート３０−３２がシフト信号ＳＨＩＦＴパルスを生成するようにした。該シフト信号ＳＨＩＦＴパルスは、ＦＩＦＯバッファ１３が新たな出力分数値ＦＲＡＣＴ＿Ｏデータをシフトアウトするようにした。シフト信号ＳＨＩＦＴパルスは、また、カウンターバンク１４がイネーブル信号ＥＮＡＢＬＥ＿出力の制御を第１のカウンタのＴＣ出力から第２のカウンタのＴＣ出力に移行するようにし、それによって、イネーブル信号ＥＮＡＢＬＥ＿が遷移してそのロー状態からハイ状態に戻るようにした。第２のカウンタのＴＣ出力は、タイムＴＳＡ１で外部のコントローラからの第２のサイクル値ＣＹＣＬＥＳによって予めロードされていた。この例の場合、第２のサイクル値ＣＹＣＬＥＳは１である。カウンターバンク１４の第２のカウンタはタイムＴＥＮ２でそのターミナルカウントに達し、イネーブル信号ＥＮＡＢＬＥ＿出力がタイムＴＥＮ２でハイからローに移行するようにした。ＰＨ［６］信号の立ち下がり縁に応じて、タイムＴＳＡ２で、バンクＡセレクター２５は出力分数値ＦＲＡＣＴ＿Ｏとイネーブル信号ＥＮＡＢＬＥ＿データをサンプリングした。この出力分数値ＦＲＡＣＴ＿Ｏデータは、ＦＩＦＯバッファ１３にロードされた第２のデータ値であった。ＦＩＦＯバッファ１３からの出力分数値ＦＲＡＣＴ＿Ｏ出力は、タイムＴＳ１の後瞬時に、はじめにロードされていたデータ値からその第２のロードデータ値に切り替えられた。獲得されたイネーブル信号ＥＮＡＢＬＥ＿データ（セレクター内の信号Ａ＿ＥＮＡＢＬＥ＿）は、セレクター２５に、他のタイミング信号ＴＩＭＩＮＧ＿パルスが現状のクロックサイクルの間において降下中のＰＨ［０］乃至ＰＨ［７］信号のうちの一つによって生成されるべきことを示した。獲得した出力分数値ＦＲＡＣＴ＿Ｏデータ（図６のＡ＿ＦＲＡＣＴ）は、セレクター２５に、タイミング信号ＴＩＭＩＮＧ＿パルスがＰＨ［２］信号によって再び制御されるべきことを示した。更に、タイムＴＳＡ２において、バンクＡセレクターが現状の出力分数値ＦＲＡＣＴ＿Ｏとイネーブル信号ＥＮＡＢＬＥ＿データをサンプリングしたときに、ＳＨＩＦＴＡ信号をパルス化し、ゲート３０−３２がシフト信号ＳＨＩＦＴをパルス化するようにした。このシフト信号ＳＨＩＦＴの第２のパルスは、タイムＴＳ２で発生する。このシフト信号ＳＨＩＦＴは、図１のＦＩＦＯバッファ１３に新たな出力分数値ＦＲＡＣＴ＿Ｏをシフトアウトするように命じた。図６では、該出力分数値ＦＲＡＣＴ＿ＯデータがタイムＴＳ２とＴＲＥＦ３の間で第２から第３の値に移行していることに注意して下さい。タイムＴＳ２で発生したシフトＳＨＩＦＴパルスも、カウンターバンク１４がイネーブル信号ＥＮＡＢＬＥ＿出力の制御を第２のカウンタのＴＣ出力から第３のカウンタのＴＣ出力に移行するようにした。この例の第３のサイクル値ＣＹＣＬＥＳは０であった。よって、タイムＴＳ２では、そのＴＣ出力を既に有していたカウンターバンク１４内の第３カウンタはアクティブとなり、そして、したがって、カウンターバンク１４からのイネーブル信号ＥＮＡＢＬＥ＿はローのまま維持し続けた。（タイムＴＳＡ２で第２のアクティブなイネーブル信号ＥＮＡＢＬＥ＿がセレクター２５によってサンプリングされた後の）タイムＴＰ２Ｂで、選択された位相信号ＰＨ［２］はローに移行して、出力信号ＯＵＴＡが第２回目のハイになれるようにした。出力信号ＯＵＴＡがハイになった後で、ゲート２８のタイミング信号ＴＩＭＩＮＧ＿出力はタイムＴＢでローになった。タイムＴＢの後直ぐに、出力信号ＯＵＴＡは、バンクＡセレクター２５内のパルスジェネレータの作動によって移行してロー状態に戻った。タイムＴＡでの第１のタイミング信号ＴＩＭＩＮＧ＿パルスの開始とタイムＴＢでの第２のタイミング信号ＴＩＭＩＮＧ＿パルスの開始との間の時間間隔に注意して下さい。そこには、タイムＴＡとＴＢの間に正に１クロックサイクルの時間差がある。ロード信号ＬＯＡＤがクロック信号ＣＬＯＣＫサイクルについて一度パルス化されるので、この例での主期間はクロック信号ＣＬＯＣＫの周期に相当する。第１と第２のタイミング信号ＴＩＭＩＮＧ＿パルスのサイクル値ＣＹＣＬＥＳは、共に１であった。第１と第２のタイミング信号ＴＩＭＩＮＧ＿パルスの出力分数値ＦＲＡＣＴ＿Ｏデータは、共に２であった。１である初めの２つのタイミングＴＩＭＩＮＧ＿パルスの一つのサイクル値ＣＹＣＬＥＳは、２である初めの２つのタイミング信号ＴＩＭＩＮＧ＿パルスの出力分数値ＦＲＡＣＴ＿Ｏデータと組み合わせることで、ＴＡが、タイムＴＲＥＦ１の後の１クロックサイクル（ＣＹＣＬＥＳが１である）とクロックサイクルの１６分の２（ＦＲＡＣＴ＿Ｏが２である）の時点に生じることを示した。タイムＴＲＥＦ１は、第１の主期間の開始を明示する。タイムＴＢもこの例では、タイムＴＲＥＦ２で発生した第２の主期間の開始後のクロックサイクルの１と１６分の２の時間で発生するように設定された。タイムＴＳＢでは、ＰＨ［１４］信号の立ち下がり縁に応じて、バンクＢセレクター２７が出力分数値ＦＲＡＣＴ＿Ｏとイネーブル信号ＥＮＡＢＬＥ＿のデータをサンプリングした。この出力分数値ＦＲＡＣＴ＿Ｏデータは、ＦＩＦＯバッファ１３にロードされた第３の値であり、ＦＩＦＯバッファ１３からの出力分数値ＦＲＡＣＴ＿Ｏ出力は、タイムＴＳ２の直後に、ロードされた第２の値から前記第３の値に切り替えられた。獲得されたイネーブル信号ＥＮＡＢＬＥ＿データ（セレクター内の信号Ｂ＿ＥＮＡＢＬＥ＿）は、セレクター２７に、他のタイミング信号ＴＩＭＩＮＧ＿パルスが現状のクロックサイクルの間は降下中のＰＨ［８］乃至ＰＨ［１５］信号のうちの一つによって生成されるべきであることを示した。獲得した出力分数値ＦＲＡＣＴ＿Ｏデータ（図６のＢ＿ＦＲＡＣＴ）は、セレクター２７に、タイミング信号ＴＩＭＩＮＧ＿パルスがＰＨ［１０］信号によって再び制御されるべきことを示した。更に、タイムＴＳＢにおいて、バンクＢセレクターが現状の出力分数値ＦＲＡＣＴ＿Ｏとイネーブル信号ＥＮＡＢＬＥ＿のデータをサンプリングしたときに、ＳＨＩＦＴＢ信号をパルス化し、ゲート３０−３２がシフト信号ＳＨＩＦＴをパルス化するようにした。このシフト信号ＳＨＩＦＴの第３のパルスは、ＦＩＦＯバッファ１３から出力されたＦＲＡＣＴ＿Ｏデータが第４の値に更新されるようにした。前記シフトＳＨＩＦＴパルスは、カウンターバンク１４内に転移を引き起こして、イネーブル信号ＥＮＡＢＬＥ＿出力の制御が第３のカウンタのＴＣ出力から次のカウンタのＴＣ出力に変更されるようにした。該次のカウンタは、バンク内の第４のカウンターでも、又は、（図１の）バンク１４のカウンタの数に応じて第１のカウンタに循環して戻ってもよい。この例の場合、第４のカウンタには、一又はそれ以上のサイクル値ＣＹＣＬＥＳがロードされ、それによって、イネーブル信号ＥＮＡＢＬＥ＿が第３のシフト信号ＳＨＩＦＴの後でローからハイに遷移すると共に、そのカウンタが適切な数のクロック信号ＣＬＯＣＫサイクルをゼロ及びターミナルカウントにカウントダウンするまではハイのままである。
タイムＴＳＢで第３のアクティブなイネーブル信号ＥＮＡＢＬＥ＿がセレクター２７によってサンプリングされた後のタイムＴＰ１０で、選択された位相信号ＰＨ［１０］は、ローに遷移し、出力信号ＯＵＴＢを第１回目のハイにさせる。出力信号ＯＵＴＢがハイになった後で、ゲート２８のタイミング信号ＴＩＭＩＮＧ＿出力はタイムＴＣでローになった。その後直ぐに、出力信号ＯＵＴＢは、バンクＢセレクター２７内のパルスジェネレータの作動によって遷移してロー状態に戻った。タイムＴＢでの第２のタイミング信号ＴＩＭＩＮＧ＿パルスの開始とタイムＴＣでの第３のタイミング信号ＴＩＭＩＮＧ＿パルスの開始との間の時間間隔に注意して下さい。そこには、タイムＴＡとＴＢの間に正に半クロックサイクルの時間差がある。図５と図６の場合は、各前縁が調節自在の遅延時間によって分離された３個の連続するタイミング信号ＴＩＭＩＮＧ＿パルスが生成された。図１の微調整回路１６は、クロック信号ＣＬＯＣＫの各半サイクル毎に一度程度の頻度で前縁を有するタイミング信号ＴＩＭＩＮＧ＿パルスを生成することができ、更に、クロックＣＬＯＣＫサイクル期間の１６分の１の分解能でタイミング信号ＴＩＭＩＮＧ＿のパルスのタイミングを調節することができる。
図７は、図４のバンクＡセレクター２５をより詳細なブロック図形式で図示している。セレクター２５は、位相信号ＰＨ［０］乃至ＰＨ［７］を受信してその入力された位相信号のうち選択された一つの信号をトラックする出力信号ＭＡ＿を生成するマルチプレクサ４０を内蔵する。レジスタ４２はイネーブル信号ＥＮＡＢＬＥ＿ビットと出力分数値ＦＲＡＣＴ＿Ｏの位相部ＰＨＡＳＥとバンク部ＢＡＮＫを受信するが、バンクＢＡＮＫビットはインバータ４４によってまず反転される。入力位相信号ＰＨ［６］はインバータ４６によって反転されて、レジスタ４２のクロック入力をドライブする。ＰＨ［６］信号がハイからローへ遷移するときに、インバータ４６の出力がローからハイに遷移して、レジスタ４２がその入力データを格納するようにする。インバータ４６の出力は、また、入力をパルスジェネレータ４９に提供する。パルスジェネレータ４９は、そのＳＨＩＦＴＡ出力をハイにドライブすることによって、その入力に対するローからハイへの遷移に応答し、そして、パルスジェネレータ４９内の遅延によって決められる短い時間の後に、パルスジェネレータがＳＨＩＦＴＡ出力を再びローにドライブする。パルスジェネレータ４９は、ＳＨＩＦＴＡ出力を図４のゲート３０に提供する。
レジスタ４２内に格納されたサンプリング位相ＰＨＡＳＥデータは、マルチプレクサ４０によってなされる選択を制御する。レジスタ４２内に格納された反転したバンクＢＡＮＫビットは、マルチプレクサ４０の出力イネーブルターミナルを制御する。格納されたバンクＢＡＮＫビットが真である場合、マルチプレクサ４０は可動にされ、その出力信号ＭＡ＿が位相信号ＰＨ［０］乃至ＰＨ［７］のうち選択されたものによって制御される。レジスタ４２内のバンクＢＡＮＫビットが偽である場合、マルチプレクサ４０はＭＡ＿をハイに保持する。マルチプレクサ４０からのＭＡ＿出力がパルスジェネレータ４７に提供される。パルスジェネレータ４７は、そのパルス出力ＰＵＬＳＥＡ＿をローにドライブすることによって、その入力側のハイからローへの遷移に応答し、そして、パルスジェネレータ４７内の遅延によって決められる短い時間の後に、それがパルス出力ＰＵＬＳＥＡ＿を再びハイにドライブする。レジスタ４２に格納されたイネーブル信号ＥＮＡＢＬＥ＿ビットとパルスジェネレータ４７のパルス出力ＰＵＬＳＥＡ＿信号は、ＮＯＲゲート４８の入力に供給されて、出力信号ＯＵＴＡを生成する。イネーブル信号ＥＮＡＢＬＥ＿とパルス出力ＰＵＬＳＥＡ＿信号が共にローである場合、ゲート４８が出力信号ＯＵＴＡをハイにドライブし、さもないときは、ゲート４８は出力信号ＯＵＴＡをローに保持する。
ＰＨ［６］の立ち下がり縁（インバータ４６を介してレジスタ４２をクロックする）と、マルチプレクサ４０がその出力を制御するために新たな位相信号を選択することによってレジスタ４２内に格納されたデータの結果的な変更に実際に応答する時間との間には遅延時間が存在する。この遅延時間は、インバータ４６とレジスタ４２とマルチプレクサ４０に固有の切換遅延の総和に起因する。我々は、レジスタ４２をクロックするためにＰＨ［６］の立ち下がり縁を選び、入力信号ＰＨ［０］乃至ＰＨ［７］が全てハイからローに遷移する十分手前の時点でマルチプレクサ４０が切り替われるように、インバータ４６の固有の遅延を調節した。ＰＨ［６］は、また、ＰＨ［０］乃至ＰＨ［７］のハイからローへの遷移の後で適切な保持時間を達成することを可能にするために選択された。（図６のタイムＴＳＡ１参照。）このことは、位相信号ＰＨ［０］乃至ＰＨ［７］のうちの一つである選択された位相がハイ状態からロー状態に遷移するときにのみ出力信号ＯＵＴＡパルスがなされることを可能にする。レジスタ４２がその入力データを格納した後で、格納したデータは１クロック信号ＣＬＯＣＫサイクルの全期間に亘ってマルチプレクサ４０の作動を制御する。我々はレジスタ４２をクロックするためにＰＨ［６］以外の位相を選ぶこともできるが、インバータ固有の遅延とレジスタ４２の遅延時間を調節してマルチプレクサ４０が正確な時間で切り替わることを確実にするようにしなければならない。
図８は、図４のバンクＢセレクター２７をより詳細なブロック図形式で図示している。セレクター２７は、位相信号ＰＨ［８］乃至ＰＨ［１５］を受信してその入力された位相信号のうち選択された一つの信号をトラックする出力信号ＭＢ＿を生成するマルチプレクサ５０を内蔵する。レジスタ５２はイネーブル信号ＥＮＡＢＬＥ＿ビットと出力分数値ＦＲＡＣＴ＿Ｏの位相部ＰＨＡＳＥとバンク部ＢＡＮＫを受信する。入力位相信号ＰＨ［１４］はインバータ５６によって反転される。ＰＨ［１４］信号がハイからローへ遷移するときに、インバータ５６の出力がローからハイに遷移して、レジスタ５２がその入力データを格納するようにする。インバータ５６の出力は、また、入力をパルスジェネレータ５９に提供する。パルスジェネレータ５９は、そのシフト出力ＳＨＩＦＴをハイにドライブすることによって、その入力側のローからハイへの遷移に応答する。そして、内部遅延によって決められる短い時間の後に、パルスジェネレータ５９がＳＨＡＦＴＢ出力を再びローにドライブする。パルスジェネレータ５９は、ＳＨＩＦＴＢ出力を図４のゲート３１に提供する。レジスタ５２内に格納されたサンプリング位相ＰＨＡＳＥデータは、マルチプレクサ５０によってなされる選択を制御する。レジスタ５２内に格納されたバンクＢＡＮＫビットは、マルチプレクサ５０の出力イネーブルターミナルに供給される。格納されたバンクＢＡＮＫビットが真である場合、マルチプレクサ５０は可動にされ、ＭＢ＿が位相信号ＰＨ［８］乃至ＰＨ［１５］のうち選択されたものによって制御される。レジスタ５２内のバンクＢＡＮＫビットが偽である場合、マルチプレクサ５０はＭＢ＿をハイに保持する。マルチプレクサ５０からのＭＢ＿出力がパルスジェネレータ５７に提供される。パルスジェネレータ５７は、そのパルス出力ＰＵＬＳＥＢ＿をローにドライブすることによって、その入力側のハイからローへの遷移に応答する。そして、内部遅延によって決められる短い時間の後に、パルスジェネレータ５７は、パルス出力ＰＵＬＳＥＢ＿を再びハイにドライブする。レジスタ５２に格納されたイネーブル信号ＥＮＡＢＬＥ＿ビットとパルスジェネレータ５７のパルス出力ＰＵＬＳＥＢ＿信号は、ＮＯＲゲート５８の入力に供給されて、出力信号ＯＵＴＢを生成する。イネーブル信号ＥＮＡＢＬＥ＿とパルス出力ＰＵＬＳＥＢ＿信号が共にローである場合、ゲート５８が出力信号ＯＵＴＢをハイにドライブし、さもないときは、ゲート５８は出力信号ＯＵＴＢをローに保持する。前記ＰＨ［１４］信号は、マルチプレクサ５０の選択線に対して変更を開始するために使用される。「この信号は、入力信号ＰＨ［８］乃至ＰＨ［１５］が全てハイからローへ遷移する十分手前の時点でマルチプレクサ５０が切り替わるように選定される。ＰＨ［１４］は、ＰＨ［８］乃至ＰＨ［１５］のハイからローへの遷移の後で適切な保持時間を達成することを可能にするために選択された」（図６のタイムＴＳＢ１参照。）このことは、位相信号ＰＨ［８］乃至ＰＨ［１５］のうちの一つである選択された位相信号がハイ状態からロー状態に遷移するときにのみ出力信号ＯＵＴＢパルスがなされることを可能にする。
図４と図７のバンクＡセレクター２５が、出力分数値ＦＲＡＣＴ＿ＯデータのバンクＢＡＮＫビットをレジスタ４２に供給する前にそれを反転しているが、図４と図８のセレクター２７はバンクＢＡＮＫビットをレジスタ５２に供給する前にはそれを反転していないことに留意して下さい。よって、入力されたＰＨＡＳＥ、ＢＡＮＫ、ＥＮＡＢＬＥ＿データがサンプリングされ、そして、両セレクター２５と２７によって格納されても、各ＰＨＡＳＥとＢＡＮＫデータセットのサンプリングされたバンクＢＡＮＫビットによって、セレクター２５と２７のうちの一つのみが可動にされる。よって、セレクター２５と２７のうちの一つのみが入力された各ＰＨＡＳＥとＢＡＮＫデータセットに対して出力パルスを生成する。
バンクＢＡＮＫ及びイネーブルＥＮＡＢＬＥ＿ビットにより可動にされたとき、図４のバンクＡセレクター２５は、ＰＨ［６］信号パルスに応答して図７のレジスタ４２に最後に格納されたデータに基づいて、タイミング信号ＴＩＭＩＮＧ＿出力パルスを１全クロックＣＬＯＣＫサイクルに相当する期間内に一度作り出すことができる。同様に、図４のバンクＢセレクター２７は、ＰＨ［１４］信号パルスに応答して図８のレジスタ５２に最後に格納されたデータに基づいて、タイミング信号ＴＩＭＩＮＧ＿出力パルスを１全クロックＣＬＯＣＫサイクルに相当する期間内に一度作り出すことができる。レジスタ４２と５２によるデータ獲得を始める図７と図８のＰＨ［６］とＰＨ［１４］が１８０度位相が異なっていることに留意して下さい。レジスタ４２と５２は、それぞれ、入力された出力分数値ＦＲＡＣＴ＿Ｏとイネーブル信号ＥＮＡＢＬＥ＿のデータをクロック信号ＣＬＯＣＫの各サイクルに一回サンプリングするけれども、それらは交互にそれを行う。したがって、例えば、セレクター２５が古い出力分数値ＦＲＡＣＴ＿Ｏデータを獲得した後に新しいＦＲＡＣＴ＿Ｏデータに対してシフト信号ＳＨＩＦＴを要求し始めたときは、他のセレクター２７は半サイクル後まで前記新たなＦＲＡＣＴ＿Ｏデータをサンプリングしない。したがって、ＦＩＦＯバッファ１３は新たな出力分数値ＦＲＡＣＴ＿Ｏデータをタイミング調整器に送るためのクロック信号ＣＬＯＣＫの半サイクルを有すると共に、カウンターバンク１４は、リサイクルタイムに影響を及ぼすことなく、イネーブル信号ＥＮＡＢＬＥ＿の制御をあるカウンタのＴＣ出力から次のカウンタのＴＣ出力に移行するためのクロック信号ＣＬＯＣＫの半サイクルを有する。
図９は、図４の遅延回路２４と位相同期コントローラ２６をより詳細なブロック図形式で図示している。遅延回路２４は、直列につながった一組１７個の同じバッファ６４［０］乃至６４［１６］で構成される。クロック信号ＣＬＯＣＫはインバータ６３をドライブして、第１のバッファ６４［０］の入力をドライブすることによって、その出力が一連のバッファに入力する。よって、クロック信号ＣＬＯＣＫのパルスがバッファ６４の列のそれぞれに伝播し、それによって、対応するバッファ出力で位相分散分岐信号ＰＨ［０］乃至ＰＨ［１６］を生成する。分岐信号ＰＨ［０］乃至ＰＨ［１５］は、図４のバンクＡセレクタ２５とバンクＢセレクタ２７に送られる。分岐信号ＰＨ［１６］は、図４の位相同期コントローラ２６に送られる。位相同期コントローラ２６は、信号ＰＨ［０］によってクロックされそのＤ入力で分岐信号ＰＨ［１６］を受信するＤ型フリップ−フロップ６６を内蔵している。ローパスフィルタ６８は、フリップ−フロップ６６の／Ｑ出力を濾過し、その結果を使用してＶＰＬＬ信号を生成するアンプ７０をドライブする。ＶＰＬＬ信号は、バッファ６４の有効な切換電流を制御する。それによって、ＶＰＬＬの大きさは、バッファ６４の切換速度を制御し、したがって、それらの信号遅延を制御する。分岐信号ＰＨ［１６］がＰＨ［０］よりも遅れている（若しくは進んでいる）場合、ＶＰＬＬの大きさは増加（減少）し、それによって、バッファ６４の切換速度を早く（遅く）して、ＰＨ［１６］をＰＨ［０］と同位相にする。よって、分岐信号ＰＨ［０］乃至ＰＨ［１６］は、クロック信号ＣＬＯＣＫ期間を１６の均等な区分に分割する立ち上がり縁又は立ち下がり縁と同じ位相にして均等に分散される。上記の明細書は本発明の好適な実施の形態を記載してきたが、当該技術分野において通常の知識を有する者であれば、様々な面で本発明から逸脱することなく、前記好適な実施の形態の対して多くの変更を加えることができる。例えば、タイミング信号発生器１０の感度が位相信号ＰＨ［０］乃至ＰＨ［１５］の数を増やし、クロック信号ＣＬＯＣＫをより細かく分割することによって改善されることが考えられる。例えば、タイミング感度は、遅延回路２４によって提供された分岐信号の数を１６から３２に倍にすることによって２倍の感度にできる。同時に、マルチプレクサ４０と５０のサイズを８／１から１６／１に変更すべきであり、３つの位相ＰＨＡＳＥセレクトビットを４つに増やして、より大きなマルチプレクサを制御すべきであり、図７と図８のレジスタ４２と５２の容量を増やして別の位相ＰＨＡＳＥビットを調節すべきである。適切な組の位相分散出力信号を生成するために、図９の遅延回路２４を電圧制御ライト発振器などに置き換えてもよい。セレクタの数を増やしてもよい。添付の請求の範囲は、したがって、本発明の真の範囲内にあり、そして、その精神の範囲内にある全ての変更を保護することを意図している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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