(57)【特許請求の範囲】
【請求項１】
トランジスタを製造する方法であって：
積層構造を有する絶縁基板（１２）であって、前記積層構造には、前記基板の表面上の第１導電層（１６）と、前記第１導電層上の第１誘電体層（１８）と、前記第１誘電体層上の犠牲材料層（２０）とが含まれる、ところの絶縁基板（１２）を設ける段階；
前記第１導電層（１６）、第１誘電体層（１８）及び前記犠牲材料層（２０）をパターニングして、柱状の積層構造を形成する段階；
前記犠牲材料層（２０）の上表面全部及び側表面の一部を露出させる実質的に平坦な第２誘電体層（２２）を、前記基板表面上に形成する段階；
前記犠牲材料層（２０）を除去して、前記第１誘電体層（１８）を露出させ、前記第２誘電体層（２２）内に側壁を有する開口部を形成する段階；
前記第１誘電体層上および前記第２誘電体層上にあり、かつ前記側壁に隣接する第２導電層（２８）を形成する段階；
前記第２導電層（２８）上に平面化層（３２，３０）を形成する段階；
前記平面化層（３２，３０）の一部を除去して、実質的に平坦な基板表面を形成する段階；
前記第２導電層のうち前記開口部の外側にある第１部分をドーピングして、第１および第２電流電極領域（３６，３８）を形成する段階；および
前記第２導電層の前記第１部分の一部を選択的に除去する段階；
によって構成されることを特徴とする方法。
【請求項２】
アンダーゲート薄膜トランジスタであって：
柱状の積層構造を有する絶縁基板（１２）であって、前記積層構造が前記基板の表面上の第１導電層（１６）と、前記第１導電層上の制御電極誘電体層（２６）とを有する、ところの絶縁基板（１２）；
前記第１導電層（１６）に隣接し、前記制御電極誘電体層に隣接する第２誘電体層（２２）であって、前記制御電極誘電体層（２６）の上方まで延在する側壁を有して前記制御電極誘電体層上に凹部を形成した第２誘電体層（２２）；及び
前記制御電極誘電体層上および前記第２誘電体層上にあり、かつ前記側壁に隣接する第２導電層（２８）；
によって構成され、
前記第２導電層（２８）のうち前記制御電極誘電体層（２６）の上にある部分が、未ドーピングであり；
前記第２導電層（２８）のうち前記凹部の一方の外側にあって前記第２誘電体層（２２）上にあり、前記第１導電層（１６）に自己整合されている部分が、被ドーピングの第１電流電極領域（３３）であり；
前記第２導電層（２８）のうち前記凹部の他方の外側にあって前記第２誘電体層（２２）上にあり、前記第１導電層（１６）に自己整合されている部分が、被ドーピングの第２電流電極領域（３４）である；
ことを特徴とするアンダーゲート薄膜トランジスタ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、一般的に半導体処理に関する。さらに詳しくは、薄膜トランジスタの形成方法に関する。
【０００２】
【従来の技術】
集積回路産業は、一般的に、ある用途において薄膜トランジスタ（ＴＦＴ）が必要であるという事実を受け入れてきた。将来数世代にわたりＴＦＴを必要とする集積回路産業の部分は、高速スタティック・ランダム・アクセス・メモリ（ＦＳＲＡＭ）などのメモリ製品の市場である。ＴＦＴに関する研究の結果、以下のようなＦＳＲＡＭ回路が開発された：（１）アレイ電流漏洩が少なく、寄生スタンバイ電流が小さい；（２）漏洩電流により誘起されるソフト・エラーの発生が少ない；（３）ソフト・エラーに対する抵抗が改善され、セル容量が増大している；（４）論理「オン」電圧がより高い。
【０００３】
オーバーゲート（ｏｖｅｒ−ｇａｔｅｄ）あるいはトップゲート（ｔｏｐ−ｇａｔｅｄ）  薄膜トランジスタの研究がなされ、ＦＳＲＡＭロード・トランジスタに組み込まれている場合もあるが、アンダーゲート（ｕｎｄｅｒ−ｇａｔｅｄ）  またはボトムゲート（ｂｏｔｔｏｍ−ｇａｔｅｄ）トランジスタのほうが、ＦＳＲＡＭビット・セル領域を実装するという問題のためにより一般的である。オーバーゲート・トランジスタとは、ソース，ドレーンおよびチャンネル領域がゲート領域の下に形成されるトランジスタである。アンダーゲート・トランジスタとは、ソース，ドレーンおよびチャンネル領域が、ゲート領域の上に形成されるトランジスタである。
【０００４】
【発明が解決しようとする課題】
従来のアンダーゲートＴＦＴを用いると、次のようないくつかの欠点がある：
（１）ソースおよびドレーン注入がＴＦＴゲートと整合しない；そのためにＴＦＴには、エッチングやフォトリソグラフ上の変動が起こり、さらに整合に関わる変動があるために実質的に装置の性能が変化してしまう；（２）ドレーンのずれがリソグラフ的に規定されるので、一貫した電流漏洩の制限を行うことができない；（３）多くのＴＦＴでは、たとえばＴＦＴゲート長が短くなると、電荷キャリアのパンチ・スルーが増大するなど、短絡チャンネルの作用により性能が制限される。
【０００５】
【課題を解決するための手段】
本発明により、前述の必要性が満たされ、その他の利点も得られる。本発明は、ある形態においては、被絶縁基板が設けられた半導体装置を作成する方法により構成される。被絶縁基板は、積層構造の表面を有する。この積層構造には、基板表面上のゲート電極，ゲート電極上の誘電体層および誘電体層上の犠牲材料層（ｓａｃｒｉｆｉｃｉａｌ  ｍａｔｅｒｉａｌ  ｌａｙｅｒ）が含まれる。実質的に平坦な層が基板表面上に形成され、それが犠牲材料層の一部を露出させる。犠牲材料層が除去されて、誘電体層を露出させて、実質的に平坦な層内に開口部を形成する。実質的に平坦な層内のこの開口部は、側壁を有する。導電層が誘電体層の上にあって、実質的に平坦な層の上にあり、側壁に隣接して形成される。平面化層が、導電層の上に形成される。この平面化層の一部が除去されて、実質的に平坦な層が形成され、導電層の一部を露出させる。導電層の露出された部分がドーピングされ、ソースおよびドレーン電流電極領域が形成される。導電層の一部が選択的に除去され、半導体装置が形成される。
本発明は、以下の詳細な説明と、添付の図面とにより、当業者に理解されよう。
【０００６】
【実施例】
図１ないし図９に示されるのは、本発明による自己整合アンダーゲート薄膜トランジスタを形成する、半導体装置作成過程である。図１は、アンダーゲート薄膜トランジスタ（ＴＦＴ）を形成するための２つの位置を示す。２個のＴＦＴは、図１ないし図９の作成過程を通じて、装置１０および１１として示される。２個の装置を示したのは、いかにして装置を互いに近接して配置してメモリに用いることができるようにするかを示すためである。図１ないし図９の過程を用いることにより、単独の分離されたＴＦＴを形成することも、あるいは任意の数のＴＦＴを同時に形成することもできる。このために、２個の装置１０，１１が図示されているが、１個の装置についてのみ詳細に説明および解説する。装置１０に関して作成段階または形成方法が記述され、解説されるが、同様の段階または形成方法が装置１１にも当てはまる点に注意されたい。また、同じ機能を果たす装置１０および装置１１の領域群および層群には、同一の記号が付けられる。装置１０，１１には、任意の層である絶縁基板１２を設けることができる。絶縁基板１２は、絶縁基板材料，基板材料，多結晶シリコンやエピタキシャル・シリコンなどの導電性材料のための下部層，２酸化シリコン（ＳｉＯ２  ）やテトラエチルオルトシリケート（ＴＥＯＳ：ｔｅｔｒａ−ｅｔｈｙｌ−ｏｒｔｈｏ−ｓｉｌｉｃａｔｅ  ）やホウリン酸シリケート・ガラス（ＢＰＳＧ：ｂｏｒｏ−ｐｈｏｓｐｈａｔｅ−ｓｉｌｉｃａｔｅ−ｇｌａｓｓ）などの誘電性材料または同様の材料の絶縁半導体層とすることができる。絶縁基板１２を用いて、絶縁体上にシリコンをもつ（ＳＯＩ：ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ  ）、あるいは絶縁体上に多結晶シリコンをもつ（ｐｏｌｙｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）、積層された基板上の装置としてのＴＦＴ装置１０，１１の使用を説明する。ベース層１４として示されるベース層材料が、絶縁基板１２の上に形成される。絶縁基板１２がない場合は、ベース層１４が絶縁基板材料となることが多い。たいていの用途において、ベース層１４は、絶縁誘電体層であるが、用途によっては基板または拡散領域であってもよい。
【０００７】
ベース層１４の上に、第１導電層１６が付着される。第１導電層１６は、通常は多結晶シリコン製であり、ゲート電極を形成する。第１導電層１６の上に、第１誘電体層１８が形成される。犠牲材料の層として示される犠牲材料層２０が、第１誘電体層１８上に形成される。犠牲材料層２０は、第１誘電体層１８に対して選択的にエッチングできるものであれば、どのような材料でもよい。このような選択的エッチングの基準があり、第１誘電体層１８がたいていの場合は酸化物であるために、犠牲材料層２０は、通常は多結晶シリコン，窒化物または同様の材料である。
【０００８】
図２に、ゲートを規定するエッチング段階を示す。装置１０では、犠牲材料層２０，第１誘電体層１８および第１導電層１６の部分がエッチング除去されて、「柱状の」積層構造が形成される。「柱状の」積層構造は、犠牲材料層２０の残留領域，第１誘電体１８の残留領域および第１導電層１６の残留領域により形成される。犠牲材料層２０の残留領域，第１誘電体層１８の残留領域および第１導電層１６の残留領域を、以後それぞれ単に第１導電層１６，第１誘電体層１８および犠牲材料層２０とも呼ぶ。残留領域である第１導電層１６は、装置１０のゲートまたは制御電極を形成する。
【０００９】
図３は、第１導電層１６，第１誘電体層１８および犠牲材料層２０の上に形成された第２誘電体層２２を示す。ゲート・ドーピングの改変，ＢＰＳＧのリフローまたはその他のドーピング酸化物特性を望むのでなければ、第２誘電体層２２は、未ドーピング誘電体として、第１導電層１６のゲート・ドーピングが変化しないようにする。平坦層２４として示される平坦な材料層が、誘電性領域である犠牲材料層２０の上に形成される。平坦層２４は、フォトレジスト，スピン・オン・ガラス（ＳＯＧ）材料，酸化物付着リフロー段階などにより形成することができる。平坦層２４に関して実質的に平坦な材料層があると、その後均一にエッチング・バックを行うのに便利である。
【００１０】
図４は、前述された、その後の均一なエッチング・バック段階を示す。平坦層２４とその下の第２誘電体層２２とは、プラズマ・エッチングされるか、あるいは化学的および／または機械的方法で除去される。この化学的および／または機械的エッチング／除去の手順では、平坦層２４と第２誘電体層２２とが同一の相対エッチングまたは除去速度で除去されなければならない。同一の相対エッチング速度のために、第２誘電体層２２として示される実質的に平坦な層または第２誘電体の表面が残り、平坦層２４はすべて除去される。このエッチング段階により、犠牲材料層２０の頂部が露出される。上述のエッチング速度が平坦層２４と、第２誘電体層２２とに関して同じでないと、実質的に平坦な表面を得ることは困難になる。
【００１１】
図４に説明される平面化とエッチングとは、さまざまな方法で実行することができる。たとえば、犠牲材料層２０の頂部を露出させる、実質的に平坦な第２誘電体層２２を形成するための代替の方法とは、ＢＰＳＧを付着させ少なくとも１回リフローを行うことである。上部表面を平面化して、平坦な上部表面をエッチングして、犠牲材料層２０を露出させる方法であれば、どのような方法でもよい。ここで用いられる化学的または機械的なエッチング・バック過程は、犠牲領域である犠牲材料層２０の頂部を露出して、その他の領域は露出してはならないことに注目することが重要である。他の領域を露出させると、電気的短絡，処理による装置の損傷またはその他の要因により回路不良を起こすことがある。
【００１２】
図５は、犠牲材料層２０の除去段階を示す。犠牲材料層２０が除去されて、第２誘電体層２２により形成された実質的に平坦な材料層の中に開口部が形成される。第２誘電体層２２間の開口部には、第２誘電体層２２の側壁表面により形成された側壁がある。この時点で、誘電性領域である第１誘電体層１８は、装置１０のゲート誘電性領域として機能することができる。図６に、ゲート誘電体として機能する第１誘電体層１８の代替例を示す。犠牲材料層２０のエッチングの後で、誘電性領域である第１誘電体層１８もエッチング除去する。誘電性領域である第１誘電体層１８をエッチングした後、第１導電層１６の上にゲート誘電体である制御電極誘電体層２６を付着または成長させる。制御電極誘電体層２６は、酸化物または酸化物−窒化物−酸化物（ＯＮＯ）であり、通常は非常に薄い。
【００１３】
図７に示されるように、第２導電層２８が、実質的に平坦な第２誘電体層２２の表面と制御電極誘電体層２６との上に付着される。平面化層３２，３０が導電層２８の上に形成される。この平面化層３２，３０は、少なくとも１層の材料層でできている。平面化層３２，３０は、誘電体層，導電層または同様の材料層の組合せにより形成することができる。図７では、誘電体層３０が付着されて、平面化層３２，３０の底部を形成する。誘電体層３０は、その後のエッチング処理のエッチング・ストップとして用いられる。
【００１４】
平面化層の頂部は、層３２により形成される。層３２は、多結晶シリコン層，ＴＥＯＳ，ＢＰＳＧ，窒化物，ＳＯＧ層または同様の層でよい。平面化層３２，３０は、リフロー，ＳＯＧ，フォトレジスト処理，エッチング法などにより平面化される。次に平面化層が、選択的エッチング法および誘電体層３０などのエッチング・ストップを用いてエッチング・バックされ、実質的に平坦な表面が形成される。この表面には、図８に示されるように、第２導電層２８の露出部または注入可能部分と、平面化層の一部分であるプラグ領域３２とが含まれる。平面化層の一部分であるプラグ領域３２が、多結晶シリコンでできており、第２導電層２８から電気的に隔離されていると、装置１０にはさらにいくつかの利点が加わる。多結晶シリコンは機械的な作業が簡単で、きわめて選択的なエッチング特性を持つので、多結晶シリコン・プラグ領域３２を用いて、装置１０のゲートを二重として、装置１０の性能を改善することができる。複数の層を用いて平面化層を形成することができる点に注目することは重要である。窒化物を付着し、ＴＥＯＳフィルムを付着し、その後で多結晶シリコンを付着すると、平面化層を作成することができ、プラグ領域３２に実質的に平坦な表面を形成することができる。
【００１５】
図８ではまた、拡散，注入，ノック・イン，自己ドーピングなどを行い、装置１０のドーピングされた第１電流電極領域３３すなわちソース領域３３と、装置１０のドーピングされた第２電流電極領域３４すなわちドレーン領域３４とを形成する様子が示される。同時に同様の方法で、ソース領域３６とドレーン領域３８とが、装置１１に関して形成される。これらのソースおよびドレーン領域は、ゲート導電性領域である第１導電層１６に関して自己整合的に形成される。第２導電層２８の未ドーピング領域は、ソース領域３３，３６とドレーン領域３４，３８とをドーピングすることにより形成される。ゲート導電性領域である第１導電層１６のすぐ上にある未ドーピング領域は、装置１０のチャンネル領域である。チャンネル領域の両側の第２誘電体層２２とプラグ領域３２との間の第２誘電体層２２の側壁に沿った領域は、図９ではオフセット領域３５，３７と見なされる。オフセット領域は、ＴＦＴのオフ状態の漏洩電流を小さくするために用いられ、理論的には、既知の短絡チャンネル効果を改善あるいは減少させることができる。
【００１６】
上述のドーピング領域と未ドーピング領域との形成後に、第２導電層２８の部分とその他の層の部分とが選択的にエッチング除去されて、装置１０の第１電流電極領域であるソース領域３３，第２電流電極領域であるドレーン領域３４およびチャンネル領域（記号は付いていないが上記に定義されている）を、装置１１から電気的に隔離する。この様子を図９に示す。
【００１７】
図１０ないし図１２は、装置１０’と装置１１’とを示す。装置１０’，１１’はいずれも、複数の材料層を有する平面化層の形成方法をより詳細に示す。図１０ないし図１２の過程の流れは、図１ないし図９の過程の流れと同様であるので、図１０ないし図１２の説明は簡単にしてあり、形成方法と層の記号は同一または類似のものもある。図１０では、誘電体層３０が形成される。これはたいていの場合窒化物である。誘電体層４０が誘電体層３０の上に付着される。誘電体層４０は、たとえばＴＥＯＳで形成された層である。図１１では、最終層４２が形成され、図１ないし図９に関して用いられた平面化層を平面化する場合と同じ処理が用いられて、ここではプラグ領域４２を形成する。プラグ領域４２はたいていの場合、多結晶シリコンまたはＢＰＳＧでできている。注入が行われて、図８の場合と同様の方法でソース領域３３，３６とドレーン領域３４，３８とが形成される。図１２に示されるように絶縁エッチングが行われて、装置１０を装置１１から隔離する。
【００１８】
図１３では、図９の代替の実施例が示されて、さらに２つの特徴が示される。第１のきわだった特徴は、第２誘電体層の開口部の側壁上にスペーサ４４が形成されることである。第２誘電体層は、この例ではドーピング領域２２’と未ドーピング領域２２”とから作られる。犠牲材料層２０が除去されたときに図５では第２誘電体層２２内の開口部が形成された。スペーサ４４が形成されたことにより、それぞれ装置１１，１０に類似の装置１３，１５をより平面化することができ、従来のエッチング技術を用いてより簡単にエッチングすることができ、電気的絶縁破壊やその他の既知の電界に関わる問題を起こす、鋭端部での電界の既知の増大を小さくすることにより、さらに丈夫な装置とすることができる。
【００１９】
図１３に示される第２の特徴は、ドーピング領域２２’と未ドーピング領域２２”とを用いて、第２誘電体層２２を形成する方法である。ドーピング領域２２’は、ホウケイ酸ガラス（ＢＳＧ：ｂｏｒｏ−ｓｉｌｉｃａｔｅ−ｇｌａｓｓ）から作ることができ、未ドーピング酸化物２２”はＴＥＯＳで形成することができる。未ドーピング酸化物２２”は、図１３に示されるような材料層、または導電性領域である第１導電層１６に隣接するスペーサとすることができる。未ドーピング領域２２”の機能は、ゲート導電性領域である第１導電層１６をドーピング領域２２’のドーピング剤不純物から保護することである。未ドーピング領域２２”が形成されると、図３および図４の処理と同様の方法でドーピング領域２２’が形成およびエッチングされる。ソース領域３３，３６とドレーン領域３４，３８との形成は、図８および図１１に紹介された好適なイオン注入の方法とは異なる方法で実行することができる。相違点は、多くの用途に関して望ましい方法である注入を行わずに、装置１３，１５を加熱してドーピング剤不純物をドーピング領域２２’から、第２導電層２８の隣接部分に熱的に移動させて、ソース領域３３，３６とドレーン領域３４，３８とを作成することができる点である。このようにして図１３のソース領域３３，３６とドレーン領域３４，３８とを形成することができる。
【００２０】
結論を述べると、装置１０，１１と、装置１０’，１１’と、装置１３，１５とは、以下のようなＴＦＴ回路を実現し、設計上の利点を持つＴＦＴ装置である：（１）ゲート領域に対して自己整合されたソースおよびドレーン領域を持ち、回路密度を改善し、装置性能を改善し、リソグラフ上のおよびエッチング整合と分解能に対する依存性を減らす；（２）電荷キャリア・パンチ・スルーを減らすなど短絡チャンネルの作用を改善する；（３）ドレーンおよびソース・オフセットを一定にして、一貫した電流漏洩の制限を行う；（４）装置の直列抵抗の制御性をより良いものとする。ここで提示される本発明の装置は、上記のような利点を持ちつつ、さらにいくつかの従来のＴＦＴの利点をも有する。従来のＴＦＴの利点とは以下のようなものである：（１）アレイ電流漏洩が小さくなり、寄生スタンバイ電流も小さくなる；（２）漏洩電流により誘起されるソフト・エラーの発生が少なくなる；（３）セル容量が増大する；（４）論理「オン」電圧が高くなる。
【００２１】
本発明は、特定の実施例に関して図示および説明されたが、当業者にはその他の修正および改善が可能であろう。たとえば、平面化層およびプラグ領域を形成する方法はたくさんある。上記の解説において他の多くの材料層を追加または変更して、同一の基本的な機能を果たすこともできる。多重スペーサ，二重ゲート法その他の既知の処理過程などの技術を、ここで提示された発明された装置の機能性または設計を実質的に変更せずに、アンダーゲート自己接合ＴＦＴに加えることができる。そのため、本発明はここで示された特定の形態に制限されず、添付の請求項は本発明の精神と範囲から逸脱しないすべての修正を含むものとすることを理解されたい。
【図面の簡単な説明】
【図１】本発明により自己整合アンダーゲート薄膜トランジスタを形成する、半導体装置作成過程の断面図である。
【図２】本発明により自己整合アンダーゲート薄膜トランジスタを形成する、半導体装置作成過程の断面図である。
【図３】本発明により自己整合アンダーゲート薄膜トランジスタを形成する、半導体装置作成過程の断面図である。
【図４】本発明により自己整合アンダーゲート薄膜トランジスタを形成する、半導体装置作成過程の断面図である。
【図５】本発明により自己整合アンダーゲート薄膜トランジスタを形成する、半導体装置作成過程の断面図である。
【図６】本発明により自己整合アンダーゲート薄膜トランジスタを形成する、半導体装置作成過程の断面図である。
【図７】本発明により自己整合アンダーゲート薄膜トランジスタを形成する、半導体装置作成過程の断面図である。
【図８】本発明により自己整合アンダーゲート薄膜トランジスタを形成する、半導体装置作成過程の断面図である。
【図９】本発明により自己整合アンダーゲート薄膜トランジスタを形成する、半導体装置作成過程の断面図である。
【図１０】図１ないし図９の半導体装置作成過程の一部の代替の段階の断面図である。
【図１１】図１ないし図９の半導体装置作成過程の一部の代替の段階の断面図である。
【図１２】図１ないし図９の半導体装置作成過程の一部の代替の段階の断面図である。
【図１３】本発明による別の代替の実施例の断面図である。
【符号の説明】
１０’，１１’  薄膜トランジスタ装置
１２  下部層
１４  ベース層
１６，２８  導電性領域
２２，３０，４０  誘電性領域
２０  犠牲領域
２４  平面層
２６  ゲート誘電体
３３，３６  ソース領域
３４，３８  ドレーン領域
３５，３７  オフセット領域
４２  プラグ領域
【図１】
0003607917.tif 000002
【図２】
0003607917.tif 000003
【図３】
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【図４】
0003607917.tif 000005
【図５】
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【図６】
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【図７】
0003607917.tif 000008
【図８】
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【図９】
0003607917.tif 000010
【図１０】
0003607917.tif 000011
【図１１】
0003607917.tif 000012
【図１２】
0003607917.tif 000013
【図１３】
0003607917.tif 000014