(57)【特許請求の範囲】
【請求項１】
Ｓｉ基板上に高さが５０〜５００ｎｍの等方性表面テクスチャを形成する工程と、このＳｉ基板上にIII −Ｖ族化合物半導体バッファ層を成長する工程と、このバッファ層上に化合物半導体層を成長する工程と、この化合物半導体層上にさらに複数の化合物半導体層を成長する工程を含むことを特徴とする化合物半導体基板の製造方法。
【請求項２】
Ｓｉ基板上に高さが５０〜５００ｎｍの等方性表面テクスチャを形成する工程と、このＳｉ基板上にIII −Ｖ族化合物半導体バッファ層を成長する工程と、このバッファ層上に化合物半導体層を成長する工程と、この化合物半導体層を鏡面研磨する工程と、この鏡面研磨された化合物半導体層上にさらに第二の化合物半導体層を成長する工程を含むことを特徴とする化合物半導体基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ｓｉ基板の（１００）面上にガリウム砒素（ＧａＡｓ）、アルミニウムガリウム砒素（ＡｌＧａＡｓ）、インジウムガリウム砒素（ＩｎＧａＡｓ）、窒化ガリウム（ＧａＮ）および窒化インジウムガリウム（ＩｎＧａＮ）などの化合物半導体層を形成する化合物半導体基板の製造方法に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
ＧａＡｓやＩｎＰなどの化合物半導体基板は、機械的に脆く、取り扱いが難しい。また、良質で大面積の結晶基板が得られにくいなどの問題がある。この問題を解決するため、安価で、大面積で、高強度のＳｉ基板上にＧａＡｓなどの化合物半導体を結晶成長させる方法が提案されている。
【０００３】
しかしながら、Ｓｉ基板上にＧａＡｓなどの化合物半導体を結晶成長させる際に結晶欠陥密度が１×１０9 個ｃｍ-2以上になるなど問題が生じる。この問題は、ＳｉとＧａＡｓなどの化合物半導体との間の格子定数差および熱膨張係数差に起因している。このようなＳｉとＧａＡｓなどの化合物半導体との格子定数差および熱膨張係数差による応力および結晶欠陥を吸収するために、低温成長中間層を挿入するいわゆる２段階成長法やそれを改良した成長法として熱サイクルアニール法および超格子法などにより結晶欠陥密度を１×１０6 個ｃｍ-2程度まで低減させることができる。しかしながら、１×１０6 個ｃｍ-2程度の結晶欠陥密度では、キャリヤ寿命の低下により、半導体装置の特性に悪影響を与える。
【０００４】
近年、Ｓｉ基板上のＧａＡｓの結晶欠陥密度を１×１０4 個ｃｍ-2程度まで低減させる方法として、図５（ａ）（ｂ）に示すように、Ｓｉ基板１上にホログラフィックフォトリソグラフィにより形成した２００ｎｍ間隔ののこぎり歯状のグレーティング２を形成し、その基板１上にＧａＡｓ膜３を２段階成長法によりエピタキシャル成長させる方法が報告されている（Appl. Phys. Lett. 59,2418(991)）。
【０００５】
つまり、２００ｎｍ間隔ののこぎり歯状のパターン３を形成するためのフォトリソグラフィは、Ｓｉ基板１上にパターンとしてＳｉ3 Ｎ4 膜（不図示）を形成して反射防止膜（不図示）とフォトレジスト膜（不図示）を形成し、このフォトレジスト膜を２００ｎｍピッチに露光してパターニングした後に、このフォトレジストパターンを利用して、ＳｉＯx 膜を４０°斜め蒸着する。次いで、反射防止膜をＯ2 ガスでＲＩＥエッチングした後、Ｓｉ3 Ｎ4 膜をＣＦ4 ガスでＲＩＥエッチングする。次いで、ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏでフォトレジストと反射防止膜を除去した後、残ったＳｉ3 Ｎ4 膜をマスクとしてシリコン基板の表面を異方性エッチングしてのこぎり歯状のＶ溝２を形成する。
【０００６】
しかしながら、上記のようにホログラフィックフォトリソグラフィ法による２００ｎｍののこぎり歯状のＶ溝２を形成するグラフォエピタキシャル成長は、Ｓｉの異方性エッチングであるために、Ｖ溝の形状が限定され、表面テクスチャの形状制御が困難で、光の波長に起因するフォトプロセス上の限界により、テクスチャの微細化に限界（＞２００ｎｍ）があり、また非常に複雑な工程を必要とするため、化合物半導体基板の低コストが図れない。
【０００７】
本発明は、このような従来技術の問題点に鑑みてなされたものであり、反射防止膜の蒸着や特殊なフォトリソグラフィが必要で工程が煩雑であるという従来技術の問題点を解消した化合物半導体基板の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、請求項１に係る化合物半導体基板の製造方法では、Ｓｉ基板上に５０ｎｍ〜５００ｎｍの等方性表面テクスチャを形成する工程と、このＳｉ基板上にIII −Ｖ族化合物半導体バッファ層を成長する工程と、このバッファ層上に化合物半導体層を成長する工程と、この化合物半導体層上にさらに複数の化合物半導体層を成長する工程を含むことを特徴とする。
【０００９】
また、請求項２に係る化合物半導体基板の製造方法では、Ｓｉ基板上に５０ｎｍ〜５００ｎｍの等方性表面テクスチャを形成する工程と、このＳｉ基板上にIII −Ｖ族化合物半導体バッファ層を成長する工程と、このバッファ層上に化合物半導体層を成長する工程と、この化合物半導体層を鏡面研磨する工程と、この鏡面研磨された化合物半導体層上にさらに第二の化合物半導体層を成長する工程を含むことを特徴とする。
【００１０】
【作用】
請求項１に係る発明では、ＲＩＥ法により、Ｓｉ基板の（１００）面に短時間で均一な形状に制御された表面テクスチャを形成した後、ＭＢＥ法あるいはＭＯＣＶＤ法により、通常の２段階成長法を用いて、化合物半導体から成るバッファ層をグラフォエピタキシャル成長させて熱処理を行った後に、目的の化合物半導体層を形成することにより、転位密度が１×１０4 個ｃｍ-2程度の良好な目的の化合物半導体層を得るものである。
【００１１】
また、請求項２に係る発明では、目的の化合物半導体層の最表面を鏡面研磨した後、単数あるいは複数の化合物半導体層を形成することによって、表面粗さを低減する。
【００１２】
【発明の実施の形態】
以下、各請求項に係る発明の実施形態を添付図面に基づいて説明する。
請求項１に係る化合物半導体基板の製造方法では、図１（ａ）（ｂ）に示すように、Ｓｉ基板１の（１００）面上にＲＩＥ法により表面テクスチャ１０を設け、そのＳｉ基板１上にＧａＡｓ層２〜４を有機金属化合物（例えばトリメチルガリウム（以下、ＴＭＧと略す））とアルシンを用いる気相成長法（例えばＭＯＣＶＤ法）によりエピタキシャル成長させる場合について説明する。
【００１３】
先ず、Ｓｉ基板１を洗浄後、弗酸（ＨＦ）に浸すことにより表面自然酸化膜を除去する。そして、水洗し、リンサードライヤにより乾燥した後、直ちにこの基板をＲＩＥ装置にセットする。
【００１４】
本発明では、Ｓｉ基板１上に微細な表面テクスチャをSolar Energy Materials and Solar Cells 43,237(1977) に報告されているようなＲＩＥ法により形成する。ＲＩＥのエッチングガスとして、Ａｒ、ＣＦ4 、Ｃｌ2 、Ｎ2 Ｏ、Ｏ2 などを用いる。例えば、図２（ａ）（ｂ）のように、Ｃｌ2 の流量は１〜１００ｓｃｃｍとして、Ｓｉ基板１上に高さ５０〜５００ｎｍのピラミッド型あるいは柱状の表面テクスチャ１０を形成する。表面テクスチャ１０の形状は、Ｃｌ2 の流量およびエッチング時間により制御できる。
【００１５】
このようにして、Ｓｉ基板１上に表面テクスチャ１０を形成した後、このＳｉ基板１をＭＯＣＶＤ装置にセットする。
【００１６】
そして、図１および図４のように、最初に、工程１として、水素とアルシンガスを流しながら、８５０℃、１０分で表面テクスチャ１０を形成したＳｉ基板１の熱処理を行い、表面の自然酸化膜を除去する。次に、工程２として、３５０〜４００℃で水素やアルシンガスを流しながらＴＭＧを加え、アモルファスの第１バッファ層２を１０〜３０ｎｍ成長させる。次に、工程３として、水素やアルシンガスを流しながら５５０〜７５０℃まで昇温することにより、第１バッファ層を結晶化させ、さらにＴＭＧを加えて第２バッファ層３を１〜３μｍ成長させる。さらに必要に応じて、転位密度を低減させるために工程４のように、水素やアルシンガスを流しながら３５０℃と７５０℃の４回の熱サイクルアニールにより第１バッファ層２および第２バッファ層３を熱処理する。そして、工程５として、さらに結晶性のよい目的とするＧａＡｓ層４を１〜３μｍ成長する。このようにして、転位密度が１０4 ｃｍ-2程度の目的とするＧａＡｓ層４をＳｉ基板上に成長させることができる。
【００１７】
表面テクスチャ１０の高さは、１００〜３００ｎｍの範囲が最適であり、目的とするＧａＡｓ層４中の転位密度は１×１０4 個ｃｍ-2程度にできる。
【００１８】
表面テクスチャ１０の高さの範囲を５０〜５００ｎｍとしたが、この範囲以外では、グラフォエピタキシャル成長せずに通常のへテロエピタキシャル成長になり、転位密度の低減が図れない。
【００１９】
次に、請求項２に係る化合物半導体基板の製造方法を説明する。なお、Ｓｉ基板上に高さが５０〜５００ｎｍの等方性表面テクスチャを形成する工程、Ｓｉ基板上にIII −Ｖ族化合物半導体バッファ層を成長する工程、およびバッファ層上に化合物半導体層を成長する工程は、請求項１に係る化合物半導体基板の製造方法と同様である。
【００２０】
請求項２に係る化合物半導体基板の製造方法では、図４に示すように、バッファ層２、３上に化合物半導体層４を１〜３μｍ成長した後に、この化合物半導体層４を０．５〜１μｍ鏡面研磨する。この研磨は例えば砥粒としてコロイダルシリカを用いてポリウレタンのクロス上で研磨する。研磨圧力は２００ｇ／ｃｍ2 、ｐＨ１０程度のアルカリ液に調整した研磨砥粒を供給しながら化学機械研磨を行なう。
【００２１】
鏡面研磨された化合物半導体層４上に、さらに目的とする第二の化合物半導体層５を成長する。この場合は、ホモエピタキシャル成長となり、転位密度が低減することはない。
【００２２】
【発明の効果】
以上のように、請求項１に係る化合物半導体基板の製造方法によれば、Ｓｉ基板上に高さが５０〜５００ｎｍの等方性表面テクスチャを形成する工程と、このＳｉ基板上にIII −Ｖ族化合物半導体バッファ層を成長する工程と、このバッファ層上に化合物半導体層を成長する工程と、この化合物半導体層上にさらに複数の化合物半導体層を成長する工程を有することから、Ｓｉ基板上に転位密度１×１０4 個ｃｍ-2程度の化合物半導体を成長できる利点があり、低コストで大面積のＳｉ基板上に化合物半導体を形成できるため、高周波半導体装置、発光装置および高効率太陽電池の低コスト化を図ることができる。
【００２３】
また、請求項２に係る化合物半導体基板の製造方法によれば、Ｓｉ基板上に高さが５０〜５００ｎｍの等方性表面テクスチャを形成する工程と、このＳｉ基板上にIII −Ｖ族化合物半導体バッファ層を成長する工程と、このバッファ層上に化合物半導体層を成長する工程と、この化合物半導体層を鏡面研磨する工程と、この鏡面研磨された化合物半導体層上にさらに第二の化合物半導体層を成長する工程を有することから、結晶欠陥密度を１×１０4 個ｃｍ-2程度まで低減するとともに、表面粗さの標準偏差が１３．０ｍｍまで低減した化合物半導体のデバイス層を形成できる。
【図面の簡単な説明】
【図１】請求項１に係る化合物半導体基板の製造方法を示す図である。
【図２】請求項１に係る化合物半導体基板の製造に用いられるシリコン基板を示す図である。
【図３】請求項１に係る化合物半導体基板の製造工程と基板温度を示す図である。
【図４】請求項２に係る化合物半導体基板の製造方法を示す図である。
【図５】従来の化合物半導体基板の製造方法を示す図である。
【符号の説明】
１‥‥‥Ｓｉ基板（１００）、２‥‥‥第１バッファ層、３‥‥‥第２バッファ層、４‥‥‥化合物半導体層、５‥‥‥第二の化合物半導体層
【図１】
0003667124.tif 000002
【図２】
0003667124.tif 000003
【図３】
0003667124.tif 000004
【図４】
0003667124.tif 000005
【図５】
0003667124.tif 000006