(57)【特許請求の範囲】
【請求項１】
複数のメモリアレイと、
少なくとも２つの予備列と、
各マルチプレクサが前記複数のメモリアレイの１つと１対１に対応しており、各マルチプレクサが入力として前記対応する１つのメモリアレイからの少なくとも１つの列と前記少なくとも２つの予備列とを有する複数の第１のマルチプレクサと、
アクセスされた列のアドレスを与える信号線と、
各プログラム可能な回路要素が前記複数の第１のマルチプレクサの１つと１対１に対応しており、各プログラム可能な回路要素が入力として前記信号線からの前記アクセスされた列のアドレスを有するとともに出力ラインとして前記対応する１つの第１のマルチプレクサへのセレクタ入力を有し、各プログラム可能な回路要素が、前記信号線からの前記アクセスされた列のアドレスに応じて、前記対応する１つの第１のマルチプレクサが対応している１つのメモリアレイの欠陥列がアクセスされたとき、前記対応する１つの第１のマルチプレクサに前記予備列を選択させる複数のプログラム可能な回路要素と、
を備えた集積回路随時書き込み読み出しメモリ。
【請求項２】
請求項１に記載の集積回路随時書き込み読み出しメモリであって、更に複数の第２マルチプレクサを備え、各第２マルチプレクサは前記複数のメモリアレイの１つと１対１に対応しており、各第２マルチプレクサは入力として前記対応する１つのメモリアレイにおける各列を有し、出力として前記対応する１つのメモリアレイからの少なくとも１列を有する、集積回路随時書き込み読み出しメモリ。
【請求項３】
請求項１に記載の集積回路随時書き込み読み出しメモリであって、前記プログラム可能な回路要素はヒューズマトリックスを含む、集積回路随時書き込み読み出しメモリ。
【請求項４】
複数のメモリアレイと、
少なくとも２つの予備列と、
各デマルチプレクサが前記複数のメモリアレイの１つと１対１に対応しており、各デマルチプレクサが出力として前記対応する１つのメモリアレイへの少なくとも１つの列と前記少なくとも２つの予備列とを有する複数の第１のマルチプレクサと、
アクセスされた列のアドレスを与える信号線と、
各プログラム可能な回路要素が前記複数の第１のデマルチプレクサの１つと１対１に対応しており、各プログラム可能な回路要素が入力として前記信号線からの前記アクセスされた列のアドレスを有するとともに出力ラインとして前記対応する１つの第１のデマルチプレクサへのセレクタ入力を有し、各プログラム可能な回路要素が、前記信号線からの前記アクセスされた列のアドレスに応じて、前記対応する１つの第１のマルチプレクサが対応している１つのメモリアレイの欠陥列がアクセスされたとき、前記対応する１つの第１のマルチプレクサに前記予備列を選択させる複数のプログラム可能な回路要素と、
を備えた集積回路随時書き込み読み出しメモリ。
【請求項５】
請求項４に記載の集積回路随時書き込み読み出しメモリであって、更に複数の第２デマルチプレクサを備え、各第２デマルチプレクサは前記複数のメモリアレイの１つと１対１に対応しており、各第２デマルチプレクサは出力として前記対応する１つのメモリアレイへの各列を有し、入力として前記対応する１つのメモリアレイにおける少なくとも１列を有する、集積回路随時書き込み読み出しメモリ。
【請求項６】
請求項４に記載の集積回路随時書き込み読み出しメモリであって、前記プログラム可能な回路要素はヒューズマトリックスを含む、集積回路随時書き込み読み出しメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路メモリに関し、特に、欠陥のあるビットラインの代わりに使う予備のビットラインを有する随時書き込み読み出しメモリ（ＲＡＭ）に関する。
【０００２】
【従来の技術】
ＲＡＭは、コンピュータや他の多くの近代ディジタルシステムに使われている普通の装置である。モノリシックＲＡＭが作られる時には、製造過程における誤りは、ＲＡＭの素子の欠陥につながる。
【０００３】
ＲＡＭの欠陥素子にアクセスしないようにするためには、欠陥素子はテストして決められ、バイパスされる。ＲＡＭは、そのＲＡＭのメモリセルの全てについてテストデータを書き込み、読み出すことによってテストされる。
【０００４】
ＲＡＭのメモリセルは、行及び列によってアクセスされ、列は特定のセルを横切るビットラインに対応し、行はセルのワードラインに対応する。ＲＡＭメモリは列を別々のアレイに典型的に分割し、各アレイは対応する入／出力ドライバを有する。
【０００５】
或る特定のメモリセルが適正にアクセスされているか否かを決定するために、ＲＡＭの列のみをテストすれば充分なことがしばしばある。ＲＡＭの完全さを保障するために欠陥列がバイパスされる。
【０００６】
典型的には、先行技術において、欠陥列はそのＲＡＭ上に形成された対応する予備の例でバイパスされる。ＲＡＭチップが作られる時には、そのチップ上の各列アレイに対して予備列が作られる。
【０００７】
或る特定のアレイにおける列の１つに欠陥があると、その欠陥列はバイパスされ、予備の列が対応する入／出力ドライバにマップされる。このように、各入／出力ドライバに対し典型的に１つの予備列がある。予備列を使って欠陥列をバイパスする技術は列冗長度として知られている。
【０００８】
【発明が解決しようとする課題】
比較的大きな列アレイがある場合には、各入／出力ドライバに対して１つの予備列を作ることは、作られるチップの寸法が著しく増す。最近の製作技術によれば、列アレイの殆どが欠陥列を含んでおらず、そのようなアレイに対して関連する予備列がウエハ上のスペースを占有し、何の目的にも役立たない。
【０００９】
チップ製作において、小型化は重要な狙いであり、もっと効率的な列冗長計画が望まれている。
【００１０】
本発明は、或る特定の列を１より大きいアレイの列にマップできるようにすることによって、さらに効率的な列冗長計画を提供する。かくして、予備列の要求数を減らし、チップの寸法を小さくする。
【００１１】
【課題を解決するための手段】
本発明は、１より多くのアレイの列に対して予備列をマップできるようにすることによって、ＲＡＭに対する列冗長計画を実施する。列の各アレイに対し、複数の予備列が準備されている。
【００１２】
もし、列の複数のアレイが或る欠陥列を持っていれば、予備列の１つがマルチプレクサ（多重化回路）およびヒューズマトリックスを通してその欠陥列に置き換わる。
【００１３】
或る予備列が特定のアレイにマップされると、その予備列は異なったアレイに対して使うことができる。従って、列の異なったアレイが欠陥列を含んでいれば、その欠陥列に置き換わるため異なった予備列がマップされる。ＲＡＭ上に作られる予備列の数は、列アレイの総数よりも少ない。従って、本発明は、各列アレイに対して１つの予備列を要求する先行技術よりも倹約になる。
【００１４】
読み出し動作に対しては、本発明においては、複数の予備列および列の特定のアレイからのデータラインに結合されたマルチプレクサを通して、予備列を出力バッファにマップする。このマルチプレクサは、更に、その特定のアレイの欠陥列のアドレスを使ってプログラムされているヒューズ・マトリックスに結合されている。
【００１５】
この欠陥列からの試行された読み出し動作に応答して、そのマルチプレクサへのヒューズ・マトリックス入力は、欠陥列に代えて予備列の１つを選択する。
【００１６】
書き込み動作も同様で、マルチプレクサの代わりに使われるデマルチプレクサを使っておこなわれる。この方法で、欠陥列は或る予備列を列の各アレイに捧げることなく、対応予備列によってバイパスされる。
【００１７】
【発明の実施の形態】
本発明は、効率的な列冗長計画を使ったＲＡＭを提供するための特別な応用を持つ方法及び装置を開示する。本発明は、特定の回路、ブロック図、信号等を参照して説明されているが、当該技術分野の通常の知識を有する者ならば、そのような詳細は本発明を一層完全に理解するために説明されたものであることが解るであろう。
【００１８】
従って、当業者にとっては、本発明がこれらの特定な詳細によらず実行できることは、明らかであろう。他の場合には、本発明を必要以上に不明瞭にしないために良く知られた回路はブロック図で書いてある。
【００１９】
図１は、（図示されていない）ＲＡＭに対する先行技術の列冗長計画のブロック図である。このＲＡＭはアレイ７及び９を含む、複数のアレイに分けられた複数の列を含む。
【００２０】
列アレイ７は列４及び５を含む。読み出し又は書き込みのために選ばれた列アレイ７の１つの列が、マルチプレクサ６を通して、出力バッファ８に対して準備されている。
【００２１】
予備の列１２がヒューズマトリックス１０に結合されていて、列アレイ７の列の１つに欠陥があれば、このヒューズマトリックス１０は欠陥列のアドレスを使ってプログラムされる。このヒューズマトリックス１０は、マルチプレクサ６に結合されていて、欠陥列アドレスの読み出しが試みられる時、予備列１２を選ぶために、マルチプレクサ６への入力を提供する。
【００２２】
かくして、その予備列は、欠陥列ではなく出力バッファ８を通してアクセスされるように、ヒューズマトリックス１０及びマルチプレクサ６を通る予備列１２によって有効に置き換えられる。
【００２３】
図１に示す回路は、列アレイ９を含む、ＲＡＭの列の各アレイに対して同じものである。書き込み回路も同様で、マルチプレクサの代わりにデマルチプレクサが使われている。従って、図１に示された先行技術の列冗長計画によれば、列の特定のアレイ、７又は９に対し、１つの予備列が捧げられている。
【００２４】
図２は読み出し動作のための本発明の列冗長計画を図示している。同図に示すように、複数の予備列ライン２２及び２４の各々は、マルチプレクサ１６及び１８を含む複数のマルチプレクサに結合されている。
【００２５】
マルチプレクサ１６は、列３６のアレイからマルチプレクサ４６によって選択されるライン３２に結合されている。同様にして、マルチプレクサ１８は、列３８のアレイからマルチプレクサ４２によって選択されるライン３４に結合されている。
【００２６】
もし、アレイ３６の列の１つに欠陥があれば、その列は、ヒューズマトリックス２８及びマルチプレクサ１６を通して、予備列２２または２４によってバイパスされる。
【００２７】
このヒューズマトリックス２８は、欠陥列のアドレスを使ってプログラムされ、アクセスされた列が欠陥列の時、予備列を選択する。アクセスされた列のアドレスがライン２６を介してヒューズマトリックス２８に与えられる。
【００２８】
特定の予備列が特定のマルチプレクサに捧げられている時、その予備列は他のマルチプレクサに対する予備としては、もはや使えない。そして、それらのマルチプレクサには列の他のアレイにマップされていない予備の列が準備されていなければならない。
【００２９】
図２の構成によれば、予備列は多数の列アレイのどれにおいても欠陥列に置き換わることができる。例えば、予備列２４はアレイ３６又は３８の欠陥列にマップされることができる。
【００３０】
従って、予備列は欠陥列を持たないアレイに捧げられることはなく、チップ上に作られる必要のある予備列の数を減らす結果になる。それ故、チップサイズを小さくできる。
【００３１】
図３は書き込み動作に対する本発明の列冗長計画を示す。同図に示されているように、デマルチプレクサ４４はヒューズマトリックス２０及び書き込みバッファ４６に結合される。
【００３２】
書き込みバッファ４６からのデータはデマルチプレクサ４４に与えられ、そこで、予備列２２、予備列２４及びデータ列５０の間の選択をする。図２に関して説明したように、もしアレイ３８の１つの列に欠陥があると、ヒューズマトリックス２０は、その欠陥列のアドレスを使ってプログラムされる。
【００３３】
欠陥列上の書き込みが試みられる時、デマルチプレクサ４４はその欠陥列の代わりに予備列２２または予備列２４を選択する。逆に、もし選択された列に欠陥がなければ、このデマルチプレクサ４４はデータライン５０を選択し、デマルチプレクサ４２が列アレイ３８の適正な列を選択する。
【００３４】
書き込みバッファ５２、デマルチプレクサ５０、ヒューズマトリックス２８、データライン５０及びデマルチプレクサ４８の動作は列アレイ３６に対して同じである。
【００３５】
【発明の効果】
本発明は、好ましい実施例と結びつけて説明してきたが、多くの変形、改変、変更及び使用があることは、上記の説明から当業者に明らかなことは明白である。例えば、２以上の予備列が列の各アレイにマップできる。更に、マルチプレクサと結びつけてヒューズマトリックス以外の回路要素が、欠陥列をバイパスするために、予備列を選択できる。
【００３６】
列のアレイを複数グループに配列し、そのグループに１つの予備列を捧げることもできる。もし、そのグループのアレイの１つにおける１つの列に欠陥があれば、その欠陥列は１つの予備列によってバイパスされる。本発明は他の多くのところで採用することができる。
【図面の簡単な説明】
【図１】欠陥列を予備列でバイパスする先行技術による列冗長計画の回路ブロック図である。
【図２】読み取り動作に対する本発明の列冗長計画の回路ブロック図である。
【図３】書き込み動作に対する本発明の列冗長計画の回路ブロック図である。
【符号の説明】
４，５  列
６  マルチプレクサ（多重化回路）
７，９  列アレイ
８  出力バッファ
１０  ヒューズマトリックス
１２  予備列
【図１】
0003655956.tif 000002
【図２】
0003655956.tif 000003
【図３】
0003655956.tif 000004