(57)【特許請求の範囲】
【請求項１】
チップ表面に受光部を有する受光素子を備えた光センサ集積回路装置において、
前記受光素子の検出信号を処理するためのデジタル回路用素子およびアナログ回路用素子からなる信号処理回路と、
この信号処理回路の電気的特性を調整するために前記チップ表面に形成されレーザトリミング可能な薄膜抵抗体からなる調整用回路素子と、
前記チップ表面に選択的に受光領域を設定するために設けられる遮光膜とを具備し、
前記遮光膜は、前記デジタル回路用素子およびアナログ回路用素子のうちの光照射により電気的特性が変化する素子の表面を覆うと共に、前記受光素子および調整用回路素子を露出させるように配置形成されていることを特徴とする光センサ集積回路装置。
【請求項２】
前記デジタル回路用素子は、ＩＩＬ（Integrated Injection Logic）素子であることを特徴とする請求項１記載の光センサ集積回路装置。
【請求項３】
前記アナログ回路用素子は、バイポーラトランジスタであることを特徴とする請求項１または２記載の光センサ集積回路装置。
【請求項４】
前記遮光膜は、前記チップ表面に配設されるアルミニウム系の金属膜であることを特徴とする請求項１ないし３のいずれかに記載の光センサ集積回路装置。
【請求項５】
前記遮光膜は、前記チップ表面に形成された平坦化処理用の絶縁膜上に設けられていることを特徴とする請求項４記載の光センサ集積回路装置。
【請求項６】
前記平坦化処理用の絶縁膜は、第１のＴＥＯＳ（テトラエトキシシリコン）膜，ＳＯＧ（Spin On Glass ）、第２のＴＥＯＳ膜を順次積層した構成とされていることを特徴とする請求項５記載の光センサ集積回路装置。
【請求項７】
前記遮光膜は、所定電位の端子と電気的に接続されていることを特徴とする請求項４ないし６のいずれかに記載の光センサ集積回路装置。
【請求項８】
前記遮光膜は、前記チップの基板電位を与える端子に接続されていることを特徴とする請求項７記載の光センサ集積回路装置。
【請求項９】
前記チップを構成する基板は、面方位が（１００）のシリコン基板を用いていることを特徴とする請求項１ないし８のいずれかに記載の光センサ集積回路装置。
【請求項１０】
前記光照射により電気的特性が変化する素子は、
ＩＩＬ，バイポーラトランジスタ，拡散抵抗，ダイオード，ｐｎ接合の空乏層容量を利用したコンデンサであることを特徴とする請求項１ないし９のいずれかに記載の光センサ集積回路装置。
【請求項１１】
前記受光素子および調整用回路素子は、前記チップ表面の異なる領域に露出させるように配置形成されていることを特徴とする請求項１ないし１０のいずれかに記載の光センサ集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板上に受光素子、信号処理回路用素子を集積形成してなる光センサ集積回路装置に関する。
【０００２】
【発明が解決しようとする課題】
フォトダイオードなどの受光素子の検出信号は微弱であるため、一般に増幅したりデジタル変換したりするなどの信号処理を行なう必要がある。ところが、増幅回路や信号変換回路などを別途に設ける構成では、外来ノイズなどの影響を受けて誤検出しやすくなる場合がある。
【０００３】
そこで、受光素子を信号処理回路と共に一体に形成することが考えられているが、これらを一体に集積化する際には受光素子のみに光が入射させるようにする必要がある。つまり、信号処理回路に用いる素子に光が入射すると、不必要に光電流が発生することにより誤検出することになるからである。そこで、これらの信号処理回路用の素子には光が照射されないようにするために、遮光膜を設ける必要がある。
【０００４】
しかし、集積化した回路装置の表面から離れた位置に遮光膜を別途に設ける構成では、両者の離間する距離に応じて、光を受光させないようにする必要のある他の素子を受光素子から離れた位置に設ける必要があり、結果として集積化した回路装置自体が大形化してしまう不具合がある。
【０００５】
本発明は、上記事情に鑑みてなされたもので、その目的は、集積化する際にチップサイズを極力小さくすることができ、しかも光を受けることによる誤動作をなくすことができる光センサ集積回路装置を提供することにある。
【０００６】
【課題を解決するための手段】
請求項１の発明によれば、１つのチップ上に受光素子，デジタル回路用素子，アナログ回路用素子および調整用回路素子を一体に形成し、チップ表面を選択的に受光領域を設定するための遮光膜を配設して構成しているので、受光素子により得られる検出信号を外来ノイズなどの悪影響を極力防止しながら信号処理を行なって出力することができ、全体の小形化を図ることができるようになる。また、デジタル回路用素子を一体に設けているので、出力信号が外来ノイズに対して強い構成とすることができるようになる。
そして、遮光膜の下部にデジタル回路用素子およびアナログ回路用素子のうちの光照射により電気的特性が変化する素子を配置すると共に、その外側に受光素子および調整用回路素子を配置するように選択的に遮光膜の配置領域を設定するので、光センサ集積回路装置としての機能を達成しながら、配線パターンの設計や素子の配置設計などに関する設計上の制約を少なくしてパターン設計性の向上を図ることができる。
さらに、受光素子に加えてアナログ回路用素子およびデジタル回路用素子を混在する状態で一体に形成する際に、個々の素子の電気的特性にばらつきが発生することにより、信号処理回路としての特性が変動する場合でも、レーザトリミング可能な薄膜抵抗体からなる調整用回路素子を設ける構成としているので、これによって素子形成後に電気的特性の調整作業を行なえるようになる。
【０００７】
請求項２の発明によれば、デジタル回路用素子として、ＩＩＬを設ける構成としているので、例えば、受光素子としてのフォトダイオードを形成する際に、ＩＩＬの製造工程と共通する工程があるので、これによって製造工程を過剰に増大させることなくデジタル回路用素子を集積化して形成することができるようになる。
【０００８】
請求項３の発明によれば、アナログ回路用素子として、バイポーラトランジスタを設ける構成としているので、例えば、受光素子としてのフォトダイオードを形成する際に、バイポーラトランジスタの製造工程と共通する工程があるので、これによって製造工程が過剰に増大することなくアナログ回路用素子を集積化して形成することができるようになる。
【００１０】
請求項４の発明によれば、チップ表面に密着するように形成する遮光膜を、アルミニウム系の金属膜で形成しているので、遮光性に優れると共に、その製造工程として特殊な材料を用いることなく配線材料の製造工程を利用して成膜することができる。
【００１１】
請求項５の発明によれば、遮光膜を形成する際に、下地に平坦化処理用の絶縁膜を設けているので、絶縁膜下部に設けられた回路素子部による段差が生じている場合でも、遮光膜を段切れなどの発生を極力抑制して形成することができるので、段切れなどによる遮光膜の切れ目の発生をなくして遮光性の高い遮光膜を形成することができるようになる。
【００１２】
請求項６の発明によれば、平坦化処理用の絶縁膜として、第１のＴＥＯＳ膜，ＳＯＧ，第２のＴＥＯＳ膜を順次積層した構成としているので、集積回路の多層配線のための製造工程を利用することができ、特殊な製造工程を用いることなく遮光性に優れた遮光膜を形成するための下地を形成することができる。
【００１３】
請求項７の発明によれば、遮光膜をアルミニウム系の金属膜により形成しているので、その遮光膜を所定電位と等しくなるように電気的に接続した構成とすることにより、遮光膜の下部に設けられた回路用素子の電極間で形成される寄生コンデンサ効果による電荷の蓄積効果を減じて動作に支障を与えないようにすることができる。
【００１４】
請求項８の発明によれば、遮光膜の電位をチップの基板電位と等しくなるように電気的に接続しているので、基板内に形成されている各種回路用素子のうち、特に遮光膜の下部に配置されているものについては、上述した寄生コンデンサ効果による電荷の蓄積効果を極力低減して安定した動作を行なわせることができるようになる。
【００１５】
請求項９の発明によれば、チップを形成する基板の面方位を（１００）としているので、これによって受光素子の電気的特性として、他の面方位例えば（１１１）などの基板を用いる場合に比べて、全体として暗電流を低減することができるので、使用環境の温度が高い場合でも暗電流を低く抑えて使用することができるようになる。
【００１７】
請求項１０の発明によれば、上述の場合に、遮光膜の下に、ＩＩＬ，バイポーラトランジスタ，拡散抵抗，ダイオード，ｐｎ接合の空乏層容量を利用したコンデンサなどを配置するので、光の悪影響を受けやすいものの動作特性を安定したものとして確実な検出動作を行なわせることができるようになる。
【００１８】
【発明の実施の形態】
以下、本発明の一実施形態について図面を参照しながら説明する。
図１は要部の縦断面構成を必要な素子形成領域を選択的に模式的に示すもので、半導体基板としての高濃度ｐ形（図中、高濃度領域はｐ＋，ｎ＋で示す）シリコン基板１は、面方位が（１００）のものを用いており、低濃度のｎ形（図中、低濃度領域はｐ−，ｎ−で示す）エピタキシャル層２が積層されている（図中、シリコン基板１の上側の破線で示す領域に相当する）。このエピタキシャル層２には素子形成領域単位で分離されるように、周囲を高濃度ｐ形分離拡散領域３を形成している。
【００１９】
この場合、分離拡散領域３は、あらかじめエピタキシャル層２を形成する前に埋込形成している不純物層を熱拡散することにより上方に向けてｐ形領域３ａを形成すると共に、エピタキシャル層２を形成した状態で、上方から不純物を熱拡散することにより下方に向けてｐ形領域３ｂを形成することにより、両ｐ形領域３ａ，３ｂが連結するように形成したものである。
【００２０】
また、エピタキシャル層２を形成する際には、素子形成領域のうちで必要に応じて高濃度ｎ形不純物領域を埋込形成しており、素子形成後に横方向に対する電流が流れやすくなるように低抵抗領域として形成されている。そして、素子形成領域には、後述するように、受光素子としてのフォトダイオード４、デジタル回路用素子としてのＩＩＬ素子５、アナログ回路用素子としてのバイポーラトランジスタ６、調整用回路素子としての薄膜抵抗素子７が形成される他に、拡散抵抗，キャパシタあるいはダイオードなどの各種回路用素子が形成されると共に、電極パッド８が形成されている。
【００２１】
フォトダイオード４は、エピタキシャル層２を分離形成された素子形成領域４ａに設けられている。素子形成領域４ａには、基板１との界面部にあらかじめ高濃度ｎ形埋込拡散領域９が形成されており、その周辺部位に表面までつながった状態で形成された高濃度ｎ形領域１０が設けられると共に、表層部分にはコンタクト用の高濃度ｎ形領域１１が形成されている。また、素子形成領域４ａの内側には受光部となるｐｎ接合を構成する高濃度ｐ形拡散領域１２が形成されていると共に、コンタクトをとるための高濃度ｐ形拡散領域１３がその一端側に形成されている。
【００２２】
ＩＩＬ素子５は、エピタキシャル層２を分離形成された素子形成領域５ａに設けられている。素子形成領域５ａには、基板１との界面部にあらかじめ高濃度ｎ形埋込拡散領域１４が形成されており、また、その周辺部位に表面までつながった状態で形成された高濃度ｎ形領域１５が設けられると共に、表層部分にはコンタクト用の高濃度ｎ形領域１６が形成されている。また、素子形成領域５ａの内側には低濃度ｐ形ベース層１７およびこのベース層１７へのコンタクト用の高濃度ｐ形領域１８を形成すると共に、高濃度ｐ形インジェクタ層１９を形成している。また、ベース層１７内には、３つの高濃度ｎ形エミッタ層２０が形成されている。
【００２３】
バイポーラトランジスタ６は、エピタキシャル層２を分離形成された素子形成領域６ａに設けられており、その素子形成領域６ａには、基板１との界面部にあらかじめ高濃度ｎ形埋込拡散領域２１が形成されている。そして、素子形成領域６ａには、高濃度ｐ形ベース領域２２が形成されると共に、高濃度ｎ形コレクタ領域２３およびベース領域２１内に高濃度ｎ形エミッタ領域２４が形成されている。
【００２４】
薄膜抵抗素子７は、エピタキシャル層２を分離形成した素子形成領域７ａに設けられており、その素子形成領域７ａの表面部には高濃度ｎ形領域２５が形成されている。また、この素子形成領域７ａの上部には、所定膜厚の酸化膜２６を介した状態でＣｒＳｉ（クロムシリコン）製の薄膜抵抗体２７が所定形状に積層形成されている。
【００２５】
電極パッド８は、エピタキシャル層２を分離形成した素子形成領域８ａの上の基板表面に形成された酸化膜２６上に、配線用材料のアルミニウムなどによりパターニングされた電極パターン２８および電極パターン２９を積層してなるもので、この部分はボンディング工程にて外部と電気的に接続されるようになっている。
【００２６】
上述のようにして基板１内部に形成された各種回路用素子４〜８に対して、表面部には酸化膜２６が形成されると共に、端子に対応する部分に所定の電極パターン２８（膜厚は例えば１．１μｍ程度）が上述のアルミニウム配線処理工程を経て形成されている。なお、フォトダイオード４の高濃度ｐ形拡散領域１２の表面には他の部分の酸化膜２６とは異なり、入射する光をできるだけ反射しないようにして内部に取り込むために、光学的な反射防止膜として機能する酸化膜３０を所定膜厚（例えば３００ｎｍ程度）に調整して形成されている。
【００２７】
そして、このようにして形成された基板１の表面には、平坦化処理用の絶縁膜としての第１のＴＥＯＳ（テトラエトキシシリコン）膜３１（膜厚は例えば２００ｎｍ程度），ＳＯＧ（スピンオンガラス）３２および第２のＴＥＯＳ膜３３（膜厚は例えば７００ｎｍ程度）が順次積層形成されている。これによって、アルミニウム配線用のパターニングによる段差部分がＳＯＧ３２により埋められ、第２のＴＥＯＳ膜３３を積層することにより急峻な段差部のない平坦化された表面が得られる。
【００２８】
この平坦化された第２ＴＥＯＳ膜３３の上には所定の遮光領域にアルミニウム系の金属膜であるＡｌ−Ｓｉによる遮光膜３４（膜厚は例えば１．３μｍ）が積層形成されている。この場合、遮光膜３４は、ＩＩＬ５，バイポーラトランジスタ６などの信号処理を行なう回路用素子の表面を覆うように配置形成されている。また、遮光膜３４の形成と共に同時にそのＡｌ−Ｓｉにより電極パッド８の電極パターン２９も形成してパターニングしている。また、この遮光膜３４は、所定部位３４ａで下層のアルミニウム電極２８ａを介して基板１のｐ形分離拡散領域３と電気的に接続された状態とされ、その電位が基板１の電位と同じになるように設定されている。
【００２９】
さらに、この遮光膜３４の上部に保護用のＳｉＮ膜３５（膜厚は例えば１．６μｍ程度）が積層形成されている。なお、上述した電極パターン２９の面にはＳｉＮ膜３５は配置形成されないで、電極パターン２９面が露出される状態に形成される。また、フォトダイオード４の受光面部分には、遮光膜３４およびＳｉＮ膜３５のいずれも配置されず、前述した反射防止膜３０の面が直接露出するように形成されている。
【００３０】
図２は全体構成を上面から見たときの概念的な配置状態を示すもので、基板１上の中央部にフォトダイオード４が配置形成されていると共に、その周囲に処理回路用の素子配置領域３６が設けられ、この内部に回路用素子として多数のＩＩＬ５あるいはバイポーラトランジスタ６などが配置形成されている。この処理回路用の素子配置領域３６は前述の遮光膜３４で上面が覆われるようになっており、より詳細には、遮光膜３４は、素子配置領域３６の縁部から所定距離だけ張り出した位置まで覆うようにして配置形成されている。また、遮光膜３４は、フォトダイオード４の受光部を露出するように開口部３４ａが形成されている。
【００３１】
素子配置領域３６内に配置形成された各種の回路用素子に対して電気的に接続をとるための電極パッド８は遮光膜３４から外に出るようにして基板１の表面の外周部に位置して設けられている。また、同様に、薄膜抵抗体２７およびこれに電気的に接続されるアルミニウム電極パターン３７ａ，３７ｂが遮光膜３４から外に出るようにして配置形成されている。
【００３２】
次に、上記構成の光センサ集積回路装置の製造工程について簡単に説明する。すなわち、まず、面方位が（１００）のｐ形のシリコン基板１にｎ形埋込層９，１４，２１などをあらかじめ形成しておくと共に、ｐ形分離拡散領域３の形成用の埋込拡散を行ない、この後、低濃度ｎ形のエピタキシャル層２を積層形成する。この後、素子形成領域４ａ，５ａ，６ａ，７ａ，８ａなどを形成するために、分離拡散を行なって分離拡散領域３を形成し、各素子形成領域に対応して選択的に拡散を行なって不純物の導入を行なう。
【００３３】
この場合、フォトダイオード４とＩＩＬ５とは、その製造工程において共用可能な過程があり、例えば、フォトダイオード４の高濃度ｎ形拡散領域１０および１１は、ＩＩＬ５の高濃度ｎ形拡散領域１５および１６と同じ工程で同時に形成することができる。また、他の拡散領域については、通常のＩＣの製造工程を使用することにより不純物を導入して拡散することができる。なお、フォトダイオード４の高濃度ｐ形拡散領域１２は、上述の素子の拡散領域を形成した後に、イオン注入法により所定濃度のｐ形不純物を所定深さまで導入してｐｎ接合を形成するようにしている。
【００３４】
次に、基板１の表面に形成されている酸化膜２６上に、薄膜抵抗体２７を形成するために、スパッタリングなどの方法によりＣｒＳｉを被膜し、所定の形状となるようにフォトリソグラフィ処理を経てパターニングする。この後、酸化膜２６の必要な部分に開口部をフォトリソグラフィ処理により形成し、アルミニウム（Ａｌ−Ｓｉを用いても良い）をスパッタリング法などにより被着し（膜厚は、例えば１．１μｍ程度）、これをフォトリソグラフィ処理によってパターニングして所定の電極パターン２８を形成する。
【００３５】
このとき、フォトダイオード４の受光面部分にはアルミニウムをエッチングにより除去せずに残した状態とする。これは、反射防止膜３０を最後の工程までダメージを与えないようにして保護するためで、最終工程でそのアルミニウムをエッチング除去するようになっている。
【００３６】
次に、平坦化処理用の絶縁膜として、第１のＴＥＯＳ膜３１をＣＶＤ法などにより形成し（膜厚は、例えば２００ｎｍ程度）、ＳＯＧにより例えばＢＰＳＧ（Boron-Phospho-Silicated Glass ）３２を塗布して段差部を緩和するように埋めて、この後、第２のＴＥＯＳ膜３３をＣＶＤ法などにより形成する（膜厚は、例えば７００ｎｍ程度）。これにより、アルミニウム配線パターンなどによる段差が緩和されて表面が平坦化処理されたことになる。
【００３７】
この後、フォトダイオード４の受光面に対応する部分のＴＥＯＳ膜３１，３３を開口させてアルミニウム被膜面を露出させた状態で遮光膜３４用のＡｌ−Ｓｉをスパッタリング法などにより被着する（膜厚は、例えば１．３μｍ）。この後、フォトリソグラフィ処理により、フォトダイオード４の受光面部分を開口部３４ａを形成すると共に電極パッド８や薄膜抵抗体２７部分を露出させるように遮光膜３４のパターニングを行なう（図２参照）。これにより、遮光膜３４は、素子配置領域３６を覆うように形成されたことになる。
【００３８】
続いて、保護用のＳｉＮ膜（シリコン窒化膜）３５をＣＶＤ法などの方法によって成膜し（膜厚は、例えば１．６μｍ程度）、フォトリソグラフィ処理によりフォトダイオード４の受光面部分および電極パッド８の部分のＳｉＮ膜３４をドライエッチング処理により除去し、さらに、受光面部分に残されているアルミニウム被膜パターンをエッチングにより除去する。
【００３９】
このようにして形成された光センサ集積回路装置（以下、チップと称する）は、この後、電気的な出力特性の調整工程にてチップ毎に調整処理が行なわれる。すなわち、薄膜抵抗体２７の平面的なパターン（図２参照）にレーザ光を照射することにより部分的に焼き切るトリミング処理を行なう。この場合、レーザ光としては、例えばＹＡＧレーザを用いて図示のように一端側から薄膜抵抗体２７を横切るようにして切り込みＴを入れて粗調整を行ない、続いて長手方向に直角に折れ曲がるようにして切り込みＴを進行させ、このとき、同時に電気的特性をモニタしながら所定の特性が得られる抵抗値となるように調整作業を行なうものである。
【００４０】
さて、上述のようにチップが構成されているものにおいて、遮光膜３４は、アルミニウム系の金属膜により形成されているので、下層部に形成されたアルミニウム配線パターン２８に対して図３に示すように容量性の結合をするようになり、そのままで使用する場合には寄生容量として誤動作の原因となる場合がある。
【００４１】
そこで、本実施形態においては、この遮光膜３４を、前述したように所定部位３４ａで基板１に対してアルミニウム電極パターン２８ａを介して電気的に接続した状態に形成しているので、遮光膜３４の電位を基板１と同電位に固定することができるようになり、電源電圧の悪影響を受けたり外部からのノイズなどによる悪影響も防止することができるようになる。また、遮光膜３４を基板１の電位と同電位にしてこれをアースレベルに接続しておけば、電気的な遮蔽膜として機能させることもできるようになり、より安定した検出動作を行なわせることができるようになる。
【００４２】
なお、本実施形態においてシリコン基板１として面方位（１００）のものを用いているのは、フォトダイオード４の特性を向上させることができるからである。すなわち、結晶構造の関係から面方位（１００）のものは、例えば面方位（１１１）のものに比べて表面準位密度が小さいという性質があるので、これによって、フォトダイオード４の特性のひとつである暗電流のレベルを低減することができるのである。
【００４３】
これは、フォトダイオード４の特性として、使用環境の温度が高くなるにしたがって顕著になり、発明者らが測定した結果では、外気温度が１００℃の環境下で、２５個のサンプルについて測定したところ、図４に示すようになった。すなわち、基板の面方位が（１００）のものでは、平均して０．６２ｎＡ程度（３σの値は０．１９ｎＡ）であり、面方位が（１１１）のものでは、平均して１．２５ｎＡ程度（３σの値は０．１８ｎＡ）であった。これにより、面方位（１００）の基板１を使用した本実施形態のものでは、面方位（１１１）のものに比べて暗電流のレベルを半分以下に低減できている。なお、ここでの測定サンプルのフォトダイオードの受光部面積は、３．３ｍｍ２である。
【００４４】
本実施形態では、上記構成としたことにより、次のような効果を得ることができる。
すなわち、第１に、フォトダイオード４による受光動作を行なう際に、他の信号処理用の回路素子であるＩＩＬ５やバイポーラトランジスタ６あるいは図示しない拡散抵抗，ｐｎ接合の空乏層容量を利用したコンデンサやダイオードなどが配置される素子配置領域３６を覆うように遮光膜３４を選択的に形成しているので、素子配置領域３６内への光の入射を防止して信号処理に悪影響を与えないようにすることができ、しかも、デジタル回路用素子としてのＩＩＬ５を一体に有する構成であるから、出力信号をデジタル信号とすることができるようになり、外来ノイズに強いものを構成することができる。
【００４５】
第２に、デジタル回路用素子としてＩＩＬ５を用いる構成としているので、フォトダイオード４を形成する工程と共用することができる製造工程があり、特殊な工程を余分に設ける必要がない。
第３に、調整用回路素子として薄膜抵抗体２７を設ける構成としたので、チップ形成後に出力特性をレーザトリミング処理により比較的簡単に調整作業を行なうことができる。
【００４６】
第４に、遮光膜３４として、アルミニウム系の金属膜を用いる構成としているので、特殊な材料を用いる必要がなく、通常のＩＣ製造工程における配線用材料をそのまま用いることができる。
第５に、遮光膜３４を形成する下地に平坦化処理用の絶縁膜であるＴＥＯＳ膜３１，３３およびＳＯＧ３２を形成しているので、遮光膜３４の形成時に下地の段差による膜厚の変動や段切れなどの不安定要素を極力排除することができるので、素子配置領域３６に対する遮光性を確実にすることができる。
【００４７】
第６に、遮光膜３４を基板１と電気的に接続するようにしたので、配線パターンとの間で生ずる寄生容量による誤動作を防止して安定した検出動作を行なわせることができるようになる。
第７に、基板１を面方位（１００）のものを用いるようにしたので、面方位が（１１１）のものに比べてフォトダイオード４の暗電流を低減することができ、環境温度が高い場合でも確実な検出動作を行なえるようになる。
【００４８】
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形また拡張できる。
アルミニウム配線パターン２８を１層のみ形成する実施形態の場合以外に、アルミニウム配線パターンが多層で行なわれる構成のものについても適用することができる。
遮光膜３４は、Ａｌ−Ｓｉ以外にＡｌ−Ｃｕや純アルミニウムなどのアルミニウム系の金属膜を用いることができる。同様に、アルミニウム配線パターン２８は、Ａｌ−ＳｉやＡｌ−Ｃｕなどを用いることができる。
【００４９】
デジタル回路用素子は、ＩＩＬ５以外に、ＴＴＬやＣＭＯＳあるいはＮＭＯＳやＰＭＯＳなどのデジタル回路用素子を用いても良い。
アナログ回路用素子は、バイポーラトランジスタ６以外に、ダイオードや抵抗体やコンデンサあるいはＭＯＳトランジスタなどのアナログ回路用素子を用いても良い。
平坦化処理用の絶縁膜はＴＥＯＳ膜以外の膜を用いても良いし、他の平坦化処理により形成した絶縁膜を用いても良い。また、ＳＯＧ３２は、ＢＰＳＧ以外のものでも良い。
フォトダイオード４は、チップの中央部寄りに設ける場合について示したが、必要に応じて配置することができ、その場合には、遮光膜３４の開口部３４ａをその位置に対応して形成することができる。
【図面の簡単な説明】
【図１】本発明の一の実施形態を示す全体構成の模式的な縦断側面図
【図２】全体を概念的に示す上面図
【図３】寄生容量の説明をするための作用説明図
【図４】基板の面方位の違いによるフォトダイオードの暗電流レベルを示す図
【符号の説明】
１はシリコン基板（半導体基板）、２はエピタキシャル層、３は分離拡散領域、４はフォトダイオード（受光素子）、５はＩＩＬ（デジタル回路用素子）、６はバイポーラトランジスタ（アナログ回路用素子）、７は薄膜抵抗素子（調整用回路素子）、８は電極パッド、２７は薄膜抵抗体、２８，２９は電極パターン、３０は反射防止用の酸化膜、３１は第１のＴＥＯＳ膜、３２はＳＯＧ、３３は第２のＴＥＯＳ膜、３４は遮光膜、３５はＳｉＮ膜、３６は素子配置領域である。
【図１】
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【図２】
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【図３】
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【図４】
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