(57)【特許請求の範囲】
【請求項１】
パワー半導体装置であって、
ａ）ｎまたはｐドープされた多数の層が第１の主領域（２）及び第２の主領域（３）の間に拡散によって形成されているｎドープされた半導体基板（１）と、
ｂ）前記第１の主領域（２）に配置され、第１のメタライゼーション（２２）によって形成されたカソード（４）と、第２の主領域（３）を覆っている第２のメタライゼーション（１０）によって形成されるアノード（５）と、
を備え、
ｃ）前記層は、前記アノード（５）に隣接するｐドープされたアノードエミッタ（６）と前記半導体基板（１）より高いドーピング濃度を有するｎドープされたストップ層（７）を有し、
ｄ）前記アノードエミッタ（６）は、前記アノードエミッタ（６）を通して流れる全電流の少なくとも５０％が電子によって運ばれるように選ばれたその深さ及び電荷キャリア濃度を有する透過エミッタであることを特徴とするパワー半導体装置。
【請求項２】
前記ｎドープされたストップ層は、前記第２の主領域（３）と前記半導体基板（１）の間に配置されていることを特徴とする請求項１に記載されたパワー半導体装置。
【請求項３】
ａ）ｐ＋  型コレクタ（１２）、ｐ型タブ（１３）及びｎ＋  型ソース（１４）を有する複数のＩＧＢＴ構造が前記第１の主領域（２）から拡散されており、且つ
ｂ）ゲート電極（１５）が前記第１の主領域上に、２つのＩＧＢＴ構造の間に絶縁されて設けられていることを特徴とする請求項２に記載のパワー半導体装置。
【請求項４】
ａ）ｐ型ベース（１６）、ｎ型エミッタ（１７）、チャンネル領域（１８）及びｐ型短絡領域（１９）を有する複数のＭＣＴ構造が前記第１の主領域（２）から拡散されており、且つ
ｂ）ゲート電極（１５）が前記第１の主領域（２）上に、２つのＭＣＴ構造の間に絶縁されて設けられていることを特徴とする請求項２に記載のパワー半導体装置。
【請求項５】
ａ）いろいろな場所で前記第１の主領域へ貫通し、これらの場所でゲート電極（１５）接続されるｐ型ベース（２０）が前記カソード（４）の方向で前記半導体基板（１）に隣接し、
ｂ）複数のｎ型カソード領域（２１）が前記第１の主領域（２）から拡散され、
ｃ）前記複数のカソード領域（２１）は、前記第１のメタライゼーション（２２）に隣接し、且つ
ｄ）前記複数のカソード領域（２１）は、前記カソード（４）を構成することを特徴とする請求項２に記載のパワー半導体装置。
【請求項６】
ａ）前記ストップ層は、前記半導体基板（１）と前記第１の主領域（２）の間に配置され、且つ
ｂ）前記ストップ層は、複数のｎ＋  型カソード領域（２１）を示すことを特徴とする請求項１に記載のパワー半導体装置。
【請求項７】
前記透過ｐ型アノードエミッタ（６）には、前記透過アノードエミッタ（６）より高くドーピングされた多数のｐ＋  型エミッタアイランド（８）が設けられていることを特徴とする請求項３ないし請求項６のいずれか１つに記載されたパワー半導体装置。
【請求項８】
ａ）上記半導体装置は、エッジ終端（９）を示し、且つ
ｂ）前記透過アノードエミッタ（６）は、前記エッジ終端の下でｐ＋  型領域（１１）に隣接していることを特徴とする請求項３ないし請求項６のいずれか１つに記載されたパワー半導体装置。
【請求項９】
前記ｐ＋  型領域（１１）は、前記透過アノードエミッタ（６）よりも高くドーピングされ、前記透過アノードエミッタ（６）よりもさらに前記ストップ層（７）まで広がっていることを特徴とする請求項８に記載のパワー半導体装置。
【請求項１０】
前記エッジ終端（９）は、平坦なエッジ終端として構成されることを特徴とする請求項８に記載のパワー半導体装置。
【請求項１１】
前記透過アノードエミッタ（６）は、１．２ミクロンの深さと１０１８ｃｍ−３の電荷キャリア濃度を有することを特徴とする請求項１ないし請求項１０のいずれか１つに記載のパワー半導体装置。
【請求項１２】
前記ストップ層（７）は、３０ミクロン以上の深さと３×１０１６ｃｍ−３以上の電荷キャリア濃度を有する請求項１ないし請求項１１のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、パワーエレクトロニクスの分野に関するものであり、特に請求項１のプリアンブルによるパワー半導体装置に基づいている。
【０００２】
【従来の技術】
このような半導体装置は、例えば「ＭＯＳバイポーラのパワー半導体技術」（Ｂ．Ｊ．バリガ，ＩＥＥＥ会報  ｖｏｌ７６，Ｎｏ４，１９９８年４月）によればＭＣＴと記述され、同様にＥＰ−Ａ２−０，４０５，１３８では、ＩＧＢＴＵＳＰ  ４，９１０，５７３では，ＧＴＯと記されている。
上に述べたヨーロッパ特許明細書の中で記されているようなＩＧＢＴを引用して、本願における問題点は、以下に続く本文にかなり詳しく説明されるであろう。
本願で述べられているＩＧＢＴは、ＰＴ（パンチ・スルー）ＩＧＢＴ構造を示している。それは短いキャリアー生命を持った高ドープされたストップ層を含んでいる。ｎ型ベースは気相成長した層と、適切なブロッキング電圧（ｂｌｏｃｋｉｎｇ  ｖｏｌｔａｇｅ）に従って選ばれた厚さを含んでいる。このＩＧＢＴ構造は今日、ブロッキング電圧の範囲は１ｋｖのところまで広がっている。
上に述べた従来のＩＧＢＴ構造は、多くの理由により高い電圧（例えば４．５ｋｖのブロッキング電圧）には適してない。
─  今日では、エピタクシャル技術が非常に高いブロッキング電圧に対してドー
ピングの深さ不足、均一性といった要求に対して保証できず、
─  低いターン・オフ損失が短い電荷キャリアー生命によってのみ達成されること、しかしながら、これは高電圧の適用では受け入れられないオン状態にお
いて損失が必然的に増加する。
【０００３】
その結果、ＮＰＴ（ノン・パンチ・スルー）ＩＧＢＴ構造が今日、ＰＴ  ＩＧＢＴ構造より（おおよそ２ｋｖに達する）高いブロッキング電圧の範囲のために好まれている。そのようなＮＰＴ  ＩＧＢＴ構造はＥＰ−Ａ１−０，３３０，１２２に記載されている。それぞれのＮＰＴパワー半導体装置の中で、半導体基板の厚さは、常に要求されるブロッキング電圧のために非常に大きくなる。このことは接合する場合ででさえも、電界がＰ＋  型のアノードエミッターから安全な距離を保ち、したがって破滅的な短絡が起きることがないことを確実にしている。非常に大きくなってしまうことのさらなる理由は、テール電流の大きさと、低いレベルでのターン・オフ損失の大きさを保っていることに基づいている。もし基板の厚さが大きくなる割合を減少させようとすれば、テール電流は非常に大きくなることが知られている。テール電流の増加は、ほとんど中性の領域（空間の電荷領域の最後であるアノードからＰ＋  型のアノードエミッターまで）の中でプラズマが再分配されることに帰属している。
テール電流の減少は、本質的にキャリアの寿命によって決定される。何故なら時定数の減少は通常は十分に低いターン・オフ損失を達成するためには長すぎ、電荷キャリアを抽出することによって時定数の減少を支える手段はアノード側で供給される。これは例えばＥＰ−Ａ１−０，３３０，１２２で記されているような透過エミッターの助けによって行われる。ＧＴＯ構造の場合、Ｐ＋  型のアノードエミッターの隣にアノードの短絡を与えることは先行技術である。
【０００４】
高電圧適用のためのＮＰＴパワー半導体構造の重大な欠点は、基板が不経済的に厚くなることである。４．５ｋｖ用の典型的なＮＰＴ  ＧＴＯはｎ型ベース領域は７００マイクロメートルの厚さを示す。同じブロッキング電圧のＰＴ版では、対照的にほんの４００ミクロンしか必要としない。ＰＴ素子の非常に低いオン状態損失は、短くされたキャリアーの寿命によって大きく減らすために使われることができる。その結果許容できるスイッチング周波数を増大することが可能となる。
基板の厚さの最小化もまた、パワーダイオードのために非常に重要である。このようにＰＴ素子は再生された電荷を減少させるために使われることが可能であり、そのようなピークは再生電流を最小にする。しかしながら、そのようなダイオード構造はダイオード電流の望ましくないするどい不連続性が空乏フェースの最後に起こる。
ＰＴ半導体装置の実際例では、ストップ層とアノード欠損のため以前には失敗した。ストップ層の比較的高い電導性のために、カソードからくる殆どの電子がアノード短絡に流れる。Ｐ＋  型アノードエミッターはかなり小さくされ、ＰＴ構造の基本的な利点は高いオン状態電圧のために利用されることができない。アノード欠損を非常に小さい割合にすることによって、これを防ごうとする試みがなされてきた。しかしながらその欠損による電荷キャリアの抽出は非常に妨げられる。上で説明されたようにテイル電流のレベルは容認できない高いターン・オフ損失の結果と共に増加する。
【０００５】
ここで説明された効果は、議論されたＩＧＢＴ及びＭＣＴ，ＧＴＯの両方において得られる。ダイオードにおいてターン・オフ中の電流のチョップ特性が著しく見られる。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、特に高いブロッキング電圧のために新規のパワー半導体装置を提供し、その中でＮＰＴ素子と比較して、最小に薄くした基板を有するＰＴ構造の利点は、上で述べた欠点と弱点がなく利用されることができるものである。特にアノード構造は、ターン・オフ過程の間、アノード側で電荷キャリアの最大抽出のための手段の組合せにおいて、最適にサイズ化されたストップ層が電界を制限するために使われることを可能にするものとして定義されることである。そのようなチョップ電流が起こらないような方法でアノード構造が設計されることである。
【０００７】
【問題を解決するための手段】
このことは請求項１の特徴によって初めに述べられた型のパワー半導体装置において達成される。
パワー半導体装置の厚さを減少することが可能で、同時に損失を最小限に保つ手段を提供することが、本発明の主目的である。半導体の基板の厚さを減少することは、ストップ層の助けによってアノード側で電界を限定することによってのみ可能である。このストップ層の基板とドーパントグラジエントの程度はチョップ電流の特徴を決定する。適した設計がなされているのならば、その電界はストップ層の前方部分に部分的に入り込むことができる。
ストップ層と透過エミッタを結合することによって、本発明による半導体装置においてテイル電流は避けられる。時間（最小のターン・オフ電圧を伴う急激なチョップ電流が流れ出してからほんの少しだけ高くなったターン・オフ損失を伴う電流のわずかな減少まで）を伴ったターン・オフ電流の変化の広いスペクトルは、一方でストップ層の最大限のドーピングの濃度、グラジエントの程度を変化させ、また他方で透過エミッタのドーパント濃度と深さを調整することによって調節される。この組合せは従来のＮＰＴ素子と比較してＰＴ構造の優れた特徴を与える：アノード電圧と対照したＰＴ素子のターン・オフ損失の変化は、ＮＰＴ素子がおおよそ２次の関係によって特徴づけられている間は線型である。
【０００８】
本願において、透過エミッタは、全電流の大部分が素子のアノードメタライゼーションを電子電流として残すといった方法で作られたアノード側のエミッタ層と理解されている。全電流の何パーセントの中に特定されている電子電流はエミッタ透過と呼ばれる。技術的にはエミッタ透過はＰ＋  型アノードエミッタの深さとエッジ濃度によって広い範囲内で調整される。５０パーセントとそれ以上の透過性を持ったＰ＋  型アノードエミッタは、技術的に大変意義がある。透過エミッタをストップ層と結合することは、空間電荷領域がターン・オフ過程の間、ストップ層に入り込み、透過エミッタを通して電荷を素子の外に押し出すという効果がある。この結果として非常に短い時間の内に、従来の構造で典型的であったテール電流がゆっくりと減少することなしに電流は０になる。このことはターン・オフ損失を最小化する。
ストップ層は以下に続く理由で必要である。ストップ層において、アノード電圧の上昇中、空間電荷領域の透過は停滞する。ほとんど電界に関係のない小さい領域がストップ層に残っている。ここでは、蓄えられた電荷の小さな残りしかない。この電荷を透過エミッタヘ移すためにほんの小さな電界しかないため、ゆっくりとした再結合によると電荷の多くが消滅する。もしそのときストップ層の厚さやそのように電荷の残りを維持することが増加されるならば、電流はもっとよりゆるやかにますます減少するであろう。
【０００９】
本発明の効果は、ＩＧＢＴ，ＭＣＴ，ＧＴＯ及びダイオードに利用することができる。従って、これらの素子のそれぞれについての実施例が述べられるであろう。
ダイオードでは、ストップ層はアノード側ではなく、カソード側で調節される。なぜならダイオードでは、知られているように、電導状態から阻止状態に変化するとき電流が向きを変えるからである（逆回復）。上で述べられてきたようにダイオード内のカソード側のストップ層は、逆回復位相の終わりに電流が急に切れることを妨げる。透過Ｐ＋  型アノードエミッタもまた便利にもダイオード内のカソード側のストップ層と結び付けることができる。両方の方法を使うとアノード側から、同時に弱い注入がある間、ダイオードの厚さが最小化させられる。その結果としてダイオードの逆回復電荷が最小となり、このことは逆回復電流のピークを下げる最も効果的な方法として知られている。カソード側のストップ層はダイオード逆回復電流がゆっくりと減少するのを確実にする。
エミッタ透過性がほとんど最大のとき、オン状態の抵抗は実際に適用する場合高すぎるものとなる。しかしながら、この不都合は透過エミッタを通してＰ＋  型エミッタアイランドを散在させるといった簡単な方法で除かれることが可能である。この特別な実施例は非常に好ましいものであり、ダイオードとスイッチに用いることができる。
【００１０】
他の実施例は従属項に示されている。
【００１１】
【実施例】
図面を参照して、その中で同じ参照番号は図を通して、同じかもしくは類似の部分を示しており、本発明によるパワー半導体装置は半導体基板（１）を有し、異なったドーピングの多くの層が半導体基板に作られている。これらの層は２つの主領域（２と３）によって制限されている。第１の主領域（２）はカソード（４）に割り当てられ、第２の主領域（３）はアノード（５）に割り当てられる。アノード（５）とカソード（４）は、対応するメタライゼーション（それぞれ１０と２２）よって形成される。
ＩＧＢＴ、ＭＣＴ及びＧＴＯのような半導体スイッチのカソード側の構造は図２（ａ）−（ｃ）に示され、アノード側の構造は図１（ａ）−（ｃ）に示される。カソード側構造は図１（ａ）、（ｂ）で、アノード側構造とお互いに一点鎖線をつけた線に沿って結合することによって結びつけられることができる。もし図２（ａ）−（ｃ）と図１（ａ）の組合せが図１（ｃ）の左側端に結合されると、本発明による半導体装置が得られる。
図１（ａ）は、発明によるアノード構造を示す。それはアノードメタライゼーション（１０）、透過エミッタ（６）とストップ層（７）から構成されている。ストップ層はｎドープされた半導体基板（１）によって示されている。ＩＧＢＴ，ＭＣＴまたはＧＴＯの場合では、半導体基板（１）は同時にｎ型ベースを表している。透過エミッタ（６）は好ましくはＰ＋  ドープされ、例えば１．２ミクロンの深さと１０１８（ｃ）ｍ−３のドーピングを示す。それに続くストップ層（７）は、半導体基板（１）よりは高い割合でｎドープされるのが好ましい。次の情報が指針的価値のあるもの、おおよそ３０ミクロン以上の深さで３×１０１６（ｃ）ｍ−３以上のドーピング、として用いることができる。しかしながら、もっと深いストップ層はエピタクシャル工程を用いることにより作ることができる。
【００１２】
透過エミッタとストップ層を組み合わせることは次のような効果がある。例えば、受動保護回路のないクランプされた誘導性負荷が、２ｋｖのバッテリー電圧に対してターンオフされると、電界はストップ層に入り込み、透過エミッタを通して電荷を素子の外に押し出す。その結果電流はとても短い時間のうちに通常発生しているテール電流をゆっくりと減少させることなしに０に降下する。もし仮に空間電荷領域が（例えば、より小さいバッテリー電圧を伴って）ストップ層に到達することがなければ、テール電流が発生するであろう。このテール電流の不足により、スイッチング損失はかなり減少される。
ストップ層において、アノード電圧が上昇していると、空間電荷領域の侵入は停滞する。このことはほとんど電界のない領域を作り、蓄えられた電荷の残りがその中に残る。この電荷を透過エミッタに移動するための非常に小さな電界が存在するだけである。従って電荷は再結合のため大きく消滅する。その結果電流はゆっくりと減少する。ストップ層が厚く作られれば作られるほど、電流はだんだんと減少していく。電荷抽出と再結合の割合は、エミッタ透過性の程度によって影響をうける。テール電流の割合と同時に、スイッチング損失は透過性の減少によって、例えばＰ＋  型のエッジ濃度が増加することによって、増加させられる。
【００１３】
上述の効果は図１（ａ）で示される本発明によるアノード構造の最も単純な形に現れる。ＩＧＢＴ，ＭＣＴ，ＧＴＯのカソード構造は、一点鎖線に対して配置される。これらのカソード構造は図２（ａ）−（ｃ）で示される。
図２（ａ）は、ＩＧＢＴのカソード構造を示す。それはｎ型ベースとも呼ばれるｎドープされた半導体基板（１）とその中に広げられたＩＧＢＴ構造を含む。次にＩＧＢＴ構造は、Ｐ＋  型コレクター（１２）、Ｐ型タブ（１３）、そしてｎ＋  型ソース（１４）を含む。カソード側の主領域上に、ゲート電極が絶縁され配置されている。カソード（４）とアノード（５）間の電流は、電圧をゲート電極（１５）に印加するといったよく知られた方法で、ターンオン、オフすることができる。
図２（ｂ）は、ＭＣＴのカソード構造を示す。基板は再びｎドープされた半導体基板（１）である。Ｐ型ベース（１６）、ｎ型エミッタ（１７）、チャンネル領域（１８）、Ｐ型短絡領域（１９）は、お互いにカソードの方向に従っている。絶縁されたゲート電極（１５）が再びカソード側の第１の主領域（２）上に配置され、一つのＭＣＴ領域から隣接するＭＣＴ領域まで達している。アノード（５）からカソード（４）へ流れる電流は、電圧をこのゲート電極に印加するといったよく知られた方法によってターンオン、オフすることができる。
【００１４】
図２（ｃ）は、最後にＧＴＯのカソード構造を示す。またｎドープされた半導体基板（１）が存在する。さまざまな場所でカソード側の表面（２）に入り込み、それらの場所でゲート電極と接続されているＰ型ベース（２０）は、カソード（４）の方向を向いて半導体基板（１）に従っている。複数のｎドープされたカソード領域（２１）が、カソード側表面（２）に拡散されている。もし制御電流がゲート（１５）に印加されると、アノード（５）とカソード（４）間の電流はよく知られた方法でターンオン，オフすることが可能である。
図２（ａ）−（ｃ）によるカソード構造は、本発明によるＩＧＢＴ，ＭＣＴ，ＧＴＯが作られるような方法で、図１（ａ）によるアノード構造と組み合わせることが可能である。
電流をもっと急激にターンオフすることを可能にするためには、Ｐ＋  型エミッタ（６）をより透過に、言い換えると、より薄くドーピングすることが望まれる。その結果、しかしながら、オン状態の抵抗が実際に適用する場合、高すぎるようになる。この付随状況は透過エミッタを通してＰ＋  型エミッタアイランド（８）を散在させることによって改善することができる。このようなアノード構造は図１（ｂ）に示される。それはＩＧＢＴ，ＭＣＴ，ＧＴＯに利用されることが可能である。これらのエミッタの深さは例えば５ミクロンであり、それらのエッジ濃度は１０１９ｃｍ−３である。そのようなエミッタアイランドによって、オン状態の抵抗は再び下がる。さらなる利点は電圧の時間に対する変化の割合が、事実上制限されているといった事実にある。アノードの全領域にあるアイランドの領域の割合は、この装置において非常に低く選ぶことが可能である。
【００１５】
図１（ｃ）は発明による半導体装置のさらに好ましいアノード構造を示す。個々のＰ+ 型エミッタアイランド（８）の代わりに、カソード側の第１の主領域（２）のエッジ終端（９）の下に列をなして配置されている密着したＰ+ 型領域（１１）が存在する。図１（ｃ）に示される半導体装置の部分は装置のエッジを表している。図の左手の端では、図１（ａ）によるアノード構造と図２（ａ）−（ｃ）によるカソード構造を、例えば、接合することができる。このことは、エッジ終端（９）の下に、非透過Ｐ+ 型エミッタ領域（１１）を有する半導体装置、特にＩＧＢＴ、ＭＣＴまたはＧＴＯを提供する。その周知の構造はエッジ終端（９）として用いることができる。図１（ｃ）に示されるような平らなエッジ終端（９）は特に好ましい。
ここで記されているアノード構造の効果は、エミッタアイランド（８）を伴ったものと同様である。電圧の時間変化に加えて、図１（ｃ）による配置は、改良された電荷キャリアの抽出を示している。これは透過エミッタ（６）が装置の能動エミッティングカソード領域に一致するためである。このことは結果としてより低いターン・オフ損失をもたらす。
【００１６】
エッジ終端の下にあるＰ+ 型領域の効果は分離緩衝器（separate snubber) コンデンサーによる電圧の時間増加率（ｄＶ／ｄｔ）を制限することと同様である。すなわち図１（ｃ）で示されるこの構造のさらなる利点は、緩衝器コンデンサーが少なくとも大きさを小さくでき、完全に省略することさえも可能であることにある。
次に、ダイオードの場合の特別な状況が議論されている。ダイオードの損失も最善の状態にされるべきである。これはこの場合、最小の厚さをもつパンチ・スルー構造が目的となるためである。しかしながら、そのようなダイオードは、逆回復位相の最後で急に電流を断続的に切るようにする。これは、とても小さいインダクタンスを持ったものでさえも、大変な電圧ピークを導くことができる。これが、以前から厚くて最適でないダイオードが好まれて使われてきた理由である。
電流の反転のため、本発明によるストップ層はダイオードのカソード側に挿入されなければならない。図３（ａ）は、関連する状況を示している。アノードメタライゼーション（１０）によって形成されるアノード（５）は、透過Ｐ+ エミッタ（６）、ｎドープされた半導体基板（１）、ｎドープされたストップ層（７）及び多くのｎ+ 型カソード領域（２１）によって被われている。
【００１７】
透過エミッタ（６）とストップ層（７）の効果は上記のスイッチのそれに相当する。Ｐ＋  型のエミッタアイランド（８）を使用することもまた利点がある。そのような構造をもった実施例は図３（ｂ）に示されている。
全体として、本発明は何の問題もなしにより薄く作られ、損失に関して最適な状態を作られるような高いブロッキング電圧のためのパワー半導体装置を提供する。
明らかに、現在の発明の数多くの変形が、上述の教示の観点から可能である。そのため特許請求の範囲内で、この中で明確に記されたより他の方法で実施することができると理解されるべきである。
【図面の簡単な説明】
【図１】（ａ）は、ストップ層と透過エミッタを有する半導体スイッチの本発明によるアノード構造を示す。
（ｂ）は、ストップ層，透過エミッタとＰ＋  型エミッタアイランドを有する半導体スイッチの本発明によるアノード構造を示す。
（ｃ）は、ストップ層，透過エミッタとエッジ終端の下に整えられたＰ＋  −型エミッタ領域を有する半導体スイッチの本発明によるアノ─ド構造を示す。
【図２】（ａ）は、ＩＧＢＴのカソード構造を示す。
（ｂ）は、ＭＣＴのカソード構造を示す。
（ｃ）は、ＧＴＯのカソード構造を示す。
【図３】（ａ）は、第１の実施例による本発明において請求されたダイオードの構造を示す。
（ｂ）は、第２の実施例による本発明において請求されたダイオードの構造を示す。
【符号の説明】
１    半導体基板
２    第１の主領域
３    第２の主領域
４    カソード
５    アノード
６    透過エミッタ
７    ストップ層
８    Ｐ＋  型エミッタアイランド
９    エッジ終端
１０    アノードメタライゼーション
１１    Ｐ＋  型コレクター
１２    Ｐ＋  型エミッタ領域
１３    Ｐ型タブ
１４    ｎ型ソース
１５    ゲート電極
１６    Ｐ型ベース
１７    ｎ型エミッタ
１８    チャンネル領域
１９    Ｐ型短絡領域
２０    Ｐ型ベース
２１    ｎ型カソード
２２    カソードメタライゼーション
【図１】
0003623529.tif 000002
【図２】
0003623529.tif 000003
【図３】
0003623529.tif 000004