(57)【特許請求の範囲】
【請求項１】
少なくとも１つのｎ入力オアゲート（ｎは３以上の整数）を備えるデコード回路であって、入力信号のうち１つをクロック信号とし、該クロック信号は前段に配置されるカウンタの動作用クロックであり、他の入力信号は該カウンタからの出力であることを特徴とするデコード回路。
【請求項２】
前記クロック信号はｎ入力オアゲートに入力する他のデータよりタイミングが先行する請求項１記載のデコード回路。
【請求項３】
ｎ入力オアゲート（ｎは３以上の整数）にその前段のカウンタから入力するデータ信号間に遅延時間差があるとき、該オアゲートに該データ信号よりタイミングが先行する前記カウンタの動作用クロックを入力することを特徴とするデコード方法。
【請求項４】
カウンタと、少なくとも１つのｎ入力オアゲート（ｎは３以上の整数）を備え、ｎ入力オアゲートにはカウンタの動作クロックとカウンタ出力信号が入力することを特徴とするタイミングパルス生成回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はタイミングパルス生成回路等に用いられるデコード回路及びデコード方法とこれらを用いたタイミングパルス生成回路に関する。
【０００２】
【従来の技術】
近年ＬＳＩはプロセス微細化に伴う大規模化及び高速化により  ますます消費電力を増加させている。ＬＳＩにおいて、カウンタ等の順序回路出力を利用したタイミングパルス生成回路等に用いられるデコード回路は、ＡＮＤやＯＲ等の論理ゲートを組み合わせた回路によって構成される。
【０００３】
例えば、図１０に示されたタイミングパルス生成回路では、２ビット・バイナリアップ・カウンタ１と、その「１」、「０」出力をデコードする２入力ＯＲゲート２からなるデコード回路と、リタイミング用フリップフロップ回路３を備えている。また特開平１−１９０１２８は、タイミング生成元となる順序回路に、複数のフリップフロップ回路を用いたシフトレジスタ構成のリングカウンタを利用し、その出力を論理演算回路に導入するデコード回路を開示している。
【０００４】
【発明が解決しようとする課題】
しかし、図１０のタイミングパルス生成回路では、カウンタ１のＱ０とＱ１Ｂの出力遅延関係がＱ０＜＜Ｑ１Ｂの場合、すなわち図１１のタイミングチャートに示されるように、クロック（ＣＬＫ）に対してＱ０とＱ１Ｂとが互いに異なる遅延時間を生じるとき、２入力ＯＲゲート２の出力にハザード（Ｑ１Ｂ−Ｑ０の遅延時間差に相当するの出力変化）が発生する。ハザードはＣＭＯＳプロセス・デバイスの場合、ゲート出力の変化により電力を消費するため、余分な電力を発生させてしまう。
【０００５】
一方、特開平１−１９０１２８に開示されたリングカウンタを用いたデコード回路は位相ずれがなく上述のようなハザードが発生しない。しかしｎ個のタイミングを生成する場合にはｎ個のフリップフロップ回路を必要とする。フリップフロップ回路は消費電力が大きく、大規模なタイミングパルス生成回路に適用する場合には、多数のフリップフロップ回路の消費するトータルの電力は大きくなる。
【０００６】
本発明はこの課題にかんがみ、ハザードがなく消費電力の少ないデコード回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決する本発明のデコード回路は、少なくとも１つのｎ入力オアゲート（ｎは３以上の整数）を備えるデコード回路であって、入力信号のうち１つをクロック信号とし、該クロック信号は前段に配置されるカウンタの動作用クロックであり、他の入力信号は該カウンタからの出力である。また本発明のデコード方法は、ｎ入力オアゲート（ｎは３以上の整数）にその前段のカウンタから入力するデータ信号間に遅延時間差があるとき、該オアゲートに該データ信号よりタイミングが先行する前記カウンタの動作用クロックを入力する。さらに本発明のタイミングパルス発生回路は、カウンタと、少なくとも１つのｎ入力オアゲート（ｎは３以上の整数）を備え、ｎ入力オアゲートにはカウンタの動作クロックとカウンタ出力信号が入力する。
【０００８】
【発明の実施の形態】
図１は本発明のデコード回路を用いたタイミングパルス生成回路の基本構成例である。図１において、カウンタ１の出力ＱおよびＱ１Ｂが入力されるＯＲゲートは３入力ＯＲゲート４である。この３入力ＯＲゲート４には上記２つの信号のほかにカウンタ動作用のクロック（ＣＬＫ）が入力する。３入力ＯＲゲート４の出力はリタイミング用フリップフロップ回路３に入力する。
【０００９】
図２は上記回路のタイミングチャートである。ＣＬＫに対して、１／２の周波数のＱと１／４の周波数のＱ１Ｂは異なる遅延時間で遅延し、Ｑ１Ｂがより大きく遅延している。ＱとＱ１Ｂの遅延時間差は３入力ＯＲゲート４の出力信号にハザードを発生させるはずであるが、図２中に破線で示したハザード要因部分がＣＬＫのＨパルスで「１」にマスクされており、このためＯＲゲート３の出力にはハザードが生じない。このとき上記遅延時間差部分を確実にマスクするためには、ＣＬＫがＱとＱ１Ｂより遅延しないことが必要であり、さらには遅延的に早いことが望ましい。
【００１０】
図３は５入力ＯＲゲートのデコード回路を有するタイミングパルス生成回路の例を示す。この回路は、ＣＬＫ１６周期中に一回「Ｌ」パルスを生成する。カウンタ１は４ビットのバイナリアップ・カウンタである。５入力ＯＲゲート５にはカウンタ１の４つの出力Ｑ０〜Ｑ３とカウンタ動作用のＣＬＫが入力する。５入力ＯＲゲート５にはデコードされたパルスをリタイミングするリタイミング用フリップフロップ回路３が接続する。
【００１１】
図４は、このタイミングパルス生成回路のタイミングチャートである。クロックの立ち上がりによって動作する４ビットのバイナリアップ・カウンタ動作をバス形式の０〜１５の１０進数表示（Ｑ（３；０））で示す。カウンタ１は０〜１５を１周期とし、繰り返しカウントする。カウンタ１のＱ０〜Ｑ３のビット毎の波形は図４の通りである。ここで、破線で示した部分が従来のデコード回路ではハザード要因となっていた。すなわち、Ｑ０−Ｑ１データの逆方向変化と、Ｑ０＜＜Ｑ１の遅延関係が成立した場合に、Ｑ０とＱ１が共に「０」となり、ハザードが発生する。この場合、従来のＯＲゲート出力のチャートに縦線で表示されるようにハザードは最大７個発生する可能性がある。しかし本発明では、ＣＬＫの「Ｈ」パルス部分でハザード要因部分を「１」にマスクするため、ハザードは発生しない。上述のとおり、ＣＬＫがＱ０〜Ｑ３より先行する（すなわち遅延的に早い）ことが望ましい。
【００１２】
図５は、図４の一部を拡大したものである。ＣＬＫに対し、Ｑ０、Ｑ１が互いに逆方向変化でかつ異なる遅延時間を有するとき、従来のＯＲ回路ではハザードが発生するが、本発明ではＣＬＫ打ち抜きによって「１」にマスクされているためハザードが発生しない。
【００１３】
次に本発明のデコード回路の参考例を示す。図６はデコード回路部分にＮＡＮＤゲート６を用いたタイミングパルス生成回路の例を示す。このデコード回路は、データ変化点を反転ＣＬＫの「Ｌ」パルスでマスクするために、インバータ７を備える。また上述のようにＣＬＫは他のデータより早いタイミングであることが望ましい。またインバータ７による遅延を相殺するために遅延ゲート８をカウンタ１のＣＬＫ入力部に備える。その他に、カウンタＱ１〜Ｑ０の「１」、「０」をＮＡＮＤゲートでデコードするために、ＮＡＮＤゲートの入力にＯＲゲートの場合とは異なるＱ１とＱ０Ｂを入力している。
【００１４】
図７は上記タイミングパルス生成回路のタイムチャートである。インバータ７によって反転したクロックの「Ｌ」パルスが、Ｑ０ＢとＱ１の遅延時間差に基づくハザード要因部分（図中の破線で囲んだ部分）をマスクして、ＮＡＮＤ出力にハザードは現れない。
【００１５】
図８は、ＯＲゲートが多段構成されたデコード回路を有するタイミングパルス生成回路の例を示す。このデコード回路は、ＣＬＫが入力する２個の３入力ＯＲゲート９、１０と１個の２入力ＯＲゲート１１からなる。４ビットのバイナリアップ・カウンタ１のＱ０とＱ１が一方の３入力ＯＲゲート９に、Ｑ２とＱ４が他方の３入力ＯＲゲート１０に入力する。これら２つの３入力ＯＲゲート９、１０の出力が２入力ＯＲゲート１１に入力する。
【００１６】
図９は、図８の回路のタイミングチャートである。Ｑ０とＱ１によるハザード要因部分およびＱ２とＱ３によるハザード要因部分（共に図９に破線で表示）はＣＬＫの「Ｈ」パルスによりマスクされている。３入力ＯＲゲート９、１０で既にクロック打ち抜きされているため、その出力にはハザードがなく、２入力ＯＲゲート１１の出力にもハザードが発生しない。
【００１７】
タイミングパルス生成回路で生成したタイミングパルスを、直接他のフリップフロップ回路のクロックに用いる場合、従来のタイミングパルス生成回路（例えば図１０）ならば、デコード回路出力にハザードが存在するため、リタイミング用フリップフロップ回路が必要となる。しかし、本発明のデコード回路を用いたタイミングパルス生成回路は、デコード回路の出力にハザードが発生しないのでリタイミング用フリップフロップ回路が不要である。本発明のデコード回路は、常時電力を消費するリタイミング用フリップフロップ回路を必要としない点でもさらに、消費電力の低減に寄与する。
【００１８】
なお、ＣＭＯＳプロセス・デバイスでは、消費電力は（周波数）×（１ＭＨｚ当たりの単位消費電力）×（ゲート数）×（動作率）で表せることが多い。図４に示された例において、動作率のみを比較すると、従来のＯＲゲート出力の１→０の変化と０→１の変化が、１つのハザードでそれぞれ１回づつあると考えると、１周期当り変化は最大で１６回ある。本発明のデコード回路を適用した場合、この変化は１周期当り２回であり、消費電力を最大で８分の１に低減できる効果が得られる。
【００１９】
【発明の効果】
本発明では、タイミングパルス生成回路におけるデコード回路部を構成する論理回路にクロックを入力させ、入力する他の信号の遅延時間差の部分をクロックでマスクするので、ハザードが発生しない。このため、論理回路の動作に基づく余分な電力の消費を抑制できる。
【図面の簡単な説明】
【図１】本発明のデコード回路を用いたタイミングパルス生成回路の構成例を示すブロック図。
【図２】図１のタイミングパルス生成回路のタイミングチャート。
【図３】本発明の別のデコード回路を用いたタイミングパルス生成回路の構成例を示すブロック図。
【図４】図１のタイミングパルス生成回路のタイミングチャート。
【図５】図４のタイミングチャートの一部を拡大したタイミングチャート。
【図６】  本発明の参考例のデコード回路を用いたタイミングパルス生成回路の構成例を示すブロック図。
【図７】図６のタイミングパルス生成回路のタイミングチャート。
【図８】本発明の更に他のデコード回路を用いたタイミングパルス生成回路の構成例を示すブロック図。
【図９】図８のタイミングパルス生成回路のタイミングチャート。
【図１０】従来のデコード回路を用いたタイミングパルス生成回路の構成例を示すブロック図。
【図１１】図１０のタイミングパルス生成回路のタイミングチャート。
【符号の説明】
１    カウンタ
２、１１    ２入力ＯＲゲート
３    リタイミング用フリップフロップ回路
４、９、１０    ３入力ＯＲゲート
５    ５入力ＯＲゲート
６    ＮＡＮＤゲート
７    インバータ
８    遅延ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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