(57)【特許請求の範囲】
【請求項１】
クロック信号を反転遅延させるクロック遅延部と、
前記クロック信号に応答して入力データをスイッチングする第１スイッチおよび、前記クロック遅延部の出力信号に応答して前記第１スイッチの出力信号をスイッチングする第２スイッチを有し、前記クロック遅延部で前記クロック信号を遅延させる期間だけ前記第１および第２スイッチの両方がオンする状態を有して前記第１および第２スイッチがオン、オフ制御されるスイッチ部と、
このスイッチ部の前記第２スイッチの出力信号を貯蔵するインバータの逆向き並列接続を有するラッチ部とを具備することを特徴とするＣＰフリップフロップ。
【請求項２】
前記クロック遅延部は、
イネーブル信号に応答して前記クロック信号を反転遅延させることを特徴とする請求項１に記載のＣＰフリップフロップ。
【請求項３】
前記ラッチ部は、
セット信号に応答して出力信号がセットされ、リセット信号に応答して出力信号がリセットされることを特徴とする請求項１に記載のＣＰフリップフロップ。
【請求項４】
前記ラッチ部は、
前記セット信号及び前記リセット信号に応答する論理回路と、
この論理回路の出力信号及び前記セット信号に応答して出力信号がセットされ、前記論理回路の出力信号及び前記リセット信号に応答して出力信号がリセットされるラッチ回路とを具備することを特徴とする請求項３に記載のＣＰフリップフロップ。
【請求項５】
前記論理回路は、
前記セット信号及び前記リセット信号に応答するNANDゲートを具備することを特徴とする請求項４に記載のＣＰフリップフロップ。
【請求項６】
前記ラッチ回路は、
入力端子に前記スイッチ部の前記第２スイッチが連結された第１インバータと、
入力端子に前記第１インバータの出力端子が連結され、出力端子に前記第１インバータの入力端子が連結された第２インバータと、
一端が前記第１インバータの入力端子に連結され、ゲートに前記リセット信号が印加された第１MOSトランジスタと、
一端が電源電圧に連結され、他端が前記第１MOSトランジスタの他端に連結され、ゲートに前記論理回路の出力信号が印加された第２MOSトランジスタと、
一端が前記第２インバータの入力端子に連結され、他端が前記第１MOSトランジスタの他端に連結され、ゲートに前記セット信号が印加された第３MOSトランジスタを具備することを特徴とする請求項４に記載のＣＰフリップフロップ。
【請求項７】
前記ＣＰフリップフロップは、
前記入力データを反転させる第１インバータをさらに具備し、
前記スイッチ部は、
前記クロック信号に応答して前記入力データをスイッチングする第１スイッチと、
前記クロック遅延部の出力信号に応答して前記第１スイッチの出力信号をスイッチングする第２スイッチと、
前記クロック信号に応答して前記第１インバータの出力信号をスイッチングする第３スイッチと、
前記クロック遅延部の出力信号に応答して前記第３スイッチの出力信号をスイッチングする第４スイッチとを具備し、前記クロック遅延部によって前記クロック信号を遅延させる期間だけ前記第１ないし第４スイッチのすべてがオンする状態を有して前記第１ないし第４スイッチがオン、オフ制御され、
前記ラッチ部は、
入力端子に前記スイッチ部の前記第２スイッチが連結され、出力端子に前記第４スイッチが連結された第２インバータと、
入力端子に前記スイッチ部の前記第４スイッチが連結され、出力端子に前記第２スイッチが連結された第３インバータとを具備することを特徴とする請求項１に記載のＣＰフリップフロップ。
【請求項８】
前記クロック遅延部は、
イネーブル信号に応答して前記クロック信号を反転遅延させることを特徴とする請求項７に記載のＣＰフリップフロップ。
【請求項９】
前記ラッチ部は、
セット信号に応答して出力信号がセットされ、リセット信号に応答して出力信号がリセットされることを特徴とする請求項７に記載のＣＰフリップフロップ。
【請求項１０】
前記ラッチ部は、
前記セット信号及び前記リセット信号に応答する論理回路と、
この論理回路の出力信号及び前記セット信号に応答して出力信号がセットされ、前記論理回路の出力信号及び前記リセット信号に応答して出力信号がリセットされるラッチ回路とを具備することを特徴とする請求項９に記載のＣＰフリップフロップ。
【請求項１１】
前記論理回路は、
前記セット信号及び前記リセット信号に応答するNANDゲートを具備することを特徴とする請求項１０に記載のＣＰフリップフロップ。
【請求項１２】
前記ラッチ回路は、
入力端子に前記スイッチ部の前記第２スイッチが連結され、出力端子に前記スイッチ部の前記第４スイッチが連結された第２インバータと、
入力端子に前記スイッチ部の前記第４スイッチが連結され、出力端子に前記スイッチ部の前記第２スイッチが連結された第３インバータと、
一端が前記第２インバータの入力端子に連結され、ゲートに前記リセット信号が印加された第１MOSトランジスタと、
一端が電源電圧に連結され、他端が前記第１MOSトランジスタの他端に連結され、ゲートに前記論理回路の出力信号が印加された第２MOSトランジスタと、
一端が前記第３インバータの入力端子に連結され、他端が前記第１MOSトランジスタの他端に連結され、ゲートに前記セット信号が印加された第３MOSトランジスタとを具備することを特徴とする請求項１０に記載のＣＰフリップフロップ。
【請求項１３】
供給される電源のうち一番高い電圧を有する第１供給電源を受信して第１仮想供給電源を提供する第１仮想供給電源部と、
供給される電源のうち一番低い電圧を有する第２供給電源を受信して第２仮想供給電源を提供する第２仮想供給電源部と、
クロック信号を受信してクロック信号を反転/遅延させて出力したり、少なくとも一つの制御信号をさらに受信し、受信された前記制御信号に応答して前記クロック信号を反転/遅延させて出力するクロック遅延部と、
前記クロック信号に応答して入力データをスイッチングする第１スイッチおよび、前記クロック遅延部の出力信号に応答して前記第１スイッチの出力信号をスイッチングする第２スイッチを有し、前記クロック遅延部で前記クロック信号を遅延させる期間だけ前記第１および第２スイッチの両方がオンする状態を有して前記第１および第２スイッチがオン、オフ制御されるスイッチ部と、
このスイッチ部の前記第２スイッチの出力信号を貯蔵するインバータの逆向き並列接続を有するラッチ部とを具備し、
前記クロック遅延部及び前記スイッチ部はいずれもLT MOSトランジスタよりなり、前記ラッチ部は、複数のLT MOSトランジスタまたは複数のLT MOSトランジスタ及び少なくとも一つのHT MOSトランジスタよりなり、LT MOSトランジスタは前記第１供給電源と前記第２供給電源との間、前記第１供給電源と前記第２仮想供給電源との間、前記第１仮想供給電源と前記第２供給電源との間及び前記第１仮想供給電源と前記第２仮想供給電源との間の４つの場合のうち一つで動作し、HT MOSトランジスタは前記第１供給電源及び前記第２供給電源の間で動作し、
LT MOSトランジスタはHT MOSトランジスタに比べて相対的にスレッショルド電圧が低いことを特徴とするＣＰフリップフロップ。
【請求項１４】
前記LT MOSトランジスタのスレッショルド電圧は、
LT NMOSトランジスタVtnの場合は０.１ボルトないし０.４ボルトの間、
LT PMOSトランジスタVtpの場合は-０.１ボルトないし-０.４ボルトの間であり、
前記HT MOSトランジスタのスレッショルド電圧は、
HT NMOSトランジスタVtnの場合は０.４ボルトないし０.７ボルトの間、
HT PMOSトランジスタVtpの場合は-０.４ボルトないし-０.７ボルトの間であることを特徴とする請求項１３に記載のＣＰフリップフロップ。
【請求項１５】
前記第１仮想供給電源部は、
一端が前記第１供給電源に連結され、他端が前記第１仮想供給電源に連結され、ゲートに所定のスリープモード信号の反転された逆スリープモード信号が印加される第１HT MOSトランジスタを具備し、
前記第２仮想供給電源部は、
一端が前記第２供給電源に連結され、他端が前記第２仮想供給電源に連結され、ゲートに前記スリープモード信号が印加される第２HT MOSトランジスタを具備することを特徴とする請求項１３に記載のＣＰフリップフロップ。
【請求項１６】
前記クロック遅延部は、
互いに直列連結された複数の奇数のインバータを具備して、受信された前記クロック信号を反転/遅延させることを特徴とする請求項１３に記載のＣＰフリップフロップ。
【請求項１７】
前記クロック遅延部は、
受信された前記クロック信号を遅延させるために互いに直列連結された複数の偶数のインバータと、
一つの入力端子に前記偶数のインバータの最終出力端子が連結され、他の一つの入力端子に外部から入力されるフローティング防止制御信号が印加されるNORゲートとを具備することを特徴とする請求項１３に記載のＣＰフリップフロップ。
【請求項１８】
前記クロック遅延部は、
前記クロック信号を反転させるインバータと、
一つの入力端子に前記インバータの出力端子が連結され、他の一つの入力端子にイネーブル制御信号が印加されるNANDゲートと、
一つの入力端子に前記NANDゲートの出力端子が連結され、他の一つの入力端子に外部から入力されるフローティング防止制御信号が印加されるNORゲートとを具備することを特徴とする請求項１３に記載のＣＰフリップフロップ。
【請求項１９】
前記スイッチ部は、
少なくとも一つのLT MOSトランジスタよりなり、前記クロック信号に応答して前記入力データをスイッチングする第１スイッチと、
少なくとも一つのLT MOSトランジスタよりなり、前記クロック遅延部の出力信号に応答して前記第１スイッチの出力信号をスイッチングする第２スイッチとを具備することを特徴とする請求項１３に記載のＣＰフリップフロップ。
【請求項２０】
前記ＣＰフリップフロップは、
前記入力データを反転させる第１インバータをさらに具備し、
前記スイッチ部は、
少なくとも一つのLT MOSトランジスタよりなり、前記クロック信号に応答して前記第１インバータの出力信号をスイッチングする第３スイッチと、
少なくとも一つのLT MOSトランジスタよりなり、前記クロック遅延部の出力信号に応答して前記第３スイッチの出力信号をスイッチングする第４スイッチとをさらに具備し、前記クロック遅延部によって前記クロック信号を遅延させる期間だけ前記第１ないし第４スイッチのすべてがオンする状態を有して前記第１ないし第４スイッチがオン、オフ制御されることを特徴とする請求項１９に記載のＣＰフリップフロップ。
【請求項２１】
前記ラッチ部は、
HT MOSトランジスタよりなり、入力端子が前記第２スイッチの出力端子に連結された第１インバータと、
HT MOSトランジスタよりなり、入力端子が前記第１インバータの出力端子に連結され、出力端子が前記第１インバータの入力端子に連結された第２インバータとを具備することを特徴とする請求項１９に記載のＣＰフリップフロップ。
【請求項２２】
前記ラッチ部は、
一端が前記第１供給電源に連結され、他端が前記第１インバータの入力端子に連結され、ゲートは前記第１インバータの出力端子に連結された第１LT PMOSトランジスタをさらに具備することを特徴とする請求項２１に記載のＣＰフリップフロップ。
【請求項２３】
前記ラッチ部は、
一端が前記第１供給電源に連結され、他端が前記第２インバータの入力端子に連結され、ゲートは前記第２インバータの出力端子に連結された第２LT PMOSトランジスタをさらに具備することを特徴とする請求項２２に記載のＣＰフリップフロップ。
【請求項２４】
前記ラッチ部は、
HT MOSトランジスタよりなり、入力端子が前記第２スイッチの出力端子に連結された第２インバータと、
HT MOSトランジスタよりなり、入力端子が前記第４スイッチの出力端子及び前記第２インバータの出力端子に共通に連結され、出力端子が前記第２スイッチの出力端子及び前記第２インバータの入力端子に共通に連結された第３インバータとを具備することを特徴とする請求項２０に記載のＣＰフリップフロップ。
【請求項２５】
前記ラッチ部は、
一端が前記第１供給電源に連結され、他端が前記第２インバータの入力端子に連結され、ゲートが前記第２インバータの出力端子に連結された第１LT PMOSトランジスタをさらに具備することを特徴とする請求項２４に記載のＣＰフリップフロップ。
【請求項２６】
前記ラッチ部は、
一端が前記第１供給電源に連結され、他端が前記第３インバータの入力端子に連結され、ゲートが前記第３インバータの出力端子に連結された第２LT PMOSトランジスタをさらに具備することを特徴とする請求項２５に記載のＣＰフリップフロップ。
【請求項２７】
前記ＣＰフリップフロップは、
データホールド信号に応答するデータホールド部をさらに具備し、
前記データホールド部は、外部から入力されるデータホールド信号に応答して前記スイッチ部から前記ラッチ部に流れる漏れ電流を抑制することを特徴とする請求項２６に記載のＣＰフリップフロップ。
【請求項２８】
前記データホールド部は、
一端が前記第２スイッチの出力端子に連結され、ゲートに前記データホールド信号が印加される第１HT NMOSトランジスタと、
一端が前記第４スイッチの出力端子に連結され、ゲートに前記データホールド信号が印加される第２HT NMOSトランジスタと、
入力端子が前記第１HT NMOSトランジスタの他端に連結され、出力端子が前記第２HT NMOSトランジスタの他端に連結された第４インバータと、
入力端子が前記第２HT NMOSトランジスタの他端に連結され、出力端子が前記第１HT NMOSトランジスタの他端に連結された第５インバータとを具備することを特徴とする請求項２７に記載のＣＰフリップフロップ。
【請求項２９】
前記ＣＰフリップフロップは、
前記スイッチ部及び前記ラッチ部の間にあり、外部から印加されるデータホールド信号に応答するデータホールド部をさらに具備し、
このデータホールド部は、前記スイッチ部から前記ラッチ部に流れる漏れ電流を抑制することを特徴とする請求項２０に記載のＣＰフリップフロップ。
【請求項３０】
前記データホールド部は、
一端が前記第２スイッチの出力端子に連結され、ゲートに前記データホールド信号が印加される第１HT NMOSトランジスタと、
一端が前記第４スイッチの出力端子に連結され、ゲートに前記データホールド信号が印加される第２HT NMOSトランジスタと、
入力端子が前記第１HT NMOSトランジスタの他端に連結され、出力端子が前記第２HT NMOSトランジスタの他端に連結された第４インバータと、
入力端子が前記第２HT NMOSトランジスタの他端に連結され、出力端子が前記第１HT NMOSトランジスタの他端に連結された第５インバータとを具備することを特徴とする請求項２９に記載のＣＰフリップフロップ。
【請求項３１】
前記ＣＰフリップフロップは、
前記ラッチ部の出力端子に連結され、前記ＣＰフリップフロップの出力信号をセットまたはリセットさせるセット/リセット部をさらに具備することを特徴とする請求項２０に記載のＣＰフリップフロップ。
【請求項３２】
前記ＣＰフリップフロップは、
前記データホールド部の出力端子に連結され、前記ＣＰフリップフロップの出力信号をセットまたはリセットさせるセット/リセット部をさらに具備することを特徴とする請求項２７に記載のＣＰフリップフロップ。
【請求項３３】
前記セット/リセット部は、
一つの入力端子でセット信号を受信し、他の一つの入力端子でリセット信号を受信してセット信号及びリセット信号が生じたかどうかを感知するNANDゲートと、
一端が前記ラッチ部の一出力端子に連結され、ゲートに前記リセット信号が印加される第３HT NMOSトランジスタと、
一端が前記ラッチ部の他の一出力端子に連結され、他端が前記第３HT NMOSトランジスタの他端に連結され、ゲートにセット信号が印加される第４HT NMOSトランジスタと、
一端が前記第３HT NMOSトランジスタの他端及び前記第４HT MOSトランジスタの他端に共通に連結され、他端が前記第２供給電源に連結され、ゲートに前記NANDゲートの出力端子が連結された第５HT NMOSトランジスタとを具備することを特徴とする請求項３１または請求項３２に記載のＣＰフリップフロップ。
【請求項３４】
前記NORゲートは、
一端が前記第１供給電源に連結され、ゲートに前記フローティング防止制御信号が印加される第１HT PMOSトランジスタと、
一端が前記第１HT PMOSトランジスタの他端に連結され、他端が前記クロック遅延部の出力端子に連結され、ゲートに前記複数の偶数のインバータのうち最後のインバータの出力信号が印加される第１LT PMOSトランジスタと、
一端がクロック遅延部の出力端子に連結され、他端が前記第２供給電源に連結され、ゲートに前記複数の偶数のインバータのうち最後のインバータの出力信号が印加される第１LT NMOSトランジスタと、
一端が前記クロック遅延部の出力端子に連結され、他端が前記第２供給電源に連結され、ゲートに前記フローティング防止制御信号が印加される第１HT NMOSトランジスタとを具備することを特徴とする請求項１７に記載のＣＰフリップフロップ。
【請求項３５】
前記NORゲートは、
一端が前記第１供給電源に連結され、ゲートに前記フローティング防止制御信号が印加される第１HT PMOSトランジスタと、
一端が前記第１HT PMOSトランジスタの他端に連結され、他端が前記クロック遅延部の出力端子に連結され、ゲートに前記NANDゲートの出力信号が印加される第１LT PMOSトランジスタと、
一端がクロック遅延部の出力端子に連結され、他端が前記第２供給電源に連結され、ゲートに前記NANDゲートの出力信号が印加される第１LT NMOSトランジスタと、
一端が前記クロック遅延部の出力端子に連結され、他端が前記第２供給電源または前記第２供給電源より低い供給電源に連結され、ゲートに前記フローティング防止制御信号が印加される第１HT NMOSトランジスタとを具備することを特徴とする請求項１８に記載のＣＰフリップフロップ。
【請求項３６】
前記ＣＰフリップフロップは、
前記ラッチ部の出力信号を外部に伝達する出力バッファ部をさらに具備することを特徴とする請求項１３に記載のＣＰフリップフロップ。
【請求項３７】
前記LT MOSトランジスタのスレッショルド電圧は、
LT NMOSトランジスタVtnの場合は０.３３±０.０４ボルト、
LT PMOSトランジスタVtpの場合は-０.４±０.０４ボルトであり、
前記HT MOSトランジスタのスレッショルド電圧は、
HT NMOSトランジスタVtnの場合は０.６±０.０６ボルト、
HT PMOSトランジスタVtpの場合は-０.６５±０.０６ボルトであることを特徴とする請求項１４に記載のＣＰフリップフロップ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフリップフロップに係り、特に活性モード（ａｃｔｉｖｅ  ｍｏｄｅ；  ｐｏｗｅｒ  ｏｎ）では既存の低電力用フリップフロップより狭い面積で低電力、高速動作が可能であり、スリープモード（ｓｌｅｅｐ  ｍｏｄｅ；  ｐｏｗｅｒ  ｏｆｆ）では最小の消耗電力でラッチ機能を行うＣＰフリップフロップに関する。
【０００２】
【従来の技術】
図１は、既存のトランスミッションゲートマスタスレーブ−フリップフロップ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｇａｔｅ  ｍａｓｔｅｒ−ｓｌａｖｅ  Ｆｌｉｐ  Ｆｌｏｐ；  以下”ＴＧＦＦ”と称する）の回路図である。
図１を参照すれば、ＴＧＦＦは、点線左側のマスタ段（Ｍａｓｔｅｒ  ｓｔａｇｅ）と点線右側のスレーブ段（Ｓｌａｖｅ  ｓｔａｇｅ）とより構成される。
【０００３】
クロック信号Ｃｌｋがハイ（ロー）状態である時、マスタ段は、入力データＤａｔａを受信してラッチし、スレーブ段は、以前の論理状態をラッチして出力する。
クロック信号Ｃｌｋがロー（ハイ）状態である時、マスタ段は、入力データＤａｔａをもう受信しなく、スレーブ段は、マスタ段の論理状態を伝達して出力する。
ここで、Ｖｄｄは高い供給電圧、ＧＮＤはグランド電圧、Ｃｌｋｂは逆クロックで、クロックＣｌｋの位相が反転された信号、Ｑは正の出力端を示す。
【０００４】
図２は、既存のハイブリッドラッチフリップフロップ（Ｈｙｂｒｉｄ  Ｌａｔｃｈ  Ｆｌｉｐ  Ｆｌｏｐ；  以下”ＨＬＦＦ”と称する）の回路図である。
図２を参照すれば、ＨＬＦＦは、点線左側のダイナミックフロント段（ｄｙｎａｍｉｃ  ｆｒｏｎｔ  ｓｔａｇｅ）と点線右側のスタティックバック段（ｓｔａｔｉｃ  ｂａｃｋ  ｓｔａｇｅ）とより構成される。
【０００５】
クロック信号Ｃｌｋがハイレベルからローレベルに遷移すれば、３個のインバータによる反転遅延された逆クロック信号Ｃｌｋｂの遅延時間内に入力データＤａｔａはフロント段に伝達され、フロント段は充電または放電またはその前の状態を維持し、バック段は以前の論理状態をそのまま維持する。
クロック信号Ｃｌｋがローレベルからハイレベルに遷移すれば、フロント段はもう入力データＤａｔａを受信せず、バック段は以前の論理状態をバック段に伝達して出力させる。
【０００６】
図３は、既存のセミダイナミックフリップフロップ（Ｓｅｍｉ  Ｄｙｎａｍｉｃ  Ｆｌｉｐ  Ｆｌｏｐ；
以下”ＳＤＦＦ”と称する）の回路図である。
図３を参照すれば、ＳＤＦＦは、点線左側のプリチャージ段及び点線右側の出力バッファ段より構成されている。入力データＤａｔａが論理ハイである時、プリチャージ段は全て放電されて出力Ｑ＿ｂは論理ハイ状態となり、入力データＤａｔａが論理ローである時、プリチャージ段は論理ハイ状態にチャージされて出力Ｑ＿ｂは論理ロー状態となる。
【０００７】
図４は、既存のセンス増幅器として使われるフリップフロップ（Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒ  Ｆｌｉｐ  Ｆｌｏｐ；  以下”ＳＡＦＦ”と称する）の回路図である。
図４を参照すれば、ＳＡＦＦは、クロックがハイである時、入力信号の電圧レベルが二つのＮＡＮＤゲートより構成されたラッチ回路に貯蔵されて出力され、クロックがローである時、入力信号に関係なく出力Ｑ、Ｑｂは以前の状態を維持する。
【０００８】
【発明が解決しようとする課題】
前記した既存のフリップフロップは、マスタ段またはダイナミックフロント段がプリチャージされなければならないために電力の消耗が大きい。現在システムが高速低電力を要求するため、既存のフリップフロップを用いてこれを満足させるためには使用面積と電力消耗が大きくなる短所がある。
【０００９】
前記フリップフロップは、ＭＴＣＭＯＳ（Ｍｕｌｔｉ  Ｔｈｒｅｓｈｏｌｄ  Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ）技術を用いれば、供給電源を遮断して動作させない回路（ｐｏｗｅｒ  ｄｏｗｎ  ｃｉｒｃｕｉｔ）を具備するシステムの活性モードはもちろんスリープモードに使用できる。ただし、供給電源が遮断された時にラッチされたデータを貯蔵するための回路を追加しなければならない以外にも、データを貯蔵するための制御信号の設計が複雑であるという短所がある。
【００１０】
ここでＭＴＣＭＯＳ技術とは、供給電源（ｐｏｗｅｒ  ｓｕｐｐｌｙ；  Ｖｄｄ、ＶｓｓまたはＧＮＤ）及び論理回路間にスレッショルド電圧が相対的に高いＭＯＳスイッチを直列に連結した構造をいう。ＭＴＣＭＯＳ技術は、前記ＭＯＳスイッチの開閉によってスレッショルド電圧が相対的に低いＭＯＳトランジスタより構成された前記論理回路に前記供給電源を供給させたりあるいは遮断させることによって消耗電力を減らしうる技術をいう。
【００１１】
前記ＭＴＣＭＯＳ技術は、活性モードでは前記ＭＯＳスイッチをオンさせて前記供給電源を前記論理回路に供給し、スリープモードでは前記ＭＯＳスイッチをオフさせて前記供給電源を前記論理回路から遮断して全体システムの電力消耗を最小化できる。
【００１２】
特に、この技術は、活性モードよりスリープモードに該当する時間が長時間のシステムに使われる回路の消費電力を減らすのに非常に有用である。しかし前述したように、供給電源が遮断された時に備える特別な手段がなければ、ラッチ回路やフリップフロップに貯蔵されたデータが損失される短所がある。
【００１３】
したがって、本発明は、既存の低電力用フリップフロップに比べて狭い面積、低い消費電力及び高速動作が可能なＣＰフリップフロップ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｐａｓｓ  ｔｒａｎｓｉｓｔｏｒ  ｂａｓｅｄ  ｆｌｉｐ−ｆｌｏｐ）を提供することを目的とする。
【００１４】
さらに、本発明は、スリープモード時にラッチされたデータを貯蔵するための回路を追加しなくても、前記データをラッチでき、消費される電力も最小化するＣＰフリップフロップを提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明の第１のＣＰフリップフロップは、クロック信号を反転遅延させるクロック遅延部と、前記クロック信号及び前記クロック遅延部の出力信号に応答して入力データをスイッチングするスイッチ部と、このスイッチ部の少なくとも一つ以上の出力信号を貯蔵するラッチ部とを具備する。
【００１６】
望ましい第１の形態によれば、前記クロック遅延部は、クロック信号を反転遅延させる直列連結された奇数のインバータを具備する。前記スイッチ部は、前記クロック信号に応答して入力データをスイッチングする第１スイッチと、前記クロック遅延部の出力信号に応答して前記第１スイッチの出力信号をスイッチングする第２スイッチとを具備する。前記ラッチ回路は、入力端子に前記スイッチ部の前記第２スイッチが連結された第１インバータと、入力端子に前記第１インバータの出力端子が連結され、出力端子に前記第１インバータの入力端子が連結された第２インバータとを具備する。
【００１７】
望ましい第２の形態によれば、前記ＣＰフリップフロップは、前記入力データを反転させる第１インバータをさらに具備する。前記クロック遅延部は、クロック信号を反転遅延させる直列連結された奇数のインバータを具備する。前記スイッチ部は、前記クロック信号に応答して前記入力データをスイッチングする第１スイッチと、前記クロック遅延部の出力信号に応答して前記第１スイッチの出力信号をスイッチングする第２スイッチと、前記クロック信号に応答して前記第１インバータの出力信号をスイッチングする第３スイッチと、前記クロック遅延部の出力信号に応答して前記第３スイッチの出力信号をスイッチングする第４スイッチとを具備する。前記ラッチ部は、入力端子に前記スイッチ部の前記第２スイッチが連結され、出力端子に前記第４スイッチが連結された第２インバータと、入力端子に前記スイッチ部の前記第４スイッチが連結され、出力端子に前記第２スイッチが連結された第３インバータとを具備する。
【００１８】
望ましい第３の形態によれば、前記クロック遅延部は、前記クロック信号及びイネーブル信号に応答して前記クロック信号を反転遅延させる。前記スイッチ部は、前記クロック信号に応答して入力データをスイッチングする第１スイッチ及び前記クロック遅延部の出力信号に応答して前記第１スイッチの出力信号をスイッチングする第２スイッチを具備する。前記ラッチ部は、論理回路及びラッチ回路を具備する。前記論理回路はセット信号及びリセット信号に応答するＮＡＮＤゲートを具備する。前記ラッチ回路は、データを貯蔵するための第１インバータ、第２インバータとセット信号及びリセット信号に応答する４個のＮＭＯＳトランジスタとを具備する。
【００１９】
望ましい第４の形態によれば、前記ＣＰフリップフロップは、入力データを反転させる第１インバータをさらに具備する。前記クロック遅延部は、前記クロック信号及びイネーブル信号に応答して前記クロック信号を反転遅延させる。前記スイッチ部は、前記クロック信号に応答して前記入力データをスイッチングする第１スイッチ、前記クロック遅延部の出力信号に応答して前記第１スイッチの出力信号をスイッチングする第２スイッチ、前記クロック信号に応答して前記第１インバータの出力信号をスイッチングする第３スイッチ及び、前記クロック遅延部の出力信号に応答して前記第３スイッチの出力信号をスイッチングする第４スイッチを具備する。
前記ラッチ部は、論理回路及びラッチ回路を具備する。前記論理回路は、セット信号及びリセット信号に応答するＮＡＮＤゲートを具備する。前記ラッチ回路は、データを貯蔵するための第２インバータ、第３インバータとセット信号及びリセット信号に応答する４個のＮＭＯＳトランジスタとを具備する。
【００２０】
本発明の第２のＣＰフリップフロップは、第１仮想供給電源部、第２仮想供給電源部、クロック遅延部、スイッチ部及びラッチ部を具備する。
【００２１】
前記第１仮想供給電源部は、供給される電源のうち一番高い電圧を有する第１供給電源を受信して第１仮想供給電源を提供する。前記第２仮想供給電源部は、供給される電源のうち一番低い電圧を有する第２供給電源を受信して第２仮想供給電源を提供する。前記クロック遅延部は、クロック信号を受信してクロック信号を反転／遅延させて出力したり、少なくとも一つの制御信号をさらに受信し、受信された前記制御信号に応答して前記クロック信号を反転／遅延させて出力する。前記スイッチ部は、前記クロック信号及び前記クロック遅延部の出力信号に応答して入力データをスイッチングする。前記ラッチ部は、前記スイッチ部の少なくとも一つの出力信号を貯蔵する。
【００２２】
前記クロック遅延部及び前記スイッチ部は全てＬＴ  ＭＯＳトランジスタよりなり、前記ラッチ部は、複数のＬＴ（Ｌｏｗ  Ｔｈｒｅｓｈｏｌｄ）ＭＯＳトランジスタまたは複数のＬＴ  ＭＯＳトランジスタ及び少なくとも一つのＨＴ（Ｈｉｇｈ  Ｔｈｒｅｓｈｏｌｄ）ＭＯＳトランジスタよりなり、ＬＴ  ＭＯＳトランジスタは前記第１供給電源と前記第２供給電源との間、前記第１供給電源と前記第２仮想供給電源との間、前記第１仮想供給電源と前記第２供給電源との間及び前記第１仮想供給電源と前記第２仮想供給電源との間の４つの場合のうち一つで動作し、ＨＴ  ＭＯＳトランジスタは前記第１供給電源及び前記第２供給電源の間で動作し、ＬＴ  ＭＯＳトランジスタは、ＨＴ  ＭＯＳトランジスタに比べて相対的にスレッショルド電圧が低い。たとえば、前記ＬＴ  ＭＯＳトランジスタのスレッショルド電圧は、ＬＴ  ＮＭＯＳトランジスタＶｔｎの場合は０．１ボルトないし０．４ボルトの間、ＬＴ  ＰＭＯＳトランジスタＶｔｐの場合は−０．１ボルトないし−０．４ボルトの間であり、前記ＨＴ  ＭＯＳトランジスタのスレッショルド電圧は、ＨＴ  ＮＭＯＳトランジスタＶｔｎの場合は０．４ボルトないし０．７ボルトの間、ＨＴ  ＰＭＯＳトランジスタＶｔｐの場合は−０．４ボルトないし−０．７ボルトの間であることが普通である。
【００２３】
望ましくは、前記ＬＴ  ＭＯＳトランジスタにおいて、ＬＴ  ＮＭＯＳトランジスタのスレッショルド電圧Ｖｔｎは０．３３±０．０４ボルトであり、ＬＴ  ＰＭＯＳトランジスタのスレッショルド電圧Ｖｔｐは−０．４±０．０４ボルトである。前記ＨＴ  ＭＯＳトランジスタにおいて、ＨＴ  ＮＭＯＳトランジスタのスレッショルド電圧Ｖｔｎは０．６±０．０６ボルトであり、ＨＴ  ＰＭＯＳトランジスタのスレッショルド電圧Ｖｔｐは−０．６５±０．０６ボルトである。
【００２４】
望ましい第１の形態によれば、前記クロック遅延部は、互いに直列連結された複数の奇数のインバータを具備し、この複数のインバータは各々ＬＴ  ＭＯＳトランジスタより構成される。前記スイッチ部は、前記クロック信号に応答して前記入力データをスイッチングする第１スイッチ及び、クロック遅延部の出力信号に応答して前記第１スイッチの出力信号をスイッチングする第２スイッチを具備する。前記第１スイッチ及び前記第２スイッチは、各々少なくとも一つのＬＴ  ＭＯＳトランジスタより構成される。前記ラッチ部は、入力端子に前記第２スイッチの出力信号が印加される第１インバータ及び、入力端子に前記第１インバータの出力端子が連結され、出力端子が前記第１インバータの入力端子に連結された第２インバータを具備する。前記第１インバータ及び第２インバータは、各々ＨＴ  ＭＯＳトランジスタより構成される。
前記ラッチ部は、一端が第１供給電源に連結され、他端が前記第１インバータの入力端子に連結され、ゲートは前記第１インバータの出力端子に連結された第１ＬＴ  ＰＭＯＳトランジスタをさらに具備できる。
【００２５】
前記望ましい第１の形態及び後述する第２の形態ないし第６の形態において、ＬＴ  ＭＯＳトランジスタは、前記第１仮想供給電源及び前記第２仮想供給電源の間で動作し、ＨＴ  ＭＯＳトランジスタは、前記第１供給電源及び第２供給電源の間で動作することが望ましい。
【００２６】
望ましい第２の形態によれば、前記クロック遅延部は、前記クロック信号を逆転させる第３インバータ、この第３インバータを逆転させる第４インバータ及び、この第４インバータの出力信号及びフローティング防止信号に応答して前記クロック信号を反転遅延させた逆クロック信号を出力するＮＯＲゲートを具備する。前記第３インバータ及び前記第４インバータはＬＴ  ＭＯＳトランジスタを具備し、前記ＮＯＲゲートはＬＴ  ＭＯＳトランジスタ及びＨＴ  ＭＯＳトランジスタを具備する。前記スイッチ部及び前記ラッチ部は第１の形態の場合と同一である。前記フローティング防止信号は電源がオフされた時、図１４ないし図１７のＮＭＯＳトランジスタ１１２２及び１１２４をオフさせて漏れ電流をなくす役割をする。
【００２７】
望ましい第３の形態によれば、前記ＣＰフリップフロップは、入力データを逆転させる第３インバータをさらに具備する。この複数のインバータはＬＴ  ＭＯＳトランジスタより構成される。前記クロック遅延部は、複数の奇数のインバータを具備し、この複数のインバータは各々ＬＴ  ＭＯＳトランジスタより構成される。前記スイッチ部は、前記クロック信号に応答して前記入力データをスイッチングする第１スイッチ、前記クロック遅延部の出力信号に応答して前記第１スイッチの出力信号をスイッチングする第２スイッチ、前記クロック信号に応答して前記入力データ信号を逆転させた前記第３インバータの出力信号をスイッチングする第３スイッチ及び、前記第３スイッチの出力信号をスイッチングする第４スイッチを具備する。これら第１スイッチないし第４スイッチは各々少なくとも一つのＬＴ  ＭＯＳトランジスタより構成される。
前記ラッチ部は、入力端子に前記第２スイッチの出力信号が印加され、出力端子が前記第４スイッチの出力端子と連結された第１インバータ及び、入力端子に前記第４スイッチの出力信号が印加され、出力端子が前記第２スイッチの出力端子に連結された第２インバータを具備する。前記第１インバータ及び第２インバータは各々ＨＴ  ＭＯＳトランジスタより構成される。
前記ラッチ部は、一端が前記第１供給電源に連結され、他端が前記第２スイッチの出力端子に連結され、ゲートは前記第４スイッチの出力端子に連結された第１ＬＴ  ＰＭＯＳトランジスタ及び／または、一端が前記第１供給電源に連結され、他端が前記第４スイッチの出力端子に連結され、ゲートは前記第２スイッチの出力端子に連結された第２ＬＴ  ＰＭＯＳトランジスタをさらに具備できる。
【００２８】
望ましい第４の形態によれば、前記クロック遅延部は、前記クロック信号を逆転させる第４インバータ、この第４インバータを逆転させる第５インバータ及び、この第５インバータの出力信号及びフローティング防止信号に応答して前記クロック信号を反転遅延させた逆クロック信号を出力するＮＯＲゲートを具備する。前記第４インバータ及び前記第５インバータはＬＴ  ＭＯＳトランジスタより構成され、前記ＮＯＲゲートはＬＴ  ＭＯＳトランジスタ及びＨＴ  ＭＯＳトランジスタより構成される。前記スイッチ部及び前記ラッチ部は第３の形態の場合と同一である。
【００２９】
望ましい第５の形態によれば、前記ＣＰフリップフロップは、データホールド部をさらに備える。このデータホールド部は、一端が前記第２スイッチの出力端子に連結され、ゲートに前記データホールド信号が印加される第１ＨＴ  ＮＭＯＳトランジスタ、一端が前記第４スイッチの出力端子に連結され、ゲートに前記データホールド信号が印加される第２ＨＴ  ＮＭＯＳトランジスタ、入力端子が前記第１ＨＴ  ＮＭＯＳトランジスタの他端に連結され、出力端子が前記第２ＨＴ  ＮＭＯＳトランジスタの他端に連結された第４インバータ及び、入力端子が前記第２ＨＴ  ＮＭＯＳトランジスタの他端に連結され、出力端子が前記第１ＨＴ  ＮＭＯＳトランジスタの他端に連結された第５インバータを具備する。前記第４インバータ及び前記第５インバータはＨＴ  ＭＯＳトランジスタより構成される。
前記ラッチ部は、入力端子が前記第２スイッチの出力端子に連結され、出力端子が前記第４スイッチの出力端子と連結された第１インバータ及び、入力端子が前記第４スイッチの出力端子に連結され、出力端子が前記第２スイッチの出力端子に連結された第２インバータを具備する。前記第１インバータ及び第２インバータは各々ＬＴ  ＭＯＳトランジスタより構成される。
前記ラッチ部は、一端が前記第１供給電源に連結され、他端が前記第２スイッチの出力端子に連結され、ゲートは前記第４スイッチの出力端子に連結された第１ＬＴ  ＰＭＯＳトランジスタ及び／または、一端が前記第１供給電源に連結され、他端が前記第４スイッチの出力端子に連結され、ゲートは前記第２スイッチの出力端子に連結された第２ＬＴ  ＰＭＯＳトランジスタをさらに具備できる。残りのデータ信号を逆転させる第３インバータ及びスイッチ部は、前記第３の形態の場合と同一である。
【００３０】
望ましい第６の形態によれば、前記ＣＰフリップフロップは、セット／リセット部をさらに具備する。このセット／リセット部は、セット信号及びリセット信号に応答する第１ＮＡＮＤゲート、一端が前記第２スイッチの出力端子に連結され、ゲートに前記リセット信号が印加される第１ＨＴ  ＮＭＯＳトランジスタ、一端が前記第４スイッチの出力端子に連結され、他端が前記第１ＨＴ  ＮＭＯＳトランジスタの他端に連結され、ゲートに前記セット信号が印加される第２ＨＴ  ＮＭＯＳトランジスタ及び、一端が前記第２供給電源に連結され、他端が前記第１ＨＴ  ＮＭＯＳトランジスタ及び前記第２ＨＴ  ＮＭＯＳトランジスタの他端に共通に連結され、ゲートに前記第１ＮＡＮＤゲートの出力信号が印加される第３ＨＴ  ＮＭＯＳトランジスタを具備する。前記第１ＮＡＮＤゲートはＬＴ  ＭＯＳトランジスタを具備する。
前記クロック遅延部は、前記クロック信号を反転させる第４インバータ、前記第４インバータの出力信号及びイネーブル信号に応答する第２ＮＡＮＤゲート及び、前記第２ＮＡＮＤゲートの出力信号及び前記フローティング防止信号に応答するＮＯＲゲートを具備する。
残りの前記スイッチ部、ラッチ部及び第３インバータは前記第３の形態の場合と同一である。
【００３１】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。なお、各図面において、同じ参照符号は同じ要素を示す。また、以下の実施形態は例示的なものにすぎず、本技術分野の通常の知識を有する者であればこれより多様な変形及び均等な他の実施形態が可能である。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まる。
【００３２】
図５は、本発明の第１実施形態に係るＣＰフリップフロップの回路図である。図５を参照すれば、本発明の第１実施形態に係るＣＰフリップフロップは、クロック遅延部２１０、スイッチ部２２０、ラッチ部２３０及びバッファ部２４０を具備する。
【００３３】
クロック遅延部２１０は、クロック信号Ｃｌｋを反転させる第１インバータ２１１、この第１インバータ２１１の出力信号を反転させる第２インバータ２１２、この第２インバータ２１２の出力信号を反転させる第３インバータ２１３を具備する。
スイッチ部２２０は、クロック信号Ｃｌｋに応答して入力データＤａｔａをスイッチングする第１スイッチ２２１、クロック遅延部２１０の出力信号に応答して第１スイッチ２２１の出力信号をスイッチングする第２スイッチ２２２を具備する。ラッチ部２３０は、出力端子が第２スイッチ２２２に連結された第４インバータ２３１、入力端子が第４インバータ２３１の出力端子に連結され、出力端子は第４インバータ２３１の入力端子に連結された第５インバータ２３２を具備する。
バッファ部２４０は、第６インバータ２４２を具備する。
【００３４】
図６は、本発明の第２実施形態に係るＣＰフリップフロップの回路図である。図６を参照すれば、本発明の第２実施形態に係るＣＰフリップフロップは、クロック遅延部３１０、スイッチ部３２０、ラッチ部３３０、バッファ部３４０及び第１インバータ３５０を具備する。
【００３５】
第１インバータ３５０は、入力データＤａｔａを反転させる。
クロック遅延部３１０は、クロック信号Ｃｌｋを反転させる第２インバータ３１１、この第２インバータ３１１の出力信号を反転させる第３インバータ３１２、この第３インバータ３１２の出力信号を反転させる第４インバータ３１３を具備する。
スイッチ部３２０は、クロック信号Ｃｌｋに応答して入力データＤａｔａをスイッチングする第１スイッチ３２１、クロック遅延部３１０の出力信号に応答して第１スイッチ３２１の出力信号をスイッチングする第２スイッチ３２２、クロック信号Ｃｌｋに応答して第１インバータ３５０の出力信号をスイッチングする第３スイッチ３２３及び、クロック遅延部３１０の出力信号に応答して第３スイッチ３２３の出力信号をスイッチングする第４スイッチ３２４を具備する。
ラッチ部３３０は、入力端子がスイッチ部３２０の第２スイッチ３２２と連結され、出力端子はスイッチ部３２０の第４スイッチ３２４と連結される第５インバータ３３１、入力端子がスイッチ部３２０の第４スイッチ３２４と連結され、出力端子がスイッチ部３２０の第２スイッチ３２２と連結される第６インバータ３３２を具備する。
バッファ部３４０は、入力端子がスイッチ部３２０の第２スイッチ３２２に連結される第７インバータ３４１、入力端子がスイッチ部３２０の第４スイッチ３２４に連結される第８インバータ３４２を具備する。
【００３６】
図５及び図６を参照して、本発明の第１実施形態及び第２実施形態に係るＣＰフリップフロップの動作を説明する。
クロックＣｌｋがロー状態であれば、スイッチ部２２０、３２０で入力信号Ｄａｔａを受信するスイッチ２２１、３２１及び３２３はオフ状態にあるので入力信号Ｄａｔａを受信できないが、前記スイッチ２２１、３２１、３２３に各々連結されているスイッチ２２２、３２２及び３２４はオン状態にある。クロックＣｌｋがハイ状態に遷移すれば、前記スイッチ２２１、３２１及び３２３はオンされて入力信号Ｄａｔａを受信可能になる。一方、クロックＣｌｋ信号を反転、遅延して出力するクロック遅延部２１０、３１０の出力信号により動作する前記スイッチ２２２、３２２及び３２４は、クロックＣｌｋがハイ状態に遷移した瞬間から一定の遅延時間後にオフされる。
【００３７】
したがって、クロックＣｌｋが入力信号Ｄａｔａを受信できないロー状態からハイ状態に遷移すれば、クロック遅延部２１０、３１０で前記クロックＣｌｋを遅延させる期間だけスイッチ部２２０、３２０の全てのスイッチがオン状態にあり、これにより、入力信号Ｄａｔａがフリップフロップを通過してラッチ部２３０、３３０の論理状態を決定すると同時に、バッファ部２４０、３４０の出力信号を決定する。
【００３８】
前記クロック遅延部２１０、３１０の出力信号は、クロックＣｌｋ信号がハイ状態に遷移した後、一定の遅延時間が経過すれば前記スイッチ２２２、３２２及び３２４をオフさせるので、入力信号Ｄａｔａがもうラッチ部２３０、３３０やバッファ部２４０、３４０に影響を及ぼせない。この時、バッファ部２４０、３４０の出力信号は、ラッチ部２３０。３３０に貯蔵された論理値により決定される。
【００３９】
クロックＣｌｋがロー状態に遷移すれば、入力信号Ｄａｔａをもう受信できないのでバッファ部２４０、３４０の出力信号は変わりない。
【００４０】
図７は、本発明の第３実施形態に係るＣＰフリップフロップの回路図である。図７を参照すれば、本発明の第３実施形態に係るＣＰフリップフロップは、クロック遅延部４１０、スイッチ部４２０、ラッチ部４３０及びバッファ部４４０を具備する。
【００４１】
クロック遅延部４１０は、クロック信号Ｃｌｋを反転させる第１インバータ４１１、一端に第１インバータ４１１の出力信号が印加され、他端にイネーブル信号ＥＮが印加される第１ＮＡＮＤゲート４１２及び、この第１ＮＡＮＤゲート４１２の出力信号を反転させる第２インバータ４１３を具備する。
スイッチ部４２０は、クロック信号Ｃｌｋに応答して入力データＤａｔａをスイッチングする第１スイッチ４２１及び、クロック遅延部４１０の出力信号に応答して第１スイッチ４２１の出力信号をスイッチングする第２スイッチ４２２を具備する。
【００４２】
ラッチ部４３０は、論理回路４３０ａ及びラッチ回路４３０ｂを具備する。論理回路４３０ａは、セット信号Ｓ及びリセット信号ＲＳに応答する第２ＮＡＮＤゲート４３７を具備する。ラッチ回路４３０ｂは、３個のＮＭＯＳトランジスタ、すなわち、第１ＭＯＳトランジスタ４３３ないし第３ＭＯＳトランジスタ４３５及び第３インバータ４３１及び第４インバータ４３２を具備する。第３インバータ４３１は、入力端子がスイッチ部４２０の第２スイッチ４２２の出力端子に連結され、第４インバータ４３２は入力端子が第３インバータ４３１の出力端子に連結され、出力端子がスイッチ部４２０の第２スイッチ４２２に連結される。第１ＭＯＳトランジスタ４３３は、一端がスイッチ部４２０の第２スイッチ４２２の出力端子に連結され、ゲートにはリセット信号ＲＳが印加される。第２ＭＯＳトランジスタ４３４は、一端が第１ＭＯＳトランジスタ４３３の他端に連結され、他端が第３インバータ４３１の出力端子に連結され、ゲートにはセット信号Ｓが印加される。第３ＭＯＳトランジスタ４３５は、一端が第１ＭＯＳトランジスタ４３３の他端及び第２ＭＯＳトランジスタ４３４の一端に共通に連結され、他端が供給電源電圧Ｖｓｓに連結され、ゲートには第２ＮＡＮＤゲート４３７の出力信号が印加される。バッファ部４４０は、第５インバータ４４１を具備する。
【００４３】
図８は、本発明の第４実施形態に係るＣＰフリップフロップの回路図である。図８を参照すれば、本発明の第４実施形態に係るＣＰフリップフロップは、クロック遅延部５１０、スイッチ部５２０、ラッチ部５３０、バッファ部５４０及び第１インバータ５５０を具備する。
【００４４】
第１インバータ５５０は、入力データＤａｔａを反転させる。
クロック遅延部５１０は、クロック信号Ｃｌｋを反転させる第２インバータ５１１、一端に第２インバータ５１１の出力信号が印加され、他端にイネーブル信号ＥＮが印加される第１ＮＡＮＤゲート５１２及び、この第１ＮＡＮＤゲート５１２の出力信号を反転させる第３インバータ５１３を具備する。スイッチ部５２０は、クロック信号Ｃｌｋに応答して入力データＤａｔａをスイッチングする第１スイッチ５２１、クロック遅延部５１０の出力信号に応答して第１スイッチ５２１の出力信号をスイッチングする第２スイッチ５２２、クロック信号Ｃｌｋに応答して第１インバータ５５０の出力信号をスイッチングする第３スイッチ５２３及び、クロック遅延部５１０の出力信号に応答して第３スイッチ５２３の出力信号をスイッチングする第４スイッチ５２４を具備する。
【００４５】
ラッチ部５３０は、論理回路５３０ａ及びラッチ回路５３０ｂを具備する。論理回路５３０ａは、セット信号Ｓ及びリセット信号ＲＳに応答する第２ＮＡＮＤゲート５３７を具備する。ラッチ回路５３０ｂは、３個のＮＭＯＳトランジスタ、すなわち、第１ＭＯＳトランジスタ５３３ないし第３トランジスタ５３５、第４インバータ５３１及び第５インバータ５３２を具備する。第４インバータ５３１は、入力端子がスイッチ部５２０の第２スイッチ５２２の出力端子に連結され、出力端子がスイッチ部５２０の第４スイッチ５２４の出力端子に連結され、第５インバータ５３２は入力端子がスイッチ部５２０の第４スイッチ５２４に連結され、出力端子がスイッチ部５２０の第２スイッチ５２２に連結される。第１ＭＯＳトランジスタ５３３は、一端がスイッチ部５２０の第２スイッチ５２２の出力端子に連結され、ゲートにはリセット信号ＲＳが印加される。第２ＭＯＳトランジスタ５３４は、一端が第１ＭＯＳトランジスタ５３３の他端と連結され、他端が第４インバータ５３１の出力端子に連結され、ゲートにはセット信号Ｓが印加される。第３ＭＯＳトランジスタ５３５は、一端が第１ＭＯＳトランジスタ５３３の他端及び第２ＭＯＳトランジスタ５３４の一端に共通に連結され、他端が供給電源電圧Ｖｓｓに連結され、ゲートには論理回路５３０ａの出力信号が印加される。
【００４６】
バッファ部５４０は、入力端子がラッチ部５３０の第５インバータ５３２の出力端子に連結された第６インバータ５４１及び、入力端子がラッチ部５３０の第４インバータ５３１の出力端子に連結された第７インバータ５４２を具備する。
【００４７】
図７及び図８を参照して、本発明の第３実施形態及び第４実施形態に係るＣＰフリップフロップの動作を説明する。
クロック遅延部４１０、５１０に印加されるイネーブル信号が論理ハイである時は、前記ＣＰフリップフロップが正常的なフリップフロップの機能を行い、イネーブル信号ＥＮが論理ローである時は、クロック遅延部４１０、５１０の出力信号がロー状態になるので、スイッチ部４２０、５２０のスイッチ４２２、５２２及び５２４がオフされて入力信号Ｄａｔａを受信できなくなる。
【００４８】
セット信号Ｓ及びリセット信号ＲＳが論理ハイ状態である時は、本発明に係るＣＰフリップフロップが正常的なフリップフロップの動作を行う。
【００４９】
セット信号Ｓがロー状態になれば、ラッチ部４３０、５３０の論理回路４３０ａ、５３０ａの出力信号は論理ハイ状態になり、ラッチ回路４３０ｂ、５３０ｂの第３トランジスタ４３５及び５３５はオンされる。セット信号Ｓがロー状態であるので、論理的に見た時、リセット信号ＲＳは論理ハイでなければならず、ラッチ回路４３０ｂ、５３０ｂのトランジスタ４３３及び５３３はオンされてインバータ４４１、５４１の出力信号がハイ状態になる。
【００５０】
リセット信号ＲＳがロー状態になれば、ラッチ部４３０、５３０の論理回路４３０ａ、５３０ａの出力信号は論理ハイ状態になり、ラッチ回路４３０ｂ、５３０ｂのトランジスタ４３５及び５３５はオンになる。リセット信号ＲＳがロー状態であるので、論理的に見た時、セット信号Ｓは論理ハイでなければならず、ラッチ回路４３０ｂ、５３０ｂの第２トランジスタ４３４及び５３４はオンされ、トランジスタ４３３及び５３３はオフされてインバータ４４１、５４１の出力信号がロー状態になる。
【００５１】
ここで、ラッチ部４３０、５３０の論理回路４３０ａ、５３０ａにＮＡＮＤゲートを使用したことは、セット信号Ｓ及びリセット信号ＲＳが同時にハイ状態にある時の不安定な論理状態を考慮した一例である。
【００５２】
本発明に係る第１実施形態ないし第４実施形態の４つの実施形態によれば、既存のフリップフロップに比べてゲート数が減少していることが分かる。これは、本発明を具現する場合、ウェハ上で使われる面積が縮小されることを意味する。また信号の伝達が非常に短い瞬間になされるので、システムクロックの周波数がかなり高くなってもこれに応答できる長所がある。既存のフリップフロップのようにフロント段をプリチャージしなくてもよいので、電力消耗も相対的に減少する。また本発明に係るＣＰフリップフロップは、クロック信号に対する負荷が少なく、使用するトランジスタのゲート幅の総量も既存の回路に比べて少ない。
【００５３】
本発明に係るＣＰフリップフロップと既存のフリップフロップとを同じ条件の下にシミュレーションして比較する。
図９は、フリップフロップを試験するためのテストベンチを示す回路図である。
図９を参照すれば、入力データＤａｔａとクロック信号Ｃｌｋの容量性負荷は各々５０ｆＦ（ｆｅｍｔｏ  Ｆａｒａｄ）であり、フリップフロップの容量性負荷は出力端子Ｑと逆出力端子Ｑ＿ｂともに２００ｆＦと仮定する。
【００５４】
フリップフロップを設計する時に常に考慮しなければならないことは、速度と電力消耗との均衡（ｔｒａｄｅ  ｏｆｆ）である。したがって、すべてのフリップフロップはＰＤＰ（Ｐｏｗｅｒ  Ｄｅｌａｙ  Ｐｒｏｄｕｃｔ）が最小になるように設計しなければならない。
【００５５】
比較試験を簡単にするために、トランジスタの最大ゲート幅は２０μｍ、最小ゲート幅は０．７μｍとし、入力データＤａｔａとクロックＣｌｏｃｋには、ＰＭＯＳトランジスタの幅が３５μｍで、ＮＭＯＳトランジスタの幅が１５μｍであるバッファ用インバータを使用した。
【００５６】
回路のシミュレーションは、０．３５μｍスタンダードＣＭＯＳ工程を考慮し、ＭＯＳＦＥＴモデルはレベル２８ｍｏｄｉｆｉｅｄ  ＢＳＩＭ  Ｍｏｄｅｌ、クロック周波数は５００ＭＨｚ及び入力データＤａｔａシーケンスは１６クロックサイクルと仮定した。
【００５７】
図１０は、回路が占める電力消耗を図９に係るシミュレーションで比較したグラフである。
図１０を参照すれば、クロック信号及びデータ信号が占める消費電力は大きい差がないが、回路内部で消費される電力消耗は相当な差があることが分かる。この時に使用した入力データは１０１０１０１０．．．．である。
【００５８】
図１１は、図９に係るシミュレーションでＰＤＰを比較したグラフである。
図１１を参照すれば、ＰＤＰ（Ｐｏｗｅｒ  Ｄｅｌａｙ  Ｐｒｏｄｕｃｔ）、すなわち消費電力と応答遅延との積は、ＣＰＦＦ、ＴＧＦＦ、ＨＬＦＦ、ＳＤＦＦ及びＳＡＦＦの順に大きくなることが分かる。この時に使われた入力データは１１００１１００．．．．である。
【００５９】
図１２は、本発明の第５実施形態に係るＣＰフリップフロップの回路図である。
図１２を参照すれば、前記ＣＰフリップフロップは、クロック遅延部９１０、スイッチ部９２０、ラッチ部９３０及びバッファ部９４０を具備する。
【００６０】
第１仮想供給電源（ｆｉｒｓｔ  ｖｉｒｔｕａｌ  ｐｏｗｅｒ  ｓｕｐｐｌｙ）ＶＶｄｄは、モード選択信号（Ｍｏｄｅ  Ｓｅｌｅｃｔｉｏｎ  ｓｉｇｎａｌ）ＭＳの逆転された信号ＭＳＢに応答し、所定のオン抵抗成分を有するスイッチＭ１を用いて第１供給電源Ｖｄｄを前記フリップフロップ回路に伝達する供給電源である。第２仮想供給電源（ｓｅｃｏｎｄ  ｖｉｒｔｕａｌ  ｐｏｗｅｒ  ｓｕｐｐｌｙ）ＶＶｓｓまたはＶＧＮＤは、モード選択信号ＭＳに応答し、所定のオン抵抗成分を有するスイッチＭ２を用いて第２供給電源Ｖｓｓを前記フリップフロップ回路に伝達する供給電源である。スイッチＭ１はＨＴ  ＰＭＯＳトランジスタより構成され、スイッチＭ２はＨＴ  ＮＭＯＳトランジスタより構成されることが望ましい。
【００６１】
クロック遅延部９１０は、３個のインバータ９１１ないし９１３を具備してクロック信号Ｃｌｋを反転遅延させた逆クロック信号Ｃｌｋｂを出力し、３個のインバータ９１１ないし９１３はＬＴ  ＭＯＳトランジスタより構成される。スイッチ部９２０は、クロック信号Ｃｌｋに応答して入力データＤをスイッチングする第１スイッチ９２１及び、逆クロック信号Ｃｌｋｂに応答して第１スイッチ９２１の出力信号をスイッチングする第２スイッチ９２２を具備し、第１スイッチ９２１及び第２スイッチ９２２は、各々少なくとも一つのＬＴ  ＭＯＳトランジスタより構成される。ラッチ部９３０は、第２スイッチ９２２の出力信号を逆転させる第１インバータ９３２、この第１インバータ９３２の出力信号を逆転させて第１インバータ９３２の入力端子にフィードバックさせる第２インバータ９３１及び、一端が第２スイッチ９２２の出力端子に連結され、他端が第１供給電源Ｖｄｄに連結され、ゲートが第１インバータ９３２の出力端子に連結された第１ＬＴ  ＰＭＯＳトランジスタ９３３を具備する。第１インバータ９３２及び第２インバータ９３１は、ＨＴ  ＭＯＳトランジスタより構成される。バッファ部９４０は、ＬＴ  ＭＯＳトランジスタより構成されるインバータを具備する。
【００６２】
クロック遅延部９１０及びスイッチング部９２０はＬＴ  ＭＯＳトランジスタを具備する。ラッチ部９３０は、複数のＬＴ  ＭＯＳトランジスタを具備したり、少なくとも一つのＨＴ  ＭＯＳトランジスタをさらに具備する。前記複数のＬＴ  ＭＯＳトランジスタは、前記ＨＴ  ＭＯＳトランジスタに比べてスレッショルド電圧が低く、前記第１供給電源電圧と前記第２供給電源電圧との間、または前記第１仮想電源電圧と前記第２供給電源電圧との間、または前記第１仮想電源電圧と前記第２仮想電源電圧との間で動作する。前記ＨＴ  ＭＯＳトランジスタは、前記第１供給電源電圧と前記第２供給電源電圧との間で動作する。
【００６３】
ここで、スレッショルド電圧は、ＬＴ  ＮＭＯＳトランジスタの場合は０．３３±０．０４ボルト、ＬＴ  ＰＭＯＳトランジスタの場合は−０．４±０．０４ボルト、ＨＴ  ＮＭＯＳトランジスタの場合は０．６±０．０６ボルト、ＨＴ  ＮＭＯＳトランジスタの場合は−０．６５±０．０６ボルトであることが望ましい。
【００６４】
図１３は、本発明の第６実施形態に係るＣＰフリップフロップの回路図である。
図１３を参照すれば、前記ＣＰフリップフロップは、クロック遅延部１０１０、スイッチ部９２０、ラッチ部９３０及びバッファ部９４０を具備する。
【００６５】
第６実施形態に係る前記ＣＰフリップフロップは、前記第５実施形態に係るＣＰフリップフロップと同一であり、ただし、クロック遅延部１０１０だけで差がある。すなわち、クロック遅延部１０１０は、クロック信号Ｃｌｋを逆転させる第３インバータ１０１１、この第３インバータ１０１１の出力信号を逆転させる第４インバータ１０１２及び、ＣＰフリップフロップがスリープモード状態にある時に貯蔵されたデータの状態を安定化させるために提供されるフローティング防止信号ＡＦ（Ａｎｔｉ−Ｆｌｏａｔｉｎｇ）及び第４インバータ１０１２の出力信号に応答するＮＯＲゲート１０１３を具備する。第３インバータ１０１１及び第４インバータ１０１２はＬＴ  ＭＯＳトランジスタより構成され、ＮＯＲゲート１０１３はＬＴ  ＭＯＳトランジスタ及びＨＴ  ＭＯＳトランジスタより構成される。
【００６６】
図１４は、本発明の第７実施形態に係るＣＰフリップフロップの回路図である。
図１４を参照すれば、前記ＣＰフリップフロップは、クロック遅延部１１１０、スイッチ部１１２０、ラッチ部１１３０、バッファ部１１４０及び第３インバータ１１５０を具備する。
【００６７】
クロック遅延部１１１０は、クロック信号Ｃｌｋを反転遅延させる３個のインバータ１１１１ないし１１１３を具備し、この３個のインバータ１１１１ないし１１１３はＬＴ  ＭＯＳトランジスタより構成される。スイッチ部１１２０は、第１スイッチ１１２１ないし第４スイッチ１１２４を具備する。第１スイッチ１１２１はクロック信号Ｃｌｋに応答して入力データＤをスイッチングし、第２スイッチ１１２２は逆クロック信号Ｃｌｋｂに応答して第１スイッチ１１２１の出力信号をスイッチングし、第３スイッチ１１２３はクロック信号Ｃｌｋに応答して第３インバータ１１５０の出力信号をスイッチングし、第４スイッチ１１２４は逆クロック信号Ｃｌｋｂに応答して第３スイッチ１１２３の出力信号をスイッチングする。第１スイッチ１１２１ないし第４スイッチ１１２４は、各々少なくとも一つのＬＴ  ＭＯＳトランジスタより構成される。
【００６８】
ラッチ部１１３０は、第２スイッチ１１２２の出力信号を逆転させる第１インバータ１１３２、この第１インバータ１１３２の出力信号を逆転させて第１インバータ１１３２の入力端子にフィードバックさせる第２インバータ１１３１、一端が第２スイッチ１１２２の出力端子に連結され、他端が第１供給電源Ｖｄｄに連結され、ゲートが第１インバータ１１３２の出力端子に連結された第１ＬＴ  ＰＭＯＳトランジスタ１１３３及び一端が第４スイッチ１１２４の出力端子に連結され、他端が第１供給電源Ｖｄｄに連結され、ゲートが第２インバータ１１３１の出力端子に連結された第２ＬＴ  ＰＭＯＳトランジスタ１１３４を具備する。第１インバータ１１３２及び第２インバータ１１３１は、ＨＴ  ＭＯＳトランジスタより構成される。
【００６９】
バッファ部１１４０は、入力端子に第２スイッチ１１２２の出力端子が連結された第４インバータ１１４１及び、入力端子に第４スイッチ１１２４の出力端子が連結された第５インバータ１１４２を具備する。第３インバータ１１５０は入力データＤを逆転させ、ＬＴ  ＭＯＳトランジスタより構成される。
【００７０】
図１５は、本発明の第８実施形態に係るＣＰフリップフロップの回路図である。
図１５を参照すれば、ＣＰフリップフロップは、クロック遅延部１２１０、スイッチ部１１２０、ラッチ部１１３０、バッファ部１１４０及び第３インバータ１１５０を具備する。
【００７１】
第８実施形態に係る前記ＣＰフリップフロップは、前記第７実施形態に係る前記ＣＰフリップフロップと同一であり、ただし、クロック遅延部１２１０だけに差がある。すなわち、クロック遅延部１２１０は、クロック信号Ｃｌｋを逆転させる第４インバータ１２１１、この第４インバータ１２１１の出力信号を逆転させる第５インバータ１２１２及び、フローティング防止信号ＡＦと第５インバータ１２１２の出力信号とに応答するＮＯＲゲート１２１３を具備する。第４インバータ１２１１及び第５インバータ１２１２はＬＴ  ＭＯＳトランジスタより構成され、ＮＯＲゲート１２１３はＬＴ  ＭＯＳトランジスタ及びＨＴ  ＭＯＳトランジスタより構成される。
【００７２】
図１６は、本発明の第９実施形態に係るＣＰフリップフロップの回路図である。
図１６を参照すれば、ＣＰフリップフロップは、クロック遅延部１１１０、スイッチ部１１２０、ラッチ部１３３０、バッファ部１１４０、第３インバータ１１５０及びデータホールド部１３６０を具備する。
【００７３】
第９実施形態に係るＣＰフリップフロップは、第７実施形態に係るＣＰフリップフロップと同一であり、ただし、ラッチ部１３３０が相異なり、データホールド部１３６０が追加される。
【００７４】
ラッチ部１３３０は、入力端子に第２スイッチ１１２２の出力信号が印加され、出力端子が第４スイッチ１１２４の出力端子に連結された第１インバータ１３３２、入力端子に第４スイッチ１１２４の出力信号が印加され、出力端子が第２スイッチ１１２２の出力端子に連結された第２インバータ１３３１を具備する。第１インバータ１３３２及び第２インバータ１３３１はＬＴ  ＭＯＳトランジスタより構成される。
【００７５】
データホールド部１３６０は、一端が第２スイッチ１１２２の出力端子に連結され、ゲートにデータホールド信号ＤＨ（Ｄａｔａ  Ｈｏｌｄ）が印加される第１ＨＴ  ＮＭＯＳトランジスタ１３６１、一端が第４スイッチ１１２４の出力端子に連結され、ゲートにデータホールド信号ＤＨが印加される第２ＨＴ  ＮＭＯＳトランジスタ１３６２、入力端子が第１ＨＴ  ＮＭＯＳトランジスタ１３６１の他端に連結され、出力端子が第２ＨＴ  ＮＭＯＳトランジスタ１３６２の他端に連結された第４インバータ１３６３及び、入力端子が第４インバータ１３６３の出力端子に連結され、出力端子が第４インバータ１３６３の入力端子に連結された第５インバータ１３６４を具備する。第４インバータ１３６３及び第５インバータ１３６４はＨＴ  ＭＯＳトランジスタより構成される。
【００７６】
図１７は、本発明の第１０実施形態に係るＣＰフリップフロップの回路図である。
図１７を参照すれば、ＣＰフリップフロップは、クロック遅延部１４１０、スイッチ部１１２０、ラッチ部１１３０、バッファ部１１４０、第３インバータ１１５０及びセット／リセット部１４６０を具備する。
【００７７】
第１０実施形態に係るＣＰフリップフロップは、第７実施形態に係るＣＰフリップフロップと同一であり、ただし、クロック遅延部１４１０が相異なり、セット／リセット部１４６０が追加された。クロック遅延部１４１０は、クロック信号Ｃｌｋを逆転させる第４インバータ１４１１、この第４インバータ１４１１の出力信号及びイネーブル信号Ｅｎに応答する第１ＮＡＮＤゲート１４１２及び、この第１ＮＡＮＤゲート１４１２の出力信号及びフローティング防止信号ＡＦに応答するＮＯＲゲート１４１３を具備する。第４インバータ１４１１及び第１ＮＡＮＤゲート１４１２はＬＴ  ＭＯＳトランジスタより構成され、ＮＯＲゲート１４１３はＬＴ  ＭＯＳトランジスタ及びＨＴ  ＭＯＳトランジスタより構成される。
【００７８】
セット／リセット部１４６０は、セット信号Ｓ及びリセット信号ＲＳに応答する第２ＮＡＮＤゲート１４６１、一端が第２スイッチ１１２２の出力端子に連結され、ゲートにリセット信号ＲＳが印加される第１ＨＴ  ＮＭＯＳトランジスタ１４６２、一端が第４スイッチ１１２４の出力端子に連結され、他端が第１ＨＴ  ＮＭＯＳトランジスタ１４６２の他端に連結され、ゲートにセット信号Ｓが印加される第２ＨＴ  ＮＭＯＳトランジスタ１４６３及び、一端が第１ＨＴ  ＮＭＯＳトランジスタ１４６２の他端に連結され、他端が第２供給電源Ｖｓｓに連結され、ゲートに第２ＮＡＮＤゲート１４６１の出力信号が印加される第３ＨＴ  ＮＭＯＳトランジスタ１４６４を具備する。第２ＮＡＮＤゲート１４６１はＬＴ  ＭＯＳトランジスタより構成される。
【００７９】
図１８は、図１３及び図１５に示したクロック遅延部の詳細回路図である。
図１８を参照すれば、ＬＴ  ＰＭＯＳトランジスタ１５１及びＬＴ  ＮＭＯＳトランジスタ１５２はクロック信号Ｃｌｋを反転させる第４インバータを構成し、ＬＴ  ＰＭＯＳトランジスタ１５３及びＬＴ  ＮＭＯＳトランジスタ１５４は前記第４インバータの出力信号を反転させる第５インバータを構成する。ＮＯＲゲートは、一端が第１供給電源Ｖｄｄに連結され、ゲートにフローティング防止信号ＡＦが印加された第１ＨＴ  ＰＭＯＳトランジスタ１５５、一端が前記第１ＨＴ  ＰＭＯＳトランジスタ１５５の他端に連結され、他端が逆クロック信号Ｃｌｋｂに連結され、ゲートに前記第５インバータの出力信号が印加された第１ＬＴ  ＰＭＯＳトランジスタ１５６、一端が逆クロック端子Ｃｌｋｂに連結され、他端が供給電源ＧＮＤに連結され、ゲートに前記第５インバータの出力信号が印加される第２ＬＴ  ＮＭＯＳトランジスタ１５７及び、一端が逆クロック端子Ｃｌｋｂに連結され、他端が第２供給電源ＶｓｓまたはＧＮＤに連結され、ゲートにフローティング防止信号ＡＦが印加された第２ＨＴ  ＮＭＯＳトランジスタ１５８を具備する。
【００８０】
反転されたクロック信号Ｃｌｋｂは、前記第１ＬＴ  ＰＭＯＳトランジスタ１５６の他端、前記第１ＬＴ  ＮＭＯＳトランジスタ１５７の一端及び、前記第２ＨＴ  ＮＭＯＳトランジスタ１５８の一端から共通に生じる。
【００８１】
図１２ないし図１７に示した本発明に係る種々の実施形態は、ＭＴＣＭＯＳ  ＬＳＩに使われるために提案された回路である。
【００８２】
本発明に係るＣＰフリップフロップは、スリープモード時にラッチされたデータを貯蔵するための追加回路が要らなく、クロック遅延部及びスイッチ部の回路を構成する素子としてＬＴ  ＭＯＳトランジスタを使用するので、回路が活性モードにある時だけでなくスリープモードにある時も電力消耗を最小化させる。
【００８３】
図１２を参照すれば、活性モードにある時にモード選択信号ＭＳはハイ状態を維持する。この時、スイッチとして使われる２個のトランジスタＭ１及びＭ２は、オン抵抗を最小化するためにゲート幅とゲート長さの比（Ｇａｔｅ  Ｗｉｄｔｈ／Ｇａｔｅ  Ｌｅｎｇｔｈ）を大きくすることが望ましい。これは、第１供給電源Ｖｄｄ及び第２供給電源ＶｓｓまたはＧＮＤが前記スイッチＭ１及びＭ２を通じて各々生成させる第１仮想供給電源ＶＶｄｄ及び第２仮想供給電源ＶＶｓｓまたはＶＧＮＤに供給電源としての役割をうまく行わせるためである。
【００８４】
スリープモードでモード選択信号ＭＳはロー状態を維持するので、第１仮想供給電源ＶＶｄｄ及び第２仮想供給電源ＶＶｓｓまたはＶＧＮＤは実質的な電源供給線である第１供給電源Ｖｄｄ及び第２供給電源ＶｓｓまたはＧＮＤと断絶される。しかし、ラッチ部９３０は第１供給電源Ｖｄｄ及び第２供給電源ＶｓｓまたはＧＮＤに連結されているので、スリープモードでもデータを貯蔵するのに何の問題もない。
【００８５】
一方、モード選択信号ＭＳに応答してオフされたスイッチトランジスタＭ１及びＭ２によって、ＬＴ  ＭＯＳトランジスタより構成されたＣＰフリップフロップでスリープモード時に流れるサブスレッショルド漏れ電流が最大限抑制される長所を有する。なぜなら、スレッショルド電圧が大きいＭＯＳトランジスタがスレッショルド電圧が低いＭＯＳトランジスタに比べて漏れ電流が非常に少ないからである。また、スリープモードでフローティング防止信号ＡＦをハイ状態に固定させることによって、ＣＰフリップフロップのスイッチがオフ状態を維持するようにする。こうすることによって、スイッチがフローティングされた時に生じうる漏れ電流をより確実に防止できる。また電源がオフされた時、図１４ないし図１７のＮＭＯＳトランジスタ１１２２及び１１２４をオフさせて漏れ電流を防止できる。
【００８６】
図１９は、モード選択信号ＭＳとフローティング防止信号ＡＦとの関係を示す。
図１９を参照すれば、モード選択信号ＭＳがスリープモードから活性モードに遷移した後に一定の時間ＡＷ（Ａｃｔｉｖｅ  Ｗａｉｔｉｎｇ）が経過した後、フローティング防止信号ＡＦの論理状態がハイ状態からロー状態に遷移する。モード選択信号ＭＳがスリープモードから活性モードに転換される時、モード選択信号ＭＳとフローティング防止信号ＡＦが同時に遷移すれば、第２仮想供給電源ＶＧＮＤがモード選択信号ＭＳによって全部放電される前にスイッチがオープンされることによってラッチ部に貯蔵されたデータが損失される可能性がある。したがって、フローティング防止信号ＡＦは、図１９に示したように、モード選択信号ＭＳに比べて多少の時間遅延ＡＷをもってロー状態に遷移することが望ましい。
【００８７】
図２０は、モード選択信号ＭＳとデータホールド信号ＤＨとの関係を示す。
図２０を参照すれば、データホールド信号ＤＨは、モード選択信号ＭＳが活性モードからスリープモードに遷移する前に所定の期間ＳＷ（Ｓｌｅｅｐ  Ｗａｉｔｉｎｇ）の間及びモード選択信号ＭＳがスリープモードから活性モードに遷移した後に一定の期間ＡＷの間、論理ハイ値を有する。図２０に示したように、データホールド信号ＤＨは、活性モードまたはスリープモードの転換時にラッチ部にデータを読出したり書込むための信号である。
【００８８】
本発明に係るＣＰフリップフロップは、既存のフリップフロップを具現するために使われるトランジスタの個数に比べて小数のトランジスタを使用し、フリップフロップを動作させるのに必要な制御信号間のタイミング設計も簡単にする長所がある。
また前記ＣＰフリップフロップはＭＴＣＭＯＳ  ＬＳＩにも使用でき、既存のＭＴＣＭＯＳ  ＬＳＩに使われるマスタスレーブフリップフロップ回路と比較する時、スリープモード時に貯蔵されたデータを貯蔵するための特別な回路を追加せず、フリップフロップを動作させるための複雑なタイミング設計も要らない長所を有している。したがって、低電力動作が必要な携帯用ＬＳＩをはじめとして低電力用ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、マイクロプロセッサＬＳＩ用フリップフロップに適用できる。
【００８９】
【発明の効果】
前述したように、本発明に係るＣＰフリップフロップは、プリチャージしなくてもよく、データが一気に出力まで伝えられるので狭い面積、低電力及び高速動作を具現できる。また、ＭＴＣＭＯＳ  ＬＳＩに適用された時にラッチされたデータを貯蔵するための別の回路を追加しなくても活性モード及びスリープモードで動作できる長所がある。
【図面の簡単な説明】
【図１】既存のトランスミッションゲートＭＳ−ＦＦ（Ｍａｓｔｅｒ−Ｓｌａｖｅ  Ｆｌｉｐ−Ｆｌｏｐ）の回路図である。
【図２】既存のハイブリッドラッチフリップフロップの回路図である。
【図３】既存のセミダイナミックフリップフロップの回路図である。
【図４】既存のセンス増幅器として使われるフリップフロップの回路図である。
【図５】本発明の第１実施形態に係るＣＰフリップフロップの回路図である。
【図６】本発明の第２実施形態に係るＣＰフリップフロップの回路図である。
【図７】本発明の第３実施形態に係るＣＰフリップフロップの回路図である。
【図８】本発明の第４実施形態に係るＣＰフリップフロップの回路図である。
【図９】フリップフロップを試験するためのテストベンチの回路図である。
【図１０】回路が占める電力消耗を図９に係るシミュレーションで比較した図である。
【図１１】ＰＤＰを図９に係るシミュレーションで比較した図である。
【図１２】本発明の第５実施形態に係るＣＰフリップフロップの回路図である。
【図１３】本発明の第６実施形態に係るＣＰフリップフロップの回路図である。
【図１４】本発明の第７実施形態に係るＣＰフリップフロップの回路図である。
【図１５】本発明の第８実施形態に係るＣＰフリップフロップの回路図である。
【図１６】本発明の第９実施形態に係るＣＰフリップフロップの回路図である。
【図１７】本発明の第１０実施形態に係るＣＰフリップフロップの回路図である。
【図１８】図１３及び図１５に示したクロック遅延部の詳細回路図である。
【図１９】モード選択信号ＭＳとラッチされたデータを貯蔵するためのフローティング防止信号ＡＦとの関係を示す波形図である。
【図２０】モード選択信号ＭＳとデータホールド信号ＤＨとの関係を示す波形図である。
【符号の説明】
２１０  クロック遅延部
２２０  スイッチ部
２３０  ラッチ部
２４０  バッファ部
【図１】
0003614125.tif 000002
【図２】
0003614125.tif 000003
【図３】
0003614125.tif 000004
【図４】
0003614125.tif 000005
【図５】
0003614125.tif 000006
【図６】
0003614125.tif 000007
【図７】
0003614125.tif 000008
【図８】
0003614125.tif 000009
【図９】
0003614125.tif 000010
【図１０】
0003614125.tif 000011
【図１１】
0003614125.tif 000012
【図１２】
0003614125.tif 000013
【図１３】
0003614125.tif 000014
【図１４】
0003614125.tif 000015
【図１５】
0003614125.tif 000016
【図１６】
0003614125.tif 000017
【図１７】
0003614125.tif 000018
【図１８】
0003614125.tif 000019
【図１９】
0003614125.tif 000020
【図２０】
0003614125.tif 000021