(57)【特許請求の範囲】
【請求項１】
比較指令信号に応答して基準信号を入力する基準信号入力手段と、比較指令信号と異なるタイミングで発生するサンプリング指令信号に応答して比較対象信号を入力する信号入力手段と、基準信号入力手段からの基準信号と信号入力手段からの比較対象信号を受けて電荷を蓄積するサンプリング容量と、サンプリング容量に蓄積された電荷に従って基準信号と比較対象信号との偏差に応じた比較信号を増幅して出力する増幅手段と、サンプリング指令信号に応答して増幅手段の入力側と出力側とを短絡し、それ以外のときには増幅手段の入力側と出力側とを開放するスイッチ手段とを備えた電圧比較回路装置において、前記増幅手段は、抵抗素子と、ＰＭＯＳとＮＭＯＳが直列に接続された相補型ＭＯＳゲート回路とを備え、相補型ＭＯＳゲート回路が電源端子間に挿入され、抵抗素子が相補型ＭＯＳゲート回路の出力端子と電源端子間に挿入されていることを特徴とする電圧比較回路装置。
【請求項２】
比較指令信号に応答して基準信号を入力する基準信号入力手段と、比較指令信号と異なるタイミングで発生するサンプリング指令信号に応答して比較対象信号を入力する信号入力手段と、基準信号入力手段からの基準信号と信号入力手段からの比較対象信号を受けて電荷を蓄積するサンプリング容量と、サンプリング容量に蓄積された電荷に従って基準信号と比較対象信号との偏差に応じた比較信号を増幅して出力する増幅手段と、サンプリング指令信号に応答して増幅手段の入力側と出力側とを短絡し、それ以外のときには増幅手段の入力側と出力側とを開放するスイッチ手段とを備えた電圧比較回路装置において、前記増幅手段は、動作モード信号によりオンとなりそれ以外のときにはオフとなるスイッチング素子と、抵抗素子と、ＰＭＯＳとＮＭＯＳが直列に接続された相補型ＭＯＳゲート回路とを備え、スイッチング素子と抵抗素子とが直列接続されて直列回路を構成し、この直列回路の両端が電源端子と相補型ＭＯＳゲート回路の出力端子間に挿入され、相補型ＭＯＳゲート回路が電源端子間に挿入されていることを特徴とする電圧比較回路装置。
【請求項３】
比較指令信号に応答して基準信号を入力する基準信号入力手段と、比較指令信号と異なるタイミングで発生するサンプリング指令信号に応答して比較対象信号を入力する信号入力手段と、基準信号入力手段からの基準信号と信号入力手段からの比較対象信号を受けて電荷を蓄積するサンプリング容量と、サンプリング容量に蓄積された電荷に従って基準信号と比較対象信号との偏差に応じた比較信号を増幅して出力する増幅手段と、サンプリング指令信号に応答して増幅手段の入力側と出力側とを短絡し、それ以外のときには増幅手段の入力側と出力側とを開放するスイッチ手段とを備えた電圧比較回路装置において、前記増幅手段は、動作モード信号に応答するデプレッション型ＭＯＳトランジスタと、ＰＭＯＳとＮＭＯＳが直列に接続された相補型ＭＯＳゲート回路とを備え、相補型ＭＯＳゲート回路が電源端子間に挿入され、デプレッション型ＭＯＳトランジスタが相補型ＭＯＳゲート回路の出力端子と電源端子間に挿入されていることを特徴とする電圧比較回路装置。
【請求項４】
サンプリング容量と増幅手段及びスイッチ手段をそれぞれ複数個備え、各サンプリング容量と各増幅手段がそれぞれ直列接続され、各スイッチ手段が各増幅手段に並列接続されていることを特徴とする請求項１、２、３のうちいずれか１項に記載の電圧比較回路装置。
【請求項５】
電源電圧を昇圧する電圧昇圧手段と、電圧昇圧手段により昇圧された電圧をサンプリング指令信号に応じたパルス信号に変換し、このパルス信号をサンプリング指令信号としてスイッチ手段へ出力するレベルシフト手段とを備えていることを特徴とする請求項１、２、３、４のうちいずれか１項に記載の電圧比較回路装置。
【請求項６】
比較対象からの比較対象信号と基準信号とを比較して比較結果を出力する電圧比較回路装置と、電圧比較回路装置へ比較指令信号を出力する比較指令信号出力手段と、電圧比較回路装置へサンプリング指令信号を出力するサンプリング指令信号出力手段と、電圧比較回路装置の比較結果をプログラムに従って処理する処理手段と、処理手段の処理に関するデータを記憶する記憶手段と、処理手段の処理結果を出力する出力手段とを備えたマイクロコンピュータにおいて、電圧比較回路装置は、請求項１、２、３、４、５のうちいずれか１項に記載のもので構成されていることを特徴とするマイクロコンピュータ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、電圧比較回路装置に係り、特に、シングルチップマイクロコンピュ−タ（以下、１チップマイコンという）等の半導体集積回路装置に内蔵される電圧比較回路として用いるに好適な電圧比較回路装置に関する。
【０００２】
【従来の技術】
従来、絶縁ゲ−ト型電界効果トランジスタ（以下ＭＯＳと略す）で構成されたチョッパ型電圧比較回路装置として特開平２−３１５２３号公報等に記載されるものがある。この装置は、サンプリング容量と、このサンプリング容量に直列接続された増幅ゲートと、相補型絶縁ゲ−ト型電界効果トランジスタ（以下ＣＭＯＳと略す）で構成され、且つ増幅ゲートに並列接続されて、サンプリングクロックに応じてオンオフされる第１のＣＭＯＳスイッチと、サンプリングクロックに応答して比較対象からの未知入力信号をサンプリング容量へ印加する第２のＣＭＯＳスイッチと、サンプリングクロックと交互に発生する比較クロックに応答して基準電圧をサンプリング容量へ印加する第３のＣＭＯＳスイッチとを備え、増幅ゲートから比較電圧と未知入力信号との偏差に応じた信号を比較結果として出力するように構成されている。この装置によれば、増幅ゲートがＰＭＯＳとＮＭＯＳとを備えたＣＭＯＳゲ−ト回路で構成されているので、電源電位と接地電位の間に流れる動作電流が少なく、低消費電力化が可能である。
【０００３】
【発明が解決しようとする課題】
しかし、従来の電圧比較回路装置では、以下に述べる理由で動作電圧が下がると利得が下がり、正常動作しなくなるという問題点がある。
【０００４】
即ち、ＣＭＯＳゲ−トを正常に動作させるためには、Ｖｔｈｎ，ＶｔｈｐをそれぞれＮＭＯＳ，ＰＭＯＳのしきい値電圧とすると、通常Ｖｃｃ＞Ｖｔｈｎ＋｜Ｖｔｈｐ｜の条件が必要である。動作電圧が低下した場合、ＭＯＳのゲ−ト、ソ−ス間の電圧が低下してＭＯＳの動作範囲がサブスレッショルド領域近くになり、ドレイン電流が著しく低下し利得が低下するため、増幅動作が困難になる。また、低電圧環境下で動作させるために、Ｖｔｈｎ，Ｖｔｈｐを小さくしても、それぞれ＋０．４、−０．４Ｖ程度が限界であり、それ以下ではＰＭＯＳ，ＮＭＯＳのオフ状態時における電流リ−クが発生しやすくなり、消費電流が増大するという問題点がある。
【０００５】
このような理由から、従来のＣＭＯＳゲートを増幅ゲートとして用いたのでは、この電圧比較回路を低電圧環境下で正常動作させることは困難である。
【０００６】
さらに、第１、第２、第３のＣＭＯＳスイッチを構成するＭＯＳのオン抵抗は、未知入力信号がＶｃｃ／２近辺のところで最大値となる。そして、オン抵抗の最大値はＭＯＳのソ−ス、ゲ−ト間の電圧すなわち電源電圧が減少すると、増加する傾向がある。このため、第１、第２のＣＭＯＳスイッチをオンにして、未知入力信号をサンプリング容量に充電するときに、電源電圧を低電圧にすると、オン抵抗が大きくなって充電時定数が長くなり、サンプリング容量の充電が不十分となってサンプリング容量に印加される電圧が低くなる。そのため、電圧比較回路装置としての精度が悪くなる。
【０００７】
このようなことから従来の回路では電源電圧が低い場合十分な精度を持った電圧比較回路装置を構成できない。
【０００８】
本発明の目的は、低電源電圧においても、基準信号と比較対象信号との差を安定した状態で検出することができる電圧比較回路装置及びこの装置を用いたマイクロコンピュータを提供することにある。
【０００９】
【課題を解決するための手段】
前記目的を達成するために、本発明は、比較指令信号に応答して基準信号を入力する基準信号入力手段と、比較指令信号と異なるタイミングで発生するサンプリング指令信号に応答して比較対象信号を入力する信号入力手段と、基準信号入力手段からの基準信号と信号入力手段からの比較対象信号を受けて電荷を蓄積するサンプリング容量と、サンプリング容量に蓄積された電荷に従って基準信号と比較対象信号との偏差に応じた比較信号を増幅して出力する増幅手段と、サンプリング指令信号に応答して増幅手段の入力側と出力側とを短絡し、それ以外のときには増幅手段の入力側と出力側とを開放するスイッチ手段とを備えた電圧比較回路装置において、前記増幅手段は、抵抗素子と、ＰＭＯＳとＮＭＯＳが直列に接続された相補型ＭＯＳゲート回路とを備え、相補型ＭＯＳゲート回路が電源端子間に挿入され、抵抗素子が相補型ＭＯＳゲート回路の出力端子と電源端子間に挿入されていることを特徴とする電圧比較回路装置
【００１０】
電圧比較回路装置を構成するに際して、増幅手段を以下の機能を備えたもので構成することができる。
【００１１】
（１）抵抗素子と、相補型ＭＯＳゲート回路とを備え、相補型ＭＯＳゲート回路が電源端子間に挿入され、抵抗素子が相補型ＭＯＳゲート回路の出力端子と電源端子間に挿入されているもの。
【００１２】
（２）動作モード信号によりオンとなりそれ以外のときにはオフとなるスイッチング素子と、抵抗素子と、ＭＯＳトランジスタとを備え、スイッチング素子と抵抗素子及びＭＯＳトランジスタが互いに直列接続されて直列回路を構成し、この直列回路の両端が電源端子間に挿入され、抵抗素子とＭＯＳトランジスタとの接続点が出力端子に接続されているもの。
【００１３】
（３）動作モード信号によりオンとなりそれ以外のときにはオフとなるスイッチング素子と、抵抗素子と、ＰＭＯＳとＮＭＯＳが直列に接続された相補型ＭＯＳゲート回路とを備え、スイッチング素子と抵抗素子とが直列接続されて直列回路を構成し、この直列回路の両端が電源端子と相補型ＭＯＳゲート回路の出力端子間に挿入され、相補型ＭＯＳゲート回路が電源端子間に挿入されているもの。
【００１４】
（４）動作モード信号に応答するデプレッション型ＭＯＳトランジスタと、エンハンスメント型ＭＯＳトランジスタとを備え、デプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタが直列接続されて電源端子間に挿入されているもの。
【００１５】
（５）動作モード信号に応答するデプレッション型ＭＯＳトランジスタと、ＰＭＯＳとＮＭＯＳが直列に接続された相補型ＭＯＳゲート回路とを備え、相補型ＭＯＳゲート回路が電源端子間に挿入され、デプレッション型ＭＯＳトランジスタが相補型ＭＯＳゲート回路の出力端子と電源端子間に挿入されているもの。
【００１６】
前記各電圧比較回路装置を構成するに際しては、サンプリング容量と増幅手段及びスイッチ手段をそれぞれ複数個備え、各サンプリング容量と各増幅手段がそれぞれ直列接続され、各スイッチ手段が各増幅手段に並列接続されているものを設けることが望ましい。
【００１７】
さらに、前記各電圧比較回路装置を構成するに際しては、電源電圧を昇圧する電圧昇圧手段と、電圧昇圧手段により昇圧された電圧をサンプリング指令信号に応じたパルス信号に変換し、このパルス信号をサンプリング指令信号としてスイッチ手段へ出力するレベルシフト手段とを備えていることが望ましい。
【００１８】
また、本発明は、前記各電圧比較回路装置を応用したものとして、比較対象からの比較対象信号と基準信号とを比較して比較結果を出力する電圧比較回路装置と、電圧比較回路装置へ比較指令信号を出力する比較指令信号出力手段と、電圧比較回路装置へサンプリング指令信号を出力するサンプリング指令信号出力手段と、電圧比較回路装置の比較結果をプログラムに従って処理する処理手段と、処理手段の処理に関するデータを記憶する記憶手段と、処理手段の処理結果を出力する出力手段とを備えたマイクロコンピュータを構成したものである。
【００１９】
【作用】
前記した手段によれば、増幅手段に抵抗負荷型を用いた場合、ＭＯＳトランジスタの入力信号のレベルがＭＯＳトランジスタのしきい値電圧を超えたときにＭＯＳトランジスタがオンになり、入力信号のレベルがＭＯＳトランジスタのしきい値電圧以下に低下すると、ＭＯＳトランジスタはオフになるが、このときは、抵抗素子、あるいはＭＯＳトランジスタを介して出力電流が流れるので、電源電圧が低電圧化されても、基準信号と比較対象信号との偏差に応じた比較結果を安定した状態で出力することができる。
【００２０】
また、増幅手段に、抵抗負荷相補型ＭＯＳゲート回路を用いた場合は、ＰＭＯＳとＮＭＯＳが直列に接続された相補型ＭＯＳゲート回路の入力信号のレベルが相補型ＭＯＳゲート回路のしきい値電圧を超えたときに一方のＭＯＳがオンになり、入力信号のレベルが相補型ＭＯＳゲート回路のしきい値電圧以下に低下すると、各ＭＯＳがオフとなるが、このときは、抵抗素子、あるいはＭＯＳトランジスタを介して出力電流が流れるので、電源電圧が低電圧化されても、基準信号と比較対象信号との偏差に応じた比較結果を安定した状態で出力することができる。
【００２１】
抵抗素子と直列にスイッチング素子を接続した場合、スイッチング素子の非導通時にＭＯＳトランジスタや相補型ＭＯＳゲート回路に電流が流れるのが阻止され、回路に流れる電流を最小限に抑え、低消費電力化が実現できる。
【００２２】
さらに、サンプリング指令信号として、電源電圧を昇圧して得られたパルス信号を用いると、スイッチ手段が高電圧で駆動され、スイッチ手段のオン抵抗を減少させ、低電圧下においてもサンプリング容量の充電時間を短縮することができ、基準信号と比較対象信号との偏差に応じた比較結果を精度良く出力できる。
【００２３】
上記作用により、低電源電圧において高精度、高速化動作が可能な電圧比較回路を実現できる。
【００２４】
【実施例】
以下、本発明の一実施例を図面に基づいて説明する。
【００２５】
図１は本発明の一実施例によるチョッパ型比較回路装置の構成図である。図１において、チョッパ型電圧比較回路装置は、電圧昇圧回路１０、レベルシフト回路１２、ＣＭＯＳスイッチ１４、１６、１８、２０、ＣＭＯＳインバータ２２、２４、ＣＭＯＳスイッチ２６、サンプリング容量２８、３２、３６、増幅ゲート回路３０、３４、３８を備えて構成されている。
【００２６】
電圧昇圧回路１０は電源電圧Ｖｃｃを昇圧する電源昇圧手段として構成されている。この電圧昇圧回路１０としては、通常のブリッジインバ−タ型、またはコッククロフトウオルトン型でよく、例えば、文献（ G.Novis and J.Bryant, Society of Automotive Engineers, 770005,  Eeb.1977),文献（J.F.Dickson,IEEE J. of Solid-State Circuits,Vol SC-11,pp.374-378,June 1976)に記載されているものを用いることができる。また、文献（ 1993,  IEEE  Custom Integrated Circuit Conf. pp25.4.1-25.4.4.)に示されているＭＯＳ昇圧回路を用いることもできる。
【００２７】
レベルシフト回路１２は、端子Ｔ１に印加されるサンプリングクロックφｓと電圧昇圧回路１０により昇圧された電圧とを受け、昇圧された電圧をサンプリングクロックφｓに応じたパルス信号に変換し、このパルス信号をサンプリング指令信号として端子Ｔ２を介して各ＣＭＯＳスイッチ１４、１６、１８、２０とＣＭＯＳインバータ２２へ出力するレベルシフト手段として構成されている。即ち、レベルシフト回路１２は、サンプリングクロックφｓが“Ｈ”のとき“Ｈ”（昇圧電圧）レベルのパルスを、“Ｌ”のとき“Ｌ”（接地電位）レベルのパルスを出力するようになっている。なお、このレベルシフト回路１２としては、通常のＣＭＯＳラッチ回路を用いることもできる。
【００２８】
ＣＭＯＳスイッチ１４、１６、１８、２０はＰＭＯＳ、ＮＭＯＳを備えており、各ＣＭＯＳスイッチ１４、１６、１８、２０と並列にＣＭＯＳインバータ２２が接続されている。各ＣＭＯＳスイッチ１４、１６、１８、２０はサンプリングクロックφｓが“Ｈ”のとき、“オン”（ＣＭＯＳインバータ２２の出力によりＮＭＯＳがオン）になり、サンプリングクロックφｓが“Ｌ”のときには、“オフ”になるように構成されている。ＣＭＯＳスイッチ１４は、端子Ｔ３に印加される比較対象信号Ｖｉｎをサンプリングクロックφｓに応答して入力する信号入力手段として構成されている。即ち、ＣＭＯＳスイッチ１４は、φｓが“Ｈ”になったときにのみ、比較対象信号Ｖｉｎを入力してサンプリング容量２８に印加するようになっている。
【００２９】
一方、ＣＭＯＳスイッチ１６、１８、２０は増幅ゲート回路３０、３４、３８にそれぞれ並列接続されており、ＣＭＯＳスイッチ１６、１８、２０は、φｓが“Ｈ”になったときにのみ増幅ゲート回路３０、３４、３８の入力側と出力側とを短絡し、それ以外のときには増幅ゲート回路３０、３４、３８の入力側と出力側とを開放するスイッチ手段を構成するようになっている。
【００３０】
ＣＭＯＳスイッチ２６はＰＭＯＳ、ＮＭＯＳを備えており、このＣＭＯＳスイッチ２６にはＣＭＯＳインバータ２４が並列に接続されている。ＣＭＯＳスイッチ２６は、端子Ｔ４に印加される比較指令信号としての比較クロックφｃ（サンプリングクロックφｓとノンオーバーラップの２相クロックを構成し、サンプリングクロックφｓとは異なるタイミングで発生するパルス）と端子Ｔ５に印加される基準信号としての基準電圧Ｖｒｅｆとを受け、比較クロックφｃのレベルが“Ｈ”となったときにのみ基準電圧Ｖｒｅｆをサンプリング容量２８に印加する基準信号発生手段として構成されている。
【００３１】
サンプリング容量２８、３２、３６はそれぞれ端子Ｔ６とＴ７間、端子Ｔ８とＴ９間、端子Ｔ１０とＴ１１間に挿入されており、サンプリング容量２８には、比較対象信号Ｖｉｎと基準電圧Ｖｒｅｆとが交互に印加される。このため、ＣＭＯＳスイッチ１４、１６がオンになって、２６サンプリング容量２８に比較対象信号Ｖｉｎが印加されたときには、サンプリング容量２８の容量をＣとすると、端子７には、増幅ゲート回路３０の入力側と出力側の電圧を等しくするような電圧、いわゆる論理的スレッショルド電圧Ｖｂが印加され、サンプリング容量２８には電荷Ｑ＝Ｃ（Ｖｂ−Ｖｉｎ）が充電される。
【００３２】
次に、ＣＭＯＳスイッチ１４、１６がオフに、ＣＭＯＳスイッチ２６がオンになると、端子Ｔ６に基準電圧Ｖｒｅｆが印加される。このとき、増幅ゲート回路３０の入力インピーダンスが非常に高いので、電荷Ｑはほとんど変化せず、端子Ｔ７の電圧も基準電圧Ｖｒｅｆ分昇圧される。但し、実際には、端子Ｔ７には、増幅ゲート回路３０の入力容量などの寄生容量が付くので、その分電圧は低下する。
【００３３】
サンプリング容量２８に、比較対象信号Ｖｉｎと基準電圧Ｖｒｅｆとが交互に印加されると、端子Ｔ７には、Ｖｂ＋Ｖｒｅｆ−Ｖｉｎなる電圧が印加される。そして、この電圧変動分Ｖｒｅｆ−Ｖｉｎが増幅ゲート回路（増幅率Ｇ）３０により増幅される。
【００３４】
増幅ゲート回路３０は増幅ゲート回路３４、３８と共に３段の増幅手段を構成しており、電圧変動分Ｖｒｅｆ−Ｖｉｎが各増幅ゲート回路（増幅率Ｇ）３０、３４、３８により増幅され、増幅された信号が比較結果として端子Ｔ１２から出力される。
【００３５】
増幅ゲート回路３０、３４、３８としては、例えば、図２の参考例に示すように、ＮＭＯＳトランジスタ４０と、抵抗素子４２とを備え、ＮＭＯＳトランジスタ４０と抵抗素子４２とを互いに直列接続して直列回路を構成し、この直列回路を電源端子間に挿入し、ＮＭＯＳトランジスタ４０と抵抗素子４２との接続点を出力端子に接続したもので構成することができる。この場合、ＮＭＯＳトランジスタ４０は入力信号のレベルがしきい値電圧（例えば、０．４Ｖ程度）を超えたときにオンになり、出力は接地電位付近まで下がる。また、入力信号のレベルがしきい値電圧以下のときにはＮＭＯＳトランジスタ４０はオフになり、出力は抵抗素子４２を介して電源電位まで上がる。即ち、電源電圧がＮＭＯＳトランジスタ４０のしきい値電圧付近でも十分なゲインが確保できる。このため、増幅ゲート回路３０、３４、３８として、ＮＭＯＳトランジスタ４０と、抵抗素子４２とを備えたもので構成した場合、電源電圧を０．４Ｖ以上に設定すればよく、ＣＭＯＳインバータを用いたときよりも、低電圧でも高利得を確保でき、安定に増幅動作を行うことができる。なお、増幅ゲート回路３０、３４、３８の全てをＮＭＯＳトランジスタ４０と、抵抗素子４２とを備えたもので構成する必要はなく、少なくとも、初段の増幅ゲート回路３０をＮＭＯＳトランジスタ４０と、抵抗素子４２とを備えたもので構成すれば、他の増幅ゲート回路３４、３８は、ＣＭＯＳインバータで構成することもできる。
【００３６】
次に、本実施例の作用を図３のタイムチャートに従って説明する。
【００３７】
まず、サンプリングクロックφｓが各ＣＭＯＳスイッチ１４、１６、１８、２０に印加され、サンプリングクロックφｓが“Ｈ”になると、各ＣＭＯＳスイッチ１４、１６、１８、２０が“オン”になり、端子Ｔ６に比較対象信号Ｖｉｎが印加される（サンプリング区間Ａ）。これにより、サンプリング容量２８には電荷Ｑ＝Ｃ（Ｖｂ−Ｖｉｎ）が充電される。
【００３８】
次に、サンプリングクロックφｓが“Ｌ”になり、比較クロックφｃのレベルが“Ｈ”となると、ＣＭＯＳスイッチ２６がオンになり、端子６に基準電圧Ｖｒｅｆが印加される（比較区間Ｂ）。このとき、増幅ゲート回路３０の入力インピーダンスが非常に高いので、電荷Ｑはほとんど変化せず、端子Ｔ７の電圧も基準電圧Ｖｒｅｆ分昇圧される。この結果、端子Ｔ７に、比較対象信号Ｖｉｎと基準電圧Ｖｒｅｆとが交互に印加されると、端子Ｔ７には、Ｖｂ＋Ｖｒｅｆ−Ｖｉｎなる電圧が印加される。そして、この電圧変動分Ｖｒｅｆ−Ｖｉｎが増幅ゲート回路３０、３４、３８により順次増幅される。この場合、ＮＭＯＳトランジスタ４０は入力信号のレベルがしきい値電圧（例えば、０．４Ｖ程度）を超えたときオンになり、出力は接地電位付近まで下がる。また、入力信号のレベルがしきい値電圧以下のときにはＮＭＯＳトランジスタ４０はオフになり、出力は抵抗素子４２を介して電源電位まで上がるので、電源電圧が低電圧化されても、電圧変動分Ｖｒｅｆ−Ｖｉｎを安定した状態で増幅することができる。さらに、ＣＭＯＳスイッチ１４、１６、１８、２０には電源電圧を昇圧したサンプリングクロックφｓが印加されているので、各ＣＭＯＳスイッチ１４、１６、１８、２０のオン抵抗を低減することができ、サンプリング容量２８、３２、３６の充電時間を短縮することができ、比較結果の精度を高めることができる。なお、従来のように、ＣＭＯＳインバータを用いたときには、破線で示すように、サンプリング容量の充電が不十分となり、電圧の低下に伴った精度が低下することになる。
【００３９】
このように、図１の実施例によれば、図２の参考例に示したように、増幅ゲート回路３０、３４、３８として、ＮＭＯＳトランジスタ４０と、抵抗素子４２とを備えたもので構成したので、増幅ゲート回路３０、３４、３８の駆動電圧がＮＭＯＳトランジスタ４０のしきい値電圧Ｖｔｈｎだけで決まり、電源電圧Ｖｃｃを０．４Ｖ以上に設定すればよく、ＣＭＯＳインバータを用いたときよりも、低電圧でも高利得を確保でき、安定に増幅動作を行うことができる。
【００４０】
次に、図４に増幅ゲート回路３０、３４、３８を相補型ＭＯＳゲート回路４４と、抵抗素子４２とを備えたもので構成したときの実施例を示す。
【００４１】
本実施例において、相補型ＭＯＳゲート回路４４は相補型ＭＯＳゲート回路４４のＮＭＯＳトランジスタ４０は入力信号のレベルがしきい値電圧（例えば、０．４Ｖ程度）を超えたときにオンになり、出力は接地電位まで下がる。また、入力信号のレベルがしきい値電圧以下に低下のときにはＮＭＯＳトランジスタ４０はオフになり、出力は抵抗素子４２を介して電源電位まで上がるので、電源電圧が低電圧化されても、電圧変動分Ｖｒｅｆ−Ｖｉｎを安定した状態で精度良く増幅することができる。このため、本実施例においれも、電源電圧Ｖｃｃを０．４Ｖ以上に設定すればよく、ＣＭＯＳインバータを用いたときよりも、低電圧でも高利得を確保でき、安定に増幅動作を行うことができる。さらに、前記第１実施例では、消費電流低減のためには、抵抗素子４２の抵抗値を大きく設定する必要があり、このようにすると、動作速度が低下する。しかし、本実施例では、折衷構造により、速度アップと消費電流低減の両立をはかることができる。
【００４２】
次に、図５に増幅ゲート回路３０、３４、３８をＮＭＯＳトランジスタ４０と、抵抗素子４２と、ＰＭＯＳトランジスタ４６とを備えたもので構成し、ＮＭＯＳトランジスタ４０と、抵抗素子４２と、ＰＭＯＳトランジスタ４６とを互いに直列接続したときの参考例を示す。
【００４３】
本参考例において、ＰＭＯＳトランジスタ４６は動作モード信号に応答してオン（ＮＭＯＳトランジスタ４０がオフとなるときにオン）となり、それ以外のときにはオフなるように構成されている。そして、ＮＭＯＳトランジスタ４０は入力信号のレベルがしきい値電圧（例えば、０．４Ｖ程度）を超えたときにオンになり、出力は接地電位まで下がる。また、入力信号のレベルがしきい値電圧以下に低下のときにはＮＭＯＳトランジスタ４０はオフになり、出力は抵抗素子４２を介して電源電位まで上がるので、電源電圧が低電圧化されても、電圧変動分Ｖｒｅｆ−Ｖｉｎを精度良く増幅することができる。このため、本参考例においても、電源電圧Ｖｃｃを０．４Ｖ以上に設定すればよく、ＣＭＯＳインバータを用いたときよりも、低電圧でも高利得を確保でき、安定に増幅動作を行うことができる。さらに、ＰＭＯＳトランジスタ４６の非道通時にはＮＭＯＳトランジスタ４０には電流が流れないので、消費電力を低減することができる。
【００４４】
次に、図６に増幅ゲート回路３０、３４、３８を相補型ＭＯＳゲート回路４４と、抵抗素子４２と、ＰＭＯＳトランジスタ４６とを備えたもので構成し、相補型ＭＯＳゲート回路４４を電源端子間に挿入し、抵抗素子４２と、ＰＭＯＳトランジスタ４６とを互いに直列接続して直列回路を構成し、この直列回路を電源端子と相補型ＭＯＳゲート回路４４の出力端子間に挿入したときの実施例を示す。
【００４５】
本実施例においては、抵抗素子４２と、ＰＭＯＳトランジスタ４６とを互いに直列接続して直列回路を構成し、ＰＭＯＳトランジスタ４６が動作モード信号に応答してオンとなり、それ以外のときにはオフなるように構成した他は、図４の実施例と同様であるので、具体的な動作についての説明は省略する。
【００４６】
本実施例においても、電源電圧Ｖｃｃを０．４Ｖ以上に設定すればよく、ＣＭＯＳインバータを用いたときよりも、低電圧でも高利得を確保でき、安定に増幅動作を行うことができる。
【００４７】
次に、図７に増幅ゲート回路３０、３４、３８をＮＭＯＳトランジスタ４０と、デプレッション型ＰＭＯＳトランジスタ４８とを備えたもので構成し、ＮＭＯＳトランジスタ４０と、ＰＭＯＳトランジスタ４８とを互いに直列接続したときの他の参考例を示す。
【００４８】
本参考例においては、前記各実施例では、ＭＯＳトランジスタとしてエンハンスメント型の用いたのに対して、デプレッション型ＰＭＯＳトランジスタ４８を用い、図５に示す抵抗素子４２とＰＭＯＳトランジスタ４６とをＰＭＯＳトランジスタ４８で一体化したものであり、ＰＭＯＳトランジスタ４８が動作モード信号に応答してオンとなり、それ以外のときにはオフなるように構成され、オフのときにもＰＭＯＳトランジスタ４８には微小電流が流れるようになっている他は、図５の参考例と同様であるので、具体的動作についての説明は省略する。
【００４９】
本参考例においても、電源電圧Ｖｃｃを０．４Ｖ以上に設定すればよく、ＣＭＯＳインバータを用いたときよりも、低電圧でも高利得を確保でき、安定に増幅動作を行うことができる。さらに、本参考例においては、図５の参考例よりも、ＩＣ内の占有面積を小さくすることができる。
【００５０】
次に、図８に増幅ゲート回路３０、３４、３８を相補型ＭＯＳゲート回路４４と、デプレッション型ＰＭＯＳトランジスタ４８とを備えたもので構成し、相補型ＭＯＳゲート回路４４を電源端子間に挿入し、ＰＭＯＳトランジスタ４８を電源端子と相補型ＭＯＳゲート回路４４の出力端子間に挿入したときの実施例を示す。
【００５１】
本実施例においては、図６に示す抵抗素子４２とＰＭＯＳトランジスタ４６とをＰＭＯＳトランジスタ４８で一体化したものであり、ＰＭＯＳトランジスタ４８が動作モード信号に応答してオンとなり、それ以外のときにはオフなるように構成され、オフのときにもＰＭＯＳトランジスタ４８には微小電流が流れるようになっている他は、図６の実施例と同様であるので、具体的動作についての説明は省略する。
【００５２】
本実施例においても、電源電圧Ｖｃｃを０．４Ｖ以上に設定すればよく、ＣＭＯＳインバータを用いたときよりも、低電圧でも高利得を確保でき、安定に増幅動作を行うことができる。さらに、本実施例においては、図６の実施例よりも、ＩＣ内の占有面積を小さくすることができる。
【００５３】
また、前記各実施例において、電源電圧として、比較的高い電圧、例えば、電源電圧を２〜３Ｖ程度に設定した場合、電圧昇圧回路１０、レベルシフト回路１２を用いなくても良い。すなわち、動作電圧が２〜３Ｖあれば、ＣＭＯＳ１４、１６、１８、２０のオン抵抗を十分に減少させることができ、しかも、増幅ゲート回路３０、３４、３８が３段構成となっており、ＣＭＯＳインバータより増幅率が高いためである。
【００５４】
次に、第９図に前記実施例の電圧比較回路装置を１チップマイコンに適用したときの実施例を示す。
【００５５】
１チップマイコン５０は、例えば１．５Ｖのマンガン乾電池からなる電池５２で駆動され、携帯音響機器のモ−タなど周辺を制御するものとして、ＣＰＵ５４、データメモリ５６、プログラムメモリ５８、Ｉ／Ｏポート６０、コンパレータ６２、基準電圧発生回路６４を備えて構成されており、電圧比較回路６２と基準電圧発生回路６４により低電圧検出回路装置が構成されている。
【００５６】
１チップマイコン５０は内部デ−タバス６６を有し、そのデ−タバス６６にはＣＰＵ（中央演算装置）５４、プログラム格納用ＲＯＭ等で構成されるプログラムメモリ５８、デ−タ格納用のデ−タメモリ５６、及び入出力信号線６８を介して周辺機器とのインタ−フェイスを行うＩ／Ｏポ−ト（入出力ポ−ト）６０等が接続されている。ＣＰＵ５４は、電圧比較回路６２と基準電圧発生回路６４へサンプリングクロック、比較クロックを出力すると共に電圧比較回路６２からの信号を処理するようになっている。即ち、ＣＰＵ５４は、比較指令信号出力手段、サンプリング指令信号出力手段、処理手段を構成し、メモリ５６、５８が記憶手段を構成し、Ｉ／Ｏポ−ト（入出力ポ−ト）６０が出力手段を構成するようになっている。
【００５７】
電圧比較回路６２は、電池５２の電圧を比較対象信号として受け、電池５２の電圧と基準電圧発生回路６４の基準電圧Ｖｒｅｆとを比較し、この比較結果をＣＰＵ５４へ出力するようになっている。そして、本実施例においては、電圧比較回路装置として、前記実施例のものを用いているので、電池５２の消耗によって電池５２の電圧が低下してもコンパレ−タ６２は正常動作し、電池５２の電圧と基準電圧Ｖｒｅｆとの比較動作を行うことができる。一方、電池５２の電圧が基準電圧より低くなってきた場合、マイコン５０の内部ロジックをリセットするようになっている。このリセットにより、電池５２の電圧が低下したことが、Ｉ／Ｏポ−ト６０を介して外部周辺装置に知らされる。マイコン５０が正常動作しなくなる場合、電池５２の消耗によるものか、マイコン５０の故障によるものかを知らせる必要があるが、本実施例のような機能を備えることにより、使用者に電池５２の消耗による電圧低下を知らせることができ、マイコン５０の信頼性が向上し、また、ユ−ザ−の使い勝手が良くなる。
【００５８】
また、コンパレ−タ６２の低電圧動作により、電池５２の容量が従来と同じであっても、マイコン５０の動作時間を従来と比べて延ばすことができる。
【００５９】
【発明の効果】
以上説明したように、本発明によれば、増幅手段の増幅素子を相補型ＭＯＳで構成し、この相補型ＭＯＳの負荷として、抵抗素子あるいは抵抗素子の特性を示す素子を用いたので、安定に増幅動作を行うことができ、電源電圧が低い場合でも基準信号と比較対象信号との差を安定した状態で検出することができる。
【００６０】
また、抵抗素子と直列にスイッチング素子を接続したため、比較動作停止時に、増幅手段に流れる動作電流を阻止できるので、回路の消費電力を低減することが可能になる。
【００６１】
さらに、スイッチ手段に電源電圧を昇圧した信号を印加するようにしたため、スイッチ手段のオン抵抗が低減し、サンプリング容量の充電時間を短縮することができ、電源電圧が低い場合でも基準信号と比較対象信号との差を精度良く検出することができる。
【００６２】
また、本発明によれば、電圧比較回路装置をマイクロコンピュータに搭載したときには、マイクロコンピュータの電圧比較動作を、低電圧の環境下でも高精度、且つ高速に実行することができる。
【図面の簡単な説明】
【図１】  本発明の一実施例を示す電圧比較回路装置の回路構成図である。
【図２】  増幅ゲート回路の参考例を示す回路図である。
【図３】  本発明の電圧比較回路装置の動作を説明するためのタイムチャ−トである。
【図４】  増幅ゲート回路の実施例を示す回路図である。
【図５】  増幅ゲート回路の他の参考例を示す回路図である。
【図６】  増幅ゲート回路の他の実施例を示す回路図である。
【図７】  増幅ゲート回路の他の参考例を示す回路図である。
【図８】  増幅ゲート回路の他の実施例を示す回路図である。
【図９】  本発明の電圧比較回路装置を１チップマイコンに適用したときの回路構成図である。
【符号の説明】
１０  電圧昇圧回路、
１２  レベルシフト回路、
１４、１６、１８、２０、２６  ＣＭＯＳスイッチ、
２２、２４  ＣＭＯＳインバータ、
２８、３２、３６  サンプリング容量、
３０、３４、３８  増幅ゲート回路、
４０  ＮＭＯＳトランジスタ、
４２  抵抗素子、
４４  相補型ＭＯＳゲート回路、
４６、４８  ＰＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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