(57)【特許請求の範囲】
【請求項１】
下地上に第１の配線層を形成する工程と、
前記第１の配線層が設けられた下地上に、互いに隣接する配線間に凹部が形成され、前記第１の配線層上には凸部が形成されるように、ライナー絶縁膜を形成する工程と、
前記ライナー絶縁膜上に、該ライナー絶縁膜及び後に形成されるキャップ絶縁膜よりも低い誘電率を有する絶縁性材料を被覆する工程と、
前記絶縁性材料の表面を、前記凸部を露出させ、かつ前記凹部には該絶縁性材料を残して平坦化することで、埋込み絶縁膜を形成する工程と、
前記凹部に形成されている前記埋込み絶縁膜の厚さを、異方性エッチングにより、該凹部の深さよりも薄くする工程と、
露出している前記ライナー絶縁膜及び前記埋込み絶縁膜を被覆するキャップ絶縁膜を形成する工程と、
前記キャップ絶縁膜の表面を、前記凸部を露出させ、前記埋込み絶縁膜を覆うように平坦化する工程と、
前記ライナー絶縁膜に、前記第１の配線層に至るヴィアホールを形成して、該ヴィアホール内部を埋込みヴィアにより埋め込む工程と、
前記埋込みヴィアを介して、前記第１の配線層に電気的に接続される第２の配線層を形成する工程と
を含むことを特徴とする多層配線構造部の製造方法。
【請求項２】
請求項１に記載の多層配線構造部の製造方法において、前記絶縁性材料は、誘電率が２．０〜３．３の範囲の絶縁性材料であることを特徴とする多層配線構造部の製造方法。
【請求項３】
請求項２に記載の多層配線構造部の製造方法において、前記絶縁性材料が、フッ素を含有する材料であることを特徴とする多層配線構造部の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、多層配線構造部に関するものであり、特に半導体デバイスに使用して好適な多層配線構造部に関するものである。
【０００２】
【従来の技術】
図７に、上層配線と下層配線とがヴィアホール（Ｖｉａ  Ｈｏｌｅ）に埋め込まれた埋込みヴィアを介して電気的に接続されている多層配線構造の従来の一般的な構造例を模式的に示した概略的な断面図を示す。
【０００３】
図７によれば、下地１１１上に第１の配線１1２が設けられ、この第１の配線（層）１１２を覆うように層間絶縁膜１２０が設けられている。層間絶縁膜１２０は、下地１１１及び第１の配線１１２上に設けられているライナー絶縁膜１２２と、このライナー絶縁膜１２２上であって、第１の配線１１２同士の間隙に積層されている埋込み絶縁膜１２４と、この埋込み絶縁膜１２４及びライナー絶縁膜１２２上にさらに積層されているキャップ絶縁膜１２６とから構成されている。
【０００４】
層間絶縁膜１２０上には第２の配線（層）１１４が形成されている。また、層間絶縁膜１２０にはヴィアホールが形成されており、このヴィアホールを埋め込んでいる埋込みヴィア１１７を介して、第１の配線１１２と第２の配線１１４とが電気的に接続されている。
【０００５】
【発明が解決しようとする課題】
上述した従来の多層配線構造部では、特に埋込み絶縁膜に誘電率が４．０〜５．４の範囲の大きな値の材料が使用されていることから、上層配線と下層配線との間の配線間容量が増大してしまう。そして、この配線容量の増大が、結果として、この多層配線構造部が適用されているデバイスの動作速度に遅延等を引き起こしたり、さらにはデバイスの消費電力や信頼性に対して悪影響を与える大きな要因となっている。
【０００６】
また、製造プロセスルールの微細化による高集積化により、同一配線層内の隣接する配線同士の配線間容量（フリンジング容量）が増大してしまう。そして、この配線間容量の増大が上述と同様の悪影響を与える大きな要因となっている。
【０００７】
従って、同一配線層間及び多層配線層間における配線間容量を低減することが可能となる構造を有する多層配線構造部の出現が望まれていた。
【０００８】
【課題を解決するための手段】
この発明の多層配線構造部の製造方法は、下地上に第１の配線層を形成する工程と、第１の配線層が設けられた下地上に、互いに隣接する配線間に凹部が形成され、第１の配線層上には凸部が形成されるように、ライナー絶縁膜を形成する工程と、ライナー絶縁膜上に、ライナー絶縁膜及び後に形成されるキャップ絶縁膜よりも低い誘電率を有する絶縁性材料を被覆する工程と、絶縁性材料の表面を、凸部を露出させ、かつ凹部には絶縁性材料を残して平坦化することで、埋込み絶縁膜を形成する工程と、凹部に形成されている埋込み絶縁膜の厚さを、異方性エッチングにより、凹部の深さよりも薄くする工程と、露出しているライナー絶縁膜及び埋込み絶縁膜を被覆するキャップ絶縁膜を形成する工程と、キャップ絶縁膜の表面を、凸部を露出させ、埋込み絶縁膜を覆うように平坦化する工程と、ライナー絶縁膜に、第１の配線層に至るヴィアホールを形成して、ヴィアホール内部を埋込みヴィアにより埋め込む工程と、埋込みヴィアを介して、第１の配線層に電気的に接続される第２の配線層を形成する工程とを含む。
【００１０】
この発明の多層配線構造部の製造方法によれば、多層配線層間において、層間絶縁膜内に層間絶縁膜を構成する他の膜と比較して、誘電率の値が低い埋込み絶縁膜を設けてあるので、異なる配線層間における配線間容量を低減することができ、また、埋込み絶縁膜は、層間絶縁膜の内部に同一配線層の隣接する複数の配線同士の間に埋め込む構成としてあるので、同一配線層内で隣接する複数の配線同士の間に発生する配線間容量（フリンジング容量）を低減させることができる多層配線構造部の製造を効率的かつ容易に行うことができる。
【００１１】
【発明の実施の形態】
以下、図を参照してこの発明の実施の形態につき説明する。なお、各図は発明を理解できる程度に各構成成分の形状、大きさおよび配置関係を概略的に示してあるに過ぎず、したがってこの発明を図示例に限定するものではない。また、各図において、同一の構成要素には同一の番号を付し、その説明を省略する場合もあることを理解されたい。なお、以下の説明においては、多層配線構造部を半導体デバイスに適用した例につき説明する。
【００１２】
＜第１の実施の形態＞
第１の実施の形態の半導体デバイスにつき、図１を参照して説明する。図１は、この実施の形態の半導体デバイスを模式的に示した概略的な断面図である。
【００１３】
この発明の半導体デバイスは、多層配線構造部１０を含んでいる。この多層配線構造部１０によれば、下地１１上に、第１の配線（層）１２が設けられている。この第１の配線層は、複数の配線を含んで同一層に設けられている。
【００１４】
この発明でいう下地１１は、例えばシリコン基板に設けられた素子領域、この素子領域とその上部に設けられる第１の配線層とを絶縁するためのフィールド絶縁膜、この素子領域と第１の配線とを接続するためのコンタクトホール及び埋込みコンタクト等の構造を含むことが想定されているが、これに限定されず、例えばフレキシブルな基板等であってもよい。これらについてはこの発明の要旨ではないので図示及びその説明は省略する。
【００１５】
第１の配線（層）１２が設けられている下地１１上には、層間絶縁膜２０が設けられている。この層間絶縁膜２０上には第２の配線（層）１４が設けられている。
【００１６】
層間絶縁膜２０は、ライナー絶縁膜２２と、埋込み絶縁膜２４と、キャップ絶縁膜２６とを具えている。ライナー絶縁膜２２は、下地１１上に複数の配線が設けられているので、その表面は凹凸面となっている。すなわち、ライナー絶縁膜２２は、互いに隣接する第１の配線層間に凹部を有するように、下地１１と、この下地１１上に設けられている第１の配線１２とを被覆している。従って、第１の配線層１２の上側に位置するライナー絶縁膜２２の部分が凸部２２ａとなり、及び隣接してパターニングされている配線同士間のライナー絶縁膜２２の部分が凹部２２ｂとなっている。埋込み絶縁膜２４はこの凹部２２ｂに設けられている。キャップ絶縁膜２６は、埋込み絶縁膜２４を被覆している。
【００１７】
このとき、好ましくは、凹部２２ｂに設けられている埋込み絶縁膜２４の厚さを、凹部の深さよりも薄くするのがよい。
【００１８】
このようにすれば、埋め込み絶縁膜の層間絶縁膜２０内での埋め込みがより確実になる。
【００１９】
第１の配線（層）１２及び第２の配線（層）１４は、導電性の材料により形成されている。この材料は特に限定されないが、好ましくは、例えば金、アルミニウム又は銅等の金属により構成するのがよい。
【００２０】
また、層間絶縁膜２０を構成するライナー絶縁膜２２及びキャップ絶縁膜２６の材料についても、特に限定されず、この発明の目的を損なわない範囲で従来使用されている材料を適宜選択することができる。具体的には、ライナー絶縁膜２２としては被覆性の良好な絶縁性材料を選択し、キャップ絶縁膜としては埋込み性の良好な絶縁性材料を選択するのがよい。このとき、ライナー絶縁膜２２及びキャップ絶縁膜２６の材料は、例えば同一の材料を選択してもよい。具体的には、例えばＰ−ＴＥＯＳ膜とするのがよい。
【００２１】
埋込み絶縁膜２４を形成する絶縁性材料は、従来の埋込み絶縁膜に使用されている絶縁性材料と比較して、また、周囲のライナー絶縁膜２２及びキャップ絶縁膜２６と比較して、誘電率が低い絶縁性材料が適用される。この絶縁性材料の誘電率は、低いほど好適であるが、埋込み絶縁膜２４を、絶縁性材料の入手性等を考慮して、好ましくは、例えば２．０〜３．３の範囲の絶縁性材料で構成するのがよい。
【００２２】
具体的には好適な絶縁性材料として、例えばフッ素を含有する絶縁性材料（ＦＳＧ）及びボラジン−ケイ素ポリマー等が挙げられる。より好ましくは、フッ素を含有する絶縁性材料（ＦＳＧ）とするのがよい。
【００２３】
ＦＳＧは、被膜性と埋め込み性の両方の性質に優れており、堆積膜厚を薄く設定することができる。従って、この工程の処理時間を短縮することができる。
【００２４】
層間絶縁膜２０には、ヴィアホール１６が設けられている。このヴィアホール１６内には、第１の配線（層）１２と第２の配線（層）１４とを電気的に接続する埋込みヴィア１７が設けられている。埋込みヴィア１７の材料は、好ましくは、タングステン（Ｗ）とするのがよい。
【００２５】
次に、この発明の第１の実施の形態の半導体デバイスの製造方法につき、図２及び図３を参照して説明する。
【００２６】
図２（Ａ）〜（Ｄ）及び図３（Ａ）〜（Ｃ）は、それぞれ第１の実施の形態の半導体デバイス（多層配線構造部）の製造工程を説明するための図（１）及び（２）である。なお、各図は、製造段階で得られた構造体を断面の切り口でそれぞれ示してある。
【００２７】
この発明の第１の実施の形態の半導体デバイス（多層配線構造部）の製造方法によれば、まず、下地１１上に第１の配線１２を形成する。
【００２８】
この第１の配線１２を、ライナー絶縁膜２２により被覆するように、下地１１の上側に設ける（図２（Ａ））。このとき第１の配線（層）１２が存在している部分が盛り上がって凸部２２ａが形成される。また、第１の配線１２が存在しない部分には、下地１１に沿っている凹部２２ｂが形成される。このように、第１の配線（層）１２を含む下地１１上に形成されるライナー絶縁膜２２の上面が凹凸面となるように形成する。
【００２９】
さらにライナー絶縁膜２２を、第１の予備層２３で被覆する（図２（Ｂ））。
【００３０】
この第１の予備層２３は、埋込み絶縁膜２４（図２（Ｄ）参照）を形成するための絶縁性材料層であり、その上面は平坦面とするのが好適である。この第１の予備層２３の誘電率は、ライナー絶縁膜２２及び後に形成されるキャップ絶縁膜２６の誘電率よりも低く設定してある。第１の予備層２３の絶縁性材料としては、好ましくは、誘電率が２．０〜３．３の範囲の材料とするのがよい。
【００３１】
これらの工程は、従来から適用されている半導体デバイスの製造プロセスルールに準じて、従来の製造工程、例えばフォトリソグラフィ技術、成膜技術等により行うことができる。これらについては、この発明の要旨ではないので詳細な説明は省略する（以下の説明においても同様）。
【００３２】
次いで、この埋込み絶縁膜２４用の第１の予備層２３の上側表面全面からこの予備層２３の一部分を、ライナー絶縁膜２２の凸部２２ａの上面に達するまで露出させると共に、ライナー絶縁膜２２の凹部２２ｂに第１の予備層２３の残部２３’が残るようにして凸部２２ｂの上面と残部２３’の上面とが連続した平面となるように、平坦化する（図２（Ｃ））。
【００３３】
この平坦化工程は、周知の通り、例えば化学機械研磨（ＣＭＰ）法やエッチバック法により行うことができる。
【００３４】
さらに、ライナー絶縁膜２２の凹部２２ｂに残してある第１の予備層２３の残部２３’の厚さを、異方性エッチングにより、好ましくは凹部２２ｂの深さよりも薄くして埋込み絶縁膜２４を形成する（図２（Ｄ））。
【００３５】
この工程の目的は、層間絶縁膜２０内において、形成される埋込み絶縁膜２４を、ライナー絶縁膜２２と、後に埋込み絶縁膜２４の上に形成されるキャップ絶縁膜２６とにより、埋め込むことにある。例えば、上述したように埋込み絶縁膜２４が、好適であるフッ素を含む絶縁性材料により構成されている場合には、このフッ素が漏出して、第１の配線１２及び／又は第２の配線１４を構成する金属を腐食して、動作不良を引き起こす恐れが生じる。従って、このような場合には、埋込み絶縁膜２４は層間絶縁膜２０内に埋め込むため、後に形成されるキャップ絶縁膜２６を厚めに設けることが可能となるように、埋込み絶縁膜２４の層を予め薄くしておくのがよい。
【００３６】
具体的な異方性エッチングの程度、すなわちエッチング後の埋込み絶縁膜２４の厚さは、この発明の目的を損なわない範囲で適宜設定することができる。例えば上述の例でいうフッ素等の腐食因子の漏出を防止し、かつより低い誘電率の絶縁性材料を適用することにより得られる効果を損なわない程度にその厚さを薄くするのがよい。
【００３７】
次いで、露出しているライナー絶縁膜２２と埋込み絶縁膜２４とをキャップ絶縁膜２６形成用の第２の予備層２５で被覆する（図３（Ａ））。このとき、第２の予備層２５の上面を平坦面とするのが好適である。また、キャップ絶縁膜２６の誘電率は、埋込み絶縁膜２４、すなわち第１の予備層２３の誘電率よりも高く設定しておく。
【００３８】
次いで、第２の予備層２５を、その上面側から凸部２２ａの上面が露出するまで削って平坦化する（図３（Ｂ））。この工程も例えば周知の化学機械研磨（ＣＭＰ）法やエッチバック法により行うことができる。この第２の予備層２５の上面側の部分のエッチング除去による残存部分がキャップ絶縁膜２６となる。
【００３９】
上述のように形成された層間絶縁膜２０の第１の配線１２上の部分に、第１の配線（層）１２に至るヴィアホール１６を形成する。そしてこのヴィアホール１６内部を埋込みヴィア１７により埋め込む。
【００４０】
次に、埋込みヴィア１７を介して、第１の配線（層）１２に電気的に接続される第２の配線（層）１４を形成する（図３（Ｃ））。
【００４１】
上述のように、第１の実施の形態では、第１の配線１２及び第２の配線１４の２層の配線を具えた半導体デバイスの構成及び製造方法の例を説明した。
【００４２】
ここで、例えば２層より多く積層されている多層配線を具えた半導体デバイスを形成する場合には、第２の配線１４を設ける工程の後に、上述したライナー絶縁膜２２を形成する工程と同様な工程に戻って、さらなる配線（層）を設ける工程までを行えばよい。図２（Ａ）〜図３（Ｃ）で説明したこれら一連の工程と同様な工程を繰り返すことにより、さらなる多層の配線構造部を具えた半導体デバイスを製造することができる。
【００４３】
第１の実施の形態の多層配線構造部の構成によれば、層間絶縁膜内に周囲の絶縁膜よりも誘電率の低い埋込み絶縁膜を設けてあるので、上層と下層との配線層間における配線間容量を低減することができる。
【００４４】
埋込み絶縁膜は、層間絶縁膜の内部に同一配線層の隣接する複数の配線間に埋め込む構成としてあるので、同一配線層内で隣接する複数の配線同士の間に発生する配線間容量（フリンジング容量）を低減させることができる。従って、特に多層の配線構造部を具えた半導体デバイスの動作を安定させ、かつ高速化することができる。
【００４５】
さらに、例えばフッ素等の腐食性の絶縁性材料を使用した場合でも、このような絶縁性材料を層間絶縁膜の内部に封止することが可能な構成としてあるので、半導体デバイスの動作不良を防止することができる。
【００４６】
また、第１の実施の形態の製造方法によれば、この実施の形態の多層配線構造部の製造を効率的、かつ容易に行うことが可能となる。
【００４７】
＜参考例＞
参考例の半導体デバイスにつき、図４を参照して、説明する。図４は参考例の半導体デバイスを模式的に示した概略的な断面図である。
【００４８】
この半導体デバイスも、第１の実施の形態と同様に多層配線構造部１０を含んでいる。この多層配線構造部１０によれば、下地１１上に、複数の配線を含む第１の配線（層）１２が設けられている。この第１の配線１２上には層間絶縁膜２０が設けられていて、さらにその上層には、第２の配線（層）１４が設けられている。
【００４９】
層間絶縁膜２０は、下地１１上に設けられている複数の第１の配線層１２を、第１の実施の形態と同様に、凹部２２ａと凸部２２ｂとを有するように、被覆しているライナー絶縁膜２２と、このライナー絶縁膜２２上に設けられている埋込み絶縁膜２４と、この埋込み絶縁膜２４を被覆しているキャップ絶縁膜２６とを含んでいる。
【００５０】
さらにキャップ絶縁膜２６から第１の配線層１２に至るように、ライナー絶縁膜２２、埋込み絶縁膜２４及びキャップ絶縁膜２６に穿設されているヴィアホール１６と、このヴィアホール１６の側壁部１６ａを被覆しているサイドウォール１８と、このサイドウォール１８に被覆されているヴィアホール１６を埋め込む埋込みヴィア１７とを具えている。
【００５１】
この埋込みヴィア１７に接続されるように、キャップ絶縁膜２６上に第２の配線層１４が設けられている。
【００５２】
第１の配線（層）１２及び第２の配線（層）１４は、導電性の材料により形成されている。この材料は特に限定されないが、好ましくは、例えば金、アルミニウム又は銅等の金属により構成するのがよい。
【００５３】
また、層間絶縁膜２０を構成するライナー絶縁膜２２及びキャップ絶縁膜２６の材料については、第１の実施の形態で既に説明したとおり、特に限定されず、この発明の目的を損なわない範囲で適宜選択することができる。このとき、ライナー絶縁膜２２及びキャップ絶縁膜２６の材料は、例えば同一の材料を選択してもよい。
【００５４】
埋込み絶縁膜２４を形成する材料は、第１の実施の形態と同様に、従来使用されている絶縁性材料と比較して、また、周囲のライナー絶縁膜２２及びキャップ絶縁膜２６と比較して、誘電率が低い絶縁性材料が適用される。この絶縁性材料の誘電率は低いほど好適であるが、好ましくは、埋込み絶縁膜２４を、材料の入手性等を考慮して、例えば２．０〜３．３の範囲の絶縁性材料から構成するのがよい。
【００５５】
具体的には、好適な絶縁性材料として、例えばフッ素を含有する絶縁性材料（ＦＳＧ）及びボラジン−ケイ素ポリマー等が挙げられる。より好ましくは、フッ素を含有する絶縁性材料（ＦＳＧ）とするのがよい。
【００５６】
サイドウォール１８は、埋込み絶縁膜２４よりも誘電率が高い材料により形成してある。
【００５７】
このサイドウォール１８に囲まれた内側の空間、すなわちサイドウォール１８が設けられたヴィアホール１６内には、第１の配線（層）１２と第２の配線（層）１４とを電気的に接続する埋込みヴィア１７が設けられている。この埋込みヴィア１７の材料は、好ましくは、タングステン（Ｗ）とするのがよい。
【００５８】
次に、参考例の半導体デバイスの製造方法につき、図５及び図６を参照して説明する。
【００５９】
図５（Ａ）〜（Ｃ）及び図６（Ａ）〜（Ｃ）は、それぞれ参考例の半導体デバイス（多層配線構造部）の製造工程を説明するための図（１）及び（２）である。なお、各図は、製造段階で得られた構造体を断面の切り口でそれぞれ示してある。
【００６０】
この半導体デバイスの製造方法によれば、まず、下地１１上に第１の配線１２を形成する。この第１の配線層１２が設けられている下地１１上に、互いに隣接する複数の第１の配線間に凹部が形成され、第１の配線層１２には凸部が形成されるように、ライナー絶縁膜２２を形成する（図５（Ａ））。
【００６１】
次いで、形成されたライナー絶縁膜２２上に、埋込み絶縁膜２４を設ける。さらに埋込み絶縁膜２４上面部の平坦化を、例えばＣＭＰ法により行う。
【００６２】
そして、埋込み絶縁膜２４をキャップ絶縁膜２６で被覆する。さらにキャップ絶縁膜２６の表面を平坦化する（図５（Ｂ））。
【００６３】
次いで、キャップ絶縁膜２６から第１の配線１２に至るように、ヴィアホール１６を層間絶縁膜２０に形成する（図５（Ｃ））。
【００６４】
ヴィアホール１６内、すなわちヴィアホール１６の側壁部１６ａ及びキャップ絶縁膜２６の表面を、後に形成されるサイドウォール１８（図６（Ｂ）及び（Ｃ）参照）を形成するためのサイドウォール予備層１８’で埋込み及び被覆する（図６（Ａ））。
【００６５】
このサイドウォール予備層１８’を構成する絶縁性材料としては、絶縁性の膜であれば、上述した埋込み絶縁膜２４が含むフッ素等の腐食因子による腐食等の悪影響を受けない限り、特に限定されない。例えば窒化膜とすることもできる。
【００６６】
そして、サイドウォール予備層１８’により埋め込まれたヴィアホール１６が第１の配線１２に至るように、かつキャップ絶縁膜２６が露出して、ヴィアホール１６の側壁部１６ａのみにサイドウォール１８を残して形成できる程度に、エッチングを行う。このエッチングは異方性のドライエッチングにより行うのがよい（図６（Ｂ））。
【００６７】
第１の実施の形態において既に説明したように、例えば埋込み絶縁膜２４がフッ素等の金属配線に対する腐食因子を含む絶縁性材料により構成されている場合には、このフッ素が漏出し、第１の配線層１２及び／又は第２の配線層１４を構成する金属を腐食することで、動作不良を引き起こす恐れが生じる。従って、このような場合には、埋込み絶縁膜２４は、配線層１２及び１４並びに埋込みヴィアに接触しない構成とされる。すなわち、この工程はサイドウォール１８により埋込み絶縁膜２４と、第１及び第２の配線層１２及び１４並びに埋込みヴィア１７を接触させないことを目的としている。
【００６８】
従って、サイドウォール１８の厚さは、埋込み絶縁膜２４と、配線層１２及び１４並びに埋込みヴィア１７との接触を防止しつつ、導通を確保できる程度の厚みとすればよい。
【００６９】
次いで、サイドウォール１８により被覆されているヴィアホール１６内部を埋込みヴィア１７により埋め込む。さらにこの埋込みヴィア１７を介して、第１の配線層１２に電気的に接続される第２の配線層１４を、キャップ絶縁膜２６上に形成する（図６（Ｃ））。
【００７０】
この例では、第１の実施の形態と同様に、第１の配線層１２及び第２の配線層１４の２層の配線を具えた半導体デバイスの構成及び製造方法の例を説明した。ここで、例えば２層より多く積層されている多層配線を具えた半導体デバイスを形成する場合には、第２の配線層１４を設ける工程の後に、上述したライナー絶縁膜２２を形成する工程と同様な工程に戻って、さらなる配線（層）を設ける工程までを行えばよい。図５（Ａ）〜（Ｃ）及び図６（Ａ）〜（Ｃ）で説明したこれら一連の工程を繰り返すことによりさらなる多層の配線構造部を具えた半導体デバイスを製造することができる。
【００７１】
この多層配線構造部の構成によれば、第１の実施の形態と同様に、同一配線層内で隣接する複数の配線同士の間に発生する配線間容量（フリンジング容量）を低減させることができる。
【００７２】
また、埋込み絶縁膜２４は、第１の配線層１２と第２の配線層１４との間隙が、ヴィアホール１６（埋込みヴィア１７）により接続される部分を除いて、全体にわたって設けられていて、第１の配線層１２と第２の配線層１４とをより効果的に絶縁する構成としてあるので、第１の実施の形態と比較して、第１の配線層１２と第２の配線層１４との配線（層）間容量を低減させる効果が倍増する。従って、この多層配線構造部を具えた半導体デバイスの動作をより安定させることで信頼性を向上させ、かつより高速化することができる。
【００７３】
さらに、例えばフッ素等の腐食性の因子を含む絶縁性材料を使用した場合でも、ライナー絶縁膜２２、キャップ絶縁膜２６及びサイドウォール１８により、第１及び第２の配線層１２及び１４と埋込みヴィア１７が埋込み絶縁膜２４に接触しない構成としてあるので、腐食による半導体デバイスの動作不良を防止することができる。また、ヴィアホールの形成位置を予め設定しておくことなく、製造プロセス中に適宜ヴィアホールの配置を設定することができる。
【００７４】
また、参考例の多層配線構造部の製造方法によれば、多層配線構造部の製造を効率的、かつ容易に行うことが可能となる。
【００７５】
【発明の効果】
上述した説明から明らかなように、この発明の多層配線構造部の製造方法によれば、多層配線層間の複数の層からなる層間絶縁膜内において、他の層に比較して、誘電率の低い埋込み絶縁膜を設けてあるので、例えば第１の配線層とその上層に設けられている第２の配線層との配線層間における配線間容量を低減することができ、また、埋込み絶縁膜は、層間絶縁膜の内部に同一配線層の隣接する複数の配線間に埋め込む構成としてあるので、同一配線層内で隣接する複数の配線同士の間に発生する配線間容量（フリンジング容量）を低減させることができる半導体デバイスの製造を効率的、かつ容易に行うことが可能となる。
【図面の簡単な説明】
【図１】第１の実施の形態の半導体デバイス（多層配線構造部）の概略的な断面図である。
【図２】第１の実施の形態の半導体デバイス（多層配線構造部）の製造工程を説明するための概略的な断面図（１）である。
【図３】第１の実施の形態の半導体デバイス（多層配線構造部）の製造工程を説明するための概略的な断面図（２）である。
【図４】  参考例の半導体デバイス（多層配線構造部）の概略的な断面図である。
【図５】  参考例の半導体デバイス（多層配線構造部）の製造工程（１）を説明するための概略的な断面図である。
【図６】  参考例の半導体デバイス（多層配線構造部）の製造工程（２）を説明するための概略的な断面図である。
【図７】従来技術を説明するための概略的な断面図である。
【符号の説明】
１０、１１０：多層配線構造部
１１、１１１：下地
１２、１１２：第１の配線（層）
１４、１１４：第２の配線（層）
１６、１１６：ヴィアホール
１６ａ：ヴィアホール側壁部
１７、１１７：埋込みヴィア
１８：サイドウォール
１８’：サイドウォール予備層
２０、１２０：層間絶縁膜
２２、１２２：ライナー絶縁膜
２２ａ：凸部
２２ｂ：凹部
２３：第１の予備層
２３’：残部
２４、１２４：埋込み絶縁膜
２５：第２の予備層
２６、１２６：キャップ絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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