(57)【特許請求の範囲】
【請求項１】
デジタルコンピュータシステムにおいて、
プロセサが設けられており、
メインメモリが設けられており、
前記プロセサ及びメインメモリへ接続してデータキャッシュが設けられており、
真データ信号及び相補的データ信号があり、
前記プロセサ及びメインメモリへ接続してタグキャッシュメモリが設けられており、尚、前記タグキャッシュメモリは、
（１）各メモリグループが複数個の真出力及び相補的出力を有する複数個のメモリグループと、
（２）各真データバスラインが前記複数個のメモリグループの各々からの真出力へ接続しており、各相補的データバスラインが前記複数個のメモリグループの各々からの相補的出力へ接続しており且つ真及び相補的データバスラインが対応する真及び相補的データ信号を有する複数個の真及び相補的データバスラインと、
（３）複数個のデータバス回路であって、各データバス回路が、
（ａ）真及び相補的データバスラインへ接続した真及び相補的回路入力、
（ｂ）真回路出力及び相補的回路出力、
（ｃ）前記真回路入力へ接続したドレインと、電源電圧へ接続したソースと、前記相補的データ信号へ接続したゲートとを具備する第一トランジスタ、
（ｄ）前記相補的回路入力へ接続したドレインと、前記電源電圧へ接続したソースと、前記真データ信号へ接続したゲートとを具備する第二トランジスタ、
を有する複数個のデータバス回路と、
（４）各入力対が真入力と相補的入力とを有する複数個の入力対を有すると共にヒットが存在することを表わす出力を有する比較回路であって、各入力対の真入力がデータバス回路の真回路入力へ接続しており且つ各入力対の相補的入力がデータバス回路の相補的回路入力へ接続しており、ヒットの存在することが本比較回路の出力において表わすことが可能である比較回路と、
を有することを特徴とするデジタルコンピュータシステム。
【請求項２】
請求項１において、前記第一及び第二トランジスタがＮチャンネルＭＯＳＦＥＴであることを特徴とするデジタルコンピュータシステム。
【請求項３】
請求項２において、前記真及び相補的データバスラインと前記メモリグループからの真及び相補的出力との間の接続がワイヤードＮＯＲ接続であることを特徴とするデジタルコンピュータシステム。
【請求項４】
請求項１において、前記比較回路が、更に、複数個のトランジスタ対を有しており、１つの対における各トランジスタは直列接続されており、１つの対における第三トランジスタのソースは第一電源電圧へ接続しており、且つ該対における第四トランジスタのドレインは前記比較回路の出力へ接続しており、且つ前記第三トランジスタのゲートは入力対の相補的入力へ接続しており、且つ前記第四トランジスタのゲートは前記入力対の真入力へ接続していることを特徴とするデジタルコンピュータシステム。
【請求項５】
請求項４において、前記比較回路は、更に、ドレインを出力へ接続し、ソースを第二電源電圧へ接続し、ゲートをクロック信号へ接続したトランジスタを有しており、前記比較回路の出力を所定の論理状態へプレチャージさせることが可能であることを特徴とするデジタルコンピュータシステム。
【請求項６】
請求項４において、前記比較回路が、更に、ドレインを各対のトランジスタにおける前記第三トランジスタのドレインへ接続しており、ソースを前記第二電源電圧へ接続しており、ゲートを前記クロック信号へ接続しているトランジスタを有しており、各対のトランジスタの直列ノードをデ−タアクセス時間を減少させるためにプレチャージさせることが可能であることを特徴とするデジタルコンピュータシステム。
【請求項７】
請求項４において、前記第三及び第四トランジスタがＰチャンネルＭＯＳＦＥＴであることを特徴とするデジタルコンピュータシステム。
【請求項８】
請求項５において、出力へ接続したドレインと、前記第二電源電圧へ接続したソースと、クロック信号へ接続したゲートとを具備する前記トランジスタがＮチャンネルＭＯＳＦＥＴであることを特徴とするデジタルコンピュータシステム。
【請求項９】
請求項６において、各対のトランジスタにおける第三トランジスタのドレインへ接続したドレインと、前記第二電源電圧へ接続したソースと、前記クロック信号へ接続したゲートとを具備する前記トランジスタがＮチャンネルＭＯＳＦＥＴであることを特徴とするデジタルコンピュータシステム。
【請求項１０】
キャッシュタグメモリにおいて、
複数個のメモリグループが設けられており、各メモリグループは複数個の真及び相補的出力を有しており、
複数個の真及び相補的データバスラインが設けられており、各真データバスラインは前記複数個のメモリグループの各々からの真出力へ接続しており、各相補的データバスラインは前記複数個のメモリグループの各々からの相補的出力へ接続しており、前記真及び相補的データバスラインは対応する真及び相補的データ信号を有しており、
複数個のデータバス回路が設けられており、各データバス回路は、
（１）真及び相補的データバスラインへ接続した真及び相補的回路入力と、
（２）真及び相補的回路出力と、
（３）前記真回路入力へ接続したドレイン、電源電圧へ接続したソース、前記相補的データ信号へ接続したゲートを具備する第一トランジスタと、
（４）前記相補的回路入力へ接続したドレイン、前記電源電圧へ接続したソース、前記真データ信号へ接続したゲートを具備する第二トランジスタと、を有しており、
各入力対が真入力と相補的入力とを有する複数個の入力対とヒットが存在することを表わす出力とを有する比較回路が設けられており、各入力対の真入力はデータバス回路の真回路入力へ接続しており、且つ各入力対の相補的入力はデータバス回路の相補的回路入力へ接続しており、ヒットが存在することが前記比較回路の出力において表わすことが可能である、
ことを特徴とするキャッシュタグメモリ。
【請求項１１】
請求項１０において、前記第一及び第二トランジスタがＮチャンネルＭＯＳＦＥＴであることを特徴とするキャッシュタグメモリ。
【請求項１２】
請求項１１において、前記真及び相補的データバスラインと前記メモリグループからの前記真及び相補的出力との間の接続がワイヤードＮＯＲ接続であることを特徴とするキャッシュタグメモリ。
【請求項１３】
請求項１０において、前記比較回路が、更に、複数個の直列接続したトランジスタを有しており、１つの対における第三トランジスタのソースは第一電源電圧へ接続しており、且つ該対における第四トランジスタのドレインは前記比較回路の出力へ接続しており、且つ前記第三トランジスタのゲートは入力対の相補的入力へ接続しており、且つ前記第四トランジスタのゲートは前記入力対の真入力へ接続していることを特徴とするキャッシュタグメモリ。
【請求項１４】
請求項１３において、前記比較回路が、更に、ドレインを出力へ接続し、ソースを第二電源電圧へ接続し、且つゲートをクロック信号へ接続するトランジスタを有しており、前記比較回路の出力を所定の論理状態へプレチャージさせることが可能であることを特徴とするキャッシュタグメモリ。
【請求項１５】
請求項１３において、前記比較回路が、更に、ドレインを各対のトランジスタにおける第三トランジスタのドレインへ接続しており、ソースを第二電源電圧へ接続しており、且つゲートをクロック信号へ接続しているトランジスタを有しており、各対のトランジスタの直列ノードをデータアクセス時間を減少させるためにプレチャージさせることが可能であることを特徴とするキャッシュタグメモリ。
【請求項１６】
請求項１３において、前記第三及び第四トランジスタがＰチャンネルＭＯＳＦＥＴであることを特徴とするキャッシュタグメモリ。
【請求項１７】
請求項１４において、出力へ接続したドレインと、前記第二電源電圧へ接続したソースと、クロック信号へ接続したゲートとを具備する前記トランジスタがＮチャンネルＭＯＳＦＥＴであることを特徴とするキャッシュタグメモリ。
【請求項１８】
請求項１５において、各対のトランジスタにおける第三トランジスタのドレインへ接続したドレインと、前記第二電源電圧へ接続したソースと、前記クロック信号へ接続したゲートとを具備する前記トランジスタがＮチャンネルＭＯＳＦＥＴであることを特徴とするキャッシュタグメモリ。
【請求項１９】
キャッシュタグＲＡＭ比較回路において、
複数個の真及び相補的データバスラインが設けられており、各真データバスラインは、前記真データバスラインへ接続したドレインと、より低い電源電圧へ接続したソースと、相補的データ入力へ接続したゲートとを具備する第一トランジスタを有しており、且つ各相補的データバスラインは、前記相補的データバスラインへ接続したドレインと、前記より低い電源電圧へ接続したソースと、真データ入力へ接続したゲートとを具備する第二トランジスタを有しており、
各入力対が真及び相補的入力を有する複数個の入力対を有すると共にヒットが存在することを表わす出力を有する比較回路が設けられており、各入力対の真入力は真データバスラインへ接続しており、且つ各入力対の相補的入力は相補的データバスラインへ接続しており、ヒットが存在することが前記比較回路の出力において表わすことが可能である、
ことを特徴とするキャッシュタグＲＡＭ比較回路。
【請求項２０】
請求項１９において、前記第一及び第二トランジスタがＮチャンネルＭＯＳＦＥＴであることを特徴とするキャッシュタグＲＡＭ比較回路。
【請求項２１】
請求項１９において、複数個のトランジスタ対が設けられており、各対における第三トランジスタは該対における第四トランジスタと直列接続しており、該対における第三トランジスタのソースはより高い電源電圧へ接続しており、且つ該対における第四トランジスタのドレインは前記比較回路の出力へ接続しており、且つ前記第三トランジスタのゲートは入力対の相補的入力へ接続しており、且つ前記第四トランジスタのゲートは前記入力対の真入力へ接続していることを特徴とするキャッシュタグＲＡＭ比較回路。
【請求項２２】
請求項２１において、出力へ接続したドレインと、より低い電源電圧へ接続したソースと、クロック信号へ接続したゲートとを具備するトランジスタが設けられており、前記比較回路の出力が前記より低い電源電圧へプレチャージすることが可能であることを特徴とするキャッシュタグＲＡＭ比較回路。
【請求項２３】
請求項２１において、各対のトランジスタにおける第三トランジスタのドレインへ接続したドレインと、より低い電源電圧へ接続したソースと、前記クロック信号へ接続したゲートとを具備するトランジスタが設けられており、各対のトランジスタの直列ノードをデータアクセス時間を減少させるためにプレチャージさせることが可能であることを特徴とするキャッシュタグＲＡＭ比較回路。
【請求項２４】
請求項２１において、トランジスタ対における第三及び第四トランジスタがＰチャンネルＭＯＳＦＥＴであることを特徴とするキャッシュタグＲＡＭ比較回路。
【請求項２５】
請求項２２において、出力へ接続したドレインと、より低い電源電圧へ接続したソースと、クロック信号へ接続したゲートとを具備する前記トランジスタがＮチャンネルＭＯＳＦＥＴであることを特徴とするキャッシュタグＲＡＭ比較回路。
【請求項２６】
請求項２３において、各対のトランジスタにおける第三トランジスタのドレインへ接続したドレインと、より低い電源電圧へ接続したソースと、クロック信号へ接続したゲートとを具備する前記トランジスタがＮチャンネルＭＯＳＦＥＴであることを特徴とするキャッシュタグＲＡＭ比較回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、大略、デジタルコンピュータシステムに関するものであって、更に詳細には、キャッシュメモリシステムに関するものである。
【０００２】
【従来の技術】
キャッシュメモリは、システム性能を改善するために多くのコンピュータシステムにおいて使用されている。キャッシュメモリは、比較的に小型で高速のメモリであって、それは、中央プロセサとメインシステムメモリとの間に存在している。プロセサがキャッシュメモリ内に格納されているメモリ位置の内容を読取る場合には、このような位置へアクセスするのに必要な時間が著しく減少される。良好なキャッシュ技術は、９０％を遥かに超える「ヒット率」を与えることが可能であり、実行される読取動作のうちで９０％を超える場合にメインメモリへのアクセスが必要ではないことを意味している。キャッシュ内に格納されているデータのアクセスは、３倍乃至１０倍程度アクセス時間を改善することが可能である。
【０００３】
キャッシュは、２つの異なるタイプのメモリを必要とする機能を実行する。第一のタイプはデータメモリであり、その場合には実際にデータが格納される。第二のタイプはキャッシュタグメモリ又はキャッシュタグＲＡＭとして知られているものであり、それは、キャッシュ内においてどのメモリ位置に実際に格納されるかを決定するために使用される。一般的には、キャッシュタグＲＡＭは、データキャッシュのエントリに対応して複数個のエントリを有している。各エントリは、中央プロセサによって発生されるアドレスの所定数の最小桁ビットによってインデックスされ、タグエントリ自身は対応するデータキャッシュエントリ内に格納されるメモリアドレス位置の最大桁ビットを有している。キャッシュタグ内に格納されている最大桁ビットが現在発生中のアドレスの最大桁ビットと一致する場合には（尚、このアドレスの最小桁ビットはタグＲＡＭへのインデックスとして作用する）、キャッシュ「ヒット」が発生し、且つ読取られるべきデータは対応するデータキャッシュエントリから取出すことが可能である。所望のアドレスに対応するデータがデータキャッシュ内に存在しない場合には、タグエントリはそのアドレスの最大桁ビットと一致することはなく、従って「ミス」が発生する。このことは、データをメインシステムメモリから検索しデータキャッシュ内に格納せねばならないことを表わしている。この時に、キャッシュタグエントリの現在の内容は新たに検索されたアドレスの最大桁ビットで上書きされる。
【０００４】
尚、キャッシュメモリに関する更に詳細な説明は、例えば、「高性能コンピュータアーキテクチュア（Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ  ＣｏｍｐｕｔｅｒＡｒｃｈｉｔｅｃｔｕｒｅ）」、アジソンウエディ出版社、１９８７年の文献に記載されている。
【０００５】
【発明が解決しようとする課題】
現在使用可能なものよりも一層高速で且つ効率的に動作するキャッシュタグメモリを提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明は、既にキャッシュタグＲＡＭ上で使用可能なデータバスラインを利用するキャッシュタグＲＡＭメモリ用のシステムを提供する。真データバスラインは接続点において共通接続されており、且つ「ワイヤード」接続乃至は形態を形成している。「ワイヤード」接続は、例えば、本発明に基づいて、「ワイヤードＯＲ」、「ワイヤードＮＯＲ」、「ワイヤードＡＮＤ」、又は「ワイヤードＮＡＮＤ」とすることが可能である。キャッシュタグＲＡＭにおける相補的データバスラインは同様の態様で接続されている。比較器システムがキャッシュタグＲＡＭデータバスラインへ接続しており、且つキャッシュタグＲＡＭデータバスライン上のデータとキャッシュタグＲＡＭデータバスラインへ接続したトランジスタを制御する入力データに基づいてヒット又はミス信号を発生し、その際により高速の比較機能を与えている。
【０００７】
【実施例】
次に図面、特に図１を参照すると、本発明の好適実施例に基づいて構成されたデータ処理システムが示されている。パソコン５０は、システムユニット５２と、ビデオディスプレイターミナル５４と、キーボート５６と、マウス５８とを有している。
【０００８】
図２は従来技術に基づいてキャッシュタグメモリを使用するキャッシュメモリを示したハイレベルのブロック図である。このようなキャッシュは図１のコンピュータ５０において使用することが可能である。キャッシュタグＲＡＭ３２及びデータキャッシュ３４はシステムバス２６及びプロセサ３６と通信を行なう。キャッシュコントローラ３８は単一プロセサシステムと使用するのに適したキャッシュにおける通常のキャッシュ制御機能を実行する。
【０００９】
データキャッシュ３４は、キャッシュコントローラ３８の制御下において、プロセサ３６及びシステムバス２６とデータの交換を行なう。プロセサ３６及びキャッシュコントローラ３８によって、且つキャッシュコントローラ３８とシステムバス２６との間において種々の制御信号が交換される。アドレス及び制御信号はプロセサ３６からキャッシュタグＲＡＭ３２へ通信される。アドレス及び制御信号は、更に、キャッシュタグＲＡＭ３２とシステムバス２６との間においても通信される。
【００１０】
キャッシュタグＲＡＭ３２は、更に、ＭＡＴＣＨ信号をキャッシュコントローラ３８へパスする。ＭＡＴＣＨは、現在プロセサ３６によってアドレスされているメモリ位置がデータキャッシュ３４内に存在しており、且つそのエントリが現在有効であることを表わす。従って、キャッシュコントローラ３８は、ローカルプロセサ３６によってアクセスされている位置を直接データキャッシュ３４から読取らせる。ＭＡＴＣＨがミスを表わす場合には、キャッシュコントローラ３８は、ローカルプロセサメモリ要求を完了する前に、要求されたアドレスをデータキャッシュ３４及びタグＲＡＭ３２内にロードさせる。
【００１１】
従来公知の如く、キャッシュタグＲＡＭ３２は、どのメモリ位置が実際にデータキャッシュ３４内に格納されているかを決定するために使用される。一般的に、キャッシュタグＲＡＭ３２は、データキャッシュ３４のエントリに対応する複数個のエントリを有している。各エントリは、中央プロセサによって発生されるアドレスの所定数の最小桁ビットによってインデックスされ、タグエントリ自身は対応するデータキャッシュエントリ内に格納されるメモリ位置のアドレスの最大桁ビットを有している。タグＲＡＭ３２内に格納されている最大桁ビットが現在発生されているアドレスの最大桁ビットとマッチ即ち一致する場合には（このアドレスの最小桁ビットはタグＲＡＭ３２へのインデックスとして作用する）、キャッシュ「ヒット」が発生し、且つ読取られるべきデータは対応するデータキャッシュエントリから取ることが可能である。所望のアドレスに対応するデータがデータキャッシュ３４内に存在しない場合には、タグエントリはそのアドレスの最大桁ビットと一致することがなく、従って「ミス」が発生する。このことは、データをメインシステムメモリ４０から検索し且つデータキャッシュ３４内に入れねばならないことを表わす。この時に、キャッシュタグエントリの現在の内容は新たに検索されたアドレスの最大桁ビットで上書きされ、且つ対応するデータキャッシュエントリは新たなデータキャッシュエントリで上書きされる。
【００１２】
図３の概略図において、キャッシュタグＲＡＭ比較回路が、排他的ＯＲ（ＸＯＲ）Ｘ１−Ｘ９、ＮＡＮＤゲートＮ１−Ｎ３、及びＮＯＲゲート０１から構成されている。この比較回路は、キャッシュタグＲＡＭから読取られたデータとキャッシュタグＲＡＭの入力へ供給されたデータとを比較する。キャッシュタグＲＡＭの入力へ供給されたデータは、通常、アドレスバスの高次、即ち最大桁ビットを表わす。キャッシュタグＲＡＭ内へ入力されるアドレスデータは、ポイントＩ０−Ｉ８を介して排他的ＯＲゲートＸ１−Ｘ９へ送られる。キャッシュタグＲＡＭからのデータはポイントＯ０−Ｏ８を介して排他的ＯＲゲートＸ１−Ｘ９へ送られる。これらの比較の結果は、ＮＯＲゲートＯ１へ接続しているポイントＭＡＴＣＨにおいて検知することが可能である。このタイプの構成の欠点は、ヒット又はミスのいずれかが発生したことを決定するために３つの段が必要とされることである。段数が増加すると、ヒット又はミスを決定するのに必要な時間が長くなる。
【００１３】
次に、図４を参照すると、キャッシュタグメモリを実現することの可能なメモリアレイ１００のブロック図が示されている。メモリアレイ１００（又は、単に「メモリ」と呼称する）は８個のメモリグループ０乃至７へ分割されている。各メモリグループは、メモリブロック１０２ａ、メモリブロック１０２ｂ、入力／出力（Ｉ／Ｏ）ブロック１０４ａを有している。Ｉ／Ｏブロック１０４ａは、２つのメモリブロック１０２ａ及び１０２ｂとの間に介挿されている。データバスラッチブロック１０６がデータアレイ１０８を介してメモリグループ０−７のＩ／Ｏブロック１０４ａへ接続している。データバスラッチブロック１０６は、更に、出力アレイ１０９を有している。
【００１４】
次に、図５を参照すると、メモリブロック１０２ａと、メモリブロック１０２ｂと、Ｉ／Ｏブロック１０４ａとを有する図４からのメモリグループのブロック図が示されている。図４における各メモリグループ０−７は、９個のメモリサブグループＡ０−Ａ８を有している。各メモリサブグループは、４個のメモリセグメント１０ａ−１０ｄと、４個のセンスアンプ１０ｅ−１０ｈと、データバスドライバ１０ｉとを有している。各メモリセグメントは、８個の列のビットライン対を有しており、且つ４個のセンスアンプのうちの１つへ接続している。このような構成は当該技術分野において公知である。更に、１個のメモリサブグループにおける４個のセンスアンプはデータバスドライバ１０ｉへ接続している。メモリサブグループＡ０−Ａ８におけるデータバスドライバ１０ｉの各々は、１対のデータ線、図４におけるデータバスラッチ１０６へ接続した真データ（ＤＴ）及び相補的データ（ＤＣ）を有している。全てのＩ／Ｏブロックからの全てのデータ線は図４におけるデータアレイ１０８を形成している。各データ線は１個のデータ出力と関連している。
【００１５】
次に、図６を参照すると、データアレイ１０８及び出力アレイ１０９を具備するデータバスラッチブロック１０６のブロック図が示されている。データバスラッチブロック１０６はデータバスラッチ１２０ａ−１２０ｉを有している。各データバスラッチは１対のデータ線及びＩ／Ｏ線を有している。データ線はデータアレイ１０８を形成しており、且つＩ／Ｏ線は出力アレイ１０９を形成している。データバスからのデータ線は「ワイヤードＮＯＲ」形態で接続されている。例えば、図４のメモリグループ７の代表例を示している図５を再度参照すると、メモリサブグループＡ０−Ａ８におけるデータバスドライバは、Ａ０をＤＴ0 及びＤＣ0 へ、Ａ１をＤＴ1 及びＤＣ1 へ、Ａ２をＤＴ2 及びＤＣ2 へ、．．．Ａ８をＤＴ8 及びＤＣ8 へ等の接続状態を有している。他のメモリグループ０−６の各々も、同一のデータ線ＤＴ0 及びＤＣ0 、ＤＴ1 及びＤＣ1 ．．．ＤＴ8 及びＤＣ8 へ同様の接続状態を有している。データバスドライバは、接続点において共通接続させることが可能であり、その場合にＧＤＴ0 −ＧＤＴ8 に対する真接続点及びＧＤＣ0 −ＧＤＣ8 に対する相補的接続線を形成し、「ワイヤードＮＯＲ」形態を形成することが可能である。図示した実施例では「ワイヤードＮＯＲ」形態を使用しているが、本発明の好適実施例に基づいて任意の「ワイヤード」形態を使用することが可能である。
【００１６】
「ワイヤードＮＯＲ」データバスドライバは、ＯＲゲートのネガティブ真論理を与え、従って、何れかの入力が高即ち論理１である場合に、出力は低状態へ移行する。本発明は、データバスの「ワイヤードＮＯＲ」形態を利用している。テストモードにおいて、メモリの複数個のブロックが選択状態とされ即ちイネーブルされ及び／又は１個のブロック内の複数個のセンスアンプがイネーブルされる場合がある。本発明の好適実施例によれば、与えられた出力に対して検知中のデータの複数個のビットは全て同一のデータを有するべきである。テストモードは主に既存の回路を使用し、メモリユニットの通常の性能を減退させるものではない。
【００１７】
次に、図７を参照すると、従来公知のセンスアンプの概略図が示されている。センスアンプ１５０はトランジスタＴ１−Ｔ１３から構成されている。センスアンプ１５０は、本発明の好適実施例に基づくクロック型ダイナミックランダムアクセスメモリ（ＤＲＡＭ）スタイルのセンスアンプである。これらのトランジスタは金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。トランジスタＴ１−Ｔ７、Ｔ１０、Ｔ１２−Ｔ１３はＰチャンネルＭＯＳＦＥＴであり、一方トランジスタＴ８−Ｔ９及びＴ１１はＮチャンネルＭＯＳＦＥＴである。センスアンプ１５０は、トランジスタＴ１，Ｔ３−Ｔ７，Ｔ１０のソースを電源電圧ＶＣＣへ接続し且つトランジスタＴ１１のソースを電源電圧ＶＳＳへ接続することによって電力が供給される。電源電圧ＶＣＣは、典型的に、電源電圧ＶＳＳよりも一層高い電圧である。
【００１８】
トランジスタＴ５及びＴ６は交差接続されており、トランジスタＴ８及びＴ９も交差接続されている。これらのトランジスタはフリップフロップを形成している。信号はポイント１５２及び１５４を介してセンスアンプ１５０へ入力される。相補的読取バスラインＲＢＣがポイント１５２へ接続しており、一方真読取バスラインＲＢＴはポイント１５４へ接続している。センスアンプ１５０は、ポイント１５６を介し及びポイント１５８を介してトランジスタＴ２のゲートを介し、トランジスタＴ１０及びＴ１１のゲートへ信号を印加することによってイネーブルされ又ディスエーブルされる。
【００１９】
ポイント１５６及び１５８における信号が高状態である場合には、トランジスタＴ１−Ｔ３，Ｔ１０がターンオフされ、且つトランジスタＴ１１がターンオンされ、センスアンプ１５０をイネーブル即ち動作可能状態とさせる。ポイント１５６及び１５８に低状態の信号があると、トランジスタＴ１−Ｔ３及びＴ１０がターンオンされ且つトランジスタＴ１１がターンオフされ、その結果センスアンプ１５０がディスエーブル即ち動作不能状態とされる。センスアンプ１５０をイネーブルさせる信号は、本発明の好適実施例に基づいてクロック動作される信号である。
【００２０】
トランジスタＴ１−Ｔ３は、センスアンプ１５０をプレチャージするために使用されている。データ信号がセンスアンプへ送給されていない場合には、ＲＢＣ及びＲＢＴは通常高状態であり、その結果トランジスタＴ１２及びＴ１３のゲートはターンオフされる。センス信号がポイント１５６及び１５８へ送られると、典型的に、図５に示した如く、１個のメモリサブグループ内の４個のセンスアンプのうちの１個のセンスアンプのみが任意の与えられたサイクルにおいてイネーブルさせることが可能である。
【００２１】
更に、１個のメモリサブグループにおける４個のセンスアンプはポイント１６０及び１６２において共通接続されている。ポイント１５２が高状態であると、トランジスタＴ１３はオフ状態に維持される。ポイント１５４に低状態信号があると、トランジスタＴ１２はターンオンされる。出力信号はポイント１６０及び１６２を介して送給される。ポイント１６０は真信号ＳＡＴを受取り、一方、相補的信号ＳＡＣはポイント１６２を介して送給される。ポイント１５２に高状態信号が存在し且つポイント１５４に低状態信号が存在すると、ポイント１６２において高状態信号が得られ且つポイント１６０において低状態信号が得られる。
次に、図８を参照すると、従来公知のデータバスドライバの概略図が示されている。データバスドライバ１６８は、トランジスタＳ１−Ｓ６から構成されている。これらのトランジスタはＮチャンネルＭＯＳＦＥＴである。この回路は、トランジスタＳ１−Ｓ６のドレインを電源電圧ＶＳＳへ接続することによって電力が供給される。
【００２２】
センスアンプ１５０からの信号ＳＡＴ及びＳＡＣは、ポイント１６０をポイント１７０へ接続し且つポイント１６２をポイント１７２へ接続することによってポイント１７０及び１７２においてデータバスドライバ１６８内へ送給される。データバスドライバ１６８は、トランジスタＳ１及びＳ４のゲートへ接続しているポイント１７４へ信号を印加することによってＶＳＳへプレチャージされる。この信号は、センスアンプ１５０において使用されているようなクロック信号とすることが可能である。
【００２３】
相補的信号ＧＤＣはポイント１７６において出力され、且つ真信号ＧＤＴはポイント１７８において出力される。トランジスタＳ２及びＳ３は交差接続形態に接続されており且つラッチとして機能する。信号ＳＡＴ又はＳＡＣの何れかが検知期間中高状態であると、トランジスタＳ５又はＳ６の１つがターンオンされて信号ＧＤＴ又はＧＤＣを選択的にプルダウンさせる。ポイント１７２における信号ＳＡＣが高状態であると、ポイント１７８における信号ＧＤＴが低状態へプルされ、且つポイント１７０における信号ＳＡＴが高状態であると、信号ＧＤＣがポイント１７６において低状態へプルされる。ポイント１７６及び１７８へ接続されているデータバスは、検知サイクルの間に高状態へプレチャージされる。前述した如く、異なるメモリブロックに対する特定の出力に対しての全てのデータバスドライバは、全て、同一のデータ線へ接続しており、その結果「ワイヤードＮＯＲ」がセットアップされる。複数個のデータバスドライバ１６８がポイント１７６及び１７８において「ワイヤードＮＯＲ」接続されており、従ってデータバスラッチへ接続されている。
【００２４】
次に、図９を参照すると、データバスラッチの概略図が示されている。データバスラッチ１７９はトランジスタＱ１−Ｑ６、パスゲートＧ１及びＧ２、インバータ１８０，１８２，１８４，１８６、及びＮＡＮＤゲート１８８から構成されている。トランジスタＱ１−Ｑ４はＰチャンネルＭＯＳＦＥＴであり、一方トランジスタＱ５及びＱ６はＮチャンネルＭＯＳＦＥＴである。データバスラッチ１７９は、トランジスタＱ１−Ｑ４を電源電圧ＶＣＣへ接続し且つトランジスタＱ５及びＱ６を電源電圧ＶＳＳへ接続することによって電力が供給される。ポイント１９０及び１９２におけるＧＤＴ信号及びＧＤＣ信号は、トランジスタＱ１及びＱ２のゲートを制御する信号をポイント１９４へ印加することによってＶＣＣへプレチャージされる。
【００２５】
インバータ１８０及び１８２及びインバータ１８４及び１８６は、ポイント１９０及び１９２からの信号をホールド即ち「ラッチ」するためにラッチとして使用される。データバスラッチ１７９は、図８からのポイント１７６を相補的接続ポイントであるポイント１９２へ接続し且つ図８からのポイント１７８を真接続ポイントであるポイント１９０へ接続することによってデータバスドライバへ接続している。従って、信号ＧＤＴはポイント１９０へ印加され、一方信号ＧＤＣはポイント１９２へ印加される。パスゲートＧ１及びＧ２は、該インバータによって形成されているラッチへポイント１９０及び１９２からの信号をパスさせることを可能とするために使用されている。これらのパスゲートは、ポイント１９６及び１９８へ信号を印加することによって制御される。これらのパスゲートは、ポイント１９６へ高信号を印加し且つポイント１９８へ低信号を印加することによってイネーブルされる。出力信号ＤＡＴＡＣ及びＤＡＴＡＴは、夫々ポイント１９５及び１９７においてデータバスラッチ１７９から送り出される。
【００２６】
トランジスタＱ５のゲートは、ポイント２００へ印加される相補的信号ＤＡＴＡ＿ＩＮ（即ち、／ＤＡＴＡ＿ＩＮ）によって制御され、一方トランジスタＱ６のゲートはポイント２０２へ印加される信号ＤＡＴＡ＿ＩＮによって制御される。尚、本明細書においては、英文字記号の前に／の記号を付したものはその英文字記号の信号の反転したもの即ち相補的信号であることを表わす。ＤＡＴＡ＿ＩＮ及び／ＤＡＴＡ＿ＩＮは、キャッシュタグＲＡＭが比較モードでない場合には、両方とも低状態である。ＤＡＴＡ＿ＩＮ及び／ＤＡＴＡ＿ＩＮはクロックサイクルのスタートと同期される。最初に、両方の信号は低状態であり、且つバスプレチャージが完了した後で且つセンスアンプがデータバスを駆動するのと並列的に、ＤＡＴＡ＿ＩＮ又は／ＤＡＴＡ＿ＩＮの一方の信号がＩ／Ｏ入力におけるデータの状態に基づいて高状態へ移行する。
【００２７】
メモリアレイ１００内のデータバスラッチ１７９内へ入力されるＤＡＴＡ＿ＩＮ及び／ＤＡＴＡ＿ＩＮ信号は、メモリアレイ１００内に格納されているアドレスと比較すべきアドレスの一部を表わしている。メモリアレイ１００内のデータは信号ＧＤＴ及びＧＤＣとして出力される。
【００２８】
センスアンプが論理１を検知しており且つデータ入力が論理１である場合には、ポイント１９２におけるＧＤＣ信号はセンスアンプによって低状態へプルされる。ＤＡＴＡ＿ＩＮ信号は高状態であり、ＧＤＣ信号も低状態へプルする。この結果は、センスアンプが達成したことに対して冗長である。同様に、論理０がセンスアンプから読取られ且つデータ入力も論理０である場合には、ＧＤＴ信号は低状態へプルされ且つＧＤＣ信号は高状態に留まる。センスアンプデータがデータ入力と一致しない場合には、ＧＤＴ信号及びＧＤＣ信号の両方が低状態へプルされる。このような結果は、「ミス」が発生したことを表わしている。通常、このような結果はそれらの出力を「クローバー」即ち短絡状態とさせるが、キャッシュタグＲＡＭにおける比較モードにおいては、それらの出力はトライステート状態とされる。その結果、このような状態は問題ではない。必要な場合には、クローバー即ち短絡状態を禁止するために「ミス」期間中に比較モードから出る場合に特別の構成を与えることが可能である。
【００２９】
次に、図１０を参照すると、本発明の好適実施例に基づいて構成されたキャッシュタグＲＡＭ比較回路１００の概略図が示されている。キャッシュタグＲＡＭ比較回路はトランジスタＺ１及びＺ２を有している。これらのトランジスタはＰチャンネルＭＯＳＦＥＴである。トランジスタＺ１は、そのソースを電源電圧ＶＣＣへ接続しており、且つそのドレインをトランジスタＺ２のソースへ接続している。トランジスタＺ２は、そのドレインを相補的出力ＭＡＴＣＨ（即ち、／ＭＡＴＣＨ）へ接続しており、それは「ヒット」又は「ミス」が存在することを表わす。更に、トランジスタＺ３のドレインはトランジスタＺ１のドレインへ接続しており且つトランジスタＺ２のソースへ接続している。トランジスタＺ１のゲートはＧＤＣ信号によって制御され、一方トランジスタＺ２のゲートはＧＤＴ信号によって制御される。トランジスタＺ３を使用することは、ポイント３０１において発生する可能性のある電荷分割問題を緩和することである。電荷分割が問題でない場合には、このトランジスタは取除くことが可能である。
【００３０】
データバスからの「ヒット」及び「ミス」情報の全てを加算する論理は、本発明の好適実施例に基づいて種々の形態で実現することが可能である。タグＲＡＭメモリからの出力は、ＧＤＣ0 −ＧＤＣ8 及びＧＤＴ0 −ＧＤＴ8 信号としてデータバスラインから発生する。キャッシュタグＲＡＭ内へのデータ入力は図９におけるトランジスタＱ５及びＱ６を制御するＤＡＴＡ＿ＩＮ及び／ＤＡＴＡ＿ＩＮ信号である。任意の与えられたＧＤＣ（ＧＤＣ0 −ＧＤＣ8 ）及びＧＤＴ（ＧＤＴ0 −ＧＤＴ8 ）信号対に対して、両方の信号が低状態である場合には、／ＭＡＴＣＨ出力は高状態へプルされる。全ての信号が一致する場合には、／ＭＡＴＣＨ出力は低状態に留まる。
【００３１】
トランジスタＺ１によるサイクルの間に／ＭＡＴＣＨ出力は低状態へプレチャージさせることが可能であり、一方ＧＤＣ及びＧＤＴ信号の両方は高状態へプレチャージされる。更に、必要な場合には、／ＭＡＴＣＨ出力上の小さなスタティック即ち静的負荷として、ゲートを電源電圧ＶＣＣへ接続しソースを電源電圧ＶＳＳへ接続した状態で、スタティックＮチャンネル装置（小型の装置）を／ＭＡＴＣＨへ接続させることが可能である。
【００３２】
一方、トランジスタＺ１のゲートはそれへバイアス電圧を印加させることが可能である。ＧＤＴの全て、即ちＧＤＴ0−ＧＤＴ8の信号がサイクル期間中に低状態へ移行し且つＧＤＣの全て、即ちＧＤＣ0−ＧＤＣ8信号がこのサイクル期間中に高状態であると、／ＭＡＴＣＨ出力の直列Ｐチャンネルノードに対する電荷分割が、スタティック負荷が使用されていない場合には、／ＭＡＴＣＨ出力を破壊する可能性がある。トランジスタＺ３は、クロックサイクルの間に電源電圧ＶＳＳへ直列ノードをプレチャージするために使用することが可能である。サイクルの間にデータ経路を適切な状態へプレチャージすることによって、その後のデータアクセス又はマッチが非常に迅速に発生することが可能である。何故ならば、トランジスタの寸法決定及びレシオの全てがキャッシュタグＲＡＭのアクセス期間中に発生する場合のある論理遷移に好意的なものだからである。
【００３３】
これらのトランジスタにおけるソース／ドレインの適切な分割によって、／ＭＡＴＣＨ出力及び直列ノード上の拡散容量はキャッシュタグＲＡＭにおける速度を最大とするために最小に維持することが可能である。
【００３４】
図１１を参照すると、キャッシュタグＲＡＭ比較回路３００、データバスラッチ１７９、及び図６に示したＧＤＣ0−ＧＤＣ8及びＧＤＴ0−ＧＤＴ8信号に対する種々の接続のブロック図が示されている。データバスラッチ１７９はメモリアレイ１００からのＧＤＣ0−ＧＤＣ8及びＧＤＴ0−ＧＤＴ8信号を担持するデータバスラインの各々へ接続している。更に、特定のビットに対する各ＧＤＣ及びＧＤＴ信号も、キャッシュタグＲＡＭ比較回路３００へ接続しており、アドレス入力とメモリアレイ１００からのデータ出力との間にマッチ即ち一致が発生したか否かを決定するために必要なゲートレベルの数を減少させている。
【００３５】
図１２はキャッシュタグＲＡＭ比較回路３００と、データバスラッチ１７９と、単一のビットに対するＧＤＣ0 及びＧＤＴ0 信号との間の接続状態を示した概略図である。理解される如く、トランジスタＺ１のゲートはトランジスタＱ６のドレインへ接続している。更に、トランジスタＺ１のゲートはデータバスラインからの信号ＧＤＣ0 へ接続している。ＧＤＣ0 信号は、メモリアレイ１００からのデータ出力の単一ビットを表わしている。ＤＡＴＡ＿ＩＮ信号はトランジスタＱ６を制御する。同様に、トランジスタＺ２はトランジスタＱ５のドレインへ接続している。更に、トランジスタＺ２は、そのゲートをメモリアレイ１００へ接続しているデータバスラインからのＧＤＴ0 信号を受取る。トランジスタＱ５のゲートは／ＤＡＴＡ＿ＩＮ信号によって制御される。
【００３６】
従って、ＧＤＣ0 及びＧＤＴ0 信号によって表わされる出力信号がＤＡＴＡ＿ＩＮ及び／ＤＡＴＡ＿ＩＮデータ入力と夫々一致する場合には、／ＭＡＴＣＨ出力へ通じるラインが高状態へプルされることはない。一方、ＤＡＴＡ＿ＩＮ信号がデータ出力と一致しない場合には、／ＭＡＴＣＨラインが高状態へプルされる。何れのビットも一致しない場合には、／ＭＡＴＣＨラインは高状態へプルされ、メモリ内のアドレスが比較のために入力されているアドレスと一致しないことを表わす。
【００３７】
本発明を、単一プロセサシステムに関して説明したが、本発明はマルチプロセサシステムにも同様に適用可能である。
【００３８】
上述した技術を使用して、図３に示したＸＯＲ演算はキャッシュタグＲＡＭ内の通常の検知動作内に隠される。更に、この動作期間中に付加的なゲート遅延が発生することはない。本明細書に開示したキャッシュタグＲＡＭアーキテクチュアは、本発明の好適実施例に基づいて同期型及び非同期型の両方のキャッシュタグＲＡＭに使用することが可能である。その結果、キャッシュタグメモリはより速い速度で動作することが可能である。
【００３９】
本発明をＭＯＳ技術を使用した場合について説明したが、その他のタイプの技術及びトランジスタを使用することも可能であることは勿論である。
【００４０】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】  本発明を実施するために使用することの可能なデータ処理システムを示した概略図。
【図２】  従来技術に基づくキャッシュタグメモリを使用するキャッシュメモリを示したハイレベルブロック図。
【図３】  従来公知のキャッシュタグＲＡＭ比較回路を示した概略図。
【図４】  メモリユニットのブロック図。
【図５】  図４からのメモリグループのブロック図。
【図６】  図４からの出力アレイ及びデータアレイを有するデータバスラッチブロックのブロック図。
【図７】  従来公知のセンスアンプの概略図。
【図８】  従来公知のデータバスドライバの概略図。
【図９】  データバスラッチの概略図。
【図１０】  キャッシュタグＲＡＭ比較回路の概略図。
【図１１】  キャッシュタグＲＡＭ比較回路と、データバスラッチと、種々の信号の接続状態を示したブロック図。
【図１２】  キャッシュタグＲＡＭ比較回路と、データバスラッチと、種々の信号との間の接続状態を示した概略図。
【符号の説明】
２６  システムバス
３２  キャッシュタグＲＡＭ
３４  データキャッシュ
３６  プロセサ
３８  キャッシュコントローラ
４０  メインシステムメモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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