(57)【特許請求の範囲】
【請求項１】
複数のクロック信号を切り替えて基準クロックとして供給するクロック選択器と、比較クロックを生成する分周器を含み構成されたＰＬＬ回路において、
前記基準クロックが前記複数のクロック信号の第１クロックから第２クロックに切り替わるとき、当該第２クロックがＨレベルであった場合、当該第２クロックの次の立ち下がりのタイミングで、クロック選択の切り換え、および前記分周器のリセットを行うが、もし当該第２クロックがＬレベルであった場合、当該第２クロックの次の立ち上がりのタイミングで、前記クロック選択器による当該第２クロックへの切り換え、および前記分周器に前記比較クロックが立ち上がりの初めになるような値をロードする、タイミング生成器を備えたことを特徴とするＰＬＬ回路。
【請求項２】
前記複数のクロック信号は前記第１クロックと前記第２クロックとからなり、前記第１クロックは現用クロック信号であり、前記第２クロックは予備用クロック信号であることを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
クロック切換信号により複数のクロック信号を選択し切り換えて基準クロックとして供給するクロック選択器と、比較クロックを生成する分周器と、前記クロック切換信号および前記複数のクロック信号それぞれが入力されてクロック選択信号を前記クロック選択器に出力するタイミング生成器と、を含み構成されたＰＬＬ回路であって、
前記タイミング生成回路が、前記クロック切換信号により現用クロック信号から他のクロック信号に切り替わるとき、当該他のクロック信号がＨレベルであった場合、このクロック信号の次の立ち下がりのタイミングで、クロック選択の切り換え、および前記分周器のリセットを行うが、もし当該他のクロック信号がＬレベルであった場合、このクロック信号の立ち上がりのタイミングで、前記他のクロック信号への切り換え、および前記分周器に前記比較クロックが立ち上がりの初めになるような値をロードすることを特徴とするＰＬＬ回路。
【請求項４】
複数のクロック信号を切り替えて基準クロックとして供給するクロック選択器と、比較クロックを生成する分周器を含み構成されたＰＬＬ回路の制御方法において、
前記基準クロックが前記複数のクロック信号の第１クロックから第２クロックに切り替わるとき、当該第２クロックがＨレベルであった場合、当該第２クロックの次の立ち下がりのタイミングで、クロック選択の切り換え、および前記分周器をリセットし、
当該第２クロックがＬレベルであった場合、当該第２クロックの次の立ち上がりのタイミングで、前記クロック選択器による当該第２クロックへの切り換え、および前記分周器に前記比較クロックが立ち上がりの初めになるような値をロードする、
ことを特徴とするＰＬＬ回路の制御方法。
【請求項５】
クロック切換信号により複数のクロック信号を選択し切り換えて基準クロックとして供給するクロック選択器と、比較クロックを生成する分周器と、を含み構成されたＰＬＬ回路の制御方法において、
前記クロック切換信号により現用クロック信号から他のクロック信号に切り替わるとき、当該他のクロック信号がＨレベルであった場合、このクロック信号の次の立ち下がりのタイミングで、クロック選択の切り換え、および前記分周器のリセットを行い、
当該他のクロック信号がＬレベルであった場合、このクロック信号の立ち上がりのタイミングで、前記他のクロック信号への切り換え、および前記分周器に前記比較クロックが立ち上がりの初めになるような値をロードする、
ことを特徴とするＰＬＬ回路の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、現用系と予備系用など、複数のクロック信号を選択し切り換えて基準クロックとして動作するように構成されたＰＬＬ(Phase Locked Loop) 回路に関し、特に基準クロック切換時の制御方法に関する。
【０００２】
【従来の技術】
各種装置に複数のクロック信号を選択し切り換えて基準クロックとして動作するように構成されたＰＬＬ回路が用いられる。このようなＰＬＬ回路における基準クロックの切り替え方式を図を用いて説明する。図１１は、従来のＰＬＬ回路の概略構成ブロック図を示している。また図１２は、図１１のＰＬＬ回路における各部の波形を示すタイミングチャートである。同回路は周知の構成であり、例えば特開平３−２２７０６号公報にも等価な回路が開示されている。
【０００３】
図１２では、時刻（Ｔ５１）でクロック切り換え信号をアサートし、基準クロックをクロックＡからクロックＢに切り換えるものとする。アサート前には、ＰＬＬ回路の既知機能で基準クロック（クロックＡ）と比較クロックは同期しており例えば時刻（Ｔ５０）では基準クロックが立ち上がるとき比較クロックも立ち上がる。
【０００４】
この従来の回路では、クロック切り替え信号から直接基準クロックの切り替えのみをおこなっている。このため、図１２に示すように、クロック切り換え信号をアサート（Ｔ５１）したとき、その直後（Ｔ５２）で、比較クロックと基準クロック（クロックＢ）との位相差が生じてしまい、これを吸収するため、ある程度の時間、電圧制御発振器（ＶＣＸＯ）からの出力クロックの周波数が変動してしまう。このため、当該ＰＬＬ回路を用いて処理を行っている通信データに一瞬誤りが生じることや、後続のＰＬＬに供給されるクロックが不安定になるため、一時的に追従できなくなる等の不都合が生じることがある。
【０００５】
この点を解決するためには、例えば、特開平３−２２７０６号公報のように、基準クロックの入力部に分周器を設け、高速クロックを低速クロックに変換し、この低速クロックを基準クロックとしてＰＬＬ回路に選択回路を通して入力する構成とし、前記基準クロック入力部の分周器をリセットすることにより位相のずれを吸収する方法が提案されている。
【０００６】
しかし、上述技術の場合、基準クロック入力部にも分周器が必要となる。また、複数の基準クロックを選択するためには、選択する基準クロックの数だけ分周器を設け、またそれをリセットする手段を持たなければならないため、回路構成が複雑化することが問題となる。
【０００７】
【発明が解決しようとする課題】
本発明は、ＰＬＬ回路における上述した実状に鑑みなされたもので、比較クロックの位相を制御することにより、基準クロック切り替え時に基準クロックと比較クロックの位相のずれがなく切換時も安定した出力が得られ、しかも簡易な構成にて実現することができるＰＬＬ回路を提案することを目的としている。
【０００８】
【課題を解決するための手段】
課題解決のため、請求項１の発明では、複数のクロック信号を切り替えて基準クロックとして供給するクロック選択器と、比較クロックを生成する分周器を含み構成されたＰＬＬ回路において、前記基準クロックが前記複数のクロック信号の第１クロックから第２クロックに切り替わるとき、当該第２クロックがＨレベルであった場合、当該第２クロックの次の立ち下がりのタイミングで、クロック選択の切り換え、および前記分周器のリセットを行うが、もし当該第２クロックがＬレベルであった場合、当該第２クロックの次の立ち上がりのタイミングで、前記クロック選択器による当該第２クロックへの切り換え、および前記分周器に前記比較クロックが立ち上がりの初めになるような値をロードする、タイミング生成器を備える。
【０００９】
請求項２の発明は、請求項１に記載のＰＬＬ回路において、前記複数のクロック信号は前記第１クロックと前記第２クロックとからなり、前記第１クロックは現用クロック信号であり、前記第２クロックは予備用クロック信号であることを特徴とする。
【００１０】
請求項３の発明では、クロック切換信号により複数のクロック信号を選択し切り換えて基準クロックとして供給するクロック選択器と、比較クロックを生成する分周器と、前記クロック切換信号および前記複数のクロック信号それぞれが入力されてクロック選択信号を前記クロック選択器に出力するタイミング生成器と、を含み構成されたＰＬＬ回路であって、前記タイミング生成回路が、前記クロック切換信号により現用クロック信号から他のクロック信号に切り替わるとき、当該他のクロック信号がＨレベルであった場合、このクロック信号の次の立ち下がりのタイミングで、クロック選択の切り換え、および前記分周器のリセットを行うが、もし当該他のクロック信号がＬレベルであった場合、このクロック信号の立ち上がりのタイミングで、前記他のクロック信号への切り換え、および前記分周器に前記比較クロックが立ち上がりの初めになるような値をロードすることを特徴とする。
【００１１】
請求項４の発明では、複数のクロック信号を切り替えて基準クロックとして供給するクロック選択器と、比較クロックを生成する分周器を含み構成されたＰＬＬ回路の制御方法において、前記基準クロックが前記複数のクロック信号の第１クロックから第２クロックに切り替わるとき、当該第２クロックがＨレベルであった場合、当該第２クロックの次の立ち下がりのタイミングで、クロック選択の切り換え、および前記分周器をリセットし、当該第２クロックがＬレベルであった場合、当該第２クロックの次の立ち上がりのタイミングで、前記クロック選択器による当該第２クロックへの切り換え、および前記分周器に前記比較クロックが立ち上がりの初めになるような値をロードする、
ことを特徴とする。
【００１２】
請求項５の発明では、クロック切換信号により複数のクロック信号を選択し切り換えて基準クロックとして供給するクロック選択器と、比較クロックを生成する分周器と、を含み構成されたＰＬＬ回路の制御方法において、前記クロック切換信号により現用クロック信号から他のクロック信号に切り替わるとき、当該他のクロック信号がＨレベルであった場合、このクロック信号の次の立ち下がりのタイミングで、クロック選択の切り換え、および前記分周器のリセットを行い、当該他のクロック信号がＬレベルであった場合、このクロック信号の立ち上がりのタイミングで、前記他のクロック信号への切り換え、および前記分周器に前記比較クロックが立ち上がりの初めになるような値をロードする、
ことを特徴とする。
【００１３】
【発明の実施の形態】
本発明は、複数のクロック信号を選択し切り換えて基準クロックとして供給する切換クロック選択器と、切換指示手段と、比較クロックを生成する分周器と、を含み構成されたＰＬＬ回路において、ある基準クロックから他の基準クロックに切り替えるとき、比較クロックの位相を基準クロックに合わせることにより、ＰＬＬの出力クロックの位相変動（周波数変動）を最小限に押さることができることを特徴とする。
【００１４】
このために、本発明のＰＬＬ回路では、切換指示手段からのクロック切換信号および複数のクロック信号それぞれが入力されてクロック選択信号を切換クロック選択器に出力するタイミング生成器を備え、このタイミング生成回路が、現用クロック信号から切換指示手段により指示された他のクロック信号に切り替わるとき、当該指示されたクロック信号の立ち下がりのタイミングで、前記クロック選択器による当該指示されたクロック信号への切り換え、および分周器のリセットを行うようにする。
【００１５】
あるいは、前記タイミング生成回路が、現用クロック信号から切換指示手段により指示された他のクロック信号に切り替わるとき、当該指示されたクロック信号がＨレベルであった場合、このクロック信号の次の立ち下がりのタイミングで、クロック選択の切り換え、および前記分周器のリセットを行うが、もし当該指示されたクロック信号がＬレベルであった場合、このクロック信号の立ち上がりのタイミングで、前記クロック選択器による指示されたクロック信号への切り換え、および比較クロックを生成する分周器の内部カウンタに比較クロックが立ち上がりの初めになるような値をロードするように構成する。
【００１６】
また、現用クロック信号から予備用クロック信号への切り換えのみ行う用途では、クロック選択器と、比較クロックを生成する分周器を含み構成し、現用クロックから予備用クロックに切り替わるとき、当該予備用クロックの立ち下がりのタイミングで、前記クロック選択器による当該予備クロックへの切り換え、および前記分周器のリセットを行うタイミング生成器を具備させる。
【００１７】
或いは、タイミング生成器として、現用クロックから予備用クロックに切り替わるとき、当該予備用クロックがＨレベルであった場合、次の予備用クロックの立ち下がりのタイミングで、クロック選択の切り換え、および前記分周器のリセットを行うが、もし当該予備用クロックがＬレベルであった場合、次の予備用クロックの立ち上がりのタイミングで、前記クロック選択器による当該予備クロックへの切り換え、および比較クロックを生成する分周器の内部カウンタに比較クロックが立ち上がりの初めになるような値をロードを行うタイミング生成器を具備させても良い。
【００１８】
〔第１実施例〕以下、実施例を挙げ図面を用いて本発明につき詳細に説明する。図１に本発明のＰＬＬ回路の第１の実施例を概略ブロック図で示す。実施例のＰＬＬ回路は、ＰＬＬ回路主部７と、外部から入力されるクロックＡ１４、クロックＢ１５を選択してＰＬＬ回路主部７に基準クロックとして入力する切換クロック選択器１（以下ではセレクタ１と記載する）、およびタイミング生成器６により構成されている。
【００１９】
本実施例はクロックＡを現用基準クロック、クロックＢを予備用基準クロックとし、クロックＡに何らかの障害が発生し、クロックＢに基準クロックを切り替えることを想定している。クロックＡ１４は現用の基準クロックとして使用され、クロックＢ１５は予備用の基準クロックとして使用されることを前提とする。図示しないクロック異常検出部がクロックＡに異常を検出すると本回路に、クロック切り替え信号を送信する。
【００２０】
ＰＬＬ回路主部７は、既知部分で位相比較器２および、低域通過フィルタ３および、電圧制御発振器（ＶＣＸＯ）４および、分周器５により構成される。ＰＬＬ回路主部７に入力される比較クロック１０はセレクタ１により選択される。クロックＡ１４およびクロックＢ１５は前記セレクタ１に入力されると共に、タイミング生成器６にも入力される。
【００２１】
クロック切り替え信号１３は、クロックＡ１４の異常発生時にタイミング生成回路６をアサートする。また、前記タイミング生成器６にはクロック切り替え信号１３が入力されており、クロック切り換え信号１３がアサートしたとき、次のクロックＢ１５の立ち下がりのタイミングにてクロック選択信号８をセレクタ１に、またリセット信号９を分周器５に出力する。分周器５はリセット信号９がアサートされると内部カウンタ値がクリアされ、立ち下がりから出力を開始する。すなわち、比較クロック１１が立ち下がりの初めになる。
【００２２】
次に、本実施例の動作を図１および図２〜図５を用いて詳細に説明する。なお、図２〜図５の各図は、図１のＰＬＬ回路における各部の動作波形を示すタイミングチャートである。セレクタ１にて選択されたクロック信号（通常はクロックＡ１４が選択されている）は、基準クロック１０としてＰＬＬ回路主部７に入力されると比較クロック１１との位相差を位相比較器２により位相が比較される。位相比較器２は前記位相比較の結果、位相情報信号１６を出力する。位相情報信号１６は低域通過フィルタ３により平滑化され、周波数制御電圧信号１７に変換される。ＶＣＸＯ４は入力された前記周波数制御電圧信号１７の電圧に応じた周波数の出力クロック１２を出力する。前記クロック信号１２は分周器５にて低周波のクロック信号に分周され、比較クロック１１として位相比較器２に出力される。
【００２３】
ＰＬＬ回路主部７は基準クロック１０よりも比較クロック１１の方が位相が進んでいる場合は出力クロック１２の周波数を高める動作をし、遅れている場合は周波数を低める動作をする。出力クロック１２の周波数が高まると、周期が短くなるため、比較クロックの位相は基準クロックに対して遅れる方向に動作する。反対に、出力クロック１２の周波数が低くなると周期が長くなるため、比較クロックの位相は基準クロックに対して進む方向に動作する。
【００２４】
図２のタイミングチャートに基準クロックが現用から予備用に切り替わった前後のタイミング波形例を示す。時刻Ｔ１においてはクロック切り替え信号（Ｈレベルのときアサート）はＬレベルでネゲートしており、クロック選択信号もクロックＡ選択（ＬレベルのときクロックＡ選択、ＨレベルのときクロックＢ選択）を示しており、また基準クロックと比較クロックの位相が一致した定常状態である。つぎにＴ２において、クロック切り替え信号がアサートになる。しかし、クロック選択信号は既述したように予備用クロック信号が立ち下がるまで、すなわちＴ３のタイミングになるまで、クロックＡ選択を続ける。
【００２５】
Ｔ３はクロックＢの立ち下がりのタイミングである。このタイミングで、タイミング生成器６がクロック選択信号をＨレベル（クロックＢ選択）とすることで、基準クロックにはクロックＢが出力される。また、タイミング生成器６は同タイミングにてリセット信号をアサート（Ｌレベルのパルス）し、分周器のカウンタをクリアする。分周器のカウンタ動作は、リセット信号のパルス幅（Ｌレベルの時間）だけ停止しているが、これは基準クロックと比較クロックの位相比較に影響を与えない範囲の幅とする。したがって、クロックＢに基づく基準クロックの立ち下がりとほぼ同時に、比較クロックが立ち下がり、分周器５のカウンタが初めから動作を開始する。基準クロックの次の立ち上がりであるＴ４のタイミングでは、比較クロックの立ち上がりが来るので、基準クロックの切り替え直後においても位相のずれは無い。
【００２６】
図３にクロック切り替え信号１３が時刻（Ｔ６）でアサートしたとき、すなわち、クロックＡおよびクロックＢが共にＨレベルであった場合の波形例を示す。この場合においても、クロック選択信号８はクロックＢ（予備クロック）１５の立ち下がり、つまり、Ｔ７のタイミングになったとき出力され基準信号が切り替わる。切り替えの前後、Ｔ５、Ｔ８のタイミングで基準クロックと比較クロックの位相はずれていない。
【００２７】
図４にクロック切り替え信号１３が時刻（Ｔ１０）でアサートしたとき、すなわち、クロックＡがＨレベル、クロックＢがＬレベルであった場合の波形を示す。この場合においても、クロック選択信号８はクロックＢ（予備クロック）１５の立ち下がり、つまり、Ｔ１１のタイミングになったとき出力され基準信号が切り替わる。また、切り替えの前後、Ｔ９、Ｔ１２のタイミングで位相はずれていない。
【００２８】
図５にクロック切り替え信号１３が時刻（Ｔ１４）でアサートしたとき、すなわち、クロックＡおよびクロックＢが共にＬレベルであった場合の波形を示す。この場合においても、クロック選択信号８はクロックＢ（予備クロック）１５の立ち下がり、つまり、Ｔ１５のタイミングになったとき出力され基準信号が切り替わる。また、切り替えの前後、Ｔ１３、Ｔ１６のタイミングでの位相ずれはない。
【００２９】
実施例回路ではクロック切り替え信号１３がアサートしてから後の最初のクロックＢの立下りにおいて、クロック選択信号８および分周期リセット信号９がアサートする。このため、クロック切り替え信号１３がアサートしてから最大、クロックＢの１周期後にクロック選択信号および分周期リセット信号がアサートする。
【００３０】
上述のように、実施例によれば、予備用クロックへの切り換えによっても基準クロックと比較クロックの位相のずれが生ぜず、切り換え後もＰＬＬ回路が安定したクロックを供給することができる。
【００３１】
〔第２実施例〕続いて本発明の第２の実施例を示す。図６に本発明のＰＬＬ回路の第２の実施例を概略ブロック図で示す。本実施例の概略構成は図１の構成（第１実施例）と類似している。セレクタ２０、およびＰＬＬ回路主部２６を構成している位相比較器２１、低域通過フィルタ２２、ＶＣＸＯ２３は第１実施例と同じであるが、分周器２４およびタイミング生成器２５の機能が異なる。この実施例では、第１の実施例で説明した構成に加えて、タイミング生成器２５から、リセット信号だけでなく新たにロード信号２７を分周器２４に出力可能な構成となっている。
【００３２】
分周器２４は、ロード信号２７がアサートされると内部カウンタに比較クロック３１が立ち上がりの初めになるような値をロードし、リセット信号２８がアサートされると内部カウンタ値がクリアされ、比較クロック３１が立ち下がりの初めになる。
【００３３】
タイミング生成器２５は、クロック切り換え信号３５がアサートしたとき、クロックＢ３４がＨレベルであった場合、クロックＢ３４の立ち下がりのタイミングにてクロック選択信号２９、およびリセット信号２８をアサートし、クロックＢ３４がＬレベルであった場合、クロックＢ３４の立ち上がりのタイミングにてクロック選択信号２９、およびロード信号２８をアサートする。
【００３４】
前述第１の実施例では、クロック切り替え信号がアサートしてから実際にクロック選択が切り替わるまで、クロックＢの最大１クロックかかったのに対し、本実施例では半クロック短縮することができる。
【００３５】
次に本実施例の動作を図６および図７，図８を用いて説明する。本実施例においては、クロック切り換えに際しクロックＢ３４（予備用クロック）がＬレベルであった場合は、次のクロックＢ３４の立ち上がりのタイミングで、前記クロック選択器によるクロックＢ３４への切り換えが行われ、また比較クロック３１を生成する分周器２４の内部カウンタに比較クロックが立ち上がりの初めになるような値がロードされる。
【００３６】
図７はクロック切り替え信号３５がアサートしたとき、クロックＡがH レベル、クロックＢがＬレベルであった場合の波形例を示す。この場合には、タイミング生成器２５からセレクタ２０のクロック選択信号２９は次のクロックＢの立ち上がり、つまり、Ｔ２２のタイミングになったとき切り替わる。また、図８はクロック切り替え信号３５がアサートしたとき、クロックＡがＬレベル、クロックＢがＬレベルであった場合の波形例を示す。この場合においても、図７と同様、クロック選択信号は次のクロックＢの立ち上がり、つまり、Ｔ２６のタイミングになったとき切り替わる。
【００３７】
なお、クロック切り換えに際しクロックＢ３４（予備用クロック）がＨレベルであった場合は、前実施例同様に次の予備用クロックの立ち下がりのタイミングで、クロック選択の切り換え、および前記分周器のリセットを行う。すなわち、クロック切り替え信号がアサートしたとき、クロックＡがＬレベル、クロックＢがＨレベルであった場合の波形は第１の実施例の場合と同様であり（図２の波形例参照）、また、クロック切り替え信号がアサートしたとき、クロックＡがＨレベル、クロックＢがＨレベルであった場合の波形は第１の実施例の波形（図３の波形例参照）と同様である。
【００３８】
以上のように、第２の実施例によれば、クロック切り替え信号がアサートしてから実際にクロック選択が切り替わるまでの時間は、第１の実施例にてはクロックＢの最大１クロックかかる条件下場合でも、本実施例においては半クロック短縮されるので、クロック切り替え信号がアサートしてからクロックＢの最大０．５クロックで切り換えることができるという効果がある。
【００３９】
〔第３実施例〕次に本発明の第３の実施例について説明する。図９に本発明のＰＬＬ回路の第３実施例を概略ブロック図で示す。この実施例は複数のクロック（クロックＡ〜クロックｎ）が入力され、全てのクロックが現用および予備になりうる場合のＰＬＬ回路である。
【００４０】
この実施例では、たとえば、クロックＢが現用の基準クロックであった場合、それ以外のクロックが予備のクロックになりうる。どのクロックに切り替えるかは、図示されていないクロック選択部からのクロック切り替え信号により決定されるものとする。
【００４１】
本実施例回路の概略構成は前述第２実施例と類似しており、ＰＬＬ回路主部４６を構成している位相比較器４１、低域通過フィルタ４２、ＶＣＸＯ４３、分周器４４は第２実施例と同じであるが、セレクタ４０およびタイミング生成器２５の機能が異なる。本実施例では第２の実施例と比べると、３つ以上のクロック（クロックＡ〜クロックｎ）がセレクタ４０に入力され、さらにそれぞれのクロックがタイミング生成器４５にも入力されている点が異なっている。
【００４２】
図９におけるタイミング生成器４５は、クロック切り換え信号５６の変化を検出し、変化後の選択クロック（切り換え後に選択されるクロック）の立ち下がりのタイミングで、クロック選択信号４９を変化させると共にリセット信号４８をアサートさせるか、または、変化後の選択クロックの立ち上がりのタイミングで、クロック選択信号４９を変化させると共にロード信号４７をアサートさせる。どちらの動作になるかは、後述するようにクロック切り換え信号が変化したときの、切り換え後に選択されるクロックの位相状態による。また、セレクタ４０は、クロック選択信号４９に基づく指示に従い入力信号を選択して基準クロックとして出力する。
【００４３】
図１０に第３の実施例の動作波形例を示す。図１０ではクロックＡ〜クロックｎのうちの任意のクロック３つ（クロックＸ，Ｙ，Ｚとする）についての切り換え動作を説明する。図１０によれば、Ｔ３０のタイミングではクロック選択信号はクロックＸを選択しており、基準クロックはクロックＸに対応したタイミングである。また、比較クロックも基準クロック（クロックＸ）と同じ位相になっている。
次にＴ３１のタイミングでクロック切り換え信号が、クロックＸ指示からクロックＹ指示に切りわると、この時点でクロックＹはＨレベルであるので、同クロックＹの次の立ち下がりの時点Ｔ３２のタイミングでクロック選択信号４９がクロックＹに切り替わり、リセット信号がアサートする。Ｔ３２のタイミングで分周器がリセットされたので、つぎのＴ３３のタイミングでは基準クロック（クロックＹ）と比較クロックの立ち上がりが一致する。
【００４４】
次にＴ３４のタイミングでクロック切り換え信号が、クロックＹからクロックＺに切りわると、クロックＺはＬレベルであるので、同クロックＺの次の立ち上がり時点Ｔ３５のタイミングでクロック選択信号４９がクロックＺに切り替わり、ロード信号がアサートする。Ｔ３５のタイミングで分周器がロードされたので、つぎのＴ３６のタイミングでは基準クロック（クロックＺ）と比較クロックの立ち上がりが一致する。
【００４５】
その他、任意のクロックから他の任意のクロックへの切り換えがクロック切り換え信号により指示された場合でも、切り換え後に選択されるクロックの極性に応じて、上述した動作のいずれかに類似の動作を行って切り換え後の基準クロックと比較クロックの位相が一致する。
【００４６】
上述説明のように第３の実施例によると特定のクロックを現用クロック、予備用クロックとせず、複数のクロックのうちどのクロックからどのクロックに選択を変更したとしても、基準クロックと比較クロックの位相のずれが無く、ＰＬＬが安定したクロックを供給することができる。
【００４７】
その他、説明は省略するが、タイミング生成器が複数のクロック（クロックＡ〜クロックｎ）が入力され、全てのクロックが現用および予備になりうる場合のＰＬＬ回路を、第１実施例で説明したと同様に、クロック切り換え指示後、次の立ち下がりを待ってクロック選択信号の切り替えと、リセット信号による分周器のリセットを行うのみの構成で実現することもできる。
【００４８】
本発明のＰＬＬ回路は、基準クロックを変更したとしても、切り換え後も基準クロックと比較クロックの位相のずれが無く、ＰＬＬが安定したクロックを供給することができ、特に、リセットや、ロードによる位相調整を行う分周器が、比較クロック生成用の分周器１個であるため、比較的容易に実現できる。
【００４９】
【発明の効果】
以上説明したように、本発明によればタイミング生成器からの信号で基準クロック信号としての入力クロックを切り換えるとともに既述分周器が出力する比較クロックの位相を制御することにより、切り替え時に位相のずれが発生しないＰＬＬ回路を実現することができる。特に、従来の技術と比較すると、リセット信号や、ロード信号による位相調整を行う分周器が、比較クロック生成用の分周器１個であるため、比較的容易に実現できるという実用的効果が得られる。
【図面の簡単な説明】
【図１】本発明のＰＬＬ回路の第１の実施例を示す概略ブロック図である。
【図２】第１実施例のＰＬＬ回路における各部の動作波形を示すタイミングチャート（１）である。
【図３】第１実施例のＰＬＬ回路における各部の動作波形を示すタイミングチャート（２）である。
【図４】第１実施例のＰＬＬ回路における各部の動作波形を示すタイミングチャート（３）である。
【図５】第１実施例のＰＬＬ回路における各部の動作波形を示すタイミングチャート（１）である。
【図６】本発明のＰＬＬ回路の第２実施例を示す概略ブロック図である。
【図７】第２実施例のＰＬＬ回路における各部の動作波形を示すタイミングチャート（１）である。
【図８】第２実施例のＰＬＬ回路における各部の動作波形を示すタイミングチャート（２）である。
【図９】本発明のＰＬＬ回路の第３実施例を示す概略ブロック図である。
【図１０】第３実施例のＰＬＬ回路における各部の動作波形を示すタイミングチャートである。
【図１１】従来のＰＬＬ回路の概略構成ブロック図である。
【図１２】従来のＰＬＬ回路における各部の波形を示すタイミングチャートである。
【符号の説明】
１，２０，４０…切換クロック選択器（セレクタ）
２，２１，４１…位相比較器
３，２２，４２…フィルタ
４，２３，４３…電圧制御発振器（ＶＣＸＯ）
５，２４，４４…分周器
６，２５，４５…タイミング生成器
７，２６，４６…ＰＬＬ回路主部
８，２９，４９…クロック選択信号
９，２８，４８…リセット信号
１０，３０，５０…基準信号
１１，３１，５１…比較信号
１２，３２，５２…出力クロック
１３，３５，５６…クロック切り換え信号
１４，３３，５３…クロックＡ
１５，３４，５４…クロックＢ
２７，４７…ロード信号
【図１】
0003655878.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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