(57)【特許請求の範囲】
【請求項１】
半導体レーザ素子と他の半導体素子とを集積してなる複合集積型半導体レーザチップが、複数形成されてなるバー状態にある半導体レーザ装置において、
上記バー状態の上記各チップに隣接する，チップ分離時に除去される部分に、上記他の半導体素子を電気的にショートした状態とする冗長領域が、その隣接する一方のチップにおける他の半導体素子と配線により接続されて，形成されてなることを特徴とする半導体レーザ装置。
【請求項２】
請求項１に記載の半導体レーザ装置において、
上記冗長領域は、上記半導体レーザ装置に設けられているｐ電極とｎ電極とを電気的にショートした状態にしてなるものであることを特徴とする半導体レーザ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、光通信等の光源として用いる光デバイスを構成する半導体レーザ装置に関し、特に変調器付きレーザのような複合集積型半導体レーザにおいてそのチップが複数形成されたバー状態での高精度な特性評価を可能とする構造を備える半導体レーザ装置に関するものである。
【０００２】
【従来の技術】
例えば、２．５Ｇｂ／ｓ以上の長距離高速大容量光通信には、単一波長半導体レーザ（例えば、ＤＦＢレーザ）を単体で用いるとスペクトルの広がり等により長距離伝送が不可能となるため、通常は外部変調器を設けた変調器付きレーザが用いられる。中でも、電界吸収型変調器と単一波長半導体レーザ素子とを集積した変調器付きレーザ（複合集積型半導体レーザ）による光源が主流となりつつある。
【０００３】
図７は、従来の変調器付きレーザを示した斜視図である。図において、１０は金属配線を形成するＡｕメッキ、１２は変調器２３１の寄生容量を低減するための溝、２１はボンディングパッド、２２はレーザ部分、２３は変調器部分、２５はレーザ部分２２と変調器部分２３とを分離する分離溝、４１はレーザ光、２３１は電界吸収型の変調器、２２１は単一波長半導体レーザ素子を示す。
【０００４】
上記変調器付きレーザは、図７に示すように、分離溝２５により分けられたレーザ（ＬＤ）部分２２と変調器部分２３とを有し、ＬＤ部分２２には、単一波長の半導体レーザ素子２２１が形成されており、上記変調器部分２３には、電界吸収型変調器２３１が形成されている。変調器２３１の両脇には、変調器２３１の寄生容量を低減するための溝１２が形成されている。また、この変調器２３１に隣接してこの変調器２３１とＡｕメッキ１０の配線により接続されるボンディングパッド２１が形成されている。このボンディングパッド２１は、製品にする際に、変調器２３１に電圧を印加するための配線が接続される。
【０００５】
上記変調器付きレーザは、半導体レーザ素子２２１をＣＷ駆動させ、この状態で変調器２３１に印加する電圧を高速パルス動作させることによりレーザ光４１のＯＮ／ＯＦＦ動作が行われる。一般に、上記のような電界吸収型変調器２３１は、その活性層にＭＱＷ（multi-quantum-well）構造を用い、量子閉じ込めシュタルク効果（ＭＱＷの吸収係数の電界による変化）を利用して、レーザ光４１のＯＮ／ＯＦＦ動作を行っている。
【０００６】
一般に、変調器付きレーザは、図９に示した作製フローに従って作製される。
すなわち、半導体基板上にレーザ素子と変調器とを形成する結晶成長・プロセス技術工程（ステップＳ１）、変調器付きレーザチップを形成したウエハを結晶面に沿ってバー状態にヘキ開するヘキ開工程（ステップＳ２）、バー状態にあるチップの諸特性を評価するチップテスト（ステップＳ３）、バーから個々のチップに分離するチップ分離工程（ステップＳ４）、チップテストで識別された良品のチップを製品に組立てる組立工程（ステップＳ５）、および、製品の特性を検査する検査工程（ステップＳ６）を経て、変調器付きレーザを作製している。
【０００７】
よって、図７に示す変調器付きレーザは、まず、ステップＳ１では、半導体レーザ素子のみからなる単体の半導体レーザを作製する場合と同じように、例えば、ｎ−ＩｎＰ基板上に、ＭＯＣＶＤ等の結晶技術と、成膜，転写，エッチング等からなるプロセス技術とにより、ＬＤ部分２２と変調器部分２３とを形成する。つぎのステップＳ２のヘキ開工程では、この変調器付レーザを形成したウエハを、単体の半導体レーザを作製する場合と同じようにして結晶面に沿ってヘキ開し、図８に示すようなバー状態とする。このバー状態にあるチップは、バー３１のヘキ開面がミラーを形成するので、チップに電流を流すことにより変調器付きレーザをレーザ発振させることができる。したがって、ステップＳ３のチップテストは、このバー状態のチップにおける半導体レーザ素子２２１にプローブＰを当てて電流を流してレーザ発振させ、このときのチップの電気的、光学的特性を評価することにより実施される。この後に、ステップＳ４のチップ分離、ステップＳ５のチップ組立て、およびステップＳ６の検査が行われる。
【０００８】
【発明が解決しようとする課題】
これまでの単体レーザの場合、バーには半導体レーザ素子しか形成されていなかったため、その特性（特に光学特性）は、上記バー状態で行うチップテスト（ステップＳ３）と、組立て後の製品に対して実施する検査（ステップＳ６）とでその結果は変わらなかった。しかしながら、図７，図８に示すような変調器付レーザ（複合集積型半導体レーザ）の場合、単体レーザに用いられるチップテスタでその特性を測定すると、変調器２３１がＯＰＥＮ状態となっているため、チップテストの測定結果は、図１０(a)(b)に示すように、組立て後の製品に対する検査結果と大幅に変わってくるという問題がある。
【０００９】
しかるに、このような場合、変調器部分２３のボンディングパッド２１にもプローブＰを当てて変調器２３１に電圧を印加するようにすれば、変調器２３１のＯｐｅｎ状態を回避できるため、チップテストの結果が製品の検査結果と大幅に変わるというような問題は生じない。しかしながら、変調器２３１としては、２．５Ｇｂ／ｓ以上の高速動作が要求される関係上、ボンディングパッド２１の外径が小さく形成されるため、プローブＰとパッド２１との位置ずれや、プローブＰによるパッド２１への傷付け、さらにはチップテストの作業性が悪い等の問題が生じるので、実際上、バー状態にあるチップの変調器２３１に電圧を印加することは不可能である。
【００１０】
本発明は、上記のような問題を解決するためになされたもので、変調器付レーザのような複合集積型半導体レーザにおいても単体レーザで用いられるチップテスタを用いて、チップが複数形成されたバー状態での高精度な特性評価を可能とする半導体装置を提供するものである。
【００１１】
【課題を解決するための手段】
この発明による半導体レーザ装置は、半導体レーザ素子と他の半導体素子とを集積してなる複合集積型半導体レーザチップが、複数形成されてなるバー状態にある半導体レーザ装置において、上記バー状態の上記各チップに隣接する，チップ分離時に除去される部分に、上記他の半導体素子を電気的にショートした状態とする冗長領域が、その隣接する一方のチップにおける他の半導体素子と配線により接続されて，形成されてなることを特徴とするものである。
【００１２】
また、この発明による半導体レーザ装置は、上記の半導体レーザ装置において、上記冗長領域は、上記半導体レーザ装置に設けられているｐ電極とｎ電極とを電気的にショートした状態にしてなるものであることを特徴とするものである。
【００１４】
【発明の実施の形態】
実施の形態１．
図１は、本発明による実施の形態１の半導体レーザ装置を示した平面図、図２は、図１の変調器部分２３におけるＡＡ’部分の断面図、図３は、図１のＬＤ部分２２におけるＢＢ’部分の断面図である。これらの図において、１はｎ−ＩｎＰ基板、２はＭＱＷ活性層、３はＳ．Ｉ−ＩｎＰブロック層、４はｎ−ＩｎＰブロック層、５はＳ．Ｉ−ＩｎＰブロック層、６はｐ−ＩｎＰ第２クラッド層、７はｐ−ＩｎＧａＡｓコンタクト層、８はＳｉＯ2 膜、９はｐ電極、１０はＡｕメッキ、１１はｎ電極、１２は変調器や半導体レーザの寄生容量を低減するための溝、１６はｐ−ＩｎＰ第１クラッド層、２１はボンディングパッド部分、２２は半導体レーザ（ＬＤ）部分、２３は変調器部分、２４は変調器をショート状態とする冗長領域、３１はウエハをヘキ開して得たバー、９１は変調器と冗長領域とを結ぶ冗長配線、２２１は単一波長半導体レーザ素子（ＬＤ）、２３１は外部変調器を示す。
【００１５】
実施の形態１の半導体レーザ装置は、図１に示すように、ＬＤ部分２２と変調器部分２３とを有する変調器付きレーザのチップ形成部分と、変調器２３１をショート状態にする冗長領域２４を形成した冗長部分とが交互に形成されたバー状態にあるものである。
【００１６】
上記変調器部分２３は、変調器２３１と、ボンディングパッド部分２１とを有し、ボンディングパッド部分２１は、変調器２３１とＡｕメッキ１０で接続されている。また、冗長部分に形成された冗長領域２４は、隣接する一方のチップのボンディングパッド部分２１と冗長配線９１によって接続されている。
【００１７】
上記変調器２３１は、図２に示すように、ｎ−ＩｎＰ基板１上に、ＭＱＷ活性層２、ｐ−ＩｎＰ第１クラッド層１６、ｐ−ＩｎＰ第２クラッド層６、ｐ−ＩｎＧａＡｓコンタクト層７が順次形成され、上記ＭＱＷ活性層２と上記ｐ−ＩｎＰ第１クラッド層１６の一部分には、Ｓ．Ｉ−ＩｎＰブロック層３、ｎ−ＩｎＰブロック層４、Ｓ．Ｉ−ＩｎＰブロック層５が埋め込み形成された層構造を有するものである。また、変調器２３１の両脇には、変調器２３１の寄生容量を低減するために、ｎ−ＩｎＰ基板１にまで達する溝１２が形成されている。そして、この溝１２を含む全面に絶縁保護膜となるＳｉＯ2 膜８が形成されている。このＳｉＯ2 膜８は、上記ｐ−ＩｎＧａＡｓコンタクト層７の上部で開口されており、そして、この開口部を含んでＳｉＯ2 膜８上には、冗長領域２４にまで延長されるｐ電極９と、また、隣接するボンディングパッド部分２１との配線を行うためのＡｕメッキ１０とが順次形成されている。なお、上記ｎ−ＩｎＰ基板１の裏面にはｎ電極１１が形成されている。
【００１８】
上記ボンディングパッド部分２１は、図２に示すように、上記ｎ−ＩｎＰ基板１上に、上記のＳ．Ｉ−ＩｎＰブロック層３、ｎ−ＩｎＰブロック層４、Ｓ．Ｉ−ＩｎＰブロック層５、ｐ−ＩｎＰ第２クラッド層６、ｐ−ＩｎＧａＡｓコンタクト層７、ＳｉＯ2 膜８、ｐ電極９、およびＡｕメッキ１０が順次形成された層構造を有するものである。このボンディングパッド部分２１には、製品とするときに配線金属がボンディングされ、Ａｕメッキ１０によって接続されている変調器２３１に電圧を印加するものである。
【００１９】
上記冗長領域２４は、図２に示すように、ｎ−ＩｎＰ基板１上に形成された上記ＳｉＯ2 膜８を開口させてこの開口部を覆うようにして上記ｐ電極９を形成したものである。すなわち、この冗長領域２４は、ｎ−ＩｎＰ基板１を介してｐ電極９とｎ電極１１とがショート状態にされている。この冗長領域２４は、変調器付レーザを作製するプロセス内で同時に形成することができる。
【００２０】
上記ＬＤ２２１は、図３に示すように、上記変調器２３１とほぼ同様の層構造を有し、ｎ−ＩｎＰ基板１上に、ＭＱＷ活性層２、ｐ−ＩｎＰ第１クラッド層１６、ｐ−ＩｎＰ第２クラッド層６、ｐ−ＩｎＧａＡｓコンタクト層７が順次形成され、上記ＭＱＷ活性層２と上記ｐ−ＩｎＰ第１クラッド層１６の一部分には、Ｓ．Ｉ−ＩｎＰブロック層３、ｎ−ＩｎＰブロック層４、Ｓ．Ｉ−ＩｎＰブロック層５が埋め込み形成された層構造を有する。また、ＬＤ２２１の両脇には、ＬＤ２２１の寄生容量を低減するために、ｎ−ＩｎＰ基板１にまで達する溝１２が形成されており、この溝１２を含む全面に絶縁保護膜となるＳｉＯ2 膜８が形成されている。このＳｉＯ2 膜８は、上記ｐ−ＩｎＧａＡｓコンタクト層７の上部が開口されており、さらにこの開口部を含んでその上には、ｐ電極９とＡｕメッキ１０とが順次形成されている。また、上記ｎ−ＩｎＰ基板１の裏面にはｎ電極１１が形成されている。
【００２１】
次に、上記半導体レーザ装置の製造方法を説明する。
図４および図５は、上記半導体レーザ装置の変調器部分２３と冗長領域２４における製造工程を示した断面図である。
【００２２】
この実施の形態１による半導体装置の変調器部分２３を作製するには、まず、図４(a) に示すように、ｎ−ＩｎＰ基板１上に、ＭＯＣＶＤ法等の結晶成長法により、ＭＱＷ活性層２、ｐ−ＩｎＰ第１クラッド層１６を結晶成長し、所定領域をサイドエッチングにより除去してこの除去した部分にＳ．Ｉ−ＩｎＰブロック層３、ｎ−ＩｎＰブロック層４、Ｓ．Ｉ−ＩｎＰブロック層５を選択的に結晶成長した後、その全面にｐ−ＩｎＰ第２クラッド層６、ｐ−ＩｎＧａＡｓコンタクト層７を結晶成長する。
【００２３】
次に、このように結晶成長の完了したウエハに、エッチングを行って図４(b) に示すように、変調器２３１の寄生容量を低減するための溝１２を、ｎ−ＩｎＰ基板１にまで達するように形成する。この時に、ボンディングパッド部分２１の周辺部分（図４(b) において右側部分）も同時に除去し、後でこの除去した部分に冗長領域２４を形成するようにする。したがって、上記溝１２は、ｎ−ＩｎＰ基板１に達する深さに形成するため、この溝１２を形成するのと同時に除去したボンディングパッド部分２１の周辺部分（図４(b) において右側部分）においてもｎ−ＩｎＰ基板１に達している。
【００２４】
この後、通常の膜堆積方法等によって図４(c) に示すように、全面に絶縁保護膜となるＳｉＯ2 膜８を形成する。
【００２５】
そして、図５(a) に示すように、変調器２３１に電圧を印加できるようにするために、ｐ−ＩｎＧａＡｓコンタクト層７上のＳｉＯ2 膜８の一部をエッチングにより除去して開口部８１を形成する。このとき、同時にボンディングパッド部分２１の周辺部分（図５(a) において右側部分）におけるＳｉＯ2 膜８の一部も除去して開口部８２を形成しておく。このような開口部８２を形成するのは、後でこの部分に電気的なショート状態となる冗長領域２４を形成するためである。
【００２６】
次いで、図５(b) に示すように、変調器２３１とボンディングパッド部分２１とを結ぶためのｐ電極９を形成する。このとき、このｐ電極９を上記開口部８２まで延長することにより、冗長領域２４を形成することができる。
【００２７】
ところで、例えば、変調器２３１を１０Ｇｂ／ｓで高速パルス駆動させる場合、ボンディングパッド部分２１は、最大でも５０μｍ□とその外径を非常に小さくする必要がある。また、ボンディングパッド部分２１の容量は約０．２ｐＦで、ボンディングパッド部分２１から冗長領域２４までのｐ電極９の引き出し部分（図１中の冗長配線９１に相当する部分）は０．１ｐＦ程度である。したがって、この冗長配線９１部分の容量は、変調器２３１及びボンディングパッド部分２１の容量に比べ、非常に小さいので、冗長領域２４への引き出し線、すなわち、冗長配線９１は、変調器２３１の高速動作に対して特に問題とならない。特に、丸ウエハを用いた高精度プロセス等により、冗長配線９１となるメタル幅は数μｍで作製することができる。
【００２８】
次に、上記ｐ電極９を形成した後に、図５(c) に示すように、変調器２３１とボンディングパッド部分２１とを電気的に接続するＡｕメッキ１０を形成し、また、ｎ−ＩｎＰ基板１の裏面にｎ電極１１を形成すると、図２に示した変調器部分２３と、冗長領域２４とが完成する。
【００２９】
上記のようにして形成した冗長領域２４は、ｎ−ＩｎＰ基板１を介してｐ電極９とｎ電極１１が電気的にショート状態にされる。したがって、変調器部２３は、冗長配線９１、すなわち、ｐ電極９を通じて冗長領域２４と電気的に接続されているため、ｐ電極９とｎ電極１１とを電気的にショート状態にある冗長領域２４によって電気的にショート状態となる。
【００３０】
一方、図３に示したＬＤ部分２２は、上記変調器２３１の作製工程において冗長領域２４を形成しないようにすることで、上記変調器部分２３の製作と同時にほぼ同じ工程を経て作製される。
【００３１】
次に、上記のウエハプロセスが終了した後に、ウエハを結晶面に沿ってチップ形成部分と冗長部分とが交互に形成されたバー状態にヘキ開すると、図１に示す半導体レーザ装置が完成する。
【００３２】
このように、上記実施の形態１による半導体レーザ装置（変調器付きレーザ）によれば、チップテストを行う場合、図１に示すようなバー状態にある半導体レーザ装置のＬＤ部分２２に、従来の単体レーザで用いていたチップテスタのプローブを当てて、ＬＤ２２１に電圧を印加することにより、チップ状態での光学的特性を高精度に測定することができるという効果がある。すなわち、変調器２３１は、それと接続されているボンディングパッド部分２１を介して冗長領域２４によってショート状態にされているので０Ｖの電圧を印加した状態と同じ状態、つまり、変調器２３１がＯＦＦ状態（透過）になっている。そのため、ＬＤ２２１にプローブを当てて電圧を印加することで、この変調器２３１による影響を受けることなく変調器付レーザの光学的特性を正確に測定することができ、この測定結果は、チップ組立て後の製品の検査結果と変わらないから、チップ状態で製品の光学的特性を高精度に評価することができるというものである。また、このバー状態にある半導体レーザ装置の冗長領域２４は、チップ形成領域と隣接して形成されており、チップテスト後、このバー３１を個々のチップに分離するとき、冗長領域２４を変調器付レーザチップと分離して除去することができ、このようにして分離したチップとしては従来の変調器付きレーザと同じ形態のものが得られる。また、チップ上では、引き出しメタル（冗長配線９１）は、ＳｉＯ2 膜８の上で絶縁されており、かつそのメタル幅（冗長配線９１の線幅）も数μｍと細いため、冗長配線９１による寄生容量が０．１ｐＦ程度にしかならないから、レーザの高速動作には何らの影響も及ぼさないものである。
【００３３】
実施の形態２．
上記実施の形態１では、チップテスト用プローブを半導体レーザ素子２２１にのみ当ててレーザ特性を評価する場合のものを示したが、本実施の形態２の半導体レーザ装置では、変調器部分２３にも電圧を印加してレーザ特性を評価できるようにしたものである。
【００３４】
図６は、この実施の形態２の半導体レーザ装置を示した平面図である。図６において、１０はＡｕメッキ、２１はボンディングパッド部分、２２は半導体レーザ（ＬＤ）部分、２３は変調器部分、３１はバー、３２はプローブ用パッド、３３は冗長配線、２２１は単一波長半導体レーザ素子、２３１は外部変調器である。
【００３５】
この実施の形態２の半導体レーザ装置は、図６に示すように、１つのバー３１の端に相当する部分に変調器付レーザチップとは独立にプローブ用のパッド３２を設け、このプローブ用パッド３２を変調器２３１と冗長配線３３で結んだものである。この実施の形態２による半導体レーザ装置におけるＬＤ部分２２、および変調器部分２３は、上記の実施の形態１におけるＬＤ部分２２、および変調器部分２３と同様の層構造を有し、また、プローブ用パッド３２は、Ａｕメッキ１０を形成しないことのほかはボンディングパッド部分２１と同様の層構造を有するものである。
【００３６】
ところで、変調器２３１を高速動作させるには、上記実施の形態１でも述べたように、変調器用のワイヤボンディング部分であるボンディングパッド部分２１のサイズは、５０μｍ□以下にする必要がある。そのため、上記実施の形態１で示した半導体レーザ装置において、そのボンディングパッド部分２１にプローブを正確に当て、しかも、ボンディングパッド部分２１に傷を付けることなく（特にワイヤを打つのが不能とならない程度）プローブを当てるのは容易ではない。したがって、変調器部分２３に形成したボンディンパット部分２１にプローブを当てて変調器２３１に電圧を印加することはまず不可能である。
【００３７】
しかるに、上記実施の形態２による半導体レーザ装置では、図６に示すように、変調器２３１には冗長配線３３によって電気的に接続された専用のプローブ用パッド３２が設けられているので、このパッド３２にプローブを当てて変調器２３に電圧を印加することができる。したがって、例えば、上記プローブ用パッド３２に当てたプローブを、半導体レーザ装置のｎ電極１１と同電位にすることにより、変調器２３１をショート状態と同じ状態、つまり、変調器２３１がＯＦＦ状態（透過）にすることができ、この状態でＬＤ２２１にもプローブを当てて電圧を印加すれば、変調器２３１の影響を受けることなくこの変調器付きレーザの特性を測定することができる。この場合は、上記実施の形態１の半導体レーザ装置と同様の状態でチップテストを行うことができることとなる。また、プローブ用パッド３２に当てたプローブに所定の電圧をかけることにより、変調器２３１をＯＮ状態（吸収）にすることができ、この状態でＬＤ２２１にもプローブを当てて電圧を印加すれば、この変調器付きレーザの消光特性をも測定することができる。また、この実施の形態２の半導体レーザ装置の場合、バー状態からチップに分離する時、プローブ用パッド３２を除去でき、かつチップ分離により各チップ間をつなぐ冗長配線３３をカットできるので、チップ状態では、従来の変調器付レーザとほぼ同じ形態のものが得られる。
【００３８】
なお、上記の冗長配線３３は、ウエハプロセス中にｐ電極９の形成と同時に形成することも可能であるし、また、ウエハプロセス終了後にワイヤ等で変調器部分２３間を空中配線することも可能である。
【００３９】
【発明の効果】
この発明による半導体レーザ装置によれば、半導体レーザ素子と他の半導体素子とを集積してなる複合集積型半導体レーザチップが、複数形成されてなるバー状態にある半導体レーザ装置において、上記バー状態の上記各チップに隣接する，チップ分離時に除去される部分に、上記他の半導体素子を電気的にショートした状態とする冗長領域が、その隣接する一方のチップにおける他の半導体素子と配線により接続されて，形成されてなることを特徴とするものであり、これにより、上記半導体素子が冗長領域によってショート状態にして該半導体素子の機能を停止状態にしているので、チップテストを行う場合、単体レーザで用いているチップテスタで複合集積型半導体レーザの半導体レーザ素子にのみプローブを当てて電圧を印加することにより、上記半導体素子の影響を受けることなく該半導体レーザ装置の光学的特性を測定することができ、この測定結果は、チップ組立て後の製品としての特性と変わりがないため、チップ状態においてチップ組立て後の製品のレーザ特性を正確に測定できるものが得られるという効果がある。また、このバー状態にある半導体レーザ装置の冗長領域は、チップ分離時に除去可能な部分に形成されているので、バー状態から分離したチップとしては従来の変調器付きレーザと同じ形態のものが得られるという効果がある。
【００４０】
また、この発明による半導体レーザ装置は、上記の半導体レーザ装置において、上記冗長領域は、上記半導体レーザ装置に設けられているｐ電極とｎ電極とを電気的にショートした状態にしてなるものであることを特徴とするものであり、これにより、上記冗長領域は、半導体レーザ装置の作製時にｐ電極とｎ電極とをショートさせることで容易に形成できるという効果があり、また、上記の半導体レーザ装置の場合と同様にチップ状態においてチップ組立て後の製品のレーザ特性を正確に測定でき、かつ、バー状態から分離したチップとしては従来の変調器付きレーザと同じ形態のものが得られる等の効果がある。
【００４１】
さらには、この発明による半導体レーザ装置によれば、半導体レーザ素子と他の半導体素子とを集積してなる複合集積型半導体レーザチップが、複数形成されてなるバー状態にある半導体レーザ装置において、上記バー状態の上記チップの形成領域以外の部分に、該チップのテスト用のプローブ用パッドが、その隣接するチップにおける上記他の半導体素子と配線により接続されて，形成されてなり、上記各チップにおける他の半導体素子は、該チップに隣接するチップにおける他の半導体素子と配線により結ばれてなることを特徴とするものであり、これにより、上記プローブ用パッドにプローブを当てて、上記半導体素子に半導体レーザ装置の電極電位と同じ電圧をかけることにより、該半導体素子をショート状態、つまり半導体素子のＯＦＦ状態（透過）にして半導体素子の影響を受けずに該半導体レーザ装置の光学特性を測定することができ、また、プローブ用パッドに所定の電圧をかけて半導体素子をＯＮ状態（吸収）にして該半導体レーザ装置の消光特性をも測定することができるため、チップテスト時において組立後の製品の電気的・光学的特性等のレーザ特性をより正確に評価することができるという効果がある。また、上記チップテスト用のプローブ用パッドは、チップ形成領域以外の部分に形成されているので、チップ分離時に該プローブ用パッドを分離除去することにより、バー状態から分離したチップとしては従来の変調器付きレーザと同じ形態のものが得られるという効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による半導体レーザ装置（変調器付レーザ）を示す平面図である。
【図２】  図１のＡＡ′部分の断面図である。
【図３】  図１のＢＢ′部分の断面図である。
【図４】  実施の形態１の変調器部分における製造工程を示す断面図である。
【図５】  実施の形態１の変調器部分における製造工程を示す断面図である。
【図６】  この発明の実施の形態２による半導体レーザ装置（変調器付レーザ）を示す平面図である。
【図７】  半導体レーザ素子と変調器とから構成された従来の複合集積型半導体レーザ（変調器付レーザ）を示す斜視図である。
【図８】  従来の変調器付レーザのバー状態を示す平面図である。
【図９】  半導体レーザ（変調器付きレーザ等の半導体レーザ素子と他の半導体素子との集積型半導体レーザも含む。）の作製フローを示すフローチャートである。
【図１０】  変調器付レーザの光学特性（ｐ−Ｉ特性）における、チップ組立て前後の比較を示すグラフである。
【符号の説明】
１  ｎ−ＩｎＰ基板、２  ＭＱＷ活性層、３  Ｓ．Ｉ−ＩｎＰブロック層、
４  ｎ−ＩｎＰブロック層、５  Ｓ．Ｉ−ＩｎＰブロック層、６  ｐ−ＩｎＰ第２クラッド層、７  ｐ−ＩｎＧａＡｓコンタクト層、８  ＳｉＯ2 膜、９  ｐ電極、１０  Ａｕメッキ、１１  ｎ電極、１２  溝、１６  ｐ−ＩｎＰ第１クラッド層、２１  ボンディングパッド部分、２２  半導体レーザ（ＬＤ）部分、
２３  変調器部分、２４  冗長領域、３１  ウエハをヘキ開して得たバー、
３２  ブローブ用パッド、３３  冗長配線、９１  冗長配線、２２１  単一波長半導体レーザ素子（ＬＤ）、２３１  外部変調器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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