(57)【特許請求の範囲】
【請求項１】
出力電力増幅回路の出力電圧信号を発生させる第１及び第２のトランジスタと、
前記第１及び第２のトランジスタとカレントミラーをそれぞれ構成する第３及び第４のトランジスタと、
前記第３及び第４のトランジスタのコレクタ電流検出における基準電流をそれぞれ発生する第５及び第６のトランジスタと、
通常動作時に前記出力電力増幅回路のバイアス定電流を発生させるバイアス定電流源回路と、
前記第２のトランジスタのコレクタが第１の基準電位ノードに短絡された状態の下で前記第１のトランジスタのコレクタ電圧が第１の比較対照電圧より小さくなったとき、又は、前記第１のトランジスタのコレクタが第２の基準電位ノードに短絡された状態の下で前記第２のトランジスタのコレクタ電圧が第２の比較対照電圧より大きくなったときに、前記バイアス定電流を停止させるバイアス定電流停止回路と、
前記第１のトランジスタのコレクタが前記第２の基準電位ノードに短絡されている間は、前記第４のトランジスタのコレクタ電流と前記第６のトランジスタのコレクタ電流との大小にかかわらず、前記バイアス定電流停止回路による前記バイアス定電流の停止を維持させる第１の保護動作維持回路と、
前記第２のトランジスタのコレクタが前記第１の基準電位ノードに短絡されている間は、前記第３のトランジスタのコレクタ電流と前記第５のトランジスタのコレクタ電流との大小にかかわらず、前記バイアス定電流停止回路による前記バイアス定電流の停止を維持させる第２の保護動作維持回路と、
を備えていることを特徴とするトランジスタ保護回路。
【請求項２】
電圧増幅信号を発生させる、プッシュプル構成の第１及び第２のトランジスタと、
前記第１及び第２のトランジスタとカレントミラーをそれぞれ構成する第３及び第４のトランジスタと、
前記第３及び第４のトランジスタのコレクタ電流検出における基準電流をそれぞれ発生させる第５及び第６のトランジスタと、
前記第１のトランジスタのコレクタ電圧を第１の比較対照電圧と比較する第７のトランジスタと、
前記第２のトランジスタのコレクタ電圧を第２の比較対照電圧と比較する第８のトランジスタと、
通常動作時に前記第１及び第２のトランジスタに対するバイアス定電流を供給するバイアス定電流源回路と、
前記第１のトランジスタのコレクタが所定の基準電位ノードに短絡された状態の下で前記第２のトランジスタのコレクタ電圧と前記第２の比較対照電圧との比較動作に基づいて前記第８のトランジスタがオフになったとき、又は、前記第２のトランジスタのコレクタが所定の接地電位ノードに短絡された状態の下で前記第１のトランジスタのコレクタ電圧と前記第１の比較対照電圧との比較動作に基づいて前記第７のトランジスタがオフになったときに、前記バイアス定電流の供給を停止させるバイアス定電流停止回路と、
前記第１のトランジスタのコレクタが所定の基準電位ノードに短絡されている間は、前記第４のトランジスタのコレクタ電流が前記第６のトランジスタのコレクタ電流より小さくなっても、前記バイアス定電流停止回路による前記バイアス定電流の停止を維持させる第１の保護動作維持回路と、
前記第２のトランジスタのコレクタが所定の接地電位ノードに短絡されている間は、前記第３のトランジスタのコレクタ電流が前記第５のトランジスタのコレクタ電流より小さくなっても、前記バイアス定電流停止回路による前記バイアス定電流の停止を維持させる第２の保護動作維持回路と、
を備えていることを特徴とする出力電力増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は負荷短絡保護回路に関し、特に、半導体集積回路における出力電力増幅回路に好適なものである。
【０００２】
【従来の技術】
図５は、従来の負荷短絡保護回路の構成の一例を示した回路図である。
【０００３】
図５に示した従来の負荷短絡保護回路の構成の接続関係は以下の通りである。基準電位ノードＶccと接地電位ノードＧＮＤとの間にはＰＮＰトランジスタＱ１，ＮＰＮトランジスタＱ２が順に直列接続されており、ＰＮＰトランジスタＱ１のコレクタとＮＰＮトランジスタＱ２のコレクタとの接続ノードが出力電位ノードＶoutとされている。トランジスタＱ１〜２は、後述するように、Ｂ級プッシュプル出力電力増幅回路の出力トランジスタであり、トランジスタＱ１〜２のベースはトランジスタＱ１〜２を駆動するドライバ・トランジスタにそれぞれ接続されている。
【０００４】
順に直列接続された抵抗Ｒ１，ＰＮＰトランジスタＱ３，ＮＰＮトランジスタＱ４，抵抗Ｒ３がＰＮＰトランジスタＱ１に並列に接続されている。ＰＮＰトランジスタＱ１，Ｑ３のベースは相互に接続され、ＮＰＮトランジスタＱ４のベースとコレクタとは相互に接続されている。順に直列接続されたＮＰＮトランジスタＱ７，抵抗Ｒ７，Ｒ８もＰＮＰトランジスタＱ１に並列に接続されている。順に直列接続されたＮＰＮトランジスタＱ６，抵抗Ｒ４は抵抗Ｒ８に並列に接続されており、ＮＰＮトランジスタＱ６のベースはＮＰＮトランジスタＱ４のベースと相互に接続されている。基準電位ノードＶccと所定の電位ノードＶsとの間には直流電圧源Ｖsat1，ツェナー・ダイオードＺ１，ＰＮＰトランジスタＱ８が順に直列接続されている。
【０００５】
順に直列接続された抵抗Ｒ５，ＮＰＮトランジスタＱ５，抵抗Ｒ２がＮＰＮトランジスタＱ２に並列に接続されており、抵抗Ｒ６がＮＰＮトランジスタＱ５，抵抗Ｒ２に並列に接続されている。ＮＰＮトランジスタＱ２，Ｑ５のベースは相互に接続されている。出力電位ノードＶoutと所定の電位ノードＶsとの間にはツェナー・ダイオードＺ２，ＰＮＰトランジスタＱ９，ＮＰＮトランジスタＱ１０が順に直列接続されている。ＰＮＰトランジスタＱ９のベースはＮＰＮトランジスタＱ５のコレクタに接続され、ＮＰＮトランジスタＱ１０のベースとコレクタとは相互に接続されている。
【０００６】
また、基準電位ノードＶccと接地電位ノードＧＮＤとの間にはＮＰＮトランジスタＱ１１，ＰＮＰトランジスタＱ１２，抵抗Ｒ９，Ｒ１０，Ｒ１１，ＮＰＮトランジスタＱ１３，ＰＮＰトランジスタＱ１４が順に直列接続されており、ＮＰＮトランジスタＱ１１のベースとコレクタとの間には直流電圧源Ｖsat2が接続され、ＰＮＰトランジスタＱ１２，ＮＰＮトランジスタＱ１３，ＰＮＰトランジスタＱ１４のベースとコレクタとはそれぞれ相互に接続されている。ＮＰＮトランジスタＱ１１のエミッタとＰＮＰトランジスタＱ１２のエミッタとの接続ノードと接地電位ノードＧＮＤとの間には抵抗Ｒ１５，ツェナー・ダイオードＺ３が順に直列接続されている。
【０００７】
基準電位ノードＶccと出力電位ノードＶoutとの間にはＰＮＰトランジスタＱ１５，抵抗Ｒ１２，ＮＰＮトランジスタＱ１６，ＰＮＰトランジスタＱ２１，抵抗Ｒ１４が順に直列接続されている。ＰＮＰトランジスタＱ１５のベースとコレクタとは相互に接続され、ＮＰＮトランジスタＱ１６のベースは抵抗Ｒ１０とＲ１１との接続ノードに接続され、ＰＮＰトランジスタＱ２１のベースとコレクタとは相互に接続されている。
【０００８】
基準電位ノードＶccと接地電位ノードＧＮＤとの間にはＰＮＰトランジスタＱ１７，抵抗Ｒ１３が順に直列接続されており、ＰＮＰトランジスタＱ２１のコレクタとＰＮＰトランジスタＱ１７のコレクタとの間にはＰＮＰトランジスタＱ２０，ＰＮＰトランジスタＱ１８が順に直列接続されている。ＰＮＰトランジスタＱ１７のベースはＰＮＰトランジスタＱ１５のベースに接続され、ＰＮＰトランジスタＱ２０のベースとコレクタとは相互に接続され、ＰＮＰトランジスタＱ１８のベースは抵抗Ｒ９とＲ１０との接続ノードに接続されている。
【０００９】
基準電位ノードＶccと接地電位ノードＧＮＤとの間にはＮＰＮトランジスタＱ２２，ＰＮＰトランジスタＱ２４，抵抗Ｒ１９，Ｒ２０が順に直列接続されており、ＮＰＮトランジスタＱ２２のベースは抵抗Ｒ１５とツェナー・ダイオードＺ３との接続ノードに接続されている。また、順に直列接続された抵抗Ｒ２１，Ｒ２２，ＮＰＮトランジスタＱ２５，及び、順に直列接続されたＰＮＰトランジスタＱ２６，抵抗Ｒ２３，Ｒ２４が、順に直列接続されたＰＮＰトランジスタＱ２４，抵抗Ｒ１９，Ｒ２０にそれぞれ並列に接続されている。ＰＮＰトランジスタＱ２４，Ｑ２６のベースは抵抗Ｒ２１と抵抗Ｒ２２との接続ノードに接続されており、ＮＰＮトランジスタＱ２５のベースは抵抗Ｒ１９と抵抗Ｒ２０との接続ノードに接続され、この接続ノードは所定の電位ノードＶsに接続されている。
【００１０】
所定の電位ノードＶsと接地電位ノードＧＮＤとの間には抵抗Ｒ１６，Ｒ１７が順に直列接続され、抵抗Ｒ１６と抵抗Ｒ１７との接続ノードと接地電位ノードＧＮＤとの間にはＮＰＮトランジスタＱ１９が接続されており、ＮＰＮトランジスタＱ１９のベースはＰＮＰトランジスタＱ１７及びＱ１８のコレクタに接続されている。抵抗Ｒ１６と抵抗Ｒ１７との接続ノードとＮＰＮトランジスタＱ２２のエミッタとの間には抵抗Ｒ１８が接続されている。また、所定の電位ノードＶsと接地電位ノードＧＮＤとの間にはＮＰＮトランジスタＱ２３が接続され、ＮＰＮトランジスタＱ２３のベースはＮＰＮトランジスタＱ１９のコレクタに接続されている。
【００１１】
基準電圧源Ｖ1の高電位側ノードと接地電位ノードＧＮＤとの間には抵抗Ｒ２６，ＮＰＮトランジスタＱ２７，Ｑ２８が順に直列接続されており、ＮＰＮトランジスタＱ２７，Ｑ２８のベースとコレクタとはそれぞれ相互に接続されている。ＮＰＮトランジスタＱ２７のベースにベースが接続されたＮＰＮトランジスタＱ３０のエミッタと接地電位ノードＧＮＤとの間には抵抗Ｒ２７が接続されており、ＮＰＮトランジスタＱ３０のコレクタは、出力増幅回路のバイアス定電流源素子に接続されている。ＮＰＮトランジスタＱ２７，Ｑ３０のベースと接地電位ノードＧＮＤとの間に接続されたＮＰＮトランジスタＱ２９のベースと、抵抗Ｒ２３と抵抗Ｒ２４との接続ノードとの間には抵抗Ｒ２５が接続されている。
【００１２】
図５に示した従来の負荷短絡保護回路の機能的構成は以下の通りである。トランジスタＱ１〜２は、上述のように、Ｂ級プッシュプル出力電力増幅回路の出力トランジスタである。トランジスタＱ３〜１０，抵抗Ｒ１〜８，ツェナー・ダイオードＺ１〜２，直流電圧源Ｖsat1から構成される回路は短絡時出力トランジスタ電力検出部であり、対接地電位ノードＧＮＤ短絡時はトランジスタＱ３〜４，Ｑ６〜８，抵抗Ｒ１，Ｒ３〜４，Ｒ７〜８，ツェナー・ダイオードＺ１，直流電圧源Ｖsat1で電力検出を行い、対電源電位ノードＶcc短絡時はトランジスタＱ５，Ｑ９〜１０，抵抗Ｒ２，Ｒ５〜６，ツェナー・ダイオードＺ２で電力検出を行う。また、トランジスタＱ２２〜２６，抵抗Ｒ１５〜２４，ツェナー・ダイオードＺ３から構成される回路は短絡時保護動作を維持するサイリスタ回路であり、トランジスタＱ１１〜２１，抵抗Ｒ９〜１４，直流電圧源Ｖsat2から構成される回路はサイリスタのリセット回路であり、出力電圧検出を行っている。トランジスタＱ２７，２８，３０，抵抗Ｒ２６，２７，基準電圧源Ｖ1はバイアス定電流源回路、トランジスタＱ２９，抵抗Ｒ２５は保護動作として電力増幅回路のバイアスを解除する回路である。直流電圧源Ｖsat1，Ｖsat2の電圧は、ＰＮＰスイッチトランジスタの飽和電圧である。直流電圧源Ｖ1の電圧は、ＮＰＮトランジスタＱ２７，Ｑ３０のベースの電位が、ＮＰＮトランジスタＱ３０の順方向電圧ＶFの２倍の２ＶFとなるように設定される。
【００１３】
保護動作を行うためには、先ず、基準電位ノードＶcc又は接地電位ノードＧＮＤに短絡され大電流を流す出力トランジスタＱ１，Ｑ２のコレクタ・エミッタ間電圧Ｖce及びコレクタ電流Ｉc、即ち電力を検出することが必要である。検出された電力が設定感度水準を超え、かつ、出力電圧Ｖoutが設定範囲内に入るとトランジスタＱ８又はＱ９〜１０，さらにトランジスタＱ１９がオンすることによりサイリスタがオンする。これによりトランジスタＱ２９がオン、トランジスタＱ３０がオフとなり、出力トランジスタが短絡されている間保護動作を行う。
【００１４】
出力対基準電位ノードＶcc短絡時の具体的保護回路動作について説明する。先ず、電力検出部においてトランジスタＱ９〜１０がオンするための条件は、抵抗Ｒ５の両端の電圧が、Ｖz（Ｚ２）＋ＶF（Ｑ９）を超えたときであり、次のように表される。
【００１５】
（Ｒ５／（Ｒ５＋Ｒ６））×Ｖout
＋（（Ｒ５×Ｒ６）／（Ｒ５＋Ｒ６））×Ｉc（Ｑ５）
＞Ｖz（Ｚ２）＋ＶF（Ｑ９）
但し、Ｖzはツェナー・ダイオードの逆電圧、ＶFはトランジスタの順方向電圧とする。
【００１６】
また、トランジスタＱ５はトランジスタＱ２とともにカレントミラーを構成しており、コレクタ電流Ｉc（Ｑ２）は次式から求められる。
【００１７】
Ｉc（Ｑ５）
＝１／Ｒe（Ｑ２）×（Ｒ２×Ｉc（Ｑ５）
＋ＶT×ｌｎ（（Ｓe（Ｑ２）／Ｓe（Ｑ５）×Ｉc（Ｑ５））／Ｉc（Ｑ２））
但し、Ｒeはトランジスタ内部のエミッタ抵抗、Ｓeはベース・エミッタ間接合面積、ＶT（＝ｋＴ／ｑ）は熱電圧とする。
【００１８】
次に、電圧検出部においてトランジスタＱ１９がオンするためには、トランジスタＱ１８，Ｑ２０がオンしなければならず、その条件は飽和電圧Ｖsat2＝０とすると次のように表される。
【００１９】
Ｖout＞Ｖcc−（Ｖcc−４Ｖbe）×（Ｒ９／（Ｒ９＋Ｒ１０＋Ｒ１１））
以上の条件が満たされた場合に、トランジスタＱ９〜１０，さらにトランジスタＱ１９がオンすることによりサイリスタがオンし、これによりトランジスタＱ２９がオン、トランジスタＱ３０がオフとなり、出力トランジスタが短絡されている間保護動作を行う。
【００２０】
尚、出力対ＧＮＤ短絡時の検出動作も同様の原理となる。
【００２１】
図６は、従来の負荷短絡保護回路の保護動作システムを模式的に表した説明図である。上述したように、出力トランジスタ電力検出回路６１が出力トランジスタの電力検出を行うことにより、サイリスタ回路６２がラッチ動作し、これにより出力トランジスタが電源電位ノードＶcc又は接地電位ノードＧＮＤに短絡されている間、保護動作６３が維持される。また、サイリスタリセット回路６４は出力電圧を検出し、サイリスタ回路６２のラッチ動作を維持することが不要となったときは、サイリスタ回路６２のラッチ動作を解除する。
【００２２】
【発明が解決しようとする課題】
しかし、従来の負荷短絡保護回路においては、出力が抵抗分を有するワイヤにより短絡された場合に以下の２つの問題点があった。
【００２３】
図７は、従来の負荷短絡保護回路の保護感度曲線を示したグラフである。
【００２４】
第１に、出力対電源電位ノードＶcc短絡の場合、抵抗分を有するワイヤにより短絡が行われると、大電流が流れてワイヤの両端に電圧降下が発生しＶout＜Ｖccとなり、図７に示されるように、トランジスタＱ２のコレクタ・エミッタ間電圧ＶceがＶz（Ｚ２）＋ＶF（Ｑ９）以下では電力検出を行うことができない。
【００２５】
第２に、電圧検出においてはＶcc−Ｖout＞Ｖ（Ｒ９）となった場合に検出範囲から外れ、トランジスタＱ１９がオンすることができなくなる。
【００２６】
本発明は上記問題点に鑑みてなされたもので、その目的は、保護動作範囲が広く、かつ、サイリスタ回路を使用せずに、出力トランジスタの短絡が解除されるまで保護動作を維持することが可能な負荷短絡保護回路を提供することである。
【００２７】
【課題を解決するための手段】
本発明の一態様によれば、出力電力増幅回路の出力電圧信号を発生させる第１及び第２のトランジスタと、前記第１及び第２のトランジスタとカレントミラーをそれぞれ構成する第３及び第４のトランジスタと、前記第３及び第４のトランジスタのコレクタ電流検出における基準電流をそれぞれ発生する第５及び第６のトランジスタと、通常動作時に前記出力電力増幅回路のバイアス定電流を発生させるバイアス定電流源回路と、前記第２のトランジスタのコレクタが第１の基準電位ノードに短絡された状態の下で前記第１のトランジスタのコレクタ電圧が第１の比較対照電圧より小さくなったとき、又は、前記第１のトランジスタのコレクタが第２の基準電位ノードに短絡された状態の下で前記第２のトランジスタのコレクタ電圧が第２の比較対照電圧より大きくなったときに、前記バイアス定電流を停止させるバイアス定電流停止回路と、前記第１のトランジスタのコレクタが前記第２の基準電位ノードに短絡されている間は、前記第４のトランジスタのコレクタ電流と前記第６のトランジスタのコレクタ電流との大小にかかわらず、前記バイアス定電流停止回路による前記バイアス定電流の停止を維持させる第１の保護動作維持回路と、前記第２のトランジスタのコレクタが前記第１の基準電位ノードに短絡されている間は、前記第３のトランジスタのコレクタ電流と前記第５のトランジスタのコレクタ電流との大小にかかわらず、前記バイアス定電流停止回路による前記バイアス定電流の停止を維持させる第２の保護動作維持回路と、を備えていることを特徴とするトランジスタ保護回路が提供される。
【００２９】
また、本発明の一態様によれば、電圧増幅信号を発生させる、プッシュプル構成の第１及び第２のトランジスタと、前記第１及び第２のトランジスタとカレントミラーをそれぞれ構成する第３及び第４のトランジスタと、前記第３及び第４のトランジスタのコレクタ電流検出における基準電流をそれぞれ発生させる第５及び第６のトランジスタと、前記第１のトランジスタのコレクタ電圧を第１の比較対照電圧と比較する第７のトランジスタと、前記第２のトランジスタのコレクタ電圧を第２の比較対照電圧と比較する第８のトランジスタと、通常動作時に前記第１及び第２のトランジスタに対するバイアス定電流を供給するバイアス定電流源回路と、前記第１のトランジスタのコレクタが所定の基準電位ノードに短絡された状態の下で前記第２のトランジスタのコレクタ電圧と前記第２の比較対照電圧との比較動作に基づいて前記第８のトランジスタがオフになったとき、又は、前記第２のトランジスタのコレクタが所定の接地電位ノードに短絡された状態の下で前記第１のトランジスタのコレクタ電圧と前記第１の比較対照電圧との比較動作に基づいて前記第７のトランジスタがオフになったときに、前記バイアス定電流の供給を停止させるバイアス定電流停止回路と、前記第１のトランジスタのコレクタが所定の基準電位ノードに短絡されている間は、前記第４のトランジスタのコレクタ電流が前記第６のトランジスタのコレクタ電流より小さくなっても、前記バイアス定電流停止回路による前記バイアス定電流の停止を維持させる第１の保護動作維持回路と、前記第２のトランジスタのコレクタが所定の接地電位ノードに短絡されている間は、前記第３のトランジスタのコレクタ電流が前記第５のトランジスタのコレクタ電流より小さくなっても、前記バイアス定電流停止回路による前記バイアス定電流の停止を維持させる第２の保護動作維持回路と、を備えていることを特徴とする出力電力増幅回路が提供される。
【００３０】
本発明に係る出力電力増幅回路の実施の一形態によれば、
電圧増幅信号を発生させる出力トランジスタと、
出力トランジスタのコレクタ電流及びコレクタ電圧を検出する検出回路と、
検出回路の検出電流値が所定の電流値に達し、かつ、検出回路の検出電圧値が設定範囲内の値になったときに、出力トランジスタの保護動作を行う保護動作回路と、
を備えていることを特徴とする。
本発明に係る出力電力増幅回路の具体的な実施の一形態によれば、
電圧増幅信号を発生させる、プッシュプル構成の第１及び第２の出力トランジスタと、
第１及び第２の出力トランジスタのうち少なくとも一方のコレクタ電流及びコレクタ電圧を検出する検出回路と、
第１又は第２の出力トランジスタのコレクタが所定の低インピーダンスノードに短絡された状態の下で、第１又は第２の出力トランジスタのうち一方のコレクタ電流の値が所定の設定電流値に達し、かつ、当該出力トランジスタのコレクタ電圧の値が所定の設定範囲内の値になったときに、出力トランジスタの保護動作を行う保護動作回路と、
を備えていることを特徴とする。
本発明に係る出力電力増幅回路のより具体的な実施の一形態によれば、
電圧増幅信号を発生させる、プッシュプル構成の第１及び第２のトランジスタと、
第１及び第２のトランジスタとカレントミラーをそれぞれ構成する第３及び第４のトランジスタと、
第３及び第４のトランジスタのコレクタ電流検出における基準電流をそれぞれ発生させる第５及び第６のトランジスタと、
第３のトランジスタのコレクタ電流と第５のトランジスタのコレクタ電流とが等しくなったときに、第１のトランジスタのコレクタ電圧を第１の比較対照電圧と比較する第７のトランジスタと、
第４のトランジスタのコレクタ電流と第６のトランジスタのコレクタ電流とが等しくなったときに、第２のトランジスタのコレクタ電圧を第２の比較対照電圧と比較する第８のトランジスタと、
通常動作時は第１及び第２のトランジスタに対するバイアス定電流を供給するバイアス定電流源回路と、
第１のトランジスタのコレクタが所定の基準電位ノードに短絡された状態の下で第２のトランジスタのコレクタ電圧と第２の比較対照電圧との比較動作に基づいて第８のトランジスタがオフになったとき、又は、第２のトランジスタのコレクタが所定の接地電位ノードに短絡された状態の下で第１のトランジスタのコレクタ電圧と第１の比較対照電圧との比較動作に基づいて第７のトランジスタがオフになったときに、バイアス定電流の供給を停止させるバイアス定電流停止回路と、
第１のトランジスタのコレクタが所定の基準電位ノードに短絡されている間は、第４のトランジスタのコレクタ電流が第６のトランジスタのコレクタ電流より小さくなっても、バイアス定電流停止回路によるバイアス定電流の停止を維持させる第１の保護動作維持回路と、
第２のトランジスタのコレクタが所定の接地電位ノードに短絡されている間は、第３のトランジスタのコレクタ電流が第５のトランジスタのコレクタ電流より小さくなっても、バイアス定電流停止回路によるバイアス定電流の停止を維持させる第２の保護動作維持回路と、
を備えていることを特徴とする。
本発明に係る出力電力増幅回路の上記各構成においても、本発明に係る負荷短絡保護回路と同様の効果を得ることができる。
【００３１】
【発明の実施の形態】
以下、本発明に係る負荷短絡保護回路及び出力電力増幅回路の実施の形態について、図面を参照しながら、負荷短絡保護回路の部分を中心として説明する。
【００３２】
図１は、本発明の第１の実施の形態に係る負荷短絡保護回路の回路図である。
図１に示した本発明の第１の実施の形態に係る負荷短絡保護回路の接続関係は以下の通りである。基準電位ノードＶccと接地電位ノードＧＮＤとの間にはＰＮＰトランジスタＱ１，ＮＰＮトランジスタＱ２が順に直列接続されており、ＰＮＰトランジスタＱ１のコレクタとＮＰＮトランジスタＱ２のコレクタとの接続ノードが出力電位ノードＶoutとされている。トランジスタＱ１〜２は、後述するように、Ｂ級プッシュプル出力電力増幅回路の出力トランジスタであり、トランジスタＱ１〜２のベースはトランジスタＱ１〜２を駆動するドライバ・トランジスタにそれぞれ接続されている。
【００３３】
順に直列接続された抵抗Ｒ１，ＰＮＰトランジスタＱ３，ＮＰＮトランジスタＱ６，抵抗Ｒ４、及び、順に直列接続された抵抗Ｒ３，ＰＮＰトランジスタＱ５，ＮＰＮトランジスタＱ４，抵抗Ｒ２が、順に直列接続されたＰＮＰトランジスタＱ１，ＮＰＮトランジスタＱ２にそれぞれ並列接続されている。ＰＮＰトランジスタＱ３のベースはＰＮＰトランジスタＱ１のベースと相互に接続され、ＮＰＮトランジスタＱ２のベースはＮＰＮトランジスタＱ２のベースと相互に接続されている。ＰＮＰトランジスタＱ５，ＮＰＮトランジスタＱ６のベースにはそれぞれ参照電位Ｖref1B，Ｖref2Bが与えられている。
【００３４】
ＰＮＰトランジスタＱ５のコレクタと接地電位ノードＧＮＤとの間にはＰＮＰトランジスタＱ７が接続されており、ＰＮＰトランジスタＱ７のベースには参照電位Ｖref1Aが与えられている。基準電位ノードＶccとＮＰＮトランジスタＱ６のコレクタとの間には、ＮＰＮトランジスタＱ８，ＰＮＰトランジスタＱ９が順に直列接続されている。ＮＰＮトランジスタＱ８のベースには参照電位Ｖref2Aが与えられており、ＰＮＰトランジスタＱ９のベースとコレクタとは相互に接続されている。
【００３５】
コレクタ電位が制御電位Shunt1とされたＮＰＮトランジスタＱ１１のエミッタには抵抗Ｒ７の一端が接続され、抵抗７の他端には参照電位Ｖref1が与えられている。ＮＰＮトランジスタＱ１１のベース・コレクタ間にはＮＰＮトランジスタＱ１０が接続されており、ＮＰＮトランジスタＱ１０のベースは、ＰＮＰトランジスタＱ５のコレクタ及びＰＮＰトランジスタＱ７のエミッタに接続されている。ＮＰＮトランジスタＱ１１のベース及びＮＰＮトランジスタＱ１０のコレクタと出力電位ノードＶoutとの間には抵抗Ｒ５が接続されている。
【００３６】
参照電位Ｖref2が一端に与えられた抵抗Ｒ８の他端にはＰＮＰトランジスタＱ１３のエミッタが接続され、ＰＮＰトランジスタＱ１３のコレクタ電位は制御電位Shunt2とされている。ＰＮＰトランジスタＱ１３のエミッタ・ベース間にはＰＮＰトランジスタＱ１２が接続されており、ＰＮＰトランジスタＱ１２のベースは、ＰＮＰトランジスタＱ９のベース及びコレクタ、ＰＮＰトランジスタＱ３及びＮＰＮトランジスタＱ６のコレクタに接続されている。ＰＮＰトランジスタＱ１３のベース及びＰＮＰトランジスタＱ１２のコレクタと出力電位ノードＶoutとの間には抵抗Ｒ６が接続されている。
【００３７】
また、基準電位ノードＶccと接地電位ノードＧＮＤとの間には、ＮＰＮトランジスタＱ２１，抵抗Ｒ１０，ＮＰＮトランジスタＱ２２，ＰＮＰトランジスタＱ２３，抵抗Ｒ１１，ＰＮＰトランジスタＱ２４が順に直列接続されている。ＮＰＮトランジスタＱ２１のベース・コレクタ間には直流電圧源Ｖsat1が接続されている。ＮＰＮトランジスタＱ２２，ＰＮＰトランジスタＱ２３のベースとコレクタとはそれぞれ相互に接続されている。ＰＮＰトランジスタＱ２４のベースには、基準電位Ｖccの半分の電位Ｖcc／２が与えられている。
【００３８】
順に直列接続されたＮＰＮトランジスタＱ２５，ＰＮＰトランジスタＱ２６が、順に直列接続されたＮＰＮトランジスタＱ２１，抵抗Ｒ１０，ＮＰＮトランジスタＱ２２，ＰＮＰトランジスタＱ２３，抵抗Ｒ１１，ＰＮＰトランジスタＱ２４に並列接続されている。ＮＰＮトランジスタＱ２５のベースはＮＰＮトランジスタＱ２２のコレクタ及びベースと相互に接続され、ＰＮＰトランジスタＱ２６のベースはＰＮＰトランジスタＱ２３のコレクタ及びベースと相互に接続されている。ＮＰＮトランジスタＱ２５，ＰＮＰトランジスタＱ２６のコレクタ電位が参照電圧Ｖref2とされている。
【００３９】
基準電位ノードＶccと接地電位ノードＧＮＤとの間には、ＮＰＮトランジスタＱ２７，抵抗Ｒ１２，ＮＰＮトランジスタＱ２８，ＰＮＰトランジスタＱ２９，抵抗Ｒ１３，ＰＮＰトランジスタＱ３０が順に直列接続されている。ＮＰＮトランジスタＱ２７のベースには、基準電位Ｖccの半分の電位Ｖcc／２が与えられており、ＮＰＮトランジスタＱ２８，ＰＮＰトランジスタＱ２９，ＰＮＰトランジスタＱ３０のベースとコレクタとはそれぞれ相互に接続されている。
【００４０】
順に直列接続されたＮＰＮトランジスタＱ３１，ＰＮＰトランジスタＱ３２が、順に直列接続されたＮＰＮトランジスタＱ２７，抵抗Ｒ１２，ＮＰＮトランジスタＱ２８，ＰＮＰトランジスタＱ２９，抵抗Ｒ１３，ＰＮＰトランジスタＱ３０に並列接続されている。ＮＰＮトランジスタＱ３１のベースはＮＰＮトランジスタＱ２８のコレクタ及びベースと相互に接続され、ＰＮＰトランジスタＱ３２のベースはＰＮＰトランジスタＱ２９のコレクタ及びベースと相互に接続されている。ＮＰＮトランジスタＱ３１，ＰＮＰトランジスタＱ３２のコレクタ電位が参照電圧Ｖref1とされている。
【００４１】
基準電位ノードＶccと接地電位ノードＧＮＤとの間には、ＮＰＮトランジスタＱ３３，Ｑ３４，抵抗Ｒ１４，ツェナー・ダイオードＺ１が順に直列接続されており、ＮＰＮトランジスタＱ３３，Ｑ３４のコレクタとベースとはそれぞれ相互に接続されている。
【００４２】
基準電位ノードＶccと接地電位ノードＧＮＤとの間には、ＮＰＮトランジスタＱ３５，抵抗Ｒ１５，ＰＮＰトランジスタＱ３６，ＮＰＮトランジスタＱ３７，抵抗１６が順に直列接続されている。ＮＰＮトランジスタＱ３５のベースは、抵抗Ｒ１４とツェナー・ダイオードＺ１との接続ノードに接続されている。ＰＮＰトランジスタＱ３６のベースとコレクタとは相互に接続されている。ＮＰＮトランジスタＱ３５のエミッタとＮＰＮトランジスタＱ３７のベースとの間にはＮＰＮトランジスタＱ４５が接続されており、ＮＰＮトランジスタＱ４５のベースは、ＰＮＰトランジスタＱ３６及びＮＰＮトランジスタＱ３７のコレクタに接続されている。ＰＮＰトランジスタＱ３６のエミッタ電位が参照電位Ｖref2Aとされ、ＮＰＮトランジスタＱ４５のエミッタ電位が参照電位Ｖref2Bとされている。
【００４３】
基準電位ノードＶccと接地電位ノードＧＮＤとの間には、抵抗Ｒ１７，ＰＮＰトランジスタＱ３８，ＮＰＮトランジスタＱ３９，抵抗Ｒ１８が順に直列接続されている。ＰＮＰトランジスタＱ３８のベースと接地電位ノードＧＮＤとの間にはＰＮＰトランジスタＱ４０が接続されており、ＰＮＰトランジスタＱ４０のベースはＰＮＰトランジスタＱ３８のコレクタに接続されている。ＮＰＮトランジスタＱ３９のベースは、ＮＰＮトランジスタＱ４５のエミッタに接続されている。ＰＮＰトランジスタＱ３８及びＮＰＮトランジスタＱ３９のコレクタ電位が参照電位Ｖref1Aとされ、ＰＮＰトランジスタＱ４０のエミッタ電位が参照電位Ｖref1Bとされている。
【００４４】
基準電位ノードＶccと接地電位ノードＧＮＤとの間には、抵抗Ｒ２０，ＮＰＮトランジスタＱ４１が順に直列接続されており、ＮＰＮトランジスタＱ４１のベースと接地電位ノードＧＮＤとの間には抵抗Ｒ１９が接続されている。ＮＰＮトランジスタＱ４１のベースには制御電位Shunt2が与えられている。
【００４５】
基準電位ノードＶccと接地電位ノードＧＮＤとの間には、ＰＮＰトランジスタＱ４２，抵抗Ｒ２３が順に直列接続されており、抵抗Ｒ２０とＮＰＮトランジスタＱ４１のコレクタとの接続ノードとＰＮＰトランジスタＱ４２のベースとの間には抵抗Ｒ２１が接続されている。抵抗Ｒ２０、ＮＰＮトランジスタＱ４１のコレクタ、抵抗Ｒ２１が相互に接続された接続ノードには、制御電位Shunt1が与えられている。
【００４６】
抵抗Ｒ２２，ＮＰＮトランジスタＱ４６，Ｑ４７は順に直列接続されており、抵抗Ｒ２２の一端には基準電圧源Ｖ１により所定の電位Ｖ１が与えられ、ＮＰＮトランジスタＱ４７のエミッタは接地電位ノードＧＮＤに接続されている。ＮＰＮトランジスタＱ４６，Ｑ４７のベースとコレクタとはそれぞれ相互に接続されている。ＮＰＮトランジスタＱ４６のベース及びコレクタと接地電位ノードＧＮＤとの間にはＮＰＮトランジスタＱ４４が接続されており、ＮＰＮトランジスタＱ４４のベースは、ＰＮＰトランジスタＱ４２のコレクタと抵抗Ｒ２３との接続ノードに接続されている。ＮＰＮトランジスタＱ４６のベース及びコレクタにベースが接続されたＮＰＮトランジスタＱ４３のエミッタと接地電位ノードＧＮＤとの間には抵抗Ｒ２４が接続されており、ＮＰＮトランジスタＱ４３のコレクタは、出力増幅回路のバイアス定電流源素子に接続されている。基準電圧源Ｖ１の電圧は、ＮＰＮトランジスタＱ４６のコレクタ電位が、ＮＰＮトランジスタの順方向電圧ＶFの２倍の２ＶFとなるように設定される。
【００４７】
図１に示した本発明の第１の実施の形態に係る負荷短絡保護回路の機能的構成は以下の通りである。トランジスタＱ１〜２は、上述のように、Ｂ級プッシュプル出力電力増幅回路の出力トランジスタである。トランジスタＱ３〜１３，Ｑ２１〜４０，抵抗Ｒ１〜８，Ｒ１０〜１８，ツェナー・ダイオードＺ１，直流電圧源Ｖsat1から構成される回路は短絡時出力トランジスタ電流及び電圧検出回路であり、トランジスタＱ４３，４６，４７，抵抗Ｒ２２，２４，基準電圧源Ｖ1から構成される回路はバイアス定電流源回路であり、トランジスタＱ４１〜４２，Ｑ４４，抵抗Ｒ１９〜２３から構成される回路は、保護動作として電力増幅回路のバイアスを解除する回路である。対接地電位ノードＧＮＤ短絡時はトランジスタＱ３，Ｑ６，Ｑ８〜９，Ｑ１２〜１３，Ｖref2，抵抗Ｒ１，Ｒ４，Ｒ６，Ｒ８で構成される回路で電圧検出を行い、対基準電位ノードＶcc短絡時はトランジスタＱ４〜５，Ｑ７，Ｑ１０〜１１，Ｖref1，抵抗Ｒ２〜３，Ｒ５，Ｒ７で構成される回路で電圧検出を行う。また、トランジスタＱ２１〜３２，抵抗Ｒ１０〜１３で構成される回路は、基準電位Ｖccに応じて決まる参照電位Ｖref1，Ｖref2を発生させる回路であり、トランジスタＱ３３〜４０，抵抗Ｒ１４〜１８，ツェナー・ダイオードＺ１で構成される回路は、参照電位Ｖref1B，Ｖref2Bを発生させることにより、短絡時出力トランジスタ電流及び電圧検出回路の電流検出における基準電流を発生させる回路である。また、トランジスタＱ７〜９は、短絡時保護動作を維持するための素子であり、トランジスタＱ７，８を制御する参照電位Ｖref1A，Ｖref2Aは、トランジスタＱ３３〜４０，抵抗Ｒ１４〜１８，ツェナー・ダイオードＺ１で構成される回路により与えられる。
【００４８】
本発明の第１の実施の形態に係る負荷短絡保護回路の基本動作は、基準電位ノードＶcc又は接地電位ノードＧＮＤに短絡され大電流を流す出力トランジスタのコレクタ電流Ｉcが設定基準電流値に達し、かつ、出力電圧が設定範囲内に入ると、トランジスタＱ１１又はＱ１３がオンすることによりトランジスタＱ４１〜４２，Ｑ４４がオン、トランジスタＱ４３がオフとなって、出力トランジスタが短絡されている間は保護動作を行うことである。
【００４９】
出力対基準電位ノードＶcc短絡時の具体的保護回路動作について説明する。先ず、電流・電圧検出部においてトランジスタＱ１１がオンするための条件は、Ｖout＞Ｖref1＋ＶF（Ｑ１１）の関係を満たし、かつ、トランジスタＱ１０がオフしていることである。但し、ＶFはトランジスタの順方向電圧とする。トランジスタＱ１０がオフする条件は、基準電流であるトランジスタＱ５のコレクタ電流とトランジスタＱ４のコレクタ電流とが等しくなること、即ちＩc（Ｑ４）＝Ｉc（Ｑ５）が成り立つことである。トランジスタＱ４はトランジスタＱ２とカレントミラーを構成しており、コレクタ電流Ｉc（Ｑ２）は次式から求められる。
【００５０】
Ｉc（Ｑ４）
＝１／Ｒｅ（Ｑ２）×（Ｒ２×Ｉc（Ｑ４）
＋ＶT×ｌｎ（（Ｓｅ（Ｑ２）／Ｓｅ（Ｑ４）×Ｉc（Ｑ４））／Ｉc（Ｑ２）））
但し、Ｒeはトランジスタ内部のエミッタ抵抗、Ｓeはベース・エミッタ間接合面積、ＶT（＝ＫＴ／ｑ）は熱電圧とする。
また、参照電位Ｖref1は次式で求められる。
【００５１】
Ｖref1
＝（（Ｖcc／２−４Ｖbe）×（Ｒ１３／（Ｒ１２＋Ｒ１３）））＋２Ｖbe
但し、Ｖbeはトランジスタのベース・エミッタ間電圧である。
【００５２】
以上の条件が満たされた場合に、トランジスタＱ１１がオンすることによりトランジスタＱ４１〜４２，Ｑ４４がオン、トランジスタＱ４３がオフとなって保護動作を行う。
【００５３】
尚、出力対接地電位ノードＧＮＤ短絡時も原理は同様である。
【００５４】
次に、短絡時ラッチ動作について、対基準電位ノードＶcc短絡の場合で説明する。通常状態においてはコレクタ電流Ｉc（Ｑ４）は基準電流Ｉc（Ｑ５）よりも小さく、トランジスタＱ１０がオン、トランジスタＱ１１はオフとなっている。出力トランジスタの短絡後はＩc（Ｑ４）＝Ｉc（Ｑ５）となるので、トランジスタＱ１０がオフとなり、トランジスタＱ１１はオンとなる。これで保護動作に入り、トランジスタＱ４１〜４２，Ｑ４４がオン、トランジスタＱ４３がオフとなってバイアス定電流源回路によるバイアスがオフとなり、コレクタ電流Ｉc（Ｑ２）及びＩc（Ｑ４）はオフとなる。ここでトランジスタＱ７は、Ｉc（Ｑ４）＜Ｉc（Ｑ５）の間はトランジスタＱ１０のベース電位をＶcc−ＶF−Ｖ（Ｒ１７）に固定するためのものであり、バイアスがオフとなりコレクタ電流Ｉc（Ｑ４）がオフとなった直後にも同電位になる。しかし、トランジスタＱ１０のエミッタ電位Ｖeは、トランジスタＱ１１がオンしていることによりＶcc−ＶF−Ｖ（Ｒ５）に維持されているので、トランジスタＱ１０のベース・エミッタ間電圧ＶbeはＶ（Ｒ１７）−Ｖ（Ｒ５）となる。これはＶF（Ｑ１０）よりも小さく設定されているため、トランジスタＱ１０はオンすることができない。即ち、Ｉc（Ｑ４）＜Ｉc（Ｑ５）の状態にもかかわらずトランジスタＱ１０はオフしていることになり、その結果、出力トランジスタの短絡が解除されるまで保護状態が維持される。
【００５５】
図２は、本発明に係る負荷短絡保護回路の保護動作システムを模式的に表した説明図である。上述したように、検出回路２０に含まれている出力トランジスタ電流検出回路２１が出力トランジスタの電流検出を行うことにより検出回路２０がラッチ動作し、これにより出力トランジスタが電源電位ノードＶcc又は接地電位ノードＧＮＤに短絡されている間、保護動作２３が維持される。また、検出回路２０に含まれている出力電圧検出回路２２は出力電圧の検出を行い、ラッチ動作を維持することが不要となったときはラッチ動作を解除する。
【００５６】
図３は、本発明に係る負荷短絡保護回路の保護感度曲線を示したグラフである。本発明に係る負荷短絡保護回路は、出力トランジスタのコレクタ電流Ｉcが設定基準電流値に達し、かつ、出力電圧（出力トランジスタのコレクタ電圧）が設定範囲内に入ると、出力トランジスタが短絡されている間は保護動作を行うので、図３に示すような領域が保護動作領域となる。
【００５７】
従来の負荷短絡保護回路は、前述したように、出力対電源電位ノードＶcc短絡のためのワイヤに発生する電圧降下のために、出力トランジスタコレクタ・エミッタ間電圧ＶceがＶz（Ｚ２）＋ＶF（Ｑ９）以下のときは電力検出を行うことができず、保護動作を行うことができなかった。これに対し、本発明に係る負荷短絡保護回路は、出力トランジスタコレクタ・エミッタ間電圧Ｖceに関しては、Ｖref1＋ＶFより大きいもしくはＶcc−（Ｖref2−ＶF）より小さいという条件を満たしていれば、保護動作が可能である。
【００５８】
また、従来の負荷短絡保護回路は、出力トランジスタの出力電力を検出していたので、図７に示したように、出力トランジスタコレクタ・エミッタ間電圧Ｖceが低下するに従い、より大きいコレクタ電流が流れなければ保護動作を行うことができなかった。これに対し、本発明に係る負荷短絡保護回路は、コレクタ電流Ｉcが一定の設定基準電流値以上になったときに、出力トランジスタコレクタ・エミッタ間電圧Ｖceの値が設定範囲内の値となっていれば、出力トランジスタの保護動作が行われることになる。
【００５９】
図４は、本発明の第２の実施の形態に係る負荷短絡保護回路の回路図である。図４に示した本発明の第２の実施の形態に係る負荷短絡保護回路は、図１の第１の実施の形態における出力トランジスタであるＰＮＰトランジスタＱ１並びに抵抗Ｒ１及びＰＮＰトランジスタＱ３で構成される部分の回路を、以下の回路で置き換えたものである。即ち、基準電位ノードＶccと接地電位ノードＧＮＤとの間には、出力トランジスタとしてＮＰＮトランジスタＱ５０，ＮＰＮトランジスタＱ２が順に直列接続されている。順に直列接続されたＰＮＰトランジスタＱ５１，ＮＰＮトランジスタ５２，抵抗Ｒ３０が、ＮＰＮトランジスタＱ５０に並列接続されている。ＮＰＮトランジスタＱ５０のベースとコレクタとは相互に接続されている。基準電位ノードＶccとＮＰＮトランジスタＱ６のコレクタとの間にはＰＮＰトランジスタＱ５３が接続されており、ＰＮＰトランジスタＱ５３のベースはＮＰＮトランジスタＱ５０のベース及びコレクタと接続され、ＰＮＰトランジスタＱ５１とＱ５３とはカレントミラーを構成している。その他の部分の構成は、図１の第１の実施の形態と同様であり、負荷短絡保護回路としての基本的な動作原理も同様である。
【００６０】
【発明の効果】
本発明に係る負荷短絡保護回路によれば、出力電力増幅回路の出力電圧信号を発生させる２個の出力トランジスタと、２個の出力トランジスタのコレクタ電流をそれぞれ検出する出力トランジスタ電流検出回路と、２個の出力トランジスタのコレクタ電圧をそれぞれ検出する出力電圧検出回路とを備え、２個の出力トランジスタのコレクタが所定の低インピーダンスノードに短絡された状態の下で、２個の出力トランジスタのうち一方のコレクタ電流の値が所定の設定基準電流値に達し、かつ、２個の出力トランジスタのうち他方のコレクタ電圧の値が所定の設定基準範囲内の値になったときに、出力トランジスタの保護動作が行われる。その結果、保護動作範囲が拡大し、出力トランジスタのコレクタが低い出力トランジスタコレクタ・エミッタ間電圧Ｖceで短絡された場合においても、異常状態を確実に検出して保護動作を行うことができる。また、抵抗分を有するワイヤにて短絡された場合も確実に保護動作を行うことができる。さらに、短絡されている間は保護動作を持続させることもできる。
また、本発明に係る出力電力増幅回路によれば、本発明に係る負荷短絡保護回路を構成要素の一部として含んでいるので、上記同様の効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る負荷短絡保護回路の回路図。
【図２】本発明に係る負荷短絡保護回路の保護動作システムを模式的に表した説明図。
【図３】本発明に係る負荷短絡保護回路の保護感度曲線を示したグラフ。
【図４】本発明の第２の実施の形態に係る負荷短絡保護回路の回路図。
【図５】従来の負荷短絡保護回路の構成の一例を示した回路図。
【図６】従来の負荷短絡保護回路の保護動作システムを模式的に表した説明図。
【図７】従来の負荷短絡保護回路の保護感度曲線を示したグラフ。
【符号の説明】
Ｑ  バイポーラ・トランジスタ
Ｒ  抵抗
Ｚ  ツェナー・ダイオード
Ｖ  直流電圧源又は電位ノード
２０  検出回路
２１  出力トランジスタ電流検出回路
２２  出力電圧検出回路
２３  保護動作
６１  出力トランジスタ電力検出回路
６２  サイリスタ回路
６３  保護動作
６４  サイリスタリセット回路
【図１】
0003710616.tif 000002
【図２】
0003710616.tif 000003
【図３】
0003710616.tif 000004
【図４】
0003710616.tif 000005
【図５】
0003710616.tif 000006
【図６】
0003710616.tif 000007
【図７】
0003710616.tif 000008