(57)【特許請求の範囲】
【請求項１】
導電性基板上の埋込み酸化物、前記埋込み酸化物上のバックプレーン、前記バックプレーン上の裏面酸化物および前記裏面酸化物上のシリコン層を有し、前記裏面酸化物を通した前記バックプレーンへの前記シリコン層からの電荷の注入によって前記バックプレーンがフローティング・ゲートとして機能するメモリ・トランジスタを作成する方法であって、
前記導電性基板上に前記埋込み酸化物を形成するステップと、
前記埋込み酸化物上に前記バックプレーンを形成するステップと、
前記バックプレーン上に前記裏面酸化物を形成するステップと、
前記裏面酸化物上に、トランジスタを形成するためのシリコン領域を与える前記シリコン層を形成するステップと、
ソース領域、ドレイン領域およびチャネル領域を形成するためのトランジスタ領域ならびにフローティング・ゲート領域を定めるように前記シリコン層、前記裏面酸化物および前記バックプレーンをパターニングし、前記パターニングによって形成された領域を絶縁体で充填するステップと、
前記シリコン層上に制御酸化物を成長させるステップと、
前記制御酸化物上に、多結晶シリコン、タングステンおよび窒化チタンからなる群から選ばれたゲート材料を付着し、ゲートを形成するステップと、
を含む方法。
【請求項２】
前記バックプレーンがＳｉ、Ｗ、ＷＮ、ＴｉＮ、ゲルマニウムおよびＳｉＣからなる群から選択された材料で形成される、請求項１に記載の方法。
【請求項３】
前記ゲートの側壁に第１側壁酸化物を形成し、前記シリコン層のうち前記ゲートの下側の部分にチャネルを形成するように、ドープされたリンク領域を前記シリコン層に形成し、前記ゲートの側壁に前記第１側壁酸化物の膜厚より厚い第２側壁酸化物を形成し、前記シリコン層へのイオン注入およびアニール、または、ソース領域およびドレイン領域を隆起させるエピタキシーによって、前記ドープされたリンク領域により強いドーピングを実行することによりソース領域およびドレイン領域を形成するステップをさらに含む、請求項１に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ・トランジスタを形成する方法、より詳細には、チャネル領域の下部（裏面）に埋込みフローティング・ゲートを有するメモリ・トランジスタの形成方法に関する。
【０００２】
【従来の技術】
本発明は、本譲受人に譲渡され参照によって本明細書に組み込まれるチャン（Chan）他の１９９８年５月４日出願の米国特許出願第０９／７２２９４号に関連する。
【０００３】
フラッシュ・メモリなどの不揮発性の電気的消去可能プログラマブル・メモリ構造（ＥＥＰＲＯＭ）は、ソース、ドレインおよび制御ゲートに適切なバイアスをかけることによってその充電が制御される、フローティング・ゲートを利用する。フラッシュ・メモリは不揮発性で書き替えが可能な高速のコンパクトな記憶を提供する点で独自である。
【０００４】
フラッシュ・メモリでは電界効果トランジスタ（ＦＥＴ）の導通のための閾値電圧ＶtがＦＥＴのフローティング・ゲート（ＦＧ）部に蓄積された電荷の量に応じて状態を変える。フローティング・ゲートは一般に二酸化シリコンをベースとする誘電体によって従来の制御ゲート（ＣＧ）（「ワード線」）から分離された電荷蓄積領域である。Ｖtの状態はＦＧが蓄積する電荷の量によって変化する。
【０００５】
このような構造のゲート・スタックは注入／トンネル酸化物、フローティング・ゲート、および制御ゲートを上面に載せたより厚い制御酸化物を備えたシリコン・チャネルを含む。これらは通常ブロック内でのフラッシュ消去、ワード単位の書き込み用に設計され、その単一のトランジスタ（素子）構造から実装密度の点で有利である。
【０００６】
メモリにフローティング・ゲートを使用することは、ゲートと酸化物を分離層として埋め込んだチャネルの間に導電金属層を配置した不揮発性ＭＯＳメモリについて記述したカーン（Kahng）の以前の著作（例えば、Ｄ．カーン（Kahng）他の「A Floating Gate and its Application to Memory Devices」、Bell Systems Technical Journal、４６  １２８８（１９６７））にその起源を発する。この構造はホット・キャリアを用いずに直接的および間接的なトンネリング・プロセスを用いていた。この構造の背景にある考え方はＭＮＯＳセルでの誘電体の使用（例えば、Ｈ．Ａ．Ｒ．ワグナー（Wagener）他の「The variable Threshold Transistor. A New Electrically Alterable Non-Destructive Read-Only Storage Device」、Tech. Dig. of IEDM、Washington D.C.(1987)）、フローティング・ゲート構造に注入するホット・キャリアの使用（例えば、Ｄ．フローマン−ベンチコフスキーの「A fully Decoded 2048-bit Electrically Programmable MOS-ROM」、Tech. Dig. of ISSCC、80(1971)）、および今日様々な形態が使用されている外部ゲートを備えた書き込み効率がより高い構造（例えば、イイヅカ（Iizuka）他の「Stacked Gate Avalanche Injection Type MOS (SAMOS) Memory」、Tech. Dig. of 4th Conf. Sol. St. Dev., Tokyo(1972)およびJapan J. of Appl. Phys., 42 158 (1973)）にまで進化した。
【０００７】
これらの形式の電気的消去可能プログラマブル・メモリはＮＡＮＤおよびＮＯＲアーキテクチャを用いた、フラッシュ構造などの構造を含む。これらの構造の大半は様々なホット・キャリア注入プロセスを使用する。
【０００８】
図１ないし図３にドレインからの注入を用いる酸化物注入を伴うフローティング・ゲート（Floating gate with oxide injection）（ＦＬＯＴＯＸ）、チャネルからの注入を用いる消去可能トンネル酸化物（ＥＴＯＸ）、および選択ゲートからの電界を用いるソースからの注入を用いるソース側注入（ＳＩＳＯＳ）など不揮発性メモリが採用できるいくつかの異なるタイプの構造を示す。これらの構造は単一素子構造のため、集積の点で有利であり、不揮発性動作に適合した特定の形式の単極および双極の書き込み、消去、および読み取りサイクルを提供する。
【０００９】
しかしながら、１つの形式だけが（例えば、本出願の譲渡人に譲渡され参照により本明細書に組み込まれた米国特許第５５０８５４３号および第５７１４７６６号で開示されたナノ結晶メモリ）不揮発性の直接トンネリングを使用できる。この構造の一例を図４に示す。
【００１０】
デバイスのサイズが縮小するにつれて、注入酸化物および制御酸化物が電荷のリークのために縮小できなくなるためにこれらのメモリ構造を作成することがますます困難になっている。酸化物厚のスケーリング、すなわち、寸法設定を自在に行なうことができないため、制御ゲートとチャネル間の電気的距離がゲート長より大きく（例えば長く）なる。電気的距離が長いと集積化と高密度設計が不可能とはいわないまでもより困難になる。さらなる結果として、読み取り障害、相互コンダクタンスの低下、サブ閾値特性の低下、およびサイクル可能性の低下が見られる。
【００１１】
さらに、すべての電界効果ベースの構造のスケーリングの必須要件はすべての電気的距離を共に同時に縮小する必要があるということである。垂直スタックの物理的厚みが４７ｎｍを超える（例えば、注入酸化物厚（７ｎｍ超）、フローティング・ゲート厚（３０ｎｍ超）、制御ゲート厚（１０ｎｍ超）によって現在制限されている）フラッシュ・メモリ構造の場合、最小デバイス・サイズと、デバイスが動作可能な電圧および電力が制限されている。
【００１２】
【発明が解決しようとする課題】
従来のシステムおよび方法の上記の問題およびその他の問題に鑑みて、本発明の目的は、トランジスタ・チャネル裏面にフローティング・ゲートを有するメモリ・トランジスタを作成する方法を提供することである。
【００１３】
別の目的は、コンパクトで集積度が高い不揮発性の構造を製作する方法を提供することである。
【００１４】
さらに別の目的は、蓄積される電子の数を制限し電力消散を低減する十分に小型のフローティング・ゲートを備えた構造を提供する方法を提供することである。
【００１９】
【課題を解決するための手段】
本発明は、導電性基板上の埋込み酸化物、前記埋込み酸化物上のバックプレーン、前記バックプレーン上の裏面酸化物および前記裏面酸化物上のシリコン層を有し、前記裏面酸化物を通した前記バックプレーンへの前記シリコン層からの電荷の注入によって前記バックプレーンがフローティング・ゲートとして機能するメモリ・トランジスタを作成する方法を提供する。この方法は、導電性基板上に埋込み酸化物を形成するステップと、前記埋込み酸化物上にバックプレーンを形成するステップと、前記バックプレーン上に裏面酸化物を形成するステップと、前記裏面酸化物上に、トランジスタを形成するためのシリコン領域を与えるシリコン層を形成するステップと、ソース領域、ドレイン領域およびチャネル領域を形成するためのトランジスタ領域ならびにフローティング・ゲート領域を定めるように前記シリコン層、前記裏面酸化物および前記バックプレーンをパターニングし、前記パターニングによって形成された領域を絶縁体で充填するステップと、前記シリコン層上に制御酸化物を成長させるステップと、前記制御酸化物上に、多結晶シリコン、タングステンおよび窒化チタンからなる群から選ばれたゲート材料を付着し、ゲートを形成するステップと、を含む。
【００２０】
本発明では、半導体または金属を含むフローティング・ゲートが薄膜トランジスタ・チャネルの下に埋め込まれる。フローティング・ゲート上の電荷がデバイスの閾値電圧を決定する。トランジスタの導通状態はソース、ドレインおよびゲートのバイアス電圧を介して読み取ることができ、したがってデバイスの記憶状態を示す。埋込みフローティング・ゲートの注入酸化物は（例えば、約７〜約１０ｎｍの範囲に）広げることができ、上部ゲートの酸化物はより小さい寸法にスケーリングできる。
【００２１】
フローティング・ゲートの酸化物厚をトランジスタのスケーリングから分離することにより、従来のメモリ構造よりも大幅に小さい寸法にスケーリングできるデバイスが達成される。
【００２２】
さらに、フローティング・ゲートとチャネルおよびドープ領域の間に大きな結合容量を設けることにより、上部ゲートを用いるトランジスタ導通の感知能力に影響を与えずに電子を効率的に伝達することができる。
【００２３】
以上のように、本発明はフローティング・ゲートが分離され、導電チャネルの裏面に配置され、それによって上部ゲートをチャネルのより近傍に配置でき、読み取り動作時の電気的制御を強化できる構造（および方法）を記述する。
【００２４】
充電および放電から読み取りを減結合することにより、本発明の構造は読み取り障害の影響を受けにくくなっている。さらに、極めて小さいフローティング・ゲート領域を提供することにより、本発明は離散的電子感度と消費電力の低減を提供する。すなわち、小さい領域に離散的電子を蓄積できる容量を提供することにより、蓄積できる電子の数を制限し電力消散を低減する、十分小さなフローティング・ゲートを備える構造が提供される。
【００２５】
さらに、スケーリングされた制御ゲートを提供することにより、本発明は例えば従来のメモリ（例えばフラッシュ・メモリ）と比較してリークおよび相互コンダクタンスの点で優れた特性を可能にする。
【００２６】
【発明の実施の形態】
図面、より詳細には図５ないし図１５を参照すると、本発明の好ましい実施形態が示されている。
【００２７】
上述したように、本発明は埋込みフローティング・ゲートを利用する最新のデバイスに適合するフローティング・ゲート・メモリ構造と、コンパクトで集積度が高い不揮発性の構造を製作する方法を提供する。
【００２８】
本発明者は、フローティング・ゲートからのリークをトランジスタ・チャネル制御のリークから注入／トンネル酸化物によって減結合することにより、ゲート長が減少したとき、許容可能なトランジスタ特性を達成することが可能となることを発見した。
【００２９】
したがって、本発明はバックゲート（例えばバックプレーンから形成されるゲート）がフローティング・ゲートとして機能するメモリ構造を提供する。これによって上部ゲート（トップ・ゲート）およびその酸化物はこの構造の長さのスケーリングによる要件に合わせてスケーリングできる。
【００３０】
通常、バックゲートは大きなサイズにすることができ、したがって注入のための結合効率が高く、酸化物およびバイアス電圧要件と共にフローティング・ゲート・メモリを作成する際に使用されるどのトンネリング機構を用いることもできるが、フロント・ゲートの寸法を小さくすることも可能である。したがって、メモリが占める面積を全体として低減することができる。
【００３１】
シリコン、導電性の高電子親和性材料（例えば、Ｗ、ＷＮ、ＴｉＮ、およびゲルマニウム、炭化シリコンなど）またはＷ、ＷＮ、ＴｉＮ、ゲルマニウム、炭化シリコンなどのシリコンに匹敵する非反応性高温材料をバックゲートに用いることにより、低電圧、低電力および高密度が同時に達成可能になる。
【００３２】
一般に、半導体または金属を含むフローティング・ゲートは薄膜トランジスタ・チャネルの下に埋め込まれ、フローティング・ゲート上の電荷がデバイスの閾値電圧を決定する。トランジスタの導通状態はソース、ドレイン、ゲートでのバイアス電圧を介して読み取ることができ、したがってデバイスの記憶状態を示すことができる。さらに、埋込みフローティング・ゲートの注入酸化物は大きくすることができ、他方、上部ゲートの酸化物はより小さい寸法にスケーリングできる。これによってフローティング・ゲートの厚みを上部ゲートの厚みから分離し、集積度と密度を高めることができる。
【００３３】
第１に、図５および図６に示すように、（フロント・ゲートおよびバックゲートを備える）トランジスタの断面図とデバイス・レイアウトが提供される。さらに、図７および図８にトランジスタのチャネルと対向したフローティング・ゲートと制御ゲートとを備えるメモリ構造の断面図およびデバイス・レイアウトを示す。
【００３４】
図５に、バックプレーン・ゲート２１（例えば「バックゲート」２１）を用いて、閾値電圧を制御し、キャリアを上部ゲートの酸化物／シリコンの界面に保持する小型トランジスタ２０（例えば、選択トランジスタ）の断面図を示す。図６に図５の選択トランジスタのデバイス・レイアウトを示す。
【００３５】
図７に電荷を蓄積し、その上の上部ゲート・トランジスタの閾値電圧に影響を及ぼすフローティング・ゲートを示す。本発明の構造は図７および図８のメモリ構造２００に組み込まれている。
【００３６】
図７に示すように、ソース、ゲートおよびドレインが提供される。さらに、基板（例えばシリコンなどの）上にシリコン・チャネル２１０、読み取り酸化物２２０、トンネル酸化物２３０、フローティング・シリコン・ゲート２４０、裏面制御酸化物２５０が示されている。
【００３７】
裏面フローティング構造の充電は、下にあるフローティング・ゲート領域への電子の注入を助けるバイアスを必要とすることに留意されたい。これは導通時にチャネルのエネルギーを基板よりも高めることによって達成できる。
【００３８】
例えば、ソースに負の電位を加え、ドレインにより小さい負の電位を加え、電子がチャネルに引き付けられるように上部ゲートにゼロまたはその他の電位を加え、かつ基板にゼロまたは正の電位を加えることによってトランジスタの最上部および最下部のチャネルで導通が生じ、下にあるフローティング・ゲート領域中でホット・エレクトロンとファウラー・ノルドハイム・トンネリングが発生する。同様の注入を発生させる印加電位のその他の方式も存在する。
【００３９】
下にあるフローティング・ゲートに電荷がないとＮチャネル・デバイスの閾値電圧は低下するが、電荷があると上記のトランジスタの閾値電圧は上がる。この結果、最上部のデバイスの導通特性は図９に示すように変化する。この方式はＰチャネル・デバイスでは異なる。
【００４０】
図９に、フローティング・ゲートに電荷がない（または１０11ｃｍ-2程度の小さい電荷の）低閾値電圧状態と、フローティング・ゲートに電荷がある高閾値電圧状態を示す。
【００４１】
図１０ないし図１５を参照すると、トランジスタ・チャネルの裏面にフローティング・ゲートを作成する本発明による方法の工程ステップとその結果作成される構造が示されている。これによって最終的に従来のメモリよりも小さな寸法が可能になる。また、フローティング・ゲートを有することによりトランジスタ・チャネルよりも電子の親和性が高まり、低電圧および低電力動作が達成される。
【００４２】
図１０を参照すると、ステップ１で、導電性基板４０が作成される。この基板４０を作成する２つの方法が、本発明の譲受人に譲渡され参照により本明細書に組み込まれるチャン（Chan）他の１９９８年５月４日出願の米国特許出願第０９／７２２９４号に記載されている。
【００４３】
図１０に示すように、基板４０上に埋込み酸化物４１があり、埋込み酸化物４１の上にはバックプレーン４２があり、さらにその上に裏面酸化物４３および上部シリコン層４４がある。
【００４４】
上部シリコン層４４は薄膜層（例えば、好ましくは実質上約３〜約２００ｎｍの範囲の膜厚を有する）で、その下には裏面酸化物４３があり、それを通して電荷がバックプレーン４２に注入される。
【００４５】
裏面酸化物４３は好ましくは実質上約５〜約１５ｎｍの範囲の膜厚を備える。バックプレーン４２は好ましくは実質上約５〜約１００ｎｍの範囲の厚みを備え、好ましくは導電性シリコンであるが、シリコンに匹敵する特性を有しシリコンと互換性のある非反応性高温材料であるゲルマニウム、Ｗ、ＴｉＮ、ＷＮ、ＳｉＣなどでもよい。バックプレーン４２はその下に導電性基板４０上にある実質上約１０〜約３０ｎｍの膜厚の埋込み酸化物４１を備える。酸化物４１および４３は二酸化シリコン、窒化二酸化シリコンまたはシリコンとの低界面準位密度に適合するその他の誘電体である。
【００４６】
バックプレーン４２はＷ、ＷＮ、ＴｉＮ、ゲルマニウムなどの、絶縁材と相互作用しない導電性の高電子親和性材料でもよい。これらの材料は単に例にすぎない。
【００４７】
図１１および図１２に示すように、メモリのシリコン領域（例えば、デバイスのソース領域（Ｓ）、ドレイン領域（Ｄ）およびチャネル領域と、フローティング・ゲート４５とを備えるフローティング・ゲート領域（Ｇ））のパターン化の後、これらの領域は図１３に示すように酸化物などの絶縁材４６で充填される。
【００４８】
さらに図１３に示すように、二酸化シリコンなどの制御酸化物４７が基板４０上に好ましくは実質上約１ｎｍ〜約５ｎｍの範囲の膜厚に成長される。酸化物４７はトランジスタの制御酸化物として機能する。フローティング・ゲート４５の制御酸化物は埋込み酸化物４１によって提供される。チャネル４８がフローティング・ゲート４５とトランジスタの制御酸化物４７の間に提供される。
【００４９】
その後、ゲート材料が実質上約１０ｎｍ〜約１００ｎｍの厚みに付着される。ゲート材料は例えば多結晶シリコンまたはタングステンあるいは窒化チタンなどの非反応性金属である。
【００５０】
ゲート（Ｇ）は図１３に示すように従来の方法でパターン化される。
【００５１】
その後、好ましくは実質上約１ｎｍ〜約５ｎｍの範囲の膜厚の薄い側壁酸化物４９が成長され、当技術分野で知られているようにドープされたリンク領域がイオン注入およびアニールまたはその他の同等の技法によって形成される。
【００５２】
図１４に示すように、より厚い酸化物またはその他の誘電体５０が実質上約５ｎｍ〜約２００ｎｍの範囲の厚みになるまで付着され、その後エッチングされて（例えばプラズマ処理によって）側壁を形成し、図１５に示すように注入およびアニールまたはソース領域およびドレイン領域を隆起させるエピタキシーによってより強いドーピングが達成される。
【００５３】
図１５に示すようにソース領域Ｓ、ゲート領域Ｇ、およびドレイン領域Ｇの上の残留酸化物の除去とそれに続くシリサイド化によってコンタクトが形成される。論理トランジスタを形成する場合は、図５に示すように、エッチングおよびコンタクト形成によってバックプレーン・ゲートにアクセスする。このトランジスタはトランジスタの閾値電圧を制御するバックプレーンを用いて、（例えば、トップ・ゲートとバック・ゲートが短絡された）デュアルゲート・デバイスまたはバックゲート・デバイスとして動作できる。これによって、この構造はウェーハ上の残りの論理などと相互接続できる。
【００５４】
本発明の別の実施形態では、シリコンの代わりに、シリコンよりも電子親和性が高い材料（例えば、参照により本明細書に組み込まれる米国特許第５５０８５４３号に記載されているような）から下にあるフローティング・ゲート領域を形成できることに留意されたい。例えば、シリコンの代わりに、Ｗ、ＴｉＮ、ＷＮなどをシリコンに関して述べたのと同じ寸法および動作条件で使用できる。
【００５５】
この場合、フローティング・ゲートへの電子の注入は抽出の大きな障壁となるため、バック・ゲート側に対してより薄い酸化物（例えば、実質上約１〜約５ｎｍの範囲の膜厚を有するより薄い酸化物）が使用でき、より低い電圧（例えば、より薄い酸化物を用いて実質上約０．５Ｖ〜約５Ｖの範囲の電圧が可能）で書き込み動作が可能になる。この場合でも不揮発性は保持される。この方法は「読み取り障害」にも強く、マルチレベル動作が容易にできる。
【００５６】
本発明の実際の応用例に関して、いくつかの設計のバリエーションを図１６ないし図１７および図１８ないし図１９に示す。
【００５７】
特に、図１６および図１７はメモリが外部的に使用可能なバックプレーン・ゲートを備えた選択トランジスタを含むＮビット（例えば８ビット）ＮＡＮＤ構成の構造として例示的に設計された構造を示す。
【００５８】
より詳細に言えば、図１６および図１７はそれぞれ、外部的に使用可能なバックプレーン・ゲートを備えた選択トランジスタ１０００、２０００を含む８ビットＮＡＮＤ構成のセル構造として例示的に設計された本発明によるメモリの回路図と断面図を示す。バックプレーン・ゲート・フローティングを保持し、８メモリ・セルを作成し、バックプレーンにアクセスすることにより、共通基板構造を用いて２つの選択トランジスタが作成されている。１６ビット、３２ビットなど他のアーキテクチャも可能なことは明らかである。さらに、ＮＡＮＤ構造でフラッシュ・セルを異なった方式で使用できる。
【００５９】
図１６および図１７の選択トランジスタ１０００、２０００は例えば論理トランジスタなどのその他のデバイスに類似しているように見えることに留意されたい。本発明の主要な利点と特徴は、構造が簡略化された結果として、コンタクトの接続を変えるだけで実質上同じ構造を備えるが機能が異なる構造が提供されることである。例えば、選択トランジスタ１０００、２０００の場合に図１６に示すようにコンタクトを上部ゲートに接続する代わりに別の接続構成を提供でき、これによって接続がされていない時の構造の外観が実質上同じであっても異なる機能（例えば論理トランジスタ）が提供される。これによって１つの製品としての構造を用いて異なる機能を実現できるため、製造が簡略化され製品の融通性が増す。
【００６０】
図１８および図１９にそれぞれＮＯＲ構成のセル構造として例示的に設計された本発明によるメモリの回路図および断面図を示す。バックプレーン・ゲートにアクセスすることによりこの共通基板上でその他の論理機能を実行することができることに留意されたい。フローティング・ゲートの寸法が極めて小さい（例えば、厚みが約１００ｎｍ）場合、その容量と準位密度が小さく、フローティング・ゲートが蓄積できる電子の数も少ない。このような場合、メモリは離散的電子感応性となる。したがって、極めて小さいフローティング・ゲート領域を提供することにより、離散的電子感度と低消費電力が実現され、かなり小さいフローティング・ゲートが蓄積される電子の数を制限し、したがって電力消散を低減する。
【００６１】
したがって、上述したように、本発明の自明ではない独自の構造および方法によって、フローティング・ゲート（例えば半導体または金属）が薄膜トランジスタ・チャネルの下に埋め込まれ、フローティング・ゲート上の電荷がデバイスの閾値電圧を決定する。埋込みフローティング・ゲートの注入酸化物は（例えば、約７〜約１０ｎｍの範囲に）大きくされても、上部ゲートの酸化物はより小さい寸法にスケーリングできる。
【００６２】
フローティング・ゲートの酸化物厚をトランジスタの寸法設定とは独立的に設定できるようにすることにより、従来のメモリ構造よりも大幅に小さい寸法にスケーリングできるデバイスが達成される。さらに、フローティング・ゲートとチャネルおよびドープ領域の間の結合容量を大きくすることより、上部ゲートを用いるトランジスタ導通の感知能力に影響を与えずに電子を効率的に伝達することができる。
【００６３】
以上のように、本発明はフローティング・ゲートが分離され、導電チャネルの裏面に配置され、それによって上部ゲートをチャネルのより近傍に配置でき、読み取り動作時の電気的制御を強化できる構造および方法を提供する。
【００６４】
フローティング・ゲート・メモリ構造は、埋込みフローティング・ゲートを使用する最新のデバイスに適合し、コンパクトで集積度が高い不揮発性の構造を製作することを可能にする。トランジスタの導通状態はソース、ドレイン、ゲートでのバイアス電圧を介して読み取ることができ、それによってデバイスの記憶状態を示すことができる。本発明によって、埋込みフローティング・ゲートの注入酸化物を大きくすることができ、上部ゲートの酸化物はより小さい寸法にスケーリングできる。これによってフローティング・ゲートの厚みを上部ゲートの厚みから分離し、集積度と密度を高めることができる。
【００６５】
さらに、フローティング・ゲートの小さい領域および容積と、フローティング・ゲート用のより電子親和性が高い材料を利用することにより、低電力および低電圧を達成することができる。
【図面の簡単な説明】
【図１】酸化物注入を伴うフローティング・ゲート（ＦＬＯＴＯＸ）を含むいくつかの形式のフローティング・ゲート・メモリ構造の例の断面図である。
【図２】消去可能トンネル酸化物（ＥＴＯＸ）を含むいくつかの形式のフローティング・ゲート・メモリ構造の例の断面図である。
【図３】ソース側注入（ＳＩＳＯＳ）を含むいくつかの形式のフローティング・ゲート・メモリ構造の例の断面図である。
【図４】ナノ結晶（ナノディメンション量子ドット）を含むいくつかの形式のフローティング・ゲート・メモリ構造の例の断面図である。
【図５】トランジスタ（フロント・ゲートおよびバック・ゲートを備える）の断面図である。
【図６】トランジスタ（フロント・ゲートおよびバック・ゲートを備える）のデバイス・レイアウトを示す図である。
【図７】トランジスタのチャネルと反対側にあるフローティング・ゲートおよび制御ゲートを備えるメモリ構造の断面図である。
【図８】トランジスタのチャネルと反対側にあるフローティング・ゲートおよび制御ゲートを備えるメモリ構造のデバイス・レイアウトを示す図である。
【図９】本発明のトランジスタ導通特性を、フローティング・バックプレーン・ゲートの低電荷および高電荷のゲート電圧の関数として示す図である。
【図１０】本発明によるバックフローティング・ゲート・メモリ構造の形成方法の好ましい実施形態を示す図である。
【図１１】本発明によるバックフローティング・ゲート・メモリ構造の形成方法の好ましい実施形態を示す図である。
【図１２】本発明によるバックフローティング・ゲート・メモリ構造の形成方法の好ましい実施形態を示す図である。
【図１３】本発明によるバックフローティング・ゲート・メモリ構造の形成方法の好ましい実施形態を示す図である。
【図１４】本発明によるバックフローティング・ゲート・メモリ構造の形成方法の好ましい実施形態を示す図である。
【図１５】本発明によるバックフローティング・ゲート・メモリ構造の形成方法の好ましい実施形態を示す図である。
【図１６】外部的に使用可能なバックプレーンを備える選択トランジスタを含む８ビットＮＡＮＤ構造セルとして例示的に設計された本発明によるメモリの回路図である。
【図１７】外部的に使用可能なバックプレーンを備える選択トランジスタを含む８ビットＮＡＮＤ構造セルとして例示的に設計された本発明によるメモリの断面図である。
【図１８】ＮＯＲ構造セルとして例示的に設計された本発明によるメモリの回路図である。
【図１９】ＮＯＲ構造セルとして例示的に設計された本発明によるメモリの断面図である。
【符号の説明】
２０  小型トランジスタ
２１  バックプレーン・ゲート
４０  導電性基板
４１  埋込み酸化物
４２  バックプレーン
４３  裏面酸化物
４４  上部シリコン層
４６  絶縁材
４７  制御酸化物
４８  チャネル
２００  メモリ構造
２１０  シリコン・チャネル
２２０  読み取り酸化物
２３０  トンネル酸化物
２４０  フローティング・シリコン・ゲート
２５０  裏面制御酸化物
１０００  選択トランジスタ
２０００  選択トランジスタ
【図１】
0003710082.tif 000002
【図２】
0003710082.tif 000003
【図３】
0003710082.tif 000004
【図４】
0003710082.tif 000005
【図５】
0003710082.tif 000006
【図６】
0003710082.tif 000007
【図７】
0003710082.tif 000008
【図８】
0003710082.tif 000009
【図９】
0003710082.tif 000010
【図１０】
0003710082.tif 000011
【図１１】
0003710082.tif 000012
【図１２】
0003710082.tif 000013
【図１３】
0003710082.tif 000014
【図１４】
0003710082.tif 000015
【図１５】
0003710082.tif 000016
【図１６】
0003710082.tif 000017
【図１７】
0003710082.tif 000018
【図１８】
0003710082.tif 000019
【図１９】
0003710082.tif 000020