(57)【特許請求の範囲】
【請求項１】
複合映像信号から分離された複合同期信号がクロック入力端子に印加される第１のＤ型フリップフロップと第２のＤ型フリップフロップを設ける一方、
前記第１のＤ型フリップフロップの出力信号に応じて導通、非導通状態とされる半導体素子と、第１のコンデンサと第１の抵抗器による時定数回路と、第１の比較器とを有してなる単安定マルチバイブレータ回路であって、前記半導体素子により前記第１のコンデンサの充放電が制御され、前記第１の比較器により前記第１のコンデンサの端子電圧と第１の基準電圧との比較がなされ、その比較結果が前記第１のＤ型フリップフロップのリセット入力端子に印加されるよう構成されてなる単安定マルチバイブレータ回路と、
前記第１のコンデンサの端子電圧を増幅する非反転増幅器と、
前記非反転増幅器の出力電圧と第２の基準電圧とを比較する第２の比較器とを設け、
前記第２の比較器の出力信号を前記第２のＤ型フリップフロップのリセット入力端子へ印加し、当該第２のＤ型フリップフロップの出力信号として前記複合同期信号に含まれる水平同期信号が得られるよう構成されてなることを特徴とする水平同期信号分離回路。
【請求項２】
第１のコンデンサと第１の抵抗器は、電源とアースとの間に直列接続される一方、第２の比較器の第２の基準電圧は、電源とアースとの間に直列接続された第２の比較器用の２つの抵抗器の分圧電圧により設定されてなることを特徴とする請求項１記載の水平同期信号分離回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばテレビジョン受信機、ビデオテープレコーダ（ＶＴＲ）等の映像信号処理装置において同期信号を生成する回路に関する。
【０００２】
【従来の技術】
従来、この種の回路としては、例えば、図４に示されたようなものがある。
以下、同図を参照しつつこの従来回路について概括的に説明すれば、まず、この回路は、テレビジョン受信機やＶＴＲ装置において、いわゆる複合同期信号から水平同期信号を生成するための回路である。
この回路は、第１のＤ型フリップフロップＤＦＦ１を中心に構成されてなる第１のモノマルチバイブレータ回路ＭＭＶ１と、第２のＤ型フリップフロップＤＦＦ２を中心に構成されてなる第２のモノマルチバイブレータ回路ＭＭＶ２とに大別されて構成されたものとなっている。
第１のモノマルチバイブレータ回路ＭＭＶ１においては、複合同期信号が第１のＤ型フリップフロップＤＦＦ１のクロック入力端子CLKに印加されるようになっており、ＱＸ出力端子は、コンデンサＣ1と抵抗Ｒ1による時定数回路の充放電を制御するトランジスタＱ１のベースに接続されるようになっている。また、時定数回路を構成するコンデンサＣ1の端子電圧は、比較器Ａ１により比較されるようになっており、その比較結果は、第１のＤ型フリップフロップＤＦＦ１のリセット入力端子Ｒに印加されるようになっている。そして、コンデンサＣ1と抵抗Ｒ1とのいわゆる時定数Ｔ1が、複合同期信号の中に含まれる繰り返し周期Ｈ／２（Ｈは、水平同期信号周期）の信号タイミングに比して大（Ｔ1＞Ｈ／２）と設定される結果、第１のＤ型フリップフロップＤＦＦ１のＱ出力端子からは、繰り返し周期Ｈ／２のタイミングが消去された、繰り返し周期Ｈの信号が出力されるようになっている。
【０００３】
第２のモノマルチバイブレータ回路ＭＭＶ２においては、第１のＤ型フリップフロップＤＦＦ１のＱ出力端子からの信号が第２のＤ型フリップフロップＤＦＦ２のクロック入力端子CLKに印加される一方、この第２のＤ型フリップフロップＤＦＦ２のＱＸ出力端子からの出力信号は、第１のモノマルチバイブレータ回路ＭＭＶ１の場合と同様に構成されたコンデンサＣ2及び抵抗Ｒ2による時定数回路へ、トランジスタＱ２を介して入力されるようになっている。さらに、コンデンサＣ2の端子電圧は、比較器Ａ2により比較され、その比較結果は、第２のＤ型フリップフロップＤＦＦ２のリセット入力端子Ｒに印加されるようになっている。
そして、コンデンサＣ2及び抵抗Ｒ2による時定数回路の時定数を適宜な値に設定することで、第２のＤ型フリップフロップＤＦＦ２のＱ出力端子からは、所定のパルス幅（通常は、水平同期信号のパルス幅＝４.７μＳ）を有する繰り返し周期Ｈのパルス信号、すなわち水平同期信号が得られるようになっている。
【０００４】
また、図５に示されたような回路もある。
すなわち、この回路は、上述の図４に示された回路における第２のモノマルチバイブレータ回路ＭＭＶ２の構成が異なるものである。
すなわち、第２のＤ型フリップフロップＤＦＦ２と比較器Ａ3との間に、電流出力型の演算増幅器Ａ2を用いてなる積分回路が設けられ、この積分回路によりいわゆる台形状の信号を生成し、比較器Ａ3で基準電圧ＶＲ3と比較することで、所定のパルス幅の信号が得られるように構成されたものである。
【０００５】
【発明が解決しようとする課題】
しかしながら、前者の回路においては、第１及び第２のモノマルチバイブレータ回路ＭＭＶ１，ＭＭＶ２において、それぞれ時定数回路が必要となり、このような時定数回路が２組も必要となることは、特に、回路全体のＩＣ化を考えた場合、いわゆる外付け部品を設けることとなるばかりか、その部品点数が増え、使い勝手の悪いＩＣとなってしまうという問題がある。
また、後者の回路においては、ＩＣ化を考えた場合、コンデンサＣ2をＩＣに内蔵したものとすることは可能であるが、ＩＣに内蔵したコンデンサにいわゆる電流出力型の演算増幅器により定電流を流すように積分回路を構成しているため、内蔵コンデンサのばらつきや、定電流の電流値のばらつきによる出力パルス幅の変動が生じ、さらには、これらの変動要素が温度変化によっても変化することによる出力パルス幅の変動を招くという問題がある。
【０００６】
本発明は、上記実状に鑑みてなされたもので、ＩＣ化が容易で、出力パルス幅の変動が小さく、安定性、信頼性の高い水平同期信号分離回路を提供するものである。
本発明の他の目的は、一つの時定数回路を用いて、等価的に時定数の異なる２つの信号を用いた回路構成ができ、ＩＣ化が容易で、出力パルス幅の変動が小さく、安定性、信頼性の高い水平同期信号分離回路を提供することにある。
【０００７】
【課題を解決するための手段】
請求項１記載の発明に係る水平同期信号分離回路は、
複合映像信号から分離された複合同期信号がクロック入力端子に印加される第１のＤ型フリップフロップと第２のＤ型フリップフロップを設ける一方、
前記第１のＤ型フリップフロップの出力信号に応じて導通、非導通状態とされる半導体素子と、第１のコンデンサと第１の抵抗器による時定数回路と、第１の比較器とを有してなる単安定マルチバイブレータ回路であって、前記半導体素子により前記第１のコンデンサの充放電が制御され、前記第１の比較器により前記第１のコンデンサの端子電圧と第１の基準電圧との比較がなされ、その比較結果が前記第１のＤ型フリップフロップのリセット入力端子に印加されるよう構成されてなる単安定マルチバイブレータ回路と、
前記第１のコンデンサの端子電圧を増幅する非反転増幅器と、
前記非反転増幅器の出力電圧と第２の基準電圧とを比較する第２の比較器とを設け、
前記第２の比較器の出力信号を前記第２のＤ型フリップフロップのリセット入力端子へ印加し、当該第２のＤ型フリップフロップの出力信号として前記複合同期信号に含まれる水平同期信号が得られるよう構成されてなるものである。
【０００８】
かかる構成においては、特に、単安定マルチバイブレータ回路において、第１のコンデンサと第１の抵抗器による時定数回路で生成された第１のコンデンサの充放電電圧を、非反転増幅器により増幅することで、その充放電電圧の特に充電時における時定数を見かけ上短くした波形を有する電圧信号を得、その電圧信号を第２の比較器により第２の基準電圧と比較させて、その比較結果を第２のＤ型フリップフロップのリセットパルスとして用いるような構成とした点に特徴を有するものである。このような構成とすることにより、従来回路と異なり、一つの時定数回路を用いるだけで済み、しかも、安定性のよい水平同期信号分離回路を提供することとができるものである。
【０００９】
特に、上述した構成において、例えば、第１の比較器は、その反転入力端子に第１のコンデンサと第１の抵抗器との接続点が接続される一方、非反転入力端子には、第１の基準電圧が印加されるようにし、また、第２の比較器は、その非反転入力端子に、２つの抵抗器による分圧電圧が第２の基準電圧として印加される一方、反転入力端子には、非反転増幅器の出力端子が接続されるように構成すると好適である。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図３を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、第１の回路構成例について図１及び図２を参照しつつ説明する。
この第１の回路構成例における水平同期信号分離回路は、第１の単安定マルチバイブレータ回路（図１においては「ＭＭ１」と表記）１と、バイブレータ出力増幅回路２と、出力信号生成回路３とに大別されてなるものである。
第１の単安定マルチバイブレータ回路１は、第１のＤ型フリップフロップ（図１においては「ＤＦＦ１」と表記）４と、第１の演算増幅器（図１においては「Ａ１」と表記）５とを主たる構成要素として構成されたものとなっている。
すなわち、第１のＤ型フリップフロップ（以下「第１のＤＦＦ」と言う）４のＤ入力端子は、論理値Ｈｉｇｈに対応する所定電圧が印加される一方、クロック入力端子CLKには、いわゆる複合同期信号が印加されるようになっている。また、負論理入力のリセット入力端子Ｒには、後述する第１の演算増幅器５の出力端子が接続されている。
【００１１】
そして、この第１のＤＦＦ４の出力端子ＱＸ（出力Ｑの反転信号が出力される出力端子）は、半導体素子としての第１のトランジスタ（図１においては「Ｑ１」と表記）６のベースに接続されている。
第１のトランジスタ６は、この回路構成例においては、ｎｐｎ型のものが用いられており、そのエミッタはアースされる一方、コレクタは、第１の抵抗器（図１においては「Ｒ１」と表記）７と第１のコンデンサ（図１においては「Ｃ１」と表記）８の接続点に接続されている。
すなわち、いわゆる時定数回路を構成する第１の抵抗器７と第１のコンデンサ８は、直列接続されて、第１の抵抗器７の他端に所定の電源電圧Ｖccが印加されるように、また、第１のコンデンサ８の他端がアースに接続されるようにして設けられている。
【００１２】
さらに、この第１の抵抗器７と第１のコンデンサ８の接続点は、第１の演算増幅器５の反転入力端子及び第２の演算増幅器（図１においては「Ａ２」と表記）９の非反転入力端子に、それぞれ接続されている。
第１の演算増幅器５の非反転入力端子には、第１の基準電圧ＶＲ１が印加されるようになっており、この第１の演算増幅器５は、第１のコンデンサ８の端子電圧ＶＣ１が第１の基準電圧ＶＲ１を越えると論理値Ｈｉｇｈの状態から論理値Ｌｏｗの状態へ立ち下がるように動作する第１の比較器が構成されたものとなっている。
【００１３】
非反転増幅器としてのバイブレータ出力増幅回路２は、第２の演算増幅器９を主たる構成要素としてなるものである。
すなわち、第２の演算増幅器９の反転入力端子とアースとの間には、第２の抵抗器（図１においては「Ｒ２」と表記）１０が接続されると共に、同じく反転入力端子と出力端子との間には、第３の抵抗器（図１においては「Ｒ３」と表記）１１が接続されている。また、第２の演算増幅器９の出力端子は、後述する出力信号生成回路３の第３の演算増幅器（図１においては「Ａ３」と表記）９の反転入力端子に接続されている。
そして、このバイブレータ出力増幅回路２においては、第１の単安定マルチバイブレータ回路１から出力信号、すなわち、第１のコンデンサ８における電圧ＶＣ１が、第２及び第３の抵抗器１０，１１の抵抗値で定まる増幅度で非反転増幅され、出力信号生成回路３へ出力されるようになっている。
【００１４】
出力信号生成回路３は、所定のパルス幅の水平同期信号を生成、出力するもので、第２のＤ型フリップフロップ（図１においては「ＤＦＦ２」と表記）１２と第３の演算増幅器１３とを主たる構成要素として構成されたものとなっている。
まず、第３の演算増幅器１３の非反転入力端子には、電源電圧Ｖｃｃとアースとの間に直列接続された第４及び第５の抵抗器（図１においてはそれぞれ「Ｒ４」、「Ｒ５」と表記）１４，１５の相互の接続点が接続されており、非反転端子には、第４及び第５の抵抗器１４，１５のいわゆる分圧比で定まる第２の基準電圧ＶＲ２が印加され、第２の比較器が構成されるようになっている。すなわち、第３の演算増幅器１３は、その反転入力端子に入力される上述のバイブレータ出力増幅回路２の出力電圧ＶＣ２が、第２の基準電圧ＶＲ２を越えるまでは、論理値Ｈｉｇｈに対応する電圧信号を出力し、反転入力端子の電圧が、第２の基準電圧ＶＲ２を越えると、論理値Ｌｏｗに対応する電圧に立ち下がるようになっており、第３の演算増幅器１３の出力端子は、第２のＤ型フリップフロップ（以下「第２のＤＦＦ」と言う）１２のリセット入力端子Ｒに接続されている。
【００１５】
第２のＤＦＦ１２は、第１のＤＦＦ４同様に、Ｄ入力端子は、論理値Ｈｉｇｈに対応する所定電圧が印加される一方、クロック入力端子CLKには、いわゆる複合同期信号が印加されるようになっている。そして、Ｑ出力端子からは後述するようなパルス幅及びタイミングの水平同期信号が得られるようになっている。
【００１６】
かかる構成における動作について、図２（Ａ）乃至図２（Ｆ）を参照しつつ説明する。
まず、第１及び第２のＤＦＦ４，１２のクロック入力端子CLKに入力される複合同期信号としては、図２（Ａ）に示されたようなものであるとする。図２（Ａ）は、いわゆる垂直帰線期間における前等化パルス、垂直同期信号及び後等化パルスの部分を示したものである。この発明の実施の形態においては、この複合信号は、図２（Ａ）に示されたように正極性で入力されることとする。
【００１７】
図２（Ａ）に示されたような複合同期信号が入力されると、その立ち上がりに同期して、第１のＤＦＦ４においては、ＱＸ出力端子は、論理値Ｈｉｇｈの状態から論理値Ｌｏｗの状態に変化する。
この第１のＤＦＦ４のＱＸ出力端子における変化に伴い、第１のトランジスタ６は、導通状態から非導通状態となり、そのため、第１の抵抗器７を介して第１のコンデンサ８が充電されることとなる。
この第１のコンデンサ８の充電により、その端子電圧ＶＣ１は、第１の抵抗器７の抵抗値と第１のコンデンサ８の容量値によって定まるいわゆる時定数に応じた傾きで上昇することとなる（図２（Ｂ）参照）。
【００１８】
この第１のコンデンサ８の端子電圧ＶＣ１は、第１の演算増幅器５による比較器により基準電圧ＶＲ１と比較され、端子電圧ＶＣ１が基準電圧ＶＲ１を越えると、第１の演算増幅器５の出力は、論理値Ｈｉｇｈの状態から論理値Ｌｏｗの状態へ変化し、その出力変化は、第１のＤＦＦ４のリセット入力端子Ｒへ印加されることとなる。その結果、第１のＤＦＦ４は、リセットされてＱＸ出力端子は、先の論理値Ｌｏｗの状態から論理値Ｈｉｇｈの状態へ変化し、それが第１のトランジスタ６のベースに印加されるため、第１のトランジスタ６は、導通状態とされて、第１のコンデンサ８は第１のトランジスタ６を介して放電状態とされることとなる。
したがって、第１のコンデンサ８の端子電圧ＶＣ１は、直ちに略アース電位近傍まで降下し（図２（Ｂ）参照）、それに応じて第１の演算増幅器５の出力は、論理値Ｌｏｗの状態から論理値Ｈｉｇｈの状態となるため、第１の演算増幅器５の出力は、図２（Ｃ）に示されたように、周期的に短い期間だけ論理値Ｌｏｗの状態となるような変化を示すものとなる。
【００１９】
結局、第１のコンデンサ８の端子電圧ＶＣ１は、いわゆる三角波状に変化するものとなり、その電圧が基準電圧ＶＲ１を越えるまでの時間は、第１のコンデンサ８の容量値をＣ1、第１の抵抗器７の抵抗値をＲ1とすれば、これらＣ1とＲ1についてのいわゆる時定数によって定まる。しかも、この三角波状の端子電圧ＶＣ１の繰り返し周期は、Ｃ1とＲ1の時定数を、水平同期信号の繰り返し周期Ｈの１／２以上となるように定めておくことで、複合同期信号に含まれる等化パルス及び垂直同期信号の繰り返し周期Ｈ／２のタイミングを含まないものとなる（図２（Ａ）及び図２（Ｂ）参照）。
【００２０】
図２（Ｂ）に示されたようないわゆる三角波状の第１のコンデンサ８の端子電圧ＶＣ１が、バイブレータ出力増幅回路２の第２の演算増幅器９の非反転入力端子に印加されることにより、端子電圧ＶＣ１は、第２及び第３の抵抗器１０，１１の抵抗比で定まる増幅度で増幅され、その結果、時間の経過に対する電圧上昇の傾きがＶＣ１に比してより大きな電圧ＶＣ２が得られることとなる（図２（Ｄ）参照）。これは、見かけ上、先の第１のコンデンサ８及び第１の抵抗器７による時定数よりも短い時定数を有する単安定マルチバイブレータ回路による端子電圧ＶＣ１を得たことに等価な状態であると言うことができる。
そして、第２の演算増幅器９の出力電圧ＶＣ２は、第３の演算増幅器１３において、第２の基準電圧ＶＲ２と比較され、第３の演算増幅器１３の出力は、ＶＣ２がＶＲ２を越えるまでは論理値Ｈｉｇｈ状態、ＶＣ２がＶＲ２を越えたところで論理値Ｌｏｗ状態となるようなものとなる（図２（Ｅ）参照）。
【００２１】
このような第３の演算増幅器１３の出力信号が、第２のＤＦＦ１２のリセット入力端子Ｒに印加されることで、第２のＤＦＦ１２からは、複合同期信号の論理値Ｌｏｗから論理値Ｈｉｇｈへの立ち上がりに同期して論理値Ｈｉｇｈとなり、複合同期信号の次の論理値Ｌｏｗから論理値Ｈｉｇｈへの立ち上がりが入力する前に、第３の演算増幅器１３から入力される論理値Ｈｉｇｈから論理値Ｌｏｗへの立ち下がりによりリセットされて論理値Ｌｏｗとなるような信号が繰り返し周期Ｈで得られることとなる（図２（Ｆ）参照）。
ここで、第２のＤＦＦ１２のＱ出力端子から得られる信号のパルス幅は、第２及び第３の抵抗器１０，１１の抵抗比により定まる第２の演算増幅器９の電圧利得と、第４及び第５の抵抗器１４，１５の分圧比により定まる第３の演算増幅器１３における第２の基準電圧ＶＲ２の大きさとで決定されるものである。
【００２２】
なお、上述の構成の回路をＩＣ化する場合、第２乃至第４の抵抗器１０，１１，１４，１５は、優れた比精度で実現することが可能である。一方、ＩＣ化の際、第１のコンデンサ８及び第１の抵抗器７のばらつきに伴う第１のコンデンサ８の端子電圧ＶＣ１の波形の傾きのばらつきは、バイブレータ出力増幅回路２の増幅度により圧縮されることとなるため、第２のＤＦＦ１２から得られる水平同期信号のパルス幅に対する影響は小さくなる。
また、電源電圧の変動が生じた場合、端子電圧ＶＣ１の傾きに影響を及ぼすが、第３の演算増幅器１３における第２の基準電圧ＶＲ２を、その同じ電源電圧を第４及び第５の抵抗器１４，１５でいわゆる抵抗分圧して得るようにしてあるため、ＶＣ１の変化とＶＲ２の変化が略同程度となり、出力パルス幅への影響は抑圧され、パルス幅の変動は比較的小さなものとなる。
【００２３】
さらに、図１に示された回路構成例においては、第１のコンデンサ８の充放電を制御する半導体素子として、ｎｐｎ型の第１のトランジスタ６を用いたが、勿論これに限定される必要はなく、例えば、図３に示されたように、ＮチャンネルのＭＯＳ ＦＥＴ１６を用いて回路を構成しても基本的に図１で説明したと同様な動作を得ることができる。この場合、充放電を制御する半導体素子としてＭＯＳ ＦＥＴ１６を用いることで、全回路をＣＭＯＳで実現できるようになるので、より集積回路化に適するものとなる。
なお、図３に示された回路構成例の動作は、先に図１に示された回路構成例と基本的に同一であるので、ここでの詳細な説明は省略することとする。
【００２４】
【発明の効果】
以上、述べたように、本発明によれば、一つの時定数回路の出力信号を、増幅して見かけ上、時定数の短い信号を得るようにし、時定数の異なる２つの信号を得られるような構成とすることにより、従来と異なり、複数の時定数回路を必要とすることがなく、さらに、従来と異なり、いわゆる電流出力型の演算増幅器によりコンデンサを充電するような回路部分を必要としないので、ＩＣ化が容易で、出力パルス幅の変動が小さく、安定性、信頼性の高い水平同期信号分離回路を提供することができるという効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態における水平同期信号分離回路の回路構成例を示す回路図である。
【図２】図１及び図３に示された水平同期信号分離回路の主要部のタイミング波形図であって、図２（Ａ）は、水平同期信号分離回路に入力される複合同期信号のタイミング波形図、図２（Ｂ）は、第１のコンデンサの端子電圧ＶＣ１のタイミング波形図、図２（Ｃ）は、第１のＤＦＦのリセット入力端子Ｒに入力されるリセット信号のタイミング波形図、図２（Ｄ）は、バイブレータ出力増幅回路の出力電圧ＶＣ２のタイミング波形図、図２（Ｅ）は、第２のＤＦＦのリセット入力端子Ｒに入力されるリセット信号のタイミング波形図、図２（Ｆ）は、第２のＤＦＦのＱ出力端子からの出力信号のタイミング波形図である。
【図３】水平同期信号分離回路の他の回路構成例を示す回路図である。
【図４】従来の回路構成例を示す回路図である。
【図５】従来の他の回路構成例を示す回路図である。
【符号の説明】
１…第１の単安定マルチバイブレータ回路
２…バイブレータ出力増幅回路
３…出力信号生成回路
４…第１のＤ型フリップフロップ
５…第１の演算増幅器
９…第２の演算増幅器
１２…第２のＤ型フリップフロップ
１３…第３の演算増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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