(57)【特許請求の範囲】
【請求項１】
第１導電型の第１濃度の基板（５２）と、
前記基板内の第２導電型のドレーン領域であり、第２濃度の第１領域（５１’）と第３濃度の第２領域（５１）とを有し、前記第３濃度が前記第２濃度よりも高いドレーン領域と、
前記基板内の第２導電型のソース領域であり、第４濃度の消去のための第１領域（５３’）と第５濃度の第２領域（５３）とを有し、前記第５濃度が前記第４濃度よりも高いソース領域と、
前記基板（５２）内の前記第１導電型の第１濃度より高濃度のダイオード注入物領域（６５）であり、前記ドレーン領域と接合部にツェナー・ダイオードを形成する、プログラミングのためのダイオード注入物領域（６５）と、
前記ダイオード注入領域（６５）と前記ソース領域の第２の領域（５３）との間に規定されたチャンネル領域（５４）であり、前記ダイオード注入領域（６５）側の第１部分と、前記ソース領域の第２の領域（５３）側の第２部分とからなるチャンネル領域（５４）と、
前記ドレーン領域の第１領域（５１’）の一部上から、前記ダイオード注入領域（６５）上、前記チャンネル領域（５４）の第１部分上、および、前記ソース領域の第１領域（５３’）上まで延在する浮動ゲート（５６）と、
前記基板（５２）と前記浮動ゲート（５６）との間の第１誘電体（５８）と、
前記チャンネル領域（５４）の第２部分上から、前記チャンネル領域（５４）の第１部分上の前記浮動ゲート（５６）上、および、前記ドレーン領域の第１領域（５１’）上まで延在する制御ゲート（５９’）と、
前記チャンネル領域（５４）の第２部分と前記制御ゲート（５９’）との間、前記チャンネル領域（５４）の第１部分上の前記浮動ゲートと前記制御ゲート（５９’）との間、および前記ドレーン領域の第１領域（５１’）と前記制御ゲート（５９’）の間の第２誘電体（５５）と、
によって構成されることを特徴とする不揮発性メモリ・セル。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は一般的にメモリ・セルに関する。さらに詳しくは不揮発性メモリ・セルに関する。
【０００２】
【従来の技術】
特定の種類の不揮発性メモリ・セルとしてフラッシュＥＥＰＲＯＭ（電気的消去プログラミング可能な読み出し専用メモリ）がある。フラッシュＥＥＰＲＯＭは、電気的な消去が可能な素子の１種である。「フラッシュ」という言葉は、電気的なパルスにより複数のメモリ・セルを同時に消去することのできる機能をさす。通常、消去動作はメモリ・アレイ全体を消去する（すなわち単一のトランジスタが単独で消去されるのではない）。
【０００３】
既知のフラッシュＥＥＰＲＯＭは、通常、制御ゲートに接続された約１０ないし１５ボルトのプログラミング電圧を利用するセル構造を用いることにより、プログラミングされる。この動作条件下では、従来のフラッシュＥＥＰＲＯＭは、従来の熱坦体の注入を行ってプログラミングされるすべてのトランジスタの閾値電圧を上げる。
【０００４】
ＥＥＰＲＯＭの技術における問題点の１つは、セルを過消去（over erase）することである。セルが過消去されると、整合ビットを読み込む際に誤りが起こる。たとえば、ワード１のビットが読み込まれて、ワード２の同ビットが過消去されると、電流はワード２のビットのトランジスタを通り、ワード１のビットの論理状態に関わらず、論理０の読み込みが起こる。
【０００５】
この問題を克服するために２つの方法が用いられてきた。第１はインテリジェント消去機能の利用である。ここでは、システムにより、論理０の状態がプログラミングされたとき（充電）のアレイの全電圧が測定される。次に、パルス消去信号がアレイに印加されて、セルが再びチェックされる。この動作は、パルス化された消去信号に続く、プログラミングされた応答を登録するセルがなくなるまで繰り返される。しかし、ここでの問題は、最後のセルが消去されるまでに、第１セルは過消去状態に入ってしまっている可能性があることである。これは、感度増幅器を起動するために必要な電圧をはるかに高くして、ゼロの電圧レベルと、感度増幅器のレベルとの間により多くのゆとりを与えるか、あるいは、容易に消去されるセルと最も多くのパルスを必要とするセルとの差がほとんどなくなるように、処理に関わる制御をはるかに制限することにより補償される。いずれの方法も特に満足のゆくものではない。
【０００６】
この問題に対するもう１つの解決策は、直列のエンハンスメント・トランジスタを用いることである。このトランジスタは、アクセスされていないワードのビットに電流が通り抜けることを阻止するスイッチとして動作する。これは、過消去されたビットによる誤りが起こるという問題を解決することを助けるが、それ自身の別の問題を起こす。たとえば、ドレーンでプログラミングを行いソースで消去しているのに対し、ドレーンを用いてプログラミングと消去とを行わなければならない。プログラミングと消去のための理想的な条件は多少異なるので、いずれかの機能について条件が理想的でなくなるような妥協を行わなければならないことになる。
【０００７】
【発明が解決しようとする課題】
本発明の利点は、過消去の問題を防ぎながら、ドレーンでプログラミングして、ソースで消去することができる点である。
【０００８】
【課題を解決する手段】
本発明を具体化する不揮発性メモリ・セルは、第１導電型の第１濃度の基板（５２）と、前記基板内の第２導電型のドレーン領域であり、第２濃度の第１領域（５１’）と第３濃度の第２領域（５１）とを有し、前記第３濃度が前記第２濃度よりも高いドレーン領域と、前記基板内の第２導電型のソース領域であり、第４濃度の消去のための第１領域（５３’）と第５濃度の第２領域（５３）とを有し、前記第５濃度が前記第４濃度よりも高いソース領域と、前記基板（５２）内の前記第１導電型の第１濃度より高濃度のダイオード注入物領域（６５）であり、前記ドレーン領域と接合部にツェナー・ダイオードを形成する、プログラミングのためのダイオード注入物領域（６５）と、前記ダイオード注入領域（６５）と前記ソース領域の第２の領域（５３）との間に規定されたチャンネル領域（５４）であり、前記ダイオード注入領域（６５）側の第１部分と、前記ソース領域の第２の領域（５３）側の第２部分とからなるチャンネル領域（５４）と、前記ドレーン領域の第１領域（５１’）の一部上から、前記ダイオード注入領域（６５）上、前記チャンネル領域（５４）の第１部分上、および、前記ソース領域の第１領域（５３’）上まで延在する浮動ゲート（５６）と、前記基板（５２）と前記浮動ゲート（５６）との間の第１誘電体（５８）と、前記チャンネル領域（５４）の第２部分上から、前記チャンネル領域（５４）の第１部分上の前記浮動ゲート（５６）上、および、前記ドレーン領域の第１領域（５１’）上まで延在する制御ゲート（５９’）と、前記チャンネル領域（５４）の第２部分と前記制御ゲート（５９’）との間、前記チャンネル領域（５４）の第１部分上の前記浮動ゲートと前記制御ゲート（５９’）との間、および前記ドレーン領域の第１領域（５１’）と前記制御ゲート（５９’）の間の第２誘電体（５５）と、によって構成される。
【０００９】
【実施例】
図１および図２には、従来の技術によるＥＥＰＲＯＭセルが、全体を１０として図示されている。フラッシュＥＥＰＲＯＭ１０は、基板１２内に形成され、チャンネル領域１４をその間に規定するソース領域１３とドレーン領域１１とで構成される。接触１７はドレーン１１に結合して示される。
【００１０】
チャンネル領域１４の上には、誘電体１８により基板１２から分離されている浮動ゲート１６がある。浮動ゲート１６の上には、第２誘電体１５によりゲート１６から分離される制御ゲート１９がある。
【００１１】
セル１０は、過消去の問題が起こる種類のセルである。消去は電子のトンネル作用により実行される。約１２ボルトの電圧がソース１３に印加され、ゲート１９は接地される。ゲート１６にトラップされた電子は、ソース領域上方の浮動ゲートの部分のクラスタに向かって流れ、酸化物１８を通る高い電界のために浮動ゲートからソース１３に通り抜ける。しかし、この過程は自己制御式ではない。消去することにより、ゲート１６は、正に充電された状態になることが多い。これは、セル１０をプログラミングするために用いられる電子だけでなく、組み込みバックグランド電子もある程度通り抜けるために起こり、これがトランジスタを空乏モードトランジスタに変えることがある。
【００１２】
過消去を避けるために、上述のように「インテリジェント」消去を用いることができる。通常、これは一連の消去と検証との段階により行われる。
【００１３】
図３および図４には、第２の従来技術によるメモリ・セルが、全体を２０として示されている。セル２０は、基板２２内に形成され、その間にチャンネル領域２４を規定するソース領域２３と、ドレーン領域２１とからなる。接触２７は、ドレーン２１に結合した状態で示される。
【００１４】
チャンネル２４の第１部分の上には、誘電体２８により基板２２から分離された浮動ゲート２６がある。浮動ゲート２６と、チャンネル２４の第２部分との上には、制御ゲート２９がある。制御ゲート２９は、第２誘電層２５によりゲート２６と基板２２とから分離されている。
【００１５】
図３および図４のセルの設計により、セルの過消去により起こりうるエラーのないデバイスが提供される。図５の系統図に示されるように、セル２０はメモリ・トランジスタ３２とエンハンスメント・トランジスタ３４とからなる。この構造では、メモリ・トランジスタ３２は、依然として過消去される可能性がある。しかし、セル２０にアクセスしないときは、誤りの読み込みを起こしうる電流がセル２０を通り抜けないようにするゲートとして、トランジスタ３４が動作する。
【００１６】
セル２０は過消去エラーの問題を解決するが、プログラミングと消去とをドレーン２１を通じて行わねばならないという欠点がある。トンネル作用が起こるほどゲート２６の近くに、ソース２３が位置していないためにこれが必要となる。図６ないし図８には、本発明を具体化するフラッシュＥＥＰＲＯＭセルが、全体を５０として図示される。セル５０は、基本的には、ドレーン５１，ソース５３，浮動ゲート５６，制御ゲート５９およびダイオード注入物６５からなる。図７に示されるように、これらの要素は基本的には図４に示されるように配置され（ダイオード注入物領域６５を除く）、ゲート５６がチャンネル５４の部分の上にあり、誘電層５８によってそこから分離されている。ゲート５９は、チャンネル５４の残りの部分と、ゲート５６との上にあり、誘電体５５により、チャンネルとゲートとから分離されている。
【００１７】
セル５０とセル１０との相違点の１つは、浮動ゲート５６がソース５３上の薄い酸化物トンネル領域６２上方にまで延在していることである。セル５０のこの部分の断面図である図８は、浮動ゲート５６がソース５３の部分の上方に延在していることを示す。ソース５３は、ここでは２つの部分５３，５３’として示される。特定の実施例においては、ソース５３はＮ+ 型であり、５３’はＮ型で、基板５２はＰ~ 型の材料である。
【００１８】
このため、図３のデバイスがドレーンを用いて消去されるのに対して、このデバイスはソースを用いて消去することができる。また、プログラミングおよび消去のための条件がそれぞれ最適となるように、ドレーンとソースとを設計することもできる。この最適化によりさらに高速のプログラミング時間と消去時間とが実現できる。
【００１９】
図７では、図６の直線７−７に関するＥＥＰＲＯＭ５０の断面図が示される。図７には、追加の注入物（ダイオード）領域６５が示される。ある好適な実施例においては、注入物６５はＰ~ 基板５２内にＰ型の領域を形成するホウ素拡散領域である。この注入物領域は、ドレーン５１とのインターフェースにツェナー・ダイオードを形成する。このダイオードは、ドレーン電圧クランプ機構となり、ドレーンの外乱に関してＶｐｐ感度を小さくする。
【００２０】
図９および１０には、非自己整合ＥＥＰＲＯＭセルを示す、本発明の第２実施例が図示されている。図９に見られるように、浮動ゲート５６’の端部は、制御ゲート５９’の端部と整合していない。そのために、制御ゲート５９’が直接ドレーン５１上にある部分７０に、不必要なトランジスタが形成される。このトランジスタが不必要であるのは、プログラミングの際に望ましくない抵抗を導くためである。
【００２１】
この余分なトランジスタをなくするために、ドレーン領域を２つの部分５１，５１’に分割する。ｐ型基板を用いた特定の実施例では、領域５１はｎ+型であり領域５１’はＮ~ 型である。このために余分なトランジスタが短絡され、回路は図６のセル５０と同様に機能する。
【００２２】
そのため、プログラミングがドレーン側の熱電子注入により行われ、消去がソース側のファウラ−ノルドハイム（Fowler-Nordheim ）トンネルにより行われるＥＥＰＲＯＭが提供される。ソースのトンネル領域部分内の浮動ゲート下に注入されたＮ領域によって、電子のバンド間トンネルがなくなることにより、消去電流全体が小さくなる。浮動ゲートが空乏状態になっても、メモリ・セルをエンハンスメント・モードに保つ分割ゲートをソース側に組み込みことにより過消去の問題がなくなる。
【００２３】
このように、上記の解説から、本発明により、目的と利点とを充分に満足させるデバイスが提供されたことは当業者には明白であろう。
【００２４】
本発明は特定の実施例を用いて解説したきたが、上記の説明に照らし合わせて、多くの変更、修正および変形が可能であることは、当業者には明白であろう。従って、添付の請求項にはこのような変更、修正および変形をすべて含むものとする。
【図面の簡単な説明】
【図１】制御ゲートとチャンネル領域との間全体に配置された浮動ゲートを持つ、従来のフラッシュＥＥＰＲＯＭである。
【図２】図１のフラッシュＥＥＰＲＯＭの一部分の断面図である。
【図３】上部レベルとチャンネル領域との間に配置された浮動ゲートを有する２レベルの制御ゲートを持つ、従来のフラッシュＥＥＰＲＯＭである。
【図４】図３のＥＥＰＲＯＭセルの一部分の断面図である。
【図５】図３および図４のＥＥＰＲＯＭセルの系統図である。
【図６】本発明を具体化する、自己整合ＥＥＰＲＯＭセルである。
【図７】図６のＥＥＰＲＯＭセルの断面図である。
【図８】図６のＥＥＰＲＯＭセルの断面図である。
【図９】本発明を具体化する、非自己整合ＥＥＰＲＯＭセルである。
【図１０】図９のＥＥＰＲＯＭセルの断面図である。
【符号の説明】
５０  フラッシュＥＥＰＲＯＭセル
５１  ドレーン
５２  基板
５３，５３’  ソース
５４  チャンネル
５５，５８  誘電体
５６  浮動ゲート
５９  制御ゲート
６５  注入物
【図１】
0003677051.tif 000002
【図２】
0003677051.tif 000003
【図３】
0003677051.tif 000004
【図４】
0003677051.tif 000005
【図５】
0003677051.tif 000006
【図６】
0003677051.tif 000007
【図７】
0003677051.tif 000008
【図８】
0003677051.tif 000009
【図９】
0003677051.tif 000010
【図１０】
0003677051.tif 000011