(57)【特許請求の範囲】
【請求項１】
Ｎチャンネル型ＭＯＳＦＥＴ及びＰチャンネル型ＭＯＳＦＥＴのうち少なくとも一方を含む半導体集積回路において、
高位電源線及び低位電源線の間の経路を構成する複数のＭＯＳＦＥＴのうち少なくとも１組が、ゲート電極を共通に接続されて直列接続され、ゲート長が他のＭＯＳＦＥＴより長い２つの同チャンネル型のＭＯＳＦＥＴであることを特徴とする半導体集積回路。
【請求項２】
Ｎチャンネル型ＭＯＳＦＥＴ及びＰチャンネル型ＭＯＳＦＥＴのうち少なくとも一方を含む半導体集積回路において、
高位電源線及び低位電源線の間の経路を構成する複数のＭＯＳＦＥＴのうち少なくとも１組が、ゲート電極を共通に接続されて直列接続され、ゲート長が他のＭＯＳＦＥＴより長い２つの同チャンネル型のＭＯＳＦＥＴである論理回路、記憶回路またはパストランジスタ論理回路のバッファ回路のいずれかを備えたことを特徴とする半導体集積回路。
【請求項３】
Ｎチャンネル型ＭＯＳＦＥＴ及びＰチャンネル型ＭＯＳＦＥＴのうち少なくとも一方を含む半導体集積回路において、
高位電源線及び低位電源線の間の経路を構成する複数のＭＯＳＦＥＴのうち少なくとも１組が、直列接続された３つの同チャンネル型ＭＯＳＦＥＴである第１・第２・第３のＭＯＳＦＥＴにより構成され、第１のＭＯＳＦＥＴ及び第３のＭＯＳＦＥＴのゲート電極は共通に接続され、第２のＭＯＳＦＥＴのゲート電極は第２のＭＯＳＦＥＴがオンとなる電位に接続されたことを特徴とする半導体集積回路。
【請求項４】
Ｎチャンネル型ＭＯＳＦＥＴ及びＰチャンネル型ＭＯＳＦＥＴのうち少なくとも一方を含む半導体集積回路において、
高位電源線及び低位電源線の間の経路を構成する複数のＭＯＳＦＥＴのうち少なくとも１組が、直列接続された３つの同チャンネル型ＭＯＳＦＥＴである第１・第２・第３のＭＯＳＦＥＴにより構成され、第１のＭＯＳＦＥＴ及び第３のＭＯＳＦＥＴのゲート電極は共通に接続され、前記第２のＭＯＳＦＥＴのゲート電極は、前記第１のＭＯＳＦＥＴ及び第３のＭＯＳＦＥＴの共通に接続されたゲート電極と異なる制御信号を入力可能に構成したことを特徴とする半導体集積回路。
【請求項５】
前記３つの同チャンネル型ＭＯＳＦＥＴを少なくとも１組有する論理回路、記憶回路またはパストランジスタ論理回路のバッファ回路のいずれかを備えたことを特徴とする請求項３または４に記載の半導体集積回路。
【請求項６】
前記第２のＭＯＳＦＥＴは、ゲート長が前記第１・第３のＭＯＳＦＥＴより長いことを特徴とする請求項３乃至５のいずれかに記載の半導体集積回路。
【請求項７】
ＳＯＩ基板上に形成したことを特徴とする請求項１乃至６のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低電圧において動作可能で、低スタンバイリーク電流を可能とする半導体集積回路に関する。
【０００２】
【従来の技術】
従来の半導体集積回路においては、低電圧動作のために低い閾値のデバイスにて論理回路を構成した場合、スタンバイ時のリーク電流が増大するという問題があった。そこで、低電圧動作のために低い閾値のデバイスにて論理回路を構成した際に、スタンバイ時の電流を削減するために高い閾値のデバイスを用いる技術が、特開平６−２９８３４号公報の論理回路に開示されている。この従来技術の一実施形態について、図１０に基づいて説明する。図１０は、従来技術の構成を示した回路図である。
【０００３】
図１０において、インバータ論理回路Ｉ１００の高位電源端子にはＰＭＯＳＦＥＴｍ１００のドレインが接続され、低位電源端子にはＮＭＯＳＦＥＴｍ１０１のドレインが接続されている。また、ＰＭＯＳＦＥＴｍ１００のソースは電源線Ｖｄｄに、ＮＭＯＳＦＥＴｍ１０１のソースは接地線ＧＮＤに、接続されている。さらに、ＰＭＯＳＦＥＴｍ１００のゲートには制御信号ＣＳＢが、ＮＭＯＳＦＥＴｍ１０１のゲートには制御信号ＣＳが、入力される。なお、制御信号ＣＳは制御信号ＣＳＢの反転信号である。
【０００４】
インバータ論理回路Ｉ１００は、低電圧で動作するために低い閾値のＭＯＳＦＥＴにて構成されている。ＰＭＯＳＦＥＴｍ１００及びＮＭＯＳＦＥＴｍ１０１は、高い閾値を持つＭＯＳＦＥＴである。本回路において動作時には、制御信号ＣＳをＨｉ、制御信号ＣＳＢをＬｏとして入力することで、ＰＭＯＳＦＥＴｍ１００及びＮＭＯＳＦＥＴｍ１０１は共にオンとなる。よって、論理回路Ｉ１００はＰＭＯＳＦＥＴｍ１００を介して電源線Ｖｄｄに、またＮＭＯＳＦＥＴｍ１０１を介して接地線ＧＮＤに接続される。このとき、論理回賂Ｉ１００は低い閾値電圧のＦＥＴにて形成されているため、低電源電圧で動作する。
【０００５】
また、スタンバイ動作時には、制御信号ＣＳをＬｏ、制御信号ＣＳＢをＨｉとして入力することで、ＰＭＯＳＦＥＴｍ１００及びＮＭＯＳＦＥＴｍ１０１は共にオフとなる。このとき、インバータ論理回路Ｉ１００は、電源線Ｖｄｄ及び接地線ＧＮＤとの接続が遮断されるため、動作しない。また、ＰＭＯＳＦＥＴｍ１００及びＮＭＯＳＦＥＴｍ１０１は高い閾値のＦＥＴであるので、リーク電流は低く抑えられている。
【０００６】
次に、ＳＯＩ（Silicon on Insulator）デバイスにおいて基板電位を制御して、低電圧動作と低リーク電流を実現する従来技術を、図１１に基づいて説明する。図１１は、インバータ論理回路の回路図である。このインバータ論理回路は、ＰＭＯＳＦＥＴｍ１０２及びＮＭＯＳＦＥＴｍ１０３により構成されている。ＰＭＯＳＦＥＴｍ１０２のソースは電源線Ｖｄｄに、ゲートはＮＭＯＳＦＥＴｍ１０３のゲート及び入力端子Ｓ１に、ドレインはＮＭＯＳＦＥＴｍ１０３のドレイン及び出力端子Ｓ２に、ボディ（バルク構造の場合はバックゲート）は入力端子Ｓ１に、それぞれ接続されている。また、ＮＭＯＳＦＥＴｍ１０３のソースは接地線ＧＮＤに、ゲートは入力端子Ｓ１に、ドレインはＰＭＯＳＦＥＴｍ１０２のドレイン及び出力端子Ｓ２に、ボディ（バルク構造の場合はバックゲート）は入力端子Ｓ１に、それぞれ接続されている。ＮＭＯＳＦＥＴｍ１０３の動作は、入力端子Ｓ１の入力信号がＬｏからＨｉへと変化するとき、ボディ（基板）電位も同様に変化し、ＮＭＯＳＦＥＴｍ１０３閾値電圧は低くなる。よって、ＮＭＯＳＦＥＴｍ１０３がより速くオンし、高速に動作する。
【０００７】
このとき、ＰＭＯＳＦＥＴｍ１０２のゲート電位とボディ電位もＨｉに変化し、ＰＭＯＳＦＥＴｍ１０２はオフとなり、閾値電圧も高くなる。同様に、ＰＭＯＳＦＥＴｍ１０２は入力信号がＨｉからＬｏへ変化すると、ボディ電位も同様に変化し、閾値電位が低くなり、ＰＭＯＳＦＥＴｍ１０２がより速くオンし、高速に動作する。
【０００８】
このとき、ＮＭＯＳＦＥＴｍ１０３のゲート電位とボディ電位もＬｏに変化し、ＮＭＯＳＦＥＴｍ１０３はオフとなり閾値電圧も高くなる。このようにして、ＰＭＯＳＦＥＴｍ１０２及びＮＭＯＳＦＥＴｍ１０３は、オン時に低閾値となりオフ時に高閾値となるため、低電圧動作と低リーク動作を実現している。
【０００９】
【発明が解決しようとする課題】
しかしながら、図１０を用いて説明した従来技術においては、スタンバイ時のリーク電流を削減するために高い閾値のＦＥＴを追加しており、低電圧動作し、且つ低いリーク電流の回路を実現するために、複数の閾値を持つＦＥＴを同一基板上に形成する必要がある。そのため、半導体集積回路の製造工程が複雑になるという問題がある。また、スタンバイ動作のために制御信号が必要であり、さらにはスタンバイ時には内部論理回路は電源から切断されて動作しないため、フリップフロップ回路やメモリといったデータを記憶する回路に用いるのには不適当であった。
【００１０】
また、図１１を用いて説明した従来技術においては、ＦＥＴのボディ電位を接続するための電極を設けなければならず、デバイス面積が増加するという欠点がある。さらに、ボディ電位を制御するためＰＤ（部分空乏）型のＦＥＴにしか適用できず、より低閾値を実現できるＦＤ（完全空乏）型のデバイスには適用できないという問題がある。
【００１１】
そこで、本発明は上記のような問題を解決するために創作したものであり、複数の閾値電圧のデバイスを形成したり、ボディ電位をとったりするといった複雑な製造工程を用いることなく、より簡単な製造工程にて低電圧動作、低スタンバイ電流を実現する半導体集積回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この発明は、上記の課題を解決するための手段として、以下の構成を備えている。
【００１３】
(1) Ｎチャンネル型ＭＯＳＦＥＴ及びＰチャンネル型ＭＯＳＦＥＴのうち少なくとも一方を含む半導体集積回路において、
高位電源線及び低位電源線の間の経路を構成する複数のＭＯＳＦＥＴのうち少なくとも１組が、ゲート電極を共通に接続されて直列接続され、ゲート長が他のＭＯＳＦＥＴより長い２つの同チャンネル型のＭＯＳＦＥＴであることを特徴とする。
【００１４】
この構成において、半導体集積回路はＮチャンネル型ＭＯＳＦＥＴ及びＰチャンネル型ＭＯＳＦＥＴのうち少なくとも一方を含み、高位電源線及び低位電源線の間の経路を構成する複数のＭＯＳＦＥＴのうち少なくとも１組が、ゲート電極を共通に接続されて直列接続された２つの同チャンネル型のＭＯＳＦＥＴである。また、この２つの同チャンネル型ＭＯＳＦＥＴは、ゲート長が他のＭＯＳＦＥＴより長くされている。したがって、大幅にリーク電流を小さくすることができ、非動作時のリーク電流を削減することが可能となる。また、より高い閾値を持つＦＥＴを追加したり、基板電圧を制御して閾値電圧を変化させたりといった特殊な加工を施すことなく、通常の集積回路の製造プロセスにてリーク電流の削減を実現可能となる。さらに、全て極低閾値電圧のＦＥＴにて構成されているので、非常に低い電源電圧においても安定に動作実現可能となる。
【００１５】
(2) Ｎチャンネル型ＭＯＳＦＥＴ及びＰチャンネル型ＭＯＳＦＥＴのうち少なくとも一方を含む半導体集積回路において、
高位電源線及び低位電源線の間の経路を構成する複数のＭＯＳＦＥＴのうち少なくとも１組が、ゲート電極を共通に接続されて直列接続され、ゲート長が他のＭＯＳＦＥＴより長い２つの同チャンネル型のＭＯＳＦＥＴである論理回路、記憶回路またはパストランジスタ論理回路のバッファ回路のいずれかを備えたことを特徴とする。
【００１６】
この構成において、半導体集積回路は、論理回路、記憶回路またはパストランジスタ論理回路のバッファ回路のいずれかを備え、この回路は、Ｎチャンネル型ＭＯＳＦＥＴ及びＰチャンネル型ＭＯＳＦＥＴのうち少なくとも一方を含み、高位電源線及び低位電源線の間の経路を構成する複数のＭＯＳＦＥＴのうち少なくとも１組が、ゲート電極を共通に接続されて直列接続され、ゲート長が他のＭＯＳＦＥＴより長くされている。したがって、大幅にリーク電流を削減でき、スタンバイモードにするために特別の信号も必要なく、非動作時には不要なリーク電流を小さくすることが可能である。また、極低閾値ＦＥＴによる構成と、特別な回路を付加していないため、極低電圧での動作及びデータ保持を実現することが可能となる。さらに、特別な付加回路・素子・制御信号の追加なしに、極低電圧での動作とリーク電流の低減とを実現することが可能となる。
【００１９】
(3) Ｎチャンネル型ＭＯＳＦＥＴ及びＰチャンネル型ＭＯＳＦＥＴのうち少なくとも一方を含む半導体集積回路において、高位電源線及び低位電源線の間の経路を構成する複数のＭＯＳＦＥＴのうち少なくとも１組が、直列接続された３つの同チャンネル型ＭＯＳＦＥＴである第１・第２・第３のＭＯＳＦＥＴにより構成され、第１のＭＯＳＦＥＴ及び第３のＭＯＳＦＥＴのゲート電極は共通に接続され、第２のＭＯＳＦＥＴのゲート電極は第２のＭＯＳＦＥＴがオンとなる電位に接続されたことを特徴とする。
【００２０】
この構成において、半導体集積回路はＮチャンネル型ＭＯＳＦＥＴ及びＰチャンネル型ＭＯＳＦＥＴのうち少なくとも一方を含み、高位電源線及び低位電源線の間の経路を構成する複数のＭＯＳＦＥＴのうち少なくとも１組が、直列接続された３つの同チャンネル型ＭＯＳＦＥＴである第１・第２・第３のＭＯＳＦＥＴにより構成され、第１のＭＯＳＦＥＴ及び第３のＭＯＳＦＥＴのゲート電極は共通に接続され、第２のＭＯＳＦＥＴのゲート電極は第２のＭＯＳＦＥＴがオンとなる電位に接続されている。したがって、第１のＭＯＳＦＥＴに対して第２のＭＯＳＦＥＴ及び第３のＭＯＳＦＥＴが負荷抵抗となり、非常に小さなリーク電流が実現可能となる。また、より高い閾値を持つＦＥＴを追加したり、基板電圧を制御して閾値電圧を変化させたりといった特殊な加工を施すことなく、通常の集積回路の製造プロセスにてリーク電流の削減を実現可能となる。さらに、全て極低閾値電圧のＦＥＴにて構成されているので、非常に低い電源電圧においても安定に動作実現可能となる。
【００２１】
(4) Ｎチャンネル型ＭＯＳＦＥＴ及びＰチャンネル型ＭＯＳＦＥＴのうち少なくとも一方を含む半導体集積回路において、高位電源線及び低位電源線の間の経路を構成する複数のＭＯＳＦＥＴのうち少なくとも１組が、直列接続された３つの同チャンネル型ＭＯＳＦＥＴである第１・第２・第３のＭＯＳＦＥＴにより構成され、第１のＭＯＳＦＥＴ及び第３のＭＯＳＦＥＴのゲート電極は共通に接続され、前記第２のＭＯＳＦＥＴのゲート電極は、前記第１のＭＯＳＦＥＴ及び第３のＭＯＳＦＥＴの共通に接続されたゲート電極と異なる制御信号を入力可能に構成したことを特徴とする。
【００２２】
この構成において、半導体集積回路はＮチャンネル型ＭＯＳＦＥＴ及びＰチャンネル型ＭＯＳＦＥＴのうち少なくとも一方を含み、高位電源線及び低位電源線の間の経路を構成する複数のＭＯＳＦＥＴのうち少なくとも１組が、直列接続された３つの同チャンネル型ＭＯＳＦＥＴである第１・第２・第３のＭＯＳＦＥＴにより構成され、第１のＭＯＳＦＥＴ及び第３のＭＯＳＦＥＴのゲート電極は共通に接続され、前記第２のＭＯＳＦＥＴのゲート電極は、前記第１のＭＯＳＦＥＴ及び第３のＭＯＳＦＥＴの共通に接続されたゲート電極と異なる制御信号を入力可能に構成されている。したがって、スタンバイ動作時には第２のＭＯＳＦＥＴのゲート電極にＬｏ信号を入力すると、第２のＭＯＳＦＥＴはオフとなり、第１のＭＯＳＦＥＴに対して、第２のＭＯＳＦＥＴ、第３のＭＯＳＦＥＴが負荷抵抗となるため、非常に小さなリーク電流とすることが可能となる。また、より高い閾値を持つＦＥＴを追加したり、基板電圧を制御して閾値電圧を変化させたりといった特殊な加工を施すことなく、通常の集積回路の製造プロセスにてリーク電流の削減を実現可能となる。さらに、全て極低閾値電圧のＦＥＴにて構成されているので、非常に低い電源電圧においても安定動作が実現可能となる。
【００２３】
(5) 前記３つの同チャンネル型ＭＯＳＦＥＴを少なくとも１組有する論理回路、記憶回路またはパストランジスタ論理回路のバッファ回路のいずれかを備えたことを特徴とする。
【００２４】
この構成において、半導体集積回路は、論理回路、記憶回路またはパストランジスタ論理回路のバッファ回路のいずれかを備え、該回路は第１・第２・第３のＭＯＳＦＥＴにより構成され、第１のＭＯＳＦＥＴ及び第３のＭＯＳＦＥＴのゲート電極は共通に接続され、第２のＭＯＳＦＥＴのゲート電極は第２のＭＯＳＦＥＴがオンとなる電位に接続された３つの直列接続された同チャンネル型ＭＯＳＦＥＴ、または、第１・第２・第３のＭＯＳＦＥＴにより構成され、第１のＭＯＳＦＥＴ及び第３のＭＯＳＦＥＴのゲート電極は共通に接続され、前記第２のＭＯＳＦＥＴのゲート電極は、前記第１のＭＯＳＦＥＴ及び第３のＭＯＳＦＥＴの共通に接続されたゲート電極と異なる制御信号を入力可能に構成された３つの直列接続された同チャンネル型ＭＯＳＦＥＴを少なくとも１組有している。したがって、リーク電流を削減でき、スタンバイモードにするための特別の信号も必要なく、非動作時には不要なリーク電流を小さくすることが可能となっている。また、極低閾値ＦＥＴによる構成であり、特別な回路を付加していないため、極低電圧での動作とデータの保持とを実現することができる。また、特別な付加回路、素子、制御信号の追加なしに、極低電圧での動作の実現とリーク電流の低減が可能となる。
【００２５】
(6) 前記第２のＭＯＳＦＥＴは、ゲート長が前記第１・第３のＭＯＳＦＥＴより長いことを特徴とする。
【００２６】
この構成において、半導体集積回路は、第１・第２・第３のＭＯＳＦＥＴにより構成され、第１のＭＯＳＦＥＴ及び第３のＭＯＳＦＥＴのゲート電極は共通に接続され、第２のＭＯＳＦＥＴのゲート電極は第２のＭＯＳＦＥＴがオンとなる電位に接続された３つの直列接続された同チャンネル型ＭＯＳＦＥＴ、または、第１・第２・第３のＭＯＳＦＥＴにより構成され、第１のＭＯＳＦＥＴ及び第３のＭＯＳＦＥＴのゲート電極は共通に接続され、前記第２のＭＯＳＦＥＴのゲート電極は、前記第１のＭＯＳＦＥＴ及び第３のＭＯＳＦＥＴの共通に接続されたゲート電極と異なる制御信号を入力可能に構成された３つの直列接続された同チャンネル型ＭＯＳＦＥＴを備え、第２のＭＯＳＦＥＴは、ゲート長が前記第１・第３のＭＯＳＦＥＴより長い構成である。したがって、第１のＭＯＳＦＥＴ及び第３のＭＯＳＦＥＴのゲート長は最少のままでも、第２のＭＯＳＦＥＴのゲート長の調整により、リーク電流の削減が可能である。
【００２７】
(7) ＳＯＩ基板上に形成したことを特徴とする。前記凸部は、その形状が半球面状または半円柱状であることを特徴とする。
【００２８】
この構成においては、(1) 〜(7) の半導体集積回路は、ＳＯＩ基板上に形成されている。したがって、基板バイアス制御による閾値制御や、低リーク特性のための高い閾値デバイスを追加したマルチ閾値デバイス技術を用いることなく、低電圧動作、低リーク電流を実現させることが可能となる。
【００２９】
【発明の実施の形態】
〔第１実施形態〕
まず、本発明の第１実施形態に係る半導体集積回路ついて説明する。図１は、本発明の第１実施形態に係る半導体集積回路の構成を示した回路図である。インバータ論理回路に本発明を適用した実施例について説明する。図１（Ａ）に示したインバータ論理回路Ｉ１は、ＰＭＯＳＦＥＴ（Ｐチャンネル型ＭＯＳ電界効果トランジスタ）ｍ１及びＮＭＯＳＦＥＴ（Ｎチャンネル型ＭＯＳ電界効果トランジスタ）ｍ２により構成されている。ＰＭＯＳＦＥＴｍ１のソースは高位電源線である電源線Ｖｄｄに、ゲートは入力端子１に、ドレインはＮＭＯＳＦＥＴｍ２のドレイン及び出力端子２に、それぞれ接続されている。また、ＮＭＯＳＦＥＴｍ２のソースは低位電源線である接地線ＧＮＤに、ゲートは入力端子１に、ドレインはＰＭＯＳＦＥＴｍ１のドレイン及び出力端子２に、それぞれ接続されている。
【００３０】
さらに、ＮＭＯＳＦＥＴｍ２は図１（Ｂ）に示したように、ゲート端子が共通に接続された同じチャンネル型であるＮＭＯＳＦＥＴｍ２ａとＮＭＯＳＦＥＴｍ２ｂとが直列接続された構成（以下、直列同型ＦＥＴｄ１と称する。）である。すなわち、ＮＭＯＳＦＥＴｍ２ａのソースとＮＭＯＳＦＥＴｍ２ｂのドレインとが接続され、両ＦＥＴのゲートは共通に接続されて入力端子１に接続されている。また、ＮＭＯＳＦＥＴｍ２ａのドレインは、ＰＭＯＳＦＥＴｍ１のドレインと共通に接続されて出力端子２に接続され、ＮＭＯＳＦＥＴｍ２ｂのソースは接地線ＧＮＤに接続されている。
【００３１】
図１（Ａ）に示したインバータ論理回路Ｉ１の入力端子１に制御信号Ｌｏが入力されたときには、ＰＭＯＳＦＥＴｍ１がオン、ＮＭＯＳＦＥＴｍ２がオフとなり、出力端子２には信号Ｈｉが出力される。このときに、極低電圧での動作を実現するため、インバータ論理回路Ｉ１を構成する各ＦＥＴの閾値電圧を、従来よりも非常に低く設定している。すなわち、従来のＦＥＴの閾値電圧は０．３５Ｖ程度であったが、インバータ論理回路Ｉ１を構成する各ＦＥＴの閾値電圧は、０．１５Ｖ程度に設定する。このように閾値電圧を非常に低く設定すると、オフ時のリーク電流が増大するという欠点を持っていた。
【００３２】
しかし、本発明の第１実施形態は、上記のような直列同型ＦＥＴｄ１を備えた構成である。この構成により、リーク電流を削減することができる。以下、その理由を説明する。図２（Ａ）は、ＮＭＯＳＦＥＴｍ２が単体のＦＥＴにおけるオフリーク電流の特性（従来）を示した図であり、図２（Ｂ）は、ＮＭＯＳＦＥＴｍ２が２つの直列接続されたＦＥＴにおけるオフリーク電流の特性（本発明）を示した図である。なお、図２（Ａ），（Ｂ）では、横軸をＦＥＴのゲート電圧Ｖｇｓ、縦軸をＦＥＴのリーク電流Ｉｌｅａｋとする。従来の構成では、低電圧での動作を目的とし、ＦＥＴの閾値電圧を低く設定しているため、図２（Ａ）に示したようなリーク電流が流れる。入力端子Ｓ１に制御信号Ｌｏが入力されたとき、ゲート電圧Ｖｇｓは０となるので、リーク電流ＩｌｅａｋはＩＬとなる（リーク電流特性Ｌ１）。
【００３３】
本発明の構成では、インバータ論理回路Ｉ１を構成する個々のＦＥＴは低い閾値電圧となるように設定されているため、リーク電流は図２（Ａ）と同様の値を示す（リーク電流特性Ｌ１’）。しかしながら、ＮＭＯＳＦＥＴｍ２は、ＮＭＯＳＦＥＴｍ２ａとＮＭＯＳＦＥＴｍ２ｂとが直列接続されているため、ＮＭＯＳＦＥＴｍ２に印加された電圧は分圧される。よって、ＮＭＯＳＦＥＴｍ２ａのソース電位はＶｓｌとなり、基板バイアス効果によりリーク電流は減少しＩＬ１となる（リーク電流特性Ｌ２）。さらに、ＮＭＯＳＦＥＴｍ２ｂは負荷となり、図２（Ｂ）の負荷曲線Ｒのような負荷特性を示す。したがって、ＮＭＯＳＦＥＴｍ２ａのゲート電位は０で、ソース電位はＶｓｌになるので、ＮＭＯＳＦＥＴｍ２ａのゲート電圧Ｖｇｓは、−Ｖｓｌとなる。
【００３４】
このため、ＮＭＯＳＦＥＴｍ２ａに流れるリーク電流は、ＮＭＯＳＦＥＴｍ２ｂの負荷曲線Ｒとの交点によって求められる電流値ＩＬ２にまで減少する。したがって、ＰＭＯＳＦＥＴｍ１とＮＭＯＳＦＥＴｍ２とが、直列接続されたインバータ論理回路Ｉ１において、ＮＭＯＳＦＥＴｍ２のリーク電流特性はＩＬ２となる。
【００３５】
このように、単体のＮＭＯＳＦＥＴが接続された場合のＩＬに比べて大幅にリーク電流を小さくすることができ、非動作時のリーク電流を削減できる。また、より高い閾値を持つＦＥＴを追加したり、基板電圧を制御して閾値電圧を変化させたりといった特殊な加工を施すことなく、通常の集積回路の製造プロセスにてリーク電流の削減を実現できる。さらに、全て極低閾値電圧のＦＥＴにて構成されているので、非常に低い電源電圧においても安定に動作実現できる。
【００３６】
また、スタンバイ時におけるリーク電流特性は、図１（Ｂ）に示した直列接続されたＮＭＯＳＦＥＴｍ２ａとＮＭＯＳＦＥＴｍ２ｂの形状を変更することにより調整することが可能である。図３は、ＮＭＯＳＦＥＴの概略の構成図である。図３に示したように、ＮＭＯＳＦＥＴ５１はｐ型シリコン５２の表面近傍にｎ型のソース領域５３及びドレイン領域５４が形成され、その間に絶縁物５５を介してゲート５６が設けられている。第１実施形態において、ＮＭＯＳＦＥＴｍ２ａとＮＭＯＳＦＥＴｍ２ｂのゲート長Ｌを従来のＮＭＯＳＦＥＴや図外の半導体集積回路の設けられた他のＮＭＯＳＦＥＴよりも長くすることにより、リーク電流をより小さくすることが可能である。なお、ゲート長Ｌを長くすると、動作時の飽和電流の変化により、構成するインバータ回路の伝搬遅延は変化する。しかし、望むべきリーク電流特性及び伝搬遅延特性を満足するように調整し、リーク電流がより少なく且つ必要な伝搬遅延特性を満足するように設計することで、さらに良好な結果を得ることが可能となる。
【００３７】
次に、図１（Ｂ）に示した直列同型ＦＥＴｄ１をデータ記憶回路であるＤフリップフロップ回路に応用した実施例を図４に基づいて説明する。図４は、（Ａ）がＤフリップフロップ回路の構成図であり、（Ｂ）が伝送ゲートの構成回路図である。図４（Ａ）に示したＤフリップフロップ回路ＦＦ１は、データ入力端子３、データ出力端子４及びクロック信号入力端子５を備え、伝送ゲートＴ１，Ｔ２、インバータ論理回路Ｉ１１〜Ｉ１６によって構成されている。データ入力端子３は伝送ゲートＴ１の入力端子に、データ出力端子４はインバータ論理回路Ｉ１３の出力端子及びインバータ論理回路Ｉ１４の入力端子に、クロック信号入力端子５はインバータ論理回路Ｉ１５の入力端子に、それぞれ接続されている。伝送ゲートＴ１の出力端子は、インバータ論理回路Ｉ１１の入力端子及びインバータ論理回路Ｉ１２の出力端子に接続されている。インバータ論理回路Ｉ１１の出力端子及びインバータ論理回路Ｉ１２の入力端子は、伝送ゲートＴ２の入力端子に接続されている。伝送ゲートＴ２の出力端子は、インバータ論理回路Ｉ１３の入力端子及びインバータ論理回路Ｉ１４の出力端子に接続されている。また、インバータ論理回路Ｉ１５の出力端子及びインバータ論理回路Ｉ１６の入力端子は、伝送ゲートＴ１，Ｔ２の制御端子ＣＫＢに接続されている。インバータ論理回路Ｉ１６の出力端子は、伝送ゲートＴ１，Ｔ２の制御端子ＣＫに接続されている。さらに、Ｄフリップフロップ回路ＦＦ１のマスター段のデータ保持回路はインバータ論理回路Ｉ１１，Ｉ１２により構成され、スレーブ段のデータ保持回路はインバータ論理回路Ｉ１３，Ｉ１４により構成されている。また、クロック信号生成回路はインバータ論理回路Ｉ１５，Ｉ１６により構成されている。なお、伝送ゲートＴ１，Ｔ２は図４（Ｂ）に示したように、ＰＭＯＳＦＥＴｍ１１とＮＭＯＳＦＥＴｍ１２とが並列接続されている。すなわち、ＰＭＯＳＦＥＴｍ１１のソース及びＮＭＯＳＦＥＴｍ１２のドレイン、ＰＭＯＳＦＥＴｍ１１のドレイン及びＮＭＯＳＦＥＴｍ１２のソースがそれぞれ共通に接続されている。また、ＰＭＯＳＦＥＴｍ１１のゲートは制御端子ＣＫであり、ＮＭＯＳＦＥＴｍ１２のゲートは制御端子ＣＫＢである。
【００３８】
インバータ論理回路Ｉ１１〜Ｉ１６は、図１に示したインバータ論理回路Ｉ１により構成されている。Ｄフリップフロップ回路ＦＦ１は、回路を構成するインバータ論理回路Ｉ１１〜Ｉ１４が直列同型ＦＥＴを備えているために、図２に基づいて上述したような理由によりリーク電流を削減できる。また、スタンバイモードにするために特別の信号も必要なく、非動作時には不要なリーク電流を小さくすることが可能となっている。また、極低閾値ＦＥＴによる構成と、特別な回路を付加していないため、極低電圧での動作及びデータ保持を実現することができる。
【００３９】
次に、本発明をパストランジスタ論理回路に応用した実施例を図５に基づいて説明する。図５は、パストランジスタ論理回路の構成を示した回路図である。パストランジスタ論理回路Ｐ１は、ＮＭＯＳＦＥＴｍ２１、ＮＭＯＳＦＥＴｍ２２及びバッファ（インバータ論理）回路Ｉ１７、信号入力端子６，７，８，９及び信号出力端子１０を備えている。ＰＭＯＳＦＥＴｍ２１のドレインは信号入力端子６に、ゲートは信号入力端子８に、ソースはバッファ回路Ｉ１７の入力端子に接続されている。ＰＭＯＳＦＥＴｍ２２のドレインは信号入力端子７に、ゲートは信号入力端子９に、ソースはバッファ回路Ｉ１７の入力端子に接続されている。バッファ回路Ｉ７の出力端子は信号出力端子１０に接続されている。
【００４０】
この回路は、ネットワーク回路Ｎ１における論理をパストランジスタ論理回路Ｐ１のバッファ回路Ｉ１７で反転増幅して出力するものである。このバッファ回路Ｉ１７に、図１に示した直列同型ＦＥＴを用いたインバータ論理回路Ｉ１を適用することにより、今まで述べてきた実施形態と同様に、特別な付加回路・素子・制御信号の追加なしに、極低電圧での動作とリーク電流の低減とを実現することができる。
【００４１】
上記各実施例においては、ＮＭＯＳＦＥＴのみを直列同型ＦＥＴを用いてリーク電流の削減、且つ低電圧での動作を行った場合を示したが、ＰＭＯＳＦＥＴのオフリーク電流に関しては低減対策を行っていない。よりリーク電流を削減するためには、ＰＭＯＳＦＥＴについてもＮＭＯＳＦＥＴと同様に、ゲートを共通に接続した同じチャンネル型である直列接続の構造を用いることにより、さらなるリーク電流の削減を実現することが可能である。すなわち、図１（Ａ）に示したＮＭＯＳＦＥＴｍ１２を図１（Ｃ）に示したように、ゲート端子を共通に接続した同じチャンネル型であるＰＭＯＳＦＥＴｍ１ａとＰＭＯＳＦＥＴｍ１ｂとを直列接続した構成（以下、直列同型ＦＥＴｄ２と称する。）とする。ＰＭＯＳＦＥＴｍ１ａのドレインとＰＭＯＳＦＥＴｍ１ｂのソースとを接続し、両ＦＥＴのゲートを共通に接続し、入力端子１に接続する。また、ＮＭＯＳＦＥＴｍ１ｂのドレインを出力端子２に接続し、ＮＭＯＳＦＥＴｍ１ａのソースを電源線Ｖｄｄに接続する。
【００４２】
また、第１実施形態で、スタンバイ時の動作（状態）においてＮＭＯＳＦＥＴがオフか、ＰＭＯＳＦＥＴがオフか確定するのであれば、それぞれスタンバイ時にオフになるＦＥＴを図１（Ｂ），（Ｃ）に示したような直列同型ＦＥＴｄ１またはｄ２とする。これにより、最小限の面積増加にて低リーク電流が可能となる。
【００４３】
〔第２実施形態〕
次に、本発明の第２実施形態に係る半導体集積回路について説明する。図６は、本発明の第２実施形態に係る半導体集積回路の構成を示した回路図である。インバータ論理回路に本発明を適用した実施例について説明する。図６（Ａ）に示したようにインバータ論理回路Ｉ２は、ＰＭＯＳＦＥＴｍ３及びＮＭＯＳＦＥＴｍ４により構成されている。ＰＭＯＳＦＥＴｍ３のソースは高位電源線である電源線Ｖｄｄに、ゲートは入力端子１１に、ドレインはＮＭＯＳＦＥＴｍ４のドレイン及び出力端子１２に、それぞれ接続されている。また、ＮＭＯＳＦＥＴｍ４のソースは低位電源線である接地線ＧＮＤに、ゲートは入力端子１１に、ドレインはＰＭＯＳＦＥＴｍ３のドレイン及び出力端子１２に、それぞれ接続されている。
【００４４】
また、ＮＭＯＳＦＥＴｍ４は図１（Ｂ）に示したように、同じチャンネル型の第１のＭＯＳＦＥＴであるＮＭＯＳＦＥＴｍ４ａと、第２のＭＯＳＦＥＴであるＮＭＯＳＦＥＴｍ４ｂと、第３のＭＯＳＦＥＴであるＮＭＯＳＦＥＴｍ４ｃと、が直列接続され、ＮＭＯＳＦＥＴｍ４ａ及びＮＭＯＳＦＥＴｍ４ｃのゲート端子が共通に接続された構成（以下、直列同型ＦＥＴｄ３と称する。）となっている。すなわち、ＮＭＯＳＦＥＴｍ４ａのソース及びＮＭＯＳＦＥＴｍ４ｂのドレイン、ＮＭＯＳＦＥＴｍ４ｂのソース及びＮＭＯＳＦＥＴｍ４ｃのドレインがそれぞれ接続され、ＮＭＯＳＦＥＴｍ４ａ及びＮＭＯＳＦＥＴｍ４ｃのゲート端子が共通に接続されて、入力端子１１に接続されている。また、ＮＭＯＳＦＥＴｍ４ａのドレインは、出力端子１２に接続され、ＮＭＯＳＦＥＴｍ４ｃのソースが接地線ＧＮＤに接続されている。さらに、ＮＭＯＳＦＥＴｍ４ｂのゲートには、ＮＭＯＳＦＥＴｍ４ｂがオンとなるように電源線Ｖｄｄに接続されている。
【００４５】
この回路において、入力端子１１に制御信号Ｌｏが入力されたときには、ＮＭＯＳＦＥＴｍ３がオンに、ＮＭＯＳＦＥＴｍ４がオフになり、出力端子１２には信号Ｈｉが出力される。このときに、第１実施形態と同様、極低電圧での動作を実現するために回路を構成するＦＥＴの閾値電圧を非常に低く設定している。このように閾値電圧を非常に低く設定するとオフ時のリーク電流が増大するという欠点を持っていた。
【００４６】
しかし、本発明の第２実施形態では、ＮＭＯＳＦＥＴｍ４は図６（Ｂ）に示したように直列同型ＦＥＴｄ３により構成されている。よって、ＮＭＯＳＦＥＴｍ４ａに対してＮＭＯＳＦＥＴｍ４ｂ及びＮＭＯＳＦＥＴｍ４ｃが負荷抵抗となる。このとき、ＮＭＯＳＦＥＴが単体の場合、及び図１（Ｂ）に示した直列同型ＦＥＴｄ１の場合と比べて、非常に小さなリーク電流が実現できる。つまり、本実施形態では、入力ゲートの負荷容量は図１（Ｂ）と同様２つのＦＥＴのゲート容量となるが、リーク電流はＮＭＯＳＦＥＴｍ４ｂのオン抵抗が直列に付加される分だけ低減される。
【００４７】
また、ＮＭＯＳＦＥＴｍ４ｂのゲート長Ｌを大きくすることにより、第１実施形態と同様、リーク電流をより削減することが可能である。つまり、ＮＭＯＳＦＥＴｍ４ａ、ＮＭＯＳＦＥＴｍ４ｃのゲート長は最少のままでも、ＮＭＯＳＦＥＴｍ４ｂのゲート長の調整により、リーク電流の削減が可能である。したがって、ＮＭＯＳＦＥＴｍ４としての入力容量、すなわちＮＭＯＳＦＥＴｍ４ａとＮＭＯＳＦＥＴｍ４ｃのゲート容量は最少のまま、リーク電流を削減することが可能となっている。
【００４８】
直列同型ＦＥＴｄ３は、リーク電流削減のために直列同型ＦＥＴｄ１と同様に、データ記憶回路であるフリップフロップ回路に適用可能である。この場合、図４（Ａ）に示したＤフリップフロップ回路ＦＦ１のＩ１１〜Ｉ１６に、インバータ論理回路Ｉ２を適用する。このようにして実現されたＤフリップフロップ回路ＦＦ１は、インバータ論理回路Ｉ１１〜Ｉ１４が直列接続のＦＥＴを用いて構成するために、図２に基づいて上述した理由によりリーク電流を削減できる。また、スタンバイモードにするための特別の信号も必要なく、非動作時には不要なリーク電流を小さくすることが可能となっている。また、極低閾値ＦＥＴによる構成であり、特別な回路を付加していないため、極低電圧での動作とデータの保持とを実現することができる。
【００４９】
また、直列同型ＦＥＴｄ３は、図５に示したパストランジスタ論理回路Ｐ１にも適用可能である。図５に示したパストランジスタ論理回路Ｐ１のバッファ（インバータ）回路Ｉ１７に、図６に示した直列同型ＦＥＴｄ３を用いたインバータ論理回路Ｉ２を適用することにより、今まで述べてきた例と同様に特別な付加回路、素子、制御信号の追加なしに、極低電圧での動作の実現とリーク電流の低減を可能とするものである。
【００５０】
上記各実施例においては、ＮＭＯＳＦＥＴのみを直列同型ＦＥＴを用いてリーク電流の削減、且つ低電圧での動作を行った場合を示したが、ＰＭＯＳＦＥＴのオフリーク電流に関しては低減対策を行っていない。よりリーク電流を削減するためには、ＰＭＯＳＦＥＴについてもＮＭＯＳＦＥＴと同様に、ゲートを共通に接続した同じチャンネル型である直列接続の構造を用いることにより、さらなるリーク電流の削減を実現することが可能である。すなわち、図６（Ａ）に示したＮＭＯＳＦＥＴｍ３を図６（Ｃ）に示したように、同じチャンネル型であるＰＭＯＳＦＥＴｍ３ａとＰＭＯＳＦＥＴｍ３ｂとＰＭＯＳＦＥＴｍ３ｃとを直列接続し、ＰＭＯＳＦＥＴｍ３ａ及びＰＭＯＳＦＥＴｍ３ｃのゲート端子を共通に接続した構成（以下、直列同型ＦＥＴｄ４と称する。）とする。すなわち、ＰＭＯＳＦＥＴｍ３ａのドレイン及びＰＭＯＳＦＥＴｍ３ｂのソース、ＰＭＯＳＦＥＴｍ３ｂのドレイン及びＰＭＯＳＦＥＴｍ３ｃのソース、をそれぞれ接続し、ＰＭＯＳＦＥＴｍ３ａ及びＰＭＯＳＦＥＴｍ３ｃのゲート端子を共通に接続し、入力端子１１に接続する。また、ＰＭＯＳＦＥＴｍ３ｃのドレインを、出力端子１２に接続し、ＰＭＯＳＦＥＴｍ３ｃのソースを電源線Ｖｄｄに接続する。さらに、ＰＭＯＳＦＥＴｍ３ｂのゲートには、ＰＭＯＳＦＥＴｍ３ｂがオンとなるように電源線Ｖｄｄを接続する。
【００５１】
また、スタンバイ時の動作（状態）においてＮＭＯＳＦＥＴがオフか、ＰＭＯＳＦＥＴがオフか確定するのであれば、それぞれスタンバイ時にオフになるＦＥＴを図６（Ｂ），（Ｃ）に示した直列同型ＦＥＴｄ３，ｄ４とする。これにより、最小限の面積増加にて低リーク電流が可能となる。
【００５２】
〔第３実施形態〕
次に、本発明の第３実施形態に係る半導体集積回路について説明する。図７は、本発明の第３実施形態に係る半導体集積回路の構成を示した回路図である。インバータ論理回路に本発明を適用した実施例について説明する。図７（Ａ）に示したようにインバータ論理回路Ｉ３は、ＰＭＯＳＦＥＴｍ５及びＮＭＯＳＦＥＴｍ６により構成されている。ＰＭＯＳＦＥＴｍ５のソースは高位電源線である電源線Ｖｄｄに、ゲートは入力端子２１に、ドレインはＮＭＯＳＦＥＴｍ６のドレイン及び出力端子２２に、それぞれ接続されている。また、ＮＭＯＳＦＥＴｍ６のソースは低位電源線である接地線ＧＮＤに、ゲートは入力端子２１に、ドレインはＰＭＯＳＦＥＴｍ５のドレイン及び出力端子２２に、それぞれ接続されている。
【００５３】
また、ＮＭＯＳＦＥＴｍ６は図７（Ｂ）に示したように、同じチャンネル型の第１のＦＥＴであるＮＭＯＳＦＥＴｍ６ａと、第２のＦＥＴであるＮＭＯＳＦＥＴｍ６ｂと、第３のＦＥＴであるＮＭＯＳＦＥＴｍ６ｃと、が直列接続され、ＮＭＯＳＦＥＴｍ６ａ及びＮＭＯＳＦＥＴｍ６ｃのゲート端子が共通に接続された構成（以下、直列同型ＦＥＴｄ５と称する。）となっている。すなわち、ＮＭＯＳＦＥＴｍ６ａのソース及びＮＭＯＳＦＥＴｍ６ｂのドレイン、ＮＭＯＳＦＥＴｍ６ｂのソース及びＮＭＯＳＦＥＴｍ６ｃのドレインがそれぞれ接続され、ＮＭＯＳＦＥＴｍ６ａ及びＮＭＯＳＦＥＴｍ６ｃのゲート端子が共通に接続されて、入力端子２１に接続されている。また、ＮＭＯＳＦＥＴｍ６ａのドレインは、出力端子２２に接続され、ＮＭＯＳＦＥＴｍ６ｃのソースが接地線ＧＮＤに接続されている。さらに、ＮＭＯＳＦＥＴｍ６ｂのゲートは、制御端子Ｃとして、インバータ論理回路Ｉ３のゲートに入力する制御信号とは異なる所定の制御信号を入力可能である。
【００５４】
このインバータ論理回路Ｉ３は、通常動作時には制御端子ＣにＨｉ信号が入力され、ＮＭＯＳＦＥＴｍ６ｂはオン状態に設定される。このとき、入力端子２１に信号Ｌｏが入力された場合には、ＮＭＯＳＦＥＴｍ５がオン、ＮＭＯＳＦＥＴｍ６がオフになり、出力端子２２からは信号Ｈｉが出力される。このように、通常動作時は、先に図７に基づいて述べたインバータ論理回路Ｉ２と同様に動作する。この場合も本回路を構成する全ＦＥＴが通常のＦＥＴよりも閾値電圧の低い極低閾値電圧のデバイスであるため、非常に低い電源電圧で動作することが可能である。
【００５５】
また、スタンバイ動作時には制御端子ＣにＬｏ信号が入力され、ＮＭＯＳＦＥＴｍ６ｂはオフとなる。したがって、ＮＭＯＳＦＥＴｍ６ａに対して、ＮＭＯＳＦＥＴｍ６ｂ、ＮＭＯＳＦＥＴｍ６ｃが負荷抵抗となる。この場合、インバータ論理回路Ｉ３のＮＭＯＳＦＥＴｍ６が単体の場合、及び図１（Ｂ）に示した直列同型ＦＥＴｄ１の場合と比べて、非常に小さなリーク電流が実現できる。本実施例において、入力ゲートの負荷容量はインバータ論理回路Ｉ１の直列同型ＦＥＴｄ１と同様２つのＦＥＴのゲート容量となる。一方、ＮＭＯＳＦＥＴｍ６ｂがオフになり、さらに抵抗が直列に付加されるので、図６に示したインバータ論理回路Ｉ２の直列同型ＦＥＴｄ３と比べて、リーク電流はその分低減されている。
【００５６】
また、リーク電流をより削減するためには、第２実施形態と同様に、ＮＭＯＳＦＥＴｍ６ｂのゲート長を長くすることにより可能である。このとき、ＮＭＯＳＦＥＴｍ６ａ、ＮＭＯＳＦＥＴｍ６ｃのゲート長は最少のままであっても、ＮＭＯＳＦＥＴｍ６ｂのゲート長を調整することにより、リーク電流の削減は可能である。したがって、ＮＭＯＳＦＥＴｍ６としての入力容量、すなわちＮＭＯＳＦＥＴｍ６ａとＮＭＯＳＦＥＴｍ６ｃのゲート容量は最少のまま、リーク電流を削減することが可能となっている。
【００５７】
次に、リーク電流削減のために直列同型ＦＥＴｄ３をデータ記憶回路であるＤフリップフロップ回路に適用した実施例を図８に基づいて説明する。図８は、Ｄフリップフロップ回路の構成図である。図８に示したＤフリップフロップ回路ＦＦ２は、データ入力端子２３、データ出力端子２４及びクロック信号入力端子２５を備え、伝送ゲートＴ２１，Ｔ２２、インバータ論理回路Ｉ２１〜Ｉ２６によって構成されている。
【００５８】
データ入力端子２３は伝送ゲートＴ２１の入力端子に、データ出力端子２４はインバータ論理回路Ｉ２３の出力端子及びインバータ論理回路Ｉ２４の入力端子に、クロック信号入力端子２５はインバータ論理回路Ｉ２５の入力端子に、それぞれ接続されている。伝送ゲートＴ２１の出力端子は、インバータ論理回路Ｉ２１の入力端子及びインバータ論理回路Ｉ２２の出力端子に接続されている。インバータ論理回路Ｉ２１の出力端子及びインバータ論理回路Ｉ２２の入力端子は、伝送ゲートＴ２２の入力端子に接続されている。伝送ゲートＴ２２の出力端子は、インバータ論理回路Ｉ２３の入力端子及びインバータ論理回路Ｉ２４の出力端子に接続されている。また、インバータ論理回路Ｉ２５の出力端子及びインバータ論理回路Ｉ２６の入力端子は、伝送ゲートＴ２１，Ｔ２２の制御端子ＣＫＢに接続されている。インバータ論理回路Ｉ２６の出力端子は、伝送ゲートＴ２１，Ｔ２２の制御端子ＣＫに接続されている。
【００５９】
さらに、Ｄフリップフロップ回路ＦＦ１のマスター段のデータ保持回路はインバータ論理回路Ｉ２１，Ｉ２２により構成され、スレーブ段のデータ保持回路はインバータ論理回路Ｉ２３，Ｉ２４により構成されている。クロック信号生成回路はインバータ論理回路Ｉ２５，Ｉ２６により構成されている。なお、伝送ゲートＴ２１，Ｔ２２は図４（Ｂ）に示した回路と同様の構成であるため、詳細な説明は省略する。
【００６０】
インバータ論理回路Ｉ２１〜Ｉ２６は、図７に示したインバータ論理回路Ｉ３により構成されている。Ｄフリップフロップ回路ＦＦ２は、回路を構成するインバータ論理回路Ｉ２１〜Ｉ２４が直列同型ＦＥＴｄ５を備えているために、上述したような理由によりリーク電流を削減できる。また、スタンバイモードにするために特別の信号も必要なく、非動作時には不要なリーク電流を小さくすることが可能となっている。また、極低閾値ＦＥＴによる構成と、特別な回路を付加していないため、極低電圧での動作及びデータ保持を実現することができる。
【００６１】
また、制御信号ＣがＨｉの時には通常の動作を行い、制御信号ＣがＬｏのときはインバータＩ２１〜Ｉ２４を構成するＮＭＯＳＦＥＴｍ６ｂがオフになるため、リーク電流を削減できる。このときに、ＮＭＯＳＦＥＴｍ６ｂがオフになることにより、インバータＩ２２，Ｉ２４による帰還回路もスタンバイモードとなる。実際には記録部を構成するインバータＩ２１〜Ｉ２４のゲート容量にてデータを記憶するダイナミック回路としての動作となる。しかし、スタンバイ時のリーク電流は制御端子のない場合に比べ非常に小さくなるので、ダイナミック回路としての応用には非常に有益である。
【００６２】
次に、本発明をパストランジスタ論理回路に応用した実施例を図９に基づいて説明する。図９は、パストランジスタ論理回路の構成を示した回路図である。パストランジスタ論理回路Ｐ２は、ＮＭＯＳＦＥＴｍ３１、ＮＭＯＳＦＥＴｍ３２及びバッファ（インバータ論理）回路Ｉ２７、信号入力端子２６，２７，２８，２９及び信号出力端子３０を備えている。ＰＭＯＳＦＥＴｍ３１のドレインは信号入力端子２６に、ゲートは信号入力端子２８に、ソースはバッファ回路Ｉ２７の入力端子に接続されている。ＰＭＯＳＦＥＴｍ３２のドレインは信号入力端子２７に、ゲートは信号入力端子２９に、ソースはバッファ回路Ｉ２７の入力端子に接続されている。バッファ回路Ｉ２７の出力端子は信号出力端子３０に接続されている。
【００６３】
この回路は、ネットワーク回路Ｎ３における論理をパストランジスタ論理回路Ｐ２のバッファ回路Ｉ２７で反転増幅して出力するものである。このバッファ回路Ｉ２７に、図７に示した直列同型ＦＥＴを用いたインバータ論理回路Ｉ３を適用することにより、今まで述べてきた実施形態と同様に、特別な付加回路・素子・制御信号の追加なしに、極低電圧での動作とリーク電流の低減とを実現することができる。また、バッファ回路Ｉ２７に図７に示した制御端子Ｃをもつ直列同型ＦＥＴｄ５を用いたインバータ回路を適用することで、スタンバイ動作時は制御端子Ｃにより回路をスタンバイモードにし、より少ないリーク電流を実現できるものである。
【００６４】
上記各実施例においては、ＮＭＯＳＦＥＴのみを直列同型ＦＥＴを用いてリーク電流の削減、且つ低電圧での動作を行った場合を示したが、ＰＭＯＳＦＥＴのオフリーク電流に関しては低減対策を行っていない。よりリーク電流を削減するためには、ＰＭＯＳＦＥＴについてもＮＭＯＳＦＥＴと同様に、ゲートを共通に接続した同じチャンネル型である直列接続の構造を用いることにより、さらなるリーク電流の削減を実現することが可能である。すなわち、図７（Ａ）に示したＮＭＯＳＦＥＴｍ５を図７（Ｃ）に示したように、同じチャンネル型であるＰＭＯＳＦＥＴｍ５ａとＰＭＯＳＦＥＴｍ５ｂとＰＭＯＳＦＥＴｍ５ｃとを直列接続し、ＰＭＯＳＦＥＴｍ５ａ及びＰＭＯＳＦＥＴｍ５ｃのゲート端子を共通に接続した構成（以下、直列同型ＦＥＴｄ６と称する。）とする。すなわち、ＰＭＯＳＦＥＴｍ５ａのドレイン及びＰＭＯＳＦＥＴｍ５ｂのソース、ＰＭＯＳＦＥＴｍ５ｂのドレイン及びＰＭＯＳＦＥＴｍ５ｃのソース、をそれぞれ接続し、ＰＭＯＳＦＥＴｍ５ａ及びＰＭＯＳＦＥＴｍ５ｃのゲート端子を共通に接続して、入力端子２１に接続する。また、ＰＭＯＳＦＥＴｍ５ｃのドレインを出力端子２２に接続し、ＰＭＯＳＦＥＴｍ５ｃのソースを電源線Ｖｄｄに接続する。さらに、ＰＭＯＳＦＥＴｍ５ｂのゲートには、ＰＭＯＳＦＥＴｍ５ｂがオンとなるように電源線Ｖｄｄを接続する。
【００６５】
また、スタンバイ時の動作（状態）においてＮＭＯＳＦＥＴがオフか、ＰＭＯＳＦＥＴがオフか確定するのであれば、それぞれスタンバイ時にオフになるＦＥＴを図７（Ｂ），（Ｃ）に示したような直列同型ＦＥＴｄ５，ｄ６とする。これにより、最小限の面積増加にて低リーク電流が可能となる。
【００６６】
本発明は、一般的なＭＯＳプロセス技術を用いる回路全てにおいて、極低電圧で動作し、且つ低スタンバイ電流特性を実現し得る回路技術を提供するものである。特に、低電圧動作のための低閾値デバイス特性を持つＳＯＩデバイス回路においても上記の第１実施形態乃至第３実施形態は適用可能である。したがって、基板バイアス制御による閾値制御や、低リーク特性のための高い閾値デバイスを追加したマルチ閾値デバイス技術を用いることなく、低電圧動作、低リーク電流を実現させる回路技術として非常に有益である。
【００６７】
【発明の効果】
本発明によれば、以下の効果が得られる。
【００６８】
(1) 半導体集積回路はＮチャンネル型ＭＯＳＦＥＴ及びＰチャンネル型ＭＯＳＦＥＴのうち少なくとも一方を含み、高位電源線及び低位電源線の間の経路を構成する複数のＭＯＳＦＥＴのうち少なくとも１組が、ゲート電極を共通に接続されて直列接続された２つの同チャンネル型のＭＯＳＦＥＴであり、この２つの同チャンネル型ＭＯＳＦＥＴは、ゲート長が他のＭＯＳＦＥＴより長くされていることにより、大幅にリーク電流を小さくすることができ、非動作時のリーク電流を削減することができる。また、より高い閾値を持つＦＥＴを追加したり、基板電圧を制御して閾値電圧を変化させたりといった特殊な加工を施すことなく、通常の集積回路の製造プロセスにてリーク電流の削減を実現できる。さらに、全て極低閾値電圧のＦＥＴにて構成されているので、非常に低い電源電圧においても安定に動作実現できる。
【００６９】
(2) 半導体集積回路は、論理回路、記憶回路またはパストランジスタ論理回路のバッファ回路のいずれかを備え、この回路は、Ｎチャンネル型ＭＯＳＦＥＴ及びＰチャンネル型ＭＯＳＦＥＴのうち少なくとも一方を含み、高位電源線及び低位電源線の間の経路を構成する複数のＭＯＳＦＥＴのうち少なくとも１組が、ゲート電極を共通に接続されて直列接続され、ゲート長が他のＭＯＳＦＥＴより長くされているため、大幅にリーク電流を削減でき、スタンバイモードにするために特別の信号も必要なく、非動作時には不要なリーク電流を小さくすることができる。また、極低閾値ＦＥＴによる構成と、特別な回路を付加していないため、極低電圧での動作及びデータ保持を実現することができる。さらに、特別な付加回路・素子・制御信号の追加なしに、極低電圧での動作とリーク電流の低減とを実現することができる。
【００７１】
(3) 半導体集積回路はＮチャンネル型ＭＯＳＦＥＴ及びＰチャンネル型ＭＯＳＦＥＴのうち少なくとも一方を含み、高位電源線及び低位電源線の間の経路を構成する複数のＭＯＳＦＥＴのうち少なくとも１組が、直列接続された３つの同チャンネル型ＭＯＳＦＥＴである第１・第２・第３のＭＯＳＦＥＴにより構成され、第１のＭＯＳＦＥＴ及び第３のＭＯＳＦＥＴのゲート電極は共通に接続され、第２のＭＯＳＦＥＴのゲート電極は第２のＭＯＳＦＥＴがオンとなる電位に接続されていることによって、第１のＭＯＳＦＥＴに対して第２のＭＯＳＦＥＴ及び第３のＭＯＳＦＥＴが負荷抵抗となり、非常に小さなリーク電流が実現できる。また、より高い閾値を持つＦＥＴを追加したり、基板電圧を制御して閾値電圧を変化させたりといった特殊な加工を施すことなく、通常の集積回路の製造プロセスにてリーク電流の削減を実現できる。さらに、全て極低閾値電圧のＦＥＴにて構成されているので、非常に低い電源電圧においても安定に動作実現できる。
【００７２】
(4) 半導体集積回路はＮチャンネル型ＭＯＳＦＥＴ及びＰチャンネル型ＭＯＳＦＥＴのうち少なくとも一方を含み、高位電源線及び低位電源線の間の経路を構成する複数のＭＯＳＦＥＴのうち少なくとも１組が、直列接続された３つの同チャンネル型ＭＯＳＦＥＴである第１・第２・第３のＭＯＳＦＥＴにより構成され、第１のＭＯＳＦＥＴ及び第３のＭＯＳＦＥＴのゲート電極は共通に接続され、前記第２のＭＯＳＦＥＴのゲート電極は、前記第１のＭＯＳＦＥＴ及び第３のＭＯＳＦＥＴの共通に接続されたゲート電極と異なる制御信号を入力可能に構成されていることにより、スタンバイ動作時には第２のＭＯＳＦＥＴのゲート電極にＬｏ信号を入力すると、第２のＭＯＳＦＥＴはオフとなり、第１のＭＯＳＦＥＴに対して、第２のＭＯＳＦＥＴ、第３のＭＯＳＦＥＴが負荷抵抗となるため、非常に小さなリーク電流とすることができる。また、より高い閾値を持つＦＥＴを追加したり、基板電圧を制御して閾値電圧を変化させたりといった特殊な加工を施すことなく、通常の集積回路の製造プロセスにてリーク電流の削減を実現できる。さらに、全て極低閾値電圧のＦＥＴにて構成されているので、非常に低い電源電圧においても安定動作を実現できる。
【００７３】
(5) 半導体集積回路は、論理回路、記憶回路またはパストランジスタ論理回路のバッファ回路のいずれかを備え、該回路は第１・第２・第３のＭＯＳＦＥＴにより構成され、第１のＭＯＳＦＥＴ及び第３のＭＯＳＦＥＴのゲート電極は共通に接続され、第２のＭＯＳＦＥＴのゲート電極は第２のＭＯＳＦＥＴがオンとなる電位に接続された３つの直列接続された同チャンネル型ＭＯＳＦＥＴ、または、第１・第２・第３のＭＯＳＦＥＴにより構成され、第１のＭＯＳＦＥＴ及び第３のＭＯＳＦＥＴのゲート電極は共通に接続され、前記第２のＭＯＳＦＥＴのゲート電極は、前記第１のＭＯＳＦＥＴ及び第３のＭＯＳＦＥＴの共通に接続されたゲート電極と異なる制御信号を入力可能に構成された３つの直列接続された同チャンネル型ＭＯＳＦＥＴを少なくとも１組有しているので、リーク電流を削減でき、スタンバイモードにするための特別の信号も必要なく、非動作時には不要なリーク電流を小さくすることができる。また、極低閾値ＦＥＴによる構成であり、特別な回路を付加していないため、極低電圧での動作とデータの保持とを実現することができる。また、特別な付加回路、素子、制御信号の追加なしに、極低電圧での動作の実現とリーク電流の低減が可能となる。
【００７４】
(6) 半導体集積回路は、第１・第２・第３のＭＯＳＦＥＴにより構成され、第１のＭＯＳＦＥＴ及び第３のＭＯＳＦＥＴのゲート電極は共通に接続され、第２のＭＯＳＦＥＴのゲート電極は第２のＭＯＳＦＥＴがオンとなる電位に接続された３つの直列接続された同チャンネル型ＭＯＳＦＥＴ、または、第１・第２・第３のＭＯＳＦＥＴにより構成され、第１のＭＯＳＦＥＴ及び第３のＭＯＳＦＥＴのゲート電極は共通に接続され、前記第２のＭＯＳＦＥＴのゲート電極は、前記第１のＭＯＳＦＥＴ及び第３のＭＯＳＦＥＴの共通に接続されたゲート電極と異なる制御信号を入力可能に構成された３つの直列接続された同チャンネル型ＭＯＳＦＥＴを備え、第２のＭＯＳＦＥＴは、ゲート長が前記第１・第３のＭＯＳＦＥＴより長い構成であるため、第１のＭＯＳＦＥＴ及び第３のＭＯＳＦＥＴのゲート長は最少のままでも、第２のＭＯＳＦＥＴのゲート長の調整により、リーク電流を削減できる。
【００７５】
(7) (1) 〜(6) の半導体集積回路は、ＳＯＩ基板上に形成されているため、基板バイアス制御による閾値制御や、低リーク特性のための高い閾値デバイスを追加したマルチ閾値デバイス技術を用いることなく、低電圧動作、低リーク電流を実現させることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体集積回路の構成を示した回路図である。
【図２】（Ａ）は、ＮＭＯＳＦＥＴｍ２が単体のＦＥＴにおけるオフリーク電流の特性（従来）を示した図であり、（Ｂ）は、ＮＭＯＳＦＥＴｍ２が２つの直列接続されたＦＥＴにおけるオフリーク電流の特性（本発明）を示した図である。
【図３】ＮＭＯＳＦＥＴの概略の構成図である。
【図４】（Ａ）がＤフリップフロップ回路の構成図であり、（Ｂ）が伝送ゲートの構成回路図である。
【図５】パストランジスタ論理回路の構成を示した回路図である。
【図６】本発明の第２実施形態に係る半導体集積回路の構成を示した回路図である。
【図７】本発明の第３実施形態に係る半導体集積回路の構成を示した回路図である。
【図８】Ｄフリップフロップ回路の構成図である。
【図９】パストランジスタ論理回路の構成を示した回路図である。
【図１０】従来技術の構成を示した回路図である。
【図１１】インバータ論理回路の回路図である。
【符号の説明】
ｍ１，ｍ１ａ，ｍ１ｂ，ｍ３，ｍ３ａ，ｍ３ｂ，ｍ３ｃ，ｍ５，ｍ５ａ，ｍ５ｂ，ｍ５ｃ，ｍ１１，ｍ１００，ｍ１０２−ＰＭＯＳＦＥＴ
ｍ２，ｍ２ａ，ｍ２ｂ，ｍ４，ｍ４ａ，ｍ４ｂ，ｍ４ｃ，ｍ６，ｍ６ａ，ｍ６ｂ，ｍ６ｃ，ｍ１２，ｍ２１，ｍ２２，ｍ３１，ｍ３２，ｍ１０１，ｍ１０３−ＮＭＯＳＦＥＴ
Ｉ１，Ｉ２，Ｉ３，Ｉ１１〜Ｉ１７，Ｉ２１〜Ｉ２７，Ｉ１００−インバータ論理回路
ＦＦ１，ＦＦ２−フリップフロップ回路
Ｐ１，Ｐ２−パストランジスタ論理回路
【図１】
0003696501.tif 000002
【図２】
0003696501.tif 000003
【図３】
0003696501.tif 000004
【図４】
0003696501.tif 000005
【図５】
0003696501.tif 000006
【図６】
0003696501.tif 000007
【図７】
0003696501.tif 000008
【図８】
0003696501.tif 000009
【図９】
0003696501.tif 000010
【図１０】
0003696501.tif 000011
【図１１】
0003696501.tif 000012