(57)【特許請求の範囲】
【請求項１】
同期メモリ回路（３）をテストするためのテスト回路であって、
（ａ）外部テストユニット（２）から受信された低周波クロック信号のクロック周波数に特定の周波数倍増率を掛けて、テストされる前記同期メモリ回路（３）のための高周波クロック信号を生成する周波数増倍回路（４）と、
（ｂ）テストデータを、前記外部テストユニット（２）から受信されたデータ制御信号に基づいて生成し、そのテストデータを、データ出力ドライバ（１４）に、テストされる前記同期メモリ回路（３）にテストデータを書き込むために出力するテストデータ発生器（１６）と、
（ｃ）前記テストデータ発生器（１６）により出力されたテストデータを調節可能な第１の遅延時間だけ遅らせるための第１の信号遅延回路（１９）と、
（ｄ）テストされる前記同期メモリ回路（３）から読み出されかつ前記テスト回路（１）内のデータ入力ドライバ（１５）により受信されるデータを、調節可能な第２の遅延時間だけ遅らせるための第２の信号遅延回路（２４）と、
（ｅ）前記テストデータ発生器（１６）により生成されるテストデータを前記同期メモリ回路（３）から読み出されたデータと比較し、比較結果に基づいて、テストされる前記同期メモリ回路が動作可能であるかどうかを示す表示信号を前記外部テストユニット（２）に出力するデータ比較回路（２７）とを有するテスト回路。
【請求項２】
前記第１及び第２の信号遅延回路（１９，２４）が遅延時間を記憶するための第１及び第２のレジスタ（３９，４０）に連結され、かつ、遅延時間が、初期化ライン（４１）を介して前記外部テストユニット（２）により調節されることを特徴とする請求項１に記載のテスト回路。
【請求項３】
前記第１及び第２の信号遅延回路（１９，２４）に、前記周波数増倍回路（４）により出力された前記高周波クロック信号が供給されることを特徴とする請求項１または２に記載のテスト回路。
【請求項４】
前記高周波クロック信号が第１及び第２のクロック信号遅延要素（３７，３８）により遅延されることを特徴とする請求項３に記載のテスト回路。
【請求項５】
前記周波数増倍率が調節可能であることを特徴とする請求項１に記載のテスト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同期メモリ回路をテストするためのテスト回路に関し、特に、テストを行うために呼び出し時間（レイテンシー）を調節することができる高周波ＤＲＡＭメモリモジュールに関する。
【０００２】
【従来の技術】
同期メモリ回路は、データを記憶するためのアドレス指定可能な多数のメモリセルを含む。メモリ回路の製造プロセスの後、製造されたメモリ回路は、出荷前にその動作可能性をテスト装置によりテストされる。
【０００３】
図１は、先行技術に基づくテスト装置である。テストされる回路ＤＵＴ（ＤＵＴ：テストされる装置）が、外部テストユニットによりクロック信号ラインを介して供給されたクロック信号ＣＬＫに従って、同期メモリ回路をテストするために、テスト制御信号を、制御バスを介して受信する。テストユニットは、データバスを用いて、アドレスバスを介してアドレス指定されたメモリセルにテストデータパターンを書き込み、そしてそのテストパターンをメモリセルから再び読み出す。テストユニットは、与えられたテストデータを、読み出されたデータと比較し、確証されたデータ不一致に基づいて、同期メモリ内のどのメモリセルに欠陥があるかを決定する。これらのメモリセルは、概して、再アドレス指定により冗長メモリセルと交換される。同期メモリ回路内の欠陥メモリセルの数が過度に多ければ、テストされるメモリＤＵＴは修復不可能なものとして処理される。同期メモリＤＵＴをテストすることは、データがメモリに書き込まれ、次いで再び読み出されることを含む。
【０００４】
図２は、同期メモリチップへのデータの書き込みを示す信号図表である。メモリチップは、テストユニットにより供給されたクロック信号ＣＬＫに従って、アドレス指定されたメモリセルにデータを書き込むコマンドを、制御バスを介して受信する。レイテンシーＬWRの後、書き込まれるべきデータＤinが同期メモリチップのデータ連結部に与えられる。メモリチップＤＵＴを批判的にテストするために、レイテンシーを外部テストユニットにより調節することができる。
【０００５】
図３は、同期メモリチップからのデータの読み出し動作を示すフローチャートである。メモリチップに含まれるメモリセルが行列の形態で配置され、行アドレス検出信号（ＲＡＳ）および列アドレス検出信号（ＣＡＳ）によりアドレス指定されている。テストユニットが同期メモリチップに制御バスを介して与えるＲＡＳ制御信号は、アドレスバス上に存在するアドレスが行アドレスであることを示し、ＣＡＳ制御信号は、アドレスバス上に存在するアドレスが列アドレスであることを示す。列アドレスおよび行アドレスを連続的に与えることが、特定のメモリセルのアドレス指定を可能にする。ＲＡＳ制御信号およびＣＡＳ制御信号の使用により、アドレスバスの幅を狭くしておくことが可能になる。
【０００６】
図３に示されているように、テストユニットは、読み出しコマンドを同期メモリチップに制御バスを介して与え、データ連結部ＤＱ上のデータがＣＡＳレイテンシー後に読み出される。ここで、図３は、外部テストユニットにより調節されることができる種々のＣＡＳレイテンシーを示している。
【０００７】
【発明が解決しようとする課題】
同期メモリチップＤＵＴは特定の動作クロック周波数ＣＬＫで動作する。現代のメモリチップにおいて動作クロック周波数はますます高くなっており、すでに数百メガヘルツの領域に達している。慣用のテストユニットは、例えば１００メガヘルツの動作クロック周波数で動作し、このような高周波メモリチップを確実にテストすることができない。
【０００８】
【課題を解決するための手段】
したがって、本発明の目的は、同期メモリ回路を確実にテストするための、非常に高いクロック周波数で動作する、テストレイテンシーが調節可能なテスト回路を提供することにある。
【０００９】
本発明は、この目的を、特許請求項１に記載された特徴を有するテスト回路により達成する。
本発明は、同期メモリ回路をテストするためのテスト回路であって、
外部テストユニットから受信された低周波クロック信号のクロック周波数に特定の周波数倍増率を掛けて、同期メモリチップのための高周波クロック信号を生成する周波数増倍回路と、
テストデータを、外部テストユニットから受信されたデータ制御信号に基づいて生成し、そのテストデータを、データ出力ドライバに、同期メモリ回路にテストデータを書き込むために出力するテストデータ発生器と、
テストデータ発生器により出力されたテストデータを調節可能な第１の遅延時間だけ遅らせるための第１の信号遅延回路と、
テストされる同期メモリ回路から読み出されかつテスト回路内のデータ入力ドライバにより受信されるデータを調節可能な第２の遅延時間だけ遅らせるための第２の信号遅延回路と、
テストデータ発生器により生成されるテストデータを同期メモリ回路から読み出されたデータと比較し、その比較結果に基づいて、テストされる同期メモリ回路が動作可能であるかどうかを示す表示信号を外部テストユニットに出力するデータ比較回路と、
を有するテスト回路を提供する。
【００１０】
本発明のテスト回路の使用により、非常に高いクロック周波数で動作する同期メモリを、低クロック周波数で動作する慣用のテストユニットを用いて確実にテストすることが可能になる。
【００１１】
本発明の好ましい一実施形態において、信号遅延回路は、各々、遅延時間を記憶するためのレジスタを有し、遅延時間は、外部テストユニットにより初期化ラインを介して調節されることができる。
【００１２】
信号遅延回路には、好ましくは、周波数増倍回路により出力される高周波クロック信号が供給される。
高周波クロック信号は、好ましくは、クロック信号遅延要素により遅延される。
【００１３】
本発明のテスト回路の一実施形態において、周波数増倍率は調節可能である。
【００１４】
【発明の実施の形態】
同期メモリ回路をテストするための本発明のテスト回路の実施形態を、添付図面を参照しつつ以下に説明する。
【００１５】
図４に示されているように、本発明のテスト回路１は、外部テストユニット２と、テストされる同期メモリ回路３との間に配置される。テスト回路１は、周波数増倍回路４を含み、例えば１００メガヘルツの低周波数クロック信号を外部テストユニット２からライン５を介して受信する。周波数増倍回路４は、受信したクロック信号のクロック周波数に特定の周波数増倍率を掛けて、同期メモリチップ３のための高周波クロック信号を発生させる。この場合、周波数増倍率は、好ましくは調節可能であり、例えば４である。周波数増倍回路４は、高周波クロック信号を、同期メモリチップ３上のクロック信号入力７に、ライン６を介して出力する。
【００１６】
テスト回路１は、また、メモリチップ３に関する制御信号を制御ライン９を介して外部テストユニット２から受信するパラレル／シリアルコンバータ（並列／直列変換器）８を含む。この場合、制御信号は外部テストユニット２からパラレル／シリアルコンバータ８へ、幅広の制御信号バス９を介して、各々並列に複数の制御ラインを介して伝達され、パラレル／シリアルコンバータ８は、それらの制御信号を、テストされる回路３上の制御入力１１に、より幅狭のバス幅を有する制御信号バス１０を介して出力する。外部テストユニット２により制御ライン９を介して出力された制御信号は、本発明のテスト回路１内の評価論理ユニット１２にも出力され、ここで、制御信号は、内部制御信号を生成するためにデコード（復元）される。デコーダ１２は、内部制御信号を内部制御信号バス１３を介して用いて、内部構成要素、すなわち、データ出力ドライバ１４およびデータ入力ドライバ１５を制御する。評価論理ユニット１２は、与えられた外部制御信号に基づいて、データ出力ドライバ１４およびデータ入力ドライバ１５を作動させるための読み取り／書き込み制御信号を発信する。これにより、外部テストユニット２からテスト回路１への追加の制御ラインを設ける必要がなくなる。テスト回路１は、また、外部テストユニット２からのデータ制御信号をデータ制御ライン１７を介して受信し、その信号に基づいてテストデータを発生するテストデータ発生器１６を含む。この場合、テストデータ発生器１６が、テストデータパターンを記憶するレジスタを含むことが好ましい。これらのテストデータパターンは、テストデータ発生器１６のために受信されたデータ制御信号に基づいて、高クロック周波数で読み出される。読み出されたテストデータパターンは、テストデータ発生器１６により、テスト回路１内の内部データバス１８へ出力される。内部データバス１８上に存在する発生されたテストデータは、テスト回路１内の、調節可能な第１の遅延時間を有する第１の信号遅延回路１９により遅延され、データ出力ドライバ１４に、データライン２０を介して与えられる。
【００１７】
書き込みコマンドが制御信号ライン１２に与えられると、データ出力ドライバ１４が起動され、テストデータ発生器１６により発生されかつ第１信号遅延回路１９により遅延されたテストデータが、データバス２１を介して、テストされる同期メモリ３上のデータ連結部２２に与えられる。逆に、同期メモリ回路３から読み出されるデータは、データ入力ドライバ１５により、データライン２３を介して第２の信号遅延回路２４に与えられ、遅延回路２４により、与えられたデータは調節可能な第２の遅延時間だけ遅延される。このために、データ入力ドライバ１５は、制御信号バス１３に与えられた読み出し制御信号により起動される。
【００１８】
読み出され、受信されて遅延されたデータが、第２信号遅延回路２４により、データ比較回路２７の第１のデータ入力部２６に、内部データバス２５を介して与えられる。データ比較回路２７は、受信したデータを、テストデータ発生器１６により発生された、第２のデータ入力部２８に与えられるテストデータと比較する。データ比較回路２７は、テストデータ発生器により生成されたテストデータを、メモリ回路３から読み出されたデータと比較し、この比較結果に基づいて、信号ライン２９を介して外部テストユニット２へ出力される表示信号を生成する。表示信号は、直前に書き込まれて読み出されたテストデータブロックが、同期メモリチップ内のアドレス指定された関連するメモリセルの欠陥性を示すデータ不一致を含むかどうかを示す。
【００１９】
本発明のテスト回路１は、好ましくは、アドレス発生器３０も含む。アドレス発生器３０は、アドレス制御信号を外部テストユニット２からアドレス制御信号ライン３１を介して受信し、その信号に基づいてアドレス信号を生成する。このアドレス信号は、メモリセルのアドレス指定のために、同期メモリチップ３上のアドレス入力部３３にアドレスバス３２を介して与えられる。本発明のテスト回路１は、同期メモリチップ３の高い動作クロック周波数で動作する。このために、パラレル／シリアルコンバータ８、デコーダすなわち評価論理ユニット１２、テストデータ発生器１６およびデータ比較回路２７は、内部クロック信号ライン３４を介して、周波数増倍回路４により生成された高周波動作クロック信号が供給されるクロック入力を有する。
【００２０】
第１信号遅延回路１９および第２信号遅延回路２４にも同様に、所定の遅延時間だけ遅延されることができるクロック信号遅延要素３７，３８と共に、クロック信号ライン３５，３６を介して高周波動作クロック信号が供給される。
【００２１】
第１信号遅延回路１９は、テストデータ発生器１６により出力されたテストデータを、レジスタ３９にバッファ記憶された調節可能な第１の遅延時間だけ遅らせる。第２信号遅延回路２４は、同期メモリ３から読み出したデータを、レジスタ４０にバッファ記憶された第２の遅延時間だけ遅らせる。バッファ記憶された遅延時間は、遅延時間の調節のために、初期化位相中に初期化ライン４１を介して外部テストユニット２により初期化される。
【００２２】
図４に示されているように、本発明のテスト回路１は、非常に高い動作クロック周波数、例えば４００メガヘルツで動作する同期メモリチップが、例えば１００メガヘルツのクロック周波数で動作する慣用の外部テストユニット２により確実にテストされることを可能にする。この場合、レジスタ３９，４０の初期化は、テストレイテンシーが同期メモリチップの規定に従って批判的にテストされることを可能にする。データの書き込み信号経路および読み取り信号経路におけるプログラム可能な信号遅延により、テスト回路１が、信号遅延を幾つかのクロックサイクルまたはクロックサイクルの一部にて調節しながらメモリチップ３にデータを送信し、またメモリチップ３からデータを受信することが可能である。信号遅延の継続期間は２つのレジスタ３９，４０にバッファ記憶される。レジスタ３９，４０には、メモリチップ３の実際の作動開始より前に、初期化位相中に外部テストユニットにより書き込まれる。この場合、データの書き込み経路および読み取り経路における信号遅延は、互いに独立に調節されることができる。
【００２３】
図４に示した実施形態において、信号遅延回路１９はデータ出力ドライバ１４の入力側に配置されている。別の実施形態において、第１信号遅延回路１９をデータ出力ドライバ１４の下流に連結することもできる。
【００２４】
図４に示した実施形態において、第２信号遅延回路２４はデータ入力ドライバ１５の下流に配置されている。別の実施形態において、第２信号遅延回路２４はデータ入力ドライバ１５の入力側に設けられる。
【００２５】
【発明の効果】
以上に記載したように、本発明に従えば、高クロック周波数で動作する、テストレイテンシーが調節可能なテスト回路が提供される。
【図面の簡単な説明】
【図１】  図１は、先行技術に基づくテスト装置である。
【図２】  図２は、同期メモリ回路へのデータの書き込みを示すためのタイミング図である。
【図３】  図３は、同期メモリ回路からのデータの読み出しを示すためのタイミング図である。
【図４】  図４は、本発明のテスト回路を含むテスト装置を示す。
【符号の説明】
１・・・ テスト回路、２・・・ 外部テストユニット、３・・・ テストされる同期メモリ回路、４・・・ 周波数増倍回路、８・・・ パラレル／シリアルコンバータ、１２・・・ 評価論理ユニット、１３・・・ 内部制御ライン、１４・・・ データ出力ドライバ、１５・・・ データ入力ドライバ、１６・・・ テストデータ発生器、１９・・・ 第１信号遅延回路、２４・・・ 第２信号遅延回路、３０・・・ アドレス発生器、３７・・・ 遅延回路、３９，４０・・・ レジスタ、４１・・・ 初期化ライン。
【図１】
0003650757.tif 000002
【図２】
0003650757.tif 000003
【図３】
0003650757.tif 000004
【図４】
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