(57)【特許請求の範囲】
【請求項１】
接地電位と第１の電圧源の間で変化する第１の信号を入力する入力部と、該入力部に入力された前記第１の信号を接地電位と第２の電圧源の間で変化させかつ位相を反転した第２の信号に電圧変換するレベルシフタ部と、該レベルシフタ部から出力された前記第２の信号の位相を反転して出力するインバータとを具備するレベルシフタ回路において、
前記レベルシフタ部を前記第２の電圧源から遮断してその動作を停止させる電源遮断手段と、
前記レベルシフタ部が前記電源遮断手段により前記第２の電圧源から遮断されたとき、前記レベルシフタ部の出力端を高インピーダンスに設定する高インピーダンス固定手段と
を備えていることを特徴とするレベルシフタ回路。
【請求項２】
前記レベルシフタ部は、ソース電極がそれぞれ前記第２の電圧源に接続されゲート電極が互いのドレイン電極に接続された第１，第２のｐＭＯＳトランジスタと、ドレイン電極が前記第１のｐＭＯＳトランジスタのドレイン電極と接続され、ゲート電極に前記第１の信号の位相反転信号が入力される第１のｎＭＯＳトランジスタと、ドレイン電極が前記第２のｐＭＯＳトランジスタのドレイン電極と接続されて当該レベルシフタ部の出力端を形成し、ゲート電極に前記第１の信号が入力される第２のｎＭＯＳトランジスタとからなり、
前記電源遮断手段は、そのドレイン・ソース間が前記第１，第２のｎＭＯＳトランジスタのソース電極と接地電位間にそれぞれ個別に接続され、ゲート電極に動作モード切り替え用の制御信号が入力されてオンオフ制御される第３，第４のｎＭＯＳトランジスタを備えており、
前記高インピーダンス固定手段は、そのドレイン・ソース間が前記第１のｐＭＯＳトランジスタのドレイン・ソース間と並列に接続され、ゲート電極に前記動作モード切り替え用の制御信号が入力されてオンオフ制御される第３のｐＭＯＳトランジスタによって構成されている
ことを特徴とする請求項１記載のレベルシフタ回路。
【請求項３】
前記レベルシフタ部は、ソース電極がそれぞれ前記第２の電圧源に接続されゲート電極が互いのドレイン電極に接続された第１，第２のｐＭＯＳトランジスタと、ドレイン電極が前記第１のｐＭＯＳトランジスタのドレイン電極と接続され、ゲート電極に前記第１の信号の位相反転信号が入力される第１のｎＭＯＳトランジスタと、ドレイン電極が前記第２のｐＭＯＳトランジスタのドレイン電極と接続されて当該レベルシフタ部の出力端を形成し、ゲート電極に前記第１の信号が入力される第２のｎＭＯＳトランジスタとからなり、
前記電源遮断手段は、そのドレイン・ソース間が前記第１，第２のｎＭＯＳトランジスタのソース電極と接地電位間にそれぞれ個別に接続され、ゲート電極に動作モード切り替え用の制御信号が入力されてオンオフ制御される第３，第４のｎＭＯＳトランジスタを備えており、
前記高インピーダンス固定手段は、そのソース・ドレイン間が前記第２の電圧源と前記第２のｐＭＯＳトランジスタのソース電極間に直列に挿入接続され、ゲート電極に前記動作モード切り替え用の制御信号を位相反転した信号が入力される第４のｐＭＯＳトランジスタによって構成されている
ことを特徴とする請求項１記載のレベルシフタ回路。
【請求項４】
第１の電圧源で動作するブロックと、第２の電圧源で動作するブロックと、前記第１の電圧源で動作するブロックの出力を前記第２の電圧源で動作するレベルにレベルシフトするレベルシフタ回路と、前記第２の電圧源で動作するブロックからの出力信号の位相を反転するクロックドインバータと、前記第１の電圧源で動作するブロックが動作中は該第１の電圧源で動作するブロックからの出力信号を出力端子から出力し、前記第１の電圧源がオフとなるパワーダウンモード時には前記第２の電圧源で動作するブロックからの出力信号を前記出力端子から出力するように動作モードを切り替える出力信号切り替え手段を備えた半導体装置において、
前記レベルシフタ回路は、前記第１の電圧源で動作するブロックから入力された第１の信号を前記第２の電圧源で動作するレベルにレベルシフトするとともに位相を反転した第２の信号に電圧変換するレベルシフタ部と、該レベルシフタ部から出力された前記第２の信号の位相を反転して出力するインバータと、前記パワーダウンモード時に前記出力信号切り替え手段により制御されて前記レベルシフタ部を前記第２の電圧源から遮断してその動作を停止させる電源遮断手段及び前記レベルシフタ部の出力端を高インピーダンスに固定する高インピーダンス固定手段とを備えており、
前記クロックドインバータは、前記パワーダウンモード時に前記出力信号切り替え手段により制御されてその出力端が前記レベルシフタ部の出力端に接続され、前記第２の電圧源で動作するブロックからの信号を前記インバータへ出力する手段を備えている
ことを特徴とする半導体装置。
【請求項５】
前記レベルシフタ部は、ソース電極がそれぞれ前記第２の電圧源に接続されゲート電極が互いのドレイン電極に接続された第１，第２のｐＭＯＳトランジスタと、ドレイン電極が前記第１のｐＭＯＳトランジスタのドレイン電極と接続され、ゲート電極に前記第１の信号の位相反転信号が入力される第１のｎＭＯＳトランジスタと、ドレイン電極が前記第２のｐＭＯＳトランジスタのドレイン電極と接続されて当該レベルシフタ部の出力端を形成し、ゲート電極に前記第１の信号が入力される第２のｎＭＯＳトランジスタによって構成され、前記電源遮断手段は、そのドレイン・ソース間が前記第１，第２のｎＭＯＳトランジスタのソース電極と接地電位間にそれぞれ個別に接続され、ゲート電極に前記動作モード切り替え用の制御信号が入力されてオンオフ制御される第３，第４のｎＭＯＳトランジスタによって構成され、前記高インピーダンス固定手段は、そのドレイン・ソース間が前記第１のｐＭＯＳトランジスタのドレイン・ソース間と並列に接続され、ゲート電極に前記動作モード切り替え用の制御信号が入力されてオンオフ制御される第３のｐＭＯＳトランジスタによって構成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記レベルシフタ部は、ソース電極がそれぞれ前記第２の電圧源に接続されゲート電極が互いのドレイン電極に接続された第１，第２のｐＭＯＳトランジスタと、ドレイン電極が前記第１のｐＭＯＳトランジスタのドレイン電極と接続され、ゲート電極に前記第１の信号の位相反転信号が入力される第１のｎＭＯＳトランジスタと、ドレイン電極が前記第２のｐＭＯＳトランジスタのドレイン電極と接続されて当該レベルシフタ部の出力端を形成し、ゲート電極に前記第１の信号が入力される第２のｎＭＯＳトランジスタによって構成され、前記電源遮断手段は、そのドレイン・ソース間が前記第１，第２のｎＭＯＳトランジスタのソース電極と接地電位間にそれぞれ個別に接続され、ゲート電極に前記動作モード切り替え用の制御信号が入力されてオンオフ制御される第３，第４のｎＭＯＳトランジスタによって構成され、前記高インピーダンス固定手段は、そのソース・ドレイン間が前記第２の電圧源と前記第２のｐＭＯＳトランジスタのソース電極間に直列に挿入接続され、ゲート電極に前記動作モード切り替え用の制御信号を位相反転した信号が入力されてオンオフ制御される第４のｐＭＯＳトランジスタによって構成されていることを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記クロックドインバータは、ソース電極が前記第２の電圧源に接続され、ゲート電極に前記第２の電圧源で動作するブロックからの出力信号が入力される第５のｐＭＯＳトランジスタと、ソース電極が前記第５のｐＭＯＳトランジスタのドレイン電極と接続され、ドレイン電極が前記レベルシフタ部の出力端と接続され、ゲート電極に前記出力信号切り替え手段からの制御信号が入力される第６のｐＭＯＳトランジスタと、ソース電極が接地電位に接続され、ゲート電極に前記第２の電圧源で動作するブロックからの出力信号が入力される第５のｎＭＯＳトランジスタと、ソース電極が前記第５のｎＭＯＳトランジスタのドレイン電極と接続され、ドレイン電極が前記レベルシフタ部の出力端と接続され、ゲート電極に前記出力信号切り替え手段からの制御信号を位相反転した信号が入力される第６のｎＭＯＳトランジスタによって構成されていることを特徴とする請求項４〜６のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高電圧電源で動作するブロックと低電圧電源で動作するブロックとを具備するＬＳＩ（大規模半導体集積回路）において、低電圧電源で動作するブロックの出力を高電圧レベルに変換するレベルシフタ回路及び該レベルシフタ回路を備えた半導体装置に関する。
【０００２】
【従来の技術】
一つのチップ内に高電圧電源で動作する論理回路系と低電圧電源で動作する論理回路系とを含んで構成されるＬＳＩでは、低電圧電源で動作するブロックからの出力信号は高電圧電源で動作するレベルシフタ回路により高電圧レベルに変換されてから高電圧電源で動作する論理回路系へ出力され、あるいは出力ピンを介して外部に出力される。
【０００３】
このように異なる電圧電源により動作される複数のブロックを備えている場合、各電源系の回路を動作させない時には当該電源をオフ（パワーダウン）することにより低消費電力化が図られている。その際、特に低電圧電源がオフ状態となっているとき、低電圧電源で動作する論理回路系からの出力を高電圧レベルにシフトするレベルシフタ回路の入力電位が不定となるために、レベルシフタ回路を構成するインバータに貫通電流（リーク電流）が流れてしまい、無駄な電力消費が生ずるという問題があった。
【０００４】
このような問題を解消するために、例えば特開平９−７４３４８号公報では、低電圧電源がオフ状態のとき、レベルシフタ回路を停止状態に制御する手段を設けることによりレベルシフタ回路に貫通電流が流れるのを阻止し、貫通電流による電力消費を抑制して更なる低消費電力化を図っている。
【０００５】
図３は、上記パワーダウン機能を有する従来のレベルシフタ回路の概略図であり、端子１は、低電圧系回路からの出力が入力される入力端子、端子２は、低電圧電源がオンのとき高電圧レベルが供給され、低電圧電源がオフのとき接地レベルが供給される制御端子、端子３は、高電圧レベルにレベルシフトされた信号が出力される出力端子である。端子１からの低電圧レベル信号は、直接および低電圧を電源とするインバータ１０を介してレベルシフタ部１２に入力される。レベルシフタ部１２でレベルシフトされた出力信号は、高電圧を電源とするインバータ１１を介して出力端子３に供給される。
【０００６】
レベルシフタ部１２は、ソース電極がそれぞれ高電位電源に接続されゲート電極が相手側のドレイン電極に接続されたｐチャンネルＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタという）４，５と、ゲート電極に各々インバータ１０の出力と入力端子１からの出力が入力され、ドレイン電極が各々ｐＭＯＳトランジスタ４，５のドレイン電極に接続され、ソース電極が共通接続されたｎチャンネルＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタという）７，８とによって構成されており、共通接続されたｐＭＯＳトランジスタ５とｎＭＯＳトランジスタ８のドレイン電極からレベルシフトされた信号が出力される。
【０００７】
レベルシフタ部１２の出力側に接続されるｐＭＯＳトランジスタ５のチャネル幅は、十分なドライブ能力が得られるように、入力側に接続されるｐＭＯＳトランジスタ４のチャネル幅よりも大きく設定される。
【０００８】
ｎＭＯＳトランジスタ７，８の共通接続されたソース電極と接地電位間には、制御端子２からの制御信号がそのゲート電極に入力されるｎＭＯＳトランジスタ９が接続されている。このｎＭＯＳトランジスタ９は、低電圧電源がオンのときそのゲート電極に高電圧レベルが供給されてオンとなりレベルシフタ部１２を動作状態にし、低電圧電源がオフのときそのゲート電極に接地レベルが供給されてオフとなりレベルシフタ部１２を停止状態にする。
【０００９】
また、高電圧電源とレベルシフタ部１２の出力端との間には、制御端子２からの制御信号がそのゲート電極に入力されるプルアップ用のｐＭＯＳトランジスタ６が接続されている。このｐＭＯＳトランジスタ６は、低電圧電源がオンのときにはそのゲート電極に高電圧レベルが供給されてオフ状態となっており、低電圧電源がオフのときそのゲート電極に接地レベルが供給されてオンとなり、レベルシフタ部１２の出力端を高電圧にプルアップし、出力端子３をＬレベルに固定する。
【００１０】
インバータ１０，１１と、レベルシフタ部１２と、レベルシフタ部１２の動作を制御するｎＭＯＳトランジスタ９と、レベルシフタ部１２が不動作状態のときその出力端を高電圧レベルにプルアップするｐＭＯＳトランジスタ６とによって、パワーダウン機能を持つレベルシフト回路が構成される。上記構成によれば、低電圧電源がオフのときｎＭＯＳトランジスタ９がオフとなるのでレベルシフタ部１２は不動作状態となり貫通電流が流れることはなく、また、ｐＭＯＳトランジスタ６がオンとなるのでレベルシフタ部１２の出力電位は高電圧にプルアップされ、出力端子３のレベルはＬレベル（接地レベル）に固定される。
【００１１】
【発明が解決しようとする課題】
ＬＳＩの規模が大きくなると、外部回路と接続される端子の数も多くなり、それに伴って外部接続用のピンの数を増やす必要（多ピン化）が生じ、サイズの大型化、コストアップ等の問題が生ずる。このようなＬＳＩの多ピン化を防ぐために、出力ピンを共用してＬＳＩ内部の複数のブロックからの出力信号を、モードを切り替えて同一の兼用出力端子から出力させるという要求仕様（例えば２２４ピン中６０ピンを共用）がある。
【００１２】
このとき、出力端子を兼用するブロック間で電源系が異なる場合は、Ｉ／Ｏバッファにおいてレベルシフタ回路が使用される。また、ＬＳＩの低消費電力化のために、出力端子を兼用しているブロックのうち、信号を出力していないブロックの電源をオフとするパワーダウンモードも要求仕様となる。
【００１３】
図４は、このような要求仕様によって構成されたＬＳＩの一例を示す概略図である。
【００１４】
ＬＳＩ４００は、低電圧電源（２．５Ｖ）で動作する低電圧系ブロック４０１と、高電圧電源（３．３Ｖ）で動作する高電圧系ブロック４０４と、低電圧系ブロック４０１および高電圧系ブロック４０４の出力信号と端子４０２からのパワーダウンモード切り替え信号が入力され、高電圧系ブロック４０４が動作時には高電圧系ブロック４０４の出力信号を端子４０３から出力し、低電圧系ブロック４０１が動作時には低電圧系ブロック４０１の出力信号をレベルシフトして端子４０３から出力するレベルシフタ回路及び信号セレクタ回路を有するＩ／Ｏバッファ４０５を備えている。
【００１５】
図５は、図３に示されたレベルシフタ回路を用いて図４のＩ／Ｏバッファ４０５を構成した場合の概略図を示しており、セレクタ回路５１３には、低電圧電源で動作する低電圧系ブロック４０１の出力を図３に示すレベルシフタ回路でレベルシフトした信号と、高電圧電源で動作する高電圧系ブロック４０４の出力をデータ端子５０４から取り込んだ信号が入力される。
【００１６】
セレクタ回路５１３は、制御端子２からの制御信号（高電圧レベルまたは接地レベル）に応じて、低電圧電源で動作する低電圧系ブロック４０１の出力をレベルシフタ回路でレベルシフトした信号または高電圧電源で動作する高電圧系ブロック４０４の出力をデータ端子５０４から取り込んだ信号のいずれか一方を選択して端子５０３へ出力する。
【００１７】
図６は、セレクタ回路５１３の一般的な構成例を示しており、図６（ａ）はその全体構成、図６（ｂ）は制御端子６０２に高電位（Ｈ）レベルが供給されて低電圧電源で動作する低電圧系ブロック４０１の出力をレベルシフタ回路でレベルシフトした出力が選択されたときの等価構成、図６（ｃ）は制御端子６０２に接地電位（Ｌ）レベルが供給されて高電圧電源で動作する高電圧系ブロック４０４の出力が選択されたときの等価構成を示している。
【００１８】
図６（ａ）において、制御端子６０２に高電位（Ｈ）レベルが供給されると、ｐＭＯＳトランジスタ６１５とｎＭＯＳトランジスタ６１８はオフとなり、ｐＭＯＳトランジスタ６１２とｎＭＯＳトランジスタ６１３はオンとなるので、ｐＭＯＳトランジスタ６１６のドレイン・ソース間は短絡され、ｎＭＯＳトランジスタ６１７のソース電極は接地電位から遮断される。
【００１９】
その結果、ｐＭＯＳトランジスタ６１１とｎＭＯＳトランジスタ６１４からなるＣＭＯＳインバータが構成され、それらのゲート電極に入力された端子６０１からの信号が位相反転増幅されて共通ドレイン接続点から出力される。このとき、ｐＭＯＳトランジスタ６１６とｎＭＯＳトランジスタ６１７はｐＭＯＳトランジスタ６１２とｎＭＯＳトランジスタ６１８により不動作状態に制御されており、よって、端子６０４に接続された高電圧系ブロックからの信号は出力されない。
【００２０】
一方、制御端子６０２に接地電位（Ｌ）レベルが供給されるパワーダウンモード時には、ｐＭＯＳトランジスタ６１５とｎＭＯＳトランジスタ６１８はオンとなり、ｐＭＯＳトランジスタ６１２とｎＭＯＳトランジスタ６１３はオフとなるので、ｐＭＯＳトランジスタ６１１のドレイン・ソース間は短絡され、ｎＭＯＳトランジスタ６１４のドレイン電極は出力端子から遮断される。
【００２１】
その結果、ｐＭＯＳトランジスタ６１６とｎＭＯＳトランジスタ６１７からなるＣＭＯＳインバータが構成され、それらのゲート電極に入力された端子６０４からの信号が位相反転増幅されて共通ドレイン接続点から出力される。このとき、ｐＭＯＳトランジスタ６１１とｎＭＯＳトランジスタ６１４はｐＭＯＳトランジスタ６１５とｎＭＯＳトランジスタ６１３により不動作状態に制御されており、よって、端子６０１に接続されたレベルシフタ回路からの信号は出力されない。
【００２２】
図７は、Ｉ／Ｏバッファ４０５の他の構成例を示しており、レベルシフタ部の入力側に接続される低電圧係インバータ７１０がレベルシフタ部の非反転側入力端に接続され、レベルシフタ部の出力端には、制御端子７０２に高電位（Ｈ）レベルが供給されたとき動作してレベルシフタ部の出力信号を位相反転して高電圧係インバータ７１１へ出力するクロックドインバータ７０５が接続されている。また、制御端子７０２に接地電位（Ｌ）レベルが供給されたとき動作してデータ端子７０４からの高電圧電源系ブロックの出力信号を位相反転して高電圧係インバータ７１１へ出力するクロックドインバータ７０６が接続されている。
【００２３】
上記構成において、制御端子７０２に高電位（Ｈ）レベルが供給されると、ｐＭＯＳトランジスタ７１５とｎＭＯＳトランジスタ７１６がオンとなり、ｐＭＯＳトランジスタ７１９とｎＭＯＳトランジスタ７２０がオフとなるので、クロックドインバータ７０５は動作状態、クロックドインバータ７０６は不動作状態となり、レベルシフトされた低電圧係ブロックからの信号が共通出力端子７０３から出力され、データ端子７０４からの信号は遮断される。
【００２４】
一方、制御端子７０２に接地電位（Ｌ）レベルが供給されると、ｐＭＯＳトランジスタ７１９とｎＭＯＳトランジスタ７２０がオンとなり、ｐＭＯＳトランジスタ７１５とｎＭＯＳトランジスタ７１６がオフとなるので、クロックドインバータ７０６は動作状態、クロックドインバータ７０５は不動作状態となり、データ端子７０４からの信号が共通出力端子７０３から出力され、レベルシフトされた低電圧係ブロックからの信号は遮断される。
【００２５】
このように、従来、ＬＳＩ内部の電源系が異なる複数のブロックからの出力信号を、モードを切り替えて同一の兼用出力端子から出力させる場合、ドライブ能力を維持すると共に、一方の出力信号が選択されている場合に他方の信号が出力側に漏れないようにするため、相互に信号を遮断する機能を有するクロックドインバータ等によって構成された信号セレクタ回路が採用されるが、これらのインバータを構成するためには図６あるいは図７に示すようにトランジスタを８個必要とし、面積の増加を招く。
【００２６】
従って、ＬＳＩ内部のＩ／Ｏバッファ内に設けられた共有出力端子の数が増えればそれに応じてトランジスタの数が増え、回路面積が増大すると共にコストアップの要因となるという問題がある。
【００２７】
本発明の目的は、上記問題点に鑑み、ＬＳＩ内部の電源系が異なる複数のブロックからの出力信号を、モードを切り替えて同一の兼用出力端子から出力する構成において、信号セレクタを構成するトランジスタの数を低減することが可能な手段を提供することにある。
【００２８】
本発明の他の目的は、上記信号セレクタを構成する際に好適な低電圧電源で動作する論理回路系からの出力を高電圧レベルにシフトするレベルシフタ回路を提供することにある。
【００２９】
【課題を解決するための手段】
本発明は、ＬＳＩ内部の電源系が異なる複数のブロックからの出力信号を、モードを切り替えて同一の兼用出力端子から出力する構成において、低電圧電源で動作するブロックの出力を高電圧レベルに変換するレベルシフタ回路を不動作状態にしたときに、レベルシフタ部の出力インピーダンスを高インピーダンス（Ｈｉ−Ｚ）に設定する手段を設けることにより、レベルシフタ部の出力信号を位相反転して高電圧係インバータへ出力するクロックドインバータを省略して、レベルシフタ部の出力端と高電圧電源で動作するブロックからの信号を位相反転増幅するクロックドインバータの出力端とを直接接続可能にしたことを特徴とする。
【００３０】
具体的には本発明のレベルシフタ回路は、接地電位と第１の電圧源の間で変化する第１の信号を入力する入力部と、該入力部に入力された前記第１の信号を接地電位と第２の電圧源の間で変化させかつ位相を反転した第２の信号に電圧変換するレベルシフタ部と、該レベルシフタ部から出力された前記第２の信号の位相を反転して出力するインバータとを具備するレベルシフタ回路において、前記レベルシフタ部を前記第２の電圧源から遮断してその動作を停止させる電源遮断手段と、前記レベルシフタ部が前記電源遮断手段により前記第２の電圧源から遮断されたとき、前記レベルシフタ部の出力端を高インピーダンスに設定する高インピーダンス固定手段とを備えていることを特徴とする。
【００３１】
また、本発明の半導体装置は、第１の電圧源で動作するブロックと、第２の電圧源で動作するブロックと、前記第１の電圧源で動作するブロックの出力を前記第２の電圧源で動作するレベルにレベルシフトするレベルシフタ回路と、前記第２の電圧源で動作するブロックからの出力信号の位相を反転するクロックドインバータと、前記第１の電圧源で動作するブロックが動作中は該第１の電圧源で動作するブロックからの出力信号を出力端子から出力し、前記第１の電圧源がオフとなるパワーダウンモード時には前記第２の電圧源で動作するブロックからの出力信号を前記出力端子から出力するように切り替える出力信号切り替え手段を備えており、前記レベルシフタ回路は、前記第１の電圧源で動作するブロックから入力された第１の信号を前記第２の電圧源で動作するレベルにレベルシフトするとともに位相を反転した第２の信号に電圧変換するレベルシフタ部と、該レベルシフタ部から出力された前記第２の信号の位相を反転して出力するインバータと、前記パワーダウンモード時に前記出力信号切り替え手段により制御されて前記レベルシフタ部を前記第２の電圧源から遮断してその動作を停止させる電源遮断手段及び前記レベルシフタ部の出力端を高インピーダンスに固定する高インピーダンス固定手段とを備えており、前記クロックドインバータは、前記パワーダウンモード時に前記出力信号切り替え手段により制御されてその出力端が前記レベルシフタ部の出力端に接続され、前記第２の電圧源で動作するブロックからの信号を前記インバータへ出力することを特徴とする。
【００３２】
本発明によれば、高電圧系ブロックからの信号を位相反転増幅するクロックドインバータから前記レベルシフタ部の出力を切り離すためのクロックドインバータが不要となり、その結果トランジスタの数を従来よりも減らすことが可能となる。
【００３３】
【発明の実施の形態】
図１は、本発明の第１の実施形態を示す回路図である。図１において、端子１は、低電圧（第１の電圧）系回路からの出力が入力される入力端子、端子２は、低電圧電源（第１の電圧源）がオンのとき高電圧レベルが供給され、低電圧電源がオフのとき接地レベルが供給される制御端子、端子１０４は、高電圧（第２の電圧）系回路からの出力が入力される入力端子、端子１０３は、端子１または端子１０４から入力される信号の内選択された一方の信号を出力する共通出力端子である。
【００３４】
端子１からの低電圧レベル信号は、直接および低電圧電源を電源とするインバータ１０を介してレベルシフタ部１２に入力される。レベルシフタ部１２で高電圧レベルにシフトされた出力信号は、高電圧電源（第２の電圧源）を電源とするインバータ１１１を介して出力端子１０３に供給される。一方、端子１０４からの高電圧系ブロック信号は、ｐＭＯＳトランジスタ１１８，１１９、ｎＭＯＳトランジスタ１２０，１２１からなるクロックドインバータ１０６を介して高電圧電源を電源とするインバータ１１１の入力端に供給される。
【００３５】
レベルシフタ部１２は、ソース電極が各々高電位電源に接続されゲート電極が互いのドレイン電極に接続されたｐＭＯＳトランジスタ４，５と、ゲート電極に各々インバータ１０の出力と入力端子１からの出力が入力され、ドレイン電極が各々ｐＭＯＳトランジスタ４，５のドレイン電極に接続されたｎＭＯＳトランジスタ７，８によって構成されており、共通接続されたｐＭＯＳトランジスタ５とｎＭＯＳトランジスタ８のドレイン電極からレベルシフト信号が出力される。
【００３６】
ｎＭＯＳトランジスタ７，８の各ソース電極と接地電位間には、それぞれ制御端子２からの制御信号がそのゲート電極に入力されるｎＭＯＳトランジスタ１０９，１１０が接続されている。このｎＭＯＳトランジスタ１０９，１１０は、低電圧電源がオンのときそのゲート電極に高電圧レベルが供給されてオンとなりレベルシフタ部１２を動作状態にし、低電圧電源がオフのときそのゲート電極に接地レベルが供給されてオフとなりレベルシフタ部１２を停止状態にするとともに貫通電流を防止する。
【００３７】
また、ｐＭＯＳトランジスタ４のソース・ドレイン間には、制御端子２からの制御信号がそのゲート電極に入力されるｐＭＯＳトランジスタ１０５のソース・ドレインが並列に接続されている。このｐＭＯＳトランジスタ１０５は、低電圧電源がオンのときにはそのゲート電極に高電圧レベルが供給されてオフ状態となっており、低電圧電源がオフのときそのゲート電極に接地レベルが供給されてオンとなり、ｐＭＯＳトランジスタ５のゲート電極に高電圧レベルを供給してｐＭＯＳトランジスタ５をオフ状態に固定する。
【００３８】
インバータ１０，１１１と、レベルシフタ部１２と、レベルシフタ部１２の動作を制御するｎＭＯＳトランジスタ１０９，１１０と、レベルシフタ部１２が不動作状態のときオンとなってｐＭＯＳトランジスタ５をオフ状態に固定することによりレベルシフタ部１２の出力インピーダンスを高インピーダンスに設定するｐＭＯＳトランジスタ１０５とによって、本実施形態におけるパワーダウン機能を持つレベルシフタ回路が構成される。
【００３９】
次に、図１を参照して、本実施形態の動作について説明する。
【００４０】
制御端子２に高電圧レベルが供給されて低電圧係ブロックからの信号を選択して出力するように制御されているときには、ｐＭＯＳトランジスタ１０５はオフ、ｎＭＯＳトランジスタ１０９，１１０はオンとなってレベルシフタ部１２は動作状態となり、一方、ｐＭＯＳトランジスタ１１９とｎＭＯＳトランジスタ１２０はオフとなるので、クロックドインバータ１０６は不動作状態となる。
【００４１】
従って、例えば端子１から入力されたＨレベルの信号がインバータ１０で位相反転されてｎＭＯＳトランジスタ７のゲート電極に供給されると共に直接ｎＭＯＳトランジスタ８のゲート電極に供給されると、ｎＭＯＳトランジスタ７のドレイン電位は上昇しｎＭＯＳトランジスタ８のドレイン電位は降下するので、ｐＭＯＳトランジスタ４，５によるラッチ動作によってレベルシフタ部１２の出力はＬレベルとなる。このＬレベルの信号がインバータ１１１に入力され、インバータ１１１からは高電圧にレベルシフトされたＨレベルの信号が出力される。
【００４２】
このとき、クロックドインバータ１０６はレベルシフタ部１２の出力端から切り離されているので、端子１０４から入力される高電圧係ブロックからの信号が影響を及ぼすことはない。
【００４３】
次に、制御端子２に接地電位レベルが供給されて高電圧係ブロックからの信号を選択して出力するように制御されているときには、ｐＭＯＳトランジスタ１０５はオン、ｎＭＯＳトランジスタ１０９，１１０はオフ、ｐＭＯＳトランジスタ１１９とｎＭＯＳトランジスタ１２０はオンとなるので、レベルシフタ部１２は不動作状態となりクロックドインバータ１０６が動作状態となる。
【００４４】
従って、例えば高電圧係ブロックからのＨレベルの信号が端子１０４からクロックドインバータ１０６に入力されると、クロックドインバータ１０６の出力はＬレベルとなる。このＬレベルの信号がインバータ１１１に入力され、インバータ１１１からは高電圧のＨレベル信号が出力される。
【００４５】
このとき、レベルシフタ部１２の出力端はクロックドインバータ１０６の出力端と接続された状態となっているが、レベルシフタ部１２は不動作状態であり、かつレベルシフタ部１２の出力端と直接接続されているｐＭＯＳトランジスタ５はオフに固定され、またｎＭＯＳトランジスタ８と直列に接続されているｎＭＯＳトランジスタ１１０もオフに固定されているので、レベルシフタ部１２の出力インピーダンスは高インピーダンスとなっており、従って、レベルシフタ部１２がクロックドインバータ１０６から出力される高電圧係ブロックの信号に影響を及ぼすことはない。
【００４６】
本実施形態によれば、レベルシフタ部を構成するｎＭＯＳトランジスタ７，８のソース電極にそれぞれ動作制御用のｎＭＯＳトランジスタ１０９，１１０を接続する必要があるが、レベルシフタ部の出力端をクロックドインバータ１０６の出力端から切り離すためのクロックドインバータが不要となるので、実質的にセレクタ回路毎にトランジスタの数を３個減らすことができる。その結果、回路面積を小さくすることができ、かつコストの低減を図ることができる。
【００４７】
図２は、本発明の第２の実施形態を示す回路図である。本実施形態では、図１におけるｐＭＯＳトランジスタ１０５に代えて、ｐＭＯＳトランジスタ５のソース電極と高電圧電源間に直列にｐＭＯＳトランジスタ２０５を接続したことを特徴としている。このｐＭＯＳトランジスタ２０５は、低電圧電源がオンのときにはそのゲート電極に接地レベルが供給されてオン状態となっており、低電圧電源がオフのときそのゲート電極に高電圧レベルが供給されてオフとなる。その他の構成は第１の実施形態と同様である。
【００４８】
次に、図２を参照して、本実施形態の動作について説明する。
【００４９】
制御端子２に高電圧レベルが供給されて低電圧係ブロックからの信号を選択して出力するように制御されているときには、ｎＭＯＳトランジスタ１０９，１１０はオン、ｐＭＯＳトランジスタ２０５のゲート電極にはインバータ１１３を介して接地レベルが供給されるためｐＭＯＳトランジスタ２０５はオンとなるので、レベルシフタ部１２は動作状態となり、一方、ｐＭＯＳトランジスタ１１９とｎＭＯＳトランジスタ１２０はオフとなるので、クロックドインバータ１０６は不動作状態となる。
【００５０】
従って、例えば端子１から入力されたＨレベルの信号がインバータ１０で位相反転されてｎＭＯＳトランジスタ７のゲート電極に供給されると共に直接ｎＭＯＳトランジスタ８のゲート電極に供給されると、ｎＭＯＳトランジスタ７のドレイン電位は上昇しｎＭＯＳトランジスタ８のドレイン電位は降下するので、ｐＭＯＳトランジスタ４，５によるラッチ動作によってレベルシフタ部１２の出力はＬレベルとなる。このＬレベルの信号がインバータ１１１に入力され、インバータ１１１からは高電圧にレベルシフトされたＨレベルの信号が出力される。
【００５１】
このとき、クロックドインバータ１０６はレベルシフタ部１２の出力端から切り離されているので、端子１０４から入力される高電圧係ブロックからの信号が影響を及ぼすことはない。
【００５２】
次に、制御端子２に接地電位レベルが供給されて高電圧係ブロックからの信号を選択して出力するように制御されているときには、ｎＭＯＳトランジスタ１０９，１１０およびｐＭＯＳトランジスタ２０５がオフとなるのでレベルシフタ部１２は不動作状態となり、一方、ｐＭＯＳトランジスタ１１９とｎＭＯＳトランジスタ１２０はオンとなるのでクロックドインバータ１０６が動作状態となる。
【００５３】
従って、例えば高電圧係ブロックからのＨレベルの信号が端子１０４からクロックドインバータ１０６に入力されると、クロックドインバータ１０６の出力はＬレベルとなる。このＬレベルの信号がインバータ１１１に入力され、インバータ１１１からは高電圧のＨレベル信号が出力される。
【００５４】
このとき、レベルシフタ部１２の出力端はクロックドインバータ１０６の出力端と接続された状態となっているが、レベルシフタ部１２は不動作状態であり、かつレベルシフタ部１２の出力端と直接接続されているｐＭＯＳトランジスタ５とｎＭＯＳトランジスタ８は、ｐＭＯＳトランジスタ５と直列に接続されているｐＭＯＳトランジスタ２０５がオフに固定され、またｎＭＯＳトランジスタ８と直列に接続されているｎＭＯＳトランジスタ１１０もオフに固定されているので、レベルシフタ部１２の出力インピーダンスは高インピーダンスとなり、レベルシフタ部１２がクロックドインバータ１０６から出力される高電圧係ブロックの信号に影響を及ぼすことはない。
【００５５】
本実施形態の場合、ｐＭＯＳトランジスタ２０５がレベルシフタ部１２の出力側のｐＭＯＳトランジスタ５と直列に接続される関係上、動作時に十分なドライブ能力を得るために、ｐＭＯＳトランジスタ２０５のチャネンル幅も大きくする必要がある。従って、その分第１の実施形態の場合よりも面積が増加するが、本実施形態においても、レベルシフタ部の出力端をクロックドインバータ１０６の出力端から切り離すためのクロックドインバータが不要となるので、１セレクタ回路毎にトランジスタの数を３個減らすことができる。その結果、回路面積を小さくすることが可能であり、かつコストの低減化を図ることができる。
【００５６】
【発明の効果】
本発明は、ＬＳＩ内部の電源系が異なる複数のブロックからの出力信号を、モードを切り替えて同一の兼用出力端子から出力する構成において、低電圧電源で動作するブロックの出力を高電圧レベルに変換するレベルシフタ回路を不動作状態にしたときに、レベルシフタ部の出力インピーダンスを高インピーダンスに設定する手段を設けているので、レベルシフタ部の次段にセレクタ回路を接続する際にレベルシフタ部の出力を高インピーダンスに設定する手段を省略することができ、回路面積の縮小と、低コスト化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す回路図である。
【図２】本発明の第２の実施形態を示す回路図である。
【図３】パワーダウン機能を有する一般的なレベルシフタ回路図である。
【図４】本発明が適用されるＬＳＩの一例を示す概略図である。
【図５】図３に示すレベルシフタ回路を用いてＩ／Ｏバッファを構成した場合の概略図である。
【図６】セレクタ回路の一般的な構成例を示す図である。
【図７】セレクタ回路の他の構成例を示す図である。
【符号の説明】
１，６０１，７０１  低電圧係ブロックからの入力端子
２，４０２，６０２，７０２  制御端子
３，１０３，３０３，４０３，５０３，６０３，７０３  出力端子
４，５，６，１０５，１１８，１１９，２０５，６１１，６１２，６１５，６１６，７１４，７１５，７１８，７１９  ｐＭＯＳトランジスタ
７，８，９，１０９，１１０，１２０，１２１，６１３，６１４，６１７，６１８，７１６，７１７，７２０，７２１  ｎＭＯＳトランジスタ
１０，１１，１１１，１１３，７１０，７１１  インバータ
１２  レベルシフタ部
１０４，５０４，６０４，７０４  高電圧係ブロックからの入力端子
４００  ＬＳＩ
４０１  低電圧系ブロック
４０４  高電圧系ブロック
４０５  Ｉ／Ｏバッファ
【図１】
0003657235.tif 000002
【図２】
0003657235.tif 000003
【図３】
0003657235.tif 000004
【図４】
0003657235.tif 000005
【図５】
0003657235.tif 000006
【図６】
0003657235.tif 000007
【図７】
0003657235.tif 000008