(57)【特許請求の範囲】
【請求項１】
内部ＤＡＣ、コンパレータ及び逐次比較ＳＡＲを含んで成り、前記ＤＡＣが、入力アナログ値と比較して、ＳＡＲ中に存在するデジタルデータの増加又は減少方向の更新を決定するＳＡＲに記憶されるデジタル値をアナログ値に変換するＡＤＣで行なわれる逐次比較を通して入力アナログ値をデジタル値に変換するプロセスにより生成するデジタルデータの単一のミスシングコードの修正方法で該方法が少なくとも前記ＳＡＲのビット数に等しい回数だけ繰り返される方法において、該方法が、
ａ）変換プロセスにより発生しＳＡＲに記憶されたデジタルデータをＬＳＢにより減少させ、
ｂ）ＳＡＲに記憶された減少したデジタル値をアナログ値に変換し、
ｃ）該変換されたアナログ値を入力アナログ値と比較し、
ｄ）変換されたデジタル値に対応するアナログ値が前記入力アナログ値より小さいときに、ＬＳＢによりＳＡＲ中に記憶されたデジタル値を増加させ、
ｅ）ＳＡＲ中に記憶されたデジタル値を、前記入力アナログ値のアナログ−デジタル変換の正確なデジタル化の結果として使用する、
ステップを含んで成ることを特徴とする方法。
【請求項２】
内部ＤＡＣ、コンパレータ及び逐次比較ＳＡＲを含んで成り、前記ＤＡＣが、入力アナログ値と比較して、ＳＡＲ中に存在するデジタルデータの増加又は減少方向の更新を決定するＳＡＲに記憶されるデジタル値をアナログ値に変換するＡＤＣで行なわれる逐次比較を通して入力アナログ値をデジタル値に変換するプロセスにより生成するデジタルデータの単一のミスシングコードの修正方法で該方法が少なくとも前記ＳＡＲのビット数に等しい回数だけ繰り返される方法において、該方法が、
ａ）変換プロセスにより発生しＳＡＲに記憶されたデジタルデータを２個のＬＳＢにより減少させ、
ｂ）ＳＡＲに記憶されたデジタルデータをアナログ値に変換し、
ｃ）該変換されたアナログ値を入力アナログ値と比較し、
ｄ）変換されたデジタル値に対応するアナログ値が前記入力アナログ値より小さいときに、ＬＳＢによりＳＡＲ中に記憶されたデジタル値を増加させ、
ｅ）ステップｂ）、ｃ）及びｄ）を繰り返し、
ｆ）２個のＬＳＢによりＳＡＲ中に記憶されたデジタル値を増加させ、
ｇ）ステップｂ）及びｃ）を繰り返し、
ｈ）変換されたデジタル値に対応するアナログ値が前記入力アナログ値より大きいか等しいときに２個のＬＳＢによりＳＡＲ中に記憶されたデジタル値を減少させ、あるいは変換されたデジタル値に対応するアナログ値が前記入力アナログ値より小さいときに１個のＬＳＢによりＳＡＲ中に記憶されたデジタル値を減少させ、
ｉ）ＳＡＲ中に記憶されたデジタル値を、前記入力アナログ値のアナログ−デジタル変換の正確なデジタル化の結果として使用する、
ステップを含んで成ることを特徴とする方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、回路のプロセススプレット又は他の不正確性のため、あるエンティティのエラーを導入しやすいアナログ−デジタルコンバータを使用する、所謂逐次比較技術を通してアナログ値をデジタル値に変換するプロセスで生ずるデータを確認し訂正する方法及び対応するデバイスに関する。
【０００２】
【従来技術及びその問題点】
アナログ−デジタルコンバータ（ＡＤＣ）は、組合せ論理ネットワーク、メモリ、マイクロプロセッサ等のデジタル回路により容易に処理できるアナログエンティティ（実ワールドバラメータ）のデジタルデータへの変換インターフェイスを構成することにより、コントロール、調節、データ収集及び処理システムにおいて基本的に重要なものとなる。これらのうち、逐次比較ステップの数に基づく技術に従って動作するアナログ−デジタルコンバータ（ＡＤＣ）は用途の多くの部分をカバーする。
【０００３】
逐次比較ＡＤＣでは、アナログ入力電圧は、ＡＤＣコンバータ内に含まれる内部デジタル−アナログコンバータ（ＤＡＣ）により合成される電圧と比較される。該内部ＤＡＣへのデジタル入力には、最後に実行される比較の結果に応じてステップバイステップで更新される逐次比較プロセスの現在のデジタル値を記憶するレジスタ（ＳＡＲ）が装着されている。コンバータにより取り扱われるビット数と等しいかより大きい数の比較の後に、ＳＡＲレジスタに記憶されたデータが完了した変換のデジタル的な結果を表示する。
【０００４】
一般に新規な変換プロセスの開始時に、変換できるデジタル値の範囲として参照される「中間」コード（値又はデジタルデータ）を示すあるコード又はデジタル値、例えば１００．．０が内部ＤＡＣに供給される。これは、ＳＡＲをこのような中間値に「セット」することにより行なわれる。第１の比較の結果は、例えば１１０．．０又は０１００．．０  のいずれかになるＳＡＲの逐次コンテントを限定し、従って逐次バイセクションを通して変換された入力アナログ値を示すコード又はデジタルデータが、コンバータのビット数により限定される理論比較値内に到達する。
【０００５】
図１は、逐次比較ＡＤＣの機能ダイアグラムである。図から分かるように、内部ＤＡＣは、キャパシタンスアレーＣ、Ｃ／２、Ｃ／４、Ｃ／８及びＣ／１６により構成され、参照電圧ＶＲＥＦ  の容量性部分の動作を行ない、ＳＡＲ中に記憶されるデジタルデータに対応するアナログ値を生じさせる。
実際に、キャパシタンスはＳＡＲの各ビットと連動し、第１のビット〔ＭＢＳ、つまりＭｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ（最も重要なビット）〕と連動するキャパシタンスは第２のビットと連動するキャパシタンスの２倍であり、このキャパシタンスは第３のビットと連動するキャパシタンスの２倍であり、これが所謂ＬＳＢ〔Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）、最も重要でないビット］  まで続く。従ってコード０１００．．０  により生ずるアナログ値はデジタルコード００１０．．０  内で生成する値の２倍であり、コード１０００．．０  に対応する値の半分である。
【０００６】
このようなタイプのコンバータの問題点の主な原因は、キャパシタンスのミスマッチであり、これはＳＡＲレジスタ内に記憶される現在のデジタル値のアナログ値への不正確な変換を生じさせる（ＶＲＥＦ  のキャパシタンスの部分による）内部ＤＡＣを構成する種々のキャパシタンスの値間の不正確な比である。
例えば、内部ＤＡＣを構成する種々のキャパシタのキャパシタンス間の不正確な比のため、デジタルコード例えば１００．０  と連動する電圧レベル又はアナログ値がデジタルコード０１１．．１に対応するアナログ値より低くなることが起こる。
【０００７】
このような状況では所謂「ミスシングコード」現象が起こり、つまりデジタルコード０１１．．１が内部ＤＡＣにより変換されない。正確な設計キャパシタンス比を変えてしまうプロセススプレッド又は他の欠陥に起因するこのような動作条件は、図２Ｂを図２Ａに示された正確な動作条件と直接比較することにより例示する。説明の簡略化のため３ビットコンバータの場合を示し（つまり各変換が３回の比較の実行を伴う）、０Ｖから５Ｖまでの電圧スケールでの３種類の異なったレベルを示す３種類の異なった値又はコード（０１０  、０１１  及び１００  ）用の３種類の別個の変換プロセスを示している（変換図の右側に概略的に示してある）。図２Ｂの場合、内部ＤＡＣによるコード０１１  の正確な変換を不可能にするキャパシタンスのミスマッチの発生を示している。
【０００８】
勿論、そのように変換されたレベル１００．．０がレベル０１１．．１０  より低くなること、つまりキャパシタンス比のミスマッチが顕著で２個の隣接するデジタルコード（値）あるいはそれ以上のものを使用不能にすることも起こり得る。
上述のようにそれ自身欠陥を有する１又は２以上のＡＤＣコンバータを含む複雑な集積回路の機能を回復するための手法が研究され提案されている。これは、専用アナログ回路（コレクションテスト及びトリミングプロセスを通してプログラムできるＥＰＲＯＭ及び／又はＲＯＭと連動する増幅器、トラックアンドホールド回路等）の使用による一連の特定の機能テストを通して欠陥があると識別された内部ＤＡＣの動作特性を適切に修正することにより達成される。これらの既知の修正システムは比較的複雑で、全集積回路の経済性を大きく損なう。
【０００９】
内部ＤＡＣの機能性を確立できるデジタル修正を行なうために使用される余分なコードの発生に基づくデジタル修正技術も知られている。これらの修正システムはアナログ回路の集積を必要としないが、変換プロセスの間の１又は２以上の修正操作を行なうために必要な情報を記憶できるＲＡＭ及び／又はＥＰＲＯＭメモリの使用を必要とする。専用メモリ使用の代替として、前記修正を、発生する余分なビットの関数である適切なアルゴリズムの使用により自動的に行なうこともできる。
【００１０】
通常、ミスシングコードの検出及び欠陥コンバータの修正用の操作は比較的複雑で、トリミング素子アレーの実現及び複数の内部ＤＡＣ及びメモリの使用を必要とする。
Ｆ．マロベルティによる「ＣＭＯＳアナログ集積回路の設計」（１９８６年、セクション８、３７〜６０頁）は種々の修正技術の簡単な記載を含んでいる。これらの技術の幾つかは、ＡＤＣコンバータの入力オフセットとして説明できる所謂調整されていない全エラー（ＴＵＥ）を減少することも可能にする。
例えば多くのマイクルプロセッサのように、逐次比較ＡＤＣを含む多数の集積デバイスでは、ＴＵＥが関連する限りにおいて、デバイスの仕様は特別に厳格ということはなく、例えば±２ＬＳＢに等しいＴＵＥを受け入れるが、ミスシングコードについては寛容ではない。
【００１１】
更にあるパーセンテージの製造されたデバイスの拒否を決定した理由を分析することにより、デバイスが拒否された理由の約９０％がミスシングコードであることが分かった。拒否されたデバイスを更に分析したところ、ＴＵＥに関する限り全ての拒否されたデバイスの９０％を越えるデバイスがその使用を満足していたにもかかわらず、典型的な「ブレーグダウン」の理由は、拒否の約６０〜７０％が「単一ミスシングコード」の発生に起因し、拒否の約２８〜３８％が「ダブルミスシングコード」の存在に起因し、残りの約２％が「トリプルミスシングコード」に起因することが分かった。
【００１２】
従って、全体の調整されないエラー（ＴＵＥ）に関する仕様を満足しながら、内部ＤＡＣでの容量性ミスマッチにほぼ独占的に起因するミスシングコードの発生のために起こる比較的大きなパーセンテージのデバイスの拒否を回避することを実質的に可能にする、逐次比較ＡＤＣの内部ＤＡＣで容量性ミスマッチに起因するミスシングコード用の修正方法の必要性及び／又は有用性があることは明らかである。
【００１３】
【発明の構成】
この目的は、メモリの、及び内部ＤＡＣのアナログ構造を変更するアナログ回路を使用することなく実行できる本発明のシステムにより十分に満足される。本発明のシステムは、理論的には複数のミスシングコードも修正できる。単一ミスシングコード、タブルミスシングコード又は２を越える複数のミスシングコード用の「コレクタ（修正装置）」をあるデバイス中に形成する最終的な選択は、デバイスの特定の製造プロセスの収率特性に依存する。典型的な製造法の分析から生ずるパーセンテージから、最適の設計選択は、本発明により２個までの隣接するミスシングコードを修正できるコレクタを形成することである。これは、さもなければ拒否されるデバイスの大部分となってしまうであろう不十分な機能性を完全な機能性に「回復」することを可能にする。２を越える数の隣接するミスシングコードの発生は、統計上さほど重要でなく、あるいはそれが統計的に重要になったときはいつも、製造プロセスで重大な問題になる指標であることが殆どであり、その発生はＤＡＣ中の容量性ミスマッチより重要性の小さい多くの他の因子を仕様限界から外す傾向がある。
【００１４】
勿論、本発明の修正方法を例えばダブルミスシングコードに使用する場合、通常の変換プロセスに必要なものを越える３回の他の比較を行なうことが要求され、そして各比較がある実行時間（例えば約８００  ナノ秒）を必要とすることから、修正操作は約２〜３マイクロ秒の変換時間の増加を示唆する。他方、マイクルコントロラでは、アナログ−デジタル変換専用の回路が十分に「余裕を持っている」ことがあり、つまりそれはしばしばシステムにより実際に使用されるものより十分に大きいクロック周波数で構造的に正確に動作でき（スタンド−アローン回路として）、そしてこのようなしばしば起こるケースではコンバータのタイミングシグナルを適切に修正することにより、コンパレータ回路のアナログ部分を再設計する必要なく同じ変換時間を維持することが可能になる。
【００１５】
単一ミスシングコード用コレクタを形成する場合、本修正プロセスは次のステップから成る。
ａ）変換プロセスにより発生しＳＡＲに記憶されたデジタルデータをＬＳＢにより減少させ、
ｂ）ＳＡＲに記憶された減少したデジタル値をアナログ値に変換し、
ｃ）該変換されたアナログ値を入力アナログ値と比較し、
ｄ）変換されたデジタル値に対応するアナログ値が前記入力アナログ値より小さいときに、ＬＳＢによりＳＡＲ中に記憶されたデジタル値を増加させ、
ｅ）ＳＡＲ中に記憶されたデジタル値を、前記入力アナログ値のアナログ−デジタル変換の正確なデジタル化の結果として使用する。
【００１６】
ダブルミスシングコード用コレクタを形成する場合、本プロセスは次のステップから成る。
ａ）変換プロセスにより発生しＳＡＲに記憶されたデジタルデータを２個のＬＳＢにより減少させ、
ｂ）ＳＡＲに記憶されたデジタルデータをアナログ値に変換し、
ｃ）該変換されたアナログ値を入力アナログ値と比較し、
ｄ）変換されたデジタル値に対応するアナログ値が前記入力アナログ値より小さいときに、ＬＳＢによりＳＡＲ中に記憶されたデジタル値を増加させ、
ｅ）ステップｂ）、ｃ）及びｄ）を繰り返し、
ｆ）２個のＬＳＢによりＳＡＲ中に記憶されたデジタル値を増加させ、
ｇ）ステップｂ）及びｃ）を繰り返し、
ｈ）変換されたデジタル値に対応するアナログ値が前記入力アナログ値より大きいか等しいときに２個のＬＳＢによりＳＡＲ中に記憶されたデジタル値を減少させ、あるいは変換されたデジタル値に対応するアナログ値が前記入力アナログ値より小さいときに１個のＬＳＢによりＳＡＲ中に記憶されたデジタル値を減少させ、
ｉ）ＳＡＲ中に記憶されたデジタル値を、前記入力アナログ値のアナログ−デジタル変換の正確なデジタル化の結果として使用する。
【００１７】
添付図面を参照して行なう引き続く重要な態様の説明により、本発明の異なった態様及び利点は更に良好に理解されるであろう。
図１は既述の通り、逐次比較ＡＤＣの回路ダイアグラムである。
図２Ａ及び図２Ｂは、それぞれミスシングコードの存在のため正確又は不正確となった３ビットＡＤＣコンバータの動作図である。
図３は、単一ミスシングコードの存在を除外する３ビットＡＤＣにより生ずるデータの本発明による修正方法を例示する図である。
図４は、単一ミスシングコード用修正方法のフローチャートである。
図５は、２個の隣接するミスシングコード用修正方法のフローチャートである。
図６は、本発明によるコレクタが装着された逐次比較ＡＤＣのブロックダイアグラムである。
図７は、修正ルーチンを実行を監視するコントロール回路により駆動される増加及び減少論理回路が装着された特殊なセル（Ｖ ＳＡＲＣＥＬＬ）から成る図６のＡＤＣのＳＡＲの構造を示す部分回路ダイアグラムである。
図８は、図７のＳＡＲのＶ ＳＡＲＣＥＬＬの回路ダイアグラムである。
【００１８】
本発明によるとＡＤＣで、図３に概略的に示した修正方法が実行され（同数の異なったコードの変換の４例）、これはミスシングコード０１１  （図２ＢでＤＡＣにより除外された）も内部ＤＡＣにより変換に導かれる。
基本的に各変換サイクルの終期に、従来の変換プロセスで生成しＳＡＲ中に記憶されたデジタルデータは１個のＬＳＢ（最も重要でないビット）により減少する。減少したデジタル値は内部ＤＡＣにより再度アナログ値に変換され、生成するアナログ値は修正方法の対象である入力アナログ値と比較される。減少しかつ変換されたデジタル値に対応するアナログ値が入力アナログ値より小さい場合のみ、ＳＡＲに記憶されたデジタルデータが一個のＬＳＢにより増加する。逆に変換されたアナログ値が入力アナログ値と等しいか大きい場合には、ＳＡＲに存在するデジタルデータは最早修正されない。図３から分かるように、変換サイクルの終期における修正方法の結果は、最終的なミスシングコード（０１１  ）も実質的に変換されることになる。
【００１９】
上述の単一ミスシングコード用コレクタの場合の修正方法が図４のフローチャート中にも示されている。
２個の隣接するミスシングコードを修正できるコレクタを形成しなければならないときは、修正方法は図５のフローチャートに示したものになる。
【００２０】
図６は、本発明に従って形成された逐次比較ＡＤＣのブロックダイアグラムである。従来の構造と比較すると、コンバータには、修正ルーチンを行なう論理回路が含む付加ブロックＣＯＲＲが装着されている。ブロックＫＯＭＰは、入力アナログ電圧と、内部ＤＡＣにより合成されかつＳＡＲに記憶された現在のデジタル値に対応するアナログデジタルとを比較する。参照電圧を区分するキャパシタアレーはブロックＣ ＮＥＴＺに含まれ、一方キャパシタアレーを形成するためのスイッチアレーはＳＡＲにより駆動されるＳＷＩＴＣＨ ＴＲＥＥという名のブロック中に含まれる。ＺＹＫＬＵＳはコンバータで使用される全てのタイミングシグナルを発生するブロックである。
【００２１】
勿論本発明によると、監視ブロックＣＯＲＲのコントロールの下に単一のミスシングコードの修正、又は２又はそれ以上の隣接するミスシングコードの修正用に形成するかを問わず、ＳＡＲの構造は、ＳＡＲ中に記憶されたデジタルデータの機能を増加させ又は減少させることのできる付加論理回路を集積する。
図６の本発明のＡＤＣの１０ビットＳＡＲブロックの回路ダイアグラムが図７に示されている。従来のＳＡＲの場合、１０セル全てＳＡＲＣＥＬＬ０．．．ＳＡＲＣＥＬＬ９に、コンパレータＫＯＭＰの出力シグナルを表示し従ってその値に応じてＳＡＲに記憶されたデジタルデータを更新する実施された比較に対応する情報を有するＣＯＵＴシグナルが入力される。本発明のコンバータの修正されたＳＡＲでも、最初の１０回の比較についてシグナルＣＯＵＴを通して同じ機能が実行される（１０ビットコンパレータを考慮する）。１０回の比較の終期に、ＳＡＲに記憶されたデジタルデータは、シグナルＩＮＣ２、ＩＮＣ１、ＤＥＣ２  ＤＥＣ１、ＳＴＯＰ０、ＲＳＴ及びＣＴＲ ＣＯＲＲを通してコントロールブロックＣＯＲＲにより与えられる増加又は減少シグナルにより更新される。
【００２２】
単一セルＳＡＲＣＥＬＬ（＊）は図８に示す構造を有することができる。純粋に例示の目的で本発明の対象であるコレクタシステムを実行するために修正された既知設計のセルの回路が示されている。
基本的に複数の単一セルは図８の回路ダイアグラムの上部により構成される付加回路が装着され、該回路は該付加回路を点線の枠中に限定することにより特定し、それを実質的に標準的なセルである回路を表示するセル回路の下部から区別している。実際、「交換による設計改良状況」では、専用回路（図８の回路の上部）を付加して、記憶された論理値の増加及び減少デバイスが装着された修正された形態（セルの前もって存在する標準マスターラッチの置換）でレジスタセルの所謂マスターラッチを実質的に実現する。
【００２３】
図８に示した回路を参照すると、ＩＮＣシグナルは実際に図示のセル（ＳＡＲのＳＡＲＣＥＬＬ１）に、先行するセル（ＳＡＲＣＥＬＬ０）が増加動作に従って更新されたことを通知する。逆にシグナルＤＡＣは、先行セルが減少動作に従って更新されたことを通知する。
シグナルＣＨＡＮＧＥは図示のセルの論理の内容の変化の動作を行ない、一方出力シグナルＣＨＡＮＧＥＳは連続するセル（ＳＡＲＣＥＬＬ２）の内容を修正する必要が生じるときにアクチベートされるシグナルである。
【００２４】
例えば両シグナルＣＨＡＮＧＥ及びＩＮＣがアクチベートされると、これは増加動作が行なわれ、セルの内容が変化しなければならないことを意味する。論理「０」がセルに記憶されていると、該値は「１」に変化し、次のセルに記憶された値を変化させるシグナルつまりシグナルＣＨＡＮＧＥＳはアクチベートされない。逆に「１」がセルに記憶されていると、該値は「０」に変化し、次のセルの値を変化させるためのシグナルＣＨＡＮＧＥＳがアクチベートされる。
【００２５】
一旦動作が行なわれると、結果がセルのマスターラッチに記憶される。このようにセルのマスターラッチに記憶された値は、シグナルＣＴＲ ＣＯＲＲが動作の結果の書込を可能にする場合のみに同じセルのスレーブラッチに（ＳＡＲに記憶されたデータを更新するために）「条件付き」で伝達される。これは、減少又は増加ステップは各変換サイクルの終期に「常に」行なわれ、必要な場合のみに（比較の結果に基づいて）動作の結果がＳＡＲ中に「効果的に書き込まれる」ため、必要である。増加及び減少動作を行なうことを可能にする論理オペレータは図８に示したような古典的なＥＸ ＮＯＲ回路である。勿論完全に新規な設計の場合には、ＳＡＲの単一セルは図示した回路とは異なった回路じ実現しても良く、該回路は必要とする全トランジスタ数に関して最適化することができる。
【００２６】
セルＳＡＲＣＥＬＬ０、ＳＡＲＣＥＬＬ８及びＳＡＲＣＥＬＬ９も、ある入力及び／又は出力ターミナルを有しないことを除いて、他のセルと機能的に類似する回路を有している。一般のＳＡＲ構造に通常存在するＳＡＲＥＮＤブロックは比較サイクルを閉じるように働く。本発明の修正ＳＡＲレジスタの場合にも、ＳＡＲＥＮＤブロックの機能、つまり比較及び修正サイクルの終了の決定は、同じである。シグナルＭＡ ＥＯＳ及びＥＯＳ ＡＲはコントロールブロックＣＯＲＲへ入力し、これはサイクルの終了をコマンドするために、各変換プロセスの終期に修正ステップの実行を監視する。
修正システムのないＡＤＣコンバータによる要求されるゲートの全数である１５７６であることと比較して、８ビットＡＤＣの２個の隣接するミスシングコード用の本発明の修正システムを実行する実際的な設計では、使用される「ゲート」の全数は２００２であった。
【図面の簡単な説明】
【図１】逐次比較ＡＤＣの回路ダイアグラム。
【図２】Ａ及びＢは、それぞれミスシングコードの存在のため正確又は不正確となった３ビットＡＤＣコンバータの動作図。
【図３】３ビットＡＤＣにより生ずるデータの本発明による修正方法を例示する図。
【図４】単一ミスシングコード用修正方法のフローチャート。
【図５】２個の隣接するミスシングコード用修正方法のフローチャート。
【図６】本発明による逐次比較ＡＤＣのブロックダイアグラム。
【図７】図６のＡＤＣのＳＡＲの構造を示す部分回路ダイアグラム。
【図８】図７のＳＡＲのセルの回路ダイアグラム。
【符号の説明】
ＡＤＣ・・・アナログ−デジタルコンバータ  ＤＡＣ・・・デジタル−アナログコンバータ  ＬＳＢ・・・最も重要でないビット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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