(57)【特許請求の範囲】
【請求項１】
シフトレジスタユニットを多段に縦続接続し、駆動クロックにより情報を伝達していくように構成した走査用シフトレジスタにおける各シフトレジスタユニットに対して、隣接する２つのシフトレジスタユニットの出力より、立ち上がりエッジ又は立ち下がりエッジを検出するエッジ検出部と、同じく前記２つのシフトレジスタユニットの出力より前記エッジ検出部が検出するエッジと逆のエッジを検出する逆エッジ検出部と、前記エッジ検出部の出力を記憶するエッジ信号記憶部と、前記エッジ検出部とエッジ信号記憶部の間に配設したエッジ信号記憶用スイッチと、前記逆エッジ検出部の出力を記憶する逆エッジ信号記憶部と、前記逆エッジ検出部と逆エッジ信号記憶部の間に配設した逆エッジ信号記憶用スイッチと、前記エッジ信号記憶部にエッジ信号が記憶されたときに前記シフトレジスタユニットのセットレベルを、その他のときにリセットレベルを発生するプリセットレベル発生部と、前記シフトレジスタユニットのリセットレベル供給ラインと、前記プリセットレベル発生部と前記シフトレジスタユニットの出力の間に配設された、転送クロックと転送信号の論理積によって制御されるプリセットレベル転送制御部と、前記リセットレベル供給ラインと前記シフトレジスタユニットの出力の間に配設された、前記転送クロックと前記逆エッジ信号記憶部の出力と本走査モード設定信号の論理積によって制御されるリセットレベル転送制御部とを設け、本走査に先立つ先行走査によって駆動クロックの周期の複数倍の幅をもつシフトパルスを所望の位置までシフトした後、前記エッジ信号記憶用スイッチ及び逆エッジ信号記憶用スイッチを駆動し、前記エッジ検出部及び前記逆エッジ検出部の出力信号を前記エッジ信号記憶部及び前記逆エッジ信号記憶部に記憶し、本走査時に前記プリセットレベル転送制御部の作動によって、各シフトレジスタユニットの出力がハイインピーダンス状態のタイミングで前記エッジ信号に基づきセットレベル及びリセットレベルを各シフトレジスタユニットに転送する駆動手段と、前記リセットレベル転送制御部の作動によって、各シフトレジスタユニットの出力がハイインピーダンス状態のタイミングで前記逆エッジ信号に基づき各シフトレジスタユニットの出力レベルをリセットレベルとする駆動手段とを備えていることを特徴とするシフトレジスタ。
【請求項２】
シフトレジスタユニットを多段に縦続接続し、駆動クロックにより情報を伝達していくように構成した走査用シフトレジスタにおける各シフトレジスタユニットに対して、隣接する２つのシフトレジスタユニットの出力より、立ち上がりエッジ又は立ち下がりエッジを検出するエッジ検出部と、同じく前記２つのシフトレジスタユニットの出力より前記エッジ検出部が検出するエッジと逆のエッジを検出する逆エッジ検出部と、前記エッジ検出部の出力を記憶するエッジ信号記憶部と、前記エッジ検出部とエッジ信号記憶部の間に配設したエッジ信号記憶用スイッチと、前記逆エッジ検出部の出力を記憶する逆エッジ信号記憶部と、前記逆エッジ検出部と逆エッジ信号記憶部の間に配設した逆エッジ信号記憶用スイッチと、前記エッジ信号記憶部にエッジ信号が記憶されたときに前記シフトレジスタユニットのセットレベルを、その他のときにリセットレベルを発生するプリセットレベル発生部と、前記シフトレジスタユニットのリセットレベル供給ラインと、前記プリセットレベル発生部の出力に接続された、転送クロックと転送信号の論理積によって制御されるプリセットレベル転送制御部と、前記リセットレベル供給ラインに接続された、前記転送クロックと前記逆エッジ信号記憶部の出力の論理積によって制御されるリセットレベル転送制御部と、前記プリセットレベル転送制御部及びリセットレベル転送制御部の出力と前記シフトレジスタユニットの出力の間に接続した本走査モード設定スイッチとを設け、本走査に先立つ先行走査によって駆動クロックの周期の複数倍の幅をもつシフトパルスを所望の位置までシフトした後、前記エッジ信号記憶用スイッチ及び逆エッジ信号記憶用スイッチを駆動し、前記エッジ検出部及び前記逆エッジ検出部の出力信号を前記エッジ信号記憶部及び前記逆エッジ信号記憶部に記憶し、本走査時に前記本走査モード設定スイッチを駆動し、前記プリセットレベル転送制御部の作動によって、各シフトレジスタユニットの出力がハイインピーダンス状態のタイミングで前記エッジ信号に基づきセットレベル及びリセットレベルを各シフトレジスタユニットに転送する駆動手段と、前記リセットレベル転送制御部の作動によって、各シフトレジスタユニットの出力がハイインピーダンス状態のタイミングで前記逆エッジ信号に基づき各シフトレジスタユニットの出力レベルをリセットレベルとする駆動手段とを備えていることを特徴とするシフトレジスタ。
【請求項３】
シフトレジスタユニットを多段に縦続接続し、駆動クロックにより情報を伝達していくように構成した走査用シフトレジスタにおける各シフトレジスタユニットに対して、隣接する２つのシフトレジスタユニットの出力より、立ち上がりエッジ又は立ち下がりエッジを検出するエッジ検出部と、同じく前記２つのシフトレジスタユニットの出力より前記エッジ検出部が検出するエッジと逆のエッジを検出する逆エッジ検出部と、前記エッジ検出部の出力を記憶するエッジ信号記憶部と、前記エッジ検出部とエッジ信号記憶部の間に配設したエッジ信号記憶用スイッチと、前記逆エッジ検出部の出力を記憶する逆エッジ信号記憶部と、前記逆エッジ検出部と逆エッジ信号記憶部の間に配設した逆エッジ信号記憶用スイッチと、前記エッジ信号記憶部にエッジ信号が記憶されたときに前記シフトレジスタユニットのセットレベルを、その他のときにリセットレベルを発生するプリセットレベル発生部と、前記プリセットレベル発生部の出力と前記シフトレジスタユニットの出力との間に直列に接続され、それぞれ転送クロック及び転送信号によって駆動される第１プリセットレベル転送スイッチ及び第２プリセットレベル転送スイッチと、前記第２プリセットレベル転送スイッチと並列に入出力を接続し、前記逆エッジ信号記憶部の出力と本走査モード設定信号の論理積によって制御されるリセットレベル転送制御部とを設け、本走査に先立つ先行走査によって駆動クロックの周期の複数倍の幅をもつシフトパルスを所望の位置までシフトした後、前記エッジ信号記憶用スイッチ及び逆エッジ信号記憶用スイッチを駆動し、前記エッジ検出部及び前記逆エッジ検出部の出力信号を前記エッジ信号記憶部及び前記逆エッジ信号記憶部に記憶し、本走査時に第１プリセットレベル転送スイッチ及び第２プリセットレベル転送スイッチを駆動することによって、各シフトレジスタユニットの出力がハイインピーダンス状態のタイミングで前記エッジ信号に基づきセットレベル及びリセットレベルを各シフトレジスタユニットに転送する駆動手段と、前記リセットレベル転送制御部の作動によって、各シフトレジスタユニットの出力がハイインピーダンス状態のタイミングで前記逆エッジ信号に基づき各シフトレジスタユニットの出力レベルをリセットレベルとする駆動手段とを備えていることを特徴とするシフトレジスタ。
【請求項４】
シフトレジスタユニットを多段に縦続接続し、駆動クロックにより情報を伝達していくように構成した走査用シフトレジスタにおける各シフトレジスタユニットに対して、隣接する２つのシフトレジスタユニットの出力より、立ち上がりエッジ又は立ち下がりエッジを検出するエッジ検出部と、同じく前記２つのシフトレジスタユニットの出力より前記エッジ検出部が検出するエッジと逆のエッジを検出する逆エッジ検出部と、前記エッジ検出部の出力を記憶するエッジ信号記憶部と、前記エッジ検出部とエッジ信号記憶部の間に配設したエッジ信号記憶用スイッチと、前記逆エッジ検出部の出力を記憶する逆エッジ信号記憶部と、前記逆エッジ検出部と逆エッジ信号記憶部の間に配設した逆エッジ信号記憶用スイッチと、前記エッジ信号記憶部にエッジ信号が記憶されたときに前記シフトレジスタユニットのセットレベルを、その他のときにリセットレベルを発生するプリセットレベル発生部と、一端を前記プリセットレベル発生部に接続し、転送クロック及び転送信号によってそれぞれ駆動される直列に接続された第１プリセットレベル転送スイッチ及び第２プリセットレベル転送スイッチと、前記第２プリセットレベル転送スイッチと並列に接続され、前記逆エッジ信号記憶部の出力により駆動されるリセットレベル転送スイッチと、前記直列に接続された第１プリセットレベル転送スイッチ及び第２プリセットレベル転送スイッチの他端と前記シフトレジスタユニットの出力の間に接続した本走査モード設定スイッチとを設け、本走査に先立つ先行走査によって駆動クロックの周期の複数倍の幅をもつシフトパルスを所望の位置までシフトした後、前記エッジ信号記憶用スイッチ及び逆エッジ信号記憶用スイッチを駆動し、前記エッジ検出部及び前記逆エッジ検出部の出力信号を前記エッジ信号記憶部及び前記逆エッジ信号記憶部に記憶し、本走査時に、前記本走査モード設定スイッチと、前記第１プリセットレベル転送スイッチ及び第２プリセットレベル転送スイッチを駆動することによって、各シフトレジスタユニットの出力がハイインピーダンス状態のタイミングで前記エッジ信号に基づきセットレベル及びリセットレベルを各シフトレジスタユニットに転送する駆動手段と、前記リセットレベル転送スイッチの作動によって、各シフトレジスタユニットの出力がハイインピーダンス状態のタイミングで前記逆エッジ信号に基づき各シフトレジスタユニットの出力レベルをリセットレベルとする駆動手段とを備えていることを特徴とするシフトレジスタ。
【請求項５】
シフトレジスタユニットを多段に縦続接続し、駆動クロックにより情報を伝達していくように構成した走査用シフトレジスタにおける各シフトレジスタユニットに対して、該走査用シフトレジスタと同様の構成の走査範囲設定用シフトレジスタの各シフトレジスタユニットと、前記走査範囲設定用シフトレジスタの隣接する２つのシフトレジスタユニットの出力より、立ち上がりエッジ又は立ち下がりエッジを検出するエッジ検出部と、同じく前記２つのシフトレジスタユニットの出力より前記エッジ検出部が検出するエッジと逆のエッジを検出する逆エッジ検出部と、前記エッジ検出部の出力を記憶するエッジ信号記憶部と、前記エッジ検出部とエッジ信号記憶部の間に配設したエッジ信号記憶用スイッチと、前記逆エッジ検出部の出力を記憶する逆エッジ信号記憶部と、前記逆エッジ検出部と逆エッジ信号記憶部の間に配設した逆エッジ信号記憶用スイッチと、前記エッジ信号記憶部にエッジ信号が記憶されたときに前記走査用シフトレジスタユニットのセットレベルを、その他のときにリセットレベルを発生するプリセットレベル発生部と、前記走査用シフトレジスタユニットのリセットレベル供給ラインと、前記プリセットレベル発生部と前記走査用シフトレジスタユニットの出力の間に配設された、転送クロックと転送信号の論理積によって制御されるプリセットレベル転送制御部と、前記リセットレベル供給ラインと前記走査用シフトレジスタユニットの出力の間に配設された、前記転送クロックと前記逆エッジ信号記憶部の出力の論理積によって制御されるリセットレベル転送制御部とを設け、前記走査用シフトレジスタの走査に先立って、前記走査範囲設定用シフトレジスタを駆動し、駆動クロックの周期の複数倍の幅をもつシフトパルスを所望の位置までシフトした後、前記エッジ信号記憶用スイッチ及び逆エッジ信号記憶用スイッチを駆動し、前記エッジ検出部及び前記逆エッジ検出部の出力信号を前記エッジ信号記憶部及び前記逆エッジ信号記憶部に記憶し、前記走査用シフトレジスタの走査時に前記プリセットレベル転送制御部の作動によって、各走査用シフトレジスタユニットの出力がハイインピーダンス状態のタイミングで前記エッジ信号に基づきセットレベル及びリセットレベルを各走査用シフトレジスタユニットに転送する駆動手段と、前記リセットレベル転送制御部の作動によって、各走査用シフトレジスタユニットの出力がハイインピーダンス状態のタイミングで前記逆エッジ信号に基づき各走査用シフトレジスタユニットの出力レベルをリセットレベルとする駆動手段とを備えていることを特徴とするシフトレジスタ。
【請求項６】
シフトレジスタユニットを多段に縦続接続し、駆動クロックにより情報を伝達していくように構成した走査用シフトレジスタにおける各シフトレジスタユニットに対して、該走査用シフトレジスタと同様の構成の走査範囲設定用シフトレジスタの各シフトレジスタユニットと、前記走査範囲設定用シフトレジスタの隣接する２つのシフトレジスタユニットの出力より、立ち上がりエッジ又は立ち下がりエッジを検出するエッジ検出部と、同じく前記２つのシフトレジスタユニットの出力より前記エッジ検出部が検出するエッジと逆のエッジを検出する逆エッジ検出部と、前記エッジ検出部の出力を記憶するエッジ信号記憶部と、前記エッジ検出部とエッジ信号記憶部の間に配設したエッジ信号記憶用スイッチと、前記逆エッジ検出部の出力を記憶する逆エッジ信号記憶部と、前記逆エッジ検出部と逆エッジ信号記憶部の間に配設した逆エッジ信号記憶用スイッチと、前記エッジ信号記憶部にエッジ信号が記憶されたときに前記走査用シフトレジスタユニットのセットレベルを、その他のときにリセットレベルを発生するプリセットレベル発生部と、該プリセットレベル発生部の出力と前記走査用シフトレジスタユニットの出力との間に直列に接続された、それぞれ転送クロック及び転送信号によって駆動される第１プリセットレベル転送スイッチ及び第２プリセットレベル転送スイッチと、該第２プリセットレベル転送スイッチと並列に接続され前記逆エッジ信号記憶部の出力により駆動されるリセットレベル転送スイッチとを設け、前記走査用シフトレジスタの走査に先立って、前記走査範囲設定用シフトレジスタを駆動し、駆動クロックの周期の複数倍の幅をもつシフトパルスを所望の位置までシフトした後、前記エッジ信号記憶用スイッチ及び逆エッジ信号記憶用スイッチを駆動し、前記エッジ検出部及び前記逆エッジ検出部の出力信号を前記エッジ信号記憶部及び前記逆エッジ信号記憶部に記憶し、前記走査用シフトレジスタの走査時に第１プリセットレベル転送スイッチ及び第２プリセットレベル転送スイッチを駆動することによって、各走査用シフトレジスタユニットの出力がハイインピーダンス状態のタイミングで前記エッジ信号に基づきセットレベル及びリセットレベルを各走査用シフトレジスタユニットに転送する駆動手段と、前記リセットレベル転送スイッチを駆動することによって、各走査用シフトレジスタユニットの出力がハイインピーダンス状態のタイミングで前記逆エッジ信号に基づき各走査用シフトレジスタユニットの出力レベルをリセットレベルとする駆動手段とを備えていることを特徴とするシフトレジスタ。
【請求項７】
前記エッジ検出部及び前記逆エッジ検出部は、それぞれインバータとＮＯＲゲート、及びインバータとＮＡＮＤゲートで構成されていることを特徴とする請求項１〜６のいずれか１項に記載のシフトレジスタ。
【請求項８】
前記エッジ信号記憶用スイッチ及び逆エッジ信号記憶用スイッチは、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタよりなるアナログスイッチで構成されていることを特徴とする請求項１〜６のいずれか１項に記載のシフトレジスタ。
【請求項９】
前記第１プリセットレベル転送スイッチ及び第２プリセットレベル転送スイッチは、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタよりなるアナログスイッチで構成されていることを特徴とする請求項３，４，６のいずれか１項に記載のシフトレジスタ。
【請求項１０】
前記本走査モード設定スイッチは、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタよりなるアナログスイッチで構成されていることを特徴とする請求項２又は４に記載のシフトレジスタ。
【請求項１１】
前記エッジ信号記憶部及び逆エッジ信号記憶部は、インバータ１段で構成されていることを特徴とする請求項１〜６のいずれか１項に記載のシフトレジスタ。
【請求項１２】
前記エッジ信号記憶部及び逆エッジ信号記憶部は、直列に接続された２段のインバータと、その入出力間に並列に接続されたＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタよりなるアナログスイッチとで構成され、前記アナログスイッチは前記エッジ信号記憶用スイッチ及び逆エッジ信号記憶用スイッチを駆動する信号と逆の論理で駆動されるように構成されていることを特徴とする請求項１〜６のいずれか１項に記載のシフトレジスタ。
【請求項１３】
前記プリセットレベル発生部は、インバータで構成されていることを特徴とする請求項１〜６のいずれか１項に記載のシフトレジスタ。
【請求項１４】
前記プリセットレベル発生部は、前記エッジ信号記憶部と兼ねていることを特徴とする請求項１〜６のいずれか１項に記載のシフトレジスタ。
【請求項１５】
前記プリセットレベル転送制御部は、直列に接続された、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタよりなるアナログスイッチで構成されていることを特徴とする請求項１，２，５のいずれか１項に記載のシフトレジスタ。
【請求項１６】
前記プリセットレベル転送制御部は、ＮＡＮＤゲートと、該ＮＡＮＤゲートと直列に接続したインバータと、前記ＮＡＮＤゲートと前記インバータの出力で制御されるＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタよりなるアナログスイッチとで構成されていることを特徴とする請求項１，２，５のいずれか１項に記載のシフトレジスタ。
【請求項１７】
前記リセットレベル転送制御部は、ＰチャネルＭＯＳトランジスタ又はＮチャネルＭＯＳトランジスタのいずれかで構成されていることを特徴とする請求項４又は６に記載のシフトレジスタ。
【請求項１８】
前記リセットレベル転送制御部は、インバータと、直列に接続されたＰチャネルＭＯＳトランジスタとで構成されていることを特徴とする請求項１，２，３，５のいずれか１項に記載のシフトレジスタ。
【請求項１９】
前記リセットレベル転送制御部は、直列に接続されたＮチャネルＭＯＳトランジスタで構成されていることを特徴とする請求項１，２，３，５のいずれか１項に記載のシフトレジスタ。
【請求項２０】
前記リセットレベル転送制御部は、ＮＡＮＤゲートと、該ＮＡＮＤゲートの出力で制御されるＰチャネルＭＯＳトランジスタとで構成されていることを特徴とする請求項１，２，３，５のいずれか１項に記載のシフトレジスタ。
【請求項２１】
前記リセットレベル転送制御部は、ＮＯＲゲートと、該ＮＯＲゲートの出力で制御されるＮチャネルＭＯＳトランジスタとで構成されていることを特徴とする請求項１，２，３，５のいずれか１項に記載のシフトレジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、シフトレジスタに関し、特に走査パルス発生回路等に用いられる任意の位置から走査を開始させ、任意の位置で走査を終了させることの可能なシフトレジスタに関する。
【０００２】
【従来の技術】
従来、任意の位置から走査を開始させ、任意の位置で走査を終了させることの可能なシフトレジスタとして、本願出願人が特開平６−３５０９３３号において開示した、走査開始位置を記憶する記憶部をもつシフトレジスタがある。次に、かかるシフトレジスタを図26に基づいて説明する。図26にはシフトレジスタが４段の場合を示してある。図26において、100 はシフトレジスタの単位ブロックで、該単位ブロック100 は、直列接続された第１のクロック型インバータ101-１と第２のクロック型インバータ101-２とで構成されたシフトレジスタユニット101 と、直列接続された記憶用インバータ102 と記憶用ＮＡＮＤ103 とからなる記憶部104 と、シフトレジスタユニット101 の第１のクロック型インバータ101-１の出力端子と記憶部104 の入力端子の間に接続された記憶用スイッチ105 と、記憶部104 の出力端子と第１のクロック型インバータ101-１の出力端子の間に接続された転送用スイッチ106 とで構成されている。
【０００３】
そして、シフトレジスタユニット101 を構成する第１のクロック型インバータ101-１と第２のクロック型インバータ101-２は、図27に示すようにＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタで構成されている。また、記憶用スイッチ105 及び転送用スイッチ106 はそれぞれＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタからなるアナログスイッチで構成されており、記憶用スイッチ105 はメモリパルスΦM により開閉され、転送用スイッチ106 は転送パルスΦT により開閉されるようになっている。また、記憶部104 を構成する記憶用ＮＡＮＤゲート103 の一方の入力端子は、／ＣＬＲ端子に接続され、／ＣＬＲ信号を印加するようになっている。
【０００４】
次に、このように構成されたシフトレジスタの動作を、図28に示したタイミングチャートを用いて説明する。時刻ｔ0 において、／ＣＬＲ端子をハイレベルとし、スタートパルスΦSTにハイレベルを入力し、クロックΦ1 ，Φ2 にしたがってシフトさせる。時刻ｔ1 でメモリパルスΦM をハイレベルとして、時刻ｔ1 でのシフトレジスタの情報を記憶部104 に記憶させる。時刻ｔ2 で転送パルスΦT をハイレベルとすることにより、記憶部104 に記憶させていた情報をシフトレジスタのノードＮ0.5 ，Ｎ1.5 ，Ｎ2.5 ，・・・に転送する。
【０００５】
ここでは、時刻ｔ0 からｔ2 までが走査開始位置を設定するための先行走査で、時刻ｔ2 以降が本走査となり、２段目のシフトレジスタから走査が始まったのと同様の出力を得ることができる。本走査開始後、時刻ｔ3 でΦT をハイレベル、／ＣＬＲをローレベルとすることで、シフトレジスタのノードＮ0.5 ，Ｎ1.5 ，Ｎ2.5 ，・・・がハイレベルにリセットされ、走査を途中で止めることができる。本走査の走査開始位置が変わらなければ、記憶部104 に記憶されている情報が記憶用スイッチ105 のリーク電流などにより変わらない限り、記憶動作のための先行走査を行う必要はない。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のように構成されたシフトレジスタにおいては、走査停止位置は、毎本走査のたびに／ＣＬＲ信号によって行わなければならなく、制御が繁雑である。本発明は、従来のシフトレジスタにおける上記問題点を解消するためになされたもので、１回の先行走査で走査開始位置のみならず走査停止位置も設定し、所望の範囲の走査を複数回行うことができるシフトレジスタを提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記問題点を解決するため、請求項１記載の発明は、図１の概念図に示すように、シフトレジスタユニット１Ａを多段に縦続接続し、駆動クロックにより情報を伝達していくように構成した走査用シフトレジスタ１における各シフトレジスタユニット１Ａに対して、隣接する２つのシフトレジスタユニットの出力より、立ち上がりエッジ又は立ち下がりエッジを検出するエッジ検出部３と、同じく前記２つのシフトレジスタユニットの出力より前記エッジ検出部３が検出するエッジと逆のエッジを検出する逆エッジ検出部４と、前記エッジ検出部３の出力を記憶するエッジ信号記憶部７と、前記エッジ検出部３とエッジ信号記憶部７の間に配設したエッジ信号記憶用スイッチ５と、前記逆エッジ検出部４の出力を記憶する逆エッジ信号記憶部８と、前記逆エッジ検出部４と逆エッジ信号記憶部８の間に配設した逆エッジ信号記憶用スイッチ６と、前記エッジ信号記憶部７にエッジ信号が記憶されたときに前記シフトレジスタユニット１Ａのセットレベルを、その他のときにリセットレベルを発生するプリセットレベル発生部９と、前記シフトレジスタユニット１Ａのリセットレベル供給ライン10と、前記プリセットレベル発生部９と前記シフトレジスタユニット１Ａの出力の間に配設された、転送クロックΦ1 と転送信号ΦT の論理積によって制御されるプリセットレベル転送制御部11と、前記リセットレベル供給ライン10と前記シフトレジスタユニット１Ａの出力の間に配設された、前記転送クロックΦ1 と前記逆エッジ信号記憶部８の出力と本走査モード設定信号ＣＮＴの論理積によって制御されるリセットレベル転送制御部12とを設け、本走査に先立つ先行走査によって駆動クロックの周期の複数倍の幅をもつシフトパルスを所望の位置までシフトした後、前記エッジ信号記憶用スイッチ５及び逆エッジ信号記憶用スイッチ６を駆動し、前記エッジ検出部３及び前記逆エッジ検出部４の出力信号を前記エッジ信号記憶部７及び前記逆エッジ信号記憶部８に記憶し、本走査時に前記プリセットレベル転送制御部11の作動によって、各シフトレジスタユニット１Ａの出力がハイインピーダンス状態のタイミングで前記エッジ信号に基づきセットレベル及びリセットレベルを各シフトレジスタユニット１Ａに転送する駆動手段と、前記リセットレベル転送制御部12の作動によって、各シフトレジスタユニット１Ａの出力がハイインピーダンス状態のタイミングで前記逆エッジ信号に基づき各シフトレジスタユニット１Ａの出力レベルをリセットレベルとする駆動手段とを備えて構成するものである。
【０００８】
なお、図１においてΦST，Φ1 ，Φ2 ，／Φ1 ，／Φ2 は、それぞれシフトレジスタを駆動するためのクロックパルスである。また、ΦM はエッジ信号記憶用スイッチ５及び逆エッジ信号記憶用スイッチ６を駆動するための信号である。また更に、プリセットレベル転送制御部11に入力されている転送信号ΦT 及び転送クロックΦ1 ，リセットレベル転送制御部12に入力されている本走査モード設定信号ＣＮＴ及び転送クロックΦ1 は、それぞれプリセットレベル及びリセットレベルの転送を制御するための信号である。前記転送クロックΦ1 は、前記走査用シフトレジスタ１を駆動するためのクロックパルスΦ1 と同一のものであり、前記各シフトレジスタユニット１Ａの出力がハイインピーダンス状態となるタイミングを与える。なお、符号２はシフトレジスタの単位ブロックを示している。
【０００９】
このように構成したシフトレジスタにおいては、本走査に先立つ先行走査において、シフトパルスの時間的に前のエッジが記憶された単位ブロックの位置が走査開始位置となり、時間的に後のそれと逆方向のエッジが記憶された単位ブロックの位置が走査停止位置となる。前記走査開始位置及び前記走査停止位置は、エッジ信号記憶部７及び逆エッジ信号記憶部８に記憶されているので、本走査時における走査範囲が変更されなければ１回の先行走査のみで所望の範囲の走査を複数回行うことができる。
【００１０】
請求項２記載の発明は、図２の概念図に示すように、シフトレジスタユニット１Ａを多段に縦続接続し、駆動クロックにより情報を伝達していくように構成した走査用シフトレジスタ１における各シフトレジスタユニット１Ａに対して、隣接する２つのシフトレジスタユニットの出力より、立ち上がりエッジ又は立ち下がりエッジを検出するエッジ検出部３と、同じく前記２つのシフトレジスタユニットの出力より前記エッジ検出部３が検出するエッジと逆のエッジを検出する逆エッジ検出部４と、前記エッジ検出部３の出力を記憶するエッジ信号記憶部７と、前記エッジ検出部３とエッジ信号記憶部７の間に配設したエッジ信号記憶用スイッチ５と、前記逆エッジ検出部４の出力を記憶する逆エッジ信号記憶部８と、前記逆エッジ検出部４と逆エッジ信号記憶部８の間に配設した逆エッジ信号記憶用スイッチ６と、前記エッジ信号記憶部７にエッジ信号が記憶されたときに前記シフトレジスタユニット１Ａのセットレベルを、その他のときにリセットレベルを発生するプリセットレベル発生部９と、前記シフトレジスタユニット１Ａのリセットレベル供給ライン10と、前記プリセットレベル発生部９の出力に接続された、転送クロックΦ1 と転送信号ΦT の論理積によって制御されるプリセットレベル転送制御部11と、前記リセットレベル供給ライン10に接続された、前記転送クロックΦ1 と前記逆エッジ信号記憶部８の出力の論理積によって制御されるリセットレベル転送制御部12と、前記プリセットレベル転送制御部11及びリセットレベル転送制御部12の出力と前記シフトレジスタユニット１Ａの出力の間に接続した本走査モード設定スイッチ13とを設け、本走査に先立つ先行走査によって駆動クロックの周期の複数倍の幅をもつシフトパルスを所望の位置までシフトした後、前記エッジ信号記憶用スイッチ５及び逆エッジ信号記憶用スイッチ６を駆動し、前記エッジ検出部３及び前記逆エッジ検出部４の出力信号を前記エッジ信号記憶部７及び前記逆エッジ信号記憶部８に記憶し、本走査時に前記本走査モード設定スイッチ13を駆動し、前記プリセットレベル転送制御部11の作動によって、各シフトレジスタユニット１Ａの出力がハイインピーダンス状態のタイミングで前記エッジ信号に基づきセットレベル及びリセットレベルを各シフトレジスタユニット１Ａに転送する駆動手段と、前記リセットレベル転送制御部12の作動によって、各シフトレジスタユニット１Ａの出力がハイインピーダンス状態のタイミングで前記逆エッジ信号に基づき各シフトレジスタユニット１Ａの出力レベルをリセットレベルとする駆動手段とを備えて構成するものである。
【００１１】
なお、図２においてΦST，Φ1 ，Φ2 ，／Φ1 ，／Φ2 は、それぞれシフトレジスタを駆動するためのクロックパルスである。また、ΦM はエッジ信号記憶用スイッチ５及び逆エッジ信号記憶用スイッチ６を駆動するための信号であり、ＣＮＴは本走査モード設定スイッチ13を駆動するための本走査モード設定信号である。また更に、プリセットレベル転送制御部11に入力されている転送信号ΦT 及び転送クロックΦ1 ，リセットレベル転送制御部12に入力されている転送クロックΦ1 は、それぞれプリセットレベル及びリセットレベルの転送を制御するための信号である。前記転送クロックΦ1 は、前記走査用シフトレジスタ１を駆動するためのクロックパルスΦ1 と同一のものであり、前記各シフトレジスタユニット１Ａの出力がハイインピーダンス状態となるタイミングを与える。なお、符号２はシフトレジスタの単位ブロックを示している。このように構成した請求項２記載のシフトレジスタは、請求項１記載のシフトレジスタと全く同じ効果をもつ。
【００１２】
請求項３記載の発明は、図３の概念図に示すように、シフトレジスタユニット１Ａを多段に縦続接続し、駆動クロックにより情報を伝達していくように構成した走査用シフトレジスタ１における各シフトレジスタユニット１Ａに対して、隣接する２つのシフトレジスタユニットの出力より、立ち上がりエッジ又は立ち下がりエッジを検出するエッジ検出部３と、同じく前記２つのシフトレジスタユニットの出力より前記エッジ検出部３が検出するエッジと逆のエッジを検出する逆エッジ検出部４と、前記エッジ検出部３の出力を記憶するエッジ信号記憶部７と、前記エッジ検出部３とエッジ信号記憶部７の間に配設したエッジ信号記憶用スイッチ５と、前記逆エッジ検出部４の出力を記憶する逆エッジ信号記憶部８と、前記逆エッジ検出部４と逆エッジ信号記憶部８の間に配設した逆エッジ信号記憶用スイッチ６と、前記エッジ信号記憶部７にエッジ信号が記憶されたときに前記シフトレジスタユニット１Ａのセットレベルを、その他のときにリセットレベルを発生するプリセットレベル発生部９と、前記プリセットレベル発生部９の出力と前記シフトレジスタユニット１Ａの出力との間に直列に接続され、それぞれ転送クロックΦ1 及び転送信号ΦT によって駆動される第１プリセットレベル転送スイッチ14及び第２プリセットレベル転送スイッチ15と、前記第２プリセットレベル転送スイッチ15と並列に入出力を接続し、前記逆エッジ信号記憶部８の出力と本走査モード設定信号ＣＮＴの論理積によって制御されるリセットレベル転送制御部12とを設け、本走査に先立つ先行走査によって駆動クロックの周期の複数倍の幅をもつシフトパルスを所望の位置までシフトした後、前記エッジ信号記憶用スイッチ５及び逆エッジ信号記憶用スイッチを６駆動し、前記エッジ検出部３及び前記逆エッジ検出部４の出力信号を前記エッジ信号記憶部７及び前記逆エッジ信号記憶部８に記憶し、本走査時に第１プリセットレベル転送スイッチ14及び第２プリセットレベル転送スイッチ15を駆動することによって、各シフトレジスタユニット１Ａの出力がハイインピーダンス状態のタイミングで前記エッジ信号に基づきセットレベル及びリセットレベルを各シフトレジスタユニット１Ａに転送する駆動手段と、前記リセットレベル転送制御部12の作動によって、各シフトレジスタユニット１Ａの出力がハイインピーダンス状態のタイミングで前記逆エッジ信号に基づき各シフトレジスタユニット１Ａの出力レベルをリセットレベルとする駆動手段とを備えて構成するものである。
【００１３】
なお、図３においてΦST，Φ1 ，Φ2 ，／Φ1 ，／Φ2 は、それぞれシフトレジスタを駆動するためのクロックパルスである。また、ΦM はエッジ信号記憶用スイッチ５及び逆エッジ信号記憶用スイッチ６を駆動するための信号であり、ΦT は第２プリセットレベル転送スイッチ15を駆動するための信号である。また更に、ＣＮＴはリセットレベルの転送を制御するための本走査モード設定信号である。第１プリセットレベル転送スイッチ14を駆動する信号は、前記走査用シフトレジスタ１を駆動するためのクロックパルスΦ1 と同一のものであり、前記各シフトレジスタユニット１Ａの出力がハイインピーダンス状態となるタイミングを与える。なお、符号２はシフトレジスタの単位ブロックを示している。
【００１４】
このように構成した請求項３記載のシフトレジスタは、請求項１記載のシフトレジスタと全く同じ効果をもつ他に、請求項１及び２記載のシフトレジスタのリセットレベル供給ライン10が設けられていないこと、及びリセットレベル転送制御部12には転送クロックΦ1 を入力していないことから、請求項１及び２記載のシフトレジスタより少ない素子数で構成できるという効果が得られる。
【００１５】
請求項４記載の発明は、図４の概念図に示すように、シフトレジスタユニット１Ａを多段に縦続接続し、駆動クロックにより情報を伝達していくように構成した走査用シフトレジスタ１における各シフトレジスタユニット１Ａに対して、隣接する２つのシフトレジスタユニットの出力より、立ち上がりエッジ又は立ち下がりエッジを検出するエッジ検出部３と、同じく前記２つのシフトレジスタユニットの出力より前記エッジ検出部３が検出するエッジと逆のエッジを検出する逆エッジ検出部４と、前記エッジ検出部３の出力を記憶するエッジ信号記憶部７と、前記エッジ検出部３とエッジ信号記憶部７の間に配設したエッジ信号記憶用スイッチ５と、前記逆エッジ検出部４の出力を記憶する逆エッジ信号記憶部８と、前記逆エッジ検出部４と逆エッジ信号記憶部８の間に配設した逆エッジ信号記憶用スイッチ６と、前記エッジ信号記憶部７にエッジ信号が記憶されたときに前記シフトレジスタユニット１Ａのセットレベルを、その他のときにリセットレベルを発生するプリセットレベル発生部９と、一端を前記プリセットレベル発生部９に接続し、転送クロックΦ1 及び転送信号ΦT によってそれぞれ駆動される直列に接続された第１プリセットレベル転送スイッチ14及び第２プリセットレベル転送スイッチ15と、前記第２プリセットレベル転送スイッチ15と並列に接続され、前記逆エッジ信号記憶部８の出力により駆動されるリセットレベル転送スイッチ16と、前記直列に接続された第１プリセットレベル転送スイッチ14及び第２プリセットレベル転送スイッチ15の他端と前記シフトレジスタユニット１Ａの出力の間に接続した本走査モード設定スイッチ13とを設け、本走査に先立つ先行走査によって駆動クロックの周期の複数倍の幅をもつシフトパルスを所望の位置までシフトした後、前記エッジ信号記憶用スイッチ５及び逆エッジ信号記憶用スイッチ６を駆動し、前記エッジ検出部３及び前記逆エッジ検出部４の出力信号を前記エッジ信号記憶部７及び前記逆エッジ信号記憶部８に記憶し、本走査時に、前記本走査モード設定スイッチ13と、前記第１プリセットレベル転送スイッチ14及び第２プリセットレベル転送スイッチ15を駆動することによって、各シフトレジスタユニット１Ａの出力がハイインピーダンス状態のタイミングで前記エッジ信号に基づきセットレベル及びリセットレベルを各シフトレジスタユニット１Ａに転送する駆動手段と、前記リセットレベル転送スイッチ16の作動によって、各シフトレジスタユニット１Ａの出力がハイインピーダンス状態のタイミングで前記逆エッジ信号に基づき各シフトレジスタユニット１Ａの出力レベルをリセットレベルとする駆動手段とを備えて構成するものである。
【００１６】
なお、図４においてΦST，Φ1 ，Φ2 ，／Φ1 ，／Φ2 は、それぞれシフトレジスタを駆動するためのクロックパルスである。また、ΦM はエッジ信号記憶用スイッチ５及び逆エッジ信号記憶用スイッチ６を駆動するための信号であり、ΦT は第２プリセットレベル転送スイッチ15を駆動するための信号である。また更に、ＣＮＴは本走査設定スイッチ13を駆動するための本走査モード設定信号である。第１プリセットレベル転送スイッチ14を駆動する信号は、前記走査用シフトレジスタ１を駆動するためのクロックパルスΦ1 と同一であり、前記各シフトレジスタユニット１Ａの出力がハイインピーダンス状態となるタイミングを与える。なお、符号２はシフトレジスタの単位ブロックを示している。そして、このように構成した請求項４記載のシフトレジスタは、請求項３記載のシフトレジスタと全く同じ効果をもつ。
【００１７】
請求項５記載の発明は、図５の概念図に示すように、シフトレジスタユニット１Ａを多段に縦続接続し、駆動クロックにより情報を伝達していくように構成した走査用シフトレジスタ１における各シフトレジスタユニット１Ａに対して、該走査用シフトレジスタ１と同様の構成の走査範囲設定用シフトレジスタ20の各シフトレジスタユニット20Ａと、前記走査範囲設定用シフトレジスタ20の隣接する２つのシフトレジスタユニット20Ａの出力より、立ち上がりエッジ又は立ち下がりエッジを検出するエッジ検出部３と、同じく前記２つのシフトレジスタユニット20Ａの出力より前記エッジ検出部３が検出するエッジと逆のエッジを検出する逆エッジ検出部４と、前記エッジ検出部３の出力を記憶するエッジ信号記憶部７と、前記エッジ検出部３とエッジ信号記憶部７の間に配設したエッジ信号記憶用スイッチ５と、前記逆エッジ検出部４の出力を記憶する逆エッジ信号記憶部８と、前記逆エッジ検出部４と逆エッジ信号記憶部８の間に配設した逆エッジ信号記憶用スイッチ６と、前記エッジ信号記憶部７にエッジ信号が記憶されたときに前記走査用シフトレジスタユニット１Ａのセットレベルを、その他のときにリセットレベルを発生するプリセットレベル発生部９と、前記走査用シフトレジスタユニット１Ａのリセットレベル供給ライン10と、前記プリセットレベル発生部９と前記走査用シフトレジスタユニット１Ａの出力の間に配設された、転送クロックΦ1 と転送信号ΦT の論理積によって制御されるプリセットレベル転送制御部11と、前記リセットレベル供給ライン10と前記走査用シフトレジスタユニット１Ａの出力の間に配設された、前記転送クロックΦ1 と前記逆エッジ信号記憶部８の出力の論理積によって制御されるリセットレベル転送制御部12とを設け、前記走査用シフトレジスタ１の走査に先立って、前記走査範囲設定用シフトレジスタ20を駆動し、駆動クロックの周期の複数倍の幅をもつシフトパルスを所望の位置までシフトした後、前記エッジ信号記憶用スイッチ５及び逆エッジ信号記憶用スイッチ６を駆動し、前記エッジ検出部３及び前記逆エッジ検出部４の出力信号を前記エッジ信号記憶部７及び前記逆エッジ信号記憶部８に記憶し、前記走査用シフトレジスタ１の走査時に前記プリセットレベル転送制御部11の作動によって、各走査用シフトレジスタユニット１Ａの出力がハイインピーダンス状態のタイミングで前記エッジ信号に基づきセットレベル及びリセットレベルを各走査用シフトレジスタユニット１Ａに転送する駆動手段と、前記リセットレベル転送制御部12の作動によって、各走査用シフトレジスタユニット１Ａの出力がハイインピーダンス状態のタイミングで前記逆エッジ信号に基づき各走査用シフトレジスタユニット１Ａの出力レベルをリセットレベルとする駆動手段とを備えて構成するものである。
【００１８】
なお、図５においてΦST，ΦPST ，Φ1 ，Φ2 ，／Φ1 ，／Φ2 は、それぞれ各シフトレジスタを１，20を駆動するためのクロックパルスである。また、ΦM はエッジ信号記憶用スイッチ５及び逆エッジ信号記憶用スイッチ６を駆動するための信号である。また更に、プリセットレベル転送制御部11に入力されている転送信号ΦT 及び転送クロックΦ1 ，リセットレベル転送制御部12に入力されている転送クロックΦ1 は、それぞれプリセットレベル及びリセットレベルの転送を制御するための信号である。前記転送クロックΦ1 は、前記各シフトレジスタ１，20を駆動するためのクロックパルスΦ1 と同一であり、前記各シフトレジスタユニット１Ａの出力がハイインピーダンス状態となるタイミングを与える。なお、符号２はシフトレジスタの単位ブロックを示している。
【００１９】
このように構成したシフトレジスタにおいては、走査範囲設定用シフトレジスタ20の走査において、シフトパルスの時間的に前のエッジが記憶された単位ブロックの位置が走査開始位置となり、時間的に後のそれと逆方向のエッジが記憶された単位ブロックの位置が走査停止位置となる。前記走査開始位置及び前記走査停止位置は、エッジ信号記憶部７及び逆エッジ信号記憶部８に記憶されているので、本走査時における走査範囲が変更されなければ、１回の走査範囲設定用シフトレジスタ20の走査のみで所望の範囲の走査を複数回行うことができる。また、請求項１記載のシフトレジスタの構成に比べ、本走査を制御するための本走査モード設定信号が不要となることから、リセットレベル転送制御部12を構成する素子数の削減及び端子数の削減効果が得られる。
【００２０】
請求項６記載の発明は、図６の概念図に示すように、シフトレジスタユニット１Ａを多段に縦続接続し、駆動クロックにより情報を伝達していくように構成した走査用シフトレジスタ１における各シフトレジスタユニット１Ａに対して、該走査用シフトレジスタ１と同様の構成の走査範囲設定用シフトレジスタ20の各シフトレジスタユニット20Ａと、前記走査範囲設定用シフトレジスタ20の隣接する２つのシフトレジスタユニット20Ａの出力より、立ち上がりエッジ又は立ち下がりエッジを検出するエッジ検出部３と、同じく前記２つのシフトレジスタユニット20Ａの出力より前記エッジ検出部３が検出するエッジと逆のエッジを検出する逆エッジ検出部４と、前記エッジ検出部３の出力を記憶するエッジ信号記憶部７と、前記エッジ検出部３とエッジ信号記憶部７の間に配設したエッジ信号記憶用スイッチ５と、前記逆エッジ検出部４の出力を記憶する逆エッジ信号記憶部８と、前記逆エッジ検出部４と逆エッジ信号記憶部８の間に配設した逆エッジ信号記憶用スイッチ６と、前記エッジ信号記憶部７にエッジ信号が記憶されたときに前記走査用シフトレジスタユニット１Ａのセットレベルを、その他のときにリセットレベルを発生するプリセットレベル発生部９と、該プリセットレベル発生部９の出力と前記走査用シフトレジスタユニット１Ａの出力との間に直列に接続された、それぞれ転送クロックΦ1 及び転送信号ΦT によって駆動される第１プリセットレベル転送スイッチ14及び第２プリセットレベル転送スイッチ15と、該第２プリセットレベル転送スイッチ15と並列に接続され前記逆エッジ信号記憶部８の出力により駆動されるリセットレベル転送スイッチ16とを設け、前記走査用シフトレジスタ１の走査に先立って、前記走査範囲設定用シフトレジスタ20を駆動し、駆動クロックの周期の複数倍の幅をもつシフトパルスを所望の位置までシフトした後、前記エッジ信号記憶用スイッチ５及び逆エッジ信号記憶用スイッチ６を駆動し、前記エッジ検出部３及び前記逆エッジ検出部４の出力信号を前記エッジ信号記憶部７及び前記逆エッジ信号記憶部８に記憶し、前記走査用シフトレジスタ１の走査時に第１プリセットレベル転送スイッチ14及び第２プリセットレベル転送スイッチ15を駆動することによって、各走査用シフトレジスタユニット１Ａの出力がハイインピーダンス状態のタイミングで前記エッジ信号に基づきセットレベル及びリセットレベルを各走査用シフトレジスタユニット１Ａに転送する駆動手段と、前記リセットレベル転送スイッチ16を駆動することによって、各走査用シフトレジスタユニット１Ａの出力がハイインピーダンス状態のタイミングで前記逆エッジ信号に基づき各走査用シフトレジスタユニット１Ａの出力レベルをリセットレベルとする駆動手段とを備えて構成するものである。
【００２１】
なお、図６においてΦST，ΦPST ，Φ1 ，Φ2 ，／Φ1 ，／Φ2 は、それぞれ各シフトレジスタを１，20を駆動するためのクロックパルスである。また、ΦM はエッジ信号記憶用スイッチ５及び逆エッジ信号記憶用スイッチ６を駆動するための信号であり、ΦT は第２プリセットレベル転送スイッチ15を駆動するための信号である。第１プリセットレベル転送スイッチ14を駆動する信号は、前記各シフトレジスタ１，20を駆動するためのクロックパルスΦ1 と同一であり、前記各シフトレジスタユニット１Ａの出力がハイインピーダンス状態となるタイミングを与える。なお、符号２はシフトレジスタの単位ブロックを示している。
【００２２】
このように構成したシフトレジスタにおいては、走査範囲設定用シフトレジスタ20の走査において、シフトパルスの時間的に前のエッジが記憶された単位ブロックの位置が走査開始位置となり、時間的に後のそれと逆方向のエッジが記憶された単位ブロックの位置が走査停止位置となる。前記走査開始位置及び前記走査停止位置は、エッジ信号記憶部７及び逆エッジ信号記憶部８に記憶されているので、本走査時における走査範囲が変更されなければ、１回の走査範囲設定用シフトレジスタ20の走査のみで所望の範囲の走査を複数回行うことができる。また、請求項４記載のシフトレジスタの構成に比べ、本走査モード設定信号が不要となることから、端子数の削減効果が得られる。
【００２３】
請求項７記載の発明は、請求項１〜６のいずれか１項に記載のシフトレジスタにおいて、前記エッジ検出部及び前記逆エッジ検出部を、それぞれインバータとＮＯＲゲート、及びインバータとＮＡＮＤゲートで構成するものである。また、請求項８記載の発明は、請求項１〜６のいずれか１項に記載のシフトレジスタにおいて、エッジ信号記憶用スイッチ及び逆エッジ信号記憶用スイッチを、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタよりなるアナログスイッチで構成するものである。また、請求項９記載の発明は、請求項３，４，６のいずれか１項に記載のシフトレジスタにおいて、前記第１プリセットレベル転送スイッチ及び第２プリセットレベル転送スイッチを、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタよりなるアナログスイッチで構成するものである。また、請求項10記載の発明は、請求項２又は４記載のシフトレジスタにおいて、本走査モード設定スイッチを、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタよりなるアナログスイッチで構成するものである。
【００２４】
また、請求項11記載の発明は、請求項１〜６のいずれか１項に記載のシフトレジスタにおいて、エッジ信号記憶部及び逆エッジ信号記憶部を、インバータ１段で構成するものである。また、請求項12記載の発明は、請求項１〜６のいずれか１項に記載のシフトレジスタにおいて、エッジ信号記憶部及び逆エッジ信号記憶部を、直列に接続された２段のインバータと、その入出力間に並列に接続されたＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタよりなるアナログスイッチとで構成し、前記アナログスイッチを前記エッジ信号記憶用スイッチ及び逆エッジ信号記憶用スイッチを駆動する信号と逆の論理で駆動するように構成するものである。また、請求項13記載の発明は、請求項１〜６のいずれか１項に記載のシフトレジスタにおいて、プリセットレベル発生部をインバータで構成するものである。また、請求項14記載の発明は、請求項１〜６のいずれか１項に記載のシフトレジスタにおいて、プリセットレベル発生部をエッジ信号記憶部と兼ねさせるものである。
【００２５】
また、請求項15記載の発明は、請求項１，２，５のいずれか１項に記載のシフトレジスタにおいて、プリセットレベル転送制御部を、直列に接続された、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタよりなるアナログスイッチで構成するものである。また、請求項16記載の発明は、請求項１，２，５のいずれか１項に記載のシフトレジスタにおいて、プリセットレベル転送制御部を、ＮＡＮＤゲートと、該ＮＡＮＤゲートと直列に接続したインバータと、前記ＮＡＮＤゲートと前記インバータの出力で制御されるＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタよりなるアナログスイッチとで構成するものである。
【００２６】
また、請求項17記載の発明は、請求項４又は６記載のシフトレジスタにおいて、リセットレベル転送制御部を、ＰチャネルＭＯＳトランジスタ又はＮチャネルＭＯＳトランジスタのいずれかで構成するものである。また、請求項18記載の発明は、請求項１，２，３，５のいずれか１項に記載のシフトレジスタにおいて、リセットレベル転送制御部を、インバータと、直列に接続されたＰチャネルＭＯＳトランジスタとで構成するものである。また、請求項19記載の発明は、請求項１，２，３，５のいずれか１項に記載のシフトレジスタにおいて、リセットレベル転送制御部を、直列に接続されたＮチャネルＭＯＳトランジスタで構成するものである。また、請求項20記載の発明は、請求項１，２，３，５のいずれか１項に記載のシフトレジスタにおいて、前記リセットレベル転送制御部を、ＮＡＮＤゲートと、該ＮＡＮＤゲートの出力で制御されるＰチャネルＭＯＳトランジスタとで構成するものである。また、請求項21記載の発明は、請求項１，２，３，５のいずれか１項に記載のシフトレジスタにおいて、前記リセットレベル転送制御部を、ＮＡＮＤゲートと、ＮＯＲゲートと、前記ＮＯＲゲートの出力で制御されるＮチャネルＭＯＳトランジスタとで構成するものである。以上のように各構成要素を構成することにより、各構成要素を効果的に容易に形成することができる。
【００２７】
【発明の実施の形態】
次に、本発明の具体的な実施の形態について説明する。図７は本発明の第１の実施の形態を示す回路構成図である。説明を簡単にするためシフトレジスタの段数が５段の場合を示している。図７においては、２はシフトレジスタの単位ブロックを示しており、該単位ブロック２は、直列接続された第１のクロック型インバータ30−１と、第２のクロック型インバータ30−２とで構成された走査用シフトレジスタ１のシフトレジスタユニット１Ａと、次段のシフトレジスタユニットの出力を入力するインバータ33と、前記インバータ33の出力と当該シフトレジスタユニット１Ａの出力を入力とするＮＯＲゲート31及びＮＡＮＤゲート32と、前記ＮＯＲゲート31の出力を記憶するためのエッジ信号記憶用スイッチ５と、前記ＮＯＲゲート31の出力を記憶し、且つその出力に応じて前記シフトレジスタユニット１Ａのハイレベル及びローレベルを発生する、インバータ34とその入力寄生容量で構成されるエッジ信号記憶部兼プリセットレベル発生部７／９と、該エッジ信号記憶部兼プリセットレベル発生部７／９の出力と前記シフトレジスタユニット１Ａの出力の間に接続したプリセットレベル転送制御部11と、前記ＮＡＮＤゲート32の出力を記憶するための逆エッジ信号記憶用スイッチ６と、前記ＮＡＮＤゲート32の出力を記憶するためのインバータ35とその入力寄生容量で構成される逆エッジ信号記憶部８と、リセットレベル（ハイレベル）供給ライン10と、入力を前記インバータ35の出力に接続したインバータ38と、前記リセットレベル供給ライン10と前記シフトレジスタユニット１Ａの出力の間に直列に接続され、それぞれのゲートに転送クロックΦ1 ，前記インバータ38の出力、本走査モード設定信号ＣＮＴの反転信号／ＣＮＴが印加される３つのＰチャネルＭＯＳトランジスタ39，40，41とで構成されている。
【００２８】
そして、前記エッジ信号記憶用スイッチ５及び逆エッジ信号記憶用スイッチ６は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタからなるアナログスイッチで構成され、メモリ信号ΦM 及びその反転信号を印加し、それぞれがハイレベルのときオンするようになっている。また、プリセットレベル転送制御部11は、直列接続されたアナログスイッチ36及び37で構成され、転送クロックΦ1 及び転送信号ΦT とこれらの反転信号を印加し、それぞれがハイレベルのときオンするようになっている。また、前記インバータ38と前記直列接続された３つのＰチャネルＭＯＳトランジスタ39，40，41は、リセットレベル転送制御部12を構成している。また、ＮＯＲゲート31とインバータ33により構成される回路、及びＮＡＮＤゲート32とインバータ33により構成される回路は、その２つの入力レベルが異なるとき、それぞれハイレベル、ローレベルを出力するエッジ検出部及び逆エッジ検出部を構成している。
【００２９】
なお、Ｎ１Ａ，Ｎ２Ａ，・・・はＮＯＲゲート31の出力ノード、Ｎ１Ｂ，Ｎ２Ｂ，・・・はエッジ信号記憶用スイッチ５の出力ノード、Ｎ１Ｃ，Ｎ２Ｃ，・・・はエッジ信号記憶部兼プリセットレベル発生部７／９の出力ノード、Ｎ１Ｄ，Ｎ２Ｄ，・・・はアナログスイッチ36の出力ノード、Ｎ１Ｅ，Ｎ２Ｅ，・・・はＮＡＮＤゲート32の出力ノード、Ｎ１Ｆ，Ｎ２Ｆ，・・・は逆エッジ信号記憶用スイッチ６の出力ノード、Ｎ１Ｇ，Ｎ２Ｇ，・・・は逆エッジ信号記憶部８の出力ノード、Ｎ１Ｈ，Ｎ２Ｈ，・・・はシフトレジスタユニット１Ａの出力ノードである。またＶH は、リセットレベル供給ライン10の印加電圧で、前記シフトレジスタユニット１Ａの出力ノードＮ１Ｈ，Ｎ２Ｈ，・・・のリセット電圧と同じである。
【００３０】
次に、図８のタイミングチャートを用いて本実施の形態の動作を説明する。時刻ｔ0 において、／ＣＮＴ信号をハイレベルとし、スタートパルスΦSTを所望の期間（ここでは３クロック期間）ローレベルとし、クロックΦ1 ，Φ2 にしたがってシフトさせる。このとき、各単位ブロック２のＮＯＲゲート31の出力ノードＮ１Ａ，Ｎ２Ａ，・・・Ｎ５Ａは、当該シフトレジスタユニットの出力がローレベル、次段のシフトレジスタユニットの出力がハイレベルのとき、すなわちシフトパルスが立ち下がるときハイレベルとなり、他の期間はローレベルとなる。また、各単位ブロック２のＮＡＮＤゲート32の出力ノードＮ１Ｅ，Ｎ２Ｅ，・・・Ｎ５Ｅは、当該シフトレジスタユニットの出力がハイレベル、次段のシフトレジスタユニットの出力がローレベルのとき、すなわちシフトパルスが立ち上がるときローレベルとなり、他の期間はハイレベルとなる。
【００３１】
時刻ｔ1 において、メモリ信号ΦM をハイレベルとすると、各単位ブロック２のＮＯＲゲート31及びＮＡＮＤゲート32の出力がエッジ信号記憶部兼プリセットレベル発生部７／９，及び逆エッジ信号記憶部８に記憶される。このとき、シフトパルスが立ち下がった単位ブロック（ここでは第２番目）のエッジ信号記憶部兼プリセットレベル発生部７／９の出力ノードＮ２Ｃはローレベルとなり、その他の単位ブロック２の同ノードＮ（１，３，４，５）Ｃはハイレベルとなる。また、シフトパルスが立ち上がった単位ブロック（ここでは第５番目）の逆エッジ信号記憶部８の出力ノードＮ５Ｇはハイレベルとなり、その他の単位ブロック２の同ノードＮ（１，２，３，４）Ｇはローレベルとなる。逆エッジ信号記憶部８の出力がハイレベルとなると、リセットレベル転送制御部12のＰチャネルＭＯＳトランジスタ40はオン状態となる。
【００３２】
時刻ｔ2 において、／ＣＮＴ信号をローレベルとすると、前記リセットレベル転送制御部12のＰチャネルＭＯＳトランジスタ41はオン状態となり、前記逆エッジ信号記憶部８からローレベルが出力されている単位ブロック２は、クロック／Φ1 がローレベルとなる毎に、前記リセットレベル転送制御部12のＰチャネルＭＯＳトランジスタ39がオンすることによって、そのシフトレジスタユニット１Ａの出力（ここではノードＮ4.5 ）がハイレベルにリセットされる。すなわち、リセットレベル転送制御部12は、ノードＮｎＧ，ＣＮＴ信号、クロック／Φ1 の反転信号すなわちクロックΦ1 の論理積がハイレベルの期間に、シフトレジスタユニット１Ａにリセットレベルを転送する。
【００３３】
引き続いて、時刻ｔ3 において転送信号ΦT をハイレベルとすると、クロックΦ1 がハイレベルとなる期間、すなわち、転送信号ΦT とクロックΦ1 の論理積がハイレベルの期間に、各単位ブロック２のエッジ信号記憶部兼プリセットレベル発生部７／９の出力が各シフトレジスタユニット１Ａに転送される。したがって、シフトパルスの立ち下がった単位ブロック２においてはローレベルが、その他の単位ブロック２においてはハイレベルが転送される。このときの状態は、前段よりノードＮ1.5 にローレベルのシフトパルスが転送されたときと同じ状態であり、その後クロックΦ1 ，Φ2 にしたがってパルスがシフトしていく。そして、シフトパルスがノードＮ4.5 にきたとき、シフトパルスはハイレベルにリセットされ、走査は終了する。ここで、ｔ0 〜ｔ2 の期間が走査範囲を設定するための先行走査で、ｔ2 以降の期間が本走査である。
【００３４】
このような構成のシフトレジスタにおいては、本走査開始位置及び停止位置はエッジ信号記憶部兼プリセットレベル発生部及び逆エッジ信号記憶部に記憶されているので、本走査時における走査範囲が変更されなければ、１回の先行走査のみで所望の範囲の走査を複数回行うことができる。また、転送信号ΦT によって、全てのシフトレジスタユニット１Ａの出力が各単位ブロック２のプリセットレベル発生部９の出力レベルにプリセットされるという効果もある。すなわち、走査の途中（シフトレジスタ内に転送信号が存在する状態）において再走査開始したい場合においても、転送信号ΦT を印加することにより、シフトレジスタの全単位ブロックがプリセットされるので、シフトレジスタをリセットする必要がない。
【００３５】
図９は、本発明の第２の実施の形態を示す回路構成図である。図７に示した第１の実施の形態と相違するところは、本実施の形態においては、リセットレベル転送制御部12に、本走査モード設定信号の反転信号／ＣＮＴがゲートに印加されるＰチャネルＭＯＳトランジスタ41が設けられていない点と、プリセットレベル転送制御部11及びリセットレベル転送制御部12の出力とシフトレジスタユニット１Ａの出力の間に本走査モード設定スイッチ13が接続されている点である。前記本走査モード設定スイッチ13は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタからなるアナログスイッチで構成され、本走査モード設定信号ＣＮＴ及びその反転信号を印加し、それがハイレベルのときオンするようになっている。
【００３６】
本実施の形態は、上記構成上の相違点によって、リセットレベル転送制御部12の動作は本走査モード設定信号に依らない点、及びプリセットレベル転送制御部11及び前記リセットレベル転送制御部12の出力は、本走査モード設定スイッチ13を介してシフトレジスタユニット１Ａの出力に転送される点が第１の実施の形態と動作上相違する。しかし、プリセットレベル及びリセットレベルのシフトレジスタユニット１Ａへの転送は、いずれも本走査モード時すなわち、ＣＮＴ信号がハイレベル時に行われることは第１の実施の形態と同じである。したがって、本実施の形態における動作は、図８に示すタイミングチャートと全く同じであり、第１の実施の形態と全く同じ効果を得ることができる。
【００３７】
図10は、本発明の第３の実施の形態を示す回路構成図である。図７に示した第１の実施の形態と相違する点は、本実施の形態においては、プリセットレベル転送制御部11の代わりに、直列に接続された第１プリセットレベル転送スイッチ14と第２プリセットレベル転送スイッチ15を設けている点と、リセットレベル供給ライン10と、リセットレベル転送制御部12における転送クロック／Φ1 がゲートに印加されているＰチャネルＭＯＳトランジスタ39が設けられていない点と、前記リセットレベル転送制御部12の入力が前記第１プリセットレベル転送スイッチ14と第２プリセットレベル転送スイッチ15の接続点に接続されている点である。前記第１及び第２プリセットレベル転送スイッチ14，15は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタからなるアナログスイッチで構成され、それぞれ転送クロック，転送信号ΦT 及びそれらの反転信号を印加し、それぞれがハイレベルのときオンするようになっている。しかし、第１の実施の形態におけるプリセットレベル転送制御部11の構成と、本実施の形態の第１プリセットレベル転送スイッチ14と第２プリセットレベル転送スイッチ15の直列回路構成は全く同じであるので、実質的な相違は前記リセットレベル転送制御部12の構成と接続の違いだけである。
【００３８】
この実施の形態においても、第１の実施の形態で説明したように、シフトパルスが立ち下がった単位ブロック２のエッジ信号記憶部兼プリセットレベル発生部７／９の出力はローレベルとなり、その他の単位ブロック２の同ノードはハイレベルとなる。また、シフトパルスが立ち上がった単位ブロック２の逆エッジ信号記憶部８の出力はハイレベルとなり、その他の単位ブロック２の同出力はローレベルとなる。シフトパルスが立ち上がりと立ち下がりが同一単位ブロックの中で起きることはないから、逆エッジ信号記憶部８の出力がローレベルとなるときは、必ずエッジ信号記憶部兼プリセットレベル発生部７／９の出力はローレベルである。また、第１の実施の形態におけるリセットレベル転送制御部12のＰチャネルＭＯＳトランジスタ39の動作と、本実施の形態における第１プリセットレベル転送スイッチ14の動作は全く等しいので、本実施の形態の全体の動作と第１の実施の形態のそれとは全く等しい。
【００３９】
このように構成した第３の実施の形態のシフトレジスタにおいては、第１の実施の形態と全く同じ効果をもつ他に、第１の実施の形態のリセットレベル供給ライン10とリセットレベル転送制御部12にＰチャネルＭＯＳトランジスタ39が設けられていないことから、第１の実施の形態のシフトレジスタより少ない素子数で構成できるという効果が得られる。
【００４０】
図11は、本発明の第４の実施の形態を示す回路構成図である。図９に示した第２の実施の形態と相違する点は、本実施の形態においては、プリセットレベル転送制御部11の代わりに、直列に接続された第１プリセットレベル転送スイッチ14と第２プリセットレベル転送スイッチ15を設けている点と、リセットレベル供給ライン10と、リセットレベル転送制御部12における転送クロック／Φ1 がゲートに印加されているＰチャネルＭＯＳトランジスタ39が設けられておらず、リセットレベル転送制御部がインバータ38とリセットレベル転送スイッチ16とで構成されている点と、前記リセットレベル転送制御部すなわちリセットレベル転送スイッチ16の入力が前記第１プリセットレベル転送スイッチ14と第２プリセットレベル転送スイッチ15の接続点に接続されている点である。前記第１及び第２プリセットレベル転送スイッチ14，15は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタからなるアナログスイッチで構成され、それぞれ転送クロックΦ1 ，転送信号ΦT 及びそれらの反転信号を印加し、それぞれがハイレベルのときオンするようになっている。しかし、第２の実施の形態におけるプリセットレベル転送制御部11の構成と、本実施の形態の第１プリセットレベル転送スイッチ14と第２プリセットレベル転送スイッチ15の直列回路構成は全く同じであるので、実質的な相違は前記リセットレベル転送制御部の構成と接続の違いだけである。
【００４１】
この実施の形態においては、第３の実施の形態で説明したように、逆エッジ信号記憶部８の出力がローレベルとなるときは、必ずエッジ信号記憶部兼プリセットレベル発生部７／９の出力はローレベルである。また、第１の実施の形態におけるリセットレベル転送制御部12のＰチャネルＭＯＳトランジスタ39の動作と、第１プリセットレベル転送スイッチ14の動作は全く等しいので、本実施の形態の全体の動作と第２の実施の形態、すなわち第１の実施の形態のそれとは全く等しい。
【００４２】
このように構成した第４の実施の形態においては、第２の実施の形態、すなわち第１の実施の形態と全く同じ効果をもつ他に、第２の実施の形態のリセットレベル供給ライン10とリセットレベル転送制御部におけるＰチャネルＭＯＳトランジスタ39が設けられていないことから、第２の実施の形態より少ない素子数で構成できるという効果が得られる。
【００４３】
図12は、本発明の第５の実施の形態を示す回路構成図である。この実施の形態においても、説明を簡単にするためシフトレジスタの段数が５段の場合を示している。図12において、２はシフトレジスタの単位ブロックを示しており、該単位ブロック２は、直列接続された第１のクロック型インバータ30−１と、第２のクロック型インバータ30−２とで構成された走査用シフトレジスタ１のシフトレジスタユニット１Ａと、前記走査用シフトレジスタユニット１Ａと同じ構成の走査範囲設定用シフトレジスタ20のシフトレジスタユニット20Ａと、次段の走査範囲設定用シフトレジスタユニットの出力を入力するインバータ33と、前記インバータ33の出力と当該走査範囲設定用シフトレジスタユニットの出力を入力とするＮＯＲゲート31及びＮＡＮＤゲート32と、前記ＮＯＲゲート31の出力を記憶するためのエッジ信号記憶用スイッチ５と、前記ＮＯＲゲート31の出力を記憶し、且つその出力に応じて前記走査用シフトレジスタユニット１Ａのハイレベル及びローレベルを発生する、インバータ34とその入力寄生容量で構成されるエッジ信号記憶部兼プリセットレベル発生部７／９と、前記エッジ信号記憶部兼プリセットレベル発生部７／９の出力と前記走査用シフトレジスタユニット１Ａの出力の間に接続したプリセットレベル転送制御部11と、前記ＮＡＮＤゲート32の出力を記憶するための逆エッジ信号記憶用スイッチ６と、前記ＮＡＮＤゲート32の出力を記憶するためのインバータ35とその入力寄生容量で構成される逆エッジ信号記憶部８と、リセットレベル供給ライン10と、入力を前記インバータ35の出力に接続したインバータ38と、前記リセットレベル供給ライン10と前記走査用シフトレジスタユニット１Ａの出力の間に接続された、それぞれのゲートに転送クロックΦ1 と前記インバータ38の出力が印加される直列接続のＰチャネルＭＯＳトランジスタ39，40とで構成されている。
【００４４】
そして、前記エッジ信号記憶用スイッチ５及び逆エッジ信号記憶用スイッチ６は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタからなるアナログスイッチで構成され、メモリ信号ΦM 及びその反転信号を印加し、それぞれがハイレベルのときオンするようになっている。また、プリセットレベル転送制御部11は、直列接続されたアナログスイッチ36及び37で構成され、転送クロックΦ1 及び転送信号ΦT とこれらの反転信号を印加し、それぞれがハイレベルのときオンするようになっている。また、前記インバータ38と前記直列接続されたＰチャネルＭＯＳトランジスタ39，40は、リセットレベル転送制御部12を構成している。また、ＮＯＲゲート31とインバータ33により構成される回路、及びＮＡＮＤゲート32とインバータ33により構成される回路は、その２つの入力レベルが異なるとき、それぞれハイレベル、ローレベルを出力するエッジ検出部及び逆エッジ検出部を構成している。
【００４５】
なお、ΦP1，ΦP2，・・・は走査範囲設定用シフトレジスタ20の各ユニット20Ａの出力信号、Ｎ１Ａ，Ｎ２Ａ，・・・はＮＯＲゲート31の出力ノード、Ｎ１Ｂ，Ｎ２Ｂ，・・・はエッジ信号記憶用スイッチ５の出力ノード、Ｎ１Ｃ，Ｎ２Ｃ，・・・はエッジ信号記憶部兼プリセットレベル発生部７／９の出力ノード、Ｎ１Ｄ，Ｎ２Ｄ，・・・はアナログスイッチ36の出力ノード、Ｎ１Ｅ，Ｎ２Ｅ，・・・はＮＡＮＤゲート32の出力ノード、Ｎ１Ｆ，Ｎ２Ｆ，・・・は逆エッジ信号記憶用スイッチ６の出力ノード、Ｎ１Ｇ，Ｎ２Ｇ，・・・は逆エッジ信号記憶部８の出力ノード、Ｎ１Ｈ，Ｎ２Ｈ，・・・は走査用シフトレジスタユニット１Ａの出力ノードである。またＶH はリセットレベル（ハイレベル）供給ライン10の印加電圧で、前記走査用シフトレジスタユニット１Ａの出力ノードＮ１Ｈ，Ｎ２Ｈ，・・・のリセット電圧と同じである。
【００４６】
次に、図13のタイミングチャートを用いて本実施の形態の動作を説明する。時刻ｔ0 において走査範囲設定用シフトレジスタ20のスタートパルスΦPST を所望の期間（ここでは３クロック期間）ローレベルとし、クロックΦ1 ，Φ2 にしたがってシフトさせる。このとき各単位ブロック２のＮＯＲゲート31の出力ノードＮ１Ａ，Ｎ２Ａ，・・・Ｎ５Ａは、当該走査範囲設定用シフトレジスタユニット20Ａの出力がローレベル、次段の走査範囲設定用シフトレジスタユニット20Ａの出力がハイレベルのとき、すなわちシフトパルスが立ち下がるときハイレベルとなり、他の期間はローレベルとなる。また、各単位ブロック２のＮＡＮＤゲート32の出力ノードＮ１Ｅ，Ｎ２Ｅ，・・・Ｎ５Ｅは、当該走査範囲設定用シフトレジスタユニット20Ａの出力がハイレベル、次段の走査範囲設定用シフトレジスタユニット20Ａの出力がローレベルのとき、すなわちシフトパルスが立ち上がるときローレベルとなり、他の期間はハイレベルとなる。
【００４７】
時刻ｔ1 において、メモリ信号ΦM をハイレベルにすると、各単位ブロック２のＮＯＲゲート31及びＮＡＮＤゲート32の出力が、エッジ信号記憶部兼プリセットレベル発生部７／９及び逆エッジ信号記憶部８に記憶される。このとき、シフトパルスが立ち下がった単位ブロック（ここでは第２番目）のエッジ信号記憶部兼プリセットレベル発生部７／９の出力ノードＮ２Ｃはローレベルとなり、その他の単位ブロック２の同ノードＮ（１，３，４，５）Ｃはハイレベルとなる。また、シフトパルスが立ち上がった単位ブロック（ここでは第５番目）の逆エッジ信号記憶部８の出力ノードＮ５Ｇはハイレベルとなり、その他の単位ブロック２の同ノードＮ（１，２，３，４）Ｇはローレベルとなる。逆エッジ信号記憶部８の出力がハイレベルになると、リセットレベル転送制御部12のＰチャネルＭＯＳトランジスタ40はオン状態となる。したがって、前記逆エッジ信号記憶部８からハイレベルが出力されている単位ブロック２は、クロック／Φ1 がローレベルとなる毎に、前記リセットレベル転送制御部12のＰチャネルＭＯＳトランジスタ39がオンすることによって、その走査用シフトレジスタユニット１Ａの出力（ここではノードＮ4.5 ）がハイレベルにリセットされる。すなわち、リセットレベル転送制御部12は、ノードＮｎＧ，クロック／Φ1 の反転信号すなわちクロックΦ1 の論理積がハイレベルの期間に、走査用シフトレジスタユニット１Ａにリセットレベルを転送する。
【００４８】
引き続いて、時刻ｔ2 において転送信号ΦT をハイレベルとすると、クロックΦ1 がハイレベルとなる期間、すなわち、転送信号ΦT とクロックΦ1 の論理積がハイレベルの期間に、各単位ブロック２のエッジ信号記憶部兼プリセットレベル発生部７／９の出力が各走査用シフトレジスタユニット１Ａに転送される。したがって、シフトパルスの立ち下がった単位ブロック２においてはローレベルが、その他の単位ブロック２においてはハイレベルが転送される。このときの状態は、前段よりノードＮ1.5 にローレベルのシフトパルスが転送されたときと同じ状態であり、その後クロックΦ1 ，Φ2 にしたがってパルスがシフトしていく。そして、シフトパルスがノードＮ4.5 にきたとき、シフトパルスはハイレベルにリセットされ、走査は終了する。
【００４９】
このように構成した第５の実施の形態のシフトレジスタにおいては、走査範囲設定用シフトレジスタ20の走査において、シフトパルスの時間的に前のエッジが記憶された単位ブロック２の位置が走査開始位置となり、時間的に後のそれと逆方向のエッジが記憶された単位ブロック２の位置が走査停止位置となる。前記走査開始位置及び前記走査停止位置は、エッジ信号記憶部及び逆エッジ信号記憶部に記憶されているので、本走査時における走査範囲が変更されなければ、１回の走査範囲設定用シフトレジスタ20の走査のみで所望の範囲の走査を複数回行うことができる。また、本実施の形態においては、第１乃至第４の実施の形態における本走査モード設定信号が不要となることから、端子数の削減効果が得られる。
【００５０】
図14は、本発明の第６の実施の形態を示す回路構成図である。図13に示した第５の実施の形態と相違する点は、本実施の形態においては、プリセットレベル転送制御部11の代わりに、直列に接続された第１プリセットレベル転送スイッチ14と第２プリセットレベル転送スイッチ15を設けている点と、リセットレベル供給ライン10とリセットレベル転送制御部12における転送クロック／Φ1 がゲートに印加されているＰチャネルＭＯＳトランジスタ39が設けられておらず、リセットレベル転送制御部がインバータ38とリセットレベル転送スイッチ16とで構成されている点と、前記リセットレベル転送制御部すなわちリセットレベル転送スイッチ16の入力が前記第１プリセットレベル転送スイッチ14と第２プリセットレベル転送スイッチ15の接続点に接続されている点である。前記第１及び第２プリセットレベル転送スイッチ14，15は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタからなるアナログスイッチで構成され、それぞれ転送クロックΦ1 ，転送信号ΦT 及びそれらの反転信号を印加し、それぞれがハイレベルのときオンするようになっている。しかし、第５の実施の形態におけるプリセットレベル転送制御部11の構成と、本実施の形態の第１プリセットレベル転送スイッチ14と第２プリセットレベル転送スイッチ15の直列回路構成は全く同じであるので、実質的な相違は前記リセットレベル転送制御部の構成と接続の違いだけである。
【００５１】
そして、第３の実施の形態が第２の実施の形態と同じ動作をするのと同様に、第６の実施の形態は第５の実施の形態と全く同じ動作をする。したがって、このように構成した第６の実施の形態のシフトレジスタにおいては、第５の実施の形態と全く同じ効果をもつ他に、第５の実施の形態のリセットレベル供給ライン10とリセットレベル転送制御部12を構成するＰチャネルＭＯＳトランジスタ39が設けられていないことから、第５の実施の形態より少ない素子数で構成できるという効果が得られる。
【００５２】
図15は、前記第１乃至第６の実施の形態におけるエッジ信号記憶部兼プリセットレベル発生部７／９及び逆エッジ信号記憶部８の他の構成例を示す回路構成図である。この構成例は、直列に接続した２つのインバータ51及び52と、該インバータ51，52の入出力に接続した前記メモリ信号ΦM 及びその反転信号で駆動されるアナログスイッチ53とからなり、１段目のインバータ51の入力に前記ＮＯＲゲート31あるいはＮＡＮＤゲート32の出力ＮｎＡあるいはＮｎＥを接続し、前記インバータ51の出力を前記プリセットレベル転送制御部11あるいはリセットレベル転送制御部12に接続して構成される。また、前記アナログスイッチ53はメモリ信号ΦM がローレベルのときオンするようになっている。前記エッジ信号記憶用スイッチ５と本構成例のエッジ信号記憶部兼プリセットレベル発生部７／９、及び前記逆エッジ信号記憶用スイッチ６と本構成例の逆エッジ信号記憶部８からなる回路は、いわゆるラッチ回路であり、スタティックに信号を記憶できるという効果が得られる。
【００５３】
図16は、第１，第２及び第５の実施の形態におけるプリセットレベル転送制御部11の他の構成例を示す回路構成図で、転送クロックΦ1 及び転送信号ΦT を入力とするＮＡＮＤゲート54と、該ＮＡＮＤゲートの出力に接続したインバータ55と、前記ＮＡＮＤゲート54と前記インバータ55の出力により駆動されるアナログスイッチ56よりなり、転送クロックΦ1 と転送信号ΦT の論理積がハイレベルのとき、前記アナログスイッチ56はオンするように構成されている。本構成例においては、プリセットレベル転送動作に関与するアナログスイッチは１つとなることから、関与するアナログスイッチのオン抵抗が低減し、転送の高速化が図れるという効果が得られる。また、転送クロックΦ1 及び転送信号ΦT のそれぞれの反転信号が不要となることから、回路規模の縮小も図れるという効果も得られる。
【００５４】
図17は、第１の実施の形態におけるリセットレベル転送制御部12の他の構成例を示す回路構成図で、転送クロックΦ1 ，本走査モード設定信号ＣＮＴ，逆エッジ信号記憶部８の出力ＮｎＧの論理積信号での転送を、ＮＡＮＤゲート57とＰチャネルＭＯＳトランジスタ58で実現するものである。本構成例においては、図16に示したプリリセットレベル転送制御部の構成と同様に、関与するアナログスイッチのオン抵抗が低減し、転送の高速化が図れるという効果が得られる。
【００５５】
図18は、第２及び第５の実施の形態におけるリセットレベル転送制御部12の他の構成例を示す回路構成図で、転送クロックΦ1 及び逆エッジ信号記憶部８の出力ＮｎＧを入力とするＮＡＮＤゲート59とＰチャネルＭＯＳトランジスタ60で構成したものである。本構成例においては、図17に示したリセットレベル転送制御部の構成と同様に、関与するアナログスイッチのオン抵抗が低減し、転送の高速化が図れるという効果が得られる。
【００５６】
図19は、第３の実施の形態におけるリセットレベル転送制御部12の他の構成例を示す回路構成図で、本走査モード設定信号ＣＮＴ，逆エッジ信号記憶部８の出力ＮｎＧを入力とするＮＡＮＤゲート61とＰチャネルＭＯＳトランジスタ62で構成したものである。本構成例においては、図17及び図18に示したリセットレベル転送制御部の構成と同様に、関与するアナログスイッチのオン抵抗が低減し、転送の高速化が図れるという効果が得られる。
【００５７】
上記本発明の各実施の形態では、走査用シフトレジスタの単位ユニットの出力をハイレベルにすることによりリセット、ローレベルにすることでセットする場合を示したが、これが逆の場合は、プリセットレベル転送制御部11の出力とリセットレベル供給ライン10のレベル及び逆エッジ信号記憶部８の出力を反転し、また、リセットレベル転送制御部12をＮチャネルＭＯＳトランジスタで構成するよう論理変換をすればよい。
【００５８】
図20，図22，図24は、リセットレベルがローレベルの場合の第１の実施の形態、第２及び第５の実施の形態、第３の実施の形態のそれぞれのリセットレベル転送制御部12について、前述の変換を施したもので、直列に接続したＮチャネルＭＯＳトランジスタで構成した構成例である。すなわち、図20に示した構成例は、クロックΦ1 と逆エッジ信号記憶部８の出力ＮｎＧと本走査モード設定信号ＣＮＴを各ゲートに印加し、直列に接続されたＮチャネルＭＯＳトランジスタ63，64，65で構成されている。また図22に示した構成例は、転送クロックΦ1 と逆エッジ信号記憶部８の出力ＮｎＧを各ゲートに印加し、直列に接続されたＮチャネルＭＯＳトランジスタ69，70で構成されている。また図24に示した構成例は、本走査モード設定信号ＣＮＴと逆エッジ信号記憶部８の出力ＮｎＧを各ゲートに印加し、直列に接続されたＮチャネルＭＯＳトランジスタ74，75で構成されている。
【００５９】
また、図21，図23，図25は、リセットレベルがローレベルの場合の図17，図18，図19に示すリセットレベル転送制御部の他の構成例のそれぞれについて、前述の変換を施したもので、図17，図18，図19に示した構成例と同じ効果をもつものである。図21に示した構成例は、逆エッジ信号記憶部８の出力ＮｎＧを入力とするインバータ66と、該インバータ66の出力と転送クロック／Φ1 と本走査モード設定信号／ＣＮＴとを入力とするＮＯＲゲート67と、該ＮＯＲゲート67の出力をゲートに印加したＮチャネルＭＯＳトランジスタ68とで構成されている。また図23に示した構成例は、逆エッジ信号記憶部８の出力ＮｎＧを入力とするインバータ71と、該インバータ71の出力と転送クロック／Φ1 とを入力とするＮＯＲゲート72と、該ＮＯＲゲート72の出力をゲートに印加したＮチャネルＭＯＳトランジスタ73とで構成されている。また図25に示した構成例は、逆エッジ信号記憶部８の出力ＮｎＧを入力とするインバータ76と、該インバータ76の出力と本走査モード設定信号ＣＮＴとを入力とするＮＯＲゲート77と、該ＮＯＲゲート77の出力をゲートに印加したＮチャネルＭＯＳトランジスタ78とで構成されている。
【００６０】
また、同様に第４及び第６の実施の形態においてリセットレベルがローレベルの場合も、リセットレベル転送スイッチ16をＮチャネルＭＯＳトランジスタとし、そのゲート入力を反転するためインバータ38を削除して構成すればよいことは明らかである。
【００６１】
また、上記各実施の形態では、シフトレジスタ及び走査用シフトレジスタの単位ユニットの出力端子がハイインピーダンス状態時に前記各走査用シフトレジスタユニットをセット及びリセットするために、転送クロックとしてシフトレジスタのクロックΦ1 及びその反転信号を用いたものを示したが、前記各走査用シフトレジスタユニットのハイインピーダンス状態を与えるタイミングであれば、この限りではない。
【００６２】
また、上記各実施の形態では、シフトレジスタユニットとして、クロック型インバータを直列に接続したものを示したが、他の構成のシフトレジスタユニットにも本発明の実施の形態を適用することができ、同様の効果が得られる。また、上記各実施の形態では、走査用シフトレジスタの各シフトレジスタユニットに対して走査の開始及び停止信号を転送するように構成したものを示したが、数段毎のシフトレジスタユニットに対して上記信号を転送するように構成し、シフトレジスタ全体の回路規模を小さくすることも可能である。また、本発明の第１乃至第４の実施の形態では、エッジ検出部３及び逆エッジ検出部４の入力と、プリセット及びリセットする走査用シフトレジスタユニットの出力は同じノードＮ0.5 ，Ｎ1.5 ，・・・としたものを示したが、ノードＮ１，Ｎ２，・・・を用い、それぞれ別ノードに接続しても全く同様の効果を得ることができることは明白である。また、本発明の第５及び第６の実施の形態では、走査範囲設定用シフトレジスタと走査用シフトレジスタの構成及び走査用クロックは、同一のものを使用したものを示したが、それぞれ独立して動作するので、これに限られるものでないことはいうまでもない。
【００６３】
【発明の効果】
以上実施の形態に基づいて説明したように、本発明によれば、走査範囲の変更がなければ、１回の先行走査で走査開始位置のみならず走査停止位置も設定し、所望の範囲の走査を複数回行うことが可能なシフトレジスタを実現することができる。また、転送信号によって、全ての走査用シフトレジスタユニットの出力が各ユニットのプリセットレベル発生部の出力レベルにプリセットされるという効果も得られる。
【図面の簡単な説明】
【図１】請求項１記載の発明を説明するための概念図である。
【図２】請求項２記載の発明を説明するための概念図である。
【図３】請求項３記載の発明を説明するための概念図である。
【図４】請求項４記載の発明を説明するための概念図である。
【図５】請求項５記載の発明を説明するための概念図である。
【図６】請求項６記載の発明を説明するための概念図である。
【図７】本発明に係るシフトレジスタの第１の実施の形態を示す回路構成図である。
【図８】図７に示した実施の形態の動作を説明するためのタイミングチャートである。
【図９】本発明の第２の実施の形態を示す回路構成図である。
【図１０】本発明の第３の実施の形態を示す回路構成図である。
【図１１】本発明の第４の実施の形態を示す回路構成図である。
【図１２】本発明の第５の実施の形態を示す回路構成図である。
【図１３】図12に示した実施の形態の動作を説明するためのタイミングチャートである。
【図１４】本発明の第６の実施の形態を示す回路構成図である。
【図１５】第１〜第６の実施の形態におけるエッジ信号記憶部兼プリセットレベル発生部及び逆エッジ信号記憶部の他の構成例を示す回路構成図である。
【図１６】第１，第２及び第５の実施の形態におけるプリセットレベル転送制御部の他の構成例を示す回路構成図である。
【図１７】第１の実施の形態におけるリセットレベル転送制御部の他の構成例を示す回路構成図である。
【図１８】第２及び第５の実施の形態におけるリセットレベル転送制御部の他の構成例を示す回路構成図である。
【図１９】第３の実施の形態におけるリセットレベル転送制御部のに他の構成例を示す回路構成図である。
【図２０】第１の実施の形態におけるリセットレベル転送制御部の更に他の構成例を示す回路構成図である。
【図２１】第１の実施の形態におけるリセットレベル転送制御部の更に他の構成例を示す回路構成図である。
【図２２】第２及び第５の実施の形態におけるリセットレベル転送制御部の更に他の構成例を示す回路構成図である。
【図２３】第２及び第５の実施の形態におけるリセットレベル転送制御部の更に他の構成例を示す回路構成図である。
【図２４】第３の実施の形態におけるリセットレベル転送制御部の更に他の構成例を示す回路構成図である。
【図２５】第３の実施の形態におけるリセットレベル転送制御部の更に他の構成例を示す回路構成図である。
【図２６】従来のシフトレジスタの構成例を示す回路構成図である。
【図２７】図26におけるシフトレジスタのユニットを構成するクロック型インバータの構成を示す回路構成図である。
【図２８】図26に示したシフトレジスタの動作を説明するためのタイミングチャートである。
【符号の説明】
１  走査用シフトレジスタ
１Ａ  走査用シフトレジスタユニット
２  シフトレジスタの単位ブロック
３  エッジ検出部
４  逆エッジ検出部
５  エッジ信号記憶用スイッチ
６  逆エッジ信号記憶用スイッチ
７  エッジ信号記憶部
８  逆エッジ信号記憶部
９  プリセットレベル発生部
10  リセットレベル供給ライン
11  プリセットレベル転送制御部
12  リセットレベル転送制御部
13  本走査モード設定スイッチ
14  第１プリセットレベル転送スイッチ
15  第２プリセットレベル転送スイッチ
16  リセットレベル転送スイッチ
20  走査範囲設定用シフトレジスタ
20Ａ  走査範囲設定用シフトレジスタユニット
【図１】
0003672130.tif 000002
【図２】
0003672130.tif 000003
【図３】
0003672130.tif 000004
【図４】
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【図５】
0003672130.tif 000006
【図６】
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【図７】
0003672130.tif 000008
【図８】
0003672130.tif 000009
【図９】
0003672130.tif 000010
【図１０】
0003672130.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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