(57)【特許請求の範囲】
【請求項１】
第１の配線の層、整流特性を示す層、高抵抗半導体層、金属層の各層を連続的に成膜する工程、
第１の配線パターンが形成されるように、前記各層をエッチングする工程、
前記エッチング後の各層の周辺部を絶縁膜で覆ってから平坦化して金属層の表面を露出させる工程、
前記平坦化した面の上に第２の配線の層を成膜する工程、
前記第１の配線パターンと交差した第２の配線パターンが形成されるように、前記第２の配線の層、金属層、高抵抗半導体層、整流特性を示す層をエッチングする工程、
次いで、絶縁膜で全面を覆う工程、
第１の配線パターンと第２の配線パターンとの交差点の任意の点において、電流を流すことにより、もしくは外部から熱を加えることにより、またはその両方により、前記高抵抗半導体と金属層とを反応させて低抵抗の金属半導体化合物を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記整流特性を示す層は、ｐｎ接合層であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記整流特性を示す層は、ショットキー接合層であることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体装置に係り、電流あるいは熱により誘起される不可逆的反応により配線と配線を接続する機能を提供するものであり、特に、高集積・高速リードオンリーメモリを実現するものである。
【０００２】
【従来の技術】
映画やビデオ、音楽ソフト等は１度書き込めば、その後は、何度も読み出すだけで、再び書き換える必要のないものであり、いわば読み出し専用のメモリと言える。
【０００３】
これら映画やビデオ、音楽等の情報の多くは磁気テープやコンパクトディスクに保存されている。しかし、磁気テープやコンパクトディスクを用いた方法では、読み出しセンサーを、磁気テープやディスクを表面に近づけて、テープやディスクを高速回転させる機械的な構造が必要である。この方法では、読み出し装置を小型化することは難しく、また、読み出し速度が機械的な回転速度で決まるため、大量のデータを高速に読み出すことは困難である。同時に、書き込みにも長時間を必要とする。
【０００４】
そこで、磁気媒体等に比べて高速に読み出し・書き込みが行えて、読み出し・書き込み装置に機械的な回転部を必要としない小型の記憶媒体が要求されている。
【０００５】
これを実現する記憶媒体として、ＩＣプロセスにより製造される、電気的に読み出しが可能なリードオンリーメモリ（ＲＯＭ）がある。このメモリには、ＩＣ製造工程におけるマスクで情報を記憶するマスクＲＯＭ、ＩＣチップ製造後に電流によって、フューズ素子（ポリシリコン）を溶断して情報を記憶するフューズＲＯＭ、同じく電流によって絶縁体をブレークダウンさせて導電体とすることで情報を記憶するアンチフューズＲＯＭがある。
【０００６】
しかし、ＩＣ製造プロセス中のマスクで情報を記憶するマスクＲＯＭは、書き込む情報に応じて、新しくマスクを製作しなくてはならず、製品が出来るまでに多くの時間を要し、少量生産では製造価格が高価なものとなってしまう。
【０００７】
フューズＲＯＭは、「１」が記憶されているメモリ素子を流れる電流が、溶断されていないフューズ（高抵抗ポリシリコン）により小さく抑えられるため、高速読み出しが困難である。また、ヒューズ溶断時のゴミの発生による誤動作が発生するという問題もある。
【０００８】
絶縁体をブレークダウンさせて導電体とすることで情報を記憶するアンチフューズＲＯＭも、ブレークダウン後の抵抗を小さくすることが難しく、その結果「１」が記憶されているメモリ素子を流れる電流が小さくなり、高速読み出しが難しいという問題がある。
【０００９】
【発明が解決しようとしている課題】
かかる状況において、ＩＣプロセスが終了した後に記憶情報を書き込む方式の安価なＲＯＭで、電気的に導通状態にするメモリ素子の抵抗成分を十分小さくできるヒューズまたはアンチヒューズを用いた高速に読み出し可能なＲＯＭの開発が望まれている。
【００１０】
また、従来のＲＯＭは、各メモリ素子が１つのＮＭＯＳトランジスタで構成されているため、１メモリセル当たりの占有面積をＮＭＯＳトランジスタの占有面積以下にすることはできず、各メモリ素子を構成するデバイスの占有面積を小さくする手法の開発が必要である。
【００１１】
そこで本発明の目的は、情報の記憶がＩＣチップ製造後にできるとともに、高速読み出しが可能な超高集積ＲＯＭ等の半導体装置を提供するものである。
【００１２】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、第１の配線の層、整流特性を示す層、高抵抗半導体層、金属層の各層を連続的に成膜する工程、
第１の配線パターンが形成されるように、前記各層をエッチングする工程、
前記エッチング後の各層の周辺部を絶縁膜で覆ってから平坦化して金属層の表面を露出させる工程、
前記平坦化した面の上に第２の配線の層を成膜する工程、
前記第１の配線パターンと交差した第２の配線パターンが形成されるように、前記第２の配線の層、金属層、高抵抗半導体層、整流特性を示す層をエッチングする工程、
次いで、絶縁膜で全面を覆う工程、
第１の配線パターンと第２の配線パターンとの交差点の任意の点において、電流を流すことにより、もしくは外部から熱を加えることにより、またはその両方により、前記高抵抗半導体と金属層とを反応させて低抵抗の金属半導体化合物を形成する工程、
を有することを特徴とする。
【００１３】
【作用】
高抵抗半導体を第１及び第２の導電材料で挟持し、第１及び第２の導電性材料の内少なくとも一方を金属材料とすることにより、極めて特性の優れたアンチフューズを構成することができる。即ち、第１及び第２の導電性材料に半導体がブレークダウンを起こす電圧を印加することにより、半導体に電流が流れて金属と半導体間で反応が起こり、抵抗の小さな金属半導体化合物が生成する。この現象は、例えばレーザ等により熱を加えても起こすことができる。
【００１４】
本発明において、高抵抗半導体とは、比抵抗として１０2Ω・ｃｍ以上のものをいい、１０4Ω・ｃｍ以上のものが好ましい。半導体材料としては、金属材料と電流や熱等により低抵抗化合物を形成するものであれば、どのような材料も用いることができるが、具体的には、Ｓｉ，ＳｉＣ等が挙げられる。このうち、とくにＳｉが好ましく、金属と反応して、極めて低抵抗なシリサイドを形成する。
【００１５】
また、金属は、高融点金属、またはその合金、またはそれらの化合物等が好適に用いられ、高融点金属としては、Ｗ，Ｔａ，Ｔｉ，Ｃｏ，Ｍｏ，Ｈｆ，Ｎｉ，Ｚｒ，Ｃｒ，Ｖ，Ｐｄ及びＰｔが好適に用いられる。
【００１６】
高抵抗半導体領域の厚さは、ブレークダウン電圧等の仕様によって決定されるが、周辺回路との関係上、０．５ｎｍ〜１μｍが好ましい。また、金属の厚さは、半導体との化合物形成反応に十分な膜厚に決めればよい。
【００１７】
さらに、高抵抗半導体領域に、直列に整流作用を有する構造をつけ加えることにより、メモリセルとしての機能をもつ。このメモリセルは、構造が簡単で、しかも配線間隔に並べることができることから、超高密度のＲＯＭを実現することができる。
【００１８】
また、本発明の半導体装置は、完全セルフアラインで作製することができるため、製造工程が簡略化され、高記録密度のＲＯＭを容易に作製することができる。
【００１９】
【実施例】
以下に実施例を挙げて本発明を詳細に説明するが、本発明がこれら実施例に限定されるものではないことは言うまでもない。
【００２０】
（実施例１）
本発明の第１の実施例を、図１を用いて説明する。図１（ａ）は高抵抗の半導体領域を２つの導電体で挟みこんだ構造をしたアンチフューズである。導電体１０１は例えばタングステンやタンタルなどの金属でできている。導電体１０３は金属でもよいし、それ以外の、例えば高濃度に不純物ドープされた半導体でもよい。高抵抗半導体領域１０２は、例えば低濃度に不純物がドープされたシリコンでもよいし、不純物の入っていないシリコンでもよい。１０４は電圧源であり、任意の電圧を導電体１０１と１０３の間にかけることができる。この例では金属１０１に正の電圧をかけているが、これは負の電圧でもよい。高抵抗半導体領域中には電流が流れにくいので、電圧をかけても電流はほとんど流れず、導電体１０１と１０３は電気的に絶縁されている。この状態は等価的に図１（ｂ）のような回路として扱うことができる。１０５はスイッチを表わし、この場合、オフとなっている。
【００２１】
図１（ａ）において電圧源１０４で供給する電圧を、高抵抗半導体中の電界がブレークダウン電界より大きくなるまで上げると、高抵抗半導体中において電子および正孔が多数発生し、電流が流れ始める。この電流により半導体領域１０２において発熱が始まり、この熱により金属１０１と高抵抗半導体１０２が反応し、例えばタングステンシリサイドやタンタルシリサイドなどの低抵抗金属半導体化合物が形成される。
【００２２】
図１（ｃ）はこの反応により半導体１０２がすべて低抵抗金属半導体化合物となった状態を示している。この状態では金属１０６と導電体１０８は低抵抗の金属半導体化合物１０７を通して電気的に接続された状態となり、等価的に図１（ｄ）の回路で表わすことができる。１０９はスイッチであるが、この場合は、オンとなっている。
【００２３】
以上のことから、図１（ａ）の構造を持った半導体装置はアンチフューズとして機能することがわかる。これは、初期状態においては絶縁物として機能するが、金属と高抵抗半導体の間で反応を起こすことにより導電体として機能するものである。また、これはオン状態とオフ状態を素子の中に記憶することができるために、メモリ素子として用いることが可能であるが、これについてはあとの実施例で述べる。
【００２４】
通常用いられているアンチフューズは、例えばシリコン窒化膜を高抵抗絶縁物として用いているが、ブレークダウンを起こした後の抵抗が十分小さくならないので、オン状態を記憶したあとでも十分に大きな電流を流すことはできず、回路動作の高速化の妨げとなっていた。
【００２５】
これに対し、図１で示したアンチフューズは、低抵抗の金属半導体化合物が全面で形成されるため、ブレークダウンを起こした後の抵抗が十分小さくなり、回路の高速化が可能となる。
【００２６】
以上の例において、金属１０１及び１０６にタングステンやタンタルを用いたがこれらのかわりにその他の金属（例えば、Ｗ，Ｔａ，Ｔｉ，Ｃｏ，Ｍｏ，Ｈｆ，Ｎｉ，Ｚｒ，Ｃｒ，Ｖ，Ｐｄ及びＰｔ等）を用いてもよい。また、高抵抗半導体１０２にはシリコンを用いたが、このかわりにその他の半導体を用いてもよいことは言うまでもない。
【００２７】
（実施例２）
図２は本発明の第２の実施例を示す回路である。これは、多数の配線中で、任意の配線間をショートさせる手法を示している。金属配線２０１，２０２と導電体配線２０３，２０４に挟まれて高抵抗半導体２０５，２０６，２０７，２０８が設けられている。この金属配線２０１，２０２は例えばタングステンやタンタル等であるが、その他の金属でもよい。導電体配線２０３，２０４は金属でもよいし高濃度に不純物ドープされた半導体でもよい。
【００２８】
例えば、高抵抗半導体領域２０５を低抵抗金属半導体化合物とすることを考える。まず最初に、図２（ａ）に示す様に金属配線２０１を電圧源２０９に、金属配線２０２を電圧源２１０に、導電体配線２０３をグラウンド電極に、２０４を電圧源２１１に接続する。この時、電圧源２０９は電圧源２１０，２１１よりも小さな電圧を出力している。例えば、電圧源２０９の出力はＶDD／２，２１０，２１１はＶDDとすると、高抵抗半導体領域２０５にはＶDDの電圧が、２０６，２０８にはＶDD／２の電圧がかかり、２０７には電圧はかからない。高抵抗半導体中でブレークダウンを起こすための電圧がＶDD／２とＶDDの間になるように高抵抗半導体層の厚さや不純物濃度を設定しておくと、ブレークダウンは高抵抗半導体２０５のみで起こる。よって、高抵抗半導体２０５だけが金属配線２０２と反応し、低抵抗金属半導体化合物となる。
【００２９】
この方法で、金属配線及び導電体配線に加える電圧を変えることにより、任意の場所の高抵抗半導体領域を低抵抗金属半導体化合物に変えることができる。これは任意の配線どうしの接続及び絶縁を任意に決定できることを示している。
【００３０】
この例において、また、電圧源２０９はＶDD／２としたが、これはＶDDより小さな電圧を出力すればよく、ＶDD／２に限らない。また、配線に加える電圧は正としたが、これは負でもよい。さらに、金属配線２０１、２０２を金属以外の導電体にして、導電体配線２０３，２０４を金属で形成しても同様のことが成り立つことは言うまでもない。
【００３１】
金属と高抵抗半導体の反応は、この例で示したように、所定の高抵抗半導体層に電流を流すことによって行ってもよいが、レーザやヒータで熱を外部から与えることによって反応を行ってもよい。また、熱を外部から与えながら電流を流して反応を起こしてもよい。両者を併用することにより、反応が容易になり高速な配線間の接続が達成される。
【００３２】
本実施例では、２本の金属配線と２本の導電体配線について述べたが、これはそれぞれ任意の本数並べてもよく、この場合も同様に、任意の場所の金属配線と導電体配線の絶縁および接続を、任意に決定することができる。
【００３３】
また、本実施例では、配線が金属で構成されている例を示したが、すべての配線を金属以外のもので構成し、そのかわり配線と配線の間に、高抵抗半導体層に接する金属層を挟み込んでもよい。
【００３４】
この様に２つの配線間にかける電圧によって、配線の接続、絶縁を任意に決定できるため、半導体集積回路において、素子と素子の接続の仕方をＩＣ製造プロセスの後で設定することができる。これにより、例えば、ＡＮＤ回路とＯＲ回路を多数並べておいて、それらの回路間を接続する配線を、各ユーザの使用目的によって自由に決定することができる、いわゆる、プログラマブル・ロジック・アレイ（ＰＬＡ）を実現することができる。以下にその実施例を示す。
【００３５】
（実施例３）
図３（ａ），（ｂ）に本発明の第３の実施例を示す。すべての論理関数はＡＮＤとＯＲ論理の結合により表わすことができることは既知の事実である。この回路は、ＡＮＤ回路とＯＲ回路をあらかじめ用意しておき、これらの回路の入出力配線の接続・絶縁をＩＣ製造プロセス後に任意に決定することで、任意の関数を実現することができる、いわゆるプログラマブル・ロジック・アレイ（ＰＬＡ）である。本例では、説明を簡単にするために２入力の排他的論理和（ＸＯＲ）を例にして説明する。
【００３６】
図３（ａ）において３１２，３１３は２入力ＡＮＤ回路であり、３２１は２入力ＯＲ回路である。３１０，３１１はインバータである。これらの回路は通常のＩＣプロセス技術によって作ることができる。３０１〜３０８，３１６〜３２０は入出力配線である。これらの配線は金属でもよいし、それ以外の導電体でもよい。配線３０１〜３０４は配線３０５〜３０８とは異なる層で形成し、配線３１６と３１７は配線３１８，３１９と異なる層で形成してある。
【００３７】
図３（ｂ）は、図３（ａ）の配線３０１と配線３０８の交点３０９の構造を示している。３２２で示される層は金属層であり、この層に高抵抗半導体層３２３が接している。配線３０１と３０８の内どちらか一方が金属の時は、金属層３２２はあってもよいしなくてもよい。また、高抵抗半導体層と金属層が接する構造は、配線３０１と３０８の間に複数個あってもよい。
【００３８】
実施例２において述べた方法により、例えば、配線３０１と３０８の間に電圧をかけて、高抵抗半導体層３２３中でブレークダウンを起こし、低抵抗金属半導体化合物を形成することで、配線３０１と３０８を電気的に選択して電気的に接続することができる。図３（ａ）の３０９で示しているような黒い丸は、配線と配線が選択的に接続されたことを示しており、これらの接続はＩＣ製造プロセスの最終段階もしくは全プロセス終了後に選択的に行うことが可能である。
【００３９】
例えば、配線間の接続を図３（ａ）の様に行うと、入力Ａ，Ｂに対して、出力３２０の値はＡ，Ｂの排他的論理和となる。ここでは排他的論理和を実現する配線の接続をしているが、接続する配線を変えることにより、２入力のすべての論理演算を実現することが可能である。
【００４０】
ここでは２入力について考えたが、入力・ＡＮＤ回路・ＯＲ回路の数は必要に応じて任意に増やしてもよく、同様に多入力の任意の論理関数を実現することができる。
【００４１】
また、このように配線間を任意に接続する技術はＰＬＡのみならず、多数の演算ユニット間の配線を任意に接続する、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）に応用できることは言うまでもない。
【００４２】
（実施例４）
図４に本発明の第４の実施例を示す。これは、配線と配線とを電気的にショートさせるか否かで情報を電気的に書き込み、さらにそれを読み出す回路である。例えば、配線と配線が電気的にショートしている状態を「１」、ショートしていない状態を「０」とし、この「１」と「０」の情報を書き込み、読み出す回路である。この回路において書き込みは実施例１から３で示したように、高抵抗半導体と金属との不可逆反応により１度だけ行われ、その後はいわゆるリード・オンリー・メモリ（ＲＯＭ）として用いることができる。
【００４３】
図４は４ビットのＲＯＭの構造を示している。配線４２２，４２３はワードライン、配線４２４，４２５はビットラインである。ワードライン及びビットラインは金属配線でもよいしその他の導電体でもよい。各ワードラインと各ビットラインが交差する部分には、ワードラインとビットラインに挟まれる形で、金属層４２９、高抵抗半導体層４２８，Ｐ層４２７，Ｎ+層４２６が形成されている。
【００４４】
ここで配線４２２，４２３と金属層４２９が同一金属の場合は、金属層４２９はあってもなくてもよい。配線４２４，４２５がＮ+層のときも、Ｎ+層４２６はあってもなくてもよい。また、金属層４２９、高抵抗半導体層４２８、Ｐ層４２７、Ｎ+層４２６が積み重なる順番は、金属層４２９と高抵抗半導体層４２８が接していれば任意の順番でよく、金属層と高抵抗半導体層が複数回繰り返して積層する構造を含んでいてもよい。この例では、この積層構造が例えば、図４で示したような構造をとる場合を例にして、ＲＯＭへの書き込み、読み出しの手順を示す。
【００４５】
４１４，４１６，４１８，４２０はインバータであり各ビットラインの電圧が、インバータ４１４，４１８の閾値より大きいか小さいかを判定する役割をしている。これは、ビットラインの信号を増幅し、その「１」，「０」を判断するセンサの役割であり、センスアンプと呼べるものである。配線４２２，４２３，４２４，４２５はそれぞれ独立に電源電圧端子４０１，４０４，４０８，４１１及び、グラウンド端子４０２，４０５，４０９，４１２に接続することが可能となっている。
【００４６】
スイッチ４３０，４３１は図５（ａ）に示すようにＮＭＯＳを用いて実現できるが、図５（ｂ）のようにＣＭＯＳインバータで構成してもよい。図５（ａ）でノード４３５の電圧は、Φ１を「１」にすると電源電圧がトランジスタ４３６を通して現われ、Φ１を「０」にするとトランジスタ４３７を通してグラウンド電圧が現われる。図５（ｂ）では、Φ１が「１」で出力端子４３９にはグラウンド電圧が、Φ１が「０」で出力端子４３９には電源電圧が現われる。
【００４７】
また、スイッチ４３２，４３３はノード４１０，４１３を電源電圧端子に接続した状態、グラウンド端子に接続した状態、フローティング状態の３状態に設定できるスイッチで、図５（ｃ）に示すようにＮＭＯＳを用いて実現できる。また、図５（ｄ）に示すようにＣＭＯＳインバータとＮＭＯＳで構成してもよい。図５（ｃ）でノード４４４はΦ２を「０」にするとトランジスタ４４１がカットオフし、フローティングになる。Φ２が「１」のもとでは、Φ１を「１」にするとトランジスタ４４２，４４１を通して電源電圧が、Φ１を「０」にするとトランジスタ４４３，４４１を通してグラウンド電圧がノード４４４に現われる。図５（ｄ）ではノード４４７は、Φ２を「０」にするとフローティングになる。Φ２が「１」のもとでは、Φ１を「１」にするとグラウンド電圧が、Φ１を「０」にすると電源電圧がノード４４７に現われる。
【００４８】
図５（ａ），（ｃ）において、ＮＭＯＳ４３６，４３７，４４２，４４３，４４１はＰＭＯＳでもよいし、図５（ｅ）に示すようなＣＭＯＳ構成のアナログスイッチでもよい。ＣＭＯＳ構成のアナログスイッチにおいて、Φ１を「１」にするとノード４４８の電圧と同じ電圧が４４９に現われる。
【００４９】
図４の等価回路を図６に示す。説明を簡単にするために、図４をこの等価回路を用いて説明する。
【００５０】
まずＲＯＭへの書き込みについて説明する。この書き込みは、ＩＣプロセスの最終段階（例えばパッケージングの前）に行ってもよいし、全ＩＣプロセス終了後に行ってもよい。
【００５１】
スイッチ４６７は、図４における高抵抗半導体層４２８による絶縁状態を等価回路で表わしたものである。スイッチ４６６、４６８，４６９も同様に高抵抗半導体層を示しており、書き込み前はこれらのスイッチは全てオフ状態である。ＰＮダイオード４７１は図４における４２７，４２６のＰＮ接合を示している。ＰＮダイオード４７０，４７２，４７３も同様である。
【００５２】
４５３，４５６はワードラインで、４６０，４６４はビットラインである。スイッチ４５０，４５４は例えば図５（ａ）あるいは図５（ｂ）に示したスイッチであり、スイッチ４５８，４６２は例えば図５（ｃ）あるいは図５（ｄ）で示したスイッチである。４７５，４７７，４７９，４８１はビットラインの信号を増幅し、その「１」，「０」を判断するセンスアンプを構成するインバータである。
【００５３】
説明のために、スイッチ４６８で表わされる高抵抗半導体を選択的に低抵抗金属半導体化合物とし、等価的にスイッチ４６８をオンにする方法について示す。実際は、スイッチ４６８だけに限らず任意の高抵抗半導体を選択的に低抵抗金属半導体化合物とすることができることは言うまでもない。また、ワードライン、ビットラインの本数は任意に増やしても、同様の方法で任意の場所の高抵抗半導体を選択的に低抵抗金属半導体化合物とすることができることは言うまでもない。
【００５４】
最初、スイッチ４５０，４５４，４５８，４６２は全てグラウンド電極側にし、全てのワードラインとビットラインを接地する。
【００５５】
その後スイッチ４６２を電圧源側に接続して、ビットライン４６４の電位を電源電圧ＶDDにする。この時、ワードライン４５６，４５３とビットライン４６４の間には、ＶDDの電圧がかかることになるが、この電圧の方向はＰＮ接合４７１，４７３にとって、逆バイアスとなる。ＰＮ接合の逆バイアス時の抵抗を、高抵抗半導体層の抵抗に比べて十分大きくしておけば、ワードライン４５６，４５３とビットライン４６４の間にかかる電圧のほとんどは、ＰＮ接合にかかる。このため、スイッチ４６７，４６９で示される高抵抗半導体領域はブレークダウンすることはなく、つねに高抵抗層のままである。
【００５６】
ワードライン４５６，４５３とビットライン４６０の間には電圧はかかっていないので、この時点においては、スイッチ４６６，４６８で示される高抵抗半導体領域もブレークダウンすることはなく、つねに高抵抗層のままである。
【００５７】
つぎに、スイッチ４５４を４５５側にして、ワードライン４５６の電位をＶDDに上げると、ワードライン４５６とビットライン４６０の間にはＶDDがかかり、ワードライン４５６とビットライン４６４の間には電位差はなくなる。
【００５８】
この時、ワードライン４５６とビットライン４６４の間には電圧はかかっていないので、この時点においては、スイッチ４６９で示される高抵抗半導体領域はブレークダウンすることはなく、つねに高抵抗層のままである。
【００５９】
しかし、ワードライン４５６とビットライン４６０の間にはＶDDがかかり、しかもこの方向はＰＮ接合４７２にとって順方向であるために、この時のＰＮ接合の抵抗はスイッチ４６８で示される高抵抗半導体領域の抵抗に比べて十分小さくなり、ＶDDのほとんどはスイッチ４６８で示される高抵抗半導体領域にかかる。よって、スイッチ４６８で示される高抵抗半導体領域中でブレークダウンが生じ、低抵抗金属半導体化合物となり、等価的にスイッチ４６８はオンする。これによって、ワードライン４５６とビットライン４６０の交点のメモリセルに「１」が書き込まれたことになる。
【００６０】
この一連の書き込み動作をまとめると、以下の３つの動作を繰り返すことで任意の場所のメモリセルに「１」を書き込むことができる。
１）全てのワードライン、ビットラインの電位をグラウンドにする。
２）書き込みたいメモリセルが接続されているビットラインの電位はグラウンドのままで、それ以外のビットラインの電位をＶDDとする。
３）書き込みたいメモリセルが接続されているワードラインの電位をＶDDとする。
【００６１】
図４の構造のＲＯＭでは、配線４２２，４２３，４２４，４２５及び金属層４２９、高抵抗半導体層４２８，Ｐ層４２７，Ｎ+層４２６の周りは、例えばシリコン酸化膜等の絶縁膜で覆うことになる。半導体に例えばシリコンを用いると、各メモリセル部分において、シリコンの誘電率は周りのシリコン酸化膜の誘電率より３倍大きくなるため、書き込み時に高抵抗半導体層に電界をかけたときに、電気力線は誘電率のより大きなシリコン側に伸びる。これにより、角に電界が集中する、いわゆる端効果を防ぐことができるため、ブレークダウン電流を高抵抗半導体層の端だけでなく全面で起こすことが可能となり、全面にわたって均一な低抵抗金属半導体層を形成することができる。これは素子の低抵抗化、高速化にとって非常に大きな利点となる。
【００６２】
次に書き込んだ情報を読み出す方法について述べる。説明を簡単にするためにここでは、スイッチ４６６，４６８で表わされる高抵抗半導体領域だけが低抵抗金属半導体化合物となっているとする。しかし、実際はこれに限らず、任意の場所のメモリ素子において、高抵抗半導体領域が低抵抗金属半導体化合物となっていてもよいことは言うまでもない。
【００６３】
図７はスイッチ４６６，４６８で表わされる高抵抗半導体領域だけが低抵抗金属半導体化合物となっている（つまり、メモリの内容が「１」となっている）場合の等価回路である。
【００６４】
最初、スイッチ４５０，４５４，４５８，４６２は全てグラウンド電極側にし、全てのワードラインとビットラインを接地する。
【００６５】
次に、スイッチ４５８，４６２をグラウンドから切り離し、ビットライン４６０，４６４をフローティング状態にする。
【００６６】
その後、例えばスイッチ４５４を電源側にしてワードライン４５６の電位を電源電圧ＶDDとする。スイッチ４６８はオン状態で、また、ＰＮ接合は順方向バイアスされるので、ビットライン４６０にはワードライン４５６から電流が流れ込み電位が上昇する。インバータ４７７、４８１の閾値をグラウンド電位よりも少し高く設定しておくと、ビットライン４６０の電位がインバータ４７７の閾値を越えると、インバータ４７７は反転し、それにともなって、インバータ４７５も反転し、出力ノード４７４の値は、「０」から「１」に変化する。この出力変化により、スイッチ４６８で示される高抵抗半導体層が実は低抵抗金属半導体化合物となっていることを知ることができる。つまり、メモリセルも情報が「１」であることを読み出すことができるのである。
【００６７】
このとき、スイッチ４６６もショートしているが、ワードライン４５３の電位はグラウンド電位で、ビットライン４６０の電位は正の電位となるので、ＰＮ接合４７０は逆方向となり、ビットライン４６０からワードライン４５３には電流は流れることはない。
【００６８】
ビットライン４６４に関しては、スイッチ４６９がオフなので、ワードライン４５６とビットライン４６４との間には電流が流れず、ビットライン４６４の電位はグラウンド電位のままである。よって、出力端子４７８は常に「０」となり、これにより、スイッチ４６９で示される高抵抗半導体層が絶縁状態を保持していることを知ることができる。つまり、メモリセルも情報が「０」であることを読み出すことができるのである。
【００６９】
次に、スイッチ４６６、４６７で示されるメモリの情報を読み出す場合は、再び全てのワードラインとビットラインを再びグラウンド電位にした後に、全てのビットラインをフローティングにして、今度はワードライン４５３を電源電圧に上げればよい。ビットライン４６０の電位はスイッチ４６６と順方向ＰＮ接合４７０を通して流れ込む電流により上昇する。一方、ビットライン４６４はスイッチ４６７がオフのため「０」のままである。
【００７０】
この一連の読み出し動作をまとめると、以下の３つの動作を繰り返すことで任意の場所のメモリセルの情報を読み出すことができる。
１）全てのワードライン、ビットラインの電位をグラウンドにする。
２）全てのビットラインをフローティングにする。
３）読み出したいメモリセルが接続されているワードラインの電位をＶDDとする。
（このときの各ビットラインに接続されているセンスアンプの出力で、メモリの内容をしることができる。）
ビットラインがグラウンド電位より少し上昇し、「１」の情報の読み出しを行ったあとにその読み出し結果をラッチしてしまえば、それ以降はワードラインを電圧源から切り離してもよい。これにより消費電力を減少させることができる。
【００７１】
この実施例では、２本のワードラインと２本のビットラインについて述べたが、これらは任意の本数でよいことは言うまでもない。その場合も、同じ原理で任意のメモリセルに書き込みができるとともに、任意のメモリセルの情報を読み出すことができる。
【００７２】
このＲＯＭの特徴は、メモリ素子が導通状態（「１」の情報を記憶しているとき）では、低抵抗金属半導体化合物と順方向ＰＮ接合を通して情報が読み出されるために、非常に高速な読み出しが可能になることである。従来のＲＯＭは表面デバイスであるＭＯＳトランジスタをスイッチ素子として用いているために電流が小さく高速化が困難であった。しかし、順方向ＰＮ接合を流れる電流は、接合にかかる電圧にたいして指数関数的に増加するために、表面デバイスであるＭＯＳトランジスタに比べ大きな電流が流せるので高速化が可能である。
【００７３】
さらに大きな特徴は、このＲＯＭの構造はＩＣプロセスにおいて完全セルフアラインで形成することが可能であることである。例えば、図４において、配線４２５、Ｎ+層４２６、Ｐ層４２７、高抵抗半導体層４２８、金属層４２９の各層を連続的に成膜し、まとめて縦方向の配線パターンでエッチングする。次に周辺部を、例えばシリコン酸化膜等の絶縁膜で覆い平坦化した後に配線４２２の層を成膜し、今度はさきほどの配線パターンと直行した配線パターンで一番下の配線４２５，４２４の直近までエッチングする。最後に再び絶縁膜で覆えば図４のＲＯＭ部ができる。
【００７４】
このプロセスにより、メモリセルを配線間隔で並べることができるため高集積化を実現できる。この配線間隔はＩＣ製造工程における、最小加工寸法で決定されるため、非常に高密度なＲＯＭを実現できる。この最小加工寸法をＬとすると、１メモリセルあたりが占有する面積は４Ｌ2となるが、これは基板平面上に２次元的に素子を製作するＭＯＳトランジスタを用いた従来型のＲＯＭでは全く実現できないような高い集積度である。
【００７５】
また、本構造は縦方向に積み重ねることがＩＣプロセス上容易にできるため、同一チップ面積でさらに集積度を上げることができる。
【００７６】
本実施例では、各ワード線とビット線を直接電圧源あるいはグラウンドに接続する方法を用いたが、ワードライン及びビットラインが数多く存在するときには、図６中のスイッチ４５０，４５４，４５８，４６２は図８に示すようなデコーダを用いて構成してもよい。これは、４つの出力４８９，４９０，４９１，４９２の中から１つの出力を選び、その出力だけを「１」として、そのほかの出力を「０」とする回路である。
【００７７】
４８４で表わされるような黒丸は、配線群４８２と４８３の相互接続の状態が電気的にショートしていることを示している。ＡとＢは入力で４９３，４９４はインバータである。４８５，４８６，４８７，４８８はＡＮＤ回路であり、４８５の出力４８９はＡが「０」でＢが「０」のときだけ「１」になる。４８６の出力４９０はＡが「０」でＢが「１」のときだけ「１」になる。４８７の出力４９１はＡが「１」でＢが「０」のときだけ「１」になる。４８８の出力４９２はＡが「１」でＢが「１」のときだけ「１」になる。
【００７８】
このように２つの入力Ａ，Ｂにより４本の出力線のうち１本を選択することができる。また、フローティングの状態は、各出力線にＮＭＯＳトランジスタを接続して、そのゲートに入力する信号を「０」にすることで実現できる。
【００７９】
回路を大規模化することによって、これと同じ原理を用いて、さらに多数の出力線の中から任意の出力線を選び出すことが可能である。
【００８０】
このようにデコーダによってワード線、ビット線を選択してもよいが、このかわりに、ランダムロジックを用いても同様のことができるのは言うまでもない。
【００８１】
図４で示したメモリセルの構造は、図９（ａ）に示すように高抵抗半導体とＰ層の間に高濃度層４９５を挟んでもよい。これにより、金属と高抵抗半導体との反応が終了した時に、低抵抗金属半導体化合物と高濃度層が接することでコンタクト抵抗はさらに減少し大きな順方向電流を流すことができる。
【００８２】
本例では、ＲＯＭの中にＰＮ接合を用いているが、これはＰＮ接合のかわりに、図９（ｂ）に示すように半導体４９６と金属４９７のショットキ−接合を用いてもよい。この場合もＰＮ接合同様、メモリセルに整流性を持たせることができる。
【００８３】
以上において、ＰＮ接合及びショットキー接合の方向は、それぞれの場合に応じて電源電圧の正負を変えれば逆になってもよい。
【００８４】
（実施例５）
図１０に本発明の第５の実施例を示す。図１０は、２つの入力の論理和を出力する回路である。５０３〜５１０，５１３〜５２０はスイッチとＰＮダイオードからなっており、これは、ワードライン５０１，５１１とビットライン５２５，５２６，５２７，５２８に挟まれた、高抵抗半導体層とＰＮ接合を示している。ここで、スイッチがオンになっているのは、選択的に高抵抗半導体層と金属層を反応させて、低抵抗金属半導体化合物にしていることを示している。
【００８５】
５０２，５１２はインバータである。スイッチ５２１〜５２４は各ビットラインをグラウンド電位に初期化するためのスイッチであり、初期化のあとでこれらのスイッチをオフとしてビットラインをフローティングにすることで、演算結果が各ビットラインに現われる。
【００８６】
ビットライン５２５には、スイッチ５０３，５１３を通してＡとＢの信号が電気的に接続されているので、そのどちらか一方でも「１」であれば、ビットライン５２５には「１」が現われる。つまり、これは、ＡとＢの論理和を計算していることになる。
【００８７】
同様にビットライン５２６にはＢの反転とＡの論理和、ビットライン５２７にはＡの反転とＢの論理和、ビットライン５２８にはＡの反転とＢの反転の論理和が現われる。この方法で、さらに入力線及び出力線の本数を増やして行けば、任意の入力の任意の組み合わせの論理和を計算することができる。
【００８８】
ＡとＢの入力の組み合わせは全部で４通りあるが、その各１通りに対してビットライン５２５〜５２８の４本のうちの１本だけが「０」になり、他の３本は「１」となる。そこで、各ビットラインの出力を反転させて出力すると、Ａ，Ｂの組み合わせの各１通りに対してビットライン５２５〜５２８の４本のうちの１本だけが「１」になり、他の３本は「０」となる、いわゆる図８で示したようなデコーダが実現できる。
【００８９】
図１１は、図１０の各論理和の出力を、インバータ５２９，５３０，５３１，５３２で反転して出力する回路である。インバータ５２９で反転された出力は、Ａの反転とＢの反転の論理積で示される。インバータ５３０で反転された出力は、Ａの反転とＢの論理積で示される。インバータ５３１で反転された出力は、Ｂの反転とＡの論理積で示される。インバータ５３２で反転された出力は、ＡとＢの論理積で示される。
【００９０】
つまり、Ａ、Ｂの４つの組み合わせの各１通りに対して、５２９〜５３２の４本の出力のうちの１本だけが「１」になり、他の３本は「０」となるデコーダが実現されている。
【００９１】
さらに入力線及び出力線の本数を増やして行けば、任意の入力の任意の組み合わせの論理積を計算することができる。
【００９２】
図１２は、図１１の論理積を計算する回路と図１０の論理和を計算する回路を用いて、例えば２入力の排他的論理和を実現した例である。５３３，５３４，５３５，５３６は図１１の出力線と同じである。これらの線と出力線５４２の間の接続は、スイッチとダイオードの組み合わせ５３８、５３９，５４０，５４１によって決定される。この例では、配線５３４と５３５が配線５４２に接続されているので、５４２には５３４と５３５の論理和が出力される。
【００９３】
よって、入力Ａ，Ｂに対して、配線５４２にはＡとＢの排他的論理和が現われることになる。
【００９４】
すべての論理演算は、ＡＮＤとＯＲの組み合わせで実現できるので、この様にＡＮＤを実現する論理平面と、ＯＲを実現する論理平面を組み合わせることで、任意の論理関数が実現できる。ここでは２入力の排他的論理和を例に説明したが、さらに多入力、多出力のＡＮＤ平面とＯＲ平面を用いることで、任意の入力数の任意の論理関数を実現できる。
【００９５】
また、多入力、多出力のＡＮＤ平面とＯＲ平面を用いることで、任意の信号群を入力し、それに１対１で対応した任意の信号群を出力する回路を作ることができることは言うまでもない。
【００９６】
このような論理回路はいわば、図３（ａ）で示したＰＬＡと同じ概念であるが、違いは図３（ａ）におけるＡＮＤ回路及びＯＲ回路の機能をＲＯＭ自身が実現しているところである。
【００９７】
（実施例６）
図１３に本発明の第６の実施例を示す。これは、ＲＯＭを用いたデータ検索システムである。データ検索システムの一例に例えば図書検索があるが、これは膨大な図書の中から読みたい分野や著者名を入力するだけで、例えば、それに関係した全ての図書を出力するシステムである。従来この様なシステムにおいては、磁気記憶媒体やコンパクトディスクなどに記憶された膨大な図書データをソフトウェア上で検索していたために、データへのアクセスや演算処理を高速化することは難しかった。膨大な図書データを高速アクセス可能なハードウエア上に記憶するためには、非常に高密度のＲＯＭが必要である。また、そのＲＯＭはユーザが後から情報を書き込めるタイプのプログラマブルＲＯＭである必要があり、高速アクセス可能な高密度プログラマブルＲＯＭが必要である。
【００９８】
本実施例で示す検索システムの特徴は、情報を記憶する媒体を高速・高密度ＲＯＭで実現するばかりでなく、入力されたデータをもとにどのデータを出力すればよいかを演算する演算部自体も高速・高密度ＲＯＭで実現していることにある。
【００９９】
図１３において、配線６０８に接続されている４つのメモリ素子には、”１，０，０，１”の情報が書き込まれており、これによりＡ＝「０」，Ｂ＝「１」の時だけ配線６０８は「０」となり配線”６１６”は「１」となる。
【０１００】
配線６１６に接続されている４つのメモリ素子には，”１，１，０，１”の情報が書き込まれており、配線６１６が「１」になると、配線６２１，６２２，６２３，６２４にはそれぞれ”１，１，０，１”が出力される。
【０１０１】
この出力情報は、ＲＯＭ６２６中の例えば６２５の部分のアドレスを示す情報であるとすると、６２５の情報を出力線６２７に出力することができる。
【０１０２】
この一連の操作によって、ある入力Ａ、Ｂに対応したＲＯＭ中の情報を読み出すことが可能である。例えば、この入力Ａ，Ｂが図書の著者名を示すものであり、その著者の全ての図書をＲＯＭ６２６の６２５の部分に書き込んでおき、そのアドレスを配線６１６に接続されているメモリセルに書き込んでおくと、著者名を入力すると自動的にその図書が出力されるシステムとなる。
【０１０３】
このシステムはインバータなど一部の周辺回路を除き、すべて同じ構造により構成することができ、設計が非常に容易である。ＲＯＭ６２６にデータを追加する場合は、未使用部分６０５、６２０に追加したアドレスに対応した情報を新たに書き込めばよい。
【０１０４】
例えば６０８に接続されているメモリセルの情報を全て「１」に書き換えることで、Ａ、Ｂの全ての入力の組み合わせに対して、配線６０８は常に「１」となり、配線６１６は常に「０」である。つまり、配線６１６に接続されているメモリの情報（アドレス）にはアクセス不能となる。一度書き込んだデータを新たにそっくり書き換えたいときは、この方法により、古いデータにアクセスできなくした後に未使用の部分に新たにデータを書き込めばよい。
【０１０５】
ここでは図書の検索を例に説明したが、入力Ａ，Ｂは演算命令のコードを入力し、その命令の実行手順を例えばＲＯＭの６２５に書いておいてもよい。また、従来磁気媒体に保存していた各種のアプリケーションソフトをＲＯＭに書き込み、入力Ａ、Ｂにはそのソフトを起動する命令コードを入力してもよい。アプリケーションソフトがバージョンアップされて再び新しいソフトをインストールするときは、上記の手順で古いアドレスにアクセスできなくして新しくインストールすることができる。
【０１０６】
入力はＡ，Ｂ２ビットである必要はなく任意のビット数でよく、システムの規模も任意の規模にしてよいことはいうまでもない。
【０１０７】
（実施例７）
本発明の第７の実施例を図１４に示す。これは本発明によって実現した高集積・高速ＲＯＭをＣＰＵの入ったチップの周りに配置して直接ボンディングワイヤで接続するいわゆる、ハイブリッド型のシステムである。ＣＰＵのインストラクションコードや各種アプリケーションソフトなどは全てこのＲＯＭに書き込んでもよい。また、実施例６で示したようなデータ検索機能を持ったＲＯＭを周りに配置してもよい。
【０１０８】
手のひらサイズの移動体情報機器には磁気ディスク、コンパクトディスクを記憶媒体に用いることは小型化の観点からほとんど不可能であり、本実施例の様な高集積電子記憶媒体を演算処理装置の周りに高密度に直接配置することが必要になる。
【０１０９】
【発明の効果】
本発明により、低抵抗アンチヒューズを実現することが可能となる。さらに、アンチヒューズに整流特性の機能をもたせることで、高密度・高速ＲＯＭを実現することが可能となる。
【０１１０】
本発明のＲＯＭは、小型化が困難な磁気テープやコンパクトディスクに代わる画像・音声の小型記憶媒体として用いることができるだけでなく、手のひらサイズの移動体情報機器を実現するなどの広範な応用分野を開拓することができる。
【０１１１】
本発明により、信頼性の極めて高い、任意の関数を実現するプログラマブル・ロジック・アレイ（ＰＬＡ）や、多数の演算ユニット間の配線を任意に接続することができるフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）を提供することが可能になる。
【０１１２】
さらに、本発明の半導体装置は、完全にセルフアラインを用いて製造できるため歩留まりが良く、従って高密度ＲＯＭを安価に提供することが可能となる。
【図面の簡単な説明】
【図１】本発明のアンチフューズを説明する概念図である。
【図２】本発明のアンチフューズの書き込みを説明する概念図である。
【図３】本発明のＰＬＡの一例を示す概略図である。
【図４】本発明のＲＯＭの一例を示す概念図である。
【図５】本発明のスイッチの等価回路図である。
【図６】図４のＲＯＭの等価回路図である。
【図７】図４のＲＯＭの読み出し方法を説明する回路図である。
【図８】本発明のデコーダを示す回路図である。
【図９】本発明のメモリセルの一例を示す概念図である。
【図１０】本発明のデコーダを示す他の回路図である。
【図１１】本発明のデコーダを示す他の回路図である。
【図１２】本発明の排他論理和を実現する回路である。
【図１３】本発明のＲＯＭを用いたデータ検索システムを示す回路図である。
【図１４】本発明のＲＯＭを用いたハイブリッド型システムを示す概念図である。
【符号の説明】
１０１、１０６  金属、
１０２  高抵抗半導体領域、
１０３、１０８  導電体、
１０４  電圧源、
１０５、１０９  スイッチ、
１０７  低抵抗金属半導体化合物、
２０１，２０２  金属配線、
２０３，２０４  導電体配線、
２０５，２０６，２０７，２０８  高抵抗体半導体、
２０９，２１０，２１１  電圧源、
３１２，３１３  ２入力ＡＮＤ回路、
３２１  ２入力ＯＲ回路、
３１０，３１１  インバータ、
３０１〜３０８，３１６〜３２１  入出力配線、
３２２  金属層、
３２３  高抵抗半導体層、
４０１，４０４，４０８，４１１  電源電圧端子、
４０２，４０５，４０９，４１２  グラウンド端子、
４１０，４１３，４３５、４４４，４４８  ノード、
４１４，４１６，４１８，４２０  インバータ、
４２２，４２３，４５３，４５６  ワードライン、
４２４，４２５，４６０，４６４  ビットライン、
４２６  Ｎ+層、
４２７  Ｐ層、
４２８  高抵抗半導体層、
４２９  金属層、
４３０，４３１、４３２、４３３，４５０，４５４，４５８，４６２，
４６６，４６７，４６８，４６９  高抵抗半導体、
４３６、４３７、４４１，４４２，４４３  トランジスタ、
４３９  出力端子、
４７０，４７１，４７２，４７３  ＰＮ接合、
４７５，４７７，４７９，４８１  インバータ、
４８２，４８３  配線、
４８４  短絡部、
４８５，４８６，４８７，４８８  ＡＮＤ回路、
４８９，４９０，４９１，４９２  出力線、
４９３，４９４  インバータ、
４９５  高濃度層、
４９６  半導体、
４９７  金属、
５０１，５１１  ワードライン、
５０２，５１２，５２９〜５３２，５３９  インバータ、
５０３〜５１０，５１３〜５２０  高抵抗半導体及びＰＮダイオード、
５２１〜５２４  スイッチ、
５２５〜５２８  ビットライン、
５３３〜５３６  出力線、
６０８，６１６，６２１，６２２，６２３，６２４  配線、
６２６  ＲＯＭ、
６２７  出力線、
６０５，６２０  未使用部分。
【図１】
0003682305.tif 000002
【図２】
0003682305.tif 000003
【図３】
0003682305.tif 000004
【図４】
0003682305.tif 000005
【図５】
0003682305.tif 000006
【図６】
0003682305.tif 000007
【図７】
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【図８】
0003682305.tif 000009
【図９】
0003682305.tif 000010
【図１０】
0003682305.tif 000011
【図１１】
0003682305.tif 000012
【図１２】
0003682305.tif 000013
【図１３】
0003682305.tif 000014
【図１４】
0003682305.tif 000015