(57)【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層の主面に第２導電型の第２の半導体層を形成する工程と、
上記第２の半導体層上に金属膜で構成されるマスク層を形成する工程と、
上記マスク層上に複数層からなる絶縁層を形成する工程と、
上記絶縁層上に開口パターンのレジスト膜を形成し、上記マスク層をストッパとするドライエッチングにより上記絶縁層を除去して上記絶縁層に開口部を形成する工程と、
上記開口部に露出された上記マスク層をウェットエッチングにより選択的に除去する工程と
を有するフォトダイオードの製造方法。
【請求項２】
上記第２の半導体層上に反射防止膜を形成する工程を有し、上記反射防止膜上に上記マスク層が形成される
請求項１に記載のフォトダイオードの製造方法。
【請求項３】
上記マスク層がＴｉＷを含み、上記絶縁層が酸化シリコン膜又は窒化シリコン膜を含む
請求項１又は２に記載のフォトダイオードの製造方法。
【請求項４】
上記反射防止膜が酸化シリコン膜を有する
請求項２に記載のフォトダイオードの製造方法。
【請求項５】
上記反射防止膜が窒化シリコンを有する
請求項２に記載のフォトダイオードの製造方法。
【請求項６】
上記反射防止膜が酸化シリコン膜および窒化シリコン膜からなる
請求項２に記載のフォトダイオードの製造方法。
【請求項７】
上記第２の半導体層が互いに離間された第１の半導体領域と第２の半導体領域とを含む縞状に形成される
請求項１、２、３、４、５又は６に記載のフォトダイオードの製造方法。
【請求項８】
上記第２の半導体層が碁盤の目状に形成される
請求項１、２、３、４、５又は６に記載のフォトダイオードの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特にＰＩＮフォトダイオードなどのフォトダイオードの製造方法に関する。
【０００２】
【従来の技術】
半導体装置において、フォトダイオードは光を受けて電流を発生させるダイオードであり、ＣＤやＤＶＤなどの光ディスク装置に内蔵される光学ピックアップ装置用の受光素子として広く用いられている。
フォトダイオードは、ｐｎ接合した半導体から構成され、ｐｎ接合に逆バイアスを印加することで空乏層を広げ、高い電界をかける。主に空乏層で吸収された光によって電子−正孔対が発生し、電界に引かれて電子はｎ型半導体領域へ、正孔はｐ型半導体領域へ移動し、電流として検知される。
【０００３】
上記のフォトダイオードの種類としては、ｐ層とｎ層の間に導電性不純物を低濃度に含有するＩ層（ｐ−  層またはｎ−  層）を設けて、低電圧で空乏層を広げやすくしたＰＩＮフォトダイオードや、アバランシェ崩壊を発生させる領域を設けたアバランシェ・フォトダイオードなどがある。
【０００４】
図１３（ａ）は、上記のＰＩＮフォトダイオードの断面図である。
例えばシリコン半導体基板１０に、ｎ−  型半導体層１１が形成されており、そのＰＩＮダイオードとなる領域（例えば１００μｍ×１００μｍの領域）において、ｎ−  型半導体層１１の表層領域にｐ＋  型半導体層１２が形成されて、ｐｎ接合を形成している。
ｐ＋  型半導体層１２の上層に、第１絶縁膜２０、第２絶縁膜２１、第３絶縁膜２２、第４絶縁膜２３および第５絶縁膜２４からなる絶縁膜Ｉが積層されており、各第１〜第５絶縁膜（２０〜２４）は、それぞれＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）を原料としてＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ）法により形成した酸化シリコン膜、リフロー処理により平坦化が可能なＢＰＳＧ（リンおよびホウ素を含む酸化シリコン）膜、窒化シリコン膜などから構成されている。
上記の絶縁膜Ｉは、ｐ＋  型半導体層１２に入射する光を減衰させてしまうので、当該絶縁膜Ｉにはｐ＋  型半導体層１２を露出させる開口部Ｈが形成されている。
【０００５】
上記のＰＩＮフォトダイオードに逆バイアスを印加すると、図１３（ｂ）に示すように、ｐｎ接合面からｎ−  型半導体層１１とｐ＋  型半導体層１２のそれぞれの側に空乏層Ｖが拡がる。
ここで、空乏層はｎ側とｐ側でキャリア総数が等しくなるように拡がるので、キャリア濃度の低いｎ−  型半導体層１１側の方がより広く拡がることになる。
上記の空乏層に光Ｌが入射すると、光Ｌは空乏層において吸収され、電子−正孔対が発生し（図１３（ｂ）中○印で示す）、電流として検知される。光Ｌが空乏層でない部分で吸収された場合は、電子−正孔対は発生しない（図１３（ｂ）中×印で示す）。
【０００６】
上記のＰＩＮフォトダイオードの製造方法について説明する。
まず、図１４（ａ）に示すように、シリコン半導体基板１０に、リンなどのｎ型不純物をイオン注入して、ｎ−  型半導体層１１を形成する。
次に、ＰＩＮダイオード形成領域（例えば１００μｍ×１００μｍの領域）において、ｎ−  型半導体層１１の表層領域に、不図示のレジストマスクなどを用いてホウ素などのｐ型不純物をイオン注入して、ｐ＋  型半導体層１２を形成する。尚、ｎ−  型半導体層１１は、エピタキシャル成長により形成することもある。
【０００７】
次に、図１４（ｂ）に示すように、ｐ＋  型半導体層１２の上層に、全面に、第１絶縁膜２０、第２絶縁膜２１、第３絶縁膜２２、第４絶縁膜２３および第５絶縁膜２４を積層して、積層された絶縁膜Ｉを形成する。
ここで、各第１〜第５絶縁膜（２０〜２４）は、それぞれ、例えばＣＶＤ法によりＴＥＯＳを原料として酸化シリコンを堆積させる、ＢＰＳＧ膜を堆積させる、あるいは、ＣＶＤ法により窒化シリコンを堆積させるなどの工程により積層させる。
上記の第１〜第５絶縁膜（２０〜２４）の層間には、通常、不図示の領域においてアルミニウムなどからなる配線が形成されており、その場合には、第１〜第５絶縁膜（２０〜２４）を、上記の配線などに起因する段差を低減するように形成してもよい。
【０００８】
上記の図１４（ｂ）に示す状態では、感光領域であるｐ＋  型半導体層１２とｎ−  型半導体層１１の界面から広がる空乏層領域の上層に絶縁膜Ｉが形成されており、この絶縁膜Ｉはｐ＋  型半導体層１２に入射する光を減衰させてしまうので、通常は絶縁膜Ｉにｐ＋  型半導体層１２を露出させる開口部を形成する。
上記の開口部は、上記開口パターンのレジスト膜を形成した後、ＲＩＥ（反応性イオンエッチング）などのドライエッチングあるいはウェットエッチングにより形成する。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記の従来のＰＩＮフォトダイオードの製造工程においては、絶縁膜にｐ＋  型半導体層を露出させる開口部を形成する際に、積層された絶縁膜に剥がれが発生することがある、あるいはダイオードのｐｎ接合にリークを発生させることがあるという問題を起してしまう。
【００１０】
図１５は、上記の絶縁膜Ｉにｐ＋  型半導体層１２を露出させる開口部Ｈを形成する際に、開口パターンのレジスト膜Ｒを形成した後、ドライエッチングを施した後の形状を示す断面図である。
上記の方法では、開口部底部に相当する第１絶縁膜がエッチング除去された後もオーバーエッチングが行なわれるため、ｐ＋  型半導体層１２表面が直接エッチングガスに叩かれてしまい、ダメージＤを受けてリークの発生の原因となる。
【００１１】
図１６は、上記の絶縁膜Ｉにｐ＋  型半導体層１２を露出させる開口部Ｈを形成する際に、開口パターンのレジスト膜Ｒを形成した後、ウェットエッチングを施した後の形状を示す断面図である。
上記の方法では、ドライエッチングと異なり、ｐ＋  型半導体層１２表面を直接エッチングガスで叩いてダメージを与えることはないが、絶縁膜Ｉを構成する各第１〜第５絶縁膜（２０〜２４）が組成あるいは膜質などに依存してエッチングレートが異なるために、開口部内壁面からエッチングレートの速い膜Ｘがえぐり取られてしまい、このために膜の剥がれが生じる場合があった。
【００１２】
本発明は上記の問題点に鑑みてなされたものであり、従って、本発明の目的は、ＰＩＮダイオードなどのダイオードの製造方法において、膜の剥がれやリークを発生させずに、ダイオード上層の絶縁膜を除去することができるフォトダイオードの製造方法を提供することである。
【００１３】
【課題を解決するための手段】
上記の目的を達成するため、本発明のフォトダイオードの製造方法は、第１導電型の第１の半導体層の主面に第２導電型の第２の半導体層を形成する工程と、上記第２の半導体層上に金属膜で構成されるマスク層を形成する工程と、上記マスク層上に複数層からなる絶縁層を形成する工程と、上記絶縁層上に開口パターンのレジスト膜を形成し、上記マスク層をストッパとするドライエッチングにより上記絶縁層を除去して上記絶縁層に開口部を形成する工程と、上記開口部に露出された上記マスク層をウェットエッチングにより選択的に除去する工程とを有する。
【００１４】
本発明のフォトダイオードの製造方法は、好適には、上記第２の半導体層上に反射防止膜を形成する工程を有し、上記反射防止膜上に上記マスク層が形成される。
【００１５】
また、本発明のフォトダイオードの製造方法は、好適には、上記マスク層がＴｉＷを含み、上記絶縁層が酸化シリコン膜又は窒化シリコン膜を含む。
また、好適には、上記反射防止膜が酸化シリコン膜を有する。また、好適には、上記反射防止膜が窒化シリコン膜を有する。また、好適には、上記反射防止膜が酸化シリコン膜および窒化シリコン膜からなる。
【００１６】
本発明のフォトダイオードの製造方法は、上記第２の半導体層が互いに離間された第１の半導体領域と第２の半導体領域とを含む縞状、あるいは、上記第２の半導体層が碁盤の目状に形成される。
【００１７】
上記の本発明のフォトダイオードの製造方法は、第１導電型の第１の半導体層の表層部（主面）に、例えば一断面において第１の半導体層により分断される部分を有する第２導電型の第２の半導体層を形成してフォトダイオードを形成する。
次に、金属膜で構成され、半導体層に対してエッチングの選択比が異なるマスク層を第２の半導体層の上層に形成する。
次に、例えば酸化シリコン膜あるいは窒化シリコン膜などを含む、マスク層に対してエッチングの選択比が異なる絶縁層をマスク層の上層に形成する。
次に、絶縁層上に開口パターンのレジスト膜を形成し、ドライエッチングにより、マスク層をエッチングストッパとして、底面がマスク層の上面のみからなる開口部を絶縁層に形成する。
次に、ウェットエッチングにより、選択的に、開口部内に露出した部分のマスク層を除去する。
【００１８】
上記の本発明のフォトダイオードの製造方法によれば、ダイオード上層の絶縁膜を除去するときに、マスク層をエッチングストッパとしているので、膜剥がれの原因となる開口部内壁面からのえぐれを発生させないように、ドライエッチングを用いても、この段階で基板（第２の半導体層又は基板とマスク層との間に形成された反射防止膜）はマスク層で保護されているので、リークの原因となるダメージを与えることがない。
また、開口部内に露出したマスク層を除去するときには、基板（第２の半導体層）にダメージを与えないようにウェットエッチングを用いても、絶縁層の開口部内壁面からのえぐれを発生させずに、マスク層を選択的に除去することができる。
従って、ダイオードの製造方法において、膜の剥がれやリークを発生させずに、ダイオード上層の絶縁膜を除去することができる。
【００１９】
また、第２の半導体層が、少なくとも一断面において第１の半導体層により分断される部分を有するように、形成することで、第１の半導体層と第２の半導体層のそれぞれに所定の電圧を印加したときに、各接合面から当該第２の半導体層の間の第１の半導体層側に向かって空乏層が延び、第２の半導体層を分断する部分の第１の半導体層部分を光電変換に寄与する空乏層とすることができるため、フォトダイオードの感度を高めて特性を向上させることができる。
【００２０】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照して説明する。
【００２１】
第１実施形態
図１（ａ）は、本実施形態に係るＰＩＮフォトダイオードを有する半導体装置の断面図である。
例えばシリコン半導体基板１０に、ｎ−  型半導体層１１が形成されており、そのＰＩＮダイオードとなる領域（例えば１００μｍ×１００μｍの領域）において、ｎ−  型半導体層１１の表層領域（深さがｎ−  型半導体層１１の表面から０．５〜０．８μｍ程度の領域）にｐ＋  型半導体層１２が形成されて、ｐｎ接合を形成している。
ｐ＋  型半導体層１２の上層に、第１絶縁膜２０、第２絶縁膜２１、第３絶縁膜２２、第４絶縁膜２３および第５絶縁膜２４からなる絶縁膜Ｉが積層されており、各第１〜第５絶縁膜（２０〜２４）は、それぞれＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）を原料としてＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ）法により形成した酸化シリコン膜、リフロー処理により平坦化が可能なＢＰＳＧ（リンおよびホウ素を含む酸化シリコン）膜、窒化シリコン膜などから構成されている。
上記の絶縁膜Ｉは、ｐ＋  型半導体層１２に入射する光を減衰させてしまうので、当該絶縁膜Ｉにはｐ＋  型半導体層１２を露出させる開口部Ｈが形成されている。
【００２２】
また、上記のｐ＋  型半導体層１２の上層、絶縁膜Ｉの下層において、開口部Ｈの外周部に、ＴｉＷなどの金属などからなるマスク層３０ａが残されている。このマスク層３０ａは製造工程において機能したものであり、本構造においては単にｐ＋  型半導体層１２に接続する導電層として存在しているだけである。
【００２３】
上記のＰＩＮフォトダイオードに逆バイアスを印加すると、図１（ｂ）に示すように、ｐｎ接合面からｎ−  型半導体層１１とｐ＋  型半導体層１２のそれぞれの側に空乏層Ｖが拡がる。
ここで、空乏層はｎ側とｐ側でキャリア総数が等しくなるように拡がるので、キャリア濃度の低いｎ−  型半導体層１１側の方がより広く拡がることになる。
上記の空乏層に光Ｌが入射すると、光Ｌは空乏層において吸収され、電子−正孔対が発生し（図１（ｂ）中○印で示す）、電流として検知される。光Ｌが空乏層でない部分で吸収された場合は、電子−正孔対は発生しない（図１（ｂ）中×印で示す）。
【００２４】
上記のＰＩＮフォトダイオードを有する半導体装置の製造方法について説明する。
まず、図２（ａ）に示すように、シリコン半導体基板１０に、リンなどのｎ型不純物を例えば１０１３〜１０１５／ｃｍ３  程度の濃度でイオン注入して、ｎ−  型半導体層１１を形成する。
次に、ＰＩＮダイオード形成領域（例えば１００μｍ×１００μｍの領域）において、ｎ−  型半導体層１１の表層領域（深さがｎ−  型半導体層１１の表面から０．５〜０．８μｍ程度の領域）に、不図示のレジストマスクなどを用いてホウ素などのｐ型不純物を例えば１０１８〜１０２０／ｃｍ３  程度の濃度でイオン注入して、ｐ＋  型半導体層１２を形成する。
【００２５】
次に、図２（ｂ）に示すように、例えばスパッタリング法により、ＴｉＷなどの金属層を２００〜３００ｎｍの膜厚で堆積させ、パターニング加工して、ｐ＋型半導体層１２の上層にマスク層３０を形成する。
ここで、マスク層３０を構成する材料としては、下層のｐ＋  型半導体層１２（シリコン基板）と後工程で形成する絶縁膜（酸化シリコンあるいは窒化シリコンなど）に対して選択比を有して除去可能な材料であればよく、上記金属層に限定されない。
【００２６】
次に、図３（ａ）に示すように、マスク層３０の上層に、全面に、第１絶縁膜２０、第２絶縁膜２１、第３絶縁膜２２、第４絶縁膜２３および第５絶縁膜２４を積層して、積層された絶縁膜Ｉを形成する。
ここで、各第１〜第５絶縁膜（２０〜２４）は、それぞれ、例えばＣＶＤ法によりＴＥＯＳを原料として酸化シリコンを堆積させる、ＢＰＳＧ膜を堆積させる、あるいは、ＣＶＤ法により窒化シリコンを堆積させるなどの工程により積層させる。
ここで、絶縁膜Ｉの各第１〜第５絶縁膜（２０〜２４）を構成する材料としては、下層のマスク層３０に対して選択比を有して除去可能な材料であればよく、上記の酸化シリコン膜あるいは窒化シリコン膜に限定されない。
【００２７】
上記の第１〜第５絶縁膜（２０〜２４）の層間には、通常、不図示の領域においてアルミニウムなどからなる配線が形成されており、その場合には、第１〜第５絶縁膜（２０〜２４）を、上記の配線などに起因する段差を低減するように形成してもよい。
【００２８】
次に、図３（ｂ）に示すように、感光領域であるｐ＋  型半導体層１２とｎ−  型半導体層１１の界面から広がる空乏層領域を開口するパターンのレジスト膜Ｒを形成し、マスク層３０をエッチングストッパとするＲＩＥ（反応性イオンエッチング）などのドライエッチングを施し、上記感光領域上層の絶縁膜Ｉを除去して開口部Ｈを形成する。
絶縁膜Ｉはｐ＋  型半導体層１２に入射する光を減衰させてしまうので、上記のように感光領域の絶縁膜を除去することでフォトダイオードの感度を向上させることができる。
【００２９】
次に、ウェットエッチングなどにより、ｐ＋  型半導体層１２（シリコン基板）および絶縁膜Ｉに対して選択的に、開口部Ｈ内に露出した部分のマスク層３０を除去し、ｐ＋  型半導体層１２を露出させる。以上で、図１（ａ）に示す本実施形態に係るＰＩＮフォトダイオードを有する半導体装置を製造することができる。
【００３０】
上記の本実施形態のフォトダイオードの製造方法によれば、ダイオード上層の絶縁膜Ｉを除去するときに、マスク層３０をエッチングストッパとして用いているので、膜剥がれの原因となる開口部Ｈ内壁面からのえぐれを発生させないようにドライエッチングなどのエッチング手法を用いても、この段階で基板（ｐ＋  型半導体層１２）はマスク層３０で保護されているので、リークの原因となるダメージを与えることがない。
また、上記の開口部Ｈ内に露出したマスク層３０を除去するときには、基板（ｐ＋  型半導体層１２）にダメージを与えないようにウェットエッチングなどのエッチング手法を用いても、絶縁膜Ｉの開口部Ｈ内壁面からのえぐれを発生させずに、マスク層３０を選択的に除去することができる。
従って、ダイオードの製造方法において、膜の剥がれやリークを発生させずに、ダイオード上層の絶縁膜を除去することができる。
【００３１】
第２実施形態
図４（ａ）は、本実施形態に係るＰＩＮフォトダイオードを有する半導体装置の断面図である。
例えばシリコン半導体基板１０に、ｎ−  型半導体層１１が形成されており、そのＰＩＮダイオードとなる領域（例えば１００μｍ×１００μｍの領域）において、ｎ−  型半導体層１１の表層領域（深さがｎ−  型半導体層１１の表面から０．５〜０．８μｍ程度の領域）にｐ＋  型半導体層１２が形成されて、ｐｎ接合を形成している。
ｐ＋  型半導体層１２の上層に、酸化シリコン膜２５および窒化シリコン膜２６からなる反射防止膜ＡＲが形成されている。
【００３２】
反射防止膜ＡＲの上層に、第１絶縁膜２０、第２絶縁膜２１、第３絶縁膜２２、第４絶縁膜２３および第５絶縁膜２４からなる絶縁膜Ｉが積層されており、各第１〜第５絶縁膜（２０〜２４）は、それぞれＴＥＯＳを原料としてＣＶＤ法により形成した酸化シリコン膜、リフロー処理により平坦化が可能なＢＰＳＧ膜、窒化シリコン膜などから構成されている。
上記の絶縁膜Ｉは、ｐ＋  型半導体層１２に入射する光を減衰させてしまうので、当該絶縁膜Ｉにはｐ＋  型半導体層１２を露出させる開口部Ｈが形成されている。
【００３３】
また、上記の反射防止膜ＡＲの上層、絶縁膜Ｉの下層において、開口部Ｈの外周部に、ＴｉＷなどの金属などからなるマスク層３０ａが残されている。このマスク層３０ａは製造工程において機能したものであり、本構造においては単に反射防止膜ＡＲ上に残された導電層として存在しているだけである。
【００３４】
上記のＰＩＮフォトダイオードに逆バイアスを印加すると、図４（ｂ）に示すように、ｐｎ接合面からｎ−  型半導体層１１とｐ＋  型半導体層１２のそれぞれの側に空乏層Ｖが拡がる。
ここで、空乏層はｎ側とｐ側でキャリア総数が等しくなるように拡がるので、キャリア濃度の低いｎ−  型半導体層１１側の方がより広く拡がることになる。
上記の空乏層に光Ｌが入射すると、光Ｌは空乏層において吸収され、電子−正孔対が発生し（図４（ｂ）中○印で示す）、電流として検知される。光Ｌが空乏層でない部分で吸収された場合は、電子−正孔対は発生しない（図４（ｂ）中×印で示す）。
【００３５】
上記のＰＩＮフォトダイオードを有する半導体装置の製造方法について説明する。
まず、図５（ａ）に示すように、シリコン半導体基板１０に、リンなどのｎ型不純物を例えば１０１３〜１０１５／ｃｍ３  程度の濃度でイオン注入して、ｎ−  型半導体層１１を形成する。
次に、ＰＩＮダイオード形成領域（例えば１００μｍ×１００μｍの領域）において、ｎ−  型半導体層１１の表層領域（深さがｎ−  型半導体層１１の表面から０．５〜０．８μｍ程度の領域）に、不図示のレジストマスクなどを用いてホウ素などのｐ型不純物を例えば１０１８〜１０２０／ｃｍ３  程度の濃度でイオン注入して、ｐ＋  型半導体層１２を形成する。
【００３６】
次に、図５（ｂ）に示すように、例えばＴＥＯＳを原料とした減圧ＣＶＤ法により、例えば３０ｎｍ程度の酸化シリコン膜２５を形成し、必要に応じてパターニング加工する。
【００３７】
次に、図６（ａ）に示すように、例えば減圧ＣＶＤ法により、例えば３７ｎｍ程度の窒化シリコン膜２６を形成し、必要に応じてパターニング加工する。
以上で、酸化シリコン膜２５および窒化シリコン膜２６からなる反射防止膜ＡＲが形成される。
【００３８】
次に、図６（ｂ）に示すように、例えばスパッタリング法により、反射防止膜ＡＲの上層にＴｉＷなどの金属層を２００〜３００ｎｍの膜厚で堆積させ、パターニング加工して、反射防止膜ＡＲの上層にマスク層３０を形成する。
ここで、マスク層３０を構成する材料としては、下層の反射防止膜ＡＲ（本実施形態では表面は窒化シリコン膜）と後工程で形成する絶縁膜（酸化シリコンあるいは窒化シリコンなど）に対して選択比を有して除去可能な材料であればよく、上記金属層に限定されない。
【００３９】
次に、図７（ａ）に示すように、マスク層３０の上層に、全面に、第１絶縁膜２０、第２絶縁膜２１、第３絶縁膜２２、第４絶縁膜２３および第５絶縁膜２４を積層して、積層された絶縁膜Ｉを形成する。
ここで、各第１〜第５絶縁膜（２０〜２４）は、それぞれ、例えばＣＶＤ法によりＴＥＯＳを原料として酸化シリコンを堆積させる、ＢＰＳＧ膜を堆積させる、あるいは、ＣＶＤ法により窒化シリコンを堆積させるなどの工程により積層させる。
ここで、絶縁膜Ｉの各第１〜第５絶縁膜（２０〜２４）を構成する材料としては、下層のマスク層３０に対して選択比を有して除去可能な材料であればよく、上記の酸化シリコン膜あるいは窒化シリコン膜に限定されない。
【００４０】
上記の第１〜第５絶縁膜（２０〜２４）の層間には、通常、不図示の領域においてアルミニウムなどからなる配線が形成されており、その場合には、第１〜第５絶縁膜（２０〜２４）を、上記の配線などに起因する段差を低減するように形成してもよい。
【００４１】
次に、図７（ｂ）に示すように、感光領域であるｐ＋  型半導体層１２とｎ−  型半導体層１１の界面から広がる空乏層領域を開口するパターンのレジスト膜Ｒを形成し、マスク層３０をエッチングストッパとするＲＩＥなどのドライエッチングを施し、上記感光領域上層の絶縁膜Ｉを除去して開口部Ｈを形成する。
絶縁膜Ｉはｐ＋  型半導体層１２に入射する光を減衰させてしまうので、上記のように感光領域の絶縁膜を除去することでフォトダイオードの感度を向上させることができる。
【００４２】
次に、ウェットエッチングなどにより、反射防止膜ＡＲ（本実施形態では表面は窒化シリコン膜）および絶縁膜Ｉに対して選択的に、開口部Ｈ内に露出した部分のマスク層３０を除去し、反射防止膜ＡＲを露出させる。以上で、図４（ａ）に示す本実施形態に係るＰＩＮフォトダイオードを有する半導体装置を製造することができる。
【００４３】
上記の本実施形態のフォトダイオードの製造方法によれば、ダイオード上層の絶縁膜Ｉを除去するときに、マスク層３０をエッチングストッパとして用いているので、膜剥がれの原因となる開口部Ｈ内壁面からのえぐれを発生させないようにドライエッチングなどのエッチング手法を用いても、この段階で基板（ｐ＋  型半導体層１２）はマスク層３０や反射防止膜ＡＲで保護されているので、リークの原因となるダメージを与えることがない。
また、上記の開口部Ｈ内に露出したマスク層３０を除去するときには、基板（ｐ＋  型半導体層１２）が反射防止膜ＡＲで保護されているのでダメージを与えることがなく、また、反射防止膜ＡＲにダメージを与えないようにウェットエッチングなどのエッチング手法を用いても、絶縁膜Ｉの開口部Ｈ内壁面からのえぐれを発生させずに、マスク層３０を選択的に除去することができる。
従って、ダイオードの製造方法において、膜の剥がれやリークを発生させずに、ダイオード上層の絶縁膜を除去することができる。
また、本実施形態によれば、絶縁膜を形成する前に、予めフォトダイオード上に、開口部を形成した後では形成しにくい反射防止膜を形成しており、開口後に反射防止膜を形成する必要がなくなる利点がある。
【００４４】
第３実施形態
図８（ａ）は、本実施形態に係るＰＩＮフォトダイオードを有する半導体装置の断面図である。
このＰＩＮフォトダイオードは図４（ａ）に示す第２実施形態に係る半導体装置と実質的に同様であるが、ｐ＋  型半導体層１２は幅Ｌａで形成されており、隣のｐ＋  型半導体層１２とは幅Ｌｂをもって、ｎ−  型半導体層１１により分断されて配置されている構成であることが異なる。
上記のｐ＋  型半導体層１２の幅Ｌａは例えば３〜４μｍ程度であり、ｐ＋  型半導体層１２の隣のｐ＋  型半導体層１２との分断された幅Ｌｂは例えば１０μｍ程度である。
【００４５】
上記のＰＩＮフォトダイオードに、例えば１０Ｖ程度の逆バイアスを印加すると、図８（ｂ）に示すように、ｐｎ接合面からｎ−  型半導体層１１とｐ＋  型半導体層１２のそれぞれの側に空乏層Ｖが拡がる。ここで、空乏層はｎ側とｐ側でキャリア総数が等しくなるように拡がるので、キャリア濃度の低いｎ−  型半導体層１１側の方がより広く拡がることになる。
【００４６】
上記のＰＩＮフォトダイオードにおいては、ｐ＋  型半導体層１２はｎ−  型半導体層１１により分断されて配置されており、ｎ−  型半導体層１１により分断されたｐ＋  型半導体層１２のｎ−  型半導体層１１との接合面から当該ｐ＋  型半導体層１２の間のｎ−  型半導体層１１側に向かって空乏層Ｖが延び、具体的にはｎ−  型半導体層１１により分断されたｐ＋  型半導体層１２のｎ−  型半導体層１１との接合面の内の一方の接合面Ｊ１  から延びる空乏層Ｖ１  の端面ＦＶ１と、ｐ＋  型半導体層１２のｎ−  型半導体層１１との接合面の内の他方の接合面Ｊ２  から延びる空乏層Ｖ２  の端面ＦＶ２とが接触する程度とすることができる。
上記の空乏層に光Ｌが入射すると、光Ｌは空乏層において吸収され、電子−正孔対が発生し（図８（ｂ）中○印で示す）、電流として検知される。光Ｌが空乏層でない部分で吸収された場合は、電子−正孔対は発生しない（図８（ｂ）中×印で示す）。本実施形態においては、特にｐ＋  型半導体層１２を分断する部分のｎ−  型半導体層１１部分を空乏化することができるので、光が電子−正孔対を発生する領域である空乏層に達するのに、空乏化していない領域を通過することなく直接空乏層に達することが可能となり、フォトダイオードの感度を高めて特性を向上することができる。
【００４７】
上記のＰＩＮフォトダイオードにおいて、ｐ＋  型半導体層１２の幅Ｌａ、隣接するｐ＋  型半導体層１２間の幅Ｌｂ、ｐ＋  型半導体層１２のｐ型不純物濃度、ｎ−  型半導体層１１のｎ型不純物濃度および印加逆バイアスは、逆バイアス印加時に形成される空乏層として、例えば上記のように、ｎ−  型半導体層１１により分断されたｐ＋  型半導体層１２のｎ−  型半導体層１１との接合面の内の一方の接合面Ｊ１  から延びる空乏層Ｖ１  の端面ＦＶ１と、ｐ＋  型半導体層１２のｎ−  型半導体層１１との接合面の内の他方の接合面Ｊ２  から延びる空乏層Ｖ２  の端面ＦＶ２とが接触する程度となるように、最適な値を選択することができ、上記で例示した値に限定されるものではない。
【００４８】
図９（ａ）および図９（ｂ）は、上記の断面を有するＰＩＮフォトダイオードの平面図の例であり、図８（ａ）は各図中のＡ−Ａ’における断面に相当する。ｐ＋  型半導体層１２は分断されて面抵抗が上昇しすぎると、電子−正孔対の再結合の機会を高めて、光が上記の空乏化していない領域を通過することなく直接空乏層に達することによる感度の上昇分を相殺してしまうことになるので、面抵抗が上昇しない程度に分断することが好ましく、例えば、ｐ＋  型半導体層１２の配置形状を縞状、あるいは、碁盤の目状とすればよい。
【００４９】
図９（ａ）に示すＰＩＮフォトダイオードは、ｎ−  型半導体層１１表層領域に、ｐ＋  型半導体層１２が幅Ｌａをもって図面上４条の縞状に形成されており、隣接するｐ＋  型半導体層１２とは幅Ｌｂをもって、ｎ−  型半導体層１１により分断されて配置されている。４条の縞状のｐ＋  型半導体層１２は各コンタクトＣにおいてそれぞれ共通の上層配線３１に電気的に接続され、電圧が印加される。
【００５０】
図９（ｂ）に示すＰＩＮフォトダイオードは、ｎ−  型半導体層１１表層領域に、図面上４条の縞状に第１ｐ＋  型半導体層１２ａが第１の方向に延伸して形成され、さらに各第１ｐ＋  型半導体層１２ａを接続するように、数条の縞状に第２ｐ＋  型半導体層１２ｂが第１の方向と直交する方向に延伸して形成され、第１ｐ＋型半導体層１２ａおよび第２ｐ＋  型半導体層１２ｂからｐ＋  型半導体層１２が碁盤の目状に構成されている。
第１ｐ＋  型半導体層１２ａおよび第２ｐ＋  型半導体層１２ｂはそれぞれ幅Ｌａをもって形成され、それぞれの隣接する第１ｐ＋  型半導体層１２ａおよび第２ｐ＋  型半導体層１２ｂとは幅Ｌｂをもって分断されている。
【００５１】
上記の本実施形態の半導体装置は、ｎ−  型半導体層１１の表層領域に導電性不純物をイオン注入するときのレジストマスクとして、上記の縞状あるいは碁盤の目状に開口パターンを有するマスクを用いることを除いて、第２実施形態と同様に製造することが可能であり、ダイオードの製造方法において、膜の剥がれやリークを発生させずに、ダイオード上層の絶縁膜を除去することができる。
【００５２】
第４実施形態
図１０は、本実施形態に係るＰＩＮフォトダイオードを有する半導体装置の断面図である。
図８（ａ）に示す第２実施形態に係る半導体装置と実質的に同様であるが、ＬＯＣＯＳ素子分離絶縁膜２７で区分された活性領域に、ＰＩＮフォトダイオードが構成されており、ＬＯＣＯＳ素子分離絶縁膜２７領域（フィールド領域）において、第１絶縁膜２０と第２絶縁膜２１の間、第２絶縁膜２１と第３絶縁膜２２の間にアルミニウムなどからなる配線（３２，３３）が形成されており、絶縁膜Ｉが上記４層の絶縁膜で構成されていることが異なる。
【００５３】
上記のＰＩＮフォトダイオードを有する半導体装置の製造方法について説明する。
まず、図１１（ａ）に示すように、シリコン半導体基板１０に、リンなどのｎ型不純物を例えば１０１３〜１０１５／ｃｍ３  程度の濃度でイオン注入して、ｎ−  型半導体層（ｎ−  ウェル）１１を形成する。
次に、ＰＩＮダイオード形成領域（例えば１００μｍ×１００μｍの領域）において、ｎ−  型半導体層１１の表層領域（深さがｎ−  型半導体層１１の表面から０．５〜０．８μｍ程度の領域）に、不図示のレジストマスクなどを用いてホウ素などのｐ型不純物を例えば１０１８〜１０２０／ｃｍ３  程度の濃度でイオン注入して、ｐ＋  型半導体層１２を形成する。
ここで、ｐ＋  型半導体層１２としては、例えば、縞状あるいは碁盤の目状に開口するレジスト膜をマスクとしてイオン注入することで、図９（ａ）あるいは図９（ｂ）に示すような縞状あるいは碁盤の目状に形成することができる。
【００５４】
次に、例えばＴＥＯＳを原料とした減圧ＣＶＤ法により、ＬＯＣＯＳ素子分離絶縁膜２７で区分された活性領域上に、例えば３０ｎｍ程度の酸化シリコン膜２５を形成する。
【００５５】
次に、図１１（ｂ）に示すように、例えば減圧ＣＶＤ法により、例えば３７ｎｍ程度の窒化シリコン膜２６を形成し、必要に応じてパターニング加工する。
以上で、酸化シリコン膜２５および窒化シリコン膜２６からなる反射防止膜ＡＲが形成される。
【００５６】
次に、例えばスパッタリング法により、反射防止膜ＡＲの上層にＴｉＷなどの金属層を２００〜３００ｎｍの膜厚で堆積させ、パターニング加工して、反射防止膜ＡＲの上層にマスク層３０を形成する。
ここで、マスク層３０を構成する材料としては、下層の反射防止膜ＡＲ（本実施形態では表面は窒化シリコン膜）と後工程で形成する絶縁膜（酸化シリコンあるいは窒化シリコンなど）に対して選択比を有して除去可能な材料であればよく、上記金属層に限定されない。
【００５７】
次に、図１２（ａ）に示すように、マスク層３０の上層に全面に酸化シリコンを堆積させ、第１絶縁膜２０を形成し、その上層でＬＯＣＯＳ素子分離絶縁膜２７の形成領域上に、例えばアルミニウムなどの配線３２をパターン形成する。
次に、配線３２を被覆して全面に酸化シリコンを堆積させ、第２絶縁膜２１を形成し、さらにその上層でＬＯＣＯＳ素子分離絶縁膜２７の形成領域上に、例えばアルミニウムなどの配線３３をパターン形成する。
次に、配線３３を被覆して全面に酸化シリコンを堆積させ、第３絶縁膜２２を形成し、さらに別の成膜方法にて第４絶縁膜２３を積層し、４層を積層した絶縁膜Ｉを形成する。
ここで、各第１〜第４絶縁膜（２０〜２３）は、それぞれ、例えばＣＶＤ法によりＴＥＯＳを原料として形成した酸化シリコン膜やＢＰＳＧ膜、あるいは、窒化シリコン膜とすることも可能である。
ここで、絶縁膜Ｉの各第１〜第４絶縁膜（２０〜２３）を構成する材料としては、下層のマスク層３０に対して選択比を有して除去可能な材料であればよく、上記の酸化シリコン膜あるいは窒化シリコン膜に限定されない。
上記の第１〜第４絶縁膜（２０〜２３）を、上記の配線（３２，３３）などに起因する段差を低減するように形成してもよい。
【００５８】
次に、図１２（ｂ）に示すように、感光領域であるｐ＋  型半導体層１２とｎ−型半導体層１１の界面から広がる空乏層領域を開口するパターンのレジスト膜Ｒを形成し、マスク層３０をエッチングストッパとするＲＩＥなどのドライエッチングを施し、上記感光領域上層の絶縁膜Ｉを除去して開口部Ｈを形成する。
【００５９】
次に、ウェットエッチングなどにより、反射防止膜ＡＲ（本実施形態では表面は窒化シリコン膜）および絶縁膜Ｉに対して選択的に、開口部Ｈ内に露出した部分のマスク層３０を除去し、反射防止膜ＡＲを露出させる。以上で、図１０に示す本実施形態に係るＰＩＮフォトダイオードを有する半導体装置を製造することができる。
【００６０】
上記の本実施形態のフォトダイオードの製造方法によれば、ダイオード上層の絶縁膜Ｉを除去するときに、マスク層３０をエッチングストッパとして用いているので、膜剥がれの原因となる開口部Ｈ内壁面からのえぐれを発生させないようにドライエッチングなどのエッチング手法を用いても、この段階で基板（ｐ＋  型半導体層１２）はマスク層３０や反射防止膜ＡＲで保護されているので、リークの原因となるダメージを与えることがない。
また、上記の開口部Ｈ内に露出したマスク層３０を除去するときには、基板（ｐ＋  型半導体層１２）が反射防止膜ＡＲで保護されているのでダメージを与えることがなく、また、反射防止膜ＡＲにダメージを与えないようにウェットエッチングなどのエッチング手法を用いても、絶縁膜Ｉの開口部Ｈ内壁面からのえぐれを発生させずに、マスク層３０を選択的に除去することができる。
従って、ダイオードの製造方法において、膜の剥がれやリークを発生させずに、ダイオード上層の絶縁膜を除去することができる。
【００６１】
上記の本実施形態のＰＩＮフォトダイオードは、例えば７８０ｎｍや６５０ｎｍの波長の光を受光することが可能であり、ＣＤやＤＶＤなどの光ディスク装置に内蔵される光学ピックアップ装置用の受光素子などとして、広く用いることが可能である。
【００６２】
本発明は、上記の実施の形態に限定されない。
例えば、ＰＩＮフォトダイオードだけでなく、フォトダイオード全般に適用可能である。
また、第１、第２及び第３の実施形態において、ｎ−  型半導体層をエピタキシャル成長により形成してもよい。
また、上記の実施形態においてｐ型不純物とｎ型不純物を入れ替えたＰＩＮフォトダイオードなどのフォトダイオードにも適用することが可能である。
また、例えば、第１導電型（例えばｎ−  型）半導体領域に対する第２導電型（例えばｐ＋  型）半導体領域に対する接合深さ、縞状あるいは碁盤の目状とする場合の幅などの詳細なレイアウト、各導電型半導体領域の不純物濃度、各導電型半導体領域への印加電圧などは適宜変更可能である。
この他、本発明の要旨を逸脱しない範囲で種々の変更を行うことができる。
【００６３】
【発明の効果】
上記の本発明のフォトダイオードの製造方法によれば、ダイオード上層の絶縁膜を除去するときに、マスク層をエッチングストッパとしているので、膜剥がれの原因となる開口部内壁面からのえぐれを発生させないようにドライエッチングなどのエッチング手法を用いても、この段階で基板（第２導電型半導体層）はマスク層と反射防止膜で保護されているので、リークの原因となるダメージを与えることがない。
また、開口部内に露出したマスク層を除去するときには、基板（第２導電型半導体層）が反射防止膜で保護されているのでダメージを与えることがなく、また、反射防止膜にダメージを与えないようにウェットエッチングなどのエッチング手法を用いても、絶縁膜の開口部内壁面からのえぐれを発生させずに、マスク層を選択的に除去することができる。
従って、ダイオードの製造方法において、膜の剥がれやリークを発生させずに、ダイオード上層の絶縁膜を除去することができる。
【００６４】
また、第２導電型半導体層が、少なくとも一断面において第１導電型半導体層により分断された部分を有するように、形成することで、第１導電型半導体層と第２導電型半導体層のそれぞれに所定の電圧を印加したときに、各接合面から当該第２導電型半導体層の間の第１導電型半導体層側に向かって空乏層が延び、第２導電型半導体層を分断する部分の第１導電型半導体層部分を光電変換に寄与できる空乏層とすることができるため、フォトダイオードの感度を高めて特性を向上することができる。
【図面の簡単な説明】
【図１】図１（ａ）は第１実施形態に係るＰＩＮフォトダイオードを有する半導体装置の断面図であり、図１（ｂ）は図１（ａ）のＰＩＮフォトダイオードに逆バイアスを印加したときの空乏層の広がりを示す図である。
【図２】図２は図１に示す半導体装置の製造方法の製造工程を示す断面図であり、（ａ）はｐ＋  型半導体層の形成工程まで、（ｂ）はマスク層の形成工程までを示す。
【図３】図３は図２の続きの工程を示す断面図であり、（ａ）は絶縁膜の形成工程まで、（ｂ）は開口部の形成工程までを示す。
【図４】図４（ａ）は第２実施形態に係るＰＩＮフォトダイオードを有する半導体装置の断面図であり、図４（ｂ）は図４（ａ）のＰＩＮフォトダイオードに逆バイアスを印加したときの空乏層の広がりを示す図である。
【図５】図５は図４に示す半導体装置の製造方法の製造工程を示す断面図であり、（ａ）はｐ＋  型半導体層の形成工程まで、（ｂ）は酸化シリコン膜の形成工程までを示す。
【図６】図６は図５の続きの工程を示す断面図であり、（ａ）は窒化シリコン膜の形成工程まで、（ｂ）はマスク層の形成工程までを示す。
【図７】図７は図６の続きの工程を示す断面図であり、（ａ）は絶縁膜の形成工程まで、（ｂ）は開口部の形成工程までを示す。
【図８】図８（ａ）は第３実施形態に係るＰＩＮフォトダイオードを有する半導体装置の断面図であり、図８（ｂ）は図８（ａ）のＰＩＮフォトダイオードに逆バイアスを印加したときの空乏層の広がりを示す図である。
【図９】図９（ａ）および（ｂ）は図８に示すＰＩＮフォトダイオードの平面図の例である。
【図１０】図１０は第４実施形態に係るＰＩＮフォトダイオードを有する半導体装置の断面図である。
【図１１】図１１は図１０に示す半導体装置の製造方法の製造工程を示す断面図であり、（ａ）は酸化シリコン膜の形成工程まで、（ｂ）はマスク層の形成工程までを示す。
【図１２】図１２は図１１の続きの工程を示す断面図であり、（ａ）は絶縁膜の形成工程まで、（ｂ）は開口部の形成工程までを示す。
【図１３】図１３（ａ）は従来例に係るＰＩＮフォトダイオードを有する半導体装置の断面図であり、図１３（ｂ）は図１３（ａ）のＰＩＮフォトダイオードに逆バイアスを印加したときの空乏層の広がりを示す図である。
【図１４】図１４は図１３に示す半導体装置の製造方法の製造工程を示す断面図であり、（ａ）はｐ＋  型半導体層の形成工程まで、（ｂ）は絶縁膜の形成工程までを示す。
【図１５】図１５は従来例に係る半導体装置の製造方法における問題点を説明する断面図である。
【図１６】図１６は従来例に係る半導体装置の製造方法における問題点を説明する断面図である。
【符号の説明】
１０…シリコン半導体基板、１１…ｎ−  型半導体層、１２…ｐ＋  型半導体層、１２ａ…第１ｐ＋  型半導体層、１２ｂ…第２ｐ＋  型半導体層、２０…第１絶縁膜、２１…第２絶縁膜、２２…第３絶縁膜、２３…第４絶縁膜、２４…第５絶縁膜、２５…酸化シリコン膜、２６…窒化シリコン膜、２７…ＬＯＣＯＳ素子分離絶縁膜、３０，３０ａ…マスク層、３１…上層配線、３２，３３…配線、ＡＲ…反射防止膜、Ｃ…コンタクト、Ｄ…ダメージ、ＦＶ１，ＦＶ２…空乏層の端面、Ｈ…開口部、Ｉ…絶縁膜、Ｊ１  ，Ｊ２  …接合面、Ｌ…光、Ｒ…レジスト膜、Ｖ，Ｖ１  ，Ｖ２  …空乏層、Ｘ…えぐれ。
【図１】
0003628936.tif 000002
【図２】
0003628936.tif 000003
【図３】
0003628936.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003628936.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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