(57)【特許請求の範囲】
【請求項１】
半導体基板上に、反復的に伸長する複数の埋没型拡散層と、該埋没型拡散層の上位にあって該埋没型拡散層と直交して反復的に伸長する複数のワードラインとを具備する半導体装置において、
前記複数のワードラインは、おのおの、その上部にエッチング用マスクとして用いられた絶縁体膜からなるスペーサが形成されており、左右非対称の多角形の断面を有し、かつ、奇数番目のワードライン同士及び偶数番目のワードライン同士がそれぞれ同一の断面形状を有するように反復的に配列されていることを特徴とする半導体装置。
【請求項２】
前記奇数番目のワードラインと前記偶数番目のワードラインとはミラー対称性を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上に、ビットライン及びセルトランジスタのソース／ドレインとして反復的に伸長する複数の埋没型拡散層並びに該埋没型拡散層の上位にあって前記セルトランジスタのゲート電極として該埋没型拡散層と直交して反復的に伸長する複数のワードラインを具備するメモリセルアレイ領域と、前記セルを駆動するための周辺回路領域とを有する半導体装置において、
前記メモリセルアレイ領域のセルトランジスタのゲート電極は、その上部にエッチング用マスクとして用いられた絶縁体膜からなるスペーサが形成されており、かつ左右非対称の多角形の断面を有し、
前記周辺回路領域に形成される周辺回路トランジスタのゲート電極上の積層構造と前記セルトランジスタのゲート電極上の積層構造とは相異なることを特徴とする半導体装置。
【請求項４】
前記セルトランジスタのゲート電極は隣接するゲート電極とミラー対称性を有することを特徴とする請求項３に記載の半導体装置。
【請求項５】
半導体基板の表面にソース／ドレインとして提供される埋没型拡散層を形成する段階と、
前記埋没型拡散層が形成された基板上にゲート絶縁膜、導電層、エッチング阻止層及び第１マスク層を順次形成する段階と、
前記第１マスク層を前記埋没型拡散層と直交するようにパタニングする段階と、
結果物の上に第２マスク層を形成し、該第２マスク層をエッチバックして前記パタニングされた第１マスク層の側面に絶縁体膜からなるスペーサを形成する段階と、
前記第１マスク層を取り除く段階と、
前記スペーサをエッチング用マスクとして前記エッチング阻止層及び前記導電層を順次エッチングすることによって、上部にエッチング用マスクとして用いられた当該スペーサが形成されており、かつ左右非対称の多角形の断面を有する前記導電層からなるゲート電極を形成する段階と、を備えることを特徴とする半導体装置の製造方法。
【請求項６】
前記エッチング阻止層は反射を防止する物質からなることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１マスク層は前記エッチング阻止層を構成する物質とのエッチング選択比が大きい物質からなることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記第２マスク層は前記導電層を構成する物質とのエッチング選択比が大きい物質からなることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項９】
複数のセルトランジスタが形成されたメモリセルアレイ領域と前記セルを駆動するための周辺回路領域とを有する半導体装置の製造方法において、
半導体基板の表面に前記セルトランジスタのソース／ドレインとして提供される埋没型拡散層を形成する段階と、
前記埋没型拡散層が形成された基板上にゲート絶縁膜、導電層、エッチング阻止層及び第１マスク層を順次形成する段階と、
前記メモリセルアレイ領域の第１マスク層を前記埋没型拡散層と直交するようにパタニングする段階と、
結果物の上に第２マスク層を形成し、該第２マスク層をエッチバックして前記パタニングされた第１マスク層の側面に絶縁体膜からなるスペーサを形成する段階と、
前記第１マスク層を取り除く段階と、
前記スペーサをエッチング用マスクとして前記エッチング阻止層及び前記導電層を順次エッチングすることによって、上部にエッチング用マスクとして用いられた当該スペーサが形成されており、かつ左右非対称の多角形の断面を有する前記導電層からなる前記セルトランジスタのゲート電極を形成する段階と、
前記周辺回路領域のエッチング阻止層及び導電層をパタニングして前記導電層からなる周辺回路トランジスタのゲート電極を形成する段階と、を備えることを特徴とする半導体装置の製造方法。
【請求項１０】
前記エッチング阻止層は無反射処理することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１マスク層は前記エッチング阻止層を構成する物質とのエッチング選択比が大きい物質からなることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記第２マスク層は前記導電層を構成する物質とのエッチング選択比が大きい物質からなることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記メモリセルアレイ領域の第１マスク層を前記埋没型拡散層と直交するようにパタニングする段階において、前記周辺回路領域の第１マスク層を取り除くことを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にセルの集積度を極大化し得る半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の高集積化に伴って、半導体装置の製造工程において、パターンピッチ（ｐａｔｔｅｒｎ  ｐｉｔｃｈ）、即ち回路線幅の減少が注目を浴びている。こうした回路線幅の減少は半導体装置の縮小化（ｓｈｒｉｎｋａｇｅ）に大きく影響し、主にフォトリソグラフィ工程の開発によってなされている。即ち、使用するフォトレジストの解像度、使用する光の波長などの多くの変数を改善することによって回路線幅を狭めてきている。例えば、フォトリソグラフィ工程において光の波長は、当初は４３６ｎｍのｇ−ラインを用いたが、現在では３６５ｎｍのｉ−ラインを用いており、今後は２４８ｎｍのＫｒＦエキシマレーザを用いる見込みである。このような光波長の縮小化に加え、露光装備の大口径化によってフォトレジストの解像度が改善され、もって高集積化及び大容量化が具現できる。
【０００３】
図１は、米国特許公報第４４３０７９１号に開示されている従来の方法による半導体装置の製造方法を説明するための工程別断面図である。
【０００４】
図１（Ａ）を参照すれば、Ｐ−  型半導体基板１０上に通常の素子分離工程によりフィールド酸化膜１２を形成することによって、前記基板１０をアクティブ領域と素子分離領域とに区切る。このとき、フィールド酸化膜１２の下に素子分離特性を強化させるためのチャネルストップ層１４を形成し得る。
【０００５】
次いで、酸化工程を通じて前記基板１０のアクティブ領域にゲート酸化膜１６を成長させた後、その上に第１ポリシリコン層２０、窒化膜（Ｓｉ３Ｎ４）２２及び第２ポリシリコン層２４を順次形成する。
【０００６】
図１（Ｂ）を参照すれば、リソグラフィ・エッチング工程を通じて第２ポリシリコン層２４をパタニングする。このとき、窒化膜２２はエッチング阻止層（ｅｔｃｈｉｎｇ  ｓｔｏｐ  ｌａｙｅｒ）として作用する。次いで、結果物の上に絶縁膜を蒸着し、これをエッチバックすることによって、前記パタニングされた第２ポリシリコン層２４の側壁に絶縁膜スペーサ２６を形成する。
【０００７】
次いで、第２ポリシリコン層２４を取り除いた後、絶縁膜スペーサ２６をエッチング用マスクとして、その下の窒化膜２２及び第１ポリシリコン層２０をエッチングすることによって、ゲート電極を形成する。
【０００８】
図２は、米国特許公報第４６４９６３８号に開示されている他の従来の方法による半導体装置の製造方法を説明するための工程別断面図である。
【０００９】
図２（Ａ）を参照すれば、Ｐ型半導体基板２８上にパッド酸化膜（図示せず）及び窒化膜３０を順次形成した後、窒化膜３０をリソグラフィ・エッチング工程によりパタニングしてアクティブ領域を限定する。次いで、前記パタニングされた窒化膜３０を酸化防止用マスクとして、熱酸化工程を通じてフィールド酸化膜３４を形成する。この酸化工程の際にマスクとして用いられる窒化膜３０の下からパッド酸化膜の側面に酸素が浸透しながらフィールド酸化膜３４の端部にバーズビーク（ｂｉｒｄ’ｓ  ｂｅａｋ）３６が生じてしまう。
【００１０】
図２（Ｂ）を参照すれば、バーズビーク３６の生じた窒化膜３０をエッチング用マスクとして用いる自己整合エッチング方法によって、その下のフィールド酸化膜３４が異方性エッチングされる。この結果、橋台２４の垂直壁４０が形成される。次いで、窒化膜３０及びパッド酸化膜を取り除く。ここで、参照符号４２は橋台２４の傾いた屋根を示している。
【００１１】
図２（Ｃ）を参照すれば、結果物の上に酸化工程を通じてゲート酸化膜４４を形成した後、その上にゲート電極用の導電層を蒸着する。次いで、この導電層を異方性エッチングして橋台２４の側壁にスペーサ形態のゲート電極１６を形成する。
【００１２】
その後、ゲート電極１６をイオン注入用マスクとして、Ｎ型不純物をイオン注入することによって、Ｎ＋  ソース／ドレイン領域を形成する。このとき、橋台２４の傾斜した屋根とゲート酸化膜４４の傾斜に自己整合されるイオン注入によって、別途の工程無しに単チャネルのＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造が自動形成される。
【００１３】
これら従来の方法によれば、スペーサの幅と同一のチャネル長さを有するトランジスタを形成し得る。しかしながら、通常、スペーサの幅はウェーハ内で又はウェーハ対ウェーハにおいて変動が激しく、特にスペーサの幅が狭まるほど前記幅の変動率が大きくなる。従って、トランジスタのチャネル長の均一性及び再現性を確保し難いといった問題がある。
【００１４】
以下、スペーサ幅の変動要因について述べる。
【００１５】
第一に、スペーサ用の膜は、ガスの流れ、隣接パターンの縦横比などによるウェーハの位置、チップの位置及び隣接パターンによって不均一に蒸着される。この結果、蒸着時の厚さがスペーサの幅を決定することから、スペーサの幅が不均一になる。例えば、図１（Ａ）に示したように、スペーサ用の膜をアクティブ領域と素子分離領域の上に蒸着する場合、当該膜の蒸着方式である化学蒸着（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法によって反応ガスが基板に接近する確率が異なってしまい、よって相異なる縦横比を有する前記両領域上でのスペーサの幅が変動してしまう。
【００１６】
第二に、スペーサ用の膜を均一に蒸着したとしても、エッチバック工程時、異方性エッチングの特性上、ウェーハのセンターとエッジにおけるエッチング率が異なるため、結果的にはスペーサの幅が異なってしまう。通常は、ウェーハのセンターがエッジに比べてエッチング率が高く、よって該ウェーハのセンターでスペーサの幅が最小となる。
【００１７】
また、上述した従来の方法では、スペーサの幅をトランジスタのチャネル長のように素子の最も敏感な特性を決定するのに用いているが、これはチップの縮小に大きな障害となっている。即ち、トランジスタのチャネル長が縮められてもパンチスルーマージン（ｐｕｎｃｈｔｈｒｏｕｇｈ  ｍａｒｇｉｎ）が確保できなければなんの役にも立たない。仮にパンチスルーマージンが確保できても、短チャネル効果による素子特性の不均一性によって、上記したスペーサ幅の変動による不均一性の問題は一層深刻になる。
【００１８】
【発明が解決しようとする課題】
本発明は、前記従来技術の問題点を解決するためのものであって、スペーサマスクの使用に際して均一性の問題が深刻でないセル構造を採用することによって、セルの集積度を極大化し得る半導体装置を提供することを目的とする。
【００１９】
本発明の他の目的は、前記装置の製造に最も好適な半導体装置の製造方法を提供することである。
【００２０】
【課題を解決するための手段】
前記目的を達成するために、本発明は、半導体基板上に、反復的に伸長する複数の埋没型拡散層と、該埋没型拡散層の上位にあって該埋没型拡散層と直交して反復的に伸長する複数のワードラインとを具備する半導体装置において、前記複数のワードラインは、おのおの、その上部にエッチング用マスクとして用いられた絶縁体膜からなるスペーサが形成されており、左右非対称の多角形の断面を有し、かつ、奇数番目のワードライン同士及び偶数番目のワードライン同士がそれぞれ同一の断面形状を有するように反復的に配列されていることを特徴とする。
【００２１】
好ましくは、前記奇数番目のワードラインと前記偶数番目のワードラインとはミラー対称性を有する。
【００２２】
さらに、前記目的を達成するために、本発明は、半導体基板上に、ビットライン及びセルトランジスタのソース／ドレインとして反復的に伸長する複数の埋没型拡散層並びに該埋没型拡散層の上位にあって前記セルトランジスタのゲート電極として該埋没型拡散層と直交して反復的に伸長する複数のワードラインを具備するメモリセルアレイ領域と、前記セルを駆動するための周辺回路領域とを有する半導体装置において、前記メモリセルアレイ領域のセルトランジスタのゲート電極は、その上部にエッチング用マスクとして用いられる絶縁体膜からなるスペーサが形成されており、かつ左右非対称の多角形の断面を有し、前記周辺回路領域に形成される周辺回路トランジスタのゲート電極上の積層構造と前記セルトランジスタのゲート電極上の積層構造とは相異なることを特徴とする。
【００２３】
好ましくは、前記セルトランジスタのゲート電極は隣接するゲート電極とミラー対称性を有する。
【００２４】
前記他の目的を達成するために、本発明は、半導体基板の表面にソース／ドレインとして提供される埋没型拡散層を形成し、前記埋没型拡散層の形成された基板上にゲート絶縁膜、導電層、エッチング阻止層及び第１マスク層を順次形成した後、前記第１マスク層を前記埋没型拡散層と直交するようにパタニングする。次いで、結果物の上に第２マスク層を形成し、該第２マスク層をエッチバックして前記パタニングされた第１マスク層の側面に絶縁体膜からなるスペーサを形成する。次いで、前記第１マスク層を取り除いた後、前記スペーサをエッチング用マスクとして前記エッチング阻止層及び前記導電層を順次エッチングすることによって、上部にエッチング用マスクとして用いられた当該スペーサが形成されており、かつ左右非対称の多角形の断面を有する前記導電層からなるゲート電極を形成する。
【００２５】
好ましくは、前記エッチング阻止層は無反射処理する。
【００２６】
好ましくは、前記第１マスク層は前記エッチング阻止層を構成する物質とのエッチング選択比が大きい物質により形成する。
【００２７】
好ましくは、前記第２マスク層は前記導電層を構成する物質とのエッチング選択比が大きい物質により形成する。
【００２８】
さらに、前記他の目的を達成するために、本発明は、多数のセルトランジスタが形成されたメモリセルアレイ領域と前記セルを駆動するための周辺回路領域とを有する半導体装置の製造方法において、半導体基板の表面にソース／ドレインとして提供される埋没型拡散層を形成し、前記埋没型拡散層が形成された基板上にゲート絶縁膜、導電層、エッチング阻止層及び第１マスク層を順次形成した後、前記メモリセルアレイ領域の第１マスク層を前記埋没型拡散層と直交するようにパタニングする。次いで、結果物の上に第２マスク層を形成し、該第２マスク層をエッチバックして前記パタニングされた第１マスク層の側面に絶縁体膜からなるスペーサを形成する。次いで、前記第１マスク層を取り除いた後、前記スペーサをエッチング用マスクとして前記エッチング阻止層及び前記導電層を順次エッチングすることによって、上部にエッチング用マスクとして用いられた当該スペーサが形成されており、かつ左右非対称の多角形の断面を有する前記導電層からなる前記セルトランジスタのゲート電極を形成する。次いで、前記周辺回路領域のエッチング阻止層及び導電層をパタニングして前記導電層からなる周辺回路トランジスタのゲート電極を形成する。
【００２９】
好ましくは、前記エッチング阻止層は無反射処理する。
【００３０】
好ましくは、前記第１マスク層は前記エッチング阻止層を構成する物質とのエッチング選択比が大きい物質により形成する。
【００３１】
好ましくは、前記第２マスク層は前記導電層を構成する物質とのエッチング選択比が大きい物質により形成する。
【００３２】
前記メモリセルアレイ領域の第１マスク層を前記埋没型拡散層と直交するようにパタニングする際に、前記周辺回路領域の第１マスク層を除去することができる。
【００３３】
【発明の実施の形態】
以下、本発明の好適な実施例を図面を参照しつつ詳細に説明する。
【００３４】
図３は、本発明による半導体装置のメモリセルアレイ領域を示す平面図であり、図４（Ａ）乃至図４（Ｃ）は、各々、図３のＡ−Ａ′、Ｂ−Ｂ′及びＣ−Ｃ′線の断面図である。
【００３５】
図３及び図４を参照すれば、フィールド酸化膜（図示せず）によってアクティブ領域が限定されたＰ型半導体基板１００のそのアクティブ領域には、ゲート誘電膜１０２と多数の埋没Ｎ＋  拡散層１０４とが形成されている。埋没Ｎ＋  拡散層１０４はビットライン及びセルトランジスタのソース／ドレインとして提供され、第１方向（Ａ−Ａ′）に反復的に伸長している。埋没Ｎ＋  拡散層１０４はアクティブ領域の所定部位をリソグラフィ工程で露出させた後、Ｎ型不純物をイオン注入することによって形成される。このとき、隣接する埋没Ｎ＋  拡散層１０４の間の距離がセルトランジスタのチャネル長となる。
【００３６】
セルトランジスタのゲート電極として提供されるワードライン１０６は、埋没Ｎ＋  拡散層１０４と直交する第２方向（Ｂ−Ｂ′又はＣ−Ｃ′）に伸長しながら埋没Ｎ＋  拡散層１０４に重畳されている。ワードライン１０６は、図４（Ａ）に示すように、左右非対称の多角形の断面を有し、奇数番目のワードライン１０６ｂ同士及び偶数番目のワードライン１０６ａ同士がそれぞれ同一の断面形状を有している。しかも、奇数番目のワードライン１０６ｂと偶数番目のワードライン１０６ａとはミラー対称性を有している。
【００３７】
ここで、セルトランジスタのチャネル幅はワードライン、即ちゲート電極１０６の幅によって決定される。従来のトランジスタ構造では、ゲート電極の幅がセルトランジスタのチャネル長を決定するため、スペーサマスクを用いてゲート電極の幅を狭める場合、短チャネル効果によって前記チャネル長の変動幅が大きくなる他、パンチスルーマージンを必ず確保しなければならなかった。これに対し、本発明によるトランジスタ構造では、ゲート電極の幅がセルトランジスタのチャネル幅を決定するため、ゲート幅の変動によってチャネル幅が変動しても、単なるチャネル抵抗の変動のみ生じる。従って、短チャネル効果による変動が発生しないため、埋没Ｎ＋  拡散層１０４の上位にスペーサマスクを用いてゲート電極１０６の幅を小さく形成することによって、素子特性にほぼ影響を与えない上でセルの集積度を極大化し得る。
【００３８】
次に、上記した構造を有するセルの動作原理について述べる。
【００３９】
特定セルを選択しかつセンシングするために、特定のビットライン、即ち埋没Ｎ＋  拡散層に０〜２Ｖの電圧を印加し、隣接する埋没Ｎ＋  拡散層にグラウンドを印加する時、選択ワードラインにＶｃｃを印加し、非選択ワードラインに０Ｖを印加する。この結果、特定セルが選択され、この選択されたセルのスレショルド電圧が選択されたワードラインに印加される電圧よりも低い場合、特定セルがターンオンされてビットラインからグラウンドへ電流が流れ、この時ビットラインの電位を感知してデータの形態を決定する。即ち、電流が流れたときは“１”のデータと、スレショルド電圧が選択されたワードラインよりも高いために電流が流れないときは“０”のデータと感知する。
【００４０】
図５乃至図１０は、本発明の第１実施例による半導体装置の製造方法を説明するための工程別断面図である。ここで、一連の同図（Ａ）は、図３のＡ−Ａ′断面のチャネル領域を横切る面に該当するメモリセルアレイ領域を示し、一連の同図（Ｂ）は、周辺回路領域を示している。
【００４１】
図５（Ａ）及び図５（Ｂ）は、エッチング阻止層１０８及び第１マスク層１１０を形成する段階を示している。まず、通常の素子分離工程を通じてＰ型半導体基板１００上にフィールド酸化膜を形成することによって前記基板１００をアクティブ領域と素子分離領域とに区切る。次いで、リソグラフィ工程及びイオン注入工程を通じてメモリセルアレイのアクティブ領域にＮ型不純物をイオン注入することによって埋没Ｎ＋  拡散層（図示せず）を形成する。ここで、メモリセルアレイ領域は全てアクティブ領域となる。
【００４２】
次いで、埋没Ｎ＋  拡散層が形成された基板１００の上にゲート誘電膜１０２を形成した後、その上にゲート電極として用いられる導電層１０６、例えば不純物がドーピングされたポリシリコン及びタングステンシリサイドが積層されたポリサイド層を積層する。その後、導電層１０６の上にエッチング阻止層１０８及び第１マスク層１１０を順次積層する。エッチング阻止層１０８は無反射処理することが好ましく、これによって、後に続くリソグラフィ工程時、導電層１０６を構成するタングステンシリサイド層の乱反射による影響を最小化して解像度を上げることができる。エッチング阻止層１０８は、後続する第１マスク層１１０のエッチング工程時、タングステンシリサイド層の表面がエッチング損傷によって変形されるのを防止する。第１マスク層１１０はエッチング阻止層１０８を構成する物質とのエッチング選択比が大きい物質により形成する。
【００４３】
次いで、リソグラフィ工程を通じて周辺回路領域を完全に被覆し、メモリセルアレイ領域の所定部位を露出させるようにフォトレジストパターン１１１を形成する。
【００４４】
図６（Ａ）及び図６（Ｂ）は、第２マスク層１１２を形成する段階を示している。ここでは、フォトレジストパターン１１１をエッチング用マスクとして第１マスク層１１０をエッチングした後、フォトレジストパターン１１１を取り除く。次いで、結果物の上に第２マスク層１１２を形成する。
【００４５】
図７（Ａ）及び図７（Ｂ）は、第２マスク層１１２をエッチバックして前記パタニングされた第１マスク層１１０の側壁に第２マスク層からなるスペーサ１１２ａを形成する段階を示している。このとき、周辺回路領域では第２マスク層１１２が完全に取り除かれる。
【００４６】
図８（Ａ）及び図８（Ｂ）は、第１マスク層１１０を取り除く段階を示している。第１マスク層１１０を取り除く際、その下のエッチング阻止層１０８は、導電層１０６を構成するタングステンシリサイド層の表面がエッチングされるのを防止する。
【００４７】
図９（Ａ）及び図９（Ｂ）は、セルトランジスタのゲート電極を形成する段階を示している。前述したように第１マスク層１１０を取り除いた後、リソグラフィ工程を通じて周辺回路領域をフォトレジストパターン１１３で被覆する。次いで、スペーサ１１２ａをエッチングマスクとしてその下のエッチング阻止層１０８及び導電層１０６を順にエッチングすることによって、メモリセルアレイ領域にセルトランジスタのゲート電極１０６を形成する。ここで、周辺回路領域をフォトレジストパターン１１３で被覆する理由は、周辺回路トランジスタでは埋没Ｎ＋  拡散層をソース／ドレインとして用いず、ゲート電極に自己整合されるＬＤＤ構造のソース／ドレインを有するからである。従って、メモリセルアレイ領域と周辺回路領域を区分してゲート電極を形成すべきである。
【００４８】
次いで、露出されたメモリセルアレイ領域にセルの素子分離特性を強化するためにＰ型不純物１１４をイオン注入する。このイオン注入は、ゲート電極１０６によって被覆されない埋没Ｎ＋  拡散層と埋没Ｎ＋  拡散層間のパンチスルーを防止するために行われる（図４（Ｃ）参照）。
【００４９】
図１０（Ａ）及び図１０（Ｂ）は、周辺回路トランジスタのゲート電極を形成する段階を示している。ここでは、フォトレジストパターン１１３を取り除いた後、リソグラフィ工程を通じてメモリセルアレイ領域を完全に被覆し、周辺回路領域のゲート電極の形成される領域を被覆するフォトレジストパターン１１５を形成する。次いで、フォトレジストパターン１１５をエッチング用マスクとして前記露出されたエッチング阻止層１０８及び導電層１０６をエッチングすることによって、周辺回路領域にゲート電極１０６を形成する。次いで、フォトレジストパターン１１５をイオン注入用マスクとしてＮ型不純物１１６をイオン注入することによって、周辺回路領域にＮ−  ソース／ドレインを形成する。
【００５０】
ここで、メモリセルアレイ領域のゲート電極１０６は、スペーサ１１２ａをエッチング用マスクとしてパタニングされたため、スペーサ１１２ａ形成の特性上、第１マスク層１１０の周囲に閉曲線状に形成される。従って、周辺回路領域のゲート電極１０６をパタニングするためのエッチング工程時、メモリセルアレイのエッジで生成された帯が取り除かれる。
【００５１】
図１１及び図１２は、本発明の第２実施例による半導体装置の製造方法を説明するための工程別断面図である。
【００５２】
図１１（Ａ）及び図１１（Ｂ）を参照すれば、第１実施例の方法と同様に、第１マスク層１１０を形成した後、メモリセルアレイ領域の第１マスク層１１０をパタニングする際に、周辺回路領域の第１マスク層１１０を完全に取り除く。次いで、結果物の上に第２マスク層１１２を形成する。
【００５３】
図１２（Ａ）及び図１２（Ｂ）を参照すれば、第２マスク層１１２をエッチバックしてパタニングされた第１マスク層１１０の側壁に第２マスク層１１２からなるスペーサ１１２ａを形成する。このとき、周辺回路領域では第２マスク層１１２が完全に取り除かれる。
【００５４】
以後の工程は前述した第１実施例の工程と同様に行われる。
【００５５】
図１３は、本発明の第３実施例による半導体装置の製造方法を説明するための断面図であって、メモリセルアレイ領域のゲート電極と周辺回路領域のゲート電極とを同時にエッチングする場合を示している。
【００５６】
好ましくは、狭幅効果の増大によって、セルの素子分離用イオン注入を省略し得る。
【００５７】
図１３（Ａ）及び図１３（Ｂ）を参照すれば、第１実施例又は第２実施例の方法と同様にメモリセルアレイ領域のスペーサマスク１１２ａを形成した後、リソグラフィ工程を通じて周辺回路領域のゲート電極の形成される領域を被覆するようにフォトレジストパターン１１７を形成する。次いで、スペーサマスク１１２ａとフォトレジストパターン１１７をエッチングマスクとして前記露出されたエッチング阻止層１０８及び導電層１０６をエッチングすることによって、周辺回路領域とメモリセルアレイ領域にゲート電極１０６を形成する。次いで、必要ならば、フォトレジストパターン１１７をイオン注入マスクとしてＰ型不純物１１８をイオン注入することによって、メモリセルアレイ領域の素子分離特性を強化することができる。このとき、周辺回路領域は後に続くＮ＋  ソース／ドレインイオン注入段階でＮ−  ソース／ドレインイオン注入と同時に実施するＤＤＤ（Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  Ｄｒａｉｎ）構造よりＮ＋  ソース／ドレインを形成し得る。
【００５８】
下記の表１は、本発明のエッチング阻止層、第１マスク層及び第２マスク層の膜質の組合せを示したものである。
【００５９】
【表１】
0003623111.tif 000002
【００６０】
ケース１において、ポリシリコンからなるエッチング阻止層は、第１マスク層及び第２マスク層をエッチングする時、エッチング阻止の機能を確実に果たす。また、第１マスク層を取り除く時、Ｏ３  −ＴＥＯＳの高い湿式エッチング率によって安定したスペーサマスクを形成し得る。即ち、Ｏ３  −ＴＥＯＳ酸化膜の湿式エッチング率は３０００Å／ｍｉｎと非常に高いため、第１マスク層を取り除く時、第２マスク層のプロフィールの変形を防止し得る。
【００６１】
ケース２において、第２マスク層をエッチバックしてスペーサを形成する時、ＳｉＯＮからなるエッチング阻止層は、Ｐ−ＳｉＯ２  からなる第２マスク層とのエッチング率の差が大きくないため、エッチング阻止の機能があまり果たせない。また、ポリシリコンからなる第１マスク層を取り除く時、ゲート電極を構成するタングステンシリサイド層の表面が露出されてエッチング損傷を受けることもある。さらに、タングステンシリサイド層の表面が露出されないとしてもＰ−ＳｉＯ２  の積層特性によって第１マスク層の上にＰ−ＳｉＯ２  膜が残留することによって、第１マスク層が完全に取り除かれないといった問題が生じる。
【００６２】
ケース３において、第１マスク層を取り除く時、Ｐ−ＳｉＯ２  とＰ−Ｓｉ３Ｎ４のエッチング選択比を高めることによって、安定したＰ−Ｓｉ３Ｎ４  スペーサを形成し得る。
【００６３】
ケース４において、第１マスク層を取り除く時、Ｐ−ＳｉＯ２  とＰ−Ｓｉ３Ｎ４のエッチング選択比を高めることによって、例えば燐酸（Ｈ３ＰＯ４）エッチングを通じて安定したＰ−ＳｉＯ２  スペーサを形成し得る。
【００６４】
ケース５において、フォトレジストからなる第１マスク層をパタニングした後、該フォトレジストパターンの両側面に低温酸化膜（ＬＴ  Ｐ−ｏｘｉｄｅ）からなるスペーサを形成する。従って、フォトレジストからなる第１マスク層を取り除き易く、製造工程が前記諸ケースの中で最も単純である。しかし、フォトレジストをパタニングした後、低温酸化膜を蒸着する時、高温でフォトレジストが変形される可能性が高い。これにより、第２マスク層のプロフィールが不良になり、通常のフォトレジストの高さが０．５〜１．５μｍであることから、第２マスク層が相当なる高さを有すると予想される。従って、狭い幅のスペーサを形成する場合、スペーサの幅変動が激しくなると考えられる。
【００６５】
一方、本発明者は、前記実施例の工程順序に従い、ｉ−ラインの露光装備を用いてパターンピッチが０．６５μｍの第１マスク層を形成した後、第２マスク層からなるスペーサを用いてゲート電極を形成することによって、０．６５μｍのピッチ内に０．１３μｍの幅を有する二つのゲート電極が形成されることを確認した。従って、ゲート電極は０．１３μｍ程度の極微細な線幅を有し、これによる線幅の変動は約１０％程度と予想される。また、このようにゲート電極、即ちワードラインの線幅を縮めると、抵抗の増加によって信号遅延が生じる恐れもあるが、ゲート酸化膜による基板に対するワードラインのキャパシタンスの減少が上記抵抗増加分を相殺するため、大した問題にはならない。
【００６６】
以上、本発明の思想による好適な実施例によって本発明を説明してきたが、本発明の技術的な思想を外れない範囲内では、多様な変更及び変形が実施可能であるということは、通常の知識を有する者であれば自明に分かるであろう。
【００６７】
【発明の効果】
以上述べてきたように、本発明によれば、セルトランジスタのゲート電極の上部にエッチング用マスクとして用いられる絶縁体膜からなるスペーサを形成し、ゲート電極を断面が左右非対称の多角形となるように形成して、隣接するゲート電極に対してミラー対称性を持たせることができる。ゲート電極はメモリセルアレイ領域に形成されたソース／ドレイン用の埋没拡散層と直交するように配置され、ゲート電極の幅がセルトランジスタのチャネル幅を決定する。従って、埋没拡散層の上にスペーサマスクを用いてゲート電極の幅を狭く形成することによって、メモリセルアレイ面積を５０％程度に縮小させてセル集積度を極大化することができる。しかも、追加工程を最少化して効率を上げることができる。
【図面の簡単な説明】
【図１】従来の方法による半導体装置の製造方法を説明するための工程別断面図である。
【図２】従来の他の方法による半導体装置の製造方法を説明するための工程別断面図である。
【図３】本発明による半導体装置のメモリセルアレイ領域を示す平面図である。
【図４】図３のＡ−Ａ′、Ｂ−Ｂ′、Ｃ−Ｃ′線による断面図である。
【図５】本発明の第１実施例による半導体装置の製造方法を説明するための工程別断面図である。
【図６】図５に続く工程別断面図である。
【図７】図６に続く工程別断面図である。
【図８】図７に続く工程別断面図である。
【図９】図８に続く工程別断面図である。
【図１０】図９に続く工程別断面図である。
【図１１】本発明の第２実施例による半導体装置の製造方法を説明するための工程別断面図である。
【図１２】図１１に続く工程別断面図である。
【図１３】本発明の第３実施例による半導体装置の製造方法を説明するための断面図である。
【符号の説明】
１００：半導体基板            １０２：ゲート誘電膜
１０４：埋没Ｎ＋  拡散層        １０６：ゲート電極
１０８：エッチング阻止層      １１０：第１マスク層
１１２：第２マスク層          １１２ａ：スペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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