(57)【特許請求の範囲】
【請求項１】
複数の論理素子からなる論理回路と、
各論理素子のゲートに入力信号が与えられた後に前記論理回路に電源を供給して論理処理を行わせるとともに、前記論理処理が終了し前記論理素子のゲートに新たな入力信号が与えられる前に前記電源の供給を停止する電源部とを備え、
前記論理回路の信号配線としてＣＭＯＳ論理回路と同一断面積Ｓ0 を有する配線を用いた論理回路の前記配線断面積からエレクトロマイグレーションの寿命により求められる配線電流の上限値をＩO とし、この論理回路の断熱充電論理動作時に流れる電流値をＩとしたとき、
前記配線断面積Ｓは
（Ｉ／ＩO）2/3×Ｓ0 ≦Ｓ≦１／１０×Ｓ0
であることを特徴とする断熱充電論理回路。
【請求項２】
複数の論理素子からなる論理回路と、
各論理素子のゲートに入力信号が与えられた後に前記論理回路に電源を供給して論理処理を行わせるとともに、前記論理処理が終了し前記論理素子のゲートに新たな入力信号が与えられる前に前記電源の供給を停止する電源部とを備え、
前記論理回路の信号配線としてＣＭＯＳ論理回路と同一断面積Ｓ0 を有する配線を用いた論理回路の前記信号配線のＣＲ時定数をτとし、この論理回路に断熱充電論理により電源を供給してからその供給電圧がピーク値に達するまでの時間をＴとしたとき、
前記信号配線の断面積Ｓは、
τ／Ｔ×Ｓ0 ≦Ｓ≦１／１０×Ｓ0
であることを特徴とする断熱充電論理回路。
【請求項３】
請求項１または請求項２において、
前記信号配線の断面積Ｓ0 を０．３μｍ2としたとき、前記断面積Ｓは、０．００３μｍ2 ないし０．０３μｍ2 であることを特徴とする断熱充電論理回路。
【請求項４】
請求項１または請求項２において、
前記論理回路の電源線の断面積及び接地線の断面積を低減することを特徴とする断熱充電論理回路。
【請求項５】
請求項４において、
前記論理回路の電源線の断面積及び接地線の断面積をそれぞれ１／１０ないし１／１００に低減することを特徴とする断熱充電論理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、緩やかに立ち上がり緩やかに立ち下がる波形の電源電圧を使用することにより断熱充電論理を行い、消費電力と回路規模を大幅に低減させる論理回路に関するものである。
【０００２】
【従来の技術】
断熱充電論理は、論理処理を低消費電力で行うことができる方法として、以前から注目されている。この断熱充電論理の特徴として、電源電圧が緩やかに周期的に変化する（緩やかに立ち上がり緩やかに立ち下がる）ことを挙げることができる。
かりに、Ｌｏｗ（低電圧レベル）からＨｉｇｈ（高電圧レベル）にむけて電源電圧が論理回路であるインバータのＲＣ時定数よりも十分ゆっくりと上昇すると、このとき電源電圧のする仕事は、１／２・ＣＶ2 となり、負荷容量に蓄えられたエネルギーと一致することが知られている。また、ＨｉｇｈからＬｏｗへ移行するときに、負荷容量に蓄えられたエネルギーは接地（ＧＮＤ）に放出されず、電源回路の方に戻り（電荷リサイクル）、理想的にはエネルギーをほとんど消費せずに、Ｌｏｗ→Ｈｉｇｈ→Ｌｏｗの論理処理を行うことが知られている（文献１：ＤａｖｉｄＪ．Ｆｒａｎｋ  ａｎｄ  Ｐａｕｌ  Ｓｏｌｏｍｏｎ，低電力ＬＳＩの技術白書、第１０５頁、日経ＢＰ社発行、日経マイクロデバイス編）。
【０００３】
これを実現するための電源回路の例として、インダクタとコンデンサを用いる交流回路がある。インダクタとコンデンサにより共振回路を作り交流電圧を発生させ、これを電力再利用型電源として用いるならば、断熱充電および電荷リサイクルが可能である。
また、コンデンサをＮ−１個用いて、Ｎ個の階段状電圧（Ｎ個の階段状に変化して立ち上がり、同じようにＮ個の階段状に変化して立ち下がる電圧）を形成する回路が知られている（前記文献１）。これによっても、断熱充電および電荷リサイクルが可能である。
【０００４】
ところが、電力再利用型電源を用いて断熱充電や電荷リサイクルを通常のＣＭＯＳ回路で行おうとした場合、１つの論理ゲートに対して電力再利用型電源の出力電圧の立ち上がり及び立ち下がりのタイミングをうまく合わせても、次段の論理ゲートに対しては新たにタイミングを合わせ直さなければならない。
ここではタイミングを合わせることが難しい例として、上で述べたＣＭＯＳ回路とは異なるが、より断熱充電および電荷リサイクルを実現し易いことが知られているトランスミッションゲート型リトラクタイル論理回路について示すことにする。
【０００５】
図６７（ａ）はそのリトラクタイル論理回路を示す図であり、５０１〜５０４は論理ゲート、５０５，５０６はコンデンサである。ここでは、入力信号Ａ，Ｂを入力して、そのＡＮＤ論理（＝Ａ・Ｂ）を処理し、さらにこの結果と入力信号ＣとのＯＲ論理（＝Ａ・Ｂ＋Ｃ）を得ている。このリトラクタイル論理回路の論理ゲートとしては、図６８（ｂ）、（ｃ）に示すように、トランスミションゲート５０７による２線式論理を用いることが提案されている。ここでは、相補入力信号Ａ、＊Ａ、相補入力信号Ｂ、＊Ｂを入力して、出力信号Ａ・Ｂと、＊（Ａ・Ｂ）を出力している。なお、＊は反転信号であることを示す。
このリトラクタイル論理回路では、図６７（ｂ）〜（ｆ）のタイムチャートに示すように、ゲート数に応じて電源電圧Ｖ１，Ｖ２の波形を制御する。つまり入力信号Ａ，Ｂの立ち上がりよりも後に電源電圧Ｖ１を緩やかに（一定の傾斜で）立ち上げ、その入力信号Ａ，Ｂの立ち下がりよりも前に電源電圧Ｖ１を緩やかに立ち下げるよう制御する必要がある。入力信号Ｃと電源電圧Ｖ２の関係についても同様である。
【０００６】
図６９（ａ），（ｂ）は従来のＢＤＤ論理回路の一例を示す図である。この論理回路で使用するＢＤＤグラフ（２分決定グラフ；Ｂｉｎａｒｙ  Ｄｉｃｉｓｉｏｎ  Ｄｉａｇｒａｍ）は、図６９（ａ）に示すように、始点１，２と終点３，４をもつグラフであり、各節点５には入力変数（同図では、Ａ，Ｂ，Ｃ）が対応する。与えられた入力変数値のもとで論理出力の値を求めるときは、グラフの始点１，又は２から入って下向きに各節点５をたどり、最後に２つの終点３，４のいずれかに到達する。各節点５においては、その入力変数値に対応して２つのブランチ６，７のうちのいずれかをたどる。すなわち、例えば、入力変数ＣがＣ＝「０」ならば０ブランチ６をたどり、Ｃ＝「１」ならば１ブランチ７をたどる。つまり、入力が与えられると、始点から終点への１つのパスが指定される。パスの終わりが終点「０」ならば論理出力は「０」、終点「１」ならば論理出力は「１」とするものである。
【０００７】
ＢＤＤ論理回路は、図６９（ａ）のＢＤＤグラフを用いて、図６９（ｂ）に示すように、ＢＤＤの各ブランチに上記条件を満たすような論理素子、例えばｎチャネル型ＭＯＳＦＥＴ８と配線９を対応させる。また、ＢＤＤグラフの始点１，２には論理出力を対応させる。さらに、ＢＤＤグラフの「０」の終点３に接地（ＧＮＤ）を接続し、ＢＤＤグラフの「１」の終点４に定電源電圧ＶＤＤを接続した回路である（文献２：黒田、桜井、低電力ＬＳＩの技術白書、第９８頁、日経ＢＰ社発行、日経マイクロデバイス編）。
【０００８】
次に、図７０は従来のＤラッチ論理回路の構成を示す図である。この論理回路は、データ取込回路を構成する２個のトランスミッションゲート６０１，６０２と、記憶回路を構成するクロス接続のトランスミッションゲート６０３，６０４およびインバータ６０５，６０６とから構成されている。トランスミッションゲート６０１〜６０４には、クロック信号ＣＫとその反転信号＊ＣＫが入力され、インバータ６０５，６０６の電源には定電源電圧ＶＤＤが印加される。
【０００９】
このＤラッチ論理回路では、クロック信号ＣＫがＨｉｇｈのとき、ノード６０７，６０８に入力した信号が、それぞれトランスミッションゲート６０１，６０２を通過してノード６０９，６１０に到達し、インバータ６０５，６０６で反転されて、ノード６１１，６１２に出力する。そして、次にクロック信号ＣＫがＬｏｗになると、ノード６１０と６１１が接続され、ノード６０９と６１２が接続されて、インバータ６０５，６０６の出力信号が互いに反対側のインバータ６０６，６０５の入力側に与えられ、次にクロック信号ＣＫがＨｉｇｈになるまで、その出力信号を保持する（記憶モード）。
【００１０】
また、図７１に示す組合せ論理回路やＤラッチ論理回路等の従来のＣＭＯＳ論理回路の配線４００は、次段のゲートをｐｓ程度の時間で速やかに駆動するために、配線断面積を大きくとっている。この配線断面積は、日本電信電話株式会社（ＮＴＴ）の０．２５ｕｍプロセスにおいては、図６７に示すように５５０ｎｍ（０．５５μｍ：信号配線幅Ｗ0 ）×５５０ｎｍ（０．５５μｍ：信号配線厚みＨ0 ）であり、この場合のＣＲ時定数は０．５ｎｓ程度である。
【００１１】
【発明が解決しようとする課題】
前記したリトラクタイル論理回路では、ゲート数が数百段、数千段にも及ぶような回路に対しては、数百、数千の電源電圧波形を制御しなければならない。したがって、電力再利用型電源を用いて断熱充電および電荷リサイクルを行うと、却って電力が消費されてしまうという問題があった。
また、Ｄラッチ型の論理回路では、トランスミッションゲートの部分において、トランスミッションゲートを構成するＭＯＳＦＥＴのゲートヘの充放電やクロック信号線の充放電を行う必要があり、この充放電においてＣTGＶＤＤ2 だけ余分なエネルギーが消費されるという問題があった。ここで、ＶＤＤは電源電圧、ＣTGはトランスミッションゲートのゲート容量とクロック信号線の容量の和である。また、記憶回路においても、ＣMEＶＤＤ2 だけ余分にエネルギーが消費されるという問題もあった。なお、ＣMEは記憶回路の容量である。
また、従来のＣＭＯＳ論理回路では配線断面積を大きくしているため、回路規模の縮小が困難になるという問題もあった。また、配線の自己キャパシタンス及び配線間の相互キャパシタンスを小さくできないという問題があった。
【００１２】
本発明は以上のような点に鑑みてなされたものであり、その目的とするところは、効率的に断熱充電論理を実現でき、また配線断面積も小さくでき、これらにより回路の低消費電力化と回路規模の縮小化を実現可能にした論理回路を提供することにある。
【００１３】
【課題を解決するための手段】
このような課題を解決するために本発明は、複数の論理素子からなる論理回路と、各論理素子のゲートに入力信号が与えられた後に論理回路に電源を供給して論理処理を行わせるとともに、この論理処理が終了し論理素子のゲートに新たな入力信号が与えられる前に電源の供給を停止する電源部とを備えたものである。
【００１４】
【発明の実施の形態】
以下、本発明について図面を参照して説明する。
［第１の実施の形態］
第１の実施の形態の内容は、ＢＤＤグラフを回路化した既に説明済みの図６５Ｂに示すＢＤＤ論理回路の定電源電圧ＶＤＤに代えて、電力再利用型電源を使用し、数百段、数千段のゲートの論理を１回の断熱充電で行った後、ＢＤＤ論理回路に蓄えられた電荷を再び電源回路の方に戻すものである。
ここで、図６９（ａ）を参照して上記ＢＤＤグラフについて再度説明する。ＢＤＤグラフは、始点１，２と終点３，４をもつグラフであり、各節点５には入力変数（同図では、Ａ，Ｂ，Ｃ）が対応する。与えられた入力変数値のもとで論理出力の値を求めるときは、グラフの始点１，又は２から入って下向きに各節点５をたどり、最後に２つの終点３，４のいずれかに到達する。各節点５においては、その入力変数値に対応して２つのブランチ６，７のうちのいずれかをたどる。すなわち、例えば、入力変数ＣがＣ＝「０」ならば０ブランチ６をたどり、Ｃ＝「１」ならば１ブランチ７をたどる。即ち、入力が与えられると、始点から終点への１つのパスが指定される。パスの終わりが終点「０」ならば論理出力は「０」、終点「１」ならば論理出力は「１」とするものである。
【００１５】
図１に示す本発明の第１の実施の形態のＢＤＤ論理回路は、こうしたＢＤＤグラフの各ブランチに上記条件を満たすような論理素子、例えばｎチャネル型ＭＯＳＦＥＴ８と配線９を対応させる。また、ＢＤＤグラフの始点１，２には、論理出力を対応させる。さらに、ＢＤＤグラフの「０」の終点３に接地（ＧＮＤ）を接続し、ＢＤＤグラフの「１」の終点４に電力再利用型電源１０を接続する。この電力再利用型電源１０としては、後述するように、例えばインダクタとコンデンサを用いた交流電源回路か、又はコンデンサをＮ−１個用いたＮ段の階段状電圧を生成する電源回路を使用する。
そして、この電力再利用型電源１０のＢＤＤ論理回路及び後述するＤラッチ論理回路への電源供給のタイミングは図６６に示すようにタイミング制御部４５０により制御される。なお、図６６のＢＤＤ論理回路３０Ａは図１及び図２等に示されるＢＤＤ論理回路、図６６のＢＤＤ論理回路３０Ｂは後述の図３０以降の各図に示されるＢＤＤ論理回路である。また、ＢＤＤ論理回路のゲート部分の電力再利用型電源１０（＃２）によるリサイクルについては、後述の第４，第５，第６，第７の各実施の形態等で説明する。
【００１６】
図２はインダクタ１１とコンデンサ１２を用いた交流電源回路１０Ａの例を、図３は３個のコンデンサ１３〜１５を用いて４段の階段状電圧を発生する電源回路１０Ｂの例を示す。
図３において、１６〜２３はｎチャネル型ＭＯＳＦＥＴである。これらの電源回路１０Ａ，１０Ｂでは、その出力電圧を緩やかに上昇させ緩やかに下降させる交流波形（繰り返し波形）とすることができる。なお、電力再利用型電源で発生させるこの他の交流電圧の例として、図４（ａ）に示す三角波、図４（ｂ）に示す台形波を用いることもできる。さらに、図４（ｃ），図４（ｄ），図４（ｅ）にそれぞれ示す正弦波から生成される電圧波形を用いることもできる。なお、三角波の生成は、例えば、階段状波形の電圧を積分回路を通過させなまらせることにより、近似的に行える。
【００１７】
次に、図１に示すＢＤＤ論理回路３０Ａの動作を説明する。まず、時刻ｔ＝０において、ＢＤＤ論理回路の各ｎチャネル型ＭＯＳＦＥＴ８のゲートに入力電圧＊Ａ、＊Ｂ，＊Ｃ，Ａ，Ｂ，Ｃをそれぞれ入力する。次に、電力再利用型電源１０の出力電圧を緩やかに上昇させる。これにより、ＢＤＤ論理回路を断熱充電することが可能となる。この充電により論理演算が行われ出力信号が得られる。そして、この断熱充電の後、電力再利用型電源１０の出力電圧を緩やかに下降させる。この時、ＢＤＤ論理回路内に蓄えられた電荷が電力再利用型電源１０に再び戻される。ＢＤＤ論理回路の出力電位がＬｏｗになった後の時刻ｔ＝Ｔにおいて、次の入力信号をゲートに入力させる。以下、これを周期Ｔとして繰り返すことにより、断熱充電および電荷リサイクルを実行することが可能となる。
以上から、ゲート数が数百段、数千段に増加した場合でも、共通の電力再利用型の電源１０を用いるので、従来のリトラクタイル論理回路と異なり、消費電力が増大せず、複雑な論理構造を有する論理回路においても低消費電力を実現できる。
図４（ｆ）は本発明のＢＤＤ論理回路と従来のリトラクタイル論理回路との電源部における消費電力の比較を示す説明図である。この説明図から明らかなように、従来のリトラクタイル論理回路では論理回路のゲート数が増加するにつれて消費電力が増加するのに対し、本発明のＢＤＤ論理回路では消費電力は常に一定の低電力を維持している。
【００１８】
図５はＢＤＤ論理回路が複数ある場合の例である。ここでは、ＢＤＤ論理回路が符号３０１〜３０ｎで示すようにｎ個（ｎ≧４）あり、ｉ番目とｊ番目とは隣接しているものとする（ｊ＝ｉ＋１）。このとき、各々のＢＤＤ論理回路は最適の電力再利用型電源１０１〜１０ｎにより各々独立して動作させる。例えば、ｋ番目のＢＤＤ論理回路の電源として、周波数ｆk 、位相φk の電力再利用型電源を用いる。そして、速い論理動作が必要なＢＤＤ論理回路では周波数ｆk を大きくした電力再利用型電源を用い、遅い論理動作でよいＢＤＤ論理回路では周波数ｆk を小さくした電力再利用型電源を用いる。これにより、ＢＤＤ論理回路毎に並列処理を効率的に行うことが可能となる。
【００１９】
また、特に同じ周波数、同じ位相の電源でよいＢＤＤ論理回路については、電源線を結ぶことで共通の電力再利用型電源を用いることとし、電源回路の数を減らすことにより、低電力化を実現することが可能となる。
図６は共通の電力再利用型電源を用いた例を示す図である。ここでは、１番目からｉ番目までの電源を共通の電力再利用型電源１０１とし、ｊ番目からｎ番目までの電源を共通の電力再利用型電源１０ｎとした回路構成としている。
【００２０】
［第２の実施の形態］
図７は第２の実施の形態のＢＤＤ論理回路を示す図である。
図７では、図１に示したＢＤＤ論理回路において、論理素子としてのｎチャネル型ＭＯＳＦＥＴ８の中で、ゲートに入力信号として反転信号＊Ａ、＊Ｂ、＊Ｃが入力される素子を、その論理素子と相補型の関係にある論理素子として置き換えた例である。即ち、ここではその論理素子をｐチャネル型ＭＯＳＦＥＴ２４に置き換え、且つそのゲートヘの入力信号を非反転の信号Ａ，Ｂ，Ｃとしたものである。これにより、入力信号として非反転の信号Ａ，Ｂ，Ｃのみを使用することができるので、非反転の信号から反転信号を作成するためのインバータを各々１個省くことが可能となる。したがって図１に示したＢＤＤ論理回路よりも低消費電力化が可能となる。なお、図２，図３，図５，図６の各ＢＤＤ論理回路についても同様である。
【００２１】
以下、シミュレーション結果を用いて、図７に示したｎチャネル型ＭＯＳＦＥＴ８とｐチャネル型ＭＯＳＦＥＴ２４の混在型のＢＤＤ論理回路の動作例を詳細に説明する。ここでは、電力再利用型電源として、図８に示すように、３個のコンデンサ１３〜１５を用いて４段の階段状電圧を発生するタイプの電源１０Ｂ（図３に示したものと同じ）を使用する。
この電力再利用型電源１０Ｂは、４つの定電源電圧ＶＤＤ，３／４ＶＤＤ，２／４ＶＤＤ，１／４ＶＤＤ，３個のコンデンサ１３〜１５，８個のｎチャネル型ＭＯＳＦＥＴ１６〜２３より構成される。３つのコンデンサ１３〜１５は各々３／４ＶＤＤ，２／４ＶＤＤ，１／４ＶＤＤの電圧に充電される。３つのｎチャネル型ＭＯＳＦＥＴ１６〜１８のゲートには入力信号Ｐｒｅが印加され、４つのｎチャネル型ＭＯＳＦＥＴ１９〜２２のゲートには入力信号Ｔ１〜Ｔ４が印加され、１つのｎチャネル型ＭＯＳＦＥＴ２３のゲートには入力信号ＣＬが印加される。なお、３／４ＶＤＤ，２／４ＶＤＤ，１／４ＶＤＤの各電源は、これらがなくても自然にコンデンサ１３，１４，１５はそれぞれ３／４ＶＤＤ，２／４ＶＤＤ，１／４ＶＤＤに充電され安定状態となる。しかし、ここでは高速に充電させる場合を考慮して図１０のような回路機構としている。
【００２２】
この電力再利用型電源１０Ｂの動作の詳細なタイムチャートを図９（ａ）〜（ｈ）に示す。まず図９（ａ）の入力信号Ｐｒｅを一定時間だけＨｉｇｈにして、ｎチャネル型ＭＯＳＦＥＴ１６〜１８をオンし、コンデンサ１３〜１５を各々３／４ＶＤＤ，２／４ＶＤＤ，１／４ＶＤＤの電圧に充電する。次に、図９（ｅ）〜図９（ｈ）の各入力信号Ｔ１〜Ｔ４を、Ｔ１→Ｔ２→Ｔ３→Ｔ４→Ｔ３→Ｔ２→Ｔ１の順に所定時間ずつＨｉｇｈにしてｎチャネル型ＭＯＳＦＥＴ１９〜２２をオンさせ、コンデンサ１３〜１５に充電されている電圧３／４ＶＤＤ，２／４ＶＤＤ，１／４ＶＤＤを時分割的に出力電圧Ｖｏｕｔとして出力し、最後に入力信号Ｔ１がＬｏｗになったら入力信号ＣＬをＨｉｇｈにしてｎチャネル型ＭＯＳＦＥＴ２３を所定時間だけオンして出力電圧Ｖｏｕｔを接地電位とする。このようなタイミング制御により、電力再利用型電源１０Ｂの出力電圧Ｖｏｕｔは、図９（ｃ）に示すように立ち上がり立ち下がりに４つの階段をもつ波形となる。
【００２３】
上記した入力信号（パルス）ＣＬ，Ｔ１，Ｔ２，Ｔ３，Ｔ４は、図１０（ａ）〜（ｆ）に示すように、例えば３個のＴ型フリップフロップ回路４１〜４３，１１個のＮＡＮＤ回路４４〜５４，３個のインバータ５５〜５７を用いた回路により、生成可能である。この図１０（ａ）〜（ｆ）において、２００は所定のクロックＣＫの入力端子、２１１は信号Ｔ１の出力端子、２１２は信号Ｔ２の出力端子、２１３は信号Ｔ３の出力端子、２１４は信号Ｔ４の出力端子、２１５は信号ＣＬの出力端子である。他の符号は、ノードであり、同一符号のノードは共通接続される。
【００２４】
シミュレーションにおいては、電力再利用型電源１０Ｂのコンデンサ１３〜１５の容量は各々５０００ｐＦ，８個のｎチャネル型ＭＯＳＦＥＴ１６〜２３のトランジスタ幅Ｗは各々３６μｍとした。また、図８の各々の３入力ＸＯＲのＢＤＤ論理回路において、トランジスタ幅Ｗを６μｍとし、ＸＯＲ側の出力の負荷容量を０．５ｐＦとした。ここでは、この３入力ＸＯＲのＢＤＤ論理回路を１０００個並列接続した回路について、シミュレーションを行った。また、入力クロック信号ＣＫの周波数は４ＭＨｚとした。シミュレーション結果を図１１，図１２に示す。
【００２５】
図１１は電力再利用型電源１０Ｂの各信号Ｐｒｅ，ＣＫ，ＣＬ，Ｔ１〜Ｔ４，Ｖｏｕｔの波形図である。確かに、図９（ａ）〜（ｈ）に示したものと同様の所望の波形が得られていることがわかる。出力の負荷の総和が０．５ｐＦの１０００倍（＝５００ｐＦ）であるため、波形は階段状から少し滑らかな形状となっている。
図１２は入力信号Ａ，Ｂ，Ｃ、電源電圧Ｖｏｕｔ、出力信号ＸＯＲ，ＸＮＯＲの電圧の波形図である。先に述べたように、入力電圧の切り替えは、電源電圧ＶｏｕｔがＬｏｗレベルのとき行われるよう設定している。入力信号Ａ，Ｂ，Ｃがいずれも「１」のときＸＯＲは「１」となり、ＸＮＯＲは「０」となる。また、Ａ＝Ｂ＝「１」、Ｃ＝「０」とのき、ＸＯＲは「０」であり、ＸＮＯＲは「１」となり、論理処理がうまく行われていることがわかる。信号Ｃのパルス幅（ビット幅）は２μｓであり、出力電圧の周波数は５００ｋＨｚである。
【００２６】
また、消費電力の結果は、５００ＫＨｚの周波数において、４．７６×１０-4Ｗとなる。一方、通常のＣＭＯＳの１個のＸＯＲ回路の１論理処理当りの消費電力は１．０６×１０-6Ｗとなり、１０００個のＸＯＲの１論理処理当りの消費電力は１．０６×１０-3Ｗとなる。本発明の回路を用いると、通常のＣＭＯＳ論理回路と比較すると、消費電力が約１／２となることがわかる。以上の議論から、本発明の電力再利用型電源を使用するＢＤＤ論理回路が低消費電力であることが確認できる。
【００２７】
［第３の実施の形態］
図１３は電力再利用型電源を使用する第３の実施の形態のＢＤＤ論理回路である。ここでは、図１に示したＢＤＤ論理回路における論理素子であるｎチャネルＭＯＳＦＥＴ８を、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとが並列接続されたトランスミッションゲート８１に置換して構成している。ｐチャネル型ＭＯＳＦＥＴの入力信号はｎチャネル型ＭＯＳＦＥＴの入力信号の反転信号である。これにより、図１に示した回路と比較し、出力信号として得られるＨｉｇｈレベルの信号がＶＤＤ−Ｖｔｈ（Ｖｔｈはｎチャネル型ＭＯＳＦＥＴのしきい値電圧）から、電源電圧ＶＤＤに上昇するので、論理信号の電圧振幅を大きくとることができるという利点がある。すなわち、ｎチャネル型ＭＯＳＦＥＴではＬｏｗレベル信号の伝搬特性は良好であるものの、Ｈｉｇｈレベル信号の伝搬はしきい値電圧分だけの電圧降下があるが、これを防止することができる。なお、ｐチャネル型ＭＯＳＦＥＴではＨｉｇｈレベル信号の伝搬特性は良好であるものの、Ｌｏｗレベル信号の伝搬は苦手である。トランスミッションゲートではこれらが改善できる。
【００２８】
［第４の実施の形態］
図１４は電力再利用型電源を使用する第４の実施の形態のＢＤＤ論理回路であり、その電力再利用型電源として交流電源を用い、入力ゲートに蓄えられる電荷のリサイクルを行うために、論理素子の入力ゲートに交流電源電圧Ｖ１ａｃと同じ周波数と位相を持った交流電圧Ａａｃ、Ｂａｃ，Ｃａｃを与える。
図１４の回路とインバータ２５〜２７を組み合わせ、具体的回路によって示したのが図１５（ａ）〜（ｄ）である。ここで、ＢＤＤ論理回路の電源電圧は交流電圧Ｖ１ａｃである。また、反転信号＊Ａを入力として非反転信号Ａを出力するインバータ２５の電源電圧も交流電圧Ｖ１ａｃである。他のインバータ２６，２７も同様である。ここで、Ｖ１ａｃとして、１Ｖのオフセット（中心電圧１Ｖ）をもち１Ｖの振幅をもつ正弦波を用いることにする。また、＊Ａ，＊Ｂ，＊Ｃとして、Ｌｏｗレベルが０Ｖ，Ｈｉｇｈレベルが２Ｖの信号を用いることとする。
【００２９】
動作速度を５００ＫＨｚとしてシミュレーションした結果が図１６である。図１６は、交流電圧Ｖ１ａｃ、入力信号＊Ａ，Ａ、＊Ｂ，Ｂ、＊Ｃ，Ｃ、出力信号ＸＯＲ，ＸＮＯＲの波形図を示したものである。
入力信号Ａにおいて、２Ｖを山（ピーク）とする交流電圧はＨｉｇｈレベル（「１」）に対応し、０ＶはＬｏｗレベル（「０」）に対応する。Ａ，Ｂ，Ｃは７μｓから２５μｓまで、各々、１１１１００００１、１１００１１００１、１０１０１０１０１であることがわかる。また、Ａ＝Ｂ＝Ｃ＝「１」のときＸＯＲが「１」、Ａ＝Ｂ＝「１」で、Ｃ＝「０」とのときＸＯＲが「０」であることがわかる。消費電力については、ＢＤＤ論理回路内で２．７１×１０-7Ｗである。ここに示した交流ＢＤＤ論理回路の消費電力は、ＣＭＯＳと比較すると約１／４に低減することがわかる。
なお、ここでは交流電圧として正弦波を用いたが、必ずしも正弦波である必要はなく、例えば電圧Ｖｌａｃとして、図４（ａ）〜（ｅ）に示した三角波、台形波、正弦波から生成した電圧波形であっても良い。また、図８に示した電力再利用型電源１０Ｂにより得られる階段状の電圧波形（図９（ｃ）のＶｏｕｔ）を用いても良いことは勿論である。
【００３０】
〔第５の実施の形態］
図１７（ａ）〜（ｆ）及び図１８は電力再利用型電源を使用する第５の実施の形態のＢＤＤ論理回路の例である。ここでは、図１３に示したＢＤＤ論理回路の電力再利用型電源として交流電源Ｖ１ａｃを使用したとき、図１５（ａ）〜（ｃ）に示したインバータ２５〜２７を用いる代わりに、トランスミッションゲート８１を直列接続した回路を使用する。そして、図１７（ａ），（ｂ）に示すように論理信号Ａｉｎ，＊Ａｉｎを入力して交流電圧信号Ａ，＊Ａを作成する。また図１７（ｃ），（ｄ）に示すように論理信号Ｂｉｎ，＊Ｂｉｎを入力して交流電圧信号Ｂ，＊Ｂを作成する。さらに、図１７（ｅ），（ｆ）に示すように論理信号Ｃｉｎ，＊Ｃｉｎを入力して交流電圧信号Ｃ，＊Ｃを作成する。そしてこの交流電圧Ａ，＊Ａ，Ｂ，＊Ｂ，Ｃ，＊Ｃを図１８のＢＤＤ論理回路に入力して論理処理を行う。
【００３１】
［第６の実施の形態］
図１９（ａ）〜（ｄ）は電力再利用型電源を使用する第６の実施の形態のＢＤＤ論理回路の例であり、入力電圧として前記した交流電圧Ｖ１ａｃを用い、電力再利用型電源としては交流電圧Ｖ２ａｃ’を用いる。この交流電圧Ｖ２ａｃ’は交流電圧Ｖ１ａｃの２倍の周波数をもっている。また、ＢＤＤ論理回路と交流電圧Ｖ２ａｃ’との間には、スイッチ機能をもつｎチャネル型ＭＯＳＦＥＴ２８を接続する。このｎチャネル型ＭＯＳＦＥＴ２８のゲートに図示のようなクロック信号φ（交流信号Ｖ１ａｃと同じ周波数）を与えることにより交流電圧Ｖ２ａｃ’のピークを１つ置きに取り出した交流電圧Ｖ２ａｃを電源電圧とする。
【００３２】
シミュレーション結果を図２０に示す。
ここでは、交流電圧Ｖ２ａｃ’、クロック信号φ、ｎチャネル型ＭＯＳＦＥＴ２８通過後の交流電圧Ｖ２ａｃ、交流電圧Ｖ１ａｃ、入力信号Ｃ、出力信号ＸＯＲ，ＸＮＯＲの波形を示している。なお、入力信号Ａ，Ｂは図示しないが図１６の波形と同じである。ＸＯＲ，ＸＮＯＲの信号が図１６に示した結果と同様に正しく出力されていることがわかる。
この回路の場合、消費電力は３．６×１０-8Ｗであり、ＣＭＯＳと比較すると約１／３０の低電力となる。この理由として、入力する交流電圧Ｖ１ａｃの波形の中に電源の交流電圧Ｖ２ａｃの波形が収まるために、電源から接地へのリークがほとんどなくなるためであると考えられる。
【００３３】
［第７の実施の形態］
図２１（ａ）〜（ｆ）及び図２２は電力再利用型電源を使用する第７の実施の形態のＢＤＤ論理回路の例であり、入力電圧として前記した交流電圧Ｖ１ａｃを用い、図１８に示したＢＤＤ論理回路の電力再利用型電源として交流電圧Ｖ２ａｃ’を用いる。この交流電圧Ｖ２ａｃ’は交流電圧Ｖ１ａｃの２倍の周波数をもっている。また、ＢＤＤ論理回路と交流電圧Ｖ２ａｃ’との間には、図２２に示すようにトランスミッションゲート９１を接続する。このトランスミッションゲート９１に図示のようなクロック信号φ（交流信号Ｖ１ａｃと同じ周波数）及びクロック＊φを与えることにより交流電圧Ｖ２ａｃ’のピークを１つ置きに取り出した交流電圧Ｖ２ａｃを電源電圧とする。
なお、この第７の実施の形態及び前記した第５、第６の実施の形態において、先に述べたように、交流電圧は正弦波である必要はなく、台形波や電力再利用型電源１０Ｂによる階段状波形等であっても良い。また、交流電圧Ｖ１ａｃ，Ｖ２ａｃのタイミング関係は、Ｖ１ａｃがＶ２ａｃよりも速く立ち上がり、遅く立ち下りさえすればよい。いくつかの例を、図２３に示した。
【００３４】
〔第８の実施の形態］
図２４（ａ）は第８の実施の形態のＢＤＤ論理回路を示す図である。ここでは、図１に示したＢＤＤ論理回路の電力再利用型電源１０を、電力非再利用型電源１０’に置き換えている。この電力非再利用型電源１０’は、電力を再利用しない交流電源（立ち上がりと立ち下がりが緩慢で周期的に変化する電圧を生成する）である。交流電源と電力再利用型電源１０、電力非再利用型電源１０’とは図２４（ｂ）に示すような関係にある。
図２５はこの電力非再利用型電源１０’の具体例を含む回路を示す図である。ここでは、インバータ３５から出力する矩形波を抵抗３６とコンデンサ３７により積分して立ち上がりと立ち下がりが緩やかな繰り返し電圧を作成している。このような電力を再利用しない交流電源では電荷のリサイクルはできないが、矩形波とは異なって、断熱的に充電できるため、消費電力が１／２になるという利点がある。
【００３５】
［第９の実施の形態］
図２６は第９の実施の形態のＩＣカード６０の例を示す図である。ここでは、通信（又は電力送電）のために使用するリーダライタ６１等の無線の電磁波からインダクタ（アンテナ）６２を介して誘導される交流電圧が存在する場合に、この交流電圧そのものをＩＣカード６０の電力再利用型電源電圧として用いるようにしたものである。ここで、６３はＢＤＤ論理回路、６４はＣＭＯＳ論理回路６５用の直流電源作成用の整流電源回路、６６はコンデンサである。Ｍは相互コンダクタンスである。
【００３６】
［第１０の実施の形態］
図２７は第１０の実施の形態のＢＤＤ論理回路の一部を示す図である。ここでは、論理素子として相補型のＭＯＳＦＥＴの代わりに相補型のＴＦＴ（ＴｈｉｎＦｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を用いた。このようなＴＦＴを用いた回路構成であっても、断熱充電および電荷リサイクルが可能である。ＴＦＴの場合、ＭＯＳＦＥＴと比較して低速に動作しており、断熱充電に極めて適したデバイスと考えられる。
【００３７】
このＴＦＴを使用した回路は３次元的に高集積化が可能であり、これにより厚み方向に素子を並列接続することが可能となって、論理処理速度を向上させることができる。図２７において、７１はサブストレート、７２は絶縁膜、７３はメタル又はポリシリコンの配線又はゲート、７４はゲート絶縁膜、７５はソース又はドレインとなるｎ型領域、７６はチャネルとなるｐ型領域、７７はソース又はドレインとなるｐ型領域、７８はチャネルとなるｎ型領域、７９はグローバルスルホールである。
なお、ここでは、第２〜第７の実施の形態に使用したＢＤＤ論理回路（図７、図８，図１３，図１４，図１５（ｄ），図１８，図１９（ｄ）、図２２）を実現するために相補型のＴＦＴを構成しているが、相補型でない図１〜図３及び図５，図６の第１の実施の形態のＢＤＤ論理回路にも適用できることは勿論である。
【００３８】
［第１１の実施の形態］
図２８（ｅ）は本発明の第１１の実施の形態のＢＤＤ論理回路に用いられるＢＤＤグラフを説明する図である。図２８（ｅ）に示すＢＤＤグラフは、図２８（ａ）〜（ｄ）に示す各ＢＤＤグラフを共有化したものである。
図２９（ａ），（ｂ）は、図２８（ｅ）に示される共有化ＢＤＤグラフを用いたＢＤＤ論理回路である。このように各ＢＤＤグラフを共有化することにより、ＢＤＤ論理回路に用いられるトランジスタの数を低減することができる。
【００３９】
［第１２の実施の形態］
図３０は本発明の第１２の実施の形態のＢＤＤ論理回路３０Ｂの構成を示す図である。ここでは、入力信号Ａ，＊Ａと，Ｂ，＊Ｂと、Ｃ，＊Ｃとを入力して、そのキャリー出力ｆ＝（ＡＢ＋ＢＣ＋ＣＡ）、＊ｆ＝＊（ＡＢ＋ＢＣ＋ＣＡ）を取り出す場合のＢＤＤ論理回路を示した。この第１２の実施の形態以降のＢＤＤ論理回路３０Ｂは、上述した第１〜第１１の実施の形態に示すＢＤＤ論理回路３０Ａと異なり、始点１に電力再利用型電源１０を接続して電源電圧として与え、終点４の「１」から出力信号ｆを、また終点３の「０」から出力信号＊ｆをそれぞれ取り出すものである。なお、この電力再利用型電源１０の出力電圧の波形としては、上述した図４（ａ）〜（ｅ）及び図９（ｃ）に示すような、階段状波形、交流的（極性は変化せず、レベルが滑らかに変化する）波形等がある。
【００４０】
図３１（ａ），（ｂ）は、図３１（ｃ）に示す２ビットの加算器１４０において２ビットの入力信号Ａ０，Ａ１と、２ビットの入力信号Ｂ０，Ｂ１と、１ビットのキャリーＣ０を入力して、和の出力信号Ｓ１、＊Ｓ１を出力させるときの説明図である。ここで図３１（ａ）はそのＢＤＤグラフ、図３１（ｂ）はその論理回路、図３１（ｃ）は加算器１４０の入出力関係を示す図である。
図３２（ａ），（ｂ）は、図３２（ｃ）に示した２ビットの加算器１４０において、２ビットの入力信号Ａ０，Ａ１と、２ビットの入力信号Ｂ０，Ｂ１と、１ピットのキャリーＣ０を入力して、キャリーの出力信号Ｃ２、＊Ｃ２を出力させるときの説明図である。ここで、図３２（ａ）はそのＢＤＤグラフ、図３２（ｂ）はその論理回路、図３２（ｃ）は加算器１４０の入出力関係を示す図である。
【００４１】
ここで電力再利用型電源１０としては、インダクタとコンデンサを用いた交流的電源回路、或いはコンデンサをＮ−１個用いたＮ段の階段状電圧を生成する電源回路を使用することができる。
図３３はインダクタ１１とコンデンサ１２を用いた交流的電源回路１０Ａの例を示す。
また、図３４は３個のコンデンサ１３〜１５を用いて４段の階段状電圧を発生する電源回路１０Ｂの例を示す。図３４において、１６〜２３はｎチャネル型ＭＯＳＦＥＴである。これらの電源回路１０Ａ，１０Ｂでは、その出力電圧を緩やかに上昇させ緩やかに下降させることができる。
【００４２】
次に図３４に示すＢＤＤ論理回路の動作を説明する。
まず、時刻ｔ＝０において、ＢＤＤ論理回路の各ｎチャネル型ＭＯＳＦＥＴ８のゲートに入力信号＊Ａ，＊Ｂ，＊Ｃ，Ａ，Ｂ，Ｃを入力する。次に、電力再利用型電源１０Ｂの出力電圧を緩やかに上昇させる。これにより、ＢＤＤ論理回路を断熱充電することが可能となる。この充電により論理演算行われ出力信号が得られる。そして、この断熱充電の後、電力再利用型電源１０Ｂの出力電圧を緩やかに下降させる。この時、ＢＤＤ論理回路内に蓄えられた電荷が電力再利用型電源１０Ｂに再び戻される。ＢＤＤ論理回路の電位がＬｏｗになった後に、時刻ｔ＝Ｔにおいて、次の入力信号をゲートに入力させる。以下、これを周期Ｔとして繰り返すことにより、断熱充電および電荷リサイクルを実行することが可能となる。
【００４３】
以上から、ゲート数が数百段、数千段に増加した場合でも、共通の電力再利用型の電源を用いるので、消費電力が増大せず、複雑な論理構造を有する論理回路においても低消費電力を実現できる。
なお、図３４に示す電力再利用型電源１０Ｂの具体的な動作は既に図９のタイムチャートで説明した動作と同等であるのでその動作説明は省略する。
また、電力再利用型電源１０Ｂに与える各入力信号の生成回路も図１０の回路と同等であるのでその説明を省略する。
また、この電力再利用型電源１０Ｂでは、既に説明した図９（ｃ）のＶｏｕｔと同等の電圧波形を発生し、ＢＤＤ論理回路に与える。
【００４４】
図３５はＢＤＤ論理回路が複数ある場合の例である。ここでは、ＢＤＤ論理回路が３０１〜３０ｎに示すようにｎ個（ｎ≧４）あり、ｉ番目とｊ番目とは隣接しているものとする（ｊ＝ｉ＋１）。このとき、各々のＢＤＤ論理回路は最適の電力再利用型電源１０１〜１０ｎにより各々独立して動作させる。例えば、ｋ番目のＢＤＤ論理回路の電源として、周波数ｆk 、位相φk の電力再利用型電源を用いる。そして、速い論理動作が必要なＢＤＤ論理回路ではｆk を大きくした電力再利用型電源を用い、遅い論理動作でよいＢＤＤ論理回路ではｆk を小さくした電力再利用型電源を用いる。これにより、ＢＤＤ論理回路毎に並列処理を効率的に行うことが可能になる。
また、特に同じ周波数、同じ位相の電源でよいＢＤＤ論理回路については、電源線を結ぶことで共通の電力再利用型電源を用いることとし、電源回路の数を減らすことにより、低電力化を実現することが可能となる。
図３６は、共通の電力再利用型電源を用いる例を示す図であり、１番目からｉ番目までの電源を共通の電力再利用型電源１０１とし、ｊ番目からｎ番目までの電源を共通の電力再利用型電源１０ｎとした回路構成としている。
【００４５】
［第１３の実施の形態］
図３７は第１３の実施の形態のＢＤＤ論理回路を示す図である。ここでは、図３０に示したＢＤＤ論理回路において、論理素子としてのｎチャネル型ＭＯＳＦＥＴ８の中で、入力信号として図３０の反転信号＊Ａ、＊Ｂ、＊Ｃがゲートに入力される素子を、その論理素子と相補型の関係にある論理素子に置き換える。即ち、ここではｐチャネル型ＭＯＳＦＥＴ２４に置き換え、且つそのゲートヘの入力信号を非反転の信号Ａ，Ｂ，Ｃとしたものである。これにより、入力信号として非反転の信号Ａ，Ｂ，Ｃのみを使用することができるので、非反転の信号から反転信号を作成するためのインバータを各々１個省くことが可能となる。したがって、図３０に示した回路よりも小回路規模化、低電力化が可能となる。図３１（ｂ），図３２（ｂ），図３３，図３４，図３５，図３６のＢＤＤ論理回路についても同様に適用できる。
【００４６】
〔第１４の実施の形態］
図３８は電力再利用型電源を使用する第１４の実施の形態のＢＤＤ論理回路である。ここでは、図３０に示したＢＤＤ論理回路における論理素子である各ｎチャネルＭＯＳＦＥＴ８を、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとが並列接続されたトランスミッションゲート８１に置換して構成している。ｐチャネル型ＭＯＳＦＥＴの入力信号はｎチャネル型ＭＯＳＦＥＴの入力信号の反転信号である。これにより、図３０に示した回路と比較し、出力信号として得られるＨｉｇｈレベルの信号がＶＤＤ−Ｖｔｈ（ＶｔｈはｎチャネルＭＯＳＦＥＴのしきい値電圧）から、電源電圧ＶＤＤに上昇するので、論理信号の電圧振幅を大きくとることができるという利点がある。すなわち、ｎチャネル型ＭＯＳＦＥＴではＬｏｗレベル信号の伝搬特性は良好であるものの、Ｈｉｇｈレベル信号の伝搬はしきい値電圧分だけの電圧降下があるが、これが防止できる。なお、ｐチャネル型ＭＯＳＦＥＴではＨｉｇｈレベル信号の伝搬特性は良好であるものの、Ｌｏｗレベル信号の伝搬は苦手である。トランスミッションゲートではこれらが改善できる。
【００４７】
［第１５の実施の形態］
図３９は電力再利用型電源を使用する第１５の実施の形態のＢＤＤ論理回路であり、その電力再利用型電源として交流的電源を用い、さらに入力ゲートに蓄えられる電荷のリサイクルを行うために、各論理素子の入力ゲートに、電源の交流的電圧Ｖ１ａｃと同じ周波数と位相を持った交流的電圧Ａａｃ，Ｂａｃ，Ｃａｃを与える。
図３９の回路とインバータ２５〜２７を組み合わせ、具体的回路によって示したのが図４０（ａ）〜（ｄ）である。ＢＤＤ論理回路の電源電圧は交流的電圧Ｖ１ａｃである。また、反転信号＊Ａを入力として非反転信号Ａを出力するインバータ２５の電源電圧も交流的電圧Ｖ１ａｃである。他のインバータ２６，２７の電源電圧も同様である。ここでは、Ｖ１ａｃとして、例えば、１Ｖのオフセット（中心電圧１Ｖ）をもち１Ｖの振幅をもつ正弦波を用いる。また、＊Ａ，＊Ｂ，＊Ｃとして、Ｌｏｗレベルが０Ｖ，Ｈｉｇｈレベルが２Ｖの信号を用いる。
なお、ここでは、交流的電圧として正弦波を用いたが、必ずしも正弦波である．必要はなく、例えば電圧Ｖ１ａｃとして、図４（ａ）〜図４（ｅ）に示した三角波、台形波、正弦波から生成した電圧波形であっても良い。また、図８に示した電力再利用型電源１０Ｂにより得られる階段状の電圧波形（図９（ｃ）のＶｏｕｔ）を用いても良いことは勿論である。
【００４８】
〔第１６の実施の形態］
図４１（ａ）〜（ｆ）及び図４２は電力再利用型電源を使用する第１６の実施の形態のＢＤＤ論理回路の例である。ここでは、図３９に示したＢＤＤ論理回路の電力再利用型電源として交流的電源Ｖ１ａｃを使用したとき、図４０（ａ）〜（ｃ）に示したようなインバータ２５〜２７を用いる代わりに、トランスミッションゲート８１を直列接続した回路を使用する。そして、図４１（ａ），（ｂ）に示すように論理信号Ａｉｎ，＊Ａｉｎを入力して交流電圧信号Ａ，＊Ａを作成する。また図４１（ｃ），（ｄ）に示すように論理信号Ｂｉｎ，＊Ｂｉｎを入力して交流電圧信号Ｂ，＊Ｂを作成する。さらに、図４１（ｅ），（ｆ）に示すように論理信号Ｃｉｎ，＊Ｃｉｎを入力して交流電圧信号Ｃ，＊Ｃを作成する。そして生成したこの交流的電圧Ａ，＊Ａ，Ｂ，＊Ｂ，Ｃ，＊Ｃを図４２のＢＤＤ論理回路に入力して論理処理を行う。
【００４９】
［第１７の実施の形態］
図４３（ａ）〜（ｄ）は電力再利用型電源を使用する第１７の実施の形態のＢＤＤ論理回路の例であり、入力電圧として前記した交流的電圧Ｖ１ａｃを用い、ＢＤＤ論理回路の電源としては交流的電圧Ｖ２ａｃ’を用いる。この交流的電圧Ｖ２ａｃ’は交流的電圧Ｖ１ａｃの２倍の周波数をもっている。また、ＢＤＤ論理回路と交流的電圧Ｖ２ａｃ’との間には、スイッチ機能をもつｎチャネル型ＭＯＳＦＥＴ２８を接続する。このｎチャネル型ＭＯＳＦＥＴ２８のゲートに図示のようなクロック信号φ（交流信号Ｖ１ａｃと同じ周波数）を与えることによって、交流的電圧Ｖ２ａｃ’のビークを１つ置きに取り出した交流的電圧Ｖ２ａｃを電源電圧とする。
【００５０】
［第１８の実施の形態］
図４４（ａ）〜（ｆ）及び図４５は電力再利用型電源を使用する第１８の実施の形態のＢＤＤ論理回路の例であり、入力電圧として前記した交流的電圧Ｖ１ａｃを用い、図４２に示したＢＤＤ論理回路の電力再利用型電源として交流的電圧Ｖ２ａｃ’を用い、図４３（ｄ）のＢＤＤ論理回路と同様に、交流的電圧Ｖ２ａｃ’のビークを１つ置きに取り出した交流的電圧Ｖ２ａｃを電源電圧とするものである。
なお、この第１８の実施の形態及び前記した第１６、第１７の実施の形態において、交流的電圧は正弦波である必要はなく、上述した図２３（ａ）〜（ｈ）に示すような、台形波や三角波、及び正弦波をもとにした交流的電圧や電力再利用型電源１０Ｂによる階段状波形等であっても良い。また、交流的電圧Ｖ１ａｃ，Ｖ２ａｃのタイミング関係は、Ｖ１ａｃがＶ２ａｃよりも速く立ち上がり、遅く立ち下りさえすればよい。
【００５１】
［第１９の実施の形態］
図４６（ａ）は第１９の実施の形態のＢＤＤ論理回路を示す図である。ここでは、図３０で示したＢＤＤ論理回路の電力再利用型電源１０を、電力非再利用型電源１０’に置き換えている。この電力非再利用電源１０’は電力を再利用しない交流的電源である。交流的電源と電力再利用型電源１０，電力非再利用型電源１０’とは、図４６（ｂ）に示すような関係にある。
図４７はこの電力非再利用型電源１０’の具体例を示す図である。ここでは、インバータ３５から出力する矩形波を抵抗３６とコンデンサ３７により積分して立上りや立ち下がりが緩やかな交流的電圧を作成している。このような電力を再利用しない交流的電源であっても、矩形波とは異なって、断熱的に充電できるため、消費電力が１／２になるという利点がある。
なお、以上の第１２〜第１９の実施の形態の論理回路の素子には、既に述べたように断熱充電に極めて適したＴＦＴを使用することができる。また、図２７で示したように三次元的に集積化することも可能である。
また、以上の第１２〜第１９の実施の形態の論理回路は、既に図２６の第９の実施の形態で説明したＩＣカード６０に同様に適用することができる。
【００５２】
［第２０の実施の形態］
図４８（ａ）は本発明の第２０の実施の形態の論理回路であるＤラッチ論理回路９０を示す図である。この回路９０は、データ取込回路を構成する２個のトランスミッションゲート９１，９２と、記憶回路を構成するクロス接続のトランスミッションゲート９３，９４およびインバータ９５，９６とから構成されている。
【００５３】
ここでは、インバータ９５，９６の電源電圧として、図４８（ｂ）に示すように、立ち上がりと立ち下がりが緩やかな波形の電圧Ｖ３ａｃを使用する。また、クロック信号としては、図４８（ｃ）に示すように、電圧Ｖ３ａｃが立ち下がった後に立ち上がり、電圧Ｖ３ａｃの立ち上がる前に立ち下がり、且つ立ち上がりと立ち下がりが緩やかなデューティの小さい波形の電圧Ｖ４ａｃとその反転電圧＊Ｖ４ａｃを使用する。これら電圧Ｖ３ａｃ，Ｖ４ａｃの発生には、インダクタとコンデンサを組み合わせた図２に示す発振型の電源回路１０Ａ、複数のコンデンサを用いてその切替や充放電を行い階段状の電圧を発生するようにした図３及び図８に示す階段状電源回路１０Ｂ、ｓｉｎ波の１波又は複数波を利用し図４（ａ）〜（ｅ）に示すように生成した電源回路等の電力再利用型電源、既に図２６で説明した無線の電磁波を誘導するインダクタで得られる交流などを使用する。また、図２３（ａ）〜（ｈ）に示したものと類似の波形（Ｖ１ａｃに対してＶ２ａｃを１８０度位相をずらせた波形）を使用することもできる。さらに、電圧Ｖ３ａｃ，Ｖ４ａｃの発生には、電力非再利用型電源１０’（図２４（ａ），図２５）を使用することもできる。
【００５４】
このＤラッチ論理回路９０は、まず電圧Ｖ４ａｃがＬｏｗ→Ｈｉｇｈ→Ｌｏｗに変化する過程において、トランスミッションゲート９１，９２が一時的に導通し、このときノード９７，９８に入力している信号がノード９９，１００に転送される。また、電圧Ｖ４ａｃがＨｉｇｈ→Ｌｏｗになると、トランスミッションゲート９１，９２が遮断してトランスミッションゲート９３，９４が導通し、記憶モードに入る。この記憶モードに入ったときは、最初はＶ３ａｃ＝０であるので、ノード１０２又は１０３は、たとえそのときの出力信号がＨｉｇｈの状態になるべきときであっても、電圧Ｖｔｈ（インバータ９５，９６を構成するｐチャネル型ＭＯＳＦＥＴのしきい値電圧）にまで低下している。Ｌｏｗの状態になるときであれば、０Ｖのままである。
【００５５】
次に、電圧Ｖ３ａｃが０Ｖから電源電圧ＶＤＤに向けて立ち上がると、前記しきい値Ｖｔｈであったノード１０２又は１０３の電位は、ゆっくりと電源電圧ＶＤＤに立ち上がる。この後に電圧Ｖ３ａｃがＶＤＤから０Ｖになると、電源電圧ＶＤＤになっていたノード１０２又は１０３の電位は、しきい値電圧Ｖｔｈに低下する。
このような一連の過程により、しきい値電圧Ｖｔｈから電源電圧ＶＤＤに上昇する過程でほぼ断熱的に充電が行われる。さらに電圧Ｖ３ａｃには電力再利用型電源を使用すると、電源電圧ＶＤＤからしきい値Ｖｔｈに下降する過程では断熱的に電荷をＶ３ａｃの電源側にリサイクルする。このような断熱充電と電荷リサイクルは、電圧Ｖ４ａｃ、＊Ｖ４ａｃで駆動されるトランスミッションゲートの部分においても同様に実施される。
【００５６】
以上から、クロック信号で駆動する部分（トランスミッションゲート９１〜９４）においては、その充放電エネルギーが従来回路（図７０）では前述したように、ＣTGＶＤＤ2 であったものが、本発明の回路では、ＣTGＶＤＤ2 ・２τ／Ｔのように、２τ／Ｔ倍になる。ここでτは電圧Ｖ４ａｃで充電する際の回路のＣＲ時定数、Ｔは電圧Ｖ４ａｃの立ち上がり時間（立ち下がり時間）である。したがって、τ＜＜Ｔとすることで、十分にゆっくりと充放電してやれば、図４９（ａ）に示すように、そのエネルギーを十分小さくすることができ、消費電力を低減できる。
一方、記憶回路に関する部分では、本発明の回路では、情報をＶＤＤではなくＶｔｈで記憶するために、帯電エネルギーは、従来回路の１／２・ＣMEＶＤＤ2 から１／２・ＣMEＶｔｈ2 に低減できる。よって、この部分の充放電に必要なエネルギーが従来回路では前述したように、ＣMEＶＤＤ2 であったものが、ＣMEＶｔｈ2 ＋ＣMEＶＤＤ2 ・２τ／Ｔとなる（図４９（ｂ））。なお、Ｔやτはクロック信号部分を駆動する場合と同じとした。
このように、本発明のＤラッチ論理回路９０は、トランスミッションゲートの部分および記憶回路の部分ともに、低消費電力化が可能となることがわかる。
【００５７】
［第２１の実施の形態］
図５０は本発明の第２１の実施の形態のＤラッチ論理回路を示す図であって、図４８（ａ）に示したＤラッチ論理回路９０の入力側のノード９７，９８に、各々電力再利用型のＢＤＤ論理回路１１０，１２０の出力を接続したものである。
このＢＤＤ論理回路１１０，１２０はｎチャネル型ＭＯＳＦＥＴ８とｐチャネル型ＭＯＳＦＥＴ２４の組み合わせで構成される。そして、それらＭＯＳＦＥＴのゲートに印加する信号Ａ，Ｂ，Ｃは、図５１（ａ）〜（ｃ）に示すように、電圧Ｖ３ａｃを電源電圧とするインバータ１３１〜１３３により、矩形波の入力信号＊ａ，＊ｂ，＊ｃを波形変換した（反転すると共に立ち上がりと立ち下がり傾斜を電圧Ｖ３ａｃの立ち上がりと立ち下がりに対応させた）ものである。
【００５８】
また、ここでは、図５０のＢＤＤ論理回路１１０，１２０の出力をＤラッチ論理回路９０のノード９７，９８に対して伝達する経路に、ｐチャネル型ＭＯＳＦＥＴ２４を接続し、そのゲートに図５２（ｂ）に示すような波形の電圧Ｖ５ａｃの反転電圧＊Ｖ５ａｃを印加している。この電圧Ｖ５ａｃも、前述した電力再利用型電源又は電力非再利用型電源により生成される電圧であって、図５２（ａ）の電圧Ｖ３ａｃよりも遅く立ち上がり速く立ち下がる波形をもつ電圧であり、ＢＤＤ論理回路１１０の一方の終点、ＢＤＤ論理回路１２０の他方の終点にも印加されている。
【００５９】
次に図５０のＢＤＤ論理回路の動作を説明する。
まず入力信号Ａ，Ｂ，Ｃは電圧Ｖ３ａｃに同期してＨｉｇｈ，Ｌｏｗに変化しながらＢＤＤ論理回路１１０，１２０に入力される。次に、電圧Ｖ５ａｃが立ち上がることによって、そのＢＤＤ論理回路１１０，１２０に電源電圧が印加される。そこで、論理処理（ＢＤＤ回路１１０では、信号Ａ，Ｂ，Ｃの排他的論理和（ＸＯＲ）の処理、ＢＤＤ論理回路１２０では信号Ａ，Ｂ，Ｃの反転排他的論理和（ＸＮＯＲ）の処理）が行われて、この論理処理の結果（Ｌｏｗ又はＨｉｇｈの信号）が電圧Ｖ５ａｃの立ち上がりに同期してノード９７，９８に伝えられ、その後に電圧Ｖ５ａｃが立ち下がる。この時点でノード９７，９８にその信号が蓄えられる。また、電圧Ｖ５ａｃの立ち下がりの後に電圧Ｖ３ａｃも立ち下がり、ＢＤＤ論理回路１１０，１２０の入力信号Ａ，Ｂ，Ｃが立ち下がる。
【００６０】
次に、電圧Ｖ４ａｃが立ち上がるとトランスミッションゲート９１，９２が導通して、ノード９７，９８の信号がノード９９，１００に転送される。これ以後は、図４８（ａ）の回路について説明した動作と同様の動作がＤラッチ論理回路９０において行われ、ノード９７，９８に入力した信号を反転した信号が電圧Ｖ３ａｃに同期してノード１０２，１０３に出力される。このノード１０２，１０３に出力した信号Ｑ又はその反転信号＊Ｑは、次段の同様な構成のＤラッチ論理回路の入力信号としたり、あるいはＢＤＤ論理回路１１０，１２０の入力信号Ａ，Ｂ，Ｃのいずれか１つとすることができる。
図５２（ｄ）〜（ｈ）はＤラッチ論理回路９０の出力をＢＤＤ論理回路１１０，１２０に入力するようにしたときの説明図である。
以上のように、この第２１の実施の形態の論理回路では、ＢＤＤ論理回路１１０，１２０において断熱充電と電荷リサイクルにより論理処理を行い、その処理結果をＤラッチ論理回路９０に入力して同様に断熱充電と電荷リサイクルにより論理処理を行い、次段の別の回路又はＢＤＤ論理回路１１０，１２０の入力側に送り出すことができるので、低消費電力を実現できる。
【００６１】
［第２２の実施の形態］
図５３（ａ）は本発明の第２２の実施の形態のＤラッチ論理回路を示す図であって、図４８（ａ）に示したＤラッチ論理回路９０の出力側のノード１０２，１０３に、インバータ１０４，１０５の対からなるインバータ回路１３０を接続したものである。なお、図中、１０６，１０７は出力ノードである。
ここでは、インバータ１０４，１０５の電源電圧Ｖ６ａｃを、図５３（ｃ）に示すように、立ち上がり、立ち下がりが緩やかで、かつ図５３（ｂ）の電圧Ｖ３ａｃの立ち上がりよりも遅く立ち上がり速く立ち下がる波形の電圧としている。この電源Ｖ６ａｃも、前述した電力再利用型電源又は電力非再利用型電源によって生成される電圧である。
【００６２】
インバータ回路１３０がないとき、Ｄラッチ論理回路９０の出力ノード１０２，１０３に容量の非常に大きな負荷が接続された場合には、そのノード１０２又は１０３がトランスミッションゲート９３，９４を伝達してくる信号によりＨｉｇｈになるべきとき（このときはＶ３ａｃ＝０Ｖであるので、前記したようにしきい値Ｖｔｈになる）であっても、瞬間的に０Ｖになり、これが負荷側に伝達されて、データ保持に誤りが生じる可能性がある。
この点について、この実施の形態のように、そのノード１０２，１０３にインバータ回路１３０を接続し、そのインバータ回路１３０のノード１０６，１０７に大容量の負荷を接続することにより、ノード１０６，１０７はもはやトランスミッションゲート９３，９４で伝達される信号を直接的には受けなくなるので、正しくデータを保持することができる。
【００６３】
［第２３の実施の形態］
図５４は本発明の第２３の実施の形態のＤラッチ論理回路を示す図であって、図５３（ａ）に示したＤラッチ論理回路９０の入力側のノード９７，９８に、図５０に示したＢＤＤ論理回路１１０，１２０を接続したものである。
この実施の形態では、電圧Ｖ３ａｃ，Ｖ４ａｃ，Ｖ５ａｃ，Ｖ６ａｃとして、図５５（ａ）〜（ｄ）に示すようなタイミングと波形の電圧を使用する。とりわけ、電圧Ｖ５ａｃは電圧Ｖ６ａｃよりも遅く立ち上がり速く立ち下がる波形とし、また電圧Ｖ６ａｃは電圧Ｖ３ａｃよりも遅く立ち上がり速く立ち下がる波形とする。
この結果、ＢＤＤ論理回路１１０，１２０の各ＭＯＳＦＥＴに入力した信号Ａ，Ｂ，Ｃの処理内容（ＸＯＲ，ＸＮＯＲ）が、電圧Ｖ５ａｃに同期してノード９７，９８に出力され、次に電圧Ｖ４ａｃに同期してノード９９，１００に転送され、続いて電圧Ｖ３ａｃに同期してノード１０２，１０３に転送され、さらに電圧Ｖ６ａｃに同期してノード１０６，１０７に転送される。このノード１０６，１０７に得られる信号は、ＢＤＤ論理回路１１０，１２０の入力信号とすることができる。
【００６４】
［第２４の実施の形態］
図５６（ａ）は本発明の第２４の実施の形態のＤラッチ論理回路９０Ａを示す図であって、図４８（ａ）に示したＤラッチ論理回路９０のトランスミッションゲート９１，９２をｎチャネル型ＭＯＳＦＥＴ８に代えたものである。この場合、ＭＯＳＦＥＴ８のゲートには、非反転の電圧Ｖ４ａｃを印加する。なお、図５６（ｂ）のＤラッチ論理回路９０Ｂに示すように、同トランスミッションゲート９１，９２をｐチャネル型ＭＯＳＦＥＴ２４に代えることもできる。このときは、ＭＯＳＦＥＴ２４のゲートには、電圧Ｖ４ａｃを反転した電圧＊Ｖ４ａｃを印加する。
これらのように単一のＭＯＳＦＥＴを転送ゲートに使用することにより、トランジスタ数を削減することができる。
【００６５】
［第２５の実施の形態］
図５７（ａ）〜（ｃ）は第２５の実施の形態の論理回路を示す図である。ここでは、図５７（ｃ）に示す２ビット加算器１４０において、２ビットのデータＡ１，Ａ０とＢ１，Ｂ０と１ビットのキャリーＣ０から、その和Ｓ１とその反転信号＊Ｓ１を出力させる回路部分を、図５７（ｂ）に示すようにＰＭＯＳラッチ論理回路１４０ＡとＢＤＤ論理回路１４０Ｂから構成したものである。
まず、ＰＭＯＳラッチ論理回路１４０Ａには、トランスミッションゲートやインバータを使用せず、２個のｐチャネル型ＭＯＳＦＥＴ２４を使用し、ソースに電圧Ｖ３ａｃを接続している。また、ＢＤＤ論理回路１４０Ｂは、図５７（ａ）に示すＢＤＤグラフを複数個のｎチャネル型ＭＯＳＦＥＴ８により実現したものであり、ノード１４１，１４２に現れるこのＢＤＤ論理回路１４０Ｂの出力信号Ｓ１とその反転信号＊Ｓ１がＰＭＯＳラッチ論理回路１４０Ａで保持され、次段（図示せず）に転送される。このＢＤＤ論理回路１４０Ｂの始点は接地されている。
【００６６】
この実施の形態では、入力信号Ａ１，Ａ０，Ｂ１，Ｂ０，Ｃ０が入力した後に電源の電圧Ｖ３ａｃが立ち上がり、これによって論理処理が行われ、その後に電圧Ｖ３ａｃが立ち下がり、その後に入力信号Ａ１，Ａ０，Ｂ１，Ｂ０，Ｃ０が立ち下がる。ＰＭＯＳラッチ論理回路１４０Ａの出力ノード１４１，１４２は、電圧Ｖ３ａｃ＝０のときはそのＨｉｇｈ側がｐチャネル型ＭＯＳＦＥＴのしきい値電圧Ｖｔｈに低下しており、電圧Ｖ３ａｃが電源電圧ＶＤＤに上昇するとき断熱充電され、その後電圧Ｖ３ａｃが０Ｖに低下する際に電荷リサイクルが行われるので、消費電力を低減することができる。
【００６７】
すなわち、ＰＭＯＳラッチ論理回路とＢＤＤ論理回路を組み合わせることにより、出力信号Ｓ１とその反転信号＊Ｓ１を、ＨｉｇｈはＶ３ａｃのピーク値に、Ｌｏｗは０Ｖに正しく信号の電圧値をもっていくことができる。また、ＢＤＤ論理回路を用いると、トランジスタ数を少なくして効率的に回路を組み込むことが可能となり、またコンピュータを用いた設計により、大規模なＢＤＤ論理回路であってもその設計・構成を容易に行い得るという利点がある。
また、上述したゲート入力と電源電圧の制御方法の他に、４相クロック方式による制御が可能なことは言うまでもない（文献３：Ｙ．Ｍｏｏｎ  ａｎｄ  Ｄ．Ｋ．Ｊｅｏｎｇ“Ａｎ  Ｅｆｆｉｃｉｅｎｔ  Ｃｈａｇｅ  Ｒｅｃｏｖｅｒｙ  Ｌｏｇｉｃ  Ｃｉｒｃｕｉｔ”  ＩＥＥＥ  Ｊｏｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−ｓｔａｔｅ  ｃｉｒｃｕｉｔｓ  ｐ．５１４）
【００６８】
［第２６の実施の形態］
図５８（ａ）〜（ｃ）は第２６の実施の形態の論理回路を示す図である。ここでは、図５８（ｃ）に示す２ビット加算器１４０（図５７（ｃ）の回路と同じ）において、２ビットのデータＡ１，Ａ０とＢ１，Ｂ０と１ビットのキャリーＣ０から、キャリーＣ２とその反転信号を出力させる回路部分を、図５８（ｂ）に示すようにＰＭＯＳラッチ論理回路１４０ＣとＢＤＤ論理回路１４０Ｄから構成したものである。
【００６９】
ＰＭＯＳラッチ論理回路１４０Ｃは、前記のＰＭＯＳラッチ論理回路１４０Ａと同様に、２個のｐチャネル型ＭＯＳＦＥＴ２４を使用し、ソースに電圧Ｖ３ａｃを接続している。また、ＢＤＤ論理回路１４０Ｄは、図５８（ａ）に示すＢＤＤグラフを複数個のｎチャネル型ＭＯＳＦＥＴ８で実現したものであり、ノード１４３，１４４に現れるこのＢＤＤ論理回路１４０Ｄの出力信号Ｃ２とその反転信号＊Ｃ２が、ＰＭＯＳラッチ論理回路１４０Ｃでラッチされ、次段（図示せず）に転送される。
この実施の形態の動作は、図５７（ｂ）に示した回路とほぼ同じであり、出力ノード１４３，１４４は、電圧Ｖ３ａｃ＝０のときはそのＨｉｇｈ側がｐチャネル型ＭＯＳＦＥＴのしきい値Ｖｔｈに低下しており、電圧Ｖ３ａｃがＶＤＤに上昇するとき断熱充電され、その後電圧Ｖ３ａｃが０Ｖに低下する際に電荷リサイクルされるので、消費電力を低減することができる。
【００７０】
［第２７の実施の形態］
図５９は第２７の実施の形態の論理回路を示す図であり、この論理回路を、ＮＭＯＳ型ＢＤＤ論理回路１４０Ｂ（または１４０Ｄ）と、インバータ１４０Ｇ１，１４０Ｇ２からなるフリップフロップ回路とにより構成したものである。
インバータ１４０Ｇ１，１４０Ｇ２からなるフリップフロップ回路１４０ＧとＮＭＯＳ型ＢＤＤ論理回路１４０Ｂ（または１４０Ｄ）との接続例を図６０（ａ），（ｂ）に示す。
【００７１】
［第２８の実施の形態］
図６１（ａ）は第２８の実施の形態の論理回路を示す図であり、図５７（ｂ）に示した論理回路を変形したものである。ここでは、ＮＭＯＳラッチ論理回路を１４０Ａ’に示すように、ｎチャネル型ＭＯＳＦＥＴ８で構成してそのソースを接地し、ＢＤＤ論理回路を１４０Ｂ’に示すように、すべてｐチャネル型ＭＯＳＦＥＴ２４で構成してその始点に電圧Ｖ３ａｃを接続したものである。
ここにおいては、ＢＤＤ論理回路１４０Ｂ’の論理処理結果が、電圧Ｖ３ａｃが立ち上がることによってノード１４１，１４２に現れ、ＮＭＯＳラッチ論理回路１４０Ａ’でラッチされる。すなわち、ここでも断熱充電と電荷リサイクルが行われる。
【００７２】
［第２９の実施の形態］
図６１（ｂ）は第２９の実施の形態の論理回路を示す図であり、図５８（ｂ）に示した回路を変形したものである。ここでは、ＮＭＯＳラッチ論理回路を１４０Ｃ’に示すように、ｎチャネル型ＭＯＳＦＥＴ８で構成してそのソースを接地し、ＢＤＤ論理回路を１４０Ｄ’に示すように、すべてｐチャネル型ＭＯＳＦＥＴ２４で構成してその始点を電圧Ｖ３ａｃ接続している。
ここでも、ＢＤＤ論理回路１４０Ｄ’の論理処理結果が、電圧Ｖ３ａｃが立ち上がることによりノード１４３，１４４に現れ、断熱充電と電荷リサイクルが行われる。
【００７３】
［第３０の実施の形態］
図６２（ａ）は第３０の実施の形態の論理回路を示す図であり、図５７（ｂ）に示した回路を変形したものである。ここでは、ＰＭＯＳラッチ論理回路１４０Ａのｐチャネル型ＭＯＳＦＥＴ２４のソースに電圧Ｖ３ａｃを接続すると共に、ＢＤＤ論理回路１４０Ｂの始点にも同じ電圧Ｖ３ａｃを接続している。
ここでは、ノード１４１，１４２の内のＬｏｗの信号が現れる側がフローティングになるが、ハイインピーダンスではなく、接地電位に近い電位をもつ。これはシミュレーションで確認できた。Ｈｉｇｈ信号が現れる側では、断熱充電と電荷リサイクルが行われる。
【００７４】
［第３１の実施の形態］
図６２（ｂ）は第３１の実施の形態の論理回路を示す図であり、図５８（ｂ）に示した回路を変形したものである。ここでは、ＰＭＯＳラッチ論理回路１４０Ｃのｐチャネル型ＭＯＳＦＥＴ２４のソースに電圧Ｖ３ａｃを接続すると共に、ＢＤＤ論理回路１４０Ｄの始点にも同じ電源Ｖ３ａｃを接続している。
ここでも、ノード１４３，１４４の内のＬｏｗの信号が現れる側がフローティングになるが、ハイインピーダンスではなく、接地電位に近い電位をもつ。Ｈｉｇｈ信号が現れる側は、断熱充電と電荷リサイクルが行われる。
【００７５】
［第３２の実施の形態］
図６３（ａ），（ｂ）は、第３２の実施の形態の論理回路を示す図でありＰＭＯＳラッチ論理回路１４０Ｃ及びＮＭＯＳラッチ論理回路１４０Ａ’にそれぞれ接続されるＢＤＤ論理回路１４０Ｅ，１４０Ｆの各ＭＯＳＦＥＴをＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴの混在型としたものである。これにより、各入力ゲートに接続されるインバータを省略できる。
なお、以上の第２０〜第３２の実施の形態の論理回路の素子には、図２７で説明したような断熱充電に極めて適したＴＦＴを使用することができる。
【００７６】
［第３３の実施の形態］
ところで、従来のＣＭＯＳ論理回路では、配線はエレクトロマイグレーションによる断線をさけるために、電流密度をある上限値Ｊ0 以下に設定している。一般にエレクトロマイグレーションによる配線の寿命τは、
τ＝ＫＳＴ／｛Ｊ2 Ｄｅｘｐ（−ΔＥ／ｋＴ）｝              （１）
で表すことができる（文献４：ＣＭＯＳ超ＬＳＩの設計、第８７頁、菅野卓雄監修、飯塚哲哉編、培風館発行）。ここで、Ｋは比例定数、Ｓは配線断面積、Ｔは絶対温度、Ｊは電流密度、Ｄはアルミニウム原子の拡散係数、ｋはボルツマン定数である。
【００７７】
このように、配線幅が短くなり電流密度Ｊが高くなると、断線するまでの時間τが短くなることがわかる。よって、ＣＭＯＳ論理回路の場合には配線断面積には下限値があることがわかる。換言すれば、電流密度には上限値がある。
たとえば、実際のＣＭＯＳ論理ＬＳＩでは、電源電圧を２Ｖとしたとき、信号線において８ｍＡ程度の電流が流れ、その電流密度は２．７×１０6 Ａ／ｃｍ2 程度である。このときの信号線の断面積は（０．５５μｍ）2 ＝０．３０μｍ2 程度である（図６４（ｂ）及び図７１参照）。
【００７８】
一方、前記断熱充電論理を利用したＢＤＤ論理回路やＤラッチ論理回路等では、断熱的に充電、放電を行っているために、金属配線やトランジスタを流れる電流密度が非常に小さくなる。従って、配線におけるエレクトロマイグレーション効果も小さくなる。よって、従来と比較し、その配線断面積を上記した（０．５５μｍ）2 ＝０．３０μｍ2 よりも小さくすることが可能となる。
そこで、この第３３の実施の形態では、断熱充電論理を行う論理回路において、エレクトロマイグレーションによる寿命を従来のＣＭＯＳ論理回路における場合の寿命と同程度にしたままで、その配線断面積を小さくし、消費電力の低減化を更に増進するようにした。
【００７９】
上記の式（１）は、電流ＩがＩ＝ＳＪであるので、
τ＝ＫＴＳ3 ／｛Ｉ2 Ｄｅｘｐ（−△Ｅ／ｋＴ）｝            （２）
のように書き換えることができる。これにより、エレクトロマイグレーションによる配線の寿命は、Ｓ3 ／Ｉ2 に比例することがわかる。
ＣＭＯＳ論理回路の場合の配線の平均寿命、配線断面積、配線を流れる電流をτ0 、Ｓ0 、Ｉ0 とすると、それらの関係は、
τ0 ＝ａＳ03 ／Ｉ02                                       （３）
のようになる。ここでａは比例定数である。
【００８０】
一方、断熱充電を行う論理回路の場合の配線の平均寿命、配線断面積、配線を流れる電流をτ、Ｓ、Ｉとすると、それらの関係は、
τ＝ａＳ3 ／Ｉ2                                           （４）
のようになる。
したがって、
τ／τ0 ＝（Ｓ／Ｓ0 ）3（Ｉ0 ／Ｉ）2                      （５）
が成立し、両者の平均寿命が等しいとした場合、つまりτ0＝τとおくと、
Ｓ＝Ｓ0 （Ｉ／Ｉ0 ）2/3                                   （６）
の関係式が成立する。
【００８１】
断熱充電の場合、ゆっくりと動作させるため、ＣＭＯＳ論理に比べて、電流値をたとえば１／１０００倍まで低減することが可能であり、よって電流が１／１０００倍になったとき、断面積を１／１００倍にまで縮小しても、その配線寿命は全く同じである。
以上のことから、たとえば、図６４（ａ）に示すように、配線幅が０．１５μｍ、厚みが０．０２μｍ（断面積：０．００３０μｍ2 ）という超薄膜配線を用いることが可能となる。厚み０．２μｍ（断面積＝０．０３０μｍ2 ）であっても通常の配線断面積（０．３０μｍ2 ）の１／１０であり十分効果的である。
以上により、配線容量も１／１０〜１／１００倍に低減させることができ、図６４（ｃ）に示すように、充電の際の消費電力を１／１０〜１／１００倍に低減させることが可能となる。
また、この発展形態として、配線のみならず、トランジスタにおいても、大きな電流駆動能力を必要としないことからトランジスタ幅（チャネル幅）を従来の１０μｍ程度から１／１００倍の０．１μｍ程度に低減することが可能である。これにより、トランジスタの容量も低減可能である。
【００８２】
［第３４の実施の形態］
次に電気信号の伝達が断熱充電論理の場合、緩やかで良くかつ遅くても良いという観点から配線断面積の低減が可能であることについて説明する。
まず、配線の断面積Ａを低減する場合、１／ｋ倍に低減したとする。このとき抵抗値Ｒはｋ倍となる。また、配線のキャパシタンスは通常、次段のゲートの負荷のキャパシタンスに比べて十分小さい。したがってキャパシタンスＣは一定と考えて良い。以上から、
近似的に
Ａ×ＣＲ＝ｃｏｎｓｔａｎｔ（一定）                        （７）
となる。
【００８３】
ここでＣＭＯＳ論理回路の配線の断面積をＳ0 、断熱充電論理回路の配線の断面積をＳとすると、
Ｓ0（ＣＲ）CMOS＝Ｓ（ＣＲ）adiabatic                      （８）
が成立する。
断熱充電の際には電気信号の伝達は遅くて良い。よって、１０×（ＣＲ）CMOS≦（ＣＲ）adiabaticとすることができる。したがって以下の式が成立する。
Ｓ＝Ｓ0（ＣＲ）CMOS／（ＣＲ）adiabatic≦１／１０×Ｓ0     （９）
また、断熱充電回路の電源の上昇までに要する時間Ｔは、断熱充電回路のＣＲ時定数より大きくする必要があるから、
（ＣＲ）adiabatic。≦Ｔ                                  （１０）
が成立する。よって次式が成立する。
Ｓ0（ＣＲ）CMOS＝Ｓ（ＣＲ）adiabatic≦ＳＴ               （１１）
【００８４】
ここで（ＣＲ）CMOS＝τとおくと、
τ／Ｔ×Ｓ0 ≦Ｓ                                         （１２）
が得られる。式（９）と（１２）より、
τ／Ｔ×Ｓ0 ≦Ｓ≦１／１０×Ｓ0                          （１３）
が得られる。
【００８５】
即ち、図７１に示すＣＭＯＳ論理回路の配線４００の信号配線幅Ｗ0 ５５０ｎｍ（０．５５μｍ）、及び信号配線厚みＨ0 ５５０ｎｍ（０．５５μｍ）の配線の断面積を低減するときに、τ／Ｔを１／１００とした場合、断面積Ｓは、０．００３μｍ2  ≦Ｓ≦０．０３μｍ2 の範囲内になる。
以上のことから図６４（ａ）に示したような超薄膜配線を用いることが可能になる。
【００８６】
［第３５の実施の形態］
図６５は本発明の第３５の実施の形態を示す説明図である。図７１に示すＣＭＯＳ論理回路の信号配線の断面積は上述したように１／１０〜１／１００に低減可能であるが、こうした論理回路の電源線及び接地線についても、同様に低減が可能である。
即ち、図６５（ａ）に示す例えば幅３０μｍ、厚さ３μｍを有する論理回路の電源線または接地線４１０の断面積をＳ0 とした場合、断熱充電論理により図６５（ｂ）に示すように１／１０の断面積（１／１０×Ｓ0 ）にすることができ、さらに図６５（ｃ）に示すように１／１００の断面積（１／１００×Ｓ0 ）にすることもできる。
すなわち、論理回路の電源線及び接地線についても、断熱充電論理により信号線と同様に断面積が１／１０〜１／１００に低減可能になる。
【００８７】
なお、第３３〜第３５の各実施の形態において、断熱充電をより緩やかに行うことにより、信号線，電源線及び接地線の各断面積を１／１０００倍まで低減できることは勿論である。
このように、断熱充電論理において配線断面積を低減し、少数の電子輸送により、効率的に論理処理を実現でき、これにより、一回当たりの論理処理のエネルギーを従来のＣＭＯＳ論理回路と比べて大きく低減することが可能になる。
【００８８】
【発明の効果】
以上説明したように本発明によれば、数百段、数千段のゲート数を持つＢＤＤ論理回路やＤラッチ論理回路等において、断熱充電や電荷リサイクルが極めて容易に実現可能となり、従来のＣＭＯＳ論理回路、Ｄラッチ論理回路と比較し、低消費電力化や回路規模の縮小化が可能となる。
また、本発明は断熱的に充電、放電を行っているために、金属配線やトランジスタを流れる電流密度が非常に小さくなるので、配線におけるエレクトロマイグレーション効果も小さく、配線の断面積をＣＭＯＳ論理回路の配線の断面積と比較して大幅に低減でき、配線容量を大きく低減できるという特徴を有する。
このように本発明は、少数の電子の輸送により、効率的に論理処理を実現でき、これにより、１回当たりの論理処理のエネルギーを従来のＣＭＯＳ論理回路と比べて大きく低減することを可能とするものである。
【図面の簡単な説明】
【図１】  第１の実施の形態のＢＤＤ論理回路の回路図である。
【図２】  図１のＢＤＤ論理回路の電力再利用型電源として交流電源回路を使用した例を示す図である。
【図３】  図１のＢＤＤ論理回路の電力再利用型電源として階段状の電圧を発生する電源回路を使用した例を示す図である。
【図４】  電力再利用型電源としての別の電圧波形等を示す図である。
【図５】  複数個のＢＤＤ論理回路の電源回路に個々の電力再利用型電源を使用した例を示す図である。
【図６】  複数個のＢＤＤ論理回路を２つのグループに分け各々のグルーブに共通の電力再利用型電源を使用した例を示す図である。
【図７】  第２の実施の形態のＢＤＤ論理回路の回路図である。
【図８】  図７のＢＤＤ論理回路の電力再利用型電源として階段状の電圧を発生する電源回路を使用した例を示す図である。
【図９】  図８の電源回路の動作の波形図である。
【図１０】  図８の電源回路の各々のタイミング信号を発生するための回路図である。
【図１１】  図８の電源回路のシミュレーション結果を示す波形図である。
【図１２】  図８のＢＤＤ論理回路のシミュレーション結果を示す波形図である。
【図１３】  第３の実施の形態のＢＤＤ論理回路の回路図である。
【図１４】  第４の実施の形態のＢＤＤ論理回路の回路図である。
【図１５】  図１４のより具体的な回路図である。
【図１６】  図１５のＢＤＤ論理回路のシミュレーション結果を示す波形図である。
【図１７】  第５の実施の形態のＢＤＤ論理回路の回路図である。
【図１８】  第５の実施の形態のＢＤＤ論理回路の回路図である。
【図１９】  第６の実施の形態のＢＤＤ論理回路の回路図である。
【図２０】  図１８のＢＤＤ論理回路のシミュレーション結果を示す波形図である。
【図２１】  第７の実施の形態のＢＤＤ論理回路の回路図である。
【図２２】  第７の実施の形態のＢＤＤ論理回路の回路図である。
【図２３】  交流電源の別の波形の説明図である。
【図２４】  第８の実施の形態のＢＤＤ論理回路の回路図である。
【図２５】  具体的な電力非再利用型電源を接続したＢＤＤ論理回路の回路図である。
【図２６】  第９の実施の形態のＩＣカードの説明図である。
【図２７】  第１０の実施の形態のＢＤＤ論理回路の一部の断面図である。
【図２８】  第１１の実施の形態のＢＤＤ論理回路に適用されるＢＤＤグラフの共有化の例を示す説明図である。
【図２９】  第１１の実施の形態のＢＤＤ論理回路の回路図である。
【図３０】  第１２の実施の形態のＢＤＤ論理回路の回路図である。
【図３１】  図３０のＢＤＤ論理回路を２ビット加算器の和の演算用に適用した例のＢＤＤグラフとＢＤＤ論理回路を示す図である。
【図３２】  図３０のＢＤＤ論理回路を２ピット加算器のキャリーの演算用に適用した例のＢＤＤグラフとＢＤＤ論理回路を示す図である。
【図３３】  図３０のＢＤＤ論理回路の電力再利用型電源としてインダクタを用いた電源回路を使用した例を示す図である。
【図３４】  図３０のＢＤＤ論理回路の電力再利用型電源として階段状の電圧を発生する電源回路を使用した例を示す図である。
【図３５】  複数個のＢＤＤ論理回路の電源回路に個々の電力再利用型電源を使用した例を示す図である。
【図３６】  複数個のＢＤＤ論理回路を２つのグループに分け各々のグループに共通の電力再利用型電源を使用した例を示す図である。
【図３７】  第１３の実施の形態のＢＤＤ論理回路の回路図である。
【図３８】  第１４の実施の形態のＢＤＤ論理回路の回路図である。
【図３９】  第１５の実施の形態のＢＤＤ論理回路の回路図である。
【図４０】  図３９の回路を具体化した回路を示す図である。
【図４１】  第１６の実施の形態のＢＤＤ論理回路の回路図である。
【図４２】  第１６の実施の形態のＢＤＤ論理回路の回路図である。
【図４３】  第１７の実施の形態のＢＤＤ論理回路の回路図である。
【図４４】  第１８の実施の形態のＢＤＤ論理回路の回路図である。
【図４５】  第１８の実施の形態のＢＤＤ論理回路の回路図である。
【図４６】  第１９の実施の形態のＢＤＤ論理回路の説明図である。
【図４７】  図４６のＢＤＤ論理回路の電力非再利用型電源回路を示す図である。
【図４８】  第２０の実施の形態のＤラッチ論理回路と電源電圧波形の説明図である。
【図４９】  クロック部分と記憶回路部分の充放電エネルギーの比較説明図である。
【図５０】  第２１の実施の形態のＤラッチ論理回路の回路図である。
【図５１】  図５０の回路における信号Ａ，Ｂ，Ｃを生成するための回路図である。
【図５２】  図５０の回路の電圧波形図である。
【図５３】  第２２の実施の形態のＤラッチ論理回路と電源電圧波形の説明図である。
【図５４】  第２３の実施の形態のＤラッチ論理回路の回路図である。
【図５５】  図５４の回路の電圧波形図である。
【図５６】  第２４の実施の形態のＤラッチ論理回路の回路図である。
【図５７】  第２５の実施の形態のＰＭＯＳラッチ論理回路の回路図である。
【図５８】  第２６の実施の形態のＰＭＯＳラッチ論理回路の回路図である。
【図５９】  第２７の実施の形態を示す論理回路のブロック図である。
【図６０】  第２７の実施の形態を示す論理回路の回路図である。
【図６１】  第２８、第２９の実施の形態のＮＭＯＳラッチ論理回路の回路図である。
【図６２】  第３０、第３１の実施の形態のＰＭＯＳラッチ論理回路の回路図である。
【図６３】  第３２の実施の形態の回路図である。
【図６４】  第３３の実施の形態の説明図である。
【図６５】  第３５の実施の形態の説明図である。
【図６６】  ＢＤＤ論理回路及びＤラッチ論理回路に対する電源供給制御の状況を示すブロック図である。
【図６７】  従来のリトラクタイル論理回路と動作波形の説明図である。
【図６８】  リトラクタイル論理回路を具体化するときの説明図である。
【図６９】  従来のＢＤＤ論理回路の回路図である。
【図７０】  従来のＤラッチ論理回路の回路図である。
【図７１】  従来のＣＭＯＳ論理回路の配線断面積の状況を示す図である。
【符号の説明】
１，２…始点、３，４…終点、５…節点、６，７…ブランチ、８，２８…ｎチャネル型ＭＯＳＦＥＴ，９…配線、１０，１０Ａ，１０Ｂ，１０１〜１０ｎ…電力再利用型電源、１０’…電力非再利用型電源、１１，６２…インダクタ、１２〜１５，３７，６６…コンデンサ、１６〜２３…ｎチャネル型ＭＯＳＦＥＴ、２４…ｐチャネル型ＭＯＳＦＥＴ、，２５〜２７，３５，５５〜５７，９５，９６，１０４，１０５，１３１〜１３３…インバータ、３０Ａ，３０Ｂ，６３，１１０，１２０，３０１〜３０ｎ，１４０Ｂ，１４０Ｂ’１４０Ｄ，１４０Ｄ’…ＢＤＤ論理回路、３６…抵抗、４１〜４３…Ｔフリップフロップ回路、４４〜５４…ＮＡＮＤ回路、６０…ＩＣカード、６１…リーダライタ、６４…電源整流回路、６５…ＣＭＯＳ論理回路、７１…サブストレート、７２…絶縁膜、７３…メタル又はポリシリコン（配線又はゲート）、７４…ゲート絶縁膜、７５…ｎ型領域（ソース又はドレイン）、７６…ｐ領域（チャネル）、７７…ｐ型領域（ソース又はドレイン）、７８…ｎ型領域（チャネル）、７９…グローバルスルホール、８１，８２…トランスミッションゲート、９０，９０Ａ，９０Ｂ…Ｄラッチ論理回路、９１〜９４…トランスミッションゲート、１３０…インバータ回路、１４０…２ビット加算器、１４０Ａ，１４０Ｃ…ＰＭＯＳラッチ論理回路、１４０Ａ’，１４０Ｃ’…ＮＭＯＳラッチ論理回路、４００，４１０…ＣＭＯＳ論理回路配線、４５０…タイミング制御部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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