(57)【特許請求の範囲】
【請求項１】
対向面を向かい合わせて相互に平行配置された第１及び第２の基板と、
前記第２の基板の対向面上に形成された共通電極と、
前記第１の基板の対向面上に形成され、相互に平行に配置された複数のゲートバスラインと、
前記第１の基板の対向面上に形成され、前記ゲートバスラインと交差する方向に延在し、相互に平行に配置された複数のデータバスラインと、
前記第１の基板の対向面上に形成され、相互に隣り合う２本のゲートバスラインと２本のデータバスラインによって囲まれた各領域に対応して配置された画素電極であって、各画素電極の外縁部が、その両側のデータバスラインのうち少なくとも一方に重なるように配置され、１つの画素電極とそれに隣接する２本のデータバスラインとの間の静電容量をＣDS、１つの画素電極とそれに隣接する２本のゲートバスライン、２本のデータバスライン、及び前記共通電極との間の合計の静電容量をＣPXとしたとき、
【数１】
0003658089.tif 000002
が成り立つ前記画素電極と、
前記第１の基板の対向面上に形成されたスイッチング素子であって、前記画素電極に対応して設けられ、対応する画素電極と１本のデータバスラインとを接続し、１本のゲートバスラインにより導通状態が制御される前記スイッチング素子と
を有する液晶表示パネル。
【請求項２】
さらに、前記第１及び第２の基板のうち少なくとも一方の基板の対向面上に形成され、前記スイッチング素子の配置された領域に配置された遮光膜を有し、該遮光膜が、前記画素電極と前記データバスラインとの重なり領域には配置されていない請求項１に記載の液晶表示パネル。
【請求項３】
対向面を向かい合わせて相互に平行配置された第１及び第２の基板と、
前記第２の基板の対向面上に形成された共通電極と、
前記第１の基板の対向面上に形成され、相互に平行に配置された複数のゲートバスラインと、
前記第１の基板の対向面上に形成され、前記ゲートバスラインと交差する方向に延在し、相互に平行に配置された複数のデータバスラインと、
前記第１の基板の対向面上に形成され、相互に隣り合う２本のゲートバスラインと２本のデータバスラインによって囲まれた各領域に対応して配置された画素電極であって、各画素電極の外縁部が、その両側のデータバスラインのうち少なくとも一方に重なるように配置された前記画素電極と、
前記第１の基板の対向面上に形成されたスイッチング素子であって、前記画素電極に対応して設けられ、対応する画素電極と１本のデータバスラインとを接続し、１本のゲートバスラインにより導通状態が制御される前記スイッチング素子と
を含んで構成される液晶表示パネルと、
前記液晶表示パネルを、階調数がｎとなるように駆動するための駆動回路と
を有し、
１つの画素電極とそれに隣接する２本のデータバスラインとの間の静電容量をＣDS、１つの画素電極とそれに隣接する２本のゲートバスライン、２本のデータバスライン、及び前記共通電極との間の合計の静電容量をＣPXとしたとき、
【数２】
0003658089.tif 000003
が成り立つ液晶表示装置。
【請求項４】
さらに、前記第１の基板の対向面上に形成され、前記ゲートバスライン、データバスライン及びスイッチング素子を被覆し、前記ゲートバスライン及びデータバスライン上における膜厚が１．５μｍ以上、比誘電率が３．５以下である層間絶縁膜を有する請求項１〜３のいずれかに記載の液晶表示パネル。
【請求項５】
前記層間絶縁膜が、アクリル系樹脂または感光性樹脂により形成されている請求項４に記載の液晶表示パネル。
【請求項６】
対向面を向かい合わせて相互に平行配置された第１及び第２の基板と、
前記第２の基板の対向面上に形成された共通電極と、
前記第１の基板の対向面上に形成され、相互に平行に配置された複数のゲートバスラインと、
前記第１の基板の対向面上に形成され、前記ゲートバスラインと交差する方向に延在し、相互に平行に配置された複数のデータバスラインと、
前記第１の基板の対向面上に形成され、相互に隣り合う２本のゲートバスラインと２本のデータバスラインによって囲まれた各領域に対応して配置された画素電極であって、各画素電極の外縁部が、その両側のデータバスラインのうち少なくとも一方に重なるように配置され、１つの画素電極とそれに隣接する２本のデータバスラインとの間の静電容量をＣDS、１つの画素電極とそれに隣接する２本のゲートバスライン、２本のデータバスライン、及び前記共通電極との間の合計の静電容量をＣPXとしたとき、８ＣDS＜ＣPXが成り立つ前記画素電極と、
前記第１の基板の対向面上に形成されたスイッチング素子であって、前記画素電極に対応して設けられ、対応する画素電極と１本のデータバスラインとを接続し、１本のゲートバスラインにより導通状態が制御される前記スイッチング素子と、
前記第１及び第２の基板間に挟持された液晶層であって、前記画素電極と前記共通電極との間の電圧の変化に応じて屈折率が変化し、高屈折率状態と低屈折率状態、及びその中間の屈折率状態を有する前記液晶層と
を有し、
各画素電極の外縁部が、当該画素電極に接続されたスイッチング素子を制御するゲートバスラインに重なるように配置され、１つの画素電極と当該画素電極に接続されたスイッチング素子を制御するゲートバスラインとの間の静電容量をＣGS、１つの画素電極と、それに隣接する２本のゲートバスライン、２本のデータバスライン及び前記共通電極との間の合計の静電容量であって、高屈折率状態のときの容量をＣPX1 低屈折率状態のときの容量をＣPX2 、前記スイッチング素子を導通状態にするためのゲートバスライン電圧と非導通状態にするためのゲートバスライン電圧との差の絶対値をΔＶG としたとき、
｜（１／ＣPX1 ）−（１／ＣPX2 ）｜・ＣGS・ΔＶG ＜１
が成り立つ液晶表示パネル。
【請求項７】
対向面を向かい合わせて相互に平行配置された第１及び第２の基板と、
前記第２の基板の対向面上に形成された共通電極と、
前記第１の基板の対向面上に形成され、相互に平行に配置された複数のゲートバスラインと、
前記第１の基板の対向面上に形成され、前記ゲートバスラインと交差する方向に延在し、相互に平行に配置された複数のデータバスラインと、
前記第１の基板の対向面上に形成され、相互に隣り合う２本のゲートバスラインと２本のデータバスラインによって囲まれた各領域に対応して配置された画素電極であって、各画素電極の外縁部が、その両側のデータバスラインのうち少なくとも一方に重なるように配置された前記画素電極と、
前記第１の基板の対向面上に形成されたスイッチング素子であって、前記画素電極に対応して設けられ、対応する画素電極と１本のデータバスラインとを接続し、１本のゲートバスラインにより導通状態が制御される前記スイッチング素子と、
前記第１及び第２の基板間に挟持された液晶層であって、前記画素電極と前記共通電極との間の電圧の変化に応じて屈折率が変化し、高屈折率状態と低屈折率状態、及びその中間の屈折率状態を有する前記液晶層と
を含んで構成される液晶表示パネルと、
前記液晶表示パネルを、階調数がｎとなるように駆動するための駆動回路と
を有し、
１つの画素電極とそれに隣接する２本のデータバスラインとの間の静電容量をＣDS、１つの画素電極とそれに隣接する２本のゲートバスライン、２本のデータバスライン、及び前記共通電極との間の合計の静電容量をＣPXとしたとき、ｎＣDS＜２ＣPXが成り立ち、
各画素電極の外縁部が、当該画素電極に接続されたスイッチング素子を制御するゲートバスラインに重なるように配置され、１つの画素電極と当該画素電極に接続されたスイッチング素子を制御するゲートバスラインとの間の静電容量をＣGS、１つの画素電極と、それに隣接する２本のゲートバスライン、２本のデータバスライン及び前記共通電極との間の合計の静電容量であって、高屈折率状態のときの容量をＣPX1 低屈折率状態のときの容量をＣPX2 、前記スイッチング素子を導通状態にするためのゲートバスライン電圧と非導通状態にするためのゲートバスライン電圧との差の絶対値をΔＶG としたとき、
｜（１／ＣPX1 ）−（１／ＣPX2 ）｜・ＣGS・ΔＶG ＜１
が成り立つ液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示パネル及び液晶表示装置に関する。
【０００２】
【従来の技術】
薄膜トランジスタ（ＴＦＴ）を用いたアクティブマトリクス型液晶表示パネルは、ＴＦＴが形成されたＴＦＴ基板とそれに対向する対向基板、及び両基板の間に挟持された液晶材料とを含んで構成される。
【０００３】
ＴＦＴ基板の対向面上には、相互に平行に配置された複数のデータバスラインと、これに交差し、かつ相互に平行に配置された複数のゲートバスラインが設けられている。ゲートバスラインには走査信号が印加され、データバスラインには画像信号が印加される。ゲートバスラインとデータバスラインとに囲まれた領域に透明画素電極が配置されている。
【０００４】
各画素電極は、画素電極ごとに設けられたＴＦＴにより、１本のデータバスラインに接続される。各ＴＦＴのゲート電極は、１本のゲートバスラインに接続され、当該ゲートバスラインに印加される走査信号により導通状態が制御される。
【０００５】
対向基板の対向面上には、全画素共通の透明共通電極が設けられている。また、対向基板側から入射する光によりＴＦＴに励起される光励起電流の発生を防止するため、及びデータバスライン、ゲートバスラインと画素電極との間からの漏れ光を遮蔽するために対向基板の対向面上の所定の領域に遮光膜が配置される。
【０００６】
対向基板の遮光膜で覆われていない領域（開口部）とＴＦＴ基板の透明画素電極とを正確に位置合わせすることにより、透明画素電極が形成された領域に入射する光のみを透過させ、それ以外の領域に入射する光を遮光することができる。実際には、対向基板とＴＦＴ基板との位置合わせ余裕をとるために、遮光膜と透明画素電極とが数μｍ〜７μｍ程度の幅で重なるように設計される。
【０００７】
位置合わせ余裕をとる必要があるため、液晶表示パネルの開口率が低下してしまう。直視型液晶表示パネルに比べて一画素の面積の小さい投写型液晶表示パネルにおいて、開口率の低下が特に大きな問題となる。光源の輝度を増加させることにより、開口率の低下を補うことができるが、光源の大きさ、液晶表示パネルの温度上昇等の問題が生じるため、光源の輝度の増加にも限界がある。
【０００８】
液晶表示パネルの開口率を高くするために、透明画素電極の外縁部をバスラインに重ねて配置する構成が提案されている。この構成にすると、透明電極とバスラインとの間からの漏れ光がなくなるため、この部分に遮光膜を設ける必要がない。このため、遮光膜と透明画素電極との重なりによる開口率の低下を防止することができる。
【０００９】
【発明が解決しようとする課題】
透明画素電極の外縁部とデータバスラインとを重ねて配置すると、透明画素電極とデータバスラインとの間の寄生容量が大きくなる。この寄生容量により、透明画素電極の電位がデータバスラインの電圧変化の影響を受けて変動する。透明画素電極の電位の変動が一階調分を超えると、クロストークが生じてしまう。
【００１３】
本発明の目的は、クロストークの発生を抑制しつつ、開口率を大きくすることができる液晶表示パネルを提供することである。
【００１４】
【課題を解決するための手段】
本発明の一観点によると、対向面を向かい合わせて相互に平行配置された第１及び第２の基板と、前記第２の基板の対向面上に形成された共通電極と、前記第１の基板の対向面上に形成され、相互に平行に配置された複数のゲートバスラインと、前記第１の基板の対向面上に形成され、前記ゲートバスラインと交差する方向に延在し、相互に平行に配置された複数のデータバスラインと、前記第１の基板の対向面上に形成され、相互に隣り合う２本のゲートバスラインと２本のデータバスラインによって囲まれた各領域に対応して配置された画素電極であって、各画素電極の外縁部が、その両側のデータバスラインのうち少なくとも一方に重なるように配置され、１つの画素電極とそれに隣接する２本のデータバスラインとの間の静電容量をＣDS、１つの画素電極とそれに隣接する２本のゲートバスライン、２本のデータバスライン、及び前記共通電極との間の合計の静電容量をＣPXとしたとき、
【００１５】
【数４】
８ＣDS＜ＣPX
が成り立つ前記画素電極と、前記第１の基板の対向面上に形成されたスイッチング素子であって、前記画素電極に対応して設けられ、対応する画素電極と１本のデータバスラインとを接続し、１本のゲートバスラインにより導通状態が制御される前記スイッチング素子とを有する液晶表示パネルが提供される。
【００１６】
静電容量ＣDSの８倍が静電容量ＣPXよりも小さくなるようにすると、１６階調表示を行う場合に、データバスラインの電圧が電圧変動範囲の中央から端まで変動したときの非走査画素の画素電圧の変動幅を、１階調に相当する電圧幅以下に抑制することができる。
【００１７】
本発明の他の観点によると、対向面を向かい合わせて相互に平行配置された第１及び第２の基板と、前記第２の基板の対向面上に形成された共通電極と、前記第１の基板の対向面上に形成され、相互に平行に配置された複数のゲートバスラインと、前記第１の基板の対向面上に形成され、前記ゲートバスラインと交差する方向に延在し、相互に平行に配置された複数のデータバスラインと、前記第１の基板の対向面上に形成され、相互に隣り合う２本のゲートバスラインと２本のデータバスラインによって囲まれた各領域に対応して配置された画素電極であって、各画素電極の外縁部が、その両側のデータバスラインのうち少なくとも一方に重なるように配置された前記画素電極と、前記第１の基板の対向面上に形成されたスイッチング素子であって、前記画素電極に対応して設けられ、対応する画素電極と１本のデータバスラインとを接続し、１本のゲートバスラインにより導通状態が制御される前記スイッチング素子とを含んで構成される液晶表示パネルと、前記液晶表示パネルを、階調数がｎとなるように駆動するための駆動回路とを有し、１つの画素電極とそれに隣接する２本のデータバスラインとの間の静電容量をＣDS、１つの画素電極とそれに隣接する２本のゲートバスライン、２本のデータバスライン、及び前記共通電極との間の合計の静電容量をＣPXとしたとき、
【００１８】
【数５】
ｎＣDS＜２ＣPX
が成り立つ液晶表示装置が提供される。
【００１９】
静電容量ＣDSのｎ倍が静電容量ＣPXの２倍よりも小さくなるようにすると、ｎ階調表示を行う場合に、データバスラインの電圧が電圧変動範囲の中央から端まで変動したときの非走査画素の画素電圧の変動幅を、１階調に相当する電圧幅以下に抑制することができる。
【００２３】
【発明の実施の形態】
図１及び図２を参照して、従来技術の課題及び本発明の実施例による課題の解決方法について説明する。
【００２４】
図１（Ａ）は、ＴＦＴを用いたアクティブマトリクス型液晶表示パネルの一画素分の等価回路及び駆動回路を示す。相互に平行に配置された複数のデータバスライン１と、それに直交する複数のゲートバスライン２との交差箇所に、ＴＦＴ３が配置されている。各データバスライン１には、駆動回路５から画像信号が与えられ、ゲートバスライン２には、駆動回路５から走査信号が与えられる。ＴＦＴ３のドレイン端子３Ｄは、１つのデータバスライン１に接続され、ゲート端子３Ｇは、１つのゲートバスライン２に接続され、ソース端子３Ｓは、画素電極４に接続されている。
【００２５】
画素電極４とその両側のデータバスライン１との間の寄生容量をＣDS、画素電極４に接続されたＴＦＴ３を制御するゲートバスライン２と当該画素電極４との間の寄生容量をＣGS、他方のゲートバスライン２と画素電極４との間の補助容量をＣS とする。また、各画素電極４と、液晶層を挟んでそれに対向する共通電極との間の静電容量をＣLCとする。後述するように、補助容量ＣS ができるだけ大きくなるように設計される。
【００２６】
図１（Ｂ）は、液晶表示パネルの光透過率の電圧依存性を示す。横軸は画素電極と共通電極との間の電圧（画素電圧）を表し、縦軸は光透過率を表す。画素電圧がＶoff のとき高透過率（白表示）になり、電圧がＶonのとき低透過率（黒表示）になる。電圧ＶonとＶoff との差ΔＶの電圧範囲をｎ等分し、各分割点に対応する電圧を印加することにより、ｎ階調の表示を行うことができる。電圧Ｖoff とＶonとの平均電圧Ｖmid において、光透過率が白表示状態と黒表示状態との平均の値になり、灰色が表示される。
【００２７】
図１（Ｃ）は、データバスライン１、ゲートバスライン２、及び画素電極４の電圧の時間変化の一例を示す。図中の実線ＶD 及びＶG は、それぞれ着目している画素に対応する１本のデータバスライン１及びゲートバスライン２に印加される電圧、破線ＶS は、画素電極４の電圧を表す。
【００２８】
時刻ｔ1 において、ゲートバスライン２にパルス電圧が印加され、着目している画素の走査が行われる。電圧ＶG がハイレベルになっている期間、ＴＦＴが導通状態になる。灰色表示にする場合には、時刻ｔ1 における電圧ＶD をＶmid に等しくしておく。時刻ｔ1 にＴＦＴ３が導通状態になるため、画素電圧ＶS もＶmid に等しくなる。
【００２９】
電圧ＶG が立ち下がると、ＴＦＴ３が非導通状態になるため、画素電圧ＶS は、理想的には、１フレーム期間Ｔが経過して次フレームの走査が開始される時刻ｔ2 まで一定電圧を維持する。しかし、実際には、寄生容量ＣDSの影響を受けて画素電圧ＶS が以下に説明するように変動する。
【００３０】
着目している画素の走査が終了すると、電圧ＶD が、次に走査される画素の表示状態に対応して変化する。例えば、次に走査される画素を黒表示にする場合には、図１（Ｃ）に示すように電圧ＶD をＶmid からＶoff まで低下させる。電圧ＶD が低下すると、寄生容量ＣDSの影響を受けて画素電圧ＶS も低下する。このように、画素電極に隣接して配置されたデータバスライン１の電圧変化に応じて画素電圧ＶS が変動し、クロストークが発生する。
【００３１】
フレーム反転駆動する場合には、次フレームの走査開始時刻ｔ2 の直前に、電圧ＶD を−Ｖmid に等しくする。このとき、電圧ＶD の変化に対応して画素電圧ＶS も低下する。この電圧低下後の期間は、１フレーム期間Ｔに比べて極僅かであるため、表示品質に大きな影響は及ぼさない。
【００３２】
クロストークの発生を抑制するためには、走査終了時における画素電圧の変動幅ΔＶS を小さくすることが好ましい。また、図１（Ｂ）に示すように、画素電圧ＶS がＶmid 近傍で変化するとき透過率の変化率が最も大きくなる。このため、画素電圧ＶS がＶmid にほぼ等しい画素においてクロストークが発生しやすい。画素電圧ＶS がほぼＶmid に等しい画素におけるクロストークの発生を抑制するためには、当該画素の走査が終了した後、データバスライン１の電圧ＶD がＶmid からＶoff もしくはＶonまでΔＶ／２の幅で変化したときの画素電圧ＶS の変動幅ΔＶS を１階調分の電圧幅よりも小さくすることが好ましい。すなわち、画素電圧ＶS の変動幅ΔＶS を、
【００３３】
【数７】
ΔＶS ＜ΔＶ／ｎ                                  …（１）
とすることが好ましい。ここで、ｎは階調数である。
【００３４】
画素電圧ＶS の変動幅ΔＶS は、
【００３５】
【数８】
ΔＶS ＝（ＣDS／ＣPX）（ΔＶ／２）                …（２）
と表せる。ここで、ＣPXは、画素電極４に関する全容量ＣDS＋ＣGS＋ＣLC＋ＣS である。
【００３６】
式（１）及び（２）から、
【００３７】
【数９】
ｎＣDS＜２ＣPX                                    …（３）
が導かれる。
【００３８】
例えば、８ＣDS＜ＣPXを満たすようにすることにより、１６階調表示の液晶表示パネルにおいてクロクトークを効果的に抑制することができる。また、３２ＣDS＜ＣPXを満たすようにすることにより、６４階調表示の液晶表示パネルにおいてクロクトークを効果的に抑制することができる。また、１２８ＣDS＜ＣPXを満たすようにすることにより、２５６階調表示の液晶表示パネルにおいてクロクトークを効果的に抑制することができる。
【００３９】
図１（Ｃ）では、画素電極とデータバスラインとの間の寄生容量による表示品質への影響を説明した。次に、画素電極とゲートバスラインとの間の寄生容量による表示品質への影響について説明する。
【００４０】
図２（Ａ）は、図１（Ａ）に示すデータバスライン１、ゲートバスライン２、及び画素電極４に印加される電圧の時間変化の一例を示す。図中の実線ＶG はゲートバスライン１の電圧を表し、実線ＶD (on)及びＶD (off) は、それぞれ黒表示状態及び白表示状態の画素に対応するデータバスライン１の電圧を表し、破線ＶS (on)及びＶS (off) は、それぞれ黒表示状態及び白表示状態の画素の画素電圧を表す。
【００４１】
時刻ｕ1 の走査が終了し、電圧ＶG が立ち下がると、図１（Ａ）に示す寄生容量ＣGSの影響を受けて画素電圧ＶS (on)及びＶS (off) が低下する。１フレーム期間Ｔが経過し時刻ｕ2 の走査が終了した時点でも、同様に画素電圧ＶS (on)及びＶS (off) が低下する。図１（Ｃ）の場合は、画素電圧ＶS の正負を問わず、走査終了時の画素電圧ＶS はその絶対値を減少させる向きに変化する。これに対し図２（Ａ）の場合は、画素電圧ＶS が正のときはその絶対値を減少させ、負のときはその絶対値を増加させる向きに変化する。
【００４２】
画素電圧ＶS の変化幅ΔＶS は、
【００４３】
【数１０】
ΔＶS ＝（ＣGS／ＣPX）ΔＶG                       …（４）
と表される。ここで、ΔＶG は、ゲートバスライン２に印加されるパルス電圧のパルス高に相当する電圧である。すなわち、ΔＶG は、ＴＦＴ１３を導通状態にするためのゲート電圧と非導通状態にするためのゲート電圧との差に相当する。
【００４４】
画素が黒表示状態（ＶS ＝ＶS (on)）の時と、白表示状態（ＶS ＝ＶS (off)）の時とで、液晶層の誘電率が異なるため、液晶層を挟んだ静電容量ＣLCも異なる。従って、黒表示状態の画素電極の全容量ＣPX2と白表示状態の画素電極の全容量ＣPX1とは相互に異なる。式（４）から、
【００４５】
【数１１】
ΔＶS (on) ＝（ＣGS／ＣPX2）ΔＶG
ΔＶS (off) ＝（ＣGS／ＣPX1）ΔＶG …（５）
が導き出される。ここで、ΔＶS (on) 及びΔＶS (off) は、それぞれ黒表示状態及び白表示状態の画素の画素電圧ＶSの変動幅である。
【００４６】
式（５）に示すように、黒表示状態の画素と白表示状態の画素において、画素電圧ＶS の変動幅が相互に異なる。従って、黒表示状態の画素の画素電圧ＶS (on)の振幅の中心値ＶC (on)と白表示状態の画素の画素電圧ＶS (off) の振幅の中心値ＶC (off) とは、相互に異なる。
【００４７】
共通電極の電位を中心値ＶC (on)とＶC (off) のいずれかに合わせた場合、画素電圧の振幅の中心値が共通電極の電位と異なる表示状態の画素において、画素電圧ＶS に直流成分が残る。この直流成分が画面の焼きつきの原因になる。
【００４８】
図２（Ｂ）は、黒表示状態及び白表示状態の双方の画素において、直流成分を除去するための直流成分解消回路を、図１（Ａ）の駆動回路５に追加した場合の電圧変化の一例を示す。図２（Ａ）の場合と異なる点は、データバスライン１に印加される電圧ＶD に、黒表示及び白表示状態の各々に対応した直流バイアス電圧が与えられていることである。
【００４９】
すなわち、電圧ＶD (on)には、ΔＶS (on)に相当する直流バイアス電圧、電圧ＶD (off) には、ΔＶS (off) に相当する直流バイアス電圧が、予め与えられている。このため、画素電圧ＶS (on)の振幅の中心値とＶS (off) の振幅の中心値とを一致させることができる。この直流バイアス電圧は、駆動回路５内の直流成分解消回路により与えられる。
【００５０】
このように、データバスライン１に印加する電圧に、予め表示状態に応じた直流バイアス電圧を与えることにより、液晶層に印加される電圧の直流成分を除去することができる。ただし、直流成分解消回路により画素の表示状態に応じた直流バイアス電圧を与え、十分な直流成分除去効果を得るためには、画素電圧ＶS の変動分ΔＶS (on)とΔＶS (off) との差を１Ｖより小さくすることが好ましい。
【００５１】
すなわち、式（５）から、
【００５２】
【数１２】
（（１／ＣPX1）−（１／ＣPX2）・ＣGS・ΔＶG ＜１…（６）
とすることが好ましい。
【００５３】
式（３）及び式（６）から、画素電極と各バスラインとの間の寄生容量ＣDS及びＣGSを小さくし、全容量ＣPXを大きくすることが好ましいことがわかる。全容量ＣPXを大きくするための１つの方法として、図１（Ａ）に示す静電容量ＣS を大きくする方法が採用されている。
【００５４】
図２（Ｃ）は、静電容量ＣS の影響による画素電圧ＶS の変動を示す。実線ＶD はデータバスラインに印加される電圧、破線ＶS は画素Ｇ1 の画素電圧ＶS を示す。パルスＧ1 〜Ｇ3 は、それぞれデータバスラインに沿って連続配置された画素Ｇ1 〜Ｇ3 の各走査信号に対応するパルスである。図２（Ａ）及び（Ｂ）で説明したように、パルスＧ1 が立ち下がると、図１（Ａ）に示す寄生容量ＣGSの影響を受けて画素電圧ＶS が低下する。
【００５５】
パルスＧ2 の立ち上がり及び立ち下がり時に、それぞれ静電容量ＣS の影響を受けて、画素電圧ＶS が上昇及び低下する。静電容量ＣS の影響は、パルスＧ2 の立ち上がりと立ち下がりの双方において生ずるため、パルスＧ2 の影響を受ける前後で画素電圧ＶS は殆ど変動しない。従って、静電容量ＣS を積極的に大きくしても、画素電圧ＶS に与える影響は少ない。静電容量ＣS を大きくすることは、画素電圧ＶS の変動による表示品質の劣化よりも、式（３）及び（６）の全容量ＣPXが大きくなることによる表示品質の改善の効果が大きい。
【００５６】
次に、図３を参照して、式（３）及び（６）を満足するための本発明の実施例による液晶表示パネルの構成について説明する。
【００５７】
図３（Ａ）は、実施例による液晶表示パネルの概略を示す平面図である。
図３（Ａ）に示すように、相互に平行配置された複数のデータバスライン１１が図の縦方向に延在し、相互に平行配置された複数のゲートバスライン１２が図の横方向に延在する。データバスライン１１とゲートバスライン１２との交差箇所に対応してＴＦＴ１３が設けられている。ＴＦＴ１３のドレイン領域１３Ｄは、対応するデータバスライン１１に接続され、ゲート電極１３Ｇは、対応するゲートバスライン１２に連続している。
【００５８】
相互に隣り合う２本のデータバスライン１１と２本のゲートバスライン１２によって囲まれた領域に対応して画素電極１４が配置されている。画素電極１４は、対応するＴＦＴ１３のソース領域１３Ｓに接続されている。画素電極１４の外縁部のうち、ＴＦＴ１３に面する部分以外の部分は、バスライン１２及び１３に重なっている。ＴＦＴ１３が配置された領域に対応して、遮光膜１６が配置されている。相互に隣り合う２本のゲートバスライン１２と２本のデータバスライン１１との囲まれた矩形状の全領域が、遮光膜１６及び画素電極１４のいずれかによって完全に覆われる。
【００５９】
図３（Ｂ）は、図３（Ａ）の一点鎖線Ｂ３−Ｂ３における断面図を示す。ガラス基板２０と３０が、相互に平行に配置されている。ガラス基板２０の対向面上に、クロム（Ｃｒ）からなるゲート電極１３Ｇが形成されている。ゲート電極１３Ｇは、例えばスパッタリングによりガラス基板２０の対向面上の全領域にＣｒ膜を堆積した後、このＣｒ膜をパターニングして形成される。Ｃｒ膜のパターニングにより、図３（Ａ）に示すゲート電極１３Ｇに連続するゲートバスライン１２も同時に形成される。
【００６０】
ガラス基板２０の対向面上に、ゲート電極１３Ｇを覆うように、ＳｉＮからなる厚さ約３３０ｎｍのゲート絶縁膜２１が形成されている。ゲート絶縁膜２１は、例えば化学気相成長（ＣＶＤ）により形成される。ゲート絶縁膜２１の表面上の領域のうちＴＦＴを形成すべき領域に、厚さ約１５０ｎｍのアモルファスシリコン膜１３Ｃが形成されている。
【００６１】
アモルファスシリコン膜１３Ｃの表面上の領域のうちソース及びドレインに対応する領域に、それぞれＴｉ／Ａｌ／Ｔｉの３層構造を有するソース電極１３Ｓ及びドレイン電極１３Ｄが形成されている。下側Ｔｉ層の厚さは約２０ｎｍ、Ａｌ層の厚さは約５０ｎｍ、上側Ｔｉ層の厚さは約８０ｎｍである。ドレイン電極１３Ｄは、図３（Ａ）に示すドレイン電極１３Ｄに連続するデータバスライン１１と同時に形成される。
【００６２】
アモルファスシリコン膜１３Ｃの堆積は、例えば原料ガスとしてＳｉＨ4 を用いたＣＶＤにより行い、パターニングは、レジストパターンをマスクとし、プラズマアッシャーを用いたエッチングにより行う。Ｔｉ層、Ａｌ層の堆積は、スパッタリングにより行い、パターニングは、レジストパターンをマスクとし、ウェット処理を用いたエッチングにより行う。
【００６３】
ゲート絶縁膜２１の表面上に、ＴＦＴ１３を覆うように厚さ約２μｍの層間絶縁膜２２が形成されている。層間絶縁膜２２は、例えば三洋化成製のアクリル系樹脂ＬＣ−２０１を回転塗布することにより形成される。アクリル系樹脂ＬＣ−２０１の比誘電率は、約３である。層間絶縁膜２２の表面はほぼ平坦になる。
【００６４】
層間絶縁膜２２の表面上に、インジウムすずオキサイド（ＩＴＯ）からなる複数の透明画素電極１４が形成されている。各透明画素電極１４は、層間絶縁膜２２に形成されたコンタクトホールを介してＴＦＴ１３のソース電極１３Ｓに接続されている。透明画素電極１４を覆うように、全面に配向膜２３が形成されている。
【００６５】
ガラス基板３０の対向面上には、ＴＦＴ１３が形成された領域に対応して、Ｃｒからなる厚さ約１２０ｎｍの遮光膜１６が形成されている。遮光膜１６は、例えばスパッタリングにより全面にＣｒ膜を堆積した後、ウェット処理を用いたエッチングによりパターニングして形成される。
【００６６】
遮光膜１６を覆うように全面にＩＴＯからなる透明な共通電極３１が形成され、その表面上に配向膜３２が形成されている。配向膜２３と３２との間に、液晶材料４０が挟持されている。
【００６７】
図３（Ａ）に示すデータバスライン１１の幅を６μｍ、ゲートバスライン１２の幅を１５μｍ、両バスラインのピッチを共に１００μｍ、画素電極１４とその両側のデータバスライン１１及び対応するゲートバスライン１２との重なり幅を共に２μｍ、データバスライン１１とゲートバスライン１２によって囲まれた矩形領域のうち遮光膜１６で遮光された部分の面積を約１４００μｍ2 とした。
【００６８】
なお、画素電極１４とその隣の画素に対応するゲートバスライン１２とは、静電容量を大きくするために重なり幅を広くしている。さらに、図３（Ｂ）に示すゲート絶縁膜２１と層間絶縁膜２２との界面に画素電極１４に接続された補助電極を配置することにより、画素電極１４とゲートバスライン間の実質的な距離を短くしている。
【００６９】
このとき、図１（Ａ）に示す寄生容量ＣGSが２７．８ｆＦ、寄生容量ＣDSが６．２ｆＦ、静電容量ＣS が２４５ｆＦ、電圧Ｖoff 印加時の静電容量ＣLC(off) が１５０．８ｆＦ、電圧Ｖon印加時の静電容量ＣLC(on)が３０７．８ｆＦであった。これらの数値を式（３）に当てはめると、階調数ｎが１３８以下のとき不等式が成立する。すなわち、クロストークの発生を抑制しつつ最大１３８階調の表示を行うことが可能になる。
【００７０】
また、これらの数値を式（６）に当てはめると、ΔＶG が５７．８Ｖ以下のときに不等式が成立する。すなわち、走査時のゲートバスラインの電圧と非走査時のゲートバスラインとの電圧の差ΔＶG が５７．８Ｖ以下になるように駆動すれば、式（６）を満たすことになる。通常のＴＦＴのゲート電圧のオンレベルとオフレベルとの差は５７．８Ｖ以下であるため、図３に示す液晶表示パネルは、式（６）を満足する。
【００７１】
図３（Ｂ）に示すように、画素電極１４とデータバスライン１１、ゲートバスライン１２との間に、比誘電率３、厚さ２μｍ程度の層間絶縁膜２２を形成することにより、画素電極１４とそれに隣接して配置されたバスライン１１、１２との間の寄生容量を低減することができる。寄生容量を低減することにより、図１及び図２で説明したように、式（３）及び（６）が満たされ、クロストーク及び画面の焼きつきの発生を抑制することができる。
【００７２】
なお、寄生容量低減の十分な効果を得るためには、画素電極１４とバスライン１１、１２との間に配置される層間絶縁膜の比誘電率を３．５以下、膜厚を１．５μｍ以上とすることが好ましい。上記実施例では、層間絶縁膜２２としてアクリル系樹脂を用いる場合を説明したが、比誘電率及び膜厚がこの範囲内であれば、その他の材料を用いてもよい。例えば、半導体プロセスで用いられる感光性樹脂を用いてもよい。感光性樹脂を用いると、露光と現像により容易にパターニングすることができる。
【００７３】
次に、図４を参照して、図３に示す液晶表示パネルの他の効果を説明する。
図４（Ａ）は、画素電極１４とゲートバスライン１２の相対位置関係を示すための概略断面図である。各構成部分には、図３の対応する構成部分と同一の符号が付されている。なお、簡単化のために、ゲート絶縁膜等の記載を省略している。
【００７４】
画素電極１４とゲートバスライン１２との間の電位差が生じている場合、画素電極１４の端部近傍とゲートバスライン１２との間に電界Ｅが発生する。この電界Ｅは、ほとんど液晶層に侵入しない。
【００７５】
図４（Ｂ）は、従来の液晶表示パネルの場合を示す。図４（Ａ）の層間絶縁膜２２の代わりに、より薄い層間絶縁膜２２ａが形成されている。画素電極１４は、その外縁部がゲートバスライン１２に重ならないように配置されている。この場合、画素電極１４の端部とゲートバスライン１２との間に横方向に電界Ｅが発生する。
【００７６】
横電界Ｅの一部は、液晶層に侵入する。液晶層に侵入した横電界Ｅの影響を受けて、液晶分子の配列が乱され、配列の乱れが表示品質の劣化の原因になる。これに対し、図４（Ａ）の場合は、液晶層内に横電界が発生しないため、横電界による表示品質の劣化を防止することができる。
【００７７】
また、図４（Ｂ）の場合には、ゲートバスライン１２の近傍において、基板対向表面に凹凸が形成される。この凹凸が液晶分子の配列を乱す原因になる。これに対し、図４（Ａ）の場合は、層間絶縁膜２２の表面がほぼ平坦になるため、基板対向表面の凹凸による液晶分子の配列の乱れを防止することができる。
【００７８】
図３では、遮光膜を対向基板側に設ける場合を説明したが、ＴＦＴ基板側に設けてもよい。
【００７９】
図５は、遮光膜をＴＦＴ基板側に設けた液晶表示パネルの断面図を示す。ＴＦＴ１３を覆うように黒色樹脂４１が形成されている。黒色樹脂４１は、図３（Ａ）に示す遮光膜１６とほぼ同様の領域に配置される。対向基板側には遮光膜が形成されていない。その他の構成は、図３（Ｂ）の場合と同様である。
【００８０】
ＴＦＴ基板側に黒色樹脂を形成すると、ＴＦＴ基板と対向基板との貼り合わせ時に、高精度に位置合わせする必要がなくなる。このため、図３（Ａ）に示す遮光膜１６と画素電極１４との重なり部分を少なくすることができ、開口率をより大きくすることができる。
【００８１】
図３及び図４では、画素電極１４の外縁部をその周囲のデータバスライン１１及びゲートバスライン１２の双方と重ねる場合を示したが、一方のバスラインとのみ重なる構成としてもよい。また、画素電極１４の両側のデータバスライン１１のうち、一方のデータバスラインとのみ重なる構成としてもよい。この場合、画素電極１４とそれに重ならないゲートバスライン及びデータバスラインとの間の隙間に対応する領域に、遮光膜を配置する。
【００８２】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００８３】
以上説明したように、本発明によれば、画素電極とバスラインとを重ねて配置し開口率を大きくした場合に、画素電極とバスラインとの間の寄生容量の増加を抑制し、クロストークの発生を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施例による課題解決方法を説明するための、液晶表示パネルの１画素の等価回路、光透過率の電圧依存性を示すグラフ、データバスライン、ゲートバスライン及び画素電極の電圧の時間変化の一例を示すグラフである。
【図２】本発明の実施例による課題解決方法を説明するための、液晶表示パネルのデータバスライン、ゲートバスライン及び画素電極の電圧の時間変化の一例を示すグラフである。
【図３】本発明の実施例による液晶表示パネルの概略を示す平面図及び断面図である。
【図４】図３に示す液晶表示パネルの効果を説明するためのＴＦＴ基板の概略を示す断面図である。
【図５】本発明の実施例の変形例による液晶表示パネルの概略を示す平面図及び断面図である。
【符号の説明】
１、１１  データバスライン
２、１２  ゲートバスライン
３、１３  ＴＦＴ
４、１４  画素電極
５  駆動回路
１６  遮光膜
２０、３０  ガラス基板
２１  ゲート絶縁膜
２２  層間絶縁膜
２３、３２  配向膜
３１  共通電極
４０  液晶材料
４１  黒色樹脂
【図１】
0003658089.tif 000004
【図２】
0003658089.tif 000005
【図３】
0003658089.tif 000006
【図４】
0003658089.tif 000007
【図５】
0003658089.tif 000008