(57)【特許請求の範囲】
【請求項１】
半導体基板に形成されたソース領域、ドレイン領域、ゲート電極を有する第1のトランジスタを備える第1のメモリセル及び前記半導体基板に形成されたソース領域、ドレイン領域、ゲート電極を有する第２のトランジスタを備える第２のメモリセルを有する不揮発性半導体記憶装置において、前記第１のトランジスタと前記第２のトランジスタの、少なくとも、各々のゲート電極端とソース領域端の距離を異ならしめるか、又は、各々のゲート電極端とドレイン領域端の距離を異ならしめる如く形成し、前記第１のトランジスタ及び前記第２のトランジスタのソース領域、ドレイン領域上にショットキー電極を形成したことを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板上に第1のゲート電極及び第２のゲート電極を形成する工程と、前記第１のゲート電極上の厚さと前記第２電極上の厚さが異なる如く前記半導体基板上に多結晶半導体層を形成する工程と、前記第１のゲート電極の側壁に残存する幅と前記第２のゲート電極の側壁に残存する幅が異なる如く前記多結晶半導体層を除去する工程と、前記第１のゲート電極及び前記第２のゲート電極の各々の両側にソース領域及びドレイン領域を形成する工程と、前記ソース領域及びドレイン領域上にショットキー電極を形成する工程とを具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置及び製造方法に関する。
【０００２】
【従来の技術】
半導体デバイスの製造過程でマスク・パターンを用いて、予め情報を書き込むマスクＲＯＭは不揮発性メモリとして、パーソナル・コンピュータといった電子機器に用いられている。
【０００３】
近年、格納すべき情報の増大に伴い、マスクＲＯＭの記憶容量の増加が求められている。通常、記憶容量の増大は、マスクＲＯＭを構成する個々のデバイスを微細化することによって実現する。しかしながら、微細化の製造技術が大容量化の要請に追いつかない場合や、技術的には実現可能でも微細化に必要な製造技術のコストが、実際の製品価格に対して高すぎる場合がある。
【０００４】
これを解決するために、マスクＲＯＭのトランジスタが従来オン状態とオフ状態の２値しか選択できなかったのを、異なる駆動電流値を実現し、多値を記憶できる方法が考えられている。
【０００５】
図９に、このような多値記憶が可能な従来の記憶装置の製造方法を示す。
【０００６】
ソース領域４、ドレイン領域５、ゲート絶縁膜２、この上に形成されたゲート電極３を具備するトランジスタを具備する各メモリ・セルがシリコン基板１上に集積されている。それぞれのメモリ・セルは素子分離領域８によって素子分離されている。それぞれのトランジスタ上には多結晶シリコン９が形成されている。
【０００７】
先ず、トランジスタ・アレイ上に形成された所望のトランジスタのゲート電極３上に開口部を位置するようにマスク１１を形成する。そしてこのトランジスタのゲート電極３に不純物イオン注入する。こうしてこのトランジスタに、ある閾値を持たせる。
【０００８】
次に、別のトランジスタのゲート電極３上に開口部を位置するようにマスク１１を形成する。そして先のトランジスタとは異なる量の不純物イオンを注入することで、異なる閾値を持たせる。
【０００９】
このような工程を複数回繰り返すことによって、異なる複数の閾値を有するトランジスタを基板上に集積化させて、多値記憶させることができる。
【００１０】
しかしながら、この方法では、デバイス・サイズが微細化した際に、短チャネル効果による閾値変動や、ドーピングする不純物数の揺らぎによって閾値が変動する。また、検出すべき複数の駆動電流の大きさが揺らぐという問題点がある。
【００１１】
【発明が解決しようとする課題】
従来は、不純物量を変化させることによってメモリ・セルのトランジスタごとの閾値電流を変化させて多値化していた。しかしながらトランジスタを微細化した際に、短チャネル効果や不純物数の揺らぎによる閾値変動により、検出すべき複数の駆動電流の大きさが揺らいでいた。
【００１２】
本発明は、上記問題点に鑑みて成され、微細化しても短チャネル効果と不純物数の揺らぎの影響を受けにくい多値化された不揮発性半導体記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記問題点を解決するために、本発明は、半導体基板に形成されたソース領域、ドレイン領域、ゲート電極を有する第1のトランジスタを備える第1のメモリセル及び前記半導体基板に形成されたソース領域、ドレイン領域、ゲート電極を有する第２のトランジスタを備える第２のメモリセルを有する不揮発性半導体記憶装置において、前記第１のトランジスタと前記第２のトランジスタの、少なくとも、各々のゲート電極端とソース領域端の距離を異ならしめるか、又は、各々のゲート電極端とドレイン領域端の距離を異ならしめる如く形成し、前記第１のトランジスタ及び前記第２のトランジスタのソース領域、ドレイン領域上にショットキー電極を形成したことを特徴とする不揮発性半導体記憶装置。を提供する。
【００１４】
また、本発明は、半導体基板上に第1のゲート電極及び第２のゲート電極を形成する工程と、前記第１のゲート電極上の厚さと前記第２電極上の厚さが異なる如く前記半導体基板上に多結晶半導体層を形成する工程と、前記第１のゲート電極の側壁に残存する幅と前記第２のゲート電極の側壁に残存する幅が異なる如く前記多結晶半導体層を除去する工程と、前記第１のゲート電極及び前記第２のゲート電極の各々の両側にソース領域及びドレイン領域を形成する工程と、前記ソース領域及びドレイン領域上にショットキー電極を形成する工程とを具備することを特徴とする不揮発性半導体記憶装置の製造方法。を提供する。
【００１７】
また、半導体層と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート絶縁膜下の前記半導体層中に形成されたチャネル領域と、
前記半導体中に、前記チャネル領域を挟んで対向配置されたソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域上に形成されたショットキー電極とを具備するトランジスタを具備し、
前記トランジスタにおける前記ソース領域の前記ゲート電極側の端と前記ゲート電極の前記ソース領域側の端との距離が異なるトランジスタを複数具備することを特徴とする記憶装置を提供する。
【００１８】
また、本発明は、半導体層と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート絶縁膜下の前記半導体層中に形成されたチャネル領域と、
前記半導体中に、前記チャネル領域を挟んで対向配置されたソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域上に形成されたショットキー電極とを具備するトランジスタを具備し、
前記トランジスタにおける前記ドレイン領域の前記ゲート電極側の端と前記ゲート電極の前記ドレイン領域側の端との距離が異なるトランジスタを複数具備することを特徴とする記憶装置を提供する。
【００１９】
また、本発明は、少なくとも異なる３つの状態が記録されたメモリ・セルが集積された記憶装置であって、前記メモリ・セルが、
半導体層と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート絶縁膜下の前記半導体層中に形成されたチャネル領域と、
前記半導体中に、前記チャネル領域を挟んで対向配置されたソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域上に形成されたショットキー電極とを具備するトランジスタを具備し、
前記トランジスタにおける前記ソース領域の前記ゲート電極側の端と前記ゲート電極の前記ソース領域側の端との距離が異なることを特徴とする記憶装置を提供する。
【００２０】
また、本発明は、少なくとも異なる３つの状態が記録されたメモリ・セルが集積された記憶装置であって、前記メモリ・セルが、
半導体層と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート絶縁膜下の前記半導体層中に形成されたチャネル領域と、
前記半導体中に、前記チャネル領域を挟んで対向配置されたソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域上に形成されたショットキー電極とを具備するトランジスタを具備し、
前記トランジスタにおける前記ドレイン領域の前記ゲート電極側の端と前記ゲート電極の前記ドレイン領域側の端との距離が異なることを特徴とする記憶装置を提供する。
【００２１】
本発明では、ソース領域とゲート電極との基板面方向の距離が異なるトランジスタを基板上に集積化する。そしてソース領域とゲート電極との基板面方向の距離が異なることによる駆動電流の違いを異なる３つ以上の状態として記録することで、多値化された記憶装置を提供することができる。このことはドレイン領域とゲート電極との基板面方向の距離が異なるトランジスタを用いても同様である。
【００２２】
【発明の実施の形態】
図１は、本発明による不揮発性記憶装置上に集積化された、異なる駆動電流を示すトランジスタの断面図である。このメモリ用のトランジスタによって一つのメモリ・セルが構成される。ここでは異なる駆動電流を示すトランジスタにおける４つの状態の例を示す。この４つの状態によってメモリ・セルは４値を記録可能となる。
【００２３】
状態１乃至状態４に示すトランジスタの共通構成は、半導体基板１と、この半導体基板１上に形成されたゲート絶縁膜２と、このゲート絶縁膜２上に形成されたゲート電極３とを具備している。ゲート絶縁膜２下の半導体基板１中にはチャネル領域６が形成されている。半導体基板１中には、チャネル領域を挟んで対向配置されたソース領域４及びドレイン領域５がそれぞれ離間して設けられている。ソース領域４上にはソース・ショットキー電極１４が形成されている。ドレイン領域５上にはドレイン・ショットキー電極１５が形成されている。
【００２４】
これらのトランジスタは、状態１、状態２、状態３、状態４と順に示すように、ソース領域４とゲート電極３との距離が長くなっている。すなわち状態１に示すトランジスタにおけるソース領域４のゲート電極３側の端とゲート電極３のソース領域４側の端との基板１に対して横方向の距離をＬｓｉｄｅＳ１、状態２に示すトランジスタにおけるソース領域４のゲート電極３側の端とゲート電極３のソース領域４側の端との基板１に対して横方向の距離をＬｓｉｄｅＳ２、状態３に示すトランジスタにおけるソース領域４のゲート電極３側の端とゲート電極３のソース領域４側の端との基板１に対して横方向の距離をＬｓｉｄｅＳ３、状態４に示すトランジスタにおけるソース領域４のゲート電極３側の端とゲート電極３のソース領域４側の端との基板１に対して横方向の距離をＬｓｉｄｅＳ４とすると、ＬｓｉｄｅＳ１＜ＬｓｉｄｅＳ２＜ＬｓｉｄｅＳ３＜ＬｓｉｄｅＳ４の関係が成り立っている。
【００２５】
そして、状態１のトランジスタの駆動電流＞状態２のトランジスタの駆動電流２＞状態３のトランジスタの駆動電流＞状態４のトランジスタの駆動電流ように、この順に電流値が小さくなっている。このようにソース領域４とゲート電極３との距離を調整することでトランジスタの駆動電流を異ならしめることができ、これを多値として記憶させることが可能となる。
【００２６】
このことはドレイン領域５のゲート電極３側の端とゲート電極３のドレイン領域５側の端との距離を異ならすことによっても同様である。すなわち状態１に示すトランジスタにおけるドレイン領域５のゲート電極３側の端とゲート電極３のドレイン領域５側の端との基板１に対して横方向の距離をＬｓｉｄｅＤ１、状態２に示すトランジスタにおけるドレイン領域５のゲート電極３側の端とゲート電極３のドレイン領域５側の端との基板１に対して横方向の距離をＬｓｉｄｅＤ２、状態３に示すトランジスタにおけるドレイン領域５のゲート電極３側の端とゲート電極３のドレイン領域５側の端との基板１に対して横方向の距離をＬｓｉｄｅＤ３、状態４に示すトランジスタにおけるドレイン領域５のゲート電極３側の端とゲート電極３のドレイン領域５側の端との基板１に対して横方向の距離をＬｓｉｄｅＤ４とすると、ＬｓｉｄｅＤ１＜ＬｓｉｄｅＤ２＜ＬｓｉｄｅＤ３＜ＬｓｉｄｅＤ４の関係が成り立っている。
【００２７】
そして、状態１のトランジスタの駆動電流＞状態２のトランジスタの駆動電流２＞状態３のトランジスタの駆動電流＞状態４のトランジスタの駆動電流ように、この順に電流値が小さくなっている。このようにドレイン領域５とゲート電極３との距離を調整することでトランジスタの駆動電流を異ならしめることができ、これを多値として記憶させることも可能となる。
【００２８】
次に、図２において、図１に示したトランジスタ構造の製造方法の一例を示す。
【００２９】
先ず、図２（ａ）に示すように、通常のＭＯＳＦＥＴの製造工程によって、ｐ型シリコン基板１上にシリコン酸化膜２を形成する。このシリコン酸化膜２上に多結晶シリコン３を形成する。この多結晶シリコン３上に、タングステン・シリサイド１０及び窒化シリコン１１を形成する。次に、多結晶シリコン３、タングステン・シリサイド１０及び窒化シリコン１１をエッチングによりゲート電極状に整形する。次に、基板全面に多結晶シリコン１２を厚さｔｐｏｌｙだけ堆積する。
【００３０】
次に、図２（ｂ）に示すように、反応性イオンエッチング（ＲＩＥ）によって、ゲート電極３の両側に幅Ｌｓｉｄｅの多結晶シリコン１３の側壁を残す。次に、砒素をイオン注入することによって、半導体基板１中にソース領域４及びドレイン領域５を離間して対向配置させる。ソース領域４及びドレイン領域５の間には、ゲート絶縁膜２下にチャネル領域６が形成される。
【００３１】
次に、露出したシリコン酸化膜を除去した後、チタンを堆積して過熱することによりソース領域４上にチタン・シリサイドからなるソース・ショットキー電極１４、ドレイン領域５上にチタン・シリサイドからなるドレイン・ショットキー電極１５を形成する。
【００３２】
ソース領域４のゲート電極３側の端とゲート電極３のソース領域４側の端との基板１に平行方向の距離ＬｓｉｄｅＳは、多結晶シリコン１２の厚さｔｐｏｌｙを変化させることで制御可能である。すなわち多結晶シリコン１２の厚さｔｐｏｌｙの厚さを厚くすればＬｓｉｄｅＳも広くなり、薄くすれば狭くなる。
【００３３】
同様に、ドレイン領域５のゲート電極３側の端とゲート電極３のドレイン領域５側の端との基板１に平行方向の距離ＬｓｉｄｅＤは、多結晶シリコン１２の厚さｔｐｏｌｙを変化させることで制御可能である。すなわち多結晶シリコン１２の厚さｔｐｏｌｙの厚さを厚くすればＬｓｉｄｅＤも広くなり、薄くすれば狭くなる。Ｌｓｉｄｅを調整するための多結晶シリコン１２は酸化シリコン等他のマスクを用いても良い。
【００３４】
図３に多結晶シリコン１２の厚さを０．１μｍ、０．１５μｍ、０．２μｍと変えたトランジスタについて、駆動電流のゲート電極における依存性を測定した結果を示す。前述したように多結晶シリコン１２の厚さｔｐｏｌｙはソース領域４のゲート電極３側の端とゲート電極３のソース領域４側の端の基板１に対して平行方向の距離ＬｓｉｄｅＳに比例する。同様にドレイン領域５のゲート電極３側の端とゲート電極３のドレイン領域５側の端との基板１に対して平行方向の距離ＬｓｉｄｅＤに比例する。
【００３５】
図３に示すように、ｔｐｏｌｙの厚さが大きくなるほど駆動電流は小さくなることが分かる。すなわち上記ＬｓｉｄｅＳ或いはＬｓｉｄｅＤが広くなるほど駆動電流が小さくなる。
【００３６】
図４は、ソース領域４のゲート電極３側の端とゲート電極３のソース領域側の端の基板１に対して平行方向の距離ＬｓｉｄｅＳを０．０２５μｍ、０．０５０μｍ、０．０７５μｍと変えたときにおけるトランジスタのソース・ショットキー電極１４近傍の電位分布をシミュレーションした図である。
【００３７】
このようにＬｓｉｄｅＳが短くなるほどグラフは急峻となっており、電位の空間分布が急峻になることが分かる。このことは、ソース・ショットキー電極１４から電子がチャネル領域にトンネルする確率が増大することになるので、駆動電流も増大することを説明している。このことはドレイン領域とゲート電極との間の関係においても同様である。
【００３８】
このようなメカニズムを利用して、ＬｓｉｄｅＳ或いはＬｓｉｄｅＤが異なるトランジスタを複数集積化して、異なる状態を記憶するＭＯＳＦＥＴをメモリ・セルとして用いることによって、多値マスクＲＯＭが実現される。
【００３９】
図５に、本発明による多値マスクＲＯＭの製造工程の一例を示す。図２において示した多結晶シリコン１２の厚さをｔｐｏｌｙ１＜ｔｐｏｌｙ２というようにメモリ・セルごとに変化させる方法について説明する。
【００４０】
先ず、ゲート絶縁膜２を介して、多結晶シリコン３、タングステン・シリサイド１０及び窒化シリコン１１の積層構造からなるゲート部が形成された半導体基板１上に、均一に多結晶シリコンを堆積し、次いで複数回のレジスト堆積とＲＩＥを用いて、図５に示すようにメモリ・セルごとに異なった厚さｔｐｏｌｙ１＞ｔｐｏｌｙ２が残るようにエッチングする。
【００４１】
この後の工程は図２で説明したものと同様にすることで、図８に示すようにソース領域４のゲート電極３側の端とゲート電極３のソース領域４側の端との基板１に対して平行方向の距離がＬｓｉｄｅＳ１＜ＬｓｉｄｅＳ２となるように異なるトランジスタを集積化することができる。このときドレイン領域５のゲート電極３側の端とゲート電極３のドレイン領域５側の端の基板１に対して平行方向の距離がＬｓｉｄｅＤ１＜ＬｓｉｄｅＤ２となるように異なる。
【００４２】
次に、図６に、本発明による多値マスクＲＯＭにおける製造工程の別の例を示す。
【００４３】
先ず、ゲート絶縁膜２を介して、多結晶シリコン３、タングステン・シリサイド１０及び窒化シリコン１１の積層構造からなるゲート部が形成された半導体基板１上に、多結晶シリコン膜を堆積する。次に、ＲＩＥによって、各メモリ・セルで同じ長さの多結晶シリコンからなる側壁を形成する。
【００４４】
次に、図６に示すようなレジスト２１を堆積し、ＲＩＥによってあるトランジスタの多結晶シリコンからなる側壁をエッチングして幅を狭くする。そして別のトランジスタ部分を開口し、このトランジスタの多結晶シリコンからなる側壁をエッチングして異なる幅に形成する。こうして異なる幅ＬｓｉｄｅＳ１＜ＬｓｉｄｅＳ２及びＬｓｉｄｅＤ１＜ＬｓｉｄｅＤ２の多結晶シリコン側壁２０を形成する。
【００４５】
この後の工程は図２で説明したものと同様にすることで、図８に示すようにソース領域４のゲート電極３側の端とゲート電極３のソース領域４側の端との基板１に対して平行方向の距離がＬｓｉｄｅＳ１＜ＬｓｉｄｅＳ２となるように異なるトランジスタを集積化することができる。このときドレイン領域５のゲート電極３側の端とゲート電極３のドレイン領域５側の端の基板１に対して平行方向の距離がＬｓｉｄｅＤ１＜ＬｓｉｄｅＤ２となるように異なる。
【００４６】
図７に、本発明による多値マスクＲＯＭにおける製造工程の別の例を示す。
【００４７】
先ず、ゲート絶縁膜２を介して、多結晶シリコン３、タングステン・シリサイド１０及び窒化シリコン１１の積層構造からなるゲート部が形成された半導体基板１を用意する。そしてこの基板上に、あるトランジスタが開口するようにレジスト２１を堆積し、斜めイオン注入をすることによって、図７に示すようにソース領域４及びドレイン領域５を形成する。
【００４８】
次に、このトランジスタ上にレジストを形成し別のトランジスタが開口するようにして、イオン注入することによってソース領域及びドレイン領域を形成する。このとき先のイオン注入とは注入角度を変化させることによってソース領域４のゲート電極３側の端とゲート電極３のソース領域側の端の基板１に対して平行方向の距離ＬｓｉｄｅＳを異ならしめることができる。このようにして本発明の多値ＲＯＭを形成することが可能となる。
【００４９】
【発明の効果】
トランジスタを微細化しても、短チャネル効果による閾値変動や、不純物数の揺らぎによる閾値変動がなく、多値化された不揮発性半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【図１】  本発明における記憶装置の多値化された各トランジスタの断面図。
【図２】  （ａ）（ｂ）（ｃ）は、本発明にかかる記憶装置におけるトランジスタの製造方法にかかる主要工程における断面図。
【図３】  本発明における多値化されたトランジスタの電気的特性を示す図。
【図４】  本発明における多値化されたトランジスタのソース・ショットキー電極付近の電位分布をシミュレーションした図。
【図５】  本発明にかかる記憶装置の第一の製造工程を示す断面図。
【図６】  本発明にかかる記憶装置の第二の製造工程を示す断面図。
【図７】  本発明にかかる記憶装置の第三の製造工程を示す断面図。
【図８】  本発明の第一の製造工程により実現される記憶装置の断面図
【図９】  従来の多値マスクＲＯＭの製造工程の例を示す図。
【符号の説明】
１・・・半導体基板
２・・・ゲート絶縁膜
３・・・ゲート電極
４・・・ソース領域
５・・・ドレイン領域
１４・・・ソース・ショットキー電極
１５・・・ドレイン・ショットキー電極
８・・・素子分離領域
９・・・多結晶シリコン
１２・・・多結晶シリコン
２０・・・側壁
２１・・・レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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