(57)【特許請求の範囲】
【請求項１】
ＡＴＭスイッチ部の共通メモリからＡＴＭセルを読出して複数の伝送路に読出したＡＴＭセルを振り分けつつ出力するＡＴＭセル出力制御方式であって、前記スイッチ部から前記ＡＴＭセルを読出すためのレート読出しレートを設定するレート設定手段を、前記複数の伝送路に共通に設けたことを特徴とするＡＴＭセル出力制御方式。
【請求項２】
前記レート設定手段は、各伝送路のレート設定情報を基にこれ等各伝送路の前記ＡＴＭセルの論理速度を演算し、前記伝送路の各々について前記ＡＴＭセルの論理速度を満たすようにセル読出し要求信号を生成することを特徴とする請求項１記載のＡＴＭセル出力制御方式。
【請求項３】
前記レート設定手段は、前記伝送路の各々に対応して設けられ対応レート設定情報を基に予め設定された分周比でクロック信号を分周するカウンタを有することを特徴とする請求項２記載のＡＴＭセル出力制御方式。
【請求項４】
前記レート設定手段は、前記カウンタの各々の出力の立上がり（立下り）タイミングに応答してセル読出し要求信号を生成する手段を有することを特徴とする請求項３記載のＡＴＭセル出力制御方式。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＡＴＭ（非同期トランスファモード）セル出力制御方式に関し、特にＡＴＭ通信システムにおけるＡＴＭセル出力制御方式に関する。
【０００２】
【従来の技術】
伝送路を介して相手通信装置と通信する場合に、その通信方式がＡＴＭ方式を使用しているシステムが普及してきた。本発明はこのようなＡＴＭ方式の通信（交換）装置において、装置内のＡＴＭスイッチ部からＡＴＭセルを読出し、複数ある伝送路にＡＴＭセルを出力する時のＡＴＭセル出力制御方式に関するものである。
【０００３】
図５に本発明が関連するＡＴＭ通信装置におけるＡＴＭセル出力制御方式のブロック図を示す。図５において、伝送路からの入力＃１〜＃２ｎが入力される入力部３１〜３ｎ、ＡＴＭスイッチ（交換）部１、伝送路への出力＃１〜＃２ｎを出力する出力部２１〜２ｎが設けられている。
【０００４】
伝送路からの入力信号＃１〜＃２ｎは入力部３１〜３ｎに入り、送路毎に有するフレームビットの終端を行う。更に、入力信号＃１〜＃２ｎ中にあるＡＴＭセルを抽出し、伝送路入力＃２ｎ−１と＃２ｎとのＡＴＭセルを多重する。この多重は、ＡＴＭスイッチ部１の入力の物理的なポート数が有限であることから一般的に必要であり、尚、図５においては、一例として２多重の場合を示している。
【０００５】
ＡＴＭスイッチ部１は出力方路（伝送路）の選択（ルーチング）等の機能を有している。ルーチングはＡＴＭセル中のＶＰＩ（バーチャルパスアイデンティファイア），ＶＣＩ（バーチャルチャネルアイデンティファイア）バイトのアドレス情報により、予め設定されている設定情報を参照して、出力の物理ポート番号を決定し、ＡＴＭセルをそのポート番号に出力するものである。
【０００６】
尚、図６にＡＴＭセルのセル構成を示す。すなわち、ＡＴＭセルは５３バイトからなる固定長パケットであり、先頭の５バイトはＶＰＩ，ＶＣＩ等のアドレス情報が含まれているヘッダ部であり、後方の４８バイトは伝達すべき情報が含まれているペイロード部である。従って、１セルは５３バイト×８ビット＝４２４ビットからなっている。その結果、設定情報には伝送路入力＃１〜＃２ｎから到来する全てのＶＰＩ，ＶＣＩに対してのルーチング情報が必要となる。
【０００７】
また、複数の入力ポートから一つの出力ポートに向かって同時にルーチングが発生した場合、出力ポートにおいてＡＴＭセルが衝突する問題が生じる。この問題を避けるため、入力ポートから入力したＡＴＭセルを一旦ＡＴＭスイッチ１内のセルメモリーに蓄え、出力順番を制御して出力するようになっている。出力部２１〜２ｎはＡＴＭスイッチ部１からのＡＴＭセルを受信し、そのＡＴＭセル中のＶＰＩ，ＶＣＩを検出して、いずれの伝送路＃１〜＃２ｎに出力すべきかを判断した後、ＡＴＭセルを振り分ける。また、振り分けられたＡＴＭセルに、伝送路＃１〜＃２ｎ毎を特定するフレームビット等を付加して、伝送路＃１〜＃２ｎに出力している。
【０００８】
図７に従来のセル出力制御部の構成ブロック図を示す。図７において、従来のＡＴＭ通信装置はＡＴＭスイッチ部１と伝送路に出力（ｄ，ｅ）する出力部２とにより構成される。また、出力部２はＡＴＭセルを振り分ける選択部１３と、ＡＴＭセルを送信順に一時格納する送信メモリー部４１，４２と、ＡＴＭセルを伝送路に出力（ｄ，ｅ）する送信部１４，１５とにより構成されている。
【０００９】
図７に示す例においては、伝送路出力（ｄ，ｅ）を２本有していることから、送信メモリー部４１，４２及び送信部１４，１５は各々２回路有している。また、送信部１４，１５は制御線（ｏ）を介して、送信メモリー部４１，４２へＡＴＭセルの出力を促す。さらに、送信メモリー部４１，４２は制御線ｐを介して、選択部１３にＡＴＭセルを促す。さらにまた、選択部１３は制御線ｑを介して、ＡＴＭスイッチ部１にＡＴＭセル出力を促す。
【００１０】
ＡＴＭスイッチ部１は上述のようにルーチング機能を有しており、選択部１３にＡＴＭセルを出力ｋする。選択部１３はＡＴＭセル中のＶＰＩ，ＶＣＩを検出し、予め設定されている設定情報により、到来したＡＴＭセルを伝送路出力ｄ，ｅのいずれに出力すべきかを判断し、そのＡＴＭセルを振り分ける。
【００１１】
送信メモリー部４１，４２はファーストイン・ファ−ストアウト（ＦＩＦＯ）メモリー素子にて構成されており、選択部１３出力ｌのＡＴＭセルを順次書き込み、書き込まれた順序に従ってＡＴＭセルを出力ｍする一時記憶メモリーである。このメモリーの必要性については後述する。
【００１２】
送信部１４，１５はＡＴＭセルを入力ｍして伝送路に出力ｄ，ｅするが、空セル（送出すべきＡＴＭセルが無い時のダミーセル）の挿入、セルのスクランブリング等のいわゆるＡＴＭレイヤの終端を行う。さらに、伝送路出力ｄ，ｅはシリアル信号であることから、８ビットのバイト系信号から１ビットのシリアル信号に（パラレル／シリアル）変換する。
【００１３】
その後、伝送路インタフェースフォーマットに従ったフレーム同期信号等を付加して出力する。伝送路インタフェースには、その速度系における種々のインタフェースがあるが、その出力速度は厳格に定められている。従って、ＡＴＭスイッチ部１からのＡＴＭセルｋの伝送速度はこの伝送速度に依存する。すなわち、送信部１４，１５の入力ｍにおけるＡＴＭセルの転送速度は、伝送路インタフェースからフレーム同期信号等を除いた速度（以下、論理速度と記す）以上にてはＡＴＭセルを転送できない。
【００１４】
各前段のブロックにＡＴＭセルの出力を促すセル要求信号ｏ，ｐ，ｑは論理速度に従っている。また、これらセル要求信号ｏ，ｐ，ｑは送信部１４，１５毎に有している。すなわち、上述のように種々の伝送路インタフェースが存在するため、一義的には論理速度が定まらないためである。セル要求信号ｏ，ｐは単にセルを要求する信号であるため２値の信号であるが、セル要求信号ｑは制御信号ｐを選択部１３において多重するため、伝送路出力ｄ，ｅの情報をもったセル要求信号となっている。
【００１５】
ＡＴＭスイッチ部１はこのセル要求信号ｑを受信することにより、ＡＴＭスイッチ部１内のセルメモリー部より伝送路への出力セルを取り出し、信号線ｋにＡＴＭセルを出力する。以上の一連の動作により、ＡＴＭスイッチ部１から送出ｋされるＡＴＭセルの転送速度は、各伝送路出力ｄ，ｅが要求する論理速度の合計値と一致する。
【００１６】
次に、選択部１３における制御信号ｐの多重について説明する。伝送路出力ｄ，ｅ毎の制御信号ｐを多重する場合、各制御信号ｐのセル要求の発生が時間的に異なる場合には多重化は問題ないが、各制御信号ｐが同一時間帯にセル要求を行った場合、これら要求信号ｐを一つづつ選択して、制御信号ｑとして出力する必要がある。これは、ＡＴＭスイッチ部１の出力ｋにおけるＡＴＭセルの１セルの転送時間と、セル要求信号ｑの一周期時間とは一致している必要があるからである。
【００１７】
また、制御信号ｐはＡＴＭセルの時間的な位相管理ができない伝送路出力信号ｄ，ｅから、生成された信号であることから、セルの要求の発生が時間的に予想できない。従って、選択部１３における制御信号ｐの多重は、セル要求が同時に発生した場合、他方を待たせることが必要となる。この制御信号ｐの多重時の待ちあわせは、そのままＡＴＭスイッチ１出力ｋのセル送出時刻を遅らせることになる。これは、ＡＴＭセルの揺らぎとなって出力ｋされることになる。
【００１８】
一方、送信部１４，１５から伝送路に出力ｄ，ｅされるＡＴＭセルは、一定速度にて送出されることから、送信部１４，１５入力ｍのＡＴＭセルは等時性となる。送信メモリー部４１，４２は上述のＡＴＭセルの揺らぎを吸収するために設置され、その必要メモリー量は入力ｌのＡＴＭセルの最大揺らぎ量となる。また、セル要求信号ｐは、送信メモリー部４１，４２内の滞留セル数が一定値以下になった時、セル要求を発生するようになっている。これは送信メモリー部４１，４２の入力ｌのＡＴＭセルの揺らぎにより、送信メモリー４１，４２内の滞留セルが空になるのを防ぐためである。
【００１９】
【発明が解決しようとする課題】
上述の図７に示す従来のＡＴＭセル出力制御方式では、ＡＴＭセル信号と、該ＡＴＭセル信号とは逆方向に、出力ＡＴＭセルの論理速度を示すセル要求信号が必要となる問題がある。さらに、セル要求信号多重化に際して発生する待ち合わせによるＡＴＭスイッチ部のセル揺らぎを、吸収するための送信メモリー部が必要となる問題がある。
【００２０】
本発明の目的は、ＡＴＭセル出力操作における複雑な出力方式を簡素化したＡＴＭセル出力制御方式を提供することである。
【００２１】
【課題を解決するための手段】
本発明によれば、ＡＴＭスイッチ部の共通メモリからＡＴＭセルを読出して複数の伝送路に読出したＡＴＭセルを振り分けつつ出力するＡＴＭセル出力制御方式であって、前記スイッチ部から前記ＡＴＭセルを読出すためのレート読出しレートを設定するレート設定手段を、前記複数の伝送路に共通に設けたことを特徴とするＡＴＭセル出力制御方式が得られる。
【００２２】
そして、前記レート設定手段は、各伝送路のレート設定情報を基にこれ等各伝送路の前記ＡＴＭセルの論理速度を演算し、前記伝送路の各々について前記ＡＴＭセルの論理速度を満たすようにセル読出し要求信号を生成することを特徴とし、また前記伝送路の各々に対応して設けられ対応レート設定情報を基に予め設定された分周比でクロック信号を分周するカウンタを有することを特徴とする。更に、前記レート設定手段は、前記カウンタの各々の出力の立上がり（立下り）タイミングに応答してセル読出し要求信号を生成する手段を有することを特徴とする。
【００２３】
本発明の作用は次の通りである。スイッチ部から（ＡＴＭ）セルを読出すためのレート設定部を、複数の伝送路に共通に設け、このレート設定部はクロックとレート設定情報とによって動作させる。その結果、従来は出力部内にあったセル要求信号をなくすことができる。
【００２４】
【発明の実施の形態】
以下に、本発明の実施例について図面を参照して説明する。図１は、本発明によるＡＴＭセル出力制御方式の実施例の構成を示すブロック図であり、図７と同等部分は同一符号にて示している。なお、図７の部分と重複する説明は省略するものとする。図１において、ＡＴＭスイッチ部１と、複数の伝送路にＡＴＭセルを送出（ｄ，ｅ）する出力部２とが設けられている。また、ＡＴＭスイッチ部１は、ＡＴＭセルのルーティングを行うスイッチ部１１と、セル要求信号ｆを発生するレート設定部１２とを含んで構成される。出力部２はＡＴＭセルを振り分ける選択部１３と、伝送路出力ｄ，ｅをそれぞれ発生する送信部１４，１５とを有している。
【００２５】
スイッチ部１１は図７に示したＡＴＭスイッチ部１と基本的に同じ機能を持ち、送信部１４，１５はセル要求信号ｏがない以外、図７に示したものと同一の機能を有している。
【００２６】
本発明の実施例の動作を説明する。図１において、ＡＴＭスイッチ部１のスイッチ部１１は出力部２の選択部１３にセルを出力（ａ）する。選択部１３にては、セル中のＶＰＩ，ＶＣＩを検出し、予め設定されている設定情報により、到来したセルがどの伝送路に出力（ｄ，ｅ）すべきかを判断し、そのセルを送信部１４，１５に振り分ける。
【００２７】
送信部１４，１５はセルをそれぞれ入力（ｂ、ｃ）として伝送路に出力（ｄ，ｅ）するが、空セル（セル入力ｂ，ｃがない時のダミーセル）の挿入、セルのスクランブリング等のいわゆるＡＴＭレイヤの終端を行う。また、通常伝送路はシリアル（信号）伝送であるため、８ビットのバイト系パラレル信号から１ビットのシリアル信号に変換する。その後、伝送路インタフェースフォーマットに従ったフレーム同期信号等を付加して出力する。
【００２８】
ここで、送信部１４，１５の入力ｂ，ｃにおけるセルの論理速度について説明すると、送信部１４，１５の伝送路インタフェースは、その装置あるいはその装置の属する通信システムにて決定されるため、伝送路インタフェース速度は一定値となる。従って、論理速度も時々刻々変化するような値ではなく、固定的な値になる。
【００２９】
本発明はこの点に着目し、スイッチ部１１からセルを要求する際のセル要求信号ｆを、レート設定部１２にて発生させる。このレート設定部１２は複数の伝送路出力ｄ，ｅ（あるいは＃１〜＃２ｎ；図５参照）に対して有効であり、複数のセルの論理速度をタイミング情報として算出し、その後、これら信号を多重することによってセル要求信号ｆを作成している。
【００３０】
すなわち、複数ある論理速度を一元的に作成し、セル要求信号ｆを作成することによって、図７における選択部１３にてのセル要求信号ｐの多重に際して発生する待ち合わせと、これに伴うＡＴＭスイッチ部１出力ｋのセルの揺らぎは発生しない。また、このセルの揺らぎが発生しなければ、図７における送信メモリー部４１，４２は不要となり、出力部２内は図示のように簡素化が可能となる。
【００３１】
図２はレート設定部１２の構成を示すブロック図である。図２において、レート設定部１２は、クロックｈを設定情報ｇを基に計数（カウント）するカウンタ１６，１７、カウンタ１６，１７の出力ｉ，ｊを検出する判定器１８にて構成される。カウンタ１６，１７は、各々図１に示す送信部１４，１５に対応して設置されるものであり、図１では、送信部１４，１５が２回路であるため、図示のカウンタ１６，１７も２回路となっているが、３以上の場合はそれに対応したカウンタが設けられることは明白である。従って、図５に示す装置においては、伝送路出力＃１〜＃２ｎに対応して、カウンタも２ｎ個必要となる。
【００３２】
これらカウンタ１６，１７は、図１の送信部１４，１５の入力ｂ，ｃのセルの論理速度をタイミング情報として算出している。論理速度は上述のように固定的な値でよいため、クロック信号ｈをカウンタ１６，１７により、ｒ分周することによって論理速度ｉ，ｊを出力している。設定情報ｇはこの分周比ｒをカウンタ１６，１７に設定するもので、カウンタ１６にはｒ１が、カウンタ１７にはｒ２が、夫々設定される。
【００３３】
判定器１８は各カウンタ１６，１７の出力ｉ，ｊを検出することによりスイッチ部１１へのセル要求信号ｆを生成する。これらレート設定部１２の動作タイミングを図３に示す。図３において、各信号は図２に示す信号と同一である。但し、ｒ１は“１２”、ｒ２は“８”に夫々設定して示してあり、期間Ａに送信部１４のセルｂ、期間Ｂに送信部１５のセルｃが夫々送出される。
【００３４】
すなわち、図３に示す例においては、伝送路出力ｄ方向の論理速度はクロック信号ｈ×１／１２、伝送路出力ｅ方向の論理速度はクロック信号ｈ×１／８である。各カウンタ１６，１７の出力ｉ，ｊはクロック信号ｈと分周数ｒ１，ｒ２により図示のように出力される。判定器１８はカウンタ１６，１７の出力ｉ，ｊの立ち上がりタイミング（立下りタイミングでも良い）を検出し、セル要求信号ｆを出力する。スイッチ部１１はセル要求信号ｆによりスイッチ部１１内のセルメモリーから伝送路への出力セルｂ，ｃを取り出し、図示のようなタイミングＡ，Ｂにてセルを出力する。
【００３５】
本発明によるレート設定部１２は、クロック信号ｈと設定情報ｇとにて構成されるものであり、カウンタ１６，１７の内部構成はいかなるものであってもよい。図４にその一例を示し、例えばカウンタ１６はクロック信号ｓにて、またカウンタ１７はクロック信号ｔにて動作させる。従って、各カウンタ１６，１７は立ち上がりにて計数することにより、各カウンタ１６，１７の出力ｉ，ｊは同時に立ち上がることはない。
【００３６】
また、クロック信号ｓ，ｔの一周期時間を、図１に示すスイッチ部１１の出力ａの１セルの転送時間と等しくすれば、判定器１８にて多重化する際のカウンタ１６，１７出力ｉ，ｊの同時変化はなく、多重化に際しての待ち合わせ等を起こさないことも可能となる。
【００３７】
【発明の効果】
以上説明したように本発明は、複数の伝送路出力に対して、レート設定部を出力部毎に対応させる形にて１対１にて、ＡＴＭスイッチ部内に集中して設ければよい効果がある。また、集中して一箇所に設ければよいため、ハードウェアは比較的簡素化できる効果がある。さらに、従来の出力制御部のように、セル要求信号が送信部から個々に発生することによるセル要求発生タイミングの非同期性と、これによるセル要求信号の多重化した際の待ち合わせの問題を回避できる効果がある。従って、本発明は、レート設定部を新たに設置し、該レート設定部から、ＡＴＭスイッチ部内からセルを出力させることにより、ハードウェア構成が簡素化できる効果がある。
【図面の簡単な説明】
【図１】本発明の実施例のブロック図である。
【図２】レート設定部の詳細ブロック図である。
【図３】レート設定部の動作タイミング図である。
【図４】カウンタのクロック選定の一例を示すタイミング図である。
【図５】本発明の関連するＡＴＭ通信システムのブロック図である。
【図６】（ＡＴＭ）セルの構成説明図である。
【図７】従来のＡＴＭ通信装置の一例のブロック図である。
【符号の説明】
１  ＡＴＭスイッチ部
２  出力部
１１  スイッチ部
１２  レート設定部
１３  選択部
１４，１５  送信部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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