(57)【特許請求の範囲】
【請求項１】
正の供給電圧と低い供給電圧と共に使用するのに適合したＣＭＯＳ入力バッファであって、上記正の供給電圧と上記低い供給電圧の各々が対称的な電圧変化に支配されるようなＣＭＯＳ入力バッファにおいて、
上記低い供給電圧と高い供給電圧との間に接続されて、それらの間に直列電流路を形成するためのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを備え、これらのＮＭＯＳ及びＰＭＯＳトランジスタは実質的に等しいトランスコンダクタンスを有し、そして
上記正の供給電圧から上記高い供給電圧を与えるバイアス手段を更に備え、上記正の供給電圧は、上記高い供給電圧より大きく、
上記バイアス手段は、上記正の供給電圧に接続された第１回路手段を含み、上記第１回路手段は、上記正の供給電圧に接続された容量性手段を含んでいて、上記正の供給電圧の変化を上記バイアス手段に連通して上記低い供給電圧の変化と対称的な実質的に同じ変化を生じさせることを特徴とするＣＭＯＳ入力バッファ。
【請求項２】
上記ＰＭＯＳトランジスタは上記高い供給電圧と出力ノードとの間に接続され、上記ＮＭＯＳトランジスタは低い供給電圧と出力ノードとの間に接続され、そして上記ＮＭＯＳ及びＰＭＯＳトランジスタのゲートリードは一緒に接続されて入力ノードに接続される請求項１に記載のＣＭＯＳ入力バッファ。
【請求項３】
上記低い供給電圧を上記ＮＭＯＳトランジスタに連通する手段を備え、この連通手段は抵抗Ｒを有し、この抵抗Ｒと、ＮＭＯＳトランジスタのトランスコンダクタンスｇn と、ＰＭＯＳトランジスタのトランスコンダクタンスｇp は、ｇp ＝ｇn ／（１＋ｇn ・Ｒ）という関係を有する請求項１に記載のＣＭＯＳ入力バッファ。
【請求項４】
上記バイアス手段は、上記高い供給電圧を与えるように上記正の供給電圧に接続されたバンドギャップ発生手段を備えている請求項１に記載のＣＭＯＳ入力バッファ。
【請求項５】
上記バイアス手段は、複数のＭＯＳトランジスタを含み、その各々のソース及びドレインリードが互いに接続されて正の供給電圧と低い供給電圧との間に直列電流路を形成して、バイアス電圧を発生し、更に、上記バイアス手段は、このバイアス電圧を受け取るように接続されると共に、このバイアス電圧から上記高い供給電圧を与えるように上記ＰＭＯＳトランジスタに接続されたソースホロワＭＯＳトランジスタを含む請求項１に記載のＣＭＯＳ入力バッファ。
【請求項６】
上記複数のＭＯＳトランジスタの各々は、上記正の供給電圧と上記低い供給電圧との間に直列電流路を形成するように相互に接続されたソースリードとドレインリードとを有していて、ゲートリードとドレインリードが一緒に接続されたＰＭＯＳトランジスタから成り、該ＰＭＯＳトランジスタの１つは、そのソースリードが高い供給電圧に接続されそしてそのドレインリードが複数のＭＯＳトランジスタのうちの別のトランジスタのソースリードに接続される請求項５に記載のＣＭＯＳ入力バッファ。
【請求項７】
ＴＴＬ型の入力信号を受け取ってＣＭＯＳ出力信号を与えるＣＭＯＳ入力バッファにおいて、
カスケード状に相互接続された第１の入力段及び第２の入力段を備え、これら第１及び第２の入力段の各々は、
実質的に等しいトランスコンダクタンスをもつように形成されると共に、第１の高い電圧ソースと第２の低い電圧ソースとの間に直列電流路を形成するように接続された一対のＣＭＯＳトランジスタと、
出力端子を形成する上記一対のＣＭＯＳトランジスタ間の相互接続部と、
を含み、上記一対のＣＭＯＳトランジスタ各々のゲートリードは一緒に接続されて入力端子を形成し、
第１入力段の入力端子は、ＴＴＬ型入力信号の入力端子を形成し、第１入力段の出力端子は、第２入力段の入力端子に接続され、そしてＣＭＯＳ出力信号は、第２の入力段の出力端子に与えられ、
供給電圧からバイアス電圧ソースを与えるための第１及び第２のバイアス手段を更に備え、上記供給電圧は、第１の入力段の高い電圧ソースよりも少なくともＭＯＳスレッシュホールド電圧だけ大きく、上記第１及び第２のバイアス手段は、上記供給電圧と上記低い電圧の対称的な変化に対して上記バイアス電圧ソースを対称的に変化させるように接続された容量性回路手段を含み、第２の入力段のバイアス電圧ソースは、ＭＯＳスレッシュホールド電圧未満の電圧分だけ第１の入力段のバイアス電圧ソースよりも大きいことを特徴とするＣＭＯＳ入力バッファ。
【請求項８】
第３の入力段を更に備え、上記第１の入力段のバイアス手段は第１のバイアス電圧を発生し、上記第２の入力段のバイアス手段は、第１のバイアス電圧よりも１つ以下のＰＭＯＳトランジスタスレッシュホールド電圧分だけ正である第２のバイアス電圧を与え、そして第３の入力段のバイアス手段は、第２のバイアス電圧よりも約１以下のＰＭＯＳトランジスタスレッシュホールド電圧分だけ正である第３のバイアス電圧を与える請求項７に記載のＣＭＯＳ入力バッファ。
【請求項９】
上記一対のＣＭＯＳトランジスタの各１つは、各入力段の対応するバイアス手段に接続されたソースリードを有するＰＭＯＳトランジスタであり、そして上記バイアス手段の各々は、そのゲートリードとソースリードとの間に現れるＰＭＯＳトランジスタのスレッシュホールド電圧を補償する手段を含む請求項８に記載のＣＭＯＳ入力バッファ。
【請求項１０】
正の供給電圧と低い供給電圧と共に使用するのに適合したＣＭＯＳ入力バッファであって、上記正の供給電圧と上記低い供給電圧の各々が対称的な電圧変化に支配されるようなＣＭＯＳ入力バッファにおいて、
低い供給電圧と出力ノードとの間に接続されたＮＭＯＳトランジスタと、
高い供給電圧と出力ノードとの間に接続されたＰＭＯＳトランジスタとを備え、これらＮＭＯＳ及びＰＭＯＳトランジスタ各々のゲートリードは互いに接続されて入力ノードを形成し、そしてこれらＮＭＯＳ及びＰＭＯＳトランジスタは実質的に等しいトランスコンダクタンスを有し、
更に、正の供給電圧から高い電圧を与えるバイアス手段を備え、該高い電圧は上記正の供給電圧よりも小さく、
上記バイアス手段は、
上記正の供給電圧に接続されて、上記正の供給電圧と上記低い電圧の対称的な変化に対して上記高い供給電圧を対称的に変化させる容量性回路手段を含み、
複数のＭＯＳトランジスタを含み、その各々のソース及びドレインリードは互いに接続されて正の供給電圧と低い供給電圧との間に直列電流路を形成して、バイアス電圧を発生し、
このバイアス電圧受け取るように接続されると共に、このバイアス電圧から高い供給電圧を与えるように上記ＰＭＯＳトランジスタに接続されたソースホロワＭＯＳトランジスタを含む、
ことを特徴とするＣＭＯＳ入力バッファ。
【請求項１１】
正の供給電圧と低い供給電圧と共に使用するのに適合したＣＭＯＳ入力バッファであって、上記正の供給電圧と上記低い供給電圧の各々が対称的な電圧変化に支配されるようなＣＭＯＳ入力バッファにおいて、
低い供給電圧と第１のバイアス電圧との間に接続されてそれらの間に直列電流路を形成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを有する入力段と、
上記正の供給電圧と低い供給電圧との間に接続されて、上記第１のバイアス電圧を生成するバイアス回路とを備え、
上記バイアス回路は、上記正の供給電圧に接続された容量性素子を含んでいて、上記供給電圧の変化を上記バイアス回路に連通し、上記バイアス電圧に実質的に同じ変化を生じさせ、上記変化は、上記低い供給電圧の変化と対称的であることを特徴とするＣＭＯＳ入力バッファ。
【請求項１２】
上記ＰＭＯＳトランジスタは高い供給電圧及び出力ノードに接続され、上記ＮＭＯＳトランジスタは低い供給電圧と出力ノードとの間に接続され、そしてこれらＮＭＯＳ及びＰＭＯＳトランジスタのゲートリードは互いに接続されると共に入力ノードに接続される請求項１０に記載のＣＭＯＳ入力バッファ。
【請求項１３】
上記低い供給電圧をＮＭＯＳトランジスタに連通する手段を備え、この連通手段は抵抗Ｒを有し、この抵抗Ｒと、ＮＭＯＳトランジスタのトランスコンダクタンスｇn と、ＰＭＯＳトランジスタのトランスコンダクタンスｇp は、ｇp ＝ｇn ／（１＋ｇn ・Ｒ）という関係を有する請求項１０に記載のＣＭＯＳ入力バッファ。
【請求項１４】
上記ＮＭＯＳトランジスタ及び上記ＰＭＯＳトランジスタの各々のゲート端子が一緒に接続されると共に上記ＣＭＯＳ入力バッファの入力に接続され、上記ＮＭＯＳトランジスタ及び上記ＰＭＯＳトランジスタの各々のドレイン端子が一緒に接続されると共に上記入力段の出力に接続される請求項１１に記載のＣＭＯＳ入力バッファ。
【請求項１５】
上記低い供給電圧と第２のバイアス電圧との間に接続されてそれらの間に直列電流路を形成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを有する第２段を更に備え、
上記第２のバイアス電圧は上記バイアス回路によって発生され、
上記第２段のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの各々のゲート端子が一緒に接続されると共に上記入力段の出力に接続される請求項１４に記載のＣＭＯＳ入力バッファ。
【請求項１６】
上記低い供給電圧と上記正の供給電圧との間に接続されてそれらの間に直列電流路を形成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを有する最終段を備え、
上記最終段のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの各々のゲート端子が一緒に接続されると共に上記第２段の出力に接続され、上記最終段のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの各々のドレイン端子が一緒に接続されると共に上記ＣＭＯＳ入力バッファの出力に接続され、
上記最終段は、更に、該最終段の出力と該最終段の入力との間に接続されたフィードバック回路を含む請求項１５に記載のＣＭＯＳ入力バッファ。
【請求項１７】
上記フィードバック回路は、上記正の供給電圧に接続されたソース端子と、上記最終段の入力に接続されたドレイン端子と、上記最終段の出力に接続されたゲート端子とを有するＰＭＯＳトランジスタを含む請求項１６に記載のＣＭＯＳ入力バッファ。
【請求項１８】
上記低い供給電圧と上記正の供給電圧との間に接続されてそれらの間に直列電流路を形成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを有する最終段を備え、
上記最終段のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの各々のゲート端子が一緒に接続されると共に上記入力段の出力に接続され、上記最終段のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの各々のドレイン端子が一緒に接続されると共に上記ＣＭＯＳ入力バッファの出力に接続され、
上記最終段は、更に、該最終段の出力と該最終段の入力との間に接続されたフィードバック回路を含む請求項１４に記載のＣＭＯＳ入力バッファ。
【請求項１９】
上記バイアス回路は、上記正の供給電圧と上記低い供給電圧との間に接続された複数の抵抗素子を有する電圧ディバイダを更に含む請求項１４に記載のＣＭＯＳ入力バッファ。
【請求項２０】
上記バイアス回路は、上記電圧ディバイダの電圧出力に接続されたゲート端子と、上記正の供給電圧に接続されたドレイン端子と、上記第１のバイアス電圧に接続されたソ−ス端子とを有する第１のＮＭＯＳトランジスタを含む請求項１９に記載のＣＭＯＳ入力バッファ。
【請求項２１】
上記バイアス回路は、更に、上記電圧ディバイダの電圧出力に接続されたゲート端子と、上記正の供給電圧に接続されたドレイン端子と、第２のバイアス電圧に接続されたソース端子とを有する第２のＮＭＯＳトランジスタを含む請求項２０に記載のＣＭＯＳ入力バッファ。
【請求項２２】
上記電圧ディバイダの複数の抵抗素子が、直列接続の複数のゲート−ドレイン接続ＰＭＯＳトランジスタを含み、上記ＰＭＯＳトランジスタの各々がその本体の端子とソース端子とが接続されている請求項２１に記載のＣＭＯＳ入力バッファ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、一般に、入力バッファ回路に係り、より詳細には、ＴＴＬ対応のＣＭＯＳ入力バッファ回路に係る。この回路は、トランジスタのスレッシュホールド電圧と、回路への電源入力ノードにおける対称的なノイズの両方に比較的関わりなくスイッチングスレッシュホールド電圧を与えるものである。
【０００２】
【従来の技術】
半導体製造技術における現状技術では、バイポーラ、電界効果、相補的電界効果（ＣＭＯＳ）及び他のものを含む多数の種々の技術でデジタル回路を実現することができる。これらの技術は、種々の形式のロジックを可能にするが、各々それ自体の利点と欠点がある。例えば、トランジスタ−トランジスタロジック（ＴＴＬ）は、バイポーラトランジスタを使用し、高速の大規模集積に広く利用できる回路を提供する。電界効果（ＣＭＯＳ）技術は、高速ではないが、マイクロプロセッサやメモリ等を特徴付ける高い密度を発揮する。
【０００３】
種々の技術がしばしば組み合わされて完全なシステムが形成される。例えば、デジタルシステムは、ＴＴＬ制御回路と、スタティック又はダイナミックランダムアクセスメモリとして実施されたＣＭＯＳデータ記憶装置とを含むことができる。入力及び出力バッファは、これら技術と技術との間のインターフェイスを形成し、各々、ＴＴＬ信号を受け入れそしてそれらをＣＭＯＳ環境へ参照したり、又はその逆を行ったりする。
【０００４】
ＣＭＯＳ技術は、相補的な導電率型のトランジスタ、即ちｎチャンネルＭＯＳ（ＮＭＯＳ）及びｐチャンネルＭＯＳ（ＰＭＯＳ）を提供する。ＮＭＯＳデバイスは、それらのゲート電極が正にバイアスされたときにオンになるが、ＰＭＯＳデバイスはオフになる。逆に、ＰＭＯＳデバイスは、それらのゲート電極が負にバイアスされたときにオンになるが、ＮＭＯＳデバイスはオフになる。この技術では、高い供給電圧を出力ノードに接続するＰＭＯＳトランジスタと、低い供給電圧を出力ノードに接続するＮＭＯＳトランジスタのトーテム構成からロジックインバータが形成される。両トランジスタのゲートノードは一緒に入力ノードに接続される。論理状態「１」と「０」の電圧差により、ＣＭＯＳ回路は比較的高いノイズ裕度を有する。更に、入力信号がいずれかの供給電圧において一定であるときには、一連の２つのトランジスタの一方が導通せず、論理ゲートは本質的にゼロ電力の消費となる。
【０００５】
しかしながら、この状態において本質的にゼロ電力の消費ということは、ＣＭＯＳ回路が電源の他の入力電圧を消費しないか又はノイズに影響されないことを意味するものではない。これは、図１及び２について更に説明する。
【０００６】
図１は公知のＣＭＯＳ入力段１２を示しており、これは、ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２を備えており、ＴＴＬ対応のＣＭＯＳ入力バッファを構成する。ＴＴＬ回路１０は、電圧（Ｖi ）の入力信号を入力段１２に供給する。２つのトランジスタＱ１及びＱ２は、典型的に５ボルトの正の供給電圧Ｖｃｃと、一般に接地電位の低い供給電圧Ｖｓｓとの間に接続される。（ＰＭＯＳトランジスタの記号は、ゲートノードに丸印を有する。）ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間の相互接続部は、入力段１２の出力端子を形成し、ここに段により発生された出力電圧Ｖｏが与えられる。
【０００７】
入力段１２は、これを用いる回路において、入力電圧Ｖi がトランジスタＱ１及びＱ２に本質的に同じ飽和電流を導通させるトリップ点を有する。このトリップ点は、それを越えるとＮＭＯＳトランジスタＱ２が出力Ｖｏを接地に向かって引っ張りそしてそれより低いとＰＭＯＳトランジスタＱ１が出力ＶｏをＶｃｃに向かって引っ張るような入力電圧レベルでもある。
【０００８】
ＣＭＯＳ入力ゲート１２のトリップ点は、通常は、指定Ｖi の高い入力レベル２．４ボルトと低い入力レベル０．８ボルトとの間の中間に選択されるか、又は１．６ボルトの範囲のどこかに選択される。しかしながら、入力電圧Ｖi が、ＮＭＯＳトランジスタＱ２のスレッシュホールド電圧（Ｖｔ又はＶｔｎ）（約０．８ボルト）より高いレベルであって、且つＰＭＯＳトランジスタＱ１のスレッシュホールド電圧（Ｖt 又はＶtp）だけＶｃｃより低いレベルより更に低いレベルにあるときは、Ｑ１及びＱ２の両方が導通する。ＶｃｃからＶｓｓに電流が流れて、回路は電力を消費する。従って、たとえ多数のＴＴＬ回路が２．４ボルトの指定の最小レベルより上の高い出力論理レベルを発生できるとしても、一般に、ＰＭＯＳトランジスタをオフに切り換えるに充分な出力レベル（即ち、１つのＰＭＯＳスレッシュホールドだけＶｃｃより低い）には到達しない。それ故、ＴＴＬ回路１０が、充分に高いレベルでない入力信号Ｖi を入力段１２に与えるときには、ＣＭＯＳ対の両トランジスタがオンとなり、ＶｃｃからＶｓｓへ電流を通流させて、電力を消費させる。
【０００９】
公知の５ボルトのＴＴＬ対応のＣＭＯＳスタティック入力バッファは、通常、ＶｃｃとＶｓｓとの間で非対称的にセットされたトリップ点を有している（通常は、Ｖｓｓより約１．６ボルト高くそしてＶｃｃより３．４ボルト低い）。この非対称的な位置設定は、多数のスタティック入力バッファがＶｓｓ入力端子に現れるノイズに特に影響される理由によるものである。
【００１０】
電源ノイズは図２を参照して最も良く理解されよう。図２は、ピン接続部１３によりＶｃｃ供給電圧に接続されたＶｃｃ端子と、ピン接続部１５によりＶｓｓ供給電圧に接続されたＶｓｓ端子とを有する集積回路１４を示している。商業的な設計においては、これらのピン接続部のインピーダンスを低く保つように各々努力がなされているが、そのインダクタンスは無視できるものではない。これらのインダクタンスは、供給リードインダクタンスＬ１及びそれに対応する本質的に等しい接地又は戻りリードインダクタンスＬ２によって図２に示されている。
【００１１】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のような幾つかのＣＭＯＳデバイスは、スタンバイ状態では本質的にゼロ電流の引き出しであるが、アクティブなサイクルの開始時には高い電流消費に迅速に切り換わる。インダクタにまたがる瞬時電圧は、Ｌ（ｄｉ／ｄｔ）であるので、リードインダクタンスＬを乗じた電流の迅速な変化（ｄｉ／ｄｔ）は、Ｌ１間に約１ボルトを発生し得る。回路１４は電荷を蓄積しないので（出力ピンに流れる電流は無視する）、供給電流Ｉ1 は戻り電流Ｉ2 に実質的に等しく、従って、ｄｉ1 ／ｄｔ＝ｄｉ2 ／ｄｔとなる。更に、インダクタンスＬ１及びＬ２は実質的に等しいので、Ｌ１間の１ボルトの電圧降下は、インダクタンスＬ２間にも１ボルト電圧降下として現れる。その結果、電流の増加中は、Ｖｃｃ端子の電位は、Ｖｓｓ端子の電位が上昇するのと同じ量だけ降下し、そして電流の減少中は、その逆となる。従って、インダクタンスＬ２間の１ボルトの電圧降下は、Ｖｓｓ端子に１ボルトの上昇を生じさせ、一方、インダクタンスＬ１間の対応する１ボルトの電圧降下は、Ｖｃｃ端子に１ボルトの電圧降下を生じさせる。それ故、ノイズは対称的である。加えて、出力ノードは、ＶｓｓからＶｃｃへ（又は逆に）全て同時に切り換わり、Ｖｃｃ（又はＶｓｓ）から電流を引き出すが、Ｖｓｓ（又はＶｃｃ）に対応電流を生じさせず、これはむしろ出力リードに生じることになる。この不所望な作用は、通常は、個別の電源ピンを用いて出力バッファを駆動することにより防止され、従って、主電源のノイズは対称的に保たれる。
【００１２】
【発明が解決しようとする課題】
不都合なことに、図１の公知回路では、Ｖｃｃ及びＶｓｓが対称的に変化するときに、トリップ点も変化する。入力のスイッチングスレッシュホールド即ちトリップ点において、Ｑ１及びＱ２に流れる飽和電流が等しくなる。１．６ボルトのトリップ点を得るには、１．６ボルトにおいて、ＮＭＯＳトランジスタＱ２とＰＭＯＳトランジスタＱ１が同じ飽和電流を有するように回路を設計しなければならない。１．６ボルトの入力電圧において、ＮＭＯＳトランジスタＱ２は、そのスレッシュホールド電圧よりもＶi −Ｖｓｓ−Ｖ1 ＝１．６−０−０．８＝０．８ボルトだけ高い電圧によりオンに切り換えられる。１．６ボルトの同じ入力電圧において、ＰＭＯＳのスレッシュホールド電圧が０．８ボルトでありそしてＶｃｃ供給電圧が５．０ボルトである状態では、ＰＭＯＳトランジスタＱ１が、Ｖｃｃ−Ｖi −｜Ｖtp｜＝５−１．６−０．８＝２．６ボルトによりオンに切り換えられる。１．６ボルトのトリップ点を得るためには、ＮＭＯＳトランジスタのトランスコンダクタンスｇn がＰＭＯＳトランジスタよりも相当に大きいことが必要である。
【００１３】
この例では、ＮＭＯＳトランジスタは、２．６ｍＡ／ボルトのトランスコンダクタンス（既に計算した０．８ボルトを乗じると、２．０８ｍＡとなる）をもつように設計され、一方、ＰＭＯＳトランジスタは、０．８ｍＡ／ボルトのトランスコンダクタンス（（既に計算した２．６ボルトを乗じると、２．０８ｍＡとなる）をもつように設計される。
【００１４】
この例において、電源のノイズがＶｓｓを接地よりも１ボルト低くする場合には、ＮＭＯＳトランジスタの導通が２．６ｍＡだけ増加する。電源の動きの対称性は、Ｖｃｃを１ボルトだけ増加させ、ＰＭＯＳトランジスタＱ１の導通を０．８ｍＡだけ増加させる。従って、２つの電源における対称的なノイズは、Ｑ１とＱ２の飽和電流に非常に非対称な変化を生じさせる。これは、もちろん、１．６ボルトの所望のトリップ点を得るために必要とされるＱ１とＱ２のトランスコンダクタンスが異なるためである。
【００１５】
この例においては、Ｖｓｓ及びＶｃｃにおける対称的なノイズが１ボルトと仮定すると、トリップ点は１．０７ボルトに移動する。１．０７ボルトの入力においてＱ２及びＱ１の電流を計算すると、次のようになることが分かる。
0003676408.tif 000002
電流は、１．０７ボルトにおいて等しいので、トリップ点は、１．０７ボルトである。従って、ノイズが対称的であったにも係わらず、電源端子における１ボルトのノイズはトリップ点を１．６ボルトから１．０７ボルトへ移動し、即ち０．５３ボルトの変化を生じさせた。従って、集積回路の動作により生じる電源端子の対称的なノイズは、その回路の入力バッファのトリップ点を変化させる。これは、入力バッファが、外部で与えられた論理「０」を論理「１」と解釈したり、又は外部で与えられた論理「１」を論理「０」と解釈したりさせる。
【００１６】
公知のスタティックＣＭＯＳ入力バッファのトリップ点は、ＰＭＯＳ及びＮＭＯＳトランジスタのスレッシュホールド電圧変化と共に変化する。上記したように、ＴＴＬ対応のスタティックＣＭＯＳ入力バッファのトリップ点は、一般に、指定の高いレベルと低いレベルとの中間、即ち１．６ボルトに選択される。上記したように、トリップ点は、多くの場合に、ＰＭＯＳ及びＮＭＯＳトランジスタをこれらがトリップ点において実質的に同じ電流を導通させるようなトランスコンダクタンスで製造することによりセットされる。通常、これは、ＮＭＯＳトランジスタのトランスコンダクタンスがＰＭＯＳトランジスタよりも少なくとも３倍は大きいことを必要とする。ＰＭＯＳトランジスタのスレッシュホールド電圧の変化は、そのトランスコンダクタンスが低いためにトリップ点にほとんど影響を与えない。しかしながら、これは、ＮＭＯＳトランジスタのスレッシュホールド電圧の変化については言えないことである。これらの変化は、トリップ点に著しい影響を及ぼす。ＮＭＯＳスレッシュホールド電圧の１ボルトの増加は、トリップ点を少なくとも０．７５ボルト増加させる。
【００１７】
更に、従来のＣＭＯＳ入力バッファのトリップ点は、集積回路上の他のサブ回路により影響される。これは、大きなＣＭＯＳ集積回路チップにおいては、多くの入力バッファを便宜上チップへのＶｓｓ入力端子から離して配置するために生じる。Ｖｓｓを入力バッファに連通するためにチップには金属接続部が使用される。この金属は、特に最小の断面においてある程度の抵抗値を有し、ＣＭＯＳ入力バッファ又は他の回路の個々の段は、この抵抗間に充分な電圧を発生するに足る電流を与える。従って、ＣＭＯＳバッファの入力段のトリップ点は、同じ内部電源ワイヤを共有する他の回路によって引き出される電流により影響を受けることになる。
【００１８】
【課題を解決するための手段】
本発明は、３つの別々の重要な目的を同時に達成するＣＭＯＳ入力バッファを提供する。即ち、本発明は、対称的な電源ノイズに比較的不感であり、ＰＭＯＳ及びＮＭＯＳのスレッシュホールド電圧の変化に比較的不感であり、そして更に入力電圧がＴＴＬ回路によって与えられた高論理レベル又は低論理レベルであるときにＤＣ電力を本質的に消費しない。
【００１９】
本発明によれば、ＣＭＯＳ入力バッファは、ほぼ同じトランスコンダクタンス（ＰＭＯＳトランジスタに対してｇp 、ＮＭＯＳトランジスタに対してｇn ）を有するように構成されたＭＯＳトランジスタの相補対を備えている。従って、バッファのトリップ点は、ＰＭＯＳトランジスタのソース端子を、正の供給電圧より低いバイアス電圧を発生するバイアス回路に接続することにより、最悪の場合のＴＴＬの高い出力電圧と低い出力電圧との間の中間にセットされる。バイアス回路は、トリップ点をスレッシュホールド電圧に係わりないものにするバイアス電圧を発生し、そして受け取ったＴＴＬ出力電圧が高レベルであるときにＰＭＯＳトランジスタが導通しないよう確保する。（ＮＭＯＳトランジスタは、この回路及び公知回路の両方においてＴＴＬ入力電圧が低レベルであるときにオフである。）
【００２０】
本発明の好ましい実施例では、入力段はＰＭＯＳトランジスタを使用し、そのドレインはＮＭＯＳトランジスタのドレインに接続される。ＰＭＯＳトランジスタのソースは、バイアス電位に接続される。ＮＭＯＳトランジスタのソースは、Ｖｓｓ電位ソースに接続される。各トランジスタのゲートは一緒に入力端子に接続される。更に、２つのＣＭＯＳトランジスタは、ほぼ等しいトランスコンダクタンスを有するように設計される。
【００２１】
バイアス回路はバイアス電圧を発生し、その理想的な大きさは、固定のプロセス独立電圧＋１つのＰＭＯＳトランジスタのスレッシュホールド電圧の大きさ−１つのＮＭＯＳトランジスタのスレッシュホールド電圧に等しい固定のプロセス従属電圧である。好ましい実施例では約３．２ボルトのこのバイアス電圧は、ＰＭＯＳトランジスタのソースに印加され、これにより、入力段のトリップ点はバイアス電圧とＶｓｓ電位とのほぼ中間に配置される。更に、バイアス電圧は正の供給電圧に容量的に結合され、従って、ＰＭＯＳトランジスタのソースは正の供給電圧におけるノイズに従う。両トランジスタは等しいトランスコンダクタンスを有するので、対称的な内部発生の電源ノイズがＶｃｃの電圧を瞬間的に増加させ、ＰＭＯＳ電流を増加させるが、Ｖｓｓの電圧の同時に生じる等しい減少は、ＮＭＯＳ電流に同じ増加を生じさせる。しかしながら、Ｖｓｓ及びＶｃｃはこのようなノイズによって変化し、両トランジスタは、外部接地点よりも１．６ボルト上に保たれるトリップ点において等しく導通する。
【００２２】
更に、受け取ったＴＴＬ出力電圧が一般に指定（例えば、２．４ボルト）より大きな電圧レベルにおいて高く切り換わるときには、ＰＭＯＳトランジスタのゲートの電圧は、そのソースの３．２ボルトバイアスに対し、ＰＭＯＳのスレッシュホールド電圧よりも低くなる。これは、ＰＭＯＳトランジスタが導通を停止するようにさせ、ＣＭＯＳトランジスタ対に電流が流れないことになる。これは、入力電圧が約４．２ボルトを越えない限り、公知の回路では生じなかったことである。ＴＴＬ入力電圧が低い（典型的に０．４ボルト程度）ときにも電流は流れない。というのは、ＮＭＯＳがオフだからである。
【００２３】
従って、ＰＭＯＳ及びＮＭＯＳトランジスタがほぼ等しいトランスコンダクタンスを有する図３の回路は、比較的電源ノイズに不感である。更に、ノードＡのバイアス電圧が約３．２ボルトにセットされた状態では、この回路は正しいトリップ点が１．６ボルトであり、約２．４ボルトより高いか又は０．８ボルトより低い入力電圧において電流の引出しを停止する。しかしながら、これは問題である。即ち、出力電圧の振れはＶｓｓからバイアス電圧までだけで、Ｖｃｃまでではなく、従って、次の段（ＣＭＯＳインバータ）が電力を引き出す。本発明の次の実施例は、この問題を解消する。
【００２４】
本発明の別の実施例では、ＣＭＯＳ入力バッファが、直列に接続された多数のＣＭＯＳトランジスタ段から形成される。各段は、それが動作される個別のバイアス回路を有し、各次々の段のバイアス電圧は、その手前の段よりも、ＰＭＯＳトランジスタのスレッシュホールド電圧よりも若干小さい電圧だけ正になる（図５を参照）。このバイアス技術は、各々の受け取ったＴＴＬ出力の静止状態（高又は低）に対して各段が非導通となるよう保証する。
【００２５】
本発明の別の実施例では、上記のように各々個別にバイアスされる単一段又は多数の段の最後の段にフィードバック回路が設けられる。最後の段の入力ノードが僅かに高い電圧（例えば、約３．２ボルト）に駆動されたときには、フィードバック回路がこの入力をＶｃｃまで引っ張って、ＰＭＯＳトランジスタを遮断することにより、電力消費を減少させる（図６又は７を参照）。
【００２６】
本発明の好ましい実施例は、固定（プロセス及びＶｃｃ独立）の電圧ソースからＮＭＯＳスレッシュホールド電圧を引いたものにＰＭＯＳスレッシュホールド電圧を加えたものにより発生された電圧に等しい値のバイアス電圧を使用する。ＮＭＯＳ及びＰＭＯＳスレッシュホールド電圧を含ませる効果は、入力バッファのトリップ点を、トランジスタスレッシュホールド電圧のプロセス変化に比較的不感にし、即ち非常に望ましい特性にすることである。
【００２７】
本発明の効果はここに明らかであろう。第１に、本発明により構成されたＣＭＯＳ入力バッファのトリップ点は、内部で発生される電源ノイズに比較的不感であり、即ち段の２つの動作電圧であるバイアス電圧とＶｓｓとの間の中心に保たれる。本発明のこの特徴は、電源ノイズによる偽警報を最小にする。第２に、本発明により構成されたスタティックＣＭＯＳ入力バッファのトリップ点は、ＰＭＯＳ及びＮＭＯＳトランジスタのスレッシュホールド電圧のプロセス変化に不感であり、あらゆる状態のもとで充分な余裕を更に確保し、偽応答を防止する。第３に、ＰＭＯＳトランジスタは、受け取ったＴＴＬ出力信号が低状態にあるか又はＶｃｃより充分低い高状態にあるときに非導通状態にすることができるので、電力消費が減少される。本発明のこれら及び他の効果並びに特徴は、以下の詳細な説明から当業者に明らかとなろう。
【００２８】
【実施例】
図３は、本発明によるスタティック入力バッファの入力段の一実施例を示す。図３に示すように、入力段１２’は、これを形成するように接続されたＰＭＯＳトランジスタＱ１’及びＮＭＯＳトランジスタＱ２’を備えている。
【００２９】
ＣＭＯＳ回路１２’の最小の高い及び最大の低い入力論理レベルは、高い入力レベルに対して２．４ボルトでありそして低い入力レベルに対して０．８ボルトであると仮定する。好ましくは、入力ＣＭＯＳ段１２’のトリップ点は、これら２つのレベル間の中間点、即ち１．６ボルトである。
【００３０】
ＰＭＯＳ及びＮＭＯＳトランジスタＱ１’及びＱ２’は、それらの各々のトランスコンダクタンスがほぼ等しくなるように設計される。従って、トランジスタＱ１’及びＱ２’は、ゲート−ソース電圧の変化に応答して、ドレイン−ソース電流に同じ変化を生じさせる。ＭＯＳトランジスタのトランスコンダクタンスはトランジスタの巾に比例し、そしてトランジスタの長さに（ほぼ）逆比例する。トランスコンダクタンスのマッチングは、トランジスタのチャンネルの巾と長さをおおよそ変化させることにより達成できる。ＭＯＳトランジスタの長さは、遅延を最小にするためにはできるだけ短く選択するのが好ましい。従って、トランジスタは、技術的に許される最短のチャンネルを使用するのが好ましく、その巾は、所望のトランスコンダクタンスを与えるように必要に応じて調整される。従来の短いチャンネルのＭＯＳトランジスタでは、トランジスタの飽和電流は、ゲート−ソース電圧とトランジスタのスレッシュホールド電圧との差に伴いほぼ直線的に変化する。（長いチャンネルのトランジスタの飽和電流は、この差の平方で変化する。）等しいトランスコンダクタンスに対しては、ＰＭＯＳトランジスタは、ＮＭＯＳトランジスタよりも巾が広くなければならない。
【００３１】
図３は、バイアス回路１６がバイアス電圧を印加する電圧ノードＡに接続されたＰＭＯＳトランジスタＱ１’のソースを更に示している。バイアス電圧は、ＣＭＯＳ入力段１２’のトリップ点を、高い入力レベルと低い入力レベルの中間点である所望の１．６ボルトレベルに置くように選択される。ＰＭＯＳ及びＮＭＯＳトランジスタのトランスコンダクタンスはほぼ等しいので、トランジスタのスレッシュホールド電圧の大きさがほぼ等しいと仮定すれば、ＮＭＯＳトランジスタのソースの電圧（接地）が所望のトリップ点より低いときには、バイアス電圧が、ＰＭＯＳトランジスタのソースに対して所望のトリップ点よりも相当に高い電圧レベルを供給しなければならない。１．６ボルトのトリップ点に対しては、図３のノードＡのバイアス電圧が約３．２ボルトでなければならない。当然、ＮＭＯＳ及びＰＭＯＳのスレッシュホールド電圧の大きさが等しくない場合には、本発明の概念を用いてバイアス電圧を適切に変化させることができる。
【００３２】
ＣＭＯＳ入力ゲート１２’は、次のように動作する。ＴＴＬ回路１０から段１２’への入力電圧が低く、０．８ボルト未満であると仮定する。これは、ＰＭＯＳトランジスタＱ１’を導通状態に入れる。ＮＭＯＳのスレッシュホールド電圧が０．８ボルトであると仮定すれば、ＮＭＯＳトランジスタは非導通であり、ＶｃｃからＶｓｓへ電流は流れない。ＮＭＯＳのスレッシュホールド電圧が０．８ボルトより低く、例えば、０．６ボルトである場合には、ＮＭＯＳトランジスタは完全にオフではなく、僅かな電流が流れる。ＮＭＯＳトランジスタによりほとんど又は全く電流が導通されない状態では、ＰＭＯＳトランジスタＱ１’が出力信号Ｖｏを３．２ボルトのノードＡのバイアス電圧に向かって引っ張る。
【００３３】
次いで、受け取ったＴＴＬ出力信号Ｖi が高レベルに切り換わり、即ち２．４ボルトより高い電圧に切り換わったと仮定する。これは、ＮＭＯＳトランジスタＱ２’をオンにする。ノードＡにおけるＰＭＯＳトランジスタＱ１’のソースは３．２ボルトであり、そしてＱ１’のゲートは少なくとも２．４ボルトであるから、ゲート−ソースの電圧差は、マイナス０．８ボルトのＰＭＯＳスレッシュホールドを克服するに充分なものではない。それ故、ＰＭＯＳトランジスタＱ１’は導通しない。この状態のもとでは、たとえＮＭＯＳトランジスタＱ２’が導通しても、ＣＭＯＳ入力ゲート１２’は、ＶｃｃからＶｓｓへ電流を導通せず、出力信号Ｖｏは、ＮＭＯＳトランジスタＱ２’によってＶｓｓに引っ張られる。
【００３４】
プロセス、電源電圧及び温度の不感性のために、バイアス回路１６は、変型バンドギャップ発生器を用いて実施することができる。このような回路は、２つの部分より成る。第１の部分は、プロセスに関わりなく、温度に関わりなく且つ供給電圧に関わりない３．２ボルトの供給電圧を与える公知のバンドギャップレギュレータである。第２の部分は、以下に述べる形式の回路を用いて、１つのＰＭＯＳスレッシュホールド電圧の大きさを付加し、そして１つのＮＭＯＳトランジスタスレッシュホールド電圧の大きさをこの固定の３．２ボルト供給電圧から差し引く。
【００３５】
しかしながら、バンドギャップ発生器に取って代わるより簡単なものは、図４に示すバイアス回路１６である。図示されたように、バイアス回路１６は、ＶｓｓとＶｃｃとの間に直列電流路を形成するようにソース−ドレインが接続された４つのＰＭＯＳトランジスタＱ４、Ｑ５、Ｑ６及びＱ７を備えている。ＰＭＯＳトランジスタＱ４のドレインはＶｓｓに接続され、そしてＰＭＯＳトランジスタＱ７のソースはＶｃｃに接続される。これらトランジスタＱ４ないしＱ７の各々は、ＮウェルＣＭＯＳプロセスで形成されるのが好ましく、その各々はそのソースに結合された各ウェルを有している。トランジスタＱ４、Ｑ５及びＱ７は、全て長いチャンネルの巾の狭いトランジスタで、ほぼ等しい長さとほぼ等しい巾を有しており、そしてトランジスタＱ６は、巾が広くて短いチャンネルのトランジスタである。
【００３６】
トランジスタＱ４ないしＱ７は、Ｖｃｃの固定の一部分（約２／３）、即ち約３．２ボルトであるバイアス電圧をノードＢに発生する。（トランジスタＱ６にまたがる電圧は、ほぼ１つのＰＭＯＳスレッシュホールド電圧であって、Ｑ７のドレイン−ソース電圧をこの１つのスレッシュホールド電圧分だけ低下させるがゲート−ソース電圧は低下させない。Ｑ６にまたがるこの電圧降下は、Ｑ７が飽和状態のままであるからノードＢの電圧にはほとんど影響を及ぼさない。）ノードＣのバイアス電圧は、ノードＢに発生される電圧（３．２ボルト）と、短チャンネルトランジスタＱ６の１つ分のＰＭＯＳスレッシュホールド電圧（約０．８ボルト）の和である。
【００３７】
ノードＣは、ソースホロワとして働くＮＭＯＳトランジスタＱ８のゲートに接続される。トランジスタＱ８のゲートは、キャパシタＣ１によりＶｃｃにも接続される。トランジスタＱ８のドレインはＶｃｃに接続され、一方、トランジスタＱ８のソースは、入力段１２’（図３）のノードＡに印加されるバイアス電圧を形成する。キャパシタＣ１は、回路の動作により発生されたＶｃｃに関する高い周波数ノイズがソースホロワトランジスタＱ８によりノードＡに実質的に反映されるようにするに充分な大きさであるのが好ましい。ほとんどの部分に対してこのように反映されるノイズは、Ｖｓｓにおけるノイズの補数分である。従って、ＰＭＯＳトランジスタＱ１’のソース端子が変化するときには、ＮＭＯＳトランジスタＱ２’のソース端子も変化するが、方向は逆である。このように、トランジスタＱ１’及びＱ２’が直列電流路を形成するところのノードＡとＶｓｓとに現れる電圧変化は、実質的に対称的である。
【００３８】
トリップ点において、ＣＭＯＳトランジスタ対Ｑ１’及びＱ２’（図３）に流れる電流は等しい。ＰＭＯＳトランジスタＱ１’に流れる飽和電流、Ｉ１は、次の通りである。
Ｉ１＝（ＶA −Ｖi −Ｖtp）ｇp                             （式２）
但し、ＶA はノードＡの電圧であり、Ｖi はトランジスタＱ１’のゲートの電圧であり、ＶtpはＰＭＯＳトランジスタＱ１’の（負の）スレッシュホールド電圧の大きさであり、そしてｇp はＰＭＯＳトランジスタＱ１’のトランスコンダクタンスである。（トランジスタＱ１’、Ｑ２’は短いチャンネルのデバイスであり、上記した式１の直線関係を生じさせる。）
【００３９】
同様に、Ｖｓｓが接地であると仮定すれば、トランジスタＱ２’に流れる飽和電流は、次の通りである。
Ｉ２＝（Ｖi −Ｖtn）ｇn                                   （式３）
但し、ＶtnはＮＭＯＳトランジスタＱ２’のスレッシュホールド電圧であり、そしてｇn はＮＭＯＳトランジスタＱ２’のトランスコンダクタンスである。
【００４０】
入力ゲート１２’のトリップ点において、飽和電流は、Ｉ１＝Ｉ２＝（ＶA −Ｖi −Ｖtp）ｇp ＝（Ｖi −Ｖtn）ｇn に等しい。
【００４１】
トランジスタＱ１’及びＱ２’は、それらのトランスコンダクタンス（ｇp 、ｇn ）が実質的に等しくなるサイズとされる。それ故、等しいトランスコンダクタンス項（ｇp 、ｇn ）で除算しそしてＶi に対して解くと、次のようになる。
２Ｖi ＝ＶA −Ｖtp＋Ｖtn                                  （式４）
ノードＢの電圧は、供給電圧Ｖｃｃの固定の一部分（スレッシュホールド電圧とは独立）である。それ故、ノードＡの電圧ＶA は、トランジスタＱ６により与えられるＰＭＯＳスレッシュホールドにより上昇されそしてトランジスタＱ８のＮＭＯＳスレッシュホールドにより低下されるＶｃｃのこの固定の一部分である。従って、次のようになる。
ＶA ＝ｋＶcc＋Ｖtp−Ｖtn                                （式５）
但し、ＶtpはＰＭＯＳトランジスタＱ６を含むＰＭＯＳトランジスタのスレッシュホールド電圧の大きさであり、ＶtnはＮＭＯＳトランジスタＱ８（図４）を含むＮＭＯＳトランジスタのスレッシュホールド電圧であり、そしてｋはＶｃｃの所望の部分である。
【００４２】
式４のＶA に式５のＶA を代入すると、次のようになる。
２Ｖi ＝ｋＶcc＋Ｖtp−Ｖtn−Ｖtp＋Ｖtn                  （式６）
従って、次のようになる。
Ｖi ＝ｋＶcc／２                                        （式７）
ＰＭＯＳ及びＮＭＯＳトランジスタのスレッシュホールド電圧は打ち消し合い、トリップ点ｋＶｃｃ／２は、供給電圧Ｖｃｃに直接関係しているが、ＮＭＯＳのスレッシュホールド電圧にもＰＭＯＳのスレッシュホールド電圧にも関係しないことを示す。従って、図４に示すバイアス回路は、製造プロセスの幾つかの不安定要素に関わりのないトリップ点を図３の回路に確立する。
【００４３】
電源入力端子における対称的なノイズはトリップ点に影響を及ぼさない。入力信号がトリップ点にあるときには、定義により、ＮＭＯＳ及びＰＭＯＳ飽和電流が等しくなる。対称的なノイズの状態では、ある時点で、Ｖｓｓがシステム接地点よりも０．５ボルト低くなり、そしてＶｃｃはシステム供給電圧よりも０．５ボルト高くなる。ノードＡも、図４において、キャパシタＣ１によりその公称値よりも０．５ボルト上である。Ｖｓｓがシステム接地点よりも０．５ボルト低い状態では、ＮＭＯＳトランジスタＱ２’の電流は、この電圧の変化（０．５ボルト）にＮＭＯＳトランジスタのトランスコンダクタンス（ｇn ）を乗じた値だけ増加する。しかしながら、同時に、ＰＭＯＳトランジスタＱ１’のソース（ノードＡ）が同じ０．５ボルトだけ増加する。ＰＭＯＳトランジスタＱ１’のトランスコンダクタンスｇp は、ＮＭＯＳトランジスタＱ２’のトランスコンダクタンスに等しいので、ＰＭＯＳトランジスタＱ２’の電流は、この同じ０．５ボルトに同じトランスコンダクタンス値ｇp を乗じた値だけ増加する。それ故、対称的なノイズの状態では、あたかもノイズがないかのように電流が互いに等しいままである。
【００４４】
図４のバイアス回路を用いた図３の入力バッファ１２’は、そのトリップ点がトランジスタのスレッシュホールド電圧に関わりなく且つその電源の対称的なノイズにも関わりない（これらは、本発明の２つの主たる目的である）。更に別の効果は、入力が約０．８ボルトより低いか又は約２．４ボルトより高いときにはこの段が定常電力を消費しないことである。約２．４ボルトより高い入力電位において定常電力消費を除去することは、第３の重要な目的である。ほとんどの公知の回路では、電流の流れを防止するには、入力電位が少なくともＶｃｃ−Ｖtp即ち約４．２ボルトであることを必要とする。
【００４５】
図４のバイアス回路１６はノードＡにバイアス電圧を発生し、従って、入力バッファのトリップ点は、ＭＯＳスレッシュホールド電圧のプロセス変化に実質的に不感であるが、これは供給電圧Ｖｃｃにより左右される。入力バッファ１２’及びバイアス回路１６がＶｃｃの変化に曝され、この応答が受け入れられない用途は多数ある。このような場合には、図７の回路１６Ａを使用できる。図４と図８の回路は、表面上は同様であるが、構造及び機能が異なる。
【００４６】
図８のバイアス回路１６Ａは、好ましくはＣＭＯＳ  Ｎウェルプロセスで形成されて各々そのウェルがそのソースに結合された一連のＰＭＯＳトランジスタＱａ、Ｑｂ、Ｑ４’、Ｑ５’、Ｑ６’及びＱ７’のストリングを備えている。ＰＭＯＳトランジスタＱ７’は、長くて狭いチャンネルをもつように構成され、そのゲートがＶｓｓに接続されている。トランジスタＱａ、Ｑｂ・・・Ｑ６’は、短くて巾の広いチャンネルをもつように構成される。
【００４７】
ＰＭＯＳトランジスタＱ７’は、僅かな量の電流のみを導通し、従って、ＰＭＯＳトランジスタＱａ・・・Ｑ６’はツェナーダイオードとして機能し、そのスレッシュホールド電圧は、ＰＭＯＳトランジスタのスレッシュホールド電圧Ｖtpよりも若干大きい。従って、バイアス回路１６ＡによりノードＡに発生されるバイアス電圧は、５つのＰＭＯＳスレッシュホールド（５・Ｖtp）から１つのＮＭＯＳスレッシュホールドＶtnを引いたものである。従って、バイアス回路１６ＡによりノードＡに与えられるバイアス電圧は、もはや供給電圧Ｖｃｃの部分ではなく、トランジスタのスレッシュホールド電圧のみによって発生される。
【００４８】
供給電圧Ｖｃｃにノイズが生じる状態においてバイアス回路１６Ａが使用される場合には、Ｑ７’とＱ６’との間のノードとキャパシタＣ１との間に高い抵抗素子Ｒが追加される。この抵抗素子は、高抵抗の層でもよいし、適切にバイアスされたＰＭＯＳ又はＮＭＯＳトランジスタでもよい。重要な点は、抵抗素子Ｒによって与えられるインピーダンス（抵抗）が、ＰＭＯＳトランジスタＱ６’及びＱ７’の接合部に向かって見たインピーダンスに比して大きい（典型的にメガオーム）ことである。更に、時定数ＲＣ１は、過渡ノイズの周波数に比して長く、且つ供給電圧Ｖｃｃの立上り時間に比して短いのが好ましい。
【００４９】
図４のバイアス回路により発生されるバイアス電圧は、そのトリップ点がプロセスパラメータには関わりないがＶｃｃにより左右される。図８のバイアス回路により発生されるバイアス電圧のトリップ点は、Ｖｃｃには関わりないが、ＰＭＯＳスレッシュホールド電圧により左右される。或いは又、バンドギャップ発生回路は、Ｖｃｃ、プロセスパラメータ及び温度に関わりないバイアス電圧を発生する。この固定電圧は、次いで、図４のトランジスタＱ４及びＱ５に取って代わりノードＢに現れる。次いで、前記のように、ノードＢの固定電圧は、トランジスタＱ６により１つのＰＭＯＳスレッシュホールド電圧の大きさだけ上昇されそしてトランジスタＱ８により１つのＮＭＯＳスレッシュホールド電圧だけ低下される。前記したように、これは、図３のノードＡに理想的なバイアス電圧を発生し、Ｖｃｃ、温度、及び両ＮＭＯＳ及びＰＭＯＳスレッシュホールド電圧の大きさを含む全ての変数に関わりないトリップ点を達成する。
【００５０】
使用されるバイアス回路に関わりなく、図３の入力バッファ１２’からの出力信号が通常のＣＭＯＳインバータを駆動する場合は、著しい電力が消散される。これは、入力バッファ１２’の出力が、ノードＡの電圧、即ち約３．２ボルトのみの出力高電圧レベルを有するためである。この３．２ボルトレベルでは、次の段のＰＭＯＳトランジスタをオンにするには低過ぎる（そのソースはＶｃｃであり即ち＋５ボルトに等しいと仮定する）。もちろん、この３．２ボルトのレベルは、次の段のＮＭＯＳトランジスタをオンにするに充分な高さである。従って、入力バッファ１２’は静的な電力を消費しないが、入力バッファ１２’によって駆動される第２の段は、電力を消費する。
【００５１】
この問題に対する１つの解決策は、一連のインバータをカスケード構成にし、その各々にそれ自身の個別のバイアス回路をもたせることである。この構成が図５に示されている。第１のインバータ１２”及びバイアス回路１６’は、図３及び４に示されたものと同一である。これらはトリップ点をセットし、電源ノイズ裕度を与えるものである。しかしながら、上記のように、第１段の高レベル出力は約３．２ボルトに過ぎない。
【００５２】
図５の第２のバイアス回路３４は、第１のバイアス回路１６’とは異なる。これは、ノードＡの電圧よりも１つのＰＭＯＳスレッシュホールド電圧より若干低い値だけ高い電圧、例えば、約３．８ボルトをノードＡ’に与える。第１の段１２”からの３．２ボルトの高出力電圧Ｖ０１は、第２段３２のＰＭＯＳトランジスタＱ１１をオフにし、そのソースは３．８ボルトであり、５ボルトではない。第１段からの低い電圧は、第２段から３．８ボルトの高い出力Ｖ０２を与える。図５の第３のバイアス回路４０は、ノードＡ’の電圧よりも１つのＰＭＯＳスレッシュホールド電圧未満の値だけ高い電圧をノードＡ”に与え、ノードＡ”は約４．４ボルトとなる。ノードＶ０２における第２段からの３．８ボルトの高レベルは、第３段のＰＭＯＳトランジスタＱ２１をオフにし、そのノードＡ”におけるソースは４．４ボルトである。同様に、４．４ボルトの高い電圧Ｖ０３は、ＣＭＯＳインバータのＰＭＯＳトランジスタＱ１３をオフにするに充分である。従って、バイアス回路３４及び４０は、各々１つのＰＭＯＳスレッシュホールド電圧未満の値だけステップアップする次第に高くなる電圧をそれらの各々のインバータに与え、全ての段が定常電力を消費しないよう保つ。この構成では、ノードＶ０４の出力は、約０．８ボルトより低いか又は約２．４ボルトより高い第１段へのいかなる入力電圧Ｖi についても、ＶｓｓとＶｃｃとの間で切り換わり、カスケード状のインバータ段のいずれにおいても定常電力は消費されない。
【００５３】
バイアス回路３４及び４０は、１つのＰＭＯＳスレッシュホールド電圧以下の値だけその直前の段より大きいバイアス電圧を発生する。それ以外は、バイアス回路は、図４の回路と同様に動作する。最終的に、バイアス電圧は、ＣＭＯＳ段４０においてＶｃｃの限界に到達する。ＣＭＯＳ入力バッファ３０の最後のＣＭＯＳ段５０は、従来設計のものである。
【００５４】
図５のＣＭＯＳ段の各々の動作は、図３及び４について述べたものと同様である。低いＴＴＬ入力は、ＮＭＯＳトランジスタＱ２’及びＱ２２と、ＰＭＯＳトランジスタＱ１１及びＱ１３をオフにする。従って、低いＴＴＬ論理レベル入力においてはＣＭＯＳ段のいずれによっても電流が導通されない。これとは逆に、高いＴＴＬ論理レベルは、トランジスタＱ１’、Ｑ１２、Ｑ２１及びＱ２３をオフにし、再び電流の通流を防止する。従って、ＣＭＯＳ入力バッファ３０は、入力Ｖi が低又は高のいずれかのＴＴＬ論理レベルであるときに実質上電力を消費しない。
【００５５】
図５の回路は４つの段を用いてＴＴＬ入力の振れをＣＭＯＳのＶｃｃ／Ｖｓｓ電圧の振れに変換するものであって、大容量負荷を駆動するのに必要なバッファ作用を形成するのに有用であるが、その改良された実施例を図６に示す。図６は２つのＣＭＯＳ段を有するＣＭＯＳ入力バッファ６０を示すもので、入力段６２はＴＴＬ信号Ｖi を受信し、そして出力段６６は、供給電圧ＶｃｃとＶｓｓとの間で変化する出力信号Ｖout を供給する。入力ゲートは、図３又は図４に対応するもので、ＰＭＯＳトランジスタＱ６１は、ソースホロワのＮＭＯＳトランジスタＱ６３を経てＶｃｃに接続されると共に、ＮＭＯＳトランジスタＱ６２を経て接地点に接続される。トランジスタＱ６１、Ｑ６２は、ほぼ等しいトランスコンダクタンスを有する。ＴＴＬ入力は、ＣＭＯＳトランジスタ対Ｑ６１及びＱ６２の接続されたゲートにＶi として加えられ、出力はノードＤに現れる。ＮＭＯＳトランジスタＱ６３のゲート端子は、バイアス回路１６（図４）のノードＣに接続され、従って、上記のように、供給電圧Ｖｃｃの固定部分からＮＭＯＳスレッシュホールドを引きそしてＰＭＯＳスレッシュホールドを加えたものであるバイアス電圧をＰＭＯＳトランジスタＱ６１のソース端子に供給する。従って、入力ゲート６２は、Ｖｃｃが約５ボルトの場合に約１．６ボルトのトリップ点を有する。
【００５６】
ＣＭＯＳ入力バッファ６０の出力段６６は、ＣＭＯＳトランジスタ対Ｑ６７、Ｑ６８を有するＣＭＯＳインバータであり、そのゲート端子はノードＤに接続されている。段６６からの出力Ｖout は、次の論理段を駆動すると共に、ＰＭＯＳフィードバックトランジスタＱ６９のゲート端子にも送られ、そのソース及びドレイン端子は、ＶｃｃとノードＤとの間に接続されている。
【００５７】
ＣＭＯＳ入力バッファ６０は、次のように動作する。入力信号Ｖi がＴＴＬ低論理レベル（０．８ボルト以下）であるときには、ＮＭＯＳトランジスタＱ６２はオフとなりそしてＰＭＯＳトランジスタＱ６１はオンとなって、ノードＤをソースホロワトランジスタＱ６３のソース端子のバイアス電圧まで引っ張る。出力段６６のＮＭＯＳトランジスタＱ６８はオンとなって、出力信号Ｖout をＶｓｓに向かって引っ張る。Ｖout が接地点付近にある状態では、ＰＭＯＳフィードバックトランジスタＱ６９がオンになり、ノードＤをＶｃｃまで終始引っ張って、ＰＭＯＳトランジスタＱ６７をオフにする。ＮＭＯＳソースホロワトランジスタＱ６３は、そのソースを約３．２ボルトまで引っ張るが、更に正になるのを防止しない。むしろ、そのソースが３．２ボルトよりも更に負に向かわないようにする。従って、ＰＭＯＳトランジスタＱ６９がオンになって、ノードＤをＶｃｃに引っ張るときには、ＮＭＯＳトランジスタＱ６３が妨げとならない。（このときにＱ６３のソースはＱ６９及びＱ６１を経てＶｃｃに引っ張られる。）入力信号Ｖi がＴＴＬ低レベルにありそしてノードＤがＶｃｃにある状態では、ＣＭＯＳ入力バッファ６０は実質的に電力を消費しない。入力ゲートは、ＮＭＯＳトランジスタＱ６２がオフであるから、ＶｃｃからＶｓｓへの電流路をもたない。同様に、ＰＭＯＳトランジスタＱ６７がオフであるから、出力段６６にはＶｃｃからＶｓｓへの電流路が存在しない。
【００５８】
入力信号Ｖi がＴＴＬ論理高レベルであるときには、入力段のＰＭＯＳトランジスタＱ６１がオフにされる。というのは、そのソースが３．２ボルトしかないからである。ＮＭＯＳトランジスタＱ６２はオンになる。ＮＭＯＳトランジスタＱ６２は、ＰＭＯＳトランジスタＱ６９よりも相当に大きなトランスコンダクタンスを有する。従って、最初は、ＮＭＯＳトランジスタＱ６２は、ＰＭＯＳトランジスタＱ６９を過剰付勢し、ノードＤを接地点に向かって引っ張る。出力段６６においては、ＮＭＯＳトランジスタＱ６８がオフにされそしてＰＭＯＳトランジスタＱ６７がオンにされて、出力Ｖout をＶｃｃに向かって引っ張り、ＰＭＯＳフィードバックトランジスタＱ６９をオフにする。出力が高レベルに切り換わると、ＣＭＯＳ入力バッファ６０は実質上電力を消費しない。
【００５９】
しかしながら、入力ゲート６２により不所望なあるヒステリシスが示される。これについて以下に述べる。入力段６２へのＴＴＬ低入力は、Ｑ６１によりノードＤを先ず３．２ボルトに引っ張り、次いで、フィードバックトランジスタＱ６９によりＶｃｃへ引っ張る。入力Ｖi がＴＴＬ論理高レベルに切り換わり、ノードＤを低レベルに切り換えると、ＮＭＯＳトランジスタＱ６２に流れる電流は、ＰＭＯＳトランジスタＱ６１及びＱ６９の両方に対する電流の和を瞬間的に越えることになる。従って、Ｖi が高レベルに切り換わると、トリップ点は、トランジスタＱ６２の電流がフィードバックトランジスタＱ６９の電流に等しい量だけトランジスタＱ６１の電流を越えるような電圧となる。逆に、入力信号Ｖi が低レベルに切り換わると、トリップ点は、ＰＭＯＳトランジスタＱ６１の電流が、オフのＰＭＯＳトランジスタＱ６９からの助成なしに、ＮＭＯＳトランジスタＱ６２の電流を越えるような電圧となる。従って、入力バッファ６２は、入力が高から低に切り換わるときに比較的低いトリップ点を有するが、入力が低から高に切り換わるときは比較的大きなトリップ点を有する。
【００６０】
ヒステリシスが所望されない場合には、フィードバックトランジスタＱ６９を含む中間段を入力段と出力段との間に追加することができる。中間段６４が入力及び出力段各々６２及び６６と共に図７に示されている。図７は、図６に示されたＣＭＯＳ入力バッファ６０のヒステリシスをほとんど示さない本発明の実施例である。
【００６１】
入力段６２のトランジスタＱ６１及びＱ６２は、それらのトランスコンダクタンスが等しいサイズにされるのが好ましい。これは、第２段６４のトランジスタＱ６４及びＱ６５については不要である。ＣＭＯＳ段６２及び６４の各々は、ノードＡ１及びＡ２にバイアス電圧を各々受け取る。バイアス電圧は、バイアス回路１６（図４）によりノードＣに与えられ、そしてＮＭＯＳソースホロワトランジスタＱ６３及びＱ６６により各々ノードＡ１及びＡ２に接続される。図４のトランジスタＱ８は、図７のいずれかのトランジスタＱ６３又はＱ６６を表す。図７において、入力段６２の出力ノードＤは、中間段６４のＰＭＯＳトランジスタＱ６４及びＮＭＯＳトランジスタＱ６５のゲート端子に接続される。中間段６４の出力Ｅは、ＣＭＯＳインバータ回路−−トランジスタＱ６７及び６８のゲート端子に接続される。前記のように（図６）、出力Ｖout は、ＰＭＯＳフィードバックトランジスタＱ６９のゲート端子に接続され、そのドレインノードはここでノードＥに接続される。
【００６２】
Ｖi が高いＴＴＬ論理レベル（通常は、２．４ボルト以上）のときには、ノードＤがＮＭＯＳトランジスタＱ６２により接地に向かって引っ張られ、一方、ノードＥは、ＰＭＯＳトランジスタＱ６４によりノードＡ２のバイアス電圧に向かって引っ張られ、次いで、Ｑ６８が出力Ｖout を低レベルに引っ張るようにさせる。Ｖout が低に切り換わった後に、ノードＥは、ノードＡ２のバイアス電圧からフィードバックトランジスタＱ６９によりＶｃｃへと終始引っ張られる。入力Ｖi がＴＴＬ論理低レベルに切り換わると、ＮＭＯＳトランジスタＱ６２がオフになる。オンのＰＭＯＳトランジスタＱ６１は、ノードＤをノードＡ１のバイアス電圧に向かって引っ張り、これにより、ＰＭＯＳトランジスタＱ６４をオフにしそしてＮＭＯＳトランジスタＱ６５をオンにして、ノードＥを接地レベル付近に引っ張る。これは、インバータ回路の出力Ｖout をＶｃｃに向かって引っ張りそしてフィードバックトランジスタＱ６９はオフになる。中間段はある程度のヒステリシスを示すが、入力段６２は、そのトリップ点付近に非常に高い電圧利得を有し、従って、入力段の非常に僅かな変化が、第１段の出力電圧を、第２段のヒステリシスを克服するに充分なほど変化させる。それ故、図７のバッファは、入力にほとんどヒステリシスを示さない。
【００６３】
集積回路上のボンディングパッドレイアウトにより、幾つかの入力バッファは通常Ｖｓｓパッドからチップを横切って配置される。入力バッファ６０（図６）又は入力バッファ６０’（図７）並びに付随する入力バッファは、通常、Ｖｓｓを受け取るために金属の相互接続部に接続される。この接続部の抵抗値は無視できるものではない。いかなる所与の時間にも、入力バッファの幾つかは、それらのトリップ点付近の入力電圧を受け取り、その間に入力段のＮＭＯＳ及びＰＭＯＳトランジスタの両方が同時に導通する。多数の入力バッファの種々の段によって引き出される予想不能な電流は、この不所望な抵抗にまたがって電圧降下を生じさせ、ひいては、特定の入力バッファ、特に、入力段６２により受け取られるＶｓｓ供給電圧を変動させる。Ｖｓｓのこの変動は、入力バッファの段、特に入力段６２のトリップ点に影響を及ぼし、入力バッファの切り換えスレッシュホールドを予想不能なものにする。
【００６４】
Ｖｓｓ接続部の抵抗値を補償する助けとして、入力段６２には、図７に示すように、チップのＶｓｓパッドからのそれ自身の個別の接続部７０が設けられるのが好ましい。即ち、各入力バッファには、ＶｓｓパッドからそのバッファにＶｓｓを送るために個別の導体が設けられる。従って、接続部７０によって示される抵抗間のいかなる電圧降下も、その入力段から生じるのであって、他の入力バッファ又は他の回路により引き出される電流から生じるのではない。更に、ＮＭＯＳトランジスタＱ６２は、そのトランスコンダクタンス（ｇn ）を増加するように巾広く形成される。ＮＭＯＳトランジスタＱ６２及びＶｓｓ接続部７０の抵抗（Ｒ）は、その等価トランジスタトランスコンダクタンスが次のように計算される。
ｇe ＝ｇn ／（１＋ｇn ・Ｒ）                                （式８）
但し、ｇn はＮＭＯＳトランジスタＱ６２のトランスコンダクタンスであり、ＲはＶｓｓワイヤ７０の抵抗であり、そしてｇe はＮＭＯＳトランジスタＱ６２と抵抗Ｒの組み合わせの等価トランスコンダクタンスである。
【００６５】
Ｖｓｓワイヤの抵抗Ｒと、ＮＭＯＳトランジスタＱ６２のトランスコンダクタンスｇn は制御可能な量であるから、等価トランスコンダクタンスｇe は、ソースホロワトランジスタＱ６３のソース抵抗だけ減少されたＰＭＯＳトランジスタＱ６１のトランスコンダクタンスに等しくすることができる。従って、接続部７０の抵抗値が設計の一部となり、ＮＭＯＳトランジスタＱ６２の有効ｇn がＰＭＯＳトランジスタＱ６１の（減少された）ｇp にほぼ等しくなるように低下される。
【００６６】
かくて、本発明は、供給電圧（Ｖｃｃ、Ｖｓｓ）より小さい電圧差から動作されて、非切り換え状態のときにＣＭＯＳ対のトランジスタの少なくとも一方がオフにされ、それにより、電力消費を最小にするようなＣＭＯＳスタティック入力バッファを提供する。更に、ＣＭＯＳ対のトランジスタは、それらの各々のトランスコンダクタンス（又はＶｓｓトレース及びソースホロワ抵抗を考慮に入れるときには、等価トランスコンダクタンス）が等しくされて、バッファのトリップ点を対称的な電源ノイズに不感にするようなサイズとされる。最後に、本発明のＣＭＯＳバッファは、ＰＭＯＳ及びＮＭＯＳスレッシュホールド電圧のプロセス変化に不感である。
【００６７】
本発明の技術は、例えば、メモリデバイスやマイクロプロセッサ等にバッファが必要とされるときに、低い電圧揺動をＣＭＯＳ回路の高い電圧揺動に変換するのに使用できることが当業者に明らかであろう。低電圧のＣＭＯＳ回路（３．０又は３．３ボルト）が高電圧のＣＭＯＳ回路（５．０ボルト）と混合される場合に、本発明は、低電圧ＣＭＯＳからデータを受け取ってデータを受け取って上記の効果を達成する高電圧ＣＭＯＳ上のバッファを提供することができる。更に、本発明は、低い電圧において内部で動作するが高い外部供給電圧を受け取るような回路にも使用することができる。これらの回路においては、回路の一部分における低電圧信号が回路の他部分における高電圧信号に変換される。
【００６８】
以上、好ましい実施例を説明したが、本発明の範囲は特許請求の範囲のみによって限定されることが明らかであろう。
【図面の簡単な説明】
【図１】公知技術を例示する回路図である。
【図２】公知技術を例示する回路図である。
【図３】本発明により構成されたスタティック入力ＣＭＯＳバッファの入力段を示す回路図である。
【図４】図３に示す１つのバイアス回路の回路図である。
【図５】次々に接続されたＣＭＯＳ段の各々に、ＴＴＬ信号を出力に連通するバイアス回路が設けられた本発明の実施例を示す図である。
【図６】２つのＣＭＯＳ段を用いてＴＴＬ入力を、２つの供給電圧間で変化する完全なＣＭＯＳ対応信号の変換する別の実施例を示す回路図である。
【図７】スタティック入力バッファの好ましい実施例の回路図である。
【図８】図４に示すバイアス回路の別の実施例を示す回路図である。
【符号の説明】
１０  ＴＴＬ回路
１２’、１２”  入力段
１６、１６’、３４、４０  バイアス回路
６０  ＣＭＯＳ入力バッファ
６６  出力段
【図１】
0003676408.tif 000003
【図２】
0003676408.tif 000004
【図３】
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【図４】
0003676408.tif 000006
【図５】
0003676408.tif 000007
【図６】
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【図７】
0003676408.tif 000009
【図８】
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