(57)【特許請求の範囲】
【請求項１】
プリチャージ型のダイナミック回路と、
前記ダイナミック回路と同じ論理を実現するスタティック回路と、
前記ダイナミック回路およびスタティック回路の入出力部分に挿入接続された選択回路と、
半導体チップのテスト時に前記選択回路により前記ダイナミック回路およびスタティック回路のどちらを選択させるかを決定する制御回路とを具備し、
前記制御回路は、前記ダイナミック回路のリーク電流に相当するリーク電流をモニターするリークモニター回路を備え、リークモニター回路のモニター結果に応じて前記選択回路を制御することを特徴とする半導体集積回路。
【請求項２】
前記制御回路は、半導体チップの通常使用時に、前記ダイナミック回路およびスタティック回路のうち選択しなかった一方の回路に対するクロック信号の供給を停止させることにより動作時の消費電力の削減を図ることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記制御回路は、半導体チップの通常使用時に、前記ダイナミック回路およびスタティック回路のうち選択しなかった一方の回路に対する電源の供給を停止させることによりスタンバイ時の消費電力の削減を図ることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
クロック信号および低消費電力モード制御信号が入力し、低消費電力モード制御信号が非活性状態の時はクロック信号をそのまま出力し、低消費電力モード制御信号が活性状態の時は出力信号の論理レベルを固定するクロック制御回路と、
前記クロック制御回路の出力信号が制御信号として入力し、この制御信号がクロック信号の場合はそれに同期して動作する論理回路とを具備し、
前記論理回路は、電源ノードと接地ノードとの間に直列に接続されたPMOSロジックおよびNMOSロジックと、
前記NMOSロジックと接地ノードとの間に挿入され、ゲートに前記クロック信号２が入力するNMOSトランジスタと、
前記PMOSロジックおよびNMOSロジックが接続された中間ノードと前記電源ノードとの間に接続され、ゲートに前記制御信号が入力するプリチャージ用のPMOSトランジスタ
とを具備することを特徴とする半導体集積回路。
【請求項５】
前記論理回路は、前記PMOSロジックと前記中間ノードとの間に挿入され、ゲートに低消費電力モード制御信号が入力するPMOSトランジスタをさらに具備することを特徴とする請求項４記載の半導体集積回路。
【請求項６】
前記PMOSロジックとNMOSロジックは、ナンド回路を構成しており、前記PMOSロジックは複数の信号A0〜Anが対応して各ゲートに入力する複数のPMOSトランジスタが並列接続されてなり、前記NMOSロジックは前記複数の信号A0〜Anが対応して各ゲートに入力する複数のNMOSトランジスタが直列接続されてなることを特徴とする請求項４記載の半導体集積回路。
【請求項７】
クロック信号および低消費電力モード制御信号が入力し、低消費電力モード制御信号が非活性状態の時はクロック信号をそのまま出力し、低消費電力モード制御信号が活性状態の時は出力信号の論理レベルを固定するクロック制御回路と、
前記クロック制御回路の出力信号が制御信号として入力し、この制御信号がクロック信号の場合はそれに同期して動作する論理回路とを具備し、
前記論理回路は、電源ノードと接地ノードとの間に直列に接続されたPMOSロジックおよびNMOSロジックと、
前記電源ノードとPMOSロジックとの間に挿入され、ゲートに前記制御信号が入力するPMOSトランジスタと、
前記PMOSロジックおよびNMOSロジックが接続された中間ノードと前記電源ノードとの間に接続され、ゲートに前記制御信号が入力するディスチャージ用のPMOSトランジスタ
とを具備することを特徴とする半導体集積回路。
【請求項８】
前記論理回路は、前記中間ノードと前記NMOSロジックとの間に挿入され、ゲートに低消費電力モード制御信号が入力するNMOSトランジスタをさらに具備することを特徴とする請求項７記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路(LSI) に係り、特に消費電力を抑える回路技術に関するもので、例えば高速のマイクロプロセッサ、メモリ混載ロジックLSI などに使用されるものである。
【０００２】
【従来の技術】
半導体集積回路は、ダイナミック回路とスタティック回路の２つに大別される。一般的に、ダイナミック回路は、動作は高速であるが、LSI 製造時のプロセスのばらつきによってチャネルリークが増加した場合に誤動作する（動作が不安定である）という特徴がある。
【０００３】
図８は、ダイナミック回路の一例として４入力のオア回路を示す。
【０００４】
この回路は、４入力のドミノ回路のダイナミックノードA にキーパー回路KPが接続されている。
【０００５】
プリチャージ期間に、ダイナミックノードA が"1" レベル（"H" レベル）にプリチャージされる。評価期間に、全ての入力が"0" であった場合に、ダイナミックノードA が"1" であれば正しく出力されるが、チャネルリーク電流によってダイナミックノードA の電位が下がり、誤って動作するおそれがある。これを防ぐために、キーパー回路KPがダイナミックノードA の電位が下がることを防止するように動作する。
【０００６】
上記４入力のオア回路においては、キーパー回路KPのトランジスタ(MOSFET)のサイズを大きくし過ぎると、ドミノ回路の動作が遅くなり、キーパー回路KPのトランジスタのサイズを小さくし過ぎると、チャネルリークによってドミノ回路が誤動作してしまうという問題があった。
【０００７】
なお、プロセスばらつきによってダイナミック回路の動作が不安定になることの対策として、センスアンプ回路を二重化して動作の安定化を図る回路が知られている（例えば、非特許文献１参照）。
【０００８】
図９は、非特許文献１に開示されているDRAM内のセンスアンプ回路を二重化した回路例を示す。
【０００９】
図９の回路は、センスアンプ回路として第１のセンスアンプ(1st-phase DDL amp.)91と第２のセンスアンプ(2nd-phase DDL amp.)92の二つを設け、これらを異なるタイミングで動作させている。
【００１０】
この場合、第１のセンスアンプ91を制御するセンスイネーブル信号EN1 が第２のセンスアンプ92を制御するセンスイネーブル信号EN2 よりも速く伝達され、第１のセンスアンプ91の出力信号OUT1が速く出力される。その後、センスイネーブル信号EN2 で動作を開始した第２のセンスアンプ92の出力信号OUT2と前記第１のセンスアンプ91の出力信号OUT1がエラー訂正選択回路(error correcting selector)93 によって比較され、データの誤りが検出され場合には、訂正される。
【００１１】
したがって、プロセスばらつきによってトランジスタの閾値が下がった場合には、出力信号OUT1が一時的に誤って出力されるが、出力信号OUT2によって訂正される。
【００１２】
一方、スタティック回路は、製造時のプロセスばらつきに対して動作は安定であるが、ダイナミック回路に比較して低速である。スタティック回路の高速化を図るために多入力回路を実現しようとすると、多数のMOSFETを縦列に接続する場合が生じる。この場合、MOSFETのソース・基板間電位が負方向にかかることによってMOSFETの閾値が上がる効果と、ソース・ドレイン間電位差が小さくなってしまう効果が発生してしまう。
【００１３】
そこで、スタティック回路の多入力回路は、小入力回路を多段に組み合わせて使うことが多く、例えば図１０に示すように、二入力の２個の入力段回路101 と二入力の出力段回路102 を組み合わせて四入力回路を実現することが多い。
【００１４】
ところで、近年、マイクロプロセッサ等に見られるように動作周波数が数GHｚになるような非常に高速に動作するLSI が製品化されているが、動作周波数の高速化に比例して消費電力も増大し大きな問題となっている。
【００１５】
この対策の１つとして、クロック制御方式を用いて低消費電力化を図るために、それほど高速動作が必要ない処理の場合はクロック信号の周波数を遅くして消費電力を抑える技術が現在までに多く開発されている。
【００１６】
上記したように高速に動作するロジックLSI では、回路の高速化を図るために、特に演算器等でスタティク回路の代わりにクロック信号に同期して動作する回路、例えばダイナミック回路等が多用されている。
【００１７】
したがって、クロック信号に同期して動作する回路が大部分を占めるLSI では、全体の消費電力の中でクロック信号に接続されている回路の消費電力の割合が大きくなるので、前述した従来のクロック制御方式を用いた低消費電力化を採用しても、消費電力を十分に抑えることは非常に困難であった。
【００１８】
【非特許文献１】
Fujisawa et al, "A Dual-Phase-Controlled Dynamic Latched Amplifier for High-Speed and Low-Power DRAMs", IEEE JSSCC Vol. 36, No. 7, July 2001 pp1120-1126.
【００１９】
【発明が解決しようとする課題】
上記したように高速動作のロジックLSI では、従来のクロック制御方式を用いた低消費電力化を採用しても、消費電力を十分に抑えることは非常に困難であるという問題があった。
【００２０】
本発明は上記の問題点を解決すべくなされたもので、製造時のプロセスばらつきによる動作速度のばらつきを抑制し、最大動作速度を上げることが可能になる半導体集積回路を提供することを目的とする。
【００２１】
また、本発明の他の目的は、極く僅かなハードウェアの追加により、製造時のプロセスばらつきによる動作速度のばらつきを抑制し、従来のクロック制御方式よりもさらに低消費電力化を図り得る半導体集積回路を提供することにある。
【００２２】
【課題を解決するための手段】
本発明の第１の半導体集積回路は、プリチャージ型のダイナミック回路と、前記ダイナミック回路と同じ論理を実現するスタティック回路と、前記ダイナミック回路およびスタティック回路の入出力部分に挿入接続された選択回路と、半導体チップのテスト時に前記選択回路により前記ダイナミック回路およびスタティック回路のどちらを選択させるかを決定する制御回路とを具備し、前記制御回路は、前記ダイナミック回路のリーク電流に相当するリーク電流をモニターするリークモニター回路を備え、リークモニター回路のモニター結果に応じて前記選択回路を制御することを特徴とする。
【００２３】
本発明の第２の半導体集積回路は、クロック信号および低消費電力モード制御信号が入力し、低消費電力モード制御信号が非活性状態の時はクロック信号をそのまま出力し、低消費電力モード制御信号が活性状態の時は出力信号の論理レベルを固定するクロック制御回路と、前記クロック制御回路の出力信号が制御信号として入力し、この制御信号がクロック信号の場合はそれに同期して動作する論理回路とを具備し、前記論理回路は、電源ノードと接地ノードとの間に直列に接続されたPMOSロジックおよびNMOSロジックと、前記NMOSロジックと接地ノードとの間に挿入され、ゲートに前記クロック信号２が入力するNMOSトランジスタと、前記PMOSロジックおよびNMOSロジックが接続された中間ノードと前記電源ノードとの間に接続され、ゲートに前記制御信号が入力するプリチャージ用のPMOSトランジスタとを具備することを特徴とする。
【００２４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２５】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るロジックLSI の一部を示している。
【００２６】
図１に示す回路は、例えばメモリ混載ロジックLSI において、動作速度に関してクリティカルなパスを含むメモリ周辺回路などに適用される。
【００２７】
11はプリチャージ型のダイナミック回路(Dynamic circuit) 、12は前記ダイナミック回路11と同じ論理を実現するスタティック回路(Static circuit)、13は前記ダイナミック回路11とスタティック回路12の入力部分に挿入接続された選択回路、14は前記ダイナミック回路11とスタティック回路12の出力部分に挿入接続された選択回路、15はLSI チップのテスト時に前記選択回路13,14 により前記ダイナミック回路11とスタティック回路12のどちらを選択させるかを決定するための選択信号Selectを生成する制御回路である。
【００２８】
上記ダイナミック回路11とスタティック回路12は、スタンダードセルのような小規模な回路でもよいし、ALU （算術論理演算ユニット）のような大規模な回路ブロックでもよい。
【００２９】
図２は、ロジックLSI のプロセスばらつきと動作速度の関係の一例を示すグラフである。
【００３０】
図２に示すように、ロジックLSI の製造時のプロセスばらつきによってトランジスタ（MOSFET）の閾値Ｖthが高くなった（図２中の横軸のslow側になった）場合は、ダイナミック回路の動作速度の低下量は僅かであるが、スタティック回路の動作速度は低い。したがって、この場合は、ロジックLSI の通常の使用時に、高速のダイナミック回路11を動作させ、スタティック回路12を動作させないように制御することが望ましい。
【００３１】
上記とは逆に、ロジックLSI の製造時のプロセスばらつきによってトランジスタ（MOSFET）の閾値Ｖthが低くなった（図２中の横軸のfast側になった）場合は、ダイナミック回路は、動作速度がフェイルポイント(Fail point)に達し、誤動作が生じる。この場合、トランジスタ自体の動作が十分に速くなっているので、低速のスタティック回路でも比較的高速に動作させることができる。したがって、この場合は、ロジックLSI の通常の使用時に、比較的高速のスタティック回路12を動作させ、ダイナミック回路11を動作させないないように制御することが望ましい。
【００３２】
上記したように制御することにより、LSI チップとしての最低動作速度は、閾値Ｖthがslow側に振れた時のダイナミック回路の速度（fmin-d）と、ダイナミック回路が誤動作する条件でのスタティック回路の速度（fmin-f）とを比較した時の遅い側になり、slow側に振れた時のスタティック回路の速度(fmin-s)よりも速く動作させることができる。
【００３３】
そこで、図１中の制御回路15でプロセスばらつきを検出するためにLSI チップのテスト時にリーク電流をモニターし、リーク電流が大きい場合はダイナミック回路11が全ての条件下で動作するかどうかを判定し、その判定結果に応じてダイナミック回路11またはスタティック回路12を選択させるように選択回路13,14 を選択制御するリークモニター回路を用いることが可能である。
【００３４】
この場合、リークモニター回路は、本発明による回路の切換方式を適用しようとするダイナミック回路群で動作が最も不安定な回路よりも更に動作が不安定な回路となるように作成しておく。その一例としては、例えば図８を参照して前述した多入力オア回路と比べて、入力トランジスタの数あるいはサイズを大きくする、キーパー回路のトランジスタのサイズを小さくする、あるいはゲート長を短くする、等の方法がある。
【００３５】
このような制御回路15によれば、プロセスばらつきによってリーク電流が大きくなってダイナミック回路11の動作が不安定になる場合にはスタティック回路12を選択させ、リーク電流が小さくてダイナミック回路11が安定して動作する場合にはダイナミック回路11を選択させるように制御することにより、ロジックLSIの動作周波数を引き上げることができる。
【００３６】
この場合、LSI チップのテスト時にリーク電流をモニターした結果により、ダイナミック回路11またはスタティック回路12を選択制御することを決定し、通常の使用時には上記選択制御を行わせるように制御回路15の制御出力を例えば半固定状態に設定する。
【００３７】
なお、前記ダイナミック回路11とスタティック回路12のうち、選択した回路は動作させ、非選択の回路を動作させないように制御することが望ましい。その具体例としては、制御回路15からクロック供給停止信号を生成させ、非選択の回路に対するクロック信号の供給を停止させるように制御することにより、無駄な電力を削減し、動作時の消費電力の削減を図ることが可能である。
【００３８】
また、前記非選択の回路を動作させないように制御するための他の具体例としては、制御回路15から電源供給停止信号を生成させ、非選択の回路に対する電源の供給を停止させるように制御することにより、スタンバイ時の消費電力も削減させることが可能である。
【００３９】
図３は、図１中の制御回路15でプロセスばらつきを検出するために使用されるリークモニター回路の一例を示す。
【００４０】
このリークモニター回路は、プリチャージ型の７入力のオア回路であり、電源(VCC) ノードとダイナミックノードDNとの間にクロック信号CLK により制御されるプリチャージ用のPMOSトランジスタPT1 が接続されている。そして、上記ノードDNと接地(VSS) ノードとの間には、それぞれ２個のNMOSトランジスタNT1,NT2 が直列接続された７個の直列回路が互いに並列に接続されている。さらに、ノードDNと出力ノードとの間にインバータ回路IVが接続され、このインバータ回路IVの出力がゲートに帰還されるキーパー用のPMOSトランジスタPT2 がVCC ノードとノードDNとの間に接続されている。
【００４１】
前記各直列回路における各１個のNMOSトランジスタNT1 のゲートは共通にVSSノードに接続されており、残りの各１個のNMOSトランジスタNT2 のゲートは共通にVCC ノードに接続されている。
【００４２】
プリチャージ期間には、プリチャージ用のPMOSトランジスタPT1 がオンになり、ダイナミックノードDNがVCC にプリチャージされる。この時、出力ノードの電位は"0" になり、Safe状態であることを表わす。
【００４３】
前記プリチャージが終了して評価期間（待機動作中）になった後、７個の直列回路のトランジスタNT1,NT2 のチャネルリーク電流によってダイナミックノードDNの電位が一定値より下がると、出力ノードの電位は"1" になり、Fail状態になったことを表わす。
【００４４】
上記リークモニター回路の出力が"0" の期間は、図１中のダイナミック回路11が正しく動作するので、それを選択して動作させる。これに対して、上記リークモニター回路の出力が"1" になった時は、リークモニター回路にエラーが発生したFail状態であるので、図１中のダイナミック回路11に代えてスタティック回路12を動作させるように制御する。
【００４５】
上記したように第１の実施形態に係るロジックLSI によれば、同じ論理動作を行うダイナミック回路11とスタティック回路12の２つで論理回路を二重化しておき、LSI 製造時のプロセスばらつきに対して動作速度が高い方の回路を選択使用するように切り換えることにより、プロセスばらつきによる動作周波数のばらつきを抑制し、最大動作周波数を上げることができる。
【００４６】
なお、上記実施形態では、プロセスばらつきによってリーク電流が大きくなってダイナミック回路11の動作が不安定になる場合にスタティック回路12を選択させるように選択制御したが、使用状態の温度が高くなってダイナミック回路11の動作が低下し、動作が不能になる場合にスタティック回路12を選択させるように選択制御するように変更実施することも可能である。
【００４７】
さらに、ダイナミック回路11またはスタティック回路12を選択させる制御に加えて、動作速度をより高く確保するために動作電源の電圧を変化（あるいは切り換え）可能に構成することも可能である。
【００４８】
＜第２の実施形態＞
図４は、本発明の第２の実施形態に係るロジックLSI の一部を示している。
【００４９】
図４において、第１の論理回路41は、電源ノードと接地ノードとの間に、PMOSロジック回路42とNMOSロジック回路43とNMOSトランジスタNMOS1 が直列に接続されている。
【００５０】
上記PMOSロジック回路42とNMOSロジック回路43は、例えば多入力のナンド回路を構成しているものとすると、PMOSロジック回路42は信号A0〜Anが対応して各ゲートに入力する複数のPMOSトランジスタ（図示せず）が並列接続されてなり、NMOSロジック回路43は前記信号A0〜Anが対応して各ゲートに入力する複数のNMOSトランジスタ（図示せず）が直列接続されてなる。前記NMOSトランジスタNMOS1 は、そのゲートにクロック信号２が入力する。
【００５１】
そして、前記PMOSロジック回路42とNMOSロジック回路43が接続された中間ノードB は、インバータ回路44を介して出力ノードZ に接続されており、電源ノードと上記中間ノードB との間にはPMOSトランジスタPMOS1 が接続されており、そのゲートに前記クロック信号２が入力する。
【００５２】
一方、クロック制御回路40は、クロック信号１および低消費電力モード制御信号が入力し、クロック信号２を出力する。この場合、低消費電力モード制御信号が非活性状態の時はクロック信号１をそのままクロック信号２として出力する。これに対して、低消費電力モード制御信号が活性状態（低消費電力モード）の時は、クロック信号２を"1" レベルに固定する。
【００５３】
図４の回路は、第１の論理回路41に供給されるクロック信号２によって、第１の論理回路41が通常の高速動作の状態または低消費電力の動作の状態に選択的に設定されるものであり、その動作を以下に説明する。
【００５４】
図５は、図４中の第１の論理回路41の通常の高速動作時のタイミング図を示す。  通常の高速動作の時には、第１の論理回路41は、クロック信号１がそのままクロック信号２として供給され、このクロック信号２に同期して動作する。
【００５５】
この場合、クロック信号２が"0" レベルの時は、プリチャージ期間であり、PMOSトランジスタPMOS1 がオンし、NMOSトランジスタNMOS1 がオフし、ノードB を"1" レベルにする。
【００５６】
上記とは逆に、クロック信号２が"1" レベルの時は、評価期間であり、PMOSトランジスタPMOS1 がオフし、NMOSトランジスタNMOS1 がオンになる。そして、信号A0〜Anの条件によって、PMOSロジック回路42がオンしてノードB を"1" レベルに保持する、または、NMOSロジック回路43がオンしてノードB を"0" レベルに反転させる。
【００５７】
図４の回路によれば、第１の論理回路41における状態遷移が一方向（ノードBの遷移方向が"1" →"0" ）であるので、NMOSロジック回路43のトランジスタのサイズWnを大きくし、PMOSロジック回路42のトランジスタのサイズWpを小さくする、つまり、Wp/Wn を小さくすることによって、ダイナミック回路と同等に高速に動作する。
【００５８】
また、第１の論理回路41は、PMOSロジック回路42とNMOSロジック回路43の動作により、ノードB がフローティングになることはないので、いわゆるダイナッミク回路と比べてノイズに強い。
【００５９】
図６は、図４中の第１の論理回路41にそれほど高速動作が必要なく、低消費電力で動作する時のタイミング図を示す。
【００６０】
この動作時に第１の論理回路41に供給されるクロック信号２は"1" レベルに固定されている。この時、第１の論理回路41は、PMOSトランジスタPMOS1 がオフし、NMOSトランジスタNMOS1 がオンになり、PMOSロジック回路42とNMOSロジック回路43は、いわゆるスタティック回路として動作する。
【００６１】
また、前記したようにPMOSロジック回路42のトランジスタのサイズWpが小さいので、ノードB が"0" レベルから"1" レベルに遷移する時間が遅くなるが、もともと低消費電力動作時は動作周波数が遅いので問題にはならない。
【００６２】
また、クロック信号２が"1" レベルに固定されているので、クロック信号２がゲートに入力されているPMOSトランジスタPMOS1 、NMOSトランジスタNMOS1 による充放電の電力消費がなくなり、そして、クロック制御回路40とクロック信号２の配線の充放電の電力消費もなくすことができる。したがって、それほど高速動作が必要ない処理の場合は、低消費電力モードが有効である。
【００６３】
上記したように第２の実施形態に係るロジックLSI によれば、低消費電力動作時にクロック信号の論理レベルを固定可能にするクロック制御回路40のように極く僅かなハードウェアを追加することにより、製造時のプロセスばらつきによる動作周波数のばらつきを抑制し、従来のクロック制御方式よりもさらに低消費電力化を図ることができる。
【００６４】
＜第３の実施形態＞
図７は、本発明の第３の実施形態に係るロジックLSI の一部を示している。
【００６５】
図７に示す回路は、前述した第２の実施形態に係る図４の回路における第１の論理回路41が第２の論理回路71に変更されている。この第２の論理回路71は、前記第１の論理回路41と比べて、PMOSロジック回路42とノードB との間に、低消費電力モード信号がインバータ回路45により反転された信号がゲートに入力されているPMOSトランジスタPMOS2 が挿入されている点が異なり、その他は同じであるので同じ符号を付している。
【００６６】
上記第２の論理回路71によれば、通常の高速動作の評価期間では、PMOSトランジスタPMOS2 がオフし、ノードB からPMOSロジック回路42側をみた容量負荷が切り離されるので、ノードB の容量負荷が減り、前述した第２の実施形態よりも高速に動作することが可能になる。
【００６７】
これに対して、低消費電力動作時には、PMOSトランジスタPMOS2 がオンし、前述した第２の実施形態と同じ動作で同じ効果が得られる。
【００６８】
なお、前述した第２の実施形態における第１の論理回路41および第３の実施形態における第２の論理回路71において、PMOSロジック回路42とNMOSロジック回路43の動作関係を逆に変更した場合（例えばノア回路を構成した場合）でも、上記した実施形態に準じた働きをする。
【００６９】
＜第２の実施形態の変形例＞
前記クロック同期動作用のNMOSトランジスタNMOS1 に代えて、VCC ノードとPMOSロジック回路42との間に、クロック信号CLK の反転信号がゲートに入力するPMOSトランジスタ（図示せず）を挿入するように変更し、前記プリチャージ動作用のPMOSトランジスタPMOS1 に代えて、前記中間ノードB とVSS ノードとの間に、クロック信号CLK の反転信号がゲートに入力するディスチャージ動作用のNMOSトランジスタ（図示せず）を挿入するように変更しても、第２の実施形態に準じた動作が得られる。
【００７０】
＜第３の実施形態の変形例＞
前記PMOSロジック回路42と中間ノードB との間に挿入されたPMOSトランジスタPMOS2 に代えて、中間ノードB とNMOSロジック回路43との間に、クロック信号CLK の反転信号がゲートに入力するNMOSトランジスタ（図示せず）を挿入するように変更しても、第３の実施形態に準じた動作が得られる。
【００７１】
【発明の効果】
上述したように本発明の半導体集積回路によれば、製造時のプロセスばらつきによる動作速度のばらつきを抑制し、最大動作速度を上げることができる。
【００７２】
また、本発明の半導体集積回路によれば、極く僅かなハードウェアを追加することにより、製造時のプロセスばらつきによる動作速度のばらつきを抑制し、従来のクロック制御方式よりもさらに低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るロジックLSI の一部を示す回路図。
【図２】ロジックLSI のプロセスばらつきと動作速度の関係の一例を示すグラフ。
【図３】図１中の制御回路でプロセスばらつきを検出するために使用されるリークモニター回路の一例を示す回路図。
【図４】本発明の第２の実施形態に係るロジックLSI の一部を示す回路図。
【図５】図４中の論理回路の高速動作時の信号波形例を示すタイミング図。
【図６】図４中の論理回路の低消費電力動作時の信号波形例を示すタイミング図。
【図７】本発明の第３の実施形態に係るロジックLSI の一部を示す回路図。
【図８】ダイナミック回路の一例として多入力オア回路を示す回路図。
【図９】  DRAM内のダイナミック回路の動作の安定化を図るためにセンスアンプ回路を二重化した回路例を示す回路図。
【図１０】スタティック回路として小入力回路を多段に組み合わせた論理回路の一例を示す回路図。
【符号の説明】
11…ダイナミック回路(Dynamic circuit) 、
12…スタティック回路(Static circuit)、
13,14 …選択回路、
15…制御回路。
【図１】
0003696194.tif 000002
【図２】
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【図３】
0003696194.tif 000004
【図４】
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【図５】
0003696194.tif 000006
【図６】
0003696194.tif 000007
【図７】
0003696194.tif 000008
【図８】
0003696194.tif 000009
【図９】
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【図１０】
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