(57)【特許請求の範囲】
【請求項１】
整数ＭとＮの比Ｎ／Ｍが小数を伴う分周数で入力信号を分周し、分周信号を出力する分数分周器であって、
前記分周数の整数部ｎを設定する整数設定手段と、
前記分周数の小数部ｆを設定する小数設定手段と、
前記小数部ｆの値を前記分周出力に応答して累積加算し、該累積加算結果の小数点以下の値を提供する小数部、及び桁上がり信号を提供する整数部とを有する累積加算手段と、
前記整数設定手段の整数部ｎの値と前記累積加算結果の整数部の値を加算する加算器と、
前記分周数を前記加算器で求められた結果に切り換えて前記入力信号を分周し、前記分周信号を出力する分周手段と、
前記整数Ｍ、Ｎ及びｎの関係から求められるｎ分周を行う回数Ｍｎ、及びｎ＋１分周を行う回数Ｍｎ＋１を設定する分周回数設定手段と、
前記累積加算手段の前記整数部の桁上がり信号に基づいて、ｎ分周を行った回数を前記分周出力に応答してカウントする第１のカウンタ、及びｎ＋１分周を行った回数を前記分周出力に応答してカウントする第２のカウンタとを有するカウンタ手段と、
前記第１のカウンタがＭｎとなった場合に前記累積加算結果の整数部を１に固定し、前記第２のカウンタがＭｎ＋１となった場合に前記第１及び第２のカウンタ及び累積加算手段をリセットし、前記累積加算結果の整数部を０に設定する手段と、
を具備することを特徴とする分数分周器。
【請求項２】
整数ＭとＮの比Ｎ／Ｍが小数を伴う分周数で入力信号を分周し、分周信号を出力する分数分周器であって、
前記分周数の整数部ｎを設定する整数設定手段と、
前記分周数の小数部ｆを設定する小数設定手段と、
前記小数部ｆの値を前記分周出力に応答して累積加算し、該累積加算結果の小数点以下の値を提供する小数部、及び桁上がり信号を提供する整数部とを有する累積加算手段と、
前記整数設定手段の整数部ｎの値と前記累積加算結果の整数部の値を加算する加算器と、
前記分周数を前記加算器で求められた結果に切替えて前記入力信号を分周し、前記分周信号を出力するする分周手段と、
前記整数Ｍ、Ｎ及びｎの関係から求められるｎ分周を行う回数Ｍｎ、及びｎ＋１分周を行う回数Ｍｎ＋１を設定する分周回数設定手段と、
前記累積加算手段の前記整数部の桁上がり信号に基づいて、ｎ分周を行った回数を前記分周出力に応答してカウントする第１のカウンタ、及びｎ＋１分周を行った回数を前記分周出力に応答してカウントする第２のカウンタとを有するカウンタ手段と、
前記第２のカウンタがＭｎ＋１となった場合に前記累積加算結果の整数部を０に固定し、前記第１のカウンタがＭｎとなった場合に前記第１及び第２のカウンタ及び累積加算手段をリセットし、前記累積加算結果の整数部を０に設定する手段と、
を具備することを特徴とする分数分周器。
【請求項３】
分周回数設定手段は、ｎ分周を行う回数Ｍｎ、及びｎ＋１分周を行う回数Ｍｎ＋１を下記式
Ｎ／Ｍ  ＝  ｎ．ｆ
Ｍ  ＝  Ｍｎ  ＋  Ｍｎ＋１
Ｎ  ＝  Ｍｎ×ｎ  ＋  Ｍｎ＋１×（ｎ＋１）
ここでｎは整数、ｆは小数点以下の数値、
により求めることを特徴とする請求項１又は２記載の分数分周器。
【請求項４】
入力された複合ビデオ信号から分離されたビデオクロックから、オーディオデータをアナログ／デジタル変換するためのオーディオクロックを、フェーズロックループを用いて発生するフェーズロックループ回路を具備するＴＶ受信機であって、
該フェーズロックループ回路は入力クロック信号を分周する分周器を有し、
該分周器は、
整数ＭとＮの比Ｎ／Ｍが小数を伴う分周数で入力信号を分周し、分周信号を出力する分数分周器であって、
前記分周数の整数部ｎを設定する整数設定手段と、
前記分周数の小数部ｆを設定する小数設定手段と、
前記小数部ｆの値を前記分周出力に応答して累積加算し、該累積加算結果の小数点以下の値を提供する小数部、及び桁上がり信号を提供する整数部とを有する累積加算手段と、
前記整数設定手段の整数部ｎの値と前記累積加算結果の整数部の値を加算する加算器と、
前期分周数を前記加算器で求められた結果に切替えて前記入力信号を分周し、前記分周信号を出力する分周手段と、
前記整数Ｍ、Ｎ及びｎの関係から求められるｎ分周を行う回数Ｍｎ、及びｎ＋１分周を行う回数Ｍｎ＋１を設定する分周回数設定手段と、
前記累積加算手段の前記整数部の桁上がり信号に基づいて、ｎ分周を行った回数を前記分周出力に応答してカウントする第１のカウンタ、及びｎ＋１分周を行った回数を前記分周出力に応答してカウントする第２のカウンタとを有するカウンタ手段と、
前記第１のカウンタがＭｎとなった場合に前記累積加算結果の整数部を１に固定し、前記第２のカウンタがＭｎ＋１となった場合に前記第１及び第２のカウンタ及び累積加算手段をリセットし、前記累積加算結果の整数部を０に設定する手段と、
を具備することを特徴とするテレビ受信機。
【請求項５】
入力された複合ビデオ信号から分離されたビデオクロックから、オーディオデータをデジタル／アナログ変換するためのオーディオクロックを、フェーズロックループを用いて発生するフェーズロックループ回路を具備するビデオ信号用大規模集積回路であって、
該フェーズロックループ回路は入力クロック信号を分周する分周器を有し、
該分周器は、
整数ＭとＮの比Ｎ／Ｍが小数を伴う分周数で入力信号を分周し、分周信号を出力する分数分周器であって、
前記分周数の整数部ｎを設定する整数設定手段と、
前記分周数の小数部ｆを設定する小数設定手段と、
前記小数部ｆの値を前記分周出力に応答して累積加算し、該累積加算結果の小数点以下の値を提供する小数部、及び桁上がり信号を提供する整数部とを有する累積加算手段と、
前記整数設定手段の整数部ｎの値と前記累積加算結果の整数部の値を加算する加算器と、
前記分周数を前記加算器で求められた結果に切替えて前記入力信号を分周し、前記分周信号を出力する分周手段と、
前記整数Ｍ、Ｎ及びｎの関係から求められるｎ分周を行う回数Ｍｎ、及びｎ＋１分周を行う回数Ｍｎ＋１を設定する分周回数設定手段と、
前記累積加算手段の前記整数部の桁上がり信号に基づいて、ｎ分周を行った回数を前記分周出力に応答してカウントする第１のカウンタ、及びｎ＋１分周を行った回数を前記分周出力に応答してカウントする第２のカウンタとを有するカウンタ手段と、
前記第１のカウンタがＭｎとなった場合に前記累積加算結果の整数部を１に固定し、前記第２のカウンタがＭｎ＋１となった場合に前記第１及び第２のカウンタ及び累積加算手段をリセットし、前記累積加算結果の整数部を０に設定する手段と、
を具備することを特徴とするビデオ信号用大規模集積回路。
【請求項６】
整数ＭとＮの比Ｎ／Ｍが小数を伴う分周数で入力信号を分周し、分周信号を出力する方法であって、
前記分周数の整数部ｎを設定し、
前記分周数の小数部ｆを設定し、
前記小数部ｆの値を前記分周出力に応答して累積加算し、該累積加算結果の小数点以下の値を小数部として提供し、及び桁上がり信号を整数部として提供し、設定された前記整数部ｎの値と前記累積加算結果の整数部の値を加算し、整数の加算値を提供し、
前記整数の加算値を分周数として前記入力信号を分周し、
前記整数Ｍ、Ｎ及びｎの関係から求められるｎ分周を行う回数Ｍｎ、及びｎ＋１分周を行う回数Ｍｎ＋１を設定し、
前記累積加算結果の整数部の値に基づいて、ｎ分周を行った回数を前記分周信号に応答して第１のカウンタによりカウントし、及びｎ＋１分周を行った回数を前記分周信号に応答して第２のカウンタによりカウントし、
前記ｎ分周を行った回数がＭｎとなった場合に前記累積加算結果の整数部を１に固定し、前記ｎ＋１分周を行った回数がＭｎ＋１となった場合に前記第１及び第２のカウンタ及び該累積加算結果の小数部及び整数部をリセットし、前記累積加算結果の整数部を０に設定することを特徴とする分数分周方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、小数を伴う分周数の分周方法に関する。
【０００２】
【従来の技術】
分周器は一般に入力クロック信号の周波数を整数分の１の周波数に変換する。しかし分周器の用途によっては、任意周波数を有する入力クロック信号から所望周波数のクロック信号を生成するために、入力クロック信号を、小数点以下の値を伴う分周数で分周可能な分周器が要求される。このような分周器として、特開２００１−２５１１８１号公報には、分数分周装置及び分数分周方法が開示されている。
【０００３】
上記公報による分周器は、任意の周波数信号の１／Ｎの分周（Ｎ分周）を行う際に、分母に小数点を伴う分数（例えば１／５．３）での分周を行うものであり、例えばディジタル移動体通信システムにおける携帯電話機や、携帯電話機能及びコンピュータ機能を備えた情報端末装置等の移動局装置又は、この移動局装置と無線通信を行う基地局装置などのベースバンド信号処理回路の基準周波数信号を生成する回路などに適用される。
【０００４】
上記公報は、小数部設定器に小数点を伴う数値を用いた分周数における小数点以下の小数値を設定し、第１加算器でその小数値を累積加算し、保持器で、その累積加算値を保持し、この保持加算値が１以上の場合に１を出力すると共に保持加算値から１を引いて得た小数値を第１加算器へ累積加算値として出力する。更に、整数部設定器に分周数における整数値を設定し、第２加算器で、保持器から１が出力されない場合に整数値を分周数とし、そうでない場合に１と整数値との加算値を分周数とし、分周器は分周数に応じて分周を行い、この分周信号を保持器の動作タイミング信号としている。
【０００５】
【特許文献１】
特開２００１−２５１１８１（第６頁、図１）
【０００６】
【発明が解決しようとする課題】
上記特開２００１−２５１１８１に記載される分数分周装置は、小数設定部の有効桁が無限大である場合に小数を伴う分周を正確に行う事が可能である。しかし、実際には有限桁で実装を行うため累積加算結果の精度が落ち、正確な分周を行う事が不可能であるという問題がある。即ち、上記公報では、小数部設定器に設定する小数値の精度を下げると、分周の精度もそれに応じて下がる。例えば入力信号の周波数を３／１０（＝１／３．３３３３…）倍の周波数に変換する場合、小数部設定器に０．３３３３３等の精度の高い数値ではなく、精度の低い０．３を設定すると、６／１９（＝１／３．６６６６…）倍の周波数に変換される。
【０００７】
従って本発明は、容易に精度の良い分数分周信号が得られる分数分周器を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明では、与えられた分周数による分周を達成するために必要となるｎ分周の回数Ｍｎと、ｎ＋１分周の回数Ｍｎ＋１が求められる。本発明の一実施形態に係る分数分周器は、整数ＭとＮの比Ｎ／Ｍが小数を伴う分周数で入力信号を分周し、分周信号を出力する分数分周器であって、前記分周数の整数部ｎを設定する整数設定手段と、前記分周数の小数部ｆを設定する小数設定手段と、
前記小数部ｆの値を前記分周出力に応答して累積加算し、該累積加算結果の小数点以下の値を提供する小数部、及び桁上がり信号を提供する整数部とを有する累積加算手段と、前記整数設定手段の整数部ｎの値と前記累積加算結果の整数部の値を加算する加算器と、前記分周数を前記加算器で求められた結果に切り換えて前記入力信号を分周し、前記分周信号を出力する分周手段と、前記整数Ｍ、Ｎ及びｎの関係から求められるｎ分周を行う回数Ｍｎ、及びｎ＋１分周を行う回数Ｍｎ＋１を設定する分周回数設定手段と、前記累積加算手段の前記整数部の桁上がり信号に基づいて、ｎ分周を行った回数を前記分周出力に応答してカウントする第１のカウンタ、及びｎ＋１分周を行った回数を前記分周出力に応答してカウントする第２のカウンタとを有するカウンタ手段と、前記第１のカウンタがＭｎとなった場合に前記累積加算結果の整数部を１に固定し、前記第２のカウンタがＭｎ＋１となった場合に前記第１及び第２のカウンタ及び累積加算手段をリセットし、前記累積加算結果の整数部を０に設定する手段とを具備する。
【０００９】
前記小数設定手段に設定する小数点以下の値の精度がある程度低くとも、精度良く出力分周信号を得ることが可能となる。
【００１０】
【発明の実施の形態】
図面を参照しながら本発明の実施の形態について詳細に説明する。以下の説明はこの発明の実施の形態であって、この発明の装置及び方法を限定するものではない。
【００１１】
図１は本発明の一実施形態に係る分数分周器の構成を示すブロック図である。
【００１２】
分周器１は加算器１１から供給される整数値ＡＤＤを分周数として入力信号ＣＫを分周する。遅延部１３、１４は分周器１出力信号ＤＯＵＴを、入力信号ＣＫの１周期分遅延する。ｎ分周カウンタ３はイネーブル入力ＥＮが論理１のとき、信号ＤＯＵＴを入力信号ＣＫの１周期分遅延してタイミングでカウントする。又ｎ分周カウンタ３は、カウント値がＭｎ 設定部２の設定値に一致すると、信号ｎＥＮＤとして論理１を出力する。ｎ＋１分周カウンタ６はイネーブル入力ＥＮが論理１のとき、信号ＤＯＵＴを入力信号ＣＫの１周期分遅延したタイミングでカウントする。又ｎ＋１分周カウンタ６は、カウント値がＭｎ＋１ 設定部２の設定値に一致すると、信号ｎ＋１ＥＮＤとして論理１を出力する。
【００１３】
累積加算器７は信号ＤＯＵＴの立ち上がりのタイミングで、ｆ設定部８に設定されている値と小数部出力値ＡＤＦとを累積加算する。加算の結果、桁上がりが発生すると、累積加算器７は整数部出力値ＡＤＩ（桁上がり信号）として論理１を出力する。セレクタ１０はｎ分周カウンタ３及びｎ＋１分周カウンタ６からの選択信号ｎＥＮＤ及びｎ＋ＥＮＤに応じて、”０”、”１”、”Ｔｈ(through)”のうち１つを信号ＳＥＬとして出力する。詳細にセレクタ１０は、該選択信号が（０，０）のときＴｈ、（０，１）のとき０、（１，０）のとき１を信号ＳＥＬとして出力する。加算器１１はｎ設定部１２の設定値及びセレクタ１０の出力信号ＳＥＬの値を加算し、加算結果をＡＤＤとして分周器１に供給する。
【００１４】
本実施形態では、例としてＭ＝３、Ｎ＝１０のＮ／Ｍ  （＝３．３３３３３．．．）分周を行う。つまり、入力信号ＣＫの周波数を１／３．３３３３３．．．倍の周波数に変換する。ここで分周数は３．３３３３３．．．とする。このような場合、３分周と４分周を組み合わせて分周を行うことにより、所望周波数の信号を得ることができる。
【００１５】
先ず、整数部ｎ及び小数部ｆは以下の関係式より求められる。
【００１６】
Ｎ／Ｍ＝  ｎ．ｆ
ここでｎは整数、ｆは小数点以下の数値
本実施例ではＭｎ回のｎ分周と、Ｍｎ＋１回のｎ＋１分周を組み合わせ、それを繰り返し行う。上記値Ｍ、値Ｎ、ｎ分周を行う回数Ｍｎ、ｎ＋１分周を行う回数Ｍｎ＋１には、以下に示す関係が有る。
【００１７】
Ｍ    ＝  Ｍｎ  ＋  Ｍｎ＋１
Ｎ    ＝  Ｍｎ×ｎ  ＋  Ｍｎ＋１×（ｎ＋１）
上記式にＭ＝３、Ｎ＝１０を適用した場合、
ｎ  ＝  ３
ｆ  ＝  ０．３３３３３…
Ｍｎ  ＝  ２
Ｍｎ＋１  ＝  １
が導出される。これは、３分周を２回、４分周を１回行うことを意味している。
【００１８】
図２は図１に示す分数分周器の動作例を示すタイミングチャートである。
【００１９】
予め、上記したように導出された値を各部へ設定する。ここで、上記した値Ｍｎ（＝２）、Ｍｎ＋１（＝１）をＭｎ 設定部２及びＭｎ＋１ 設定部４へ設定しても、勿論この分数分周回路は正常に動作するが、累積加算器７の整数部が論理１とならず（桁上がりが発生せず）、本回路の詳細動作を説明することができない。従って説明の都合上、Ｍ＝６、Ｎ＝２０のＮ／Ｍ  （＝３．３３３３３．．．）分周を行うものとする。更に、小数部ｆとして０．３３３３３等桁数の多い数値を使用してもよいが、説明を簡単にするため、本実施形態では、小数部ｆとして０．３を使用する。小数部ｆに０．３を使用しても、この分数分周回路は入力信号を正確に分周することができる。尚、上記値Ｍ、Ｎには任意の整数を使用できる。
【００２０】
上記式にＭ＝６、Ｎ＝２０を適用した場合、設定値は以下のようになる。
【００２１】
ｎ  ＝  ３
ｆ  ＝  ０．３
Ｍｎ  ＝  ４
Ｍｎ＋１  ＝  ２
これは、３分周を４回、４分周を２回行うことを意味している。
【００２２】
従って、整数部ｎ（＝３）をｎ設定部１２へ、小数部ｆ（＝０．３）をｆ設定部８へ、Ｍｎ （＝４）をＭｎ 設定部２へ、Ｍｎ＋１ （＝２）をＭｎ＋１ 設定部４へ設定する。
【００２３】
初期状態から小数部ｆの累積加算を１回行った場合、累積加算器７の出力結果は以下の通りとなる（ＳＴ１）。
【００２４】
整数部ＡＤＩ：０
小数部ＡＤＦ：０．３
従って、セレクタ１０の出力ＳＥＬは０であり、加算器１１はｎ設定部１２の値をそのまま出力し、分周器１は３分周を行うと共にｎ分周カウンタ３の値が１となる。続けて累積加算器７は累積加算結果の小数値ＡＤＦ：０．３とｆ設定部８の小数部ｆ＝０．３の累積加算を行い以下の結果を得る（ＳＴ２）。
【００２５】
整数部ＡＤＩ：０
小数部ＡＤＦ：０．６
従って、セレクタ１０の出力ＳＥＬは０であり、加算器１１はｎ設定部１２の値をそのまま出力し、分周器１は３分周を行うと共にｎ分周カウンタ３の値が１増加する。続けて累積加算器７は累積加算結果の小数値ＡＤＦ：０．６とｆ設定部８の小数部ｆ＝０．３の累積加算を行い以下の結果を得る（ＳＴ３）。
【００２６】
整数部ＡＤＩ：０
小数部ＡＤＦ：０．９
従って、セレクタ１０の出力ＳＥＬは０であり、加算器１１はｎ設定部１２の値をそのまま出力し、分周器１は３分周を行うと共にｎ分周カウンタ３の値が１増加して３となる。
【００２７】
次の分周器出力ＤＯＵＴの立ち上がりｔ１で、累積加算器７の出力結果は以下の通りとなる。つまり、ここで桁上がりが発生する。
【００２８】
整数部ＡＤＩ：１
小数部ＡＤＦ：０．２
桁上がりが発生し、整数部ＡＤＩが１となると、セレクタ１０は選択出力ＳＥＬとして１を出力する（ＳＴ４）。この結果、加算器１１は４を出力し、分周器１は４分周を行う。このときｎ＋１分周カウンタ６のイネーブル入力ＥＮが論理１、分周カウンタ３のイネーブル入力ＥＮが論理０となる。従って、ｎ分周カウンタ３は動作を停止し、ｎ＋１分周カウンタ６の値が１となる（ＳＴ５）。
【００２９】
次の分周器出力ＤＯＵＴの立ち上がりｔ２で、桁上がり信号（ＡＤＩ）が０となり、累積加算器７の出力結果は以下の通りとなる（ＳＴ６）。
【００３０】
整数部ＡＤＩ：０
小数部ＡＤＦ：０．５
整数部ＡＤＩが０となると、セレクタ１０は選択出力ＳＥＬとして０を出力する。この結果、加算器１１は３を出力し、分周器１は４分周を行う。このときｎ＋１分周カウ３ンタ６のイネーブル入力ＥＮが論理０、分周カウンタ３のイネーブル入力ＥＮが論理１となる。従って、ｎ＋１分周カウンタ６は動作を停止し、ｎ分周カウンタ３の値が１増加されて４となる。このときＭｎ 設定部２の設定値４とｎ分周カウンタ３の値が一致し、出力ｎＥＮＤが論理１となる。
【００３１】
次の分周器出力ＤＯＵＴの立ち上がりｔ３で、累積加算器７の出力結果は以下の値となり（ＳＴ７）、ｎ＋１分周カウンタ６の値が１増加して２となる。
【００３２】
整数部ＡＤＩ：０
小数部ＡＤＦ：０．８
このとき、Ｍｎ＋１ 設定部４の設定値（＝２）とｎ＋１分周カウンタ６の値が一致し、出力ｎ＋１ＥＮＤが論理１となる。この結果、ＡＮＤゲート９の両入力が論理１を満たし、信号ＲＳＴが論理１となり（ＳＴ８）、ｎ分周カウンタ３、ｎ＋１分周カウンタ６、累積加算器７がリセットされ、システムは最初の状態に戻る（ＳＴ０）。
【００３３】
以下同様に上記動作を繰り返し行う。これによって、分周数が有限桁で表現不可能な場合においても精度良くＮ／Ｍ分周を行う事が可能となる。即ち、分周数の小数部精度に関わらず、精度の良い分数分周信号を生成することが可能となる。
【００３４】
尚、本発明による分数分周器は、設定値を変更することにより、分周数が整数の整数分周器としても動作する。又、上記実施形態では、ｎ分周カウンタ３のカウント値がＭｎにとなった場合にセレクタ１０が論理１を出力（累積加算器７の整数部を１に固定）し、ｎ＋１分周カウンタ６がＭｎ＋１ となった場合に、ｎ分周カウンタ３、ｎ＋１分周カウンタ６、及び累積加算器７がリセットされ、その結果、累積加算器７の整数部が０に設定された。しかし、逆の場合もある。即ち、各設定部の設定する値に応じて、ｎ＋１分周カウンタ６のカウント値がＭｎ＋１ にとなった場合にセレクタ１０が論理０を出力（累積加算器７の整数部を０に固定）し、ｎ分周カウンタ３がＭｎ となった場合に、ｎ分周カウンタ３、ｎ＋１分周カウンタ６、及び累積加算器７がリセットされ、その結果、累積加算器７の整数部が０に設定されこともある。
【００３５】
図３は本発明に係る分数分周器２１、２２を用いたＰＬＬ(phase lock loop)回路２０の構成を示すブロック図である。
【００３６】
分数分周器２１は入力クロック信号ｃｋ０を上記実施形態で説明したように分周し、分周下クロック信号ｃｋ１を位相比較器２３に供給する。位相比較器２３はクロック信号ｃｋ１と分数分周器２２の出力クロック信号ｃｋ５の位相差を検出し位相差信号ＰＤ１を出力する。位相差信号ＰＤ１はローパスフィルタ（ＬＰＦ）２４で濾波され、位相差信号ＰＤ２としてＶＣＸＯ（電圧制御クリスタル発振器）２５に供給される。ＶＣＸＯ２５は位相差信号ＰＤ２に対応する周波数を有するクロック信号ｃｋ２を発生する。クロック信号ｃｋ２は分数分周器２２により分周され、クロック信号ｃｋ３として位相比較器２３に供給される。以上の結果、ＰＬＬ２０は周期が一定のクロック信号ｃｋ２を出力する。
【００３７】
図４は図３のようなＰＬＬ回路２０を用いたＴＶ受信機３０の構成を示すブロック図である。
【００３８】
３６は例えばデジタル放送を受信するＳＴＢ(set top box)やＤＶＤプレーヤ等、ビデオ・オーディオデータを提供する外部機器である。分離機３１は外部機器３６から提供される複合ビデオ信号を分離し、ビデオクロック及びビデオデータをビデオＤＡＣ３２へ、オーディオデータをオーディオＤＡＣ３４へ、ビデオクロック及び周波数誤差情報をＰＬＬ２０へ供給する。ＰＬＬ２０はビデオクロック及び周波数誤差情報に基づいてオーディオクロックを発生しオーディオＤＡＣ３４に供給する。
【００３９】
ビデオＤＡＣ３２は入力ビデオデータをビデオクロックのタイミングでＤＡ変換し、アナログ映像信号をＣＲＴあるいはＬＣＤ等の画像表示装置に供給する。画像表示装置３３は入力映像信号に対応する画像を表示する。オーディオＤＡＣ３４は入力オーディオデータをオーディオクロックのタイミングでＤＡ変換し、アナログ音声信号をスピーカ３５に供給し、スピーカから音声が発生される。
【００４０】
図５は図４に示した分離機３１、ビデオＤＡＣ３２、ＰＬＬ２０、オーディオＤＡＣ３４を１チップに集積したビデオ信号用ＬＳＩ（大規模集積回路）４０を示す。このように１チップ化することにより、ＡＶ機器の設計コストが低減され、本発明による分数分周器を様々のＡＶ機器に適用することができる。
【００４１】
【発明の効果】
以上説明したように本発明によれば、分周数の小数部精度に関わらず、精度の良い分数分周信号を生成することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る分数分周器の構成を示すブロック図。
【図２】図１に示す分数分周器の動作例を示すタイミングチャート。
【図３】本発明に係る分数分周器を用いたＰＬＬ回路の構成を示すブロック図。
【図４】図３のようなＰＬＬ回路を用いたＴＶ受信機の構成を示すブロック図。
【図５】図４に示した分離機、ビデオＤＡＣ、ＰＬＬ、オーディオＤＡＣを１チップに集積したビデオ信号用ＬＳＩ４０の構成を示すブロック図。
【符号の説明】
１…整数分周器、３…ｎ分周カウンタ、６…ｎ＋１分周カウンタ、７…累積加算器、２０…ＰＬＬ回路、３０…ＴＶ受像機、４０…ビデオ信号用ＬＳＩ
【図１】
0003688683.tif 000002
【図２】
0003688683.tif 000003
【図３】
0003688683.tif 000004
【図４】
0003688683.tif 000005
【図５】
0003688683.tif 000006