(57)【特許請求の範囲】
【請求項１】
ヴィテルビデコーダのためのＡＣＳユニットであって、該ＡＣＳユニットは、該ヴィテルビデコーダに割り当てられるトレリス図の経路メトリックを決定することが意図され、
該トレリス図におけるタイムステップ（ｔ＋１）の第１および第２の状態（２１、２２）が、各ケースについて、第３および第４の状態（２０、１９）に割り当てられ、これらはそれぞれが該トレリス図における経路を介して、先行する該タイムステップ（ｔ）から該第１および第２の状態（２１、２２）に接続され、該第１の状態（２１）を該第４の状態（１９）へ接続するブランチの、および該第２の状態（２２）を該第３の状態（２０）へ接続する該ブランチの該トレリス図における第１のブランチメトリック（λｔ（０））は、同じ大きさであり、第２のブランチメトリック（λｔ（１））は、該第１の状態（２１）を第３の状態（２０）へ接続するブランチおよび該第２の状態（２２）を該第４の状態（１９）へ接続する該経路と同じ大きさであり、ＡＣＳユニットは、該第１の状態および該第２の状態（２１、２２）と関連付けられた経路メトリック（γｔ＋１（０）、γｔ＋１（１））を決定するプロセッサエレメント（１）を有し、該プロセッサエレメント（１）は、該第１および該第２のブランチメトリック（λｔ（０）、λｔ（１））、ならびに、該第３および該第４の状態（２０、１９）とそれぞれ関連付けられた該経路メトリック（γｔ（０）、γｔ（1））を入力値として受け取り、
該第３および第４の状態（１９、２０）と関連付けられた該経路メトリック（γｔ（０）、γｔ（１））間の経路メトリック差（Г）を計算する差分化デバイス（２）と、
該経路メトリック差（Г）を、該第１および第２のブランチ（λｔ（０）、λｔ（１））間のブランチメトリック差（Λ）と比較し、かつ比較結果（Ｃ）の関数としての該第１および該第２の状態（２１、２２）と関連付けられた該経路メトリック（γｔ＋１（０）、γｔ＋１（１））を決定する評価デバイス（３〜６）とを含み、
該評価デバイス（３〜６）は、該比較結果（Ｃ）の関数として該第１および該第２の状態（２１、２２）と関連付けられる該経路メトリック（γｔ＋１（０）、γｔ＋１（１））を決定するように設計され、一方でさらに該経路メトリックス差（Г）および該ブランチメトリックス差（Λ）の数学的符号を評価し、
該評価デバイス（３〜６）は、該比較結果の関数として、ならびに該ブランチメトリック差（Г）および経路メトリック差（Λ）の数学的符号として、該第１の状態（２１）と関連付けられた第１の選択デバイス（８、９、１２）のための第１の制御シグナル（Ｃ０）および該第２の状態（２２）と関連付けられた第２の選択デバイス（１０、１１、１３）のための第２の制御シグナル（Ｃ１）を生成するように設計され、
該第１の選択デバイス（８、９、１２）は、該第１の制御シグナル（Ｃ０）の該関数としての、該第４の状態（１９）の該経路メトリック（γ（ｔ）（０））と該第１のブランチメトリック（λｔ（０））との合計、または、該第３の状態（２０）の該経路メトリック（γ（ｔ）（１））と該第２のブランチメトリック（λｔ（１））との合計を該第１の状態（２１）の該経路メトリック（γｔ＋１（０））として出力するように設計され、
該第２の選択デバイス（１０、１１、１３）は、該第２の制御シグナル（Ｃ１）の該関数としての、該第４の状態（１９）の該経路メトリック（γｔ（０））と該第２のブランチメトリック（λｔ（１））との合計、または、該第３の状態（２０）の該経路メトリック（γｔ（１））と該第１のブランチメトリック（λｔ（０））との合計を該第２の状態（２２）の該経路メトリック（γｔ＋１（１））として出力するように設計される、ＡＣＳユニット。
【請求項２】
前記第１および前記第２の選択デバイスが、それぞれ第１および第２のマルチプレクサ（８、９；１０、１１）を有し、これらは前記第１および前記第２の制御シグナル（Ｃ０、Ｃ１）によってそれぞれ駆動され、該第１のマルチプレクサが入力シグナルとして前記第１および第２のブランチメトリック（λｔ（０）、λｔ（１））を受け取り、かつ該第２のマルチプレクサが入力シグナルとして、前記第３および第４の状態（２０、１９）と関連付けられた前記経路メトリック（γｔ（０）、γｔ（１））を受け取り、該第１および第２のマルチプレクサからの出力シグナルが加算器（１２；１３）に供給される、請求項１に記載のＡＣＳユニット。
【請求項３】
前記経路メトリック差（Г）および前記ブランチメトリック差（Λ）が異なった数学的符号を有する場合、該経路メトリック差（Г）と該ブランチメトリック差（Λ）との間の比較をする必要が無く、前記評価デバイス（３〜６）は、固定バイナリ値を前記第１の制御シグナル（Ｃ０）に割り当てるように設計され、
該評価デバイス（３〜６）は、該経路メトリック差（Г）および該ブランチメトリック差（Λ）が同一の数学的符号を有する場合、該経路メトリック差（Г）と該ブランチメトリック差（Λ）との間の比較をする必要が無く、固定バイナリ値を該第２の制御シグナル（Ｃ１）に割り当てるように設計される、請求項１または２に記載のＡＣＳユニット。
【請求項４】
前記経路メトリック差（Г）が正の数学的符号を有し、前記ブランチメトリック差（Λ）が負の数学的符号を有する場合、前記評価デバイス（３〜６）は、第１のバイナリ値を前記第１の制御シグナル（Ｃ０）に割り当て、該第１のバイナリ値によって、前記第４の状態（１９）の前記経路メトリック（γｔ（０））と前記第１のブランチメトリック（λｔ（０））との合計は前記第１の選択デバイス（８、９、１２）から前記第１の状態（２１）の該経路メトリック（γｔ＋１（０））として出力され、
該経路メトリック差（Г）が負の数学的符号を有し、該ブランチメトリック差（Λ）が正の数学的符号を有する場合、該評価デバイス（３〜６）は、反転された該第１のバイナリ値に対応する第２のバイナリ値を該第１の制御シグナル（Ｃ０）に割り当て、該第２のバイナリ値によって、前記第３の状態（２０）の該経路メトリック（γｔ（１））と前記第２のブランチメトリック（λｔ（１））との合計が、該経路メトリック（γｔ＋１（０））として該第１の選択デバイス（８、９、１２）から出力される、請求項３に記載のＡＣＳユニット。
【請求項５】
前記経路メトリック差（Г）および前記ブランチメトリック差（Λ）が、それぞれ正の数学的符号を有する場合、前記評価デバイス（３〜６）は、第１のバイナリ値を前記第２の制御シグナル（Ｃ１）に割り当て、該第１のバイナリ値によって、前記第４の状態（１９）の前記経路メトリック（γｔ（０））と前記第２のブランチメトリック（λｔ（１））との合計は、前記第２の選択デバイス（１０、１１、１３）から該経路メトリック（γｔ＋１（１））として出力され、
該経路メトリック差（Г）および該ブランチメトリック差（Λ）がそれぞれ負の数学的符号を有する場合、該評価デバイス（３〜６）は、反転された該第１のバイナリ値に対応する第２のバイナリ値を該第２の制御シグナル（Ｃ０）に割り当て、該第２のバイナリ値によって、該第３の状態（２０）の前記経路メトリック（γｔ（１））と前記第１のブランチメトリック（λｔ（０））の合計は、該経路メトリック（γｔ＋１（１））として該第２の選択デバイス（１０、１１、１３）から出力される、請求項３または４に記載のＡＣＳユニット。
【請求項６】
前記経路メトリック差（Г）および前記ブランチメトリック差（Λ）が、それぞれ正の数学的符号を有する場合、前記評価デバイス（３〜６）は比較結果の前記バイナリ値（Ｃ）を前記第１の制御シグナル（Ｃ０）に割り当てるように設計され、該経路メトリック差（Г）および該ブランチメトリック差（Λ）が、それぞれ負の数学的符号を有する場合、該評価デバイス（３〜６）は比較結果の反転された該バイナリ値を該第１の制御シグナル（Ｃ０）に割り当てる、請求項１〜５の一つに記載のＡＣＳユニット。
【請求項７】
前記経路メトリック差（Г）が正の数学的符号を有し、前記ブランチメトリック差（Λ）が負の数学的符号を有する場合、前記評価デバイス（３〜６）は、比較結果の前記バイナリ値（Ｃ）を前記第２の制御シグナル（Ｃ１）に割り当てるように設計され、該経路メトリック差（Г）が負の数学的符号を有し、該ブランチメトリック差（Λ）が正の数学的符号を有する場合、該評価デバイス（３〜６）は、比較結果の反転された該バイナリ値を該第２の制御シグナル（Ｃ１）に割り当てる、請求項１〜６の一つに記載のＡＣＳユニット。
【請求項８】
前記評価デバイス（３〜６）は、
前記入力シグナルとして、前記ブランチメトリック差（Λ＋）および前記ブランチメトリック差（Λ−）のネゲートされた値を受信し、差分化デバイス（２）によって形成される前記経路メトリック差（Г）の数学的符号を表示するビット（ｓｇ（Г））によって駆動される前記マルチプレクサ（３）と、
該経路メトリック差（Г）および該マルチプレクサ（３）からの前記出力シグナルを受信する前記コンパレータ（４）と、
該入力シグナルとして、該コンパレータ（４）からの該出力シグナルと、該ブランチメトリック差の数学的符号を表示する該ビット（ｓｇ（Λ））と、該経路メトリック差の数学的符号を表示する該ビット（ｓｇ（Г））とを受信し、これらの関数として、前記第１および第２の制御シグナル（Ｃ０、Ｃ１）を出力する、請求項１〜７に記載のＡＣＳユニット。
【請求項９】
前記評価デバイス（３〜６）は入力コンパレータ（５）を有し、該入力コンパレータは前記経路メトリック差（Г）および前記ブランチメトリック差（Λ）の特定のビットの初期比較を実行し、かつ対応する比較結果をさらなる入力シグナルとして評価ロジックデバイス（６）に供給し、該評価ロジックデバイス（６）は、前記第１および第２の制御シグナル（Ｃ０、Ｃ１）が生成されると、該入力コンパレータ（５）から供給された比較結果を考慮に入れる、請求項８に記載のＡＣＳユニット。
【請求項１０】
前記入力コンパレータ（５）は前記経路メトリック差（Г）および前記ブランチメトリック差（Λ）の最上位ビットの初期比較を実行する、請求項９に記載のＡＣＳユニット。
【発明の詳細な説明】
【０００１】
本発明は、請求項１の前提部で主張される、ヴィテルビデコーダのためのＡＣＳユニット（Ａｄｄ  Ｃｏｍｐａｒｅ  Ｓｅｌｅｃｔ）に関し、特にチャネル符号化モバイル無線シグナルを復号するためのモバイル無線受信器において使用され得る。
【０００２】
ヴィテルビデコーダは、最も知られるデジタルモバイル無線受信器において使用される。ヴィテルビデコーダは、最尤法デコーダと呼ばれ、一般的に、チャネル符号化、特に複雑に符号化されたモバイル無線シグナルを復号化するために用いられる。チャネル符号化プロセスの間、伝送がより確実に行なわれるようにするために、トランスミッタにおいて伝送されるべきシグナルに余分な情報が添加される。しかしながら、モバイル無線シグナルが伝送されると、ノイズがそこに重ね合わされる。したがって、受信器の目的は、すべての可能な伝送シーケンスから、現在の伝送シーケンスと一致する公算が最も大きい伝送シーケンスを見つけ出す受信シーケンスを使用するということである。この目的は、ヴィテルビデコーダによって実行される。
【０００３】
チャネル符号化のために用いられる符号化規則は、対応するトレリス図（Ｔｒｅｌｌｉｓ  Ｄｉａｇｒａｍｍ）によって説明され得る。ヴィテルビデコーダは、デコーダの各構成に左右される、最大または最小の経路メトリックを有するトレリス図における経路を決定するためにいわゆるメトリックを計算する。復号化されたシーケンスは、その後、トレリス図におけるこの経路に基づいて決定され、出力され得る。
【０００４】
ヴィテルビ復号化の原理は、以下の文面において詳細に、かつ簡潔に説明される。
【０００５】
例として、図４は、時間ｔ．．．ｔ＋３における４つの異なった状態を有する各ケースについてのトレリス図を示し、これは例えばビット‘００’、‘１０’、‘０１’および‘１１’に対応する。それぞれのシグナルシーケンスは、トレリス図における対応する経路に割り当てられる。この場合の経路は、時間についての２つの連続する状態の間にブランチのシーケンスを含む。この場合のそれぞれのブランチは、時間についての２つの連続する状態の間の状態の転位を記号化する。例えばある状態から発生した上位ブランチは、バイナリ値‘０’を有する受信されたシグナルに対応し、同じ状況から発生した下位ブランチは、バイナリ値’１’を有する受信されたシグナルに対応する。ブランチメトリック（ＢＭ）λｔが割り当てられるこれらの状態転位のそれぞれは、伝送されたシグナルに対応する。ブランチメトリックλｔは以下のように定義される：
λ１＝｜ｙ’１−ｒ１２｜
この場合、ｒｔは、時間ｔにおいて受信されたシグナルに対応し、ｙ’ｔは、これの関数として時間ｔにおいて伝送が期待されたシグナルに対応する。
【０００６】
さらに、トレリス図を通過するそれぞれの経路は、時間またはタイムステップｔまで経路メトリックγｔに割り当てられる。
【０００７】
図４において例示されるトレリス図は、特に蝶型構造と呼ばれる構造を有する。これは、トレリス図におけるタイムステップｔ＋１の２つの状態は、各ケースについて先行するタイムステップｔからの２つの状態に割り当てられ、そのブランチはそれぞれタイムステップｔ＋１における前述の状態に延び、各ケースについて異なった状態から発生するブランチの２つのブランチメトリックが同一であるということを意味する。したがって、例えば経路メトリックスγt(1)、γt(3)、γt+1(2)およびγt+1(3)が割り当てられる図４において示される状態は、そのような蝶型構造を形成し、経路メトリックγt(1)を有する状態から、経路メトリックγt+1(2)を有する状態へのブランチのためのブランチメトリックは、経路メトリックγt(3)を有する状態から、経路メトリックγt+1(3)を有する状態へのブランチのブランチメトリックλt(3)に対応し、一方で、経路メトリックγt(1)を有する状態から経路メトリックγt+1(3)を有する状態へのブランチのブランチメトリックは、経路メトリックγt(3)を有する状態から経路メトリックγt+1(2)を有する状態へのブランチのブランチメトリックλt(1)に対応する。この場合、一般的な形式ではγt(s)がタイムステップｔにおける状態ｓに割り当てられた経路メトリックを示し、λt(s)は符号ｓに対応し、時間ｔにおける状態転位のブランチメトリックを示す。
【０００８】
ヴィテルビデコーダは、次に、最良の経路メトリックを有する経路を決定するためにトレリス図を用いることを必要とする。定義により、これは一般的には、最小の経路メトリックを有する経路である。
【０００９】
特定の状態へ延びる経路のそれぞれの経路メトリックは、時間についての先行する状態の経路メトリックおよび、この先行する状態から特定の状態へ延びるブランチのブランチメトリックから成る。これは、トレリス図におけるすべての可能な経路および経路メトリックを決定および評価する必要はないということを意味する。その代わりに、この時間までの最良の経路メトリックを有する経路は、トレリス図におけるそれぞれの状態およびそれぞれのタイムステップに対して決定される。残存経路（Ｓｕｒｖｉｖｏｒ  Ｐａｔｈ）と呼ばれるこの経路およびその経路メトリックのみが格納される必要がある。この状態に延びる他のすべての経路は無視され得る。したがって、それぞれのタイムステップの間、複数の異なった状態に対応する複数のそのような残存経路が存在する。
【００１０】
上記記載は、経路メトリックγｔ＋１（ｓ）の計算が、１ブランチを介して状態ｓに接続される先行タイムステップｔの経路メトリックに左右されるということを明らかにする。経路メトリックは、したがって、帰納的アルゴリズムを用いて計算され得、これは、ヴィテルビデコーダにおけるアドコンペアセレクトユニット（ＡＣＳ  ユニット）と呼ばれるものによって実行される。
【００１１】
図５は、ヴィテルビデコーダの例示的構成を示す。ＡＣＳユニットに加えて、ヴィテルビデコーダはブランチメトリックユニット（ＢＭＵ）をおよび残存メモリユニットを有する。ブランチメトリックユニットの目的は、ブランチメトリックλt(s)を計算することであり、このブランチメトリックは、受信されたシグナルとトレリス図における、対応する状態転位の原因となるシグナルとの間の差の大きさである。ブランチメトリックユニットによって計算されたブランチメトリックは、最適経路（残存経路）を決定するために、ＡＣＳユニットに供給され、残存メモリユニットは、これらの残存経路を格納するので、最終的に、復号化は最良の経路メトリックを有する残存経路に基づいて実行され得る。この経路と関連付けられたシグナルシーケンスは、実際伝送されたシーケンスと対応する公算が最も高い。
【００１２】
従来のＡＣＳユニットにおけるプロセッサエレメント１は、図６において示された方法で設計され得る。この場合、トレリス図におけるそれぞれの状態は、別個のプロセッサエレメント１によって評価されると仮定される。プロセッサエレメント１のタスクは、トレリス図における１つの状態に延びる２つの相互に競合する経路から、最良の、つまり最も低位の経路メトリックを有する経路を選択するということである。この状態へ延びる残存経路のための格納された数値、およびその経路メトリックは、その後、更新される。
【００１３】
図４におけるトレリス図からわかり得るように、時間ｔ＋１におけるそれぞれの状態ｓは、上位ブランチおよび下位ブランチを介して、対応する先行の状態に接続される。この状態ｓに対応する残存経路を決定するために、上位ブランチを介して状態ｓに延びる経路の経路メトリックは、したがって、下位ブランチを介して状態ｓに延びる経路の経路メトリックと比較されなければならず、つまり、図６において示されるプロセッサエレメント１のタスクは、経路メトリックγｔ＋１（ｓ）を有する残存経路を決定するために、経路メトリックγｔ（０）を有する先行する「上位」状態および経路メトリックλｔ（０）を有する「上位」ブランチを介して延びる経路であって計γｔ（０）＋λｔ（０）に対応する経路メトリックか、または経路メトリックγｔ（１）を有する下位状態および経路メトリックλｔ（１）を有する下位ブランチを介して延びる経路であって計γｔ（１）＋λｔ（１）に対応する経路メトリックかを選択しなければならないということである。
【００１４】
その結果、上述のプロセッサエレメントの動作は、例えば図６において示される回路によって実行され得、図６においては、可能な経路メトリックが加算器１４および１５を用いて計算され、かつコムパレーター１６を用いて比較されるので、比較結果δs次第で、２つの加算器１４または１５によって計算された合計の小さい方は、その後、マルチプレクサ１７の助けによって、経路メトリックγt+1(s)として出力され得る。
【００１５】
図７は、ＡＣＳユニットの全体構成ならびに、同ユニットのブランチメトリックユニットおよび残存メモリユニットへの接続を示し、図４における例を用いて示されたトレリス図に対応する。タイムステップｔにおける状態ｓのために計算されたそれぞれの結果γｔ（ｓ）が、同時に時間についての連続的状態のための経路メトリックの計算の基礎を成すため、図７において示されるように、中間レジスタ１８を介するプロセッサエレメント１のフィードバックが要求される。個別のプロセッサエレメント１から残存経路ユニットへ供給された決定またはシグナル値δ０．．．δ３は、正しい残存経路およびその経路メトリックの選択ならびに格納を許す。
【００１６】
上記のＡＣＳユニットは、ヴィテルビデコーダの計算に関わる最も集中的な部分である。ＡＣＳユニットは、最も広い表面積を占め、多大な電力を必要とする。モバイル無線技術の用途に関して、この場合のＡＣＳユニットの複雑さは、モバイル無線シグナルのチャネル符号化に用いられるそれぞれのコードの複雑さと共に指数関数的に生じる。
【００１７】
したがって、ＡＣＳユニットの回路の複雑さを可能な限り単純に保つということが基本的に要求される。それゆえ、例えばＣｈｉ−ｙｉｎｇ  Ｔｓｕｉ、  Ｒｏｇｅｒ  Ｓ．Ｋ．  Ｃｈｅｎｇ、Ｃｕｒｔｉｓ  Ｌｉｎｇらの文献「Ｌｏｗ  Ｐｏｗｅｒ  ＡＣＳ  Ｕｎｉｔ  Ｄｅｓｉｇｎ  Ｆｏｒ  Ｔｈｅ  Ｖｉｔｅｒｂｉ  Ｄｅｃｏｄｅｒ」、（Ｃｏｎｆｅｒｅｎｃｅ  ＩＥＥＥ  ＩＳＣＡＳ、１９９９、Ｏｒｌａｎｄｏ）においては、請求項１の前提部に記載のように、先行する状態のそれぞれから検討中の状態へと１つのブランチが延び、これらの先行する状態のための経路メトリック間の差を形成し、およびこの差を対応するブランチメトリック間の差と比較するための状態の残存経路を決定するためのものとＡＣＳユニットを説明する。したがって、比較結果によっては、残存経路および、それゆえ対応する経路メトリックを計算するために必要な合計を直接的に推論することが可能である。この手順は、上述の蝶型構造を想定して、トレリス図における１つのタイムステップの２つの状態から、経路メトリックの計算のために、差が一緒に処理され得るという利点を有する。これは、回路の複雑さが低減されるということを意味し得る。
【００１８】
しかしながら、この手続きは、それぞれの蝶型構造と関連したタイムステップの上位および下位状態の経路メトリックを決定するための比較の別々の編成を要求し、この目的のために、それ相応に２つのコンパレータが要求される。
【００１９】
米国特許５  ７８１  ５６９号は、時間ｔにおける状態重みおよび経路メトリクスの差の大きさおよび数学的符号を供給するための加算器、ブランチメトリックの差の大きさおよび数学的符号を供給するためのさらなる加算器、差の大きさを比較し、どの差がより大きいかということを示すシグナルを供給するコンパレータ、ならびに他の加算器を用いて時間ｔ＋１における状態の重みを決定するために、どの状態重みおよびメトリックスを用いるのかを決定するコンパレータからの数学的符号およびシグナルを用いる制御ロジックデバイスを含むＡＣＳユニットを開示する。
ページらの文献「Ｉｍｐｒｏｖｅｄ  Ａｒｃｈｉｔｅｃｔｕｒｅｓ  ｆｏｒ  ｔｈｅ  Ａｄｄ−Ｃｏｍｐａｒｅ−Ｓｅｌｅｃｔ  Ｏｐｅｒａｔｉｏｎ  ｉｎ  Ｌｏｎｇ  Ｃｏｎｓｔｒａｉｎｔ  Ｌｅｎｇｔｈ  Ｖｉｔｅｒｂｉ  Ｄｅｃｏｄｉｎｇ」ＩＥＥＥ  １９９８年（ＸＰ６６６２９）は、ＡＣＳユニットのための非干渉アーキテクチュア（ｄｅｃｏｕｐｌｅｄ  ａｒｃｈｔｅｃｔｕｒｅ）を開示する。これは、ＡＣＳユニットのレジスターの形のバッファ格納要求、複数の出力状態メトリックスおよび経路メトリックスが削減されように最適化される。  米国特許５  ８１５  ５１５  は、２つの特殊化された蝶型計算ユニットを開示し、これらは、先行する時間ｔの経路重みから時間ｔ＋１の経路重みを計算するために、ヴィテルビデコーダにおける状態間を接続するエッジのためのエッジメトリック値の関数としてそれぞれ使用される。
この従来の技術に対して、本発明は、あまり複雑でない回路を有し、かつ表面積をあまり占めることのないヴィテルビデコーダのためのＡＣＳユニットを提供するという目的に基づく。
【００２０】
本発明によると、この目的は請求項１に記載のＡＣＳユニットによって達成される。従属請求項は、本発明の利点および好適な実施形態を規定する。
【００２１】
すでに説明されたトレリス図の蝶型構造を想定する本発明によると、トレリス図におけるタイムステップの２つの状態からの経路メトリックは、トレリス図における、すぐ前のタイムスロットの蝶型構造を介して、これらの状態と接続するそれら２つの状態の経路メトリックの差を比較する関数として計算される。対応するブランチメトリック間の差、経路メトリックの差およびブランチメトリックの差の数学的符号を用いてさらに計算される。
【００２２】
本手続きは、結果としてＡＣＳユニットの回路の複雑さをかなり低減する。調査は、デジタル通信技術（モバイル無線技術（例えばＧＳＭまたはＵＭＴＳモバイル無線標準規格による）、衛星通信、およびワイヤフリー通信一般）において現在使用されている、全ての符号のための本発明を用いることによって、計算上の複雑さが約３３％削減され得るということを示した。したがって、既知の従来の技術と比較して、対応する電力を節減することも可能である。特に、Ｃｈｉ−ｙｉｎｇ  Ｔｓｕｉ、  Ｒｏｇｅｒ  Ｓ．Ｋ．  Ｃｈｅｎｇ、Ｃｕｒｔｉｓ  Ｌｉｎｇらの文献「Ｌｏｗ  Ｐｏｗｅｒ  ＡＣＳ  Ｕｎｉｔ  Ｄｅｓｉｇｎ  Ｆｏｒ  ｔｈｅ  Ｖｉｔｅｒｂｉ  Ｄｅｃｏｄｅｒ」、（Ｃｏｎｆｅｒｅｎｃｅ  ＩＥＥＥ  ＩＳＣＡＳ、１９９９、Ｏｒｌａｎｄｏ）において提案されるＡＣＳユニットと比較すると、蝶型構造の上位状態および下位状態の経路メトリックを決定するための別個のコンパレータは必要ではない。本発明によるＡＣＳユニットにおいて、上述の経路メトリックの差とブランチメトリックの差との間で、成されるべき比較は、少数のビットを用いて実行される。これは、要求される回路の表面積および電力の節減にも貢献する。
【００２３】
発明によるＡＣＳユニットは、簡潔な方法を用いて、組み合わせ回路および順次回路の両方の形態で製造され得る。特に、２つのトレリス状態が本発明を用いて同時に処理され得るので、ＡＣＳユニットに要求される表面積は削減される。それぞれ使用されるトレリス図における１タイムステップのすべての状態は、完全に並列して（ＡＣＳユニットにおけるプロセッサエレメントの数が、少なくとも１タイムステップにおける状態の数の半分と対応する場合）、または時間分割多重化（ｔｉｍｅ−ｄｉｖｉｓｉｏｎ  ｍｕｌｔｉｐｌｅｘｉｎｇ）（プロセッサエレメントの数が少ない場合）によって処理され得る。
【００２４】
本発明の好適な１つの実施形態によると、入力コンパレータも提供され得、この入力コンパレータは、経路メトリックの差およびブランチメトリックの差における特定のビットを相互に比較し、かつ現在のコンパレータをこの目的のために動作させる必要がなく、経路メトリックを計算するために加えられる必要がある構成要素を、早期の段階であっても可能な時点で決定することを可能にするために評価される比較結果とも比較する。２つの補間表示（ｃｏｍｐｌｅｍｅｎｔ ｒｅｐｒｅｓｅｎｔａｔｉｏｎ）が用いられた場合、したがって、最上位ビットを比較することによって、例えば経路メトリック差とブランチメトリック差における数学的符号の割合を決定することが可能である。
【００２５】
本発明は、以下の好適な例示的実施形態を用いて、また添付の図面を参照してさらに詳細に説明される。
【００２６】
本発明を説明するために、以下においてすでに説明された蝶型構造の簡単な記述を再び含み、これは本発明の必須条件に対応する。
【００２７】
図４において例を用いて示されたトレリス図からもわかるように、トレリス図は、その構造においてある種の規則性を有する。この構造は、蝶型と呼ばれるものからなり、図２に示されるような蝶型を有する。蝶型構造によると、１つのタイムステップｔにおける２つの状態１９および２０は、次のタイムステップｔ＋１における２つの状態２１および２２と接続されているので、各ケースについて状態１９および状態２０のそれぞれから１つのブランチが状態２１に延び、および１つのブランチが状態２２に延び、状態１９から状態２１へ延びるブランチのブランチメトリックλｔ（０）が、状態２０から状態２２に延びるブランチのブランチメトリックに対応し、状態１９から状態２２へ延びるブランチのブランチメトリックλｔ（１）が、状態２０から状態２１に延びるブランチのブランチメトリックに対応する。図２はさらに、経路メトリックγｔ（０）、γｔ（１）、γｔ＋１（０）およびγｔ＋１（１）が個々の状態に対応することを示す。
【００２８】
蝶型構造のこの規則性は、上位経路メトリックγｔ＋１（０）および下位経路メトリックγｔ＋１（１）を決定することを要求される計算上の動作の数を低減するために、本発明の目的のために用いられる。
【００２９】
理論上可能な経路メトリックの最良の経路メトリックは、経路メトリックγｔ＋１（０）およびγｔ＋１（１）を確立するために、各ケースについて決定されなければならない。１つの状態のためのそれぞれの経路メトリックは、先行するタイムステップにおける状態のための経路メトリックおよびこれらの２つの状態の間の接続ブランチのブランチメトリックからなる。このようにして、経路メトリックγｔ＋１（１）を確立するために、理論上可能なより小さい経路メトリックγｔ（０）＋λｔ（０）およびγｔ（１）＋λｔ（１）が決定されなければならず、経路メトリックγｔ＋１（１）を確立するために、理論上可能なより小さいγｔ（０）＋λｔ（１）およびγｔ（１）＋λｔ（０）が決定されなければならない。したがって、以下の比較動作が要求される：
上位状態には
【００３０】
【数１】
0003607894.tif 000002
【００３１】
下位状態には
【００３２】
【数２】
0003607894.tif 000003
【００３３】
それぞれの比較動作は各ケースについて
【００３４】
【数３】
0003607894.tif 000004
【００３５】
によって表す。
【００３６】
蝶型構造において上位状態２１および下位状態２２のために実行されるべき比較動作は、特定の類似性を有する。
【００３７】
ブランチメトリックおよび経路メトリックは、サブトラクタによって相互に切り離され得るので、上位および下位状態のための経路メトリック差とブランチメトリック差との相互の比較は、それぞれ以下のような結果になる：
上位状態には
【００３８】
【数４】
0003607894.tif 000005
【００３９】
下位状態には
【００４０】
【数５】
0003607894.tif 000006
【００４１】
経路メトリック差Γｔ＝γｔ（１）―γｔ（０）およびブランチメトリック差Λｔ＝λｔ（１）−λｔ（０）がこれらの差のために規定されているならば、実行されるべき比較動作の結果は：
上位状態には
【００４２】
【数６】
0003607894.tif 000007
【００４３】
下位状態には
【００４４】
【数７】
0003607894.tif 000008
【００４５】
２つの比較は絶対または大きさの比較
【００４６】
【数８】
0003607894.tif 000009
【００４７】
によって解きうる。この比較の結果は、｜Λt｜と｜Гt｜との間の関係を定義する。メトリックλt(0)、λt(1)、γt(1)およびγt(0)は定義によって正であるので、上述のいずれの不等式も先に実行された数学的修正によって変更されなかった。本来、上位状態２１ための経路メトリックγt+1(0)および上位状態２２のための経路メトリックγt+1(1)を決定するために生成される不等式は、したがってΛtとГtという数学的符号を評価することによって解き得、この場合、｜Λt｜が下位状態２２の不等式のために、負の数学的符号と共に提供されることが保証される必要がある。
【００４８】
これらの分析の結果、経路メトリックγt+1(0)およびγt+1(1)を確立するために、１つの絶対比較のみ実行される必要があり、この場合においては、この後、ΛtとГtという数学的符号を評価することによるこの比較結果の関数として最終決定が下される。以下においてさらに詳細に説明されるように、これは比較的単純な回路を用いて行ない得る。
【００４９】
図１は、ヴィテルビデコーダにおけるＡＣＳユニットのプロセッサエレメント１のための例示的実施形態のブロック図を示す。プロセッサエレメント１は、トレリス図のタイムステップｔ＋１における２つの状態のための経路メトリックγｔ＋１（０）およびγｔ＋１（１）を計算するために用いられ、かつ入力シグナルとして、計算されるべき２つの状態と共に図２において示される蝶型構造を形成するトレリス図における先行するタイムステップｔの、これら２つの状態の経路メトリックγｔ（１）およびγｔ（０）を受信する。さらに、プロセッサエレメント１は入力シグナルとして、この蝶型構造における対応する接続ブランチのブランチメトリックλｔ（０）およびλｔ（１）を受信する。経路メトリックγｔ（１）、γｔ（０）はマルチプレクサ９および１１に、ブランチメトリックλｔ（０）、λｔ（１）はマルチプレクサ８および１０に供給され、それぞれ、制御シグナルＣ０またはＣ１次第であり、それらの２つの入力値の１つを、それぞれの加算器１２または１３に供給し、これは最終的に経路メトリックγｔ＋１（０）またはγｔ＋１（１）としてそれぞれ２つの可能な合計を出力する。決定または制御シグナルＣ０またはＣ１は、さらに（反転され）残存メモリユニットに供給される。
【００５０】
制御シグナルＣ０およびＣ１は、評価ユニット６によって生成される。サブトラクタ２およびコンパレータ４は、評価ユニット６を駆動するために提供され、サブトラクタ２は、２つの経路メトリックγｔ（１）およびγｔ（０）の間の差を計算し、一方で、コンパレータ４は、外部で供給されたブランチメトリック差Λを、これの結果として出た経路メトリック差Гと比較し、その比較結果を評価ユニット６に供給する。
【００５１】
ブランチメトリック差Λ＝λｔ（０）−λｔ（１）はブランチメトリックユニット（ＢＭＵ）において計算され、かつＡＣＳユニットおよび２つの差異型、つまり第１に通常のブランチメトリック差Λ＋および第２にネゲートされたブランチメトリック差Λ‐としてプロセッサエレメント１に供給される。２つのブランチメトリック差異型のうちのどちらが経路メトリック差Гのために使用されるべきかということに関する選択は、マルチプレクサ３によってなされ、これは経路メトリック差の数学的符号ビット  ｓｇ（Г）の関数として駆動される。２つの補間表示が使用された場合、数学的符号ビットはＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）に対応する。以下においてさらに詳細に説明されるように、ブランチメトリックの２つの異型の間を区別することが必要であるので、同じ数学的符号を有する値を相互に比較することが常に可能であり、したがって、正しい比較結果を計算することが常に可能である。
【００５２】
すでに述べたように、コンパレータ４は、絶対比較Ｃ＝｜Гt｜＞｜Λt｜の結果を決定する。ГtおよびΛtは両方とも正または負であり得るので、前述の上位状態および下位状態のための不等式を正確に作成することを実際に可能にし、かつそれぞれのマルチプレクサ８、９または１０、１１を介する経路メトリック計算のための正しい値を選択することを可能にするために、決定された比較値Ｃを反転することを必要とし得る、４つの可能な値の組み合わせが生じる。
【００５３】
対応するロジックは、図３に示されており、ГおよびΛの数学的符号ならびにその後で、各ケースにつき、絶対比較結果Ｃの関数としての上位状態および下位状態をそれぞれ表すＣ０およびＣ１のためのそれぞれの値の可能な組合わせを有する。この場合のサフィックスマイナス符号は、負の数学的符号に対応し、サフィックスプラス符号は、正の数学的符号に対応するので、例えばГ−は負の経路差値を、およびГ＋は正の経路差値を表す。
【００５４】
図３は、特にＣ０およびＣ１の値が、上位状態および下位状態の両方のための２つの可能な数学的符号の組み合わせのためのГおよびΛの数学的符号を評価することによってまさに決定され得、絶対比較を実際に実行する必要がなく、したがって値Ｃを計算する必要がない、ということを示す。「比較結果」つまり制御シグナルＣ０およびＣ１は、このようにして、これらの場合、かなり早期に利用可能であるが、これはいかなる比較も実行する必要がないからであり、マルチプレクサ８、９および１０、１１の選択におけるグリッチの可能性がかなり低減されるという結果になる。
【００５５】
ГおよびΛの数学的符号の他のすべてのケースについては、絶対比較結果の値Ｃの関数として、Ｃ０およびＣ１のための値は図３に示されるロジックと類似の計算がなされる。
【００５６】
数学的符号ｓｇ（Г）およびｓｇ（Λ）ならびに絶対比較の値Ｃ＝｜Гｔ｜＞｜Λｔ｜の関数としてのＣ０およびＣ１に対応する値の決定は、すでに図１において示されるように、評価ユニット６において実行される。図３を参照してすでに説明されたように、評価ユニットは、この目的のために、数学的符号ｓｇ（Г）およびｓｇ（Λ）を評価することのみを必要とし、結果次第で、固定バイナリ値‘１’、固定バイナリ値‘０’、比較結果の不変値Ｃまたは比較結果のネゲートされた値
【００５７】
【数９】
0003607894.tif 000010
【００５８】
を値Ｃ０およびＣ１に割り当てる。マルチブレクサ３はこの場合、正しい値±Гｔ＞±Λｔは、絶対比較｜Гｔ｜＞｜Λｔ｜ を実行するために、常に相互に比較するということを保証する。
【００５９】
図３に示されたロジックを用いることは、上位経路メトリックγｔ＋１（０）および下位経路メトリックγｔ＋１（１）の両方を計算することを、これの関数として、可能にするために、ただ１つの絶対比較Ｃ＝ ｜Гｔ｜＞｜Λｔ｜が評価され得るということを意味する。コンパレータの複雑さは、主として加算器またはサブトラクタの複雑さに対応すると仮定すると、図１および図６において示されたプロセッサエレメント１の比較によって、本発明が図６において示されるプロセッサトポロジーの約３３％を省くことを可能にするということが容易に確認され得る（図６における６つの加算器またはコンパレータユニットと図１における４つの加算器、サブトラクタまたはコンパレータユニットを比較）。さらに、経路メトリックγｔ＋１（０）およびγｔ＋１（１）は、本発明によると、プロセッサエレメント１を用いることによって、同時にタイムステップｔ＋１における１つの蝶型の両方の状態のために計算されるが、図１において示されるプロセッサエレメントは、１つの状態のみのための経路メトリックを計算することが意図される、ということに注意すべきである。
【００６０】
有利な展開として、入力コンパレータ５は、図１において示されるプロセッサエレメント１において提供され、経路メトリック差Гのブランチメトリック差Λとの初期比較を実行するように設計される。一般的には、このようにしてビットの数の相違を検出するために、入力コンパレータ５は、経路メトリック差およびブランチメトリック差の最上位ビットを相互に比較するように設計され得る。２つの補間表示Г＋＆Λ−およびГ−＆Λ＋（図３参照）は、例えば、このように予め検出さえされ得るので、入力コンパレータ５は、例えば、経路メトリック差およびブランチメトリック差の最上位ビット（ＭＳＢ）のみを比較するように設計され得る。比較結果は、さらなる入力シグナルとして評価ユニット６に供給される。
【００６１】
さらに本発明によると、およびそれぞれに使用されるトレリス図における異なった状態の数の関数として、ＡＣＳユニットは図１において示されるように、複数のプロセッサエレメント１を有し、その出力は、図７に類似して、決定された経路メトリック値のバッファ格納ユニットのためのレジスタ１８を介してフィードバックされる。このフィードバックのために、経路メトリック値は序々に増加されるので、図１において示されるように、好適には１つの繰り込みユニット（図示せず）が、図１において示されるように、経路メトリックγｔ（０）およびγｔ（１）と関連し、コンパレータ２ならびにマルチプレクサ９および１１に延び、入力側回路経路において干渉され得、フィードバックされた経路メトリック値が繰り込み化する間、これはあらゆるオーバーフローを回避する。
【００６２】
上述のように決定されたそれぞれ最良な、つまり最小限の経路メトリックは、トレリス図におけるタイムステップのそれぞれの状態のための残存メモリユニットにおける対応する経路と共にバッファに格納される。ＡＣＳユニットプロセッサエレメント１（図１に示されるように）の使用と図７における例示との主な相違は、発明によるとおよび図１において示されるプロセッサエレメント１は２つの経路メトリックγｔ＋１（０）およびγｔ＋１（１）を計算することを意図されるということである。
【図面の簡単な説明】
【図１】図１は、本発明によるＡＣＳユニットにおけるプロセッサエレメントのブロック図を示す。
【図２】図２は、トレリス図の蝶型構造を説明する例示的な図である。
【図３】図３は、本発明の基礎である計算経路メトリックスの原理を説明する例示的な図である。
【図４】図４は、４つの状態を有するトレリス図の例である。
【図５】図５は、ヴィテルビデコーダの一般的な構成である。
【図６】図６は、既知のＡＣＳユニットにおけるプロセッサエレメントのブロック図である。
【図７】図７は、図６において示される複数のプロセッサエレメントを有する既知のＡＣＳユニットの構成を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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