(57)【特許請求の範囲】
【請求項１】
半導体基板、半導体基板内に設けられたウェル領域又は絶縁体上に配置された半導体層と、該半導体基板又は半導体層上にゲート絶縁膜を介して形成された単一のゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側でかつゲート電極とオフセットする位置に形成された２つの拡散領域と、前記ゲート電極の両側であって前記拡散領域にオーバーラップして形成されかつ電荷を保持する機能を有する絶縁体膜を含む２つのメモリ機能体とからなり、メモリ機能体が、ゲート電極への電圧印加による読み出し時に、前記メモリ機能体に保持された電荷の多寡に対応して、一方の拡散領域から他方の拡散領域に流れる電流量が変化されるように構成されてなるメモリセルを１つ以上有してなることを特徴とする半導体記憶装置。
【請求項２】
半導体基板、半導体基板内に設けられたウェル領域又は絶縁体上に配置された半導体層と、該半導体基板又は半導体層上にゲート絶縁膜を介して形成された単一のゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側でかつゲート電極とオフセットする位置に形成された２つの拡散領域と、前記ゲート電極の両側であって前記拡散領域にオーバーラップして形成されかつ電荷を保持する機能を有する絶縁体膜を含む２つのメモリ機能体とからなり、オフセットする位置がゲート電極の端部とチャネル領域側の拡散領域の端部との距離を１００ｎｍ未満とする位置であるメモリセルを１つ以上有してなることを特徴とする半導体記憶装置。
【請求項３】
半導体基板、半導体基板内に設けられたウェル領域又は絶縁体上に配置された半導体層と、該半導体基板又は半導体層上にゲート絶縁膜を介して形成された単一のゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側でかつゲート電極とオフセットする位置に形成された２つの拡散領域と、前記ゲート電極の両側であって前記拡散領域にオーバーラップして形成されかつ電荷を保持する機能を有する絶縁体膜を含む２つのメモリ機能体とからなり、オフセットする位置がゲート電極の端部とチャネル領域側の拡散領域の端部との距離を１００ｎｍ未満とする位置であり、メモリ機能体が、ゲート電極への電圧印加による読み出し時に、前記メモリ機能体に保持された電荷の多寡に対応して、一方の拡散領域から他方の拡散領域に流れる電流量が変化されるように構成されてなるメモリセルを１つ以上有してなることを特徴とする半導体記憶装置。
【請求項４】
前記メモリ機能体が、ゲート電極への電圧印加によって、該メモリ機能体に保持された電荷の多寡に対応して、少なくとも該メモリ機能体下に位置する拡散領域の一部を空乏化させるか、もしくは導電型を反転させるように構成されてなる請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
１つのメモリセルが、半導体基板、半導体基板内に設けられたウェル領域又は絶縁体上に配置された半導体層に接続された１つの端子と、２つの拡散領域に接続された２つの端子と、ゲート電極に接続された１つの端子との４つの端子のみによって構成されてなる請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項６】
前記半導体基板、半導体基板内に設けられたウェル領域又は絶縁体上に配置された半導体層に与えられる電圧と、ゲート電極に与えられる電圧と、２つの拡散領域のそれぞれに与えられる電圧との４種の電圧印加のみにより、１つのメモリセルの読み出し、書込み又は消去動作のいずれか行われる請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項７】
２つのメモリ機能体により１つのメモリセルあたり４値の情報を記憶する請求項１〜６のいずれか１つに記載の半導体記憶装置。
【請求項８】
拡散領域の一部が、チャネル領域表面よりも高い位置に延設され、かつメモリ機能体の少なくとも一部がゲート電極と前記拡散領域の一部とに挟持されてなる請求項１〜７のいずれか１つに記載の半導体記憶装置。
【請求項９】
拡散領域に電極配線端子が接続されており、メモリ機能体の少なくとも一部が、ゲート電極と前記拡散領域に接続された電極配線端子の一部とに挟持されてなる請求項１〜７のいずれか１つに記載の半導体記憶装置。
【請求項１０】
拡散領域がＮ型半導体からなり、一方の拡散領域が基準電圧、他方の拡散領域及びゲート電極が基準電圧よりも高い電圧に設定されることによりメモリ機能体に電子が注入され得る請求項１〜９のいずれか１つに記載の半導体記憶装置。
【請求項１１】
拡散領域がＮ型半導体からなり、一方の拡散領域が基準電圧、他方の拡散領域が基準電圧よりも高い電圧、ゲート電極が基準電圧よりも低い電圧に設定されることによりメモリ機能体にホールが注入され得る請求項１〜９のいずれか１つに記載の半導体記憶装置。
【請求項１２】
拡散領域がＰ型半導体からなり、一方の拡散領域が基準電圧、他方の拡散領域及びゲート電極が基準電圧よりも低い電圧に設定されることによりメモリ機能体にホールが注入され得る請求項１〜９のいずれか１つに記載の半導体記憶装置。
【請求項１３】
拡散領域がＰ型半導体からなり、一方の拡散領域が基準電圧、他方の拡散領域が基準電圧よりも低い電圧、ゲート電極が基準電圧よりも高い電圧に設定されることによりメモリ機能体に電子が注入され得る請求項１〜９のいずれか１つに記載の半導体記憶装置。
【請求項１４】
半導体基板と、
該半導体基板内に形成された第１導電型のウェル領域と、
該ウェル領域上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成された複数のワード線と、個々のワード線は単一線であり、
それぞれのワード線の両側でかつワード線とオフセットする位置にそれぞれ形成された複数の第２導電型の拡散領域と、
少なくとも該拡散領域の一部の上、もしくは前記ウェル領域の一部から拡散領域の一部の上に跨って、前記複数のワード線の両側に、前記ワード線、ウェル領域、拡散領域に対して直接又は絶縁膜を介して形成された、電荷を蓄積又はトラップする機能を有する絶縁体膜を含むメモリ機能体と、
前記拡散領域と接続され、前記ワード線と交差する方向に伸びる複数のビット線からなり、メモリ機能体が、前記メモリ機能体に保持された電荷の多寡に対応して、ワード線への電圧印加による読み出し時に、前記メモリ機能体に保持された電荷の多寡に対応して、一方の拡散領域から他方の拡散領域に流れる電流量が変化されるように構成されてなることを特徴とする半導体記憶装置。
【請求項１５】
半導体基板と、
該半導体基板内に形成された第１導電型のウェル領域と、
該ウェル領域上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成された複数のワード線と、個々のワード線は単一線であり、
それぞれのワード線の両側でかつワード線とオフセットする位置にそれぞれ形成された複数の第２導電型の拡散領域と、
少なくとも該拡散領域の一部の上、もしくは前記ウェル領域の一部から拡散領域の一部の上に跨って、前記複数のワード線の両側に、前記ワード線、ウェル領域、拡散領域に対して直接又は絶縁膜を介して形成された、電荷を蓄積又はトラップする機能を有する絶縁体膜を含むメモリ機能体と、
前記拡散領域と接続され、前記ワード線と交差する方向に伸びる複数のビット線からなり、
オフセットする位置がゲート電極の端部とチャネル領域側の拡散領域の端部との距離を１００ｎｍ未満とする位置であることを特徴とする半導体記憶装置。
【請求項１６】
半導体基板と、
該半導体基板内に形成された第１導電型のウェル領域と、
該ウェル領域上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成された複数のワード線と、個々のワード線は単一線であり、
それぞれのワード線の両側でかつワード線とオフセットする位置にそれぞれ形成された複数の第２導電型の拡散領域と、
少なくとも該拡散領域の一部の上、もしくは前記ウェル領域の一部から拡散領域の一部の上に跨って、前記複数のワード線の両側に、前記ワード線、ウェル領域、拡散領域に対して直接又は絶縁膜を介して形成された、電荷を蓄積又はトラップする機能を有する絶縁体膜を含むメモリ機能体と、
前記拡散領域と接続され、前記ワード線と交差する方向に伸びる複数のビット線からなり、
オフセットする位置がゲート電極の端部とチャネル領域側の拡散領域の端部との距離を１００ｎｍ未満とする位置であり、
メモリ機能体が、ワード線への電圧印加による読み出し時に、前記メモリ機能体に保持された電荷の多寡に対応して、一方の拡散領域から他方の拡散領域に流れる電流量が変化されるように構成されてなることを特徴とする半導体記憶装置。
【請求項１７】
半導体基板が、表面半導体層を有するＳＯＩ基板からなり、第１導電型のウェル領域が前記表面半導体層にボディ領域として形成されてなる請求項１４〜１６のいずれか１つに記載の半導体記憶装置。
【請求項１８】
メモリ機能体が、ワード線端近傍において、拡散領域及び／又はウェル領域もしくはボディ領域と、絶縁膜を介して接している請求項１４〜１７のいずれか１つに記載の半導体記憶装置。
【請求項１９】
拡散領域の一部が、ゲート絶縁膜下面よりも高い位置に延設され、かつメモリ機能体の少なくとも一部がワード線と前記拡散領域の一部とに挟持されてなる請求項１４〜１８のいずれか１つに記載の半導体記憶装置。
【請求項２０】
絶縁体膜が、シリコン窒化膜である請求項１〜１９のいずれか１つに記載の半導体記憶装置。
【請求項２１】
半導体層上にゲート絶縁膜を介して形成された単一のゲート電極と、該ゲート電極の両側に形成され、メモリ機能体と、該メモリ機能体の前記ゲート電極と反対側のそれぞれにゲート電極とオフセットする位置に配置された２つの拡散領域と、前記ゲート電極下に配置されたチャネル領域とからなり、
前記メモリ機能体は電荷を保持する機能を有する絶縁体膜を含み、かつゲート電極への電圧印加による読み出し時に、前記メモリ機能体に保持された電荷の多寡に対応して、一方の拡散領域から他方の拡散領域に流れる電流量が変化されるように構成されてなり、前記電荷を保持する機能を有する絶縁体膜の少なくとも一部が前記拡散領域の一部にオーバーラップするように形成されてなることを特徴とする半導体記憶装置。
【請求項２２】
半導体層上にゲート絶縁膜を介して形成された単一のゲート電極と、該ゲート電極の両側に形成され、メモリ機能体と、該メモリ機能体の前記ゲート電極と反対側のそれぞれにゲート電極とオフセットする位置に配置された２つの拡散領域と、前記ゲート電極下に配置されたチャネル領域とからなり、
前記メモリ機能体は電荷を保持する機能を有する絶縁体膜を含み、かつ電荷を保持する機能を有する絶縁体膜の少なくとも一部が前記拡散領域の一部にオーバーラップするように形成されてなり、
オフセットする位置がゲート電極の端部とチャネル領域側の拡散領域の端部との距離を１００ｎｍ未満とする位置であることを特徴とする半導体記憶装置。
【請求項２３】
半導体層上にゲート絶縁膜を介して形成された単一のゲート電極と、該ゲート電極の両側に形成され、メモリ機能体と、該メモリ機能体の前記ゲート電極と反対側のそれぞれにゲート電極とオフセットする位置に配置された２つの拡散領域と、前記ゲート電極下に配置されたチャネル領域とからなり、
前記メモリ機能体は電荷を保持する機能を有する絶縁体膜を含み、かつゲート電極への電圧印加による読み出し時に、前記メモリ機能体に保持された電荷の多寡に対応して、一方の拡散領域から他方の拡散領域に流れる電流量が変化されるように構成されてなり、前記電荷を保持する機能を有する絶縁体膜の少なくとも一部が前記拡散領域の一部にオーバーラップするように形成されてなり、
オフセットする位置がゲート電極の端部とチャネル領域側の拡散領域の端部との距離を１００ｎｍ未満とする位置であることを特徴とする半導体記憶装置。
【請求項２４】
半導体層は、ＳＯＩ層からなる請求項２１〜２３のいずれか１つに記載の半導体記憶装置。
【請求項２５】
半導体層が、ウェル領域を含む請求項２１〜２４のいずれか１つに記載の半導体記憶装置。
【請求項２６】
メモリ機能体が、電荷を保持する機能を有する絶縁体膜と、絶縁膜とを含む請求項２１〜２５のいずれか１つに記載の半導体記憶装置。
【請求項２７】
メモリ機能体が、ゲート絶縁膜の表面と平行な表面を有する絶縁体膜を含む請求項２１〜２６のいずれか１つに記載の半導体記憶装置。
【請求項２８】
メモリ機能体が、ゲート電極側面と平行に延びた絶縁体膜を含む請求項２７に記載の半導体記憶装置。
【請求項２９】
メモリ機能体が、ゲート電極と、該ゲート電極側面と平行に延びた絶縁体膜とを隔てる絶縁膜をさらに含む請求項２８に記載の半導体記憶装置。
【請求項３０】
上記メモリ機能体が、ゲート絶縁膜の表面と平行な表面を有する絶縁体膜とチャネル領域又は半導体層とを隔てる絶縁膜をさらに含む請求項２７〜２９のいずれかに記載の半導体記憶装置。
【請求項３１】
メモリ機能体とチャネル領域又は半導体層とを隔てる絶縁膜の膜厚が、ゲート絶縁膜の膜厚より薄い請求項２９に記載の半導体記憶装置。
【請求項３２】
メモリ機能体とチャネル領域又は半導体層とを隔てる絶縁膜の膜厚が、０．８ｎｍ以上である請求項３１に記載の半導体記憶装置。
【請求項３３】
メモリ機能体とチャネル領域又は半導体層とを隔てる絶縁膜の膜厚が、ゲート絶縁膜の膜厚より厚い請求項２９に記載の半導体記憶装置。
【請求項３４】
メモリ機能体とチャネル領域又は半導体層とを隔てる絶縁膜の膜厚が、２０ｎｍ以下である請求項３３に記載の半導体記憶装置。
【請求項３５】
第１導電型の半導体層と、該第１導電型の半導体層上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成された単一のゲート電極と、該ゲート電極の両側に形成され、メモリ機能体と、該メモリ機能体の前記ゲート電極と反対側のそれぞれにゲート電極とオフセットする位置に配置された２つの第２導電型の拡散領域とからなり、
前記メモリ機能体は電荷を保持する機能を有する絶縁体膜を含み、かつゲート電極への電圧印加による読み出し時に、前記メモリ機能体に保持された電荷の多寡に対応して、一方の拡散領域から他方の拡散領域に流れる電流量が変化されるように構成されてなり、前記電荷を保持する機能を有する絶縁体膜の少なくとも一部と拡散領域の少なくとも一部とがオーバーラップしており、
前記第１導電型の半導体層は、前記メモリ機能体の下かつ前記拡散領域近傍で、上記ゲート電極下における第１導電型の半導体層表面近傍よりも高濃度の第１導電型の高濃度領域を有していることを特徴とする半導体記憶装置。
【請求項３６】
第１導電型の半導体層と、該第１導電型の半導体層上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成された単一のゲート電極と、該ゲート電極の両側に形成され、メモリ機能体と、該メモリ機能体の前記ゲート電極と反対側のそれぞれにゲート電極とオフセットする位置に配置された２つの第２導電型の拡散領域とからなり、
前記メモリ機能体は電荷を保持する機能を有する絶縁体膜を含み、電荷を保持する機能を有する絶縁体膜の少なくとも一部と拡散領域の少なくとも一部とがオーバーラップしており、
オフセットする位置がゲート電極の端部とチャネル領域側の拡散領域の端部との距離を１００ｎｍ未満とする位置であり、
前記第１導電型の半導体層は、前記メモリ機能体の下かつ前記拡散領域近傍で、上記ゲート電極下における第１導電型の半導体層表面近傍よりも高濃度の第１導電型の高濃度領域を有していることを特徴とする半導体記憶装置。
【請求項３７】
第１導電型の半導体層と、該第１導電型の半導体層上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成された単一のゲート電極と、該ゲート電極の両側に形成され、メモリ機能体と、該メモリ機能体の前記ゲート電極と反対側のそれぞれにゲート電極とオフセットする位置に配置された２つの第２導電型の拡散領域とからなり、
前記メモリ機能体は電荷を保持する機能を有する絶縁体膜を含み、かつゲート電極への電圧印加による読み出し時に、前記メモリ機能体に保持された電荷の多寡に対応して、一方の拡散領域から他方の拡散領域に流れる電流量が変化されるように構成されてなり、前記電荷を保持する機能を有する絶縁体膜の少なくとも一部と拡散領域の少なくとも一部とがオーバーラップしており、
オフセットする位置がゲート電極の端部とチャネル領域側の拡散領域の端部との距離を１００ｎｍ未満とする位置であり、
前記第１導電型の半導体層は、前記メモリ機能体の下かつ前記拡散領域近傍で、上記ゲート電極下における第１導電型の半導体層表面近傍よりも高濃度の第１導電型の高濃度領域を有していることを特徴とする半導体記憶装置。
【請求項３８】
ゲート絶縁膜と、該ゲート絶縁膜上に形成された単一のゲート電極と、該ゲート電極の両側に形成され、電荷を保持する機能を有する絶縁体膜を含むメモリ機能体と、該メモリ機能体の前記ゲート電極と反対側のそれぞれにゲート電極とオフセットする位置に配置された２つの拡散領域と、前記ゲート電極下に配置されたチャネル領域とからなり、
メモリ機能体が、ゲート電極への電圧印加による読み出し時に、前記メモリ機能体に保持された電荷の多寡に対応して、一方の拡散領域から他方の拡散領域に流れる電流量が変化されるように構成されてなり、
チャネル長方向における前記ゲート電極長をＡ、前記拡散領域間のチャネル長をＢ、前記一方のメモリ機能体の端から他方のメモリ機能体の端までの距離をＣとするとき、Ａ＜Ｂ＜Ｃなる関係が成り立つことを特徴とする半導体記憶装置。
【請求項３９】
ゲート絶縁膜と、該ゲート絶縁膜上に形成された単一のゲート電極と、該ゲート電極の両側に形成され、電荷を保持する機能を有する絶縁体膜を含むメモリ機能体と、該メモリ機能体の前記ゲート電極と反対側のそれぞれにゲート電極とオフセットする位置に配置された２つの拡散領域と、前記ゲート電極下に配置されたチャネル領域とからなり、
オフセットする位置がゲート電極の端部とチャネル領域側の拡散領域の端部との距離を１００ｎｍ未満とする位置であり、
チャネル長方向における前記ゲート電極長をＡ、前記拡散領域間のチャネル長をＢ、前記一方のメモリ機能体の端から他方のメモリ機能体の端までの距離をＣとするとき、Ａ＜Ｂ＜Ｃなる関係が成り立つことを特徴とする半導体記憶装置。
【請求項４０】
ゲート絶縁膜と、該ゲート絶縁膜上に形成された単一のゲート電極と、該ゲート電極の両側に形成され、電荷を保持する機能を有する絶縁体膜を含むメモリ機能体と、該メモリ機能体の前記ゲート電極と反対側のそれぞれにゲート電極とオフセットする位置に配置された２つの拡散領域と、前記ゲート電極下に配置されたチャネル領域とからなり、
メモリ機能体が、ゲート電極への電圧印加による読み出し時に、前記メモリ機能体に保持された電荷の多寡に対応して、一方の拡散領域から他方の拡散領域に流れる電流量が変化されるように構成されてなり、
オフセットする位置がゲート電極の端部とチャネル領域側の拡散領域の端部との距離を１００ｎｍ未満とする位置であり、
チャネル長方向における前記ゲート電極長をＡ、前記拡散領域間のチャネル長をＢ、前記一方のメモリ機能体の端から他方のメモリ機能体の端までの距離をＣとするとき、Ａ＜Ｂ＜Ｃなる関係が成り立つことを特徴とする半導体記憶装置。
【請求項４１】
ゲート絶縁膜と、該ゲート絶縁膜上に形成された単一のゲート電極と、該ゲート電極の両側に形成され、電荷を保持する機能を有する絶縁体膜を含むメモリ機能体と、該メモリ機能体の前記ゲート電極と反対側のそれぞれにゲート電極とオフセットする位置に配置された２つのＮ型拡散領域と、前記ゲート電極下に配置されたチャネル領域とからなり、
メモリ機能体が、ゲート電極への電圧印加による読み出し時に、前記メモリ機能体に保持された電荷の多寡に対応して、一方の拡散領域から他方の拡散領域に流れる電流量が変化されるように構成されてなり、
前記メモリ機能体に電子を注入して記憶状態を変化させる時と、該メモリ機能体の記憶状態を読み出す時とで、上記拡散領域の一方及び他方に印加する電圧の大小関係が逆に設定されることを特徴とする半導体記憶装置。
【請求項４２】
ゲート絶縁膜と、該ゲート絶縁膜上に形成された単一のゲート電極と、該ゲート電極の両側に形成され、電荷を保持する機能を有する絶縁体膜を含むメモリ機能体と、該メモリ機能体の前記ゲート電極と反対側のそれぞれにゲート電極とオフセットする位置に配置された２つのＮ型拡散領域と、前記ゲート電極下に配置されたチャネル領域とからなり、
オフセットする位置がゲート電極の端部とチャネル領域側の拡散領域の端部との距離を１００ｎｍ未満とする位置であり、
前記メモリ機能体に電子を注入して記憶状態を変化させる時と、該メモリ機能体の記憶状態を読み出す時とで、上記拡散領域の一方及び他方に印加する電圧の大小関係が逆に設定されることを特徴とする半導体記憶装置。
【請求項４３】
ゲート絶縁膜と、該ゲート絶縁膜上に形成された単一のゲート電極と、該ゲート電極の両側に形成され、電荷を保持する機能を有する絶縁体膜を含むメモリ機能体と、該メモリ機能体の前記ゲート電極と反対側のそれぞれにゲート電極とオフセットする位置に配置された２つのＮ型拡散領域と、前記ゲート電極下に配置されたチャネル領域とからなり、
メモリ機能体が、ゲート電極への電圧印加による読み出し時に、前記メモリ機能体に保持された電荷の多寡に対応して、一方の拡散領域から他方の拡散領域に流れる電流量が変化されるように構成されてなり、
オフセットする位置がゲート電極の端部とチャネル領域側の拡散領域の端部との距離を１００ｎｍ未満とする位置であり、
前記メモリ機能体に電子を注入して記憶状態を変化させる時と、該メモリ機能体の記憶状態を読み出す時とで、上記拡散領域の一方及び他方に印加する電圧の大小関係が逆に設定されることを特徴とする半導体記憶装置。
【請求項４４】
ゲート絶縁膜と、該ゲート絶縁膜上に形成された単一のゲート電極と、該ゲート電極の両側に形成され、電荷を保持する機能を有する絶縁体膜を含むメモリ機能体と、該メモリ機能体の前記ゲート電極と反対側のそれぞれにゲート電極とオフセットする位置に配置された２つのＰ型拡散領域と、前記ゲート電極下に配置されたチャネル領域とからなり、
メモリ機能体が、ゲート電極への電圧印加による読み出し時に、前記メモリ機能体に保持された電荷の多寡に対応して、一方の拡散領域から他方の拡散領域に流れる電流量が変化されるように構成されてなり、
前記メモリ機能体にホールを注入して記憶状態を変化させる時と、該メモリ機能体の記憶状態を読み出す時とで、上記ソース／ドレイン領域の一方及び他方に印加する電圧の大小関係が逆に設定されることを特徴とする半導体記憶装置。
【請求項４５】
ゲート絶縁膜と、該ゲート絶縁膜上に形成された単一のゲート電極と、該ゲート電極の両側に形成され、電荷を保持する機能を有する絶縁体膜を含むメモリ機能体と、該メモリ機能体の前記ゲート電極と反対側のそれぞれにゲート電極とオフセットする位置に配置された２つのＰ型拡散領域と、前記ゲート電極下に配置されたチャネル領域とからなり、
オフセットする位置がゲート電極の端部とチャネル領域側の拡散領域の端部との距離を１００ｎｍ未満とする位置であり、
前記メモリ機能体にホールを注入して記憶状態を変化させる時と、該メモリ機能体の記憶状態を読み出す時とで、上記ソース／ドレイン領域の一方及び他方に印加する電圧の大小関係が逆に設定されることを特徴とする半導体記憶装置。
【請求項４６】
ゲート絶縁膜と、該ゲート絶縁膜上に形成された単一のゲート電極と、該ゲート電極の両側に形成され、電荷を保持する機能を有する絶縁体膜を含むメモリ機能体と、該メモリ機能体の前記ゲート電極と反対側のそれぞれにゲート電極とオフセットする位置に配置された２つのＰ型拡散領域と、前記ゲート電極下に配置されたチャネル領域とからなり、
メモリ機能体が、ゲート電極への電圧印加による読み出し時に、前記メモリ機能体に保持された電荷の多寡に対応して、一方の拡散領域から他方の拡散領域に流れる電流量が変化されるように構成されてなり、
オフセットする位置がゲート電極の端部とチャネル領域側の拡散領域の端部との距離を１００ｎｍ未満とする位置であり、
前記メモリ機能体にホールを注入して記憶状態を変化させる時と、該メモリ機能体の記憶状態を読み出す時とで、上記ソース／ドレイン領域の一方及び他方に印加する電圧の大小関係が逆に設定されることを特徴とする半導体記憶装置。
【請求項４７】
請求項１〜４６のいずれか１つに記載の半導体記憶装置を備えたことを特徴とする携帯電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、その製造方法及び動作方法、並びに携帯電子機器に関する。より詳細には、電荷量の変化を電流量に変換する機能を有する素子からなる半導体記憶装置とその製造方法及び動作方法、そのような半導体記憶装置を用いた携帯電子機器に関する。
【背景技術】
【０００２】
従来から、可変抵抗体の抵抗値を記憶情報とし、その抵抗値を変えることにより記憶情報を書き換え、その抵抗値を検出することにより記憶情報を読み出す不揮発性メモリとして、ＭＲＡＭ（Magnetic Random Access Memory）がある（M. Durlam et al., Nonvolatile Ram Based on Magnetic Tunnel Junction Elements, International Solid-State Circuits Conference Digest of Technical Papers, pp130-131, Feb. 2000）。
【０００３】
このようなＭＲＡＭを構成する１つのメモリセルの模式的な断面図を図３６（ａ）に、等価回路図を図３６（ｂ）に示す。
メモリセルは、可変抵抗９１１と選択トランジスタ９１２とがメタル配線９１７及びコンタクトプラグ９１８を介して接続されて構成されている。また、可変抵抗９１１の一端にはビット線９１４が接続されている。
【０００４】
可変抵抗９１１はＭＴＪ（Magnetic Tunnel Junction）で構成されており、ビット線９１４に対して直交する方向に延設された書き換えワード線９１３とビット線との交点において、両者に挟まれている。
【０００５】
選択トランジスタ９１２は、半導体基板９１９上に形成された一対の拡散領域９２０とゲート電極とにより構成されており、拡散領域９２０の一方はメタル配線９１７及びコンタクトプラグ９１８を介して可変抵抗９１１に接続されており、他方はソース線９１５に接続されている。なお、ゲート電極は、選択ワード線９１６を構成している。
【０００６】
ＭＲＡＭの書き換え動作は、ビット線９１４及び書き換えワード線９１３に流れる電流により発生する合成磁場が、可変抵抗９１１の抵抗値を変化させることにより行われる。一方、読み出し動作は、選択トランジスタ９１２をオン状態にした上で、可変抵抗９１１に流れる電流値、つまり、可変抵抗９１１の抵抗値を検知することにより行われる。
【０００７】
このように、ＭＲＡＭのメモリセルは、３端子素子である可変抵抗９１１と、３端子素子である選択トランジスタ９１２との２つの素子により構成されている。そのため、さらなるメモリの微細化や大容量化を実現するのには限界があり、困難である。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、選択可能なメモリセルを実質的に１つの素子で構成し、微細化及び高集積化に十分に対応することができる半導体記憶装置、その製造方法及び動作方法、そのような半導体記憶装置を有する携帯電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００９】
すなわち、本発明によれば、半導体基板、半導体基板内に設けられたウェル領域又は絶縁体上に配置された半導体層と、該半導体基板又は半導体層上にゲート絶縁膜を介して形成された単一のゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側でかつゲート電極とオフセットする位置に形成された２つの拡散領域と、前記ゲート電極の両側であって前記拡散領域にオーバーラップして形成されかつ電荷を保持する機能を有する絶縁体膜を含む２つのメモリ機能体とからなり、メモリ機能体が、ゲート電極への電圧印加による読み出し時に、前記メモリ機能体に保持された電荷の多寡に対応して、一方の拡散領域から他方の拡散領域に流れる電流量が変化されるように構成されてなるメモリセルを１つ以上有してなることを特徴とする半導体記憶装置が提供される。
【００１０】
また、本発明によれば、半導体基板、半導体基板内に設けられたウェル領域又は絶縁体上に配置された半導体層と、該半導体基板又は半導体層上にゲート絶縁膜を介して形成された単一のゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側でかつゲート電極とオフセットする位置に形成された２つの拡散領域と、前記ゲート電極の両側であって前記拡散領域にオーバーラップして形成されかつ電荷を保持する機能を有する絶縁体膜を含む２つのメモリ機能体とからなり、オフセットする位置がゲート電極の端部とチャネル領域側の拡散領域の端部との距離を１００ｎｍ未満とする位置であるメモリセルを１つ以上有してなることを特徴とする半導体記憶装置が提供される。
【００１１】
さらに、本発明によれば、半導体基板、半導体基板内に設けられたウェル領域又は絶縁体上に配置された半導体層と、該半導体基板又は半導体層上にゲート絶縁膜を介して形成された単一のゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側でかつゲート電極とオフセットする位置に形成された２つの拡散領域と、前記ゲート電極の両側であって前記拡散領域にオーバーラップして形成されかつ電荷を保持する機能を有する絶縁体膜を含む２つのメモリ機能体とからなり、オフセットする位置がゲート電極の端部とチャネル領域側の拡散領域の端部との距離を１００ｎｍ未満とする位置であり、メモリ機能体が、ゲート電極への電圧印加による読み出し時に、前記メモリ機能体に保持された電荷の多寡に対応して、一方の拡散領域から他方の拡散領域に流れる電流量が変化されるように構成されてなるメモリセルを１つ以上有してなることを特徴とする半導体記憶装置が提供される。
【００１２】
また、本発明によれば、半導体基板と、
該半導体基板内に形成された第１導電型のウェル領域と、
該ウェル領域上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成された複数のワード線と、個々のワード線は単一線であり、
それぞれのワード線の両側でかつワード線とオフセットする位置にそれぞれ形成された複数の第２導電型の拡散領域と、
少なくとも該拡散領域の一部の上、もしくは前記ウェル領域の一部から拡散領域の一部の上に跨って、前記複数のワード線の両側に、前記ワード線、ウェル領域、拡散領域に対して直接又は絶縁膜を介して形成された、電荷を蓄積又はトラップする機能を有する絶縁体膜を含むメモリ機能体と、
前記拡散領域と接続され、前記ワード線と交差する方向に伸びる複数のビット線からなり、メモリ機能体が、前記メモリ機能体に保持された電荷の多寡に対応して、ワード線への電圧印加による読み出し時に、前記メモリ機能体に保持された電荷の多寡に対応して、一方の拡散領域から他方の拡散領域に流れる電流量が変化されるように構成されてなることを特徴とする半導体記憶装置が提供される。
【００１３】
さらに、本発明によれば、半導体基板と、
該半導体基板内に形成された第１導電型のウェル領域と、
該ウェル領域上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成された複数のワード線と、個々のワード線は単一線であり、
それぞれのワード線の両側でかつワード線とオフセットする位置にそれぞれ形成された複数の第２導電型の拡散領域と、
少なくとも該拡散領域の一部の上、もしくは前記ウェル領域の一部から拡散領域の一部の上に跨って、前記複数のワード線の両側に、前記ワード線、ウェル領域、拡散領域に対して直接又は絶縁膜を介して形成された、電荷を蓄積又はトラップする機能を有する絶縁体膜を含むメモリ機能体と、
前記拡散領域と接続され、前記ワード線と交差する方向に伸びる複数のビット線からなり、
オフセットする位置がゲート電極の端部とチャネル領域側の拡散領域の端部との距離を１００ｎｍ未満とする位置であることを特徴とする半導体記憶装置が提供される。
【００１４】
また、本発明によれば、半導体基板と、
該半導体基板内に形成された第１導電型のウェル領域と、
該ウェル領域上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成された複数のワード線と、個々のワード線は単一線であり、
それぞれのワード線の両側でかつワード線とオフセットする位置にそれぞれ形成された複数の第２導電型の拡散領域と、
少なくとも該拡散領域の一部の上、もしくは前記ウェル領域の一部から拡散領域の一部の上に跨って、前記複数のワード線の両側に、前記ワード線、ウェル領域、拡散領域に対して直接又は絶縁膜を介して形成された、電荷を蓄積又はトラップする機能を有する絶縁体膜を含むメモリ機能体と、
前記拡散領域と接続され、前記ワード線と交差する方向に伸びる複数のビット線からなり、
オフセットする位置がゲート電極の端部とチャネル領域側の拡散領域の端部との距離を１００ｎｍ未満とする位置であり、
メモリ機能体が、ワード線への電圧印加による読み出し時に、前記メモリ機能体に保持された電荷の多寡に対応して、一方の拡散領域から他方の拡散領域に流れる電流量が変化されるように構成されてなることを特徴とする半導体記憶装置が提供される。
【００１５】
さらに、本発明によれば、半導体層上にゲート絶縁膜を介して形成された単一のゲート電極と、該ゲート電極の両側に形成され、メモリ機能体と、該メモリ機能体の前記ゲート電極と反対側のそれぞれにゲート電極とオフセットする位置に配置された２つの拡散領域と、前記ゲート電極下に配置されたチャネル領域とからなり、
前記メモリ機能体は電荷を保持する機能を有する絶縁体膜を含み、かつゲート電極への電圧印加による読み出し時に、前記メモリ機能体に保持された電荷の多寡に対応して、一方の拡散領域から他方の拡散領域に流れる電流量が変化されるように構成されてなり、前記電荷を保持する機能を有する絶縁体膜の少なくとも一部が前記拡散領域の一部にオーバーラップするように形成されてなることを特徴とする半導体記憶装置が提供される。
【００１６】
また、本発明によれば、半導体層上にゲート絶縁膜を介して形成された単一のゲート電極と、該ゲート電極の両側に形成され、メモリ機能体と、該メモリ機能体の前記ゲート電極と反対側のそれぞれにゲート電極とオフセットする位置に配置された２つの拡散領域と、前記ゲート電極下に配置されたチャネル領域とからなり、
前記メモリ機能体は電荷を保持する機能を有する絶縁体膜を含み、かつ電荷を保持する機能を有する絶縁体膜の少なくとも一部が前記拡散領域の一部にオーバーラップするように形成されてなり、
オフセットする位置がゲート電極の端部とチャネル領域側の拡散領域の端部との距離を１００ｎｍ未満とする位置であることを特徴とする半導体記憶装置が提供される。
【００１７】
さらに、本発明によれば、半導体層上にゲート絶縁膜を介して形成された単一のゲート電極と、該ゲート電極の両側に形成され、メモリ機能体と、該メモリ機能体の前記ゲート電極と反対側のそれぞれにゲート電極とオフセットする位置に配置された２つの拡散領域と、前記ゲート電極下に配置されたチャネル領域とからなり、
前記メモリ機能体は電荷を保持する機能を有する絶縁体膜を含み、かつゲート電極への電圧印加による読み出し時に、前記メモリ機能体に保持された電荷の多寡に対応して、一方の拡散領域から他方の拡散領域に流れる電流量が変化されるように構成されてなり、前記電荷を保持する機能を有する絶縁体膜の少なくとも一部が前記拡散領域の一部にオーバーラップするように形成されてなり、
オフセットする位置がゲート電極の端部とチャネル領域側の拡散領域の端部との距離を１００ｎｍ未満とする位置であることを特徴とする半導体記憶装置が提供される。
【００１８】
また、本発明によれば、第１導電型の半導体層と、該第１導電型の半導体層上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成された単一のゲート電極と、該ゲート電極の両側に形成され、メモリ機能体と、該メモリ機能体の前記ゲート電極と反対側のそれぞれにゲート電極とオフセットする位置に配置された２つの第２導電型の拡散領域とからなり、
前記メモリ機能体は電荷を保持する機能を有する絶縁体膜を含み、かつゲート電極への電圧印加による読み出し時に、前記メモリ機能体に保持された電荷の多寡に対応して、一方の拡散領域から他方の拡散領域に流れる電流量が変化されるように構成されてなり、前記電荷を保持する機能を有する絶縁体膜の少なくとも一部と拡散領域の少なくとも一部とがオーバーラップしており、
前記第１導電型の半導体層は、前記メモリ機能体の下かつ前記拡散領域近傍で、上記ゲート電極下における第１導電型の半導体層表面近傍よりも高濃度の第１導電型の高濃度領域を有していることを特徴とする半導体記憶装置が提供される。
【００１９】
さらに、本発明によれば、第１導電型の半導体層と、該第１導電型の半導体層上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成された単一のゲート電極と、該ゲート電極の両側に形成され、メモリ機能体と、該メモリ機能体の前記ゲート電極と反対側のそれぞれにゲート電極とオフセットする位置に配置された２つの第２導電型の拡散領域とからなり、
前記メモリ機能体は電荷を保持する機能を有する絶縁体膜を含み、電荷を保持する機能を有する絶縁体膜の少なくとも一部と拡散領域の少なくとも一部とがオーバーラップしており、
オフセットする位置がゲート電極の端部とチャネル領域側の拡散領域の端部との距離を１００ｎｍ未満とする位置であり、
前記第１導電型の半導体層は、前記メモリ機能体の下かつ前記拡散領域近傍で、上記ゲート電極下における第１導電型の半導体層表面近傍よりも高濃度の第１導電型の高濃度領域を有していることを特徴とする半導体記憶装置が提供される。
【００２０】
また、本発明によれば、第１導電型の半導体層と、該第１導電型の半導体層上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成された単一のゲート電極と、該ゲート電極の両側に形成され、メモリ機能体と、該メモリ機能体の前記ゲート電極と反対側のそれぞれにゲート電極とオフセットする位置に配置された２つの第２導電型の拡散領域とからなり、
前記メモリ機能体は電荷を保持する機能を有する絶縁体膜を含み、かつゲート電極への電圧印加による読み出し時に、前記メモリ機能体に保持された電荷の多寡に対応して、一方の拡散領域から他方の拡散領域に流れる電流量が変化されるように構成されてなり、前記電荷を保持する機能を有する絶縁体膜の少なくとも一部と拡散領域の少なくとも一部とがオーバーラップしており、
オフセットする位置がゲート電極の端部とチャネル領域側の拡散領域の端部との距離を１００ｎｍ未満とする位置であり、
前記第１導電型の半導体層は、前記メモリ機能体の下かつ前記拡散領域近傍で、上記ゲート電極下における第１導電型の半導体層表面近傍よりも高濃度の第１導電型の高濃度領域を有していることを特徴とする半導体記憶装置が提供される。
【００２１】
さらに、本発明によれば、ゲート絶縁膜と、該ゲート絶縁膜上に形成された単一のゲート電極と、該ゲート電極の両側に形成され、電荷を保持する機能を有する絶縁体膜を含むメモリ機能体と、該メモリ機能体の前記ゲート電極と反対側のそれぞれにゲート電極とオフセットする位置に配置された２つの拡散領域と、前記ゲート電極下に配置されたチャネル領域とからなり、
メモリ機能体が、ゲート電極への電圧印加による読み出し時に、前記メモリ機能体に保持された電荷の多寡に対応して、一方の拡散領域から他方の拡散領域に流れる電流量が変化されるように構成されてなり、
チャネル長方向における前記ゲート電極長をＡ、前記拡散領域間のチャネル長をＢ、前記一方のメモリ機能体の端から他方のメモリ機能体の端までの距離をＣとするとき、Ａ＜Ｂ＜Ｃなる関係が成り立つことを特徴とする半導体記憶装置が提供される。
【００２２】
また、本発明によれば、ゲート絶縁膜と、該ゲート絶縁膜上に形成された単一のゲート電極と、該ゲート電極の両側に形成され、電荷を保持する機能を有する絶縁体膜を含むメモリ機能体と、該メモリ機能体の前記ゲート電極と反対側のそれぞれにゲート電極とオフセットする位置に配置された２つの拡散領域と、前記ゲート電極下に配置されたチャネル領域とからなり、
オフセットする位置がゲート電極の端部とチャネル領域側の拡散領域の端部との距離を１００ｎｍ未満とする位置であり、
チャネル長方向における前記ゲート電極長をＡ、前記拡散領域間のチャネル長をＢ、前記一方のメモリ機能体の端から他方のメモリ機能体の端までの距離をＣとするとき、Ａ＜Ｂ＜Ｃなる関係が成り立つことを特徴とする半導体記憶装置が提供される。
【００２３】
さらに、本発明によれば、ゲート絶縁膜と、該ゲート絶縁膜上に形成された単一のゲート電極と、該ゲート電極の両側に形成され、電荷を保持する機能を有する絶縁体膜を含むメモリ機能体と、該メモリ機能体の前記ゲート電極と反対側のそれぞれにゲート電極とオフセットする位置に配置された２つの拡散領域と、前記ゲート電極下に配置されたチャネル領域とからなり、
メモリ機能体が、ゲート電極への電圧印加による読み出し時に、前記メモリ機能体に保持された電荷の多寡に対応して、一方の拡散領域から他方の拡散領域に流れる電流量が変化されるように構成されてなり、
オフセットする位置がゲート電極の端部とチャネル領域側の拡散領域の端部との距離を１００ｎｍ未満とする位置であり、
チャネル長方向における前記ゲート電極長をＡ、前記拡散領域間のチャネル長をＢ、前記一方のメモリ機能体の端から他方のメモリ機能体の端までの距離をＣとするとき、Ａ＜Ｂ＜Ｃなる関係が成り立つことを特徴とする半導体記憶装置が提供される。
【００２４】
また、本発明によれば、ゲート絶縁膜と、該ゲート絶縁膜上に形成された単一のゲート電極と、該ゲート電極の両側に形成され、電荷を保持する機能を有する絶縁体膜を含むメモリ機能体と、該メモリ機能体の前記ゲート電極と反対側のそれぞれにゲート電極とオフセットする位置に配置された２つのＮ型拡散領域と、前記ゲート電極下に配置されたチャネル領域とからなり、
メモリ機能体が、ゲート電極への電圧印加による読み出し時に、前記メモリ機能体に保持された電荷の多寡に対応して、一方の拡散領域から他方の拡散領域に流れる電流量が変化されるように構成されてなり、
前記メモリ機能体に電子を注入して記憶状態を変化させる時と、該メモリ機能体の記憶状態を読み出す時とで、上記拡散領域の一方及び他方に印加する電圧の大小関係が逆に設定されることを特徴とする半導体記憶装置が提供される。
【００２５】
さらに、本発明によれば、ゲート絶縁膜と、該ゲート絶縁膜上に形成された単一のゲート電極と、該ゲート電極の両側に形成され、電荷を保持する機能を有する絶縁体膜を含むメモリ機能体と、該メモリ機能体の前記ゲート電極と反対側のそれぞれにゲート電極とオフセットする位置に配置された２つのＮ型拡散領域と、前記ゲート電極下に配置されたチャネル領域とからなり、
オフセットする位置がゲート電極の端部とチャネル領域側の拡散領域の端部との距離を１００ｎｍ未満とする位置であり、
前記メモリ機能体に電子を注入して記憶状態を変化させる時と、該メモリ機能体の記憶状態を読み出す時とで、上記拡散領域の一方及び他方に印加する電圧の大小関係が逆に設定されることを特徴とする半導体記憶装置が提供される。
【００２６】
また、本発明によれば、ゲート絶縁膜と、該ゲート絶縁膜上に形成された単一のゲート電極と、該ゲート電極の両側に形成され、電荷を保持する機能を有する絶縁体膜を含むメモリ機能体と、該メモリ機能体の前記ゲート電極と反対側のそれぞれにゲート電極とオフセットする位置に配置された２つのＮ型拡散領域と、前記ゲート電極下に配置されたチャネル領域とからなり、
メモリ機能体が、ゲート電極への電圧印加による読み出し時に、前記メモリ機能体に保持された電荷の多寡に対応して、一方の拡散領域から他方の拡散領域に流れる電流量が変化されるように構成されてなり、
オフセットする位置がゲート電極の端部とチャネル領域側の拡散領域の端部との距離を１００ｎｍ未満とする位置であり、
前記メモリ機能体に電子を注入して記憶状態を変化させる時と、該メモリ機能体の記憶状態を読み出す時とで、上記拡散領域の一方及び他方に印加する電圧の大小関係が逆に設定されることを特徴とする半導体記憶装置が提供される。
【００２７】
さらに、本発明によれば、ゲート絶縁膜と、該ゲート絶縁膜上に形成された単一のゲート電極と、該ゲート電極の両側に形成され、電荷を保持する機能を有する絶縁体膜を含むメモリ機能体と、該メモリ機能体の前記ゲート電極と反対側のそれぞれにゲート電極とオフセットする位置に配置された２つのＰ型拡散領域と、前記ゲート電極下に配置されたチャネル領域とからなり、
メモリ機能体が、ゲート電極への電圧印加による読み出し時に、前記メモリ機能体に保持された電荷の多寡に対応して、一方の拡散領域から他方の拡散領域に流れる電流量が変化されるように構成されてなり、
前記メモリ機能体にホールを注入して記憶状態を変化させる時と、該メモリ機能体の記憶状態を読み出す時とで、上記ソース／ドレイン領域の一方及び他方に印加する電圧の大小関係が逆に設定されることを特徴とする半導体記憶装置が提供される。
【００２８】
また、本発明によれば、ゲート絶縁膜と、該ゲート絶縁膜上に形成された単一のゲート電極と、該ゲート電極の両側に形成され、電荷を保持する機能を有する絶縁体膜を含むメモリ機能体と、該メモリ機能体の前記ゲート電極と反対側のそれぞれにゲート電極とオフセットする位置に配置された２つのＰ型拡散領域と、前記ゲート電極下に配置されたチャネル領域とからなり、
オフセットする位置がゲート電極の端部とチャネル領域側の拡散領域の端部との距離を１００ｎｍ未満とする位置であり、
前記メモリ機能体にホールを注入して記憶状態を変化させる時と、該メモリ機能体の記憶状態を読み出す時とで、上記ソース／ドレイン領域の一方及び他方に印加する電圧の大小関係が逆に設定されることを特徴とする半導体記憶装置が提供される。
【００２９】
さらに、本発明によれば、ゲート絶縁膜と、該ゲート絶縁膜上に形成された単一のゲート電極と、該ゲート電極の両側に形成され、電荷を保持する機能を有する絶縁体膜を含むメモリ機能体と、該メモリ機能体の前記ゲート電極と反対側のそれぞれにゲート電極とオフセットする位置に配置された２つのＰ型拡散領域と、前記ゲート電極下に配置されたチャネル領域とからなり、
メモリ機能体が、ゲート電極への電圧印加による読み出し時に、前記メモリ機能体に保持された電荷の多寡に対応して、一方の拡散領域から他方の拡散領域に流れる電流量が変化されるように構成されてなり、
オフセットする位置がゲート電極の端部とチャネル領域側の拡散領域の端部との距離を１００ｎｍ未満とする位置であり、
前記メモリ機能体にホールを注入して記憶状態を変化させる時と、該メモリ機能体の記憶状態を読み出す時とで、上記ソース／ドレイン領域の一方及び他方に印加する電圧の大小関係が逆に設定されることを特徴とする半導体記憶装置が提供される。
また、上記半導体記憶装置を備えた携帯電子機器が提供される。
【発明を実施するための最良の形態】
【００３０】
以下に、本発明の半導体記憶装置、その製造方法及び携帯電子機器について、図面に基づいて詳細に説明する。なお、以下に説明においては、導電型は逆であってもよいし、各実施の形態において説明されている構成要件は、他の実施の形態において適用してもよい。
【００３１】
実施の形態１（参考例）
本実施の形態の半導体記憶装置は、可変抵抗を有して実質的に１つの３端子素子により構成される。
【００３２】
図１（ａ）は、本発明の半導体記憶装置の一例として、液晶ＴＦＴ表示素子のガラスパネル上に形成された記憶装置のメモリセルの概略断面図である。この記憶装置は画像調整用に用いられる。また、図１（ｂ）は、メモリセルの等価回路図である。
【００３３】
このメモリセルは、図１（ａ）に示したように、ガラスパネル６０１上の半導体層６０２内に形成されたＰ型拡散領域６０３と、半導体層６０２内にＰ型拡散領域６０３と接して形成されたＮ型拡散領域６０４と、半導体層６０２上に、Ｐ型拡散領域６０３とＮ型拡散領域６０４との境界を跨って配置されたメモリ機能体６０５と、このメモリ機能体６０５に接し、Ｐ型拡散領域６０３上に絶縁膜６０６を介して形成されＰ型拡散領域６０３とは絶縁された単一の電極６０７とを有している。さらに、Ｐ型拡散領域６０３の表面には高融点金属シリサイド膜６０８が形成されており、この高融点金属シリサイド膜６０８には配線６０９aが接続されている。また、Ｎ型拡散領域６０４の表面にも高融点金属シリサイド膜６０８が形成されており、この高融点金属シリサイド膜６０８には配線６０９ｂが接続されている。配線６０９ａ、６０９ｂは、それぞれ層間絶縁膜６１０に開口したコンタクト孔を埋めるコンタクトプラグ６１２を介して高融点金属シリサイド６０８に接続されている。
【００３４】
また、図１（ｂ）に示すように、Ｐ型拡散領域６０３の表面付近であって電極６０７下の部分は、スイッチ機能を有しており、Ｐ型拡散領域６０３の表面付近であってメモリ機能体６０５の下の部分は、可変抵抗Ａとなっている。電極６０７は、スイッチを切り替える入力端子としての機能を有している。スイッチ及び可変抵抗Ａは、電極６０７とこの電極６０７に隣接して形成された（電極６０７の側壁に形成された）メモリ機能体６０５との下に隣接して形成されている。つまり、スイッチと可変抵抗Ａとは、電極６０７とメモリ機能体６０５との境界で規定される位置において互いに隣接して形成されており、実質的に一体である。したがって、スイッチと可変抵抗と電極６０７とは、１つの素子６３１から構成される。
【００３５】
なお、メモリセルを複数個配列してメモリセルアレイを構成する場合には、電極６０７をワード線６２２に、素子６３１の一端をビット線６２３に接続すればよい。
【００３６】
このメモリセルは、Ｐ型拡散領域６０３と、Ｎ型拡散領域６０４と、選択ワード線として機能する電極６０７とのそれぞれに所定の電圧を与えることにより、読み出し及び書き換えを行うことができる。
【００３７】
例えば、Ｐ型拡散領域６０３の電圧を基準電位とし、Ｎ型拡散領域６０４に、基準電位に対して正方向の電圧を印加する。この際、電極６０７を非選択状態（例えば、基準電圧印加状態）にしておくと電極６０７の下はＰ型のままである。そのため、Ｐ型拡散領域６０３とＮ型拡散領域６０４とのＰＮ接合が逆バイアス状態となり、配線６０９ａと配線６０９ｂとの間には、ＰＮ逆方向電流しか流れず、電流値としてはほとんど無視できる。これに対し、電極６０７を選択状態（例えば、基準電圧に対して正方向に電圧を印加）にすると、電極６０７の下はＮ型に反転するため、可変抵抗Ａの抵抗値に従った電流が流れる。したがって、この電流を検知することにより、メモリ情報を読み出すことができる。
【００３８】
可変抵抗Ａの抵抗値は、メモリ機能体６０５内に蓄えられた電荷量によって変化させる、すなわち書き換えを行うことができる。メモリ機能体６０５内に電荷を蓄えるために、Ｐ型拡散領域６０３を基準電圧として、Ｎ型拡散領域６０４に読み出し時と比較して非常に大きな逆バイアス電圧（例えば、読み出し時の電位差の３倍以上）を印加することにより、バンド間トンネル電流を利用する。つまり、電極６０７を基準電圧に対して正に印加すると電子が、負に印加するとホールが、それぞれメモリ機能体６０５内に蓄えられる。また、Ｐ型拡散領域６０３を基準電圧として、Ｎ型拡散領域６０４に比較的大きな逆バイアス（例えば、読み出し時の２〜３倍程度）を印加し、同時に電極６０７に正電圧を印加することにより、チャネルホット電子によりメモリ機能体６０５内に電荷を蓄えてもよいし、これらの両者により、メモリ機能体６０５内に電荷を蓄えてもよい。
【００３９】
なお、Ｎ型拡散領域６０４とＰ型拡散領域６０３とが、逆導電型の場合には、上記印加電圧の符号を全て反対にすることにより、同様に書き換え動作を行うことができる。
【００４０】
このように、この実施の形態のメモリセルは、実質的に１つの素子から構成され、１つの素子はわずか３端子を有するのみである。したがって、半導体記憶装置の微細化及び高集積化を実現することができる。
【００４１】
メモリ機能体６０５は、少なくとも、電荷を保持する領域又は電荷を蓄え、保持する機能を有する膜を含んで構成される。さらに、メモリ機能体６０５は、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜を含むことが好ましい。例えば、メモリ機能体６０５において、Ｐ型拡散領域６０３、Ｎ型拡散領域６０４及び電極６０７と接触する面を、電荷を逃げにくくする領域等で構成し、電荷を保持する領域が直接Ｐ型拡散領域６０３、Ｎ型拡散領域６０４及び電極６０７と接触しないようにすることにより、飛躍的に記憶保持時間の信頼性を向上させることができる。ただし、メモリ機能体６０５における電荷を保持する領域等は、Ｐ型拡散領域６０３とＮ型拡散領域６０４との境界を跨って配置されていることが、読み出し速度を向上させる上で非常に重要である。
【００４２】
電極６０７は、メモリ機能体６０５の側壁のみに形成されるか、あるいはメモリ機能体６０５の上部を覆わないことが好ましい。このような配置により、コンタクトプラグ６１２と電極６０７又はコンタクトプラグ６１２とメモリ機能体６０５との距離を近づけて又は重なるように配置して、微細化を図る場合においても、電極６０７と配線６０９ｂとが短絡することを防止することができる。
【００４３】
高融点金属シリサイド膜６０８は、チタン、タンタル、モリブデン、タングステン等の高融点金属によるシリサイドにより形成することができ、Ｐ型拡散領域６０３及びＮ型拡散領域６０４と高融点金属シリサイド膜６０８とはオーミック接続、ショットキー接続のいずれでもよい。
【００４４】
なお、配線６０９ａとＰ型拡散領域６０３との接続は、図２に示すように、高融点金属シリサイド膜６０８を形成せずに、Ｐ型拡散領域６０３の中にＮ型拡散領域６１１を形成して、このＮ型拡散領域を介して行ってもよい。
【００４５】
実施の形態２
本発明の半導体記憶装置は、図３に示したように、電極８０７の両側にメモリ機能膜８０５を形成してもよい。つまり、実施の形態１に示したメモリセルの電極６０７を中心に左右対称とする以外は、実施の形態１のメモリセルと実質的に同様の構成としてもよい。
【００４６】
このような構成により、実施の形態１と比較して、さらに集積度を向上させることができる。
【００４７】
つまり、電極８０７により、２つのメモリ機能体８０５の記憶情報（メモリ機能体８０５内に蓄積されている電荷量に応じた可変抵抗Aの抵抗情報）を、２つのＮ型拡散領域８０４間に流れる電流量として、それぞれ独立に読み出すことができる。例えば、２つのＮ型拡散領域８０４の一方を基準電圧とし、電極８０７に正電圧を印加してＰ型拡散領域８０３に反転層を形成させる。この際さらに、他方のＮ型拡散領域８０４に、反転層の一部が消失する（空乏層となる）のに十分な正電圧を印加する。これにより、反転層が消失した側の可変抵抗Ａは、空乏化により実質的に可変抵抗機能を失う。したがって、一方のＮ型拡散領域８０４の側にある可変抵抗Ａの情報のみを、２つのＮ型拡散領域８０４間に流れる電流量として読み出すことができる。
【００４８】
このような方法により、２つのメモリ機能体８０５のそれぞれに、独立して電荷を蓄積させ、独立して読み出すことにより、１つのメモリセルで２ビット（４値）の情報を記憶することができる。
【００４９】
さらに、それぞれのメモリ機能体に蓄積する電荷量を多値化（３値以上）することにより、より記憶量を増やすことが可能である。例えば、それぞれのメモリ機能体８０５に３値の記憶を行えば、１つのメモリセルあたり９値の記憶ができ、１つのメモリ機能体に４値の記憶を行えば１６値（４ビット）の記憶ができ、１つのメモリ機能体に８値の記憶を行えば６４値（６ビット）の記憶ができる。
【００５０】
実施の形態３
この実施の形態のメモリセルは、図４に示したように、ＳＯＩ基板９００上に、ロジックＬＳＩと不揮発性メモリとを混載してＦＰＧＡ（Field Ｐrogrammable Gate Array）を構成するものであり、可変抵抗領域９０２が別途形成されている。
【００５１】
つまり、このメモリセルは、Ｎ型シリコン層によって形成されるチャネル領域９０１と、このチャネル領域９０１の両側に形成された可変抵抗領域９０２と、これら可変抵抗領域９０２を介してチャネル領域９０１の両側に設けられたＮ型の拡散領域９０３と、チャネル領域９０１上にゲート絶縁膜９０４を介して設けられたゲート電極９０５と、このゲート電極９０５の両側であって、可変抵抗領域９０２と拡散領域９０３の一部とを跨るように配置された２つのメモリ機能体９０６とから構成される。
【００５２】
可変抵抗領域９０２は、Ｐ型不純物が支配的に導入された、すなわち、Ｐ型不純物濃度がＮ型不純物濃度よりも高く導入されたシリコン層であり、チャネル領域９０１と拡散領域９０３とに挟まれたために、空乏化している。この空乏化は、完全空乏化であってもよいし、部分空乏化であってもよい。
【００５３】
メモリ機能体９０６は、ＯＮＯ膜（シリコン酸化膜９０６１、シリコン窒化膜９０６２、シリコン酸化膜９０６３）により形成されており、電荷を蓄え、保持する機能を有する膜としてＬ字状のシリコン窒化膜を用いた。
【００５４】
なお、チャネル領域９０１と、拡散領域９０３とは、同じ導電型でなくてもよい。重要なことは、可変抵抗領域９０２に、拡散領域とは逆導電型を与える不純物を、同導電型を与える不純物よりも多く導入することである。
【００５５】
このメモリセルは、メモリ機能体９０６に蓄えられた電荷によって可変抵抗領域９０２の抵抗を変化させることができる。具体的には、メモリ機能体９０６に蓄えられた電荷によって、可変抵抗領域９０２においてＰ型の性質がより強くなったり、Ｎ型の性質がより強くなったりする。ゲート電極９０５に正電圧を加えることにより、ゲート電極９０５側壁から発生する回りこみ電界によって、可変抵抗領域９０２と拡散９０３との障壁が低下し、拡散領域９０３とチャネル領域９０１との間で電流が流れる。その電流が、可変抵抗領域９０２の抵抗値によって変化することにより、メモリ効果が生じる。
【００５６】
例えば、一方の拡散領域９０３の電圧を基準電位として、ゲート電極９０５に正方向の電圧を印加する。このとき、他方の拡散領域９０３に印加する電圧を基準電位に対して正方向に印加する。他方の拡散領域９０３に印加する電圧は、他方の拡散領域９０３の側において、ゲート電極９０５側壁からの回りこみ電界よりも他方の拡散領域９０３からの電界が支配的になって可変抵抗領域９０２が空乏化するまで、電圧を高くする。このような電圧印加条件であれば、正の電圧を印加した他方の拡散領域９０３側の可変抵抗領域９０２においては、拡散領域電界の影響が支配的な空乏層に変化し、可変抵抗機能が消失する。したがって、一方の拡散領域９０３側（基準電圧印加）の可変抵抗領域９０２の情報のみを記憶情報として、つまり、可変抵抗領域９０２の記憶情報を独立に、２つの領域９０３間に流れる電流量として読み出すことができる。ここで、可変抵抗領域９０２が、Ｎ型が支配的な場合、つまり拡散領域がＰ型の場合は、上記印加電圧の符号を全て反対にすることにより、同様に読み出し動作を行うことができる。
【００５７】
なお、この実施の形態では、ゲート電極下の電流が流れる領域をチャネル領域と定義している。
【００５８】
実施の形態４（参考例）
この実施の形態の半導体記憶装置を構成するメモリセルは、２ビットの記憶が可能な不揮発性メモリセルとして、図５（ｃ）に示したように、半導体基板１上に、ゲート絶縁膜２を介して、通常のトランジスタと同程度のゲート長を有するゲート電極３が形成されており、ゲート絶縁膜２及びゲート電極３の側壁に、サイドウォールスペーサ（側壁絶縁膜）形状のメモリ機能体となる電荷保持膜４が形成されて構成されている。ゲート電極下の半導体基板表面はチャネル領域６となっている。また、チャネル領域６の両側にはチャネル領域の導電型、つまり、この実施の形態では、半導体基板表面の導電型と逆導電型の不純物拡散領域からなるソース／ドレイン領域が形成されている。ソース／ドレイン領域は、高濃度不純物拡散領域７と低濃度不純物拡散領域８から構成され、チャネル領域６近傍に低濃度不純物拡散領域８が配置されている。
【００５９】
メモリ機能体は、ソース／ドレイン領域の上に形成されており、少なくともメモリ機能体下に位置するソース／ドレイン領域の一部は、低濃度不純物拡散領域８であることが好ましく、この低濃度不純物拡散領域８は、メモリ機能体中に蓄えられた電荷の多寡により、空乏化又は導電型が逆転するように設定されていることが好ましい。
【００６０】
このメモリセルでは、メモリトランジスタのメモリ機能体は、ゲート絶縁膜とは独立して形成されている。つまり、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離されている。したがって、メモリ機能体である電荷保持膜４は、メモリ機能に適した材料で形成することができる。
【００６１】
また、高濃度不純物拡散領域７がゲート電極３からオフセットされていることにより、ゲート電極３に電圧を印加したときのメモリ機能体となる電荷保持膜４下の低濃度不純物拡散領域８の反転しやすさを、メモリ機能体となる電荷保持膜４に蓄積された電荷量によって大きく変化させることができ、メモリ効果を増大させることが可能となる。
【００６２】
このメモリセルは、メモリ機能体への電子注入（Ｎチャネル型素子の場合は書込みと定義）において低濃度不純物拡散領域８が空乏化又は反転する。このため、見かけ上、ゲート電極に対してソース／ドレイン領域がオフセットされたＭＯＳＦＥＴと等価の構造となり、ソース／ドレイン領域間の電流量が極端に減少する。これに対し、メモリ機能体へのホール注入（Ｎチャネル型素子の場合は消去と定義）では、もともと低濃度不純物拡散領域８が形成されているため、イニシャル状態（電子もホールもメモリ機能体に蓄積されていない状態、もしくは、熱平衡状態）と比較して、ソース／ドレイン領域間の電流は大きく変化しない。
したがって、このメモリセルでは、不揮発性メモリ（例えば、ＥＥＰＲＯＭやＦＬＡＳＨ）において大きな問題となる過消去が生じず、過消去対策周辺回路を設ける必要がないという大きな利点がある。
【００６３】
このメモリセルは、通常のロジックトランジスタと同様の工程を経て、形成することができる。
【００６４】
まず、図５（ａ）に示すように、半導体基板１上に、膜厚１〜６ｎｍ程度のシリコン酸窒化膜からなるゲート絶縁膜２及び膜厚５０〜４００ｎｍ程度のポリシリコン、ポリシリコンと高融点金属シリサイドの積層膜又はポリシリコンと金属との積層膜からなるゲート電極材料膜を形成し、所望の形状にパターニングすることによりゲート電極３を形成する。
【００６５】
なお、ゲート絶縁膜及びゲート電極の材料は、上述したように、その時代のスケーリング則に則ったロジックプロセスにおいて使われる材料を用いればよく、上記材料に限定されるものではない。
【００６６】
続いて、ゲート絶縁膜２とは完全に分離して、図５（ｂ）に示すように、得られた半導体基板１上全面に、膜厚２０〜１００ｎｍ程度のシリコン窒化膜からなる膜を形成し、異方性エッチングによりエッチバックすることにより、記憶に最適な電荷保持膜４を、ゲート電極の側壁にサイドウォールスペーサ状に形成する。なお、シリコン窒化膜の代わりに、膜厚２〜２０ｎｍ程度のシリコン酸化膜と膜厚２〜１００ｎｍ程度のシリコン窒化膜を順次堆積し、異方性エッチングによりエッチバックして記憶に最適な電荷保持膜４を、ゲート電極の側壁にサイドウォールスペーサ状に形成することがより好ましい。
【００６７】
その後、図５（ｃ）に示すように、ゲート電極３及び電荷保持膜４をマスクとしてイオン注入することにより、ソース／ドレイン領域（高濃度不純物拡散領域７及び低濃度不純物拡散領域８）を形成する。低濃度不純物拡散領域８はメモリ機能体４を形成する工程の前にイオン注入により形成してもよい。なお、低濃度不純物拡散領域８は、チャネルを形成する不純物と逆導電型で、１×１０16／ｃｍ3〜１×１０18／ｃｍ3、さらに、１×１０16／ｃｍ3〜５×１０17／ｃｍ3の範囲の不純物濃度を有していることが好ましい。
【００６８】
このように、ゲート絶縁膜２とメモリ機能体となる電荷保持膜４とを分離して配置させることにより、通常のトランジスタと同じ製造工程で、同じ程度の短チャネル効果を有するメモリセルトランジスタを形成できる。したがって、上記の手順で同一チップ上に形成したトランジスタの一部で論理回路部を構成し、その他のトランジスタでメモリ部（例えば、不揮発性メモリ）を構成することができる。この場合、論理回路部はメモリ機能体に電荷が注入されない電圧範囲で動作させれば、トランジスタの特性の変化を防ぐことができ、メモリ部では、メモリ機能体に電荷が注入されるに十分な電圧を印加することにより、書換えを行なうことができる。つまり、論理回路と不揮発性メモリとを極めて簡単な工程で混載させることが可能となる。
【００６９】
従来技術で示した可変抵抗型２素子／セル型不揮発性メモリ（ＭＲＡＭ）以外に、代表的な不揮発性メモリとしてＥＥＰＲＯＭがある。
【００７０】
ＥＥＰＲＯＭは、図６（ａ）に示したように、コントロールゲート線（ＣＧＬ）に接続された選択トランジスタ（ＳＴｒ）と、ワード線（ＷＬ）に接続され、電荷保持膜（ＭＦ）を有するメモリトランジスタ（ＭＴｒ）との２つのトランジスタにより、メモリセルが構成されていたのに対して、上記構造のメモリセルは、図６（ｂ）に示したように、２つのメモリ機能体によるの２つの可変抵抗効果によって、１つのゲート電極（つまり、１本のワード線、ＷＬ）で、選択トランジスタとメモリトランジスタとの機能を備えたメモリセルを構成できる。すなわち、ソース・ドレイン領域間かつチャネル領域両端において、ゲート電極両側のメモリ機能体下に配置された可変抵抗が、チャネル領域と接続されているとみなすことができる。メモリ機能体は、該メモリ機能体に保持された電荷の多寡に対応して、ゲート電極への電圧印加によって、メモリ機能体下に位置する拡散領域の抵抗を変化させ、一方の拡散領域から他方の拡散領域に電流量を変化させるように構成されている。また、１つのメモリセルが、半導体基板に接続された１つの端子と、２つの拡散領域に接続された２つの端子と、ゲート電極に接続された１つの端子との４つの端子のみによって構成されている。さらに、この半導体記憶装置は、半導体基板に与えられる電圧と、ゲート電極に与えられる電圧と、２つの拡散領域のそれぞれに与えられる電圧との４種の電圧印加のみにより、読み出し、書込み又は消去動作のいずれか行われる。
【００７１】
これにより、１つのメモリセルを選択するために、ゲート電極と接続されている又はゲート電極そのものの機能を有するワード線を１本選択するのみでよい。また、２つのトランジスタを形成する必要がなく、さらなる高集積化が可能となる。換言すれば、ゲート電極つまりコントロールゲート線やワード線の本数が増えてセル面積が小さくならない図６（ａ）に対し、本発明では、１つのセルに対してワード線１本で動作させることができる。例えば、ワード線を最小加工寸法（最小の配線幅と最小の配線間隔）で形成し、メモリセル領域内に敷き詰めるとすると、１つのメモリセルを構成する上で、１本のワード線ですむ場合は、ワード線がｎ本必要な場合と比べて１／ｎのセル占有面積に縮小できる効果がある。（図６（ａ）を例にすると、メモリセルを構成するにあたり、ワード線２本必要としており、１つのメモリセルあたり１ビット（２値）の情報を記憶している。これに対し、図６（ｂ）では、ワード線１本で１つのメモリセルを構成しており、１つのメモリセルあたり、２ビット（１つのゲート電極（ワード線）の両側に電荷保持膜があるため）、４値の情報を記憶している。つまり、メモリセルとして、１／２（ワード線が２本対１本）の占有面積となり、１ビットあたりは、１／４の占有面積まで縮小できる効果がある。
【００７２】
実施の形態５（参考例）
実施の形態４におけるシリコン窒化膜によるメモリ機能体（電荷保持膜４）に代えて、図７（ａ）〜（ｅ）に示すように、多種多様なメモリ機能体を採用することができる。
【００７３】
例えば、図７（ａ）に示すように、メモリ機能体は、膜厚１〜２０ｎｍ程度のシリコン酸化膜４１、膜厚２〜１００ｎｍ程度のシリコン窒化膜４２、膜厚５〜１００ｎｍ程度のシリコン酸化膜４３からなるＯＮＯ膜によって形成されている。
【００７４】
また、メモリ機能体は、図７（ｂ）に示すように、膜厚１〜２０ｎｍ程度のシリコン酸化膜４４、膜厚２〜１００ｎｍ程度のシリコン窒化膜４５からなるＯＮ膜によって形成されていてもよい。
【００７５】
さらに、メモリ機能体は、図７（ｃ）に示すように、膜厚１〜２０ｎｍ程度のシリコン酸化膜４６、膜厚５〜１００ｎｍ程度のシリコン窒化膜４７からなるＯＮ膜によって形成されており、シリコン窒化膜４７が半導体基板と接触していてもよい。なお、シリコン酸化膜４６とシリコン窒化膜４７とを入れ替えてもよい。
【００７６】
また、メモリ機能体は、図７（ｄ）に示すように、膜厚１ｎｍ〜２０ｎｍ程度のシリコン酸化膜からなる絶縁膜４８を介して膜厚１０〜１００ｎｍ程度のポリシリコンからなるフローティングゲート導電膜４９によって形成されていてもよい。なお、導電膜を用いる場合には、メモリ膜表面は図示していないが、絶縁膜で覆われることが好ましい。
【００７７】
さらに、メモリ機能体は、図７（ｅ）のように、膜厚５〜１００ｎｍ程度のシリコン酸化膜、シリコン窒化膜、高誘電体膜等の絶縁体材料からなる絶縁膜４８１によって形成されており、その絶縁膜４８１中に、シリコンなどの導電体からなるドット状（直径１〜８ｎｍ程度）のフローティングゲート導電膜４９１が１つ以上分散されている。
【００７８】
上述した構成のメモリ機能体、特にシリコン窒化膜系のメモリ機能体を使用すれば、量産工場に導入しやすく非常に好ましいが、上述する膜構成及び材料に限定されるものではなく、電荷保持機能を有する膜又は電荷保持機能を有する材料（例えば、シリコン窒化膜、リン・ボロン等の不純物を含むシリケートガラス、シリコンカーバイド、アルミナ、ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド、酸化亜鉛、強誘電体材料等）と絶縁膜の積層構造膜もしくは、絶縁体中に離散的に電荷保持機能を有する材料を含んでいれば、基本的に本発明の半導体記憶装置を実施することができる。
【００７９】
実施の形態６
この実施の形態の半導体記憶装置を構成するメモリセルは、図８に示したように、半導体基板中に形成されたＰ型ウェル１１の表面に、Ｎ型の第１の拡散領域１２と第２の拡散領域１３とが形成されており、これらの拡散領域１２、１３の間であって、ウェル１１の最上層部にチャネル領域が形成されている。このチャネル領域上には、膜厚１〜６ｎｍ程度のシリコン酸化膜又はシリコン酸窒化膜からなるゲート絶縁膜１４を介してゲート電極１７が形成されている。ゲート電極１７は、拡散領域１２、１３とオーバーラップしておらず、ゲート電極１７で覆われないチャネル領域（図８中、７１）がわずかに残されている。ゲート電極１７の両端には、電荷を蓄積又はトラップすることにより情報を記憶するため、膜厚１０〜１００ｎｍ程度（半導体基板の水平方向の幅）のシリコン窒化膜からなり、メモリ機能体となる電荷保持膜１５、１６が配置しており、ゲート電極１７で覆われないチャネル領域７１が、電荷保持膜１５、１６で覆われている。ここで重要なことは、拡散領域１２、１３とメモリ機能体となる電荷保持膜が少なくとも一部オーバーラップしていることである。
【００８０】
次に、この半導体記憶装置の動作原理を以下に説明する。以下の動作原理は本実施の形態の半導体記憶装置のみならず、本発明の他実施形態の半導体記憶装置においても適用することができる。
【００８１】
この半導体記憶装置の書込み動作原理を、図９（ａ）及び図９（ｂ）を用いて説明する。
ここで、書込みとは、電荷保持膜に電子を注入することを意味する。
【００８２】
メモリ機能体となる電荷保持膜１６に電子を注入する（書込む）ためには、図９（ａ）に示すように、第１の拡散領域１２をソース電極に、第２の拡散領域１３をドレイン電極とする。例えば、第１の拡散領域１２及びウェル１１に０Ｖ、第２の拡散領域１３に＋６Ｖ、ゲート電極１７に＋２Ｖを印加すればよい。このような電圧条件によれば、反転層４１０が、第１の拡散領域１２（ソース電極）から伸びるが、第２の拡散領域１３（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散領域１３（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロンとなる。このホットエレクトロンが電荷保持膜１６に注入されることにより書込みが行なわれる。
なお、電荷保持膜１５近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。また、拡散領域１２、１３とメモリ機能体となる電荷保持膜がまったくオーバーラップしていない場合も、ホットエレクトロンの発生が抑制され、実用的な印加電圧範囲（電圧差２０Ｖ以下）で書込みが困難になる。
【００８３】
このようにして、メモリ機能体となる電荷保持膜１６に電子を注入して、書込みを行なうことができる。
【００８４】
一方、メモリ機能体となる電荷保持膜１５に電子を注入する（書込む）ためには、図９（ｂ）に示すように、第２の拡散領域１３をソース電極に、第１の拡散領域１２をドレイン電極とする。例えば、第２の拡散領域１３及びウェル１１に０Ｖ、第１の拡散領域１２に＋６Ｖ、ゲート電極１７に＋２Ｖを印加すればよい。このように、電荷保持膜１６に電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、電荷保持膜１５に電子を注入して、書込みを行なうことができる。
【００８５】
次に、上記半導体記憶装置の読み出し動作原理を、図１０を用いて説明する。
メモリ機能体となる電荷保持膜１５に記憶された情報を読み出す場合、第１の拡散領域１２をソース電極、第２の拡散領域１３をドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第１の拡散領域１２及びウェル１１に０Ｖ、第２の拡散領域１３に＋２Ｖ、ゲート電極１７に＋１Ｖを印加すればよい。この際、電荷保持膜１５に電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、領域１５に電子が蓄積している場合は、電荷保持膜１５近傍で反転層４１０が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、電荷保持膜１５の記憶情報を読み出すことができる。このとき、電荷保持膜１６における電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に影響を与えない。このように、読出し時においてトランジスタを飽和領域動作させる（ドレイン近傍をピンチオフさせる）ことにより、電荷保持膜１６の記憶状況の如何にかかわらず、電荷保持膜１５の記憶情報を感度良く検出することができる。このことは、２ビット動作を可能にする大きな要因となっている。
【００８６】
以上の説明で明らかなように、メモリ機能体となる電荷保持膜１５に電子を注入する（書込む）場合と、電荷保持膜１５の記憶情報を読み出す場合とでは、ソース電極とドレイン電極の役割を入れ替えている。言い換えれば、メモリ機能体に電子を注入して記憶状態を変化させる時と、メモリ機能体の記憶状態を読み出す時とで、第１及び第２の拡散領域（ソース／ドレイン領域）の一方及び他方に印加する電圧の大小関係を逆にしている。そのため、以下に述べるようにリードディスターブに対する耐性が向上するという効果をも得ることができる。
【００８７】
例えば、電荷保持膜１５の記憶情報を読み出すために第２の拡散領域１３をソース電極とし、第１の拡散領域１２をドレイン電極とした（すなわち、書込み動作時と読み出し動作時でソース／ドレイン電極の役割を同じにする）場合、読出し動作毎にわずかな電子が電荷保持膜１５に注入される。これは、読出し動作における小さなドレイン電圧によっても、ドレイン電極側では電子が比較的高いエネルギーをもつためである。そのため、書換え動作を行なわないで多数回の読出しを行った場合に、電荷保持膜１５の記憶情報が書き換わる恐れがある。
【００８８】
しかし、書込み動作時と読み出し動作時でソース／ドレイン電極の役割を入れ替えれば、読出し動作時には電荷保持膜１５はソース電極側となるために、このような誤書込みの恐れがない。したがって、リードディスターブに対する耐性が向上する。
【００８９】
電荷保持膜１６に記憶された情報を読み出す場合、第２の拡散領域１３をソース電極に、第１の拡散領域１２をドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第２の拡散領域１３及びウェル１１に０Ｖ、第１の拡散領域１２に＋２Ｖ、ゲート電極１７に＋１Ｖを印加すればよい。このように、電荷保持膜１５に記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、電荷保持膜１６に記憶された情報の読出しを行なうことができる。
【００９０】
なお、ゲート電極１７で覆われないチャネル領域７１が残されている場合、ゲート電極１７で覆われないチャネル領域においては、電荷保持膜１５、１６の余剰電子の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、ゲート電極１７で覆われないチャネル領域７１の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。特に、電荷保持膜１５、１６と第１、第２の拡散領域がまったくオーバーラップしていない場合は、もはや実用的な記憶装置として機能しないほど読出し速度が遅くなった。したがって、十分なヒステリシスと読出し速度が得られるように、ゲート電極１７で覆われないチャネル領域７１の幅を決定することが好ましい。
【００９１】
拡散領域１２、１３がゲート電極１７端に達している場合、つまり、拡散領域１２、１３とゲート電極１７とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）した（本実施の形態では、拡散領域１２、１３の濃度が濃く、実施の形態４のようにチャネル近傍の濃度を薄くしていないため、導電型が反転するまでには至らず、閾値はほとんど変わらなかった）。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散領域１２、１３とゲート電極１７とがオーバーラップしていないほうが好ましい。
【００９２】
しかも、拡散領域１２、１３がゲート電極１７端とオフセットしている（すなわち、オーバーラップしていない）場合には、通常のロジックトランジスタと比較して、短チャネル効果を強力に防止することができ、より一層のゲート長の微細化を図ることができる。また、構造的に短チャネル効果抑制に適しているため、ロジックトランジスタと比較して膜厚の厚いゲート絶縁膜を採用することができ、信頼性を向上させることが可能となる。
【００９３】
いずれにしても、電荷保持膜１５、１６と第１、第２の拡散領域をオーバーラップさせることで、電荷保持膜１５，１６に蓄積される電荷の有無によってゲート電極１７で覆われないチャネル領域７１の抵抗が大きく変化するのであるから、実施の形態４での図６（ｂ）における２つの可変抵抗の抵抗を独立に変化させることができる。
【００９４】
さらに、上記半導体記憶装置の消去動作原理を説明する。
まず、第１の方法として、メモリ機能体となる電荷保持膜１５に記憶された情報を消去する場合、第１の拡散領域１２に正電圧（例えば、＋６Ｖ）、ウェル１１に０Ｖを印加して、第１の拡散領域１２とウェル１１とのＰＮ接合に逆バイアスをかけ、さらにゲート電極１７に負電圧（例えば、−５Ｖ）を印加すればよい。このとき、上記ゲート絶縁膜近傍におけるＰＮ接合では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のウェル領域１１側にホットホールが発生する。このホットホールが負の電位をもつゲート電極１７方向に引きこまれ、その結果、電荷保持膜１５にホール注入が行なわれる。このようにして、電荷保持膜１５の消去が行なわれる。このとき第２の拡散領域１３には０Ｖを印加すればよい。
【００９５】
電荷保持膜１６に記憶された情報を消去する場合は、上記において第１の拡散領域と第２の拡散領域の電位を入れ替えればよい。
【００９６】
第２の方法として、図１１に示すようにメモリ機能体となる電荷保持膜１５に記憶された情報を消去する場合、第１の拡散領域１２に正電圧（例えば、＋５Ｖ）、第２の拡散領域１３に０Ｖ、ゲート電極１７に負電圧（例えば、−４Ｖ）、ウェル１１に正電圧（例えば、０．８Ｖ）を印加すればよい。この際、ウェル１１と第２の拡散領域１３との間に順方向電圧が印加され、ウェル１１に電子が注入される。注入された電子は、ウェル１１と第１の拡散領域１２とのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極１７方向に引きこまれ、その結果、電荷保持膜１５にホール注入が行なわれる。
【００９７】
この第２の方法によれば、ウェル１１と第１の拡散領域１２とのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散領域１３から注入された電子により、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。
【００９８】
なお、電荷保持膜１５に記憶された情報を消去する場合、第１の消去方法では、第１の拡散領域１２に＋６Ｖを印加しなければならなかったが、第２の消去方法では、＋５Ｖで足りた。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによる半導体記憶装置の劣化を抑制することができる。
【００９９】
以上の動作方法により、１トランジスタ当り選択的に２ビット（４値）の書込み及び消去が可能となる。このため、１ビットあたりの占有面積を小さして、半導体記憶装置の製造コストを低減することができる。なお、フラッシュメモリなどで用いられる多値化技術においては、極めて精緻な閾値制御を要していたが、本発明の半導体記憶装置に上記動作方法を適用した場合は、そのような閾値制御を行う必要がない。
【０１００】
また、上記動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書込み及び消去をさせているが、ソース電極とドレイン電極を固定して１ビットメモリとして動作させてもよい。この場合ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減できる。
【０１０１】
なお、上記読み出し、書込み及び消去の各動作はＮチャネル素子の場合について説明したが、Ｐチャネル素子の場合は全ての印加電圧の符号を反対にすることにより同様の動作を行うことができる。
【０１０２】
実施の形態７
この実施の形態の半導体記憶装置は、図１２に示すように、実施の形態６における半導体基板をＳＯＩ（Silicon on Insulator）基板とする以外は、実質的に同様の構成を有する。
【０１０３】
この半導体記憶装置は、半導体基板８１上に埋め込み酸化膜８３が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散領域１２、１３が形成され、それ以外の領域はボディ領域８２となっている。
【０１０４】
この半導体記憶装置によっても、実施の形態６の半導体記憶装置と同様の作用効果を奏する。さらに、拡散領域１２、１３とボディ領域８２との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０１０５】
実施の形態８
この実施の形態の半導体記憶装置は、図１３に示すように、電荷保持膜１５、１６とウェル１１及び拡散領域１２、１３との間に、ゲート絶縁膜１４が延設されて配置している以外、実施の形態６の半導体記憶装置と実質的に同様の構成を有する。
【０１０６】
すなわち、電荷保持膜が、少なくともゲート電極近傍において、拡散領域及び／又はウェル領域もしくはボディ領域（ＳＯＩ基板を使用した場合）と、絶縁膜を介して接している。
【０１０７】
この半導体記憶装置によっても、実施の形態６の半導体記憶装置と同様の作用効果を奏する。さらに、電荷保持膜１５、１６とウェル１１及び拡散領域１２、１３との間のゲート絶縁膜１４により、保持電荷の漏れが抑制され、保持特性を向上させることができる。加えて、チャネル領域の全面がゲート絶縁膜１４で覆われるため、反転層キャリアの界面散乱を抑制することによりドレイン電流を増加させ、ひいては、読出し速度を向上させることができる。
【０１０８】
また、電荷保持膜下の絶縁膜は、ゲート絶縁膜とは別に設計、形成してもよい。ゲート電極は短チャネル効果抑制を優先して設計し、電荷保持膜下の絶縁膜をゲート絶縁膜よりも厚く又は薄く形成してもよい。なお、電荷保持膜はシリコン窒化膜に限る必要はなく、上述した構成、材料の膜でもよい。
【０１０９】
実施の形態９
この実施の形態の半導体記憶装置は、図１４に示すように、シリコン窒化膜からなる電荷保持膜１９が、ゲート電極１７のゲート側壁絶縁膜を構成している以外は、実施の形態８の半導体記憶装置と実質的に同様である。
【０１１０】
この半導体記憶装置では、実際に電荷が蓄積又はトラップされて記憶が保持されるのは、電荷保持膜１９中の領域２０、２１部分である。
【０１１１】
この半導体記憶装置によっても、実施の形態８の半導体記憶装置と同様の作用効果を奏する。さらに、ゲート電極１７の側壁が、ゲート側壁絶縁膜状の電荷保持膜１９で被覆されているため、電荷保持膜１９をマスクとして、拡散領域１２、１３を形成するためのイオン注入を行なえば、拡散領域１２、１３の端部の位置を制御するのが容易となる。例えば、ゲート電極１７で覆われないチャネル領域をわずかに残し、電荷保持膜１９によって、ゲート電極１７で覆われないチャネル領域を覆うことが容易となる。したがって、大きなヒステリシス（閾値の変化）をもつ半導体記憶装置を容易に作製することができる。
【０１１２】
また、電荷保持膜１９下の絶縁膜をゲート絶縁膜とは別に設計してもよい。ゲート電極は短チャネル効果抑制を優先して設計、形成し、電荷保持膜下の絶縁膜をゲート絶縁膜よりも厚く又は薄く形成してもよい。
【０１１３】
実施の形態１０
この実施の形態の半導体記憶装置は、図１５に示すように、電荷保持膜２２が、ゲート絶縁膜１４上でＬ字型に形成されており、シリコン酸化膜からなるゲート側壁絶縁膜２５で被覆されている以外は、実施の形態９の半導体記憶装置と実質的に同様である。
【０１１４】
この半導体記憶装置では、実際に電荷が蓄積又はトラップされて記憶が保持されるのは、電荷保持膜２２中の領域２３、２４部分である。
【０１１５】
この実施の形態の半導体記憶装置は、実施の形態９の半導体記憶装置と同様の作用効果を奏する。また、電荷保持膜２２は、ゲート絶縁膜１４とゲート側壁絶縁膜２５とに挟まれるため、ＯＮＯ膜構造となり、電子やホールの注入効率を高めて、動作速度を早めることができる。
【０１１６】
この半導体記憶装置の製造方法を、図１６に基づいて説明する。なお、素子分離領域などの形成は省略する。
【０１１７】
まず、図１６（ａ）に示すように、Ｐ型のウェル１１上に、膜厚１〜６ｎｍ程度のシリコン酸化膜又はシリコン酸窒化膜、あるいは膜厚１〜１００ｎｍ程度の高誘電膜等からなるゲート絶縁膜１４を形成し、さらにゲート電極１７をパターニングする。
【０１１８】
次に、図１６（ｂ）に示すように、得られた半導体基板上全面に、ＣＶＤ法により膜厚５〜２０ｎｍ程度のシリコン窒化膜５３及び膜厚２０〜１００ｎｍ程度のシリコン酸化膜５４をこの順に堆積する。
【０１１９】
なお、図１６（ａ）のゲート電極１７のパターンニング工程の際に露出するゲート絶縁膜がダメージを受けるようなパターンニング工程（エッチング工程）であれば、ゲート電極下以外の露出したゲート絶縁膜を除去した後、酸化又はＣＶＤ法によるシリコン酸化膜やシリコン酸窒化膜、あるいはＣＶＤ法等による高誘電膜をシリコン窒化膜５３の下にあらかじめ形成してもよい。
【０１２０】
続いて、図１６（ｃ）に示すようにシリコン酸化膜５４及びシリコン窒化膜５３をゲート電極１７及び半導体基板に対して選択的にエッチバックする。これにより、Ｌ字型のシリコン窒化膜５３からなる電荷保持膜２２と、この電荷保持膜２２を被覆するゲート側壁絶縁膜２５が形成される。その後、拡散領域１２、１３を形成する。
【０１２１】
このように、この実施の形態の半導体記憶装置は、絶縁膜形成工程とエッチバック工程のみの簡単な工程により作製することができる。
【０１２２】
実施の形態１１（参考例）
この実施の形態の半導体記憶装置は、図１７に示すように、ゲート電極１７が両下端に凹部を有しており、この凹部内にシリコン窒化膜からなる電荷保持膜１９の少なくとも一部が埋設され、電荷保持膜１９とゲート電極１７とがシリコン酸化膜８１により隔てられて構成される以外は、実施の形態９の半導体記憶装置と実質的に同様である。
【０１２３】
この半導体記憶装置によっても、実施の形態９の半導体記憶装置と同様の作用効果を奏する。
【０１２４】
さらに、消去動作時、図１７の矢印７１で示す領域付近に発生したホットホールが、負電位のゲート電極に引き寄せられ、矢印７２のように、効率よく電荷保持膜１９に注入され、そのため、消去動作を高速にすることができる。
なお、この半導体記憶装置では、実際に電荷が蓄積又はトラップされて記憶が保持されるのは、電荷保持膜１９中の、主としてゲート電極の凹部に埋設された部分（矢印７２の先端付近）である。
【０１２５】
この半導体記憶装置の製造方法を、図１８に基づいて説明する。なお、素子分離領域などの形成は省略する。
【０１２６】
まず、図１８（ａ）に示すように、Ｐ型のウェル１１上に、ゲート絶縁膜１４及びゲート電極１７を形成した後、全面を酸化してシリコン酸化膜５１を形成する。この時のシリコン酸化膜厚は、例えば、５ｎｍ〜２０ｎｍとすることができる。この時、ゲート電極１７の両下端には楔状にバーズビークが形成される。
【０１２７】
次に、図１８（ｂ）に示すように、シリコン酸化膜５１を等方性エッチングにより除去した後、全面を再酸化してシリコン酸化膜５２を形成する。このシリコン酸化膜５２は、電荷保持膜とゲート電極、チャネル領域（ウェル領域）及び拡散領域（ソース／ドレイン領域）とを隔てる絶縁膜となる。この時のシリコン酸化膜厚は、特に限定されるものではないが、半導体記憶装置の書換え特性及び保持特性の両立の観点から、４ｎｍ〜２０ｎｍとするのが好ましい。
【０１２８】
次に、図１８（ｃ）に示すように、シリコン窒化膜を全面に堆積（例えば２０ｎｍ〜２００ｎｍ）した後エッチングバックを行なうことにより、ゲート側壁絶縁膜状の電荷保持膜１９を形成する。その後、電荷保持膜１９をマスクとして不純物イオン注入及び熱処理を行うことにより拡散領域１２、１３を形成して半導体記憶装置が完成する（上部配線等は省略した）。
【０１２９】
実施の形態１２（参考例）
この実施の形態の半導体記憶装置は、図１９に示すように、少なくともその一部がゲート電極１７の凹部内に埋設されたシリコン窒化膜からなる電荷保持膜８２が、シリコン酸化膜８１、８３に挟まれて構成される以外は、実施の形態１１の半導体記憶装置と実質的に同様である。
【０１３０】
この半導体記憶装置によっても、実施の形態１１の半導体記憶装置と同様の作用効果を奏する。また、電荷保持膜８２は、シリコン酸化膜８１、８３に挟まれたＯＮＯ膜構造であるため、電子やホールの注入効率を高めて、動作速度を早くすることができる。
【０１３１】
この半導体記憶装置は、例えば、実施の形態１１の半導体記憶装置を形成する方法において、図１８（ｂ）の状態の後にシリコン窒化膜（例えば、５ｎｍ〜１５ｎｍ）とシリコン酸化膜（例えば２０ｎｍ〜２００ｎｍ）をこの順に堆積し、シリコン酸化膜及びシリコン窒化膜をエッチングバックすることにより形成することができる。
【０１３２】
実施の形態１３
この実施の形態の半導体記憶装置は、図２０に示すように、素子分離領域３１を有する半導体基板中に形成されたＰ型ウェル１１上に、膜厚１〜６ｎｍ程度のシリコン酸化膜からなるゲート絶縁膜１４を介してゲート電極１７が形成されている。ゲート電極１７の側壁には、膜厚２０〜１００ｎｍ程度のシリコン窒化膜からなる電荷保持膜３２が形成されている。なお、電荷保持膜の形態は本実施例の形態に限るものではなくこれまで示したような様々な形態がある。電荷保持膜３２の側壁には、さらに、ポリシリコンからなるサイドウォール２６、２７が形成されている。また、このサイドウォール２６、２７の直下のウェル１１表面には、Ｎ型の不純物が染み出して、Ｎ型領域２８、２９がそれぞれ形成されている。サイドウォール２６とＮ型領域２８とは一体となって第１の拡散領域を構成し、同様にサイドウォール２７とＮ型領域２９とは第２の拡散領域を構成する。素子分離領域３１の表面は、シリコン窒化膜３０により覆われている。
【０１３３】
この半導体記憶装置において、実際に電荷が蓄積又はトラップされて記憶が保持されるのは、電荷保持膜３２中の領域２３、２４部分である。
【０１３４】
この半導体記憶装置は、拡散領域がポリシリコンからなるライズド構造であるため、浅い接合化が極めて容易である。したがって、短チャネル効果を極めて効果的に抑制し、素子の微細化を図ることができる。
【０１３５】
また、図示しないが、拡散領域にコンタクトを設ける際のマージンを、ライズド構造をもたない場合に比べて小さくすることができる。よって、拡散領域とウェルとの接合面積を著しく小さくして、接合容量を小さくすることができる。これにより、高速に動作させることができ、かつ消費電力を抑えることができる。
【０１３６】
さらに、この半導体記憶装置は、書込みがなされない程度の低電圧で動作させれば、低消費電力化、高速動作化及び微細化が可能な通常の電界効果トランジスタとして論理回路を構成することができる。すなわち、全く共通の構造をもつ素子が、論理回路を構成する素子としても、メモリ回路を構成する素子としても使用できる。したがって、論理回路とメモリ回路との混載プロセスを非常に簡単にすることができる。
【０１３７】
この半導体記憶装置を形成する方法を、図２１及び図２２を用いて説明する。
まず、図２１（ａ）に示すように、半導体基板内にＰ型のウェル１１を形成し、続いて、例えばＳＴＩ法を用いて素子分離領域３１を形成する。得られたウェル１１上に、膜厚１〜６ｎｍ程度のシリコン酸化膜からなるゲート絶縁膜１４を形成する。次に、ゲート電極となるポリシリコン膜と絶縁膜５５とをこの順に堆積する。その後、所定の形状のレジストパターンをマスクとして用いて、ポリシリコン膜及び絶縁膜５５をパターニングする。また、レジストパターンをマスクとして絶縁膜５５のみをパターニングし、レジストパターンを除去した後に絶縁膜５５をマスクとしてポリシリコン膜をエッチングしてもよい。これにより、絶縁膜５５からなるキャップを有するゲート電極１７が形成される。
【０１３８】
次に、図２１（ｂ）に示すように、得られた半導体基板上全面に、シリコン窒化膜５８を堆積し、素子分離領域３１上をレジストパターン５６でマスクする。
【０１３９】
続いて、図２１（ｃ）に示すように、レジストパターン５６をマスクとして用いて、シリコン窒化膜５８をエッチバックすることにより、ゲート電極１７及び絶縁膜５５の側壁にシリコン窒化膜による電荷保持膜３２を形成するとともに、素子分離領域３１上に、シリコン窒化膜３０を残す。シリコン窒化膜３０は、後工程のエッチング工程において、半導体基板及び素子分離領域３１を保護する。特に、後述するポリシリコンによるサイドウォール２６、２７を形成する際のエッチバック工程と、絶縁膜５５を除去するためのエッチング工程と、拡散領域上にコンタクト孔を形成する際のエッチング工程で重要である。
【０１４０】
次いで、図２２（ｄ）に示すように、得られた半導体基板上全面に、ポリシリコン膜５７を堆積する。
【０１４１】
次に、ポリシリコン膜５７を絶縁膜５５が露出するまでエッチバックする。この際、ポリシリコン膜５７は、その一部がシリコン窒化膜３０上にまでおよび、これらによって、素子分離領域３１を完全に被覆することが好ましい。
【０１４２】
その後、図２２（ｅ）に示すように、絶縁膜５５を、等方性エッチングにより除去する。なお、これらのエッチングの際に、シリコン窒化膜３０がストッパーとなり、素子分離領域３１がオーバーエッチングされるのを防止することができる。続いて、所定形状のレジストパターンをマスクとして用いて、ポリシリコン膜５７の一部を異方性エッチングで除去して、互いに分離したサイドウォール２６、２７を形成する。これにより、サイドウォール２６、２７に、不純物注入すると、それぞれが拡散領域（ソース領域又はドレイン領域）を構成する。
【０１４３】
次に、ゲート電極１７及びサイドウォール２６、２７に不純物をイオン注入し、不純物活性化のためのアニールを行なう。これにより、不純物イオンはウェル１１中に拡散して領域２８、２９を形成し、サイドウォール２６、２７と一体となって、それぞれ拡散領域を形成する。
【０１４４】
この半導体記憶装置によれば、１トランジスタ当り２ビットの記憶を実現しながら、短チャネル効果が極めて抑制され、微細化が可能となる。また、高速動作と低消費電力化が可能である。
【０１４５】
さらに、この半導体記憶装置は、そのまま論理回路を構成するトランジスタとしても使用可能であるから、論理回路とメモリ回路との混載プロセスを非常に簡単にすることができる。
【０１４６】
加えて、サイドウォール２６、２７に注入された不純物イオンをウェル１１へ固層拡散させることにより、非常に急峻なプロファイルをもつソース／ドレイン領域とウェル領域との接合を形成することができる。つまり、１０20ｃｍ-3以上の不純物濃度をもつソース／ドレイン領域と、１０18ｃｍ-3以上の不純物濃度をもつウェルとの間で急峻プロファイル接合を形成することができ、ゲート電極に１Ｖ印加した時のドレイン耐圧が３Ｖ以下とすることができる。このため、ゲート電極３Ｖ、Ｎ型のソース／ドレイン領域の一方及びウェルをＧＮＤ、Ｎ型のソース／ドレイン領域の他方を３Ｖに設定するだけで、３Ｖに設定した方のソース／ドレイン領域近傍の電荷保持膜に電子を注入することができる。また、逆に、ゲート電極に−２Ｖ、Ｎ型のソース／ドレイン領域の一方をＧＮＤ、ウェルを０．８Ｖ（ＰＮ接合のビルトインポテンシャル程度の電圧又はＰＮ接合のビルトインポテンシャルよりも若干高い電圧）、Ｎ型のソース／ドレイン領域の他方を３Ｖに設定するだけで、３Ｖに設定した方のソース／ドレイン領域近傍の電荷保持膜にホールを注入することができる。このように、ソース／ドレイン領域とウェル領域との接合を急峻なプロファイルに設計することにより、ドレイン耐圧を低く設定でき、この効果によって、書込消去電圧を低く設定することができる。
【０１４７】
実施の形態１４
本発明の半導体記憶装置の新たな書込、消去方法を説明する。
この書込・消去方法は、以下に示すように、ビット線とワード線間の電界を利用しているため、例えば、実施の形態１３の構造が有効であるが、他の実施形態の構造であっても適用できる。なお、この場合、ゲート電極と接続又はゲート電極そのものの機能を有するワード線と、ソース／ドレイン領域と接続されるビット線を交差するように設けることにより、選択された電荷保持膜のみに大きな電界をかけることができる。
【０１４８】
選択ビット線を基準電位（例えば、０Ｖ）とする。このとき、選択ワード線に＋ＶＤＤ、非選択ビット線に＋２／３ＶＤＤ、非選択ワード線に＋１／３ＶＤＤを印加する。これにより、選択ワード線と選択ビット線を対抗電極とする電荷保持膜には電界差ＶＤＤが印加され、他の電荷保持膜は、すべて電界差１／３ＶＤＤが印加される。電界差ＶＤＤで書込・消去ができ、電界差１／３ＶＤＤでは書込・消去が起こらない電荷保持膜を用いれば、ランダムアクセス書込・消去可能となる。この方法では、トンネル電流によって書込・消去が直接行われるため、低電流で書込消去が可能となり、低消費電力化の効果がある。
【０１４９】
また、バルク基板を用いた大規模集積メモリは、図２３（ａ）及び図２３（ｂ）に示したように、半導体基板内（半導体基板表面）に形成された第１導電型のウェル領域１９０１と、該ウェル領域１９０１上に形成されたゲート絶縁膜１９０２と、該ゲート絶縁膜上に形成された複数のワード線１９０３と、前記複数のワード線１９０３の両側にそれぞれ形成された複数の第２導電型の拡散領域１９０５と、少なくとも前記拡散領域の一部の上もしくは、前記ウェル領域の一部および拡散領域の一部の上に跨って、前記複数のワード線の両側に、前記ワード線、ウェル領域、拡散領域に対して、直接又は絶縁膜を介して形成された、電荷を蓄積又はトラップする機能を有する電荷保持膜１９０４と、前記複数の拡散領域と接続され、前記ワード線と交差する方向に伸びる複数のビット線（図示せず）からなる。なお、図２３（ａ）において、１９１０は素子分離領域を示している。また、図２３（ｂ）は、図２３（ａ）のＡ−Ａ’線における断面図を示している。ビット線（図示せず）と第２導電型の拡散領域（ソース／ドレイン領域）１９０５を接続する端子（ビット線そのものであってもよい）１９０７とワード線（ゲート電極）１９０３間に電荷保持膜１９０４が挟まれているのが好ましい。この場合、ゲート電極と端子間に直接電界をかけ、選択した２つのノード間で電子又はホールの注入、電子又はホールの引き抜きが可能となり、ホットエレクトロンやホットホール注入と比較して、書込・消去効率を向上させることができる。
【０１５０】
なお、メモリセルが図２３に示すほどには密集していない場合、第２導電型の拡散領域（ソース／ドレイン領域）１９０５を接続する端子１９０７と電荷保持膜１９０４の間には層間絶縁膜が介在することになる。この場合の書込み、消去方法は、本実施の形態に記述した方法よりも、実施の形態６の方法を用いるほうが好ましい。
【０１５１】
実施の形態１５
この実施の形態の半導体記憶装置は、メモリ機能体１６１、１６２が電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）から構成される。例えば、図２４に示すように、ＯＮＯ構造を有している。すなわち、シリコン酸化膜１４１とシリコン酸化膜１４３との間にシリコン窒化膜１４２が挟まれ、メモリ機能体１６１、１６２を構成している。ここで、シリコン窒化膜は電荷を保持する機能を果たす。また、シリコン酸化膜１４１、１４３はシリコン窒化膜中に蓄えられた電荷を逃げにくくする機能を有する膜の役割を果たす。
【０１５２】
また、メモリ機能体１６１、１６２における電荷を保持する領域（シリコン窒化膜１４２）は、拡散領域１１２、１１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散領域１１２、１１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜１４２）の少なくとも一部が存在することを意味する。なお、１１１は半導体基板、１１４はゲート絶縁膜、１１７はゲート電極、１７１は（ゲート電極と拡散領域との）オフセット領域である。図示しないが、ゲート絶縁膜１１４下であって半導体基板１１１最表面部はチャネル領域となる。
【０１５３】
メモリ機能体１６１、１６２における電荷を保持する領域１４２と拡散領域１１２、１１３とがオーバーラップすることによる効果を説明する。
【０１５４】
図２５は、図２４の右側のメモリ機能体１６２周辺部の拡大図である。Ｗ１はゲート電極１１４と拡散領域１１３とのオフセット量を示す。また、Ｗ２はゲート電極のチャネル長方向の切断面におけるメモリ機能体１６２の幅を示しているが、メモリ機能体１６２のうちシリコン窒化膜１４２のゲート電極１１７と離れた側の端が、ゲート電極１１７から離れた側のメモリ機能体１６２の端と一致しているため、メモリ機能体１６２の幅をW２として定義した。メモリ機能体１６２と拡散領域１１３とのオーバーラップ量はＷ２−Ｗ１で表される。特に重要なことは、メモリ機能体１６２のうちシリコン窒化膜１４２が、拡散領域１１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【０１５５】
なお、図２６に示すように、メモリ機能体１６２ａのうちシリコン窒化膜１４２ａのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体１６２ａの端と一致していない場合は、W２をゲート電極端からシリコン窒化膜１４２ａのゲート電極と遠い側の端までと定義すればよい。
【０１５６】
図２７は、図２５の構造において、メモリ機能体１６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、メモリ機能体１６２を消去状態（ホールが蓄積されている）とし、拡散領域１１２、１１３をそれぞれソース電極、ドレイン電極として、デバイスシミュレーションにより求めた。
【０１５７】
図２７から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜１４２と拡散領域１１３とがオーバーラップしない）では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜１４２と拡散領域１１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、電荷を保持する機能を有する膜であるシリコン窒化膜１４２の少なくとも一部とソース／ドレイン領域とがオーバーラップすることが好ましい。
【０１５８】
上述したデバイスシミュレーションの結果を踏まえて、W２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と拡散領域１１２、１１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できないことが分かった。また、製造ばらつきまで考慮した場合、Ｗ２−Ｗ１＞１０ｎｍであることがより好ましいことが判明した。
【０１５９】
メモリ機能体１６１（領域１８１）に記憶された情報の読み出しは、実施の形態６と同様に、拡散領域１１２をソース電極とし、拡散領域１１３をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体１６２の記憶状況の如何にかかわらず、メモリ機能体１６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【０１６０】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合又は２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【０１６１】
なお、図２４には図示していないが、半導体基板１１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【０１６２】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この実施の形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜１４２、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜１４１、１４３を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。さらに、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができる。電荷保持膜の体積を適度に小さくすることにより電荷保持膜内での電荷の移動を制限し、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０１６３】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むこと、いいかえると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図２８に示したように、メモリ機能体１６２の電荷保持膜１４２ａが、ゲート絶縁膜１１４表面と略平行な面を有している。言い換えると、電荷保持膜１４２ａは、ゲート絶縁膜１１４表面に対応する高さから、均一な高さに形成されることが好ましい。メモリ機能体１６２中に、ゲート絶縁膜１１４表面と略平行な電荷保持膜１４２ａがあることにより、電荷保持膜１４２ａに蓄積された電荷の多寡によりオフセット領域１７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、電荷保持膜１４２ａをゲート絶縁膜１１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、電荷保持膜１４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０１６４】
さらに、メモリ機能体１６２は、ゲート絶縁膜１１４の表面と略平行な電荷保持膜１４２ａとチャネル領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜１４４のうちオフセット領域１７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良い半導体記憶装置を得ることができる。
【０１６５】
なお、電荷保持膜１４２ａの膜厚を制御すると共に、電荷保持膜１４２ａ下の絶縁膜（シリコン酸化膜１４４のうちオフセット領域１７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、電荷保持膜１４２ａ下の絶縁膜の最小膜厚値から、電荷保持膜１４２ａ下の絶縁膜の最大膜厚値と電荷保持膜１４２ａの最大膜厚値との和までの間に制御することができる。これにより、電荷保持膜１４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【０１６６】
実施の形態１６
この実施の形態は、メモリ機能体１６２の電荷保持膜１４２が、図２９に示すように、略均一な膜厚で、ゲート絶縁膜１１４の表面と略平行に配置され（矢印１８１）、さらに、ゲート電極１１７側面と略平行に配置された（矢印１８２）形状を有している。
【０１６７】
ゲート電極１１７に正電圧が印加された場合には、メモリ機能体１６２中での電気力線は矢印１８３のように、シリコン窒化膜１４２を２回（矢印１８２及び矢印１８１が示す部分）通過する。なお、ゲート電極１１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜１４２の比誘電率は約６であり、シリコン酸化膜１４１、１４３の比誘電率は約４である。したがって、矢印１８１で示す電荷保持膜のみが存在する場合よりも、電気力線１８３方向におけるメモリ機能体１６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極１１７に印加された電圧の多くの部分が、オフセット領域１７１における電界を強くするために使われることになる。
【０１６８】
書換え動作時に電荷がシリコン窒化膜１４２に注入されるのは、発生した電荷がオフセット領域１７１における電界により引き込まれるためである。したがって、矢印１８２で示される電荷保持膜を含むことにより、書換え動作時にメモリ機能体１６２に注入される電荷が増加し、書換え速度が増大する。
【０１６９】
なお、シリコン酸化膜１４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜１１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【０１７０】
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
【０１７１】
さらに、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル領域（又はウェル領域）とを隔てる絶縁膜（シリコン酸化膜１４１のうちオフセット領域１７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【０１７２】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜１４１のうちゲート電極１１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、半導体記憶装置の信頼性を向上させることができる。
【０１７３】
さらに、実施の形態１５と同様に、電荷保持膜１４２下の絶縁膜（シリコン酸化膜１４１のうちオフセット領域１７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜１４１のうちゲート電極１１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、電荷保持膜１４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【０１７４】
実施の形態１７
この実施の形態は、ゲート電極、メモリ機能体及びソース／ドレイン領域間距離の最適化に関する。
【０１７５】
図３０に示したように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【０１７６】
まず、Ｂ＜Ｃであることが好ましい。チャネル領域のうちゲート電極１１７下の部分とソース／ドレイン領域１１２、１１３との間にはオフセット領域１７１が存する。Ｂ＜Ｃにより、メモリ機能体１６１、１６２（シリコン窒化膜１４２）に蓄積された電荷により、オフセット領域１７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【０１７７】
また、ゲート電極１１７とソース／ドレイン領域１１２、１１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。ただし、メモリ効果が発現する限りにおいては、必ずしも存在する必要はない。オフセット領域１７１がない場合においても、ソース／ドレイン領域１１２、１１３の不純物濃度が十分に薄ければ、メモリ機能体１６１、１６２（シリコン窒化膜１４２）においてメモリ効果が発現し得る。
したがって、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【０１７８】
実施の形態１８
この実施の形態の半導体記憶装置は、図３１に示すように、実施の形態１５における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
【０１７９】
この半導体記憶装置は、半導体基板１８１上に埋め込み酸化膜１８３が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散領域１１２、１１３が形成され、それ以外の領域はボディ領域１８２となっている。
【０１８０】
この半導体記憶装置によっても、実施の形態１５の半導体記憶装置と同様の作用効果を奏する。さらに、拡散領域１１２、１１３とボディ領域１８２との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０１８１】
実施の形態１９
この実施の形態の半導体記憶装置は、図３２に示すように、実施の形態１５において、Ｎ型のソース／ドレイン領域１１２、１１３のチャネル側に隣接して、Ｐ型高濃度領域１９１を追加した以外は、実質的に同様の構成を有する。
【０１８２】
すなわち、Ｐ型高濃度領域１９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域１９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域１９１におけるＰ型の不純物濃度は、例えば、５×１０17〜１×１０19ｃｍ-3程度が適当である。また、領域１９２のＰ型の不純物濃度は、例えば、５×１０16〜１×１０18ｃｍ-3とすることができる。
【０１８３】
このように、Ｐ型高濃度領域１９１を設けることにより、拡散領域１１２、１１３と半導体基板１１１との接合が、メモリ機能体１６１、１６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域１９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速な半導体記憶装置を得ることができる。
【０１８４】
また、図３２において、ソース／ドレイン領域近傍であってメモリ機能体の下（すなわち、ゲート電極の直下ではない）において、Ｐ型高濃度領域１９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域１９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル領域（領域１９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域１９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域１９１をメモリ機能体の下であってソース／ドレイン領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込時と消去時での閾値の差）を著しく増大させることができる。
【０１８５】
実施の形態２０
この実施の形態の半導体記憶装置は、図３３に示すように、実施の形態１５において、電荷保持膜（シリコン窒化膜１４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄いこと以外は、実質的に同様の構成を有する。
【０１８６】
ゲート絶縁膜１１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、絶縁膜の厚さＴ１は、耐圧の要請かかわらず、Ｔ２よりも薄くすることが可能である。Ｔ１を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜１４２に電荷が蓄積された時にチャネル領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０１８７】
したがって、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
【０１８８】
なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０１８９】
実施の形態２１
この実施の形態の半導体記憶装置は、図３４に示すように、実施の形態１５において、電荷保持膜（シリコン窒化膜１４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、実質的に同様の構成を有する。
【０１９０】
ゲート絶縁膜１１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。Ｔ１を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【０１９１】
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０１９２】
実施の形態２２
上述した半導体記憶装置が組み込まれた携帯電子機器である携帯電話を、図３５に示す。
【０１９３】
この携帯電話は、主として、制御回路２１１、電池２１２、ＲＦ（無線周波数）回路２１３、表示部２１４、アンテナ２１５、信号線２１６、電源線２１７等によって構成されており、制御回路２１１には、上述した本発明の半導体記憶装置が組み込まれている。なお、制御回路２１１は、実施の形態１０で説明したような、同一構造の素子をメモリ回路素子及び論理回路素子として兼用した集積回路であるのが好ましい。これにより、集積回路の製造が容易になり、携帯電子機器の製造コストを特に低減することができる。
【０１９４】
このように、１トランジスタ当り２ビットの記憶が可能であり、かつ微細化が容易である半導体記憶装置を携帯電子機器に用いることにより、携帯電子機器の機能と動作速度を向上させ、製造コストを削減することが可能になる。
【０１９５】
なお、本発明の半導体記憶装置は、主として、拡散領域である第１導電型の領域と、第２導電型の領域と、第１及び第２導電型の領域の境界を跨って配置されたメモリ機能体と、絶縁膜を介して設けられた電極とから構成されるか、あるいは、主として、ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成されたメモリ機能体と、メモリ機能体のゲート電極と反対側のそれぞれに配置されたソース／ドレイン領域（拡散領域）と、ゲート電極下に配置されたチャネル領域とから構成される。
【０１９６】
この半導体記憶装置は、１つの電荷保持膜に２値又はそれ以上の情報を記憶することにより、４値又はそれ以上の情報を記憶するメモリ素子として機能し、また、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能する。
【０１９７】
本発明の半導体装置は、半導体基板上、好ましくは半導体基板内に形成された第１導電型のウェル領域上に形成されることが好ましい。
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Silicon on Insulator）基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
この半導体基板又は半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体基板は、Ｐ型又はＮ型の導電型を有していてもよく、半導体基板には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体基板及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体基板としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【０１９８】
ゲート絶縁膜又は絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広）で形成されていてもよい。
【０１９９】
ゲート電極又は電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、単一のゲート電極とは、ゲート電極としては、１種又は２種以上の導電膜によって分離されることなく、一体形状として形成されているゲート電極を意味する。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル領域が形成されている。
【０２００】
メモリ機能体は、少なくとも、電荷を保持するか、電荷を蓄え、保持する機能を有するか、電荷をトラップするか、電荷分極状態を保持する機能を有する膜又は領域を含んで構成される。これらの機能を果たすものとしては、シリコン窒化物；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体等が挙げられる。メモリ機能体は、例えば、シリコン窒化膜を含む絶縁体膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【０２０１】
シリコン窒化膜などの電荷保持機能を有する絶縁膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。さらに信頼性を高めるためには、電荷を保持する機能を有する絶縁膜は、必ずしも膜状である必要はなく、電荷を保持する機能を有する絶縁体が絶縁膜に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に分散していることが好ましい。
【０２０２】
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込・消去ができる効果がある。
【０２０３】
つまり、メモリ機能体は、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜をさらに含むことが好ましい。電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【０２０４】
メモリ機能体に含まれる電荷保持膜は、直接又は絶縁膜を介してゲート電極の両側に形成されており、また、直接、ゲート絶縁膜又は絶縁膜を介して半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよいが、この場合製造工程が複雑になるため、工業的には前述したようにメモリ機能体はゲート電極側壁のみを覆い、ゲート電極がメモリ機能体の上部まで覆う構造になっていない方が好ましい。電荷保持膜として導電膜を用いる場合には、電荷保持膜が半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【０２０５】
拡散領域又はソース／ドレイン領域は、半導体基板又はウェル領域と逆導電型の拡散領域として、電荷保持膜のゲート電極と反対側のそれぞれに配置されている。ソース／ドレイン領域と半導体基板又メモリ機能体はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。ソース／ドレイン領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、ソース／ドレイン領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【０２０６】
ソース／ドレイン領域は、ゲート電極端に対してオフセットされて配置されている。オフセットされている場合には、ゲート電極に電圧を印加したときの電荷保持膜下のオフセット領域の反転しやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、ソース・ドレイン間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量つまり、ゲート長方向における一方のゲート電極端から近い方のソース・ドレイン領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体の中の電荷蓄積領域の少なくとも一部が、拡散領域であるソース／ドレイン領域の一部とオーバーラップしていることである。本発明のメモリの本質は、メモリ機能体の側壁部にのみ存在するゲート電極とソース／ドレイン領域間の電圧差によりメモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【０２０７】
ソース／ドレイン領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成されたソース／ドレイン領域上に、このソース／ドレイン領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体基板に比べて非常に大きいために、半導体基板内におけるソース／ドレイン領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、このソース／ドレイン領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【０２０８】
本発明の半導体記憶装置は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極又は電極を形成した後、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等の電荷保持膜を含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法；絶縁膜又は電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持膜又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法；粒子状の電荷保持材料を絶縁膜材料中に分散させ、これをゲート電極を含む半導体基板上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、上記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極又は電極を形成する前に、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【０２０９】
本発明の半導体記憶装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【０２１０】
本発明によれば、従来技術であるＭＲＡＭのメモリセルが２つの素子によって構成されていたのに対して、実質的に１つの素子によってメモリセルを構成することができ、さらなる微細化及び高集積化を実現することができる。
【０２１１】
また、１つの素子における構成がシンプルであり、つまり、半導体層内に形成された第１導電型の領域と、それに隣接する第２導電型の領域と、上記半導体層表面における上記第１及び第２導電型の領域の境界を跨って配置されたメモリ機能体と、該メモリ機能体に接しかつ第１導電型の領域上に絶縁膜を介して設けられた電極とにより構成することができるため、占有面積のより縮小化を図ることができるとともに、半導体記憶装置の読出し速度を向上させることができる。
【０２１２】
さらに、半導体層内に形成された第１導電型の領域と、それに隣接する２つの第２導電型の領域と、上記半導体層表面における上記第１及び第２導電型の領域の境界を跨ってそれぞれ配置された２つのメモリ機能体と、メモリ機能体のそれぞれに接しかつ第１導電型の領域上に絶縁膜を介して設けられた電極とを有するので、半導体記憶装置の読出し速度を向上させることができるとともに、さらに集積度を向上させることができる。
【０２１３】
また、２つのメモリ機能体のそれぞれに独立して電荷を蓄積することにより、２ビット以上の情報を記憶する場合は、１ビット当たりの素子面積を小さくすることができるから、半導体記憶装置の製造コストを低減することができる。
【０２１４】
別の観点から、チャネル領域と、該チャネル領域の両側に設けられた可変抵抗領域と、該可変抵抗領域を介してチャネル領域の両側に設けられた拡散領域と、チャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、該ゲート電極の両側に、可変抵抗領域及び拡散領域の一部に跨るように配置された２つのメモリ機能体とを備えることにより、半導体記憶記憶装置の読出し動作速度を向上することができる。
【０２１５】
また、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点を前記チャネル領域内であって、他方のメモリ機能体に近い領域に形成させれば、他方のメモリ機能体の記憶状態の如何にかかわらず、一方のメモリ機能体の記憶情報を感度よく検出することができる。このことは、２ビット動作を可能にする大きな要因となる。
【０２１６】
さらに、メモリ機能体が、ゲート電極下ではなく、ゲート電極の両側に配置されるため、ゲート絶縁膜をメモリ機能体として機能させる必要がなく、ゲート絶縁膜を、メモリ機能体とは分離して、単純にゲート絶縁膜としての機能のみに使用することが可能となり、ＬＳＩのスケーリング則に応じた設計を行なうことが可能となる。このため、フラッシュメモリのようにフローティングゲートをチャネルとコントロールゲートの間に挿入する必要がなく、さらに、ゲート絶縁膜としてメモリ機能をもたせたＯＮＯ膜を採用する必要がなく、微細化に応じたゲート絶縁膜を採用することが可能となるとともに、ゲート電極の電界がチャネルに及ぼす影響が強くなり、短チャネル効果に強いメモリ機能を有する半導体記憶装置を実現することができる。よって、微細化して集積度を向上させることができるとともに、安価な半導体記憶装置を提供することができる。
【０２１７】
また、１つのメモリセルに対して必要な、ゲート電極と接続されている又はゲート電極そのものの機能を有するワード線に関し、１本配置するのみで、従来の選択トランジスタとメモリセルトランジスタの機能を兼ねることができるため、半導体記憶装置のさらなる高集積化が可能となる。
【０２１８】
さらに、メモリ機能体中の電荷の多寡をソース／ドレイン領域の一方からソース／ドレイン領域の他方へ流れる電流量の変化により検知すれば、メモリ機能体中のわずかな電荷の違いを大きな電流差として判別することができる。
【０２１９】
また、メモリ機能体の下に位置する可変抵抗部の抵抗値が、電荷メモリ機能体中の電荷の多寡により変化し、メモリ機能体中の電荷の有無をソース／ドレイン領域の一方からソース／ドレイン領域の他方へ流れる電流量の変化により検知すれば、メモリ機能体中のわずかな電荷の違いを大きな電流差として判別することができる。
【０２２０】
さらに、メモリセル１つあたり、単一のゲート電極が、その両側に形成された２つのメモリ機能体にはさまれた構造は、メモリ機能体の電荷量を変化させるため電極数を最低限にする。したがって、メモリセル占有面積を小さくすることができる。
【０２２１】
また、メモリセル１つあたり、単一のゲート電極が、その両側に形成された２つのメモリ機能体にはさまれた構造であって、メモリ機能体中の電荷の多寡をソース／ドレイン領域の一方からソース／ドレイン領域の他方へ流れる電流量の変化により検知する検知方法、つまり、わずかな電荷の違いを大きな電流差として判別することができる検知方法に必要な電極数を最低限にする。したがって、メモリセル占有面積を小さくすることができる。
【０２２２】
さらに、メモリセル１つあたり、単一のゲート電極が、その両側に形成された２つのメモリ機能体にはさまれ、該メモリ機能体の下に位置する可変抵抗部の抵抗値をメモリ機能体中の電荷の有無により変化させ、メモリ機能体中の電荷の多寡をソース／ドレイン領域の一方からソース／ドレイン領域の他方へ流れる電流量の変化により検知する検知方法、つまり、わずかな電荷の違いを大きな電流差として判別することができる検知方法に必要な電極数を最低限にする。したがって、メモリセル占有面積を小さくすることができる。
【０２２３】
また、半導体基板もしくはウェル領域もしくは絶縁体膜上に位置する半導体層と接続された１つの端子と、ソース／ドレイン領域と接続された２つの端子と、ゲート電極に接続された１つの端子とは、複数のメモリセルから１つのメモリセルを選択し書込・消去・読み出しできるメモリセルに必要な最低限の端子を構成する。したがって、最も少ない端子数で１つのメモリセルを構成することができる。
【０２２４】
さらに、半導体基板もしくはウェル領域もしくは絶縁体上に位置する半導体層に与える電圧と、単一のゲート電極に与える電圧と、２つのソース・ドレイン電極のそれぞれに与える電圧の合計４つの電圧を与えることのみにより、１つのメモリセルの読み出し、書込、もしくは消去動作のいずれかをおこなう動作方法は、最も少ないノードで１つのメモリセル動作を行なうことができる。
【０２２５】
また、単一のゲート電極の両側に形成されたゲート電極側壁絶縁膜がメモリ機能体として機能するため、ロジックトランジスタで構成された回路とメモリ記憶装置の混載が容易になる。
【０２２６】
さらに、電荷を保持する機能を有するゲート電極側壁絶縁膜の少なくとも一部がソース／ドレイン領域とオーバーラップしているため、読出し電流の減少が抑制される。したがって、半導体記憶記憶装置の読出し動作速度を高速にすることができる。
【０２２７】
また、１つの半導体記憶装置によって、２ビットの情報を蓄えることが可能となり、しかも、１つのゲート電極の両側に配置するメモリ機能体はゲート電極によって互いに完全に分離されているため、互いのメモリ機能体間での電気的干渉を避けることが可能となり、さらなる微細化を実現しながら、多値の情報を記憶する半導体記憶装置を実現することができる。
【０２２８】
加えて、本発明の半導体記憶装置は、そのまま論理回路を構成するトランジスタとしても使用可能であるから、論理回路とメモリ回路との混載プロセスを非常に簡単にすることができる。
【０２２９】
ソース／ドレイン領域の一部が、チャネル領域表面又はゲート絶縁膜下面よりも高い位置に延設され、かつメモリ機能体の少なくとも一部がゲート電極と前記ソース／ドレイン領域の一部に挟持されてなる場合には、ソース／ドレイン領域の浅い接合化が実現できるとともに、接合部分において急峻な不純物の濃度プロファイルを実現することが可能となる。よって、短チャネル効果を極めて効果的に抑制し、素子のさらなる微細化を実現することができ、さらに、ドレイン耐圧を低減でき、電子注入又はホール注入による書込・消去電圧を低減できる。
【０２３０】
また、ゲート電極とソース／ドレイン領域によって、メモリ機能体を挟持することにより、ゲート電極とソース／ドレイン領域間に直接電界をかけ、選択した２つのノード間で電子又はホールの注入、電子又はホールの引き抜きが可能となり、ホットエレクトロンやホットホール注入と比較して、書込・消去効率を向上させることができる。
【０２３１】
ソース／ドレイン領域が、ゲート電極端に対してオフセットされて配置される場合には、ゲート電極に電圧を印加したときのメモリ機能体下のオフセット領域の寄生抵抗がメモリ機能体に蓄積された電荷量によって大きく変化させることができ、メモリ効果を増大させることができる。
【０２３２】
本発明において、ソース／ドレイン領域がＮ型半導体からなる場合には、一方のソース／ドレイン領域が基準電圧、他方のソース／ドレイン領域及びゲート電極が基準電圧よりも高い電圧に設定されることにより、又は一方のソース／ドレイン領域が基準電圧、他方のソース／ドレイン領域が基準電圧よりも高い電圧、ゲート電極が基準電圧よりも低い電圧に設定されることにより、すなわち、３つの電極の相対電位を設定するのみで、メモリ機能体に、選択的に、電子又はホールが注入され得るため、半導体記憶装置におけるメモリセル当たりの電極数を少なくでき、セル面積のさらなる縮小化を実現することができる。
【０２３３】
同様に、ソース／ドレイン領域がＰ型半導体からなる場合には、一方のソース／ドレイン領域が基準電圧、他方のソース／ドレイン領域及びゲート電極が基準電圧よりも低い電圧に設定されることにより、又は一方のソース／ドレイン領域が基準電圧、他方のソース／ドレイン領域が基準電圧よりも低い電圧、ゲート電極が基準電圧よりも高い電圧に設定されることにより、メモリ機能体に、選択的に、ホール又は電子が注入され得るため、セル面積のさらなる縮小化を実現することができる。
【０２３４】
ウェル領域又は拡散領域上であって、ゲート電極の両端に直接又は絶縁膜を介して、電荷保持膜が形成されている場合には、電荷保持膜における電荷の多寡に応じて反転層を制御することができる。よって、大きなヒステリシス（閾値の変化）を得ることができ、良好な特性の半導体記憶装置を得ることができる。
【０２３５】
半導体基板が、表面半導体層を有するＳＯＩ基板からなり、第１導電型のウェル領域が前記表面半導体層にボディ領域として形成されてなる場合には、拡散領域とボディ領域との接合容量を著しく小さくすることができ、素子の高速化及び低消費電力化が可能となる。
【０２３６】
電荷保持膜が、ゲート電極端近傍において、拡散領域及び／又はウェル領域もしくはボディ領域と絶縁膜を介して接している場合には、保持電荷の漏れを抑制することができ、電荷の保持特性を向上させることができる。
【０２３７】
ゲート電極が、側壁に側壁絶縁膜を有し、該側壁絶縁膜の一部が電荷保持膜として形成されてなる場合には、側壁絶縁膜をマスクとして拡散領域を形成するためのイオン注入を行なうことにより、拡散領域端の位置を制御するのが容易となる。よって、拡散領域がゲート電極の下方にまで達しないようにして、ウェル領域又はボディ領域が電荷保持膜と直接又は絶縁膜を介して接する領域を形成することができる。したがって、良好な特性を有する半導体記憶装置を得ることができる。
【０２３８】
また、本発明の半導体記憶装置の製造方法によれば、簡単な工程により、高性能、高集積化が可能な半導体記憶装置を製造することが可能となる。
【０２３９】
さらに、本発明の半導体装置のウェル領域又はボディ領域がＰ型の導電型を有する場合には、一方の拡散領域を基準電圧とし、ゲート電極を基準電圧よりも低い電圧に設定し、ウェル領域又はボディ領域を基準電圧よりも高い電圧に設定し、他方の拡散領域をウェル領域又はボディ領域の電圧よりも高い電圧に設定することにより、Ｐ型ウェル領域又はボディ領域から、基準電圧に固定された拡散領域に対して順方向電流が流れる。このため、Ｐ型ウェル領域又はボディ領域と、他方の拡散領域との接合において、バンド間トンネルによりホットホールが発生するに足りない電圧差しか印加されない場合においても、基準電圧に固定された拡散領域からウェル領域またはボディ領域に注入された電子が、ホットホールを発生させることができる。したがって、他方の拡散領域に隣接するメモリ機能体にホールを注入する効果が増大し、ホール注入時の動作時の電圧を低下させることができる。
【０２４０】
また、本発明の半導体装置のウェル領域又はボディ領域がＮ型の導電型を有する場合には、Ｎ型のウェル領域又はボディ領域から基準電圧に固定された拡散領域に対して順方向電流が流れる。このため、ウェル領域又はボディ領域と、他方の拡散領域との接合においてバンド間トンネルによりホットエレクトロンが発生するに足りない電圧差しか印加されない場合においても、基準電圧に固定された拡散領域からウェル領域またはボディ領域に注入されたホールが、ホットエレクトロンを発生させることができる。したがって、他方の拡散領域に隣接するメモリ機能体に電子を注入する効果が増大し、電子注入時の動作時の電圧を低下させることができる。
【０２４１】
上述のメモリ機能体は、電荷を蓄積又はトラップ又は電荷分極状態を保持する機能を有する膜によって形成されており、例えば、シリコン窒化膜を含む絶縁体膜によって形成されている。シリコン窒化膜を含む絶縁体膜の場合、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、量産工場に導入しやすい効果がある。さらに、上記電荷保持膜の一形態として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込・消去ができる効果がある。
【０２４２】
また、メモリ機能体が電荷を保持する機能を有する膜を含み、電荷を保持する機能を有する膜の少なくとも一部とソース／ドレイン領域とがオーバーラップしているので、読出し電流の減少が抑制される。したがって、半導体記憶装置の読出し動作速度を高速にすることができる。
【０２４３】
さらには、ＳＯＩ層からなる半導体層上に、ゲート絶縁膜とゲート電極とメモリ機能体が形成された場合には、拡散領域とボディ領域との接合容量を著しく小さくすることができ、素子の高速化及び低消費電力化が可能となる。
【０２４４】
また、ウェル領域を含んだ半導体層を用いた場合には、ゲート絶縁膜直下の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【０２４５】
さらには、メモリ機能体が電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいれば、電荷の散逸を防いで保持特性を向上させることができる。また、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができる。電荷保持膜の体積を適度に小さくすることにより電荷保持膜内での電荷の移動を制限し、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。したがって、メモリの保持特性を改善することができる。メモリ機能体内に、ゲート絶縁膜がなす面と略並行な電荷保持膜があることにより、電荷保持膜に蓄積された電荷の多寡によりオフセット領域での反転層の形成されやすさを効果的に制御することができる。そのため、メモリ効果を大きくすることができる。また、電荷保持膜はゲート絶縁膜表面と略平行に配置されているため、オフセット量がばらついた場合でもメモリ効果の変化を比較的小さく保つことができる。そのため、メモリ効果のばらつきを抑制することができる。さらに、電荷保持膜が、ゲート絶縁膜表面と略平行に配置された膜状であるから、上方向への電荷の移動が抑制される。それゆえ、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。したがって、メモリ効果が大きくてばらつきの少ない、保持特性の良い半導体記憶装置を得ることができる。
【０２４６】
また、メモリ機能体が、ゲート電極側面と略平行に延びた電荷保持膜をさらに含む場合、半導体記憶装置の保持特性の悪化を防ぎながら書換え速度を高速にすることができる。
【０２４７】
さらに、ゲート電極とゲート電極側面と略平行に延びた電荷保持膜とを隔てる絶縁膜をさらに含む場合は、ゲート電極側面と略平行に延びた電荷保持膜とゲート電極との間での電荷の出入りを抑制することができる。したがって、半導体記憶装置の信頼性を高くすることができる。
【０２４８】
また、ゲート絶縁膜表面と略平行に延びた電荷保持膜とチャネル領域又は半導体層とを隔てる絶縁膜をさらに含む場合は、ゲート絶縁膜表面と略平行な電荷保持膜に蓄積された電荷の散逸が抑制されるため、さらに保持特性のよい半導体記憶装置を得ることができる。
【０２４９】
電荷保持膜とチャネル領域又は半導体層とを隔てる絶縁膜の膜厚が、ゲート絶縁膜の膜厚より薄い場合は、メモリの耐圧性能を低下させることなく書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、メモリ効果を増大することが可能となる。
【０２５０】
また、電荷保持膜とチャネル領域又は半導体層とを隔てる絶縁膜の膜厚が、ゲート絶縁膜の膜厚より厚い場合は、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【０２５１】
さらに、前記第１導電型の半導体層は、メモリ機能体の下かつソース／ドレイン領域近傍で、ゲート電極下における第１導電型の半導体層表面近傍よりも、第１導電性を与える不純物濃度が濃い領域を有しているので、拡散領域と半導体層との接合が、メモリ機能体の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となる。更に、ゲート絶縁膜直下の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値は低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速な半導体記憶装置を得ることができる。
【０２５２】
また、チャネル長方向の切断面におけるゲート電極長をＡ、ソース／ドレイン領域間のチャネル長をＢ、一方のメモリ機能体の端から他方のメモリ機能体の端までの距離をＣとするとき、Ａ＜Ｂ＜Ｃなる関係が成り立つため、メモリ効果の増大、読出し動作の高速化及び短チャネル効果の低減が実現する。
【０２５３】
さらに、メモリ機能体のゲート電極と反対側のそれぞれに配置されたソース／ドレイン領域がＮ型（Ｐ型）の場合、メモリ機能体に電子（ホール）を注入して記憶状態を変化させる時と、メモリ機能体の記憶状態を読み出す時とで、ソース／ドレイン領域の一方及び他方に印加する電圧の大小関係を逆にする。そのため、所望のメモリ機能体の記憶状況を感度良く検出することができる。さらには、リードディスターブに対する耐性が向上する。
【０２５４】
また、携帯電子機器が本発明の半導体記憶装置を備えることにより、機能及び動作速度を向上させることができるとともに、製造コストの削減に伴って安価な携帯電子機器が得られる。
【図面の簡単な説明】
【０２５５】
【図１】半導体記憶装置（実施の形態１）の要部の概略断面図及び等価回路図である。
【図２】半導体記憶装置（実施の形態１）の変形を示す要部の概略断面図である。
【図３】本発明の半導体記憶装置（実施の形態２）の要部の概略断面図である。
【図４】本発明の半導体記憶装置（実施の形態３）の要部の概略断面図である。
【図５】半導体記憶装置（実施の形態４）の製造方法を説明するための要部の概略断面工程図である。
【図６】半導体記憶装置（実施の形態４）の電荷保持膜の機能を説明するための回路図である。
【図７】半導体記憶装置（実施の形態５）を示す要部の概略断面図である。
【図８】本発明の半導体記憶装置（実施の形態６）を示す要部の概略断面図である。
【図９】本発明の半導体記憶装置（実施の形態６）の書込み動作を説明するための要部の概略断面図である。
【図１０】本発明の半導体記憶装置（実施の形態６）の読み出し動作を説明するための要部の概略断面図である。
【０２５６】
【図１１】本発明の半導体記憶装置（実施の形態６）の消去動作を説明するための要部の概略断面図である。
【図１２】本発明の半導体記憶装置（実施の形態７）を示す要部の概略断面図である。
【図１３】本発明の半導体記憶装置（実施の形態８）を示す要部の概略断面図である。
【図１４】本発明の半導体記憶装置（実施の形態９）を示す要部の概略断面図である。
【図１５】本発明の半導体記憶装置（実施の形態１０）を示す要部の概略断面図である。
【図１６】本発明の半導体記憶装置（実施の形態１０）の製造方法を説明するための要部の概略断面工程図である。
【図１７】半導体記憶装置（実施の形態１１）を示す要部の概略断面図である。
【図１８】半導体記憶装置（実施の形態１１）の製造方法を説明するための要部の概略断面工程図である。
【図１９】半導体記憶装置（実施の形態１２）を示す要部の概略断面図である。
【図２０】本発明の半導体記憶装置（実施の形態１３）を示す要部の概略断面図である。
【図２１】本発明の半導体記憶装置（実施の形態１３）の製造方法を説明するための要部の概略断面工程図である。
【図２２】本発明の半導体記憶装置（実施の形態１３）の製造方法を説明するための要部の概略断面工程図である。
【図２３】本発明の半導体記憶装置（実施の形態１４）の要部の概略断面図である。
【図２４】本発明の半導体記憶装置（実施の形態１５）の要部の概略断面図である。
【図２５】図２４の要部の拡大概略断面図である。
【図２６】図２４の要部の拡大概略断面図である。
【図２７】本発明の半導体記憶装置（実施の形態１５）の電気特性を示すグラフである。
【図２８】本発明の半導体記憶装置（実施の形態１５）の変形の要部の概略断面図である。
【図２９】本発明の半導体記憶装置（実施の形態１６）の要部の概略断面図である。
【図３０】本発明の半導体記憶装置（実施の形態１７）の要部の概略断面図である。
【図３１】本発明の半導体記憶装置（実施の形態１８）の要部の概略断面図である。
【図３２】本発明の半導体記憶装置（実施の形態１９）の要部の概略断面図である。
【図３３】本発明の半導体記憶装置（実施の形態２０）の要部の概略断面図である。
【図３４】本発明の半導体記憶装置（実施の形態２１）の要部の概略断面図である。
【図３５】本発明の半導体記憶装置を組み込んだ携帯電子機器の概略構成図である。
【図３６】従来の半導体記憶装置を示す要部の概略断面図である。
【図１（ａ）】
0003683895.tif 000002
【図１（ｂ）】
0003683895.tif 000003
【図２】
0003683895.tif 000004
【図３】
0003683895.tif 000005
【図４】
0003683895.tif 000006
【図５（ａ）】
0003683895.tif 000007
【図５（ｂ）】
0003683895.tif 000008
【図５（ｃ）】
0003683895.tif 000009
【図６（ａ）】
0003683895.tif 000010
【図６（ｂ）】
0003683895.tif 000011
【図７（ａ）】
0003683895.tif 000012
【図７（ｂ）】
0003683895.tif 000013
【図７（ｃ）】
0003683895.tif 000014
【図７（ｄ）】
0003683895.tif 000015
【図７（ｅ）】
0003683895.tif 000016
【図８】
0003683895.tif 000017
【図９（ａ）】
0003683895.tif 000018
【図９（ｂ）】
0003683895.tif 000019
【図１０】
0003683895.tif 000020
【図１１】
0003683895.tif 000021
【図１２】
0003683895.tif 000022
【図１３】
0003683895.tif 000023
【図１４】
0003683895.tif 000024
【図１５】
0003683895.tif 000025
【図１６（ａ）】
0003683895.tif 000026
【図１６（ｂ）】
0003683895.tif 000027
【図１６（ｃ）】
0003683895.tif 000028
【図１７】
0003683895.tif 000029
【図１８（ａ）】
0003683895.tif 000030
【図１８（ｂ）】
0003683895.tif 000031
【図１８（ｃ）】
0003683895.tif 000032
【図１９】
0003683895.tif 000033
【図２０】
0003683895.tif 000034
【図２１（ａ）】
0003683895.tif 000035
【図２１（ｂ）】
0003683895.tif 000036
【図２１（ｃ）】
0003683895.tif 000037
【図２２（ｄ）】
0003683895.tif 000038
【図２２（ｅ）】
0003683895.tif 000039
【図２３（ａ）】
0003683895.tif 000040
【図２３（ｂ）】
0003683895.tif 000041
【図２４】
0003683895.tif 000042
【図２５】
0003683895.tif 000043
【図２６】
0003683895.tif 000044
【図２７】
0003683895.tif 000045
【図２８】
0003683895.tif 000046
【図２９】
0003683895.tif 000047
【図３０】
0003683895.tif 000048
【図３１】
0003683895.tif 000049
【図３２】
0003683895.tif 000050
【図３３】
0003683895.tif 000051
【図３４】
0003683895.tif 000052
【図３５】
0003683895.tif 000053
【図３６（ａ）】
0003683895.tif 000054
【図３６（ｂ）】
0003683895.tif 000055