(57)【特許請求の範囲】
【請求項１】
ファジィ推論ルールの前件部のアナログプロセッサ（２）であって、各々が（Ａ  ｉｓ  Ａ）型の論理割当ての１つ（α’）に補完される真理度に対応する値を供給する出力（４）を有している複数のメンバーシップ関数（ＦＡ）のアナログ発生器（３）を含み、前記出力（４）は互いに接続されて共通回路ノード（７）を形成しており、該ノードはまた電流発生器（９）にも接続されていることから成るアナログプロセッサ（２）において、
前記プロセッサ（２）は、供給電圧（ＶD）と接地電圧基準（ＧＮＤ）との間に挿入された電圧制御装置（５）と、前記共通回路ノード（７）に接続された一方向要素（８）とを含み、該一方向要素（８）は処理されるべき前記ファジィルールの前記前件部に関連する全体的な真理度（Ω）を提供する出力（１０）を有することを特徴とする、アナログプロセッサ（２）。
【請求項２】
前記電圧制御装置（５）は、前記供給電圧（ＶD）の極と前記第２の接地電圧基準（ＧＮＤ）との間に相互に直列状態で挿入された第１及び第２トランジスタ（Ｍ４，Ｍ５）を含み、前記第１トランジスタ（Ｍ４）のコマンドターミナル（Ｇ４）は前記共通回路ノード（７）に接続されており、前記第２トランジスタ（Ｍ５）のコマンドターミナル（Ｇ５）は第１分極電圧極（Ｖb）に接続されていることを特徴とする、請求項１に記載のアナログプロセッサ（２）。
【請求項３】
前記一方向要素（８）は、制御ターミナル（Ｇ３）が前記第１トランジスタ（Ｍ４）のドレインターミナル（Ｄ４）に接続されると共に、ソースターミナル（Ｓ３）が共通回路ノード（７）に接続されている第３トランジスタ（Ｍ３）を含むことを特徴とする請求項２に記載のアナログプロセッサ（２）。
【請求項４】
前記供給電圧基準（ＶD）と前記共通回路ノード（７）との間に挿入された他の電圧プルアップ装置（６）を含むことを特徴とする請求項３に記載のアナログプロセッサ（２）。
【請求項５】
前記電圧プルアップ装置（６）は、コマンドターミナル（Ｇ１）が第２分極電圧極（ＶS）に接続されると共に、ソースターミナル（Ｓ１）が前記共通回路ノード（７）に接続されている第４のトランジスタ（Ｍ１）を含むことを特徴とする、請求項４に記載のアナログプロセッサ（２）。
【請求項６】
前記電圧制御装置（５）は、前記第１トランジスタ（Ｍ４）の前記ドレインターミナル（Ｄ４）と前記第２トランジスタ（Ｍ５）の前記ドレインターミナル（Ｄ５）との間に挿入された第５のトランジスタ（Ｍ６）を含むことを特徴とする、請求項２に記載のアナログプロセッサ（２）。
【請求項７】
前記供給電圧基準（ＶD）と前記共通回路ノード（７）との間に挿入された他の電圧プルアップ装置（６）を含むことを特徴とする、請求項６に記載のアナログプロセッサ（２）。
【請求項８】
前記電圧プルアップ装置（６）は、コマンドターミナル（Ｇ１）が前記第５トランジスタ（Ｍ６）の前記コマンドターミナルに接続されると共に、ソースターミナル（Ｓ１）が前記共通回路ノード（７）に接続されている第４のトランジスタ（Ｍ１）を含むことを特徴とする、請求項７に記載のアナログプロセッサ（２）。
【請求項９】
前記電流発生器（９）は、処理されるべき前記ファジィルールの前記メンバーシップ関数の最高真理度（α）に等しい電流（Ｉｍａｘ）を送り出していることを特徴とする、請求項１に記載のアナログプロセッサ（２）。
【請求項１０】
前記電流発生器（９）は、ソースターミナル（Ｓ２）が前記供給電圧極（ＶD）に接続され且つドレインターミナル（Ｄ２）が前記共通回路ノード（７）に接続されると共に、コマンドターミナル（Ｇ２）が第３分極電圧（Ｖg）を受けている第６のトランジスタ（Ｍ２）を含むことを特徴とする、請求項９に記載のアナログプロセッサ（２）。
【請求項１１】
前記電圧制御装置（５）は、前記共通回路ノード（７）を固定され且つ極めて安定した電位に保持し、前記電流発生器（９）によって送り出される電流（Ｉｍａｘ）の前記第６トランジスタ（Ｍ２）のドレイン−ソース電圧の変動に伴っての変調効果を取り消すことを特徴とする、請求項１０に記載のアナログプロセッサ（２）。
【請求項１２】
前記電圧プルアップ装置（６）に含まれる前記第４トランジスタ（Ｍ１）は、前記第２分極電圧（ＶS）を介して、禁止領域の境界でバイアスされて、もし次の条件：Σα’i＞１が生じた場合には、前記アナログ発生器（３）内に存在するトランジスタを飽和状態に保持するに充分な電流の送り出しを確保していることを特徴とする、請求項５に記載のアナログプロセッサ（２）。
【請求項１３】
前記一方向要素（８）に含まれる前記第３トランジスタ（Ｍ３）は、電圧的に安定した値に保持された前記共通回路ノード（７）を前記出力（１０）から電圧的に分離して、前記プロセッサ（２）の下流に接続された如何なる回路でもその正規の動作に影響を与えないようにしてることを特徴とする、請求項３に記載のアナログプロセッサ（２）。
【請求項１４】
前記第１及び第２トランジスタ（Ｍ４，Ｍ５）はヌル電流吸収路をそれぞれ構成していることを特徴とする、請求項２に記載のアナログプロセッサ（２）。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ファジィ論理推論ルールの前件部用のアナログプロセッサに関する。
より詳細には、この発明はファジィ論理推論ルールの前件部のアナログプロセッサであって、複数のメンバーシップ関数のアナログ発生器を含み、該アナログ発生器の各々は複数の（ＡはＡ’である）型の論理的割当ての内の１つに補完される真理度に対応する値を供給する出力を有し、該出力は相互に接続されて共通回路ノードを形成し、また該ノードは電流発生器にも接続されていることから成るアナログプロセッサに関する。
【０００２】
【従来の技術】
これらの問題のための従来技術、即ちブール論理に基づく従来技術はでは納得出来る性能と納得出来るコストを提供するには不適格であることが判明されている広範なクラスの制御課題を、ファジィ論理は解決出来る技術として現在確立されている。
【０００３】
ファジィ論理は、人間の知性又は精神を代表するような推論又は論証の不正確さの本質をモデル化する方法であるが、あいまいな状態で決定をなす人間の能力における本質的な役割を演ずるものである。
【０００４】
ファジィ論理は、言語的変数と云われる特殊なクラスの変数を用いる現実の言語的記述の上で動作する。こうした変数の値は、例えば、凡ゆる自然言語或いは人工的言語からなる複数の言語或いは複数の句から構成される。実質上、各変数には、所与の問題のモデル化中、用いられた言語或いは句には対応する意味論的な意味が割当てされる。
【０００５】
更に、各変数には、それに依存している値のグループが統語論的に結合され得て、該値グループはそれらが採用されている前後文脈に依存して異なる意味を帯びることが出来る。
【０００６】
言語的変数に割当てられた各値は、いわゆるファジィ集合、即ち、論議の領域Ｕとしても知られる対応した定義域内における変数の各値と結合する実現可能性分布関数によって表現される。
【０００７】
一変数の論議の領域内におけるファジィ集合を確認する関数はメンバーシップ関数ＦＡと呼ばれる。例えば、値ＦＡ（ｍ）＝０は、点ｍがその関数によって確認されるファジィ集合内において非会員であることを示し、逆に、値ＦＡ（ｍ）＝１は、点ｍがファジィ集合内において会員であることの確実性を示す。
こうした複数のメンバーシップ関数の中で、入力パラメータの変化に伴ってのシステムの振舞いの記述を可能にする「推論上」と称せられる適切な論理演算又は操作は実行可能である。こうした演算は、以下の型式の統語論的構造を一般に有するファジィルールによって実行される。
【０００８】
ＩＦ（Ａ1  ｉｓ  Ａ’1）ＡＮＤ（ＯＲ）（Ａ2  ｉｓ  Ａ’2），
ＴＨＥＮ（Ｙ  ｉｓ  Ｙ’）
【０００９】
即ち、（Ａ1がＡ’1）ＡＮＤ（ＯＲ）（Ａ2がＡ’2）であれば、（ＹはＹ’である）。ここで、Ａiは入力値であり、Ａ’i及びＹ’はそれぞれのメンバーシップ関数ＦＡに関連したファジィ集合であり、Ｙは出力値である。
用語”ＴＨＥＮ”に先行する部分はこのルールの「左」部又は前件部と呼称され、該用語に追従するものはこの推論ルールの「右」部又は後件部と呼称される。
基本的なファジィ論理演算の１つは割当て演算（Ａ  ｉｓ  Ａ’）であり、ここでＡはシステムの入力に関連した用語であり、Ａ’はその入力に関連したファジィ集合の１つを関連するメンバーシップ関数ＦＡと同一であるとする言語的表現である。
【００１０】
例えば温度の値に対応する入力Ｔを考えてみよう。Ｔ’はその温度変数に関連し得る属性の１つであり、例えば「低い」である。こうした用語の計算で、割当て（Ｔ  ｉｓ  Ｔ’）が、ステートメント又は陳述「温度は低い」を実証する「真理度」αを表現する０と１の間の値の属性と等しくなる。
【００１１】
この真理度αは、図１に示されるように、入力温度Ｔに対するメンバーシップ関数の値Ｔ’である。
【００１２】
ここで、下記のようにいわゆる「クリスプ」型の入力関数、即ち現実のプロセスの入力のようにただ１つの値を有する関数を考えてみよう。
【００１３】
２つ或いはそれ以上の割当ての間の論理的演算子ＡＮＤ（論理和）の使用は、再度０と１との間の全体的な真理度Ωを伴って、その２つ或いはそれ以上の表現が同時に真であることがどの程度真実であるのかを表わす。
【００１４】
公知技術の解決法において、２つの言語的割当ての間の論理和ＡＮＤの計算は、個々の表現の真理度αの最小のものを選択することをによって実行される。
【００１５】
ＯＲ型の論理的演算子は個々の割当て（Ａ  ｉｓ  Ａ’）の真理度αの最大のものの計算結果に典型的には連結される。しかしながら、この演算子を使うことは厳密には必要性がなく、その理由として、真理度αの１に補完される値においてＡＮＤ型演算子が常に使用可能であるからである。
【００１６】
ファジィ多重値論理における推論の計算はこれまでファジィディジタルプロセッサの使用をもって本質的には実行されてきているが、解析すべきプロセスを記述するメンバーシップ関数ＦＡ上のデータを記録するために必要なメモリ領域の観点から、相当な問題を呈している。
【００１７】
これらのディジタルプロセッサを除いて、より控え目ではあるが、１つの地歩として、即ちファジィ計算の問題へのアナログ的なアプローチに基づく構造概念を獲得した。
【００１８】
ディジタル的なものと比べて、アナログ的計算によってもたらされた否定し難い種々の長所の内には、
・ファジィプロセッサにおいては、入力のアナログ−ディジタル（Ａ／Ｄ）インターフェースと出力のディジタル−アナログインターフェースとがないこと、
・演算が完全に非同期性で生ずること、即ちクロック信号がないこと、
・ルール及びメンバーシップ関数の記録がアナログレベルによって行われて、ディジタルプロセッサで行われるように適切なメモリに書込まれるべくビットワードを通じてではないこと、がある。
【００１９】
ディジタル的なものと比べて簡素化された構成を有するアナログプロセッサを使用することは、「目的関数」であるユーザによる定義から出発するプログラミングパラメータ、即ち、ファジィプロセッサが合成又は統合しなければならない入力−出力法則をアナログプロセッサに供給する洗練されたエミュレータを用いることによって可能とされる。
【００２０】
代替的或いは上記目的関数との相乗作用で、ユーザはファジィ推論ルールを書込み、図５に示されるようなエミュレータによって管理されるべきシステムの他の自由度を導入することをも出来る。
【００２１】
ファジィ論理用のアナログ構造の伝統はヤマカワ・マシンにおいて最初の歴史的な基準を有する。
【００２２】
そこでは、推論演算子が、推論ルールの複雑性と共に、分解能の１つの関数である幾つかのアナログレベル、即ち、（図２に例示されているような）論議の領域Ｕを分割している間隔の数のアナログレベルを受取る。
【００２３】
実際上、記録されるべきレベルの数は、議論の領域の分解能、入力変数の数、並びに各変数のファジィ集合の数に基づいて計算される。
【００２４】
故に、そうしたマシンの複雑性及び寸法はこれらのパラメータにおける増大と共に莫大となることは明らかである。よってこの技術は放棄され、三角形或いは台形の形態を再生する入力／出力構造的法則に基づく回路と共にファジィ集合のメンバーシップ関数の発生の技術が支持された。
【００２５】
メンバーシップ関数の形態でのこの制約、即ち現実の応用例のより大きな部分におけるファジィ推論論理の良好な操作を妨げない制約は、いわゆる「第２世代」の回路を得て、ＣＭＯＳ（相補型金属酸化膜半導体）技術で実現することを許容した。
【００２６】
これらの間で、最も広く使用されているものはササキ回路であり、その理由は簡素さやチップ面積占有の点で最も好都合に見えるからである。
【００２７】
これはＣＭＯＳ技術で形成された構造であり、計算のために電圧負荷される第１入力と、メンバーシップ関数の位置及び形態の制御のためにこれまた電圧負荷された第２及び第３入力と、１に補完されるメンバーシップ関数個々の真理度αについての情報を含む電流が負荷された出力とを有する。
【００２８】
図３はササキのメンバーシップ関数発生器１’を概略的に示しており、入力として計算電圧ＶINを受取り、出力として該入力に対応する真理度αの補完値α’を供給している。ササキ発生器１’の演算は、図４及び図５のグラフに示されるように生ずるメンバーシップ関数ＦＡ’の位置及び形態を設定する２つの制御電圧Ｖｒ及びＶｆによって調整される。
【００２９】
このササキ発生器のハドウウェア実施例は図６に示されており、一対の二乗化回路を含み、その各々が一対のＭＯＳトランジスタを含んでそれらの部分的な特性の重畳を出力として有するように配置されている。
【００３０】
各二乗化回路は起動の最高度に等しいＩｍａｘ値の電流発生器によって供給を受けている。故に、ササキ・メンバーシップ関数発生器１’は、電流／電圧型の入力／出力法則に基づく一例である。
【００３１】
この回路の１つの制約は、発生された相補形メンバーシップ関数ＦＡ’の下降及び上昇区域の傾斜を制御出来ないことである。
【００３２】
第３の公知回路は、電流／電流型の入力／出力法則に基づき、フィヤータス(Huertas) によって開発された。これは発生された相補形メンバーシップ関数ＦＡ’の上昇的及び下降的区域の傾斜をも制御出来る構造であるが、回路の構造的複雑さの負担がある。
【００３３】
【発明が解決しようとする課題】
全ての公知回路は、真理度αの最大（演算子ＯＲ）及び／又は最小（演算子ＡＮＤ）の演算に特に割当てられたアナログブロック挿入の問題に直面している。
【００３４】
これらのアナログブロックは面積占有及び回路応答速さという点で重大な制約を有する。
【００３５】
上記制約を克服するために、ランドルトは、項目「多重次元ファジィサブスペースの直接的な合成によるファジィルールの効率的なアナログＣＭＯＳの実現(Efficient analog CMOS implementation of fuzzy rules by direct synthesis of multidimensional fuzzy subspace)」において記述しているように、ＡＮＤ演算子の演算の新しい方法を導入した。
【００３６】
図８は、ファジィ論理推論ルールの前件部のアナログプロセッサ２’を示し、各々が電流での出力４’を有する複数のメンバーシップ関数ＦＡのアナログ発生器３’を含む。
【００３７】
特に、アナログプロセッサ２’としては図３を参照して既に説明したササキ発生器を用いることが可能である。
【００３８】
各アナログ発生器３’は所与の入力値Ｉに対してそこで発生したメンバーシップ関数ＦＡの真理度αの１つに補完される値と等しい値α’を出力４’で供給する。
【００３９】
アナログ発生器３’の出力４’は計算機構造５’の入力に接続されており、該計算機構造５’はアナログプロセッサ２’によって処理されるファジィ論理ルールの前件部の全体的真理度に対応する値Ωを提供する出力６’を有する。
【００４０】
上記計算機的構造５’はランドルトのＡＮＤ演算子の定義を用いており、ここでは非制限例の場合のファジィ推論ルールの処理の枠組みで説明する。
【００４１】
具体的には、上記αi及びα’iは処理されるべきファジィルールの前件部に含まれる複数の割当て（Ａi  ｉｓ  Ａ’i）の各真理度であり且つそれぞれに関連補完するものであり、演算子ＡＮＤは以下の値を取り戻す：
もしΣα’i≦１であれば、１−Σα’i；
もしΣα’i＞１であれば、０。
【００４２】
図８の構造の動作は以下の如くである。上記ルールに連結されている各アナログ発生器３’は共通ノード７’に接続されており、該ノード７’には起動の最高度、即ち全体的な真理度Ωが帯び得る最高値に等しい電流Ｉｍａｘが入力されている。
【００４３】
カーコフ法則(Kirkoff's law)を上記ノード７’への適用は、先に与えられたＡＮＤの定義に従って、処理されるべき上記ルールの前件部の全体的真理度Ωに対応した電流が出力６’にどのように流れるかを示す。
【００４４】
一方向要素であり、特にダイオード８’がノード７’と出力６’との間に挿入されて、一方向の電流路を形成している。
【００４５】
この解決策は上記目的を満たしてはいるが、といって欠陥から解放されているというわけではない。
【００４６】
この発明の下に横たわる技術的問題は、ファジィ推論ルールの前件部の計算のためのアナログ装置を提供することであり、公知技術に従って提供された同種装置を依然制約している欠陥を克服するような構造的且つ機能的特性を有するアナログ装置を提供することである。
【００４７】
【課題を解決するための手段】
この発明の下に横たわる解決策はランドルトによって与えられた趣旨をファジィ論理ルールの前件部の計算用の装置構造を簡素化するようにＡＮＤ演算子に用いることであり、ＡＮＤ演算子と共にアナログ的に定義されたメンバーシップ関数を用いて、動作間隔の観点からの高性能と高い動作速度とを同時に達成している。
【００４８】
上記の解決策に基づいて、技術的問題は上述した型で且つ請求項１の特徴部分で規定された構造によって解決される。
【００４９】
この発明に従った装置の各種の特性及び長所は、添付図面を参照しての非制限的な例によって以下に与える実施例の説明で詳述される。
【００５０】
【発明の実施の形態】
図９に示されるブロック図において、符号２はＡＮＤ演算子のランドルト定義を用いてのファジィ推論ルールの前件部のアナログプロセッサを全体的に示している。
【００５１】
プロセッサ２は複数のメンバーシップ関数ＦＡのアナログ発生器３を含む。これらのアナログ発生器３は公知技術で説明されたようなササキ発生器によって提供され得る。
【００５２】
各アナログ発生器３は共通回路ノード７に接続された出力ターミナル４を提示している。
【００５３】
共通回路ノード７は、順次、電流Ｉｍａｘを送り出す電流発生器９、電圧制御装置５、電圧プルアップ装置６、並びに一方向要素８に接続されている。
【００５４】
上記一方向要素８はこの発明に従うプロセッサ２の出力１０を構成している。
【００５５】
図１０は上記プロセッサ２のＣＭＯＳ技術での実施例を示す。
【００５６】
共通回路ノード７は、供給電圧極ＶDに接続されているソースターミナルＳ２を有する第１のｐ−チャンネルＭＯＳトランジスタＭ２のドレインターミナルＤ２に接続されている。この第１トランジスタＭ２のゲートターミナルＧ２は第１分極電圧Ｖgを受けている。
【００５７】
共通回路ノード７は、第２のｐ−チャンネルＭＯＳトランジスタＭ３のソースターミナルＳ３にも接続されており、該トランジスタＭ３のドレインターミナルＤ３はこの発明に従うプロセッサ２の出力１０を構成している。
【００５８】
トランジスタＭ３は図９における一方向要素８を構成している。
【００５９】
共通回路ノード７は、それから、第３のｐ−チャンネルＭＯＳトランジスタＭ４及び第４のｎ−チャンネルＭＯＳトランジスタＭ５と、第２分極電圧Ｖbとを含む電圧制御装置５に接続されている。
【００６０】
特に共通回路ノード７は第３トランジスタＭ４のゲートターミナルＧ４に接続されており、該第３トランジスタＭ４はそのソースターミナルＳ４が供給電圧極ＶDに接続されていると共に、そのドレインターミナルＤ４が第４トランジスタＭ５のドレインターミナルＤ５に接続されている。
【００６１】
第４トランジスタＭ５はそのソースターミナルＳ５が接地基準ＧＮＤに接続されている一方、そのゲートターミナルＧ５が第２分極電圧Ｖbを受けている。
【００６２】
これらトランジスタＭ４及びＭ５は電源と接地ＧＮＤとの間に挿入された相補的な一対を形成している。それらのドレインターミナルＤ４及びＤ５は第２トランジスタＭ３のゲートターミナルＧ３に接続されている。
【００６３】
好都合に、共通回路ノード７は第５のｎ−チャンネルＭＯＳトランジスタＭ１を含む電圧プルアップ装置６にも接続されている。
【００６４】
共通回路ノード７は、実際に、ドレインターミナルＤ１が供給電圧極ＶDに接続されている第５トランジスタＭ１のソースターミナルＳ１に接続されている。
【００６５】
第５トランジスタＭ１のゲートターミナルＧ１は第３の分極電圧ＶSを受けている。
【００６６】
これから上記アナログプロセッサ２の動作を説明する。
【００６７】
第１トランジスタＭ２は、処理されるべきファジィルールのメンバーシップ関数の最高真理度に対応する電流Ｉｍａｘを発生するように、第１分極電圧Ｖgを介してバイアスされている。
【００６８】
トランジスタＭ４及びＭ５は共通回路ノード７を極めて安定した固定電位に保持する仕事を担っており、第１トランジスタＭ２によって発生させられている電流Ｉｍａｘの該トランジスタＭ２のドレイン−ソース電圧における変化による変調効果を取り消している。これらはまたヌル（ゼロ）電流吸収路を構成している。
【００６９】
第２バイアス電圧Ｖbは共通回路ノード７における電圧制御を可能としている。
【００７０】
第２トランジスタＭ３は、電圧的に安定した値で保持された共通回路ノード７を出力１０から電圧的に分離する仕事を担っているので、プロセッサ２の下流に接続される如何なる回路もその正規の動作に影響を与えない。
【００７１】
これを実行するために、トランジスタＭ３はプロセッサ２の動作状態における変動に伴って変化するトランジスタＭ４及びＭ５のドレイン電圧を介してバイアスされている。
【００７２】
好都合に、第５トランジスタＭ１は禁止領域の境界で第３分極電圧ＶSを介してバイアスされている。このようにして、ササキによって提供されるようなアナログ発生器３の出力に存在するｎ−チャンネルＭＯＳトランジスタを飽和状態に維持するに充分な電流の送り出しは、もし下記の状態が生ずれば確保される：
Σα’i＞１。
【００７３】
これは共通回路ノード７での電圧レベルを保持して、この発明に従う回路の高度の反応速度を確保出来るようにしている。
【００７４】
この発明に従うアナログプロセッサを用いることは２つの主要な長所をもたらす、即ち、
・共通回路ノード７の電圧を上昇し、よって、使用されるアナログ発生器３のための動作間隔を電圧制御装置５があるおかげで広げていること、
・電圧プルアップ装置６のおかげで、動作条件：Σα’i≦１から、動作条件：Σα’i＞１への推移においてプロセッサ２を加速化している。
【００７５】
図１１はこの発明に従うプロセッサ２のためのＣＭＯＳ技術での代替実施例を示している。
【００７６】
この図１１においては、電圧制御装置５が上記第３トランジスタＭ４及び第４トランジスタＭ５の間に挿入されている第６のｎ−チャンネルＭＯＳトランジスタＭ６をどのように含むのかが見られる。
【００７７】
特に、第６トランジスタＭ６のドレインターミナルＤ６は第３トランジスタＭ４のドレインターミナルに接続されている一方、該第６トランジスタＭ６のソースターミナルＳ６は第４トランジスタＭ５のドレインターミナルＤ５に接続されている。
【００７８】
更に、第６トランジスタＭ６のゲートターミナルＧ６は好都合にも第５トランジスタＭ１のゲートターミナルＧ１に接続されている。
【００７９】
図１１の実施例は図１０の実施例に関連して、更に２つの長所をもたらしている、即ち、
・外部供給電圧ＶSを設けることは最早必要ではなく、その理由はダイオードとして接続された第６トランジスタＭ６が、出力１０が値Ω＞０を出力する際、第５トランジスタＭ１に該トランジスタＭ１を禁止するに充分な電圧を供給するからである。更に、第６トランジスタＭ６のゲートターミナルＧ６における電圧変動は、出力値Ωがゼロのときでさえ、共通回路ノード７に接続されたアナログ発生器３の電流要求を満たしている。
・値Ω＞０から値Ω＝０までの出力１０の推移において、第２トランジスタＭ３のゲートターミナルＧ３における電圧差は図１０の実施例のものよりも小さく、この発明に係る装置の反応速度を一層増大する。
【図面の簡単な説明】
【図１】図１は、温度入力変数に関連したＬＯＷ（低い）メンバーシップ関数を示す。
【図２】図２は、論議の領域Ｕのサンプリング例を示す。
【図３】図３は、先行技術に係るメンバーシップ関数の発生器を概略的に示す。
【図４】図４は、図３に示される装置によって生ずる相補形メンバーシップ関数ＦＡ’の一例を示す。
【図５】図５は、図３に示される装置によって生ずる相補形メンバーシップ関数ＦＡ’の他の一例を示す。
【図６】図６は、図３に示される装置の回路実施例を示す。
【図７】図７は、ファジィ論理上で動作しているプロセッサにおけるハードウェアとソフトウェアとの間の相関関係を概略的に示す。
【図８】図８は、ＡＮＤのランドルト定義に従ったアナログプロセッサを概略的に示す。
【図９】図９は、この発明に係るアナログプロセッサを概略的に示す。
【図１０】図１０は、図９に示されるブロック図のＣＭＯＳ技術での実施例を示す。
【図１１】図１１は、図９に示されるブロック図のＣＭＯＳ技術での他の実施例を示す。
【符号の説明】
２  アナログプロセッサ、３  アナログ発生器、４  出力ターミナル、５  電圧制御装置、６  電圧プルアップ装置、７  共通回路ノード、８  一方向要素、９  電流発生器、１０  プロセッサ出力。
【図１】
0003635507.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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