(57)【特許請求の範囲】
【請求項１】
複数の半導体チップと、
それぞれの前記半導体チップがいずれかに搭載され、前記半導体チップよりも大きい外形をなす複数の基板と、
を含み、
それぞれの前記基板は積層して配置され、
積層されてなる一対の前記基板は、前記基板における前記半導体チップが搭載された領域よりも外側の領域に設けられた第１の端子同士が接続されて、上下の半導体チップが電気的に接続され、
最下層の前記基板には、前記第１の端子よりも内側の領域に、いずれかの半導体チップと電気的に接続された第２の端子が設けられ、
隣同士の前記第２の端子のピッチは、隣同士の前記第１の端子のピッチよりも広くなるように配置され、
いずれかの前記基板には、配線パターンが形成され、
前記第１の端子は、前記配線パターンの一部であり、かつ前記基板の面から離れる方向に前記配線パターンの一部が屈曲して突出することにより形成されてなる半導体装置。
【請求項２】
複数の半導体チップと、
それぞれの前記半導体チップがいずれかに搭載され、前記半導体チップよりも大きい外形をなす複数の基板と、
を含み、
それぞれの前記基板は積層して配置され、
積層されてなる一対の前記基板は、前記基板における前記半導体チップが搭載された領域よりも外側の領域に設けられた第１の端子同士が接続されて、上下の半導体チップが電気的に接続され、
最下層の前記基板には、前記第１の端子よりも内側の領域に、いずれかの半導体チップと電気的に接続された第２の端子が設けられ、
隣同士の前記第２の端子のピッチは、隣同士の前記第１の端子のピッチよりも広くなるように配置され、
最下層の前記基板には、配線パターンが形成され、
前記第２の端子は、前記配線パターンの一部であり、かつ最下層の前記基板のさらに下方に前記配線パターンの一部が屈曲して突出することにより形成されてなる半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関する。
【０００２】
【発明の背景】
電子機器の小型化に伴い、半導体チップが搭載された複数の基板（インターポーザ）を積層させて、高密度に組み込んだスタック構造の半導体装置が知られている。これによれば、半導体装置が実装される回路基板（マザーボード）の面積を有効利用し、小型化かつ高密度の電子機器を製造することができる。
【０００３】
例えば、特開平８−２３６６９４号公報では、スタック構造の半導体装置において、上下の半導体チップを接続するための接続端子は、中央部に配置される半導体チップを避けて基板の端部に設けられている。そして、回路基板とスタック構造の半導体装置とは、上下の半導体チップを接続する形態と同様に、基板の端部において設けられた接続端子によって電気的に接続されている。
【０００４】
しかしながら、この半導体装置における回路基板との接続形態によれば、回路基板に対する半導体装置の接続端子のピッチが微細となるため、微細な配線を有する高価な回路基板を使用せざるを得なかった。また、これによれば、半導体装置を回路基板に位置合わせしにくいので、半導体装置の実装時の歩留りが低下する場合があった。
【０００５】
さらに、基板の端部に配置した接続端子は、半導体チップの外側に形成されるため、接続端子のピッチを大きくすると、回路基板における半導体装置の占有面積が大きくなるという弊害があった。
【０００６】
本発明はこの問題点を解決するためのものであり、その目的は、スタック構造の半導体装置において、回路基板への実装歩留りを高めた半導体装置及びその製造方法、回路基板並びに電子機器に関する。
【０００７】
【課題を解決するための手段】
（１）本発明に係る半導体装置は、
複数の半導体チップと、
それぞれの前記半導体チップがいずれかに搭載され、前記半導体チップよりも大きい外形をなす複数の基板と、
を含み、
それぞれの前記基板は積層して配置され、
積層されてなる一対の前記基板は、前記基板における前記半導体チップが搭載された領域よりも外側の領域に設けられた第１の端子同士が接続されて、上下の半導体チップが電気的に接続され、
最下層の前記基板には、前記第１の端子よりも内側の領域に、いずれかの半導体チップと電気的に接続された第２の端子が設けられ、
隣同士の前記第２の端子のピッチは、隣同士の前記第１の端子のピッチよりも広くなるように配置されてなる。
【０００８】
本発明によれば、最下層の基板における隣同士の第２の端子のピッチは、隣同士の第１の端子のピッチよりも広い。これによって、例えば、半導体装置を容易に回路基板に位置合わせできる。したがって、半導体装置の実装時の歩留りを高めることができる。また、回路基板に微細な配線を形成する必要がないので、低コストの回路基板を使用できる。
【０００９】
また、第２の端子が形成されることによって、上下の半導体チップを接続するための第１の端子を小さいピッチで形成できる。第１の端子は半導体チップの外側の領域に形成されるため、これにより半導体装置の平面面積を小さくすることができる。
【００１０】
（２）この半導体装置において、前記第１の端子は、前記基板の端部で前記半導体チップの辺に沿って並んで設けられ、
前記第２の端子は、前記半導体チップが搭載された領域を含む領域に形成されてもよい。
【００１１】
これによれば、第１の端子は半導体チップの辺に沿って並んで形成されるので、基板の外形の大きさを半導体チップとほぼ同じにすることができる。一方、第２の端子は、基板の半導体チップの内側を含む領域に形成されるので、２次元的に広がる領域に大きな形状で形成できる。
【００１２】
（３）この半導体装置において、前記第１の端子は、前記基板の面から突出して形成されてなる突起部を含み、
前記第１の端子の前記突起部によって、上下の前記半導体チップが電気的に接続されてもよい。
【００１３】
これによって、第１の端子によって容易に上下の半導体チップを電気的に接続することができる。
【００１４】
（４）この半導体装置において、前記基板には、複数の第１の貫通穴が形成され、
前記第１の端子の前記突起部は、前記第１の貫通穴を介して、前記基板の面から突出してもよい。
【００１５】
これによって、配線パターンが基板の一方の面に形成された場合でも、他方の面に向けて第１の端子の突起部を突出させることができる。
【００１６】
（５）この半導体装置において、前記基板には、配線パターンが形成され、
前記第１の端子は、前記配線パターンの一部であり、
前記第１の端子の前記突起部は、前記基板の面から離れる方向に、前記配線パターンの一部が屈曲することによって形成されてもよい。
【００１７】
これによれば、第１の端子は配線パターンの一部であり、第１の端子の突起部は配線パターンの屈曲部によって形成される。したがって、半導体装置の部品点数を少なくして低コストの半導体装置を提供できる。
【００１８】
（６）この半導体装置において、前記基板には、配線パターンが形成され、
前記第１の端子の前記突起部は、前記配線パターンに電気的に接続するように設けられたバンプであってもよい。
【００１９】
（７）この半導体装置において、前記第２の端子は、最下層の前記基板における他の前記基板を向く面とは反対の面から突出してなる外部端子を含んでもよい。
【００２０】
（８）この半導体装置において、最下層の前記基板には、複数の第２の貫通穴が形成され、
前記第２の端子の前記外部端子は、前記第２の貫通穴を介して、他の前記基板を向く面とは反対の面から突出してもよい。
【００２１】
（９）この半導体装置において、前記第２の端子の前記外部端子は、前記配線パターンに電気的に接続するように設けられたバンプであってもよい。
【００２２】
（１０）この半導体装置において、前記第２の端子は、前記配線パターンの一部であってもよい。
【００２３】
（１１）この半導体装置において、前記第２の端子の前記外部端子は、他の前記基板を向く面とは反対の面から離れる方向に、前記配線パターンの一部が屈曲することによって形成されてもよい。
【００２４】
これによって、半導体装置の部品点数を少なくして低コストの半導体装置を提供できる。
【００２５】
（１２）本発明に係る回路基板は、上記半導体装置が搭載され、前記第２の端子によって電気的に接続されてなる。
【００２６】
（１３）本発明に係る電子機器は、上記半導体装置を有する。
【００２７】
（１４）本発明に係る半導体装置の製造方法は、
半導体チップを有し、前記半導体チップよりも大きい外形をなす複数の基板を積層して配置し、それぞれの前記基板における前記半導体チップよりも外側の領域に設けられた第１の端子同士によって上下の前記半導体チップを電気的に接続する工程を含み、
最下層の前記基板は、いずれかの半導体チップと電気的に接続されて前記第１の端子よりも内側の領域に、隣同士の前記第１の端子のピッチよりも広いピッチで形成されてなる第２の端子を有する。
【００２８】
本発明によれば、容易に回路基板に実装できるスタック構造の半導体装置を製造できる。
【００２９】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を参照して説明する。ただし、本発明は、以下の実施の形態に限定されるものではない。
【００３０】
（第１の実施の形態）
図１〜図３は、本実施の形態に係る半導体装置を示す図である。図１は半導体装置の断面図であり、図２は最下層の基板２０の平面図である。図３は、本実施の形態の変形例に係る半導体装置の断面図である。
【００３１】
図１に示す半導体装置１は、複数の半導体チップ１０と、複数の基板２０と、を含む。それぞれの半導体チップ１０は、いずれかの基板２０に搭載されている。半導体装置１は、それぞれの基板２０が積層して上下の半導体チップ１０が電気的に接続することで形成される。このような半導体装置１は、スタック構造の半導体装置と称することができる。
【００３２】
半導体チップ１０の外形は、矩形をなすことが多い。半導体チップ１０は、複数の電極１２を有する。電極１２は、半導体チップ１０に形成された集積回路の電極となる。電極１２は、半導体チップ１０における集積回路が形成された領域を有する面に形成されてもよい。電極１２は、集積回路の配線パターンに用いられる金属で形成されることが多く、アルミニウム、アルミニウム系合金又は銅などで形成される。電極１２は、図１に示すように半導体チップ１０の端部に形成されてもよく、あるいは中央部に形成されてもよい。電極１２が半導体チップ１０の端部に並ぶ場合は、対向する２辺又は４辺に並んでいてもよい。なお、半導体チップ１０には、電極１２を有する面に、図示しない絶縁膜（パッシベーション膜）が形成されてもよい。
【００３３】
図１に示すように電極１２には、バンプ１４が形成されてもよい。図示するように、半導体チップ１０が基板２０にフェースダウンボンディングされる場合には、バンプ１４が形成されることが好ましい。バンプ１４は、ニッケルもしくは金メッキされたニッケル、ハンダ又は金などでボール状に形成されてもよい。電極１２と、バンプ１４との間にバンプ金属の拡散防止層として、ニッケル、クロム、チタン等を付加してもよい。
【００３４】
基板２０は、有機系又は無機系のいずれの材料から形成されてもよく、それらの複合構造からなるものであってもよい。有機系の基板として、ポリイミド樹脂からなるフレキシブル基板が挙げられる。無機系の基板としては、セラミック基板やガラス基板が挙げられる。また、それらの複合構造からなる基板として、ガラスエポキシ基板が挙げられる。基板２０の厚みは、これらの材質によって決められることが多い。なお、基板２０として、多層基板やビルドアップ型基板を用いてもよい。
【００３５】
図１に示すように、基板２０は、半導体チップ１０よりも大きい外形をなす。詳しくは、基板２０は、搭載された半導体チップ１０の外形から少なくとも一部においてはみ出している。半導体チップ１０が矩形をなす場合には、基板２０は半導体チップ１０の外形よりも大きな矩形をなしてもよい。
【００３６】
図１に示すように、半導体チップ１０は、基板２０の一方の面に搭載されてもよい。あるいは、半導体チップ１０は基板２０の両方の面にそれぞれ搭載されてもよい。
【００３７】
図１に示す例では、１つの基板２０に１つの半導体チップ１０が搭載されている。これとは別に、１つの基板２０に２つ以上の半導体チップ１０が搭載されてもよい。この場合に、複数の半導体チップ１０は、平面的に並んで配置されてもよく、あるいはそれぞれが積層されて配置されてもよい。複数の半導体チップ１０が平面的に並ぶ場合は、基板２０は、複数の半導体チップ１０が搭載された領域からはみ出す外形をなす。
【００３８】
基板２０には配線パターン３０が形成されている。本実施の形態では、配線パターン３０は基板２０の一方の面に形成されている。図１に示すように、基板２０の一方の面として、配線パターン３０は、基板２０における半導体チップ１０が搭載された面に形成されてもよい。
【００３９】
図２は、最下層の基板２０における配線パターン３０が形成された面の平面図である。配線パターン３０は、所定の形状に引き回された複数の配線を含む。言い換えると、基板２０に複数の配線が所定の形状で形成されることで、基板２０の面に配線パターン３０が形成される。配線パターン３０は、例えば、銅などの導電材料で形成される。配線パターン３０は、フォトリソグラフィ、スパッタ又はメッキ処理などによって形成されてもよい。なお、配線パターン３０は、第２の実施の形態で示すように、基板２０の両面に形成されてもよい。
【００４０】
配線パターン３０は、複数の電気的接続部３２をさらに含む。図２に示すように、電気的接続部３２は、電気的接続部３２に接続される配線の部分よりも面積が広くてもよい。電気的接続部３２は、ランド部であってもよい。
【００４１】
電気的接続部３２は、半導体チップ１０の電極１２と電気的に接続される。図１に示すように、半導体チップ１０は、電極１２を有する面を対向させて基板２０に搭載されてもよい。すなわち、半導体チップ１０はフェースダウンボンディングされてもよい。この場合には、電気的接続部３２は、基板２０における半導体チップ１０の内側の領域に形成される。また、この場合に、電極１２と電気的接続部３２とはバンプ１４を介して接続されてもよい。電極１２（バンプ１４）と電気的接続部３２との接合形態は、異方性導電材料による接合、金属接合、導電ペースト又は絶縁樹脂の収縮力による接合などがあり、いずれの形態を用いてもよい。なお、図１に示すように、半導体チップ１０と基板２０との間には、何らかの樹脂７０が存在することが好ましい。これによって、半導体チップ１０と基板２０との実装信頼性を向上させることができる。さらに、図１に示すような突起によらず、第１の貫通穴２２を通して、上下の基板２０の配線パターン３０同士を、ハンダ又はワイヤボンディングなどの電気的接続手段を用いて接続してもよい。
【００４２】
あるいは、半導体チップ１０は、電極１２とは反対の面が対向して基板２０に搭載されてもよい。この場合に、電極１２と電気的接続部３２とはワイヤによって電気的に接続されてもよい。この場合には、電気的接続部３２は、基板２０の半導体チップ１０の外側の領域に形成される。
【００４３】
あるいは、ＴＡＢ（Tape Automated Bonding）方式として知られるように、半導体チップ１０よりも大きなデバイスホールを有する基板２０からデバイスホール内部へ突出するフィンガーリードと、半導体チップ１０の電極１２もしくはバンプ１４と、が接合される形態を適用してもよい。
【００４４】
これらの半導体チップの接合構造は、後述する全ての実施の形態に適用可能である。
【００４５】
図１に示すように、基板２０には、半導体チップ１０よりも外側の領域に複数の第１の端子４０が設けられている。積層されてなる一対の基板２０は、第１の端子４０同士が接続されて、上下の半導体チップ１０が電気的に接続されている。詳しくは、複数の基板２０は、いずれかの基板２０に形成されたそれぞれの第１の端子４０が、他の基板２０のいずれかの第１の端子４０と平面的に重なるように配置されている。
【００４６】
図１に示すように、第１の端子４０は、基板２０の端部に形成されてもよい。第１の端子４０は、基板２０の端部で、半導体チップ１０の辺に沿って並んで形成されてもよい。これによって、基板２０の外形をほぼ半導体チップ１０と同じ大きさにすることができる。また、第１の端子４０は、１列又は２列に並んで形成されてもよく、あるいは千鳥状に並んで形成されてもよい。なお、第１の端子４０は、図１に示すように、電気的接続部３２よりも基板２０の外側に形成されてもよい。あるいは、電気的接続部３２が半導体チップ１０の外側の領域に形成される場合は、第１の端子４０は、電気的接続部３２よりも基板２０の内側に形成されてもよい。
【００４７】
図１に示す例では、第１の端子４０は、基板２０の面から突出して形成された突起部を含む。第１の端子４０の突起部は、基板２０上の半導体チップ１０を超える高さで形成される。これによれば、第１の端子４０は、突起部の先端部によって、他の第１の端子４０と電気的に接続することができる。第１の端子４０の突起部と他の第１の端子４０との電気的接続の形態は、電極１２（バンプ１４）と配線パターン３０との接合形態を適用してもよい。
【００４８】
図１に示すように、第１の端子４０の突起部は、基板２０に形成された第１の貫通穴２２を介して、基板２０の面から突出してもよい。この場合に、第１の端子４０は、第１の貫通穴２２を介して、基板２０における半導体チップ１０とは反対の面から突出していてもよい。言い換えると、第１の端子４０の突起部は、第１の貫通穴２２の内側に基端部が位置し、第１の貫通穴２２を通って基板２０の半導体チップ１０とは反対の面から、先端部が突出してもよい。これによって、配線パターン３０が基板２０の一方の面に形成された場合であっても、基板２０の両側から電気的接続を図ることができる。
【００４９】
図１に示す例では、第１の端子４０の突起部は、配線パターン３０の一部が基板２０の面から離れる方向に屈曲することによって形成されている。すなわち、第１の端子４０の突起部は、配線パターン３０の屈曲部４２であってもよい。
【００５０】
図１に示す例では、一対をなす上下の基板２０において、上側の基板２０の配線パターン３０の一部（第１の端子４０）が屈曲して、下側の基板２０の配線パターン３０の一部（第１の端子４０）に接続されている。例えば、屈曲部４２は、上側の基板２０において、下側を向く面とは反対の面に形成された配線パターン３０の一部が、第１の貫通穴２２の内側に曲がって入り込んで、下側を向く面から突出して形成されてもよい。このような形態は、図示しない凸型を、上側の基板２０における、下側を向く面とは反対の面から、第１の貫通穴２２の内側に押し出すことで形成してもよい。これによれば、半導体装置の部品点数を少なくして低コストの半導体装置を提供できる。
【００５１】
屈曲部４２の内部に導電材料４４が充填して設けられてもよい。導電材料４４は、導電性ペースト、ソルダペースト又はメッキなどであってもよい。
【００５２】
第１の端子４０の突起部として、配線パターン３０の屈曲部４２を適用する場合には、図１に示すように、屈曲部４２の凸部４６側が他の基板２０における屈曲部４２の凹部４８側に接続されてもよい。屈曲部４２の凸部４６は、他の基板２０における屈曲部４２の凹部４８に入り込んでもよい。この場合には、第１の端子４０同士は、第１の貫通穴２２の内側で接合される。あるいは、図１に示すように、屈曲部４２の凹部４８に導電材料４４が充填されていれば、屈曲部の凸部４６が導電材料４４によって、他の屈曲部の凹部４８に入り込まずに接合されてもよい。この場合には、第１の端子４０同士は、第１の貫通穴２２の外側で接合されてもよい。後者の場合には、屈曲部４２の高さを無駄にせずに、上下の半導体チップ１０を電気的に接続できる。
【００５３】
上述とは別に、第１の端子４０の突起部は、配線パターン３０上に設けられたバンプ（図示しない）であってもよい。バンプは、配線パターン３０のランド部に設けられてもよい。バンプは第１の貫通穴２２を介して、基板２０の半導体チップ１０とは反対側に突出してもよい。言い換えると、バンプの基端部は第１の貫通穴２２の内側に配置され、バンプの先端部は基板２０の半導体チップ１０とは反対の面から突出する。なお、バンプは、金、ハンダその他の導電材料から形成される。
【００５４】
図１の例に示すように、最下層の基板２０における第１の端子４１は、配線パターン３０の一部（ランド部）であってもよい。すなわち、いずれかの基板２０に設けられた第１の端子４０の突起部によって、上下の半導体チップ１０が電気的に接続されれば、そのうちの１つ又は複数の基板２０（例えば最下層の基板２０）の第１の端子４１は、突起形状に形成されてなくてもよい。なお、第１の端子４１のその他の構成は、第１の端子４０と同様であってもよい。
【００５５】
図１及び図２に示すように、複数の基板２０のうち、最下層の基板２０には、第１の端子４１よりも内側の領域に、複数の第２の端子５０が設けられている。１つの第２の端子５０は、いずれかの第１の端子４１と電気的に接続されている。要するに、１つの電気的接続部３２は、そこから配線が延びて形成されて、いずれかの第１及び第２の端子４１、５０と電気的に接続されている。
【００５６】
複数の第２の端子５０は、隣同士のピッチにおいて、第１の端子４１よりも広くなるように配置されている。すなわち、複数の第２の端子５０は、複数の第１の端子４１に対してピッチ変換されている。これによれば、第２の端子５０を他の部材との接続部として使用することによって、比較的広いピッチで半導体装置を他の部材に電気的に接続できる。例えば、第２の端子５０によって、半導体装置を容易に回路基板に位置合わせできる。これによって、半導体装置の実装時の歩留りを高めることができる。また、回路基板に微細な配線を形成する必要がないので、低コストの回路基板を使用できる。
【００５７】
また、このような第２の端子５０が形成されることによって、上下の半導体チップ１０を接続するための第１の端子４１（４０）は小さいピッチで形成できる。第１の端子４１（４０）は半導体チップ１０の外側の領域に形成されるため、これにより、半導体装置の平面面積を小さくすることができる。
【００５８】
図１に示すように、複数の半導体チップ１０を１つの半導体装置にすることで、特に、複数の半導体チップ１０が同一の回路構造を有するときに、各半導体チップに対して、同一の第２の端子５０と電気的な接続を図ることができる。例えば、複数の半導体チップ１０がメモリである場合に、同一の第２の端子５０で、アドレス端子やデータ端子を共有化することが容易になる。詳しくは、同一の第２の端子５０から、それぞれの半導体チップ１０の同じアドレスのメモリセルに、情報の読み出し又は書き込みを行うことができる。
【００５９】
図１に示す例では、最下層の基板２０には、他の基板２０を向く面のみに半導体チップ１０が搭載される。これによって、第２の端子５０を第１の端子４１よりも基板２０の内側の領域に形成できる。特に、第２の端子５０を基板２０における半導体チップ１０の内側の領域に形成できる。したがって、半導体装置の平面面積を抑えて、第２の端子５０を基板２０の２次元的に広がる領域において、広いピッチで形成できる。なお、複数の第２の端子５０は、図２に示すようにマトリクス状に複数行複数列で並んで配置されてもよく、あるいは千鳥状に配置されてもよい。
【００６０】
図１に示すように、第２の端子５０は、最下層の基板２０における他の基板２０を向く面とは反対の面から突出した外部端子を含んでもよい。
【００６１】
第２の端子５０の外部端子は、基板２０に形成された第２の貫通穴２４を介して、基板２０の面から突出してもよい。例えば、第２の端子５０の外部端子は、第２の貫通穴２４を介して、基板２０における配線パターン３０が形成された側とは反対の面から突出していてもよい。なお、複数の第２の貫通穴２４は、基板２０の配線パターン３０と重なる部分に形成されることが好ましい。
【００６２】
図１に示す例では、第２の端子５０の外部端子は、配線パターン３０の一部が屈曲することによって形成されている。詳しくは、第２の端子５０の外部端子は、最下層の基板２０における他の基板２０を向く面とは反対の面から離れる方向に、配線パターン３０が屈曲することによって形成された、配線パターン３０の屈曲部５２である。屈曲部５２は、第１の端子４０における屈曲部４２と同一形態であってもよい。例えば、図示するように、屈曲部５２は、配線パターン３０の一部が第１の貫通穴２２の内側に曲がって入り込んで、最下層の基板２０における配線パターン３０とは反対の面から離れる方向に突出して形成されてもよい。このような形態は、図示しない凸型を、基板２０の一方の面から第２の貫通穴２４の内側に押し出すことで形成してもよい。これによれば、半導体装置の部品点数を少なくして低コストの半導体装置を提供できる。
【００６３】
屈曲部５２の内部に導電材料５４が充填して設けられてもよい。導電材料５４は、導電性ペースト、ソルダペースト又はメッキなどであってもよい。
【００６４】
本実施の形態によれば、最下層の第２の端子５０は、隣同士のピッチにおいて第１の端子４１（４０）よりも広い。これによって、半導体装置を容易に回路基板に位置合わせできる。したがって、半導体装置の実装時の歩留りを高めることができる。また、回路基板に微細な配線を形成する必要がないので、低コストの回路基板を使用できる。
【００６５】
また、第２の端子５０が形成されることによって、上下の半導体チップ１０を接続するための第１の端子４０（４１）を小さいピッチで形成できる。第１の端子４０（４１）は半導体チップ１０の外側の領域に形成されるため、これにより、半導体装置の平面面積を小さくすることができる。
【００６６】
本実施の形態における半導体装置の製造方法は、上述の半導体チップ１０を有する複数の基板２０を積層して配置し、基板２０の第１の端子４０（４１）によって上下の半導体チップ１０を電気的に接続する工程を含む。この場合に最下層の基板２０には、いずれかの半導体チップ１０と電気的に接続された第２の端子５０を配置する。複数の第２の端子５０は、第１の端子４１の内側で、隣同士の第１の端子４１のピッチよりも広い。これによって、容易に回路基板に実装できるスタック構造の半導体装置を製造できる。
【００６７】
（変形例）
図３は、本実施の形態の変形例に係る半導体装置を示す図である。図３に示す半導体装置２は、第１及び第２の端子１４０、１５０の形態において上述と異なる。
【００６８】
図３に示す例では、一対をなす上下の基板２０において、下側の基板２０の配線パターン３０の一部（第１の端子１４０）が屈曲して、上側の基板２０の配線パターン３０（第１の端子１４０）に接続されている。この場合に、例えば、いずれかの基板２０の屈曲部１４２は、その基板２０の第１の貫通穴２２とは反対方向に向けて突出してもよい。この場合に、屈曲部１４２は、他の基板２０の第１の貫通穴２２の内側に曲がって入り込んでもよい。このような屈曲部１４２は、図示しない凸型を、第１の貫通穴２２の内側から外側に向けて押し出すことで形成できる。これによれば、半導体装置の部品点数を少なくして低コストの半導体装置を提供できる。
【００６９】
屈曲部１４２の内部に導電材料１４４が充填して設けられてもよい。導電材料１４４は、導電性ペースト、ソルダペースト又はメッキなどであってもよい。
【００７０】
図３に示す例では、屈曲部１４２の凸部１４６は、他の基板２０の配線パターン３０における第１の貫通穴２２から露出する部分に接続されている。屈曲部１４２の凸部１４６は、他の基板２０における屈曲部１４２の凹部１４８に入り込んでもよい。この場合には、両者の屈曲部１４２は、第１の貫通穴２２の外側で接合される。あるいは、導電材料１４４が凹部１４８に充填されることによって、一方の屈曲部１４２の凸部１４６が、他方の屈曲部１４２の凹部１４８に入り込まずに接合されてもよい。この場合に、導電材料１４４は、第１の貫通穴２２の内側に及ぶまで設けられてもよい。導電材料１４４が設けられた場合には、屈曲部の高さを無駄にせずに、上下の半導体チップ１０を電気的に接続できる。
【００７１】
図３の例に示すように、最上層の基板２０における第１の端子１４１は、配線パターン３０の一部（ランド部）であってもよい。第１の端子１４１のその他の構成は、第１の端子１４０と同様であってもよい。
【００７２】
なお、配線パターン３０を屈曲させて、第１の端子４０（１４０）同士を接続する形態は、これらに限定されず、周知の形態を適用することができる。
【００７３】
図３に示すように、第２の端子１５０の外部端子は、配線パターン３０上に設けられたバンプ（図示しない）であってもよい。バンプは、配線パターン３０のランド部に設けられてもよい。バンプは、第１の貫通穴２２を介して、基板２０の半導体チップ１０とは反対側に突出してもよい。言い換えると、バンプの基端部は第２の貫通穴２４の内側に配置され、バンプの先端部は基板２０の半導体チップ１０とは反対の面から突出する。なお、バンプは、金、ハンダその他の導電材料から形成される。
【００７４】
あるいは、第２の端子１５０は、外部端子を設けるためのランド部であってもよい。すなわち、積極的に外部端子を形成せず、例えば回路基板への実装時に回路基板側に塗布されるハンダクリームを利用し、その溶融時の表面張力で結果的に外部端子を形成してもよい。その半導体装置は、いわゆるランドグリッドアレイ型の半導体装置である。これらの形態は、後述するように、基板２０の両面に配線パターン３０が形成された場合に適用してもよい。
【００７５】
本変形例においても、上述と同様の効果を得ることができる。
【００７６】
（第２の実施の形態）
図４は、本実施の形態に係る半導体装置の断面図である。本実施の形態では、基板２０に形成された配線パターン２３０の形態が上述の例と異なる。配線パターン２３０は、複数の配線と、電気的接続部２３２と、を含む。
【００７７】
図４に示すように、配線パターン２３０は、基板２０の両面に形成されている。図示するように、基板２０の複数のスルーホールによって、両面が電気的に接続された配線パターン２３０を形成してもよい。スルーホールは、図示するように、配線パターン２３０の材料によって埋められてもよい。あるいは、スルーホールは、中央部に貫通穴が形成されるとともに、周辺部である内壁面において上下が電気的に導通されてもよい。なお、配線パターン２３０は、スルーホールに、基板２０上の配線とは異なる導電材料が設けられることによって形成されてもよい。
【００７８】
図４に示すように、配線パターン２３０は、半導体チップ１０とは反対の面において、第１及び第２の端子２４０、２５０が設けられる位置のみに形成されてもよい。あるいは、他の位置でスルーホールが設けられ、基板２０の半導体チップ１０とは反対の面で、第１及び第２の端子２４０、２５０に接続する配線が形成されてもよい。
【００７９】
図４に示す例では、第１の端子２４０は突起部を含む。第１の端子２４０の突起部は、例えばバンプであってもよい。バンプは、基板２０の半導体チップ１０の厚みを超える高さで形成される。
【００８０】
一方、第２の端子２５０は、配線パターン２３０の一部であってもよい。第２の端子２５０は、配線パターン２３０のランド部であってもよい。
【００８１】
本実施の形態においても上述と同様の効果を得ることができる。
【００８２】
上述の全ての実施形態では、第２の端子５０、１５０、２５０が基板２０における半導体チップ１０の搭載領域内に配置された例を示したが、本発明はこれに限定されず、例えば、第２の端子は基板２０における半導体チップ１０の搭載領域の外側に配置されてもよい。第２の端子が半導体チップ１０の搭載領域の外側に形成される場合には、基板２０の強度に応じて補強板などで第２の端子が配置される領域を補強し、複数の第２の端子の平坦性を確保してもよい。こうすることで、多くの端子を容易に接続することができる。
【００８３】
図５は、上述の実施の形態における半導体装置３を実装した回路基板１０００が示されている。回路基板１０００には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板１０００には例えば銅などからなる配線パターン１１００が所望の回路となるように形成されていて、それらの配線パターン１１００と半導体装置３の第２の端子２５０とが電気的に接続される。両者の接合は、ハンダなどの導電材料２６０を介して図ってもよい。
【００８４】
そして、本発明を適用した半導体装置を有する電子機器として、図６にはノート型パーソナルコンピュータ１２００、図７には携帯電話１３００が示されている。
【図面の簡単な説明】
【図１】図１は、本発明を適用した第１の実施の形態に係る半導体装置を示す図である。
【図２】図２は、本発明を適用した第１の実施の形態に係る半導体装置を示す図である。
【図３】図３は、本発明を適用した第１の実施の形態の変形例に係る半導体装置を示す図である。
【図４】図４は、本発明を適用した第２の実施の形態に係る半導体装置を示す図である。
【図５】図５は、本発明を適用した実施の形態に係る半導体装置が実装された回路基板を示す図である。
【図６】図６は、本発明を適用した実施の形態に係る半導体装置を有する電子機器を示す図である。
【図７】図７は、本発明を適用した実施の形態に係る半導体装置を有する電子機器を示す図である。
【符号の説明】
１０  半導体チップ
１２  電極
２０  基板
２２  第１の貫通穴
２４  第２の貫通穴
３０  配線パターン
３２  電気的接続部
４０  第１の端子
４１  第１の端子
４２  屈曲部
５０  第２の端子
５２  屈曲部
１４０  第１の外部端子
１４２  屈曲部
１５０  第２の外部端子
２３０  配線パターン
２３２  電気的接続部
２４０  第１の端子
２５０  第２の端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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