(57)【特許請求の範囲】
【請求項１】
第1の上位電源電圧を印加され、入力信号パルスの立上りエッジを検出し立上りエッジ信号として出力する第１の伝達回路と、
前記第1の上位電源電圧及び前記第1の上位電源電圧より低い第２の上位電源電圧を印加され、前記入力信号パルスの立下りエッジを検出し立下りエッジ信号として出力する第２の伝達回路と、
前記第２の上位電源電圧を印加され、前記第１の伝達回路と前記第２の伝達回路から伝達される立上り及び立下りエッジ信号を入力し、これらを波形整形し前記入力信号パルスを前記入力パルスよりもパルス高さの低い出力信号パルスに合成して出力する出力合成回路
とを備えることを特徴とするレベルシフト回路。
【請求項２】
前記第１の伝達回路は、
前記入力信号パルスを印加するゲート端子と、
前記第1の上位電源電圧を印加するドレイン端子と、
接地電位を印加するバックゲート端子と、
前記出力合成回路の入力に接続するソース端子とを備えた第１のｎＭＯＳトランジスタ  とを備えることを特徴とする請求項１記載のレベルシフト回路。
【請求項３】
前記第１の伝達回路は、
前記入力信号パルスの反転電圧を印加するゲート端子、前記第1の上位電源電圧を印加するソース端子、前記第1の上位電源電圧を印加するバックゲート端子を有する第１のｐＭＯＳトランジスタと、
前記第１のｐＭＯＳトランジスタのドレイン端子に接続するソース端子、前記出力合成回路に接続するドレイン端子、前記ドレイン端子に接続するゲート端子を有する第２のｐＭＯＳトランジスタ
とを備えることを特徴とする請求項１記載のレベルシフト回路。
【請求項４】
前記第１の伝達回路は、
前記入力信号パルスの反転電圧を印加するゲート端子と、
前記第1の上位電源電圧を印加するバックゲート端子と、
下位電源電圧を印加するドレイン端子と、
出力合成回路に接続するソース端子
とを有する第１のｐＭＯＳトランジスタを備えることを特徴とする請求項１記載のレベルシフト回路。
【請求項５】
前記第１の伝達回路は、
前記入力信号パルスの反転電圧を印加するゲート端子、前記第1の上位電源電圧を印加するドレイン端子、下位電源電圧を印加するバックゲート端子を有する第１のｎＭＯＳトランジスタと、
前記入力信号パルスを印加するゲート端子、前記下位電源電圧を印加するソース端子、前記下位電源電圧を印加するバックゲート端子、前記出力合成回路及び前記第１のｎＭＯＳトランジスタのソース端子に接続するドレイン端子を有する第２のｎＭＯＳトランジスタ
とを備えることを特徴とする請求項１記載のレベルシフト回路。
【請求項６】
入力信号パルスの反転電圧を印加するゲート端子、第1の上位電源電圧を印加するドレイン端子、下位電源電圧を印加するバックゲート端子を有する第１のｎＭＯＳトランジスタと、
前記入力信号パルスを印加するゲート端子、前記下位電源電圧を印加するソース端子、前記下位電源電圧を印加するバックゲート端子、前記第１のｎＭＯＳトランジスタのソース端子に接続するドレイン端子とを有する第２のｎＭＯＳトランジスタと、
前記第２のｎＭＯＳトランジスタのドレイン端子と接続する入力端子、前記出力合成回路に接続される出力端子を有し、前記第1の上位電源電圧より低い第２の上位電源電圧で動作するインバータ
とを備え、前記入力信号パルスの立上りエッジを検出し立上りエッジ信号として出力する第１の伝達回路と、
前記第１及び第２の上位電源電圧を印加され、前記入力信号パルスの立下りエッジを検出し立下りエッジ信号として出力する第２の伝達回路と、
前記第２の上位電源電圧を印加され、前記第１の伝達回路と前記第２の伝達回路から伝達される立上り及び立下りエッジ信号を入力し、これらを波形整形し前記入力信号パルスを前記入力パルスよりもパルス高さの低い出力信号パルスに合成して出力する出力合成回路
とを備えることを特徴とするレベルシフト回路。
【請求項７】
入力信号パルスを印加するゲート端子と、第1の上位電源電圧を印加するドレイン端子、下位電源電圧を印加するバックゲート端子を有する第１のｎＭＯＳトランジスタと、
前記入力信号パルスの反転電圧を印加するゲート端子、前記下位電源電圧を印加するソース端子、前記下位電源電圧を印加するバックゲート端子、第１のｎＭＯＳトランジスタのソース端子に接続するドレイン端子を有する第２のｎＭＯＳトランジスタと、
前記第２のｎＭＯＳトランジスタのドレイン端子と接続する入力端子、前記出力合成回路に接続される出力端子を有し、前記第1の上位電源電圧より低い第２の上位電源電圧で動作するインバータ
とを備え、前記入力信号パルスの立上りエッジを検出し立上りエッジ信号として出力する第１の伝達回路と、
前記第１及び第２の上位電源電圧を印加され、前記入力信号パルスの立下りエッジを検出し立下りエッジ信号として出力する第２の伝達回路と、
前記第２の上位電源電圧を印加され、前記第１の伝達回路と前記第２の伝達回路から伝達される立上り及び立下りエッジ信号を入力し、これらを波形整形し前記入力信号パルスを前記入力パルスよりもパルス高さの低い出力信号パルスに合成して出力する出力合成回路
とを備えることを特徴とするレベルシフト回路。
【請求項８】
前記第１の伝達回路は、
前記入力信号パルスを印加するゲート端子と、
前記第1の上位電源電圧を印加するソース端子と、
前記第1の上位電源電圧を印加するバックゲート端子と、
反転出力電圧を出力合成回路に出力するドレイン端子と、
を有する第１のｐＭＯＳトランジスタを備えることを特徴とする請求項１記載のレベルシフト回路。
【請求項９】
前記第１の伝達回路は、
前記入力信号パルスの反転電圧を印加するゲート端子と、
前記第1の上位電源電圧を印加するバックゲート端子と、
下位電源電圧を印加するドレイン端子と、
反転出力電圧を出力合成回路に出力するソース端子と、
を有する第１のｐＭＯＳトランジスタを備えることを特徴とする請求項１記載のレベルシフト回路。
【請求項１０】
前記第２の伝達回路は、
前記入力信号パルスを入力端子に入力し、前記第1の上位電源電圧で動作する第１のインバータと、
前記第１のインバータの出力端子に入力端子を接続し、前記第２の上位電源電圧で動作する第２のインバータ
とを備えることを特徴とする請求項１記載のレベルシフト回路。
【請求項１１】
前記出力合成回路は、前記第１の伝達回路の出力と同一のノードに出力が接続される前記第２の伝達回路を備えることを特徴とする請求項１記載のレベルシフト回路。
【請求項１２】
前記出力合成回路は、前記第１の伝達回路の出力と異なるノードに出力が接続される前記第２の伝達回路を備えることを特徴とする請求項１記載のレベルシフト回路。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、2つの異なる電源電圧間で信号を送受信する場合に必要な信号のレベルを変換するレベルシフト回路に関する技術である。
【０００２】
【従来の技術】
従来のレベルシフト回路についての概念図を図１２に示す。一般的にレベルシフト回路は電源電圧Vaで動作する回路Ａから電源電圧Vbで動作する回路Ｂへ伝達される信号のレベルを変換する回路であり、電源電圧Vaで動作する第１のインバータと電源電圧Vbで動作する第２のインバータを直列に接続する回路により構成される。回路Aよりレベルシフト回路に伝達される信号の入力信号電圧Vinがロウレベルからハイレベルへ変化する時、レベルシフト回路の第1のインバータのスレッショルド電圧であるVth(a)を上回るとレベルシフト回路の第1のインバータは反転出力を開始する。更に第１のインバータの出力電圧V1が第２のインバータのスレッショルド電圧Vth(b)を下回ると第２のインバータは反転出力を開始し、レベルシフト回路から回路Bへ出力信号電圧Voutが出力される。一方、回路Aよりレベルシフト回路に伝達される信号の入力信号電圧Vin がハイレベルからロウレベルへ変化する時、入力信号Vinの電圧が第1のインバータのスレッショルド電圧であるVth(a)を下回るとレベルシフト回路の第1のインバータは反転出力を開始し、第１のインバータの出力電圧が第2のインバータのスレッショルド電圧Vth(b)を下回ると、第２のインバータは出力信号電圧Voutを出力する。電源電圧の高いインバータと電源電圧の低いインバータを直列に接続した場合、2つのインバータのスレッショルド電圧が異なる為、伝達される信号波形は立上り時よりも立下り時により大きな遅延が発生する。従って、レベルシフト回路から回路Bへ出力される信号の出力電圧Voutはハイ期間に対してロウ期間の方が長くなり伝達される信号は図１３に示すようにデューティが変化してしまうという問題があった。
【０００３】
【発明が解決しようとする課題】
電源電圧の高いインバータと電源電圧の低いインバータを直列に接続した場合、2つのインバータのスレッショルド電圧が異なる為、伝達される信号波形は立上り時よりも立下り時により大きな遅延を発生する。従って、レベルシフト回路から回路Bへ出力される信号の出力電圧Voutはハイ期間に対してロウ期間の方が長くなり伝達される信号は図１３に示すようにデューティが変化してしまうという問題があった。
【０００４】
本発明は、上記した従来技術の欠点を除くためになされたものであって、本発明の目的とするところは、高速に信号を伝達することが可能な立上り遅延の小さいレベルシフト経路を従来例のレベルシフト経路に追加することにより、レベルシフト回路全体の立上り遅延を小さくすることを目的とする。
【０００５】
更に本発明は立上り遅延と立下り遅延の時間差が従来型と比較して少なくデューティ変動が少ないレベルシフト回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の特徴は（イ）入力信号電圧の立上りエッジを検出し伝達する第1の伝達回路と、（ロ）入力信号電圧の立下りエッジを検出し伝達する第2の伝達回路と、（ハ）、第1の伝達回路と前記第2の伝達回路から伝達される信号を波形整形し前記入力電圧をレベル変換した出力信号電圧を出力する出力合成回路とを含むレベルシフト回路であることを要旨とする。
【０００７】
【発明の実施の形態】
2つの異なる第１の上位電源電圧Vaと、第1の上位電源電圧Vaよりは下位である第2の上位電源電圧Vbを持つ降圧型レベルシフト回路において、入力信号電圧Vinの立上りエッジを伝達する第1の伝達回路１と、入力信号電圧Vinの立下りエッジを伝達する第2の伝達回路２と、第1の伝達回路１と第2の伝達回路２からの出力を合成した波形を波形整形し出力する出力合成回路３を備えることを特徴とする出力信号のデューティを可変することが可能なレベルシフト回路の実施の形態について説明する。
【０００８】
（第1の実施の形態）
本発明の第ｌの実施の形態を示すレベルシフト回路の回路図を図２に示すように、入力信号電圧Vinの立上りエッジを伝達する第1の伝達回路１と、入力信号電圧Vinの立下りエッジを伝達する第2の伝達回路２と、第1の伝達回路１と第2の伝達回路２の出力を合成し波形整形する出力合成回路３から構成されている。第１の伝達回路１は入力信号電圧Vinを印加するゲート端子と、第１の上位電源電圧Vaを印加するドレイン端子Dと、下位電源電圧Vgを印加するバックゲート端子と、出力合成回路３の入力に接続するソース端子Sとを備えた第1のnMOSトランジスタN1により構成される。又、第２の伝達回路２は入力信号電圧Vinを入力とする第１の上位電源電圧Vaで動作する第１のインバータI1と、第１のインバータI1の出力端子に入力端子を直列に接続し第２の上位電源電圧Vbで動作する第２のインバータI2により構成されている。更に、出力合成回路３は第２の上位電源電圧Vbで動作する第３のインバータI3と、第３のインバータI3の出力端子に入力端子を直列に接続し第２の上位電源電圧Vbで動作する第４のインバータI4により構成されている。ここで、入力信号電圧Vinがロウレベルからハイレベルに変化する時、入力信号電圧Vinの立上りエッジを伝達する第1の伝達回路１は入力信号電圧Vinに接続されたゲート端子Gの電圧がnMOSトランジスタのスレッショルド電圧VthNを上回ると第１のnMOSトランジスタN1はオンし、入力信号電圧Vinの立上がりエッジを出力合成回路３の入力である第3のインバータI3の入力端子に伝達する。一方、入力信号電圧Vinがハイレベルからロウレベルに変化する時、入力信号電圧Vinの立下りエッジを伝達する第２の伝達回路２は、入力信号電圧Vinが第1の上位電源電圧Vaで動作するインバータのスレッショルド電圧Vth(a)を下回ると第1のインバータI1は反転出力を開始し、更に第1のインバータI1の出力電圧V1が第1の上位電源電圧Vaよりは下位である第２の上位電源電圧Vbで動作するインバータのスレッショルド電圧Vth(b)を上回ると、第２のインバータI2は反転出力を開始し、出力合成回路３の入力である第３のインバータI3の入力端子に立下りエッジを伝達する。一方、出力合成回路３では第１の伝達回路１と第２の伝達回路２の出力を合成した信号を第３のインバータI3の入力端子に入力し、第２のインバータI2の出力電圧V2が第1の上位電源電圧Vaよりは下位である第２の上位電源電圧Vbで動作するインバータのスレッショルド電圧Vth(b)に達すると第３のインバータI3は反転出力を開始し、波形整形した出力を第４のインバータI4の入力に伝達する。ここで第４のインバータI4の入力端子の電圧が第1の上位電源電圧Vaよりは下位である第２の上位電源電圧Vbで動作するインバータのスレッショルド電圧Vth(b)に達すると第４のインバータI4は反転出力を開始し、出力信号電圧Voutとなる信号を出力する。本発明によれば、入力信号電圧Vinの立上りエッジを高速に伝達することが可能な第１の伝達回路１により立上り遅延の小さい波形を伝達し、立上り遅延と立下り遅延の時間差が従来型と比較して少なくデューティ変動が少ないレベルシフト回路を提供することできる。本実施の形態における動作時のタイミングチャートを図３に示す。
【０００９】
（第２の実施の形態）
本発明の第２の実施の形態を示すレベルシフト回路は図４に示すように、入力信号電圧Vinの立上りエッジを伝達する第1の伝達回路１と、入力信号電圧Vinの立下りエッジを伝達する第2の伝達回路２と、第1の伝達回路１と第2の伝達回路２からの出力を合成し波形整形する出力合成回路３を備えている。本実施例では第1の実施の形態の第1の伝達回路１の第1のnMOSトランジスタを第1のpMOSトランジスタに置き換え、MOSトランジスタのゲート信号が第1の実施の形態と比較して位相が反対となる第１のインバータI1の出力と接続していることを特徴とする。尚、本実施の形態では第1のpMOSトランジスタP1のドレイン端子Dに第2のpMOSトランジスタP2をダイオード接続することで第1のpMOSトランジスタP1がオンした場合の第１の伝達回路１の出力電圧をVb以下に抑えている。これによって、第1のpMOSトランジスタP1がオンし、第２のインバータI2出力電圧V2がハイとなる状態でpMOSトランジスタP1がオンしている場合に、第1の上位電源電圧Vaより第２のpMOSトランジスタP2を経由して第2の上位電源電圧Vbに電流が流入することを防止することが出来る。他は第1の実施の形態と実質的に同様であるので、重複した記載を省略する。
【００１０】
（第３の実施の形態）
本発明の第３の実施の形態を示すレベルシフト回路は図５に示すように、入力信号電圧Vinの立上りエッジを伝達する第1の伝達回路１と、入力信号電圧Vinの立下りエッジを伝達する第2の伝達回路２と、第1の伝達回路１と第2の伝達回路２からの出力を合成し波形整形する出力合成回路３を備えることを特徴とする。第1の伝達回路１は、第1の上位電源電圧を印加するバックゲート端子と、下位電源電圧Vgを印加するドレイン端子Dと、出力合成回路３に接続するソース端子Sとを備えた第1のpMOSトランジスタP1により構成される。第2の実施の形態における第1の伝達回路１と比較し第1のpMOSトランジスタP1が下位電源電圧Vgに接続されていること、及び出力電圧が第2の上位電源電圧Vbを上回る事がないため第2のpMOSトランジスタP2が不要であること、MOSトランジスタ出力の位相が反転するため、出力回路への接続するノードが異なる。他は第１の実施の形態と実質的に同様であるので、重複した記載を省略する。
【００１１】
（第４の実施の形態）
本発明の第４の実施の形態を示すレベルシフト回路は図６に示すように、入力信号電圧Vinの立上りエッジを伝達する第1の伝達回路１と、入力信号電圧Vinの立下りエッジを伝達する第2の伝達回路２と、第1の伝達回路１と第2の伝達回路２からの出力を合成し波形整形する出力合成回路３を備えることを特徴とする。第1の伝達回路１はドレイン端子Dを第1の上位電源電圧Vaに、ゲート端子Gを第１のインバータの出力端子に、ソース端子Sを第4のインバータI4の入力端子と第２のnMOSトランジスタN2のソース端子Sに接続した第１のnMOSトランジスタN１と、ドレイン端子を第4のインバータI4の入力と第１のnMOSトランジスタN1のソース端子Sに、ゲート端子Gを入力信号電圧Vinに、Ｄソース端子Sを下位電源電圧Vgに接続した第２のnMOSトランジスタN2を備えることを特徴とする。第1の実施の形態と比較して逆位相の信号をゲート端子Gに入力する第1のnMOSトランジスタN1と第２のnMOSトランジスタN2を交互にオンさせることにより入力信号電圧の立上りを伝達していることが異なる。他は第１の実施の形態と実質的に同様であるので、重複した記載を省略する。
【００１２】
（第５の実施の形態）
本発明の第５の実施の形態を示すレベルシフト回路は図７に示すように、入力信号電圧Vinの立上りエッジを伝達する第1の伝達回路１と、入力信号電圧Vinの立下りエッジを伝達する第2の伝達回路２と、第1の伝達回路１と第2の伝達回路２からの出力を合成し波形整形する出力合成回路３を備えることを特徴とする。第4の実施の形態の第1の伝達回路１の出力に第5のインバータI5を接続した実施の形態で、第5のインバータI5の出力は第4の実施例と比較して逆位相となる第3のインバータI3の入力端子に接続される。他は第４の実施の形態と実質的に同様であるので、重複した記載を省略する。
【００１３】
（第６の実施の形態）
本発明の第６の実施の形態を示すレベルシフト回路は図８に示すように、入力信号電圧Vinの立上りエッジを伝達する第1の伝達回路１と、入力信号電圧Vinの立下りエッジを伝達する第2の伝達回路２と、第1の伝達回路１と第2の伝達回路２からの出力を合成し波形整形する出力合成回路３を備えることを特徴とする。第４の実施の形態の第1の伝達回路１の入力端子を逆位相とし、出力に第5のインバータI5を接続した実施の形態である。他は第４の実施の形態と実質的に同様であるので、重複した記載を省略する。
【００１４】
（第７の実施の形態）
本発明の第７の実施の形態を示すレベルシフト回路は図９に示すように、入力信号電圧Vinの立上りエッジを伝達する第1の伝達回路１と、入力信号電圧Vinの立下りエッジを伝達する第2の伝達回路２と、第1の伝達回路１と第2の伝達回路２からの出力を合成し波形整形する出力合成回路を備えることを特徴とする。第2の実施の形態の第1の伝達回路１における第1のpMOSトランジスタP1の出力に第5のインバータI5を接続した実施の形態で、第１の回路は位相が反転されるため、出力回路に於いて、第１の回路の出力を▲５▼に接続して、第２の伝達回路２と位相を一致させている。結果的に本実施の形態は第2の実施の形態と同様の基本動作を行う。尚、本実施例では実施例２に於ける第2のpMOSトランジスタを挿入しなくても出力が第2の上位電源電圧Vbを上回る事がない。又、第１の伝達回路１の出力がハイの状態の際、第２の回路又は出力合成回路３に含まれるインバータを経由して第1の上位電源電圧Vaより下位電源電圧Vgへ至る電流経路を遮断することができる。他は第２の実施の形態と実質的に同様であるので、重複した記載を省略する。
【００１５】
（第８の実施の形態）
本発明の第８の実施の形態を示すレベルシフト回路は図９に示すように、入力信号電圧Vinの立上りエッジを伝達する第1の伝達回路１と、入力信号電圧Vinの立下りエッジを伝達する第2の伝達回路２と、第1の伝達回路１と第2の伝達回路２からの出力を合成し波形整形する出力合成回路３を備えることを特徴とする。本実施の形態は第4の実施の形態における第１の伝達回路１である第1のpMOSトランジスタP1の出力を第5のインバータI5に接続することにより位相を反転させ出力合成回路３への接続する場所を変えたものである。他は第４の実施の形態と実質的に同様であるので、重複した記載を省略する。
【００１６】
（第９の実施の形態）
本発明の第９の実施の形態を示すレベルシフト回路は図１１に示すように、入力信号電圧Vinの立上りエッジを伝達する第1の伝達回路１と、入力信号電圧Vinの立下りエッジを伝達する第2の伝達回路と、第1の伝達回路と第2の伝達回路からの出力を合成し波形整形する出力合成回路を備えることを特徴とする。本実施の形態は第1の実施の形態の出力回路に任意の段数のインバータを接続することを特徴とする。インバータを多段に接続することで任意の場所に第1の伝達回路１及び第2の伝達回路２の出力信号を入力し入力信号電圧Vinの立上りエッジを伝達するタイミングの調節を行うことが可能となる。従って、2つの異なる第１の上位電源電圧Vaと、第1の上位電源電圧Vaよりは下位である第2の上位電源電圧Vbを持つ降圧型レベルシフト回路において、従来の技術に見られるような入力信号に対する出力信号のデューティの変化を調整することが可能となる。他は第１の実施の形態と実質的に同様であるので、重複した記載を省略する。
【００１７】
【発明の効果】
本発明によれば、高速に信号を伝達することが可能な立上り遅延の小さいレベルシフト経路を従来例のレベルシフト経路に追加することにより、レベルシフト回路全体の立上り遅延を小さくすることができ、更に立上り遅延と立下り遅延の時間差が従来型と比較して少なくデューティ変動が少ないレベルシフト回路を提供することできる。
【図面の簡単な説明】
【図１】本発明おけるレベルシフト回路の構成を説明した図である。
【図２】レベルシフト回路に関する第１の実施の形態を説明した図である。
【図３】レベルシフト回路に関する第１の実施の形態におけるタイミングチャートを説明した図である。
【図４】レベルシフト回路に関する第２の実施の形態を説明した図である。
【図５】レベルシフト回路に関する第３の実施の形態を説明した図である。
【図６】レベルシフト回路に関する第４の実施の形態を説明した図である。
【図７】レベルシフト回路に関する第５の実施の形態を説明した図である。
【図８】レベルシフト回路に関する第６の実施の形態を説明した図である。
【図９】レベルシフト回路に関する第７の実施の形態を説明した図である。
【図１０】レベルシフト回路に関する第８の実施の形態を説明した図である。
【図１１】レベルシフト回路に関する第９の実施の形態を説明した図である。
【図１２】従来のレベルシフト回路の構成を説明した図である。
【図１３】従来のレベルシフト回路のタイミングチャートを説明した図である。
【符号の説明】
１     第１の伝達回路
２     第２の伝達回路
３     出力合成回路
Ｐ１   第１のpMOSトランジスタ
Ｐ２   第２のpMOSトランジスタ
Ｎ１   第１のnMOSトランジスタ
Ｎ２   第２のnMOSトランジスタ
I１    第１のインバータ
I２    第２のインバータ
I３    第３のインバータ
I４    第４のインバータ
I５    第５のインバータ
I６    第６のインバータ
Va    第１の上位電源電圧
Vb    第２の上位電源電圧
Vg    下位電源電圧
Vin    入力信号電圧
V１    第１のインバータ出力電圧
V２    第２のインバータ出力電圧
V３    第３のインバータ出力電圧
Vout   出力信号電圧
VthN        nMOSトランジスタのスレッショルド電圧
VthP  pMOSトランジスタのスレッショルド電圧
Vth(a)  第１の上位電源電圧Vaで動作するインバータのスレッショルド電圧
Vth(b)  第２の上位電源電圧Vbで動作するインバータのスレッショルド電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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