(57)【特許請求の範囲】
【請求項１】
被試験対象の試験を支援するテスト支援システムであって、
前記被試験対象の回路データとこの回路データの信号入力パターンとに基づいて、シミュレーションを行い、シミュレーション結果パターンを作成するＣＡＤ部と、
このシミュレータ部のシミュレーション結果パターンをテストパターンに変換し、シミュレーション結果パターンとテストパターンとの対応表を作成するデータ変換部と、
このデータ変換部の対応表を格納する対応記憶部と、
前記データ変換部のテストパターンに基づいて、前記被試験対象を試験し、フェイル情報を得るテスタと、
このテスタのフェイル情報と前記対応記憶部の対応表により、フェイル箇所を解析するフェイル解析部と
を有し、前記ＣＡＤ部は、前記フェイル解析部のフェイル箇所を表示することを特徴とするテスト支援システム。
【請求項２】
対応表は、シミュレーション結果パターンの時刻とテストパターンのアドレスとの関係を示す複数のシミュレーション時刻対応表と、これらのシミュレーション時刻対応表と複数のテストパターンとの関係を示すパターン管理テーブルとからなることを特徴とする請求項１記載のテスト支援システム。
【請求項３】
被試験対象の試験を支援するテスト支援システムであって、
前記被試験対象の回路データに基づいて、スキャンパターンを作成し、スキャンパターンと被試験対象のフリップフロップとの対応表を作成するＣＡＤ部と、
このＣＡＤ部の対応表を格納する対応記憶部と、
前記ＣＡＤ部のスキャンパターンをテストパターンに変換するデータ変換部と、
前記データ変換部のテストパターンに基づいて、前記被試験対象を試験し、フェイル情報を得るテスタと、
このテスタのフェイル情報と前記対応記憶部の対応表により、フェイル箇所を解析するフェイル解析部と
を有することを特徴とするテスト支援システム。
【請求項４】
データ変換部は、対応記憶部の対応表のアドレスをテストパターンのアドレスに修正し、対応表とテストパターンとの関係を対応記憶部の対応表に格納することを特徴とする請求項３記載のテスト支援システム。
【請求項５】
対応表は、テストパターンと被試験対象のフリップフロップの関係を示す複数のスキャンチェーン順番対応表と、これらのスキャンチェーン順番対応表と複数のテストパターンとの関係を示すパターン管理テーブルとからなることを特徴とする請求項４記載のテスト支援システム。
【請求項６】
ＣＡＤ部は、フェイル解析部のフェイル箇所を表示することを特徴とする請求項３〜５のいずれかに記載のテスト支援システム。
【請求項７】
ＣＡＤ部は、シミュレーション結果パターンの波形表示上に、フェイル解析部が解析した時刻位置にマークを付して表示することを特徴とする請求項１，２記載のテスト支援システム。
【請求項８】
ＣＡＤ部は、フェイル解析部が解析したフリップフロップを被試験対象の回路図上に表示することを特徴とする請求項６記載のテスト支援システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、被試験対象の試験を支援するテスト支援システムに関し、不良箇所の解析を容易に行うことができるテスト支援システムに関するものである。
【０００２】
【従来の技術】
ＩＣテスタは、被試験対象、例えば、ＩＣ，ＬＳＩ等に試験パターンを与え、被試験対象の出力と期待値パターンとを比較し、良否の判定を行っている。これに用いられる試験パターン、期待値パターン等は、被試験対象のシミュレーションによるデータを変換して得られている。このような装置を、図８を用いて説明する。
【０００３】
図８において、被試験対象（以下ＤＵＴと略す）１は、ＩＣ、ＬＳＩ等である。記憶部２はＤＵＴ１の回路データを記憶する。記憶部３は記憶部２の回路データの信号入力パターンを記憶する。シミュレータ４は、記憶部２の回路データと記憶部３の信号入力パターンにより、シミュレーションを行い、シミュレーション結果パターン（信号入力パターン、信号出力パターン）を出力する。記憶部５は、シミュレータ４のシミュレーション結果パターンを記憶する。パターンコンバータ６は、記憶部５のシミュレーション結果パターンをテストパターンに変換する。記憶部７は、パターンコンバータ６のテストパターンを記憶する。ＩＣテスタ８は、記憶部７のテストパターンにより、ＤＵＴ１を試験し、良否の判定を行い、フェイル情報を出力する。ここで、フェイル情報とは、フェイルのピン、テストパターンアドレス、ループカウンタ等である。記憶部９は、ＩＣテスタ８のフェイル情報を記憶する。
【０００４】
このような装置の動作を以下に説明する。ＤＵＴ１の回路データ設計時、回路データの設計ツール上で信号入力パターンを作成する。そして、記憶部２，３にそれぞれ回路データ、信号入力パターンが格納される。シミュレータ４が、記憶部２の回路データと記憶部３の信号入力パターンとにより、シミュレーションを行い、ＤＵＴ１の動作論理を検証する。そして、シミュレータ４がシミュレーション結果パターンを記憶部５に格納する。このシミュレーション結果パターンは、シミュレーション上の時刻で示されている。このため、このままのシミュレーション結果パターンでは、ＩＣテスタ８は動作しない。そこで、パターンコンバータ６が、シミュレーション結果パターンをＩＣテスタ８のテストレートで切り出し、各テストレート内のエッジタイミングと論理値（０／１）により、波形を定義したテストパターン（試験パターン、期待値パターン等）に変換し、記憶部７に格納する。この記憶部のテストパターンにより、ＩＣテスタ８はＤＵＴ１の試験を行い、良否の判定を行い、フェイル情報を記憶部９に格納する。
【０００５】
【発明が解決しようとする課題】
このような装置ではフェイル情報を得ることができる。しかし、ＤＵＴ１が不良（フェイル）となった原因が、ＤＵＴ１のマージン等の設計上による問題なのか、プロセスを含む製造上の問題なのかを切り分ける必要がある。そこで、記憶部９に格納されたフェイル情報により、手作業で信号入力パターンあるいはシミュレーション結果パターン上のフェイル検出点を割り出さなければならない。しかし、シミュレーション結果パターンからテストパターンを得るため、パターンコンバータ６では、何度も変換を行っているので、容易に求めることができなかった。
【０００６】
また、１つのＤＵＴ１を試験するためには、１００種類を越えるような多数のパターンを扱うため、換算時に誤ってしまうという問題点があった。
【０００７】
そこで、本発明の目的は、不良箇所の解析を容易に行うことができるテスト支援システムを実現することにある。
【０００８】
【課題を解決するための手段】
請求項１記載の本発明は、
被試験対象の試験を支援するテスト支援システムであって、
前記被試験対象の回路データとこの回路データの信号入力パターンとに基づいて、シミュレーションを行い、シミュレーション結果パターンを作成するＣＡＤ部と、
このシミュレータ部のシミュレーション結果パターンをテストパターンに変換し、シミュレーション結果パターンとテストパターンとの対応表を作成するデータ変換部と、
このデータ変換部の対応表を格納する対応記憶部と、
前記データ変換部のテストパターンに基づいて、前記被試験対象を試験し、フェイル情報を得るテスタと、
このテスタのフェイル情報と前記対応記憶部の対応表により、フェイル箇所を解析するフェイル解析部と
を有し、前記ＣＡＤ部は、前記フェイル解析部のフェイル箇所を表示することを特徴とするものである。
【０００９】
請求項２記載の本発明は、請求項１記載の本発明において、
対応表は、シミュレーション結果パターンの時刻とテストパターンのアドレスとの関係を示す複数のシミュレーション時刻対応表と、これらのシミュレーション時刻対応表と複数のテストパターンとの関係を示すパターン管理テーブルとからなることを特徴とするものである。
【００１０】
請求項３記載の本発明は、
被試験対象の試験を支援するテスト支援システムであって、
前記被試験対象の回路データに基づいて、スキャンパターンを作成し、スキャンパターンと被試験対象のフリップフロップとの対応表を作成するＣＡＤ部と、
このＣＡＤ部の対応表を格納する対応記憶部と、
前記ＣＡＤ部のスキャンパターンをテストパターンに変換するデータ変換部と、
前記データ変換部のテストパターンに基づいて、前記被試験対象を試験し、フェイル情報を得るテスタと、
このテスタのフェイル情報と前記対応記憶部の対応表により、フェイル箇所を解析するフェイル解析部と
を有することを特徴とするものである。
【００１１】
請求項４記載の本発明は、請求項３記載の本発明において、
データ変換部は、対応記憶部の対応表のアドレスをテストパターンのアドレスに修正し、対応表とテストパターンとの関係を対応記憶部の対応表に格納することを特徴とするものである。
【００１２】
請求項５記載の本発明は、請求項４記載の本発明において、
対応表は、テストパターンと被試験対象のフリップフロップの関係を示す複数のスキャンチェーン順番対応表と、これらのスキャンチェーン順番対応表と複数のテストパターンとの関係を示すパターン管理テーブルとからなることを特徴とするものである。
【００１３】
請求項６記載の本発明は、請求項３〜５のいずれかに記載の本発明において、
ＣＡＤ部は、フェイル解析部のフェイル箇所を表示することを特徴とするものである。
【００１４】
請求項７記載の本発明は、請求項１，２記載の本発明において、
ＣＡＤ部は、シミュレーション結果パターンの波形表示上に、フェイル解析部が解析した時刻位置にマークを付して表示することを特徴とするものである。
【００１５】
請求項８記載の本発明は、請求項６記載の本発明において、
ＣＡＤ部は、フェイル解析部が解析したフリップフロップを被試験対象の回路図上に表示することを特徴とするものである。
【００１６】
【発明の実施の形態】
以下図面を用いて本発明の実施の形態を説明する。図１は本発明の第１の実施例を示した概念構成図である。
【００１７】
図１において、ＣＡＤ（computer-aided design）部１０は、ＤＵＴ１の設計を行い、シミュレーション結果パターンを作成すると共に、フェイル解析結果が入力され、フェイル箇所を表示する。データ変換部２０は、ＣＡＤ部１０のシミュレーション結果パターンをテストパターンに変換し、シミュレーションパターンとテストパターンとの対応表を作成する。対応記憶部３０は、データ変換部２０の対応表を格納する。テスタ４０は、データ変換部２０のテストパターンに基づいて、ＤＵＴ１を試験し、フェイル情報を得る。フェイル解析部５０は、テスタ４０のフェイル情報と対応記憶部３０の対応表により、フェイル箇所を解析し、解析結果をＣＡＤ部１０に出力する。
【００１８】
次に、具体的構成を図２に示し説明する。図２において、ＣＡＤ部１０は、記憶部１１，１２、シミュレータ１３、記憶部１４を有する。記憶部１１はＤＵＴ１の回路データを記憶する。記憶部１２は記憶部１１の回路データの信号入力パターンを記憶する。シミュレータ１３は、記憶部１１の回路データと記憶部１２の信号入力パターンにより、シミュレーションを行い、シミュレーション結果パターン（信号入力パターン、信号出力パターン）を出力する。また、シミュレータ１３は、フェイル解析部５０の解析結果が入力され、フェイル箇所を表示する。記憶部１４は、シミュレータ１３のシミュレーション結果パターンを記憶する。
【００１９】
データ変換部２０は、パターンコンバータ２１、記憶部２２を有する。パターンコンバータ２１は、記憶部１４のシミュレーション結果パターンをテストパターンに変換し、対応表であるシミュレーション時刻対応表、パターン管理テーブルを作成する。ここで、シミュレーション時刻対応表とは、シミュレーション時刻とテストパターンのアドレスの関係を示す表で、パターン管理テーブルとは、シミュレーション時刻管理表とテストパターンとの関係を示す表である。記憶部２２は、パターンコンバータ２１のテストパターンを記憶する。
【００２０】
対応記憶部３０は記憶部３１，３２からなる。記憶部３１は、パターンコンバータ２１のシミュレーション時刻対応表を記憶する。記憶部３２は、パターンコンバータ２１のパターン管理テーブルを記憶する。
【００２１】
テスタ４０は、ＩＣテスタ４１、記憶部４２からなる。ＩＣテスタ４１は、記憶部２２のテストパターンにより、ＤＵＴ１を試験し、良否の判定を行い、フェイル情報を出力する。ここで、フェイル情報とは、フェイルのピン、テストパターンアドレス、ループカウンタ、テストレート値、ストローブエッジタイミング値等である。記憶部４２は、ＩＣテスタ４１のフェイル情報を記憶し、フェイル解析部５０に渡す。
【００２２】
このような装置の動作を以下で説明する。図３はテストパターンの記述例を示した図で、図４はシュミレーション時刻対応表を示した図である。図３において、アドレス値は、テストパターンが１行ごとに格納されるＩＣテスタ４１上のメモリのアドレスを示し、命令部は、パターンの繰返し等の命令コードを示す。ここで、”ＬｏｏｐＳｔａｒｔ  ４”は、ループスタート、４回繰返しを示し、”ＮＯＰ”はノーオペレーション、”ＬｏｏｐＥｎｄ”はループエンドを示す。タイミング部は、タイミング設定の組み合わせ番号である。タイミング設定の組み合わせは、テストレート設定値、期待値の比較タイミングを示すストローブ設定値からなり、ここでは、”Ｔ１＝５０［ｎｓ］，２５［ｎｓ］”，”Ｔ２＝１００［ｎｓ］，５０［ｎｓ］”，”Ｔ３＝５０［ｎｓ］，３５［ｎｓ］”とする。そして、パターン部は、試験パターン、期待値パターンのそれぞれを示す。
【００２３】
ＣＡＤ部１０は、ＤＵＴ１の回路設計を行い、回路データを記憶部１１に格納し、信号入力パターンを作成し、記憶部１２に格納する。シミュレータ１３が、記憶部１１の回路データと記憶部１２の信号入力パターンとにより、シミュレーションを行い、ＤＵＴ１の動作論理を検証する。そして、シミュレータ１３がシミュレーション結果パターンを記憶部１４に格納する。
【００２４】
次に、パターンコンバータ２１が、記憶部１４のシミュレーション結果パターンをＩＣテスタ４１のテストレートで切り出し、各テストレート内のエッジタイミングと論理値（０／１）により、波形を定義したテストパターン（試験パターン、期待値パターン等）に変換し、記憶部２２に格納する。このテストパターンは例えば図３に示される。このとき、パターンコンバータ２１は、シミュレーション結果パターン（テストパターン）ごとに、シミュレーション時刻対応表を作成し、記憶部３１に格納する。また、パターンコンバータ２１は、テストパターンとシミュレーション時刻対応表との関係を、記憶部３２のパターン管理テーブルに格納する。
【００２５】
そして、ＩＣテスタ４１は、記憶部２２のテストパターンにより、ＤＵＴ１の試験を行い、良否の判定を行い、フェイル情報を記憶部４２に格納する。フェイル解析部５０は、記憶部４２のフェイル情報、記憶部３１のシミュレーション時刻対応表、記憶部３２のパターン管理テーブルに基づいて、フェイル箇所を解析する。
【００２６】
例えば、図３に示すテストパターンにおいて、フェイル情報が、アドレス値”０００１”、パターンの繰返し回数を示すループカウント値”２”のとき、フェイル解析部５０は、図４に示すシミュレーション時刻対応表により、アドレス値”０００１”から、ループスタートからループエンドの繰返しの周期１５０［ｎｓ］にループカウント値”２”を掛け合わせ、３００［ｎｓ］を得て、シミュレーション上の対応時刻５０［ｎｓ］とそのストローブ設定値２５［ｎｓ］を足す。この結果、シミュレーション結果パターンでの時刻３７５［ｎｓ］を得ることができる。また、フェイル情報が、アドレス値”０００６”のとき、フェイル解析部５０は、アドレス値”０００６”から対応時刻１０００［ｎｓ］とストローブタイミング設定値２５［ｎｓ］とから、１０２５［ｎｓ］を得て、シミュレーション結果パターンでの時刻がわかる。
【００２７】
そして、フェイル解析部５０は、解析した結果（時刻）をシミュレータ１３に送る。シミュレータ１３は、シミュレーション結果パターンの波形表示上の該当ピンの解析した時刻位置に表示マークを付して表示する。
【００２８】
このように、データ変換部３０で対応表を作成し、この対応表とテスタ４０のフェイル情報に基づいて、フェイル解析部５０が解析を行うので、不良箇所の解析が容易に行うことができる。
【００２９】
また、ＣＡＤ部１０で、フェイル解析部５０の解析結果に基づいて表示を行うので、容易にＤＵＴ１の不良解析が行える。
【００３０】
次に、スキャンパステストの場合について説明する。スキャンパステストとは、ＤＵＴ１内部にスキャンパステスト用フリップフロップを挿入し、フリップフロップにより構成されるスキャンチェーンに対して、シリアルパターンを与えて、スキャンチェーンからのシリアル出力が期待される値と一致するかどうかで、パス／フェイルを求めている。このような第２の実施例を図５に示し説明する。図５は本発明の第２の実施例を示した概略構成図である。ここで、図１，２と同一のものは同一符号を付し説明を省略する。
【００３１】
図５において、ＣＡＤ部６０は、ＣＡＤ部１０の代わりに設けられ、回路データに基づいて、スキャンパターンを作成し、スキャンパターンとＤＵＴ１のフリップフロップとの対応表を作成すると共に、解析結果が入力され、フェイル箇所を表示する。対応記憶部７０は、ＣＡＤ部６０の対応表を格納する。データ変換部８０は、ＣＡＤ部６０のスキャンパターンをテストパターンに変換し、対応記憶部７０の対応表をテストパターンに合わせて修正し、テストパターンをテスタ４０に出力する。フェイル解析部９０は、テスタ４０のフェイル情報と対応記憶部７０の対応表により、フェイル箇所を解析し、ＣＡＤ部６０に出力する。
【００３２】
次に、具体的構成を図６に示し説明する。図６において、ＣＡＤ部６０は、記憶部６１、オートマチックテストパターンジェネレータ（以下ＡＴＰＧと略す）６２、記憶部６３、表示処理部６４を有する。記憶部６１は、ＤＵＴ１の回路データを記憶する。ＡＴＰＧ６２は、記憶部６１の回路データにより、スキャンパターンを作成し、スキャンチェーン順番対応表を作成する。記憶部６３は、ＡＴＰＧ６２のスキャンパターンを記憶する。表示処理部６４は、記憶部６１の回路データとフェイル解析部９０の解析結果により、フェイル箇所を表示する。
【００３３】
対応記憶部７０は記憶部７１，７２からなる。記憶部７１は、ＡＴＰＧ６２のスキャンチェーン順番対応表を記憶する。記憶部７２は、パターン管理テーブル７２を記憶する。
【００３４】
データ変換部８０はパターンコンバータ８１、記憶部８２を有する。パターンコンバータ８１は、記憶部６３のスキャンパターンをテストパターンに変換し、記憶部７１のスキャンチェーン順番対応表をテストパターンに合わせて修正する。また、パターンコンバータ８１は、パターン管理テーブルを作成し、記憶部７２に格納する。記憶部８２は、パターンコンバータ８１のテストパターンを記憶し、ＩＣテスタ４１に与える。
【００３５】
このような装置の動作を以下に説明する。図７はスキャンチェーン順番対応表を示した図である。
【００３６】
ＣＡＤ部６０は、ＤＵＴ１の回路設計を行い、回路データを記憶部６１に格納する。ＡＴＰＧ６２が、記憶部６１の回路データにより、スキャンパターンを作成し、記憶部６３に格納する。また、ＡＴＰＧ６２は、スキャンパターンとＤＵＴ１のフリップフロップの関係を示すスキャンチェーン順番対応表を、図７に示すように、スキャンパターンアドレス値とフリップフロップの番号で作成し、記憶部７１に格納する。
【００３７】
次に、パターンコンバータ８１が、記憶部６３のスキャンパターンをテストレートで切り出し、各テストレート内のエッジタイミングと論理値（０／１）により、波形を定義したテストパターン（試験パターン、期待値パターン等）に変換し、記憶部８２に格納する。また、パターンコンバータ８１は、記憶部７１のスキャンチェーン順番対応表をスキャンパターンとの関係をテストパターンとの関係に修正すると共に、テストパターンとスキャンチェーン対応表との関係を示すパターン管理テーブルを作成し、記憶部７２に格納する。
【００３８】
そして、ＩＣテスタ４１は、記憶部８２のテストパターンにより、ＤＵＴ１の試験を行い、良否の判定を行い、フェイル情報を記憶部４２に格納する。フェイル解析部９０は、記憶部４２のフェイル情報、記憶部７１のスキャンチェーン順番対応表、記憶部７２のパターン管理テーブルに基づいて、フリップフロップのフェイル箇所を解析する。
【００３９】
例えば、フェイル情報が、アドレス値”１”のとき、データ解析部９０は、図７に示すスキャンチェーン順番対応表により、フリップフロップの番号”ＦＦ２”を得る。
【００４０】
そして、フェイル解析部９０は、解析した結果（フリップフロップの番号）をＣＡＤ部６０の表示処理部６４に送る。この解析した結果により、表示処理部６４は、記憶部６１の回路データを読み出し、回路図上に該当フリップフロップに表示マークを付して表示する。
【００４１】
このように、ＣＡＤ部６０で対応表を作成し、この対応表とテスタ４０のフェイル情報に基づいて、データ解析部９０が解析を行うので、不良箇所の解析を容易に行うことができる。
【００４２】
また、ＣＡＤ部６０が、フェイル解析部９０の解析結果に基づいて、表示を行うので、容易にＤＵＴ１の不良解析が行える。
【００４３】
なお、本発明はこれに限定されるものではなく、パターンコンバータ８１がスキャンチェーン対応表７１を修正する構成を示したが、修正しない構成でもよい。スキャンパターンはテストパターンに近く、スキャンチェーン対応表のアドレスが、テストパターンのアドレスに変更される程度である。従って、テストパターンの開始アドレスがわかれば、容易にスキャンチェーン順番対応表で、ＤＵＴ１のフリップフロップの関係を調べることができるので、スキャンチェーン順番対応表を変更しなくともよい。
【００４４】
【発明の効果】
本発明によれば、以下のような効果がある。
請求項１，２によれば、データ変換部で対応表を作成し、この対応表とテスタのフェイル情報に基づいて、フェイル解析部が解析を行うので、不良箇所の解析が容易に行うことができる。
【００４５】
請求項３〜５によれば、ＣＡＤ部で対応表を作成し、この対応表とテスタのフェイル情報に基づいて、データ解析部が解析を行うので、不良箇所の解析を容易に行うことができる。
【００４６】
請求項１，２，６〜８によれば、ＣＡＤ部が、フェイル解析部の解析結果に基づいて、表示を行うので、容易に被試験対象の不良解析が行える。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示した概念構成図である。
【図２】本発明の第１の実施例を示した具体的構成図である。
【図３】テストパターンの記述例を示した図である。
【図４】シュミレーション時刻対応表を示した図である。
【図５】本発明の第２の実施例を示した概念構成図である。
【図６】本発明の第２の実施例を示した具体的構成図である。
【図７】スキャンチャーン順番対応表を示した図である。
【図８】従来の構成を示した図である。
【符号の説明】
１  ＤＵＴ
１０，６０  ＣＡＤ部
２０，８０  データ変換部
３０，７０  対応記憶部
４０  テスタ
５０，９０  フェイル解析部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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