(57)【特許請求の範囲】
【請求項１】
映像信号の圧縮および復元過程において必要なランダムブロック読込みおよびシリアルブロック書込み機能を持つデジタル映像信号処理用メモリシステムにおいて、
外部から入力される行アドレスストローブ信号（／ＲＡＳ）と、列アドレスストローブ信号（／ＣＡＳ）と、ＲＢＡ制御信号（ＲＢＡ）と、書込みイネーブル信号（／ＷＥ）と、データ転送信号（／ＤＴ）とに応じて、ＲＢＡ読込み動作モードまたはＲＢＡ書き込み動作モードを決め、ＲＢＡ行アドレスおよびＲＢＡ列アドレス生成を制御し、データ転送を制御するＲＢＡ制御手段（３０）と、
前記行アドレスストローブ信号（／ＲＡＳ）に応答して、前記ＲＢＡ制御手段（３０）の制御に応じて外部入力アドレスからカウント時点を指定し、メモリセルアレイ（４０）の多数のワードラインを連続して選択するためのＲＢＡ行アドレスであって、シリアルクロックの特定サイクルごとに“１”ずつ増加するＲＢＡ行アドレスを生成する行アドレス発生手段（１０）と、
前記列アドレスストローブ信号（／ＣＡＳ）に応答して、前記ＲＢＡ制御手段（３０）の制御に応じて外部入力アドレスからＲＢＡ列アドレスであって、前記シリアルクロックのサイクルごとに“１”ずつ増加するＲＢＡ列アドレスを生成する列アドレス発生手段（２０）と、
前記メモリセルアレイ（４０）とデータをやりとりするシリアルレジスタ手段（６０）と、
前記列アドレス発生手段（２０）および前記ＲＢＡ制御手段（３０）から出力される信号に応じて選択信号を出力して前記メモリセルアレイ（４０）と前記シリアルレジスタ手段（６０）の間でのデータを制御するＲＢＡ選択手段（５０）と、
前記ＲＢＡ制御手段（３０）の制御に応じて前記ＲＢＡ列アドレスを用いて前記データが前記メモリセルアレイ（４０）の該当する列に伝達されるように前記シリアルレジスタ手段（６０）を制御するＲＢＡ Ｙ−デコーダ（７０）と、
前記ＲＢＡ制御手段（３０）の制御に応じてデータの入力または出力を決める入出力制御手段（８０）と、
その入出力制御手段（８０）に応じてデータの入力または出力を遂行する入出力手段（９０）と
を有することを特徴とするデジタル映像信号処理用メモリシステム。
【請求項２】
前記行アドレス発生手段（１０）は、外部から印加されるアドレス入力信号（ＡＩ）の初期のＸアドレスをラッチするＸアドレスバッファ手段（１１）と、前記ＲＢＡ制御手段（３０）から出力される書込みイネーブルラッチ信号（ＷＥＬ）と、ＲＢＡ書込みＸイネーブル信号（ＲＷＸＥ）と、ＲＢＡモードフラグ信号（ＲＢＡＭ）と、Ｘ状態ポインタ信号（ＸＲｎ）と、Ｙ状態ポインタ信号（ＹＲｎ）、および内部ＲＡＳ（Ｉｎｔｅｒｎａｌ  Ｒｏｗ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）信号（ＲＡＳｉ）を利用してローアドレスの計数時点を指定するＲＢＡＸアドレスカウンタ制御手段（１３）と、前記ＲＢＡＸアドレスのカウンタ制御手段（１３）の制御によりシリアルクロック（ＳＣ）を利用して行アドレスを増加させるＲＢＡＸアドレスカウンタ手段（１２）と、前記ＲＢＡＸアドレスカウンタ手段（１２）から出力される計数された行アドレスをデコードするＸアドレスデコーダ手段（１６）と、を有することを特徴とする請求項１記載の映像信号処理用メモリシステム。
【請求項３】
前記列アドレス発生手段（２０）は、データブロック単位を有するシリアルクロックの間アドレス入力信号（ＡＩ）の初期の列アドレスを遅延するＹアドレスバッファ手段（２１）と、前記ＲＢＡ制御手段（３０）から出力されるＲＢＡモードフラグ信号（ＲＢＡＭ）と、ＲＢＡＹイネーブル信号（ＲＹＥ）と、初期ＣＡＳ信号（／ＣＡＳｉ）と、Ｘ状態ポインタ信号（ＸＲｎ）と、Ｙ状態ポインタ信号（ＹＲｎ）を利用してＲＢＡＹアドレスバッファ手段（２２）を制御するＲＢＡＹアドレスバッファ制御手段（２３）と、前記ＲＢＡＹアドレスのバッファ制御手段（２３）の制御に応じてＲＢＡ制御手段（３０）から出力されたシステムクロック（ＳＹＣＫ）を利用して列アドレスを増加させるＹアドレスカウンタ手段（２４）と、前記Ｙアドレスカウンタ手段（２４）から出力される計数された列アドレスをプレデコードするＹアドレスデコーダ手段（２５）と、を有することを特徴とする請求項１記載の映像信号処理用メモリシステム。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、デジタル映像信号処理用メモリシステムに関し、特に映像信号の圧縮および復元過程において必要とするランダムブロック読出し（Ｒａｎｄｏｍ  Ｂｌｏｃｋ  Ｒｅａｄ）およびシリアルブロック書込み（Ｓｅｒｉａｌ  Ｂｌｏｃｋ  Ｗｒｉｔｅ）の機能を有するデジタル映像信号処理用メモリシステムに関する。
【０００２】
【従来の技術】
一般に、デジタル映像信号処理用のメモリシステムは、映像信号処理用メモリは、ＤＲＡＭまたはＳＲＡＭなどのランダムアクセスメモリが用いられ、これにデータフォーマットをブロック単位のデータに切換えるためのビットストリームバッファ（Ｂｉｔ  Ｓｔｒｅａｍ  Ｂｕｆｆｅｒ）およびメモリコントローラー（Ｍｅｍｏｒｙ  Ｃｏｎｔｒｏｌｌｅｒ）が必要することとなる。
【０００３】
図１は従来のデジタル映像信号処理用メモリシステムの構成図である。従来のデジタル映像信号処理用メモリは、ＤＲＡＭメモリコントローラー１と、フレームバッファ４およびビットストリームバッファ３とからなるＤＲＡＭ２を含んでいる。
【０００４】
デジタル映像信号処理用メモリシステムであるＭＰＥＧ（Ｍｏｖｉｎｇ  Ｐｉｃｔｕｒｅ  Ｅｘｐｅｒｔ  Ｇｒｏｕｐ）システムでは、内部的に１６×１６ビットの画素単位でデータを処理し、このため、ＤＲＡＭメモリコントローラー１およびビットストリームバッファ３を利用してＤＲＡＭであるフレームバッファ４でランダムビット単位のデータフォーマットに変換することとなる。すなわち、デジタル映像信号処理用メモリシステムは、フレームバッファ４にデータを書込む場合には、１６×１６ビットのブロックデータをビット単位のデータに変換し、ＤＲＡＭ４でシステム内に必要とするデータを読出す場合には、ビット単位で読出したデータを１６×１６ビットのブロック単位のデータに変換するためのＤＲＡＭ制御器１とビットストリームバッファ３とを含んでいる。
【０００５】
したがって、従来のデジタル映像信号処理用メモリシステムでは、信号処理に必要なデジタルデータをＳＲＡＭ、またはＤＲＡＭを利用して処理するので、現在ＪＰＥＧ，ＭＰＥＧ，デジタルＨＤＴＶ等の国際規格の映像信号の処理方式に必須のランダムブロックアクセス（Ｒａｎｄｏｍ  Ｂｌｏｃｋ  Ａｃｃｅｓｓ）のために、外部からメモリコントローラーを利用することとなる。
【０００６】
【発明が解決しようとする課題】
しかしながら、デジタル映像信号処理用メモリシステムに用いられるメモリコントローラーは回路構成が複雑であり、かつ読出しおよび書込み動作の速度を改善するために、パイプラインの形態とし、またはメモリマルチプレクシング（Ｍｅｍｏｒｙ  Ｍｕｌｔｉｐｌｅｘｉｎｇ）等を利用しなければならないので、メモリ配列および制御面から応用システム開発に問題があった。
本発明の目的は、映像信号の圧縮および復元過程に必要とするランダムブロック読出し（Ｒａｎｄｏｍ  Ｂｌｏｃｋ  Ｒｅａｄ）およびシリアルブロック書込み（Ｓｅｒｉａｌ  Ｂｌｏｃｋ  Ｗｒｉｔｅ）機能を備えて、国際規格の映像信号処理に適応するようにしたデジタル映像信号処理用メモリシステムを提供することにある。
【０００７】
【課題を解決するための手段】
上記の目的を達成するために、本発明によれば、外部から印加される信号を利用してＲＢＡ（Ｒａｎｄｏｍ  Ｂｌｏｃｋ  Ａｃｃｅｓｓ）を制御するＲＢＡ制御器３０と、前記ＲＢＡ制御器３０の制御により開始アドレスを発生させるアドレス発生部９と、前記ＲＢＡ制御器３０およびアドレス発生部９の制御によりデータが格納されるメモリセルアレー４０と、前記ＲＢＡ制御器３０およびアドレス発生部９の制御によりメモリセルアレー手段４０のデータ転送を制御する転送制御装置８、および前記ＲＢＡ制御器３０および転送制御装置８の制御によりデータの入出力を行う入出力装置７とからなる。
【０００８】
【実施例】
以下、本発明の一実施例を図面に基づいて詳述する。
図２に示すように、アドレス発生部９は、行アドレス発生部１０と列アドレス発生部２０とからなり、転送制御装置８はＲＢＡ選択器５０、シリアルレジスタ６０、ＲＢＡ  Ｙデコーダ７０とからなり、入出力装置７は入出力部９０と入出力制御器８０とからなる。
【０００９】
本発明による他の実施例であるデジタル映像信号処理用メモリシステムは、やはり図２に示すように、行アドレス発生器１０、列アドレス発生器２０、ＲＢＡ制御器３０、メモリセルアレー４０、ＲＢＡ選択器５０、シリアルレジスタ６０、ＲＢＡ  Ｙデコーダ７０、入出力制御器８０、入出力部９０からなる。
【００１０】
行アドレス発生器１０は、開始される初期の行アドレスとＲＢＡ制御器３０から出力される信号とを利用して行アドレスを発生させ、メモリセルアレー４０のワードラインを選択する。列アドレス発生器２０は、開始される初期の行アドレスと、ＲＢＡ制御器３０から出力される信号とを利用して内部の列アドレスを発生させ、前記ＲＢＡ選択器５０およびＲＢＡ  Ｙデコーダ７０に出力する。
【００１１】
ＲＢＡ制御器３０は外部から入力される行アドレスストローブ信号（／ＲＡＳ）、列アドレスストローブ信号（／ＣＡＳ）、書込みイネーブル信号（／ＷＥ）、データ転送信号（／ＤＴ）、シリアルクロック（ＳＣ）、ＲＢＡ制御信号（ＲＢＡ）を利用して内部の行アドレス発生器１０、列アドレス発生器２０、ＲＢＡ選択器５０、シリアルレジスタ６０、ＲＢＡ  Ｙデコーダ７０、および入出力制御器８０を制御する信号を出力する。
メモリセルアレー４０は、ＤＲＡＭセルアレーから構成されてワードラインおよびビットラインを介して行アドレス発生器１０およびＲＢＡ選択器５０の制御を受ける。
【００１２】
ＲＢＡ選択器５０は、ＲＢＡ制御器３０に応じて列アドレス発生器２０から出力される信号にしたがって、メモリセルアレー４０とシリアルレジスタ６０との間のデータ転送を制御する選択信号（ＳＥＬｎ）を出力する。
シリアルレジスタ６０は、ＲＢＡ選択器５０、ＲＢＡ  Ｙデコーダ７０、およびＲＢＡ制御器３０から出力される信号にしたがって、メモリセルアレー４０および入出力部９０とのデータを取り交わす。
【００１３】
ＲＢＡ  Ｙデコーダ７０は、ＲＢＡ制御器３０から出力される信号により列アドレス発生器２０から入力される列アドレスを利用してシリアルレジスタ６０を制御するＹアドレスを出力する。
入出力制御器８０はＲＢＡ制御器３０から出力される信号により入出力部９０を制御する。入出力部９０に入出力制御器８０の制御にしたがってデータを取り交わし、外部とのデータの入出力を行う。
【００１４】
図３は図２の行アドレス発生器の詳細構成図である。行アドレス発生器１０は、図３に示すように、Ｘアドレスバッファ１１、Ｘアドレスカウンタ１２、ＲＢＡ  Ｘアドレスカウンタ制御器１３、内部リフレッシュカウンタ１４、Ｘアドレスプレデコーダ１５、Ｘアドレスデコーダ１６からなり、メモリセルアレー４０のワードラインを選択するための行アドレス（Ｘ−ＡＤＤ）を出力する。
【００１５】
Ｘアドレスバッファ１１は、アドレス入力（ＡＩ）の初期のＸアドレスをラッチする。
ＲＢＡ  Ｘアドレスカウンタ制御器１３は、ＲＢＡ制御器３０から出力される書込みイネーブル信号（ＲＷＸＥ）、ＲＢＡモードフラグ信号（ＲＢＡＭ）、Ｘ状態ポインタ信号（ＸＲｎ）、Ｙ状態ポインタ信号（ＹＲｎ）、内部ＲＡＳ（Ｉｎｔｅｒｎａｌ  Ｒｏｗ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）信号（／ＲＡＳｉ）を入力として、ＲＢＡ  Ｘアドレスカウンタ１２を制御してＲＢＡ  Ｘアドレスのカウント始点を指定する。
【００１６】
ＲＢＡ  Ｘアドレスカウンタ１２は、シリアルクロック（ＳＣ）を利用して、ＲＢＡ  Ｘアドレスカウンタ制御器１３の制御にしたがってデータブロック単位のシリアルクロック（ＳＣ）サイクル（Ｃｙｃｌｅ）ごとにＸアドレスバッファ１１から出力されるＸアドレスを“１”ずつ増加させる。内部リフレッシュカウンタ１４は、所定の初期値からデータブロック単位のシリアルクロック（ＳＣ）サイクルごとに“１”ずつ増加されるＸアドレスをカウントすることにより、メモリセルアレー４０内のＤＲＡＭセルをリフレッシュするアドレスを発生させる。
【００１７】
Ｘアドレスプレデコーダ１５は、ＲＢＡ  Ｘアドレスカウンタ１２から出力される行アドレスおよび内部リフレッシュカウンタ１４から出力されるリフレッシュアドレスを利用してデータブロック単位のシリアルクロックサイクルの前半部の間、ＲＢＡ読出しデータのアクセスのためのワードラインを選択し、後半部の間にリフレッシュアドレスを利用してリフレッシュを行うようにアドレスをプレデコードする。
【００１８】
Ｘアドレスデコーダ１６は、Ｘアドレスプレデコーダ１５からプレデコードされたアドレスをデコードしてメモリセルアレー４０のワードラインを選択するための適切な行アドレス（Ｘ−ＡＤＤ）を出力する。
Ｘアドレスプレデコーダ１５およびＸアドレスデコーダ１６からデコードする過程は、Ｘアドレスデコーダ１６のみでも可能であるが、回路構成の容易化のためにＸアドレスプレデコーダ１５を附加して構成する。
【００１９】
図４は図２の列アドレス発生器２０の詳細構成図である。
列アドレス発生器２０は、図４に示すように、Ｙアドレスバッファ制御器２１、ＲＢＡ  Ｙアドレスバッファ２２、ＲＢＡ  Ｙアドレスバッファ制御器２３、Ｙアドレスカウンタ２４、Ｙアドレスプレデコーダ２５から構成される。メモリセルアレー４０のビットラインとシリアルレジスタ６０との間のＲＢＡ選択器５０を制御し、ＲＢＡ  Ｙデコーダ７０の動作を制御する。
【００２０】
Ｙアドレスバッファ２１はアドレス入力信号（ＡＩ）の初期のＹアドレスをラッチする。ＲＢＡ  Ｙアドレスバッファ２２は、Ｙアドレスバッファ２１から出力されるＹアドレスをデータブロック単位のシリアルクロックサイクルの間遅延させた後、Ｙアドレスカウンタ２４へ出力する。
Ｙアドレスバッファ２１およびＲＢＡ  Ｙアドレスバッファ２２からラッチされ遅延される過程はＲＢＡ  Ｙアドレスバッファ２２のみで可能であるが、回路の構成および動作の容易化のためにＹアドレスバッファ２１を附加して構成させている。
【００２１】
ＲＢＡ  Ｙアドレスバッファ制御器２３は、ＲＢＡ制御器３０から出力されるＲＢＡモードフラグ信号（ＲＢＡＭ）、ＲＢＡ  Ｙイネーブル信号（ＲＹＷ）、内部ＣＡＳ（Ｉｎｔｅｒｎａｌ  Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）信号（／ＣＡＳｉ）、Ｘ状態ポインタ信号（ＸＲｎ）、Ｙ状態ポインタ信号（ＹＲｎ）を入力として、ＲＢＡ  Ｙアドレスバッファ２２およびＹアドレスカウンタ２４の動作を制御する。
【００２２】
Ｙアドレスカウンタ２４はＲＢＡ制御器３０から出力されるシステムクロック（ＳＹＣＫ）を利用してＲＢＡ  Ｙアドレスバッファ制御器２３の制御によりＲＢＡ  Ｙアドレスバッファ２２から出力されるＹアドレスをデータブロック単位のシリアルクロックサイクル周期を持つ１シリアルクロックサイクルごとに“１”ずつ増加される。
【００２３】
Ｙアドレスプレデコーダ２５はＹアドレスカウンタ２４から出力されるＹアドレスをプレデコードしてＲＢＡ選択器５０およびＲＢＡ  Ｙデコーダ７０へ出力する。
【００２４】
図５は図２のＲＢＡ制御器の詳細構成図である。
ＲＢＡ制御器３０は、図５に示すように、Ｘ状態ポインタ部３１、Ｙ状態ポインタ部３２、内部ＲＡＳ発生器３３、内部ＣＡＳ発生器３４、転送制御器３５、読出し／書込み制御器３６、モード選択器３７、および内部クロック発生器３８からなる。
【００２５】
Ｘ状態ポインタ部３１は、Ｎビットのカウンタで、１６×１６ビットブロックサイズである場合、４ビットのリプルカウンタ（Ｒｉｐｐｌｅ  Ｃｏｕｎｔｅｒ）となって、シリアルクロック（ＳＣ）と、モード選択器３７から出力されるＲＢＡモードフラグ信号（ＲＢＡＭ）と、読出し／書込み制御器３６から出力されるＲＢＡ状態ポインタイネーブル信号（ＲＳＰＥ）と、Ｙ状態ポインタ部３２から出力されるＹ状態ポインタ信号（ＹＲｎ）とを入力としてＸ状態ポインタ信号（ＸＲｎ）を出力する。この時、ＲＢＡモードがセットアップされると、“０”からカウントを開始してＹ状態ポインタ部３２から出力されるＹ状態ポインタ信号（ＹＲｎ）がデータブロック単位で“０”に再びリセットされる時毎に“１”ずつ増加させる。
【００２６】
Ｙ状態ポインタ部３２は、ｎビットのカウンタで、１６×１６ビットブロックサイズである場合に４ビットのリプルカウンタとなって、モード選択器３７から出力されるＲＢＡモードフラグ信号（ＲＢＡＭ）と、読出し／書込み制御器３６から出力されるＲＢＡ状態ポインタイネーブル信号（ＹＲｎ）と、シリアルクロック（ＳＣ）とを入力としてＹ状態ポインタ信号（ＹＲｎ）を出力する。この時ＲＢＡモードがセットアップされると、“０”から計数を開始してシリアルクロック（ＳＣ）サイクルごとに“１”ずつ増加させてデータブロック単位のシリアルクロックサイクルが経過すれば、リセットされて再び“０”から計数する。
【００２７】
内部ＲＡＳ発生器３３は、外部から入力される行アドレスストローブ信号（／ＲＡＳ）と、Ｘ状態ポインタ部３１から出力されるＸ状態ポインタ信号（ＸＲｎ）と、Ｙ状態ポインタ部３２から出力されるＹ状態ポインタ信号（ＹＲｎ）と、モード選択器３７から出力されるＲＢＡモードフラグ信号（ＲＢＡＭ）とを利用して内部ＲＡＳ信号（／ＲＡＳｉ）をＲＢＡ  Ｘアドレスカウンタ制御器１３に出力する。Ｘ状態ポインタ部３１およびＹ状態ポインタ部３２の制御を受けてデータブロック単位のシリアルクロック（ＳＣ）サイクルの前半部で、先にメモリセルアレー４０のデータをアクセスするための内部ＲＡＳ信号（／ＲＡＳｉ）を生成し、残りのデータブロック単位のシリアルクロックサイクルの後半部でリフレッシュのための内部ＲＡＳ信号（／ＲＡＳｉ）を作る。
【００２８】
内部ＣＡＳ発生器３４は、外部から入力される列アドレスストローブ信号（／ＣＡＳ）と、Ｘ状態ポインタ部３１から出力されるＸ状態ポインタ信号（ＸＲｎ）と、Ｙ状態ポインタ部３２から出力されるＹ状態ポインタ信号（ＹＲｎ）と、モード選択器３７から出力されるＲＢＡモードフラグ信号（ＲＢＡＭ）とを利用してＣＡＳ信号（／ＣＡＳｉ）をＲＢＡ  Ｙアドレスカウンタ制御器２３に出力する。この時、Ｘ状態ポインタ部３１およびＹ状態ポインタ部３２の制御を受けてデータブロック単位のシリアルクロックサイクルの前半部で、先にメモリセルアレー４０のデータをアクセスするための内部ＲＡＳ信号（／ＲＡＳｉ）を作り、残りのデータブロック単位のシリアルクロックサイクルの後半部でリフレッシュ内部ＣＡＳ信号（／ＣＡＳｉ）を作る。
【００２９】
転送制御器３５は、Ｙ状態ポインタ部３２から出力されるＹ状態ポインタ信号（ＹＲｎ）と、モード選択器３７から出力されるＲＢＡモードフラグ信号（ＲＢＡＭ）と、外部から入力されるシリアルクロック（ＳＣ）とを利用してメモリセルアレー４０よりシリアルレジスタ６０にデータを転送する時間を制御する転送信号（ＸＦ）をＲＢＡ選択器５０に出力し、シリアルレジスタ６０に電源（Ｖcc）を印加することを制御するレジスタイネーブル信号（ＲＧＥ）をシリアルレジスタ６０に出力し、ＲＢＡ  Ｙデコーダ７０をイネーブルさせるシリアルデコーダイネーブル信号（ＳＤＥ）をＲＢＡ  Ｙデコーダ７０に出力する。
【００３０】
読出し／書込み制御器３６はモード選択器３７から出力されるＲＢＡモードフラグ信号（ＲＢＡＭ）と書込みイネーブルラッチ信号（／ＷＥＬ）と、Ｘ状態ポインタ部３１から出力されるＸ状態ポインタ信号（ＸＲｎ）と、Ｙ状態ポインタ部３２から出力されるＹ状態ポインタ信号（ＹＲｎ）とを入力として読出し／書込みモードの適宜の時点で各ブロックが動作するように、ＲＢＡ書込みイネーブル信号（ＲＷＸＥ）を入出力制御器８０およびＲＢＡ  Ｘアドレスカウンタ制御器１３に出力し、ＲＢＡ状態ポインタイネーブル信号（ＲＳＰＥ）を入出力制御器８０のＸ状態ポインタ部３１およびＹ状態ポインタ部３２に出力し、ＲＢＡ  Ｙイネーブル信号（ＲＹＥ）を入出力制御器８０およびＲＢＡ  Ｙアドレスバッファ制御器２３の内部クロック発生器３８に出力する。
【００３１】
モード選択器３７は、Ｘ状態ポインタ部３１から出力されるＸ状態ポインタ信号（ＸＲｎ）と、Ｙ状態ポインタ部３２から出力されるＹ状態ポインタ信号（ＹＲｎ）と、外部から入力されるデータ転送信号（／ＤＴ）とＲＢＡ制御信号（ＲＢＡ）と書込みイネーブル信号（／ＷＥ）とを入力として、ＲＢＡモードをセットアップするＲＢＡモードフラグ信号（ＲＢＡＭ）を入出力制御器８０を含む各ブロックへ出力し、読出しであるか、または書込みであるかを表す書込みイネーブルラッチ信号（／ＷＥＬ）を入出力制御器８０と、読出し／書込み制御器３６と、ＲＢＡ  Ｘアドレスカウンタ制御器１３とに出力する。
【００３２】
内部クロック発生器３８はモード選択器３７から出力されるＲＢＡモードフラグ信号（ＲＢＡＭ）と、読出し／書込み制御器３６から出力されるＲＢＡ  Ｙイネーブル信号（ＲＹＥ）とシリアルクロック（ＳＣ）とを利用して、Ｙアドレスに関連する信号のクロックとして用いられるようにＹアドレス信号がイネーブルされるべき時点からシステムクロック（ＳＹＣＫ）を発生させる。
【００３３】
上述したように構成されたデジタル映像信号処理用メモリシステムの動作を概略説明する。
行アドレスストローブ信号（／ＲＡＳ）が立下がると、メモリシステムは書込みイネーブル信号（／ＷＥ）、データ転送信号（／ＤＴ）、ＲＢＡ制御信号（ＲＢＡ）の状態にしたがって適切なモードにセットし、アドレス入力信号（ＡＩ）の行アドレスを利用してメモリセルアレー４０のワードラインを選択するための内部の行アドレス（Ｘ−ＡＤＤ）を作る。また列アドレスストローブ信号（／ＣＡＳ）が立下がると、アドレス入力信号（ＡＩ）の列アドレスを利用してメモリセルアレー４０の選択されたワードラインに連結されたメモリセットの中から適切なセルのみを選択する内部の列アドレスを（Ｙ−ＡＤＤ）を作る。メモリセルアレー４０の選択されたセルとシリアルレジスタ６０との間のデータ転送を制御する選択信号（ＳＥＬＮ）と、シリアルレジスタ６０と入出力部９０のデータラインとを連結する内部の列アドレス（Ｙ−ＡＤＤ）を作り、その後入出力制御器８０の制御により、入出力部９０を介して所定のブロック入出力データ（１６×１６ビット）を連続して入出力するようにし、前記同様の動作を繰り返して継続してブロック単位のデータを読出し／書込み動作を行う。
【００３４】
図６は読出し動作時における図３乃至図５の各部分の信号波形図であり、図７は書込み動作時における図３乃至図５の各部分の信号波形図である。例えば、データブロック単位を１６×１６ビットとしたＲＢＡ動作を図６および図７を参照して説明する。
図６を参照すれば、ＲＢＡ読出し動作は、メモリセルアレー４０のデータをｍ×ｎビット、すなわち１６×１６ビットのブロックサイズとして入力された任意のアドレスを初期の開始アドレスとして受け、その開始アドレスに応じて読出し動作をする機能を言う。
【００３５】
内部ＲＡＳ発生器３３に印加された行アドレスストローブ信号（／ＲＡＳ）が“ハイ”から“ロー”になる立下がりエッジにおいて、ＲＢＡ制御信号（ＲＢＡ）が“ハイ”となり、データ転送信号（／ＤＴ）が“ロー”となり、書込みイネーブル信号（／ＷＥ）が“ハイ”となって、モード選択器３７に印加される。すると、モード選択器３７はＲＢＡ読出しモードになるように、ＲＢＡモードフラグ信号（ＲＢＡＭ）および書込みイネーブルラッチ信号（／ＷＥＬ）を“ハイ”にする。これにより全体システムはＲＢＡ読出しモード動作を開始する。
【００３６】
行アドレス発生器１０は行アドレスストローブ信号（／ＲＡＳ）が立下がりエッジである状態で、Ｘ状態ポインタ部３１とシリアルクロック（ＳＣ）の制御により、外部から印加されるアドレス入力信号（ＡＩ）の行アドレスを利用してＲＢＡのための内部の行アドレスを発生させる。この発生された内部の行アドレス、すなわちＸアドレス（Ｘ−ＡＤＤ）は、すなわち行アドレスは１６シリアルクロックサイクル毎に外部から印加される行アドレスが“１”ずつ増加されることによって発生され、２５６シリアルクロックサイクルが経過すれば、メモリセルアレー４０の１６個のワードラインを連続して選択することができる。２５７サイクルではさらに外部から印加される入力信号（ＡＩ）を利用して以前の２５６シリアルクロックサイクルの間になされた連続される１６ワードラインを選択することができる内部の行アドレス（Ｘ−ＡＤＤ）を発生させる動作を継続する。
【００３７】
内部リフレッシュカウンタ１４は所定の初期値より１６シリアルクロックサイクル毎に“１”ずつ増加される行アドレスを計数することにより、メモリセルアレー４０内のＤＲＡＭセルをリフレッシュできる行アドレスを発生させる。Ｘアドレスプレデコーダ１５は、ＲＢＡのための内部の行アドレスを利用して１６シリアルクロックサイクルの前半部の８サイクルの間に、ＲＢＡ読出しデータのアクセスのためのワードラインを選択するようにアドレスをプレデコードする。
また、Ｘアドレスプレデコーダ１５はリフレッシュ行アドレスを利用して１６シリアルクロックサイクルの後半部の８サイクルの間に、リフレッシュを行うようにアドレスをプレデコードする。プレデコードされたアドレスを利用してＸアドレスデコーダ１６でアドレスをデコードして適切なワードラインを選択する。
【００３８】
列アドレス発生器２０は、列アドレスストローブ信号（／ＣＡＳ）が立下がり状態において、外部から印加されるアドレス入力信号（ＡＩ）のＹアドレス、すなわち列アドレスを利用してＹ状態ポインタ部３２および内部クロック発生器３８から出力される制御信号の制御によりシリアルクロックサイクル毎に、ＲＢＡのための内部の列アドレス（Ｙ−ＡＤＤ）を発生させる。内部のＸアドレスがメモリセルアレー４０のワードラインを選択してメモリセルアレー４０の内部のビットラインセンスアンプ（Ｂｉｔ  Ｌｉｎｅ  Ｓｅｎｓｅ  Ａｍｐ）がメモリセル内のデータを十分感知した後、すなわち１６シリアルクロックサイクル後からは内部のＹアドレスを出力する。ＲＢＡ選択器５０から出力される選択信号（ＳＥＬｎ）を利用して選択されたメモリセルからシリアルレジスタ６０にデータを転送する。この時内部のＹアドレスは必要とするブロックのデータをシリアルレジスタ６０からデータラインに転送するように制御する。
【００３９】
アドレス入力信号（ＡＩ）の入力された初期のＹアドレス値は内部のＹアドレスバッファ２１にラッチされ、ＲＢＡ  Ｙアドレスバッファ２２から１６シリアルクロックサイクルの間遅延される。その後Ｙアドレスカウンタ２４にロードされてシリアルクロックサイクルの周期でシリアルクロックの“１”サイクル毎に“１”ずつ増加される連続される内部のＹアドレスとして計数される。１６シリアルクロックサイクルの後の１７シリアルクロックサイクルにおいては、さらに同様の初期のＹアドレス値をロードさせて“１”から“１６”シリアルクロックサイクルの間の計数した前記内部のＹアドレスと同様なアドレスを計数する。
【００４０】
このような動作を１６回、すなわち２５６シリアルクロックサイクルの間継続した後列アドレスストローブ信号（／ＣＡＳ）が立下がりエッジである状態において、Ｙアドレスカウンタは外部から入力されるアドレス入力信号（ＡＩ）の初期のＹアドレス値を再びロードさせて初期のＹアドレスを計数し、Ｙアドレスプレデコーダ２５はＹアドレスカウンタ２４から出力されるＹアドレスをプレデコードした後、ＲＢＡ選択器５０およびＲＢＡ  Ｙデコーダ７０に出力する。
【００４１】
ＲＢＡ選択器５０はプレデコードされたＹアドレスを利用してＸアドレスにより選択されたメモリセルからシリアルレジスタ６０へのデータ転送を制御する。ＲＢＡ  Ｙデコーダ７０はプレデコードされたＹアドレスを利用してシリアルレジスタ６０から入出力部９０に読出されたデータを転送するためにＹアドレスを出力する。
ＲＢＡ制御器３０は、行アドレスストローブ信号（／ＲＡＳ）が“ハイ”から“ロー”に立下がるエッジにおいて、列アドレスストローブ信号（／ＣＡＳ）、ＲＢＡ制御信号（ＲＢＡ）、書込みイネーブル信号（／ＷＥ）が“ハイ”であり、データ転送信号（／ＤＴ）が“ロー”であれば、システムがＲＢＡ読出しモードとして動作するように内部制御信号を発生させる。
【００４２】
内部ＲＡＳ発生器３３は、外部から行アドレスストローブ信号（／ＲＡＳ）により内部ＲＡＳ信号（ＲＡＳｉ）を作る。すなわりＸ状態ポインタ部３１およびＹ状態ポインタ部３２により、制御１６シリアルクロックサイクルの前半部においてメモリセルアレー４０のデータをアクセスするための内部ＲＡＳ信号（ＲＡＳｉ）を作り、残りの後半部においてリフレッシュのための内部ＲＡＳ信号（ＲＡＳｉ）を作る。
【００４３】
内部ＣＡＳ発生器３４は、外部から列アドレスストローブ信号（／ＣＡＳ）により内部ＣＡＳ信号（ＣＡＳｉ）を作る。すなわりＸ状態ポインタ部３１およびＹ状態ポインタ部３２の制御により１６シリアルクロックサイクルの前半部においてメモリセルアレー４０のデータをアクセスするための内部ＣＡＳ信号（ＣＡＳｉ）を作り、残りの後半部においてリフレッシュのための内部ＣＡＳ信号（ＣＡＳｉ）を作る。
【００４４】
内部ＲＡＳ発生器３３および内部ＣＡＳ発生器３４で作られた内部ＲＡＳ信号（ＲＡＳｉ）および内部ＣＡＳ信号（／ＣＡＳｉ）は、実際に内部システムの動作のための行アドレスストローブおよび列アドレスストローブ信号として用いられ、これらの内部行アドレスストローブ信号（／ＲＡＳ）および内部ＣＡＳ信号（／ＣＡＳｉ）は、１６シリアルクロックサイクル毎に同じ動作を行うように制御される。
【００４５】
転送制御器３５は、メモリセルアレー４０でシリアルレジスタ６０にデータを転送する時点を制御する転送信号（ＸＦ）、レジスタイネーブル信号（ＲＧＥ）、およびシリアルデコーダイネーブル信号（ＳＤＥ）を発生する。転送信号（ＸＦ）はＸ状態ポインタ部３１およびＹ状態ポインタ部３２の制御により外部から印加される行アドレスストローブ信号（／ＲＡＳ）が立下がった後、１６シリアルクロックサイクルが経過した後から１６シリアルクロックサイクル毎に１つずつ内部のＸアドレスで選択されたメモリセルでシリアルレジスタ６０に転送するように１個のパルスが生成される。
【００４６】
レジスタイネーブル信号（ＲＧＥ）は、シリアルレジスタ６０に電源（Ｖcc）を印加することを制御するデータ転送を容易にする。シリアルデコーダイネーブル信号（ＳＤＥ）は、ＲＢＡ  Ｙデコーダ７０を構成するシリアルデコーダをイネーブルして、シリアルレジスタ６０と入出力部９０との間のデータ転送を制御する。読出し／書込み制御器３６は読出しモード／書込み時の適当な時点において各ブロックを動作させるイネーブル信号を発生させる。ＲＢＡ書込みイネーブル信号（ＲＷＸＥ）は読出しモード時に始めから“ロー”を維持して、内部のＸアドレス（Ｘ−ＡＤＤ）が始めから印加されてメモリセルアレー４０をアクセスさせる。
【００４７】
読出しモード／書込み制御器３６から出力されるＲＢＡ状態ポインタイネーブル信号（ＲＳＰＥ）は、システム内の初期状態がセットアップされると、全体システムのイネーブルのために“ロー”になる。
読出しモード／書込み制御器３６から出力されるＲＢＡ  Ｙイネーブル信号（ＲＹＥ）は、読出しモード時に内部のＸアドレス（Ｘ−ＡＤＤ）によりメモリセルアレー４０内のワードラインが充分に選択された後Ｙアドレス（Ｙ−ＡＤＤ）を発生させるデータブロック単位、すなわち１６シリアルクロックサイクル後に“ハイ”になる。
【００４８】
モード選択器３７はＲＢＡモードをセットアップし、読出しモードであるか、または書込みモードであるかを書込みイネーブルラッチ信号（／ＷＥＬ）を利用して示す。ＲＢＡ読出しモードである場合は、モード選択器３７から出力されるＲＢＡモードフラグ信号（ＲＢＡＭ）および書込みイネーブルラッチ信号（／ＷＥＬ）は、行アドレスストローブ信号（／ＲＡＳ）の立下がりエッジにおいて“ハイ”となる。Ｘ状態ポインタ部３１およびＹ状態ポインタ部３２は、ＲＢＡモードのセットアップされると（０，０）から計数を開始する。Ｙ状態ポインタ部３２はシリアルクロックサイクル毎に“１”ずつ増加されて１６シリアルクロックサイクルが経過されるとリセットされて、さらに“０”から計数されるＹ状態ポインタ信号（ＹＲｎ）を出力する。
かつＸ状態ポインタ部３１はＹ状態ポインタ部３２のＹ状態ポインタ信号（ＹＲｎ）が“１６”からさらに“０”にリセットされる時毎に、Ｘ状態ポインタ信号（ＸＲｎ）を“１”ずつ増加させる。Ｘ状態ポインタ信号（ＸＲｎ）およびＹ状態ポインタ信号（ＹＲｎ）値が（１６，１６）になると、一つのブロックデータアクセスは終了し、次のブロックをアクセスするために、さらにまた（０，０）から計数する。すなわちＸ状態ポインタ信号（ＸＲｎ）およびＹ状態ポインタ信号（ＹＲｎ）の現在値は、メモリセルアレー４０内で初期ＸアドレスおよびＹアドレス、すなわちアドレスオフセット（ｏｆｆｓｅｔ）値に対する変位を示すこととなる。
【００４９】
内部クロック発生器３８は、Ｙアドレス関連信号のクロックとして使用するシステムクロック（ＳＹＣＫ）を発生させる。このシリアルクロック（ＳＣ）を利用して内部のＹアドレス（Ｙ−ＡＤＤ）がイネーブルされるべき時点から現われる。
上述した読出し動作を、さらに説明する。行アドレス発生器１０は行アドレスストローブ信号（／ＲＡＳ）の立下がりエッジに内部のＸアドレス（Ｘ−ＡＤＤ）を発生させてワードラインを選択し、列アドレス発生器２０は行アドレスストローブ信号（／ＲＡＳ）の立下がりエッジから１６シリアルクロックサイクル過程後に内部のＹアドレス（Ｙ−ＡＤＤ）を発生させて、メモリセルアレー４０からシリアルレジスタ６０に、シリアルレジスタ６０から入出力部９０のデータラインにそれぞれデータが転送されるようにする。
したがって、ＲＢＡ読出しモードである場合、行アドレスストローブ信号（／ＲＡＳ）の立下がりエッジにおいて１６シリアルクロックサイクル過程後入出力部９０のブロックデータ入出力パッドにデータ（ＯＵＴＰＵＴ）が出力される。そしてこの時から連続してＲＢＡモードとしてデータをアクセスすれば、連続されたデータをアクセスすることができ、ＲＢＡ読出しモードの終了した後、１６シリアルクロックサイクル以後までデータは出力される。
【００５０】
図７を参照してＲＢＡ書込み動作を説明する。ＲＢＡ書込みは外部から入力されるデータをメモリセルアレー４０内のｍ×ｎビット、すなわち１６×１６ビットのブロックサイズでシリアルに書込み動作する機能であり、書込み動作時の開始アドレスは１６の倍数である。
内部ＲＡＳ発生器３３に印加された行アドレスストローブ信号（／ＲＡＳ）の立下がりエッジにおいて列アドレスストローブ信号（／ＣＡＳ）およびＲＢＡ制御信号（ＲＢＡ）が“ハイ”となり、データ転送信号（／ＤＴ）が“ロー”となり、書込みイネーブル信号（／ＷＥ）が“ロー”となって、それぞれモード選択器３７に印加される。すると、モード発生器３７はＲＢＡ書込みモードになるように、ＲＢＡモードフラグ信号（ＲＢＡＭ）を“ハイ”とし、書込みネーブルラッチ信号（／ＷＥＬ）を“ロー”と作る。これにより全体システムはＲＢＡ書込みモードの動作を開始する。
【００５１】
各ブロックの基本動作はＲＢＡ読出しモード動作の場合と同様であり、入出力部９０のブロックデータ入出力パッドに印加される入力データ（ＩＮＰＵＴ）は、行アドレスストローブ信号（／ＲＡＳ）が立下がり１６シリアルクロックサイクルの経過後に現われてシリアルレジスタ６０に書込み開始する。また、シリアルレジスタ６０からメモリセルアレー４０へのデータ転送は３２シリアルクロックサイクル以後から開始される。
これを制御するためにＲＢＡ  Ｙイネーブル信号（ＲＹＥ）は、１６シリアルクロックサイクル経過後から、“ハイ”となってシリアルレジスタ６０にデータを書込み動作させるＹアドレスの関連信号をイネーブルさせ、かつＲＢＡ書込みＸイネーブル信号（ＲＷＸＥ）は３２シリアルクロックサイクル過程後には“ハイ”となってシリアルレジスタ６０からメモリセルアレー４０へのデータ転送のためにＸアドレスの関連信号をイネーブルさせる。
【００５２】
図８および図９はＲＢＡ読出しモード動作時のＲＢＡ書込みモード動作時におけるメモリマップである。デジタル信号処理においてブロック単位のデータアクセスのための応用システムに適合した読出しモード時には、図８に示すように、ブロック開始アクセスをランダムに指定してｍ×ｎビットブロックサイズで連続してアクセスできるようにし、書込みモード時には図９に示すように、信号処理器で処理されたデータをメモリセルアレー内に同一のブロックサイズとして順次再格納できるようにｍ×ｎビットブロックサイズのシリアルクロック書込み機能を提供し、読出し／書込みモード動作時には外部からリフレッシュに関して考慮しなくてもよくなるように、リフレッシュカウンタ１４を内蔵して自動リフレッシュ機能を提供する。
【００５３】
【発明の効果】
以上説明したように、本発明によれば、外部制御器を使用しなくても信号処理器が所望するブロックサイズのデータをランダムな開始アドレスを指定して読出すことができるので、従来のＤＲＡＭ，ＳＲＡＭ、およびフレームメモリを利用したシステムにおける外部制御回路および読出しデータを再フォーマットするシステムロードが減少してデータアクセスおよびデータ処理時間が顕著に減少し、また書込み動作時においても信号処理器の処理したデータをバッファ等を利用して再フォーマットしなくて直接メモリに使用することができるようにシリアルクロックアクセス機能を提供するので、外部制御回路および処理速度が減少し、さらに自動リフレッシュ機能を有するのでデジタル信号処理用国際規格であるＨ．２６１，ＪＰＥＧ，デジタルＨＤＴＶなどのシステム映像減縮信号の処理における最適なメモリアクセス機能を提供する効果が得られる。
【図面の簡単な説明】
【図１】  従来のデジタル映像信号処理用メモリシステムの構成図である。
【図２】  本発明のデジタル映像信号処理用メモリシステムの構成図である。
【図３】  図２の行アドレス発生器の詳細構成図である。
【図４】  図２の列アドレス発生器の詳細構成図である。
【図５】  図２のＲＢＡ制御器の詳細構成図である。
【図６】  読出し動作時における図３乃至図５の各部分の信号波形図である。
【図７】  書込み動作時における図３乃至図５の各部分の信号波形図である。
【図８】  ＲＢＡ読出し動作時におけるメモリマップである。
【図９】  ＲＢＡ書込み動作時におけるメモリマップである。
【符号の説明】
１…ＤＲＡＭコントローラー、２…ＤＲＡＭ、３…ビットストリームバッファ、４…フレームバッファ、７…入出力装置、８…転送制御装置、９…アドレス発生器、１０…行アドレス発生器、１１…Ｘフレームバッファ、１２…ＲＢＡ  Ｘアドレスカウンタ、１３…ＲＢＡ  Ｘアドレスカウンタ制御器、１４…内部リフレッシュカウンタ、１５…Ｘアドレスプレデコーダ、２０…列アドレス発生器、２１…Ｙアドレスバッファ、２２…ＲＢＡ  Ｙアドレスバッファ、２４…Ｙアドレスカウンタ、２５…Ｙアドレスプレデコーダ、３０…ＲＢＡ制御器、３１…Ｘ状態ポインタ部、３２…Ｙ状態ポインタ部、３３…内部ＲＡＳ発生器、３４…内部ＣＡＳ発生器、３５…転送制御器、３６…読出し／書込み制御器、３７…モード選択器、３８…内部クロック発生器、４０…メモリセルアレー、５０…ＲＢＡ選択器、６０…シリアルレジスタ、７０…ＲＢＡ  Ｙデコーダ、８０…入出力制御器、９０…入出力部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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