(57)【特許請求の範囲】
【請求項１】
複数本のローカルビット線と、このローカルビット線と交差して配設された複数本のワード線と、これらのワード線と前記ローカルビット線の各交差部に配置されてそれぞれ所定のデータが書き込まれ、前記ワード線により選択的に駆動される複数のメモリセルとを備え、前記各メモリセルの基準端子が接地電位に設定されている第１のメモリブロックと、
前記第１のメモリブロックと対称パターンをなして複数本ずつのローカルビット線とワード線、および複数のメモリセルがレイアウトされ、各メモリセルは前記第１のメモリブロック内の対応する番地のメモリセルとは逆データが書き込まれ、かつ基準端子が電源電位に設定された第２のメモリブロックと、
前記第１、第２のメモリブロック内の相対応する番地のメモリセルを出力ビット線のプリチャージ後に同時に選択し、この選択された二つのメモリセルの出力端子をそれぞれ選択されたローカルビット線を介して一つの出力ビット線に接続する選択手段と、
この選択手段により選択された二つのメモリセルが前記接地電位及び前記電源電位の間に直列接続されて一方がオン、他方がオフとなるコンプリメンタル動作を行うことによる前記出力ビット線の電位変化を検出することで前記メモリセルのデータを判定する差動型センス手段と
を有することを特徴とする半導体記憶装置。
【請求項２】
前記第１、第２のメモリブロックの各メモリセルは、それぞれ異なるワード線により駆動される複数のＭＯＳトランジスタが直列接続されて構成され、これらのＭＯＳトランジスタが前記ワード線が非選択状態にあるときにオンするＮＡＮＤ型セルであり、
前記選択手段は、前記第１、第２のメモリブロック内の対応するＮＡＮＤ型セルを選択して、この選択されたＮＡＮＤ型セルの出力端子をそれぞれ選択された前記ローカルビット線を介して同時に前記出力ビット線に接続するメモリセル選択手段と、前記第１、第２のメモリブロックの対応するワード線を前記出力ビット線のプリチャージ後に同時に選択するワード線選択手段とを有し、
前記出力ビット線は、前記ワード線選択手段によるワード線選択の確定前に、前記第１、第２のメモリブロック内の選択されたＮＡＮＤ型セルを介して前記接地電位及び前記電源電位の中間電位にプリチャージされる
ことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、マスクＲＯＭ等の半導体記憶装置に関する。
【０００２】
【従来の技術】
従来より、ＮＡＮＤ型セルやＮＯＲ型セルを用いたマスクＲＯＭが知られている。通常マスクＲＯＭでは、ビット線電位をほぼ一定電位にプリチャージしておき、選択されたメモリセルがデータに応じてオン又はオフになることによる電流引き込みの有無を検出する。このデータ検出を行うセンスアンプ初段には、負帰還型のアナログ増幅器が用いられ、ビット線電位をプリチャージ電位から大きく変動させることなく、例えば１００ｍＶ程度の信号振幅を検出するようになっている。
【０００３】
【発明が解決しようとする課題】
しかし、従来のマスクＲＯＭのデータセンス方式では、ビット線の微小振幅をアナログ増幅器で検出するために、ノイズに弱い。例えば多数の出力バッファが同時にスイッチングすることにより発生するいわゆる同時スイッチングノイズにより、誤動作を生じ易い。またセンスアンプ初段はビット線電位を大きく変化させないように負帰還動作をさせながら信号検出を行うため、センスアンプ後段の差動増幅器に入力する信号の立上がりが遅く、これが一層の高速化を図る上で障害となっている。
【０００４】
この発明は、上記事情を考慮してなされたもので、耐ノイズ性と高速性能を向上させた半導体記憶装置を提供することを目的としている。
【０００５】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、複数本のローカルビット線と、このローカルビット線と交差して配設された複数本のワード線と、これらのワード線と前記ローカルビット線の各交差部に配置されてそれぞれ所定のデータが書き込まれ、前記ワード線により選択的に駆動される複数のメモリセルとを備え、前記各メモリセルの基準端子が接地電位に設定されている第１のメモリブロックと、前記第１のメモリブロックと対称パターンをなして複数本ずつのローカルビット線とワード線、および複数のメモリセルがレイアウトされ、各メモリセルは前記第１のメモリブロック内の対応する番地のメモリセルとは逆データが書き込まれ、かつ基準端子が電源電位に設定された第２のメモリブロックと、前記第１、第２のメモリブロック内の相対応する番地のメモリセルを出力ビット線のプリチャージ後に同時に選択し、この選択された二つのメモリセルの出力端子をそれぞれ選択されたローカルビット線を介して一つの出力ビット線に接続する選択手段と、この選択手段により選択された二つのメモリセルが前記接地電位及び前記電源電位の間に直列接続されて一方がオン、他方がオフとなるコンプリメンタル動作を行うことによる前記出力ビット線の電位変化を検出することで前記メモリセルのデータを判定する差動型センス手段とを有することを特徴としている。
【０００６】
この発明において好ましくは、前記第１、第２のメモリブロックの各メモリセルは、それぞれ異なるワード線により駆動される複数のＭＯＳトランジスタが直列接続されて構成され、これらのＭＯＳトランジスタが前記ワード線が非選択状態にあるときにオンするＮＡＮＤ型セルであり、前記選択手段は、前記第１、第２のメモリブロック内の対応するＮＡＮＤ型セルを選択して、この選択されたＮＡＮＤ型セルの出力端子をそれぞれ選択された前記ローカルビット線を介して同時に前記出力ビット線に接続するメモリセル選択手段と、前記第１、第２のメモリブロックの対応するワード線を前記出力ビット線のプリチャージ後に同時に選択するワード線選択手段とを有し、前記出力ビット線は、前記ワード線選択手段によるワード線選択の確定前に、前記第１、第２のメモリブロック内の選択されたＮＡＮＤ型セルを介して前記接地電位及び前記電源電位の中間電位にプリチャージされることを特徴としている。
【０００７】
この発明によると、同じアドレスで同時に選択される対応するメモリセルに互いに逆のデータが書かれた第１、第２のメモリブロックが用意され、第１のメモリブロックのメモリセルの基準端子は第１の基準電位（例えば接地電位）に設定され、第２のメモリブロックのメモリセルの基準端子は前記第１の基準電位と異なる第２の基準電位（例えば電源電位）に設定される。従って、あるアドレス入力によりデータが読み出される時、第１，第２のメモリブロックの対応するメモリセルの一方がオン、他方がオフであって、これらのメモリセルが電源電位と接地電位の間に直列接続されてＣＭＯＳと同様のコンプリメンタル動作をする。これにより、これらのメモリセルがローカルビット線を介してつながる出力ビット線は、電源電位又は接地電位まで変化する。このため、差動型センスアンプを用いて、同時スイッチングノイズ等の影響を受けることなく確実なデータセンスが可能になる。また微小振幅を増幅する負帰還増幅器を用いた従来方式と比べて、高速のセンス動作が可能になる。
【０００８】
この発明の好ましい実施態様においては、第１、第２のメモリブロックのメモリセルとして、ワード線非選択時に全てのメモリトランジスタがオンするＮＡＮＤ型セルが用いられる。また、メモリセル選択手段およびワード線選択手段は、あるアドレスにより指定された二つのＮＡＮＤ型セルが選択されたローカルビット線を介して出力ビット線に接続されるタイミングに対して、ワード線選択の確定タイミングが遅れるように構成される。この態様によれば、ワード線選択の確定前に、第１のメモリブロック側の接地端子と第２のメモリブロックの電源端子がそれぞれオン状態のＮＡＮＤ型セルと選択ローカルビット線を介して出力ビット線に接続されて、出力ビット線が電源電位の中間電位に自動的にプリチャージされる。このようなワード線確定までの過渡状態での自動プリチャージ機能により、格別のイコライズ回路を設けることなく、高速かつ確実なセンス動作が可能になる。
【０００９】
【発明の実施の形態】
以下、図面を参照して、この発明の実施例を説明する。
図１は、この発明の一実施例に係る４ＭビットマスクＲＯＭ（２０４８ロウ＊１２８カラム＊１６ビット並列）のブロック構成を示す。メモリセルアレイ１は、第１のメモリブロック１ａと第２のメモリブロック１ｂに分けられている。外部アドレスを取り込むアドレスバッファ２、取り込まれたアドレスをデコードしてワード線選択を行うロウデコーダ３、取り込まれたアドレスをデコードしてビット線選択を行うカラムデコーダ４およびカラムセレクタ回路５ａ，５ｂ、選択されたビット線データを読み出す差動型センスアンプ回路６及び出力回路７を有する。
【００１０】
この実施例においては、第１，第２のメモリブロック１ａ，１ｂは後に詳述するように対応する番地に互いに逆のデータが書かれている。そして、ロウデコーダ３、カラムデコーダ４およびカラムセレクタ５ａ，５ｂはこれら、二つのメモリブロック１ａ，１ｂの同じ番地のデータを同時に選択して読み出す。
【００１１】
図２は、第１，第２のメモリブロック１ａ，１ｂ、カラムセレクタ回路５ａ，５ｂおよびセンスアンプ回路６の部分の具体的構成例を示す。メモリブロック１ａ，１ｂはそれぞれ、横方向に１６個のカラムブロックＣＢ０〜ＣＢ１５に分割され、各カラムブロックＣＢ０〜ＣＢ１５はそれぞれ縦方向に６４個のロウブロックＲＢ０〜ＲＢ６３に分割され、互いに対称パターンでレイアウトされている。第１，第２のメモリブロック１ａ内のメモリセルの基準端子は、第１の基準電位である接地電位ＶSSに接続され、第２のメモリブロック１ｂ内のメモリセルの基準端子は第２の基準電位である電源電位ＶDDに接続されている。その詳細は後述する。
カラムセレクタ回路５ａ，５ｂおよびセンスアンプ回路６はそれぞれ、１６個のカラムブロックＣＢ０〜ＣＢ１５に対応して、１６個のカラムセレクタＣＳ０〜ＣＳ１５、および１６個のセンスアンプＳＡ０〜ＳＡ１５により構成される。
【００１２】
図３は、図２の一つのカラムブロックＣＢ０を更に分解して示す。図に示すように、一つのカラムブロックＣＢ０は、６４本のローカルビット線ＢＬ０〜ＢＬ６３と、これと交差する２０４８本のワード線ＷＬ０〜ＷＬ２０４７および２５６本の選択ゲート線ＳＬ０〜ＳＬ２５５が配設され、各ローカルビット線ＢＬに沿って２列ずつＮＡＮＤ型セルＭＣが１２８段設けられる。ＶSS線を挟む上下２段ずつのＮＡＮＤ型セルＭＣにより、６４個のロウブロックＲＢ０〜ＲＢ６３が構成される。各ワード線ＷＬは一つのＮＡＮＤ型セルＭＣの一つのメモリＭＯＳトランジスタを選択するためのものであり、選択ゲート線ＳＬは、ロウブロックＲＢの選択と、各ロウブロックＲＢ内のローカルビット線ＢＬを挟んで左右に隣接する二つのＮＡＮＤ型セルＭＣの選択、およびＶSS線を挟んで上下に隣接する二つのＮＡＮＤ型セルＭＣの選択を行うためのものである。
【００１３】
図４は、図３の一つのロウブロックＲＢ０の一部をより詳細に示している。ＮＡＮＤ型セルＭＣは、図４に示すように、ローカルビット線ＢＬと交差して配設されたワード線ＷＬによりゲートが駆動される１６段直列接続されたｎチャネルＭＯＳトランジスタＭ０〜Ｍ１５，Ｍ１６〜Ｍ３１，…により構成される。ワード線ＷＬ０〜ＷＬ２０４７は、各ＮＡＮＤ型セルＭＣ毎に１６本ずつ配設される。ＮＡＮＤ型セルの基準端子は、この第１のメモリブロック１ａでは全て接地電位ＶSSに接続される。ロウブロック内で上下のＮＡＮＤ型セルＭＣはＶSS線を共有し、ＶSS線を挟んで反転パターンとされている。
【００１４】
各ＮＡＮＤ型セルＭＣの基準端子と反対側の出力端子は、制御ゲート線ＳＬによりゲートが駆動される２段の選択ゲートＭＯＳトランジスタ（Ｓ１１，Ｓ２１），（Ｓ１２，Ｓ２２），（Ｓ３１，Ｓ４１），（Ｓ３２，Ｓ４２），…を介してローカルビット線ＢＬに接続されている。これらの選択ゲートＭＯＳトランジスタは、横方向に並ぶＮＡＮＤ型セルＭＣについて共通に選択ゲート線ＳＬ０，ＳＬ１，ＳＬ２，ＳＬ３，…により駆動されるようになっている。ローカルビット線ＢＬを挟んで隣接するメモリセルＭＣの同じ選択ゲート線ＳＬで駆動される選択ゲートＭＯＳトランジスタは、一方がエンハンスメント（Ｅ）型、他方がデプレション（Ｄ）型（ゲート部に斜線を施して示す）である。
【００１５】
第２のメモリブロック１ｂについては、図３に対応させて、一つのカラムブロックＣＢ０について示すと図５のようになり、第１のメモリブロック１ａとは反転パターンをもってＮＡＮＤ型セルＭＣがレイアウトされる。また第２のメモリブロック１ｂでは、ＮＡＮＤ型セルＭＣの基準端子が、第２の基準電位である電源電位ＶDDに接続される点で第１のメモリブロック１ａと異なる。
【００１６】
第１，第２のメモリブロック１ａ，１ｂには、マスクプログラムにより、互いに対応する番地のメモリＭＯＳトランジスタに互いに逆のデータが固定的に書き込まれる。そのデータパターンを模式的に図６に示す。図の丸印で示すメモリトランジスタの白抜きがＥ型（例えばデータ“１”）、斜線を施したものがＤ型（データ“０”）であって、第１，第２のメモリブロック１ａ，１ｂの間で反転パターンとなっている。そして後述するように、第１，第２のメモリブロック１ａ，１ｂは、対応するワード線とビット線が同時に選択されて、互いに逆のデータが読み出される。
【００１７】
この実施例において、選択ゲート線ＳＬ０〜ＳＬ２５５は非選択状態で全て“Ｌ”であり、このとき全てのＮＡＮＤ型セルＭＣは、ローカルビット線ＢＬから切り離されている。カラムデコーダ４により、各メモリブロック１ａ，１ｂで対応する一つの選択ゲート線ＳＬが同時に選択されて“Ｈ”になる。例えば図４において、ＳＬ０＝“Ｈ”のとき、各ローカルビット線ＢＬの左上のＮＡＮＤ型セルがローカルビット線ＢＬに接続され、ＳＬ１＝“Ｈ”のとき、各ローカルビット線ＢＬの右上側のＮＡＮＤ型セルがローカルビット線ＢＬに接続される。同様に、ＳＬ２＝“Ｈ”のとき、各ローカルビット線ＢＬの左下のＮＡＮＤ型セルがローカルビット線ＢＬに接続され、ＳＬ３＝“Ｈ”のとき、各ローカルビット線ＢＬの右下のＮＡＮＤ型セルがローカルビット線ＢＬに接続される。
【００１８】
ワード線ＷＬ０〜ＷＬ２０４７は、非選択状態では全て“Ｈ”、従ってメモリＭＯＳトランジスタはデータの如何に拘らずオン状態である。ロウデコーダ３によりメモリブロック１ａ，１ｂにおいて対応する一つのワード線ＷＬが選択されて同時に“Ｌ”になる。また、ローカルビット線ＢＬは、カラムデコーダ４とカラムセレクタ５ａ，５ｂによって、やはりメモリブロック１ａ，１ｂにおいて、各カラムブロックＣＢから一本ずつ計１６本が同時に選択されて、これらが出力ビット線を介してセンスアンプ回路６に接続される。
【００１９】
図７は、以上の選択ゲート線ＳＬ、ワード線ＷＬおよびローカルビット線ＢＬの選択を行うロウデコーダ３およびカラムデコーダ４の具体例である。この実施例のマスクＲＯＭは、４Ｍビット（１６ビット並列出力）であり、アドレスＡ０〜Ａ１７のなかの、Ａ０〜Ａ６でカラム選択、Ａ７〜Ａ１７でロウ選択がなされる。ロウデコーダ３およびカラムデコーダ４は、前述のように第１，第２のメモリブロック１ａ，１ｂで共用される。
【００２０】
ロウデコーダ３は、第１段目に、１６段ＮＡＮＤ型セルＭＣのなかの一つのトランジスタを選択するためのＡ７〜Ａ１０をデコードするデコーダＲＤ１（出力は１６本）と、６４個のロウブロックＲＢ０〜ＲＢ６３を選択するための下位アドレスＡ１２〜Ａ１４と上位アドレスＡ１５〜Ａ１７をそれぞれデコードするデコーダＲＤ２（出力は８本）とＲＤ３（出力は８本）が配置される。第２段目にデコーダＲＤ２，ＲＤ３の出力が入力されて６４個のロウブロックＲＢ０〜ＲＢ６３の一つを選択するためデコーダＲＤ４（出力は６４本）が配置され、３段目には２０４８本のワード線の一つを選択するためのデコーダＲＤ１，ＲＤ４の出力、およびアドレスＡ１１が入力されるデコーダＲＤ５（出力は２０４８本）が配置される。
【００２１】
デコーダＲＤ１は、アドレスＡ７〜Ａ１０の１６個の組み合わせを検出するためのインバータ群と一致検出用のＮＡＮＤゲート群（またはＡＮＤゲート群）により構成される。デコーダＲＤ２，ＲＤ３も同様に構成される。デコーダＲＤ４は、デコーダＲＤ２，ＲＤ３のそれぞれ８本ずつの出力の一致検出を行う６４個のＮＡＮＤゲート群（またはＡＮＤゲート群）により構成される。またアドレスＡ１１は各ロウブロック内の上下のＮＡＮＤ型セルの選択、即ち図３のＶSS線または図５のＶDD線を挟んで上下に隣接するＮＡＮＤ型セルのいずれかを選択するために用いられており、デコーダＲＤ５は、デコーダＲＤ１の１６本の出力とデコーダＲＤ４の６４本の出力およびアドレスＡ１１の組み合わせを検出するためのインバータ群とＮＡＮＤゲート群（またはＡＮＤゲート群）により構成される。デコーダＲＤ５の２０４８本の出力は選択状態で一つが“Ｈ”になる。このデコーダＲＤ５の出力はインバータ形式のワード線ドライバＷＤを介してワード線ＷＬ０〜ＷＬ２０４７に供給され、選択状態で１本のワード線が“Ｌ”になる。
【００２２】
カラムデコーダ４は、ローカルビット線選択を行うために、アドレスＡ１，Ａ２をデコードするデコーダＣＤ１（出力は４本）と、アドレスＡ３〜Ａ６をデコードするデコーダＣＤ２（出力は１６本）を有する。これらのデコーダＣＤ１，ＣＤ２の出力はカラムセレクタ５ａ，５ｂに送られる。
カラムセレクタ５ａ，５ｂは、図８に示すように、アドレスＡ１，Ａ２をデコードしたデコーダＣＤ１の４本の出力と、アドレスＡ３〜Ａ６をデコードしたデコーダＣＤ２の１６本の出力によりそれぞれ制御される２段のカラムゲートＱ２１，Ｑ２２により構成される。このカラムセレクタ５ａ，５ｂにより、それぞれ第１、第２のメモリブロック１ａ，１ｂにおいて、カラムブロックＣＢ内の６４本のローカルビット線ＢＬ０〜ＢＬ６３から１本が選択されて、出力ビット線Ｂに接続される。これにより各メモリブロック１ａ，１ｂから選択されたローカルビット線（全体では１６本）が出力ビット線Ｂを介して差動型センスアンプＳＡに接続されることになる。差動型センスアンプＳＡの基準入力端子には、基準電圧ＶREF ＝ＶDD／２が与えられている。
【００２３】
カラムデコーダ４はまた、２５６本の選択ゲート線ＳＬのうち一つを選択するために、デコーダＲＤ４の出力とアドレスＡ０，Ａ１１が入力されるデコーダＣＤ３を有する。ここで、最下位アドレスＡ０は、ローカルビット線ＢＬに沿う左右２列のＮＡＮＤ型セルのいずれを選択するかを決定するために、より具体的には、選択ゲート線（ＳＬ０，ＳＬ２，…）の組と（ＳＬ１，ＳＬ３，…）の組のいずれを選択するかを決定する為に用いられる。アドレスＡ１１は、ロウデコーダ３側と同様に、図３のＶSS線あるいは図５のＶDD線を挟む上下のＮＡＮＤ型セルのいずれを選択するかを決定するため、具体的には、ロウブロックＲＢ０について見ると、選択ゲート線（ＳＬ０，ＳＬ１）の組と（ＳＬ２，ＳＬ３）の組のいずれを選択するかを決定するために用いられている。デコーダＣＤ３は、以上の論理をインバータ群と一致検出用のＮＡＮＤゲート群（またはＡＮＤゲート群）により組むことで、選択状態で２５６本の出力の一つを“Ｈ”とする。このデコーダＣＤ３の出力が非反転の選択ゲートドライバＳＤを介して２５６本の選択ゲート線ＳＬ１〜ＳＬ２５６に供給され、非選択状態で選択ゲート線ＳＬ１〜ＳＬ２５６を“Ｌ”、選択状態で１本の選択ゲート線を“Ｈ”にする。
【００２４】
この様に構成されたＮＡＮＤ型マスクＲＯＭのデータ読出し動作を次に説明する。前述のようにワード線ＷＬは非選択状態で全て“Ｈ”、選択ゲート線ＳＬは非選択状態で全て“Ｌ”であり、ワード線選択の確定タイミングと選択ゲート線選択の確定のタイミングにズレが生じる。このズレは重要な意味を持つが、最初にそのズレを無視して基本動作を説明する。アドレスデータが入力されると、ロウデコーダ３により一本のワード線が選択される。例えば、図３に着目して、ロウブロックＲＢ０が選択され、そのなかのワード線ＷＬ０〜ＷＬ１５の一本が選択されたとする。このときカラムデコーダ４により、選択ゲート線ＳＬ０，ＳＬ１のいずれか一方が“Ｈ”になり、選択ゲート線ＳＬ２，ＳＬ３は共に“Ｌ”となる。ワード線ＷＬ１６〜ＷＬ３１側の一本のワード線が選択されたときには、選択ゲート線ＳＬ２，ＳＬ３の一方が“Ｈ”になり、ＳＬ０＝ＳＬ１＝“Ｌ”となる。メモリブロック１ｂにおいても同様である。これにより、各メモリブロック１ａ，１ｂの一つのロウブロックの各ローカルビット線ＢＬに沿う６４個のＮＡＮＤ型セルが選択されてローカルビット線に接続される。また、カラムデコーダ４により、各メモリブロック１ａ，１ｂにおいて各カラムブロックＣＢから一本ずつ１６本のローカルビット線が選択されて出力ビット線Ｂに接続される。
【００２５】
具体的に第１，第２のメモリブロック１ａ，１ｂの対応するワード線ＷＬ０とローカルビット線ＢＬ０が同時に選択され、それぞれメモリトランジスタＭ０が選択されたとする。ＮＡＮＤ型ＲＯＭでは、選択ワード線を“Ｌ”とすることで、選択されたメモリトランジスタがＥ型であるかＤ型であるかを検出する。
図９が選択されたデータの読出し動作例である。図９（ａ）に示すように、第１のメモリブロック１ａ側のメモリトランジスタＭ０がＥ型、即ちデータ“１”とすると、第２のメモリブロック１ｂ側の対応するメモリトランジスタＭ０はＤ型である。これらのデータは同時にローカルビット線ＢＬ０を介して一つの出力ビット線Ｂに転送される。このとき、出力ビット線Ｂでは、図９（ａ）に示すように、第１のメモリブロック１ａ側のＥ型のメモリトランジスタＭ０と第２のメモリブロック１ｂ側のＤ型のメモリトランジスタＭ０とが、電源ＶDDと接地ＶSS間に直列接続されたことになる。そして選択ワード線ＷＬ０が“Ｌ”で、ＶDD側メモリトランジスタＭ０がオン、ＶSS側メモリトランジスタＭ０がオフとなるから、矢印で示す充電電流が流れ、出力ビット線Ｂは電源電位ＶDDまで上昇する。データが逆であれば、図９（ｂ）に示すように、ＶDD側メモリトランジスタＭ０がオフ、ＶSS側メモリトランジスタＭ０がオンとなり、矢印で示す放電電流が流れ、出力ビット線Ｂは接地電位ＶSSまで低下する。
【００２６】
以上のようにこの実施例では、二つのメモリブロック１ａ，１ｂの選択されたメモリトランジスタによるコンプリメンタル動作が行われるから、出力ビット線Ｂの電位を、ＶREF ＝ＶDD／２を参照電位として用いた差動型センスアンプＳＡにより検出することで、データ“１”，“０”の判定ができる。
従ってこの実施例によると、微小振幅の信号でデータセンスを行う従来方式と異なり、同時スイッチングノイズや外部ノイズの影響を受けにくく、誤動作のない安定したデータ読出しが出来る。また、出力ビット線ＢはＶDD又はＶSSまで大振幅して、これを差動型センスアンプで検出するので、負帰還増幅器を用いて微小信号検出を行う方式に比べて、高速動作が可能になる。
【００２７】
この実施例の場合、前述のようにワード線選択の確定と選択ゲート線選択の確定のタイミングにズレが生じることにより、自動的に出力ビット線Ｂのプリチャージが行われる。このプリチャージ動作を、図１０を参照して説明する。図１０は、選択されたワード線ＷＬと選択された選択ゲート線ＳＬの電位変化と、出力ビット線Ｂの電位変化を示している。時刻ｔ０でアドレスがラッチされ、時刻ｔ１でカラムデコーダ４およびカラムセレクタ５ａ，５ｂにより、ローカルビット線選択がなされる。ローカルビット線選択は、図７に示すようにカラムデコーダ４の１段のデコーダＣＤ１，ＣＤ２とカラムセレクタ５ａ，５ｂにより行われるから、ワード線および選択ゲート線の選択に比べて速く確定し、時刻ｔ１で選択されたローカルビット線ＢＬが出力ビット線Ｂに接続される。
【００２８】
ワード線選択および選択ゲート線選択は、図７のデコーダ構成では共に３段のデコーダにより行われるから、その時刻をｔ２とする。この時刻ｔ２から、図１０に示すように、選択されたワード線ＷＬは“Ｈ”から“Ｌ”に遷移開始し、選択された選択ゲート線ＳＬは“Ｌ”から“Ｈ”に遷移開始する。選択ゲートＭＯＳトランジスタをはじめ、Ｅ型のＭＯＳトランジスタのしきい値Ｖｔｈは通常、ＶDD／２より小さく、０．７Ｖ程度に設定されるから、選択ゲート線ＳＬがＶｔｈまで上昇して選択ゲートＭＯＳトランジスタがオンする時刻ｔ３（選択ゲート線ＳＬの選択確定タイミング）に対して、ワード線ＷＬがＶｔｈに低下する時刻ｔ４（ワード線ＷＬの選択確定タイミング）が遅れる。
【００２９】
この時刻ｔ３からｔ４までの遅れ時間τ１がプリチャージ期間となる。即ちこの遅れ時間τ１の間、選択された二つのＮＡＮＤ型セルの出力端子はオンした選択ゲートＭＯＳトランジスタを介し、ローカルビット線ＢＬを介して、出力ビット線Ｂに接続されるが、これら二つのＮＡＮＤ型セルの全てのメモリトランジスタはまだ全てオン状態（非選択状態）に保たれている。これにより、第１のメモリブロック１ａの接地電位ＶSSと、第２のメモリブロック１ｂの電源電位ＶDDが出力ビット線Ｂを介して短絡されて、前サイクルの読出しデータにより“Ｈ”または“Ｌ”のままフローティングとなっていた出力ビット線ＢはＶDD／２にプリチャージされる。その後、時刻ｔ４でワード線選択が確定して、選択された二つのＮＡＮＤ型セル内の一方のメモリトランジスタがオフとなり、前述のコンプリメンタル動作により出力ビット線Ｂは、ＶDDまたはＶSSに遷移する。
以上のようにこの実施例によると、ワード線確定の前に自動的に出力ビット線およびローカルビット線がＶDD／２にプリチャージされ、これにより、高速で確実なデータ読出しができる。
【００３０】
図１１は、ロウデコーダ３の別の構成例を示す。これは、図７におけるデコーダＲＤ５を、デコーダＲＤ５１，ＲＤ５２の２段構成として、ロウデコーダ３を全体で４段構成としたものである。カラムデコーダを先の実施例と同じとすれば、カラムデコーダに比べてロウデコーダでの遅延が大きくなる。この結果、図１２に示すように、カラム選択にτ２だけ遅れてロウ選択が確定するというタイミング関係が得られる。したがってこの遅れ時間τ２の間に、先の実施例と同様に、出力ビット線Ｂのプリチャージを行うことができる。
【００３１】
この発明は、ＮＯＲ型マスクＲＯＭにも同様に適用できる。図１３は、ＮＯＲ型マスクＲＯＭに適用した実施例の要部構成を示す。ロウデコーダおよびカラムデコーダにより共通にアドレス選択される第１のメモリブロック１ａ，第２のメモリブロック１ｂが用いられ、ＮＯＲ型セルＭＣには第１，第２のメモリブロック１ａ，１ｂの間で反転したデータパターンとなるように、対応する番地に逆データが書かれる。また、第１のメモリブロック１ａではメモリセル基準端子はＶSSに、第２のメモリブロック１ｂではメモリセル基準端子はＶDDに設定される。
【００３２】
ＮＯＲ型マスクＲＯＭの場合、ワード線ＷＬは非選択状態で“Ｌ”（例えばＶSS）、選択状態で“Ｈ”（例えばＶDD）とされる。また、セルＭＣの二値データは、ワード線の“Ｈ”，“Ｌ”レベルの間の第１のしきい値状態と、“Ｈ”レベルより高い第２のしきい値状態のいずれかとして記憶される。データ読出しは、選択されたメモリセルがデータに応じてオン，オフする事による電流引き込みの有無を検出することにより行われる。したがって、第１，第２のメモリブロック１ａ，１ｂの対応する番地のセルを同時に選択して出力ビット線に接続すると、先の実施例と同様のコンプリメンタル動作によるデータセンスが可能となる。
【００３３】
この発明は、上記実施例に限られず、各種ＰＲＯＭ，ＥＰＲＯＭにも適用することができる。
【００３４】
【発明の効果】
以上述べたようにこの発明による半導体記憶装置では、反転パターンのデータを書き込んだ第１，第２のメモリブロックを用意し、各メモリブロックの基準端子を互いに異なる第１，第２の基準電位に設定して、これらのメモリブロックのコンプリメンタル動作によるデータ読出しを行わせることにより、耐ノイズ性と高速性能の向上を図ることができる。
【図面の簡単な説明】
【図１】  この発明の一実施例によるマスクＲＯＭのブロック構成を示す。
【図２】  同実施例のメモリブロックの具体構成を示す。
【図３】  第１のメモリブロックの一部の詳細な構成を示す。
【図４】  図３の一部の更に詳細な構成を示す。
【図５】  図３に対応する第２のメモリブロックの詳細な構成を示す。
【図６】  同実施例のデータパターン例を示す。
【図７】  同実施例のデコーダの構成を示す。
【図８】  同実施例のカラムセレクタの構成を示す。
【図９】  同実施例のデータ読出し動作を示す。
【図１０】  同実施例のプリチャージ動作を説明する為の図である。
【図１１】  他の実施例のロウデコーダ構成を示す。
【図１２】  同実施例の動作タイミングを示す。
【図１３】  他の実施例のマスクＲＯＭの要部構成を示す。
【符号の説明】
１ａ…第１のメモリブロック、１ｂ…第２のメモリブロック、２…アドレスバッファ、３…ロウデコーダ、４…カラムデコーダ、５ａ，５ｂ…カラムセレクタ回路、６…差動型センスアンプ回路、７…出力回路。
【図１】
0003726337.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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