(57)【特許請求の範囲】
【請求項１】
セル領域及び周辺領域を有する半導体層；
前記半導体層の下に配置され、前記セル領域の半導体層と周辺領域の半導体層を各々露出させる第１及び第２コンタクトホールを有する第１絶縁層；
前記セル領域の半導体層に形成された第１素子分離膜；
前記周辺領域に素子形成領域を限定するように、前記周辺領域の半導体層に形成された第２素子分離膜；
前記セル領域の半導体層に素子形成領域を限定するように形成され、前記半導体層の下面と離隔されるように、前記第１素子分離膜間の半導体層に形成された一対のトレンチレーヤー；
前記セル領域の前記トレンチレーヤー間の素子形成領域に形成され、前記セル領域の素子形成領域の半導体層の上部表面上に形成された第１ゲート酸化膜を有する第１ゲート電極と、前記第１ゲート電極両側のセル領域の素子形成領域内に形成された第１ソース及びドレイン領域と、前記第１ソース領域と第１ドレイン領域間の前記素子形成領域内に限定されたチャンネル領域とを含むセルトランジスタ；
前記周辺領域の素子形成領域に形成され、前記周辺領域の前記素子形成領域の前記半導体層の上部表面上に形成された第２ゲート酸化膜を有する第２ゲート電極と、前記第２ゲート電極両側の前記周辺領域の素子形成領域内に形成された第２ソース及びドレイン領域と、前記第２ソース領域と第２ドレイン領域間の素子形成領域に限定されたチャンネル領域とを含む駆動トランジスタ；
前記セルトランジスタの周囲の前記半導体層の上部表面に形成されたウェル−ピックアップ用不純物領域；
前記セル領域の前記第１絶縁層下に形成され、前記第１コンタクトホールを介して前記セルトランジスタの第１ソース領域とコンタクトされるように前記第１絶縁層下に形成されたストレージノードと、前記ストレージノードの下部に形成された誘電体膜及びプレートノードとからなるキャパシタ；
前記周辺領域の前記第１絶縁層下に形成され、ドープした第１ポリシリコン層、第２絶縁層及びドープした第２ポリシリコン層の順で含み、前記ドープした第１ポリシリコン層は前記第２コンタクトホールを介して前記駆動トランジスタのチャンネル領域とコンタクトされるダミーパターン；
前記周辺領域の半導体層及び第１絶縁層に形成された第３コンタクトホール；
前記ドープした第１ポリシリコン層とコンタクトされるように、前記第３コンタクトホール内に形成された導電層；
前記セル領域のキャパシタのプレートノード下及び周辺領域の前記ダミーパターンの前記ドープした第２ポリシリコン層下に形成された第３絶縁層；及び
前記第３絶縁層下にボンディングされたベース基板を含むことを特徴とする半導体メモリ素子。
【請求項２】
前記セル領域の半導体層が前記周辺領域の半導体層よりも厚いことを特徴とする請求項１記載の半導体メモリ素子。
【請求項３】
前記第１素子分離膜が前記第２素子分離膜よりも厚いことを特徴とする請求項１記載の半導体メモリ素子。
【請求項４】
前記ベース基板は、シリコン基板、石英基板、ガラス基板、サファイア基板のうちで選択される一つであることを特徴とする請求項１記載の半導体メモリ素子。
【請求項５】
セル領域及び周辺領域を含むシリコン基板を提供する段階；
前記シリコン基板の一側表面の、セル領域に第１素子分離膜を形成し、周辺領域に第２素子分離膜を形成する段階；
前記第１及び第２素子分離膜を含む前記シリコン基板の一側表面上に第１及び第２コンタクトホールを有する第１絶縁層を形成する段階；
前記第１及び第２コンタクトホールが埋め込まれるように、前記第１絶縁層上にドープした第１ポリシリコン層を形成する段階；
セル領域にはキャパシタのストレージノードが形成され、周辺領域にはドープした第１ポリシリコン層が残留するように、前記ドープした第１ポリシリコン層をパターニングする段階；
前記セル領域のストレージノードを含む前記第１絶縁層の上部と周辺領域のドープしたポリシリコン層の上部に、第２絶縁層とドープした第２ポリシリコン層を順次形成する段階；
セル領域には前記キャパシタのストレージノード上にキャパシタの誘電体膜及びプレートノードとして形成されるように、又、周辺領域には第２絶縁層及びドープした第２ポリシリコン層が残留するように、前記第２絶縁層及びドープした第２ポリシリコン層をパターニングする段階；
セル領域の前記キャパシタを含む前記プレートノードの上部と周辺領域の前記ドープした第２ポリシリコン層の上部に第３絶縁層を形成する段階；
前記第３絶縁層上にベース基板をボンディングする段階；セル領域及び周辺領域に各々半導体層が形成されるように、前記第１及び第２素子分離膜が露出するまで前記シリコン基板の他側面を研磨する段階；
前記第１絶縁層と離隔されるように、前記セル領域の前記半導体層の他側面に一対のトレンチレーヤーを形成する段階；
前記トレンチレーヤー間のセル領域の半導体層に第１ゲート酸化膜を有する第１ゲート電極と、第１ゲート電極両側の第１ソース及びドレイン領域と、前記第１ソース及びドレイン領域間のチャンネル領域とを含み、前記第１ソース領域が前記キャパシタのストレージノードとコンタクトされるセルトランジスタ、及び前記周辺領域の半導体層に第２ゲート酸化膜を有する第２ゲート電極と、前記第２ゲート電極両側の第２ソース及びドレイン領域と、前記第２ソース及びドレイン領域間のチャンネル領域とを含み、前記チャンネル領域がドープした第１ポリシリコン層、第２絶縁層、及びドープした第２ポリシリコン層よりなるダミーパターンのドープした第１ポリシリコン層とコンタクトされる駆動トランジスタを形成する段階；
前記セルトランジスタの周囲の半導体層の他側表面にウェル−ピックアップ用不純物領域を形成する段階；及び
前記ドープした第１ポリシリコン層とコンタクトされるように、前記駆動トランジスタの周囲の周辺領域の前記半導体層及び第１絶縁層に導電層を形成する段階を含むことを特徴とする半導体メモリ素子の製造方法。
【請求項６】
前記セル領域の第１素子分離膜は前記周辺領域の第２素子分離膜よりも厚く形成されることを特徴とする請求項５記載の半導体メモリ素子の製造方法。
【請求項７】
前記第３絶縁層を形成する段階と、前記ベース基板をボンディングする段階との間に、前記第３絶縁層表面を平坦化する段階を更に含むことを特徴とする請求項５記載の半導体メモリ素子の製造方法。
【請求項８】
前記第３絶縁層表面の平坦化は、化学的機械研磨工程にて行われることを特徴とする請求項７記載の半導体メモリ素子の製造方法。
【請求項９】
前記セル領域の半導体層が前記周辺領域の半導体層よりも厚いことを特徴とする請求項５記載の半導体メモリ素子の製造方法。
【請求項１０】
前記セルトランジスタと駆動トランジスタのソース及びドレイン領域は前記第１絶縁層とコンタクトされる深さで形成されることを特徴とする請求項５記載の半導体メモリ素子の製造方法。
【請求項１１】
前記導電層はポリシリコン層または金属層であることを特徴とする請求項５記載の半導体メモリ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ技術を用いた半導体メモリ素子及びその製造方法に関し、特にセル領域と周辺領域の間の段差を減少させ、浮遊本体効果が防止できる半導体メモリ素子及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭの様な半導体メモリ素子の高集積化はセル面積の減少を招くが、この場合、満足すべきキャパシタ容量を確保するにはキャパシタの高さを増加させる必要がある。すなわち、キャパシタの容量はストレージノード及びプレートノードの様なキャパシタ電極間の距離に反比例し、キャパシタ電極面積及び誘電体膜の誘電常数に比例する。セル面積の減少はキャパシタ電極面積の減少を招くため、これを補償するにはキャパシタ電極の高さを増加させねばならない。
【０００３】
しかし、前記キャパシタはセル領域だけに形成されるものであるため、前記キャパシタの高さを増加させると、セル領域と周辺領域間の段差が増加するようになり、そのため、後続の金属配線の際、前記周辺領域でコンタクトホールが形成し難くなる。
【０００４】
一方、高速及び低電力特性を持つ半導体メモリ素子の要求に伴い、これに対する多様な研究が素子及び回路側面で行われている。ところが、素子側面から、バルクシリコンからなる単結晶シリコン基板を用いた半導体集積技術はその限界がある。これにより、バルクシリコンからなる単結晶シリコンウェーハの代わりに、支持手段のベース基板と、ボンディング媒介体の埋め込み酸化膜と、素子形成領域を提供する半導体層との積層構造を持つＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）ウェーハを用いた半導体集積技術が注目されている。これはＳＯＩウェーハに集積された素子が単結晶シリコンウェーハに集積された素子に比べて、接合容量（Ｊｕｎｃｔｉｏｎ  Ｃａｐａｃｉｔａｎｃｅ）の減少による高速化、しきい電圧（Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ）の減少による低電圧化及び完全な素子分離によるラッチ−アップ（Ｌａｔｃｈ−Ｕｐ）の減少などの長所を持つためである。
【０００５】
【発明が解決しようとする課題】
しかしながら、前記ＳＯＩウェーハに集積された素子は前記長所にも係わらず、通常に使用されていない。これは、図１に示すように、チャンネル領域３ａを含むトランジスタ１０の本体がベース基板１から浮動（ｆｌｏａｔｉｎｇ）するため、その動作時に衝突イオン化（Ｉｍｐａｃｔ  Ｉｏｎｉｚａｔｉｏｎ）による正孔が外に全部抜け出れず、前記チャンネル領域３ａに残留することで、ドレイン電流のピッチが急昇するキンク（Ｋｉｎｋ）現象の様な浮動本体効果（Ｆｌｏａｔｉｎｇ  Ｂｏｄｙ  Ｅｆｆｅｃｔ）が発生するためである。よって、従来のＳＯＩウェーハに集積された半導体メモリ素子は回路側面から不所望の特性を持つため、高速及び低電力の特性を持つ半導体メモリ素子を製造し難い。図１は従来技術によりＳＯＩウェーハに形成されたトランジスタを示す断面図である。図１で２は埋め込み酸化膜、３は半導体層、４は素子分離膜、５はゲート酸化膜、６はゲート電極、７はソース／ドレイン領域である。
【０００６】
従って、ＳＯＩウェーハを用いて高速及び低電力の特性を持つ半導体メモリ素子を製造する場合、セル領域と周辺領域の間の段差による問題や、浮動本体効果による問題は解決しなければならない。
【０００７】
本発明の目的は、高速及び低電力の特性が得られる半導体メモリ素子及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
前記目的を達成するために、本発明の半導体メモリ素子は、セル領域及び周辺領域を有する半導体層；前記半導体層の下に配置され、前記セル領域の半導体層と周辺領域の半導体層を各々露出させる第１及び第２コンタクトホールを有する第１絶縁層；前記セル領域の半導体層に形成された第１素子分離膜；前記周辺領域に素子形成領域を限定するように、前記周辺領域の半導体層に形成された第２素子分離膜；前記セル領域の半導体層に素子形成領域を限定するように形成され、前記半導体層の下面と離隔されるように、前記第１素子分離膜間の半導体層に形成された一対のトレンチレーヤー；前記セル領域の前記トレンチレーヤー間の素子形成領域に形成され、前記セル領域の素子形成領域の半導体層の上部表面上に形成された第１ゲート酸化膜を有する第１ゲート電極と、前記第１ゲート電極両側のセル領域の素子形成領域内に形成された第１ソース及びドレイン領域と、前記第１ソース領域と第１ドレイン領域間の前記素子形成領域内に限定されたチャンネル領域とを含むセルトランジスタ；前記周辺領域の素子形成領域に形成され、前記周辺領域の前記素子形成領域の前記半導体層の上部表面上に形成された第２ゲート酸化膜を有する第２ゲート電極と、前記第２ゲート電極両側の前記周辺領域の素子形成領域内に形成された第２ソース及びドレイン領域と、前記第２ソース領域と第２ドレイン領域間の素子形成領域に限定されたチャンネル領域とを含む駆動トランジスタ；前記セルトランジスタの周囲の前記半導体層の上部表面に形成されたウェル−ピックアップ用不純物領域；前記セル領域の前記第１絶縁層下に形成され、前記第１コンタクトホールを介して前記セルトランジスタの第１ソース領域とコンタクトされるように前記第１絶縁層下に形成されたストレージノードと、前記ストレージノードの下部に形成された誘電体膜及びプレートノードとからなるキャパシタ；前記周辺領域の前記第１絶縁層下に形成され、ドープした第１ポリシリコン層、第２絶縁層及びドープした第２ポリシリコン層の順で含み、前記ドープした第１ポリシリコン層は前記第２コンタクトホールを介して前記駆動トランジスタのチャンネル領域とコンタクトされるダミーパターン；前記周辺領域の半導体層及び第１絶縁層に形成された第３コンタクトホール；前記ドープした第１ポリシリコン層とコンタクトされるように、前記第３コンタクトホール内に形成された導電層；前記セル領域のキャパシタのプレートノード下及び周辺領域の前記ダミーパターンの前記ドープした第２ポリシリコン層下に形成された第３絶縁層；及び前記第３絶縁層下にボンディングされたベース基板を含む。
【０００９】
また、本発明の半導体メモリ素子の製造方法は、セル領域及び周辺領域を含むシリコン基板を提供する段階；前記シリコン基板の一側表面の、セル領域に第１素子分離膜を形成し、周辺領域に第２素子分離膜を形成する段階；前記第１及び第２素子分離膜を含む前記シリコン基板の一側表面上に第１及び第２コンタクトホールを有する第１絶縁層を形成する段階；前記第１及び第２コンタクトホールが埋め込まれるように、前記第１絶縁層上にドープした第１ポリシリコン層を形成する段階；セル領域にはキャパシタのストレージノードが形成され、周辺領域にはドープした第１ポリシリコン層が残留するように、前記ドープした第１ポリシリコン層をパターニングする段階；前記セル領域のストレージノードを含む前記第１絶縁層の上部と周辺領域のドープしたポリシリコン層の上部に、第２絶縁層とドープした第２ポリシリコン層を順次形成する段階；セル領域には前記キャパシタのストレージノード上にキャパシタの誘電体膜及びプレートノードとして形成されるように、又、周辺領域には第２絶縁層及びドープした第２ポリシリコン層が残留するように、前記第２絶縁層及びドープした第２ポリシリコン層をパターニングする段階；セル領域の前記キャパシタを含む前記プレートノードの上部と周辺領域の前記ドープした第２ポリシリコン層の上部に第３絶縁層を形成する段階；前記第３絶縁層上にベース基板をボンディングする段階；セル領域及び周辺領域に各々半導体層が形成されるように、前記第１及び第２素子分離膜が露出するまで前記シリコン基板の他側面を研磨する段階；前記第１絶縁層と離隔されるように、前記セル領域の前記半導体層の他側面に一対のトレンチレーヤーを形成する段階；前記トレンチレーヤー間のセル領域の半導体層に第１ゲート酸化膜を有する第１ゲート電極と、第１ゲート電極両側の第１ソース及びドレイン領域と、前記第１ソース及びドレイン領域間のチャンネル領域とを含み、前記第１ソース領域が前記キャパシタのストレージノードとコンタクトされるセルトランジスタ、及び前記周辺領域の半導体層に第２ゲート酸化膜を有する第２ゲート電極と、前記第２ゲート電極両側の第２ソース及びドレイン領域と、前記第２ソース及びドレイン領域間のチャンネル領域とを含み、前記チャンネル領域がドープした第１ポリシリコン層、第２絶縁層、及びドープした第２ポリシリコン層よりなるダミーパターンのドープした第１ポリシリコン層とコンタクトされる駆動トランジスタを形成する段階；前記セルトランジスタの周囲の半導体層の他側表面にウェル−ピックアップ用不純物領域を形成する段階；及び前記ドープした第１ポリシリコン層とコンタクトされるように、前記駆動トランジスタの周囲の周辺領域の前記半導体層及び第１絶縁層に導電層を形成する段階を含む。
【００１０】
【発明の実施の形態】
以下、添付図面に基づき、本発明の好適実施例を詳細に説明する。
本発明の半導体メモリ素子はＳＯＩ技術を用いて形成される。特に、ＳＯＩウェーハはキャパシタが形成されてから製作され、その後、セル領域と周辺領域にセルトランジスタと駆動トランジスタが各々形成される。
【００１１】
図２に示す本発明の半導体メモリ素子は、セル領域及び周辺領域に分けられるシリコン基板１１を備え、第１及び第２素子分離膜１２ａ、１２ｂが前記シリコン基板のセル領域及び周辺領域の各々にＬＯＣＯＳ工程により形成される。ここで、前記第１素子分離膜１２ａと第２素子分離膜１２ｂは互いに異なる厚さで形成され、セル領域に形成された前記第１素子分離膜１２ａが周辺領域に形成された前記第２素子分離膜１２ｂよりも厚く形成される。また、前記第１及び第２素子分離膜１２ａ、１２ｂは後続のＣＭＰ工程で研磨停止層として機能するため、素子形成領域を提供する半導体層の厚さを限定することになる。よって、前記第１素子分離膜１２ａはセルトランジスタの安定した駆動のために要求される半導体層の厚さの２００ｎｍの二倍に該当する厚さで形成され、前記第２素子分離膜１２ｂは駆動トランジスタの高速動作のために要求される半導体層の厚さの１００ｎｍの二倍に該当する厚さで形成される。
【００１２】
次に図３に示すように、第１絶縁層１３が前記第１及び第２素子分離膜１２ａ、１２ｂを含むシリコン基板１１の一側面上に形成される。ここで、前記第１絶縁層１３は次に製作するＳＯＩウェーハで埋め込み酸化膜として機能することになる。
【００１３】
次に図４に示すように、第１及び第２コンタクトホール１４ａ、１４ｂが前記シリコン基板１１のセル領域と周辺領域を各々露出させるように、前記第１絶縁層１３を写真エッチングにより形成する。ここで、前記シリコン基板１１のセル領域を露出させる第１コンタクトホール１４ａは後続でセルトランジスタのソース領域とキャパシタのストレージノードとの間を連結させるために形成されたもので、前記シリコン基板１１の周辺領域を露出させる第２コンタクトホール１４ｂは後続で駆動トランジスタのチャンネル領域と接地端に連結される導電層との間を連結させるために形成されたものである。
【００１４】
つぎに図５に示すように、ドープした第１ポリシリコン層１５が前記第１及び第２コンタクトホール１４ａ、１４ｂを埋め込むように前記第１絶縁層１３上に蒸着される。その後、セル領域に蒸着された前記第１ポリシリコン層部分はパターニングされ、この結果、ストレージノード１５ａが形成される。このとき、周辺領域に蒸着された第１ポリシリコン層部分はそのまま残留する。前記結果物上に第２絶縁層１６及びドープした第２ポリシリコン層１７が順に蒸着され、その後、セル領域に蒸着された前記ドープした第２ポリシリコン層部分と第２絶縁層部分はパターニングされることで、シリコン基板１１のセル領域にストレージノード１５ａ、誘電体層１６ａ及びプレートノード１７ａからなるキャパシタ２０が形成される。同様に、周辺領域に形成された誘電体層１６及びドープした第２ポリシリコン層１７はそのまま残留する。ここで、周辺領域に蒸着された第１ポリシリコン層１５、第２絶縁層１６及び第２ポリシリコン層１７を残留させることはセル領域と周辺領域の間の段差をなくすためである。
【００１５】
次に図６に示すように、第３絶縁層２１がセル領域に形成されたキャパシタ２０と周辺領域に残留する第２ポリシリコン層を覆うように形成され、前記第３絶縁層２１の表面は化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）  工程により平坦化する。前記第３絶縁層２１はＢＰＳＧ、ＰＳＧ、ＵＳＧのうちで選択される一つであり、ＬＰＣＶＤ、ＰＥＣＶＤまたはＡＰＣＶＤにより形成される。ベース基板２２が平坦化した前記第３絶縁層２１の表面にボンディングされる。前記ベース基板２２はシリコン基板であって、前記シリコン基板の代りに石英基板、ガラス基板、サファイア基板のうちで選択される一つを用いる事も出来る。
【００１６】
続いて、図７乃至図８は図５の上下を反転させた状態から後続工程を示す図である。
図７に示すように、シリコン基板１１の他側面が前記第１及び第２素子分離膜１２ａ、１２ｂが露出するまでＣＭＰ工程により研磨され、それで、セル領域及び周辺領域に素子形成領域を提供する第１及び第２半導体層１１ａ、１１ｂが形成される。このとき、セル領域の第１半導体層１１ａと周辺領域の第２半導体層１１ｂは、前記第１素子分離膜１２ａと第２素子分離膜１２ｂが互いに異なる厚さで形成され、同図に示すように、セル領域の第１半導体層１１ａの厚さが周辺領域の第２半導体層１１ｂの厚さよりも厚い。ここで、前記第１及び第２半導体層１１ａ、１１ｂが形成されることでＳＯＩウェーハの構造が構成される。特に、キャパシタは前記ＳＯＩウェーハの内部に備えられた形状を持つため、前記キャパシタの形成によるセル領域と周辺領域の間の段差の増加は除去される。
【００１７】
図８に示すように、離隔された一対のトレンチ２３が第１半導体層１１ａ内に前記第１半導体層１１ａの底面と接しない深さで形成され、その後、前記トレンチ２３内に酸化膜が埋め込まれることにより前記第１半導体層１１ａで素子分離膜として機能する一対のトレンチレーヤー２４が形成される。前記トレンチレーヤー２４により限定された前記第１半導体層部分にセルトランジスタ４０ａが形成される。前記セルトランジスタ４０ａは第１ゲート酸化膜２５ａを持つ第１ゲート電極２６ａと、前記第１ゲート電極２６ａ両側の前記第１半導体層部分内に各々形成された第１ソース及びドレイン領域２７ａ、２８ａとを含む。前記第１ソース及びドレイン領域２７ａ、２８ａは前記第１半導体層１１ａの底面、すなわち第１絶縁層１３と接する深さで形成され、特に前記第１ソース領域２７ａはキャパシタ２０のストレージノード１５ａとコンタクトされるように形成される。ウェルピックアップ用不純物領域３０が前記セルトランジスタ４０ａの周囲の前記第１半導体層部分の表面に所定導電型の不純物をドープすることにより形成される。
【００１８】
駆動トランジスタ４０ｂが第２半導体層１１ｂに前記セルトランジスタ４０ａの形成と同時に形成される。前記駆動トランジスタ４０ｂは第２ゲート酸化膜２５ｂを持つ第２ゲート電極２６ｂと、前記第２ゲート電極２６ｂ両側の前記第２半導体層部分に形成された第２ソース及びドレイン領域２７ｂ、２８ｂとを含む。前記第２ソース及びドレイン領域２７ｂ、２８ｂは前記第２半導体層１１ｂの底面すなわち第１絶縁層１３とコンタクトされる深さで形成され、特に前記第２ソース領域２７ｂと第２ドレイン領域２８ｂの間のチャンネル領域２９ｂは前記第１ポリシリコン層１５とコンタクトされる。第３コンタクトホール３１が前記第１ポリシリコン層１５を露出させるように前記駆動トランジスタ４０ｂの周囲の前記第２半導体層部分に前記第２半導体層１１ｂと第１絶縁層１３をエッチングすることにより形成され、ポリシリコン層または金属層と同じ導電物質からなる導電層３２が前記第３コンタクトホール３１内に形成される。
【００１９】
前記の様な工程により形成された本発明の半導体メモリ素子は、次に述べる優れた特性を持つ。
まず、セルトランジスタ４０ａはトレンチレーヤー２４の下に第１半導体層１１ａが残留するようにすることで、その動作時、ウェルピックアップ用不純物領域３０に所定電圧を印加することにより本体電位の調節が可能となる。従って、セルトランジスタ４０ａのチャンネル領域２９ａに電荷が蓄積されることが防止され、さらに前記セルトランジスタ４０ａの安定した動作特性が得られる。
【００２０】
続いて、駆動トランジスタ４０ｂはそのチャンネル領域２９ｂが第１ポリシリコン層１５を通して導電層３２と電気的に連結される。これにより、前記導電層３２を接地端と連結させると、前記駆動トランジスタ４０ｂの動作時、衝突イオン化によりチャンネル領域２９ｂで生成された正孔が前記第１ポリシリコン層１５と導電層３２を通して除去できる。よって、ドレイン電流のキング現象は防止され、さらに駆動トランジスタ４０ｂの安定した動作特性が得られる。
【００２１】
また、キャパシタはＳＯＩウェーハの内部に形成されるため、セル領域と周辺領域の間の段差が発生せず、周辺領域での金属配線工程が容易に行われる。
【００２２】
しかも、ＳＯＩウェーハに集積された素子は単結晶シリコンウェーハに集積された素子に比べて接合容量の減少による高速化が可能な利点があるため、向上した動作速度が得られる。
【００２３】
【発明の効果】
以上説明した様に、本発明は、ＳＯＩ技術を用いると同時に、トランジスタでの浮動本体効果が防止され、また、セル領域と周辺領域の間の段差が除去できる。従って、セル領域及び周辺領域に形成されるトランジスタの安定した動作特性が得られ、前記周辺領域での金属配線工程が容易に行われる。さらに高速化及び低電力の特性を持つ半導体メモリ素子の製造が可能となる。
【００２４】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【図１】従来技術によりＳＯＩウェーハに形成されたトランジスタを示す断面図である。
【図２】本発明の実施例による半導体メモリ素子の製造方法を説明するための工程断面図である。
【図３】図２の次の工程を示す工程断面図である。
【図４】図３の次の工程を示す工程断面図である。
【図５】図４の次の工程を示す工程断面図である。
【図６】図５の次の工程を示す工程断面図である。
【図７】図５の上下を反転させた状態からの後続工程を示す工程断面図である。
【図８】図７の次の工程を示す工程断面図である。
【符号の説明】
１１  シリコン基板
１１ａ  第１半導体層
１１ｂ  第２半導体層
１２ａ  第１素子分離膜
１２ｂ  第２素子分離膜
１３  第１絶縁層
１４ａ  第１コンタクトホール
１４ｂ  第２コンタクトホール
１５  ドープした第１ポリシリコン層
１５ａ  ストレージノード
１６  第２絶縁層
１６ａ  誘電体層
１７  ドープした第２ポリシリコン層
１７ａ  プレートノード
２０  キャパシタ
２１  第３絶縁層
２２  ベース基板
２３  トレンチ
２４  トレンチレーヤー
２５ａ  第１ゲート酸化膜
２５ｂ  第２ゲート酸化膜
２６ａ  第１ゲート電極
２６ｂ  第２ゲート電極
２７ａ  第１ソース領域
２７ｂ  第２ソース領域
２８ａ  第１ドレイン領域
２８ｂ  第２ドレイン領域
２９ａ、２９ｂ  チャンネル領域
３０  ウェルピックアップ用不純物領域
４０ａ  セルトランジスタ
４０ｂ  駆動トランジスタ
【図１】
0003650807.tif 000002
【図２】
0003650807.tif 000003
【図３】
0003650807.tif 000004
【図４】
0003650807.tif 000005
【図５】
0003650807.tif 000006
【図６】
0003650807.tif 000007
【図７】
0003650807.tif 000008
【図８】
0003650807.tif 000009