(57)【特許請求の範囲】
【請求項１】
半導体基板の第１の領域の表面上に第１の絶縁膜を介して形成された、浮遊ゲート電極、第２の絶縁膜及び制御ゲート電極の積層を含む前記メモリセルトランジスタの複合ゲート構造と、
前記半導体基板の前記第１の領域に近接した第２の領域の表面上に第３の絶縁膜を介して形成された選択トランジスタのゲート電極と、
前記半導体基板の前記第１の領域と前記第２の領域の間の領域に形成された、前記選択トランジスタのソース領域と共通の前記メモリセルトランジスタの領域として機能する不純物拡散層とを有し、
前記不純物拡散層に前記制御ゲート電極に比較して高電位を与えることで、トンネル効果を利用して前記浮遊ゲート電極から前記不純物拡散層に電子を引き抜くことにより、データの書換えを行う不揮発性半導体記憶装置であって、
前記不純物拡散層は、第１の層と、前記第１の層の外側で前記第１の層の少なくとも一部を囲む前記第１の層よりも低不純物濃度の第２の層と、前記第２の層の外側で前記第２の層の少なくとも一部を囲む前記第２の層よりも低不純物濃度の第３の層とが積層されてなり、
前記第２及び第３の層は、前記複合ゲート構造の方へ偏倚して形成されており、前記複合ゲート構造の下方部分には前記第１、第２及び第３の層が形成されるとともに、前記ゲート電極の下方部分には前記第１の層のみが形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第３の層の不純物は、前記第２の層の不純物の拡散係数より大きな拡散係数をもつことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第３の層の不純物は主としてリンを含み、前記第２の層の不純物は主としてヒ素を含むことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第３の層の不純物は主としてリンを含み、前記第２の層の不純物は主としてアンチモンを含むことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項５】
前記第３の層の不純物は主としてリンを含み、前記第２の層の不純物は主としてビスマスを含むことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項６】
前記半導体基板は第１の導電型であり、前記第１、第２、第３の不純物は何れも前記第１の導電型と反対の第２の導電型であることを特徴とする請求項１〜５のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項７】
半導体基板の第１の領域の表面上に第１の絶縁膜を介して形成された、浮遊ゲート電極、第２の絶縁膜及び制御ゲート電極の積層を含む前記メモリセルトランジスタの複合ゲート構造と、
前記半導体基板の前記第１の領域に近接した第２の領域の表面上に第３の絶縁膜を介して形成された選択トランジスタのゲート電極と、
前記半導体基板の前記第１の領域と前記第２の領域の間の領域に形成された、前記選択トランジスタのソース領域と共通の前記メモリセルトランジスタの領域として機能する不純物拡散層とを有し、
前記不純物拡散層に前記制御ゲート電極に比較して高電位を与えることで、トンネル効果を利用して前記浮遊ゲート電極から前記不純物拡散層に電子を引き抜くことにより、データの書換えを行う不揮発性半導体記憶装置の製造方法であって、
前記半導体基板の前記第１の領域の表面上に、間に前記第１の絶縁膜を介して前記浮遊ゲート電極、前記第２の絶縁膜、前記制御ゲート電極の積層を含む前記メモリセルトランジスタの前記複合ゲート構造を形成し、前記半導体基板の前記第１の領域に接近した第２の領域の表面上に、間に前記第３の絶縁膜を介して前記選択トランジスタの前記ゲート電極を形成する工程と、
前記選択トランジスタのソースと共通の前記メモリセルトランジスタのドレインを形成すべき前記第３の領域に、前記複合ゲート構造及び前記ゲート電極をマスクに使用して、前記半導体基板の導電型と異なる導電型で互いに異なる拡散係数をもった第２及び第３の不純物を、前記複合ゲート構造の方へ偏倚するように導入し、熱処理を施して前記第２及び第３の不純物を熱拡散して、前記第２の不純物を第２の濃度で含む第２の層と、前記第３の不純物を前記第２の濃度よりも低い第３の濃度で含み、前記第２の層の外側で前記第２の層の少なくとも一部を囲む第３の層とを形成する工程と、
前記第３の領域、前記メモリセルトランジスタのソースを形成すべき第４の領域、及び前記選択トランジスタのドレインを形成すべき第５の領域の各々に、前記第３の不純物の導電型と同じ導電型の第１の不純物を導入して、前記第１の不純物を、前記第２及び第３の濃度より高い第１の濃度で含み、前記第２の層が外側で少なくとも一部を囲む第１の層を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項８】
前記第３の不純物は主としてリンを含み、前記第２の不純物は主としてヒ素を含むことを特徴とする請求項７に記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
前記第３の不純物は主としてリンを含み、前記第２の不純物は主としてアンチモンを含むことを特徴とする請求項７に記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記第３の不純物は主としてリンを含み、前記第２の不純物は主としてビスマスを含むことを特徴とする請求項７に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、複合ゲート構造のメモリトランジスタを含む不揮発性半導体記憶装置およびその製造方法に関し、特に複合ゲート構造のメモリトランジスタを含むＥＥＰＲＯＭやフラッシュメモリのような不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
通常の半導体装置は３〜５Ｖ程度の電源電圧で回路動作を行うが、ＥＥＰＲＯＭやフラッシュメモリ等の不揮発性半導体記憶装置では、内部の動作に１０Ｖ以上の高電圧を使用する場合がある。
【０００３】
例えば、浮遊ゲート型ＥＥＰＲＯＭメモリセルでは、メモリセルトランジスタの浮遊ゲート電極に規定量の電荷が蓄積されているか否かでそのメモリセルトランジスタのしきい値電圧を変化させ、そのしきい値電圧の異なった状態を夫々“０”または“１”のデータに反応させることにより記憶動作を行わせている。
メモリセルのデータの書き換えは、浮遊ゲート電極下のトンネル酸化膜を通じてドレインから浮遊ゲート電極へ電荷を注入、或いは、浮遊ゲート電極からドレイン電荷を引き抜くことにより行う。例えば、メモリセルトランジスタの制御ゲート電極に１５Ｖ、ドレイン拡散層と基板部に夫々０Ｖの電位を与え、ソース拡散層を浮遊状態とすることで、トンネル酸化膜を通じてのＦＮトンネル現象により、ドレイン拡散層から浮遊ゲート電極に電子を注入する。また、制御ゲート電極と基板部の各々に０Ｖ、ドレイン拡散層に１５Ｖの電位を与え、ソース拡散層を浮遊状態とすることで、やはりトンネル酸化膜を通じてのＦＮトンネル現象により、浮遊ゲート電極からドレイン拡散層へ電子を引き抜く。
【０００４】
上述したＦＮトンネル現象は、一般に、ドレイン拡散層の不純物濃度が高いほど高効率である。
【０００５】
一方、メモリセルの書き換えは、トンネル酸化膜に加わる電界が大きいほど効率が良い。即ち、制御ゲート電極或いはドレイン拡散層に印加する電圧が高いほどメモリセルの書き換え速度は向上する。しかし、ドレイン拡散層に高電圧を印加すると、ドレイン拡散層と基板部との間のＰＮ接合領域でアバランシェ現象が発生するため、ドレイン拡散層に印加できる電圧はアバランシェ耐圧により律される。例えば、特開昭６０−１１０１６７号公報に示されるように、アバランシェ耐圧は、ドレインと基板との間のＰＮ接合に大きく依存し、ドレインの不純物濃度が高くなるほどアバランシェ耐圧は低くなる。
【０００６】
また、上記の特開昭６０−１１０１６７号公報に示されているように、ドレインの不純物濃度が高くなると、データの読み出し動作時にドレインと基板との間のＰＮ接合部が高電界になるため、ホットキャリア劣化が大きくなって、信頼性を低下させる。
【０００７】
【発明が解決しようとする課題】
上述のように、従来、ＥＥＰＲＯＭ等の書き換え速度を向上させるために、メモリセルトランジスタのドレイン拡散層を高不純物濃度に形成すると、ドレインと基板との間のＰＮ接合耐圧が低下し、また、ホットキャリア劣化に対する信頼性が低下するという問題があった。逆に、ドレインと基板との間のＰＮ接合耐圧及びホットキャリア劣化に対する信頼性を向上させるために、メモリセルトランジスタのドレイン拡散層を低不純物濃度に形成すると、メモリセルの書き換え速度が低下してしまう。
【０００８】
要するに、従来は、ＥＥＰＲＯＭ等の書き換え速度を向上させることと、ドレインと基板との間のＰＮ接合耐圧及びホットキャリア劣化に対する信頼性を向上させることとは互いにトレードオフの関係にあり、両者を同時に満足させる技術は存在しなかった。
【０００９】
また、特開昭６３−３０１５６６号公報には、パンド間トンネル濃度電流を抑制することによりＥＥＰＲＯＭの信頼性の低下を防止する技術として、ＰＬＤ構造のセルを開示している。しかし、ＰＬＤ構造のセルは、ホットエレクトロン注入により書込みを行うメモリセルであり、また不純物拡散層の形成のためのイオン注入層のマスクとして利用するため、ゲート電極に側壁を設ける必要がある。このため、ＥＥＰＲＯＭの製造における工程数が増加する、という問題がある。
【００１０】
本発明の目的は、書換え速度を高くすることができるとともに、ドレインと基板の間のＰＮ接合の耐圧の低下やホットメルトキャリアの劣化を少なくして、信頼性の高いＥＥＰＲＯＭやフラッシュメモリのような不揮発性半導体記憶装置及びその製造方法を提供することである。
【００１１】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、半導体基板の第１の領域の表面上に第１の絶縁膜を介して形成された、浮遊ゲート電極、第２の絶縁膜及び制御ゲート電極の積層を含む前記メモリセルトランジスタの複合ゲート構造と、前記半導体基板の前記第１の領域に近接した第２の領域の表面上に第３の絶縁膜を介して形成された選択トランジスタのゲート電極と、前記半導体基板の前記第１の領域と前記第２の領域の間の領域に形成された、前記選択トランジスタのソース領域と共通の前記メモリセルトランジスタの領域として機能する不純物拡散層とを有し、前記不純物拡散層に前記制御ゲート電極に比較して高電位を与えることで、トンネル効果を利用して前記浮遊ゲート電極から前記不純物拡散層に電子を引き抜くことにより、データの書換えを行う不揮発性半導体記憶装置であって、前記不純物拡散層は、第１の層と、前記第１の層の外側で前記第１の層の少なくとも一部を囲む前記第１の層よりも低不純物濃度の第２の層と、前記第２の層の外側で前記第２の層の少なくとも一部を囲む前記第２の層よりも低不純物濃度の第３の層とが積層されてなり、前記第２及び第３の層は、前記複合ゲート構造の方へ偏倚して形成されており、前記複合ゲート構造の下方部分には前記第１、第２及び第３の層が形成されるとともに、前記ゲート電極の下方部分には前記第１の層のみが形成されている。
本発明の不揮発性半導体記憶装置の一態様においては、前記第３の層の不純物は、前記第２の層の不純物の拡散係数より大きな拡散係数をもつ。
本発明の不揮発性半導体記憶装置の一態様においては、前記第３の層の不純物は主としてリンを含み、前記第２の層の不純物は主としてヒ素を含む。
本発明の不揮発性半導体記憶装置の一態様においては、前記第３の層の不純物は主としてリンを含み、前記第２の層の不純物は主としてアンチモンを含む。
本発明の不揮発性半導体記憶装置の一態様においては、前記第３の層の不純物は主としてリンを含み、前記第２の層の不純物は主としてビスマスを含む。
本発明の不揮発性半導体記憶装置の一態様においては、前記半導体基板は第１の導電型であり、前記第１、第２、第３の不純物は何れも前記第１の導電型と反対の第２の導電型である。
本発明の不揮発性半導体記憶装置の製造方法は、半導体基板の第１の領域の表面上に第１の絶縁膜を介して形成された、浮遊ゲート電極、第２の絶縁膜及び制御ゲート電極の積層を含む前記メモリセルトランジスタの複合ゲート構造と、前記半導体基板の前記第１の領域に近接した第２の領域の表面上に第３の絶縁膜を介して形成された選択トランジスタのゲート電極と、前記半導体基板の前記第１の領域と前記第２の領域の間の領域に形成された、前記選択トランジスタのソース領域と共通の前記メモリセルトランジスタの領域として機能する不純物拡散層とを有し、前記不純物拡散層に前記制御ゲート電極に比較して高電位を与えることで、トンネル効果を利用して前記浮遊ゲート電極から前記不純物拡散層に電子を引き抜くことにより、データの書換えを行う不揮発性半導体記憶装置の製造方法であって、前記半導体基板の前記第１の領域の表面上に、間に前記第１の絶縁膜を介して前記浮遊ゲート電極、前記第２の絶縁膜、前記制御ゲート電極の積層を含む前記メモリセルトランジスタの前記複合ゲート構造を形成し、前記半導体基板の前記第１の領域に接近した第２の領域の表面上に、間に前記第３の絶縁膜を介して前記選択トランジスタの前記ゲート電極を形成する工程と、前記選択トランジスタのソースと共通の前記メモリセルトランジスタのドレインを形成すべき前記第３の領域に、前記複合ゲート構造及び前記ゲート電極をマスクに使用して、前記半導体基板の導電型と異なる導電型で互いに異なる拡散係数をもった第２及び第３の不純物を、前記複合ゲート構造の方へ偏倚するように導入し、熱処理を施して前記第２及び第３の不純物を熱拡散して、前記第２の不純物を第２の濃度で含む第２の層と、前記第３の不純物を前記第２の濃度よりも低い第３の濃度で含み、前記第２の層の外側で前記第２の層の少なくとも一部を囲む第３の層とを形成する工程と、前記第３の領域、前記メモリセルトランジスタのソースを形成すべき第４の領域、及び前記選択トランジスタのドレインを形成すべき第５の領域の各々に、前記第３の不純物の導電型と同じ導電型の第１の不純物を導入して、前記第１の不純物を、前記第２及び第３の濃度より高い第１の濃度で含み、前記第２の層が外側で少なくとも一部を囲む第１の層を形成する工程とを有する。
本発明の不揮発性半導体記憶装置の製造方法の一態様においては、前記第３の不純物は主としてリンを含み、前記第２の不純物は主としてヒ素を含む。
本発明の不揮発性半導体記憶装置の製造方法の一態様においては、前記第３の不純物は主としてリンを含み、前記第２の不純物は主としてアンチモンを含む。
本発明の不揮発性半導体記憶装置の製造方法の一態様においては、前記第３の不純物は主としてリンを含み、前記第２の不純物は主としてビスマスを含む。
【００４４】
【発明の実施の形態】
本発明の第１の実施の形態による１ビットづつ電気的に書き換えが可能なＥＥＰＲＯＭの構造を図１及び図２を参照して説明する。ＥＥＰＲＯＭは半導体基板１の上に行（ｒｏｗｓ）、列（ｃｏｌｕｍｎｓ）のマトリックスに配列された複数のメモリセル５０−各メモリセルはトンネル酸化膜を通してＦＮトンネル現象によりドレイン拡散層から浮遊ゲートに電子を注入、または浮遊ゲートからドレイン拡散層に電子を引き抜くことにより、データの書換えを行うようになったメモリセルトランジスタ３０と選択トランジスタ４０を含む−を含み、Ｆｉｇ．１にはその１つが示される。各メモリセルの構造を図１を参照して説明する。
【００４５】
図１に示すように、１×１０15ａｔｏｍｓ／ｃｍ3 程度の不純物密度でｐ型不純物を含むシリコン基板１（比抵抗１０Ω／ｃｍ2 程度）の表面に８０〜１００Åの膜厚のトンネル酸化膜２が形成され、その上に１５００〜２０００Åの膜厚の多結晶シリコン膜からなる浮遊ゲート電極３が形成されている。浮遊ゲート電極３の上には、下から順に、１００〜１５０Åの膜厚のシリコン酸化膜、１００〜１５０Åの膜厚のシリコン窒化膜及び１００〜１５０Åの膜厚のシリコン酸化膜での三層構造（図示せず）で構成されたＯＮＯ膜からなる層間絶縁膜４が形成され、更にその上に１５００〜２０００Åの膜厚の多結晶シリコン膜からなる制御ゲート電極５が形成されている。
【００４６】
浮遊ゲート電極３、層間絶縁膜４及び制御ゲート電極５の積層からなる複合ゲート構造３２の一方の側部３４に近接するシリコン基板１の表面部分には、２．０×１０10ａｔｏｍｓ／ｃｍ3 程度の濃度の主としてヒ素からなるｎ型不純物拡散層６が形成され、複合ゲート構造３２を有するメモリセルトランジスタ３０のソース領域を構成している。
【００４７】
一方、複合ゲート構造３２の他方の側部３２に近接するシリコン基板１の表面部分には、１．０×１０21／ｃｍ3 程度の濃度の主としてヒ素からなるｎ型不純物拡散層７が形成されている。そして、このｎ型不純物拡散層７の外側に、このｎ型不純物拡散層７を包囲するように、５．０×１０20／ｃｍ3の濃度のやはり主としてヒ素からなるｎ型不純物拡散層８が形成され、その一部が、トンネル酸化膜２を介し浮遊ゲート電極３にオーバーラップして対向している。更に、ｎ型不純物拡散層８の外側には、そのｎ型不純物拡散層８を包囲するように、１．０×１０18／ｃｍ3 〜１×１０19ａｔｏｍｓ／ｃｍ3 の濃度の主としてリンからなるｎ型不純物拡散層９が形成され、やはり、その一部が、トンネル酸化膜２を介して浮遊ゲート電極３に対向している。そして、これら３層のｎ型不純物拡散層７、８及び９によりメモリセルトランジスタ３０のドレイン領域が構成されている。図示の如く、不純拡散層７はその一部が半導体基板１の表面の複合ゲート構造の３２の下方部分、およびゲート電極７１の下方部分にまで広がっている。
【００４８】
図１に示すように、上述したメモリセルトランジスタ３０の横には隣接して選択トランジスタ４０が形成されている。即ち、シリコン基板１の表面にトンネル酸化膜２よりも大きい３００〜３５０Åの膜厚ゲート酸化膜１０が形成され、そのゲート酸化膜１０の上に３０００〜３５００Åの膜厚の多結晶シリコン膜からなるゲート電極１１が形成されている。ゲート電極１１を形成する多結晶シリコン膜は２つの膜３′、５′を積層した２層構造でも良い。この選択トランジタのソース領域は、上述した３層のｎ型不純物拡散層７、８及び９からなるメモリセルトランジスタのドレイン領域と共通であり、この３層構造の不純物拡散層により選択トランジスタ４０とメモリセルトランジスタ３０とが互いに電気的に結線されている。そして、選択トランジスタのゲート電極１１の前記３層の不純物拡散層７、８、９からなるドレイン領域に近接する側とは反対の他方の側に接近するシリコン基板１の表面部分に選択トランジスタの領域を構成する２．０×１０21／ｃｍ3 程度の濃度の主としてヒ素からなるｎ型不純物拡散層１２が形成されている。
【００４９】
この選択トランジスタは、個々のメモリセルトランジスタを選択するためのもので、この選択トランジスタのスイッチング動作により選択されたメモリセルトランジスタの書き換え及び読み出しが行われている。
【００５０】
即ち、本実施形態のＥＥＰＲＯＭは１ビット毎の書き換え（書き込み及び消去）が可能となっている。
【００５１】
なお、図１において、１４は素子分離用のフィールド酸化膜、１５はＢＰＳＧ等の層間絶縁膜、１６は選択トランジスタのドレインに到来するコンタクトホール１７はアルミ配線である。
【００５２】
図２に、本実施形態のＥＥＰＲＯＭメモリセルの平面図を示す。この図２において、符号は図１のものと対応している。また、図１は、図２のＩ−Ｉ線断面図に相当する。
【００５３】
図２において、図１と同じ構成要素は同じ符号で示される。前述の如く、複数のメモリセル５０−各メモリセルはメモリセルトランジスタ３０と選択トランジスタ４０を含む−は半導体基板１の上にＸ方向の行（ｒｏｗｓ）、Ｙ方向の列（ｃｏｌｕｍｎｓ）のマトリックスに配列されており、図２にはその中のＸ方向に隣接した２つのメモリセルが示されている。Ｘ方向に並ぶ複数のメモリセルのメモリセルトランジスタ３０の複合ケート構造３２はほぼ直線状に整列し、それぞれの複合ゲートの構造の制御ゲート電極５を形成する多結晶シリコン膜は連続した１枚の膜を形成している。また、Ｘ方向に並ぶ複数のメモリセルの選択トランジスタ４０のゲート電極１１もほぼ直線状に整列し、かつゲート電極１１を形成する多結晶シリコン膜は連続した１枚の膜を形成している。ゲート電極１１が２つの多結晶シリコン膜３′、４′を含む２層構造の場合は、上層の多結晶シリコン膜４′のみを連続した１枚の膜に形成しても良い。
【００５４】
以上に説明した構造のＥＥＰＲＯＭメモリセルでは、メモリセルトランジスタのドレイン領域を構成する比較的高濃度のｎ型不純物拡散層７及び８によりＦＮトンネリングを高効率的に行うことができて、書き換え速度を高速化することができる。しかも、上述した比較的高濃度のｎ型不純物拡散層７及び８の外側に比較的低濃度のｎ型不純物拡散層９を設けているので、ドレインと基板との間のＰＮ接合が緩和されて耐圧が向上するとともに、ホットキリャア劣化に対する信頼性も向上する。
【００５５】
なお、上述した実施の形態では、３段階に順次濃度が減少する不純物拡散層でメモリセルトランジスタのドレイン領域を構成したが、４段階以上に順次濃度が減少する不純物拡散層でメモリセルトランジスタのドレイン領域を構成しても良い。
【００５６】
なお、上記実施の形態の説明では、不純物拡散層７、８に導入されている不純物は主としてヒ素を含み、不純物拡散層９に導入されている不純物は主としてリンを含むようにしたが、不純物拡散層７、８、９に導入される不純物はヒ素とリンに限定されることなく、不純物拡散層７、８に導入される不純物が、不純物拡散層９に導入される不純物の拡散係数よりも小さな拡散係数をもつようにすればよい。例えば、不純物拡散層９に導入する不純物をリンとする場合、不純物拡散層７、８に導入する不純物として、リンの拡散係数よりも小さな拡散係数をもったアンチモン、ビスマスのような不純物を用いても良い。また、不純物拡散層７に導入する不純物は必ずしも不純物拡散層８に導入される不純物と同じである必要はなく、異なる不純物を拡散してもよい。
【００５７】
次に、図３（Ａ）〜３（Ｄ）を参照して、図１で示した構造の不揮発性半導体記憶装置の製造方法を説明する。
【００５８】
まず、図３（Ａ）に示すように、ｐ型シリコン基板１の上にメモリセルトランジスタと選択トランジスタのゲート構造を夫々形成する。
【００５９】
即ち、まず、図示しないフィールド酸化膜１４（図１及び図２参照）でｐ型シリコン基板１の素子分離を行った後、ｐ型シリコン基板１の表面のメモリセルトランジスタを形成すべき第１記載にトンネル酸化膜２及び、選択トランスタ膜を形成すべき第２領域に、トンネル酸化膜の厚みより大きな厚みのゲート酸化膜１０を形成する。これらの膜厚が異なる２種の酸化膜は、耐酸化マスクを用いた２段階の熱酸化による方法、トンネル酸化膜２を熱酸化法で形成した後、ゲート酸化膜１０をＣＶＤ法で形成する方法、熱酸化法又はＣＶＤ法で形成した膜厚の大きい酸化膜のトンネル酸化膜２の部分のみをエッチングで薄くする方法等により形成することができる。
【００６０】
次に、トンネル酸化膜２及びゲート酸化膜１０の上に基板の全面に、メモリセルトランジスタ３０（複）の浮遊ゲート電極３（複）、及び選択トランジスタのゲート電極１１の下層３′となる第１の第結晶シリコン膜を形成する。そしてメモリセルトランジスタの形成される第１の領域において、Ｘ方向に隣接する２つの浮遊ゲート電極３の間隙３８に相当する部分を通ってＹ方向に延びるストライプ状の部分を除去する。これにより第１の多結晶シリコン膜は、メモリセルトランジスタの形成される第１の領域においてはＸ方向に隣接する浮遊ゲート電極の間隙に相当する部分で分離されたパターンに形成される。次に第２領域をマスクして、第１の領域の全面にＯＮＯ膜からなる層間絶縁膜４を形成する。
【００６１】
次に、第２の領域のマスクを除去して、基板の全面に、後に複合ゲート構造の制御ゲート電極５、及び選択トランジスタのゲート電極１１の上層４′となるべき第２の多結晶シリコン膜を形成する。
【００６２】
その後、第１の領域においては、第１の第結晶シリコン膜、層間絶縁膜、第２の第結晶シリコン膜の積層を図２の符号５で示されるパターン、即ちＸ方向の各行に整列する制御ゲート電極５を連続的に接続する１枚の導電膜のパターンに形成し、第２の領域においては、第１の多結晶シリコン膜３′第２の多結晶シリコン膜４′の積層を図２の符号１１で示されるパターン、即ちＸ方向の各行に整列するゲート電極１１を連続的に接続する１枚の導電膜のパターンに形成する。これにより、第１の領域においては、メモリセルトランジスタ（複）の複合ゲート構造一各、浮遊ゲート、層間絶縁膜、制御ゲートをもつ−が、各行に整列する複合ゲート構造の制御ゲートが互いに電気的に接続された形でつくられ、第２領域においては、選択トランジスタ（複）のゲート電極（各第１の多結晶シリコン膜と第２の多結晶シリコン膜をもつ）が各行に整列するゲート電極が互いに電気的に接続された形でつくられる。
【００６３】
このように、選択トランジスタのゲート電極を２層の多結晶シリコン膜で形成することにより、メモリトランジスタの複合ゲート構造高さと、選択トランジスタのゲート電極の高さの差が殆ど無くなり、後で形成するＢＰＳＧの層間絶縁膜の段差が軽減される。
【００６４】
次に、図３（Ｂ）に示すように、複合ゲート構造３２とゲート電極１１との間のメモリセルトランジスタのドレイン領域（選択トランジスタソース領域）となる部分が開口したパターンにフォトレジスト１３を形成し、このフォトレジスト１３をマスクとして、１．０×１０13〜３．０×１０13ａｔｏｍｓ／ｃｍ2 のドーズ量でリンイオン（Ｐ+ ）を６０〜７０ｋｅＶのエネルギーでｐ型シリコン基板１にイオン中に注入する。そして、更に、５．０×１０15〜２．０×１０16／ｃｍ2 のドース量でヒ素イオン（Ａｓ+ ）を６０〜１００ｋｅＶのエネルギーでｐ型シリコン基板１にイオン注入する。なお、リンイオンとヒ素イオンのイオン注入の順序は逆であっても良い。
【００６５】
しかる後、図３（Ｃ）に示すように、９００℃程度の温度で１０分間程度熱処理を施し、ｐ型シリコン基板１にイオン注入した不純物を拡散させる。この時、ヒ素に比べてリンの方が拡散速度が大きいために、図示の如く、主としてヒ素を不純物として含有するｎ型不純物拡散層８とその外側に主としてリンを不純物として含有するｎ型不純物拡散層９とが夫々形成される。主としてリンを不純物として含有するｎ型不純物拡散層９の不純物濃度は１×１０18〜１×１０19／ｃｍ3 であり、主としてヒ素を不純物として含有するｎ型不純物拡散層８の不純物濃度は５×１０20〜２×１０21／ｃｍ3 である。また、この時、不純物の横方向拡散により、ｎ型不純物拡散層８とｎ型不純物拡散層９は夫々メモリセルトランジスタの浮遊ゲート電極３の下及び選択トランジスタのゲート電極１１の下にも広がる。
【００６６】
次に、図３（Ｄ）に示すように、フォトレジスト１３を除去した後、メモリセルトランジスタの複合ゲート構造３２及び選択トランジスタのゲート電極１１、更にには、フィールド酸化膜（図示されない）をマスクとして、全面に、１．０×１０15〜５．０×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でヒ素イオン（Ａｓ+ ）を６０〜８０ｋｅＶのエネルギーでイオン注入する。この際、９００℃程度の温度で１０分間程度熱処理を施し、注入した不純物を活性化させる。これにより、図示の如く、メモリセルトランジスタのソース領域となるｎ型不純物拡散層６、ｎ型不純物拡散層８及びｎ型不純物拡散層９とともにメモリセルトランジスタのドレイン領域（選択トランジスタソース領域）を構成するｎ型不純物拡散層７、並びに、選択トランジスタのドレイン領域となるｎ型不純物拡散層１２が夫々形成される。なお、熱処理により不純物拡散層７はその一部が半導体基板１の表面複合ゲート構造３２の下方部分、及びゲート電極１１の下方部分にまで広がる。
【００６７】
この後、詳細な説明は省略するが、ＢＰＳＧ等による層間絶縁膜の形成、その層間絶縁膜へのコンタクトホールの形成、更には、アルミ配線形成等の工程を経て、ＥＥＰＲＯＭメモリセルが完成される。
【００６８】
以上に説明した製造方法では、ヒ素とリンの拡散速度の差を利用して、主としてヒ素を不純物として含有するｎ型不純物拡散層８の外側に、それよりも低濃度の主としてリンを不純物として含有するｎ型不純物拡散層９を形成する。従って、比較的高濃度のｎ型不純物拡散層の外側を包囲する形で比較的低濃度のｎ型不純物拡散層が存在する構造を簡便な工程で且つ制御性良く形成することができる。
【００６９】
次に、図４（Ａ）、図４（Ｂ）を参照して、本発明の第２の実施の形態について説明する。なお、図４（Ａ）、図４（Ｂ）において、図３（Ａ）〜図３（Ｄ）と同じ構成要素には同じ符号で表される。
【００７０】
図４（Ａ）に示すように、この第２の実施の形態においては、上述した第１の実施の形態の製造方法の図３（Ｂ）の工程で、フォトレジストによるマスク１３を用いてリンイオン（Ｐ+ ）及びヒ素イオン（Ａｓ+ ）を、夫々、斜めイオン注入法により、メモリセルトランジスタの複合ゲート構造の方へ偏倚させた形でイオン注入する。従って、後の熱処理工程で形成される主としてヒ素を不純物と含有するｎ型不純物拡散層８及び主としてリンを不純物として含有するｎ型不純物拡散層９は夫々メモリセルトランジスタの複合ゲート構造の方へ偏倚した形で形成され、選択トランジスタのゲート電極１１の下には形成されない。
【００７１】
そこで、この状態で、図４（Ｂ）に示すように、第１の実施の形態の図３（Ｄ）の工程におけると同様に、メモリセルトランジスタの複合ゲート構造及び選択トランジスタのゲート電極１１、およびフィールド酸化膜（図示せず）をマスクとして、ｐ型シリコン基板１の表面にほぼ垂直な方向からヒ素イオン（Ａｓ+ ）をイオン注入する。
【００７２】
すると、図示の如く、メモリセルトランジスタのドレイン領域（選択トランジスタのソース領域）は、メモリセルトランジスタの浮遊ゲート電極３に近い側では、最も濃度の高い主としてヒ素を不純物として含有するｎ型不純物拡散層７、次に濃度の高い主としてヒ素を不純物として含有するｎ型不純物拡散層８及び最も濃度の低い主としてリンを不純物として含有するｎ型不純物拡散層９の３層構造となるのに対し、選択トランジスタのゲート電極１１に近い側では、ｎ型不純物拡散層８及び９が実質的に存在しない構造となる。
【００７３】
なお、第２の実施の形態においても、ｎ型不純物の拡散層７の一部は半導体基板１の表面の接合ゲート構造３２の下方部分及びゲート電極１１の下方部分及びゲート電極１１の下方部分まで広がる。
【００７４】
従って、この第２の実施の形態によれば、メモリセルトランジスタの浮遊ゲート電極３に近い側においては、メモリセルトランジスタのドレイン領域を構成する比較的高濃度のｎ型不純物拡散層７及び８によりＦＮトンネリングを高効率に行うことができて、書き換え速度を高速化することができるとともに、それらの比較的高濃度のｎ型不純物拡散層７及び８の外側に存在する比較的低濃度のｎ型不純物拡散層９により、ドレインと基板との間のＰＮ接合における電界が緩和されて耐圧が向上し且つホットキャリア劣化に対する信頼性も向上するという上述した第１の実施の形態と同様の効果を奏する。そして、この第２の実施の形態においては、更に、選択トランジスタのゲート電極１１の下にはｎ型不純物拡散層８及び９が存在しないので、選択トランジスタのチャネル長を確保することができて、その誤動作を防止することができるという効果も奏する。
【００７５】
次に、図５（Ａ）〜図５（Ｄ）を参照して、本発明の第３の実施の形態を説明する。なお、図５（Ａ）〜図５（Ｄ）において、図３（Ａ）〜図３（Ｄ）、図４（Ａ）、図４（Ｂ）と同じ要素については同じ符号で示す。
【００７６】
まず、図５（Ａ）に示すように、上述した第１の実施の形態と同様にして、ｐ型シリコン基板１の上にメモリセルトランジスタの複合ゲート構造３２と選択トランジスタのゲート電極１１を夫々形成する。
【００７７】
次に、図５（Ｂ）に示すように、第１の実施の形態で用いたフォトレジスト１３のマスクを用いず、メモリセルトランジスタの複合ゲート構造及び選択トランジスタのゲート電極１１、およびフィルード酸化膜（図示せず）マスクとして、ｐ型シリコン基板１の全面にリンイオン（Ｐ+ ）及びヒ素イオン（Ａｓ+ ）を夫々イオン注入する。
【００７８】
しかる後、図５（Ｃ）に示すように、上述した第１の実施の形態と同様に、９００℃程度の温度で１０分間程度熱処理を施し、ｐ型シリコン基板１にイオン注入した不純物を拡散させる。これにより、メモリセルトランジスタのドレイン領域（選択トランジスタソース領域）には、第１の実施の形態と同様、主としてヒ素を不純物として含有するｎ型不純物拡散層８とその外側に主としてリンを不純物として含有するｎ型不純物拡散層９とが夫々形成される。また、本実施の形態では、メモリセルトランジスタのソース領域にも、主としてヒ素を不純物として含有するｎ型不純物拡散層１８及びその外側に主としてリンを不純物として含有するｎ型不純物拡散層２０が夫々形成され、更に、選択トランジスタのソース領域にも、主としてヒ素を不純物として含有するｎ型不純物拡散層１９及びその外側に主としてリンを不純物として含有するｎ型不純物拡散層２１が夫々形成される。
【００７９】
しかる後、図５（Ｄ）に示すように、メモリセルトランジスタの複合ゲート構造３２、選択トランジスタのゲート電極１１、及びフィールド酸化膜（図示せず）をマスクとして、ｐ型シリコン基板１の全面にヒ素イオン（Ａｓ+ ）をイオン注入し、更に９００℃程度の温度で１０分間程度熱処理を施して、注入した不純物を活性化させる。これにより、図示の如く、ｎ型不純物拡散層１８及びｎ型不純物拡散層２０とともにメモリセルトランジスタのソース領域となるｎ型不純物拡散層６、ｎ型不純物拡散層８及びｎ型不純物拡散層９とともにメモリセルトランジスタのドレイン領域（選択トランジスタソース領域）を構成するｎ型不純物拡散層７、並びに、ｎ型不純物拡散層１９及びｎ型不純物拡散層２１とともに選択トランジスタのドレイン領域となるｎ型不純物拡散層１２が夫々形成される。
【００８０】
なお、第３の実施の形態においては、ｎ型不純物拡散層７の一部は、半導体基板の複合ゲート構造３２の下方部分、およびゲート電極１１の下方部分にまで広がる。また、ｎ型不純物拡散層６の一部は、半導体基板の表面の複合ゲート構造３２の下方部分にまで広がり、ｎ型不純物拡散層１２の一部は半導体基板の表面のゲート電極の下方部分にまで広がる。
【００８１】
また、第２、第３の実施の形態においても、第１の実施の形態におけると同様に、不純物拡散層７、８に導入される不純物が、不純物拡散層９に導入される不純物の拡散係数よりも小さな拡散係数をもつように、各不純物拡散層に導入する不純物を選択すれば良い。
【００８２】
【発明の効果】
本発明によれば、書き換え速度が向上し、且つ、ドレインと基板との間のＰＮ接合耐圧及びホットキャリア劣化に対する信頼性が向上したＥＥＰＲＯＭ等の不揮発性半導体記憶装置を提供することができる。また、メモリセルトランジスタの複合ゲート構造や選択トランジスタのゲート電極にイオン注入マスクとしてのサイドウォールを形成する必要が無いので、製造工程が簡単になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるＥＥＰＲＯＭのメモリセルの概略断面図である。
【図２】本発明の第１の実施の形態によるＥＥＰＲＯＭのメモリセルの配置を示す概略平面図である。
【図３】本発明の第１の実施の形態によるＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図４】本発明の第２の実施の形態によるＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図５】本発明の第３の実施の形態によるＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【符号の説明】
１  シリコン基板
２  トンネル酸化膜
３  浮遊ゲート電極
４  層間絶縁膜
５  制御ゲート電極
６，７，８，９，１２，１８，１９，２１  ｎ型不純物拡散層
１３  マスク
１０  ゲート酸化膜
１１  ゲート電極
３０  メモリセルトランジスタ
３２  複合ゲート構造
４０  選択トランジスタ
５０  メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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