(57)【特許請求の範囲】
【請求項１】
電源電圧を印加したときに、一定の電源電圧値に達するまでの間半導体装置を初期状態に設定するためのリセット信号を出力する半導体装置に内蔵されたパワーオンリセット回路において、
各々一方の電極が接地された第１のコンデンサ及び第２のコンデンサを有し、前記第１のコンデンサの他方の電極を電源に接続する第１のスイッチ回路と、前記第１のコンデンサの電源側の電極を前記第２のコンデンサの他方の電極に接続する第２のスイッチ回路と、前記第２のコンデンサの電圧が所定の電圧値になったときリセット解除用の信号を出力する電圧レベル判定回路と、電源電圧が低下したときに前記第２のコンデンサの電荷を放電するために前記第２のコンデンサと電源との間に直列接続された第１の抵抗及びダイオードからなる放電回路と、から構成されたことを特徴とするパワーオンリセット回路。
【請求項２】
前記パワーオンリセット回路は、更に、前記電圧レベル判定回路の出力に接続された第２の抵抗と第３のコンデンサからなる積分回路と、前記積分回路の出力に接続されたヒステリシス特性を有する出力回路と、前記第２のコンデンサと第２のスイッチ回路の間に接続された第３の抵抗と、から構成されていることを特徴とする請求項１に記載のパワーオンリセット回路。
【請求項３】
請求項１または請求項２に記載のパワーオンリセット回路を１チップの半導体装置に内蔵したことを特徴とする制御装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体装置のパワーオンリセット回路の構成に関し、詳しくは１チップマイクロコンピュータ等の制御装置を初期状態に設定するために設けられたパワーオンリセット回路の回路構成に関する。
【０００２】
【従来の技術】
従来、音響装置や映像装置等に使用されている１チップマイクロコンピュータ等の制御装置では、動作開始時に電源電圧を最初に印加したときや、プログラム動作中に停電や後述するノイズ等で電源電圧が一時的に低下した後再び正常な電源電圧に戻ったとき（以下「瞬断」と称す）等に、制御装置の内部状態が不確定になるために、製品装置が誤動作したり暴走したりすることがある。この問題を防ぐために、半導体装置に外付けしたＣＲ時定数回路または半導体装置に内蔵したパワーオンリセット回路を用いて、電源電圧印加時に一定時間リセット信号を出力することにより制御装置の内部状態を一定の状態に初期設定するようにしている。
【０００３】
図４は、半導体装置に内蔵された従来のパワーオンリセット回路の例を示し、図５はその動作波形を示す。図４及び図５に基づいて従来のパワーオンリセット回路１２の回路構成及び動作について簡単に説明する。尚、以下の説明では、電源電圧の電圧値を”Ｈ”（ハイレベル）、基準電位の電圧値を”Ｌ”（ローレベル）と略して説明する。
【０００４】
電源電圧（ＶＤＤ）が印加されていない時間ｔ１までは、各々一方の電極が基準電位（ＧＮＤ）に接続されたコンデンサＣ１及びＣ２の電荷は放電状態で、その電圧は概ね基準電位”Ｌ”になっている。時間ｔ１で電源電圧が印加されて所定の値になったとき、コンデンサＣ２の電圧は電荷保存の法則から基準電位の”Ｌ”が維持され、電圧レベル判定回路１のＲＳＴ出力の電圧は”Ｈ”となって、半導体装置の内部回路をリセット状態にする。その後、アナログスイッチ回路構成で形成されたスイッチ回路Ｓ１とＳ２の制御入力ＣＫ１とＣＫ２及びその反転入力（ＣＫ１ＢとＣＫ２Ｂ）がタイミング回路から図５に示すように交互に入力され、制御入力ＣＫ１とＣＫ２が各々”Ｈ”のとき対応するスイッチ回路Ｓ１、Ｓ２が各々導通する。従って、ＣＫ１が”Ｈ”でＣＫ２が”Ｌ”のときはスイッチ回路Ｓ１のみが導通してコンデンサＣ１が電源電圧で充電され、ＣＫ１が”Ｌ”でＣＫ２が”Ｈ”のときはスイッチ回路Ｓ２のみが導通してコンデンサＣ１に充電された電荷をコンデンサＣ２と分配する。
【０００５】
この充電動作を繰り返すことにより、コンデンサＣ２の電圧ＶＣ２が電源電圧に向けて徐々に上昇し、充電動作途中の時間ｔ２で、電圧ＶＣ２が電圧レベル判定回路１の入力の（論理）スレッショルド電圧ＶＴ  を越えて変動したときに、電圧レベル判定回路１の出力電圧が反転して”Ｌ”になり、リセット状態は解除され、通常の動作が可能な状態になる。
【０００６】
このような動作により、図４に示すパワーオンリセット回路１２は、半導体装置に内蔵可能な回路構成でありながら、大容量のコンデンサを使用することなく十分に長いリセット時間を得ることができる回路となっている。
【０００７】
【発明が解決しようとする課題】
電源電圧は、サージ電圧が半導体装置の外部から印加される外来ノイズや、内部回路が一斉に動作したり大電流の出力回路を駆動したときの半導体装置内部で発生する自己ノイズ等により、図５の時間ｔ３に示すように数１０ｍｓ以下の瞬断を一部回路で生じることがある。このような瞬断が生じたとき、パワーオンリセット回路１２は、コンデンサＣ２に充電された電圧をダイオードＤ１を介してダイオードＤ１の順方向電圧ＶＦ  までは瞬時に放電し、その後は素子リーク等により基準電位まで徐々に放電するように動作する。この時、コンデンサＣ２の電圧ＶＣ２が電圧レベル判定回路１の入力スレッショルド電圧ＶＴ  を一瞬下回って、ＲＳＴ出力が”Ｈ”になって内部回路をリセット状態にしてしまっていた。
【０００８】
このため、半導体装置内部の記憶素子のデータを保持することが可能な電源電圧であっても、記憶素子の記憶値が初期状態にリセットされてしまい、電源が瞬断する前の状態からの動作を継続する事ができないという問題がある。
そこで本発明はこれらの問題を解決し、電源投入時には確実にリセット信号を出力するとともに、所定の瞬断時間より短い時間の電源瞬断時にはリセット信号を出力しないパワーオンリセット回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上述の問題を解決するために、請求項１の記載に係わるパワーオンリセット回路は、電源電圧を印加したときに、一定の電源電圧値に達するまでの間半導体装置を初期状態に設定するためのリセット信号（ＲＳＴ）を出力する半導体装置に内蔵されたパワーオンリセット回路（１０）において、各々一方の電極が接地された第１のコンデンサ（Ｃ１）及び第２のコンデンサ（Ｃ２）を有し、第１のコンデンサの他方の電極を電源に接続する第１のスイッチ回路（Ｓ１）と、第１のコンデンサの電源側の電極を第２のコンデンサの他方の電極に接続する第２のスイッチ回路（Ｓ２）と、第２のコンデンサの電圧が所定の電圧値になったときリセット解除用の信号を出力する電圧レベル判定回路（１）と、電源電圧が低下したときに第２のコンデンサの電荷を放電するために第２のコンデンサと電源との間に直列接続された第１の抵抗（Ｒ１）及びダイオード（Ｄ１）からなる放電回路（２）と、から構成されたことを特徴とする。
【００１０】
また、請求項２の記載に係わるパワーオンリセット回路は、請求項１に記載のパワーオンリセット回路の回路構成に更に加えて、電圧レベル判定回路の出力に接続された第２の抵抗（Ｒ２）と第３のコンデンサ（Ｃ３）からなる積分回路（３）と、積分回路の出力に接続されたヒステリシス特性を有する出力回路（５）と、第２のコンデンサと第２のスイッチ回路の間に接続された第３の抵抗（Ｒ３）と、から構成されていることを特徴とする。
請求項３の記載に係わる制御装置は、請求項１または請求項２に記載のパワーオンリセット回路を１チップの半導体装置に内蔵したことを特徴とする。
【００１１】
【作用】
本発明のようなパワーオンリセット回路の構成をとることにより、電源電圧が半導体装置内部のメモリ等のデータを保持できるような電圧へ一時的に低下したときや電源電圧線にノイズを受けたときに、内部回路をリセットする信号が不必要に出力されてしまう事がなくなる。
【００１２】
【実施例】
以下、本発明の実施例を図１、図２及び図３を参照しながら詳細に説明する。尚、本明細書では全図面を通して同一または同様の回路要素には同一の符号を付して説明を簡略化している。
図１は本発明のパワーオンリセット回路の構成例を示す。図１のパワーオンリセット回路１０は、各々一方の電極が基準電入力に接続されたコンデンサＣ１及びコンデンサＣ１より容量値の大きいコンデンサＣ２を有し、コンデンサＣ１の他方の電極を電源電圧に接続するスイッチ回路Ｓ１と、コンデンサＣ１の電源側の電極をコンデンサＣ２の他方の電極に接続するスイッチ回路Ｓ２と、コンデンサＣ２の電圧ＶＣ２が入力のスレショルド電圧ＶＴ  を越えて変動すると出力状態を反転するＣＭＯＳインバータ回路による電圧レベル判定回路１と、電源電圧が低下したときにコンデンサＣ２の電荷を電源に向けて放電するために直列接続された抵抗Ｒ１とダイオードＤ１からなる放電回路２と、電圧レベル判定回路１の出力に接続された抵抗Ｒ２とコンデンサＣ３による積分回路３と、積分回路３の出力を波形成形するバッファ回路としての出力回路４とから構成され、各スイッチ回路にはスイッチ回路の開閉を制御するための制御入力（ＣＫ１、ＣＫ２）が図示しないタイミング回路から接続され、ＲＳＴ出力は図示しない１チップマイクロコンピュータのＣＰＵ回路等のロジック回路に接続されている。各コンデンサは拡散層と配線層の間または配線層間に形成されるとともに、抵抗Ｒ１は多結晶シリコン（「ポリシリコン」ともいう）等によって形成され寄生ダイオードが構成されないようになっている。スイッチ回路Ｓ１及びＳ２は、ＰＭＯＳ及びＮＭＯＳ素子によるアナログスイッチ回路を従来と同様にして使用している。
【００１３】
尚、電圧レベル判定回路１として、ＮＡＮＤ回路やＮＯＲ回路、コンパレータ回路等を使用しても良い。また、リセット時間は、コンデンサＣ２の有効面積をコンデンサＣ１の有効面積の数百倍乃至数千倍の大きさに設定して容量比を変えるとともに、制御入力のクロック周波数を変更したり、電圧レベル判定回路１の入力スレッショルド電圧ＶＴ  を、ダイオードＤ１の順方向電圧ＶＦ  より高い電圧で任意に変更することにより必要に応じて設定することができる。更に、コンデンサＣ１は非常に小さな容量値で構わないので、時間の精度を気にしないときには、素子や配線の寄生容量を使用するようにして、コンデンサＣ１を省略しても良い。
【００１４】
図２は図１の実施例における各部の動作波形を示す。図１及び図２に基づいて本発明のパワーオンリセット回路の動作について説明する。
従来と同様に、時間ｔ１で電源電圧が印加されて電源電圧が所定の値になったとき、コンデンサＣ２の電圧は電荷保存の法則から”Ｌ”、電圧レベル判定回路１のＲＳＴ出力の電圧は”Ｈ”となって半導体装置の内部回路をリセット状態にする。その後、スイッチ回路Ｓ１とＳ２の制御入力ＣＫ１とＣＫ２がタイミング回路から図２に示すように交互に入力され、ＣＫ１が”Ｈ”でＣＫ２が”Ｌ”のときはスイッチ回路Ｓ１のみが導通してコンデンサＣ１が電源電圧で充電され、ＣＫ１が”Ｌ”でＣＫ２が”Ｈ”のときはスイッチ回路Ｓ２のみが導通してコンデンサＣ１に充電された電荷をコンデンサＣ２と分配するように動作する。
【００１５】
このような充電動作を繰り返すことにより、コンデンサＣ２の電圧ＶＣ２が電源電圧に向けて徐々に上昇し、充電動作途中の時間ｔ２で、電圧ＶＣ２が電圧レベル判定回路１の入力スレッショルド電圧ＶＴ  を越えると、電圧レベル判定回路１の出力電圧が反転して”Ｌ”になり、積分回路３により更に遅延されて、リセット状態は解除され、通常の動作が可能な状態になる。尚、通常の動作が可能になった後もこの充電動作は継続され、数秒後にはコンデンサＣ２の充電電圧は概ね電源電圧に達するようになる。
【００１６】
一方、時間ｔ３で示すように、前述したようなノイズにより電源電圧が数１０ｍｓ以下の瞬断を生じると、コンデンサＣ２に充電された電圧は、抵抗Ｒ１及びダイオードＤ１を介してダイオードＤ１の順方向電圧ＶＦ  になるまでは一定の時定数で放電され、その後は素子リーク等により基準電位まで徐々に放電されようとするが、短時間の瞬断では、コンデンサＣ２の電圧ＶＣ２は電圧レベル判定回路１の入力スレショルド電圧ＶＴ  を下回らないので、リセット出力ＲＳＴは瞬断前の値を保持し、内部回路が再度リセットされることはない。
【００１７】
図３は本発明のパワーオンリセット回路の他の構成例を示し、スイッチ回路Ｓ１は電源電圧のみをスイッチングすれば良いのでＰＭＯＳ素子のみで構成され、スイッチ回路Ｓ２はＰＭＯＳ及びＮＭＯＳトランジスタによるアナログスイッチ回路で構成され、点線で示すスイッチ回路２の寄生ダイオードＤ２による放電を防ぐためにスイッチ２とコンデンサＣ２の間に多結晶シリコンで形成された抵抗Ｒ３が挿入され、積分回路３の出力がヒステリシス特性を有する出力回路５に接続されている以外は、図１と同一の構成になっている。尚、スイッチ回路Ｓ１には制御入力ＣＫ１Ｂが接続され、スイッチ回路Ｓ２には制御入力ＣＫ２とその反転入力ＣＫ２Ｂが図示しないタイミング回路から接続されている。
【００１８】
従って、その動作は図１の場合と概ね同一であるが、積分回路３の出力電圧にヒステリシス特性を持たせているので、ＲＳＴ出力が短時間で繰り返し出力されたりすることがないようになっている。
尚、本発明は図１及び図３の回路に限定されるものではなく、例えば、放電回路のダイオードを複数個直列接続したり、積分回路３を省略したり、出力回路５にＲＳラッチ回路を用いたり、コンデンサＣ２を外付けにしたりしても良い。また、好ましくは、抵抗Ｒ１及びＲ３として数十ｋΩ乃至数ＭΩの抵抗を使用し、コンデンサＣ１の容量値を数ｐＦとしコンデンサＣ２の容量値を数百ｐＦ乃至数千ｐＦの容量値を使用して数１０ｍｓ以下の瞬断には応答しないようにするのが良い。本発明のパワーオンリセット回路は、ＣＭＯＳ構成の１チップマイクロコンピュータ等に用いた場合を示しているが、バイポーラ技術による半導体装置でも同様な回路を構成することができる。
【００１９】
【発明の効果】
以上のように、本発明のパワーオンリセット回路によれば、電源電圧が半導体装置内部のメモリ等のデータを保持できるような電圧へ一時的に低下したときや電源にノイズを受けたときに、内部回路をリセットする信号が不必要に出力されてしまう事がなくなるので、電源が瞬断する前の状態からの動作を継続する事ができるようになるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す回路図、
【図２】第１の実施形態の動作波形を示す説明図、
【図３】本発明の他の実施形態を示す回路図、
【図４】従来例を示す回路図、
【図５】図４の従来例の動作波形を示す説明図である。
【符号の説明】
１０  ：パワーオンリセット回路
Ｃ１，Ｃ２：コンデンサ（素子）
Ｓ１，Ｓ２：スイッチ回路
１    ：電圧レベル判定回路
２    ：放電回路
３    ：積分回路
４    ：出力（バッファ）回路
ＲＳＴ：リセット信号
出願人  ローム株式会社
【図１】
0003614557.tif 000002
【図２】
0003614557.tif 000003
【図３】
0003614557.tif 000004
【図４】
0003614557.tif 000005
【図５】
0003614557.tif 000006