(57)【特許請求の範囲】
【請求項１】
第１の層間絶縁膜に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上に前記第２の層間絶縁膜よりエッチング速度が小さく、かつビアホールパターンが転写されたパタン膜を形成する工程と、
前記パタン膜上にトレンチレジストパターンを形成する工程と、
前記パタン膜をマスクにして前記第１の層間絶縁膜及び前記第２の層間絶縁膜をドライエッチングするとともに、前記トレンチレジストパターンをマスクにして前記パタン膜および前記第２の層間絶縁膜をドライエッチングすることで前記第１の層間絶縁膜内にビアホールを、前記第２の層間絶縁膜内にトレンチを形成する工程とを含み、
前記第２の層間絶縁膜のエッチング速度は、前記第１の層間絶縁膜のエッチング速度より小さいことを特徴とする、半導体装置の製造方法。
【請求項２】
パタン膜は反射防止膜である請求項１記載の半導体装置の製造方法。
【請求項３】
ドライエッチング工程は、前記第２の層間絶縁膜エッチング速度の前記パタン膜エッチング速度に対する選択比が４以上となる条件にてドライエッチングする請求項１記載の半導体装置の製造方法。
【請求項４】
前記パタン膜の膜厚は、１００ｎｍ以下である請求項１記載の半導体装置の製造方法。
【請求項５】
前記パタン膜は、シリコン酸化窒化膜、シリコン窒化膜、シリコン炭化膜またはシリコン炭化窒化膜の何れかを用いる請求項１記載の半導体装置の製造方法。
【請求項６】
前記第１または前記第２の層間絶縁膜は、シリコン酸化膜、フッ素を含むシリコン酸化膜、シリコン酸化炭化膜またはポーラス系のシリコン酸化膜の何れか２種類を用いる請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、特にデュアルダマシン法による金属配線の形成方法についての半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の微細化に伴い、配線間容量が増大し、半導体装置の遅延時間が長くなるという問題があるため、配線形成工程では配線導電膜にＣｕを、層間絶縁膜にシリコン酸化膜を用いる。この時、Ｃｕの加工が困難であるため、堆積した層間絶縁膜にビアホールとトレンチを形成した後、ビアホールとトレンチにＣｕを埋め込み、ＣｕをＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法で研磨することにより、配線を形成するデュアルダマシン法が用いられている（例えば、特許文献１参照）。
【０００３】
一方、半導体素子の微細化に対応するため、リソグラフィー工程における露光光源はますます短波長化されており（０．２５μｍデバイスでは波長が２４８ｎｍのＫｒＦ光源、０．１０μｍデバイスでは波長が１９３ｎｍのＡｒＦ光源）、リソグラフィー工程における焦点深度のマージンは小さくなり、近接効果の問題も大きくなっている。このため、半導体基板上の段差上にパターンを形成することは半導体装置の製造方法において大きな問題である。
【０００４】
以下に図７、図８および図９を参照して、半導体装置における従来の配線パターンの製造方法を説明する。図７、図８および図９は、従来のデュアルダマシン法によって配線パターンを製造する際の半導体装置の断面図で、図７（ａ）は第一の層間絶縁膜中に第一の金属配線を形成した半導体基板２４上に、ＣＶＤ技術により第一の保護膜２５と第二の層間絶縁膜２６を成膜し、フォトリソグラフィー技術によりビアホールレジストパターン２７を形成した後の状態を、図７（ｂ）はドライエッチング技術により第二の層間絶縁膜２６をドライエッチングした後の状態を、図７（ｃ）はビアホールレジストパターン２７を除去し、フォトリソグラフィー技術によりトレンチレジストパターン２９を形成した後の状態を、図８（ａ）はドライエッチング技術により第二の層間絶縁膜２６をドライエッチングした後の状態を、図８（ｂ）はトレンチレジストパターン２９を除去し、第一の保護膜２５をドライエッチング技術により開口した後の状態を、図８（ｃ）はビアホール２８およびトレンチ３０にＣｕを埋め込み、ＣＭＰ法によりＣｕを研磨した直後の状態を示すものである。
【０００５】
図７、図８および図９において、２５Ａは開口された第一の保護膜、２６Ａはビアホールパターンが形成された第二の層間絶縁膜、２６Ｂはビアホールおよびトレンチパターンが形成された第二の層間絶縁膜、３１は第二の金属配線、３２は現像不良のトレンチレジストパターン、３３はフェンスである。
【０００６】
この場合、まず、第一の層間絶縁膜中に第一の金属配線を形成した半導体基板２４上に、ＣＶＤ法などの成膜方法で第一の保護膜２５を形成し、第二の層間絶縁膜２６を形成した後、フォトリソグラフィー技術を用いて所望のビアホールレジストパターン２７を形成する（図７（ａ））。
【０００７】
ドライエッチング技術を用いて、ビアホールレジストパターン２７をマスクに第二の層間絶縁膜２６をドライエッチングし、ビアホール２８を形成する（図７（ｂ））。
【０００８】
ビアホールレジストパターン２７を除去するためにアッシングと洗浄を行った後、フォトリソグラフィー技術を用いて所望のトレンチレジストパターン２９を形成する（図７（ｃ））。
【０００９】
ドライエッチング技術を用いて、トレンチレジストパターン２９をマスクに第二の層間絶縁膜２６のドライエッチングを行い、トレンチ３０を形成する。（図８（ａ））。
【００１０】
トレンチレジストパターン２９を除去するためにアッシングと洗浄を行った後、第一の保護膜２５の開口をドライエッチングにより行う（図８（ｂ））。
【００１１】
めっき法により前記ビアホール２８およびトレンチ３０に金属膜を埋め込み、ＣＭＰを用いてビアホール２８およびトレンチ３０外の金属膜を除去することにより、第二の金属配線３１が形成される（図８（ｃ））。
【００１２】
【特許文献１】
特開平９−５５４２９号公報
【００１３】
【発明が解決しようとする課題】
しかしながらトレンチレジストパターン２９形成における上記従来の構成では、トレンチレジストパターン２９形成時に、ビアホール内のフォトレジストが露光されていないため解像せず、現像不良のトレンチレジストパターン３２が形成される（図９（ａ））。図９（ｂ）にＡｒＦレジストを用いてトレンチレジストパターンを形成した場合の焦点深度（ＤＯＦ）のビアホール深さ依存性を示す。図９（ｂ）より、ビアホール深さが１００ｎｍ以上になると、トレンチレジストパターンが形成できないことが分かる。
【００１４】
次に、この状態で第二の層間絶縁膜２６をドライエッチングすると、フェンス３３が発生し、配線抵抗が大きくなるという問題点を有していた（図９（ｃ））。
【００１５】
したがって、この発明の目的は、デュアルダマシン法による配線パターン形成において、良好な配線パターンを形成する半導体装置の製造方法を提供することである。
【００１６】
【課題を解決するための手段】
上記の目的を達成するために、この発明の請求項１記載の半導体装置は、第１の層間絶縁膜に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜上に前記第２の層間絶縁膜よりエッチング速度が小さく、かつビアホールパターンが転写されたパタン膜を形成する工程と、前記パタン膜上にトレンチレジストパターンを形成する工程と、前記パタン膜をマスクにして前記第１の層間絶縁膜及び前記第２の層間絶縁膜をドライエッチングするとともに、前記トレンチレジストパターンをマスクにして前記パタン膜および前記第２の層間絶縁膜をドライエッチングすることで前記第１の層間絶縁膜内にビアホールを、前記第２の層間絶縁膜内にトレンチを形成する工程とを含み、前記第２の層間絶縁膜のエッチング速度は、前記第１の層間絶縁膜のエッチング速度より小さいことを特徴とする。
【００１７】
このように、第２の層間絶縁膜上に第２の層間絶縁膜よりエッチング速度が小さく、かつビアホールパターンが転写されたパタン膜を形成する工程と、パタン膜上にトレンチレジストパターンを形成する工程と、パタン膜をマスクにして第１の層間絶縁膜及び第２の層間絶縁膜をドライエッチングするとともに、トレンチレジストパターンをマスクにしてパタン膜および第２の層間絶縁膜をドライエッチングすることで第１の層間絶縁膜内にビアホールを、第２の層間絶縁膜内にトレンチを形成する工程とを含むので、層間絶縁膜にビアホールを形成する前にトレンチレジストパターンを形成することにより、従来のようにビアホール内に現像不良のトレンチレジストパターンが形成されることによるレジスト残りを防止でき、ドライエッチング後にフェンスが形成されない。これにより、配線抵抗が大きくならず、良好な配線パターンを形成することができる。
また、上層の層間絶縁膜と下層の層間絶縁膜とでエッチング速度が異なる膜種を選択することで、エッチング速度が大きい方の層間絶縁膜に形成されるビアホールまたはトレンチの寸法のばらつきが低減できる。この場合、上層の第２の層間絶縁膜のエッチング速度は、下層の第１の層間絶縁膜のエッチング速度より小さいので、ビアホールボトム径のばらつきを低減できることにより、ビア抵抗のばらつきを低減できる。
【００１８】
請求項２記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法において、パタン膜は反射防止膜である。このように、パタン膜は反射防止膜であるので、エッチング速度を層間絶縁膜より小さくすることができる。
【００２０】
請求項３記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法において、ドライエッチング工程は、第２の層間絶縁膜エッチング速度のパタン膜エッチング速度に対する選択比が４以上となる条件にてドライエッチングする。このように、ドライエッチング工程は、第２の層間絶縁膜エッチング速度のパタン膜エッチング速度に対する選択比が４以上となる条件にてドライエッチングするので、パタン膜が全てエッチングされた時に層間絶縁膜中にビアホールが途中まで形成されるようにエッチングすることができる。
【００２１】
請求項４記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法において、パタン膜の膜厚は、１００ｎｍ以下である。このように、パタン膜の膜厚は、１００ｎｍ以下であるので、パタン膜のビアホールパターンによる段差が小さく、このビアホールパターン内のレジスト未感光によるレジスト残りを防止できることにより、トレンチのドライエッチング後にフェンスが形成されない。
【００２５】
請求項５記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法において、パタン膜は、シリコン酸化窒化膜、シリコン窒化膜、シリコン炭化膜またはシリコン炭化窒化膜の何れかを用いる。このように、パタン膜は、シリコン酸化窒化膜、シリコン窒化膜、シリコン炭化膜またはシリコン炭化窒化膜の何れかを用いるので、層間絶縁膜エッチング速度のパタン膜エッチング速度に対する選択比を高く設定することができ、パタン膜をマスクにして層間絶縁膜をドライエッチングすることができる。
【００２７】
請求項６記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法において、第１または第２の層間絶縁膜は、シリコン酸化膜、フッ素を含むシリコン酸化膜、シリコン酸化炭化膜またはポーラス系のシリコン酸化膜の何れか２種類を用いる。このように、第１または第２の層間絶縁膜は、シリコン酸化膜、フッ素を含むシリコン酸化膜、シリコン酸化炭化膜またはポーラス系のシリコン酸化膜の何れか２種類を用いるので、層間絶縁膜エッチング速度のパタン膜エッチング速度に対する選択比を高く設定することができ、パタン膜をマスクにして層間絶縁膜をドライエッチングすることができる。
【００２８】
【発明の実施の形態】
この発明の参考例１を図１および図２に基づいて説明する。図１および図２はこの発明の参考例１における半導体装置の製造方法を示す工程断面図である。
【００２９】
図１および図２において、１は第一の層間絶縁膜中に第一の金属配線を形成した半導体基板、２は第一の保護膜、３は第二の層間絶縁膜、４は第一の反射防止膜、５はビアホールレジストパターン、６はトレンチレジストパターン、７は第二の金属配線、２８ａはビアホール、３０ａはトレンチである。参考例１では第二の層間絶縁膜３としてシリコン酸化膜を、第一の反射防止膜４としてＳｉＯＮ膜を用いるが、第二の層間絶縁膜３として低誘電率膜であるＦを含むシリコン酸化膜、ＳｉＯＣ膜あるいはポーラス系のシリコン酸化膜を用いても構わない。また、第一の反射防止膜４としてシリコン窒化膜、ＳｉＣ膜あるいはＳｉＣＮ膜を用いても構わない。
【００３０】
上記構成の半導体装置の製造方法は、層間絶縁膜３上にビアホールパターンが転写された反射防止膜４を形成する工程と、反射防止膜４上にトレンチレジストパターン６を形成する工程と、反射防止膜４をマスクにして層間絶縁膜３をドライエッチングするとともに、トレンチレジストパターン６をマスクにして反射防止膜および層間絶縁膜をドライエッチングすることでビアホール２８ａとトレンチ３０ａを形成する工程とを含む。
【００３１】
この場合、第一の層間絶縁膜中に第一の金属配線を形成した半導体基板１上にＣＶＤ法などの成膜方法で第一の保護膜２と第二の層間絶縁膜３と第一の反射防止膜４を形成し、フォトリソグラフィー技術を用いて、ビアホールレジストパターン５を形成する（図１（ａ））。
【００３２】
ドライエッチング技術を用いて、ビアホールレジストパターン５をマスクにして第一の反射防止膜４をドライエッチングする（図１（ｂ））。例えば、二周波型の容量結合（ＣＣＰ）型プラズマエッチング装置を用い、プラズマ発生のための印加電力が１５００Ｗ、試料台印加電力が８００Ｗ、圧力が４Ｐａ、ＣＨＦ3流量が５０ｍｌ/ｍｉｎ、Ｏ2流量が１５ｍｌ/ｍｉｎ、Ａｒ流量が２００ｍｌ/ｍｉｎのような条件でドライエッチングを行う。
【００３３】
ビアホールレジストパターン５をアッシングおよび洗浄により除去する。フォトリソグラフィー技術を用いて、第二の層間絶縁膜３およびビアホールパターンが転写された第一の反射防止膜４Ａ上にトレンチレジストパターン６を形成する（図１（ｃ））。
【００３４】
ドライエッチング技術を用いて、ビアホールパターンが転写された第一の反射防止膜４Ａをマスクにして第二の層間絶縁膜３をドライエッチングすると同時に、トレンチレジストパターン６をマスクにして第一の反射防止膜４Ａをドライエッチングする。この時、第二の層間絶縁膜エッチング速度の第一の反射防止膜エッチング速度に対する選択比が４以上となる条件にてドライエッチングすることにより、第一の反射防止膜４Ａが完全にエッチングされた時、第二の層間絶縁膜３中にビアホールが途中まで形成される。（図２（ａ））。同図において、３Ａはビアホールが途中まで形成された第二の層間絶縁膜、４Ｂはトレンチパターンが転写された第一の反射防止膜を示す。
【００３５】
引き続きドライエッチングすることにより、第二の層間絶縁膜３Ｂ中にビアホールとトレンチが同時に形成できる（図２（ｂ））。例えば、二周波型の容量結合（ＣＣＰ）型プラズマエッチング装置を用い、プラズマ発生のための印加電力が２０００Ｗ、試料台印加電力が１５００Ｗ、圧力が２Ｐａ、Ｃ5Ｆ8流量が１５ｍｌ/ｍｉｎ、Ｏ2流量が２０ｍｌ/ｍｉｎ、Ａｒ流量が４００ｍｌ/ｍｉｎのような条件でドライエッチングを行う。
【００３６】
この後、従来の技術と同様な方法により、トレンチレジストパターン６を除去し、ドライエッチング技術を用いて、第一の保護膜２の開口を行う（図２（ｃ））。同図において、２Ａは開口された第一の保護膜を示す。形成したビアホール２８ａおよびトレンチ３０ａ内に第二の金属配線７を形成する（図２（ｄ））。
【００３７】
この参考例１の場合、ビアホールパターンが転写された第一の反射防止膜４上にトレンチレジストパターン６を形成するため、段差が小さく、ビアホール内のレジスト未感光によるレジスト残りを防止できるため、トレンチのドライエッチングにおけるフェンスの発生を抑制できる。また、従来技術と同等の工程数で金属配線の形成ができるという特徴を有している。なお、第一の反射防止膜４は層間絶縁膜３よりエッチング速度が小さく、かつビアホールパタンが転写されたパタン膜であればよい。
【００３８】
この発明の参考例２を図３および図４に基づいて説明する。図３および図４はこの発明の参考例２における半導体装置の製造方法を示す工程断面図である。
【００３９】
図３および図４において、８は第一の層間絶縁膜中に第一の金属配線を形成した半導体基板、９は第一の保護膜、１０は第二の層間絶縁膜、１１は第三の層間絶縁膜、１２は第一の反射防止膜、１３はビアホールレジストパターン、１４はトレンチレジストパターン、１５は第二の金属配線、２８ｂはビアホール、３０ｂはトレンチである。参考例２では第二の層間絶縁膜１０としてシリコン酸化膜を、第三の層間絶縁膜１１としてＦを含むシリコン酸化膜を、第一の反射防止膜１２としてＳｉＯＮ膜を用いるが、第二の層間絶縁膜１０および第三の層間絶縁膜１１としてＳｉＯＣ膜あるいはポーラス系のシリコン酸化膜を用いても構わない。ただし、第三の層間絶縁膜１１のエッチング速度が第二の層間絶縁膜１０のエッチング速度より大きくなるように層間絶縁膜の膜種を選択する。また、第一の反射防止膜１２としてシリコン窒化膜、ＳｉＣ膜あるいはＳｉＣＮ膜を用いても構わない。
【００４０】
上記構成の半導体装置の製造方法は、２種類の層間絶縁膜１０，１１上にビアホールパターンが転写された反射防止膜１２を形成する工程と、反射防止膜１２上にトレンチレジストパターン１４を形成する工程と、反射防止膜１２をマスクにして上層の層間絶縁膜１１をドライエッチングするとともに、トレンチレジストパターン１４をマスクにして反射防止膜１２および層間絶縁膜１０，１１をドライエッチングすることでビアホール２８ｂとトレンチ３０ｂを形成する工程とを含む。
【００４１】
この場合、第一の層間絶縁膜中に第一の金属配線を形成した半導体基板８上にＣＶＤ法などの成膜方法で第一の保護膜９と第二の層間絶縁膜１０と第三の層間絶縁膜１１と第一の反射防止膜１２を形成し、フォトリソグラフィー技術を用いて、ビアホールレジストパターン１３を形成する（図３（ａ））。
【００４２】
ドライエッチング技術を用いて、ビアホールレジストパターン１３をマスクにして第一の反射防止膜１２をドライエッチングする（図３（ｂ））。例えば、二周波型の容量結合（ＣＣＰ）型プラズマエッチング装置を用い、プラズマ発生のための印加電力が１５００Ｗ、試料台印加電力が８００Ｗ、圧力が４Ｐａ、ＣＨＦ3流量が５０ｍｌ/ｍｉｎ、Ｏ2流量が１５ｍｌ/ｍｉｎ、Ａｒ流量が２００ｍｌ/ｍｉｎのような条件でドライエッチングを行う。
【００４３】
ビアホールレジストパターン１３をアッシングおよび洗浄により除去する。フォトリソグラフィー技術を用いて、第三の層間絶縁膜１１およびビアホールパターンが転写された第一の反射防止膜１２Ａ上にトレンチレジストパターン１４を形成する（図３（ｃ））。
【００４４】
ドライエッチング技術を用いて、ビアホールパターンが転写された第一の反射防止膜１２Ａをマスクにして第三の層間絶縁膜１１をドライエッチングすると同時に、トレンチレジストパターン１４をマスクにして第一の反射防止膜１２Ａをドライエッチングする。この時、第三の層間絶縁膜エッチング速度の第一の反射防止膜エッチング速度に対する選択比が４以上となる条件にてドライエッチングすることにより、第一の反射防止膜１２Ａが完全にエッチングされた時、第三の層間絶縁膜１１中にビアホールが形成される。（図４（ａ））。同図において、１１Ａはビアホールが途中まで形成された第二の層間絶縁膜、１２Ｂはトレンチパターンが転写された第一の反射防止膜を示す。
【００４５】
引き続きドライエッチングすることにより、第三の層間絶縁膜１１Ｂ中にトレンチが、第二の層間絶縁膜１０Ａ中にビアホールが同時に形成できる（図４（ｂ））。例えば、二周波型の容量結合（ＣＣＰ）型プラズマエッチング装置を用い、プラズマ発生のための印加電力が２０００Ｗ、試料台印加電力が１５００Ｗ、圧力が２Ｐａ、Ｃ5Ｆ8流量が１５ｍｌ/ｍｉｎ、Ｏ2流量が２０ｍｌ/ｍｉｎ、Ａｒ流量が４００ｍｌ/ｍｉｎのような条件でドライエッチングを行う。
【００４６】
この後、従来の技術と同様な方法により、トレンチレジストパターン１４を除去し、ドライエッチング技術を用いて、第一の保護膜９の開口を行う（図４（ｃ））。同図において、９Ａは開口された第一の保護膜を示す。形成したビアホールおよびトレンチ内に第二の金属配線１５を形成する（図４（ｄ））。
【００４７】
この参考例２の場合、第三の層間絶縁膜１１のエッチング速度が第二の層間絶縁膜１０のエッチング速度より大きくなるように層間絶縁膜の膜種を選択しているため、トレンチ深さばらつきを低減できるため、配線抵抗のばらつきを低減できるという特徴を有している。なお、第一の反射防止膜１２は層間絶縁膜１１よりエッチング速度が小さく、かつビアホールパタンが転写されたパタン膜であればよい。
【００４８】
この発明の第１の実施の形態を図５および図６に基づいて説明する。図５および図６はこの発明の第１の実施形態における半導体装置の製造方法を示す工程断面図である。
【００４９】
図５および図６において、１６は第一の層間絶縁膜中に第一の金属配線を形成した半導体基板、１７は第一の保護膜、１８は第二の層間絶縁膜、１９は第三の層間絶縁膜、２０は第一の反射防止膜、２１はビアホールレジストパターン、２２はトレンチレジストパターン、２３は第二の金属配線、２８ｃはビアホール、３０ｃはトレンチである。第１の実施形態では第二の層間絶縁膜１８としてＦを含むシリコン酸化膜を、第三の層間絶縁膜１９としてシリコン酸化膜を、第一の反射防止膜２０としてＳｉＯＮ膜を用いるが、第二の層間絶縁膜１８および第三の層間絶縁膜１９としてＳｉＯＣ膜あるいはポーラス系のシリコン酸化膜を用いても構わない。ただし、第三の層間絶縁膜１９のエッチング速度が第二の層間絶縁膜１８のエッチング速度より小さくなるように層間絶縁膜の膜種を選択する。また、第一の反射防止膜としてシリコン窒化膜、ＳｉＣ膜あるいはＳｉＣＮ膜を用いても構わない。
【００５０】
第一の層間絶縁膜中に第一の金属配線を形成した半導体基板１６上にＣＶＤ法などの成膜方法で第一の保護膜１７と第二の層間絶縁膜１８と第三の層間絶縁膜１９と第一の反射防止膜２０を形成し、フォトリソグラフィー技術を用いて、ビアホールレジストパターン２１を形成する（図５（ａ））。
【００５１】
ドライエッチング技術を用いて、ビアホールレジストパターン２１をマスクにして第一の反射防止膜２０をドライエッチングする（図５（ｂ））。例えば、二周波型の容量結合（ＣＣＰ）型プラズマエッチング装置を用い、プラズマ発生のための印加電力が１５００Ｗ、試料台印加電力が８００Ｗ、圧力が４Ｐａ、ＣＨＦ3流量が５０ｍｌ/ｍｉｎ、Ｏ2流量が１５ｍｌ/ｍｉｎ、Ａｒ流量が２００ｍｌ/ｍｉｎのような条件でドライエッチングを行う。
【００５２】
ビアホールレジストパターン２１をアッシングおよび洗浄により除去する。フォトリソグラフィー技術を用いて、第三の層間絶縁膜１９およびビアホールパターンが転写された第一の反射防止膜２０Ａ上にトレンチレジストパターン２２を形成する（図５（ｃ））。
【００５３】
ドライエッチング技術を用いて、ビアホールパターンが転写された第一の反射防止膜２０Ａをマスクにして第三の層間絶縁膜１９をドライエッチングすると同時に、トレンチレジストパターン２２をマスクにして第一の反射防止膜２０Ａをドライエッチングする。この時、第三の層間絶縁膜エッチング速度の第一の反射防止膜エッチング速度に対する選択比が４以上となる条件にてドライエッチングすることにより、第一の反射防止膜２０Ａが完全にエッチングされた時、第三の層間絶縁膜１９中にビアホールが形成される。（図６（ａ））。同図において、１９Ａはビアホールが途中まで形成された第二の層間絶縁膜、２０Ｂはトレンチパターンが転写された第一の反射防止膜を示す。
【００５４】
引き続きドライエッチングすることにより、第三の層間絶縁膜１９Ｂ中にトレンチが、第二の層間絶縁膜１８Ａ中にビアホールが同時に形成できる（図６（ｂ））。例えば、二周波型の容量結合（ＣＣＰ）型プラズマエッチング装置を用い、プラズマ発生のための印加電力が２０００Ｗ、試料台印加電力が１５００Ｗ、圧力が２Ｐａ、Ｃ5Ｆ8流量が１５ｍｌ/ｍｉｎ、Ｏ2流量が２０ｍｌ/ｍｉｎ、Ａｒ流量が４００ｍｌ/ｍｉｎのような条件でドライエッチングを行う。
【００５５】
この後、従来の技術と同様な方法により、トレンチレジストパターン２２を除去し、ドライエッチング技術を用いて、第一の保護膜１７の開口を行う（図６（ｃ））。同図において、１７Ａは開口された第一の保護膜を示す。形成したビアホールおよびトレンチ内に第二の金属配線２３を形成する（図６（ｄ））。
【００５６】
この第１の実施形態の場合、第三の層間絶縁膜１９のエッチング速度が第二の層間絶縁膜１８のエッチング速度より小さくなるように層間絶縁膜の膜種を選択しているため、ビアホールボトム径のばらつきを低減できるため、ビア抵抗のばらつきを低減できるという特徴を有している。なお、第一の反射防止膜２０は層間絶縁膜１９よりエッチング速度が小さく、かつビアホールパタンが転写されたパタン膜であればよい。
【００５７】
【発明の効果】
この発明の請求項１記載の半導体装置の製造方法によれば、第２の層間絶縁膜上に第２の層間絶縁膜よりエッチング速度が小さく、かつビアホールパターンが転写されたパタン膜を形成する工程と、パタン膜上にトレンチレジストパターンを形成する工程と、パタン膜をマスクにして第１の層間絶縁膜及び第２の層間絶縁膜をドライエッチングするとともに、トレンチレジストパターンをマスクにしてパタン膜および第２の層間絶縁膜をドライエッチングすることで第１の層間絶縁膜内にビアホールを、第２の層間絶縁膜内にトレンチを形成する工程とを含むので、層間絶縁膜にビアホールを形成する前にトレンチレジストパターンを形成することにより、従来のようにビアホール内に現像不良のトレンチレジストパターンが形成されることによるレジスト残りを防止できる。このため、ドライエッチング後にフェンスが形成されることなくトレンチが形成でき、配線抵抗が大きくならず、良好な配線パターンを形成することができる。
また、上層の層間絶縁膜と下層の層間絶縁膜とでエッチング速度が異なる膜種を選択することで、エッチング速度が大きい方の層間絶縁膜に形成されるビアホールまたはトレンチの寸法のばらつきが低減できる。この場合、上層の第２の層間絶縁膜のエッチング速度は、下層の第１の層間絶縁膜のエッチング速度より小さいので、ビアホールボトム径のばらつきを低減できることにより、ビア抵抗のばらつきを低減できる。
【００５８】
請求項２では、パタン膜は反射防止膜であるので、エッチング速度を層間絶縁膜より小さくすることができる。
【００６０】
請求項３では、ドライエッチング工程は、第２の層間絶縁膜エッチング速度のパタン膜エッチング速度に対する選択比が４以上となる条件にてドライエッチングするので、パタン膜が全てエッチングされた時に層間絶縁膜中にビアホールが途中まで形成されるようにエッチングすることができる。
【００６１】
請求項４では、パタン膜の膜厚は、１００ｎｍ以下であるので、パタン膜のビアホールパターンによる段差が小さく、このビアホールパターン内のレジスト未感光によるレジスト残りを防止できることにより、トレンチのドライエッチング後にフェンスが形成されない。
【００６５】
請求項５では、パタン膜は、シリコン酸化窒化膜、シリコン窒化膜、シリコン炭化膜またはシリコン炭化窒化膜の何れかを用いるので、層間絶縁膜エッチング速度のパタン膜エッチング速度に対する選択比を高く設定することができ、パタン膜をマスクにして層間絶縁膜をドライエッチングすることができる。
【００６７】
請求項６では、第１または第２の層間絶縁膜は、シリコン酸化膜、フッ素を含むシリコン酸化膜、シリコン酸化炭化膜またはポーラス系のシリコン酸化膜の何れか２種類を用いるので、層間絶縁膜エッチング速度のパタン膜エッチング速度に対する選択比を高く設定することができ、パタン膜をマスクにして層間絶縁膜をドライエッチングすることができる。
【図面の簡単な説明】
【図１】  この発明の参考例１における半導体装置の製造方法を示す工程断面図である。
【図２】  図１の次の工程断面図である。
【図３】  この発明の参考例２における半導体装置の製造方法を示す工程断面図である。
【図４】  図３の次の工程断面図である。
【図５】  この発明の第１の実施形態における半導体装置の製造方法を示す工程断面図である。
【図６】  図５の次の工程断面図である。
【図７】  従来例の半導体装置の製造方法を示す工程断面図である。
【図８】  図７の次の工程断面図である。
【図９】  （ａ）、（ｃ）は従来例の問題点を示す断面図、（ｂ）は焦点深度のビアホール深さ依存性を示すグラフである。
【符号の説明】
１  第一の層間絶縁膜中に第一の金属配線を形成した半導体基板
２  第一の保護膜
２Ａ  開口された第一の保護膜
３  第二の層間絶縁膜
３Ａ  ビアホールが途中まで形成された第二の層間絶縁膜
３Ｂ  ビアホールおよびトレンチパターンが形成された第二の層間絶縁膜
４  第一の反射防止膜
４Ａ  ビアホールパターンが転写された第一の反射防止膜
４Ｂ  トレンチパターンが転写された第一の反射防止膜
５  ビアホールレジストパターン
６  トレンチレジストパターン
７  第二の金属配線
８  第一の層間絶縁膜中に第一の金属配線を形成した半導体基板
９  第一の保護膜
９Ａ  開口された第一の保護膜
１０  第二の層間絶縁膜
１０Ａ  ビアホールパターンが形成された第二の層間絶縁膜
１１  第三の層間絶縁膜
１１Ａ  ビアホールが途中まで形成された第二の層間絶縁膜
１１Ｂ  トレンチパターンが形成された第三の層間絶縁膜
１２  第一の反射防止膜
１２Ａ  ビアホールパターンが転写された第一の反射防止膜
１２Ｂ  トレンチパターンが転写された第一の反射防止膜
１３  ビアホールレジストパターン
１４  トレンチレジストパターン
１５  第二の金属配線
１６  第一の層間絶縁膜中に第一の金属配線を形成した半導体基板
１７  第一の保護膜
１７Ａ  開口された第一の保護膜
１８  第二の層間絶縁膜
１８Ａ  ビアホールパターンが形成された第二の層間絶縁膜
１９  第三の層間絶縁膜
１９Ａ  ビアホールが途中まで形成された第二の層間絶縁膜
１９Ｂ  トレンチパターンが形成された第三の層間絶縁膜
２０  第一の反射防止膜
２０Ａ  ビアホールパターンが転写された第一の反射防止膜
２０Ｂ  トレンチパターンが転写された第一の反射防止膜
２１  ビアホールレジストパターン
２２  トレンチレジストパターン
２３  第二の金属配線
２４  第一の層間絶縁膜中に第一の金属配線を形成した半導体基板
２５  第一の保護膜
２５Ａ  開口された第一の保護膜
２６  第二の層間絶縁膜
２６Ａ  ビアホールパターンが形成された第二の層間絶縁膜
２６Ｂ  ビアホールおよびトレンチパターンが形成された第二の層間絶縁膜
２７  ビアホールレジストパターン
２８，２８ａ，２８ｂ，２８ｃ  ビアホール
２９  トレンチレジストパターン
３０，３０ａ，３０ｂ，３０ｃ  トレンチ
３１  第二の金属配線
３２  現像不良のトレンチレジストパターン
３３  フェンス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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