(57)【特許請求の範囲】
【請求項１】
２つの論理状態のうちの特定の１つを保持するメモリセルと；
前記セルの前記特定論理状態を判定するためのセンス手段とを具えた電子回路であって、
前記電子回路が、前記センス手段の感度を前記電子回路に供給される電源電圧に応じて制御して、前記電源電圧がより高ければ前記感度をより低くすべく動作するバイアス手段を具えて、
前記センス手段が、
センス電流を前記メモリセルに供給して、センス電圧を発生させるためのセンス負荷と；
基準電流から基準電圧を発生する基準手段と；
前記メモリセル及び前記基準手段に結合された入力を有し、前記センス電圧を前記基準電圧と比較して、前記特定論理状態を示す出力信号を供給する比較器とを具えた電子回路において、
前記バイアス手段が、前記基準電流対前記センス電流の比率を制御するための制御信号を、少なくとも前記センス負荷または前記基準手段に供給すべく動作することを特徴とする電子回路。
【請求項２】
前記基準手段が、
特定の論理状態を保持する基準セルと；
基準ノードを介して前記基準セルに結合され、前記基準電流を供給して、前記ノードに前記基準電圧を発生させるための基準負荷と
を具えていることを特徴とする請求項１に記載の電子回路。
【請求項３】
前記基準負荷及び前記センス負荷が、カレントミラーのそれぞれの入力分岐及び出力分岐を形成し、前記カレントミラーが、前記入力分岐と前記出力分岐との間に電流増幅率を有し、前記バイアス手段が、前記増幅率を電源電圧に応じて制御すべく動作することを特徴とする請求項２に記載の電子回路。
【請求項４】
前記基準負荷が、並列接続された第１の複数のトランジスタを具えて、前記複数のトランジスタが、互いに接続され、かつ前記基準ノードに接続された制御電極を有し、
前記センス負荷が、第１トランジスタ、及び少なくとも１つの第２トランジスタを具えて、これらのトランジスタが、互いに並列にして前記メモリセルに結合された導電チャネル、及び互いに接続され、かつ前記基準ノードに接続された制御電極とを有し、
前記センス負荷が第３トランジスタを具えて、該第３トランジスタが、前記第２トランジスタの前記導電チャネルと前記メモリセルとの間の導電チャネル、及び前記バイアス手段に接続された制御電極を有することを特徴とする請求項３に記載の電子回路。
【請求項５】
２つの論理状態のうちの特定の１つを保持するメモリセルと；
センス電流を供給して、前記メモリセルの両端にセンス電圧を発生させるためのセンス負荷と；
特定の論理状態を保持する基準セルと；
基準電流を供給して、前記基準セルの両端に基準電圧を発生させるための基準負荷と；
前記メモリセル及び前記基準セルに結合され、前記センス電圧及び前記基準電圧を受け取る差動増幅器と
を具えた電子回路において、
前記基準電流対前記センス電流の比率を、前記電子回路に供給される電源電圧に応じて制御すべく動作する手段を具えていることを特徴とする電子回路。
【発明の詳細な説明】
〔発明の分野〕
本発明は、２つの論理状態のうちの特定の１つを保持するメモリセル、及びこのセルの特定の論理状態を判定するセンス手段とを具えた電子回路に関するものである。
本発明は、特に不揮発性半導体メモリに関するものであるが、これに限定されるものではない。
〔発明の背景〕
半導体メモリシステムのための重要な設計問題は、メモリの各セルに記憶されたメモリ状態のセンス（読出し時のメモリ状態の検出）を行うために使用される支援回路である。
特に、現在では、プログラムコードを記憶するために使用される、ＵＶ消去可能型（ＥＰＲＯＭ）、電気的消去可能型（ＥＥＰＲＯＭ）或いはＦＬＡＳＨ型の不揮発性メモリ（ＮＶＭ）チップが重要である。
従来の一般的なＥＰＲＯＭにおいては、セルは、水平ワードライン間の行と、垂直ビットライン間の列とに接続される。
１個の電流センス増幅器が、セルの各列に近接した各ビットラインに接続される。
ワードラインの電圧を変化させることによって、このワードラインに関連するすべての行のセルが、その電荷状態に応じて、関連するビットラインに電流を発生する。
この電流は、ビットラインに接続されたセンス増幅器によって検出されて、ワード及びビットラインの交点のセルに記憶された、プログラムされた状態（以下、プログラム状態と称し、一般に“０”）あるいはプログラムされていない状態（以下、非プログラム状態と称し、一般に“１”）に応じた電圧が、センス増幅器の出力端に発生する。
チップ当たりのメモリサイズを増大するために、セルのサイズが縮小されると共に、センス電流も減少する。感度を増大するために、非プログラム或いはＯＮ或いは“１”の状態にある基準セルを同時にセンスすること、及び基準セルからの基準電流、及び状態を判定すべきメモリセル（以下「センスされるセル」または「センスセル」と称することがある）からのセンス電流を入力する差動増幅器を使用することが、一般に行われている。
センスされるセルが逆にプログラムされた（ＯＦＦ）状態にあれば、差動増幅器は１の値を出力する。
センスされるセルが同じ非プログラム（ＯＮ）状態にあれば、差動増幅器は逆の値（即ち０の値）を出力する。
〔発明の目的〕
本発明の目的は、従来のものに比べて、電源電圧の広い範囲に亘って、動作可能な電子回路を提供することにある。
本発明の他の目的は、従来のものに比べて、電源電圧の広い範囲に亘って適正な動作が可能なセンス回路を提供することにある。
〔発明の概要〕
本発明は、特許請求の範囲の前文に記載の電子回路において、前記センス手段の感度を前記電子回路に供給される電源電圧に応じて制御して、前記電源電圧がより高ければ前記感度をより低くすべく動作するバイアス手段を具えていることを特徴とする。
本発明は、プログラムセル（プログラムされたセル）と非プログラムセル（プログラムされていないセル）、利用可能な電源電圧、及びプログラム・メモリセルまたは非プログラム・メモリセルを適正にセンスするために必要なセンス手段の電流感度の相互間に特定の関係が存在するとの認識に基づいている。
本発明のセンス手段は、利用可能な電源電圧に対応するセンス増幅器の感度の制御を自動的に行ない、もって電源電圧の広い範囲に亘って正確な回路動作を行うことができる。
第１の好適例では、前記センス手段が、前記メモリセルにセンス電流を供給してセンス電圧を発生するためのセンス負荷、及び基準電流から基準電圧を発生するための基準手段を具えている。
前記センス手段は、さらに、前記メモリセル及び前記基準手段に結合された入力を有し、前記センス電圧と前記基準電圧とを比較して、特定の論理状態の出力信号を発生する比較器を具えている。
前記バイアス手段は、少なくとも前記センス負荷または前記基準手段に制御信号を供給して、センス電流と基準電流との比率を制御すべく動作する。
この好適例では、前記センス電流の前記基準電流に対する比率を制御することによって、感度を電源電圧に適応させる。
他の好適例では、前記基準手段が、特定の論理状態を保持する基準セル、及び、基準ノードを介して前記基準セルに結合され、前記基準電流を供給して、前記ノードに前記基準電圧を発生させるための基準負荷とを具えている
従って、前記センス手段は、前記基準セルと前記メモリセルとの差分センスを利用する。
このことは、セルが一様になり、従って、例えば温度変化、プロセスパラメータの広がり等の影響を一様に受けるので、精度を向上させる。
前記基準負荷及び前記センス負荷が、それぞれカレントミラーの入力分岐及び出力分岐を構成することが望ましい。このカレントミラーは、入力分岐と出力分岐との間に電流増幅率を有する。
前記バイアス手段は、電源電圧に応じて増幅率を制御すべく動作する。
この構成は、さらに精度を向上させ、その動作は、負荷比センス（検出）方式、特に可変負荷比センス方式に基づいて行なわれる。
センス手段などを有する一般的なＥＰＲＯＭでは、非プログラムセルは、前記基準セルの如きＯＮセルであり、プログラムセルはＯＦＦセルである。各ＮＶＭセルは、セルの状態がＯＦＦ状態からＯＮ状態へ切り換え可能であれば、固有のターンオン閾値Ｖｔを有する。
本発明の好適例では、基準セル・センス回路、例えばカレントミラーの入力分岐がサイズＸを有し、メモリセル・センス回路、例えばカレントミラーの出力分岐は、アナログ制御トランジスタに直列接続されて、Ｘの何分の一か（即ち１より小さい）のサイズを有する。前記基準セル・センス回路は、サイズＸのサイズに相当するＡ個の並列接続されたトランジスタ（ここにＡ＞３）を具え、メモリセル・センス回路は、Ｂ個の並列接続されたトランジスタ（ここにＢ≧１）を具えて、これらＢ個のトランジスタに直列接続されたアナログ制御トランジスタを伴うことが望ましい。
前記バイアス手段が電源電圧に接続されて、電源電圧に応じて変化する信号を前記アナログ制御トランジスタの制御電極に供給して、この制御トランジスタがＯＮ状態である度合いを制御して、これにより、センス回路内のＢ個の並列トランジスタのうちの有効なトランジスタ数Ｓを設定し、数Ｓは１からＢまで連続的に変化し得る。
このことは、Ａ：Ｓの比が、Ａ：１とＡ：Ｂの間で変化することを可能にし、これにより、電源電圧が例えば１Ｖから８Ｖまで変化すると共に、センス回路の感度が変化する。
〔実施例の詳細な説明〕
以下、本発明を、図面を参照した実施例により詳細に説明する。
これらの図面を通して、同じ参照番号または符号は同じ構成要素を示す。
図１に、３列に配列された２行のメモリセル１０を具えた一般的なＩＣメモリを示すが、１Ｋ或いはそれ以上の大抵のメモリは、ずっと多くの行及び多くの列を有することは明らかである。
各メモリセルは、ワードラインＷＬ及びビットラインＢＬに接続されている。
各ビットラインは、センス増幅器ＳＡに接続されている。
Ｖccは、電源電圧を表している。
ワードラインが指定されると、これに接続されたメモリセルは、このセルに接続されたビットラインの電流をセンス増幅器ＳＡに供給する。
図２に示すように、感度を改善するために、センス増幅器ＳＡの出力は、差動増幅器１２の第１入力に接続されている。差動増幅器１２の第２入力は、基準増幅器ＲＡに接続され、基準増幅器ＲＡは基準セルＲＣに接続されている。
基準セルＲＣは非プログラム（ＯＮ）であり、ワードラインが指定される毎に、固定の基準電流Ｉrefを生ずる。
固定の基準電流（メモリセルＲＣ  ＯＮ）は、差動増幅器の１つの入力に基準電圧を確立する。
この電圧は、増幅器のトリップ点(Trip point)になる。メモリセル１０のセンス電流は、差動増幅器の他方の入力への電圧に変換される。
この電圧は、セルの記憶メモリ状態（プログラムまたは非プログラム）に応じて、増幅器のトリップ点の上または下に振れる。これにより、差動増幅器を、論理値ロー（“０”）の出力信号と論理値ハイ（“１”）の出力信号との間で切り換えて、これらの論理値はメモリセルの記憶状態を表す
図３に、従来の負荷電流型のセンス増幅器を示し、これは、固定感度を有し、即ち、基準ＮＶＭセルとセンスされるＮＶＭセルとの電流比が固定である。
基準電流Ｉref用の負荷１４は、例えば、各々が幅と長さの比１０：４を有する７個のｐ−ＭＯＳトランジスタ１５によって提供される。
各基準トランジスタ（図３には示していない）は非プログラムであり、この例では、常にＯＮシンキング（Ｉref）である（即ち、ＯＮ状態であり、シンク電流Ｉrefが流れている）ことを意味する。
これとは対照的に、センスメモリセル用の負荷１６は、同じ幅と長さの比を有する単一のｐ−ＭＯＳトランジスタ１７によって形成されている。
従って、この例では、固定負荷カレントミラー方式を用いた固定負荷比の方法では、ミラーの基準部分が７個のｐ−ＭＯＳトランジスタ負荷から成り、乗算器部分は、１個のｐ−ＭＯＳ負荷から成る。
これにより、理想的には固定のセンス電流が生じ、即ち、全ての電源電圧のもとで１：７或いは基準電流の１／７となる。一般に、この比率（比の値）が小さいほど、電流感度が大きくなる。
固定負荷比の方法の問題は、全電源電圧範囲に亘り感度が固定されていることである。
電源電圧が減少して（低い電源電圧範囲）、ＮＶＭセンスセル（不揮発メモリのセンスされるセル）の固有の閾値Ｖtに近づくと、非プログラムセル（ＯＮセル）をセンスするためには、センス増幅器の電流感度を増加させることが必要になる。
低電圧範囲で動作中に、プログラムセル（ＯＦＦセル）をセンスすることは、問題ではない、というのは、ＮＶＭセル技術は、低い動作電源電圧をはるかに超えたＶtシフト（プログラムメカニズム）を有するセルを製作することができるからである。
結果的に、プログラム・デバイスは、低い電源電圧でもＯＦＦ状態に留まる。
電源電圧が増加すると共に（即ち、より高い電源電圧範囲では）、電源電圧は、ＮＶＭセルのプログラムされたＶｔに近づく。この状態では、プログラムセルをセンスするために、センス増幅器の電流感度を減少させる必要がある。
高電圧範囲での動作中は、非プログラムセルをセンスすることは問題ではない。何故ならば、電源電圧は、非プログラムセルをターンオンするのに必要な電圧をはるかに超えているからである。
本発明による電圧範囲を拡張した不揮発性メモリのセンス増幅器は、プログラムセル及び非プログラムセルと電源電圧とのこうした関係を、上記問題を解決するために利用する。
本発明による電圧範囲を拡張したＮＶＭセンス増幅器は、可変比負荷電流センス方式を採用している。比負荷の可変性は、電源電圧の関数である。
図４に、本発明に係る回路の一実施例を示す。
この実施例では、基準負荷トランジスタ１５の数は同じ７個のままである。
しかし、乗算器負荷２０は、２個の制御可能或いは可変負荷トランジスタ２１及び１個の固定負荷トランジスタ２２を、ミラーの乗算器部分に具えている。
２個の可変トランジスタ２１は直列接続されたｐ−ＭＯＳトランジスタ２４によって制御される。
トランジスタ２４はバイアス発生回路２５によって制御され、バイアス発生回路２５はノード２６にバイアス電圧を発生させて、このバイアス電圧は、電源電圧が増加すると共にその増加割合だけ減少する。
図４の実施例では、低い電源電圧動作のもとでは、高いバイアス電圧がトランジスタ２４をカットオフして、これにより両トランジスタ２１を絶縁分離して、結果として、ミラーの乗算器部分は、単一のｐ−ＭＯＳトランジスタ２２と同じサイズになる。
このことは、電流比１：７を生じさせて、これは固定比負荷カレントミラーと同じである（図３）。
しかし、高い電源電圧動作のもとでは、バイアスが減少して、両トランジスタ２１は完全にＯＮになって、３個のｐ−ＭＯＳトランジスタ２１、２１、２２を含む乗算器部分ができる。
従って、この高い電源電圧動作条件のもとでは、電流比が３：７となり、これによりセンス増幅器の電流感度を減少させる。
このシステムの動作は、次の説明により明確にされ、参考文献として、P.E.Allen著、“ＣＭＯＳ Analog Circuit Design”Holt, Rinehart & Winston Inc. Orlando, FL (1987)発行があり、負荷比センス方式を詳細に説明している。
一般的なセンス増幅器の原理に従って、センス増幅器のトリップ点（ＤＣ）は、次の一次式で表わされる。
Ｖｔtrip＝(Ｍ−１／Ｍ)(Ｖcc)＋Ｖｔref／Ｍ  ・・・（１）
ここに、Ｖｔtripは、センスセルの閾値電圧
Ｖccは、電源電圧
Ｖｔrefは、基準セルの閾値電圧
Ｍは、センスセル電流に対する基準セル電流の比率（前述したＡ：Ｂ）を表わす。図６に、式（１）のグラフを示す。
Ｖccをパラメータにして、縦座標にとった電流ＩDSを、横座標にとったＥＰＲＯＭのＶｔの関数としてプロットしたＩDS特性を有する、フローティング（浮動、浮遊）ゲート型の一般的なＥＰＲＯＭについて示す。
Ｖｔref＝２．０Ｖ，
Ｍ＝２，３，６
Ｖcc＝3.0Ｖ，4.0Ｖ，6.0Ｖ
Ｍ＝２については、Ｖｔtrip（センスセルについてのＶｔによって表わされる）が、Ｖcc＝３．０Ｖ時の２．５ＶからＶcc＝６．０時の４．０Ｖまでの範囲をとり、１．５Ｖ（４．０−２．５）のデルタ（Δ＝変分）となる。
Ｍ＝６については、ＶｔtripがＶcc＝３．０Ｖ時の２．８３ＶからＶcc＝６．０Ｖ時の５．３３Ｖまでの範囲をとり、２．５Ｖのデルタとなる。
Ｖｔtripの範囲の意義は、次のように説明することができる。
Ｖcc(min)（上例では３．０Ｖ）時のＶｔtripは、与えられた電源電圧範囲について、非プログラムセルの最大センスセルＶｔを表わす。
Ｖcc(max)（上例では６．０Ｖ）時のＶｔtripは、与えられた電源電圧範囲について、プログラムセルの最小センスセルＶｔを表す。
この２つの数の間のデルタ電圧は、指定された電源電圧範囲についてセンスセルのＶｔが“使用不可能”である範囲を表わす。
さらに、Ｍ＝２については、不揮発性セルのプログラム中に、Ｖcc＝３．０Ｖ時に結果的なセルＶｔ＝３．５Ｖであれば、セルはプログラムセルとしてセンスされる。
しかし、Ｖcc＝６．０Ｖ時には、セルは非プログラムセルとしてセンスされる。
図６より、２つの重要なＤＣ効果が見られる。
第１には、Ｍが２から６に増加すると、センスセルＶｔの使用不可能な範囲もそのように増加する。
これは、望ましくない効果である。何故ならば、プログラムセルの使用可能なＶｔの範囲を減少させるからである（Ｖcc(max)時のＶｔtripが最大プログラムセルＶｔになる）。
第２には、Ｍが２から６に増加すると、Ｖｔref（上記実施例ではＶｔref＝２．０Ｖ）とＶcc(min)時のＶｔtripとの間のデルタ（変分）もそのように増加する。
これは望ましい効果である。何故ならば非プログラムセルのＶｔの範囲が広がるからである。
センス増幅器設計の他の重要な点は、動作のスピードである。これは、比負荷カレントミラーの比を調整することによって制御される。
一般に、Ｍが増加すると、増幅器入力の放電（非プログラムセルをセンスする）のスピートが増加する。この関係は、次式によって表わされる。
ｄｔ＝（Ｍ／Ｍ−１）（Ｃ／Ｉ）ｄｖ    ・・・（２）
ここに、ｄｖはセンスに要求される増幅器入力の電圧の変化分
Ｃは、増幅器入力の内部キャパシタンス
Ｉは、基準電流
Ｍは、カレントミラー比
を表している。
逆に、Ｍが増加すれば、増幅器入力の充電のスピードが減少する。この関係は、次式によって表わされる。
ｄｔ＝（Ｍ）（Ｃ／Ｉ）｜ｄｖ｜        ・・・（３）
ここに、ｄｖは、センスに要求される増幅器入力の電圧の変化分
Ｃは、増幅器入力の内部キャパシタンス
Ｉは、基準電流
Ｍは、電流ミラー比
を表わす。
従って、式（２）および（３）は、Ｍに関して、それぞれ下限値及び上限値を与える。
式（２）及び（３）は図８より導出され、図８に、電流を電圧に変換して増幅器を駆動する比負荷カレントミラーの概略図を示す。
本発明に係る可変比負荷電流センス方式は、Ｍを電源電圧の関数として調整することを可能にする。この可変性は、広い電源電圧範囲に亘っての最適設計を可能にする。
図７に、改良された方式を示す。
図７は、図６について前述した３つの固定比Ｍ＝２、Ｍ＝３及びＭ＝６について示す。さらに、可変比を符号３０で示す。可変比については、電源電圧３．０Ｖで、Ｍ＝６；電源電圧６．０ＶでＭ＝２である。
２つの重要な改良点について説明する。
第１に、低い電源電圧動作（実施例では３．０Ｖ）において、メモリセルが駆動電流を減少させるので、センス増幅器のスピードが最適化される。
従って、Ｍについての最適値は、低電流動作についての式（２）及び（３）の制約を用いて決定される。
これに加えて、ＤＣトリップ点が増加して、基準セルと非プログラムセルの最大センスセルＶｔとの間に追加的なマージンをもたらす。
第２に、高い電源電圧動作（実施例では６．０Ｖ）において、ＤＣトリップ点が最適化される。Ｍ＝２で、プログラムセルの最小センスセルＶｔが減少する。センスセルＶｔの使用不可能な範囲（デルタ）について、固定比と可変比（Ｍ＝２についてデルタ＝１．５Ｖ、Ｍ＝６について２．５Ｖ、Ｍ＝可変について１．１５Ｖ）とを比較すると、可変比の方が使用不能範囲をより小さくする。
高い電源電圧動作において、メモリ−セルは駆動電流を増加させて、Ｍを用いてセンス増幅器スピードを最適化する必要性を減少させる。
図４に示す実施例では、２つの出力ＤＩＦＩＮ１及びＤＩＦＩＮ２を示す。出力増幅器が差動増幅器である際には、ＤＩＦＩＮ１及びＤＩＦＩＮ２は、増幅器への２入力を表わす。しかし、差動増幅器であることは重要ではない。
シングルエンド増幅器を用いることができ、この場合ＤＩＦＩＮ２のみを、シングルエンド増幅器の入力及び出力として用いる。電圧バイアス発生器２５は、カレントミラーとして接続したｐ−ＭＯＳトランジスタで構成した分圧器３１を具えて、そのノード３２から、ｐ−ＭＯＳトランジスタ３４，３５に直列に接続したｐ−ＭＯＳトランジスタ３３を制御する電圧を導出して、ノード２６からトランジスタ２４のゲートのバイアス電圧を導出する。Ｖccが変化すると、バイアス電圧も逆向きに変化して、２つのトランジスタ２１によって表わされる可変乗算器負荷を連続的に制御する。こうして、Ｖccの増加は、ノード２６におけるバイアス電圧の減少を生じさせる。この場合におけるトランジスタ２４は可変抵抗器として作用する。
図５に、図４に示すセンス増幅器を、メモリ及び幾つかの追加的な従来の回路に接続した様子を示す。多くのメモリセルのうち数個のみを４０で示し、多くの基準セルのうち数個のみを４１で示す。各ワードラインは、指定されると、基準セル４１、及びメモリセル４０の行を活性化する。４２〜４５で示すブロックは、従来型のＥＰＲＯＭメモリである。
制御入力４６は、図４におけるバイアス制御入力に相当し、ＩＣのパワーダウンモードにおいてシステムをオフ状態にする機能を果たす。図５には、２つの出力ＡＭＰＩＮ２（ＤＩＦＩＮ１に相当する）とＡＭＰＩＮ１（ＤＩＦＩＮ２に相当する）も示す。差動増幅器４８を使用する際には、ＡＭＰＩＮ２及びＡＭＰＩＮ１は、図５のように接続する。シングルエンド増幅器４９を使用する際には、単一のＡＭＰＩＮ１出力を図５のように接続する。
本発明のキーとなる概念は、カレントミラーの可変性にある。一般的意味では、可変カレントミラーは、４つの構成要素から成り、即ち、基準負荷、固定乗算器負荷、可変乗算器負荷、及び電圧バイアス発生器であり、電圧バイアス発生器は、電源電圧が増加すると共にその増加割合だけ減少するバイアス電圧を発生することによって、可変乗算器負荷を制御する。バイアス電圧の減少は、Ｉsenceの増加、及び比Ｍの減少を意味する。
３つの負荷素子間の一般的な関係は、発展させることができる。Ｘが、基準負荷のサイズを単位寸法のトランジスタ数で表わし、Ｙが、固定乗算器負荷のサイズを単位寸法のトランジスタ数で表わし、Ｚが、可変乗算器負荷のサイズを単位寸法のトランジスタ数で表わすものとすれば、Ｙ及びＺには、次式のような制約がある。
（Ｘ−１）≧（Ｙ＋Ｚ）≧２    ・・・（４）
最低バイアス電圧を供給して、可変乗算器負荷が、固定乗算器負荷に相当する最低のＩsenseを供給することを保証するものとすれば、
Ｙも１以上であることが好ましいが、Ｙ＝０とすることもできる。
この状況では、Ｚを３に選定して、図４の回路と同じ動作をさせる。
また、この発明は、例えば基準負荷用の幅（Ｗ１）を有する単一のＭＯＳトランジスタ、及び例えば乗算器負荷のための幅（Ｗ２）を有する単一のＭＯＳトランジスタによって実現することができ、それぞれのトランジスタのサイズはこれら２つの幅によって決まり、これらの幅は、本明細書に教示する原理に従って選定する。
この実施例では構成要素のサイズを与えているが、この値は厳密なものではなく、他の構成要素のサイズを用いることもできる。
また、電源電圧の動作範囲も与えているが、厳密なものではない。同様に、上記ｐ−ＭＯＳトランジスタは、ｎ−ＭＯＳトランジスタ、或いは電源電圧極性を適宜変更できるバイポーラトランジスタで置き換えることができる。出力電圧を電源電圧の関数として供給する他の種類のバイアス発生器を代用することができる。
また、式（４）から明らかなように、基準負荷トランジスタの数は７個に、乗算器負荷のトランジスタ数は３個に限定されるものではない。
明確にするために、各図面中で、ＭＯＳトランジスタの矢印はトランジスタのドレイン電極を示す。
【図面の簡単な説明】
図１は、一般的な半導体メモリのブロック図である。
図２は、半導体メモリの差動増幅器への一般的な接続を示す図である。
図３は、固定負荷比センス方式を利用した、従来の不揮発性メモリにおけるセンス増幅器の回路図である。
図４は、本発明に係る、可変負荷比センス方式を採用したセンス増幅器の一形態の回路図である。
図５は、図４のセンス増幅器をメモリ回路に接続した回路図である。
図６及び図７は、本発明に係る回路の動作を、従来技術と対比して示すグラフである。
図８は、本発明を説明するために用いる図である。
【図１】
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【図２】
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【図３】
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【図８】
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【図４】
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【図５】
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【図６】
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【図７】
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