(57)【特許請求の範囲】
【請求項１】
複数の領域に構成された複数の記憶場所を規定する物理的構造から形成される検査対象メモリー（ＭＵＴ）をテストするメモリー・テスト装置であって、
（ａ）前記ＭＵＴの複数の記憶場所をテストして、前記ＭＵＴ内の複数の記憶場所のどこに欠陥があるかを示す障害信号を生成するテスト手段と、
（ｂ）複数の領域モジュールと、
を備え、前記モジュールの各々は、入力を有するとともに、
（ｉ）データを記憶する領域障害ＲＡＭ、
（ｉｉ）前記領域障害ＲＡＭに接続され、前記領域障害ＲＡＭのデータを分析してＭＵＴ内の欠陥構造を識別する分析手段、および
（ｉｉｉ）前記領域モジュールの入力と前記領域障害ＲＡＭに結合され、前記入力からの情報を前記領域障害ＲＡＭに記憶させる入力手段、
を備え、更に、
（ｃ）前記テスト手段と各々が１つの領域モジュールに結合される複数の出力とに接続された入力を有し、欠陥場所を含むＭＵＴの領域に基づいて選択される領域モジュールの入力に対する欠陥場所を示す障害信号の経路を決定するインターフェース手段、
を備えたメモリー・テスト装置。
【請求項２】
請求項１記載のメモリー・テスト装置において、前記インターフェース手段が、前記ＭＵＴ内の１つよりも多い領域における欠陥記憶場所を示す障害信号を組み合わせるＯＲゲートを含む、メモリー・テスト装置。
【請求項３】
請求項１記載のメモリー・テスト装置において、前記インターフェース手段がマルチプレクサを含むメモリー・テスト装置。
【請求項４】
請求項１記載のメモリー・テスト装置において、前記インターフェース手段が、転送クロックを含み、該転送クロックは前記領域モジュールの全てに接続される、メモリー・テスト装置。
【請求項５】
請求項１記載のメモリー・テスト装置において、前記テスト手段は、障害信号に結合されるデータ出力ノードを有する捕捉ＲＡＭを備える、メモリー・テスト装置。
【請求項６】
請求項１記載のメモリー・テスト装置において、前記テスト手段は、障害信号に結合される出力を有するコンパレータを備える、メモリー・テスト装置。
【請求項７】
請求項１記載のメモリー・テスト装置において、前記入力手段はロジック・アレイであるメモリー・テスト装置。
【請求項８】
請求項１記載のメモリー・テスト装置において、前記領域モジュールの各々における分析手段は、マイクロプロセッサと該マイクロプロセッサに接続されるプログラムＲＡＭを含む、メモリー・テスト装置。
【請求項９】
請求項８記載のメモリー・テスト装置において、更に、
（ａ）ホスト・コンピュータと、
（ｂ）前記ホスト・コンピュータを前記領域モジュールの全てに接続して、前記プログラムＲＡＭおよび前記障害ＲＡＭにアクセスするデータ・バス・インターフェース手段と、
を備えたメモリー・テスト装置。
【請求項１０】
請求項１記載のメモリー・テスト装置において、前記入力手段の各々は、前記ＭＵＴにおける障害の場所を識別するＭＵＴ障害アドレス・データを生成する手段を含み、前記領域障害ＲＡＭが前記ＭＵＴ障害アドレス・データを記憶するように接続される、メモリー・テスト装置。
【請求項１１】
請求項１０記載のメモリー・テスト装置において、前記障害アドレス・データを生成する手段は、前記障害情報におけるエラーをカウントすることにより、前記障害ＲＡＭに前記ＭＵＴ障害アドレス・データを記憶するための障害ＲＡＭアドレスを生成するエラー・カウンタ回路を含む、メモリー・テスト装置。
【請求項１２】
請求項１１記載のメモリー・テスト装置において、前記障害アドレス・データを生成する手段は、前記障害情報と同期する転送クロック・パルスをカウントすることにより、前記障害ＲＡＭに記憶された前記ＭＵＴ障害アドレス・データを生成するデータ・カウンタ回路を含む、メモリー・テスト装置。
【請求項１３】
請求項１２記載のメモリー・テスト装置において、前記障害アドレス・データを生成する手段は、前記障害情報におけるエラーを検出し、前記障害情報におけるエラーと対応する転送クロック・パルスを前記エラー・カウンタ回路がカウントすることを可能にするエラー検出器を含む、メモリー・テスト装置。
【請求項１４】
検査対象メモリー（ＭＵＴ）に対する障害情報を分析するためのメモリー・テスト装置であって、
（ａ）コンピュータ・ワーク・ステーションと、
（ｂ）前記コンピュータ・ワーク・ステーションに接続され、該コンピュータ・ワーク・ステーションからの指令に応答して、前記検査対象メモリーから障害情報を生成する手段と、
（ｃ）前記障害情報を生成する手段に接続される捕捉ＲＡＭと、
（ｄ）前記捕捉ＲＡＭに接続される少なくとも１つの障害ＲＡＭと、
（ｅ）前記捕捉ＲＡＭから前記障害ＲＡＭにデータを転送する手段と、
（ｆ）前記障害ＲＡＭにアクセスするように接続され、前記ＭＵＴ障害を分析するマイクロプロセッサ手段と、
を備えたメモリー・テスト装置。
【請求項１５】
請求項１４記載のメモリー・テスト装置において、前記データを転送する手段は、前記障害情報におけるエラーをカウントすることにより、前記障害ＲＡＭに前記ＭＵＴ障害アドレス・データを記憶するための障害ＲＡＭアドレスを生成するエラー・カウンタ回路を含む、メモリー・テスト装置。
【請求項１６】
請求項１５記載のメモリー・テスト装置において、前記データを転送する手段は、前記障害情報と同期する転送クロック・パルスをカウントすることにより、前記障害ＲＡＭに記憶される前記ＭＵＴ障害アドレス・データを生成するデータ・カウンタ回路を含む、メモリー・テスト装置。
【請求項１７】
請求項１６記載のメモリー・テスト装置において、前記データを転送する手段は、前記障害情報におけるエラーを検出し、前記障害情報におけるエラーと対応する転送クロック・パルスを前記エラー・カウンタ回路がカウントすることを可能にするエラー検出器を含む、メモリー・テスト装置。
【請求項１８】
請求項１７記載のメモリー・テスト装置において、前記データを転送する手段は、前記転送クロック・パルスをカウントし、カウントされた転送クロック・パルスが開始カウントを超えるとき、前記データ・カウンタ回路に対して第１の可能化信号を与えるサイクル・カウンタ回路を含む、メモリー・テスト装置。
【請求項１９】
請求項１８記載のメモリー・テスト装置において、前記第１の可能化信号は、前記カウントされた転送クロック・パルスが停止カウントを超えるとき遮断される、メモリー・テスト装置。
【請求項２０】
請求項１９記載のメモリー・テスト装置において、前記サイクル・カウンタ回路が直列エラー無視（ＩＳＥ）入力を含み、前記サイクル・カウンタ回路が、前記ＩＳＥ入力により不能状態にされるとき、前記第１の可能化信号を出力しない、メモリー・テスト装置。
【請求項２１】
請求項１８記載のメモリー・テスト装置において、前記サイクル・カウンタ回路が前記エラー検出器を含み、前記カウントされた転送クロック・パルスが開始カウントを超え、前記障害情報内にエラーが検出されたとき、第２の可能化信号を前記エラー・カウンタ回路へ与え、前記第２の可能化信号により可能状態にされるとき、前記エラー・カウンタ回路が前記転送クロック・パルスをカウントする、メモリー・テスト装置。
【請求項２２】
請求項２１記載のメモリー・テスト装置において、前記カウントされた転送クロック・パルスが停止カウントを超えるとき、前記第２の可能化信号が遮断される、メモリー・テスト装置。
【請求項２３】
請求項１７記載のメモリー・テスト装置において、前記障害入力手段が、チップ可能化信号を前記障害ＲＡＭへ出力するＲＡＭ書込みロジックを含み、前記チップ可能化信号は、前記データ・カウンタ回路および前記エラー・カウンタ回路の両方が転送クロック・パルスにより増分されることに続いて、前記エラー・カウンタにより出力される新たな障害ＲＡＭアドレスに、前記データ・カウンタ回路により出力される新たなＭＵＴ障害アドレス・データを前記障害ＲＡＭが記憶することを可能にする、メモリー・テスト装置。
【請求項２４】
請求項２３記載のメモリー・テスト装置において、更に、遅延した転送クロック・パルスを前記ＲＡＭ書込みロジックに与える第１遅延回路を備え、前記遅延された転送クロック・パルスは前記チップ可能化信号により前記障害ＲＡＭが書込みを行うことを可能にさせる、メモリー・テスト装置。
【請求項２５】
請求項２４記載のメモリー・テスト装置において、前記ＲＡＭ書込みロジックは、前記チップ可能化信号により、前記データ・カウンタおよび前記エラー・カウンタによる転送クロック・パルスのカウントに先立ち前記障害ＲＡＭを不能状態にさせる、メモリー・テスト装置。
【請求項２６】
請求項２５記載のメモリー・テスト装置において、前記データ・カウンタ回路および前記エラー・カウンタ回路によりカウントされる転送クロック・パルスを遅延させる第２遅延回路を更に備え、前記第１遅延回路が、前記第２遅延回路により出力される遅延された転送クロック・パルスを遅延させる、メモリー・テスト装置。
【請求項２７】
請求項２６記載のメモリー・テスト装置において、遅延されない転送クロック・パルスが、前記ＲＡＭ書込みロジックにより前記障害ＲＡＭを不能状態にさせる、メモリー・テスト装置。
【請求項２８】
請求項１５記載のメモリー・テスト装置において、前記データを転送する手段は、前記ＭＵＴ内の欠陥場所のアドレスを前記障害ＲＡＭに転送する手段を備えるメモリー・テスト装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、自動メモリー・テスタと共に使用される冗長性アナライザに関する。
【０００２】
【背景技術】
半導体のランダム・アクセス・メモリー（ＲＡＭ）の集積度が増すに伴い、それらにおいて生じる欠陥の可能性もまた増加する。受入れ得る生産の歩留まりを維持することに対する１つの試みは、欠陥のあるセルを置換えるため使用し得る冗長セル（スペアと呼ばれる）を追加することである。これは、メモリー・チップの場合にその均一性の故に最も実行し易い。このような設計において、メモリーは１つ以上の矩形状ブロック（領域と呼ばれる）でチップ上に配置される。エラーがビット、行または列に最も影響を及ぼし易いため、メモリーは、チップ内の各領域に対して関連するデコーダと共に、メモリー・セルのスペア行および列を含んで設計される。
【０００３】
ＲＡＭをテストする自動回路テスタは、テスト中のメモリー（ＭＵＴ：ｍｅｍｏｒｙ  ｕｎｄｅｒ  ｔｅｓｔ）のアドレスおよびデータ・ピンに対して高速度でディジタル・テスト・パターン（アドレスとデータの両方に対する多重・ビット・ワード）を提供する。次に、ＭＵＴが読出されて、出力が入力と比較される。障害（故障）情報は、ＭＵＴのアドレスと対応するアドレスを有する捕捉（キャッチ）ＲＡＭ（障害マップＲＡＭとも呼ばれる）に記憶される。
【０００４】
キャッチＲＡＭに記憶されたこの障害情報は、典型的にはキャッチＲＡＭに情報の全てを記憶する冗長性アナライザにおける障害ＲＡＭへ送られ、次に冗長性アナライザはＭＵＴにおける障害のある素子（構成要素）の代わりにＭＵＴにおける冗長（スペア）メモリー素子を接続する方法を分析する。次いで、修復装置が障害のある素子を遮断して、冗長素子はこれら障害素子を置換するようにプログラムされる。
【０００５】
【発明が解決しようとする課題および課題を解決するための手段】
一般に、本発明は、１つの側面において、テスト中のメモリー（ＭＵＴ）に対する障害情報を分析するためのメモリー・テスト装置を特徴とする。障害情報は、並列のＭＵＴの複数の領域に対して同時に受取られて、ＭＵＴの各領域に対する障害情報を受取り処理する各領域モジュールへ与えられる。各領域モジュールは、障害情報を受取るための領域入力回路と、領域の障害情報を記憶する領域障害ＲＡＭと、領域障害ＲＡＭに対してアクセスするマイクロプロセッサとを含む。このように、テスト中のメモリー（ＭＵＴ）の異なる領域に対する障害情報は、同時に入力することができ、その後同時に各領域モジュールにおいて分析することができる。
【０００６】
望ましい実施態様において、障害情報は、キャッチ・ランダム・アクセス・メモリー（ＲＡＭ）に記憶され、キャッチＲＡＭの転送インターフェース回路が障害情報線をキャッチＲＡＭから領域モジュールへ接続する。キャッチＲＡＭ転送インターフェース回路は、特定の領域モジュールに接続されるべき複数の入力線の１つの選択を許容するマルチプレクサを含む。キャッチＲＡＭ転送インターフェース回路は、転送クロックを全ての領域モジュールに対して出力する。領域入力回路は論理アレイである。領域モジュールはそれぞれ各プログラムＲＡＭを含む。データ・バス・インターフェース回路は、ホスト・コンピュータを全ての領域モジュールに接続し、ホスト・コンピュータは、領域入力回路を介してプログラムＲＡＭおよび障害ＲＡＭに対してアクセスする。
【０００７】
別の側面において、本発明は一般に、１つのＭＵＴに対する障害情報を受取りＭＵＴにおける障害の場所を識別するＭＵＴ障害アドレス・データを生成する障害入力手段と、障害に対するＭＵＴ障害アドレス・データを記憶する障害ＲＡＭと、ＭＵＴ障害アドレス・データを分析するマイクロプロセッサとを含むメモリー・テスト装置を特徴とする。このため、障害ＲＡＭに対して必要な記憶スペースは、障害を有するメモリー素子に対するアドレス情報のみを記憶することにより大幅に減少される。
【０００８】
望ましい実施態様において、エラー・カウンタ回路は、障害ＲＡＭにＭＵＴ障害アドレスを記憶するための障害ＲＡＭアドレスを生成する。データ・カウンタ回路は、障害情報と同期する転送クロック・パルスをカウントすることにより障害ＲＡＭに記憶されるＭＵＴ障害アドレス・データを生成する。エラー検出器は、障害情報におけるエラーを検出して、エラー・カウンタ回路が障害情報におけるエラーに対応する転送クロック・パルスをカウントすることを可能にする。サイクル・カウンタ回路は、カウントされた転送クロック・パルスが開始カウントを越える時、転送クロック・パルスをカウントして可能化（イネーブル）信号をデータ・カウンタ回路に与え、またカウントされた転送パルスが停止カウントを越える時、可能化信号を遮断する。サイクル・カウンタ回路は、直列エラー無視（ｉｇｎｏｒｅ  ｓｅｒｉａｌ  ｅｒｒｏｒ；ＩＳＥ）入力を受取り、ＩＳＥ入力により不能化（ディスエーブル）される時は、可能化信号を出力しない。エラー・カウンタ回路はまた、開始カウント後および停止カウント前にのみ可能化される。ＲＡＭ書込みロジックは、チップ可能化信号を障害ＲＡＭへ出力して、転送クロック・パルスにより増分される両方のカウンタ回路に続いてエラー・カウンタ回路により出力される新しい障害ＲＡＭアドレスでデータ・カウンタ回路により出力される新しいＭＵＴ障害アドレス・データを障害ＲＡＭが記憶することを可能にする。遅延回路を用いて、カウンタ回路によりカウントされる遅延転送クロック・パルスとＲＡＭ書込みロジックにより用いられる２重遅延転送クロック・パルスとを提供する。
【０００９】
本発明の他の利点および特徴については、本発明の望ましい実施態様の以降の記述および特許請求の範囲から明らかになるであろう。
【００１０】
【実施例】
（構造）
図１において、ホスト・コンピュータ１２（Ｓｕｎ  ＭｉｃｒｏｓｙｓｔｅｍｓからＳＵＮ４なる商品名で入手可能）と、接続（固定）部１８を介してテスト中のメモリー（ＭＵＴ）１６に更に接続されたメモリー・テスタ１４とに接続された冗長性アナライザ１０が示される。
【００１１】
メモリー・テスタ１４は、高速パターン発生器２０と、比較回路２２と、キャッチＲＡＭ２４とを含む。パターン発生器２０は、多重ビット・データ出力をテスト中のメモリー１６に対する線２６上に、またアドレスを線２８上に生成する。パターン発生器２０はまた、ＭＵＴ１６に記憶されたデータがＭＵＴ１６から読出されて多重ビット・コンパレータ２２で比較される時に使用されるように、出力データをコンパレータ２２に対する線２６上に出力し、アドレスをキャッチＲＡＭ２４に対する線２８上に出力し、このコンパレータは線３０上に与えられキャッチＲＡＭ２４に記憶される障害情報をビット単位で生成する。
【００１２】
冗長性アナライザ１０は、データ・バス・インターフェース回路３２と、アドレス復号（デコード）ロジック３４と、キャッチＲＡＭ転送インターフェース回路３６と、直列エラー無視（ＩＳＥ）先入れ先出し（ＦＩＦＯ）回路３８と、１８までの領域モジュール４０とを含んでいる。２個の領域モジュール４０が図１に示される。ＭＵＴ１６は、複数の（図１には１８個が示される）領域１７を有し、各領域モジュール４０はＭＵＴ１６上の各領域１７（以下に述べるように、複数または単数）と関連している。
【００１３】
データ・バス・インターフェース回路３２は、データ線４２と制御線４４とを介してホスト・コンピュータ１２に接続されている。この回路は、データおよび制御信号を緩衝（バッファ）する。出力データ線４６および制御線４８は、データ・バス・インターフェース回路３２をアドレス復号ロジック３４と全ての領域モジュール４０の双方に接続する。
【００１４】
アドレス復号ロジック３４は、線４６、４８上の入力を復号してキャッチＲＡＭの転送インターフェース回路３６におけるマルチプレクサおよび他の構成要素を制御する出力を生成する論理回路を有する。
【００１５】
キャッチＲＡＭ転送インターフェース回路３６は、キャッチＲＡＭ２４からの並列障害情報線５０上でキャッチＲＡＭ２４からの障害情報と、線５０上の障害情報におけるクロックに対するクロック線５２上でキャッチＲＡＭ２４からのクロック信号とを受取るように接続されている。各線５０は、キャッチＲＡＭ２４の入出力データ・ノードに接続されて、ＭＵＴ１６の入出力ピンと対応している。キャッチＲＡＭ転送インターフェース回路３６は、ＭＵＴ１６上の１つ以上の領域１７からの障害情報を１つの領域モジュール４０に記憶することができるように、（ＯＲ機能により）一緒に組合わされるべき障害情報線５０からの入力に接続された複数の一連のマルチプレクサを含んでいる。キャッチＲＡＭ転送インターフェース回路３６は、各領域モジュール４０へ分散された１８本の領域障害線８２と、全ての領域モジュール４０に分散された転送クロック線７４とを有する。図１において、１８本の線８２の１つが、左側の領域モジュール４０に接続された状態で示され、他の１７本の線８２が他の領域モジュール４０に続くように示され、これら１７本の線８２の１つが右側の領域モジュール４０に接続された状態で示され、１６本の線８２が図１には示されない他の領域モジュール４０に接続されるため続くように示されている。
【００１６】
ＩＳＥ  ＦＩＦＯ３８は、メモリー・テスタ１４からの線５４上でＩＳＥ入力を受取る。このＩＳＥ信号は、信号が表明（肯定）される時冗長性アナライザ１０が障害情報線５０上のどのデータも無視し得るように用いられる。線５４上のＩＳＥ信号は局部クロックでクロックされ、線８０上のＩＳＥ信号出力が線８２上の障害情報と適正なサイクル関係にあり、かつ線５２上のキャッチＲＡＭ２４からのクロックと同期されるように、ＦＩＦＯバッファによりパイプライン操作が行われる。
【００１７】
データ・バス・インターフェース回路３２と、キャッチＲＡＭ転送インターフェース回路３６と、ＩＳＥ  ＦＩＦＯ回路３８とは、これらにより受取られるＥＣＬ入力を領域モジュール４０における構成要素により使用されるＴＴＬ信号出力に変換する。
【００１８】
各領域モジュール４０は、その各々の単一領域の障害情報線８２に接続され、共通転送クロック線７４、ＩＳＥ線８０、ホスト・データ線４６および制御線４８、およびマスター・クロック線８９に接続され、これらは全て他の領域モジュール４０にも接続されている。各領域モジュール４０は、領域入力回路５６と、マイクロプロセッサ５８と、２５６Ｋ×２４障害ＲＡＭ６０と、１２８Ｋ×１６プログラムＲＡＭ６２とを含む。領域入力回路５６は、１３２ピンのクァド・フラット・パック（ｑｕａｄ  ｆｌａｔ  ｐａｃｋ）ＣＭＯＳアレイにより実現され、ホスト・コンピュータ１２と、マイクロプロセッサ５８と、キャッチＲＡＭ２４とにより障害ＲＡＭ６０およびプログラムＲＡＭ６２に対するアクセスを行う役割を有する。マイクロプロセッサ５８は、６８ＥＣＯ−０３０マイクロコントローラである。障害ＲＡＭ６０およびプログラムＲＡＭ６２において用いられるＲＡＭは、スタティックＣＭＯＳ  ＲＡＭである。
【００１９】
図２は、キャッチＲＡＭ２４によるアクセスの間に用いられる領域入力回路５６における構成要素を示している。これらは、ＲＡＭ書込みロジック６４と、エラー・カウンタ回路６６と、サイクル・カウンタ回路６８と、領域データ・カウンタ回路７０と、リセット競合（コンテンション）およびタイミング・ロジック７２とを含んでいる。第１および第２の遅延回路７６、７８は、領域入力回路５６のＣＭＯＳアレイの外部で構成される。転送クロック線７４は、ＲＡＭ書込みロジック６４および第１の遅延回路７６に直接接続されている。第１の遅延回路７６の出力は、カウンタ回路６６、６８、７０に対するクロック入力に接続され、第２の遅延回路７８に接続されている。第２の遅延回路７８の出力は、ＲＡＭ書込みロジック６４へ与えられる。
【００２０】
サイクル・カウンタ回路６８は、線８０上のＩＳＥ入力と線８２上の領域に対する障害情報とを受取り、領域データ・カウンタ回路７０に対する第１の可能化線８４上およびエラー・カウンタ回路６６に対する第２の可能化線８６上に可能化信号を出力する。回路６８は、ローのＩＳＥ信号により可能化される時、遅延回路７６からの遅延転送クロック・パルスをカウントするカウンタを含む。この回路はまた、カウントされたクロック・パルスが開始カウントを越えかつ停止カウントを越えなかった時を判定するロジックを含み、この条件が満たされるならば、第１の可能化信号が線８４上に連続的に出力され、線８２上の障害情報入力がロジックを介して線８６上の第２の可能化信号として出力される。
【００２１】
エラー・カウンタ回路６６は、線８６上の第２の可能化信号により可能化される時、遅延回路７６からの遅延転送クロック・パルスをカウントするカウンタを含む。エラーが障害情報において検出された時、エラー・カウンタ回路６６が第２の可能化信号のみにより可能化される故に、このカウンタ回路はエラーを有効にカウントする。そのカウント出力は、障害ＲＡＭ６０をアドレス指定する障害ＲＡＭアドレスとして線８８上に与えられる。
【００２２】
領域データ・カウンタ回路７０は、線８４上の第１の可能化信号により可能化される時、遅延回路７６からの遅延転送クロック・パルスをカウントするカウンタを含む。そのカウント出力は、カウントされた許りの転送クロック・パルスと同期する線８２上の障害情報と対応する関連する領域１７におけるメモリー素子の場所を識別するＭＵＴ障害アドレス・データである。このＭＵＴ障害アドレス・データは、障害ＲＡＭ６０に対するデータ入力に対して線９０上に与えられる。
【００２３】
ＲＡＭ書込みロジック６４は、障害ＲＡＭ６０に対するチップ可能化入力に対する線９２上に制御信号ＣＳを出力する。ＲＡＭ書込みロジックに対する遅延しないクロック・パルス入力は、ＣＳをハイの状態にさせ、遅延回路７８からの２重遅延転送クロック・パルスは、エラー・カウンタ回路６６が転送クロック・パルスをカウントして障害ＲＡＭアドレスを更新することを可能にされたならば、ＣＳをローにさせる。ＣＳのハイの状態は、障害ＲＡＭ６０を不能状態にしてこれがデータの書込みを行うことを阻止し、ＣＳがローになると、データは障害ＲＡＭ６０へ書込まれる。
【００２４】
リセット競合およびタイミング・ロジック７２は、障害ＲＡＭ６０に対して出力可能化および読出し／書込み入力を制御する出力を与える。キャッチＲＡＭ２４によるアクセスの間、スタティック信号が障害ＲＡＭ６０の出力を不能状態にして障害ＲＡＭ６０を書込みモードに維持するため与えられる。
【００２５】
（動作）
パターン発生器２０において生成されたディジタル・テスト・パターンは、データ線２６およびアドレス線２８においてＭＵＴ１６のアドレスおよびデータ・ピンに対して高速で与えられる。この時、ＭＵＴ１６は線２８上にアドレスを与えることにより読出され、出力（多重ビット・ワード）は、ＭＵＴ１６に対して入力されたデータとビット単位で比較され、多重ビット・コンパレータ２２に対する線２６上で反復される。障害情報は、ＭＵＴ１６のアドレスと対応しかつキャッチＲＡＭ２４に対して線２８上でパターン発生器により与えられるアドレスでキャッチＲＡＭ２４に記憶される。メモリー素子から読出されたビットがこれに書込まれたビットと異なるならば、メモリー素子に対する障害情報はハイのビットである。
【００２６】
キャッチＲＡＭ２４は、異なる領域１７における１８個のメモリー素子からのビットを読出し、線５２上のクロック・パルスと同期してこのデータを各線５０上に与えるようにアドレス指定される。キャッチＲＡＭ転送インターフェース回路３６におけるマルチプレクサを通る経路に従って、特定の領域１７からの各線５０上の障害情報は特定の線８２において特定の領域モジュール４０へ送られる。最も簡単な場合は、特定の領域１７に対する全ての障害情報が同じ線５０上に現れ、１８あるいはそれ以下の領域１７が存在することになり、この場合、障害情報は全ての領域１７に対して同時に読出すことができ、１つの領域モジュール４０における全ての情報はＭＵＴ１６における１つの領域１７からのものである。ある領域１７に対する障害情報が１本以上の線５０上に現れるならば、線５０はキャッチＲＡＭ２４において一時に１回付勢されることになり、その出力はキャッチＲＡＭ転送インターフェース回路３６におけるＯＲゲートにより組合わされ、このため異なる線５０からのデータは異なるサイクルで読出されて１つの障害ＲＡＭ６０に組合わされることになる。この場合、異なる領域１７に対する障害情報は、依然として他の線５０上で同時に読出すことができる。１つ以上の領域が１つの領域モジュール４０に格納されるべきであれば（例えば、１８個以上の領域が存在するならば）、障害ＲＡＭ６０におけるメモリー・スペースは仕切ら（区分さ）れて、１つの領域からの障害情報が最初に入力され、他の領域からの障害情報は次に入力されることになる。
【００２７】
キャッチＲＡＭ転送インターフェース回路３６は、線７４上の転送クロック・パルスと同期して、（エラーがあればハイ、なければローの）線８２に障害情報を出力する。領域１７におけるメモリー素子が既知の順序でアドレス指定され、またキャッチＲＡＭ２４における対応するメモリー要素が既知の順序でアドレス指定された故に、所与の時点に線８２に現れる障害情報に対する領域１７におけるメモリー素子の場所は、線７４上の転送クロック・パルスのカウントにより決定することができる。このため、領域データ・カウンタ回路７０のカウント出力は、線８２上に現れる障害情報に対する領域１７におけるアドレスを示す。
【００２８】
ＩＳＥは、これから線５０上に現れ線８２上に送られるデータを無視するように、冗長性アナライザ１０に対する線５４上のメモリー・テスタ１４により表明される。このＩＳＥ信号は、ＩＳＥ  ＦＩＦＯ回路３８における障害情報と同期され、線８０上をサイクル・カウンタ回路６８へ与えられ、このカウンタ回路は更に回路６６、６８、７０におけるカウンタを不能状態にする。また、線７４上の転送クロック・パルスが（遅延回路７６における遅延の後）サイクル・カウンタ回路６８におけるカウンタによりカウントされて、開始カウントおよび停止カウントと比較され、領域データ・カウンタ回路７０およびエラー・カウンタ回路６６のみが開始カウントと停止カウント間の有効な転送クロック・パルスをカウントするようにする。
【００２９】
図２および図３において、線７４上の転送クロック・パルスは３つのクロック・パルス（ＣＬＫ１、ＣＬＫ２およびＣＬＫ３）を生じるように２回遅延されて、障害ＲＡＭ６０に対する書込みを回路６６および７０におけるカウンタの増分と同期させ、障害ＲＡＭアドレスおよびＭＵＴ障害アドレス・データの結果として生じる変化が障害ＲＡＭ６０に対するアドレスおよびデータ入力に現れる。ＣＬＫ１は線７４上の遅延しない転送クロック・パルスであり、これはＲＡＭ書込みロジック６４をしてＣＳをハイにさせて障害ＲＡＭ６０が書込みを行うことを不能にする。ＣＬＫ２は、遅延回路７６により出力された１度遅延され３つの全ての回路６６、６８、７０におけるカウンタによりカウントされた転送クロック・パルスであり、このため、エラー・カウンタ回路６６により出力された障害ＲＡＭアドレスおよび領域データ・カウンタ回路７０により出力されたＭＵＴ障害アドレス・データはＣＬＫ２の立上がりエッジと同時に増分される。（回路６６が回路６８によるエラー・データの検出により可能化されなければ、障害ＲＡＭアドレスは増分されず、ＭＵＴアドレス・データは、エラーが検出されても検出されなくとも増分されることになる。）ＣＬＫ３は、遅延回路７８により出力された２回遅延された転送クロック・パルスであり、これはＲＡＭ書込みロジック６４をしてＣＳをローにさせ、障害ＲＡＭ６０がそのアドレス入力に現れる障害ＲＡＭにおけるそのデータ入力に現れるＭＵＴ障害アドレス・データを書込むことを可能にする。
【００３０】
障害情報の全てが障害ＲＡＭに記憶された後、領域モジュールにおける個々のマイクロプロセッサ５８が領域１７における障害のあるメモリー素子を分析して、障害のある素子の代わりに領域１７における冗長（スペア）メモリー素子をどのように接続するかを決定する。１８個までの領域が同時に分析される故に、分析のための時間は短縮される。また、マイクロプロセッサ５８は、次のＭＵＴがメモリー・テスタ１４においてテストされている間、かつ障害情報がキャッチＲＡＭ２４に記憶されつつある間に、１つのＭＵＴに対する障害情報を分析することができる。次いで、修復装置が障害のある素子を遮断し、これらの要素を置換するように冗長素子がプログラムされる。
【００３１】
領域モジュール４０における全てのランダム・アクセス・メモリーはホスト・コンピュータ１２によりアクセスすることができ、冗長性プログラムはプログラムＲＡＭ６２へダウンロードすることができ、障害ＲＡＭ６０およびプログラムＲＡＭ６２の双方の読出しおよび書込みが状況および診断目的のために可能である。
【００３２】
（他の実施態様）
本発明の他の実施態様は、頭書の特許請求の範囲に含まれる。障害情報は、キャッチＲＡＭ２４に中間的に記憶することなく、多重ビット・コンパレータ２２からキャッチＲＡＭ転送インターフェース回路３６へ出力することもできる。
【図面の簡単な説明】
【図１】ホスト・コンピュータおよびメモリー・テスタに接続された本発明による冗長性アナライザを示すブロック図である。
【図２】図１の冗長性アナライザの一部の構成要素を示すブロック図である。
【図３】図１の冗長性アナライザの障害ＲＡＭに記憶されるＭＵＴ障害アドレス・データの生成および書込みに関するタイミング図である。
【符号の説明】
１０  冗長性アナライザ
１２  ホスト・コンピュータ
１４  メモリー・テスタ
１６  テスト中のメモリー（ＭＵＴ）
１７  領域
１８  接続部
２０  高速パターン発生器
２２  多重ビット・コンパレータ（比較回路）
２４  キャッチＲＡＭ
３２  データ・バス・インターフェース回路
３４  アドレス復号ロジック
３６  キャッチＲＡＭ転送インターフェース回路
３８  直列エラー無視（ＩＳＥ）先入れ先出し（ＦＩＦＯ）回路
４０  領域モジュール
５６  領域入力回路
５８  マイクロプロセッサ
６０  ２５６Ｋ×２４障害ＲＡＭ
６２  １２８Ｋ×１６プログラムＲＡＭ
６４  ＲＡＭ書込みロジック
６６  エラー・カウンタ回路
６８  サイクル・カウンタ回路
７０  領域データ・カウンタ回路
７２  リセット競合およびタイミング・ロジック
７６  第１の遅延回路
７８  第２の遅延回路
【図１】
0003650411.tif 000002
【図２】
0003650411.tif 000003
【図３】
0003650411.tif 000004