(57)【特許請求の範囲】
【請求項１】
２端子間を導通遮断するスイッチ部と、
前記２端子間を伝達する導通遮断対象信号電圧を導入して高電位制御電圧とし、ロジック系の低電位制御電圧と基準電位間の信号振幅を前記高電位制御電圧と基準電位間の信号振幅に変換するレベルシフタ部とを備え、
前記スイッチ部及び前記レベルシフタ部は複数のＰＭＯＳトランジスタあるいはＮＭＯＳトランジスタで構成され、
前記スイッチ部は２個のＭＯＳトランジスタの直列接続回路で構成され、
さらに、前記２個のＭＯＳトランジスタの一方のトランジスタのゲートを制御する第１の制御信号を作成する第１のレベルシフタ部と、
前記２個のＭＯＳトランジスタの他方のトランジスタのゲートを制御する第２の制御信号を作成する第２のレベルシフタ部とを備えることを特徴とするアナログスイッチ回路。
【請求項２】
２端子間を導通遮断するスイッチ部と、
前記２端子間を伝達する導通遮断対象信号電圧を導入して高電位制御電圧とし、ロジック系の低電位制御電圧と基準電位間の信号振幅を前記高電位制御電圧と基準電位間の信号振幅に変換するレベルシフタ部とを備え、
前記スイッチ部及び前記レベルシフタ部は複数のＰＭＯＳトランジスタあるいはＮＭＯＳトランジスタで構成され、
前記スイッチ部は、２個のＭＯＳトランジスタの直列接続回路と、前記２個のＭＯＳトランジスタとは異なる極性の２個のＭＯＳトランジスタの直列接続回路とが並列に構成され、
前記２個のＭＯＳトランジスタの一方のトランジスタ及びそれと極性の異なる２個のＭＯＳトランジスタの一方のトランジスタの各ゲートを制御する第１の制御信号を作成する第１のレベルシフタ部と、
前記２個のＭＯＳトランジスタの他方のトランジスタ及びそれと極性の異なる２個のＭＯＳトランジスタの他方のトランジスタの各ゲートを制御する第２の制御信号を作成する第２のレベルシフタ部とを備えることを特徴とするアナログスイッチ回路。
【請求項３】
前記レベルシフタ部は、入力される前記ロジック系の低電位制御電圧と基準電位によりオン、オフする第１のＮＭＯＳトランジスタと、  前記低電位制御電圧と基準電位の反転制御電圧によりオン、オフする第２のＮＭＯＳトランジスタと、
一方の端子が前記第１のＮＭＯＳトランジスタに接続され、他方の端子に前記スイッチ部により導通遮断される前記アナログ信号電圧が印加される第３のＰＭＯＳトランジスタと、
一方の端子が前記第２のＮＭＯＳトランジスタに接続され、他方の端子に前記スイッチ部により導通遮断されるアナログ信号電圧が印加される第４のＰＭＯＳトランジスタとを有し、
前記第３のＰＭＯＳトランジスタのゲートを前記第２のＮＭＯＳトランジスタと前記第４のＰＭＯＳトランジスタの第１の接続点に接続し、
前記第４のＰＭＯＳトランジスタのゲートを前記第１のＮＭＯＳトランジスタと前記第３のＰＭＯＳトランジスタの第２の接続点に接続し、
前記第１の接続点から、又は前記第１、第２の接続点の両方から高電位制御電圧と基準電位を前記スイッチ部に出力することを特徴とする請求項１、２いずれかに記載のアナログスイッチ回路。
【請求項４】
２個の入出力端子と、
１個の制御信号入力端子とを有し、
前記制御信号入力端子に与えられる制御信号によって前記２個の入出力端子間の導通遮断を制御するアナログスイッチ回路において、
前記２個の入出力端子間は、第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタの直列接続回路によって接続されており、
且つ、前記第１の入出力端子側に前記第１のＰＭＯＳトランジスタを接続し、
前記第２の入出力端子側に前記第２のＰＭＯＳトランジスタを接続してあり、
第１のレベル変換回路と第２のレベル変換回路とを備え、
前記第１のレベル変換回路は前記制御信号の信号振幅を第１の入出力端子に与えられた電圧と基準電位間の信号振幅に変換して得られた信号を前記第１のＰＭＯＳのゲートに印加し、
前記第２のレベル変換回路は前記制御信号の信号振幅を前記第２の入出力端子に与えられた電圧と基準電位間の信号振幅に変換して得られた信号を第２のＰＭＯＳトランジスタのゲートに印加することを特徴とするアナログスイッチ回路。
【請求項５】
２個の入出力端子と、
１個の制御信号入力端子とを有し、
前記制御信号入力端子に与えられる制御信号によって、前記２個の入出力端子間の導通遮断を制御するアナログスイッチ回路において、
前記２個の入出力端子間は、第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタの直列接続回路と、第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタの直列接続回路とを並列接続した回路により接続されており、
且つ、前記第１の入出力端子側に前記第１のＰＭＯＳトランジスタを、前記第２の入出力端子側に前記第２のＰＭＯＳトランジスタを接続し、
前記第１の入出力端子側に前記第１のＮＭＯＳトランジスタを、前記第２の入出力端子側に前記第２のＮＭＯＳトランジスタを接続してあり、
第１のレベル変換回路と第２のレベル変換回路とを備え、
前記第１のレベル変換回路は前記制御信号の信号振幅を前記第１の入出力端子に与えられた電圧と基準電位間の信号振幅に変換して得られた信号を前記第１のＰＭＯＳトランジスタのゲートに印加すると共に、その反転信号を前記第１のＮＭＯＳトランジスタのゲートに印加し、
前記第２のレベル変換回路は前記制御信号の信号振幅を第２の入出力端子に与えられた電圧と基準電位間の信号振幅に変換して得られた信号を前記第２のＰＭＯＳトランジスタのゲートに印加すると共に、その反転信号を前記第２のＮＭＯＳトランジスタのゲートに印加することを特徴とするアナログスイッチ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路においてそのロジック系の電源電位よりも高い電圧レベルを含むアナログ信号を導通遮断するアナログスイッチ回路に関する。
【０００２】
【従来の技術】
従来、半導体集積回路において、ロジック電源の３Ｖ系、５Ｖ系の信号振幅を利用して、それよりも高い電圧レベルを含むアナログ信号（電圧）を導通遮断するアナログスイッチ回路を備えたものがある。
【０００３】
このアナログスイッチ回路は、アナログ信号よりも高いレベルの電圧（ＶＰＰ）を外部から供給するレベルシフタによって３Ｖ系、５Ｖ系の信号振幅をＧＮＤ−ＶＰＰ間での信号振幅に変換し、得られたＧＮＤ−ＶＰＰを前記アナログ信号をオンオフするトランジスタの制御信号とすることにより、高い電圧レベルを含むアナログ信号の導通遮断を行っていた。
【０００４】
図７は従来のアナログスイッチ回路の構成例を示したブロック図である。アナログスイッチ回路はＮＭＯＳトランジスタ１とＰＭＯＳトランジスタ２の並列接続回路で構成されるスイッチ部１０と、スイッチ部１０をオンオフする制御信号を作成するレベルシフタ２０から成っている。
【０００５】
レベルシフタ２０には高電圧（２０Ｖ以上）ＶＰＰが外部から供給され、制御端子３と接地レベル間に３Ｖ（又は５Ｖ）系の制御信号が印加される。例えば、制御端子３にＶＣＣが印加されると、レベルシフタ２０の出力６が高電圧（２０Ｖ）、出力７が０レベルとなる。
【０００６】
これにより、０レベルがＮＭＯＳトランジスタ１のゲートに印加され、高電圧がＰＭＯＳトランジスタ２のゲートに印加され、トランジスタ１、２をオフとする。このため、高電位レベルを含むアナログ信号が通る入出力端子４、５間は遮断される。
【０００７】
一方、レベルシフタ２０の制御端子３に０レベルが印加されると、レベルシフタ２０の出力７が高電圧（２０Ｖ）、出力６が０レベルとなる。これにより、０レベルがＰＭＯＳトランジスタ２のゲートに印加され、高電圧がＮＭＯＳトランジスタ１のゲートに印加されて、トランジスタ１、２をオンとする。このため、高電位レベルを含むアナログ信号が通る入出力端子４、５間は導通する。このように、上記の従来例ではＶＰＰを外部から供給する必要がある。
【０００８】
図８は従来のアナログスイッチ回路の他の構成例を示した回路図である。アナログスイッチ回路はスイッチ部１０とレベルシフタ２０から成っている。スイッチ部１０はＤタイプのＭＯＳトランジスタ８で構成され、レベルシフタ２０はＤタイプのＭＯＳトランジスタ９、ＰＭＯＳトランジスタ１１及びＤタイプのＭＯＳトランジスタ１２により構成されている。
【０００９】
例えば、制御端子１３に０ボルトが印加されると、ＰＭＯＳトランジスタ１１のゲートに０ボルトが印加される共に、インバータ１２により前記０ボルトが反転されて、ＶＣＣレベルとなって、ＤタイプのＭＯＳトランジスタ１２のソースに印加される。
【００１０】
ＤタイプのＭＯＳトランジスタ１２のゲートは接地されているため、このＭＯＳトランジスタ１２はオフで、ＰＭＯＳトランジスタ１１がオンになる。このため、ＤタイプのＭＯＳトランジスタ９のゲートソース間を０ボルトとするため、このＭＯＳトランジスタ９がオンになって、入出力端子１６を通るアナログ信号電圧が前記ＤタイプのＭＯＳトランジスタ９を通してＤタイプのＭＯＳトランジスタ８のゲートに供給され、このトランジスタ８をオンさせる。これにより、入出力端子１５、１６間が導通し、高電圧のアナログ信号が伝達される。
【００１１】
一方、制御端子１３にＶＣＣが印加されると、ＰＭＯＳトランジスタ１１のゲートにＶＣＣが印加されると共に、インバータ１２により前記ＶＣＣが反転されて、０ボルトとなって、ＤタイプのＭＯＳトランジスタ１２のソースに印加される。
【００１２】
これにより、ＰＭＯＳトランジスタ１１はオフで、ＤタイプのＭＯＳトランジスタ１２はオンになり、ＭＯＳトランジスタ８のゲートに０ボルトが印加されて、このトランジスタ８をオフにし、高電圧のアナログ電圧が通る端子１５、１６間を遮断する。この従来例では高電圧のＶＰＰを外部から供給しなくとも、内部の高電圧を用いてアナログ信号を導通遮断できる。
【００１３】
【発明が解決しようとする課題】
上記図７に示した従来のアナログスイッチ回路では、外部から高電圧ＶＰＰを供給しなければ動作せず、使いにくいという問題があった。
【００１４】
これを回避するために、図８に示したＤタイプのＭＯＳトランジスタを用いたアナログスイッチ回路があるが、この場合、制御端子１３にＶＣＣを印加して、ＤタイプのＭＯＳトランジスタ８をオフしても、端子１５、１６間を通るアナログ電圧が低い０〜２Ｖの間では、ＤタイプのＭＯＳトランジスタ１２がオンしてしまうため、完全な遮断ができないという問題があった。
【００１５】
更に、ＤタイプのＭＯＳトランジスタで高電圧アナログ信号を導通遮断すると、高電圧アナログ信号が端子１５から１６へ伝搬する時と、端子１６から１５へ伝搬する時とでは、特性上の差があり、アナログスイッチとしての双方向性が確保できないという問題もあった。
【００１６】
本発明は、上述の如き従来の課題を解決するためになされたもので、その目的は、外部から高電圧を供給しなくとも、完全に高電圧レベルを含むアナログ信号を導通遮断でき且つ、スイッチとしての双方向性を確保できるアナログスイッチ回路を提供することを目的としている。
【００１７】
【課題を解決するための手段】
上記の目的を達成するため、請求項１の発明の特徴は、２端子間を導通遮断するスイッチ部と、前記２端子間を伝達する導通遮断対象信号電圧を導入して高電位制御電圧とし、ロジック系の低電位制御電圧と基準電位間の信号振幅を前記高電位制御電圧と基準電位間の信号振幅に変換するレベルシフタ部とを備え、前記スイッチ部及び前記レベルシフタ部は複数のＰＭＯＳトランジスタあるいはＮＭＯＳトランジスタで構成され、前記スイッチ部は２個のＭＯＳトランジスタの直列接続回路で構成され、さらに、前記２個のＭＯＳトランジスタの一方のトランジスタのゲートを制御する第１の制御信号を作成する第１のレベルシフタ部と、前記２個のＭＯＳトランジスタの他方のトランジスタのゲートを制御する第２の制御信号を作成する第２のレベルシフタ部とを備えることにある。
【００２１】
請求項２の発明の特徴は、２端子間を導通遮断するスイッチ部と、前記２端子間を伝達する導通遮断対象信号電圧を導入して高電位制御電圧とし、ロジック系の低電位制御電圧と基準電位間の信号振幅を前記高電位制御電圧と基準電位間の信号振幅に変換するレベルシフタ部とを備え、前記スイッチ部及び前記レベルシフタ部は複数のＰＭＯＳトランジスタあるいはＮＭＯＳトランジスタで構成され、前記スイッチ部は、２個のＭＯＳトランジスタの直列接続回路と、前記２個のＭＯＳトランジスタとは異なる極性の２個のＭＯＳトランジスタの直列接続回路とが並列に構成され、前記２個のＭＯＳトランジスタの一方のトランジスタ及びそれと極性の異なる２個のＭＯＳトランジスタの一方のトランジスタの各ゲートに印加する前記高電位制御電圧と基準電位間の信号振幅を前記ロジック系の低電位制御電圧と基準電位間の信号振幅を変換して得る第１のレベルシフタ部と、前記２個のＭＯＳトランジスタの他方のトランジスタ及びそれと極性の異なる２個のＭＯＳトランジスタの他方のトランジスタの各ゲートに印加する前記高電位制御電圧と基準電位間の信号振幅を、前記ロジック系の低電位制御電圧と基準電位間の信号振幅を変換して得る第２のレベルシフタ部とを備えることにある。
【００２２】
請求項３の発明の前記レベルシフタ部は、入力される前記ロジック系の低電位制御電圧と基準電位によりオン、オフする第１のＮＭＯＳトランジスタと、前記低電位制御電圧と基準電位の反転制御電圧によりオン、オフする第２のＮＭＯＳトランジスタと、一方の端子が前記第１のＮＭＯＳトランジスタに接続され、他方の端子に前記スイッチ部により導通遮断される前記アナログ信号電圧が印加される第３のＰＭＯＳトランジスタと、一方の端子が前記第２のＮＭＯＳトランジスタに接続され、他方の端子に前記スイッチ部により導通遮断されるアナログ信号電圧が印加される第４のＰＭＯＳトランジスタとを有し、前記第３のＰＭＯＳトランジスタのゲートを前記第２のＮＭＯＳトランジスタと前記第４のＰＭＯＳトランジスタの第１の接続点に接続し、前記第４のＰＭＯＳトランジスタのゲートを前記第１のＮＭＯＳトランジスタと前記第３のＰＭＯＳトランジスタの第２の接続点に接続し、前記第１の接続点から、又は前記第１、第２の接続点の両方から高電位制御電圧と基準電位を前記スイッチ部に出力する。
【００２３】
請求項４の発明の特徴は、２個の入出力端子と、１個の制御信号入力端子とを有し、前記制御信号入力端子に与えられる制御信号によって前記２個の入出力端子間の導通遮断を制御するアナログスイッチ回路において、前記２個の入出力端子間は、第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタの直列接続回路によって接続されており、且つ、前記第１の入出力端子側に前記第１のＰＭＯＳトランジスタを接続し、前記第２の入出力端子側に前記第２のＰＭＯＳトランジスタを接続してあり、第１のレベル変換回路と第２のレベル変換回路とを備え、前記第１のレベル変換回路は前記制御信号の信号振幅を第１の入出力端子に与えられた電圧と基準電位間の信号振幅に変換して得られた信号を前記第１のＰＭＯＳのゲートに印加し、前記第２のレベル変換回路は前記制御信号の信号振幅を前記第２の入出力端子に与えられた電圧と基準電位間の信号振幅に変換して得られた信号を第２のＰＭＯＳトランジスタのゲートに印加することにある。
【００２４】
請求項５の発明の特徴は、２個の入出力端子と、１個の制御信号入力端子とを有し、前記制御信号入力端子に与えられる制御信号によって、前記２個の入出力端子間の導通遮断を制御するアナログスイッチ回路において、前記２個の入出力端子間は、第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタの直列接続回路と、第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタの直列接続回路とを並列接続した回路により接続されており、且つ、前記第１の入出力端子側に前記第１のＰＭＯＳトランジスタを、前記第２の入出力端子側に前記第２のＰＭＯＳトランジスタを接続し、前記第１の入出力端子側に前記第１のＮＭＯＳトランジスタを、前記第２の入出力端子側に前記第２のＮＭＯＳトランジスタを接続してあり、第１のレベル変換回路と第２のレベル変換回路とを備え、前記第１のレベル変換回路は前記制御信号の信号振幅を前記第１の入出力端子に与えられた電圧と基準電位間の信号振幅に変換して得られた信号を前記第１のＰＭＯＳトランジスタのゲートに印加すると共に、その反転信号を前記第１のＮＭＯＳトランジスタのゲートに印加し、前記第２のレベル変換回路は前記制御信号の信号振幅を第２の入出力端子に与えられた電圧と基準電位間の信号振幅に変換して得られた信号を前記第２のＰＭＯＳトランジスタのゲートに印加すると共に、その反転信号を前記第２のＮＭＯＳトランジスタのゲートに印加することにある。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図１は、本発明のアナログスイッチ回路の第１の実施の形態を示した回路図である。アナログスイッチ回路は、ドレインを共通に接続したＰＭＯＳトランジスタ２１、２３の直列接続回路で構成されたスイッチ部と、ＰＭＯＳトランジスタ２１の制御信号を作成するレベルシフタ２２と、ＰＭＯＳトランジスタ２３の制御信号を作成するレベルシフタ２４とから構成されている。
【００２６】
制御端子２５にロジック電源系の低電位の０〜ＶＣＣ（３Ｖ、又は５Ｖ）レベルの制御信号が入力され、入出力端子２６、２７に高電位（２０Ｖ）を含むアナログ信号が入出力されて、このアナログ信号がＰＭＯＳトランジスタ２１、２３でオン、オフされる。
【００２７】
図２は上記したレベルシフタ２２、２４の詳細構成例を示した回路図である。レベルシフタ２２は、ＮＭＯＳトランジスタ２２１、２２２及びＰＭＯＳトランジスタ２２３、２２４から構成され、レベルシフタ２４はＮＭＯＳトランジスタ２４１、２４２及びＰＭＯＳトランジスタ２４３、２４４とから構成されている。又、両レベルシフタ２２、２４に共通の制御端子２５と、制御信号を反転させてＮＭＯＳトランジスタ２２２、２４２のゲートに印加するインバータ３０が設けられている。
【００２８】
次に本実施の形態の動作について説明する。例えば、制御端子２５にＶＣＣが印加されると、ＭＯＳトランジスタ２２１がオンで、ＭＯＳトランジスタ２２２がオフになる。これにより、ＰＭＯＳトランジスタ２２４のゲートに０電位が掛り、このトランジスタ２２４がオンになる。
【００２９】
このため、ＰＭＯＳトランジスタ２２３のゲートに、入出力端子２６側のアナログ電圧が掛ると共に、ＰＭＯＳトランジスタ２１のゲートに同アナログ電圧が掛る。
【００３０】
これにより、ＰＭＯＳトランジスタ２１がオフすると共に、ＰＭＯＳトランジスタ２２３がオフして、ＰＭＯＳトランジスタ２１のオフ状態を確定させる。
【００３１】
上記動作はレベルシフタ２４についても同じで、制御端子２５にＶＣＣが印加されると、同様の動作により、ＰＭＯＳトランジスタ２３がオフする。
【００３２】
一方、制御端子２５に０電位の制御信号が印加されると、ＭＯＳトランジスタ２２１がオフで、ＭＯＳトランジスタ２２２がオンになる。これにより、ＰＭＯＳトランジスタ２１のゲートに０電位が掛り、このトランジスタ２１がオンになる。
【００３３】
又、同時に、ＰＭＯＳトランジスタ２２３のゲートに０電位が掛り、このトランジスタ２２３がオンになり、ＰＭＯＳトランジスタ２２４のゲートに入出力端子２６のアナログ電圧が掛る。このため、ＰＭＯＳトランジスタ２２４をオフして、ＰＭＯＳトランジスタ２１のオン状態を確定させる。
【００３４】
上記動作はレベルシフタ２４についても同じで、制御端子２５に０電位の制御信号が印加されると、同様の動作により、ＰＭＯＳトランジスタ２３がオンする。
【００３５】
本実施の形態によれば、内部の高電圧を用いて、レベルシフタ２２、２４が動作して、ＰＭＯＳトランジスタ２１、２３をオンオフすることにより、高電位のアナログ信号の導通遮断を完全に行うことができる。従って、外部から高電圧を導入する必要を無くすことができる。
【００３６】
又、ドレインを共通接続したＰＭＯＳトランジスタ２１、２３により高電位のアナログ信号の導通遮断を行っているため、入出力端子２６側から回路をみた場合も、入出力端子２７側から回路をみた場合も、同一の特性を有しており、高電位のアナログ信号の導通遮断の完全な双方向性を確保することができる。
【００３７】
図３は上記したレベルシフタ２３、２４の他の詳細構成例を示した回路図である。本例は、レベルシフタ２３についてのみ図示してあるが、レベルシフタ２４についても構成は全く同一で、制御端子２５とインバータ３０が共通になっている。
【００３８】
本例は図２の構成に比べて、ＰＭＯＳトランジスタ２２３に直列にＰＭＯＳトランジスタ２２５が接続され、ＰＭＯＳトランジスタ２２４に直列にＰＭＯＳトランジスタ２２６が接続されている点が違うところで、他の構成は同一である。
【００３９】
ＰＭＯＳトランジスタ２２５、２２６のゲートは０電位に接地されているため、ＰＭＯＳトランジスタ２２５、２２６は常にオン状態になっている。従って、実質的なレベルシフト動作はＮＭＯＳトランジスタ２２１、２２２及びＰＭＯＳトランジスタ２２５、２２６で行われ、図２の動作と全く同一であり、レベルシフタ２４についても同様のことが言えるため、このような構成のレベルシフタを用いても、同様の効果を得ることができる。
【００４０】
図４は、本発明のアナログスイッチ回路の第２の実施の形態を示した回路図である。アナログスイッチ回路は、ドレインを共通に接続したＰＭＯＳトランジスタ２１、２３の直列接続回路とドレインを共通に接続したＮＭＯＳトランジスタ２８、２９の直列接続回路の並列接続回路で構成されたスイッチ部と、ＰＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２８の制御信号を作成するレベルシフタ３１と、ＰＭＯＳトランジスタ２３及びＮＭＯＳトランジスタ２９の制御信号を作成するレベルシフタ３２から構成されている。
【００４１】
制御端子２５に低電位の０〜ＶＣＣレベルの制御信号が入力され、入出力端子２６、２７に高電位を含むアナログ信号が入出力されて、このアナログ信号がＰＭＯＳトランジスタ２１、２２及びＮＭＯＳトランジスタ２８、２９でオンオフされる。
【００４２】
図５は上記したレベルシフタ３１、３２の詳細構成例を示した回路図である。レベルシフタ３１は、ＭＯＳトランジスタ２２１、２２２及びＰＭＯＳトランジスタ２２３、２２４から構成され、レベルシフタ３２はＭＯＳトランジスタ２４１、２４２及びＰＭＯＳトランジスタ２４３、２４４とから構成され、両レベルシフタに共通の制御端子２５と、制御信号を反転させてＭＯＳトランジスタ２２２、２４２のゲートに印加するインバータ３０が設けられている。
【００４３】
次に本実施の形態の動作について説明する。例えば、制御端子２５にＶＣＣが印加されると、ＮＭＯＳトランジスタ２２１がオンで、ＮＭＯＳトランジスタ２２２がオフになる。これにより、ＮＭＯＳトランジスタ２８のゲートに０電位が掛り、このトランジスタ２８がオフになると共に、ＰＭＯＳトランジスタ２２４のゲートに０電位が掛かり、このトランジスタ２２４がオンになる。そのため、ＰＭＯＳトランジスタ２２３のゲートに入出力端子２６側のアナログ信号電圧が掛ると共に、ＰＭＯＳトランジスタ２１のゲートに同アナログ信号電圧が掛かる。
【００４４】
これにより、ＰＭＯＳトランジスタ２１がオフすると共に、ＰＭＯＳトランジスタ２２３がオフして、ＰＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２８のオフ状態を確定させる。
【００４５】
上記動作はレベルシフタ３２についても同じで、制御端子２５にＶＣＣが印加されると、同様の動作により、ＰＭＯＳトランジスタ２３及びＮＭＯＳトランジスタ２９がオフする。
【００４６】
一方、制御端子２５に０電位の制御電圧が印加されると、ＮＭＯＳトランジスタ２２１がオフで、ＮＭＯＳトランジスタ２２２がオンになる。これにより、ＰＭＯＳトランジスタ２１のゲートに０電位が掛り、このトランジスタ２１がオンになる。同時に、ＰＭＯＳトランジスタ２２３のゲートに０電位が掛り、このトランジスタ２２３がオンになり、ＰＭＯＳトランジスタ２２４及びＮＭＯＳトランジスタ２８のゲートに入出力端子２６側のアナログ信号電圧が掛る。
【００４７】
このため、ＰＭＯＳトランジスタ２２４をオフして、ＰＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２８のオン状態を確定させる。
【００４８】
上記動作はレベルシフタ３２についても同じで、制御端子２５に０電位の制御信号が印加されると、同様の動作により、ＰＭＯＳトランジスタ２３及びＮＭＯＳトランジスタ２９がオンする。
【００４９】
本実施の形態によれば、内部の高電圧を用いて、レベルシフタ３１、３２が動作して、ＰＭＯＳトランジスタ２１、２３及びＮＭＯＳトランジスタ２８、２９をオンオフすることにより、高電位を含むアナログ信号の導通遮断を完全に行うことができる。従って、外部から高電圧を導入する必要を無くすことができる。
【００５０】
特に、ＰＭＯＳトランジスタ２１、２３の直列接続回路及びＮＭＯＳトランジスタ２８、２９の直列接続回路の並列接続回路でスイッチ部が構成されているため、導通遮断するアナログ信号の電圧によって、スイッチ部のインピーダンスが変化せず、インピーダンスを一定とすることができ、電位によらない安定なスイッチ動作を行うことができる。
【００５１】
又、ドレインを共通接続したＰＭＯＳトランジスタ２３、２４とドレインを共通接続したＮＭＯＳトランジスタ２８、２９により高電位のアナログ信号の導通遮断を行っているため、入出力端子２６側から回路をみた場合も、入出力端子２７側から回路をみた場合も、同一の特性を有しており、高電位のアナログ信号の導通遮断の完全な双方向性を確保することができる。
【００５２】
図６は上記したレベルシフタ３１、３２の他の詳細構成例を示した回路図である。本例は、レベルシフタ３１についてのみ図示してあるが、レベルシフタ３２についても構成は全く同一で、制御端子２５とインバータ３０が共通になっている。
【００５３】
本例は図５の構成に比べて、ＰＭＯＳトランジスタ２２３に直列にＰＭＯＳトランジスタ２２５が接続され、ＰＭＯＳトランジスタ２２４に直列にＰＭＯＳトランジスタ２２６が接続されている点が違うところで、他の構成は同一である。
【００５４】
ＰＭＯＳトランジスタ２２５、２２６のゲートは０電位に接地されているため、ＰＭＯＳトランジスタ２２５、２２６は常にオン状態になっている。従って、実質的なレベルシフト動作はＮＭＯＳトランジスタ２２１、２２２及びＰＭＯＳトランジスタ２２３、２２４で行われ、図５の動作と全く同一である。これは、レベルシフタ３２についても同様のことが言えるため、このような構成のレベルシフタを用いても、同様の効果を得ることができる。
【００５５】
【発明の効果】
以上詳細に説明したように、本発明によれば、外部から高電圧を供給しなくとも、完全に高電位レベルを含むアナログ信号を導通遮断でき且つスイッチとしての双方向性を確保できる。
【図面の簡単な説明】
【図１】本発明のアナログスイッチ回路の第１の実施の形態を示した回路図である。
【図２】図１に示したレベルシフタの詳細構成例を示した回路図である。
【図３】図１に示したレベルシフタの他の詳細構成例を示した回路図である。
【図４】図１に示したアナログスイッチ回路の第２の実施の形態を示した回路図である。
【図５】図１に示したレベルシフタの詳細構成例を示した回路図である。
【図６】図１に示したレベルシフタの他の詳細構成例を示した回路図である。
【図７】従来のアナログスイッチ回路の構成例を示したブロック図である。
【図８】従来のアナログスイッチ回路の他の構成例を示した回路図である。
【符号の説明】
２１、２３、２２３、２２４、２２５、２２６、２４３、２４４  ＰＭＯＳトランジスタ
２８、２９、２２１、２２２、２４１、２４２  ＭＯＳトランジスタ
２２、２４、３１、３２  レベルシフタ
２５  制御端子
２６、２７  入出力端子
３０  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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