(57)【特許請求の範囲】
【請求項１】
セラミック基板上に設けられた複数の半導体チップと、
前記複数の半導体チップのゲート電極にそれぞれ接続される第１の抵抗と、
前記第１の抵抗を介して少なくとも前記半導体チップ２組が接続され、１本の第１ゲート端子を有した前記半導体チップ群を第１のユニットとし、
前記複数の半導体チップを前記複数の第１のユニットに振り分け、前記第１ゲート端子に第２の抵抗を介して少なくとも前記第１のユニット２組が接続され、１本の第２ゲート端子を有した前記半導体チップ群を第２のユニットとすることを特徴とする半導体モジュール。
【請求項２】
複数のセラミック基板上に設けられた複数の半導体チップと、
前記複数の半導体チップのゲート電極にそれぞれ接続される第１の抵抗と、
前記第１の抵抗を介して少なくとも前記半導体チップ２組が接続され、１本の第１ゲート端子を有した前記半導体チップ群を第１のユニットとし、
前記第１のユニットが前記複数のセラミック基板にそれぞれに設けられ、前記第１ゲート端子に第２の抵抗を介して少なくとも複数のセラミック基板間の前記第１のユニット２組が接続され、１本の第２ゲート端子を有した前記半導体チップ群を第２のユニットとすることを特徴とする半導体モジュール。
【請求項３】
前記第１及び第２の抵抗は、セラミック基板上に配置されるＰＣＢ基板上で配線されることを特徴とする請求項１及び２記載の半導体モジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プラスチックモジュール型のパワーデバイスに関し、特に大容量高電圧ＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）モジュールで構成される半導体装置に関する。
【０００２】
【従来の技術】
従来のプラスチックモジュール型ＩＧＢＴモジュールの内部配線構造を図４に示す。図４に示すようにＩＧＢＴモジュール２３は複数のセラミック基板２４に各々複数のＩＧＢＴチップ２５が搭載されている。ＩＧＢＴチップ３のゲート電極（図示せず）には、発振防止用の抵抗２６が接続されている。同一セラミック基板２４の２組のＩＧＢＴチップ２５は抵抗２６を介して接続される。従来例によれば接続された２組にＩＧＢＴチップ２５は、外部ゲート端子２７に接続されている。他のセラミック基板２４のチップも同様に外部ゲート端子２７に並列に接続されている。
図５は従来のＩＧＢＴモジュール２３の断面図である。図２を用いてゲート抵抗の配置を説明する。
従来例においては、Ｃｕプレート２８を両面に設けたセラミック基板２９裏面に半田３０を介してヒートシンクメタル３１が設けられている。セラミック基板２９表面のＣｕプレート２８上には半田３０を介してＩＧＢＴチップ３０、エミッタ端子３２、コレクタ端子３３、ゲート端子３４が設けられている。通常、ＩＧＢＴチップ３０はセラミック基板２９上に複数個設けられている（図示せず）。また、セラミック基板はここでは図示していないが、ヒートシンクメタル３１上に複数個隣接して設けられている。それぞれのセラミック基板２９から各端子がそれぞれ接続されている。
【０００３】
ヒートシンクメタル３１の周辺には、プラスチックケース３５が設けられており、周囲を取り囲んでいる。尚、ここでは、ＩＧＢＴモジュールの周辺部分を図示しているため、プラスチックケース３５全体図は図示していない。プラスチックケース３５の反対側にヒートシンクメタル３１に固定されたプラスチックケースが配置される（図示せず）。
ＩＧＢＴモジュール２３上側には、キャップ３６が設けられおり、モジュール上部を覆う。キャップ３６は、プラスチックケース３５に接続されており、また、エミッタ端子３２、コレクタ端子３３、ゲート端子３４に噛み合うようにな形状とする。
エミッタ端子３２は、例えばＩＧＢＴチップ３０のエミッタ電極（図示せず）よりボンディングワイヤ３７を介して接続される。コレクタ端子３３は、例えばＩＧＢＴチップ下に設けられたＣｕプレート２８から接続される。ゲート端子３４は、例えばＩＧＢＴチップ３０のゲート電極（図示せず）よりボンディングワイヤ３７を介して接続される。
また、ゲート端子３４とＩＧＢＴチップ３０のゲート電極間には各チップごとにそれぞれ抵抗が間に介されている（図示せず）。この抵抗はスイッチング時の発振防止のために接続されており、通常はセラミック基板上に設けらている。ここでいう発振防止のための抵抗は図４では抵抗２６に相当するものである。
【０００４】
【発明が解決しようとする課題】
従来のＩＧＢＴモジュールにおいては、スイッチング時の発振防止のために、個々のＩＧＢＴチップ間にそれぞれ抵抗を設けている。しかしながら、大容量化のためにＩＧＢＴチップの個数が多くなるにつれて、チップを複数個搭載したセラミック基板の枚数も増加することになり、チップ自体に抵抗が介されていても、この基板同士が大きなチップ同士を接続した状態と同じになり基板間で発振が生じてしまう場合があった。この発振により、モジュールの誤動作、破壊が生じるという問題があった。
従来技術においては、セラミック基板上に抵抗を設けていたが、基板上にはチップが搭載されており、抵抗が配置される領域には余裕を持たされていないため、装置の小型化が困難になることや、セラミック基板上に抵抗、配線を接続することの複雑さから、セラミック基板の変更基板間での発振に対するさらなる対策は取られていなかった。
また、従来のＩＧＢＴモジュールのスイッチング波形図を図６に示す。Ｉｃは、コレクタ電流Ｉｃの波形図、Ｖｃｅは、エミッタコレクタ電位Ｖｃｅの波形図、Ｖｇｅは、ゲート電位Ｖｇｅの波形図を示している。これは短絡試験による結果であり、ここではオンしてから１０ｕｓでゲート電位がオフしはじめるように設定されている。従来のＩＧＢＴモジュールの内部配線構造においては図６に示すとおり、ゲート電極電位に発振が生じている。
【０００５】
本発明は上記問題点に鑑みてなされたもので、大容量高電圧ＩＧＢＴモジュールにおいてスイッチング動作時の発振の防止を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するためにの、本発明においてはセラミック基板上に設けられた複数の半導体チップと、前記複数の半導体チップのゲート電極にそれぞれ接続される第１の抵抗と、前記第１の抵抗を介して少なくとも前記半導体チップ２組が接続され、１本の第１ゲート端子を有した前記半導体チップ群を第１のユニットとし、前記複数の半導体チップを前記複数の第１のユニットに振り分け、前記第１ゲート端子に第２の抵抗を介して少なくとも前記第１のユニット２組が接続され、１本の第２ゲート端子を有した前記半導体チップ群を第２のユニットとすることを特徴とする半導体モジュールを提供する。
また、複数のセラミック基板上に設けられた複数の半導体チップと、前記複数の半導体チップのゲート電極にそれぞれ接続される第１の抵抗と、前記第１の抵抗を介して少なくとも前記半導体チップ２組が接続され、１本の第１ゲート端子を有した前記半導体チップ群を第１のユニットとし、前記第１のユニットが前記複数のセラミック基板にそれぞれに設けられ、前記第１ゲート端子に第２の抵抗を介して少なくとも複数のセラミック基板間の前記第１のユニット２組が接続され、１本の第２ゲート端子を有した前記半導体チップ群を第２のユニットとすることを特徴とする半導体モジュールを提供する。
【０００７】
また、前記第１及び第２の抵抗は、セラミック基板上に配置されるＰＣＢ基板上で配線されることを特徴とする半導体モジュールを提供する。
【０００８】
【発明の実施の形態】
以下、図面を参照し本発明の実施例について説明する。
図１は本発明の実施例に関する発振防止のゲート抵抗を挿入したＩＧＢＴモジュールの概略の構成を示すものである。
図１に示すようにＩＧＢＴモジュール１は複数のセラミック基板２に各々複数のＩＧＢＴチップ３が搭載されている。ＩＧＢＴチップ３のゲート電極（図示せず）には、発振防止用の抵抗４が接続されている。同一セラミック基板２の２組のＩＧＢＴチップ３は抵抗４を介して接続される。これを仮に第１のユニットとする。第１のユニットは接続された抵抗４の上段に、抵抗５が接続されており、他の第１のユニットと抵抗５を介して接続されている。これを仮に第２のユニットとする。第２のユニットは例えば同じセラミック基板内に形成される。
第２のユニットは接続された抵抗５の上段に、抵抗６が接続されており、他の第２のユニットと抵抗６を介して接続されている。これを仮に第３のユニットとする。第３のユニットは例えば他のセラミック基板同士を接続して形成される。
第３のユニットは接続された抵抗６の上段に、抵抗７が接続されており、他の第３のユニットと抵抗７を介して接続されている。抵抗７を介して接続された第３のユニットは最終的に、この上段において外部ゲート端子８に接続される。
【０００９】
ここではゲート抵抗を複数段の接続とし、カスケード接続としている。
本発明の実施例では、第１のユニットの上位段に発振防止用のゲート抵抗をさらに噛ませることにより、第２、或いは第３のユニット間での発振を防ぐことができる。
図２は本発明の実施例であるＩＧＢＴモジュール１の断面図である。図２を用いてゲート抵抗の配置を説明する。
本発明の実施例においては、Ｃｕプレート１１を両面に設けたセラミック基板１２裏面に半田１０を介してヒートシンクメタル９が設けられている。セラミック基板１２表面のＣｕプレート１０上には半田１０を介してＩＧＢＴチップ１６、エミッタ端子１３、コレクタ端子１４、内部ゲート端子１５が設けられている。通常、ＩＧＢＴチップ１６はセラミック基板１２上に複数個設けられている（図示せず）。また、セラミック基板はここでは図示していないが、ヒートシンクメタル９上に複数個隣接して設けられている。それぞれのセラミック基板１２から
各端子がそれぞれ接続されている。
ヒートシンクメタル９の周辺には、プラスチックケース１８が設けられており、周囲を取り囲んでいる。尚、ここでは、ＩＧＢＴモジュールの周辺部分を図示しているため、プラスチックケース１８全体図は図示していない。プラスチックケース１８の反対側にヒートシンクメタル９に固定されたプラスチックケースが配置される（図示せず）。
【００１０】
ＩＧＢＴモジュール上側には、キャップ１９が設けられおり、モジュール上部を覆う。キャップ１９は、プラスチックケース１８に接続されており、また、エミッタ端子１３、コレクタ端子１４、ゲート外部端子（後述する）に噛み合うようにな形状とする。
エミッタ端子１３は、例えばＩＧＢＴチップ１６のエミッタ電極（図示せず）よりボンディングワイヤ１７を介して接続される。コレクタ端子１４が、例えばＩＧＢＴチップ下に設けられたＣｕプレート１１から接続される。内部ゲート端子１５は、例えばＩＧＢＴチップ１６のゲート電極（図示せず）よりボンディングワイヤ１７を介して接続される。
ＩＧＢＴモジュール内部のセラミック基板１２上には、ＰＣＢ（ＰｒｉｎｔｅｄＣｉｒｃｕｉｔＢｏａｒｄ）基板２０が設けられている。ＰＣＢ基板２０には、配線領域が設けられており（図示せず）、この領域のない場所において例えばキャップ１９とネジ止めされて固定されている（図示せず）。ネジ止め箇所は基板周辺とは限らず空いた領域であれば中央に配置することもできる。
ＰＣＢ基板２０には、発振防止用の抵抗２１が設けられており、この基板上２０において、図１に示した複数段の抵抗２１の接続が行われる。図１で説明した第１のユニット、第２のユニット、第３のユニットについては仮想的なものであり、これらの実際上の接続はこのＰＣＢ基板２０上で接続される。ＰＣＢ基板２０は、内部ゲート端子１５と半田を介して接続されており、抵抗２１と内部ゲート端子１５は、ＰＣＢ基板２０を多層基板とすることで接続される。ＰＣＢ基板２０からは、半田を介して外部ゲート端子２２が設けられており、キャップ１９から突出する。
【００１１】
図３は、本発明の実施例におけるスイッチング波形図である。Ｉｃは、コレクタ電流Ｉｃの波形図、Ｖｃｅは、エミッタコレクタ電位Ｖｃｅの波形図、Ｖｇｅは、ゲート電位Ｖｇｅの波形図を示している。これは短絡試験による結果であり、ここではオンしてから１０ｕｓでゲート電位がオフしはじめるように設定されている。図３から明らかなようにゲート電位Ｖｇｅ発振が防止されていることがわかる。
本発明の実施例においては、セラミック基板１２上にＰＣＢ基板２０を設け、さらにこの基板２０上でゲート抵抗の配線を行うことにより、従来小型化のためにセラミック基板では、設けることが困難であったゲート抵抗領域および配線領域を稼ぐことが可能となり、また、ゲート抵抗の複数段接続が可能となる。これにより、例えばセラミック基板間でみた場合でも発振防止用の抵抗が上段に設けられているため、チップ間だけでなく、セラミック基板間などでの発振を防止することができ、スイッチング動作時の誤動作、破壊という問題を防止することができる。
尚、発振防止用の抵抗値は同一ユニット間では、同じ値にすることが望ましいが、上位下位ユニット間においては、必ずしも同一でなくてもよい。
【００１２】
また、本発明の実施例においては、第１のユニットを２組のＩＧＢＴチップの接続としたが、この数に限定させることはなく、例えば３組のＩＧＢＴチップにそれぞれ抵抗をかませて第１ユニットとしてもよいし、それ以上でもよい。また、その上位ユニットについても同様であり、例えば第１のユニットを３組接続させたものを第２のユニットとしてもかまわない。同一ユニット間においては、チップの数を揃えることが望ましい。また、ユニットの数は偶数個でなくてもかまわない。例えばユニット数が３組であり、これを１つに接続して外部ゲート端子に接続してもよい。
この実施例においては、ＩＧＢＴを例としたが他にＩＥＧＴ（ＩｎｊｅｃｔｉｏｎＥｎｈａｎｃｅｄＧａｔｅＴｒａｎｓｉｓｔｏｒ）、パワーＭＯＳＦＥＴ等を用いても同様の効果を得ることができる。
【００１３】
【発明の効果】
本発明では、ＭＯＳゲート型半導体装置において、スイッチング動作時の発振を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施例に係わるＩＧＢＴモジュールのゲート内部配線構造を示す図である。
【図２】本発明の実施例に係わるＩＧＢＴモジュールの断面構造を示す図である。
【図３】本発明の実施例に係わるＩＧＢＴモジュールのスイッチング波形を示す図である。
【図４】従来例に係わるＩＧＢＴモジュールのゲート内部配線構造を示す図である。
【図５】従来例に係わるＩＧＢＴモジュールの断面構造を示す図である。
【図６】従来例に係わるＩＧＢＴモジュールのスイッチング波形図を示す図である。
【符号の説明】
１  ＩＧＢＴモジュール
２、１２  セラミック基板
３、１６  ＩＧＢＴチップ
４、５、６、７、２１  抵抗
８、２２  外部ゲート端子
１１  Ｃｕプレート
１０  半田
１３  エミッタ端子
１４  コレクタ端子
１５  内部ゲート端子
９  ヒートシンクメタル
１８  プラスチックケース
１９  キャップ
１７  ボンディングワイヤ
２０  ＰＣＢ基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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