(57)【特許請求の範囲】
【請求項１】
シリコン基板と、シリコン基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とからなるＳＯＩ構造の基板を有し、前記半導体層上に形成されたＭＩＳトランジスタを有する半導体装置において、
前記半導体層からなる活性領域と、
前記活性領域を拡張した前記半導体層からなる活性領域延長部と、
前記活性領域延長部のボディコンタクト領域に位置する前記半導体層および前記絶縁層を貫通して設けられた前記シリコン基板に到達する接続溝と、
前記接続溝内に充填された多結晶シリコン膜からなる多結晶シリコン接続電極と、
前記基板上に形成された層間絶縁膜と、
前記層間絶縁膜に設けられ、前記多結晶シリコン接続電極に接続されているボディコンタクト電極とを備え、
前記ボディコンタクト電極に電位を印加することにより、前記多結晶シリコン接続電極を介して隣接する同一導電型ＭＩＳトランジスタの活性領域におけるチャネル領域の電位を同時に固定できることを特徴とする半導体装置。
【請求項２】
前記ＭＩＳトランジスタとして、ｎ型ＭＩＳトランジスタを有し、
複数の前記ｎ型ＭＩＳトランジスタが形成されたＮ型トランジスタ形成領域では、前記多結晶シリコン接続電極としてｐ型多結晶シリコン接続電極が形成されており、前記ｎ型ＭＩＳトランジスタの前記ｐ型多結晶シリコン接続電極の直下に位置する前記シリコン基板にＰ型不純物層が設けられており、前記Ｐ型不純物層を介して複数の前記ｎ型ＭＩＳトランジスタの前記ｐ型多結晶シリコン接続電極が電気的に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ＭＩＳトランジスタとして、ｐ型ＭＩＳトランジスタを有し、
複数の前記ｐ型ＭＩＳトランジスタが形成されたＰ型トランジスタ形成領域では、前記多結晶シリコン接続電極としてｎ型多結晶シリコン接続電極が形成されており、前記ｐ型ＭＩＳトランジスタの前記ｎ型多結晶シリコン接続電極の直下に位置する前記シリコン基板にＮ型不純物層が設けられており、前記Ｎ型不純物層を介して複数の前記ｐ型ＭＩＳトランジスタの前記ｎ型多結晶シリコン接続電極が電気的に接続されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
シリコン基板と、シリコン基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とからなるＳＯＩ構造の基板を用いたＭＩＳトランジスタを有する半導体装置の製造方法において、
前記半導体層をパターニングして、前記ＭＩＳトランジスタの活性領域及び前記活性領域を拡張した活性領域延長部を取り囲み、前記絶縁層を底部とするトレンチ分離領域を形成する工程（ａ）と、
前記活性領域延長部のボディコンタクト領域に位置する前記半導体層及び前記絶縁層を貫通し、前記シリコン基板に到達する接続溝を形成する工程（ｂ）と、
前記接続溝内に多結晶シリコン膜からなる多結晶シリコン接続電極を形成する工程（ｃ）と、
前記工程（ｃ）の後に、基板上に層間絶縁膜を形成する工程（ｄ）と、
前記層間絶縁膜に、前記多結晶シリコン接続電極に到達するコンタクトホールを形成する工程（ｅ）と、
前記コンタクトホール内に金属膜からなるボディコンタクト電極を形成する工程（ｆ）と備えている半導体装置の製造方法。
【請求項５】
前記ＭＩＳトランジスタとして、ｎ型ＭＩＳトランジスタを有し、
前記工程（ｃ）の後に、前記ｎ型ＭＩＳトランジスタが形成されるＮ型トランジスタ形成領域の前記絶縁層の直下の前記シリコン基板にＰ型不純物層を形成する工程を有することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記ＭＩＳトランジスタとして、ｐ型ＭＩＳトランジスタを有し、
前記工程（ｃ）の後に、前記ｐ型ＭＩＳトランジスタが形成されるＰ型トランジスタ形成領域の前記絶縁層の直下の前記シリコン基板にＮ型不純物層を形成する工程を有することを特徴とする請求項４または請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置分野において急速な微細化による高速化、低消費電力が進んでいる。しかし従来のバルクシリコンウェハを用いたプロセスには限界がきており、次世代デバイスとして、ＳＯＩ（ Silicon on Insulator ）ウェハを用いたものが期待されている。
【０００３】
これは、絶縁層の上に極薄膜単結晶シリコン層を形成し、そこにＣＭＯＳを形成したＬＳＩであって、従来のシリコン基板上のＬＳＩと比較すると、動作速度を上げやすく、消費電力を削減しやすく、また、ラッチアップも防止できる。
【０００４】
図９（ａ），（ｂ）は従来のＳＯＩトランジスタを示し、図９（ｂ）は断面図、図９（ａ）は矢印Ｘ−Ｘ′で示す表面付近の領域平面図であって、シリコン基板７の上にＳＯＩ層９を設け、ＳＯＩ層９の中にトランジスタが構成されている。
【０００５】
１は活性領域延長部、２はゲート電極拡張部、３はボディコンタクト領域、４Ａはドレイン領域、４はドレインコンタクト領域、５Ａはソース領域、５はソースコンタクト領域、６はゲートコンタクト領域、８は埋め込み酸化膜（ＢＯＸ膜）、１０はシャロートレンチ分離（ＳＴＩ）、１１はチャネル領域、１２はゲート酸化膜、１３はゲート電極、１４はボディコンタクト電極、１５はゲートコンタクト電極である。
【０００６】
このように、埋め込み酸化膜８（以下、ＢＯＸ膜と記す）が存在するためにシャロートレンチ分離１０（以下、ＳＴＩと記す）を形成した場合、チャネル領域１１がフローティング状態になる。そのため活性領域延長部１を設けることで、レイアウト的にはボディコンタクト領域３を指定し、ボディコンタクト電極１４を介してチャネル領域１１の電位を固定する。同時にゲート電極拡張部２を設け、直下のボディコンタクトの通路を確保する。
【０００７】
【発明が解決しようとする課題】
しかし、上記構成ではチャネル領域１１はトランジスタごとに独立しており、それぞれボディコンタクト電極１４に電位をあたえないと電圧制御できない。
【０００８】
また、ＳＯＩ層９とシリコン基板７がＢＯＸ膜８によって絶縁分離されており、工程途中でダメージを受けた場合、ゲート酸化膜１２とＢＯＸ膜８が直列の容量として存在し、ＢＯＸ膜８が過剰のダメージを受けやすくなる。ダメージを受けたＢＯＸ膜８は、局所的に弱い部分でサージ破壊が起こり、それに誘発されてゲート酸化膜１２のサージ破壊が発生する問題がある。
【０００９】
また、ＳＯＩ層９がシリコン基板７と分離されていることで重金属の逃げ場がなく、重金属汚染が原因となりトランジスタ特性劣化が発生する問題がある。
上記課題について鑑み、本発明の目的は、ＳＯＩデバイスにおいて、ひとつの電極でもチャネル領域の電位制御ができ、ＢＯＸ膜のサージ破壊を起こさせないで、ＢＯＸ膜破壊により誘発されるゲート酸化膜破壊を完全抑制でき、同時に、ＳＯＩ層の重金属汚染をゲッタリングしてトランジスタ特性劣化を発生させないことができる半導体装置およびその製造方法を提供するものである。
【００１０】
【課題を解決するための手段】
この目的を達成するために、本発明の請求項１記載の半導体装置は、シリコン基板と、シリコン基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とからなるＳＯＩ構造の基板を有し、前記半導体層上に形成されたＭＩＳトランジスタを有する半導体装置において、前記半導体層からなる活性領域と、前記活性領域を拡張した前記半導体層からなる活性領域延長部と、前記活性領域延長部のボディコンタクト領域に位置する前記半導体層及び前記絶縁層を貫通して設けられた前記シリコン基板に到達する接続溝と、前記接続溝内に充填された多結晶シリコン膜からなる多結晶シリコン接続電極と、前記基板上に形成された層間絶縁膜と、前記層間絶縁膜に設けられ、前記多結晶シリコン接続電極に接続されているボディコンタクト電極とを備え、前記ボディコンタクト電極に電位を印加することにより、前記多結晶シリコン接続電極を介して隣接する同一導電型ＭＩＳトランジスタの活性領域におけるチャネル領域の電位を同時に固定できることを特徴とする。
【００１３】
本発明の請求項２記載の半導体装置は、請求項１において、前記ＭＩＳトランジスタとして、ｎ型ＭＩＳトランジスタを有し、複数の前記ｎ型ＭＩＳトランジスタが形成されたＮ型トランジスタ形成領域では、前記多結晶シリコン接続電極としてｐ型多結晶シリコン接続電極が形成されており、前記ｎ型ＭＩＳトランジスタの前記ｐ型多結晶シリコン接続電極の直下に位置する前記シリコン基板にＰ型不純物層が設けられており、前記Ｐ型不純物層を介して複数の前記ｎ型ＭＩＳトランジスタの前記ｐ型多結晶シリコン接続電極が電気的に接続されていることを特徴とする。
【００１４】
本発明の請求項３記載の半導体装置は、請求項１または請求項２において、前記ＭＩＳトランジスタとして、ｐ型ＭＩＳトランジスタを有し、複数の前記ｐ型ＭＩＳトランジスタが形成されたＰ型トランジスタ形成領域では、前記多結晶シリコン接続電極としてｎ型多結晶シリコン接続電極が形成されており、前記ｐ型ＭＩＳトランジスタの前記ｎ型多結晶シリコン接続電極の直下に位置する前記シリコン基板にＮ型不純物層が設けられており、前記Ｎ型不純物層を介して複数の前記ｐ型ＭＩＳトランジスタの前記ｎ型多結晶シリコン接続電極が電気的に接続されていることを特徴とする。
【００１５】
本発明の請求項４記載の半導体装置の製造方法は、シリコン基板と、シリコン基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とからなるＳＯＩ構造の基板を用いたＭＩＳトランジスタを有する半導体装置の製造方法において、前記半導体層をパターニングして、前記ＭＩＳトランジスタの活性領域及び前記活性領域を拡張した活性領域延長部を取り囲み、前記絶縁層を底部とするトレンチ分離領域を形成する工程（ａ）と、前記活性領域延長部のボディコンタクト領域に位置する前記半導体層及び前記絶縁層を貫通し、前記シリコン基板に到達する接続溝を形成する工程（ｂ）と、前記接続溝内に多結晶シリコン膜からなる多結晶シリコン接続電極を形成する工程（ｃ）と、前記工程（ｃ）の後に、基板上に層間絶縁膜を形成する工程（ｄ）と、前記層間絶縁膜に、前記多結晶シリコン接続電極に到達するコンタクトホールを形成する工程（ｅ）と、前記コンタクトホール内に金属膜からなるボディコンタクト電極を形成する工程（ｆ）と備えていることを特徴とする。
【００１７】
本発明の請求項５記載の半導体装置の製造方法は、請求項４において、前記ＭＩＳトランジスタとして、ｎ型ＭＩＳトランジスタを有し、前記工程（ｃ）の後に、前記ｎ型ＭＩＳトランジスタが形成されるＮ型トランジスタ形成領域の前記絶縁層の直下の前記シリコン基板にＰ型不純物層を形成する工程を有することを特徴とする。
【００１８】
本発明の請求項６記載の半導体装置の製造方法は、請求項４または請求項５において、前記ＭＩＳトランジスタとして、ｐ型ＭＩＳトランジスタを有し、前記工程（ｃ）の後に、前記ｐ型ＭＩＳトランジスタが形成されるＰ型トランジスタ形成領域の前記絶縁層の直下の前記シリコン基板にＮ型不純物層を形成する工程を有することを特徴とする。
【００１９】
【発明の実施の形態】
以下、本発明の半導体装置およびその製造方法における実施の形態について、図面を参照しながら説明する。
【００２０】
図１は完成した半導体装置の領域平面図（ａ）と断面図（ｂ）を示し、図３〜図８はその製造過程の領域平面図（ａ）と断面図（ｂ）を示す。
まず、本発明の実施の形態の半導体装置を説明する。
【００２１】
図１に示すように、シリコン基板２０１とＢＯＸ膜２０２とＳＯＩ層２０３とからなるＳＯＩ構造基板において、Ｎｃｈトランジスタ形成領域１ＮにＮｃｈトランジスタ活性領域１０１を拡張したＮｃｈトランジスタ活性領域延長部１０１Ａを設け、Ｎｃｈトランジスタ活性領域延長部１０１ＡのＳＯＩ層２０３とＢＯＸ膜２０２を貫通しシリコン基板２０１に到達する接続溝２１５を有する構造にする。
【００２２】
接続溝２１５内にはＰ型多結晶シリコン電極２１０がシリコン基板２０１と接するように存在し、Ｎｃｈトランジスタ形成領域１ＮのＢＯＸ膜２０２の直下のシリコン基板２０１にはＰ型不純物層２０５Ａが存在する構造にする。Ｐ型多結晶シリコン電極２１０は、配線層間膜２１６に形成されたコンタクトホール２１７に充填された金属膜２１８を介して、Ｎｃｈトランジスタボディコンタクト用金属電極２１２とつながる構造にする。
【００２３】
また、同様にＰｃｈトランジスタ形成領域１ＰにＰｃｈトランジスタ活性領域１０２を拡張したＰｃｈトランジスタ活性領域延長部１０２Ａを設け、Ｐｃｈトランジスタ活性領域延長部１０２ＡのＳＯＩ層２０３とＢＯＸ膜２０２を貫通しシリコン基板２０１に到達する接続溝２１９を有する構造にする。
【００２４】
接続溝２１９内にはＮ型多結晶シリコン電極２１１がシリコン基板２０１と接するように存在し、Ｐｃｈトランジスタ形成領域１ＰのＢＯＸ膜２０２の直下のシリコン基板２０１にはＮ型不純物層２０６Ａが存在する構造にする。Ｎ型多結晶シリコン電極２１１は、配線層間膜２１６に形成されたコンタクトホール２２０に充填された金属膜２２１を介して、Ｐｃｈトランジスタボディコンタクト用金属電極２１３とつながる構造にする。
【００２５】
また、ゲート電極領域１０３は、Ｎｃｈトランジスタ活性領域延長部１０１ＡとＰｃｈトランジスタ活性領域延長部１０２Ａのエッジ部で拡張され、ホームベース形状を有する構造にする。ゲート電極２０８はゲート電極用金属電極２１４とつながる構造を有する。
【００２６】
なお、１０４はＮｃｈトランジスタボディコンタクト領域、１０５ＡはＮｃｈトランジスタドレイン領域、１０５はＮｃｈトランジスタドレインコンタクト領域、 １０６ＡはＮｃｈトランジスタソース領域、１０６はＮｃｈトランジスタソースコンタクト領域、１０７ＡはＰｃｈトランジスタドレイン領域、１０７はＰｃｈトランジスタドレインコンタクト領域、１０８ＡはＰｃｈトランジスタソース領域、１０８はＰｃｈトランジスタソースコンタクト領域、１０９はＰｃｈトランジスタボディコンタクト領域、１１０はゲートコンタクト領域、２０４はＳＴＩ、２０５はＮｃｈトランジスタチャネル領域、２０６はＰｃｈトランジスタチャネル領域、２０７はゲート酸化膜、２０９はゲート電極シリサイドである。
【００２７】
この半導体装置は下記の過程で製造できる。
まず、図３に示すようにシリコン基板４０１上のＳＯＩ層４０３においてＮｃｈトランジスタ形成領域２Ｎ、Ｐｃｈトランジスタ形成領域２Ｐに、それぞれＮｃｈトランジスタ活性領域３０１とＰｃｈトランジスタ活性領域３０２のボディコンタクト部となるＮｃｈトランジスタ活性領域延長部３０１Ａ，Ｐｃｈトランジスタ活性領域延長部３０２Ａの部分を拡張してパターニングし、通常の分離形成プロセスによりＢＯＸ膜４０２を底部とするＳＴＩ４０５を形成する。４０４はパッド酸化膜である。
【００２８】
次に図４に示すようにリソグラフィー法によりＮｃｈトランジスタ活性領域延長部３０１Ａ、Ｐｃｈトランジスタ活性領域延長部３０２Ａのうちの各コンタクト形成用領域に開口を有するレジスト膜４０５Ａを形成する。
【００２９】
次にレジスト膜４０５Ａをマスクにしてドライエッチング法によりＳＯＩ層４０３とＢＯＸ膜４０２を連続してエッチングし、シリコン基板４０１まで貫通するＮｃｈトランジスタボディ接続溝４０６、Ｐｃｈトランジスタボディ接続溝４０７を形成する。
【００３０】
次に図５に示すように、レジスト膜４０５Ａを除去した後、ウェハ全面にポリシリコン膜を成長し、ＣＭＰ法により研磨し、Ｎｃｈトランジスタボディ接続溝４０６、Ｐｃｈトランジスタボディ接続溝４０７内にポリシリコン膜を充填する。その際、Ｐ型多結晶シリコン接続用電極４０６Ａ、Ｎ型多結晶シリコン接続用電極４０７Ａが形成される。
【００３１】
次に図６に示すように、Ｎｃｈトランジスタ形成領域２ＮのＳＯＩ層４０３中にＮｃｈトランジスタしきい値制御注入として、Ｐ型不純物であるボロンイオンを注入してＮｃｈトランジスタのしきい値制御層４０８を形成する。
【００３２】
続けて、Ｎｃｈトランジスタ形成領域２ＮのＢＯＸ膜４０２直下に高加速エネルギー注入によって、Ｐ型不純物層４０８Ａを形成する。その際、Ｐ型多結晶シリコン接続用電極４０６ＡにもＰ型不純物が注入、拡散され、Ｐ型多結晶シリコン接続電極４０６Ｂが形成される。
【００３３】
次に同様にＰｃｈトランジスタ形成領域２ＰのＳＯＩ層４０３中にＰｃｈトランジスタしきい値制御注入として、Ｎ型不純物であるリンイオンを注入して、Ｐｃｈトランジスタしきい値制御層４０９を形成する。
【００３４】
続けて、Ｐｃｈトランジスタ形成領域２ＰのＢＯＸ膜４０２直下に高加速エネルギー注入によってＮ型不純物層４０９Ａを形成する。その際、Ｎ型多結晶シリコン接続用電極４０７ＡにもＮ型不純物が注入、拡散され、Ｎ型多結晶シリコン接続電極４０７Ｂが形成される。
【００３５】
次に図７に示すように、パッド酸化膜４０４を除去した後、通常のゲート電極形成プロセスにより、ゲート電極形成領域３０５をパターニングし、ゲート酸化膜４１０およびゲート電極４１１を形成する。
【００３６】
その後、ゲート電極４１１をマスクにしてイオン注入を行って、図８に示すｎ型ソース・ドレイン領域となる高濃度Ｎ型不純物注入領域３０７Ａとｐ型ソース・ドレイン領域となる高濃度Ｐ型不純物注入領域３０９Ａを形成する。
【００３７】
その後、ゲート電極４１１の上にコバルトシリサイド層４１２を形成した後、ＣＭＰ法により平坦化されたＢＰＳＧ膜からなる配線層間酸化膜４１６を形成する。
【００３８】
次に図８に示すように、フォトリソグラフィー及びドライエッチングにより、Ｎｃｈトランジスタボディコンタクト領域３０６、Ｎｃｈトランジスドレインコンタクト領域３０７、Ｎｃｈトランジスタソースコンタクト領域３０８、Ｐｃｈトランジスタボディコンタクト領域３１１、Ｐｃｈトランジスドレインコンタクト領域３０９、Ｐｃｈトランジスタソースコンタクト領域３１０、ゲート電極コンタクト領域３１２の配線層間酸化膜４１６にコンタクトホールを形成した後、各コンタクト４１３Ａ，４１４Ａ，４１５Ａを形成する。形成されたＮｃｈトランジスタボディコンタクト電極４１３ＡはＰ型多結晶シリコン接続電極４０６Ｂに接続され、Ｐｃｈトランジスタボディコンタクト電極４１５ＡはＮ型多結晶シリコン接続電極４０７Ｂと接続される。
【００３９】
なお、多結晶シリコン接続電極４０６Ｂ，４０７Ｂは、ボディコンタクト電極４１３Ａ，４１５Ａよりも大きく形成されている。
従来であれば、チャネル領域はトランジスタごとに独立しており、それぞれＮｃｈトランジスタボディコンタクト電極４１３Ａ、Ｐｃｈトランジスタボディコンタクト電極４１５Ａに電位をあたえないと電圧制御できない。
【００４０】
また、ＳＯＩ層４０３とシリコン基板４０１が分離されており、工程途中でダメージを受けた場合ゲート酸化膜４１０とＢＯＸ膜４０２が直列の容量として存在し、ＢＯＸ膜４０２が過剰のダメージを受けやすくなる。ダメージを受けたＢＯＸ膜４０２は、局所的に弱い部分でサージ破壊が起こり、それに誘発されてゲート酸化膜４１０のサージ破壊が発生する問題がある。
【００４１】
また、ＳＯＩ層４０３がシリコン基板４０１と分離されていることで重金属の逃げ場がなく、重金属汚染が原因となりトランジスタ特性劣化が発生する問題がある。
【００４２】
前記方法によれば、図８に示すようにＳＯＩデバイスにおいて、Ｎｃｈトランジスタボディコンタクト電極４１３Ａに電位を与えることで、Ｐ型多結晶シリコン接続電極４０６Ｂを介してＮｃｈトランジスタのしきい値制御層４０８とＰ型不純物層４０８Ａが同電位になり、Ｐ型不純物層４０８Ａを介して隣接するＮｃｈトランジスタのしきい値制御層を同電位にすることができる。
【００４３】
具体的には、Ｐ型不純物層４０８Ａは図１と図２に示すＰ型不純物層２０５Ａであって、Ｐ型不純物層２０５Ａは図２に示すように隣接するＮｃｈトランジスタの下層にも形成されており、上記のようにＰ型不純物層４０８Ａを介してＮｃｈトランジスタのしきい値制御層４０８が同電位になる。
【００４４】
同様に、Ｐｃｈトランジスタボディコンタクト電極４１５に電位を与えることで、Ｎ型多結晶シリコン接続電極４０７Ｂを介してＰｃｈトランジスタしきい値制御層４０９とＰ型不純物層４０９Ａが同電位になり、Ｐ型不純物層４０９Ａを介して隣接するＰｃｈトランジスタしきい値制御層を同電位にすることができる。
【００４５】
具体的には、Ｎ型不純物層４０９Ａは図１と図２に示すＮ型不純物層２０６Ａであって、Ｎ型不純物層２０６Ａは図２に示すように隣接するＰｃｈトランジスタの下層にも形成されており、上記のようにＮ型不純物層４０９Ａを介してＰｃｈトランジスタしきい値制御層４０９が同電位になる。
【００４６】
よって、ひとつのボディコンタクト電極を電圧制御するだけで全てのトランジスタのチャネル部の電位制御が可能となる。
また、前記方法によれば、Ｐ型多結晶シリコン接続電極４０６Ｂにより、Ｎｃｈトランジスタのしきい値制御層４０８（ＳＯＩ層４０３）とシリコン基板４０１のＰ型不純物層４０８Ａが工程中で同電位になり、同様に、Ｎ型多結晶シリコン接続電極４０７Ｂにより、Ｐｃｈトランジスタのしきい値制御層４０９（ＳＯＩ層４０３）とシリコン基板４０１のＮ型不純物層４０９Ａが製造工程中で同電位になる。そのため、製造工程途中のダメージがＢＯＸ膜４０２に直接付加されることなく、ＢＯＸ膜４０２の局所的に弱い部分がサージ破壊を起こさないで、ゲート酸化膜４１０の誘発破壊が発生しない。
【００４７】
また、前記方法によれば、Ｐ型多結晶シリコン接続電極４０６ＢとＮ型多結晶シリコン接続電極４０７Ｂがそれぞれ多結晶シリコンで構成されていることでＳＯＩ層４０３内の重金属が多結晶シリコン中にゲッタリングされ、重金属汚染によるトランジスタ特性劣化が発生しない。
【００４８】
なお、上記の実施の形態では、Ｐ型不純物層２０５ＡとＮ型不純物層２０６Ａの両方を設けた場合を例に挙げて説明したが、Ｐ型不純物層２０５Ａは設けなくても動作は可能である。
【００４９】
【発明の効果】
以上のように本発明は、ＳＯＩウェハを用いたトランジスタにおいて、Ｎｃｈトランジスタボディコンタクト電極に電位を与えることで、隣接するＮｃｈトランジスタのチャネル領域の電位を全て固定できる。
【００５０】
同様に、Ｐｃｈトランジスタボディコンタクト電極に電位を与えることで、Ｎ型多結晶シリコン接続電極とＢＯＸ膜直下のＮ型不純物層を介して隣接するＰｃｈトランジスタのチャネル領域の電位を全て固定できる。
【００５１】
また、Ｐ型多結晶シリコン接続電極により、ＮｃｈトランジスタのＳＯＩ層とシリコン基板が工程中で同電位になり、同様に、Ｎ型多結晶シリコン接続電極により、ＰｃｈトランジスタのＳＯＩ層とシリコン基板が工程中で同電位になる。
【００５２】
そのため、製造工程途中のダメージがＢＯＸ膜に直接付加されることなく、ＢＯＸ膜の局所的に弱い部分がサージ破壊を起こさないで、ゲート酸化膜の誘発破壊を起こさない。
【００５３】
また、Ｐ型多結晶シリコン接続電極とＮ型多結晶シリコン接続電極がそれぞれ多結晶シリコンで構成されていることでＳＯＩ層内の重金属が多結晶シリコン中にゲッタリングされ、重金属汚染によるトランジスタ特性劣化が発生しない。
【図面の簡単な説明】
【図１】本発明の半導体装置の実施の形態における領域平面図および断面図
【図２】同実施の形態の隣接して形成された同一（Ｎ型）導電型トランジスタとシリコン基板に形成された不純物層２０５Ａとの位置関係、ならびに隣接して形成された同一（Ｐ型）導電型トランジスタとシリコン基板に形成された不純物層２０６Ａとの位置関係を示す平面図
【図３】同実施の形態の製造方法の製造過程において、シリコン基板４０１にＮｃｈトランジスタ活性領域延長部３０１Ａ，Ｐｃｈトランジスタ活性領域延長部３０２Ａを拡張してパターニングし、ＢＯＸ膜４０２を底部とするＳＴＩ４０５を形成した領域平面図および断面図
【図４】同実施の形態の製造方法の製造過程において、図３の工程の後、Ｎｃｈトランジスタ活性領域延長部３０１Ａ、Ｐｃｈトランジスタ活性領域延長部３０２Ａをレジスト膜４０５Ａでパターニングし、シリコン基板４０１まで貫通するＮｃｈトランジスタボディ接続溝４０６、Ｐｃｈトランジスタボディ接続溝４０７を形成した領域平面図および断面図
【図５】同実施の形態の製造方法の製造過程において、図４の工程の後、Ｎｃｈトランジスタボディ接続溝４０６とＰｃｈトランジスタボディ接続溝４０７内にポリシリコン膜を充填するとともに、Ｐ型多結晶シリコン接続用電極４０６Ａ、Ｎ型多結晶シリコン接続用電極４０７Ａを形成した領域平面図および断面図
【図６】同実施の形態の製造方法の製造過程において、図５の工程の後、Ｎｃｈトランジスタのしきい値制御層４０８とＰ型不純物層４０８Ａ、Ｐｃｈトランジスタしきい値制御層４０９とＮ型多結晶シリコン接続電極４０７Ｂを形成した領域平面図および断面図
【図７】同実施の形態の製造方法の製造過程において、図６の工程の後、ゲート電極４１１を形成した領域平面図および断面図
【図８】同実施の形態の製造方法の製造過程において、図７の工程の後、各電極を形成した領域平面図および断面図
【図９】従来のＯＳＩ構造の半導体装置の領域平面図および構造断面図
【符号の説明】
１Ｎ      Ｎｃｈトランジスタ形成領域
１Ｐ      Ｐｃｈトランジスタ形成領域
１０１    Ｎｃｈトランジスタ活性領域
１０１Ａ  Ｎｃｈトランジスタ活性領域延長部
１０２    Ｐｃｈトランジスタ活性領域
１０２Ａ  Ｐｃｈトランジスタ活性領域延長部
１０３    ゲート電極領域
１０４    Ｎｃｈトランジスタボディコンタクト領域
１０５    Ｎｃｈトランジスタドレインコンタクト領域
１０５Ａ    Ｎｃｈトランジスタドレイン領域
１０６    Ｎｃｈトランジスタソースコンタクト領域
１０６Ａ    Ｎｃｈトランジスタソース領域
１０７    Ｐｃｈトランジスタドレインコンタクト領域
１０８    Ｐｃｈトランジスタソースコンタクト領域
１０８Ａ    Ｐｃｈトランジスタソース領域
１０９    Ｐｃｈトランジスタボディコンタクト領域
１１０    ゲートコンタクト領域
２０１    シリコン基板
２０２    ＢＯＸ膜
２０３    ＳＯＩ層
２０４    ＳＴＩ
２０５    Ｎｃｈトランジスタチャネル領域
２０６    Ｐｃｈトランジスタチャネル領域
２０５Ａ  Ｐ型不純物層
２０６Ａ  Ｎ型不純物層
２０７    ゲート酸化膜
２０８    ゲート電極
２０９    ゲート電極シリサイド
２１０    Ｐ型多結晶シリコン電極
２１１    Ｎ型多結晶シリコン電極
２１２    Ｎｃｈトランジスタボディコンタクト用金属電極
２１３    Ｐｃｈトランジスタボディコンタクト用金属電極
２１４    ゲート電極用金属電極
２１５    接続溝
２１６    配線層間膜
２１７    コンタクトホール
２１８    金属膜
２１９    接続溝
２２０    コンタクトホール
２２１    金属膜
２Ｎ      Ｎｃｈトランジスタ形成領域
２Ｐ      Ｐｃｈトランジスタ形成領域
３０１    Ｎｃｈトランジスタ活性領域
３０１Ａ    Ｎｃｈトランジスタ活性領域延長部
３０２    Ｐｃｈトランジスタ活性領域
３０２Ａ    Ｐｃｈトランジスタ活性領域延長部
３０３    Ｎｃｈトランジスタしきい値制御層領域
３０４    Ｐｃｈトランジスタしきい値制御層領域
３０５    ゲート電極形成領域
３０６    Ｎｃｈトランジスタボディコンタクト領域
３０７    Ｎｃｈトランジスドレインコンタクト領域
３０８    Ｎｃｈトランジスタソースコンタクト領域
３０９    Ｐｃｈトランジスドレインコンタクト領域
３１０    Ｐｃｈトランジスタソースコンタクト領域
３１１    Ｐｃｈトランジスタボディコンタクト領域
３１２    ゲート電極コンタクト領域
４０１    シリコン基板
４０２    ＢＯＸ膜
４０３    ＳＯＩ層
４０４    パッド酸化膜
４０５    ＳＴＩ
４０５Ａ  レジスト膜
４０６    Ｎｃｈトランジスタボディ接続溝
４０６Ａ  Ｐ型多結晶シリコン接続用電極
４０６Ｂ  Ｐ型多結晶シリコン接続電極
４０７    Ｐｃｈトランジスタボディ接続溝
４０７Ａ  Ｎ型多結晶シリコン接続用電極
４０７Ｂ  Ｎ型多結晶シリコン接続電極
４０８    Ｎｃｈトランジスタのしきい値制御層
４０８Ａ  Ｐ型不純物層
４０９    Ｐｃｈトランジスタしきい値制御層
４１０    ゲート酸化膜
４１１    ゲート電極
４１２    ゲート電極シリサイド層
４１３Ａ    Ｎｃｈトランジスタボディコンタクト電極
４１４Ａ    ゲート電極コンタクト電極
４１５Ａ    Ｐｃｈトランジスタボディコンタクト電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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