(57)【特許請求の範囲】
【請求項１】
ＳＴＭ網とＡＴＭ網を相互接続するためにＳＴＭ回線データを一時バッファに蓄えて送信セルに必要なデータを取り出すことによってセルの組立を行なうセル組立回路において、
ＳＴＭ回線データを格納するバッファと、
前記バッファの使用量を監視し、バッファの使用量が所定の値以上のときまたは所定の値に達しないとき、前記バッファへのＳＴＭ回線データの書込みを前記所定の値から行うとともに前記バッファからのデータの読出しを外部トリガに基づいて制御するバッファコントロール部
から構成されたことを特徴とするＳＴＭ／ＡＴＭ変換回路のセル組立回路。
【請求項２】
ＳＴＭ網とＡＴＭ網を相互接続するためにＳＴＭ回線データを一時バッファに蓄えて送信セルに必要なデータを取り出すことによってセルの組立を行なうセル組立回路において、
ＳＴＭ回線データを格納するバッファと、
前記バッファへのＳＴＭ回線データの書込みを制御する書込カウンタと、
外部トリガに基づいて前記バッファに書き込まれたＳＴＭ回線データの読出しを制御する読出カウンタと、
前記書込カウンタのカウント値と前記読出カウンタのカウント値とから前記バッファの使用量を監視し、外部トリガが入力されたときの書込カウンタのカウント値が所定の値以上の場合、または、外部トリガが入力されたときの書込カウンタのカウント値が所定の値に達しない場合、書込カウンタのカウント値を前記所定の値にセットするセット信号を出力するカウンタセット部
から構成されたことを特徴とするＳＴＭ／ＡＴＭ変換回路のセル組立回路。
【請求項３】
ＳＴＭ網とＡＴＭ網を相互接続するためのＳＴＭ／ＡＴＭ変換回路であって、
ＳＴＭ回線データを格納するバッファと、前記バッファへのＳＴＭ回線データの書込みを制御する書込カウンタと、外部トリガに基づいて前記バッファに書き込まれたＳＴＭ回線データの読出しを制御する読出カウンタと、前記書込カウンタのカウント値と前記読出カウンタのカウント値とから前記バッファの使用量を監視し、外部トリガが入力されたときの書込カウンタのカウント値が所定の値以上の場合、または、外部トリガが入力されたときの書込カウンタのカウント値が所定の値に達しない場合、書込カウンタのカウント値を前記所定の値にセットするセット信号を出力するカウンタセット部を有し、それぞれに異なるＳＴＭ回線データが入力されそれぞれにタイミングの異なる外部トリガに基づいて送信セルを出力する複数のセル組立回路と、
各セル組立回路からの送信セルを多重化して多重セルを出力する多重回路と、
タイミングの異なる外部トリガを順次前記各セル組立回路へ出力するとともに、各セル組立回路からの送信セルを前記外部トリガに対応して選択する選択信号を前記多重回路へ出力するセル送信要求制御回路
から構成されたことを特徴とするＳＴＭ／ＡＴＭ変換回路。
【請求項４】
ＳＴＭ網とＡＴＭ網を相互接続するためのセルの組立を行うＳＴＭ／ＡＴＭ変換回路のセル組立回路において、
ＳＴＭ回線データを一時蓄積するバッファと、
外部トリガを受信してセルを送信する手段と、
前記バッファに蓄えられたセルに必要なＳＴＭ回線データを取り出すことによりセルを組み立てる手段と、
前記バッファの使用量を監視する手段と、
外部トリガを受信したときに前記バッファに対するＳＴＭ回線データの書込みタイミングを所定のタイミングに設定し、バッファ内のＳＴＭ回線データ量が所定の量以上の際には所定の量以上のＳＴＭ回線データを廃棄して、前記バッファ内のデータ量を調整する手段
を有することを特徴とするＳＴＭ／ＡＴＭ変換回路のセル組立回路。
【請求項５】
ＳＴＭ網とＡＴＭ網を相互接続するためのセルの組立を行うＳＴＭ／ＡＴＭ変換回路のセル組立回路において、
ＳＴＭ回線データを一時蓄積するバッファと、
外部トリガを受信してセルを送信する手段と、
前記バッファに蓄えられたセルに必要なＳＴＭ回線データを取り出すことによりセルを組み立てる手段と、
前記バッファの使用量を監視する手段と、
外部トリガを受信したときに前記バッファに対するＳＴＭ回線データの書込みタイミングを所定のタイミングに設定し、前記バッファ内のＳＴＭ回線データ量が所定の量に達しない際には所定の量になるようにダミーデータを挿入して、前記バッファ内のデータ量を調整する手段
を有することを特徴とするＳＴＭ／ＡＴＭ変換回路のセル組立回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ＳＴＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｆｅｒ  Ｍｏｄｅ）網とＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｆｅｒ  Ｍｏｄｅ）網の相互接続に用いるセル組立回路とこのセル組立回路を用いたＳＴＭ／ＡＴＭ変換回路に関するものである。
【０００２】
【従来の技術】
最近の企業内情報通信ネットワークは、音声通信だけでなく、フロアＬＡＮ等が広く普及し、遠隔地のＬＡＮ間通信等も増え、またＴＶ会議システム等の動画像通信も増加してきている。そのため、マルチメディアおよび広帯域ネットワークの要求が近年とみに高まっている。このマルチメディアおよび広帯域ネットワークを実現させるべく、ＣＣＩＴＴにおいて、次世代通信網の本命であるＢ−ＩＳＤＮの標準化が進められ、ＡＴＭ網が構築されつつある。
【０００３】
そこでＡＴＭ網の構築に先立ち、例えば、ＮＴＴが１５６Ｍｂ／ｓ専用線サービスの開始を予定したり、企業内情報通信ネットワークのマルチメディア化および広帯域化がいっそう進められることに鑑み、企業内情報通信ネットワークのマルチメディア化および広帯域化を進める上で重要な位置を占めるＡＴＭ多重化装置の検討が現在活発になされている。
【０００４】
そして、ＡＴＭ信号とＳＴＭ信号の相互変換を行うシステムの性能向上が望まれ、このシステムにおいて、ＳＴＭ回線データをＡＴＭセルフォーマットへ変換する場合のセル化遅延時間を短縮することが、情報遅延を防ぐための重要な鍵となっている。
【０００５】
例えば、特開平５−３７５４８号公報には、従来のＳＴＭ／ＡＴＭ変換回路において、ＳＴＭ／ＡＴＭ変換での遅延を小さくするため、ＳＴＭのチャネルをマッピングすることによってセル化の遅延を抑える多重ＳＴＭ／ＡＴＭ変換方式が述べられている。また、電子情報通信学会の信学技報ＳＳＥ９２−１７０には、「ＦＤＤＩリピータ機能を有するＡＴＭ多重化装置の検討」で１．５Ｍｂ／ｓ、２．０４８Ｍｂ／ｓ、６．３Ｍｂ／ｓのディジタル信号のセルへの組立が述べられている。
【０００６】
【発明が解決しようとする課題】
上記従来技術として示した特開平５−３７５４８号公報に記載された変換方式では、セル組立が独立に行なわれるため、複数のセル組立部で同時にセルが組み立てられ多重化装置またはスイッチ装置にセルが到着した場合、セルの衝突によって遅延が発生するという問題があった。
【０００７】
また、電子情報通信学会の信学技報ＳＳＥ９２−１７０に示された多重化装置では、多重／分離で５０μｓの遅延が発生する問題があった。この方式では、多重化後の出回線の伝送速度が１５０Ｍｂ／ｓと高速であることから遅延時間が少なくなっている。しかし、多重化装置またはスイッチ装置の出回線が例えば１９２ｋｂ／ｓと低速である場合には、１セルを送信するのに約２．２ｍｓかかるので、１０方路からのセルが衝突するとすると一番待たされたセルの遅延は約２２ｍｓになる。また、セルの衝突だけを回避するためにセル組立の時間をずらした場合は、セル組立において待合せが起こる。これが音声セルであれば遅延による音声品質の劣化だけでなく、エコーによる音声劣化を防ぐために受信端にエコーキャンセラが必要になるという問題が生じる。
【０００８】
本発明は、上記問題点を解決するもので、入力されたＳＴＭ回線データをセルに組立るセル組立回路での遅延を簡単な構成で抑え、かつ多重回路でのセルの衝突を防ぐことができるＳＴＭ／ＡＴＭ変換回路に用いられるセル組立回路を提供するとともにこのセル組立回路を用いたＳＴＭ／ＡＴＭ変換回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するため、本発明のＳＴＭ／ＡＴＭ変換回路に用いられるセル組立回路は、ＳＴＭ回線データを格納するバッファと、前記バッファの使用量を監視し、バッファの使用量が所定の値以上のときまたは所定の値に達しないとき、前記バッファへのＳＴＭ回線データの書込みを前記所定の値から行うとともに前記バッファからのデータの読出しを外部トリガに基づいて制御するバッファコントロール部から構成される。
【００１０】
さらに、本発明に係るＳＴＭ／ＡＴＭ変換回路に用いられるセル組立回路は、ＳＴＭ回線データを格納するバッファと、前記バッファへのＳＴＭ回線データの書込みを制御する書込カウンタと、外部トリガに基づいて前記バッファに書き込まれたＳＴＭ回線データの読出しを制御する読出カウンタと、前記書込カウンタのカウント値と前記読出カウンタのカウント値とから前記バッファの使用量を監視し、外部トリガが入力されたときの書込カウンタのカウント値が所定の値以上の場合、または、外部トリガが入力されたときの書込カウンタのカウント値が所定の値に達しない場合、書込カウンタのカウント値を前記所定の値にセットするセット信号を出力するカウンタセット部から構成される。
【００１１】
また、本発明に係るＳＴＭ／ＡＴＭ変換回路は、それぞれに異なるＳＴＭ回線データが入力されそれぞれにタイミングの異なる外部トリガに基づいて送信セルを出力する複数の前記セル組立回路と、各セル組立回路からの送信セルを多重化して多重セルを出力する多重回路と、タイミングの異なる外部トリガを順次前記各セル組立回路へ出力するとともに、各セル組立回路からの送信セルを前記外部トリガに対応して選択する選択信号を前記多重回路へ出力するセル送信要求制御回路から構成される。
【００１２】
【作用】
本発明に係るセル組立回路は、バッファに格納されたＳＴＭ回線データが所定の量以上かまたは所定の量に達しないときは、所定の量（アドレス）からデータを書き込むことによって、バッファに蓄えられるＳＴＭ回線データをセル組立に必要なデータ量に調整することができ、セル組立によるデータ変換の遅延を抑えることができる。
【００１３】
また、本発明に係るＳＴＭ／ＡＴＭ変換回路は、複数のセル組立回路からのセルを多重化するにあたって、外部から各セル組立回路毎にタイミングをずらしてトリガを与えることによって、多重回路に送信セルが同時に到着することを防ぎ、セルの衝突による遅延を防ぐことができる。
【００１４】
【実施例】
以下、ＳＴＭ／ＡＴＭ変換回路に用いるセル組立回路の１実施例を用いて本発明を説明する。図１は、本発明に係るＳＴＭ／ＡＴＭ変換回路に用いるセル組立回路の構成を示すブロック図である。
【００１５】
本発明に係るＳＴＭ／ＡＴＭ変換回路に用いるセル組立回路１００は、バッファ１０２と、バッファコントロール部１０３と、セル組立タイミング部１０８と、アダプテーションヘッダ部生成回路１１０と、セルヘッダ部生成回路１１１と、多重化部（ＭＵＸ）１１２から構成される。バッファコントロール部１０３は、書込カウンタ１１６と、読出カウンタ１１７と、カウンタセット部１２４からなる。
【００１６】
以下、図１を用いて、本発明のセル組立回路の動作を説明する。ＳＴＭ網は、複数のチャネル回線を収容し、データをフレーム上に割り振られたタイムスロットにのせて転送する。一方ＡＴＭ網では、ヘッダ部とデータフィールド部とから構成されるセルと呼ばれるパケットでデータを転送する。
【００１７】
ＳＴＭ回線とＡＴＭ回線を収容する交換機は、ＳＴＭ回線データをセルフォーマットに変換してＳＴＭ信号からＡＴＭ信号へ変換する機能を有しており、ＳＴＭ回線データからＡＴＭ回線データに変換されたデータをＡＴＭ網に伝送および交換する。ＡＴＭ回線網の受信側交換機は、受信したＡＴＭ回線データに変換されたデータを元のデータフォーマットに復元して、ＳＴＭ信号に変換する。本発明に係るセル組立回路は、この交換機に用いられるＳＴＭ／ＡＴＭ変換回路に用いられ、簡単な構成の装置を用いてＳＴＭ回線データを送信セルに変換する際の処理速度を従来のものに比して向上させたセル組立回路である。
【００１８】
以下、具体的にＳＴＭ回線データを送信セルに組み立てるセル組立動作を説明する。セル組立回路１００へ入力されたＳＴＭ回線データ１０１は、まず、バッファ１０２に蓄えられる。バッファコントロール部１０３は、バッファ１０２の書込アドレス１２１を示す書込カウンタ１１６と、バッファ１０２の読出アドレス１２０を示す読出カウンタ１１７を備えている。バッファコントロール部１０３は、ＳＴＭ回線データ１０１のタイミングクロック１０４で、書込カウンタ１１６をカウントし、このカウント値に基づいて出力される書込アドレス１２１によって指定されるバッファ１０２のアドレスにＳＴＭ回線データ１０１を書き込み、送信セル１１３のクロックに同期した読出クロック１０９で読出カウンタ１１７をカウントし、このカウント値に基づいて出力される読みだしアドレス１２０によってバッファ１０２の内容を読み出す。さらに、バッファコントロール部１０３は、書込カウンタ１１６の内容と読出カウンタ１１７の内容を比較して、バッファ１０２内に蓄えられるＳＴＭ回線のデータ量が、セル組立に必要なデータ量となるよう管理する。
【００１９】
図２は、セル組立回路における読出アドレス１２０と、外部トリガ１１５と、送信セル１１３と、ＳＴＭ回線データ１０１と、セット信号１２２の時間的関係を示すタイミングチャートである。
【００２０】
セル組立タイミング部１０８は、５３クロックを１サイクルとするカウンタを具備しており、外部トリガ１１５を受けると、バッファコントロール１０３にセット信号１０６を送信するとともに、前記カウンタが先頭からカウント動作を開始する。さらに、セル組立タイミング部１０８は、カウンタのカウントの初めの５クロックでセルヘッダ部生成回路１１１からセルヘッダ部１１９を読出す読出クロック１０９と、次の１クロックでアダプテーションヘッダ部生成回路１１０からアダプテーションヘッダ部１１８を読み出す読出クロック１０９と、続く４７クロックでバッファ１０２からデータ１０５を読み出す読出クロック１０９を出力する。また、セル組立タイミング部１０８は、多重化部（ＭＵＸ）１１２に前記各読出クロック１０９に同期してそれぞれのヘッダ部およびデータを選択するセレクト信号１０７を送出する。多重化部１１２は、前記セレクト信号１０７に基づいて前記セルヘッダ部１１９とアダプテーションヘッダ部１１８とデータ１０５を多重化して送信セル１１３を形成し送出する。
【００２１】
バッファコントロール部１０３は、セル組立タイミング回路１０８からのセット信号１０６を受信すると、書込カウンタ１１６の値を所定値にセットする書込カウンタ値セット信号１２２を書込カウンタ１１６に送出する。セットする値は、バッファ１０２の読出速度と書込速度に基づいて決定されるが、バッファ１０２からデータ１０１を読出す際、データを読み出してから読出クロックがちょうど４７クロック目にバッファ１０２内のデータが全て読み出されるように書込カウンタのセット値を決める。すなわち、カウンタセット部１２４で書込カウンタ１１６の値と読出カウンタ１１７の値の変化を監視してセットする値を計算する。本実施例では、書込カウンタ１１６のセット値を２３として説明する。
【００２２】
しかし、書込カウンタ１１６のセット値を読出速度と書込速度に基づいて決定しただけでは、セル組立回路１００を正常に起動させることはできない。すなわち、書込カウンタ１１６のセット値をセットするタイミングを合わせる必要がある。そこで、外部トリガ１１５を受信した時に、書込カウンタ１１６のカウント値を所定の値例えば２３にセットする。こうすると書込カウンタ１１６の値が２３より大きい場合は、バッファ１０２のデータは廃棄されることになる。また書込カウンタ１１６の値が２３より小さい場合は、バッファ１０２にダミーデータを書き込むことになる。なお、書込カウンタ１１６の値が２３の場合は、そのままの状態を保つことになり、データは廃棄されずダミーデータが書き込まれることはない。このデータの廃棄またはダミーデータの書込みの動作は、セル組立回路１００の初期の立ち上げ時に行われるものであって、ＳＴＭ網のＳＴＭ回線のフレーム同期をとる際の動作であるので、意味のあるデータは送られておらず、データ伝送上なんら問題を生じることはない。
【００２３】
図３にバッファ１０２の書込時および読出時の状態図を示す。ＳＴＭ回線のデータ１０１がバッファ１０２内に所定量以上残っている場合、すなわち、書込カウンタ１１６の値が所定値（例えば、２３）より大きい場合は、バッファ１０２に既に書き込まれているＳＴＭ回線データのうちライトポインタが２３以降のデータは廃棄され、２３クロック目からのＳＴＭ回線データが書き込まれる。またバッファ１０２内に残っているＳＴＭ回線のデータが所定量以下である場合、すなわち、書込カウンタ１１６の値が所定値（例えば、２３）より小さい場合は、ライトポインタは２３に移り、結果としてバッファ１０２に書込カウンタの値に相当するポインタから２３までに既に書き込まれているデータがダミーデータとして書き込まれたことになる。
【００２４】
ここで、外部トリガ１１５と、ＳＴＭ回線データ１０１と、バッファ１０２からの読出データ１０５は同期しているので、一度書込カウンタ１１６の値を上記のようにセットすると、外部トリガ１１５を受信したときの書込カウンタの値は常に同じ値を示すことになる。
【００２５】
このように構成することで、セル組立回路１００の初期の立ち上げ時に、ＳＴＭ網のＳＴＭ回線のフレーム同期をとる際、ＳＴＭ回線のデータが任意の量以上バッファに残っていた場合は、このＳＴＭ回線の残余のデータを廃棄することとなり、または、バッファ内のＳＴＭ回線のデータが任意の量以下であった場合は、任意の量になるようにダミーデータを挿入することとなって、バッファに蓄えられるＳＴＭ回線のデータをセル組立に必要なデータ量に調整することができ、セル組立による遅延を抑えることができる。
【００２６】
なお上記実施例では、回線データ１０１の送信速度とセル１１３の送信速度の関係から書込カウンタ１１６のセット値を２３としたが、回線データ１０１の送信速度とセル１１３の送信速度が変わっても書込カウンタ１１６のセット値を変えることで本実施例の働きが実現可能であることはいうまでもない。
【００２７】
次に、上述のセル組立回路を複数個用いてセル多重を行うようにしたＳＴＭ／ＡＴＭ変換回路の構成を図４および図５を用いてを説明する。
【００２８】
図４は、セル組立回路を複数個用いてセル多重を行うようにしたＳＴＭ／ＡＴＭ変換回路の構成図を示し、図５は、そのタイミングチャートを示す。本実施例に係るＳＴＭ／ＡＴＭ変換回路は、複数個のセル組立回路１００−１〜１００−ｎ、多重回路１３０、セル送信要求制御回路１４０から構成される。
【００２９】
セル組立回路１００−１〜１００−ｎは、上述した図１に示される構成を有しており、それぞれ入力されたＳＴＭ回線データ１０１−１〜１０１−ｎを外部トリガ１１５−１〜１１５−ｎのタイミングで送信セル１１３−１〜１１３−ｎとして出力する。多重回路１３０は、セル組立回路１００−１〜１００−ｎから送出された各送信セル１１３−１〜１１３−ｎを多重化し多重セル１５０として出力する回路である。セル送信要求制御回路１４０は、各セル組立回路１００−１〜１００−ｎへ外部トリガ１１５−１〜１１５−ｎを出力するとともに多重回路１３０へ選択信号１４１を出力し多重化の動作を制御する回路である。
【００３０】
図５は、複数のセル組立回路を多重する場合のタイミングチャートであり、複数の外部トリガ１１５−１〜１１５−ｎと多重セル１５０の時間的関係を示している。
【００３１】
以下、複数のセル組立回路によってセル多重を行うときのＳＴＭ／ＡＴＭ変換回路の動作を説明する。本実施例では、セル組立回路１００の回路数をｎとし、各セル組立回路１００−１〜１００−ｎの送信セル１１３−１〜１１３−ｎの送信速度を同じとし、多重回路１３０から出力される多重セル１５０の送信速度を送信セル１１３の送信速度のｎ倍として説明する。
【００３２】
セル送出要求制御回路１４０は、ｎ進カウンタを持有している。セル送出要求制御回路１４０は、このｎ進カウンタをフリーランさせ、そのカウント値が“０”でセル組立回路１００−１に、“ｎ−１”でセル組立回路１００−ｎにそれぞれ外部トリガ１１５を送信するように、各セル組立回路１００−１〜１００−ｎに外部トリガ１１５−１〜１１５−ｎをタイミングをずらして順次与える。さらに、セル送信要求制御回路１４０は、多重回路１３０に外部トリガ１１５−１〜１１５−ｎに合わせて各セル組立回路１０１−１〜１０１−ｎからの送信セル１１３−１〜１１３−ｎの入力線を選択する選択信号１４１を送信する。
【００３３】
多重回路１３０は、受信した選択信号１４１に従って順次入力線を選択し出力し、送信セルの多重化を行ない多重セル１５０を送信する。このように、本発明では、外部トリガ１１５−１〜１１５−ｎのタイミングがそれぞれ送信セル長分ずらされているので、送信セル１１３−１〜１１３−ｎが同時に多重回路１３０に到着することがなくなるとともに、それぞれの送信セル１１３の先頭で一度タイミング合わせればそれ以後のセルについてはタイミングがとれているので、セルがきれいに並びセル衝突による遅延を防ぐことができる。
【００３４】
なお、本実施例では、セル組立回路１００の回路数をｎとし、各セル組立回路１００のセル送信１１３速度を同じとし、多重回路１３０の多重セル１５０の送信速度をセル１１３の送信速度のｎ倍の場合を示したが、各セル組立回路１００のセル１１３の送信速度が違う場合や、セル組立回路１００の数が異なる場合には、セル送信要求制御回路１４０を変更して外部トリガ１１５と選択信号１４１の送信タイミングを変えることで対応できることはいうまでもない。
【００３５】
【発明の効果】
以上説明したように、本発明のセル組立回路およびＳＴＭ／ＡＴＭ変換回路は、バッファ内のＳＴＭ回線データを所定量に保つように構成したので、簡単な構成でセル組立回路での遅延を抑えることができ、かつ、外部トリガによってセルを取り出すようにしたので、多重回路でのセルの衝突を防ぐことができる。
【図面の簡単な説明】
【図１】セル組立回路の構成を示すブロック図。
【図２】セル組立回路の動作を示すタイミングチャート。
【図３】バッファの書込・読出時の状態図。
【図４】複数のセル組立回路をもってセル多重を行なうＳＴＭ／ＡＴＭ変換回路の構造を示す構成図。
【図５】複数のセル組立回路をもってセル多重を行なうＳＴＭ／ＡＴＭ変換回路の動作を示すタイミングチャート。
【符号の説明】
１００  セル組立回路
１０１  ＳＴＭ回線データ
１０２  バッファ
１０３  バッファコントロール部
１０４  タイミングクロック
１０５  送信セル
１０６  セット信号
１０７  セレクト信号
１０８  セル組立タイミング部
１０９  読出クロック
１１０  アダプテーションヘッダ部生成回路
１１１  セルヘッダ部生成回路
１１２  多重化部（ＭＵＸ）
１１３  セル
１１５  外部トリガ
１１６  書込カウンタ
１１７  読出カウンタ
１２４  カウンタセット部
１４０  セル送信要求制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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