(57)【特許請求の範囲】
【請求項１】
強誘電体膜を誘電体とする強誘電体容量を有する半導体装置の製造方法において、シリコン基板表面にＭＯＳトランジスタを形成する工程と、このＭＯＳトランジスタ上に第１の絶縁膜を形成し前記ＭＯＳトランジスタの一方の拡散層に接続する第１のコンタクト及び他方の拡散層に接続する第２のコンタクトを形成する工程と、水素を含む雰囲気中にて第１の熱処理をして前記ＭＯＳトランジスタ形成工程及び前記コンタクト形成工程における膜形成工程で発生する欠陥を回復する工程と、前記第１の絶縁膜上に前記第１のコンタクトに接続する下部電極、その上層の強誘電体膜及びその上層の上部電極を形成して強誘電体容量を形成する工程と、全面に第２の絶縁膜を形成し前記第２のコンタクトと前記上部電極とを接続する配線を形成する工程と、窒素雰囲気中にて第２の熱処理をして前記強誘電体容量の形成工程で発生する欠陥を回復する工程と、を有することを特徴とする強誘電体容量を有する半導体装置の製造方法。
【請求項２】
前記コンタクト形成工程と前記第１の熱処理工程との間に、前記第１の絶縁膜上に複数の配線層を形成する工程を有することを特徴とする請求項１に記載の強誘電体容量を有する半導体装置の製造方法。
【請求項３】
強誘電体膜を誘電体とする強誘電体容量を有する半導体装置の製造方法において、シリコン基板表面にＭＯＳトランジスタを形成する工程と、このＭＯＳトランジスタ上に第３の絶縁膜を形成する工程と、前記ＭＯＳトランジスタの一方の拡散層に接続する第１のコンタクト及び他方の拡散層に接続する第２のコンタクトを形成する工程と、水素を含む雰囲気中にて第１の熱処理をして前記ＭＯＳトランジスタ形成工程及び前記第３の絶縁膜の形成工程における膜形成工程で発生する欠陥を回復する工程と、前記第３の絶縁膜上に下部電極、その上層の強誘電体膜及びその上層の上部電極からなる強誘電体容量を形成する工程と、第４の絶縁層を形成し前記第２のコンタクトと前記上部電極とを接続する配線を形成する工程と、窒素雰囲気中にて第２の熱処理をして前記強誘電体容量の形成工程で発生する欠陥を回復する工程と、を有することを特徴とする強誘電体容量を有する半導体装置の製造方法。
【請求項４】
前記強誘電体容量の下部電極が前記第１のコンタクトに接続されていることを特徴とする請求項３に記載の強誘電体容量を有する半導体装置の製造方法。
【請求項５】
前記第１及び第２の熱処理は３００乃至５００℃の温度で行うことを特徴とする請求項１乃至４のいずれか１項に記載の強誘電体容量を有する半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体を誘電体膜とする強誘電体容量を有する半導体装置の製造方法に関し、特に、製造工程中に生じるＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ特性の劣化の回復を図った強誘電体容量を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、半導体装置においては、製造工程中に生じる欠陥によるトランジスタ特性の劣化を改善することが重要な要素の１つとなっている。
【０００３】
通常、トランジスタを備えたメモリは、最終工程において、水素雰囲気中で熱処理が行われている。これはトランジスタのゲート酸化膜と基板との界面の欠陥を拡散した水素で終端することにより、ゲート酸化膜の界面準位密度を低減し、安定したトランジスタ特性を得るためである。
【０００４】
従って、この水素による熱処理は、製造工程の最後に行うものであるが、一般的に使用されている強誘電体容量を形成する酸化物電極及び強誘電体は酸化物であるので、水素による熱処理により、強誘電体が還元されて特性が劣化してしまうという問題があった。
【０００５】
即ち、水素処理を施すことにより、強誘電体容量に使用されている酸化物である強誘電体が還元され強誘電体特有の特性を示さなくなってしまい、強誘電体容量として使用することができない。しかし、特に、強誘電体容量からなるメモリ部とロジック回路部とを１つのチップ上に形成する所謂ロジック混載強誘電体メモリにおいては、ロジック部の特性を維持するためには、水素中での熱処理は欠かすことのできない工程である。
【０００６】
そこで、例えば特開平１１−１１１９３０号公報には、上部電極形成後の水素を含む不活性ガス雰囲気中における熱処理によって生じる強誘電体特性の劣化及びリーク電流の増加の防止を図った半導体素子の製造方法が開示されている（従来例１）。
【０００７】
従来例１の技術においては、半導体基板に形成されたスイッチングトランジスタとなるＭＯＳトランジスタと、第１の層間絶縁膜に形成されたコンタクトホールを介して前記ＭＯＳトランジスタと電気的に接続され、強誘電体膜を誘電体とするキャパシタとを有し、配線を介して他の半導体素子と接続されている半導体記憶素子の製造方法において、前記キャパシタの下部電極上に前記誘電体膜を形成した後、上部電極を形成する前に、水素雰囲気にて、３００乃至４５０℃の温度で第１の熱処理を行うことにより、前記ＭＯＳトランジスタのゲート絶縁膜と前記半導体基板との界面での欠陥を終端する。更に、前記キャパシタの上部電極を前記強誘電体膜上に形成し、層間絶縁膜を形成した後、コンタクトホールを形成し、前記ＭＯＳトランジスタと他の半導体記憶素子とを接続する配線を形成する。その後、表面保護膜を形成し、酸素又は酸素及び不活性ガスの混合ガス雰囲気中にて３００乃至４５０℃の第２の熱処理をする。これにより、コンタクトホールの開口、金属配線の加工、及び表面保護膜形成工程中に導入されるプラズマ損傷を回復させる。
【０００８】
また、例えば特開平１１−３１７５００号公報には、多層配線形成を先に行い強誘電体容量形成前に水素中で熱処理することが開示されている（従来例２）。従来例２の半導体装置は、複数のメタル配線と、下部電極、セラミックス薄膜及び上部電極から構成されたセラミックス薄膜容量と、選択トランジスタとを有し、シリコン基板上に選択トランジスタを形成し、この選択トランジスタに接続するコンタクトを形成し、前記メタル配線を形成した後で水素を含む雰囲気中にて熱処理し、その後セラミックス薄膜容量を形成している。これにより、セラミックス薄膜容量形成後にタングステンプラグによるビアを形成する必要がないため、タングステンのＣＶＤによりセラミックス容量が劣化することを防止することができる。また、水素による熱処理により、トランジスタの劣化を低減することができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、従来例１の技術においては、強誘電体膜の劣化を防止することを目的として、強誘電体膜形成後、上部電極形成前に水素処理（第１の熱処理）を行っているが、強誘電体膜の形成後に水素熱処理を行っている以上、強誘電体膜の特性が水素処理によって劣化することは避けられないという問題点がある。
【００１０】
また、従来例２の技術においては、強誘電体容量形成工程において欠陥を生ずるため、トランジスタ特性のばらつきが生じてしまうという問題点があった。
【００１１】
本発明はかかる問題点に鑑みてなされたものであって、強誘電体特性の劣化させることなく、最終工程で水素による熱処理をしたときと同等のトランジスタ特性を得ることができる強誘電体容量を有する半導体装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明に係る強誘電体容量を有する半導体装置の製造方法は、強誘電体膜を誘電体とする強誘電体容量を有する半導体装置の製造方法において、シリコン基板表面にＭＯＳトランジスタを形成する工程と、このＭＯＳトランジスタ上に第１の絶縁膜を形成し前記ＭＯＳトランジスタの一方の拡散層に接続する第１のコンタクト及び他方の拡散層に接続する第２のコンタクトを形成する工程と、水素を含む雰囲気中にて第１の熱処理をして前記ＭＯＳトランジスタ形成工程及び前記コンタクト形成工程における膜形成工程で発生する欠陥を回復する工程と、前記第１の絶縁膜上に前記第１のコンタクトに接続する下部電極、その上層の強誘電体膜及びその上層の上部電極を形成して強誘電体容量を形成する工程と、全面に第２の絶縁膜を形成し前記第２のコンタクトと前記上部電極とを接続する配線を形成する工程と、窒素雰囲気中にて第２の熱処理をして前記強誘電体容量の形成工程で発生する欠陥を回復する工程と、を有することを特徴とする。
【００１３】
本発明においては、強誘電体を用いた容量を形成する製造工程において、強誘電体容量形成前に行う第１の熱処理を水素雰囲気中で行うことにより、第１の熱処理前の製造工程で生じるＭＯＳトランジスタ等の酸化膜中、又は電極若しくは酸化膜等の界面の欠陥を回復させ、窒素雰囲気中での第２の熱処理により、強誘電体容量を形成する工程での欠陥を回復させるため、水素処理により強誘電体容量を劣化させることがなく、製造工程中に生じる欠陥を回復することができる。
【００１４】
また、本発明においては、前記コンタクト形成工程と前記第１の熱処理工程との間に、前記第１の絶縁膜上に複数の配線層を形成する工程を有してもよい。
【００１５】
本発明に係る他の強誘電体容量を有する半導体装置の製造方法は、誘電体膜を誘電体とする強誘電体容量を有する半導体装置の製造方法において、シリコン基板表面にＭＯＳトランジスタを形成する工程と、このＭＯＳトランジスタ上に第３の絶縁膜を形成する工程と、前記ＭＯＳトランジスタの一方の拡散層に接続する第１のコンタクト及び他方の拡散層に接続する第２のコンタクトを形成する工程と、水素を含む雰囲気中にて第１の熱処理をして前記ＭＯＳトランジスタ形成工程及び前記第３の絶縁膜の形成工程における膜形成工程で発生する欠陥を回復する工程と、前記第３の絶縁膜上に下部電極、その上層の強誘電体膜及びその上層の上部電極からなる強誘電体容量を形成する工程と、第４の絶縁層を形成し前記第２のコンタクトと前記上部電極とを接続する配線を形成する工程と、窒素雰囲気中にて第２の熱処理をして前記強誘電体容量の形成工程で発生する欠陥を回復する工程と、を有することを特徴とする。また、前記強誘電体容量の下部電極が前記第１のコンタクトに接続されていてもよい。
【００１６】
本発明における第１及び第２の熱処理は３００乃至５００℃の温度で行うことができる。
【００１７】
【発明の実施の形態】
以下、本発明の第１の実施例について添付の図面を参照して具体的に説明する。本発明の特徴は、強誘電体容量を有する半導体装置において、強誘電体容量に悪影響を与えず、製造工程中に生じるトランジスタ等の特性の劣化を回復させるために、熱処理を２回に分けて行うことにある。図１及び図２は本発明の第１の実施例に係る強誘電体容量を有する半導体装置の製造方法をその工程順に示す断面図である。なお、図１及び図２には、強誘電体メモリ領域Ａと、ロジック回路領域Ｂとが示されている。
【００１８】
図１（ａ）に示すように、強誘電体メモリ領域Ａ及びロジック回路領域Ｂとなるシリコン基板１表面には、公知の技術により、素子分離絶縁膜２ａ、２ｂが形成され、これらの素子分離絶縁膜２ａ、２ｂに仕切られた素子領域の基板上にゲート絶縁膜４０ａ及び４０ｂが形成され、素子領域の所定の位置にゲート電極３ａ及び３ｂが形成されており、このゲート電極３ａ、３ｂをマスクとして基板表面にイオン注入することにより、基板表面にソース・ドレインン領域となる拡散層（図示せず）が形成されている。これにより、強誘電体メモリ領域Ａ及びロジック回路領域Ｂに夫々トランジスタ４ａ及び４ｂが形成されている。本実施例においては、素子分離絶縁膜２ｂにより、強誘電体メモリ領域Ａとロジック回路領域Ｂが分離されている。
【００１９】
このシリコン基板１上に形成されたＭＯＳトランジスタ４ａ、４ｂ上に、図１（ｂ）に示すように、公知の技術により層間絶縁膜及び配線を形成する。先ず、プラズマＣＶＤ又は熱ＣＶＤ等の方法により、例えばＳｉＯ２を主成分とする層間絶縁膜５を堆積する。この後、強誘電体メモリ領域Ａのソース・ドレイン領域の拡散層へ接続する電極並びにロジック回路領域Ｂのトランジスタ４ｂのゲート３ｂ及びソース・ドレイン領域の拡散層へ接続する電極を形成するための夫々スルーホール６ａ及び６ｂをドライエッチング等により形成する。その後、タングステン又はポリシリコン等の導電体により、スルーホール６ａ及び６ｂを埋め込み夫々コンタクト７ａ及び７ｂを形成する。
【００２０】
次に、図１（ｃ）に示すように、例えばＡｌ、Ｔｉ又はＴｉＮ等の積層膜を形成し、その後、この層間膜上に、コンタクト７ａ及び７ｂに接続する公知のリソグラフィ技術及びエッチング技術により夫々第１の配線８ａ及び８ｂを形成する。
【００２１】
その後、図１（ｄ）に示すように、層間絶縁膜５と同様にして、層間絶縁膜９を成膜し、第１の配線８ａ及び８ｂに接続する電極を形成するためのスルーホールを形成し、タングステン等の導電体によりこのスルーホールを埋め込み夫々コンタクト１０ａ及び１０ｂを形成する。
【００２２】
ここで、本発明に従って、第１の熱処理として水素、又は窒素等で希釈された水素雰囲気中にて、３００乃至５００℃程度の温度で、５乃至６０分間程度の熱処理を行う。エッチング、各膜の成膜時の熱及びプラズマ等の影響により、層間絶縁膜５、９を構成する酸化膜又は電極等の境界面等には、欠陥が生じてトランジスタ特性の劣化の原因になる。水素中で熱処理を行うことによってこれらの欠陥が回復することは公知である。しかし、従来のように製造工程の最終工程で水素による熱処理を行うと、一般的に使用されている強誘電体容量を形成する酸化物電極及び強誘電体は酸化物であるので、水素により還元されて特性が劣化してしまうが、本発明においては、強誘電体容量を形成する直前のこの段階で水素処理することにより、強誘電体に影響を与えることなしに、第１の熱処理工程までに生じる上述の欠陥を回復することができる。
【００２３】
次に、図２（ａ）に示すように、強誘電体メモリ領域Ａのコンタクト１０ａに接続する強誘電体容量１１を形成する。強誘電体容量１１は、下部電極１２、強誘電体膜１３及び上部電極１４を順次積層して形成する。強誘電体膜１３の強誘電体としては、例えばチタンジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、以下、ＰＺＴ）又はＳｒＢｉ２Ｔａ２Ｏ９（以下、ＳＢＴ）等を主成分とするものがあり、Ｌａ、Ｃａ、Ｓｒ及びＮｂ等が添加物として添加されていてもよい。強誘電体の成膜方法としては、ＣＶＤ、スパッタ又はゾルゲル法等がある。また、強誘電体容量の電極は、Ｐｔ、Ｉｒ、ＩｒＯ２、Ｒｕ、ＲｕＯ２、又はＳｒＲｕＯ３等及びこれらの積層膜があり、主にスパッタ等により成膜される。また、ＭＯＳトランジスタ４ｂの他方の拡散層に接続するコンタクト１０ａ及びロジック回路領域Ｂのコンタクト１０ｂに夫々接続する配線１５ａ及び１５ｂを形成する。
【００２４】
その後、図２（ｂ）に示すように、強誘電体容量１１に例えばダメージが少ないＯ３−ＴＥＯＳ（テトラエトキシシラン：Ｓｉ（ＯＣ２Ｈ５）４）を使用したＣＶＤ等により層間絶縁膜１６を形成し、Ａｌ、Ｔｉ、ＴｉＮ、Ｐｔ、若しくはＩｒ等又はこれらの積層膜を形成し、強誘電体容量１１の上部電極１４及び配線１５ａ並びに１５ｂに接続する夫々配線１７ａ及び１７ｂを形成する。
【００２５】
そして、図２（ｃ）に示すように、本発明に従って、第２の熱処理として窒素中で３００乃至５００℃程度の温度で５乃至６０分程度の熱処理をする。ここでは、第１の熱処理を行った後工程で生じた欠陥を回復すればよい。しかも、第１の熱処理後の工程は、時間が短く、更に第１の熱処理時の水素が各膜中に存在するのため、窒素中での熱処理で、上記の欠陥を十分回復することができる。
【００２６】
本実施例においては、強誘電体特性を大きく劣化させる水素中での第１の熱処理をロジック回路領域の配線を形成した直後、即ち、強誘電体容量の形成前に行っているため、強誘電体特性を劣化させずに、トランジスタ特性を回復させることができる。また、水素による第１の熱処理を行った後の工程は、強誘電体容量及びその接続配線工程のみであり、これによるロジック回路領域Ｂへ与える影響が小さい。更に、１度水素中で第１の熱処理を行った後、第２の熱処理を窒素中で行っているため、水素が各膜中に存在して第２の熱処理を有効に働かせると共に、強誘電体容量及びこれに接続する接続配線を形成する工程で生じるダメージも回復させることができる。従って、強誘電体特性を劣化させることなく、半導体装置の製造工程において生じる酸化膜及び電極界面の欠陥を回復することができ、極めて優れたトランジスタ特性を得ることができる。
【００２７】
次に、第２の実施例について説明する。図３は、本発明の第２の実施例に係る強誘電体容量を有する半導体装置を示す断面図である。本実施例においては、第１の実施例で形成した配線層を複数層積層したものである。なお、図３に示す第２の実施例において、図１及び図２に示す第１の実施例と同一の構成要素には同一の符号を付してその詳細な説明は省略する。
【００２８】
図３に示すように、強誘電体メモリ領域Ａ及びロジック回路領域Ｂのシリコン基板１表面に素子分離絶縁膜２ａ及び２ｂが形成され、この素子分離絶縁膜２ａ、２ｂに囲まれた領域のシリコン基板１上にゲート絶縁膜４０ａ及び４０ｂが形成され、更にこのゲート絶縁膜４０ａ及び４０ｂ上の所定の位置にゲート電極３ａ及び３ｂが形成されている。更に、このゲート電極３ａ及び３ｂをマスクにシリコン基板１の表面にイオン注入することにより、ソース・ドレイン領域（図示せず）を形成して、夫々トランジスタ４ａ及び４ｂを形成する。このトランジスタ４ａ及び４ｂ上に、層間絶縁膜５を堆積した後、ソース・ドレイン領域の拡散層及びゲートへ接続する夫々コンタクト７ａ及び７ｂを形成し、層間絶縁膜５上にコンタクト７ａ及び７ｂに接続する夫々第１の配線８ａ及び８ｂを形成する。
【００２９】
本実施例では、層間絶縁膜５上に更に、層間絶縁膜１８及び第１の配線８ａ及び８ｂに接続する夫々コンタクト１９ａ及び１９ｂを形成し、更にまた、層間絶縁膜１８上にコンタクト１９ａ及び１９ｂに接続する夫々配線２０ａ及び２０ｂを形成し、全面に層間絶縁膜２１を形成し、配線２０ａ及び２０ｂに接続する夫々コンタクト２２ａ及び２２ｂを形成する。そして、この層間絶縁膜２１上に、コンタクト２２ａ及び２２ｂに接続する夫々配線２３ａ及び２３ｂを形成し、更に層間絶縁膜９及び配線２３ａ及び２３ｂに接続する夫々コンタクト１０ａ及び１０ｂを形成する。このようにして、必要な数の配線層を形成する。
【００３０】
複数の配線層を形成した後、水素、又は窒素等で希釈された水素雰囲気中にて、３００乃至５００℃程度の温度で、５乃至６０分間程度の第１の熱処理をする。その後の工程は第１の実施例と同様であって、強誘電体容量１１、配線１５ａ、１５ｂ、層間絶縁膜１６、及び配線１７ａ、１７ｂを形成した後、窒素中で３００乃至５００℃程度の温度で５乃至６０分程度の第２の熱処理をする。
【００３１】
本実施例においては、強誘電体形成前に第１の熱処理をすることにより、トランジスタ上に複数の配線層を形成した場合においても、強誘電体容量にダメージを与えることなく、優れたトランジスタ特性を得ることができる。
【００３２】
次に、本発明の第３の実施例について説明する。図４（ａ）乃至（ｅ）は、本発明の第２の実施例に係る強誘電体容量を有する半導体装置の製造方法をその工程順に示す断面図である。なお、図４に示す第３の実施例において、図１及び図２に示す第１の実施例と同一の構成要素には同一の符号を付してその詳細な説明は省略する。
【００３３】
第１の実施例では、配線の形成を容量形成工程の前に行っていたが、本第３の実施例においては、配線を容量形成後に行う構造を有する半導体装置の製造方法である。
【００３４】
先ず、第１の実施例と同様に、図４（ａ）に示すように、シリコン基板１の強誘電体メモリ領域Ａ及びロジック回路領域Ｂに夫々トランジスタ４ａ及び４ｂを形成する。即ち、シリコン基板１の表面に素子分離絶縁膜２ａ、２ｂを形成し、この素子分離絶縁膜２ａ、２ｂに囲まれた領域のシリコン基板１の上に夫々ゲート絶縁膜４０ａ、４０ｂ、及び夫々ゲート電極３ａ、３ｂを形成し、更に、シリコン基板１の表面に、ゲート電極３ａ、３ｂをマスクとしてイオン注入することによりソース・ドレイン領域を構成する拡散層（図示せず）を形成する。
【００３５】
次いで、図４（ｂ）に示すように、このトランジスタ上に層間絶縁膜５を形成し、拡散層及び電極等に接続するスルーホールを形成し、このスルーホールをタングステン又はポリシリコン等の導電体で埋め込みコンタクト７ａ、７ｂを形成する。
【００３６】
本実施例においては、ここで、図４（ｃ）に示すように、水素、又は窒素等で希釈した水素雰囲気中、３００乃至５００℃程度にて５乃至６０分間程度の第１の熱処理を行う。
【００３７】
その後、図４（ｄ）に示すように、層間絶縁膜５上の強誘電体メモリ領域Ａに下部電極３０、強誘電体膜３１及び上部電極３２からなる強誘電体容量３３を形成する。強誘電体容量は、第１の実施例と同様に形成することができる。なお、本実施例においては、強誘電体容量３３の下部電極３０に接続する配線を形成するため、上部電極３２は選択的に形成されている。その後、全面に絶縁膜３４を形成し、コンタクト７ａ、７ｂ、強誘電体容量３３の上部電極３２及び下部電極３０に接続する配線３５を形成する。このとき、強誘電体メモリ領域Ｂの一方の拡散層に接続するコンタクト７ａと強誘電体容量３３の上部電極とを接続する。
【００３８】
そして、図４（ｅ）に示すように、窒素雰囲気中にて３００乃至５００℃程度の温度で、５乃至６０分間程度の第２の熱処理を行う。
【００３９】
本実施例においては、配線形成工程の前に誘電体容量を形成するため、強誘電体容量形成時に６００℃程度の熱処理を加えることが可能であり、強誘電体の成膜が容易になる。この場合でも、強誘電体容量形成前に１度、水素中にて第１の熱処理を行っているため、その後の第２の熱処理である窒素処理を極めて有効に働かせることができる。
【００４０】
なお、本実施例では、強誘電体容量をコンタクトの上ではなく、このコンタクトに隣接して形成し、配線によりコンタクトと強誘電体容量とを接続する方法を示したが、当然、強誘電体容量の下部電極をコンタクトの上に形成して接続した場合にも同様の効果を奏する。
【００４１】
【発明の効果】
以上詳述したように、本発明においては、製造工程中に生じる酸化膜中、又は電極若しくは酸化膜等の界面に生じる欠陥を、強誘電体容量の形成前に行う水素雰囲気中での第１の熱処理と、強誘電体容量形成後に行う窒素雰囲気中での第２の熱処理により回復させることができる。即ち、第１の熱処理により完全に上記の欠陥を回復し、第２の熱処理により、強誘電体容量を形成する工程での欠陥を回復することができる。従って、強誘電体容量を劣化させずに製造工程で生じる欠陥を回復して良好なトランジスタ特性を得ることができる。
【図面の簡単な説明】
【図１】（ａ）乃至（ｅ）は、本発明の第１の実施例に係る強誘電体容量を有する半導体記憶装置の製造方法をその工程順に示す断面図である。
【図２】（ａ）乃至（ｄ）は、同じく、図１（ａ）乃至（ｅ）に示す工程の次の工程をその工程順に示す断面図である。
【図３】本発明の第２の実施例に係る強誘電体容量を有する半導体装置を示す断面図である。
【図４】（ａ）乃至（ｅ）は、本発明の第２の実施例に係る強誘電体容量を有する半導体装置の製造方法をその工程順に示す断面図である。
【符号の説明】
１；シリコン基板
２ａ、２ｂ；素子分離絶縁膜
３ａ、３ｂ；ゲート電極
４ａ、４ｂ；ＭＯＳトランジスタ
５、９、１８、２１；層間絶縁膜
６ａ、６ｂ；コンタクトホール
７ａ、７ｂ、１０ａ、１０ｂ；コンタクト
８ａ、８ｂ、１５ａ、１５ｂ、１７ａ、１７ｂ、３５；配線
１１、３３；強誘電体容量
１２、３０；下部電極
１３、３１；強誘電体膜
１４、３２；上部電極
１６；絶縁膜
【図１】
0003623427.tif 000002
【図２】
0003623427.tif 000003
【図３】
0003623427.tif 000004
【図４】
0003623427.tif 000005