(57)【特許請求の範囲】
【請求項１】
パッド上に形成されたパッシベーション膜と、
該パッシベーション膜に形成された、該パッド上に位置する開口部と、
該開口部内及び該パッシベーション膜上に形成された金属膜と、
該金属膜上に形成されたバンプと、
を具備し、
上記開口部の端部と上記バンプの外側壁との間の長さｂが下記式を満たすものになっていることを特徴とする半導体装置。
ｂ≧５＋ＲＯＵＮＤ（ａ／３５）
ただし、ａは、バンプの上面が方形の場合はその対角線の長さをいい、バンプの上面が円形又は多角形の場合はその直径の長さをいう。ＲＯＵＮＤは四捨五入して整数値化する記号であり、ａ，ｂの単位はμｍとする。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の外部接続技術、及び半導体装置のパッケージ技術に関するものである。特には、半導体装置を実装した際に、パッシベーション膜にクラックが発生するのを抑制することが可能な半導体装置に関するものである。
【０００２】
【従来の技術】
従来の半導体装置（ＩＣチップ）について図１を参照しつつ説明する。但し、図１は本発明の実施の形態による半導体装置であるが、便宜上、従来の半導体装置についての説明に利用する。
【０００３】
半導体基板１上にはトランジスタが形成されている。また、半導体基板１上には、このトランジスタに電圧を供給するための配線９が形成されている。この配線９は金属パッド１０２に電気的に接続されている。この金属パッド１０２の上にはパッシベーション膜１０３が形成されてり、このパッシベーション膜１０３には該金属パッド１０２上に位置する開口部が形成されている。金属パッド１０２上には該開口部を介して金属膜１０５，１０６が形成されており、該金属膜上には金属メッキバンプ１０９が形成されている。
【０００４】
【発明が解決しようとする課題】
上記従来の半導体装置における金属メッキバンプを加熱圧着してＴＡＢ(Tape Automated Bonding)実装を行った際、パッシベーション膜にクラックが発生することがある。このようにクラックが発生するＩＣチップは、上記開口部近傍のパッシベーション膜の膜厚が薄い場合やＩＣチップ内における１個のバンプ面積が大きい場合等である。
【０００５】
パッシベーション膜の膜厚が薄い場合にクラックが発生するのは、ＴＡＢ実装を行う際にＩＣチップに加えられる荷重に十分に耐え得る強度が不足しているためである。一方、パッシベーション膜の膜厚を厚くしすぎると、パッシベーション膜中に応力が集中してクラックが発生することがあり、この応力によって金属配線（Ａｌ配線）が断線することもある。
【０００６】
また、１個のバンプ面積が大きい場合にクラックが発生するのは、パッシベーション膜１０３に形成した開口端部とバンプ１０９の外側壁との間のエンクロースの距離ｂが、バンプ１０９の上面の面積の大きさにかかわらず一定であるためである。つまり、バンプ面積が大きいほどバンプの大きさに比べてエンクロースの距離ｂが小さくなるので、それだけ開口部近傍のパッシベーション膜の強度が弱くなるためである。
【０００７】
本発明は上記のような事情を考慮してなされたものであり、その目的は、半導体装置を実装した際に、パッシベーション膜にクラックが発生するのを抑制することが可能な半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、本発明の第1態様に係る半導体装置は、パッド上に形成されたパッシベーション膜と、該パッシベーション膜に形成された、該パッド上に位置する開口部と、該開口部内及び該パッシベーション膜上に形成された金属膜と、該金属膜上に形成されたバンプと、を具備し、上記パッシベーション膜は少なくともシリコン窒化膜を有し、上記金属膜と上記パッドとの間に位置する該シリコン窒化膜の厚さが１．２μｍ以上であることを特徴とする。
【０００９】
第1態様に係る半導体装置では、パッシベーション膜は少なくともシリコン窒化膜を有し、金属膜とパッドとの間に位置する該シリコン窒化膜の厚さを１．２μｍ以上とすることにより、実装時の熱と荷重に十分に耐え得るパッシベーション膜とすることができる。従って、パッシベーション膜にクラックが発生するのを抑制することができる。
【００１０】
本発明の第２態様に係る半導体装置は、複数のパッドと、各パッド上に形成されたパッシベーション膜と、該パッシベーション膜に形成された、各パッド上に位置する開口部と、各開口部内及び該パッシベーション膜上に形成された金属膜と、各金属膜上に形成されたバンプと、を具備することを特徴とする。
【００１１】
また、第２態様に係る半導体装置において、上記開口部の端部と上記バンプの外側壁との間の距離が、上記バンプの上面の面積に比例することが好ましい。これにより、バンプ上面の面積が大きくなれば開口部の端部とバンプの外側壁との間の距離も長くなるので、バンプの大きさにかかわらず開口部近傍のパッシベーション膜の強度をある程度一定にすることができる。
【００１２】
本発明の第３態様に係る半導体装置は、パッド上に形成されたパッシベーション膜と、該パッシベーション膜に形成された、該パッド上に位置する開口部と、該開口部内及び該パッシベーション膜上に形成された金属膜と、該金属膜上に形成されたバンプと、を具備し、上記開口部の端部と上記バンプの外側壁との間の長さｂが下記式を満たすものになっていることを特徴とする。
【００１３】
ｂ≧５＋ＲＯＵＮＤ（ａ／３５）
ただし、ａは、バンプの上面が方形の場合はその対角線の長さをいい、バンプの上面が円形又は多角形の場合はその直径の長さをいう。ＲＯＵＮＤは四捨五入して整数値化する記号であり、ａ，ｂの単位はμｍとする。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の一実施の形態について説明する。
【００１５】
図１は、本発明の実施の形態による半導体装置（ＩＣチップ）を示す断面図である。シリコン基板１の表面にはＬＯＣＯＳ酸化膜４が形成されており、ＬＯＣＯＳ酸化膜４の相互間のシリコン基板１にはソース・ドレイン拡散層５及びゲート酸化膜６が形成されている。ゲート酸化膜６上にはゲート電極７が形成されており、ゲート電極７、ＬＯＣＯＳ酸化膜４及びシリコン基板１の上には第１の絶縁膜８が形成されている。
【００１６】
第１の絶縁膜８にはコンタクトホール１７が形成されており、コンタクトホール１７内及び絶縁膜８上には導電膜９が形成されている。導電膜９及び絶縁膜８の上には第２の絶縁膜１０１が形成されている。この絶縁膜１０１は、例えばＣＶＤ（Chemical Vapor Deposition）法により形成されたシリコン酸化膜である。第２の絶縁膜１０１には接続孔１８が設けられており、この接続孔１８内及び絶縁膜１０１上にはＡｌからなる金属パッド１０２が形成されている。この金属パッド１０２は導電膜９に電気的に接続されている。
【００１７】
金属パッド１０２及び絶縁膜１０１の上には単層のシリコン窒化膜からなるパッシベーション膜１０３が形成されている。このパッシベーション膜１０３には、金属パッド１０２の上に位置する開口部１０４が形成されている。この開口部１０４内及びパッシベーション膜１０３の上にはＴｉＷからなる厚さ２０００〜４５００オングストロームのバリア金属層１０５が形成されている。このバリア金属層１０５の上にはＡｕからなる厚さ５００〜２５００の密着金属層１０６が形成されている。この密着金属層１０６の上には金バンプ１０９が形成されている。
【００１８】
上記バリア金属層１０５は、金バンプ１０９と金属パッド１０２とが混ざってしまうのを防止するバリア性を有する必要があるため、タングステンを含むのが好ましく、その一方で金属パッド１０２との密着性の良くする必要があるため、チタンを含むのが好ましい。従って、バリア金属層１０５はタングステンとチタンの合金を用いており、その割合はＴｉが１０％程度でＷが９０％程度が好ましい。
【００１９】
また、バリア金属層１０５と金属パッド１０２との間に形成されたパッシベーション膜１０３の厚さ２１０が１．２μｍ以上となるように、パッシベーション膜１０３は形成されている。
【００２０】
上記実施の形態によれば、単層のシリコン窒化膜からなるパッシベーション膜の厚さ２１０を１．２μｍ以上としている。これにより、金バンプ１０９を用いた加熱圧着によってＩＣチップを実装する際に、パッシベーション膜へのクラックの発生を抑制することができる。従って、実装時の信頼性および半導体装置自体の信頼性の向上を簡単な方法で達成することができる。
【００２１】
また、このＩＣチップに図１に示すバンプが複数形成されている場合、同一チップ内における各バンプは、上記開口部１０４と上記バンプ１０９の外側壁との間のエンクロースの距離ｂが、該バンプ１０９の上面の面積に比例するように形成されている。これにより、バンプ上面の面積が大きくなればエンクロースの距離ｂも長くなるので、バンプの大きさにかかわらず開口部近傍のパッシベーション膜の強度をある程度一定にすることができる。従って、ＩＣチップをＴＡＢ実装した際に、パッシベーション膜にクラックが発生するのを抑制することができる。
【００２２】
また、上記エンクロースの距離ｂは、下記式（１）を満たす距離になっていることがより好ましい。
【００２３】
ｂ≧５＋ＲＯＵＮＤ（ａ／３５）      （１）
ただし、ａは、バンプ１０９の上面が方形の場合はその対角線の長さをいい、バンプ１０９の上面が円形又は多角形の場合はその直径の長さをいう。ＲＯＵＮＤは四捨五入して整数値化する記号であり、ａ，ｂの単位はμｍとする。
【００２４】
このようにすることによって、ＩＣチップをＴＡＢ実装した際に、パッシベーション膜にクラックが発生するのを抑制することができる。
【００２５】
尚、上記実施の形態では、パッシベーション膜１０３を単層のシリコン窒化膜により形成しているが、これに限られず、パッシベーション膜１０３の少なくとも一部をシリコン窒化膜によって形成することも可能である。この場合は、そのシリコン窒化膜の膜厚を１．２μｍ以上とする必要がある。
【００２６】
また、本実施の形態では、金属パッド１０２及び絶縁膜１０１の上に、単層のシリコン窒化膜からなるパッシベーション膜１０３を形成しているが、これに限られず、金属パッド１０２及び絶縁膜１０１の上に、少なくとも１．２μｍ以上の厚さのシリコン窒化膜を含む他の膜（例えば酸化膜等）との積層構造からなるパッシベーション膜を形成することも可能である。
【００２７】
また、本実施の形態では、Ａｕからなる密着金属層１０６を用いているが、ＴｉＷ、Ｐｔ又はＴｉからなる密着金属層を用いることも可能である。
【００２８】
図２〜図７は、図１の半導体装置の製造方法を示す断面図である。なお、半導体基板上にトランジスタを形成する工程は従来の半導体製造プロセスと同様であるので説明を省略し、半導体基板上にバンプ電極を形成する工程のみ説明する。
【００２９】
まず、図２に示すように、絶縁膜１０１の上に金属パッド１０２を形成した後、この金属パッド１０２及び絶縁膜１０１の上にパッシベーション膜１０３を形成する。この際、パッシベーション膜１０３の少なくとも一部はシリコン窒化膜によって形成されており、そのシリコン窒化膜の膜厚は１．２μｍ以上とする。その後、パッシベーション膜１０３に開口部１０４を形成し、この開口部１０４は金属パッド１０２上に位置している。従って、開口部１０４により金属パッド１０２の表面の一部が露出する。
【００３０】
次に、図３に示すように、開口部１０４内及びパッシベーション膜１０３の上にスパッタリングによりＴｉＷからなる厚さ２０００〜４５００オングストロームのバリア金属層１０５を形成する。この後、連続してスパッタリングを行うことにより、バリア金属層１０５の上にＡｕからなる厚さ５００〜２５００オングストロームの密着金属層１０６を形成する。
【００３１】
次に、図４に示すように、密着金属層１０６の上に厚さ３０μｍのフォトレジスト膜１０７を塗布した後、露光、現像の工程を経て、フォトレジスト膜１０７に選択メッキ用開口部１０８を形成する。この開口部１０８は金属パッド１０２の上方に位置しており、この開口部１０８によって金属パッド１０２上の密着金属層１０６が露出する。
【００３２】
この後、図５に示すように、金属メッキ法を用いてＡｕを析出、成長させることにより、選択メッキ用開口部１０８の内部に金バンプ１０９を形成する。すなわち、密着金属層１０６に図示せぬ電極を接続し、該金属層１０６に所定の電圧を印可することにより、開口部１０８から露出している密着金属層１０６の上にＡｕを析出、成長させる。このようにして金バンプ１０９を形成する。
【００３３】
次に、図６に示すように、フォトレジスト膜１０７を剥離する。この後、図７に示すように、金バンプ１０９をマスクとしてヨウ化カリウムとヨウ素の混合液を用いて密着金属層１０６をエッチングする。その後、連続してバンプ１０９をマスクとして過酸化水素水と水の混合液を用いてバリア金属層１０５をエッチングする。このようにして図１に示す半導体装置を製作する。
【００３４】
図８は、図１に示すパッシベーション膜の構造と厚さを種々変更した半導体装置（ＩＣチップ）に、ＩＬＢ荷重を変えてＴＡＢ実装を行った結果、パッシベーション膜にクラックが発生した半導体装置のサンプル数を示す表である。
【００３５】
５水準のサンプルを準備し、各実験水準でのサンプル数は５チップとした。
【００３６】
第１のサンプルは、厚さ０．８μｍの単層のシリコン窒化膜からなるパッシベーション膜を備えた半導体装置である。第２のサンプルは、厚さ１．２μｍの単層のシリコン窒化膜からなるパッシベーション膜を備えた半導体装置である。第３のサンプルは、厚さ１．６μｍの単層のシリコン窒化膜からなるパッシベーション膜を備えた半導体装置である。第４のサンプルは、プラズマＣＶＤ法により形成された厚さ０．４μｍの酸化膜と厚さ１．２μｍのシリコン窒化膜の積層構造からなるパッシベーション膜を備えた半導体装置である。第５のサンプルは、プラズマＣＶＤ法により形成された厚さ０．４μｍの酸化膜と厚さ１．６μｍのシリコン窒化膜の積層構造からなるパッシベーション膜を備えた半導体装置である。
【００３７】
上記５水準のサンプルについて、次のような評価を行った。
【００３８】
第１〜第５のサンプルを回路基板に実装した際に、パッシベーション膜にクラックが生じるか否かを評価した。すなわち、図１に示す金属メッキバンプ部１０９を５２０℃まで加熱し、該バンプ部１０９を回路基板に形成された金属配線（リード）に図８に示すＩＬＢ荷重４０ｇから８０ｇの５条件で圧着した際、金属メッキバンプ１０９の下に位置するパッシベーション膜１０３又はその周辺部分にクラックが発生していないかどうかを観察することにより評価した。
【００３９】
図８に示す評価結果から、パッシベーション膜におけるシリコン窒化膜の厚さを１．２μｍ以上とすることにより、ＴＡＢ実装時においてパッシベーション膜へのクラックの発生を抑止できることが確認できた。
【００４０】
図９は、図１に示すバンプの大きさとバンプとパッド開口部のエンクロースの距離ｂとの関係を種々変更した場合に、実装時にパッシベーション膜に割れが発生するか否かを実験した結果を示す図である。なお、この実験では、上面が方形のバンプを用いた。また、図９に示すａはバンプの上面の対角線の距離であり、ｂはバンプとパッド開口のエンクロースの距離である。また、パッシベーション膜に割れが発生しなかった場合は「０」と表示し、割れが発生した場合は「１」と表示している。
【００４１】
この実験結果によれば、エンクロースの距離ｂが前述した式（１）（即ちｂ≧５＋ＲＯＵＮＤ（ａ／３５））を満たす長さにあるものには割れが発生しないことが確認できた。
【００４２】
尚、本発明は上記実施の形態に限定されず、種々変更して実施することが可能である。
【００４３】
【発明の効果】
以上説明したように本発明によれば、半導体装置を実装した際に、パッシベーション膜にクラックが発生するのを抑制することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態による半導体装置（ＩＣチップ）を示す断面図である。
【図２】図１の半導体装置の製造方法を示す断面図である。
【図３】図１の半導体装置の製造方法を示すものであり、図２の次の工程を示す断面図である。
【図４】図１の半導体装置の製造方法を示すものであり、図３の次の工程を示す断面図である。
【図５】図１の半導体装置の製造方法を示すものであり、図４の次の工程を示す断面図である。
【図６】図１の半導体装置の製造方法を示すものであり、図５の次の工程を示す断面図である。
【図７】図１の半導体装置の製造方法を示すものであり、図６の次の工程を示す断面図である。
【図８】図１に示すパッシベーション膜の構造と厚さを種々変更した半導体装置（ＩＣチップ）に、ＩＬＢ荷重を変えてＴＡＢ実装を行った結果、パッシベーション膜にクラックが発生した半導体装置のサンプル数を示す表である。
【図９】図１に示すバンプの大きさとバンプとパッド開口部のエンクロースの距離ｂとの関係を種々変更した場合に、実装時にパッシベーション膜に割れが発生するか否かを実験した結果を示す図である。
【符号の説明】
１  シリコン基板                    ４  ＬＯＣＯＳ酸化膜
５  ソース・ドレイン拡散層           ６  ゲート酸化膜
７  ゲート電極                      ８  第１の絶縁膜
９  導電膜                        １７  コンタクトホール
１８  接続孔
１０１  第２の絶縁膜（シリコン酸化膜）
１０２  金属パッド
１０３  パッシベーション膜           １０４  開口部
１０５  バリア金属層                 １０６  密着金属層
１０７  フォトレジスト膜             １０８  選択メッキ用開口部
１０９  金バンプ
２１０  バリア金属層と金属パッドとの間に形成されたパッシベーション膜の厚さ
【図１】
0003726529.tif 000002
【図２】
0003726529.tif 000003
【図３】
0003726529.tif 000004
【図４】
0003726529.tif 000005
【図５】
0003726529.tif 000006
【図６】
0003726529.tif 000007
【図７】
0003726529.tif 000008
【図８】
0003726529.tif 000009
【図９】
0003726529.tif 000010