(57)【特許請求の範囲】
【請求項１】
直線状に配列された複数の光電変換素子を有する第１の素子列と、
前記第１の素子列に対して主走査方向に所定距離ずらして配置された直線上に配列された複数の光電変換素子を有する第２の素子列と、
前記第１の素子列の画素数の２倍のレジスタ数を有し前記第１の素子列からの信号を転送する第１のシフトレジスタと、
前記第２の素子列の画素数の２倍のレジスタ数を有し前記第２の素子列からの信号を転送する第２のシフトレジスタと、
前記第１及び第２のシフトレジスタに転送パルス列を与えることが可能な入力部と、
前記シフトレジスタ内において隣接する素子の信号を加算しつつ転送するように、前記入力部に対して少なくとも３つの異なる位相の転送パルス列を入力する駆動手段と、
を有することを特徴とする画像処理装置。
【請求項２】
前記駆動手段は、
第１の動作として、
前記入力部に少なくとも３つの異なる位相のパルスを入力し、前記シフトレジスタ内で、隣接する素子からの信号を加算するように制御し、
第２の動作として、
前記入力部に２つの異なる位相のパルスを入力し、前記第１の素子列及び前記第２の素子列からの信号を加算せずに出力するように制御する
ことを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記駆動手段にて前記第１の動作を行う場合に前記入力部に入力する少なくとも一つの位相のパルスの周波数は、前記駆動手段にて前記第２の動作を行う場合に前記入力部に入力するパルスの周波数よりも高いことを特徴とする請求項２に記載の画像処理装置。
【請求項４】
前記駆動手段は前記第２の動作として、前記第１の素子列からの信号を連続的に出力する第１のモードと、前記第２の素子列からの信号を連続的に出力する第２のモードとを交互に繰り返すことを特徴とする請求項２記載の画像処理装置。
【請求項５】
前記駆動手段は前記第２の動作として、前記第１の素子列からの信号を連続的に出力する第１のモードを連続的に行うことを特徴とする請求項２記載の画像処理装置。
【請求項６】
さらに、原稿を照射又は透過させるための光源と、
前記原稿の反射光を走査しながら前記撮像手段に結像する結像手段とを有することを特徴とする請求項１に記載の画像処理装置。
【請求項７】
さらに、前記撮像手段により出力される信号のアナログゲインを調整するアナログゲイン調整手段と、
前記アナログゲイン調整手段により調整された信号をデジタル化するアナログ／デジタルコンバータと
を有することを特徴とする請求項６記載の画像処理装置。
【請求項８】
さらに、前記デジタル化された信号に対してシェーディング補正を行なうシェーディング補正手段を有することを特徴とする請求項７記載の画像処理装置。
【請求項９】
直線状に配列された複数の光電変換素子を有する第１の素子列と、前記第１の素子列に対して主走査方向に所定の幅ずらして配置され、直線状に配列された複数の光電変換素子を有する第２の素子列と、前記第１の素子列の画素数の２倍のレジスタ数を有し前記第１の素子列からの信号を転送する第１のシフトレジスタと、前記第２の素子列の画素数の２倍のレジスタ数を有し前記第２の素子列からの信号を転送する第２のシフトレジスタとを有する画像処理装置の処理方法であって、
少なくとも３つの異なる位相のパルス列によって前記第１の素子列からの信号を前記第１のシフトレジスタにて転送するステップと、
少なくとも３つの異なる位相のパルス列によって前記第１の素子列で隣接する素子からの信号を前記第１のシフトレジスタ内で転送中に加算するステップとを有することを特徴とする画像処理装置の処理方法。
【請求項１０】
２つの異なる位相のパルスによって、前記第１の素子列及び前記第２の素子列からの信号を各々第１、第２のシフトレジスタによって転送するステップを有することを特徴とする請求項９に記載の画像処理装置の処理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像信号を読み出して出力する画像処理装置及びその処理方法に関する。
【０００２】
【従来の技術】
従来からラインイメージセンサ（以下、ＣＣＤという）で原稿を主走査方向に走査させつつ、ＣＣＤあるいは原稿を相対的に副走査方向（ＣＣＤの素子列と直交する方向）に走査させることで２次元の画像情報を得る画像読取装置が知られている。このような画像読取装置の一例として、ＣＣＤの素子数を増加させ素子列を千鳥状に配置することで、画像読み取り解像度を高める技術も公知である（特開昭５７−１４１１７８号公報、特公昭５９−６６６６号公報等参照）。
【０００３】
千鳥状に配置されたＣＣＤを使用した標準的なスキャナの構成、及び動作を図１４〜図２０に従って説明する。図１４Ａ、１４Ｂはフラットベッド型スキャナと呼ばれるもので特に反射原稿を読み取る際の構成例を簡単に示したものであり、図１４Ａは上面図、図１４Ｂは側面図である。Ｄは原稿台ガラス１００上に置かれた読取原稿で、これを光源１０１によって照射した反射光をミラー１０２，１０３，１０４によって折り返し、レンズ１０５によってＣＣＤ１０６に結像する。光源１０１およびミラー１０２、１０３、１０４、レンズ１０５，ＣＣＤ１０６を固定載置した読み取りユニット１０７を原稿台ガラス１００に平行に同図中左から右に走査（副走査）することにより原稿Ｄ全体を読み取り、ＣＣＤ１０６から１ぺージ分の画像信号を得る。ＣＣＤ１０６を載置したＣＣＤボード１１３と画像読取装置に固定されたメインボード１１２はケーブル１１１によって接続されている。図１４Ａに示すように上から下に向かう方向が主走査方向、右から左に向かう方向が副走査方向となる。外部光からの影響を避けるべく、外装カバー１０９、原稿抑え１１０によって遮光されている。
【０００４】
図１５は、画像読取装置の動作制御を行なうための回路ブロック図である。ＣＣＤ１０６によって光電変換された電気信号はＣＤＳ（相関２重サンプリング回路）などのサンプル／ホールド回路（Ｓ／Ｈ回路）を含むアナログ処理回路２０１によってゲイン調整された後、Ａ／Ｄコンバータ２０２によってデジタル化される。２０４は光学系の配光特性の記憶用のシェーディングＲＡＭ（ランダムアクセスメモリ）である。２０５は信号処理回路であり、シェーディング補正係数を記憶したシェーディングＲＡＭ２０４を制御する回路と、画像データの拡大、縮小を制御する回路、つまり画像データの読み出し、書き込みを行なうためのオフセットＲＡＭ２４０の制御回路で構成される。シェーディング補正はシェーディングＲＡＭ２０４を用いて行われる。シェーディングＲＡＭ２０４には画像読み取りに先立って主走査白色基準板１０８を読み取って得られるシェーディングデータに基づいて生成された補正データが記憶されている。また、信号処理回路２０５はオフセットＲＡＭ２４０を用いて、Ｒ色Ｇ色Ｂ色のラインオフセットを補正するだけでなく、変倍（縮小・拡大）時には、読み取られた画像データについて間引き処理、補間処理を施す。
【０００５】
２０６は画像信号を２値化する２値化回路である。２０７はインターフェース回路で、パーソナルコンピュータ等の外部装置２５０との間でコントロール信号の受容や画像信号の出力を行なうものである。
【０００６】
２０８はマイクロコンピュータ形態のＣＰＵ（中央演算処理装置）で、制御プログラムを格納したＲＯＭ２０８Ａと、作業用のＲＡＭ２０８Ｂとを有し、ＲＯＭ２０８Ａに格納した制御プログラムに従って各部の制御を行なうものである。２０９はタイミング信号発生回路で、ＣＰＵ２０８の設定に応じて水晶発振器２１０の出力を分周して動作の基準となる各種タイミング信号を発生するものである。
【０００７】
図１６は、光電変換素子としてのフォトダイオードを１色あたり２列配置し、かつ千鳥状に１／２素子（以下、１／２Ｐという）ずらした千鳥素子配列カラーＣＣＤの構成を示す。また、図１７は、ＲＧＢのうちの１色についての、フォトダイオードとシフトレジスタ及び第１、第２の転送クロック（φ１、φ２）の関係を示している。
【０００８】
これらの図に示すように、Ｒ色の感光部は主走査方向に１／２Ｐずれ、副走査方向にｎライン分の距離をおいて配置された２列のフォトダイオード５ａ、６ａによって構成されている。それぞれの素子列の画像データはシフトパルスＳＨ−ｒ（７）に応じてシフトゲート５ｂ、６ｂを通じてシフトレジスタ５、シフトレジスタ６に転送される。シフトレジスタ５ｃ、６ｃに転送された画像データは第１の転送クロック、第２の転送クロックによって順次、出力バッファに入力される。この際、フォトダイオード５ａ、６ａの画像データは交互に順次出力バッファに転送され、リセットクロックＲＳ５ごとにＣＣＤ出力ＯＳ−ｒ２から出力される。
【０００９】
図１６に示したようにＧ色、Ｂ色についても同様にＣＣＤ出力ＯＳ−ｇ３，ＯＳ−ｂ４は第１、第２転送クロックによって出力バッファに転送された画像データがリセットパルスＲＳ５ごとにCCD出力ＯＳ-ｇ３, ＯＳ-ｂ４から出力される。その結果、ＣＣＤ出力ＯＳ−ｒ２，ＯＳ−ｇ３，ＯＳ−ｂ４としてＮライン分ずれた画像データが出力されることになる。
【００１０】
図１８に、前記ＣＣＤ１０６とアナログ処理回路２０１の駆動タイミング例を示す。同図はφ１（１０）、φ２（１１），ＲＳ５のＣＣＤ駆動タイミングと、これによるＣＣＤ出力ＯＳ−ｒ２，ＯＳ−ｇ３，ＯＳ−ｂ４と、さらにその画像信号を処理するためのアナログ処理回路２０１内のＳ／Ｈパルス信号及びＡ／Ｄコンバータ２０２への入力タイミングを示している。
【００１１】
また、図１９、２０では、転送クロックφ１（１０）、φ２（１１）とリセットパルスＲＳのタイミングで規定されるＣＣＤ内の動作を説明する。転送電極を駆動するφ１（１０）、φ２（１１）によって、画像データは、フローティングキャパシタに転送され、電圧信号に変換されて信号出力ＯＳとして出力される。図１９のタイミングＴｃ１時の奇数素子列シフトレジスタにおけるポテンシャルウェルでは、図２０のように画像データＳ２ｎ＋１，Ｓ２ｎ＋３，・・・が順に転送される。リセットパルスによってリセットゲートがＯＮからＯＦＦに移行した直後の状態なので、フローティングキャパシタには画像データがない状態である。タイミングＴｃ２時の奇数素子列シフトレジスタにおけるポテンシャルウェルでは、フローティングキャパシタに画像データＳ２ｎ＋１が転送される。タイミングＴｃ３時はリセットパルスによりリセットゲートがＯＮし、フローティングキャパシタ内の画像データＳ２ｎ＋１がリセットされる。このように奇数素子列及び偶数素子列の各シフトレジスタから交互にフローティングキャパシタに画像データが転送され、リセットパルスによって信号出力ＯＳからのデータを更新する。
【００１２】
一方、基本解像度の１／２以下の低解像度時には、図２１のように、図１６の一方の素子列からのみ読み出す。ここで、ＲＡＭへの書込速度を基本解像度の場合と同じにするため、φ１、φ２の最大動作周波数を２倍としており、アナログ処理回路２０１にて画像データを主に間引いて読み出す（特開平８−９１４３号公報参照）。
【００１３】
【発明が解決しようとする課題】
しかし、従来のような低解像度時の読取では、シフトレジスタから出力バッファへ信号が出力された直後に、出力バッファをリセットしているのでＣＣＤ出力区間が非常に狭くなるため、画像データのリニアリティを確保することが非常に困難になる。しかし、この画像読取装置の構成及び駆動方法では、低解像度時に蓄積時間が高解像度時の半分になり、蓄積時間を同じにしようとすると、低解像度時の読取り速度を遅くせざるを得なかった。すなわち、高解像度時と低解像度時で蓄積時間を同じにし、かつ低解像度時の高速読み取りを実現することが困難であった。
【００１４】
本発明は、上記従来技術の課題を解決するためになされたもので、その目的は、高解像度時と低解像度時の蓄積時間のバランスと低解像度時の高速読み取りとを両立させることができる画像処理装置及びその処理方法を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、本発明に係る装置は、
直線状に配列された複数の光電変換素子を有する第１の素子列と、
前記第１の素子列に対して主走査方向に所定距離ずらして配置された直線上に配列された複数の光電変換素子を有する第２の素子列と、
前記第１の素子列の画素数の２倍のレジスタ数を有し前記第１の素子列からの信号を転送する第１のシフトレジスタと、
前記第２の素子列の画素数の２倍のレジスタ数を有し前記第２の素子列からの信号を転送する第２のシフトレジスタと、
前記第１及び第２のシフトレジスタに転送パルス列を与えることが可能な入力部と、
前記シフトレジスタ内において隣接する素子の信号を加算しつつ転送するように、前記入力部に対して少なくとも３つの異なる位相の転送パルス列を入力する駆動手段と、
を有することを特徴とする。
【００１６】
前記駆動手段は、
第１の動作として、
前記入力部に少なくとも３つの異なる位相のパルス列を入力し、前記シフトレジスタ内で、隣接する素子からの信号を加算するように制御し、
第２の動作として、
前記入力部に２つの異なる位相のパルス列を入力し、前記第１の素子列及び前記第２の素子列からの信号を加算せずに出力するように制御する
ことを特徴とする。
【００１７】
前記駆動手段にて前記第１の動作を行う場合に前記入力部に入力する少なくとも一つの位相のパルス列の周波数は、前記駆動手段にて前記第２の動作を行う場合に前記入力部に入力するパルス列の周波数の２倍であることを特徴とする。
【００１８】
前記駆動手段は前記第２の動作として、前記第１の素子列からの信号を連続的に出力する第１のモードと、前記第２の素子列からの信号を連続的に出力する第２のモードとを交互に繰り返すことを特徴とする。
【００１９】
前記駆動手段は前記第２の動作として、前記第１の素子列からの信号を連続的に出力する第１のモードを連続的に行うことを特徴とする。
【００２０】
さらに、原稿を照射又は透過させるための光源と、
前記原稿の反射光を走査しながら前記撮像手段に結像する結像手段と
を有することを特徴とする。
【００２１】
さらに、前記撮像手段により出力される信号のアナログゲインを調整するアナログゲイン調整手段と、
前記アナログゲイン調整手段により調整された信号をデジタル化するアナログ／デジタルコンバータと
を有することを特徴とする。
【００２２】
さらに、前記デジタル化された信号に対してシェーディング補正を行なうシェーディング補正手段を有することを特徴とする。
【００２３】
上記目的を達成するため、本発明に係る方法は、
直線状に配列された複数の光電変換素子を有する第１の素子列と、前記第１の素子列に対して主走査方向に所定の幅ずらして配置され、直線状に配列された複数の光電変換素子を有する第２の素子列と、前記第１の素子列の画素数の２倍のレジスタ数を有し前記第１の素子列からの信号を転送する第１のシフトレジスタと、前記第２の素子列の画素数の２倍のレジスタ数を有し前記第２の素子列からの信号を転送する第２のシフトレジスタとを有する画像処理装置の処理方法であって、
少なくとも３つの異なる位相のパルス列によって前記第１の素子列からの信号を前記第１のシフトレジスタにて転送するステップと、
少なくとも３つの異なる位相のパルス列によって前記第１の素子列で隣接する素子からの信号を前記第１のシフトレジスタ内で転送中に加算するステップとを有することを特徴とする。
【００２４】
２つの異なる位相のパルス列によって、前記第１の素子列及び前記第２の素子列からの信号を各々シフトレジスタによって転送するステップを有することを特徴とする。
【００３３】
【発明の実施の形態】
以下に、図面を参照して、この発明の好適な実施の形態を例示的に詳しく説明する。ただし、この実施の形態に記載されている構成要素の相対配置、表示画面等は、特に特定的な記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではない。
【００３４】
（第１の実施形態）
本発明の第１実施形態としてのスキャナについて図１乃至図４を用いて説明する。
【００３５】
本実施形態に係るスキャナの機械的・電気的構成については、図１４乃至図１７に示されたものと同様であるため、ここではその説明を省略する。
【００３６】
図１、２は、本実施形態に係る転送クロックφ１、φ２、リセットクロックＲＳ、及び、これらのクロックによってシフトレジスタが駆動された結果としての出力信号ＯＳ-ｒ(ＯＳ-ｇ,ＯＳ-ｂも同じ)を示すタイミングチャートである。
【００３７】
まず、図１について説明する。図１では、図１８と同様に、転送クロックφ１とφ２が逆位相であり、φ１の立上がり時に、奇数素子の画像データ（図１７の下側のシフトレジスタに格納された画素データ）が出力バッファへ出力され、φ１の立ち下がり時に偶数素子の画像データ（図１７の上側のシフトレジスタに格納された画素データ）が出力バッファへ出力される。
【００３８】
リセットクロックＲＳは、φ１＝ＬＯＷ、φ２＝ＨＩＧＨとなった瞬間にＨＩＧＨとなっている。これにより、偶数素子の画像データは、出力バッファへの出力と同時にリセットされ、ＣＣＤからは出力されない。その結果、図１の最下段に示されているように、奇数素子の画像データのみがＣＣＤから出力される。
【００３９】
逆に、図２では、φ１＝ＨＩＧＨ、φ２＝ＬＯＷとなった瞬間に、リセットクロックＲＳがＨＩＧＨとなっている。これにより、奇数素子の画像データは、シフトレジスタから出力バッファへ出力すると同時にリセットされ、ＣＣＤからは出力されない。その結果、図２の最下段に示されているように、偶数素子の画像データのみがＣＣＤから出力される。
【００４０】
図１，２に示すように、一方のフォトダイオード列で読取った画像データのみを選択的にＣＣＤから出力するように制御すれば、転送クロックφ１、φ２及びリセットクロックＲＳの周波数を、従来に比して倍にしたとしても、１素子ごとの画像データの出力バッファからの出力時間を十分に確保することができる。つまり、図２１のようにＣＣＤから全素子の画像データを出力してＳ／Ｈ回路で間引く場合に比べ、図１，２のようにすれば、画像データがシフトレジスタから出力バッファに出力されてからリセットされるまでの期間が長いため、ＣＣＤ（出力バッファ）からの出力精度が高くなる。
【００４１】
図１，２のようなタイミングで各クロックを駆動して、高解像度モードで画像を読出す場合のタイミングチャートを図３に示す。本実施形態では、図３に示すように、まず、図１のように駆動し、奇数素子列の画像データのみを連続してＣＣＤからメモリへ出力し、次に図２のように駆動して偶数素子列の画像データのみを連続してメモリへ出力する。図４は、従来の各クロックの駆動によるデータの読出しを示すタイミングチャートである。図４のＴは、千鳥状に配置された全素子の画像データをＣＣＤからメモリへ出力するために必要な時間である。図３では、各クロックを従来の２倍の周波数にすることによって、奇数素子の画像データをＴ／２でＣＣＤから出力し、偶数素子の画像データを次のＴ／２で出力する。よって、高解像度では、従来と変らない時間で、２列の全光電変換素子のデータを出力することができる。デジタル回路上のＤＲＡＭアクセス時間に制約があり、従来と同じＣＣＤ出力タイミングが要求される場合であっても、１／２の蓄積時間で読み取ることが可能となる。
【００４２】
一方、本実施形態において、低解像度モードで画像を読出す場合のタイミングチャートを図５に示す。本実施形態では、低解像度モードでは、常に図１のように各クロックを駆動し、奇数素子の画像データのみＣＣＤから出力する。もちろん本発明はこれに限定されるものではなく、偶数素子の画像データのみＣＣＤから出力するように、常に図２のように駆動しても良い。また、低解像度モードでは、高解像度モードの２倍の速度で副走査方向にＣＣＤが移動するため、高速読取りが可能となる。
【００４３】
更に、各クロックの周波数は、高解像度モードと低解像度モードで共通であるから、蓄積時間も同じになる。
【００４４】
また、ａ×ａのフォトダイオード列間の距離ｎをａ／２の奇数倍し、本実施の形態のようにＣＣＤを駆動すれば、図６のような読取り領域とすることもできる。
【００４５】
本実施の形態の千鳥配列のＣＣＤを使用した画像読取装置の構成及び駆動方法では、千鳥配列においても奇数素子列あるいは偶数素子列のみを読み出すことが出来、かつシフトレジスタ部での素子加算を可能としたことにより、ＣＣＤの基本解像度（高解像度）時に従来の１／２の蓄積時間で読み取る。そして、基本解像度の１／２解像度読み取り時には基本解像度時と同じ蓄積時間で読み出すことが可能となるため、基本解像度時の１／２の読み取り時間で同一原稿を読み取ることが可能となる。
【００４６】
従って、高解像度時と低解像度時の蓄積時間のバランスと低解像度時の高速読み取りとを両立させることが可能となる。
【００４７】
（第２の実施形態）
次に、本発明の第２実施形態としてのスキャナについて図７乃至図１３を用いて説明する。本実施形態に係るスキャナの機械的構成については、図１４乃至図１５に示されたものと同様であるため、ここではその説明を省略する。
【００４８】
図７は、本発明に係る画像処理装置の第２の実施形態としてのスキャナ内のＣＣＤの構成を示す図である。
【００４９】
図７は、図１６と同様に、フォトダイオードを１色あたり２列配置し、かつ千鳥状に１／２素子ずつずらした千鳥配列カラーＣＣＤの構成を示す図である。このスキャナは、第１の転送クロックφ１（１０）、第２の転送クロックφ２（１１）及び第３の転送クロックφ３（１２）を有している。また、図８は、ＲＧＢのうちの１色におけるフォトダイオードとシフトレジスタ及び第１の転送クロックφ１、第２の転送クロックφ２及び第３の転送クロックφ３の関係を示した図である。シフトレジスタ数はフォトダイオード数の２倍以上である。
【００５０】
図７において、Ｒ色の感光部にはフォトダイオード列５ａ、６ａが距離ｎだけ離れて配置されている。それぞれの素子列の画像データはシフトパルスＳＨ−ｒ（７）によってシフトゲート５ｂ、６ｂを通じてシフトレジスタ５ｃ、６ｃに転送される。シフトレジスタ５ｃ、６ｃに転送された画像データは第１の転送クロックφ１、第２の転送クロックφ２、第３の転送クロックφ３によって順次転送される。そして、出力バッファに対し、フォトダイオード列５ａの画像データと、フォトダイオード列６ａの画像データが交互に順次入力される。Ｇ色、Ｂ色の感光部も全く同じ構成及び動作であるが、それぞれの感光部は図７のようにＮラインだけ離れているので、ＣＣＤ出力ＯＳ−ｒ（２），ＯＳ−ｇ（３），ＯＳ−ｂ（４）としてはＮライン分ずれた画像データが出力される。
【００５１】
図７、図８に示したＣＣＤを用いたスキャナにおいて、基本解像度の１／４以下で画像情報を読み取る方法について図９、図１０を用いて、説明する。
【００５２】
図９は、本実施の形態に係る転送クロックφ１、φ２、φ３及びリセットパルスＲＳのタイミングを説明するための図である。本実施の形態では、図のように、φ１とＲＳの周波数をφ２、φ３の２倍にし、φ２とφ３を逆位相にし、かつ奇数素子列の画像データを読み捨てるべくリセットパルスＲＳによってリセットしている。
【００５３】
図１０は、図９の各タイミングでのポテンシャルウェル及び、データの転送の様子を示す図である。偶数素子列用のシフトレジスタにおいて、図９のタイミングＴｂ１時におけるポテンシャルウェルは、図１０の最上段に示すように、まだシフトレジスタ部での素子加算が行なわれる以前の状態の画像データＳ２ｎ，Ｓ２ｎ＋２，・・・が確保されている。リセットパルスによってリセットゲートがＯＮされた直後の状態なので、フローティングキャパシタには画像データがない。
【００５４】
タイミングＴｂ２時には、転送クロックφ１がＨＩＧＨになることにより、画像データＳ２ｎ＋２，Ｓ２ｎ＋６，Ｓ２ｎ＋１０が隣のキャパシタへ転送され、Ｓ２ｎ，Ｓ２ｎ＋４，Ｓ２ｎ＋８は転送されない。タイミングＴｂ３時では、リセットパルスによりリセットゲートがＯＮし、フローティングキャパシタ内の画像データがリセットされる。同時に、タイミングＴｂ２で転送された画像データＳ２ｎ＋２，Ｓ２ｎ＋６，Ｓ２ｎ＋１０のみが更に転送され、それぞれＳ２ｎ，Ｓ２ｎ＋４，Ｓ２ｎ＋８の画像データに加算される。
【００５５】
タイミングＴｂ４時、Ｔｂ５時では、それぞれ加算された画像データがシフトレジスタ上でシフトされる。これらのタイミングでは、図に示すようにＳｎ＋Ｓｎ＋２がフローティングキャパシタへシフトすることによって、電源ＯＤと信号出力ＯＳとが導通し、信号ＯＳが出力される。
【００５６】
タイミングＴｂ６時では、リセットパルスによりリセットゲートがＯＮし、フローティングキャパシタ内の画像データがリセットされ、かつそれぞれ加算された画像データがシフトレジスタ上でシフトされる。タイミングＴｂ７時、Ｔｂ８時では、それぞれ加算された画像データがシフトレジスタ上でシフトされ、タイミングＴｂ２時と同一の状態となり、以降Ｔｂ３→Ｔｂ４→…と進むことによって、順次、加算された画像データが出力ＯＳとして、順次ＣＣＤから出力される。図１０のタイミングで駆動した場合、図１１に示すようにデータをＣＣＤから出力することができる。
【００５７】
１／４解像度読取りの好適な実施形態を図１２に示す。図１２は、図９で示したクロックの駆動を更に効率的にしたものである。つまり、図９でのＴｂ１，Ｔｂ４，Ｔｂ７，Ｔｂ８を省略し、Ｔｂ２→Ｔｂ３→Ｔｂ５→Ｔｂ６→Ｔｂ２→…というサイクルでポテンシャル状態が変化するように各クロックを駆動している。このように各クロックを駆動すれば、効率よくデータをシフトし、出力バッファからの出力期間を長くとることができるため、出力精度を良くすることができる。
【００５８】
このように、本実施の形態に係るオペレーションによれば、ＣＣＤ出力ＯＳ−ｒ，ＯＳ−ｇ，ＯＳ−ｂとして、偶数素子列中の隣接素子が加算された信号のみを順次出力できる。隣合う画素データを加算すれば、図１３に示すように高解像度モードの１／４のサイズのデータが１ライン毎にＲＡＭに出力されるため、ＲＡＭに対する転送速度はそのままで、転送クロック及びリセットクロックの周波数を４倍にすることができ、各ラインの蓄積時間を１／４にすることができる。従って、１／４解像度の４倍速での画像読取りを実現することができる。即ち、例えデジタル回路上のＤＲＡＭアクセス時間に制約があり、図３乃至５と同じＣＣＤ出力タイミングが要求される場合であっても、１ラインを高解像度モードの１／４の時間で読み取ることが可能となる。
【００５９】
千鳥状に１／２Ｐずつずらした千鳥配列カラーＣＣＤにおいて、フォトダイオード素子数より２倍以上のシフトレジスタ数を設け、かつ転送クロックφ１、φ２以外にφ３なる転送クロックを設け、各転送クロックにてシフトレジスタ部のポテンシャルレベルを制御可能とする駆動制御手段と、低解像度時には奇数素子列あるいは偶数素子列のみ読み出すためのリセットパルスＲＳによるリセット手段と、かつシフトレジスタ部で隣接素子加算可能なＣＣＤ転送を行なう転送手段とを有する。
【００６０】
この際、奇数素子列あるいは偶数素子列のみ読み出すようにリセットパルスＲＳにて画像データをリセットしながら読みだす。また、低解像度時にシフトレジスタ部で素子加算して読み出しＳ／Ｎを劣化させることなく１ラインの読取り時間を短くする。
【００６１】
このように、基本解像度の１／４解像度読み取り時には、基本解像度時の１／２の蓄積時間でＳ／Ｎを悪化させることなく、前記基本解像度時の１／４の時間で同一原稿を読み取ることが可能となる。
【００６２】
なお、図７、図８の構成でも、φ２とφ３に同じ信号を入力すれば、第１実施形態を実現することができる。
【００６３】
つまり、第１実施形態において、図３，図５に示した、高解像度モード、低解像度モードの動作を、第２実施形態の構成を用いても実現することができる。
【００６４】
【発明の効果】
本発明によれば、第１の素子列及び第２の素子列が所定の幅ずれて配置されており、第１の素子列又は第２の素子列のみを読み出すことができるので、奇数素子列又は偶数素子列のみを読み出すことができる。これにより、高解像度時と低解像度時の蓄積時間のバランスと低解像度時の高速読み取りとを両立させることができる。
【図面の簡単な説明】
【図１】図１は、第１の実施形態において奇数素子列のみ読み出すためのＣＣＤ駆動タイミングチャートである。
【図２】図２は、第１の実施形態において偶数素子列のみ読み出すためのＣＣＤ駆動タイミングチャートである。
【図３】図３は、第１の実施形態を説明するための基本解像度時におけるＣＣＤ駆動タイミングチャートである。
【図４】図４は、第１の実施形態と比較するための従来の基本解像度時におけるＣＣＤ駆動タイミングチャートである。
【図５】図５は、第１の実施形態を説明するための低解像度時におけるＣＣＤ駆動タイミングチャートである。
【図６】図６は、第１の実施形態を説明するための基本解像度時における読み取り画像領域を示す図である。
【図７】図７は、本発明の第２の実施形態を説明するためのＣＣＤ内部の構造図である。
【図８】図８は、図７のＣＣＤ内部のフォトダイオード部とシフトレジスタ部の配線図である。
【図９】図９は、図７の構成を用いたＣＣＤ駆動を説明するためのタイミングチャートである。
【図１０】図１０は、図９のＣＣＤ駆動タイミングにおけるＣＣＤ内部の動作説明図である。
【図１１】図１１は、図７の構成を用いたＣＣＤ駆動を説明するためのタイミングチャートである。
【図１２】図１２は、図７の構成を用いた他のＣＣＤ駆動を説明するためのタイミングチャートである。
【図１３】図１３は、図７の構成を用いた他のＣＣＤ駆動を説明するためのタイミングチャートである。
【図１４Ａ】図１４Ａは、画像読取装置の概略平面図である。
【図１４Ｂ】図１４Ｂは、画像読取装置の概略側断面図である。
【図１５】図１５は、画像読取装置を制御するための回路ブロック図である。
【図１６】図１６は、従来例を説明するためのＣＣＤ内部の構造図である。
【図１７】図１７は、図１６のＣＣＤ内部のフォトダイオード部とシフトレジスタ部の配線図である。
【図１８】図１８は、従来のＣＣＤ素子列の一例を説明するための図である。
【図１９】図１９は、従来のＣＣＤ駆動タイミング図である。
【図２０】図２０は、従来のＣＣＤ駆動タイミングにおけるＣＣＤ内部の動作説明図である。
【図２１】図２１は、従来の基本解像度の１／２時におけるＣＣＤ駆動タイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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