(57)【特許請求の範囲】
【請求項１】
テストピンを具備する半導体チップにおける多種類のテストモードを設定するテストモード設定方法において、
前記半導体チップに外部電源を印加する外部電源印加工程と、
前記半導体チップの任意の外部ピンを選択して所定の信号を印加する工程と、
前記半導体チップのテストピンに第１レベル信号を印加し、所定時間後に第２レベル信号を印加する工程と、
前記テストピンに印加された第１レベル信号により、前記外部ピンに印加された信号をラッチする工程と、
前記テストピンに印加された第２レベル信号と、前記テストピンに印加された第１レベル信号から第２レベル信号に変わることにより出力される所定の信号及び前記ラッチ信号を論理組合わせて出力する工程とを含むことを特徴とするテストモード設定方法。
【請求項２】
前記出力された信号を入力してエンコーディングする工程をさらに含むことを特徴とする請求項１に記載のテストモード設定方法。
【請求項３】
前記第１レベル信号と第２レベル信号は、各々論理ハイ状態と論理ロー状態であることを特徴とする請求項１に記載のテストモード設定方法。
【請求項４】
テストピン、電源供給ピン、及びクロック供給ピンを除く外部ピンを用いて多種類のテストモードを設定するためのテストモード設定回路において、
前記テストピンに印加された信号の状態に応じて、所定数の外部ピンに印加される所定の状態を有する信号の伝送を制御する伝送ゲート手段と、
外部電源の論理ハイ状態の出力信号とテストピンに印加された信号とを組合わせて、その出力信号を決定するフリップフロップ手段と、
前記伝送手段の出力信号と前記テストピンに印加された信号及び前記フリップフロップ手段の出力信号を各々入力として論理和する論理和ゲート手段とを含むことを特徴とするテストモード設定回路。
【請求項５】
前記伝送ゲート手段から出力される信号をラッチして前記論理和ゲート手段の一側端子に出力するラッチ手段を更に含むことを特徴とする請求項４に記載のテストモード設定回路。
【請求項６】
前記論理和ゲート手段の出力信号をエンコーディングするエンコーダを更に含むことを特徴とする請求項４または５に記載のテストモード設定回路。
【請求項７】
前記テストピンに論理ハイ状態の信号を印加してから所定時間後、論理ロー状態の信号を印加することを特徴とする請求項４または５または６に記載のテストモード設定回路。
【請求項８】
テストピン、電源供給ピン、及びクロック供給ピンを除く外部ピンを用いて多種類のテストモードを設定するためのテストモード設定回路を有する装置において、
前記テストモード設定回路が、
前記テストピンに印加された信号の状態に応じて、所定数の外部ピンに印加される所定の状態を有する信号の伝送を制御する伝送制御手段と、
外部電源の論理ハイ状態の出力信号と前記テストピンに印加された信号とを組合わせて、その出力信号を決定するフリップフロップ手段と、
前記伝送制御手段の出力信号と前記テストピンに印加された信号及び前記フリップフロップ手段の出力信号を各々入力として論理和する論理和ゲート手段と、
前記伝送制御手段からの出力信号をエンコーディングして、テストモードを設定する信号を出力するエンコーダとを含むことを特徴とする装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はテストモード設定方法及びその回路、該回路を有する装置に係り、特に半導体チップにおいてクロック入力ピンと電源供給ピンとを除くリードフレーム端子（以下、外部ピン）を用いた多種類のテストモード設定方法及びその回路、該回路を有する装置に関するものである。
【０００２】
【従来の技術】
チップ状態で構成された半導体回路を製造する際に、製造者の立場では多数本のピンをテストピンに割り当てることは容易ではない。なぜなら、テストピンの数が多くなるほど製造コストが高くなり、かりに多数本のピンをテストピンに割り当てた場合に、テスト動作が行われた後にはそれらのテストピンは不要のピンとなってしまう。従って、製造者の立場では、できるだけテストピンの本数を減らそうとする。普通、１本のピンをテストピンに割り当て、このテストピンに”論理ハイ”状態の信号または”論理ロー”状態の信号を印加してテストモードを設定する。
【０００３】
【発明が解決しょうとする課題】
ところが、上記従来の場合には、前述したように割り当てられるピンが少ないためテストモードが限定的となる短所がある外にも、”論理ハイ”状態として５Ｖまたは１２Ｖの信号を印加してテストモードを設定するために、工程パラメーターに影響を受ける短所がある。
【０００４】
本発明は、前述した問題点を解決するために創出されたものであって、少ないテストピンとクロック入力ピン及び電源供給ピンを除く所望の外部ピンとを使用して、多種類のテストモードを設定するテストモード設定方法及びその回路を提供することを目的とする。
本発明の他の目的は、前記外部ピンを使用して多種類のテストモードを設定するテストモード設定回路を有する半導体チップ等の装置を提供することにある。
【０００５】
【課題を解決するための手段】
前記の目的を達成するために、本発明のテストモード設定方法は、テストピンを具備する半導体チップにおける多種類のテストモードを設定するテストモード設定方法において、前記半導体チップに外部電源を印加する外部電源印加工程と、前記半導体チップの任意の外部ピンを選択して所定の信号を印加する工程と、前記半導体チップのテストピンに第１レベル信号を印加し、所定時間後に第２レベル信号を印加する工程と、前記テストピンに印加された第１レベル信号により、前記外部ピンに印加された信号をラッチする工程と、前記テストピンに印加された第２レベル信号と、前記テストピンに印加された第１レベル信号から第２レベル信号に変わることにより出力される所定の信号及び前記ラッチ信号を論理組合わせて出力する工程とを含むことを特徴とする。
【０００６】
ここで、前記出力された信号を入力してエンコーディングする工程をさらに含む。また、前記第１レベル信号と第２レベル信号は、各々論理ハイ状態と論理ロー状態である。
叉、本発明のテストモード設定回路は、テストピン、電源供給ピン、及びクロック供給ピンを除く外部ピンを用いて多種類のテストモードを設定するためのテストモード設定回路において、前記テストピンに印加された信号の状態に応じて、所定数の外部ピンに印加される所定の状態を有する信号の伝送を制御する伝送ゲート手段と、外部電源の論理ハイ状態の出力信号とテストピンに印加された信号とを組合わせて、その出力信号を決定するフリップフロップ手段と、前記伝送手段の出力信号と前記テストピンに印加された信号及び前記フリップフロップ手段の出力信号を各々入力として論理和する論理和ゲート手段とを含むことを特徴とする。
【０００７】
ここで、前記伝送ゲート手段から出力される信号をラッチして前記論理和ゲート手段の一側端子に出力するラッチ手段を更に含む。また、前記論理和ゲート手段の出力信号をエンコーディングするエンコーダを更に含む。また、前記テストピンに論理ハイ状態の信号を印加してから所定時間後、論理ロー状態の信号を印加する。
【０００８】
叉、本発明のテストモード設定回路を有する装置は、テストピン、電源供給ピン、及びクロック供給ピンを除く外部ピンを用いて多種類のテストモードを設定するためのテストモード設定回路を有する装置において、前記テストモード設定回路が、前記テストピンに印加された信号の状態に応じて、所定数の外部ピンに印加される所定の状態を有する信号の伝送を制御する伝送制御手段と、外部電源の論理ハイ状態の出力信号と前記テストピンに印加された信号とを組合わせて、その出力信号を決定するフリップフロップ手段と、前記伝送制御手段の出力信号と前記テストピンに印加された信号及び前記フリップフロップ手段の出力信号を各々入力として論理和する論理和ゲート手段と、前記伝送制御手段からの出力信号をエンコーディングして、テストモードを設定する信号を出力するエンコーダとを含むことを特徴とする。
【０００９】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施の形態をさらに詳しく説明する。
図１は、本実施の形態による外部ピンを用いた多種類のテストモードを設定する方法を説明するための図面である。図１に示された流れ図に基づきその方法を説明すれば次の通りである。
【００１０】
半導体チップに外部電源を印加する（ステップ１００）。
半導体チップの任意の外部ピンを選択して所定状態の信号を印加し（ステップ１０２）、次に、テストピンに第１レベル信号を印加してから、所定時間後に第２レベル信号を印加する（ステップ１０４）。ここで、第１レベル信号と第２レベル信号は、各々”論理ハイ”状態の信号と”論理ロー”状態の信号である。
【００１１】
まず、テストピンに印加された第１レベル信号により、外部ピンに印加された信号をラッチする（ステップ１０６）。次に、テストピンに印加された第２レベル信号と、テストピンに印加される信号を第１レベル信号から第２レベル信号に変化されることにより出力される所定の信号、及びステップ１０６でラッチされた信号を論理的に組合わせて出力する（ステップ１０８）。
【００１２】
ステップ１０８で出力された信号をエンコーディングすることにより（ステップ１１０）、多種類のテストモードを設定することになる。ここで、設定しうるテストモードは選択された外部ピンの本数ｎにより決定され、設定されるテストモードの種類数は２のｎ乗である。尚、テストピンの数を２つにすれば、テストモードの種類数は４のｎ乗となる。
【００１３】
図２は、本実施の形態よる多数種類のテストモードを設定する装置の回路構成の一例を示した図面であって、１本のテストピンと２本の外部ピンとを用いる場合を例に説明されているが、テストピンや外部ピンの本数は本例に限定されないことは、明らかである。
ここで、ピンＰ１１とピンＰ１２とは、本来のチップの動作で用いられる外部ピンであり、テストピンＴＰはテスト用の外部ピンである。また、第１テストモード端子、第２テストモード端子、及び第３テストモード端子はチップ内部端子であり、第３テストモード端子及び第２テストモード端子に提供される信号は、ピンＰ１１とピンＰ１２に印加される信号が反転されて印加される。この印加された信号をエンコーダ２２２でエンコーディングすることにより、所望の多種類のテストモードを設定しうる。また、ピンＰ１１とＰ１２とはテストモードの設定時に使われるが、テストモード完了時には本来の装置の動作に使われることとなる。
【００１４】
図２に示された装置は、テストピンＴＰに印加される信号の状態により、外部ピンＰ１１，Ｐ１２に印加された信号の伝送を制御する伝送ゲート部２０２，２０８と、それぞれの伝送ゲート部２０２，２０８から出力された信号をラッチさせるラッチ部２０４，２１０と、外部電源ＶＣＣの”論理ハイ”状態の出力信号とテストピンに印加された信号とを組合わせて、その出力信号を決定するフリップフロップ部２２０と、ラッチ部２０４，２１０の出力信号とテストピンに印加された信号及びフリップフロップ部２２０の出力信号とを各々入力として、論理和するノアゲート部２０６，２１２、及びノアゲート部２０６，２１２の出力信号を入力としてエンコーディングするエンコーダ２２２よりなる。
【００１５】
ここで、フリップフロップ部２２０は２つのノアゲート２１６，２１８で構成され、外部電圧ＶＣＣが印加された後は、テストピンに印加される信号が”論理ハイ”状態か”論理ロー”状態かでその出力が決定されるが、一旦テストピンに”論理ハイ”状態が印可されると、”論理ハイ”状態から”論理ロー”状態に変化してもその出力は変化しない。また、キャパシタＣＡＰ１１は安定した電圧を印加するために使われる。即ち、外部電圧ＶＣＣの”論理ハイ”状態が印加された時ノードＮ１１は”論理ハイ”状態であり、このノードＮ１１の信号はノアゲート２１６の一側端子Ｂに入力され、ノードＮ１４は”論理ロー”状態の信号を有する。従って、この”論理ロー”状態の信号とテストピンに印加された状態とにより、ノードＮ１１の状態が決まる。ここで、テストピンに”論理ハイ”状態の信号が印可されると、ノードＮ１１は”論理ロー”状態となる。ノードＮ１１が”論理ロー”状態になると、ノアゲート２１６の出力のノードＮ１４は”論理ハイ”状態となる。従って、これ以降はテストピンの状態が変化しても、ノアゲート２１８の出力は”論理ロー”状態を保つ。すなわち、テストピンに印加される信号が”論理ロー”状態の信号に変わってもノアゲート２１８の出力は”論理ロー”状態を保つ。
【００１６】
図３Ａ乃至図３Ｃは、図２に示された装置の回路動作を説明するための波形図であって、テストピンに”論理ハイ”状態の信号を印加する場合、”論理ロー”状態の信号を印加する場合、及び”論理ハイ”から”論理ロー”状態の信号に変化させて印加する場合における、第１乃至第３テストモード端子に印加された信号を表した図面である。
【００１７】
図３Ａ乃至図３Ｃに基づき図２に示された装置の動作を説明すれば次の通りである。
まず、図３Ａに示されたように、テストピンに”論理ハイ”状態の信号を印加して電源ＶＣＣを供給すれば、バッファ２１４には”論理ハイ”状態の信号が保たれ、第１テストモード端子に”論理ハイ”状態の信号が印加される。一方、キャパシタＣＡＰ１１により安定した電源がフリップフロップ２２０に供給されると、フリップフロップ２２０の出力信号は”論理ロー”状態となり、伝送ゲート部２０２，２０８は導通状態となるが、ノアゲート２１６，２１８の入力端子Ｂが共に”論理ハイ”状態が印可されるので、第２テストモード端子と第３テストモード端子とには信号が出力されない。従って、この場合は”論理ハイ”状態の信号が第１テストモード端子に印加され、ピンＰ１１とＰ１２端子は本来のピンの目的の通りに使われることになる。
【００１８】
このように、テストピンに印加される信号を最初から”論理ハイ”状態として印加した場合、第１テストモード端子に印加された”論理ハイ”状態の信号は、例えばＥＰＲＯＭ、ＥＥＰＲＯＭ等に内蔵されたプログラムを書込または読出すための信号として使われる。
図３Ｂはテストピンに”論理ロー”状態の信号を印加した場合の波形図であって、テストピンに”論理ロー”状態の信号を印加して電源ＶＣＣを印加すると、第１テストモード端子には”論理ロー”状態の信号が印加される。一方、キャパシタＣＡＰ１１により安定した電源がフリップフロップ２２０に供給されると、フリップフロップ２２０の出力信号は”論理ハイ”状態となり、第２テストモード端子と第３テストモード端子には信号が出力されない。従って、この場合は”論理ロー”状態の信号が第１テストモード端子に印加され、ピンＰ１１とＰ１２端子はピンの本来の目的の通りに使われることになる。これは、チップの通常動作状態を表している。
【００１９】
ここで、使用者はチップの通常の動作中にはテストピンに”論理ハイ”状態の信号を印加してはならず、ハードウェア的に接地状態で使用すべきである。しかし、ノイズ等によりテストピンが”論理ハイ”状態となってもノードＮ１１が”論理ハイ”状態から”論理ロー”状態に変更されることを防止するために、テストピンとバッファ２１４との間にノイズフィルター（図示せず）を内蔵することもできる。但し、テストピンに印加される”論理ロー”状態が安定していればノイズフィルターは不要である。
【００２０】
図３Ｃは、テストピンに印加される信号を一定時間”論理ハイ”状態で印加した後、”論理ロー”状態に変化させ、第２テストモード端子と第３テストモード端子とにピンＰ１２とピンＰ１１に印加された信号を反転させて出力する場合を説明するための波形図である。この場合に、設計者はテストの目的に応じてピンＰ１１とピンＰ１２に印加された信号と同一な信号が第３、第２テストモード端子に印加されるように、更にインバーターを具備するように回路を構成しうる。
【００２１】
まず、電源を供給してＰ１１とＰ１２に所定レベルの信号を印加し、最初の一定時間テストピンに”論理ハイ”状態の信号を印加すれば、この”論理ハイ”状態の信号によりＰ１１とＰ１２に印加される信号がラッチ部２０４，２１４にラッチされ、フリップフロップ部２２０の出力は”論理ロー”状態を保つ。
一定時間後、テストピンに”論理ロー”状態の信号を印加すると、伝送ゲート部２０２、２０８はオフされ、ノード１１は”論理ロー”状態を保ち続けるためノアゲート２０６、２１２の出力信号はラッチ部２０４、２１０に貯蔵されたＰ１１とＰ１２に印加された信号を反転させて第３テストモード端子と第２テストモード端子に各々伝達される。
【００２２】
このように各テストモード端子に伝達された信号は内部のテスト信号として直接使用でき、場合によってはこの信号をエンコーディングして２のｎ乗個のテストモードを実現しうる。
【００２３】
【発明の効果】
前述したように、本発明によれば、少ないテストピンの使用で多種類のテストモードを設定しうるの上に、通常動作で使用される外部ピンの本数を最大限まで確保できる。
【図面の簡単な説明】
【図１】本実施の形態による外部ピンを用いた多種類のテストモードを設定する方法を説明するための図面である。
【図２】本実施の形態による外部ピンを用いた多種類のテストモードを設定する装置のかいろ構成例を説明するための図面である。
【図３Ａ】図２に示された装置の動作を説明するための波形図である。
【図３Ｂ】図２に示された装置の動作を説明するための波形図である。
【図３Ｃ】図２に示された装置の動作を説明するための波形図である。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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