(57)【特許請求の範囲】
【請求項１】
第１および第２電源ラインと、入力端子と、出力端子と、第１ノードに一方の入力端子が接続され、他方の入力端子に可変リファレンス電圧が与えられ、比較結果を前記出力端子に出力するコンパレータ回路と、第１および第２抵抗素子と、一端が前記第２電源ラインに接続された第３抵抗素子と、前記第１抵抗素子の一端と前記第１ノードとの間に接続された第１容量素子と、前記第２電源ラインと前記第１抵抗素子の他端との間に接続された第２容量素子と、前記第２抵抗素子の一端と前記第３抵抗素子の他端との間に接続された第３容量素子と、前記第２電源ラインと前記第２抵抗素子の他端との間に接続された第４容量素子と、前記第１電源ラインと前記第１ノードとの間に接続された主電流通路および前記第１抵抗素子の前記他端に接続された制御電極を有する第１トランジスタと、前記第１ノードと前記第３抵抗素子の前記他端との間に接続された主電流通路および前記第２抵抗素子の前記他端に接続された制御電極を有する第２トランジスタと、前記第１ノードと前記第２電源ラインとの間に接続された主電流通路および前記第３抵抗素子の前記他端に接続された制御電極を有する第３トランジスタと、前記第１電源ラインと前記第１抵抗素子の前記一端との間に接続され前記入力端子が第１の論理レベルの時ＯＮし第２の論理レベルの時ＯＦＦする第１スイッチと、前記第２容量素子に並列に接続され前記入力端子が前記第１の論理レベルの時ＯＮし前記第２の論理レベルの時ＯＦＦする第２スイッチと、前記第１電源ラインと前記第２抵抗素子の前記一端との間に接続され前記入力端子が第１の論理レベルの時ＯＦＦし第２の論理レベルの時ＯＮする第３スイッチと、前記第４容量素子に並列に接続され前記入力端子が前記第１の論理レベルの時ＯＦＦし前記第２の論理レベルの時ＯＮする第４スイッチと、を有することを特徴とする可変遅延回路。
【請求項２】
前記第１トランジスタに主電流通路が並列に接続され前記第１トランジスタとは異なる導電型の第４トランジスタと、前記第１ノードと前記第４トランジスタの制御電極との間に接続されたインバータ回路とをさらに有することを特徴とする請求項１記載の可変遅延回路。
【請求項３】
前記第３トランジスタに主電流通路が並列に接続された第５トランジスタと、前記第１ノードと前記第５トランジスタの制御電極との間に接続されたインバータ回路とをさらに有することを特徴とする請求項１記載の可変遅延回路。
【請求項４】
前記第１トランジスタに主電流通路が並列に接続され前記第１トランジスタとは異なる導電型の第４トランジスタと、前記第３トランジスタに主電流通路が並列に接続された第５トランジスタと、前記第１ノードと前記第４トランジスタ及び前記第５トランジスタの制御電極との間に接続されたインバータ回路とをさらに有することを特徴とする請求項１記載の可変遅延回路。
【発明の詳細な説明】
【発明の属する技術分野】
本発明は遅延時間を容易に制御可能な可変遅延回路に関するものである。
【０００１】
【従来の技術】
一般に、ハードウェアは複数の集積回路を含む電子装置や機械装置で構成されており、これら装置の動作を決定付ける制御指令の大部分は、電気的制御信号により与えられている。従って良好な制御動作を得るには、制御信号をきめ細かく調節する技術が要求される。更に制御信号には時間軸変動要素、いわゆるジッタを持っており、このジッタが生じた場合は制御信号の時間軸補正を行って、除去してやらなければならない。
【０００２】
これらの応用技術に対応するために、可変遅延回路は極めて微少な遅延制御量、いわゆる高分解能が要求される。
【０００３】
その一般的な例として、過去において考案された従来の可変遅延回路を以下に示す。
【０００４】
図３は可変遅延回路の従来技術の一例である。
【０００５】
図３において、入力端子１に抵抗素子５の一端が接続され、前記抵抗素子５の他端に容量素子６の一端およびコンパレータ４の一方の入力端が接続され、前記容量素子６の他端が第２電源２２に接続され、リファレンス入力端子２に前記コンパレータ４の他の入力端が接続され、出力端子３に前記コンパレータ４の出力端が接続される。
【０００６】
ここで、前記コンパレータ４の双方の入力端において、前記抵抗素子５の前記他端と前記容量素子６の前記一端が接続される入力端を、便宜上以下ではノードＡと表し、またリファレンス入力端子２に接続される入力端をノードＢとして表す。
【０００７】
次に、コンパレータ４の構成を一般的に最も良く利用されている例として図４および図５に示す。
【０００８】
図４はＭＯＳトランジスタのみで構成されているコンパレータ４の一例である。
【０００９】
図４において、入力端３１にＮＭＯＳトランジスタ３５のゲートが接続され、リファレンス入力端２にＮＭＯＳトランジスタ３６のゲートが接続され、前記ＮＭＯＳトランジスタ３５のドレインにＰＭＯＳトランジスタ３３のゲートとドレインおよびＰＭＯＳトランジスタ３４のゲートが接続され、前記ＮＭＯＳトランジスタ３６のドレインに前記ＰＭＯＳトランジスタ３４のドレインとＮＭＯＳトランジスタ３８のゲートが接続され、前記ＮＭＯＳトランジスタ３５と３６のソースにＮＭＯＳトランジスタ３７のドレインが接続され、出力端子３に前記ＮＭＯＳトランジスタ３８のソースとＮＭＯＳトランジスタ３９のドレインが接続され、第１電源２１に前記ＰＭＯＳトランジスタ３３と３４のソースおよび前記ＮＭＯＳトランジスタ３８のドレインが接続され、第２電源２２に前記ＮＭＯＳトランジスタ３７と３９のソースが接続され、定電圧源３２に前記ＮＭＯＳトランジスタ３７と３９のゲートが接続される。
【００１０】
また、図５はバイポーラトランジスタおよび抵抗素子のみで構成されているコンパレータ４の一例である。
【００１１】
図５において、入力端３１にＮＰＮトランジスタ４２のベースが接続され、リファレンス入力端２にＮＰＮトランジスタ４３のベースが接続され、前記ＮＰＮトランジスタ４２のコレクタに抵抗素子４０の一端が接続され、前記ＮＰＮトランジスタ４３のコレクタに抵抗素子４１の一端とＮＰＮトランジスタ４６のベースが接続され、前記ＮＰＮトランジスタ４２と４３のエミッタにＮＰＮトランジスタ４４のコレクタが接続され、前記ＮＰＮトランジスタ４４のエミッタに抵抗素子４５の一端が接続され、出力端子３に前記ＮＰＮトランジスタ４６のエミッタとＮＰＮトランジスタ４７のコレクタが接続され、前記ＮＰＮトランジスタ４７のエミッタに抵抗素子４８の一端が接続され、第１電源２１に前記抵抗素子４０と４１の他端および前記ＮＰＮトランジスタ４６のコレクタが接続され、第２電源２２に前記抵抗素子４５と４８の他端が接続され、定電圧源３２に前記ＮＰＮトランジスタ４４と４７のベースが接続される。
【００１２】
この図４および図５に示したコンパレータ４において、以下では入力端３１を先に示したノードＡと定義し、また入力端２をノードＢとして定義する。この場合、ノードＡには論理信号が入力として与えられ、またノードＢには定電位を維持するリファレンス電圧が与えられ、出力端３からはノードＢの定電位とノードＡの論理信号の電位を大小判別した結果が出力される。この様子を具体的に示すと、いま例えばノードＢに対しノードＡの電位が大きいと仮定すると、出力端３からは第１電源電位により近いハイ・レベルが出力され、またノードＢに対しノードＡの電位が小さいと仮定すると、出力端３からは第２電源電位により近いロー・レベルが出力される。
【００１３】
この動作を図４を用いて更に詳しく説明すると、ノードＢ（入力端２）に対しノードＡ（入力端３１）の電位が大きければ、ＮＭＯＳトランジスタ３５が導通状態でＮＭＯＳトランジスタ３６は開放状態となり、ＮＭＯＳトランジスタ３８のゲートにはＰＭＯＳトランジスタ３４の導通状態を介して第１電源２１の電位が供給される。従ってＮＭＯＳトランジスタ３８は導通状態となり、出力端３は第１電源電位により近いハイ・レベルを出力する。一方、ノードＢ（入力端２）に対しノードＡ（入力端３１）の電位が小さければ、ＮＭＯＳトランジスタ３５が開放状態でＮＭＯＳトランジスタ３６が導通状態となり、ＮＭＯＳトランジスタ３８のゲートにはＮＭＯＳトランジスタ３６と３７の導通状態を介して第２電源２２の電位により近い電位が供給される。従ってＮＭＯＳトランジスタ３８は開放状態となり、出力端３は第２電源電位により近いロー・レベルを出力する。
【００１４】
同様に前記動作を図５を用いて説明すると、ノードＢ（入力端２）に対しノードＡ（入力端３１）の電位が大きければ、ＮＰＮトランジスタ４２が導通状態でＮＰＮトランジスタ４３は開放状態となり、ＮＰＮトランジスタ４６のベースには抵抗素子４１を介して第１電源２１の電位が供給される。従ってＮＰＮトランジスタ４６は導通状態となり、出力端３は第１電源電位により近いハイ・レベルを出力する。一方、ノードＢ（入力端２）に対しノードＡ（入力端３１）の電位が小さければ、ＮＰＮトランジスタ４２が開放状態でＮＰＮトランジスタ４３が導通状態となり、ＮＰＮトランジスタ４６のベースにはＮＰＮトランジスタ４３と４４の導通状態を介して第２電源２２の電位により近い電位が供給される。従ってＮＰＮトランジスタ４６は開放状態となり、出力端３は第２電源電位により近いロー・レベルを出力する。
【００１５】
図３に示した従来技術の可変遅延回路は、先に説明したコンパレータの動作を応用することにより、遅延時間の制御を可能としている。
【００１６】
図３において、いま例えば入力端子１にロー・レベルからハイ・レベルへ変化する論理信号を印加した場合を考え、前記論理信号の振幅をＥ、抵抗素子５の抵抗値をＲ、容量素子６の容量値をＣ、論理信号の変化時間をｔと仮定するとノードＡの電位（ＶＡ）は以下の式で示される。
【００１７】
ＶＡ（ｔ）＝Ｅ−Ｅ×｛ｅｘｐ（−ｔ／Ｃ×Ｒ）｝      ・・・・（式１）
式１は、ノードＡの電位は時間の経過とともに抵抗素子５の抵抗値Ｒと容量素子６の容量値Ｃの指数的変化に依存することを意味する。
【００１８】
このノードＡの電位をより分かり易くするために、図６にはシミュレーションにて得た波形を示してある。
【００１９】
前記図６を用いて従来技術の動作を続けて説明すると、いま例えばノードＡ（入力端子３１）には図６に示された信号が入力されており、またノードＢ（リファレンス入力端子２）には図６に示された信号の電位（ここではＶ０とする）と同等の固定電位が入力された場合を仮定すると、コンパレータ４は図６に示された時刻（ｔ０）を境に信号のハイ・レベルまたはロー・レベルを識別する。すなわち、コンパレータ４は図６においてゼロないしｔ０までの信号をロー・レベルと判断し、またｔ０を越えた信号をハイ・レベルと判断する。この状態において遅延変化時間を得るために、ノードＢ（リファレンス入力端子２）の電位を図６に示された信号の電位（Ｖ０）と同等の固定電位から（Ｖ１）と同等の固定電位にまで変化させた場合を仮定すると、コンパレータ４は図６に示された時刻（ｔ１）を境に信号のハイ・レベルまたはロー・レベルを識別する。すなわち、コンパレータ４は図６においてゼロないしｔ１までの信号をロー・レベルと判断し、またｔ１を越えた信号をハイ・レベルと判断する。
【００２０】
すなわち従来の可変遅延回路は、例えばロー・レベルからハイ・レベルにおいて、ノードＢ（リファレンス入力端子２）の固定電位をＶ０からＶ１に変化させることによって、ｔ０ないしｔ１に至る遅延変化時間を得ることが可能となる。
【００２１】
【発明が解決しようとする課題】
上述した従来の可変遅延回路は、抵抗素子と容量素子によって決定される論理信号の指数的時間変化をコンパレータの一方の入力端に印加し、他方入力端のリファレンス電位を変化させ、前記コンパレータが感知するロー・レベルとハイ・レベルの識別点を変えることにより遅延変化時間を得ている。しかしながら上記従来回路は遅延変化時間がリファレンス電位の変化量に対し一定にならないという問題点があった。これを図６を用いて説明する。
【００２２】
図６において、遅延変化時間を決定付ける要素はコンパレータに入力されるリファレンス電位の変化量（Ｖ０、Ｖ１、Ｖ２）にあることは既に説明した通りである。すなわち従来の可変遅延回路は、例えばロー・レベルからハイ・レベルにおいて、図３に示されているノードＢ（リファレンス入力端子２）の固定電位をＶ０からＶ１に変化させることによって、ｔ０ないしｔ１に至る遅延変化時間を得ることが可能となる。このリファレンス電位変化量に対する遅延時間変化量は図６によれば、約２０ｎｓｅｃ／Ｖ程度である。この状態から連続してノードＢ（リファレンス入力端子２）の固定電位をＶ１からＶ２に変化させた場合、得られる遅延変化時間はｔ１ないしｔ２に至り、その時のリファレンス電位変化量に対する遅延時間変化量は図６によれば、約４３ｎｓｅｃ／Ｖ程度となる。このようにノードＢに印加される固定電位の値によって遅延変化時間が大きく変わる理由は先に示した式１でも明らかなように、図３に示されているノードＡ（入力端子１）の論理信号の変化が必ず指数的な時間変化を持つという性質に起因する。これは、図３における容量素子６に流れ込む電流が一定でないために生ずる現象である。すなわち従来の可変遅延回路は、リファレンス入力電位の変化量に対する遅延変化量があまりにも大きすぎ、所望の遅延変化時間を前記リファレンス入力電位によってきめ細かく制御することが困難であり、正しい遅延制御量を得られないという問題点があった。更には式１からも明らかなように、抵抗値Ｒと容量値Ｃの変化量はそのまま指数的な時間変化として反映されるため、抵抗値Ｒと容量値Ｃのプロセス依存性の影響を大きく受けるという問題点があった。
【００２３】
したがって、本発明の目的は、入力信号レベルの論理的変化をほぼ線形的なレベル変化に変換する回路手段を備えた遅延回路を提供することにある。
【００２４】
【課題を解決するための手段】
本発明の可変遅延回路は、第１および第２電源ラインと、入力端子と、出力端子と、第１ノードに一方の入力端子が接続され、他方の入力端子に可変リファレンス電圧が与えられ、比較結果を前記出力端子に出力するコンパレータ回路と、第１および第２抵抗素子と、一端が前記第２電源ラインに接続された第３抵抗素子と、前記第１抵抗素子の一端と前記第１ノードとの間に接続された第１容量素子と、前記第２電源ラインと前記第１抵抗素子の他端との間に接続された第２容量素子と、前記第２抵抗素子の一端と前記第３抵抗素子の他端との間に接続された第３容量素子と、前記第２電源ラインと前記第２抵抗素子の他端との間に接続された第４容量素子と、前記第１電源ラインと前記第１ノードとの間に接続された主電流通路および前記第１抵抗素子の前記他端に接続された制御電極を有する第１トランジスタと、前記第１ノードと前記第３抵抗素子の前記他端との間に接続された主電流通路および前記第２抵抗素子の前記他端に接続された制御電極を有する第２トランジスタと、前記第１ノードと前記第２電源ラインとの間に接続された主電流通路および前記第３抵抗素子の前記他端に接続された制御電極を有する第３トランジスタと、前記第１電源ラインと前記第１抵抗素子の前記一端との間に接続され前記入力端子が第１の論理レベルの時ＯＮし第２の論理レベルの時ＯＦＦする第１スイッチと、前記第２容量素子に並列に接続され前記入力端子が前記第１の論理レベルの時ＯＮし前記第２の論理レベルの時ＯＦＦする第２スイッチと、前記第１電源ラインと前記第２抵抗素子の前記一端との間に接続され前記入力端子が第１の論理レベルの時ＯＦＦし第２の論理レベルの時ＯＮする第３スイッチと、前記第４容量素子に並列に接続され前記入力端子が前記第１の論理レベルの時ＯＦＦし前記第２の論理レベルの時ＯＮする第４スイッチとを有する。
【００２５】
かくして、入力信号が第１の論理レベルから第２の論理レベルに変化すると、
第１ノードにはほぼ直線的なレベル変化が得られる。このレベル変化を比較器を用
いて基準電圧と比較することにより、その比較出力は基準電圧の変化に対しほぼ
リニアな遅延特性を持つことになる。
【００２６】
【発明の実施の形態】
以下、本発明の上記および他の目的、特徴および利点を明確にすべく添付図面を用いて本発明の実施の形態につき説明する。
【００２７】
図１は本発明の第１の実施形態を示し、入力端子１にインバータ１７と２０およびバッファ１８と１９の入力端が接続され、前記インバータ１７の出力端にＰＭＯＳトランジスタ８のゲートが接続され、前記バッファ１８の出力端にＮＭＯＳトランジスタ９のゲートが接続され、前記バッファ１９の出力端にＰＭＯＳトランジスタ１４のゲートが接続され、前記インバータ２０の出力端にＮＭＯＳトランジスタ１５のゲートが接続され、前記ＰＭＯＳトランジスタ８のドレインに抵抗素子５の一端と容量素子７の一端が接続され、前記抵抗素子５の他端に前記ＮＭＯＳトランジスタ９のドレインとＮＰＮトランジスタ１０のベースと容量素子６の一端が接続され、前記ＰＭＯＳトランジスタ１４のドレインに抵抗素子１１の一端と容量素子１３の一端が接続され、前記抵抗素子１１の他端に前記ＮＭＯＳトランジスタ１５のドレインと容量素子１２の一端とＮＭＯＳトランジスタ１６のゲートが接続され、前記ＮＭＯＳトランジスタ１６のソースに前記容量素子１３の他端と抵抗素子４９の一端とＮＰＮトランジスタ５０のベースが接続され、前記ＮＰＮトランジスタ１０のエミッタに前記容量素子７の他端と前記ＮＭＯＳトランジスタ１６のドレインと前記ＮＰＮトランジスタ５０のコレクタと前記コンパレータ４の一方の入力端が接続され、第１電源端子２１に前記ＰＭＯＳトランジスタ８と１４のソースおよびＮＰＮトランジスタ１０のコレクタが接続され、第２電源端子２２に前記ＮＭＯＳトランジスタ９と１５のソースと前記抵抗素子４９の他端と前記ＮＰＮトランジスタ５０のエミッタと前記容量素子６と１２の他端が接続され、リファレンス入力端子２に前記コンパレータ４の他方の入力端が接続され、出力端子３に前記コンパレータ４の出力端が接続される。なお、コンパレータ４の構成は図４に示した一例と同等とする。この図４の構成は従来技術において既に説明済みであるため省略する。また従来技術の場合と同様、前記コンパレータ４の双方の入力端において、前記ＮＰＮトランジスタ１０のエミッタと前記ＮＭＯＳトランジスタ１６のドレインおよび前記ＮＰＮトランジスタ５０のコレクタが接続される側の入力端を、便宜上以下ではノードＡと表し、またリファレンス入力端子２に接続される入力端をノードＢとして表す。
【００２８】
本実施例の動作を次に説明する。初めに入力端子１がロー・レベルからハイ・レベルへ変化した場合を考えると、ＰＭＯＳトランジスタ８はインバータ１７のハイ・レベルからロー・レベルへの変化により、オフからオンに変化する。これによって容量素子７は第１電源からＰＭＯＳトランジスタ８を介して充電が開始される。同時にＮＭＯＳトランジスタ９はバッファ１８のロー・レベルからハイ・レベルへの変化により、オフからオンに変化する。これによって容量素子６の電荷をＮＭＯＳトランジスタ９を介して放電するとともに、ＮＰＮトランジスタ１０のベース電位をハイ・レベルからロー・レベルに変化させ、ＮＰＮトランジスタ１０はオンからオフに変化し、図１に示されているノードＡはハイ・レベルからロー・レベルに変化する。この時点で容量素子７の両端の電位は第１電源端子２１と同等になる。前記ノードＡの変化はＮＭＯＳトランジスタ１６のオフからオンの変化も寄与していることによって達成されているが、これについては後に詳しく説明する。
【００２９】
次に、入力端子１がハイ・レベルからロー・レベルへ変化した場合を考えると、ＰＭＯＳトランジスタ８はインバータ１７のロー・レベルからハイ・レベルへの変化により、オンからオフに変化する。同時にＮＭＯＳトランジスタ９はバッファ１８のハイ・レベルからロー・レベルへの変化により、オンからオフに変化する。この時点では抵抗素子５および容量素子６と７はＰＭＯＳトランジスタ８のオフによって第１電源から遮断された状態である。しかしながら容量素子７は既に電荷が充電されており、かつ容量素子６は電荷が放電された状態のため、容量素子７の電荷は抵抗素子５を介し容量素子６に向かって放電されることになる。この場合、ＮＰＮトランジスタ１０のエミッタ電位、すなわちノードＡの端子電圧（ＶＥ）は以下の微分方程式で表される。
【００３０】
0003688072.tif 000002
ここで、ＶＣＣ＝第１電源電位
Ｃ６  ＝容量素子６の容量値
Ｚ１０＝ＮＰＮトランジスタ１０の入力インピーダンス
Ａ１０＝ＮＰＮトランジスタ１０の電圧増幅率
Ｒ５  ＝抵抗素子５の抵抗値
ｔ    ＝変化時間
上記の状態、すなわち入力端子１がハイ・レベルからロー・レベルへ変化した場合におけるＶＥの電位は、初期値がゼロである。従ってＶＥ（０）＝０とし式２の微分方程式を解くと、ＶＥ（ｔ）は以下の式で表される。
【００３１】
0003688072.tif 000003
但し  ＺＡ＝Ｚ１０×｛Ｒ５／（１−Ａ１０）｝／｛Ｚ１０＋Ｒ５／（１−Ａ１０）｝
ＮＰＮトランジスタ１０はコレクタ接地方式であるため、電圧増幅率（Ａ１０）は１でかつ入力インピーダンスは極めて大きい値を示す。従って上記の式３は以下の式で近似的に表される。
【００３２】
0003688072.tif 000004
上式４は式１と比較しても明らかなように、指数的な時間変化が含まれておらず、時間変化に対し一定の割合であることを意味している。従ってＮＰＮトランジスタ１０のエミッタに接続されているノードＡは、式４で示されるような時間変化ｔに対し線形性を持った変化を得ることができる。
【００３３】
このノードＡの時間的変化を表したものを図７に示す。
【００３４】
図７は本発明第１の実施例におけるノードＡのシミュレーション波形図である。先に示した図６における従来例は、例えばロー・レベルからハイ・レベルに対し、図３に示されているノードＢ（リファレンス入力端子２）の固定電位をＶ０からＶ１に変化させることによって得られた遅延変化量が約２０ｎｓｅｃ／Ｖ程度であり、更に連続してノードＢの固定電位をＶ１からＶ２に変化させた場合、得られた遅延変化量が約４３ｎｓｅｃ／Ｖ程度であった。前後者を比較すれば、約２．１５倍もの相違が生ずることになる。これに対し図７における本発明第１の実施例は、図１に示されているノードＢ（リファレンス入力端子２）の固定電位をＶ０からＶ１に変化させることによって得られた遅延変化量（ｔ１−ｔ０）は約１９ｎｓｅｃ／Ｖ程度であり、更に連続してノードＢの固定電位をＶ１からＶ２に変化させた場合、得られた遅延変化量（ｔ２−ｔ１）は約２０ｎｓｅｃ／Ｖ程度となる。前後者を比較すれば約１．０５倍の相違しか生じない。すなわち本発明第１の実施例は従来例に対し、指数的な時間変化から線形的な時間変化に至る大幅な改善効果があることが理解され、これは図６の従来例と図７の本発明実施例の比較からも一目瞭然である。
【００３５】
一方、この入力端子１がハイ・レベルからロー・レベルへの変化の状態において、ＰＭＯＳトランジスタ１４はバッファ１９のハイ・レベルからロー・レベルへの変化により、オフからオンに変化する。これによって容量素子１３は第１電源からＰＭＯＳトランジスタ１４を介して充電される。同時にＮＭＯＳトランジスタ１５はインバータ２０のロー・レベルからハイ・レベルへの変化により、オフからオンに変化する。これによって容量素子１２の電荷をＮＭＯＳトランジスタ１５を介して放電するとともに、ＮＭＯＳトランジスタ１６のゲート電位をハイ・レベルからロー・レベルに変化させ、ＮＭＯＳトランジスタ１６はオンからオフに変化する。このときＮＰＮトランジスタ５０は抵抗素子４９によりベース電位が電源端子２２と同電位となるため、オンからオフに変化し、前記ノードＡのロー・レベルからハイ・レベルへの変化に寄与する。
【００３６】
次に再び入力端子１がロー・レベルからハイ・レベルへ変化した場合を考えると、ＰＭＯＳトランジスタ１４はバッファ１９のロー・レベルからハイ・レベルへの変化により、オンからオフに変化する。同時にＮＭＯＳトランジスタ１５はインバータ２０のハイ・レベルからロー・レベルへの変化により、オンからオフに変化する。この時点では抵抗素子１１および容量素子１２と１３はＰＭＯＳトランジスタ１４のオフによって第１電源から遮断された状態である。しかしながら容量素子１３は既に電荷が充電されており、かつ容量素子１２は電荷が放電された状態のため、容量素子１３の電荷は抵抗素子１１を介し容量素子１２に向かって放電されることになる。この場合、ＮＭＯＳトランジスタ１６のソース電圧、すなわちＮＰＮトランジスタ５０のベース電位（ＶＢ）は以下の微分方程式で表される。
0003688072.tif 000005
ここで、ＶＣＣ＝第１電源電位
Ｃ１２＝容量素子１２の容量値
Ｚ１６＝ＮＭＯＳトランジスタ１６の入力インピーダンス
Ａ１６＝ＮＭＯＳトランジスタ１６の電圧増幅率
Ｒ１１＝抵抗素子１１の抵抗値
ｔ    ＝変化時間
上式５は先に説明した式２の場合と全く同様に展開することができ、すなわち入力端子１がロー・レベルからハイ・レベルへ変化した場合におけるＶＢの電位は、初期値がゼロである。従ってＶＢ（０）＝０とし式５の微分方程式を解くと、ＶＢ（ｔ）は以下の式で表される。
【００３７】
0003688072.tif 000006
但し  ＺＢ＝Ｚ１６×｛Ｒ１１／（１−Ａ１６）｝／｛Ｚ１６＋Ｒ１１／（１−Ａ１６）｝
ＮＭＯＳトランジスタ１６はドレイン接地方式であるため、電圧増幅率（Ａ１６）は１でかつ入力インピーダンスは極めて大きい値を示す。従って上記の式６は以下の式で近似的に表される。
【００３８】
0003688072.tif 000007
上式７は式１と比較しても明らかなように、指数的な時間変化が含まれておらず、時間変化に対し一定の割合であることを意味している。これは先に示した式４の説明と同様である。従ってＮＰＮトランジスタ５０のベース電位は、式７で示されるような時間変化ｔに対し線形性を持った変化を得ることができる。なお、ＮＰＮトランジスタ５０のベース電圧の変化に対するコレクタ電流の変化は線形性を持たないためノードＡのハイ・レベルからロー・レベルへの変化はやや線形性に欠けるが、ＮＰＮトランジスタ５０のエミッタサイズ等を調節することや、ＮＰＮトランジスタ５０のエミッタと第２電源端子２２との間に抵抗素子を介しその抵抗値を調節することで、所望の線形性を得ることが可能である。
【００３９】
ところで、可変遅延回路内にて使用しているコンパレータ４は従来技術でも説明したように、大きく分けてＭＯＳトランジスタにて構成されている場合と、バイポーラトランジスタにて構成されている場合の２つに分類される。一般的にＭＯＳトランジスタは高集積性の利点がある反面、製造ばらつきによる電気的性能変化が大きい欠点があり、またバイポーラトランジスタは高速でかつ製造ばらつきによる電気的性能変化が小さい利点がある反面、高集積性が困難であるという欠点を持つ。両者は集積回路の仕様によって使い分けられており、従って可変遅延回路も当然ながら、搭載される集積回路のトランジスタの性質に合わせ、ＭＯＳおよびバイポーラトランジスタの両方に適用できることが必要となる。
【００４０】
先に示した本発明第１の実施例は説明の通り、コンパレータ４は図４に示したＭＯＳトランジスタタイプのものを選択した。その理由はコンパレータに電位を与える際、コンパレータを出入りする直流的な電流ルートが存在しないためである。図４において、ノードＡとなる入力端３１はＮＭＯＳトランジスタ３５のゲートに接続されているが、ＭＯＳトランジスタはゲートからドレインまたはソースへ流れる直流的な電流ルートが形成されない性質上、ノードＡから出入りする直流的な電流成分は存在しない。
【００４１】
しかしながら先の説明のように、バイポーラトランジスタの利点を応用した集積回路では、コンパレータ４は図５に示した回路で構成されることが一般的である。バイポーラトランジスタはベースからエミッタへ向けての電流ルートを必要とし、電流供給を遮断した場合はバイポーラトランジスタがオフしてしまう。従ってバイポーラトランジスタがオンを維持するためには常に定常的な電流を供給する手段が必要となる。以下では本発明第２の実施の形態として、この電流供給手段を含めた可変遅延回路の一例を示す。
【００４２】
図２は本発明の第２の実施の形態を表す可変遅延回路である。
【００４３】
図２に示すように本発明可変遅延回路の第２の実施の形態は、入力端子１にインバータ１７と２０およびバッファ１８と１９の入力端が接続され、前記インバータ１７の出力端にＰＮＰトランジスタ２３のベースが接続され、前記バッファ１８の出力端にＮＰＮトランジスタ２４のベースが接続され、前記バッファ１９の出力端にＰＮＰトランジスタ２５のベースが接続され、前記インバータ２０の出力端にＮＰＮトランジスタ２６のベースが接続され、前記ＰＮＰトランジスタ２３のコレクタに抵抗素子５の一端と容量素子７の一端が接続され、前記抵抗素子５の他端に前記ＮＰＮトランジスタ２４のコレクタとＮＰＮトランジスタ１０のベースと容量素子６の一端が接続され、前記ＰＮＰトランジスタ２５のコレクタに抵抗素子１１の一端と容量素子１３の一端が接続され、前記抵抗素子１１の他端に前記ＮＰＮトランジスタ２６のコレクタと容量素子１２の一端とＮＰＮトランジスタ２７のベースが接続され、前記ＮＰＮトランジスタ２７のエミッタに前記容量素子１３の他端と抵抗素子４９の一端とＮＰＮトランジスタ５０のベースが接続され、前記ＮＰＮトランジスタ１０のエミッタに前記容量素子７の他端と前記ＮＰＮトランジスタ２７と５０のコレクタとＰＮＰトランジスタ２８のコレクタとＮＰＮトランジスタ２９のコレクタとインバータ３０の入力端とコンパレータ４の一方の入力端が接続され、前記インバータ３０に前記ＰＮＰトランジスタ２８のベースと前記ＮＰＮトランジスタ２９のベースが接続され、第１電源端子２１に前記ＰＮＰトランジスタ２３と２５と２８のエミッタおよびＮＰＮトランジスタ１０のコレクタが接続され、第２電源端子２２に前記ＮＰＮトランジスタ２４と２６と２７と５０と２９および抵抗素子４９の他端と容量素子６と１２の他端が接続され、リファレンス入力端子２に前記コンパレータ４の他方の入力端が接続され、出力端子３に前記コンパレータ４の出力端が接続される。なお、コンパレータ４の構成は図５に示した一例と同等とする。但しこの図５の構成は従来技術において既に説明済みであるため省略する。また第一の実施例の場合と同様、前記コンパレータ４の双方の入力端において、前記ＮＰＮトランジスタ１０のエミッタと前記容量素子７の他端と前記ＰＮＰトランジスタ２８のコレクタと前記ＮＰＮトランジスタ２７と５０と２９のコレクタおよびインバータ３０の入力端が接続される入力端を、便宜上以下ではノードＡと表し、またリファレンス入力端子２に接続される入力端をノードＢとして表す。
【００４４】
本実施例の動作を図２を用いて説明する。図２において、初めに入力端子１がロー・レベルからハイ・レベルへ変化した場合を考えると、ＰＮＰトランジスタ２３はインバータ１７のハイ・レベルからロー・レベルへの変化により、オフからオンに変化する。これによって容量素子７は第１電源からＰＮＰトランジスタ２３を介して充電が開始される。同時にＮＰＮトランジスタ２４はバッファ１８のロー・レベルからハイ・レベルへの変化により、オフからオンに変化する。これによって容量素子６の電荷をＮＰＮトランジスタ２４を介して放電するとともに、ＮＰＮトランジスタ１０のベース電位をハイ・レベルからロー・レベルに変化させ、ＮＰＮトランジスタ１０はオンからオフに変化し、図２に示されているノードＡはハイ・レベルからロー・レベルに変化する。この時点で容量素子７の両端の電位は第１電源端子２１からＰＮＰトランジスタ２３のコレクタ−エミッタ間電圧ＶＣＥ２３（約０．４Ｖ）とＮＰＮトランジスタ２９のコレクタ−エミッタ間電圧ＶＣＥ２９（約０．３Ｖ）を引いた値になる。前記ノードＡの変化はＮＰＮトランジスタ５０のオフからオンの変化も寄与していることによって達成されているが、これについては後に詳しく説明する。
【００４５】
次に、入力端子１がハイ・レベルからロー・レベルへ変化した場合を考えると、ＰＮＰトランジスタ２３はインバータ１７のロー・レベルからハイ・レベルへの変化により、オンからオフに変化する。同時にＮＰＮトランジスタ２４はバッファ１８のハイ・レベルからロー・レベルへの変化により、オンからオフに変化する。この時点では抵抗素子５および容量素子６と７はＰＮＰトランジスタ２３のオフによって第１電源から遮断された状態である。しかしながら容量素子７は既に電荷が充電されており、かつ容量素子６は電荷が放電された状態のため、容量素子７の電荷は抵抗素子５を介し容量素子６に向かって放電されることになる。この場合、ＮＰＮトランジスタ１０のエミッタ電位、すなわちノードＡの端子電圧（ＶＥ２）は以下の微分方程式で表される。
【００４６】
0003688072.tif 000008
ここで、ＶＣＣ＝第１電源電位
Ｃ６  ＝容量素子６の容量値
Ｚ１０＝ＮＰＮトランジスタ１０の入力インピーダンス
Ａ１０＝ＮＰＮトランジスタ１０の電圧増幅率
Ｒ５  ＝抵抗素子５の抵抗値
ｔ    ＝変化時間
上記の状態、すなわち入力端子１がハイ・レベルからロー・レベルへ変化した場合におけるＶＥ２の電位は、初期値がゼロである。従ってＶＥ２（０）＝０とし式８の微分方程式を解くと、ＶＥ２（ｔ）は以下の式で表される。
【００４７】
0003688072.tif 000009
但し  ＺＡ＝Ｚ１０×｛Ｒ５／（１−Ａ１０）｝／｛Ｚ１０＋Ｒ５／（１−Ａ１０）｝
ＮＰＮトランジスタ１０はコレクタ接地方式であるため、電圧増幅率（Ａ１０）は１でかつ入力インピーダンスは極めて大きい値を示す。従って上記の式９は以下の式で近似的に表される。
【００４８】
0003688072.tif 000010
上式１０は式１と比較しても明らかなように、指数的な時間変化が含まれておらず、時間変化に対し一定の割合であることを意味している。従ってＮＰＮトランジスタ１０のエミッタに接続されているノードＡは、式１０で示されるような時間変化ｔに対し線形性を持った変化を得ることができる。
【００４９】
この状態に続いてインバータ３０の伝搬遅延時間が経過した後、ＰＮＰトランジスタ２８のベースにはインバータ３０の出力であるロー・レベルが印加されるため、第１電源からノードＡに向けて電流ルートを形成する。従ってノードＡに接続されているコンパレータ４の入力へ向けて流れる、ハイ・レベルを維持するための直流的な電流は、ＰＮＰトランジスタ２８にて供給されることになる。すなわち、ノードＡの時間的な信号変化は式１０で示されたような線形性を保ちながら、コンパレータ４への電流供給も同時に可能であることを意味する。
【００５０】
一方、この入力端子１がハイ・レベルからロー・レベルへの変化の状態において、ＰＮＰトランジスタ２５はバッファ１９のハイ・レベルからロー・レベルへの変化により、オフからオンに変化する。これによって容量素子１３は第１電源からＰＮＰトランジスタ２５を介して充電される。同時にＮＰＮトランジスタ２６はインバータ２０のロー・レベルからハイ・レベルへの変化により、オフからオンに変化する。これによって容量素子１２の電荷をＮＰＮトランジスタ２６を介して放電するとともに、ＮＰＮトランジスタ２７のベース電位をハイ・レベルからロー・レベルに変化させ、ＮＰＮトランジスタ２７はオンからオフに変化する。このときＮＰＮトランジスタ５０は抵抗素子４９によりベース電位が電源端子２２と同電位となるため、オンからオフに変化し、前記ノードＡのロー・レベルからハイ・レベルへの変化に寄与する。次に再び入力端子１がロー・レベルからハイ・レベルへ変化した場合を考えると、ＰＮＰトランジスタ２５はバッファ１９のロー・レベルからハイ・レベルへの変化により、オンからオフに変化する。同時にＮＰＮトランジスタ２６はインバータ２０のハイ・レベルからロー・レベルへの変化により、オンからオフに変化する。この時点では抵抗素子１１および容量素子１２と１３はＰＮＰトランジスタ２５のオフによって第１電源から遮断された状態である。しかしながら容量素子１３は既に電荷が充電されており、かつ容量素子１２は電荷が放電された状態のため、容量素子１３の電荷は抵抗素子１１を介し容量素子１２に向かって放電されることになる。この場合、ＮＰＮトランジスタ２７のエミッタ電圧、すなわちＮＰＮトランジスタ５０のベース電位（ＶＢ２）は以下の微分方程式で表される。
【００５１】
0003688072.tif 000011
ここで、ＶＣＣ＝第１電源電位
Ｃ１２＝容量素子１２の容量値
Ｚ２７＝ＮＰＮトランジスタ２７の入力インピーダンス
Ａ２７＝ＮＰＮトランジスタ２７の電圧増幅率
Ｒ１１＝抵抗素子１１の抵抗値
ｔ    ＝変化時間
ＶＣＥ２５＝ＮＰＮトランジスタ２５のコレクタ−エミッタ間電圧
上式１１は先に説明した式８の場合と全く同様に展開することができ、すなわち入力端子１がロー・レベルからハイ・レベルへ変化した場合におけるＶＢ２の電位は、初期値がゼロである。従ってＶＢ２（０）＝０とし式１１の微分方程式を解くと、ＶＢ２（ｔ）は以下の式で表される。
【００５２】
0003688072.tif 000012
但し  ＺＢ２＝Ｚ２７×｛Ｒ１１／（１−Ａ２７）｝／｛Ｚ２７＋Ｒ１１／（１−Ａ２７）｝
ＮＰＮトランジスタ２７はコレクタ接地方式であるため、電圧増幅率（Ａ２７）は１でかつ入力インピーダンスは極めて大きい値を示す。従って上記の式１２は以下の式で近似的に表される。
【００５３】
0003688072.tif 000013
上式１３は式１と比較しても明らかなように、指数的な時間変化が含まれておらず、時間変化に対し一定の割合であることを意味している。これは先に示した式１０の説明と同様である。従ってＮＰＮトランジスタ５０のベース電位は、式１３で示されるような時間変化ｔに対し線形性を持った変化を得ることができる。なお、ＮＰＮトランジスタ５０のベース電圧の変化に対するコレクタ電流の変化は線形性を持たないためノードＡのハイ・レベルからロー・レベルへの変化はやや線形性に欠けるが、第１の実施例の時と同様、ＮＰＮトランジスタ５０のエミッタサイズの調節やＮＰＮトランジスタ５０のエミッタと第２電源端子２２との間に抵抗素子を介しその抵抗値を調節することで、所望の線形性を得ることが可能である。
【００５４】
この状態に続いてインバータ３０の伝搬遅延時間が経過した後、ＮＰＮトランジスタ２９のベースにはインバータ３０の出力であるハイ・レベルが印加されるため、ノードＡから第２電源２２に向けての電流ルートを形成する。従ってノードＡに接続されているコンパレータ４の入力から流れ出る、ロー・レベルを維持するための直流的な電流は、ＮＰＮトランジスタ２９によって流出されることになる。すなわち、ノードＡの時間的な信号変化は式１３で示されたような線形性を保ちながら、コンパレータ４からの電流排出も同時に可能であることを意味する。なお、前記のような排出する電流は、コンパレータ４が図５に示したＮＰＮトランジスタにて構成されている場合には存在せず、ＰＮＰトランジスタで構成されている場合に存在する。
【００５５】
なお、上記実施例１および２においては、ノードＡの電位の立ち上がりおよび立ち下がりをともに線形に近づける可変遅延回路を示したが、システム、回路によっては入力信号の立ち上がりに対し所定の遅延特性を有する出力が要求され、逆に入力信号の立ち下りに対し所定の遅延特性を有する出力が要求される。このような場合は、各図において、出力ノードＡに対し上側又は下側の回路のみを設けて対処すればよい。
【００５６】
また、各実施例ではＭＯＳトランジスタとバイポーラトランジスタとを混在した構成としているが、バイポーラトランジスタのみ、又はＭＯＳトランジスタのみでも構成できる。すなわち、ゲート又はベースを制御電極とし、この電極に印加する信号にもとづきドレイン−ソース間又はコレクタ−エミッタ間の主電流通路の導電度を制御するトランジスタを用いて構成することができる。
【００５７】
【発明の効果】
以上の説明のように本発明回路は、入力信号を任意の抵抗素子と容量素子の時定数にて可変できる遅延制御手段において、時定数を決定する抵抗素子と容量素子に流れる電流を指数的変化から線形的変化に変えることによって、コンパレータ回路に入力される時間的な信号変化を線形化し、任意固定電位の変化量に対する遅延変化量を線形化することができ、指数的な遅延変化時間に比べてきめ細かい線形的遅延変化時間を得る効果がある。同時に抵抗値Ｒと容量値Ｃのプロセス依存性の影響は、従来技術においては可変遅延時間精度として指数的な変動分があったが、本発明回路はその変動分を線形的にまで小さくできる効果がある。
【００５８】
またコンパレータに直流的な電流ルートが存在する場合でも、前記遅延制御手段に電流供給手段を付加することによって、前記改善効果を保ちつつ、電流供給が可能となり、ＭＯＳおよびバイポーラトランジスタの両集積回路にも搭載可能な可変遅延回路を得る。
【図面の簡単な説明】
【図１】本発明の第１実施例回路図。
【図２】本発明の第２実施例回路図。
【図３】従来回路図。
【図４】コンパレータ４構成例回路図（ＭＯＳトランジスタ構成）
【図５】コンパレータ４構成例回路図（バイポーラトランジスタ構成）
【図６】従来実施例回路図内ノードＡ信号波形シミュレーション図。
【図７】本発明第１実施例回路図内ノードＡ信号波形シミュレーション図。
【符号の説明】
１，３１    入力端子
２    リファレンス入力端子
３    出力端子
４    コンパレータ
５，１１，４０，４１，４５，４８，４９    抵抗素子
６，７，１２，１３    容量素子
８，１４，３３，３４    ＰＭＯＳトランジスタ
９，１５，１６，３５，３６，３７，３８，３９    ＮＭＯＳトランジスタ
１０，２４，２６，２７，２９，４２，４３，４４，４６，４７，５０    ＮＰＮトランジスタ
１７，２０，３０    インバータ回路
１８，１９    バッファ回路
２１    第１電源端子
２２    第２電源端子
２３，２５，２８    ＰＮＰトランジスタ
３２    定電圧源
【図１】
0003688072.tif 000014
【図２】
0003688072.tif 000015
【図３】
0003688072.tif 000016
【図４】
0003688072.tif 000017
【図５】
0003688072.tif 000018
【図６】
0003688072.tif 000019
【図７】
0003688072.tif 000020