(57)【特許請求の範囲】
【請求項１】
差動対を構成する第１及び第２の信号線を介して差動信号（Deferential-Signals）を送信する送信回路であって、
第１の電源と所与のノードとの間に接続された電流源と、
前記ノードと前記第１の信号線との間に設けられた第１のトランジスタと、
前記ノードと前記第２の信号線との間に設けられた第２のトランジスタと、
前記第１のトランジスタのゲートに第１の制御信号を出力する第１のバッファ回路と、
前記第２のトランジスタのゲートに第２の制御信号を出力する第２のバッファ回路と、
を含み、
前記第１及び第２の制御信号のうち、どちらか一方の制御信号がアクティブに設定されているときは、他方の制御信号がノンアクティブに設定され、
前記第１及び第２のバッファ回路の各々は、第１のインバータと、前記第１のインバータの出力が入力される第２のインバータを含み、
前記第１及び第２のインバータの間に容量調整回路が設けられていることを特徴とする送信回路。
【請求項２】
請求項１において、
前記容量調整回路は、
スイッチング信号でオン・オフが制御される少なくとも一つの第１のスイッチ素子と、
少なくとも一つの第１の容量素子と、
を含み、
前記第１のスイッチ素子の一端は前記第１のインバータの出力ノードに接続され、前記スイッチ素子の他端は前記第１の容量素子の一端に接続され、
前記第１の容量素子の他端は、第２の電源に接続されていることを特徴とする送信回路。
【請求項３】
請求項２において、
前記第１のスイッチ素子は、トランジスタで構成され、
前記第１の容量素子は、Ｎ型ＭＯＳトランジスタで構成され、
前記トランジスタのドレインは前記第１のインバータの出力ノードに接続され、
前記トランジスタのソースは前記Ｎ型ＭＯＳトランジスタのゲートに接続され、
前記Ｎ型ＭＯＳトランジスタのソース・ドレインは前記第２の電源に接続されていることを特徴とする送信回路。
【請求項４】
請求項２または３において、
前記第１のインバータの出力ノードと、第２の電源との間には複数の第１のスイッチ素子と、複数の第１の容量素子が設けられ、
前記複数の第１のスイッチ素子の各々の一端は、前記第１のインバータの出力ノードに接続され、
前記複数の第１のスイッチ素子の各々の他端には前記複数の第１の容量素子の各々の一端が接続されていることを特徴とする送信回路。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記容量調整回路は、
スイッチング信号でオン・オフが制御される少なくとも一つの第２のスイッチ素子と、
少なくとも一つの第２の容量素子と、
を含み、
前記第２のスイッチ素子の一端は前記第１のインバータの出力ノードに接続され、前記第２のスイッチ素子の他端は前記第２の容量素子の一端に接続され、
前記第２の容量素子の他端は、前記第１の電源に接続されていることを特徴とする送信回路。
【請求項６】
請求項５において、
前記第２のスイッチ素子は、トランジスタで構成され、
前記第２の容量素子は、Ｐ型ＭＯＳトランジスタで構成され、
前記トランジスタのドレインは前記第１のインバータの出力ノードに接続され、
前記トランジスタのソースは前記Ｐ型ＭＯＳトランジスタのゲートに接続され、
前記Ｐ型ＭＯＳトランジスタのソース・ドレインは前記第１の電源に接続されていることを特徴とする送信回路。
【請求項７】
請求項５または６において、
前記第１のインバータの出力ノードと、前記第１の電源との間には複数の第２のスイッチ素子と、複数の第２の容量素子が設けられ、
前記複数の第２のスイッチ素子の各々の一端は、前記第１のインバータの出力ノードに接続され、
前記複数の第２のスイッチ素子の各々の他端には前記複数の第２の容量素子の各々の一端が接続されていることを特徴とする送信回路。
【請求項８】
請求項１において、
前記容量調整回路は、
複数のスイッチング信号の各スイッチング信号によりオン・オフが制御される複数の第１及び第２のスイッチ素子と、
複数の第１の容量素子と、
複数の第２の容量素子と、
を含み、
前記複数の第１及び第２のスイッチ素子の各々の一端は前記第１のインバータの出力ノードに接続され、
前記複数の第１のスイッチ素子の各々の他端は前記複数の第１の容量素子の各々の一端に接続され、
前記複数の第２のスイッチ素子の各々の他端は前記複数の第２の容量素子の各々の一端に接続されていることを特徴とする送信回路。
【請求項９】
請求項１乃至８のいずれかにおいて、
差動対を構成する第１及び第２の信号線を介して送信される差動信号は、ＵＳＢ（Universal-Serial-Bus）規格で規定された信号であることを特徴とする送信回路。
【請求項１０】
差動対を構成する第１及び第２の信号線を介して差動信号（Deferential-Signals）を送信する送信回路であって、
第１の電源と所与のノードとの間に接続された電流源と、
前記ノードと前記第１の信号線との間に設けられた第１のトランジスタと、
前記ノードと前記第２の信号線との間に設けられた第２のトランジスタと、
前記第１のトランジスタのゲートに第１の制御信号を出力する第１のバッファ回路と、
前記第２のトランジスタのゲートに第２の制御信号を出力する第２のバッファ回路と、
前記第１及び第２のバッファ回路に出力する少なくとも一つのイネーブル信号を生成するイネーブル信号生成回路と、
を含み、
前記第１及び第２の制御信号のうち、どちらか一方の制御信号がアクティブに設定されているときは、他方の制御信号がノンアクティブに設定され、
前記第１及び第２のバッファ回路の各々は、第１のインバータと、前記第１のインバータの出力が入力される複数の第２のインバータを含み、
前記複数の第２のインバータの少なくとも一つは、前記イネーブル信号が入力される端子を備えたインバータであって、前記イネーブル信号生成回路からのイネーブル信号に基づいてイネーブル・ディスエーブルが制御され、
前記複数の第２のインバータの各々の出力は互いに共通接続されていることを特徴とする送信回路。
【請求項１１】
請求項１０において、
前記複数の第２のインバータの各々を構成するＰ型トランジスタの電流駆動能力とＮ型トランジスタの電流駆動能力の比が、前記複数の第２のインバータの間において、同じ比に設定されていることを特徴とする送信回路。
【請求項１２】
請求項１０または１１において、
前記複数の第２のインバータは、イネーブル端子が設けられたインバータであって、
前記イネーブル信号生成回路は、
前記複数の第２のインバータのうち、任意のいくつかの第２のインバータにイネーブル信号を出力することで、任意のいくつかの第２のインバータを選択し、
選択された第２のインバータの数によって前記複数の第２のインバータの合計の電流駆動能力を調整することを特徴とする送信回路。
【請求項１３】
請求項１０乃至１２のいずれかにおいて、
差動対を構成する第１及び第２の信号線を介して送信される差動信号は、ＵＳＢ（Universal-Serial-Bus）規格で規定された信号であることを特徴とする送信回路。
【請求項１４】
差動対を構成する第１及び第２の信号線を介して差動信号（Deferential-Signals）を送信する送信回路であって、
第１の電源と所与のノードとの間に接続された電流源と、
前記ノードと前記第１の信号線との間に設けられた第１のトランジスタと、
前記ノードと前記第２の信号線との間に設けられた第２のトランジスタと、
前記第１のトランジスタのゲートに第１の制御信号を出力する第１のバッファ回路と、
前記第２のトランジスタのゲートに第２の制御信号を出力する第２のバッファ回路と、
を含み、
前記第１のバッファ回路は前記第１の制御信号の立ち上がり時間および立ち下がり時間を調整する第１の制御信号調整回路を含み、
前記第２のバッファ回路は前記第２の制御信号の立ち上がり時間および立ち下がり時間を調整する第２の制御信号調整回路を含むことを特徴とする送信回路。
【請求項１５】
請求項１４において、
前記第１のバッファ回路は、第１のインバータと、前記第１のインバータの出力が入力される第２のインバータを含み、
前記第１の制御信号調整回路は、前記第１のインバータから前記第２のインバータへ入力される信号を調整して、前記第１の制御信号の立ち上がり時間および立下り時間を調整し、
前記第２のバッファ回路は、第３のインバータと、前記第３のインバータの出力が入力される第４のインバータを含み、
前記第２の制御信号調整回路は、前記第３のインバータから前記第４のインバータへ入力される信号を調整して、前記第２の制御信号の立ち上がり時間および立下り時間を調整することを特徴とする送信回路。
【請求項１６】
請求項１４において、
差動対を構成する第１及び第２の信号線を介して送信される差動信号は、ＵＳＢ（Universal-Serial-Bus）規格で規定された信号であることを特徴とする送信回路。
【請求項１７】
所与の送信処理を行う回路と、
前記送信処理に基づく信号を送信する請求項１乃至９のいずれかに記載の送信回路と、
を含むことを特徴とするデータ転送制御装置。
【請求項１８】
請求項１７において、
前記容量調整回路を制御するための容量調整情報を格納するための容量調整用レジスタを含むことを特徴とするデータ転送制御装置。
【請求項１９】
所与の送信処理を行う回路と、
前記送信処理に基づく信号を送信する請求項１０乃至１３のいずれかに記載の送信回路と、
を含むことを特徴とするデータ転送制御装置。
【請求項２０】
請求項１９において、
前記複数の第２のインバータのイネーブル・ディスエーブルを制御するためのイネーブル・ディスエーブル設定情報を格納するための駆動能力調整用レジスタを含むことを特徴とするデータ転送制御装置。
【請求項２１】
所与の送信処理を行う回路と、
前記送信処理に基づく信号を送信する請求項１４に記載の送信回路と、
を含むことを特徴とするデータ転送制御装置。
【請求項２２】
請求項１７乃至２１のいずれかに記載のデータ転送制御装置と、
前記データ転送制御装置及びバスを介して転送されるデータの出力処理又は取り込み処理又は記憶処理を行う装置と、
を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送信回路、データ転送制御装置及び電子機器に関係する。
【背景技術】
【０００２】
差動信号（deferential-signals）を用いたデータ転送制御において、例えばパーソナルコンピュータとその周辺デバイスとを接続するインターフェース規格としてＵＳＢ（Universal-Serial-Bus）規格が知られている。近年、データ転送速度の高速化の需要が増し、ＵＳＢ１．１で規定されているＬｏｗ  Ｓｐｅｅｄ，Ｆｕｌｌ  Ｓｐｅｅｄよりも高速なデータ転送が可能でありＵＳＢ２．０で新たに規定されたＨｉｇｈ  Ｓｐｅｅｄに対応した製品が普及されてきている。ＵＳＢ２．０規格のＨｉｇｈ  Ｓｐｅｅｄ対応したデータ転送制御装置等は、正常なデータ転送を行うために様々な工夫がなされている（特許文献１参照）。
【０００３】
例えばＵＳＢ１．１規格、ＵＳＢ２．０規格で規定されているＬｏｗ  ＳｐｅｅｄやＦｕｌｌ  Ｓｐｅｅｄにおいては、データを受信するホストコントローラが、規格に厳密に準拠されていない場合でも、データ転送レートが低いため、正常にデータ受信が行われることが多かった。そのため、ＵＳＢ１．１規格、ＵＳＢ２．０規格に定めされているＬｏｗ  ＳｐｅｅｄやＦｕｌｌ  Ｓｐｅｅｄで規定された設計事項が厳格には守られていない製品であっても、データ転送に問題が生じることは少なかった。
【０００４】
ところが、ＵＳＢ２．０で新たに規定されたＨｉｇｈ  Ｓｐｅｅｄはデータ転送レートが理論値として４８０Ｍｂｐｓと非常に高速であるため、ホストコントローラの受信回路がＵＳＢ２．０の規格で規定された設計事項に準拠されていない場合、送信波形が規格に準拠していても正常にデータ転送されないことがある。このように、ＵＳＢ２．０の規格で規定された設計事項が厳格には守られていない製品が市場には少なからず存在する。
【０００５】
例えばデータを受信するホストコントローラが、前述のように規格で規定された設計事項が守られていない場合、データを送信するデバイスコントローラが、設計事項が厳密に守られている製品であって規格に準拠した波形の信号を送信しても、正常のデータ転送をできない場合がある。
また、同様に、データを受信するデバイスコントローラが、前述のように規格で規定された設計事項が守られていない場合、データを送信するホストコントローラが、設計事項が厳密に守られている製品であって規格に準拠した波形の信号を送信しても、正常のデータ転送をできない場合がある。
【特許文献１】特開２００２−３４４５４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、規格で規定された設計事項が厳格には守られていないホストコントローラやデバイスコントローラに対しても、高速なデータ転送が正常に行える送信回路、データ転送制御装置及び電子機器を提供することにある。
【課題を解決するための手段】
【０００７】
本発明は、差動対を構成する第１及び第２の信号線を介して差動信号（Deferential-Signals）を送信する送信回路であって、第１の電源と所与のノードとの間に接続された電流源と、前記ノードと前記第１の信号線との間に設けられた第１のトランジスタと、前記ノードと前記第２の信号線との間に設けられた第２のトランジスタと、前記第１のトランジスタのゲートに第１の制御信号を出力する第１のバッファ回路と、前記第２のトランジスタのゲートに第２の制御信号を出力する第２のバッファ回路と、を含み、前記第１及び第２のバッファ回路の各々は、第１のインバータと、前記第１のインバータの出力が入力される第２のインバータを含み、前記第１及び第２のインバータの間に容量調整回路が設けられている送信回路に関する。
【０００８】
本発明によれば、送信回路の出力波形を調整することができるので、ホストコントローラの受信回路またはデバイスコントローラの受信回路が所与の規格に厳密に準拠されていない場合であっても、差動信号を用いたデータ転送を正確に行うことができる。
【０００９】
また、本発明に係る前記容量調整回路は、スイッチング信号でオン・オフが制御される少なくとも一つの第１のスイッチ素子と、少なくとも一つの第１の容量素子と、を含み、前記第１のスイッチ素子の一端は前記第１のインバータの出力ノードに接続され、前記スイッチ素子の他端は前記第１の容量素子の一端に接続され、前記第１の容量素子の他端は、第２の電源に接続されてもよい。
【００１０】
これにより、容量調整回路は第１のインバータの出力ノードの配線容量を調整することができる。
【００１１】
また、本発明に係る前記第１のスイッチ素子は、トランジスタで構成され、前記第１の容量素子は、Ｎ型ＭＯＳトランジスタで構成され、前記トランジスタのドレインは前記第１のインバータの出力ノードに接続され、前記トランジスタのソースは前記Ｎ型ＭＯＳトランジスタのゲートに接続され、前記Ｎ型ＭＯＳトランジスタのソース・ドレインは前記第２の電源に接続されてもよい。
【００１２】
また、本発明では、前記第１のインバータの出力ノードと、第２の電源との間には複数の第１のスイッチ素子と、複数の第１の容量素子が設けられ、前記複数の第１のスイッチ素子の各々の一端は、前記第１のインバータの出力ノードに接続され、前記複数の第１のスイッチ素子の各々の他端には前記複数の第１の容量素子の各々の一端が接続されてもよい。
【００１３】
これにより、容量調整回路は、より多段階に第１のインバータの出力ノードの配線容量を調整することができる。
【００１４】
また、本発明に係る前記容量調整回路は、スイッチング信号でオン・オフが制御される少なくとも一つの第２のスイッチ素子と、少なくとも一つの第２の容量素子と、を含み、前記第２のスイッチ素子の一端は前記第１のインバータの出力ノードに接続され、前記第２のスイッチ素子の他端は前記第２の容量素子の一端に接続され、前記第２の容量素子の他端は、前記第１の電源に接続されてもよい。
【００１５】
これにより、容量調整回路は、第１のインバータの出力ノードの配線容量の微調整を行うことができる。
【００１６】
また、本発明に係る前記第２のスイッチ素子は、トランジスタで構成され、前記第２の容量素子は、Ｐ型ＭＯＳトランジスタで構成され、前記トランジスタのドレインは前記第１のインバータの出力ノードに接続され、前記トランジスタのソースは前記Ｐ型ＭＯＳトランジスタのゲートに接続され、前記Ｐ型ＭＯＳトランジスタのソース・ドレインは前記第１の電源に接続されてもよい。
【００１７】
また、本発明では、前記第１のインバータの出力ノードと、前記第１の電源との間には複数の第２のスイッチ素子と、複数の第２の容量素子が設けられ、前記複数の第２のスイッチ素子の各々の一端は、前記第１のインバータの出力ノードに接続され、前記複数の第２のスイッチ素子の各々の他端には前記複数の第２の容量素子の各々の一端が接続されてもよい。
【００１８】
これにより、容量調整回路は、第１のインバータの出力ノードの配線容量をより多段階に調整することができる。
【００１９】
また、本発明に係る前記容量調整回路は、複数のスイッチング信号の各スイッチング信号によりオン・オフが制御される複数の第１及び第２のスイッチ素子と、複数の第１の容量素子と、複数の第２の容量素子と、を含み、前記複数の第１及び第２のスイッチ素子の各々の一端は前記第１のインバータの出力ノードに接続され、前記複数の第１のスイッチ素子の各々の他端は前記複数の第１の容量素子の各々の一端に接続され、前記複数の第２のスイッチ素子の各々の他端は前記複数の第２の容量素子の各々の一端に接続されてもよい。
【００２０】
本発明は、差動対を構成する第１及び第２の信号線を介して差動信号（Deferential-Signals）を送信する送信回路であって、第１の電源と所与のノードとの間に接続された電流源と、前記ノードと前記第１の信号線との間に設けられた第１のトランジスタと、前記ノードと前記第２の信号線との間に設けられた第２のトランジスタと、前記第１のトランジスタのゲートに第１の制御信号を出力する第１のバッファ回路と、前記第２のトランジスタのゲートに第２の制御信号を出力する第２のバッファ回路と、前記第１及び第２のバッファ回路に出力する少なくとも一つのイネーブル信号を生成するイネーブル信号生成回路と、を含み、前記第１及び第２のバッファ回路の各々は、第１のインバータと、前記第１のインバータの出力が入力される複数の第２のインバータを含み、前記複数の第２のインバータの少なくとも一つは、前記イネーブル信号が入力される端子を備えたインバータであって、前記イネーブル信号生成回路からのイネーブル信号に基づいてイネーブル・ディスエーブルが制御され、前記複数の第２のインバータの各々の出力は互いに共通接続されている送信回路に関する。
【００２１】
また、本発明では、前記複数の第２のインバータの各々を構成するＰ型トランジスタの電流駆動能力とＮ型トランジスタの電流駆動能力の比が、前記複数の第２のインバータの間において、同じ比に設定されてもよい。
【００２２】
これにより、バッファ回路の出力波形の立ち上がりスピードと立ち下がりスピードの差を小さくすることができ、第１の制御信号の波形と第２の制御信号の波形が交差するポイント（クロスポイント）の電位を、イネーブルに設定されている第２のインバータの数にかかわらずほぼ一定に保つことができる。
【００２３】
また、本発明に係る前記複数の第２のインバータは、イネーブル端子が設けられたインバータであって、前記イネーブル信号生成回路は、前記複数の第２のインバータのうち、任意のいくつかの第２のインバータにイネーブル信号を出力することで、任意のいくつかの第２のインバータを選択し、選択された第２のインバータの数によって前記複数の第２のインバータの合計の電流駆動能力を調整するようにしてもよい。
【００２４】
本発明は、差動対を構成する第１及び第２の信号線を介して差動信号（Deferential-Signals）を送信する送信回路であって、第１の電源と所与のノードとの間に接続された電流源と、前記ノードと前記第１の信号線との間に設けられた第１のトランジスタと、前記ノードと前記第２の信号線との間に設けられた第２のトランジスタと、前記第１のトランジスタのゲートに第１の制御信号を出力する第１のバッファ回路と、前記第２のトランジスタのゲートに第２の制御信号を出力する第２のバッファ回路と、を含み、前記第１のバッファ回路は前記第１の制御信号の立ち上がり時間および立ち下がり時間を調整する第１の制御信号調整回路を含み、前記第２のバッファ回路は前記第２の制御信号の立ち上がり時間および立ち下がり時間を調整する第２の制御信号調整回路を含む送信回路に関する。また、本発明では、前記第１のバッファ回路は、第１のインバータと、前記第１のインバータの出力が入力される第２のインバータを含み、前記第１の制御信号調整回路は、前記第１のインバータから前記第２のインバータへ入力される信号を調整して、前記第１の制御信号の立ち上がり時間および立下り時間を調整し、前記第２のバッファ回路は、第３のインバータと、前記第３のインバータの出力が入力される第４のインバータを含み、前記第２の制御信号調整回路は、前記第３のインバータから前記第４のインバータへ入力される信号を調整して、前記第２の制御信号の立ち上がり時間および立下り時間を調整するようにしてもよい。
【００２５】
また、本発明では、差動対を構成する第１及び第２の信号線を介して送信される差動信号は、ＵＳＢ（Universal-Serial-Bus）規格で規定された信号であってもよい。
【００２６】
本発明は、所与の送信処理を行う回路と、前記送信処理に基づく信号を送信する上記の送信回路のいずれかと、を含むデータ転送制御装置に関する。
【００２７】
また、本発明に係るデータ転送制御装置は、前記容量調整回路を制御するための容量調整情報を格納するための容量調整用レジスタを含んでもよい。
【００２８】
これにより、容量調整回路の設定をファームウェア等で制御することができる。
【００２９】
また、本発明に係るデータ転送制御装置は、前記複数の第２のインバータのイネーブル・ディスエーブルを制御するためのイネーブル・ディスエーブル設定情報を格納するための駆動能力調整用レジスタを含んでもよい。
【００３０】
これにより、イネーブル信号生成回路の設定をファームウェア等で制御することができる。
【００３１】
本発明は、上記のデータ転送制御装置のいずれかと、前記データ転送制御装置及びバスを介して転送されるデータの出力処理又は取り込み処理又は記憶処理を行う装置と、を含む電子機器に関する。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００３３】
１．送信回路
図１は差動対を構成する第１及び第２の信号線を介して差動信号を送信する送信回路２００を示す回路図である。なお、以下の図において同符号のものは同様の意味を表す。また、以下の図において、波形図が示されている図は全て、縦軸を電圧、横軸を時間として示す。
【００３４】
送信回路２００は差動信号を用いてデータ転送を行うインターフェース規格（例えばＵＳＢ規格）に準拠した差動信号を送信することができる。送信回路２００によって差動信号が送信される際、第１の信号線は送信回路２００のＤＰ端子３０に接続され、第２の信号線は送信回路２００のＤＭ端子４０に接続される。
【００３５】
送信回路２００は、第１の電源ＶＤＤ（例えば電圧３．３Ｖを発生）とノードＮＤ１０（広義には所与のノード）の間に接続された定電流源２０と、ノードＮＤ１０に一端が接続されたトランジスタＳＷ１（広義には第１のトランジスタ）、トランジスタＳＷ２（広義には第２のトランジスタ）及びトランジスタＳＷ３とを含む。トランジスタＳＷ１の他端はＤＰ端子３０に接続され、トランジスタＳＷ２の他端はＤＭ端子４０に接続され、トランジスタＳＷ３の他端はＶＳＳ端子５０に接続されている。なお、ＶＳＳ端子は第１の電源ＶＤＤよりも低電位である第２の電源ＶＳＳ（図示されないが、例えばグランドレベルの電圧を発生）に接続されている。さらに、送信回路２００は、トランジスタＳＷ１のゲートに接続されるバッファ回路１０−１（広義には第１のバッファ回路、さらに広義には第１の制御信号調整回路）、トランジスタＳＷ２のゲートに接続されるバッファ回路１０−２（広義には第２のバッファ回路、さらに広義には第１の制御信号調整回路）、トランジスタＳＷ３のゲートに接続されるバッファ回路１０−３を含む。但し、送信回路２００はこれに限定されず、例えば、ＶＳＳ端子、トランジスタＳＷ３、トランジスタＳＷ３のゲートに接続されているバッファ回路１０−３等は省略されていてもよい。なお、トランジスタＳＷ３は、送信回路２００から差動信号が出力されている間はＯＦＦ状態に設定される。以下、バッファ回路１０−１〜１０−３を総称してバッファ回路１０とも呼ぶ。
【００３６】
各バッファ回路１０は信号ＨＳ＿ＤＰｏｕｔ１、ＨＳ＿ＤＭｏｕｔ１、ＨＳ＿ＯｕｔＤｉｓ１を受け、各トランジスタＳＷ１〜ＳＷ３のゲートに信号ＨＳ＿ＤＰｏｕｔ２（広義には第１の制御信号）、ＨＳ＿ＤＭｏｕｔ２（広義には第２の制御信号）、ＨＳ＿ＯＵＴｄｉｓ２を出力する。なお、データ転送時には、信号ＨＳ＿ＤＰｏｕｔ１と信号ＨＳ＿ＤＭｏｕｔ１とは反転する信号として入力されることにより、信号ＨＳ＿ＤＰｏｕｔ１がアクティブに設定されているときは、信号ＨＳ＿ＤＭｏｕｔ１はノンアクティブに設定され、信号ＨＳ＿ＤＰｏｕｔ１がノンアクティブに設定されているときは、信号ＨＳ＿ＤＭｏｕｔ１はアクティブに設定される関係にある。また、信号ＨＳ＿ＤＰｏｕｔ１、ＨＳ＿ＤＭｏｕｔ１は同種類のバッファ回路１０を介して各トランジスタＳＷ１、ＳＷ２のゲートに出力されるので、信号ＨＳ＿ＤＰｏｕｔ２がアクティブに設定されているとき、信号ＨＳ＿ＤＭｏｕｔ２はノンアクティブに設定される。その逆も同様である。
【００３７】
上記のようにアクティブ・ノンアクティブが排他的に制御される信号ＨＳ＿ＤＰｏｕｔ１、ＨＳ＿ＤＭｏｕｔ１は、それぞれに対応したバッファ回路１０を介して信号ＨＳ＿ＤＰｏｕｔ２、ＨＳ＿ＤＭｏｕｔ２として各トランジスタＳＷ１、ＳＷ２のゲートに出力される。例えばＨＳ＿ＤＰｏｕｔ２がアクティブであるとき、ＨＳ＿ＤＭｏｕｔ２はノンアクティブに設定されているので、トランジスタＳＷ１はＯＮ状態となり、トランジスタＳＷ２はＯＦＦ状態となる。これにより、ＤＰ端子３０と定電流源２０とが電気的に接続されることになる。
【００３８】
一方、ＨＳ＿ＤＰｏｕｔ２がノンアクティブであるときは、ＨＳ＿ＤＭｏｕｔ２はアクティブに設定されているので、トランジスタＳＷ１はＯＦＦ状態、トランジスタＳＷ２はＯＮ状態となる。これにより、ＤＭ端子４０と定電流源２０とが電気的に接続されることになる。
【００３９】
このようにして、トランジスタＳＷ１、ＳＷ２を排他的に制御することでＤＰ端子３０及びＤＭ端子４０に流れる電流量を制御し、終端抵抗によりＤＰ端子３０及びＤＭ端子４０に差動信号を発生させることができる。
【００４０】
２．バッファ回路
以下にバッファ回路について説明する。
【００４１】
２．１  第１実施形態
本実施形態では、図１の送信回路２００にバッファ回路１０を設けている。図２は、バッファ回路１０を示す回路図である。バッファ回路１０は、インバータＩＮＶ１（広義には第１のインバータ）、インバータＩＮＶ２（広義には第２のインバータ）及び容量調整回路１００を含む。インバータＩＮＶ１の出力ノードＮＤ１１はインバータＩＮＶ２の入力ノードＮＤ１２と接続されている。インバータＩＮＶ１とインバータＩＮＶ２の間には容量調整回路１００が設けられている。なお、インバータＩＮＶ２（広義には第２のインバータ）の出力Ｂｕｆ＿Ｏｕｔ１は、バッファ回路１０の出力である。
【００４２】
容量調整回路１００は、トランジスタＮＴＲ３〜ＮＴＲ５（広義には第１のスイッチ素子）と容量素子ＮＭＯＳ１〜ＮＭＯＳ３（広義には第１の容量素子）とを含む。各トランジスタＮＴＲ３〜ＮＴＲ５の一端はインバータＩＮＶ１の出力ノードＮＤ１１とインバータＩＮＶ２の入力ノードＮＤ１２との間に接続されている。各トランジスタＮＴＲ３〜ＮＴＲ５の他端は、各容量素子ＮＭＯＳ１〜ＮＭＯＳ３に接続されている。本実施形態では、各容量素子ＮＭＯＳ１〜ＮＭＯＳ３は、Ｎ型ＭＯＳトランジスタで構成されているが、これに限定されない。各容量素子ＮＭＯＳ１〜ＮＭＯＳ３は例えば第１、第２のポリシリコン膜で構成された素子であってもよい。
【００４３】
本実施形態では、各トランジスタＮＴＲ３〜ＮＴＲ５の他端は各容量素子ＮＭＯＳ１〜ＮＭＯＳ３のゲートと接続され、各容量素子ＮＭＯＳ１〜ＮＭＯＳ３のソース・ドレインは第２の電源ＶＳＳに接続されている。各トランジスタＮＴＲ３〜ＮＴＲ５のゲートには各スイッチング信号ＳＳ１〜ＳＳ３が入力される。
【００４４】
各スイッチング信号ＳＳ１〜ＳＳ３のうち、少なくともいずれか一つがアクティブに設定されると、各トランジスタＮＴＲ３〜ＮＴＲ５のうち、アクティブに設定されたスイッチング信号が入力されたトランジスタはＯＮ状態となる。これにより、各容量素子ＮＭＯＳ１〜ＮＭＯＳ３のうち、ＯＮ状態のトランジスタと接続されている容量素子がノードＮＤ１１とノードＮＤ１２の間に接続されることになるので、インバータＩＮＶ１の出力ノードＮＤ１１（またはインバータＩＮＶ２の入力ノードＮＤ１２）の配線容量の値が増加する。即ち、各スイッチング信号ＳＳ１〜ＳＳ３を制御することで、ノードＮＤ１１（またはノードＮＤ１２）の配線容量の値を多段階に調節することができる。
【００４５】
なお、本実施形態の容量調整回路１００では３つのトランジスタＮＴＲ３〜ＮＴＲ５と３つの容量素子ＮＭＯＳ１〜ＮＭＯＳ３が設けられているが、これに限定されず、トランジスタ及び容量素子を２つまたは４つ以上設ける構成でもよい。トランジスタ（広義には第１のスイッチ素子）及び容量素子（広義には第１の容量素子）を例えば４つ以上設けることで、付加容量の設定をより多段階に設定することもできる。
【００４６】
インバータＩＮＶ１の出力ノードＮＤ１１（またはインバータＩＮＶ２の入力ノードＮＤ１２）の配線容量の値を調節することにより、インバータＩＮＶ２の出力、即ちバッファ回路１０の出力Ｂｕｆ＿Ｏｕｔ１の信号波形を任意に調整することができる。なお、バッファ回路１０の出力Ｂｕｆ＿Ｏｕｔ１から出力される信号は、図１の送信回路２００のトランジスタＳＷ１またはＳＷ２のゲートに入力される信号ＨＳ＿ＤＰｏｕｔ２またはＨＳ＿ＤＭｏｕｔ２である。即ち、トランジスタＳＷ１、ＳＷ２を制御する信号ＨＳ＿ＤＰｏｕｔ２またはＨＳ＿ＤＭｏｕｔ２の波形を調整することができるので、ＤＰ端子３０、ＤＭ端子４０から出力される差動信号の信号波形を調節することができる。
【００４７】
次に図２と図３（Ａ）〜（Ｃ）を参照しながら、バッファ回路１０の動作原理を説明する。
【００４８】
図３（Ａ）は、図２のバッファ回路１０の入力Ｂｕｆ＿Ｉｎ１に入力される信号波形を示す波形図である。図３（Ａ）の信号波形Ｗ１は、例えば図１の信号ＨＳ＿ＤＰｏｕｔ１の波形を示し、信号波形Ｗ２は例えば図１の信号ＨＳ＿ＤＭｏｕｔ１の波形を示す。図３（Ｂ）は、図３（Ａ）で示される波形がバッファ回路１０の入力Ｂｕｆ＿Ｉｎ１に入力されたときのインバータＩＮＶ２の入力ノードＮＤ１２での信号波形を示す波形図である。図３（Ｃ）は、図３（Ａ）で示される波形がバッファ回路１０の入力Ｂｕｆ＿Ｉｎ１に入力されたときのバッファ回路１０の出力Ｂｕｆ＿Ｏｕｔ１から出力される信号の信号波形を示す波形図である。なお、図３（Ｂ）及び（Ｃ）は、図２のスイッチング信号ＳＳ１〜ＳＳ３が全てアクティブに設定されている場合の信号波形図である。
【００４９】
なお、バッファ回路１０の入力Ｂｕｆ＿Ｉｎ１に入力される信号の波形Ｗ１は、途中、インバータＩＮＶ２のノードＮＤ１２での信号の波形Ｗ４（図３（Ｂ）参照）を経て、バッファ回路１０の出力Ｂｕｆ＿Ｏｕｔ１の信号の波形Ｗ５（図３（Ｃ）参照）となる。同様に図３（Ａ）の波形Ｗ２は、図３（Ｂ）の波形Ｗ３を経て、バッファ回路１０の出力では図３（Ｃ）の波形Ｗ６となる。
【００５０】
図２のバッファ回路１０の入力Ｂｕｆ＿Ｉｎ１に入力される信号ＨＳ＿ＤＰｏｕｔ１がローレベルの信号からハイレベルの信号に変化するとき、図２のインバータＩＮＶ１では、トランジスタＰＴＲ１がＯＮ状態からＯＦＦ状態に遷移し、トランジスタＮＴＲ１はＯＦＦ状態からＯＮ状態に遷移する。このため、ノードＮＤ１２の電位はハイレベルの電位（例えば第１の電源ＶＤＤの電位）からローレベルの電位（例えば第２の電源ＶＳＳの電位）に向かって降下する。例えば図３（Ａ）に示される信号波形Ｗ２の符号Ａ１で示される状態の期間では、図２のノードＮＤ１２での電位は、電源ＶＤＤの電位から電源ＶＳＳの電位に向かって電位降下する。
【００５１】
ところが、図２のノードＮＤ１１（またはＮＤ１２）では容量調整回路１００によって配線容量の値が増大されている。このため、図３（Ａ）の符号Ａ１で示される状態の期間では、ハイレベルの電位であったノードＮＤ１２の電位は図３（Ｂ）の符号Ａ２に示されるように、ローレベルの電位まで下がりきらず、例えば約１Ｖ程度まで下がる。その後、図３（Ｂ）の符号Ａ３に示される期間を経てノードＮＤ１２の電位はローレベルの電位まで降下する。即ち、ノードＮＤ１２の電位がハイレベルの電位から降下し始めてからローレベルの電位に降下しきるまでに要する期間は、図３（Ｂ）の符号Ａ４で示される期間である。この符号Ａ４で示される期間でのノードＮＤ１２の電位変化勾配はノードＮＤ１１、ＮＤ１２の配線容量の値が小さいときよりも緩やかになる。
【００５２】
ノードＮＤ１２の電位がハイレベルの電位からローレベルの電位に降下することで、インバータＩＮＶ２のトランジスタＰＴＲ２はＯＦＦ状態からＯＮ状態に遷移し、トランジスタＮＴＲ２はＯＮ状態からＯＦＦ状態に遷移する。これにより、図３（Ｃ）の符号Ａ５に示されるように、バッファ回路１０の出力Ｂｕｆ＿Ｏｕｔ１の電位はローレベルの電位からハイレベルの電位に上昇する。但し、容量調整回路１００の働きによってノードＮＤ１１（ＮＤ１２）の配線容量の値が増大されているため、ノードＮＤ１２の電位の変化勾配が緩やかになる。このため、図２のバッファ回路１０の出力Ｂｕｆ＿Ｏｕｔ１の電位がローレベルの電位からハイレベルの電位に上昇するには、図３（Ｃ）の符号Ａ６で示されるような期間を要する。
【００５３】
ここで図３（Ａ）の符号Ａ１で示される波形Ｗ１の一部と図３（Ｃ）の符号Ａ５で示される波形Ｗ６の一部を比べると、符号Ａ５で示される波形の一部のほうが電位変化勾配が緩やかである。ローレベルの電位からハイレベルの電位まで到達するのに要する期間が図３（Ａ）の符号Ａ７で示される期間より符号Ａ６で示される期間の方が長いと言うこともできる。
【００５４】
同様に、図２のバッファ回路１０の入力Ｂｕｆ＿Ｉｎ１に入力される信号ＨＳ＿ＤＰｏｕｔ１がハイレベルの信号からローレベルの信号に変化するとき（例えば図３（Ａ）の符号Ａ８で示される部分）、図２のインバータＩＮＶ１では、トランジスタＰＴＲ１がＯＦＦ状態からＯＮ状態に遷移し、トランジスタＮＴＲ１はＯＮ状態からＯＦＦ状態に遷移する。このため、ノードＮＤ１２の電位はローレベルの電位からハイレベルの電位に向かって上昇する。
【００５５】
ところが、図２の容量調整回路１００の働きにより、図３（Ａ）の符号Ａ９で示される期間（または、図３（Ｂ）の符号Ａ１１で示される期間）では、ローレベルの電位であったノードＮＤ１２の電位は図３（Ｂ）の符号Ａ１０に示されるように、ハイレベルの電位まで上がりきらず、例えば約２Ｖ程度まで上昇する。その後、図３（Ｂ）の符号Ａ１２に示される期間を経てノードＮＤ１２の電位はハイレベルの電位まで上昇する。即ち、ノードＮＤ１２の電位がローレベルの電位から上昇し始めてからハイレベルの電位に上昇しきるまでに要する期間は、図３（Ｂ）の符号Ａ１１と符号Ａ１２で示される期間の合計の期間である。この合計期間でのノードＮＤ１２の電位変化勾配はノードＮＤ１１（ＮＤ１２）の配線容量の値が小さいときよりも緩やかになる。
【００５６】
図２のノードＮＤ１２の電位変化勾配が緩やかなため、インバータＩＮＶ２の出力（即ちバッファ回路１０の出力Ｂｕｆ＿Ｏｕｔ１）の電位変化勾配は、図３（Ｃ）の符号Ａ１３に示されるような波形の勾配となる。図３（Ａ）の符号Ａ８で示される電位変化勾配と図３（Ｃ）の符号Ａ１３で示される電位変化勾配とを比べると、符号Ａ１３で示される電位変化勾配のほうが緩やかである。
【００５７】
上述のように、バッファ回路１０の入力Ｂｕｆ＿Ｉｎ１に入力された信号波形は、容量調整回路１００の働きにより、電位変化勾配が変化した波形としてバッファ回路１０の出力Ｂｕｆ＿Ｏｕｔ１から出力される。
【００５８】
次に、図３（Ａ）の波形Ｗ１、Ｗ２のクロスポイントと、図３（Ｃ）の波形Ｗ５、Ｗ６のクロスポイントについて述べる。
【００５９】
例えば、波形Ｗ１、Ｗ２のクロスポイントＣＰ１と、波形Ｗ５、Ｗ６のクロスポイントＣＰ２とを比較する。図３（Ａ）によると、ＣＰ１の電位は約１．５Ｖである。図３（Ｃ）によると、ＣＰ２の電位は約２．３Ｖである。仮に、容量調整回路１００がない場合（または、図２のスイッチング信号ＳＳ１〜ＳＳ３が全てノンアクティブな場合）では、バッファ回路１０の出力Ｂｕｆ＿Ｏｕｔ１の出力波形のクロスポイントの電位は、ＣＰ１とほぼ変わらないので、ここでは、スイッチング信号ＳＳ１〜ＳＳ３が全てノンアクティブな場合のバッファ回路１０の出力波形のクロスポイントの電位を約１．５Ｖとする。
【００６０】
図３（Ｃ）で示されている波形Ｗ５は、バッファ回路１０の出力波形であるから、波形Ｗ５は例えば図１のトランジスタＳＷ１のゲートに出力される波形である。同様にして、図３（Ｃ）の波形Ｗ６は図１のトランジスタＳＷ２のゲートに出力される波形である。例えばトランジスタＳＷ１、ＳＷ２はＮ型トランジスタで構成されているため、そのゲートに入力される信号がハイレベルの信号である場合、トランジスタＳＷ１、ＳＷ２はＯＮ状態となる。例えば本実施形態ではトランジスタの閾値が２．５Ｖである。このとき図３（Ａ）の波形Ｗ１、Ｗ２の両方が２．５Ｖ以下である期間は例えば符号Ａ１５で示される期間である。また、図３（Ｃ）の波形Ｗ５、Ｗ６の両方が２．５Ｖ以下である期間は例えば符号Ａ１４で示される期間である。符号Ａ１４に示される期間は、図１のトランジスタＳＷ１、ＳＷ２が両方ともＯＦＦである期間を示す。また、図３（Ａ）の波形Ｗ１、Ｗ２は、容量調整回路１００がない場合（または、図２のスイッチング信号ＳＳ１〜ＳＳ３が全てノンアクティブな場合）のバッファ回路１０の出力波形と見なすことができる。即ち、符号Ａ１５で示される期間は、容量調整回路１００がない場合（または、図２のスイッチング信号ＳＳ１〜ＳＳ３が全てノンアクティブな場合）の図１のトランジスタＳＷ１、ＳＷ２が両方ともＯＦＦ状態である期間と見なすことができる。
【００６１】
符号Ａ１４で示される期間と符号Ａ１５で示される期間を比較すると、符号Ａ１５で示される期間のほうが長い期間である。これは、図３（Ａ）のクロスポイントＣＰ１の電位の方が、図３（Ｃ）のクロスポイントＣＰ２の電位よりも低い電位であるからである。
【００６２】
図１のトランジスタＳＷ１、ＳＷ２の両方がＯＦＦである期間では、定電流源２０の働きにより、ノードＮＤ１０に電荷が溜まる。このトランジスタＳＷ１、ＳＷ２の両方がＯＦＦ状態である期間が長くなると、ノードＮＤ１０に溜まる電荷量は増加する。ノードＮＤ１０に電荷が溜まった後に、例えばトランジスタＳＷ１がＯＮ状態となると、ＤＰ端子３０では急激な電位変化が生じる。この急激な電位変化は、ノードＮＤ１０に溜まった電荷量におよそ比例する。即ち、図３（Ａ）の符号Ａ１５の期間と、図３（Ｃ）の符号Ａ１４の期間では、符号Ａ１５の期間のほうが長い期間であるため、容量調整回路１００によってインバータＩＮＶ１、ＩＮＶ２間の配線容量が増大された場合よりもＤＰ端子３０またはＤＭ端子４０での電位変化は急峻になる。上記のように、インバータＩＮＶ１、ＩＮＶ２間の配線容量が変更されると、バッファ回路１０の出力波形が変化し、図１のトランジスタＳＷ１、ＳＷ２の両方がＯＦＦ状態である期間の長さが変化する。この期間の長さに応じてノードＮＤ１０に溜まる電荷量が決まり、ノードＮＤ１０に溜まった電荷量に応じてＤＰ端子３０またはＤＭ端子４０の電位変化勾配が決まる。
【００６３】
つまり、容量調整回路１００によってインバータＩＮＶ１、ＩＮＶ２間の配線容量を調整することで、送信回路２００のＤＰ端子３０、ＤＭ端子４０での信号の電位変化勾配を調整することができる。
【００６４】
図４（Ａ）〜（Ｄ）は、容量調整回路１００のトランジスタＮＴＲ３〜ＮＴＲ５のうち、ＯＮ状態であるトランジスタの個数に対応したバッファ回路１０の出力波形図である。図４（Ａ）は、トランジスタＮＴＲ３〜ＮＴＲ５のうち、全てのトランジスタがＯＦＦ状態であるとき、即ち、インバータＩＮＶ１、ＩＮＶ２間に付加容量となる容量素子が接続されていない状態でのバッファ回路１０の出力波形図である。波形Ｗ７は例えば図１のトランジスタＳＷ１のゲートに出力される波形であり、波形Ｗ８は例えば図１のトランジスタＳＷ２のゲートに出力される波形である。クロスポイントＣＰ３は波形Ｗ７、Ｗ８の交差するポイントを示す。
【００６５】
図４（Ｂ）は、トランジスタＮＴＲ３〜ＮＴＲ５のうち、一つのトランジスタ（例えばトランジスタＮＴＲ３）がＯＮ状態であるとき、即ち、インバータＩＮＶ１、ＩＮＶ２間に一つの容量素子（例えば容量素子ＮＭＯＳ１）が接続された状態でのバッファ回路１０の出力波形図である。なお、本実施形態では各容量素子ＮＭＯＳ１〜ＮＭＯＳ３の容量値は、全て同値であるが、これに限定されない。各容量素子ＮＭＯＳ１〜ＮＭＯＳ３それぞれの容量値を適宜設定してもよく、各容量値を互いに異なる値に設定してもよい。
【００６６】
波形Ｗ９は例えば図１のトランジスタＳＷ１のゲートに出力される波形であり、波形Ｗ１０は例えば図１のトランジスタＳＷ２のゲートに出力される波形である。クロスポイントＣＰ４は波形Ｗ９、Ｗ１０の交差するポイントを示す。図４（Ｂ）によると、例えば波形１０の立ち上がり勾配は図４（Ａ）の波形Ｗ８の立ち上がり勾配に比べて若干緩やかになっているのがわかる。これは、一つの容量素子がインバータＩＮＶ１、ＩＮＶ２間に接続されることで、インバータＩＮＶ１、ＩＮＶ２間の配線容量が増加したためである。
【００６７】
図４（Ｃ）は、トランジスタＮＴＲ３〜ＮＴＲ５のうち、一つのトランジスタ（例えばトランジスタＮＴＲ５）がＯＦＦ状態であるとき、即ち、インバータＩＮＶ１、ＩＮＶ２間に二つの容量素子（例えば容量素子ＮＭＯＳ１、ＮＭＯＳ２）が接続された状態でのバッファ回路１０の出力波形図である。
【００６８】
波形Ｗ１１は例えば図１のトランジスタＳＷ１のゲートに出力される波形であり、波形Ｗ１２は例えば図１のトランジスタＳＷ２のゲートに出力される波形である。クロスポイントＣＰ５は波形Ｗ１１、Ｗ１２の交差するポイントを示す。図４（Ｃ）によると、例えば波形１２の立ち上がり勾配は図４（Ａ）の波形Ｗ８や図４（Ｂ）の波形１０の立ち上がり勾配に比べて緩やかになっているのがわかる。これは、二つの容量素子がインバータＩＮＶ１、ＩＮＶ２間に接続されることで、インバータＩＮＶ１、ＩＮＶ２間の配線容量が増加したためである。
【００６９】
図４（Ｄ）は、トランジスタＮＴＲ３〜ＮＴＲ５のうち、全てのトランジスタがＯＮ状態であるとき、即ち、インバータＩＮＶ１、ＩＮＶ２間に全ての容量素子が接続された状態でのバッファ回路１０の出力波形図である。
【００７０】
波形Ｗ１３は例えば図１のトランジスタＳＷ１のゲートに出力される波形であり、波形Ｗ１４は例えば図１のトランジスタＳＷ２のゲートに出力される波形である。クロスポイントＣＰ６は波形Ｗ１３、Ｗ１４の交差するポイントを示す。図４（Ｄ）によると、例えば波形１４の立ち上がり勾配は図４（Ａ）の波形Ｗ８や図４（Ｂ）の波形Ｗ１０や図４（Ｃ）の波形Ｗ１２の立ち上がり勾配に比べて緩やかになっているのがわかる。これは、全ての容量素子がインバータＩＮＶ１、ＩＮＶ２間に接続されることで、インバータＩＮＶ１、ＩＮＶ２間の配線容量が増加したためである。
【００７１】
例えば、図４（Ａ）〜（Ｄ）の波形Ｗ８、Ｗ１０、Ｗ１２、Ｗ１４を比べると、容量調整回路１００の付加容量の増加に応じて各波形Ｗ８、Ｗ１０、Ｗ１２、Ｗ１４の立ち上がり勾配が緩やかになっていくのがわかる。
【００７２】
図５は、図４（Ａ）〜（Ｄ）の各波形Ｗ７〜Ｗ１４を重ねた図である。図５によると、インバータＩＮＶ１、ＩＮＶ２間の配線容量が一番大きい場合の波形である波形Ｗ１３、Ｗ１４のクロスポイントＣＰ６が各クロスポイントＣＰ３〜ＣＰ６のうちで最も高い電位であり、インバータＩＮＶ１、ＩＮＶ２間の配線容量が一番小さい場合の波形である波形Ｗ７、Ｗ８のクロスポイントＣＰ３がクロスポイントＣＰ３〜ＣＰ６のうちで最も低い電位であることがわかる。即ち、インバータＩＮＶ１、ＩＮＶ２間の配線容量を増大させれば、クロスポイントの電位は高くなり、配線容量を減少させればクロスポイントの電位は低くなる。なお、前述したようにクロスポイントの電位が高くなると、図１のトランジスタＳＷ１、ＳＷ２の両方がＯＦＦ状態である期間が短くなり、ＤＰ端子３０またはＤＭ端子４０から出力される信号の立ち上がりが緩やかになる。逆に、クロスポイントの電位が低くなると、図１のトランジスタＳＷ１、ＳＷ２の両方がＯＦＦ状態である期間が長くなり、ＤＰ端子３０またはＤＭ端子４０から出力される信号の立ち上がりが急峻になる。
【００７３】
図６〜図９は、図１の送信回路２００のＤＰ端子３０及びＤＭ端子４０から出力される信号の波形を示す図である。
【００７４】
図６は、図４（Ａ）に示される波形Ｗ７、Ｗ８のそれぞれが、図１の各トランジスタＳＷ１、ＳＷ２のゲートに入力されたときのＤＰ端子３０、ＤＭ端子４０から出力される波形を示す図である。同様にして、図７は、図４（Ｂ）に示される波形Ｗ９、Ｗ１０のそれぞれが、図８は図４（Ｃ）に示される波形Ｗ１１、Ｗ１２のそれぞれが、図９は図４（Ｄ）に示される波形Ｗ１３、Ｗ１４のそれぞれが、図１の各トランジスタＳＷ１、ＳＷ２のゲートに入力されたときのＤＰ端子３０、ＤＭ端子４０から出力される波形を示す図である。
【００７５】
符号ＡＲは、信号波形の禁止領域を表し、この禁止領域はＵＳＢ規格で定められたものである。送信回路２００をＵＳＢ規格に準拠させる場合は、送信回路２００はＤＰ端子３０、ＤＭ端子４０から出力される信号の振幅が禁止領域ＡＲと重なることがないように設計される。例えば図６のように、禁止領域ＡＲと信号波形で示された図を、ここではアイパターンと呼ぶ。図６〜図９の符号Ｂ１〜Ｂ８は、それぞれ波形の一部分を示す。
【００７６】
例えば、図６〜図９の符号Ｂ１〜Ｂ４に示される部分を比較すると、各波形が立ち上がり始めてから、最大振幅に達するまでの時間が、それぞれ異なることがわかる。図６の符号Ｂ１で示される波形は符号Ｂ１〜Ｂ４の中で、立ち上がりから最大振幅に達するまでの期間が一番短い。即ち、符号Ｂ１で示される部分の立ち上がり勾配が、符号Ｂ１〜Ｂ４の中で一番急峻である。一方、符号Ｂ４で示される波形は、符号Ｂ１〜Ｂ４の中で立ち上がりから最大振幅に達するまでの期間が一番長い。即ち、符号Ｂ４で示される部分の立ち上がり勾配が、符号Ｂ１〜Ｂ４の中で一番緩やかである。
【００７７】
図４（Ａ）は容量調整回路１００の付加容量が一番小さいときでのバッファ回路１０の出力波形であり、図４（Ｂ）〜（Ｄ）は図４（Ｂ）、（Ｃ）、（Ｄ）という順番で容量調整回路１００の付加容量が増加されたときでのバッファ回路１０の出力波形である。即ち、図６〜図９の符号Ｂ１〜Ｂ４から、容量調整回路１００の付加容量の増減に応じてアイパターンが変化することがわかる。
【００７８】
具体的には、容量調整回路１００の付加容量を増加させると、送信回路２００の出力波形（またはアイパターン）の立ち上がり勾配が緩やかになる。逆に、容量調整回路１００の付加容量を減少させると、送信回路２００の出力波形の立ち上がり勾配が急峻になる。
【００７９】
これと同様に、図６〜図９の符号Ｂ５〜Ｂ８の部分を比較すると、波形の立ち下がりはじめから最大振幅（この場合、最小値）に達するまでの期間が、符号Ｂ５が一番短く、符号Ｂ８が一番長い。
【００８０】
以上のことから、本実施形態の送信回路２００は、容量調整回路１００の付加容量を調整することで、送信回路２００の出力波形の立ち上がり勾配・立ち下がり勾配を多段階に変化させることができる。
【００８１】
図１０に比較例として、図１のバッファ回路１０から容量調整回路１００を取り除いたバッファ回路１５を示す。比較例として送信回路に、図１０のバッファ回路１５が用いられた場合、容量調整回路１００がないため、比較例の送信回路の出力波形は固定された状態である。ホストコントローラの受信回路またはデバイスコントローラの受信回路の精度、品質等が、設計段階の仕様または、製造工程等による製品のばらつき等に起因して、ＵＳＢ規格に厳密に準拠していない場合がある。このような製品には図１０のバッファ回路１５が設けられた比較例の送信回路ではデータ転送を正確に行えない場合があった。
【００８２】
これに対して、本実施形態の送信回路２００はアイパターン（例えば出力波形の立ち上がり勾配・立ち下がり勾配）を調整できるので、ホストコントローラの受信回路またはデバイスコントローラの受信回路がＵＳＢ規格に厳密に準拠されていない場合であっても、データ転送を正確に行うことができる。
【００８３】
２．２  第２実施形態
図１の送信回路２００はバッファ回路１０−１〜１０−３の代わりに、第２実施形態としてバッファ回路１２−１〜１２−３が設けられてもよい。なお、バッファ回路１２−１〜１２−３を総称してバッファ回路１２とも呼ぶ。図１１は、バッファ回路１２を示す回路図である。第１実施形態のバッファ回路１０と第２実施形態のバッファ回路１２の相違点は、バッファ回路１２が容量調整回路１００の代わりに容量調整回路１２０を含む点である。その他の構成は第１実施形態のバッファ回路１０と同様である。
【００８４】
容量調整回路１２０は、図２の容量調整回路１００を構成する各トランジスタＮＴＲ３〜ＮＴＲ５及び各容量素子ＮＭＯＳ１〜ＮＭＯＳ３と、各トランジスタＰＴＲ３〜ＰＴＲ５（広義には第２のスイッチ素子）と、各容量素子ＰＭＯＳ１〜ＰＭＯＳ３（広義には第２の容量素子）を含む。各トランジスタＮＴＲ３〜ＮＴＲ５及び各容量素子ＮＭＯＳ１〜ＮＭＯＳ３の接続構成は、第１実施形態と同様である。各トランジスタＰＴＲ３〜ＰＴＲ５の一端はインバータＩＮＶ１の出力ノードＮＤ１１とインバータＩＮＶ２の入力ノードＮＤ１２との間に接続されている。各トランジスタＰＴＲ３〜ＰＴＲ５の他端は、各容量素子ＰＭＯＳ１〜ＮＭＯＳ３に接続されている。本実施形態では、各容量素子ＮＭＯＳ１〜ＮＭＯＳ３は、Ｐ型ＭＯＳトランジスタで構成されているが、これに限定されない。各容量素子ＰＭＯＳ１〜ＰＭＯＳ３は例えば第１、第２のポリシリコン膜で構成された容量素子であってもよい。
【００８５】
本実施形態では、各トランジスタＰＴＲ３〜ＰＴＲ５の他端は各容量素子ＰＭＯＳ１〜ＰＭＯＳ３のゲートと接続され、各容量素子ＰＭＯＳ１〜ＰＭＯＳ３のソース・ドレインは第１の電源ＶＤＤに接続されている。各トランジスタＰＴＲ３〜ＰＴＲ５のゲートには、各スイッチング信号ＳＳ１〜ＳＳ３の反転信号である各スイッチング信号ＸＳＳ１〜ＸＳＳ３が入力される。
【００８６】
各スイッチング信号ＳＳ１〜ＳＳ３のうち、少なくともいずれか一つがアクティブに設定されると、各トランジスタＮＴＲ３〜ＮＴＲ５のうち、アクティブに設定されたスイッチング信号が入力されるトランジスタはＯＮ状態となる。一方、各トランジスタＰＴＲ３〜ＰＴＲ５のゲートには、各スイッチング信号ＳＳ１〜ＳＳ３の反転信号である各スイッチング信号ＸＳＳ１〜ＸＳＳ３が入力される。例えば、スイッチング信号ＳＳ１がアクティブに設定されたとき、トランジスタＮＴＲ３はＯＮ状態となる。このとき、スイッチング信号ＳＳ１の反転信号であるスイッチング信号ＸＳＳ１がトランジスタＰＴＲ３のゲートに入力され、トランジスタＰＴＲ３はＯＮ状態となる。これにより、容量素子ＮＭＯＳ１及びＰＭＯＳ１がノードＮＤ１１、ＮＤ１２間に接続されることになり、インバータＩＮＶ１の出力ノードＮＤ１１（またはインバータＩＮＶ２の入力ノードＮＤ１２）の配線容量の値が増加する。即ち、各スイッチング信号ＳＳ１〜ＳＳ３を制御することで、ノードＮＤ１１（またはノードＮＤ１２）の配線容量の値を多段階に調節することができる。
【００８７】
インバータＩＮＶ１の出力ノードＮＤ１１（またはインバータＩＮＶ２の入力ノードＮＤ１２）の配線容量の値を調節することにより、インバータＩＮＶ２の出力、即ちバッファ回路１２の出力Ｂｕｆ＿Ｏｕｔ２の信号波形を任意に調整することができる。なお、本実施形態では、バッファ回路１２の出力Ｂｕｆ＿Ｏｕｔ２から出力される信号は、図１の送信回路２００のトランジスタＳＷ１またはＳＷ２のゲートに入力される信号ＨＳ＿ＤＰｏｕｔ２またはＨＳ＿ＤＭｏｕｔ２である。即ち、トランジスタＳＷ１、ＳＷ２を制御する信号ＨＳ＿ＤＰｏｕｔ２またはＨＳ＿ＤＭｏｕｔ２の波形を調整することができるので、ＤＰ端子３０、ＤＭ端子４０から出力される差動信号の信号波形を調節することができる。
【００８８】
なお、本実施形態の容量調整回路１２０では３つのトランジスタＮＴＲ３〜ＮＴＲ５と、３つの容量素子ＮＭＯＳ１〜ＮＭＯＳ３と、３つのトランジスタＰＴＲ３〜ＰＴＲ５と、３つの容量素子ＰＭＯＳ１〜ＰＭＯＳ３が設けられているが、これに限定されず、第１の容量素子、第１のスイッチ素子、第２の容量素子及び第２のスイッチ素子を２つまたは４つ以上設ける構成でもよい。トランジスタ（広義には第１及び第２のスイッチ素子）及び容量素子（広義には第１及び第２の容量素子）を例えば４つ以上設けることで、付加容量の設定をより多段階に設定することもできる。
【００８９】
また、本実施形態では各スイッチング信号ＸＳＳ１〜ＸＳＳ３を各スイッチ信号ＳＳ１〜ＳＳ３の反転信号としたが、これに限定されない。各スイッチング信号ＸＳＳ１〜ＸＳＳ３を、各スイッチング信号ＳＳ１〜ＳＳ３とは独立に制御されてもよい。この場合、より多段階に付加容量の設定ができるようになる。
【００９０】
図１２（Ａ）〜（Ｄ）は、容量調整回路１２０のトランジスタＮＴＲ３〜ＮＴＲ５及びトランジスタＰＴＲ３〜ＰＴＲ５のうち、ＯＮ状態であるトランジスタの個数に対応したバッファ回路１０の出力波形図である。図１２（Ａ）は、トランジスタＮＴＲ３〜ＮＴＲ５及びＰＴＲ３〜ＰＴＲ５のうち、全てのトランジスタがＯＦＦ状態であるとき、即ち、インバータＩＮＶ１、ＩＮＶ２間に付加容量となる容量素子が接続されていない状態でのバッファ回路１２の出力波形図である。波形Ｗ１５は例えば図１のトランジスタＳＷ１のゲートに出力される波形であり、波形Ｗ１６は例えば図１のトランジスタＳＷ２のゲートに出力される波形である。クロスポイントＣＰ７は波形Ｗ１５、Ｗ１６の交差するポイントを示す。
【００９１】
図１２（Ｂ）は、トランジスタＮＴＲ３〜ＮＴＲ５及びトランジスタＰＴＲ３〜ＰＴＲ５のうち、一組のトランジスタ（例えばトランジスタＮＴＲ３及びトランジスタＰＴＲ３）がＯＮ状態であるとき、即ち、インバータＩＮＶ１、ＩＮＶ２間に一組の容量素子（例えば容量素子ＮＭＯＳ１及びＰＭＯＳ１）が接続された状態でのバッファ回路１２の出力波形図である。なお、本実施形態では容量素子ＮＭＯＳ１〜ＮＭＯＳ３の容量値は互いに同値であり、容量素子ＰＭＯＳ１〜ＰＭＯＳ３の容量値も互いに同値であるが、これに限定されない。各容量素子ＮＭＯＳ１〜ＮＭＯＳ３及びＰＭＯＳ１〜ＰＭＯＳ３のそれぞれの容量値を適宜設定してもよく、各容量値を互いに異なる値に設定してもよい。
【００９２】
波形Ｗ１７は例えば図１のトランジスタＳＷ１のゲートに出力される波形であり、波形Ｗ１８は例えば図１のトランジスタＳＷ２のゲートに出力される波形である。クロスポイントＣＰ８は波形Ｗ１７、Ｗ１８の交差するポイントを示す。
【００９３】
図１２（Ｃ）は、トランジスタＮＴＲ３〜ＮＴＲ５及びトランジスタＰＴＲ３〜ＰＴＲ５のうち、一組のトランジスタ（例えばトランジスタＮＴＲ５及びトランジスタＰＴＲ５）がＯＦＦ状態であるとき、即ち、インバータＩＮＶ１、ＩＮＶ２間に二組の容量素子（例えば容量素子ＮＭＯＳ１及びＰＭＯＳ１と容量素子ＮＭＯＳ２及びＰＭＯＳ２）が接続された状態でのバッファ回路１２の出力波形図である。
【００９４】
波形Ｗ１９は例えば図１のトランジスタＳＷ１のゲートに出力される波形であり、波形Ｗ２０は例えば図１のトランジスタＳＷ２のゲートに出力される波形である。クロスポイントＣＰ９は波形Ｗ１９、Ｗ２０の交差するポイントを示す。
【００９５】
図１２（Ｄ）は、トランジスタＮＴＲ３〜ＮＴＲ５及びトランジスタＰＴＲ３〜ＰＴＲ５のうち、全てのトランジスタがＯＮ状態であるとき、即ち、インバータＩＮＶ１、ＩＮＶ２間に全ての容量素子が接続された状態でのバッファ回路１２の出力波形図である。
【００９６】
波形Ｗ２１は例えば図１のトランジスタＳＷ１のゲートに出力される波形であり、波形Ｗ２２は例えば図１のトランジスタＳＷ２のゲートに出力される波形である。クロスポイントＣＰ１０は波形Ｗ２１、Ｗ２２の交差するポイントを示す。
【００９７】
例えば、図１２（Ａ）〜（Ｄ）の波形Ｗ１６、Ｗ１８、Ｗ２０、Ｗ２２を比べると、容量調整回路１２０の付加容量の増加に応じて各波形Ｗ１６、Ｗ１８、Ｗ２０、Ｗ２２の立ち上がり勾配が緩やかになっていくのがわかる。
【００９８】
図１３は、図４（Ａ）〜（Ｄ）の各波形Ｗ１５〜Ｗ２２を重ねた図である。図１３によると、インバータＩＮＶ１、ＩＮＶ２間の配線容量が一番大きい場合の波形である波形Ｗ２１、Ｗ２２のクロスポイントＣＰ１０が各クロスポイントＣＰ７〜ＣＰ１０のうちで最も高い電位であり、インバータＩＮＶ１、ＩＮＶ２間の配線容量が一番小さい場合の波形である波形Ｗ１５、Ｗ１６のクロスポイントＣＰ７がクロスポイントＣＰ７〜ＣＰ１０のうちで最も低い電位であることがわかる。即ち、インバータＩＮＶ１、ＩＮＶ２間の配線容量を増大させれば、クロスポイントの電位は高くなり、配線容量を減少させればクロスポイントの電位は低くなる。なお、前述したようにクロスポイントの電位の変化によって、図１のＤＰ端子３０またはＤＭ端子４０から出力される信号波形が変化する。
【００９９】
ここで、第１実施形態の図５と、本実施形態の図１３を比較すると、図３のクロスポイントＣＰ７〜ＣＰ１０の電位の変化量は、図５のクロスポイントＣＰ３〜ＣＰ６の電位の変化量に比べると、非常に小さい。第１実施形態では、付加容量の設定を変更すると送信回路の出力波形が大きく変化してしまう。ところが、本実施形態では、付加容量の設定を変更してもクロスポイントの電位の変位が微量であるため、送信回路の出力波形の変化が小さい。つまり、送信回路の出力波形を微量の範囲で細かく調整したい場合に本実施形態は適する。
【０１００】
本実施形態において、クロスポイントの電位の変化が微量であるのは、例えば容量素子ＰＭＯＳ１〜ＰＭＯＳ３（広義には第２の容量素子）の働きのためである。容量素子ＮＭＯＳ１〜ＮＭＯＳ３（広義には第１の容量素子）だけであると、付加容量の値に応じてクロスポイントは大幅に上昇してしまうが、容量素子ＰＭＯＳ１〜ＰＭＯＳ３を設けることにより、クロスポイントの上昇を緩やかにできる。
【０１０１】
なお、送信回路の出力波形の変化を示すために、図１４〜図１７に、本実施形態の送信回路（図１の送信回路２００のバッファ回路１０をバッファ回路１２に変更した送信回路）のＤＰ端子３０及びＤＭ端子４０から出力される信号の波形を示す。
【０１０２】
図１４は、図１２（Ａ）に示される波形Ｗ１５、Ｗ１６のそれぞれが、図１の各トランジスタＳＷ１、ＳＷ２のゲートに入力されたときのＤＰ端子３０、ＤＭ端子４０から出力される波形を示す図である。同様にして、図１５は、図１２（Ｂ）に示される波形Ｗ１７、Ｗ１８のそれぞれが、図１６は図１２（Ｃ）に示される波形Ｗ１９、Ｗ２０のそれぞれが、図１７は図１２（Ｄ）に示される波形Ｗ２１、Ｗ２２のそれぞれが、図１の各トランジスタＳＷ１、ＳＷ２のゲートに入力されたときのＤＰ端子３０、ＤＭ端子４０から出力される波形を示す図である。
【０１０３】
本実施形態においても、送信回路２００をＵＳＢ規格に準拠させる場合は、送信回路２００はＤＰ端子３０、ＤＭ端子４０から出力される信号の振幅が禁止領域ＡＲと重なることがないように設計される。図１４〜図１７の各符号Ｃ１〜Ｃ４は、図１４〜図１７の各波形の電圧値が最大振幅の電圧値に達した時刻を示す。
【０１０４】
図１４〜図１７のＣ１〜Ｃ４の時刻を比較すると、図１４〜図１７の波形の最大振幅に達する時刻が、それぞれ異なることがわかる。図１４で示される２つの波形のクロスポイント（交差点）からＣ１までの期間は、図１４〜図１７のクロスポイントから最大振幅に達するまでの各期間の中で一番短い。即ち、図１４に示される波形の立ち上がり勾配及び立ち下がり勾配が、図１４〜図１７の中で一番急峻である。一方図１７で示される２つの波形のクロスポイント（交差点）からＣ４までの期間は、図１４〜図１７のクロスポイントから最大振幅に達するまでの各期間の中で一番長い。即ち、図１７に示される波形の立ち上がり勾配及び立ち下がり勾配が、図１４〜図１７の中で一番緩やかである。
【０１０５】
図１２（Ａ）は容量調整回路１２０の付加容量が一番小さいときでのバッファ回路１２の出力波形であり、図１２（Ｂ）〜（Ｄ）は図１２（Ｂ）、（Ｃ）、（Ｄ）という順番で容量調整回路１２０の付加容量が増加されたときでのバッファ回路１２の出力波形である。即ち、図１４〜図１７のＣ１〜Ｃ４から、容量調整回路１２０の付加容量の増減に応じてアイパターンが変化することがわかる。
【０１０６】
以上のことから、本実施形態の送信回路２００は、容量調整回路１２０の付加容量を調整することで、送信回路２００の出力波形の立ち上がり勾配・立ち下がり勾配を多段階に変化させることができる。本実施形態の効果は、第１実施形態の効果と同様であり、本実施形態の送信回路２００はアイパターン（例えば出力波形の立ち上がり勾配・立ち下がり勾配）を調整できるので、ホストコントローラの受信回路またはデバイスコントローラの受信回路がＵＳＢ規格に厳密に準拠されていない場合であっても、データ転送を正確に行うことができる。
【０１０７】
本実施形態の変形例として、バッファ回路１２に容量素子がさらに設けられたバッファ回路１４を図１８に示す。バッファ回路１４は、トランジスタＰＴＲ６と容量素子ＰＭＯＳ４及びＮＭＯＳ４を含む。トランジスタＰＴＲ６の一端はノードＮＤ１１、ＮＤ１２間に接続され、トランジスタＰＴＲ６の他端は容量素子ＰＭＯＳ４に接続される。具体的にはトランジスタＰＴＲ４の他端は容量素子ＰＭＯＳ４のゲートに接続され、容量素子ＰＭＯＳ４のソース・ドレインは第１の電源ＶＤＤに接続される。トランジスタＰＴＲ６のゲートには第２の電源ＶＳＳが接続される。また、ノードＮＤ１１、ＮＤ１２間に容量素子ＮＭＯＳ４が接続される。具体的には容量素子ＮＭＯＳ４のゲートがノードＮＤ１１、ＮＤ１２間に接続され、容量素子ＮＭＯＳ４のソース・ドレインは第２の電源ＶＳＳに接続される。
【０１０８】
なお、容量素子ＰＭＯＳ４はＰ型ＭＯＳトランジスタで構成され、容量素子ＮＭＯＳ４はＮ型ＭＯＳトランジスタで構成されているが、これに限定されない。容量素子ＰＭＯＳ４及びＮＭＯＳ４は、他の容量素子で構成されてもよく、例えば第１、第２のポリシリコン膜で構成されてもよい。
【０１０９】
本実施形態の変形例では、バッファ回路１２の代用として、ノードＮＤ１１、ＮＤ１２間に容量素子ＮＭＯＳ４及びＰＭＯＳ４が設けられたバッファ回路１４を送信回路に適用する。これにより、変形例の送信回路の出力波形のアイパターンは、幾何学的に上下対称なパターンになる。アイパターンの波形形状が例えば上下対称であることは、信号特性が安定状態であると見なすことができるので、製品を使用するユーザーは、アイパターンの波形形状を重視する場合がある。即ち、変形例のバッファ回路１４を用いることで、ユーザーのニーズに沿った送信回路を提供することができる。
【０１１０】
本実施形態や、第１実施形態では、容量調整回路１００（１２０）が、インバータＩＮＶ１、ＩＮＶ２の間に設けられている。比較例として容量調整回路１００（１２０）をインバータＩＮＶ１、ＩＮＶ２間に設けず、インバータＩＮＶ２の後段に設ける構成も考えられる。ところが、この比較例のような構成の場合、送信回路２００のトランジスタＳＷ１、ＳＷ２のゲートに容量が付加されることになる。この場合、ＤＰ端子３０、ＤＭ端子４０から出力される波形が乱れてしまい、データ転送を高速に行うことが難しくなる。また、送信回路２００の各トランジスタＳＷ１、ＳＷ２は例えばＵＳＢ２．０規格で規定されている１７.７８ｍＡという大きな電流をスイッチングするため、スイッチング動作時の影響が大きくなり、ＤＰ端子３０、ＤＭ端子４０から出力される波形の特性が設計時の特性と大きく異なってしまう可能性がある。これらの理由から、本実施形態や第１実施形態では、容量調整回路１００（１２０）がインバータＩＮＶ１、ＩＮＶ２の間に設けられている。
【０１１１】
２．３  第３実施形態
図１９は、本実施形態のバッファ回路１６−１〜１６−３と、イネーブル信号生成回路６０を含む送信回路２１０を示す図である。各バッファ回路１６−１〜１６−３（以下、総称してバッファ回路１６とも呼ぶ）は、イネーブル信号生成回路６０と接続されている。その他の構成については、図１の送信回路２００と同様である。
【０１１２】
図２０は、バッファ回路１６を示す図であり、バッファ回路１６は、インバータＩＮＶ１（広義には第１のインバータ）、第２のインバータＩＮＶ３〜ＩＮＶ６（広義には複数の第２のインバータ）を含む。インバータＩＮＶ１の出力ノードＮＤ１１はインバータＩＮＶ３の入力ノードＮＤ１２と接続されている。また、各インバータＩＮＶ４〜ＩＮＶ６の入力は、インバータＩＮＶ３の入力ノードＮＤ１２に共通接続され、各インバータＩＮＶ４〜ＩＮＶ６の出力はインバータＩＮＶ３の出力ノードＮＤ１３に共通接続されている。各インバータＩＮＶ４〜ＩＮＶ６には、図１９のイネーブル信号生成回路６０からイネーブル信号ＳＳ４〜ＳＳ６が入力される。また、各インバータＩＮＶ４〜ＩＮＶ６には、図１９のイネーブル信号生成回路６０からイネーブル信号ＳＳ４〜ＳＳ６の反転信号である反転信号ＸＳＳ４〜ＸＳＳ７が入力される。なお、本実施形態では、インバータＩＮＶ３は常にアクティブに設定されるようにインバータＩＮＶ３のイネーブル信号及びその反転信号が入力される端子には、第１の電源ＶＤＤ及び第２の電源ＶＳＳが接続されるが、これに限定されない。インバータＩＮＶ３にもイネーブル信号生成回路６０からのイネーブル信号が入力されるような構成にしてもよい。
【０１１３】
各インバータＩＮＶ３〜ＩＮＶ６は、イネーブル信号生成回路６０からのイネーブル信号によって、アクティブ・ノンアクティブが制御される。各インバータＩＮＶ３〜ＩＮＶ６はアクティブに設定されるとインバータとして機能し、ノンアクティブに設定されると、ノンアクティブに設定されたインバータの出力インピーダンスはハイインピーダンス状態となる。ここで、各インバータＩＮＶ３〜ＩＮＶ６は並列に接続されているため、アクティブに設定されたインバータの数が増えると、ノードＮＤ１２、ＮＤ１３間を流れる電流量が増加する。即ち、ノードＮＤ１１、ＮＤ１３間を流れる電流量を調整できるので、バッファ回路１６の出力Ｂｕｆ＿Ｏｕｔ３の信号波形の立ち上がり・立ち下がり勾配を調整できる。
【０１１４】
なお、本実施形態では、４つのインバータＩＮＶ３〜ＩＮＶ６が設けられているが、これに限定されず、２つまたは５つ以上のインバータが設けられる構成であってもよい。バッファ回路１６の第２のインバータの個数は適宜設定できる。例えば、バッファ回路１６の出力Ｂｕｆ＿Ｏｕｔ３の信号波形をより多段階に調整したい場合は、バッファ回路１６の第２のインバータの数を増やす構成にしてもよい。
【０１１５】
図２１は、各インバータＩＮＶ３〜ＩＮＶ６の構成を示す回路図である。本実施形態では、各インバータＩＮＶ３〜ＩＮＶ６はクロックドゲートインバータＣＩで構成されているがこれに限定されない。第２のインバータは、イネーブル信号でイネーブル・ディスエーブルが制御されるインバータであればよい。
【０１１６】
入力Ｉｎ１には、イネーブル信号生成回路６０からイネーブル信号ＳＳ４〜ＳＳ６または第２の電源ＶＳＳの出力電圧のいずれかが入力される。入力Ｉｎ２には、入力Ｉｎ１に入力される信号の反転信号が入力される。入力Ｉｎ１は、トランジスタＰＴＲ１２のゲートに接続され、入力Ｉｎ２は、トランジスタＮＴＲ１２のゲートに接続されている。即ち、入力Ｉｎ１にローレベルの信号が入力され、入力Ｉｎ２にハイレベルの信号が入力されるとクロックドゲートインバータＣＩはインバータとして機能する。
【０１１７】
本実施形態では、各インバータＩＮＶ３〜ＩＮＶ６において、トランジスタＰＴＲ１１及びＰＴＲ１２の電流駆動能力とトランジスタＮＴＲ１１及びＮＴＲ１２の電流駆動能力の比が、同じ比に設定されている。具体的には本実施形態では、トランジスタＰＴＲ１１及びＰＴＲ１２のゲート幅Ｗ／ゲート長ＬとトランジスタＮＴＲ１１及びＮＴＲ１２のゲート幅Ｗ／ゲート長Ｌの比が例えば３対１に設定されている。この比は一例であり、他の値に設定されてもよい。但し、インバータＩＮＶ３〜ＩＮＶ６のうち、アクティブに設定されたインバータの合計の電流駆動能力を種々設定できるように、インバータＩＮＶ３〜ＩＮＶ６の間ではトランジスタＰＴＲ１１及びＰＴＲ１２のゲート幅Ｗが他のインバータのＰＴＲ１１及びＰＴＲ１２と異なるように設定されている。例えば、インバータＩＮＶ４では、トランジスタＰＴＲ１１及びＰＴＲ１２のゲート幅Ｗ／ゲート長ＬとトランジスタＮＴＲ１１及びＮＴＲ１２のゲート幅Ｗ／ゲート長Ｌの比は３対１に設定されているが、インバータＩＮＶ３では、この比が９対３に設定されている。即ち、インバータＩＮＶ３のトランジスタＰＴＲ１１及びＰＴＲ１２のゲート幅Ｗ／ゲート長Ｌは、インバータＩＮＶ４のトランジスタＰＴＲ１１及びＰＴＲ１２の３倍であるが、インバータＩＮＶ３内のトランジスタＰＴＲ１１及びＰＴＲ１２のゲート幅Ｗ／ゲート長ＬとトランジスタＮＴＲ１１及びＮＴＲ１２のゲート幅Ｗ／ゲート長Ｌの比は他のインバータと同じである。このように設定されている理由は後に述べる。
【０１１８】
また変形例として、複数の第２のインバータは、すべて同様のクロックドゲートインバータで構成されてもよい。
【０１１９】
図２２（Ａ）〜（Ｄ）は、インバータＩＮＶ３〜ＩＮＶ６のうち、アクティブに設定されたインバータの合計数に応じたバッファ回路１６の出力波形図である。図１２（Ａ）は、インバータＩＮＶ３〜ＩＮＶ６のうち、インバータＩＮＶ３だけがアクティブであるときのバッファ回路１６の出力波形図である。波形Ｗ２３は例えば図１９のトランジスタＳＷ１のゲートに出力される波形であり、波形Ｗ２４は例えば図１９のトランジスタＳＷ２のゲートに出力される波形である。クロスポイントＣＰ７は波形Ｗ２３、Ｗ２４の交差するポイントを示す。図２２（Ａ）の場合、アクティブに設定されている第２のインバータがインバータＩＮＶ３だけなので、第２のインバータの合計の電流駆動能力が小さく、例えば波形Ｗ２４の立ち上がり勾配が非常に緩やかである。
【０１２０】
なお、各波形Ｗ２３、Ｗ２５、Ｗ２７及びＷ２９は、例えば図１９のトランジスタＳＷ１のゲートに出力される波形であり、各波形Ｗ２，Ｗ２６、Ｗ２８及びＷ３０は例えば図１９のトランジスタＳＷ２のゲートに出力される波形である。各クロスポイントＣＰ１１〜ＣＰ１４は各波形Ｗ２２〜Ｗ３０の交差するポイントを示す
図２２（Ｂ）は、インバータＩＮＶ３〜ＩＮＶ６のうち、インバータＩＮＶ３及びＩＮＶ４がアクティブであるときのバッファ回路１６の出力波形図である。なお、本実施形態のインバータＩＮＶ４では、トランジスタＰＴＲ１１及びＰＴＲ１２のゲート幅Ｗ／ゲート長ＬとトランジスタＮＴＲ１１及びＮＴＲ１２のゲート幅Ｗ／ゲート長Ｌの比は３対１に設定されているが、ゲート幅Ｗ／ゲート長Ｌの比を６対２、９対３等に設定してもよい。
【０１２１】
図２２（Ｃ）は、インバータＩＮＶ３〜ＩＮＶ６のうち、インバータＩＮＶ３、ＩＮＶ４及びインバータＩＮＶ５がアクティブであるときのバッファ回路１６の出力波形図である。なお、本実施形態のインバータＩＮＶ５は、インバータＩＮＶ４と同様のインバータであるが、インバータＩＮＶ５のトランジスタＰＴＲ１１及びＰＴＲ１２のゲート幅Ｗ／ゲート長ＬとトランジスタＮＴＲ１１及びＮＴＲ１２のゲート幅Ｗ／ゲート長Ｌの比を６対２、９対３等に設定してもよい。
【０１２２】
図２２（Ｄ）は、インバータＩＮＶ３〜ＩＮＶ６のすべてがアクティブであるときのバッファ回路１６の出力波形図である。なお、本実施形態のインバータＩＮＶ６では、トランジスタＰＴＲ１１及びＰＴＲ１２のゲート幅Ｗ／ゲート長ＬとトランジスタＮＴＲ１１及びＮＴＲ１２のゲート幅Ｗ／ゲート長Ｌの比は９対３に設定されているが、ゲート幅Ｗ／ゲート長Ｌの比を６対２、３対１等に設定してもよい。図２２（Ｄ）の場合、アクティブに設定されている第２のインバータがインバータＩＮＶ３〜ＩＮＶ６の４つなので、第２のインバータの合計の電流駆動能力が大きく、例えば波形Ｗ３０の立ち上がり勾配がＷ２４、Ｗ２６及びＷ２８に比べて急峻である。図２２（Ａ）〜（Ｄ）の波形Ｗ２３〜Ｗ３０を比べると、第２のインバータの合計の電流駆動能力の増加に応じて各波形Ｗ２３〜Ｗ３０の立ち上がりまたは立ち下がり勾配が急峻になっていくのがわかる。
【０１２３】
バッファ回路１６の出力波形の立ち上がり・立ち下がり勾配が急峻である場合、送信回路２１０のトランジスタＳＷ１、ＳＷ２のスイッチング動作が急激になり、トランジスタＳＷ１またはＳＷ２がＯＦＦ状態からＯＮ状態に遷移する期間が短くなる。このため、ＤＰ端子３０またはＤＭ端子４０に発生する信号の立ち上がり勾配が急峻になる。逆に、バッファ回路１６の出力波形の立ち上がり・立ち下がり勾配が緩やかである場合には、送信回路２１０の各トランジスタＳＷ１、ＳＷ２のスイッチング動作は緩やかになり、ＤＰ端子３０またはＤＭ端子４０に発生する信号の立ち上がり勾配は緩やかになる。
【０１２４】
図２３は、図２２（Ａ）〜（Ｄ）の各波形Ｗ２３〜Ｗ３０を重ねて示した波形図である。図２３から、各クロスポイントＣＰ１１〜ＣＰ１４の電位は約１．６Ｖ近辺に集中し、各クロスポイントＣＰ１１〜ＣＰ１４の電位がほぼ一定である。クロスポイントの電位を大きく変化させてしまうと、送信回路２１０のトランジスタＳＷ１、ＳＷ２が両方ともＯＦＦ状態である時点から、トランジスタＳＷ１、ＳＷ２のいずれかがＯＮ状態に遷移した瞬間にＤＰ端子３０またはＤＭ端子４０で発生する信号の制御が難しくなる。送信回路２１０の安定性、信頼性を高めるために、本実施形態のバッファ回路１６は各クロスポイントＣＰ１１〜ＣＰ１４の電位をほぼ一定になるように設定されている。
【０１２５】
各インバータＩＮＶ３〜ＩＮＶ６において、トランジスタＰＴＲ１１及びＰＴＲ１２の電流駆動能力とトランジスタＮＴＲ１１及びＮＴＲ１２の電流駆動能力の比が、同じ比に設定されている構成が前述されている。このような構成とした理由は、各クロスポイントＣＰ１１〜ＣＰ１４を一定に保つためである。
【０１２６】
また、クロスポイントＣＰ１１とクロスポイントＣＰ１４では、信号遅延時間が約０．１５ｎｓであり、他の実施形態の図５や図１３と比較すると約半分である。図５や図１３では、信号の遅延時間が最大で約０．２５〜０．３ｎｓである。これは、本実施形態では、バッファ回路１６のノードＮＤ１１、ＮＢＤ１２間に配線容量を付加する容量素子を設けないためである。本実施形態では、バッファ回路１６の出力波形を調整しても遅延時間を増加を抑えることができるので、本実施形態のバッファ回路１６は、より信頼性の高い信号波形を出力できる。
【０１２７】
送信回路の出力波形の変化を示すために、図２４〜図２７に、本実施形態の送信回路２１０のＤＰ端子３０及びＤＭ端子４０から出力される信号の波形を示す。
【０１２８】
図２４は、図２２（Ａ）に示される波形Ｗ２３、Ｗ２４のそれぞれが、図１９の各トランジスタＳＷ１、ＳＷ２のゲートに入力されたときのＤＰ端子３０、ＤＭ端子４０から出力される波形を示す図である。同様にして、図２５は、図２２（Ｂ）に示される波形Ｗ２５、Ｗ２６のそれぞれが、図２６は図２２（Ｃ）に示される波形Ｗ２７、Ｗ２８のそれぞれが、図２７は図２２（Ｄ）に示される波形Ｗ２９、Ｗ３０のそれぞれが、図１９の各トランジスタＳＷ１、ＳＷ２のゲートに入力されたときのＤＰ端子３０、ＤＭ端子４０から出力される波形を示す図である。
【０１２９】
本実施形態においても、送信回路２１０をＵＳＢ規格に準拠させる場合は、送信回路２１０はＤＰ端子３０、ＤＭ端子４０から出力される信号の振幅が禁止領域ＡＲと重なることがないように設計される。図２４〜図２７の各符号Ｄ１〜Ｄ４は、図２４〜図２７の各波形の電圧値が最大振幅の電圧値に達した時刻を示す。
【０１３０】
図２４〜図２７のＤ１〜Ｄ４の時刻を比較すると、図２４〜図２７の波形の最大振幅に達する時刻が、それぞれ異なることがわかる。図２４で示される２つの波形のクロスポイント（交差点）からＤ１までの期間は、図２４〜図２７のクロスポイントから最大振幅に達するまでの各期間の中で一番長い。即ち、図２４に示される波形の立ち上がり勾配及び立ち下がり勾配が、図２４〜図２７の中で一番緩やかである。一方図２７で示される２つの波形のクロスポイント（交差点）からＤ４までの期間は、図２４〜図２７のクロスポイントから最大振幅に達するまでの各期間の中で一番短い。即ち、図２７に示される波形の立ち上がり勾配及び立ち下がり勾配が、図２４〜図２７の中で一番急峻である。
【０１３１】
図２２（Ａ）はアクティブに設定された第２のインバータの数が１つのときでのバッファ回路１６の出力波形であり、図２２（Ｂ）〜（Ｄ）は図２２（Ｂ）、（Ｃ）、（Ｄ）という順番でアクティブに設定された第２のインバータの数が増加されたときでのバッファ回路１６の出力波形である。即ち、図２４〜図２７のＤ１〜Ｄ４から、アクティブに設定された第２のインバータの数の増減に応じてアイパターンが変化することがわかる。
【０１３２】
以上のことから、本実施形態の送信回路２１０は、複数の第２のインバータのうち、アクティブに設定するインバータの数を調整することで、送信回路２１０の出力波形の立ち上がり勾配・立ち下がり勾配を多段階に変化させることができる。本実施形態の効果は、第１実施形態の効果と同様に、本実施形態の送信回路２１０はアイパターン（例えば出力波形の立ち上がり勾配・立ち下がり勾配）を調整できるので、ホストコントローラの受信回路またはデバイスコントローラの受信回路がＵＳＢ規格に厳密に準拠されていない場合であっても、データ転送を正確に行うことができる。
【０１３３】
さらに、クロスポイントＣＰ１１〜ＣＰ１４をほぼ一定に保っているので、非常に安定したバッファ回路１６の制御が可能となる。また、バッファ回路１６内に容量を付加する容量素子を設けなくても送信回路２１０の出力波形を調整できるので、遅延時間の増大を抑えることができる。
【０１３４】
また、第１実施形態、第２実施形態及び第３実施形態に限定されず、送信回路は、例えば図２８に示されるようにバッファ回路１８−１〜１８−３を含むような構成でもよい。図２８の送信回路２２０は、バッファ回路１８−１（広義には第１のバッファ回路）、バッファ回路１８−２（広義には第２のバッファ回路）、バッファ回路１８−３を含む。バッファ回路１８−１は第１の制御信号調整回路１３０を含み、バッファ回路１８−２は第２の制御信号調整回路１４０を含む。第１、第２の制御信号調整回路１３０、１４０は、信号ＨＳ＿ＤＰｏｕｔ１、ＨＳ＿ＤＭｏｕｔ１の立ち上がり・立ち下がり勾配を調整して、信号ＨＳ＿ＤＰｏｕｔ２、ＨＳ＿ＤＭｏｕｔ２として出力する。
【０１３５】
３．データ転送制御装置及び電子機器
図２９は、第１実施形態または第２実施形態の送信回路２００と制御回路３００（広義には所与の送信処理を行う回路）を含むデータ転送制御装置１０００を示すブロック図である。
【０１３６】
制御回路３００は、送信回路２００の容量調整回路１００（または１２０）の付加容量を設定するための容量調整情報を格納する容量調整用レジスタ３０１を含む。制御回路３００は、この容量調整用レジスタ３０１に基づいて容量調整回路１００（または１２０）の付加容量を設定する。容量調整用レジスタ３０１を設けることによって、容量調整回路１００（１２０）をファームウェア等で制御することが可能となる。なお、容量調整用レジスタ３０１は、制御回路３００の外部に設ける構成でもよく、例えば送信回路２００に設けてもよい。また、データ転送制御装置１０００の構成は、容量調整用レジスタ３０１を省略する構成でもよい。
【０１３７】
図３０は、第３実施形態の送信回路２１０と制御回路３１０（広義には所与の送信処理を行う回路）を含むデータ転送制御装置１１００を示すブロック図である。
【０１３８】
制御回路３１０は、送信回路２１０の第２のインバータＩＮＶ３〜ＩＮＶ６（広義には、複数の第２のインバータ）のイネーブル・ディスエーブル設定を設定するためのイネーブル・ディスエーブル設定情報を格納する駆動能力調整用レジスタ３１１を含む。制御回路３１０は、この駆動能力調整用レジスタ３１１に基づいて送信回路２１０のイネーブル信号生成回路６０を制御する。これによりイネーブル信号生成回路６０は、駆動能力調整用レジスタ３１１に格納されているイネーブル・ディスエーブル設定情報に基づいて各第２のインバータＩＮＶ３〜ＩＮＶ６のイネーブル・ディスエーブルを設定する。駆動能力調整用レジスタ３１１を設けることによって、イネーブル信号生成回路６０をファームウェア等で制御することが可能となる。なお、駆動能力調整用レジスタ３１１は、制御回路３００の外部に設ける構成でもよく、例えば送信回路２１０に設けてもよいし、送信回路２１０のイネーブル信号生成回路６０に設けてもよい。また、データ転送制御装置１１００の構成は、駆動能力調整用レジスタ３１１を省略する構成でもよい。
【０１３９】
データ転送制御装置１０００または１１００を用いることで、ホストコントローラの受信回路またはデバイスコントローラの受信回路がＵＳＢ規格に厳密に準拠されていない場合であっても、データ転送を正確に行うことができる。
【０１４０】
図３１は、図２９のデータ転送制御装置１０００または図３０のデータ転送制御装置１１００を含む電子機器２０００を示す図である。電子機器２０００は、処理部（ＣＰＵ等）４００、ＲＯＭ５００、ＲＡＭ６００、インターフェース回路７００及びストレージデバイス８００を含むが、これに限定されない。例えばインターフェース回路７００やストレージデバイス８００が省略される構成でもよい。また、図３０に示されている電子機器２０００は、データ転送制御装置１０００（１１００）を除く他の構成要素（処理部４００、ＲＯＭ５００、ＲＡＭ６００、インターフェース回路７００及びストレージデバイス８００）のうち、少なくともいずれか一つを含まない構成でもよい。また、電子機器２０００のデータ転送制御装置１０００、１１００は、送信回路２００、２１０の代わりに送信回路２２０を含んでもよい。
【０１４１】
なお、本発明は、上記実施形態で説明されたものに限らず、種々の変形実施が可能である。例えば、明細書又は図面中の記載において広義や同義な用語（第１、第２のインバータ、第１、第２のスイッチ素子、第１、第２の容量素子等）として引用された用語は、明細書又は図面中の他の記載においても広義や同義な用語（インバータＩＮＶ１、ＩＮＶ２、トランジスタＮＴＲ３〜ＮＴＲ５、トランジスタＰＴＲ３〜ＰＴＲ５、容量素子ＮＭＯＳ１〜３、容量素子ＰＭＯＳ１〜ＰＭＯＳ３等）に置き換えることができる。
【図面の簡単な説明】
【０１４２】
【図１】第１実施形態及び第２実施形態の送信回路を示す回路図。
【図２】第１実施形態のバッファ回路を示す回路図である。
【図３】図３（Ａ）〜（Ｃ）は、第１実施形態のバッファ回路の入力、第１、第２のインバータ間及びバッファ回路の出力のそれぞれでの信号波形を示す波形図。
【図４】図４（Ａ）〜（Ｄ）は、第１実施形態の容量調整回路の設定に応じたバッファ回路の出力波形図。
【図５】図４（Ａ）〜（Ｄ）の波形を重ねた波形図。
【図６】図４（Ａ）の波形で示される信号が送信回路に入力されたときの送信回路の出力波形図。
【図７】図４（Ｂ）の波形で示される信号が送信回路に入力されたときの送信回路の出力波形図。
【図８】図４（Ｃ）の波形で示される信号が送信回路に入力されたときの送信回路の出力波形図。
【図９】図４（Ｄ）の波形で示される信号が送信回路に入力されたときの送信回路の出力波形図。
【図１０】比較例のバッファ回路を示す回路図。
【図１１】第２実施形態のバッファ回路を示す回路図。
【図１２】図１２（Ａ）〜（Ｄ）は、第２実施形態の容量調整回路の設定に応じたバッファ回路の出力波形図。
【図１３】図１２（Ａ）〜（Ｄ）の波形を重ねた波形図。
【図１４】図１２（Ａ）の波形で示される信号が送信回路に入力されたときの送信回路の出力波形図。
【図１５】図１２（Ｂ）の波形で示される信号が送信回路に入力されたときの送信回路の出力波形図。
【図１６】図１２（Ｃ）の波形で示される信号が送信回路に入力されたときの送信回路の出力波形図。
【図１７】図１２（Ｄ）の波形で示される信号が送信回路に入力されたときの送信回路の出力波形図。
【図１８】第２実施形態の変形例のバッファ回路を示す回路図。
【図１９】第３実施形態の送信回路を示す回路図。
【図２０】第３実施形態のバッファ回路をしめす回路図。
【図２１】第３実施形態の第２のインバータを示す回路図。
【図２２】図２２（Ａ）〜（Ｄ）は、第３実施形態のイネーブル信号生成回路の設定に応じたバッファ回路の出力波形図。
【図２３】図２２（Ａ）〜（Ｄ）の波形を重ねた波形図。
【図２４】図２２（Ａ）の波形で示される信号が送信回路に入力されたときの送信回路の出力波形図。
【図２５】図２２（Ｂ）の波形で示される信号が送信回路に入力されたときの送信回路の出力波形図。
【図２６】図２２（Ｃ）の波形で示される信号が送信回路に入力されたときの送信回路の出力波形図。
【図２７】図２２（Ｄ）の波形で示される信号が送信回路に入力されたときの送信回路の出力波形図。
【図２８】第１〜第３実施形態の他の態様に係る送信回路を示すブロック図。
【図２９】第１実施形態または第２実施形態の送信回路を含むデータ転送制御装置を示すブロック図。
【図３０】第３実施形態の送信回路を含むデータ転送制御装置を示すブロック図。
【図３１】図２９のデータ転送制御装置または図３０のデータ転送制御装置を含む電子機器を示す図。
【符号の説明】
【０１４３】
１０−１〜１０−３  バッファ回路、１２−１〜１２−３  バッファ回路、
１４  バッファ回路、１６−１〜１６−３  バッファ回路、
１８−１〜１８−３  バッファ回路、２０  定電流源、３０  ＤＰ端子、
４０  ＤＭ端子、５０  ＶＳＳ端子、６０  イネーブル信号生成回路、
１００  容量調整回路、１２０  容量調整回路、１３０  第１の制御信号調整回路、
１４０  第２の制御信号調整回路、２００  送信回路、２１０  送信回路、
２２０  送信回路、３００  制御回路、３０１  容量調整用レジスタ、
３１０  制御回路、３１１  駆動能力調整用レジスタ、１０００  データ転送制御装置、
１１００  データ転送制御装置、２０００  電子機器、
ＨＳ＿ＤＰｏｕｔ２  第１の制御信号、ＨＳ＿ＤＭｏｕｔ２  第２の制御信号、
ＩＮＶ１  第１のインバータ、ＩＮＶ２  第２のインバータ、
ＩＮＶ３〜ＩＮＶ６  第２のインバータ、ＮＤ１０  所与のノード、
ＮＤ１１  第１のインバータの出力ノード、ＮＭＯＳ１〜３  第１の容量素子、
ＮＴＲ３〜ＮＴＲ５  第１のスイッチ素子、ＰＭＯＳ１〜ＰＭＯＳ３  第２の容量素子、
ＰＴＲ３〜ＰＴＲ５  第２のスイッチ素子、ＳＷ１〜ＳＷ３  トランジスタ、
ＶＤＤ  第１の電源、ＶＳＳ  第２の電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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