(57)【特許請求の範囲】
【請求項１】
半導体基板と、
該半導体基板の表面上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板に形成されたソース層およびドレイン層となる拡散層と、
前記拡散層の上方に形成されたシリサイド層とを備えた半導体装置であって、
当該半導体装置の表面に対して垂直な断面において、前記半導体基板の表面と前記シリサイド層を形成するために前記拡散層上に堆積された非晶質層との間の境界を通して注入された注入物質濃度ピークと、酸素の濃度が最大となる酸素濃度ピークとは、前記半導体基板の表面よりも下にあることを特徴とする半導体装置。
【請求項２】
前記半導体基板の表面に対して垂直な断面において、前記酸素濃度ピークおよび前記注入物質濃度ピークは、前記半導体基板の表面からの深さにおいて等しいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の表面からの前記酸素濃度ピークの深さまたは前記半導体基板の表面からの前記注入物質濃度ピークの深さのうちいずれか一方若しくは両方は、前記半導体基板の表面からの前記拡散層の深さよりも浅いことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体基板の表面からの前記酸素濃度ピークの深さおよび前記半導体基板の表面からの前記注入物質濃度ピークの深さの両方は、前記半導体基板の表面からの前記拡散層の深さよりも浅いことを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記注入物質は、ゲルマニウムまたはその同族元素、ヒ素またはその同族元素、ボロンまたはその同族元素、若しくは、アルゴンまたはその同族元素であることを特徴とする請求項１から請求項４のいずれかに記載の半導体装置。
【請求項６】
半導体基板の表面上にゲート絶縁膜を形成するステップと、
該ゲート絶縁膜上にゲート電極を形成するステップと、
該ゲート電極の両側にある前記半導体基板に自己整合的に拡散層を形成するステップと、
前記拡散層における前記半導体基板の表面上に非晶質層を形成する非晶質層形成ステップと、
前記半導体基板の表面と前記非晶質層との境界を通して前記半導体基板へ注入物質をイオン注入する注入ステップと、
前記半導体基板を６００℃以下の温度で熱処理することによって前記非晶質層の一部分を単結晶層にさせる熱処理ステップと、
前記単結晶層上に金属をスパッタリングすることによって該単結晶および該金属からシリサイド層を形成するステップと、
を具備した半導体装置の製造方法。
【請求項７】
前記熱処理ステップにおいて、前記非晶質層のうち、前記拡散層上にある非晶質層のみを単結晶層にし、それ以外の非晶質層を非晶質層のまま、若しくは多結晶層にし、
前記熱処理ステップの後、前記非晶質層または前記多結晶層を選択的に除去するエッチングステップをさらに備えたことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記注入物質は、ゲルマニウムまたはその同族元素、ヒ素またはその同族元素、ボロンまたはその同族元素、若しくは、アルゴンまたはその同族元素であることを特徴とする請求項６または請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
MOS（Metal Oxide Semiconductor）トランジスタを有する集積回路は微細化され、その動作は高速化されている。MOSトランジスタの微細化に伴うパンチスルー等の短チャネル効果を防止するために、ソースおよびドレインの拡散層は比較的浅く形成される。
【０００３】
また、MOSトランジスタの動作を高速化させるために、これらの拡散層上にシリサイド層を自己整合的に形成することによって拡散層と金属との接触抵抗を低下させるサリサイド（SALICIDE（Self Aligned Silicide））技術が頻繁に用いられる。サリサイド技術においては、堆積された金属と基板の材料であるシリコンとが反応してシリサイドが形成される。従って、浅く形成されたソースおよびドレインの拡散層上に金属を直接堆積した場合には、シリサイドは、これらの拡散層の下へ突き抜けるように形成されてしまうことがある。それによって、ソースおよびドレインの拡散層と基板との間にリークが生じる。
【０００４】
そこで、Elevated Source Drain技術が開発された。Elevated Source Drain技術は、ソースおよびドレインの拡散層上に選択的に形成されたシリコン単結晶層上に金属を堆積してシリサイド層を形成する技術である。このシリコン単結晶層のシリコンが金属と反応してシリサイドを形成するので、シリサイドがソースまたはドレインの拡散層を過度に侵食することがない。それによって、シリサイドがソースまたはドレインの拡散層下へ突き抜けることがない。
【０００５】
【発明が解決しようとする課題】
Elevated Source Drain技術においては、シリコンが半導体基板の表面のうちソースおよびドレインの拡散層上に選択的にエピタキシャル成長される。このエピタキシャル成長において充分な膜厚のシリコン単結晶層を得るためには、気相エピタキシャル成長（ＶＰＥ（Vapor Phase Epitaxy））法では800℃以上の高温の熱処理が必要である。
【０００６】
しかし、このような高温の熱処理は、ソースおよびドレインの拡散層内の不純物を熱拡散させてしまう。エピタキシャル成長の工程においてこれらの拡散層が過度に拡散されると、微細化されたMOSトランジスタは短チャネル効果を生じてしまう場合がある。よって、ソースおよびドレインを形成した後に、半導体基板に高温の熱処理を施すことは好ましくない。
【０００７】
一方、半導体基板上に非晶質シリコンを堆積した後、約600℃で熱処理を施してシリコンを単結晶化する固相エピタキシャル成長（SPE(Solid Phase Epitaxy)）法がある。この固相エピタキシャル成長法によっても、ソースおよびドレインの拡散層上にシリコン単結晶層が形成され得る。このように約600℃という比較的低温での熱処理によれば、ソースおよびドレインの拡散層の熱拡散は問題にならない。
【０００８】
しかし、固相エピタキシャル成長法においては、半導体基板の表面にシリコン酸化物が残存するときに、シリコン酸化物上に堆積された非晶質シリコンが単結晶化しない場合が生ずる。それによって、ソースおよびドレインの拡散層上の非晶質シリコンは部分的にしか単結晶化せず、Elevated Source Drain技術に使用できる程度に充分には単結晶化し得ない。かかる場合、半導体基板の表面上に堆積された非晶質シリコンを選択的にエッチングする工程において、ソースおよびドレインの拡散層上にある単結晶化していないシリコンも同時にエッチングされてしまう。従って、Elevated Source Drain技術の効果が充分に得られなくなってしまうという問題があった。
【０００９】
特に、ボロン等を不純物として含むｐ型の半導体基板は酸化され易いので、ボロン等を含むｐ型の半導体基板の表面に堆積された非晶質シリコンは充分に単結晶化し難い。
【００１０】
以下、図面において従来の問題点を示す。
【００１１】
図２０から図２４は、従来の半導体装置の製造方法を工程順に示した半導体基板の拡大断面図である。
【００１２】
図２０を参照して、半導体基板１０に素子分離部３０が形成されている。半導体基板１０の表面上には、ゲート絶縁膜４０が形成され、ゲート絶縁膜４０上にゲート電極６０が形成されている。ゲート電極６０の側壁には側壁保護層８５が形成されている。また、半導体基板１０には、拡散層７０、７２がソースおよびドレイン層として形成されている。
【００１３】
拡散層７０、７２における半導体基板１０の表面は、その表面上にシリコン単結晶層をエピタキシャル成長させるために露出される。しかし、半導体基板１０の表面は、空気と接触することによって酸化されてしまう。従って、シリコン酸化物９０が半導体基板１０の表面に形成されてしまう。
【００１４】
図２１を参照して、半導体基板１０の表面上およびゲート電極６０上に非晶質シリコン層１００が堆積される。
【００１５】
図２２を参照して、非晶質シリコン層１００が熱処理される。しかし、半導体基板１０の表面と非晶質シリコン層１００との間にシリコン酸化物９０が存在する。シリコン酸化物９０によって、非晶質シリコン層１００は部分的に半導体基板１０の表面と接触することができない。非晶質シリコン層１００は半導体基板１０の表面の結晶に沿ってエピタキシャル成長する。よって、非晶質シリコン１００に熱処理が施されても、半導体基板１０の表面と接触していない非晶質シリコン層１００の部分はエピタキシャル成長することができない。したがって、非晶質シリコン層１００が熱処理によって変質したシリコン単結晶層１２０の膜厚や膜質は半導体基板１０の表面において均一に形成されない。
【００１６】
図２３を参照して、シリコン単結晶層と非晶質シリコンまたは多結晶シリコンとの選択比を利用してエッチングを行うと、非晶質シリコン１００または非晶質シリコン１００から生じた多結晶シリコンはエッチングされ、シリコン単結晶層１２０は残存する。
【００１７】
図２４を参照して、その後、金属が半導体基板１０上に堆積されシリコンと反応し、シリサイド層１３０が形成される。シリコン単結晶層１２０の膜厚が薄い部分においては、堆積された金属は、シリコン単結晶層１２０のシリコンと反応するだけでなく、拡散層７０、７２のシリコンと反応する。よって、シリサイド層１３０の形成のために、拡散層７０、７２が過度に侵食されてしまう。さらに、シリサイド層１３０が拡散層７０、７２を突き抜けてしまうこともある。従って、Elevated Source Drain技術の効果が充分に得られなくなってしまう。
【００１８】
そこで、本発明の目的は、ソースおよびドレインの拡散層上にElevated Source Drain技術に充分に使用し得るシリコン単結晶層を比較的低温で形成することができる半導体装置の製造方法を提供することである。
【００１９】
また、本発明の目的は、膜厚および膜質が均一なElevated Source Drain技術によるシリサイド層を備え、ソースおよびドレインの拡散層とソースおよびドレイン電極との接触抵抗が低く維持されかつ従来よりも微細化が可能な半導体装置を提供することである。
【００２０】
【課題を解決するための手段】
本発明に従った実施の形態による半導体装置は、半導体基板と、該半導体基板の表面上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板に形成されたソース層およびドレイン層となる拡散層と、前記拡散層の上方に形成されたシリサイド層とを備えた半導体装置であって、当該半導体装置の表面に対して垂直な断面において、前記半導体基板の表面と前記シリサイド層を形成するために前記拡散層上に堆積された非晶質層との間の境界を通して注入されたゲルマニウムまたはその同族元素、ヒ素またはその同族元素、ボロンまたはその同族元素、若しくは、アルゴンまたはその同族元素の注入物質濃度ピーク、および、酸素の濃度が最大となる酸素濃度ピークは、前記半導体基板の表面よりも下にある。
【００２１】
本発明に従った実施の形態による半導体装置の製造方法は、半導体基板の表面上にゲート絶縁膜を形成するステップと、該ゲート絶縁膜上にゲート電極を形成するステップと、該ゲート電極の両側にある前記半導体基板に自己整合的に拡散層を形成するステップと、前記拡散層における前記半導体基板の表面上に非晶質層を形成する非晶質層形成ステップと、前記半導体基板の表面と前記非晶質層との境界を通して前記半導体基板へ注入物質をイオン注入する注入ステップと、前記半導体基板を６００℃以下の温度で熱処理することによって前記非晶質層の一部分を単結晶層にさせる熱処理ステップと、前記単結晶層上に金属をスパッタリングすることによって該単結晶および該金属からシリサイド層を形成するステップと、を具備する。
【００２２】
さらに好ましくは、前記半導体基板の表面からの前記酸素濃度ピークの深さまたは前記半導体基板の表面からの前記不活性物質濃度ピークの深さのうちいずれか一方若しくは両方は、前記半導体基板の表面からの前記拡散層の深さよりも浅い。
【００２３】
好ましくは、前記半導体基板の単位表面積当たりの前記半導体基板内に含まれる不活性物質濃度は、前記半導体基板の単位表面積当たりの前記半導体基板内に含まれる酸素濃度以上である。
【００２４】
好ましくは、本実施の形態による半導体装置は、前記不活性物質は、ゲルマニウムまたはその同族元素、ヒ素またはその同族元素、ボロンまたはその同族元素、若しくは、アルゴンまたはその同族元素である。
【００２５】
本実施の形態による半導体装置は、前記ゲート電極の側面を被覆する側面保護層または前記ゲート電極の上面を被覆する上面保護層のうちいずれか一方または両方をさらに備えていてもよい。
【００２６】
好ましくは、本実施の形態による半導体装置は、前記拡散層上に形成されたエピタキシャル単結晶層をさらに備え、該エピタキシャル単結晶層上に前記シリサイド層が形成されている。
【００２７】
本発明に従った実施の形態による半導体装置の製造方法は、半導体基板の表面上にゲート絶縁膜を形成するステップと、該ゲート絶縁膜上にゲート電極を形成するステップと、該ゲート電極の両側にある前記半導体基板に自己整合的に拡散層を形成するステップと、前記拡散層における前記半導体基板の表面上に非晶質層を形成する非晶質層形成ステップと、前記半導体基板の表面と前記非晶質層との境界を通して前記半導体基板へ不活性物質をイオン注入する注入ステップと、前記半導体基板を比較的低温で熱処理することによって前記非晶質層の一部分を単結晶層にさせる熱処理ステップと、前記単結晶上に金属をスパッタリングすることによって該単結晶および該金属からシリサイド層を形成するステップとを具備する。
【００２８】
好ましくは、前記熱処理ステップにおいて、前記非晶質層のうち、前記拡散層上にある非晶質層のみを単結晶層にし、それ以外の非晶質層を非晶質層のまま、若しくは多結晶層にし、
前記熱処理ステップの後、前記非晶質層または前記多結晶層を選択的に除去するエッチングステップをさらに備える。
【００２９】
好ましくは、前記不活性物質は、ゲルマニウムまたはその同族元素、ヒ素またはその同族元素、ボロンまたはその同族元素、若しくは、アルゴンまたはその同族元素である。
【００３０】
好ましくは、前記熱処理ステップにおいて、前記半導体基板は600℃以下の温度で熱処理される。
【００３１】
前記非晶質層形成ステップ以前に、前記ゲート電極の側壁および該ゲート電極の上面を被覆する保護層を形成する保護層形成ステップをさらに具備してもよく、この場合、前記エッチングステップにおいて、前記非晶質層または前記多結晶層は、700℃以上の温度でエッチングされる。
【００３２】
【発明の実施の形態】
以下、図面を参照し、本発明による実施の形態を説明する。尚、本実施の形態は本発明を限定するものではない。また、図面は、構成要素をスケールどおりに示すものではない。
【００３３】
図１から図１０は、本発明に従った第1の実施の形態による半導体装置の製造方法を工程順に示した半導体基板の拡大断面図である。本実施の形態では、ｐ型のMOSトランジスタが形成される。
【００３４】
図１を参照して、半導体基板１０にヒ素またはリン等の不純物を注入し、熱処理することによって、ｎ型ウェル領域２０が形成される。本実施の形態においては、ｎ型ウェル領域２０の半導体基板１０の表面１２からの深さは約1μｍである。
【００３５】
次に、所定の領域に酸化物を埋め込み、素子分離部３０が形成される。本実施の形態において、素子分離部３０は、STI（Shallow Trench Isolation）法により形成される。半導体基板１０の表面１２からの素子分離部３０の深さは約400nmである。
【００３６】
図２を参照して、次に、基板保護酸化膜４８が半導体基板１０の表面１２に形成される。基板保護酸化膜４８は続くチャネルイオン注入５８の衝撃から基板を保護するために設けられる。本実施の形態において、基板保護酸化膜４８の厚みは約10nmである。さらに、MOSトランジスタのしきい値電圧を調節するチャネルイオン注入５８が行われる。
【００３７】
図３を参照して、次に、基板保護酸化膜４８を除去し、その後、ゲート絶縁膜４０が半導体基板１０の表面１２に形成される。ゲート絶縁膜４０の厚みは約数nmである。ゲート絶縁膜は、シリコン酸化膜でもよいが、シリコン酸化膜に窒素が数％含まれたオキシナイトライド膜、TaO2、ZrOx、HfOx（ｘは正の整数）等の高誘電体を用いてもよい。
【００３８】
次に、多結晶シリコンが、例えば、CVD(Chemical Vapor Deposition)法等を用いて、ゲート絶縁膜４０上に堆積される。その後、フォトリソグラフィ技術を用いて、堆積された多結晶シリコンをパターニングすることによって、ゲート電極６０が形成される。本実施の形態において、ゲート電極６０の厚みは約150nmである。
【００３９】
図４を参照して、次に、拡散層７０を形成するためにイオン注入７５が行われる。拡散層７０は、ゲート絶縁膜４０を通して半導体基板１０の表面１２へ注入され、ゲート電極６０の両側に自己整合的に形成される。
【００４０】
拡散層７０は、ソース層またはドレイン層として用いられる拡散層であり、LDD（Lightly  Doped  Drain）構造としてよい。本実施の形態によれば、拡散層７０は、ソース層またはドレイン層を二重にしたLDD構造にするためのエクステンション層として用いられる。ソース層およびドレイン層をLDD構造にすることによって、ホットエレクトロンの発生を抑制し、短チャネル効果が防止される。
【００４１】
本実施の形態において、エクステンション・イオン注入７５に用いられる不純物は、例えば、ボロン等である。ボロンの注入量は、例えば、約5×10１４cm−２であり、注入エネルギーは、例えば、約10keVである。よって、拡散層７０は、ｐ型の導電性を有する。拡散層７０の表面１２からの深さは約４0nmである。
【００４２】
次に、シリコン酸化膜が表面１２およびゲート電極６０を被覆するように堆積され、さらに、その上にシリコン窒化膜が堆積される。これらのシリコン酸化膜およびシリコン窒化膜は、ともに、例えば、LP−CVD法等によって堆積される。シリコン酸化膜は、ライナ（liner）層として、シリコン窒化膜をエッチングする際のエッチングストッパとしての役割を有する。
【００４３】
図５を参照して、シリコン窒化膜およびシリコン酸化膜はエッチングされ、ゲート電極６０の側壁に、それぞれ側壁ライナ層８０および側壁保護層８５として残置される。側壁ライナ層８０および側壁保護層８５の厚さは、例えば、それぞれ約5nmおよび約50nmである。
【００４４】
側壁ライナ層８０および側壁保護層８５は、ゲート電極６０の側壁を保護し、かつソースおよびドレインの拡散層７２を形成するためのイオン注入におけるスペーサとしても作用する。即ち、ソースおよびドレインの拡散層７２は、側壁保護層８５によって自己整合的に形成される。それによって、拡散層７０および拡散層７２はLDD構造を形成する。本実施の形態において、拡散層７２の深さは、約50nmである。
【００４５】
これらのシリコン酸化膜およびシリコン窒化膜が除去された後、半導体基板１０の表面１２上の拡散層７０または拡散層７２は露出される。半導体基板１０の表面１２の結晶面を露出させることによって、シリコン単結晶層が表面１２上にエピタキシャル成長され得る。
【００４６】
一方で、半導体基板１０の表面１２の結晶面が空気中に晒されることによって、表面１２のシリコンが酸化され、シリコン酸化物９０が生成してしまう。
【００４７】
図６を参照して、次に、露出された表面１２上およびゲート電極６０上に非晶質シリコン層１００が堆積される。非晶質シリコン１００は、例えば、LP−CVD法等によってシラン（SiH4）等を用いて約600℃の雰囲気中において形成される。本実施の形態において、非晶質シリコン１００の厚みは約50nmである。
【００４８】
図７を参照して、次に、半導体基板１０と非晶質シリコン１００との間の境界を通して半導体基板１０へイオンが注入される。このイオン注入１１０に用いられる物質は、例えば、ゲルマニウム、ヒ素、ボロンまたはアルゴン、若しくはそれらの同族元素である。本実施の形態によれば、イオン注入１１０に用いられる物質はゲルマニウムである。イオン注入１１０における物質の注入量は、例えば、約1×10１５ｃｍ−２であり、注入エネルギーは、例えば、約7keVである。
【００４９】
イオン注入１１０によって加速されたゲルマニウムイオンは、非晶質シリコン層１００を通して、シリコン酸化物９０に衝突する。それによって、ゲルマニウムイオンは、シリコン酸化物９０に含まれている酸素を半導体基板１０と非晶質シリコン層１００との間の境界から半導体基板１０の表面１２の下方へ反跳させる。即ち、イオン注入されたゲルマニウムが、半導体基板１０と非晶質シリコン層１００との境界にある界面酸素を表面１２の下方へノックオンする。
【００５０】
ここで、ゲルマニウムの注入量は、シリコン酸化物９０の量または界面酸素の量によって決定される。シリコン酸化物９０の量または界面酸素の量は、半導体基板１０の表面１２を空気中に晒したときの諸条件、例えば、表面１２を空気中に晒した時間、気温、空気中の酸素濃度等の条件に依存する。これらの諸条件は、通常、半導体装置を製造する工程内においては、一定に維持されている。よって、ゲルマニウムの注入量は、半導体装置の製造工程内の諸条件に適するように設定してもよい。
【００５１】
本実施の形態においては、半導体基板１０と非晶質シリコン層１００との間の境界にある界面酸素の量は、約1×10１５cm−２としている。よって、ゲルマニウムの注入量も界面酸素の量と同じ約1×10１５cm−２である。尚、より多くの界面酸素を表面１２の下方へ確実にノックオンするために、ゲルマニウムの注入量は半導体基板１０と非晶質シリコン層１００との間の境界にある界面酸素と等しいか、それより多くすることが好ましい。
【００５２】
逆に、半導体基板１０を過度に損傷することを防止するために、ゲルマニウムの注入量を界面酸素の量よりも少なくしてもよい。
【００５３】
ゲルマニウムの注入エネルギーは、ゲルマニウムが非晶質シリコン層１００を通過する程度のエネルギーを要する。一方、ゲルマニウムおよび酸素が拡散層７２の深さよりも深く注入またはノックオンされることによって、拡散層７２とウェル領域２０との間の接合部でリークが生じる場合がある。従って、ゲルマニウムの注入エネルギーは、ゲルマニウムが拡散層７２を通過しない程度のエネルギーであることが好ましい。
【００５４】
本実施の形態によれば、ゲルマニウムまたは酸素は、それぞれ拡散層７２の深さよりも浅く注入またはノックオンされることが好ましい。しかし、ソースおよびドレイン層としての拡散層７２が無く、エクステンション層としての拡散層７０のみを有する場合には、ゲルマニウムおよび酸素は、それぞれ拡散層７０の深さよりも浅く注入またはノックオンされることが好ましい。この場合、拡散層７０は拡散層７２よりも浅いので、ゲルマニウムの注入エネルギーは本実施の形態による注入エネルギーよりも低く設定する。
【００５５】
図８を参照して、非晶質シリコン層１００に熱処理が施される。この熱処理によって、拡散層７０、７２上の非晶質シリコン層１００はエピタキシャル成長せられシリコン単結晶層１２０になる。即ち、シリコン単結晶層１２０を得るためにSPE法が採用されている。本実施の形態において、熱処理は、LP−CVD用の装置内において、水素雰囲気の中で約600℃にて行われる。
【００５６】
熱処理時には既に、界面酸素は、半導体基板１０の表面下へノックオンされ、シリコン酸化物９０は、半導体基板１０と非晶質シリコン層１００との間に存在しない。従って、非晶質シリコン層１００の全体が、ソースおよびドレインの拡散層７０、７２の表面１２にあるシリコン結晶に接触している。よって、非晶質シリコン層１００は、拡散層７０、７２上において充分な厚みにかつ均質にエピタキシャル成長し、シリコン単結晶層１２０になり得る。
【００５７】
一方、素子分離部３０、ゲート電極６０および側壁保護層８５の表面は、それぞれシリコン酸化物、多結晶シリコンおよびシリコン窒化膜によって形成されている。よって、素子分離部３０、ゲート電極６０および側壁保護層８５の上の非晶質シリコン層１００は、エピタキシャル成長せず、非晶質シリコン層のままであるか、または多結晶シリコン層になる。
【００５８】
図９を参照して、非晶質シリコンおよび多結晶シリコンの層１００´がシリコン単結晶層１２０に対して選択的にエッチングされる。本実施の形態においては、このエッチングは、非晶質シリコン層１００を堆積したチャンバと同一のチャンバ内にて、水素によって約10％希釈された塩素ガスを用いて、LP−CVD法により行われる。シリコン単結晶に対する非晶質シリコンのエッチングの選択比は10以上である。
【００５９】
本実施の形態によれば、同一のチャンバ内にて、シリコン単結晶層１２０のエピタキシャル成長、並びに、非晶質シリコン層および多結晶シリコン層１００´の選択エッチングをする。従って、半導体装置の製造工程が短縮化され、生産性が向上し、製造コストが低下する。また、シリコン単結晶層１２０の膜質が向上する。
【００６０】
尚、異なるチャンバを用いる場合であっても、いわゆるクラスタツールを用いることによって、一連のエピタキシャル成長や選択エッチング等の処理を行っても同様の効果を得ることができる。
【００６１】
非晶質シリコン層および多結晶シリコン層１００´が選択的にエッチングされる際には、ゲート電極６０の側壁は、側壁ライナ層８０および側壁保護層８５によって保護されている。また、ゲート電極６０の上面には、多結晶シリコン層１００´が直接接している。しかし、ゲート電極６０は多結晶シリコンにより形成されているので、多結晶シリコン層１００´が完全に除去されることなく残存しても差し支えない。一方で、ゲート電極６０は非晶質シリコン層および多結晶シリコン層１００´に対して充分に厚いので、ゲート電極６０の上面が多少オーバーエッチングされても差し支えない。
【００６２】
図１０を参照して、次に、シリコン単結晶層１２０上へ金属が堆積される。金属は、例えば、コバルト、ニッケル、チタンなどである。堆積された金属はシリコン単結晶層１２０のシリコンと反応して、コンタクト抵抗を低下させるために用いられるシリサイド層１３０が形成される。
【００６３】
金属は、シリコン単結晶層１２０のシリコンと反応するので、半導体基板１０の表面１２の下にある拡散層７０、７２内のシリコンを侵食しない。拡散層７０、７２内のシリコンを侵食する場合であっても、金属は拡散層７０、７２の表面１２上の僅かな量のシリコンを侵食するだけである。従って、シリサイド層１３０が拡散層７０、７２の下へ突き抜けることがない。それによって、ソースおよびドレインの拡散層７０、７２と基板１０またはウェル領域２０ウェルとの間にリークが生じない。即ち、本実施の形態によれば、シリコン単結晶層１２０によって、Elevated Source Drain技術の効果を充分に得ることができる。
【００６４】
続いて、コンタクトを形成する工程や配線を形成する工程（図示せず）等を経て、本実施の形態による半導体装置が完成する。
【００６５】
上述の通り、本実施の形態による半導体装置の製造工程において、拡散層７０、７２が形成された後、半導体基板１０が600℃以上の温度で熱処理されることがない。よって、拡散層７０、７２が大きく拡散されることがない。従って、半導体基板１０の表面１２からの深さが比較的浅い拡散層７０、７２を形成することができ、非常に微細化された半導体装置においてもパンチスルー等の短チャネル効果を防止することができる。
【００６６】
以下、第1の実施の形態による半導体装置の製造方法によって製造された半導体装置２００の構成を説明する。
【００６７】
図１１（Ａ）は、第1の実施の形態による半導体装置の製造方法によって製造された半導体装置２００の断面図である。本実施の形態による半導体装置２００は、半導体基板１０と、半導体基板１０の表面上に形成されたゲート絶縁膜４０と、ゲート絶縁膜４０上に形成されたゲート電極６０とを備える。ゲート電極６０の一方側の半導体基板１０にはソース電極に接続されるソース側エクステンション層７０ａがゲート電極６０の側壁を利用して自己整合的に形成されている。また、同様に、ゲート電極６０の他方側の半導体基板１０にはドレイン電極に接続されるドレイン側エクステンション層７０ｂがゲート電極６０の側壁を利用して自己整合的に形成されている。
【００６８】
ゲート電極６０の側壁には、ゲート電極６０を保護するためにライナ層８０を介して側壁保護層８５が設けられている。ゲート電極６０の一方側の半導体基板１０には側壁保護層８５をスペーサとしてソース層７２ａが自己整合的に形成されている。同様に、ゲート電極６０の他方側の半導体基板１０には側壁保護層８５をスペーサとしてドレイン層７２ｂが自己整合的に形成されている。
【００６９】
本実施の形態において、ソース側エクステンション層７０ａおよびドレイン側エクステンション層７０ｂ（以下、これらを拡散層７０ともいう）、並びに、ソース層７２ａおよびドレイン層７２ｂ（以下、これらを拡散層７２ともいう）は、両方共に形成されている。しかし、拡散層７０または拡散層７２のいずれか一方のみが形成されている場合であっても本発明の効果は失われない。
【００７０】
半導体装置２００は、拡散層７０または拡散層７２の上方に形成されたシリサイド層１３０をさらに備えている。シリサイド層１３０は、拡散層７０、７２とソースまたはドレイン電極との接触抵抗を低くするために、拡散層７０、７２へ直接接続されていることが好ましい。
【００７１】
しかし、シリサイド層１３０を形成するときに拡散層７０、７２内のシリコンが侵食されることを完全に防止するために、シリサイド層１３０と拡散層７０、７２との間にシリコン単結晶層（図示せず）を残存させてもよい。この場合には、シリサイド層１３０と拡散層７０、７２との間に介在するシリコン単結晶層は不純物によってドーピングされる。
【００７２】
図１１（Ｂ）は、半導体装置２００の表面１２からの深さに対する酸素およびゲルマニウムの濃度を示したグラフである。表面１２の深さを０（ゼロ）として、酸素の濃度が最大となる酸素濃度ピークおよびゲルマニウムの濃度が最大となるゲルマニウム濃度ピークの深さをｄ１、拡散層７２の深さをｄ２とする。
【００７３】
図１１（Ｂ）のグラフによれば、酸素濃度ピークおよびゲルマニウム濃度ピークは表面１２よりも下にある。また、ゲルマニウムおよび界面酸素は、それぞれ表面１２からほぼ同じ深さｄ１まで注入およびノックオンされている。従って、半導体基板１０の表面１２からの酸素濃度ピークの深さおよび半導体基板１０の表面１２からのゲルマニウム濃度ピークの深さはほぼ等しい。
【００７４】
また、ゲルマニウムおよび酸素が拡散層７２を突き抜けてｎウェル２０へ到達しないように、ゲルマニウムの注入エネルギーは調節されている。従って、本実施の形態によれば、酸素濃度ピークおよびゲルマニウム濃度ピークの表面１２からの深さｄ１は、ともに拡散層７２の深さｄ２よりも浅い。
【００７５】
上述の通り、ゲルマニウムの注入量は界面酸素の量によって決定される。例えば、ゲルマニウムが界面酸素の量以上に注入された場合には、半導体基板１０の単位表面積当たりの半導体基板１０内に含まれるゲルマニウム濃度は、半導体基板１０の単位表面積当たりの半導体基板１０内に含まれる酸素濃度以上になる。即ち、ゲルマニウム濃度ピークの値は、酸素濃度ピークの値と等しいか、またはそれより大きくなる。
【００７６】
本実施の形態によれば、ゲルマニウムの注入量は、ほぼ界面酸素の量に等しい。従って、図１１（B）において、ゲルマニウム濃度ピークの値は酸素濃度ピークの値とほぼ等しい。それによって、ゲルマニウムは、表面１２を必要以上に損傷することなく、ほぼ総ての界面酸素をノックオンできる。
【００７７】
酸素濃度ピークが半導体基板１０の表面１２より下方にあることは、シリコン酸化物が表面１２上に存在しないことを意味する。従って、シリコン単結晶層が拡散層７０、７２上に充分な厚みにかつ均質に形成される。充分な厚みを有しかつ均質なシリコン単結晶層よって、充分な厚みを有しかつ均質なシリサイド層１３０が、拡散層７０、７２のシリコンを過度に侵食することなく形成され得る。
【００７８】
半導体装置２００がより微細化された場合、不純物濃度がより高く、浅い拡散層７０、７２が必要になる。本実施の形態によれば、浅い拡散層７０、７２を侵食することなく接触抵抗を低く維持するシリサイド層１３０が形成され得る。
【００７９】
よって、本実施の形態による半導体装置は、短チャネル効果や接触抵抗の上昇など微細化に伴う課題を解決することができる。
【００８０】
図１２から図１９は、本発明に従った第２の実施の形態による半導体装置の製造方法を工程順に示した半導体基板の拡大断面図である。第１の実施の形態における半導体装置の構成要素と同じ構成要素には、同一の参照番号が付されている。
【００８１】
第２の実施の形態によれば、ゲート電極６０の上面に上面保護層８８が形成される点で異なる（図１３から図１９参照）。
【００８２】
図１２を参照して、第１の実施の形態と同様に、半導体基板１０にｎ型ウェル領域２０、素子分離部３０およびゲート絶縁膜４０が形成される。ゲート絶縁膜４０の上に多結晶シリコン層６５が形成される。
【００８３】
図１３を参照して、次に、シリコン窒化膜８８が形成される。シリコン窒化膜８８は、シリコン窒化物が堆積された後フォトリソグラフィを用いてパターニングされることによって形成される。本実施の形態において、シリコン窒化膜８８の厚みは約50nmである。
【００８４】
図１４を参照して、次に、シリコン窒化膜８８をマスクとして多結晶シリコン層６５がエッチングされ、ゲート電極６０が形成される。
【００８５】
図１５を参照して、次に、第１の実施の形態と同様に、ライナ層８０、側壁保護層８５および拡散層７０、７２が形成される。さらに、半導体基板１０の表面１２およびゲート電極６０の上に、非晶質シリコン層１００が形成される。表面１２と非晶質シリコン層１００との間には、シリコン酸化物９０が生成してしまう。
【００８６】
図１６を参照して、次に、物質が半導体基板１０と非晶質シリコン１００との間の境界を通して半導体基板１０へイオン注入される。それによって、界面酸素が半導体基板１０の表面１２の下方へノックオンされる。
【００８７】
図１７を参照して、次に、半導体基板１０は約600℃の温度で熱処理される。界面酸素は半導体基板１０の表面下へノックオンされているので、非晶質シリコン層１００は、拡散層７０、７２上において充分な厚みを有しかつ均質なシリコン単結晶層１２０になる。
【００８８】
一方、素子分離部３０、側壁保護層８５および上面保護層８８の上の非晶質シリコン層１００は、エピタキシャル成長せず、非晶質シリコン層のままであるか、または多結晶シリコン層になる。
【００８９】
図１８を参照して、次に、非晶質シリコン層または多結晶シリコン層１００´がシリコン単結晶層１２０に対して選択的にエッチングされる。
【００９０】
本実施の形態によれば、上面保護層８８が存在することによって、ゲート電極６０がエッチングされない。即ち、上面保護層８８がエッチングストッパの作用をする。それによって、ゲート電極６０がエッチングされることなく、非晶質シリコン層１００´が充分にエッチングされ得る。従って、本実施の形態は、ゲート電極６０が比較的薄い場合であっても、ゲート電極６０をオーバーエッチングすることがない。
【００９１】
また、本実施の形態において、非晶質シリコン層または多結晶シリコン層１００´のエッチングは、700℃以上の高温で行われてもよい。それによって、エッチング速度が速くなり、非晶質シリコン層または多結晶シリコン層１００´のエッチング工程が第1の実施の形態における非晶質シリコン層または多結晶シリコン層１００´のエッチング工程よりも短時間になる。従って、半導体装置の生産性が向上し、製造コストが低下する。
【００９２】
図１９を参照して、次に、第1の実施の形態と同様に、シリコン単結晶層１２０上へ金属が堆積され、シリサイド層１３０が形成される。
【００９３】
さらに、コンタクトを形成する工程や配線を形成する工程（図示せず）等を経て、本実施の形態による半導体装置が完成する。
【００９４】
本実施の形態も、第1の実施の形態と同様の効果を有する。本実施の形態は、ゲート電極６０の側面および上面が保護されているので、ゲート電極６０のオーバーエッチングを考慮する必要がない。また、非晶質シリコン層または多結晶シリコン層１００´をエッチングする時間が第1の実施の形態よりも短くすることができるという効果をさらに有する。
【００９５】
以上の実施の形態において、ｐ型の半導体に代えてｎ型の半導体を採用しかつｎ型の半導体に代えてｐ型の半導体を採用しても、本発明の効果は失われない。
【００９６】
【発明の効果】
本発明に従った半導体装置の製造方法によれば、ソースおよびドレインの拡散層上にElevated Source Drain技術に充分に使用し得るシリコン単結晶層を比較的低温で形成することができる。
【００９７】
また、本発明に従った半導体装置は、Elevated Source Drain技術によって膜厚および膜質が均一なシリサイド層を有し、ソースおよびドレインの拡散層とソースおよびドレイン電極との接触抵抗を低く維持したまま従来よりも微細化を可能とする。
【図面の簡単な説明】
【図１】本発明に従った第1の実施の形態による半導体装置の製造方法を示した半導体基板の拡大断面図。
【図２】図１に続く半導体装置の製造方法を示した半導体基板の拡大断面図。
【図３】図２に続く半導体装置の製造方法を示した半導体基板の拡大断面図。
【図４】図３に続く半導体装置の製造方法を示した半導体基板の拡大断面図。
【図５】図４に続く半導体装置の製造方法を示した半導体基板の拡大断面図。
【図６】図５に続く半導体装置の製造方法を示した半導体基板の拡大断面図。
【図７】図６に続く半導体装置の製造方法を示した半導体基板の拡大断面図。
【図８】図７に続く半導体装置の製造方法を示した半導体基板の拡大断面図。
【図９】図８に続く半導体装置の製造方法を示した半導体基板の拡大断面図。
【図１０】図９に続く半導体装置の製造方法を示した半導体基板の拡大断面図。
【図１１】第1の実施の形態による半導体装置の製造方法によって製造された半導体装置２００の断面図。
【図１２】本発明に従った第２の実施の形態による半導体装置の製造方法を示した半導体基板の拡大断面図。
【図１３】本発明に従った第２の実施の形態による半導体装置の製造方法を示した半導体基板の拡大断面図。
【図１４】図１３に続く半導体装置の製造方法を示した半導体基板の拡大断面図。
【図１５】図１４に続く半導体装置の製造方法を示した半導体基板の拡大断面図。
【図１６】図１５に続く半導体装置の製造方法を示した半導体基板の拡大断面図。
【図１７】図１６に続く半導体装置の製造方法を示した半導体基板の拡大断面図。
【図１８】図１７に続く半導体装置の製造方法を示した半導体基板の拡大断面図。
【図１９】図１８に続く半導体装置の製造方法を示した半導体基板の拡大断面図。
【図２０】従来の半導体装置の製造方法を工程順に示した半導体基板の拡大断面図。
【図２１】従来の半導体装置の製造方法を工程順に示した半導体基板の拡大断面図。
【図２２】従来の半導体装置の製造方法を工程順に示した半導体基板の拡大断面図。
【図２３】従来の半導体装置の製造方法を工程順に示した半導体基板の拡大断面図。
【図２４】従来の半導体装置の製造方法を工程順に示した半導体基板の拡大断面図。
【符号の説明】
１０  半導体基板
１２  表面
２０  ｎ型ウェル領域
３０  素子分離部
４０  ゲート絶縁膜
６０  ゲート電極
７０、７２  拡散層
８０  側壁ライナ層
８５  側壁保護層
９０  シリコン酸化物
１００  非晶質シリコン層
１１０  イオン注入
１２０  シリコン単結晶層
１３０  シリサイド層
２００  半導体装置
【図１】
0003657915.tif 000002
【図２】
0003657915.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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