(57)【特許請求の範囲】
【請求項１】
配電系統に組み込む過電流引きはずし装置であって、
遮断器を流れる電流の大きさを感知する感知手段と、
感知手段に応答して、遮断器電流の大きさ及び流れる時間の選択可能な所定関数により決定される特性に従って引きはずし信号を出力する引きはずし信号出力手段とから成り、
引きはずし信号出力手段は、配電系統に組み込まれる他の過電流引きはずし装置との協調性を高めるように、引きはずしが起こるまでの時間が長い長遅延部分の特性を、電流と時間の積（Ｉｔ）及び電流のｎ乗と時間の積（Ｉnｔ）を含むプログラムされた複数の関数のうちの任意のものから選択して形成するようになっており、
引きはずし信号出力手段はさらに、遮断器電流が長遅延ピックアップ値を超えると起動され長遅延引きはずし時間値を有する長遅延タイマーと、遮断器電流が引きはずしが起こるまでの時間が短い短遅延ピックアップ値を超えると起動され短遅延引きはずし時間値を有する短遅延タイマーと、遮断器電流の大きさが短遅延ピックアップ値より小さい時は長遅延タイマーと短遅延タイマーとをモニターすることにより短遅延引きはずし時間値に到達する前に長遅延部分の特性に従って遮断器が引きはずされないようにする手段とを有することを特徴とする過電流引きはずし装置。
【請求項２】
プログラムされた複数の関数は、電流の２乗と時間の積（Ｉ2ｔ）及び電流の４乗と時間の積（Ｉ4ｔ）を含むことを特徴とする請求項１に記載の過電流引きはずし装置。
【請求項３】
プログラムされた複数の関数は、一定の勾配を有する対数目盛上で線形の関数を含み、引きはずし信号出力手段は前記一定の勾配を変化させる手段を含むことを特徴とする請求項１又は請求項２に記載の過電流引きはずし装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、過電流による損傷から導体を保護するための、メタルクラッド開閉器や成形ケース型遮断器などのような遮断器の過電流引きはずし装置に係わり、特に、遮断器を流れる電流を絶えずモニターし、過電流引きはずし装置を駆動する変流器が飽和状態にあるときでも選択可能な引きはずし特性に応じて引きはずしを起動することができ、時間／電流特性、特に過電流保護曲線の長遅延及び短遅延部分をオーバーラップさせることなく比較的広い範囲に亘って調定できるようにすると共に時間／電流特性自体を（例えばＦＬＡＴ，Ｉｔ，Ｉ2ｔ，Ｉ4ｔのような）複数のプログラムされた関数から選択することにより配電系の全体的な整合性を高め、配電系に現われる過電流を選択的に遮断して不必要な回路遮断を無くすることによって配電系の全体的な信頼性を高めるように構成された選択可能な引きはずし特性を有するマイクロプロセッサ型過電流引きはずし装置に係わる。
【０００２】
【従来の技術】
配電系統に含まれる導体を過電流による損傷から保護するための種々の過電流保護装置がすでに公知となっている。このような過電流保護装置の多くはその時間／電流特性または保護曲線によって特徴づけられる。保護曲線は過電流による導体温度の上昇を制限することによって損傷を防止するのに利用される。例えば、電流の２乗とこの電流が導体に作用する時間の積（Ｉ2ｔ）によって過電流状態における導体温度の上昇を概算することができる。即ち、一定の温度上昇、例えば５５℃を定格とする電動機の場合、この種の過電流保護装置を利用することにより電動機に含まれる導体の温度上昇を定格温度上昇以下に制限する。
【０００３】
電動機との併用に適した特性の過電流保護装置を容易に選択できるようにするため、電動機のメーカーから（例えば図２に示すような）電動機動作曲線が提供されるのが普通である。この電動機動作曲線は特定の電動機の定格温度上昇時における正規の時間／電流特性をグラフで表わしたものである。従って、電動機を損傷から保護すると同時に始動時に起こる不要な電動機引きはずしを防止するため、電動機動作曲線をこの電動機への給電に用いられている遮断器の過電流保護装置の時間／電流特性と“協調させる”必要がある。
【０００４】
遮断器の不要な引きはずしを防止するため、遮断器の給電回路に設けられている過電流保護装置と配電系統に使用されている種々の過電流保護装置によって保護される負荷とを協調させることも公知である。即ち、配電系統に組み込まれている全ての過電流保護装置の時間／電流特性を協調させることによって“選択的”引きはずしを可能にする。選択的引きはずしとは配電系統のうち過電流遮断に必要な部分だけを引きはずすことである。選択的引きはずしは配電系統に幾つかの利点をもたらす。
【０００５】
第１に、選択的引きはずしは配電系統の信頼度を高める。例えば、電動機制御センター、ユニット変電所などは種々の電気的負荷に給電するため複数の遮断器などを含む。選択的引きはずしを利用することにより、電気的負荷の１つまたはその近傍に故障が発生した場合、その負荷だけが配電系統から隔離され、電動機制御センターなどから給電されるその他の電気的負荷はその影響を受けない。従って、配電系統の信頼度は著しく高められる。
【０００６】
第２に、選択的引きはずしにより過電流発生源の位置検出及び修理に必要な保守経費が軽減される。具体的には、選択的な引きはずしを利用して過電流発生源の直ぐ上流の遮断器またはその他の保護装置を引きはずす。従って、過電流発生源の位置を比較的迅速に検出して必要な保守時間を短縮すると共に引きはずされた電気的負荷の停止時間を短縮することができる。さらにまた、この選択的引きはずしは交換を必要とするヒューズのような遮断装置の不要な引きはずしを防止して保守経費を軽減し、配電系統の停止時間を短縮することができる。
【０００７】
選択的引きはずしはまた配電系統に組み込まれた遮断器のサイクル寿命を最適化する。具体的には、配電系統に含まれる種々の成形ケース型遮断器やメタルクラッド開閉装置は交換または修理が必要となるまで所定回数だけ作用可能とされている。この所定回数をサイクル寿命と呼ぶ。配電系統内の各種遮断器の不要な動作を回避することによって各種遮断器のサイクル寿命が延びる。
【０００８】
理想的には、配電系統に含まれている全ての過電流保護装置を協調させることによって保護効果を高めると共に選択的引きはずしを可能にする。しかしながら、実際には幾つかの理由から必ずしも完全な協調を得ることはできない。その理由の１つは過電流保護装置の固有の時間／電流特性に関連がある。例えば、配電系統に組み込む過電流保護装置としてヒューズを使用することは公知である。この種のヒューズの時間／電流特性は他の種々の過電流保護装置の時間／電流特性とは著しく異なる。従って、予想される過電流の全範囲に亘ってヒューズを他の過電流保護装置と正しく協調させるのは困難である。即ち、ヒューズを使用する場合、理想的な協調保護効果は得られない。
【０００９】
公知の過電流保護装置にはその調整範囲に問題がある。具体的には、一部の公知装置には、配電系統の選択性を低下させるオーバーラップを防止するため例えば保護曲線の長遅延または長時限部分及び短遅延または短時限部分を調整しようとしてもその幅が比較的狭いことが知られている。調整幅が制限されるため、協調効果も比較的制限される。
【００１０】
公知の過電流保護装置には例えば短絡のような比較的大きい過電流に対する応答性に関しても問題がある。具体的には、遮断器を流れる電流を感知するのに変流器（ＣＴ）を使用することが知られており、このＣＴの２次巻線が過電流保護装置に接続される。例えば短絡のような比較的大きい過電流状態でＣＴは飽和状態となることが多く、その結果、２次巻線にひずみ電流波形が現われる。従って、このように変流器が飽和した状態になると、この飽和変流器によって駆動される過電流保護装置は短絡状態において現われる前記ひずみ波形に応答して適時に損傷を防止することができない。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、公知技術に付随する問題を解決しヒューズを含む他の過電流保護装置との協調を容易にする過電流引きはずし装置を提供することにある。
【００１２】
本発明の他の目的は、配電系統に組み込まれている他の過電流引きはずし装置との協調性を高めるため調整幅を比較的広くし、オーバーラップしないように保護曲線の長遅延及び短遅延部分を比較的広い範囲で調整できるように構成して配電系統の選択性を高めた過電流引きはずし装置を提供することにある。
【００１３】
本発明は上記目的を、遮断器を流れる電流を感知する手段と、前記感知手段に応答して遮断器を流れる電流の大きさ及び時間の選択可能な所定関数に従って引きはずし信号を出力する手段とから成る遮断器用過電流引きはずし装置であって、前記選択可能な所定関数が長遅延部分、短遅延部分及び瞬時部分を含むことを特徴とする過電流引きはずし装置によって達成する。
【００１４】
本発明は、配電系統に組み込む過電流引きはずし装置であって、遮断器を流れる電流の大きさを感知する感知手段と、感知手段に応答して、遮断器電流の大きさ及び流れる時間の選択可能な所定関数により決定される特性に従って引きはずし信号を出力する引きはずし信号出力手段とから成り、引きはずし信号出力手段は、配電系統に組み込まれる他の過電流引きはずし装置との協調性を高めるように、引きはずしが起こるまでの時間が長い長遅延部分の特性を、電流と時間の積（Ｉｔ）及び電流のｎ乗と時間の積（Ｉnｔ）を含むプログラムされた複数の関数のうちの任意のものから選択して形成するようになっており、引きはずし信号出力手段はさらに、遮断器電流が長遅延ピックアップ値を超えると起動され長遅延引きはずし時間値を有する長遅延タイマーと、遮断器電流が引きはずしが起こるまでの時間が短い短遅延ピックアップ値を超えると起動され短遅延引きはずし時間値を有する短遅延タイマーと、遮断器電流の大きさが短遅延ピックアップ値より小さい時は長遅延タイマーと短遅延タイマーとをモニターすることにより短遅延引きはずし時間値に到達する前に長遅延部分の特性に従って遮断器が引きはずされないようにする手段とを有することを特徴とする過電流引きはずし装置を提供する。
【００１５】
以下、添付の図面に沿って本発明を実施例につき詳細に説明する。
【００１６】
【実施例】
本発明は米国特許第４，３５１，０１３号及び第４，８２７，３６９号の明細書に開示されている、例えば成形ケース型遮断器やメタルクラッド開閉装置のような遮断器用過電流引きはずし装置に係わる。このような過電流引きはずし装置はマイクロプロセッサーを核として、膜スイッチ、発光ダイオード（ＬＥＤ）、ディスプレイのような種々の入／出力デバイスを含むが、これらのデバイスは種々の設定値の選択を可能にしたり、関連の遮断器の引きはずしを起動するなどの種々の機能を提供するユーザー・インターフェースを形成する。このような公知の過電流引きはずし装置でも配電系統にかなり優れた協調性を確立できるが、本発明の過電流引きはずし装置は配電系統に組み込まれている種々の過電流保護装置との協調性をさらに高めることにより、比較的優れた選択性を与え、その結果として配電系統の全体的な信頼性を向上させることができる。
【００１７】
即ち、本発明の一実施例では保護曲線の長遅延部分の関数を複数の関数、例えばＦＬＡＴ，Ｉｔ，Ｉ2ｔ及びＩ4ｔから選択できる。このように関数を選択できるようにすると、本発明の原理を利用した過電流保護装置を配電系統に組み込まれている他の過電流保護装置と容易に協調させることができる。本発明の他の実施例では、過電流引きはずし装置は比較的広い長遅延及び短遅延調整範囲を含む。長遅延及び短遅延部分のオーバーラップを防ぐため、本発明の引きはずし装置は選択性を損なうオーバーラップゾーンの発生を防止する。本発明のさらに他の実施例では、変流器が飽和状態にあるとき従来の装置が避けられなかった瞬時引きはずしに付随する問題を解決する。
【００１８】
本発明の種々の実施例を、４．１６ｋＶ放射状配電系統を例示する図１の単線接続図に沿って以下に説明する。この配電系統では、破線のボックスＡ２０で示す４．１６ｋＶ中圧メタルクラッド開閉器が電源を形成している。４．１６ｋＶ開閉器Ａ２０は４．１６ｋＶバスＡ２２と、配電系統中の種々の４．１６ｋＶ電気的負荷に給電する複数の給電遮断器Ａ２６を含む。図示のように、４．１６ｋＶ開閉器は破線のボックスＡ３０で示すユニット変電所に給電する給電遮断器Ａ２６及びこれと直列に接続したヒューズＡ２８を含む。ユニット変電所Ａ３０は４８０ＶバスＡ３４を形成するための積分４．１６ｋＶ−４８０Ｖ変流器Ａ３２を含む。変流器Ａ３２の２次巻線は４８０Ｖ変流器の遮断器Ａ３６を介して４８０ＶバスＡ３４と接続する。４８０ＶバスＡ３４は例えば４８０Ｖ電動機制御センター（ＭＣＣ）のような種々の非周期的電気的負荷に給電する複数の給電遮断器Ａ３８を含む。配電系の信頼性を高めるため、４８０Ｖユニット変電所Ａ３０は１次電源（例えば、４．１６ｋＶバスＡ２２または変流器Ａ３２）を利用できなくなった場合に４８０ＶバスＡ３４への給電を可能にするための連けい遮断器Ａ４０を含む。図示のように、破線のボックスＡ４４で示す４８０ＶＭＣＣへの給電には４８０Ｖ給電遮断器Ａ４２が使用される。このＭＣＣ、Ａ４４は４８０ＶバスＡ４５、複数の遮断器、スターター、接触器などを含み、これらによって種々の周期的電気的負荷への給電が行われる。例えば、積分過負荷リレーＡ４８を含む４８０Ｖ接触器Ａ４６が電動機Ａ５０に給電する。公知のようにこの過負荷リレーＡ４８は線導体と直列に接続して例えば電源電圧のゆらぎや機械的故障、例えば、電動機軸受の故障などに起因する過負荷状態において電動機Ａ５０への給電を断つバイメタル素子を含む。
【００１９】
図示のラジアル配電系統に組み込まれている遮断器（例えば、Ａ２６，Ａ２８，Ａ３６，Ａ４０及びＡ４２）のそれぞれが過電流保護装置を含む。例えば、４．１６ｋＶ給電遮断器Ａ２６は負荷側の電流をモニターする１つまたは２つ以上の変流器Ａ５２を含む。この変流器Ａ５２を利用することにより、瞬時過電流保護装置Ａ５４、例えば、Westinghouse社製のＣＯリレーを駆動する。既に述べたように、ユニット変電所変流器Ａ３２の１次巻線はヒューズＡ２８によっても保護される。ユニット変電所Ａ３０の遮断器Ａ３６，Ａ４０及びＡ４２は例えば米国特許第４，８２７，３６９号明細書に概説されているようなソリッドステート引きはずし装置を具備している。
【００２０】
このような用途においては、選択的に過電流を隔離すると同時に、配電系統に含まれる過電流の影響を受けていない電気的負荷をそのまま作用させるように、配電系統に含まれるすべての過電流保護装置を協調させる必要がある。例えば、電動機Ａ５０の軸受に故障が発生して電動機Ａ５０のローターが膠着状態となり、定格電流の約４乃至６倍の電流が電動機Ａ５０に流れるとする。この状態において、過電流保護装置は４８０ＶＭＣＣバスＡ４５上の他の負荷を含む全配電系統中の他の任意の電気的負荷に影響を及ぼすことなく電動機Ａ５０を遮断しなければならない。過電流発生源を選択的に隔離し、電動機Ａ５０だけを引きはずせば、４８０ＶＭＣＣバスＡ４５上のその他の電気的負荷にはほとんど影響が及ばないから、配電系統の信頼度が高くなる。選択的に隔離できなければ電動機Ａ５０の故障に伴なってＭＣＣの給電遮断器Ａ４２が引きはずされ、その結果、ＭＣＣＡ４４全体が作用しなくなる。
【００２１】
始動時における電動機Ａ５０の引きはずしを回避することも必要である。従って、電動機の保護に利用される過電流保護装置（例えば、過負荷リレーＡ４８）を正規始動状態における電動機の正規の時間／電流特性と協調させることによって始動時における電動機の不要な引きはずしを防止する。
【００２２】
このような協調は通常、グラフに基づいて行なわれる。即ち、過電流保護装置の時間／電流特性と、電動機などのような各種装置の動作特性を対数目盛で作図する。具体的には、配電系統に組み込まれているすべての過電流保護装置が協調するように設定値及び時間／電流特性を選択することによって選択性を与え、不要な引きはずしを回避して配電系統の信頼性を高める。
【００２３】
このようなグラフの一例を図２に示す。即ち、図２は図１に示した配電系統に組み込まれている種々の過電流保護装置の時間／電流特性を対数目盛で表わしたグラフである。縦軸は時間（秒）、横軸は電流（アンペア）をそれぞれ示す。
【００２４】
図２において、曲線Ａ５６は正常動作状態における電動機Ａ５０の時間／電流特性を示す。初めて電動機Ａ５０に給電するとき、電動機Ａ５０はいわゆるローター拘束状態にある。この状態では、グラフから明らかなように、ローターが定格速度に達するまで電動機Ａ５０には全負荷電流の約４乃至６倍の電流が流れる。図２に示すように、このローター拘束状態は約１０秒間持続する。電動機が定格速度に達すると、電動機Ａ５０に引き込まれる電流は曲線Ａ５６の部分Ａ５８で示すような定格全負荷電流まで降下する。
【００２５】
正規始動状態では電動機Ａ５０が引きはずされることがあってはならない。そこで、電動機Ａ５０に給電する過電流保護装置（例えば、過負荷リレーＡ４８）のために選択された時間／電流特性を曲線Ａ６０によって示す。図示のように、この時間／電流特性Ａ６０は電動機Ａ５０が引きはずしなしに始動できるように選択されている。しかし、機械的な故障が生じたり電源電圧に揺らぎがあって電動機Ａ５０が限度以上の時間（例えば、１０秒以上）に亘ってローター拘束電流を引き込むと、過負荷リレーＡ４８が電動機Ａ５０を引きはずして隔離を行う。従って、ＭＣＣバスＡ４５上の他の電気的負荷はその影響を受けない。
【００２６】
既に述べたように、電動機Ａ５０の保護に使用される過負荷リレーＡ４８の時間／電流特性を配電系統に組み込まれている他の上記過電流保護装置と協調させる必要がある。従って、４８０Ｖ遮断器Ａ３６，Ａ４０、Ａ４２、４．１６ｋＶ給電遮断器Ａ２６及びヒューズＡ２８（図１）と連携する過電流保護装置の時間／電流特性を図示のように過負荷リレーＡ４８の時間／電流特性Ａ６０と協調するように選択する。即ち、図２において曲線Ａ６２は４８０Ｖ給電遮断器Ａ４２と連携する過電流保護装置の時間／電流特性を示す。図示のように、特性及び設定値は４８０ＶＭＣＣバスＡ４５及びこれに給電する導体Ａ６３を保護するように選択されている。４８０Ｖ給電遮断器Ａ４２は４８０ＶＭＣＣバスＡ４５及びバスＡ４５に給電する導体Ａ４７を保護するのに利用され、バスＡ４５よりも下流の遮断器に故障がない限り、バスＡ４５よりも下流に発生する故障に対して遮断されることはない。例えば、電動機Ａ５０に対する給電遮断器に故障があれば、この故障は過負荷リレーＡ４８によってクリアされ、ＭＣＣ給電遮断器Ａ４２と連携する過負荷保護装置にとって“トランスパレント”になる。
【００２７】
配電系統に含まれる種々の過電流保護装置を協調させることのほかに、４８０ＶＭＣＣバスＡ４５上の定格全負荷電流にも考慮を払わねばならない。そこで、定格負荷状態にある時ＭＣＣの給電遮断器Ａ４２が引きはずされないように４８０Ｖ給電遮断器Ａ４０と連携する過電流保護装置の時間／電流特性の連続的な電流部分を選択する。ＭＣＣの給電遮断器Ａ４２と連携する過電流保護装置の時間／電流特性を表わす曲線Ａ６２の連続的電流部分Ａ６４を４８０ＶＭＣＣバスＡ４５の定格全負荷電流の約１１０％となるように選択する。同様に４８０Ｖユニット変電所バスＡ３４の定格全負荷電流も変流器遮断器Ａ３６及び連けい遮断器Ａ４０と連携する過電流保護装置の時間／電流特性設定値を選択する際に考慮しなければならない。
【００２８】
変流器遮断器Ａ３６と連携する過電流保護装置に関する設定値の選択にあたりユニット変電所変流器Ａ３２の全負荷電流及び流入電流も考慮しなければならない。図２では変流器流入電流を点Ａ６８で、全負荷電流を線分Ａ６９でそれぞれ示した。図示のように、設定値の選択にあたり、変流器遮断器Ａ３６及び連けい遮断器Ａ４０と連携する過電流保護装置が正常動作状態におけるユニット変電所の不要な引きはずしを防止すると共に、給電遮断器Ａ４２またはこれと連携する過電流保護装置に故障がない限り給電遮断器Ａ４２よりも下流に故障が発生してもこれに呼応して引きはずしが行なわれるのを回避するように配慮する。そこで、変流器遮断器Ａ３６及び連けい遮断器Ａ４２の時間／電流特性を図２に参照番号Ａ７０で示した。図示のように、これらの遮断器と連携する過電流保護装置の時間／電流特性は、下流の遮断器保護装置に対する選択性を考慮に入れて設定される。
【００２９】
４．１６ｋＶ給電遮断器Ａ２６と連携する過電流保護装置Ａ５４の過電流特性を設定する際には、タップＡ７１と接続する負荷を含むユニット変電所Ａ３０の定格全負荷電流を考慮するだけでなく、ヒューズＡ２８の時間／電流特性と協調させねばならない。図２から明らかなように、ヒューズＡ２８は給電遮断器Ａ２６の保護を助けると共にユニット変電所変流器Ａ３２の１次巻線を保護する。また、ヒューズＡ２８よりも前に給電遮断器Ａ２６を引きはずさなければならない。曲線Ａ７２は給電遮断器Ａ２６と連携する過電流保護装置Ａ５４の時間／電流特性を示す。曲線Ａ７４はヒューズＡ２８の時間／電流特性を示す。
【００３０】
図２の下部に示すように、ヒューズ曲線Ａ７４と給電遮断器曲線Ａ７２の時間／電流特性は僅かながら互いにオーバーラップしている。従って、比較的大きい故障については給電遮断器Ａ２６とヒューズＡ２８との間の選択性がある程度損なわれる。曲線の上方域では給電遮断器Ａ２６の時間／電流曲線の長遅延部分に対してヒューズ曲線Ａ７４の特性が著しく異なっている。従って、種々の公知過電流引きはずし装置の時間／電流特性を例えばヒューズなどのような遮断器と協調させることは比較的困難である。
【００３１】
本発明の出願人に譲渡され、参考のためその内容を本願明細書に引用した米国特許第４，８２７，３６９号に開示されているような可調ソリッドステート引きはずし装置の時間／電流特性を図３に例示する。このような時間／電流特性は通常、対数目盛で示され、横軸Ａ７６に電流（アンペア）が、縦軸Ａ７８に時間（秒）がそれぞれ示される。
【００３２】
曲線Ａ８０の下端部分はいわゆる瞬時部分であり、この瞬時部分は例えば短絡状態のように電流量が比較的大きい状態に使用される。このような短絡状態においては瞬時部分Ａ８０が遮断器を例えば１サイクルまたは１サイクル以下で引きはずす。瞬時部分Ａ８０が作用する際の電流の大きさは調節可能である。即ち、矢印Ａ７７で示すように瞬時部分を横軸Ａ７６に対して調節することができる。
【００３３】
括弧で示す曲線の中央部分Ａ８２は曲線の短遅延部分である。短遅延部分Ａ８２については反時限特性も固定時限特性も既知である。即ち、図３には固定時限特性Ａ８４を実線で、反時限特性Ａ８６を破線でそれぞれ示してある。
【００３４】
短遅延部分Ａ８２は調整可能である。即ち、短遅延部分Ａ８２が作用する際の最小電流大きさは短遅延ピックアップ（ＳＤＰＵ）Ａ８８と呼ばれる。ＳＤＰＵは矢印Ａ９０で示すように横軸Ａ７６に対して調整可能である。短遅延部分が作用する時点も矢印Ａ９２で示すように縦軸Ａ７８に対して調整可能である。
【００３５】
ＳＤＰＵ及び時限設定値は調整可能であるが、短遅延部分Ａ８２の特性（例えば、関数）は従来固定的であるとされて来た。このような特性は一般に逆関数である。このような逆関数特性を設定した場合、引きはずし時間は電流の大きさとほぼ反比例するから、比較的大きい電流は比較的短い時間後に引きはずされ、比較的小さい電流は比較的長い時間後に引きはずされる。
【００３６】
曲線部分Ａ９４は長遅延部分であり、この部分Ａ９４も逆関数であって、一般にＩ2・ｔ特性を辿る。短遅延部分Ａ８２と同様に、設定値を変えることによって時間／電流特性のこの部分が作用する時点と電流の大きさを調整することができる。具体的には、長遅延部分Ａ９４が作用する際の最小電流は長遅延ピックアップ（ＬＤＰＵ）Ａ９６と呼ばれる。このＬＤＰＵは矢印Ａ９８で示すように横軸Ａ７６に対して調整可能である。長遅延部分Ａ９４が作用する時点を変えることによって長遅延特性を矢印Ａ１００で示すように縦軸Ａ７８に対して上下動させることができる。
【００３７】
ＬＤＰＵＡ９６と時限設定値は矢印Ａ９８及びＡ１００で示すように変化させることができるが、例えば、Ｉ2・ｔ関数のような特性は従来調整不能とされていたから、上述したようにヒューズＡ２８のような逆関数特性との協調を困難にする要因となっていた。
【００３８】
本発明の重要な特徴はソリッドステート引きはずし装置の時間／電流曲線の長遅延部分を変更可能なことにある。具体的には、既に述べたように、例えば米国特許第４，８２７，３６９号に詳しく開示されているようなソリッドステート引きはずし装置を含む公知の過電流保護装置は固定的なほぼＩ2ｔ関数を辿る長遅延特性を有する。このような特性が作用する際の電流の大きさ及びこのような特性が作用する時点は上述のように調整できるが、特性そのもの（例えば、Ｉ2ｔ関数）は固定的であり、調整不能である。
【００３９】
本発明のソリッドステート引きはずし装置は配電系統に含まれる他の過電流保護装置との協調性、従って選択性を高めるためソリッドステート引きはずし装置の長遅延部分Ａ９４の特性の調整を可能にする。具体的には図２に示すように、ヒューズ曲線Ａ７４の曲線特性は極めて反時限的である。従って、上記種々の過電流保護装置の特性に対してヒューズ曲線Ａ７４の特性が異なるため、既に述べたように過電流保護装置をヒューズＡ２８と協調させるのは困難である。そこで、本発明では特性の長遅延部分Ａ９４が調整可能なソリッドステート引きはずし装置を設ける。即ち、米国特許第４，８２７，３６９号明細書に記載されているように時間／電流特性の長遅延部分Ａ９４が作用する時点及びその時の電流を変更できるだけでなく、この曲線部分の実際の特性をも変更できる。例えば、後述するように、長遅延特性Ａ９４を調整することにより、オペレーターは複数の特性、例えば、固定時間（ＦＬＡＴ）特性、Ｉｔ、Ｉ2ｔ及びＩ4ｔから選択することができる。ただし、本発明の原理は特定の特性や利用可能な特性の数とは無関係である。
【００４０】
本発明の調整可能な特性を図４、５及び６にグラフで示し、ＦＬＡＴ特性の例をブラケットＡ１０３で示した。いずれの図も対数目盛による長遅延部分の時間／電流特性グラフであり、横軸に電流（アンペア）、縦軸に時間（秒）を示している。図４は電流と時間の積Ｉｔを表わす特性を有する長遅延部分Ａ１０２を示す。既に述べたように、図４にはＦＬＡＴ特性Ａ１０３をも示してある。図５は電流の２乗と時間の積Ｉ2ｔを表わす特性を有する長遅延部分Ａ１０４を示し、図６は電流の４乗と時間の積Ｉ4ｔを表わす長遅延特性Ａ１０６を示す。
【００４１】
長遅延部分Ａ９２、Ａ９４及びＡ９６の特性はいずれも時間と一定累乗の電流の積で表わされ、上記の例では累乗数は１，２及び４である。対数目盛で表わした場合、図４−６から明らかなように電流の累乗数が変われば直線的関数特性の勾配が変化するだけである。
【００４２】
過電流防止装置の長遅延特性の勾配を調整することにより、図１に示すヒューズＡ２８を含む各種装置に対する選択性を高め、過電流保護効果を高めることができる。図２において、ヒューズ特性Ａ７４の上部は極めて反時限的であり、従って、比較的急な勾配を示している。Ｉ2ｔ特性に基づく固定特性を有する公知の過電流保護装置の場合、ヒューズＡ２８のように反時限特性を有する装置と最適条件で協調させることは比較的困難である。本発明のソリッドステート引きはずし装置は引きはずし特性を調整可能にすることでこの問題を解決する。例えば図２に示すような実施例では、４．１６ｋＶ遮断器とヒューズＡ２６を正しく協調させるようにＩ4ｔ特性を選択することができる。
【００４３】
既に述べたように、成形ケース式遮断器やメタルクラッド開閉器などと併用されるソリッドステート引きはずし装置は固定特性を有し、時間及び電流大きさを調整できる引きはずし曲線を含む。米国特許第４，８２７，３６９号に詳しく記載されているように、このような過電流引きはずし特性は瞬時部分Ａ８０、短遅延部分Ａ８２及び長遅延部分Ａ９４を含む（図３）。時間／電流曲線の短遅延部分Ａ８２と長遅延部分Ａ９４のオーバーラップを防止するため、引きはずし装置の全調整範囲に亘って短遅延部分Ａ８２と長遅延部分Ａ９４がオーバーラップしないように両部分の調整範囲を選択する。しかし、これだけでは配電系統に含まれている他の過電流保護装置との協調はむしろ制限される。
【００４４】
本発明の別の特徴は、引きはずし装置の長遅延及び短遅延部分の調整範囲を公知のソリッドステート引きはずし装置よりも広く設定することにより、配電系統内に高い協調性が得られるようにしたことである。ところが、このように比較的広い調整範囲を設定すると共に上述したように長遅延特性を選択可能とすると、長短遅延特性がオーバーラップしやすくなる。図７は比較的広い調整範囲を有する時間／電流曲線または過電流保護装置の長遅延部分Ａ９４と短遅延部分Ａ８２を調整した結果オーバーラップが生じた状況を示す。
【００４５】
図７において、大きさがＩ１の電流Ａ１０８が流れると、引きはずし装置の短遅延部分Ａ８２により所定の時間Ｔ１の経過後に遮断装置が引きはずされる。ところが、比較的小さい電流Ｉ２、即ちＡ１０９で長遅延ピックアップが作用してもっと早い時間Ｔ２で遮断器が引きはずされるから、時間／電流曲線の短遅延部分Ａ８２と長遅延部分Ａ９４がオーバーラップし、配電系統における選択性が損なわれる。
【００４６】
通常は短遅延部分Ａ８２のあとに長遅延部分Ａ９４が作用することにより、遮断器が引きはずされることなく比較的長時間に亘って比較的小さい電流が配電系統中を流れるようにする。これは配電系統に起こるバスの負荷や電圧ゆらぎなどのような過渡的な過電流状態に起因する遮断器の引きはずしを防止するためである。従って、長遅延部分Ａ９４は比較的長時間に亘って比較的小さい電流が流れるように設定される。
【００４７】
曲線の短遅延部分Ａ８２は長遅延部分Ａ９４よりも前に作用するように設定されており、比較的大きい電流に対しては長遅延部分Ａ９４よりも早く作用する。
【００４８】
従って、長短両遅延部分Ａ９４，Ａ８２を協調させる必要がある。既に述べたように、本発明の１つの特徴は時間／電流曲線の短遅延部分Ａ８２と長遅延部分Ａ９４の調整範囲を比較的広く設定することにあり、そのために本発明のソリッドステート引きはずし装置は詳しくは後述するように短遅延タイマー及び長遅延タイマーをモニターすることによって時間／電流曲線の長遅延部分Ａ９４が短遅延部分Ａ８２よりも先に遮断器を引きはずすのを防止する手段を含む。
【００４９】
短遅延部分Ａ８２より先に長遅延部分Ａ９４が遮断器を引きはずすのを防ぐことでオーバーラップは無くなる。図８では短遅延部分を参照番号Ａ１１２で、長遅延部分を参照番号Ａ１１４でそれぞれ示した。長遅延部分よりも先に短遅延部分が遮断器を引きはずすのを防止することによって図７に示す特性を図８に示す特性に変更してオーバーラップを無くすると同時に、時間／電流曲線の短遅延部分Ａ１１２及び長遅延部分Ａ１１４の調整範囲を広げる。
【００５０】
先に指摘したように、時間／電流曲線の瞬時部分Ａ８０は例えば短絡電流のような比較的大きい電流から配電系統を保護するのに利用される。この場合、配電系統の損傷を防ぐためには上流の遮断器をほとんど瞬時に引きはずさねばならない。即ち、耐久能力を超える前に遮断器を引きはずす必要がある。耐久能力とは遮断器が過剰な短絡電流にも拘らず損傷せずに耐え得る機械的な力である。
【００５１】
遮断器を流れる線電流は図１に示した変流器Ａ５２のような単数または複数の変流器によって感知される。比較的大きい過電流状態、例えば短絡状態においてこの変流器Ａ５２は飽和状態となる。飽和状態において変流器の２次側に現われる出力波形は図９に示すように複数の比較的急峻な、且つ狭いスパイク部分Ａ１１６を含む。この比較的急峻な、且つ狭いスパイク部分Ａ１１６が問題を起こしやすく、場合によってはソリッドステート引きはずし装置の動作タイミングが遅れて配電系統の損傷を防止できないという結果を招くことさえある。
【００５２】
マイクロプロセッサーを利用する公知のソリッドステート引きはずし装置は波形の各サイクル中、特定回数に亘って線電流をサンプリングするが、サンプリングのインターバルが飽和状態にある変流器の波形の狭く、急峻なスパイク部分Ａ１１６の時間よりも長い場合に問題が起こる。その結果、瞬間的な異常レベルの検出が遅れて配電系統の損傷を防止できないことになる。
【００５３】
波形の種々の部分をカバーできるように改良したサンプリング法を採用している公知装置もあるが、変流が飽和状態となった時、このようなサンプリング法は比較的複雑であり、飽和変流器の瞬時ピーク電流をしかるべきタイミングで検出して配電系統の損傷を防止することができなくなる。
【００５４】
マイクロプロセッサーを用いる配電系統ではインターフェースの問題があるため、変流器の２次電流をモニターするアナログ回路が使用された例はない。即ち、マイクロプロセッサーを用いる配電系統の瞬時引きはずしレベルの範囲は公称５アンペア電流の１乃至２８倍が普通である。瞬時引きはずしレベルは通常末端ユーザーによってプログラムされるから、アナログ検出回路とのインターフェースは不可能ではなくても困難である。
【００５５】
本発明の特徴の１つは瞬時相電流の最高負ピークレベルを検出し、これを瞬時引きはずしレベル設定値に比例する正電流と加算するのにアナログ回路を使用することにある。マイクロプロセッサーによって設定される正電流はパルス幅が所期の瞬時設定値に比例するパルス幅変調出力である。次いで加算された電流をコンパレーターにおいて比較することにより、瞬時相電流が瞬時設定値よりも大きいか否かを判定する。もしイエスなら、コンパレーターがマイクロプロセッサーへの割り込み信号を出力し、これに呼応してマイクロプロセッサーが電流波形をサンプリングして最終値を測定し、遮断器への引きはずし指令を起動する。
【００５６】
アナログ回路は、変流器Ａ５２から得られる最高負電流を選択するように接続された複数のＯＲダイオードから成る。３相系統の場合、アナログ回路は最高ピーク負電流を選択するようにＯＲ構成に接続された３個のダイオードを含む。次いでこの負値をマイクロプロセッサーが発生させる正電流を加算する。
【００５７】
変流器２次電流をモニターするのにアナログ回路を利用することにより、比較的急峻なスパイク部分Ａ１１６が正しく感知され、基準設定値と比較されて、もし設定値以上なら遮断器への引きはずし指令が起動される。従って、変流器２次電流波形の比較的急峻な、且つ狭いスパイク部分Ａ１１６を見失う恐れのあるサンプリング法の難点が克服される。
【００５８】
上記ソリッドステート引きはずし装置が組み込まれる回路を図１０−２３に示す。この回路は図３９−１２０に示す後述のWestinghouse社製SURE CHIP PLUSマイクロコントローラーを含む。このマイクロコントローラーはマイクロプロセッサー、オンボードＡ／Ｄコンバーター、オンボード・コンパレーター及び複数の入／出力装置を含む。マイクロプロセッサーのためのソフトウエア制御を図２４−３８に示す。
【００５９】
図１０−２３において円で囲んだ英数字は他図への接続を示す。例えば、“Ｐ１１”を囲む円は“Ｐ１１０”を囲む円を有する他図との接続を意味する。また、バスまたはポートの多重ビットに例えばＰＣ［７．．．０］というような参照番号を付してあるが、これはポートＣのビット０乃至７であることを意味する。同様に、個々のビットに例えばＰＣ［７，５，１］のような参照番号を付してあるが、これはポートＣのビット７，５及び１であることを意味する。
【００６０】
電源は公知であり、図１０−２３に示す各構成部分への電源入力は本発明の範囲外である。従って、各構成部分への電源入力は図示するにとどめてその説明は省く。同様に、図１０−２３に示す各構成部分の接地入力も図示するにとどめる
。
【００６１】
図２０−２３にWestinghouse社製SURE CHIP PLUSマイクロコンピューターを図示し、参照番号Ｄ２０を付してある。既に述べたように、マイクロコントローラーＤ２０については図３２−１２０に沿って後述する。
【００６２】
マイクロコントローラーＤ２０は４つの並列８ビット入／出力ポート；ＰＡ，ＰＢ，ＰＣ及びＰＤを含む。ポートＰＤ［７．．．０］は８ビット多重アドレス／データ・バスＤ２２を形成するためのポートであり、ポートＰＢ［６．．．０］は高アドレス・バスＤ２４を形成するためのポートであり、ポートＰＣは引きはずし、アラーム機能及びアドレス復号のためのポートである。ビットＰＣ［１，０］は瞬時引きはずし及び過電流引きはずし指令にそれぞれ利用される。ビットＰＣ［７．．．４］はアドレスラインＩＯＡ０，ＩＯＡ１，ＩＯＡ２及びＩＯＡ３を定義する入／出力アドレス復号に利用される。
【００６３】
ポートＤは入／出力バスＤ２６を形成する。詳しくは後述するように、入／出力バスＤ２６はユーザー・インターフェース用に利用されるだけでなく、後述する監視インターフェース用にも利用される。
【００６４】
ソリッドステート引きはずし装置はプログラム指令のための一定量の読み取り専用メモリー（ＲＯＭ）Ｄ３０、及びデータのための一定量のランダムアクセスメモリー（ＲＡＭ）Ｄ３２をも含む。プログラム指令用には公称３２Ｋ  ＲＯＭを、データ用には公称８Ｋ  ＲＡＭを選択する。ただし、本発明の原理はＲＯＭＤ３０及びＲＡＭ  Ｄ３２の上記サイズに制限されるものではない。
【００６５】
３２Ｋ  ＲＯＭ  Ｄ３０は１４本のドレスラインを必要とする。従って、低アドレス・バスＤ３４及び高アドレス・バスＤ２４（合計１４本のアドレスラインを形成する）がＲＯＭ  Ｄ３０のアドレス入力Ａ０乃至Ａ１４に接続している。
【００６６】
高アドレス・バスＤ２４は上述したマイクロコントローラーＤ２０のポートＤによって提供され、低アドレスバスＤ３４は多重アドレス／データ・バスＤ２２から誘導される。具体的には、多重アドレス／データ・バスＡＤ［７．．．０］Ｄ２２は８ビット・アドレスラッチＤ３６のデータ入力ＤＩ［７．．．０］に接続し、アドレスラッチＤ３６のデータ出力ビットＤＯ［７．．．０］が低アドレスバスＤ３４を形成する。
【００６７】
アドレスラッチＤ３６はマイクロコントローラーＤ２０において利用されるアドレスラッチ割込み可能信号ＡＬＥの制御下にある。マイクロコントローラーＤ２０によって多重アドレス／データ・バスＤ２２にアドレスが送出されると、このアドレスはアドレスラッチ割込み可能信号ＡＬＥの制御下にアドレスラッチＤ３６によってラッチされ、アドレスラッチ割り込み可能信号はアドレスラッチＤ３６のラッチ割り込み可能（ＬＥ）入力に印加される。
【００６８】
アドレスラッチＤ３６は抵抗器Ｄ３８を介してチップセレクト入力（反転ＯＣ）を接地することによって連続的に選択される。同様に、ＲＯＭ  Ｄ３０は抵抗器Ｄ４０を介してセレクト入力、反転ＣＥを接地することによって連続的に選択される。
【００６９】
アドレスラッチＤ３６の出力ピンＤＯ［７．．．０］は低アドレスバスＡ［７．．．０］Ｄ３４を形成する。低アドレスバスＡ［７．．．０］Ｄ３４は高アドレスバスＡ［１４．．．８］Ｄ２４と共にＲＯＭ  Ｄ３０のアドレス入力Ａ［７．．．０］に接続し、前記高アドレスバスＡ［１４．．．８］Ｄ２４はＲＯＭアドレス入力Ａ［１４．．．８］に接続して、先に述べたようにプログラム指令を含む３２キロバイトＲＯＭ  Ｄ３０をアドレスする。プログラム指令については後述する。
【００７０】
マイクロコントローラーＤ２０及び、特に、マイクロコントローラーＤ２０内のマイクロプロセッサーがプログラム指令をアクセスできるようにするため、ＲＯＭ  Ｄ３０の出力ピン０［７．．．０］を多重アドレス／データ・バスＤ２２に接続する。ＲＯＭ  Ｄ３０の動作はマイクロコントローラーＤ２０の出力において得られるプログラムセレクト割込み可能信号（反転ＰＳＥＮ）の制御下にある。
【００７１】
８キロバイトＲＡＭ  Ｄ３２が必要とするアドレスラインは１２本だけである。従って、ＲＡＭ  Ｄ３２の入力端子Ａ［７．．．０］に低アドレスバスＡ［７．．．０］Ｄ３４を接続する。高アドレスバスＤ２４の一部（例えば、Ａ［１２．．．７］）はＲＡＭ  Ｄ３２のアドレス入力Ａ［１２．．．７］に接続する。８キロバイトＲＡＭの出力０［７．．．０］を多重アドレス／データ・バスＤ２２に接続することにより、マイクロコントローラーＤ２０がＲＡＭ  Ｄ３０をアクセスできるようにする。
【００７２】
電流値、特に相電流や地電流のようなアナログ値はマイクロコントローラーＤ２０によってデジタル化され、ＲＡＭ  Ｄ３２に記憶させる。ＲＡＭ  Ｄ３２の読取り及び書込み機能はマイクロコントローラーＤ２０の制御下にある。即ち、マイクロコントローラーがＲＡＭ  Ｄ３２の読取り可能入力（反転ＯＥ）と接続する読取り出力（反転Ｒ）を低状態にするとＲＡＭ  Ｄ３２が読取られる。マイクロコントローラーＤ２０はＲＡＭ  Ｄ３２の書込み可能入力と接続する書込み出力（反転Ｅ）を低状態にすることによってＲＡＭ  Ｄ３２に書き込むことができる。
【００７３】
マイクロコントローラーＤ２０において得られる入反転出力アドレスビットＩＯＡ［３．．．０］は複数のユーザー及び監視制御インターフェースのアドレスを容易にする。即ち、入反転出力アドレスビットＩＯＡ［３．．．０］は２つの３×８アドレスデコーダーＤ４４及びＤ４６に印加される。具体的には、入／出力アドレスビットＩＯＡ［２．．．０］はそれぞれの３×８アドレスデコーダーＤ４４，Ｄ４６のＡ，Ｂ，Ｃ入力に印加され、アドレスビットＩＯＡ［３］は抵抗器Ｄ４８を介してアドレスデコーダーＤ４４，Ｄ４６のチップセレクト入力ＣＳ１，反転ＣＳ２に印加される。マイクロコントローラーから得られる反転ＰＳＥＮ信号はアドレスデコーダーＤ４４，Ｄ４６のチップセレクト入力、反転ＣＳ３に印加される。アドレスデコーダーＤ４４のチップセレクト入力、反転ＣＳ２は接地され、アドレスデコーダーＤ４６のチップセレクト入力ＣＳ１は抵抗器Ｄ５０を介して５ボルト電源と接続する。
【００７４】
従って、アドレスデコーダーＤ４４及びＤ４６は入／出力アドレスビットＩＯＡ［３．．．０］を復号して１２個のアドレスデコード信号を得るのに利用される。（これらのセレクト信号のうち４個は使用されない。）これらのアドレスデコード信号、反転ＣＥ０乃至反転ＣＥ１１は後述するように個々のユーザー及び監視制御インターフェースに割当てられる。具体的には、図１０−１１に示すように、アドレスデコード信号、反転ＣＥ０，反転ＣＥ１，反転ＣＥ２及び反転ＣＥ３は４つの８ビットレジスターＤ５２，Ｄ５４，Ｄ５６及びＤ５８のクロック入力（ＣＬＫ）に印加され、入／出力バスＤ２６はデータ入力ピンＤＩ［７．．．０］と接続する。入／出力バスＤ２６におけるデータはチップ割込み可能アドレスデコード信号、反転ＣＥ０，反転ＣＥ１，反転ＣＥ２及び反転ＣＥ３の制御下にレジスターＤ５２，Ｄ５４，Ｄ５６及びＤ５８に記録される。レジスターＤ５２，Ｄ５４，Ｄ５６及びＤ５８はマイクロコントローラーのリセット信号によってリセットされる。レジスターＤ５２，Ｄ５４，Ｄ５６及びＤ５８の出力ピンＤＯ［７．．．０］は限流抵抗器Ｄ６２を介して発光ダイオード（ＬＥＤ）Ｄ６０を駆動するのに利用される。
【００７５】
抵抗器Ｄ５２，Ｄ５８はＬＥＤ  Ｄ６０を制御するだけでなく、インターロック機能をも果たす。即ち、レジスターＤ５２及びＤ５８のピンＤＯ７において得られる信号ＧＮＤ−ＺＯＮＥ−ＯＵＴ及びＰＨＡＳＥ−ＺＯＮＥ−ＯＵＴは配電系統中の上流側遮断器とのインターロックによって選択的引きはずしを行なうのに利用される。具体的にはＧＮＤ−ＺＯＮＥ−ＯＵＴ及びＰＨＡＳＥ−ＺＯＮＥ−ＯＵＴ信号は地過電流オプションが選択されたか相過電流オプションが選択されたかを指示するのに利用される。要するに、これらの信号はもし上流側遮断器が長遅延で引きはずされるのを防ぐために下流側引きはずし装置においてこれらのオプションが選択された場合、時間−電流曲線の長遅延部分において上流側遮断器が引きはずされるのを防止するのに利用される。もしオプションが選択されなければ、上流側遮断器は下流側引きはずし装置のために選択されない長遅延保護を行なうことになる。
【００７６】
これらの信号は入／出力バスＤ２６を介してレジスターＤ５２及びＤ５８に入力され、レジスターＤ５２及びＤ５８のＤＯ７出力から取り出される。取り出された信号は２つのオプトカプラー回路Ｄ６９及びＤ７１（図１１）に入力される。オプトカプラー回路Ｄ６９及びＤ７１の出力は上流側遮断器とのインターロックのためユーザー・インターフェース端子ブロックＤ６８の端子８及び１０に入力される。
【００７７】
同様に、下流側遮断器からの信号ＰＨＡＳＥ−ＺＯＮＥ−ＩＮ及びＧＮＤ−ＺＯＮＥ−ＩＮはユーザー・インターフェース端子ブロックＤ６８の端子９及び１１に入力される。これらの信号は信号コンディショニング／スイッチング回路Ｄ６９に入力され、さらにオプトカプラー回路Ｄ７３及びＤ７５にそれぞれ入力される。オプトカプラーＤ７３及びＤ７５の出力は入力データバスＤ２６に入力されて下流側遮断器が長遅延引きはずし機能を協調させるため相過電流及び地過電流の双方からの保護を行なうように構成されていることを配電系統に通報する。オプトカプラーＤ７３及びＤ７５の出力はアドレスデコード信号、反転ＣＥ６によって選択可能な８ビットレジスターＤ１０６（図１０）に入力され、入／出力バスＤ２６に入力される。
【００７８】
レジスターＤ５８はＰＯＮＩ回路に対するインターフェースとしても利用される。ＰＯＮＩ回路はWestinghouse社製のＩＮＣＯＭ通信ネットワークと併用される直列ポートインターフェースである。ＰＯＮＩインターフェースは本願の出願人に譲渡され、参考のためその内容が本願明細書中に引用されている米国特許第５，００７，０１３号に記載されている。ＩＮＣＯＭ通信ネットワークはこれも本願の出願人に譲渡され、参考のためその内容が本願明細書中に引用されている米国特許第４，６５３，０７３号に記載されている。
【００７９】
レジスターＤ５８のＤＯ５及びＤＯ６ピンにおいて得られるＰＯＮＩインターフェースへの入力ＰＯＮＩ−ＣＬＫ及びＰＯＮＩ−Ｒ／ＷはＰＯＮＩインターフェース端子ブロックＤ７６（図１２−１３）に入力される。ＰＯＮＩインターフェースからの出力信号ＰＯＮＩ−ＩＮＴ及びＰＯＮＩ−ＤＡＴＡはＰＯＮＩインターフェース端子ブロックＤ７６に接続され、レジスターＤ１０６を介して入／出力バスＤ２６に入力される。
【００８０】
上記ＩＮＣＯＭネットワークは遮断器が上記´０７３号特許に記載されているような遠隔通信装置と通信することを可能にする通信ネットワークである。詳しくは後述するＳＵＲＥ  ＣＨＩＰ  ＰＬＵＳマイクロコントローラーＤ２０は遮断器がＩＮＣＯＭネットワークと通信することを可能にする。これにより関数（例えば、勾配）や設定値を遠隔場所から変更することができる。
【００８１】
ＩＮＣＯＭネットワークとのインターフェースは端子ブロックＤ７７による（図１７）。即ち、ＩＮＣＯＭの送受信号ＴＸ及びＲＸを端子ブロックＤ７７の端子１及び２に接続することにより、´０７３特許に詳しく記載されているように遮断器をＩＮＣＯＭ通信ネットワークと接続する。
【００８２】
ＲＸ及びＴＸ信号はいずれも破線ボックスＤ７９内に示す信号コンディショニング回路によってコンディショニングされる。ＲＸ及びＴＸ信号も共通ラインも図１６に示すようにＳＵＲＥ  ＣＨＩＰ  ＰＬＵＳマイクロコントローラーＤ２０と接続する。
【００８３】
ソリッドステート引きはずし装置に対して特定位置に５ビット７セグメント表示手段（図１４−１５）をも設ける。７セグメント表示手段は瞬時相電流や瞬時地電流などのような種々のパラメーターを表示する。この表示手段は５個の７セグメント数字Ｄ８０を含む。７セグメント表示素子のそれぞれは複数の抵抗器Ｄ８４を介して７セグメント表示ドライバーＤ８２によって駆動される。入／出力バスＤ２６は表示ドライバーＤ８２の入力端子Ａ，Ｂ，Ｃ，Ｄと接続する。チップ及び復号アドレスチップ可能信号、反転ＣＥ７，反転ＣＥ８及び反転ＣＥ９は表示ドライバーＤ８２の使用可能入力、反転ＣＥに入力される。
【００８４】
引きはずし装置は上記表示手段のほかに校正モードにおいて利用される英数字表示手段Ｄ８６をも含む。英数字表示手段Ｄ８６は復号アドレス入力、反転ＣＥ１０及び反転ＣＥ１１によって選択される。即ち、復号アドレス入力、反転ＣＥ１０及び反転ＣＥ１１を利用することによって表示手段Ｄ８６を選択する。入／出力バスＤ２６はレジスターＤ１０７と接続する。
【００８５】
ユーザーインターフェースは図１９に示すように表示手段に表示される設定値を観察して引きはずし装置をテストしながら設定値を選択するための複数の膜スイッチをも含む。これらの膜スイッチＤ８８はマイクロコントローラーＤ２０とのインターフェースとして作用する複数の抵抗器Ｄ９２を介してレジスターＤ９０（図１０）と接続する。膜スイッチＤ８８は５ボルト電源と分圧器を形成する抵抗器Ｄ９２と共に、抵抗器Ｄ９０に入力する電圧レベル、従って、論理レベルを変化させるように作用する。レジスターＤ９０の出力はＩＯバスＤ２６に入力する。レジスターＤ９０はアドレスデコードセレクト信号ＣＥ５によって選択される。
【００８６】
変流器比や、ディスクリミネーター・オプションまたは自動リセット・オプションのような選択オプションをプログラムするためのユーザーインターフェースレジスターＤ９４（図１０）をも設ける。このようなデータは連結スイッチＤ９６（図１２−１３）を介してユーザーによってプログラムされる。連結スイッチＤ９６は配電系統とインターフェース接続する複数の、例えば、１０個の単極単投スイッチを含む。スイッチＤ９６は複数のプルアップ抵抗器Ｄ９８を介してレジスターＤ９４と接続する。レジスターＤ９４の出力はＩＯバスＤ２６と接続する。レジスターＤ９４はアドレスデコードチップ可能信号反転ＣＥ４によって選択される。
【００８７】
また、引きはずし装置は遮断器引きはずしコイル及び需要家の遠隔表示器とインターフェース接続する複数のリレー接点出力をも有する。即ち、レジスターＤ５４において得られるＣＬＯＳＥＳ信号、及びマイクロコントローラーＤ２において得られる瞬時引きはずし信号、過電流引きはずし信号及びアラーム信号はパワートランジスターＤ１１０に入力し、このパワートランジスターＤ１１０は複数のリレーＤ１１２と接続する。各リレーＤ１１２は単極双投接点Ｄ１１４を含む。リレー接点出力Ｄ１１４は需要家が使用できるように需要家インターフェース端子ブロックＤ１１５と接続する。
【００８８】
配電系統はＣＴ出力電流を適当なレベルまで低下させるための複数の補助変流器を含む。引きはずし装置が使用される特定の遮断器に設けた１次変流器は端子ブロックＤ１１６（図１６）と接続し、この端子ブロックＤ１１６は補助変流器Ｄ１１８と接続する。補助変流器の２次側は端子ブロックＤ１２０と接続する。端子ブロックＤ１２０はＣＴモジュール・インターフェース端子ブロックＤ１２２（図１７）と接続する。
【００８９】
ＣＴの出力は複数の整流器Ｄ１２４によって整流される。整流された出力はモニター回路Ｄ１２６（図２０−２３）に入力する。即ち、整流された相電流出力ＩＡ，ＩＢ及びＩＣがダイオードＯＲ回路Ｄ１２６に入力する。ダイオードＯＲ回路Ｄ１２６は３個のダイオードを含み、これらのダイオードの陽極は共通に接続され、陰極は整流された相電流ＩＡ，ＩＢ及びＩＣと接続している。
【００９０】
このように構成すれば、変流器が飽和状態である時でも最大負相電流を容易に且つ連続的に選択することができる。需要家によって選択される後述の瞬時／過電流設定値と関連するマイクロコントローラーＤ２０からの正電流と前記負相電流が加算される。この加算結果がマイクロコントローラーＤ２０内のコンパレーターに入力され、相電流が設定値以上ならマイクロコントローラーＤ２０内のマイクロプロセッサーが遮断される。
【００９１】
地電流も同様に配電系統によってモニターされる。地電流ＩＧは抵抗器Ｄ１２７の両端間に電圧降下を発生させる。この電圧が分圧回路によって形成される電圧より低ければダイードが導通して瞬時地電流を指定し、この瞬時地電流がマイクロコントローラーＤ２０に供給される。
【００９２】
本発明の引きはずし装置は膜スイッチＤ８８（図１９）と連結スイッチＤ９６（図１３−１４）から構成されている。連結スイッチＤ９６は過電流引きはずし装置と連携する遮断器に対して選択した特定の変流器比を配電系統に指示するためのユーザーインターフェースである。ＣＴ比の選択には５個のスイッチ接点が利用される。これによって最大限３２通りのＣＴ比を配電系統にプログラムすることができる。
【００９３】
同様に、地電流変流比をプログラムするのに２個のスイッチ接点が利用される。この２個のスイッチ接点によって最大限４通りの比を選択することができる。
【００９４】
連結スイッチ接点Ｄ９６は種々のオプションにも利用される。例えば、一方の連結スイッチ接点Ｄ９６は自動リセットオプションをプログラムするのに使用でき、他方の連結スイッチＤ９６はＩＮＣＯＭを介して行う設定値のダウンローディングを可能にしたり阻止したりするのに利用することができる。
【００９５】
膜スイッチＤ８８は引きはずし装置とのユーザーインターフェースとして機能する。即ち、膜スイッチＡＣＴＩＶＡＴＥ  ＰＲＯＧＲＡＭ  ＭＯＤＥを押下することによって引きはずし装置に設定値をプログラムする。長遅延部分の勾配を含む種々の相及び地過電流及び瞬時引きはずし関数の設定値は膜スイッチＳＥＬＥＣＴを押下することによって選択することができる。ＳＥＬＥＣＴ設定値スイッチを押下することにより、長遅延ピックアップ、短遅延ピックアップ、瞬時遅延及びスロープに関連する種々のＬＥＤ  Ｄ６０（図１０）が順次点灯される。特性の所要設定に近い引きはずし装置のＬＥＤ  Ｄ６０が点灯したら、オペレーターはＬＯＷＥＲ  ＲＡＩＳＥ膜スイッチによって英数字表示手段Ｄ８６上に所期の設定値が現われるまで多数のプログラムされた設定値を検索することができる。所要の設定値に達したら膜スイッチＳＡＶＥ  ＳＥＴＰＯＩＮＴＳを押下し、選択された設定値を記憶させる。エラーの場合、オペレーターは膜スイッチＲＥＳＥＴを押すだけでプログラミングモードから出ることができる。配電系統には記憶された設定値の全ての検索する能力も備えている。設定値を検索するには膜スイッチＶＩＥＷ  ＳＥＴＰＯＩＮＴＳを押す。
【００９６】
配電系統はテスト能力をも有する。引きはずし装置をテストするためには膜スイッチＡＣＴＩＶＡＴＥ  ＴＥＳＴ  ＭＯＤＥを押す。このスイッチを押すと、英数字表示部Ｄ８６に語“ＴＥＳＴ”が現われる。次いでオペレーターはＳＥＬＥＣＴ  ＳＥＴＰＯＩＮＴＳスイッチを押すことによって所期のテストを選択することができる。テストを選択したら、オペレーターはＲＡＩＳＥ  ＬＯＷＥＲスイッチを押すことによってテストを実行するための電流レベルを増減することができる。次いで膜スイッチＴＥＳＴを押すと引きはずし装置がＬＥＤ  Ｄ６０によって指示される引きはずしを開始する。
【００９７】
配電系統には計測機能もあり、相電流ＩＡ、ＩＢ、ＩＣが地電流ＩＧと共に表示される。これらの表示の間に割り込むためにはオペレーターがＳＥＬＥＣＴスイッチを押す。表示部Ｄ８０に電流が表示される。
【００９８】
本発明の引きはずしのためのプログラム制御ルーチンを図２４〜３８に示す。既に述べたように、プログラム指令は３２Ｋ  ＲＯＭ  Ｄ３０に記憶されている。ＲＯＭ  Ｄ３０はプログラム指令のほかに、相及び地過電流に関する種々の時間／電流特性の探索表をも含むことができる。
【００９９】
先に述べたように、これらの相電流ＩＡ、ＩＢ、ＩＣも地電流ＩＧはカスタム・マイクロコントローラー  Ｄ２０のアナログ入力ＭＵＸ０、ＭＵＸ１、ＭＵＸ２及びＭＵＸ３に入力する。後述するように、これらのアナログ入力はオンボードＡ／Ｄコンバーターに入力する。ここでデジタル化された値はＲＡＭ  Ｄ３２に記憶される。
【０１００】
プログラム制御ルーチンは図２４〜３０に示す主プログラムと、図３１及び３２に示す相電流長遅延サブルーチンと、図３３及び３４に示す地電流長遅延サブルーチンと、図３５に示す短遅延サブルーチンと、図３６に示す瞬時サブルーチンと、図３７及び３８に示すターボ瞬時サブルーチンから成る。
【０１０１】
一般に、配電系統は６５Ｋサンプルの連続サイクルで動作する。即ち、１／３サイクルまたは４．７ミリ秒ごとに相電流（ＩＡ、ＩＢ、ＩＣ）及び地電流（ＩＧ）がサンプリングされる。瞬時保護には２個のサンプルが使用され、短遅延保護に８個のサンプルが使用され、長遅延保護に１６個のサンプルが使用される。過電流保護だけでなく、計測のために２５６個のサンプルが使用され、ピーク需要電流を求めるため５分間隔で６５Ｋサンプルが使用される。
【０１０２】
先ずステップＰ２０においてサンプルタイマーＰＴＩＭＥＲをローディングすることにより、約１／３サイクルまたは４．７ミリ秒ごとに相及び地電流ＩＡ、ＩＢ、ＩＣ及びＩＧをサンプリングする。サンプルタイマーＰＴＩＭＥＲをローディングしたら、次にステップＰ２２において最初のサンプルを採取し、ステップＰ２４においてサンプルタイマーＰＴＩＭＥＲが増分される。サンプルタイマーが増分された後、ルーチンはステップＰ２６においてタイムフラッグがセットされたかどうかをチェックする。もしイエスなら、英数字表示部Ｄ８６は故障発生からの経過時間を表示する。もしノーなら、ルーチンはステップＰ２８を迂回する。次いで、引きはずし時間オフセットカウンターがステップＰ３０において増分される。引きはずし時間オフセットカウンターはマスターコントローラーからＦＡＳＴ  ＳＴＡＴＵＳ指令を受信するごとに増分される。ＦＡＳＴ  ＳＴＡＴＵＳ指令についてはマイクロコントローラーとの関連で後述する。引きはずし時間オフセットカウンターを増分することにより、引きはずし事象のタイムスタンプが得られる。引きはずし時間オフセットカウンターが増分された後、ステップＰ３２において、２個のサンプルが採取されたかどうかが判定される。もしノーなら、第１サンプルループのステップＰ３４〜Ｐ４２においてデッドマン装置や持久型ＲＡＭの修理、膜スイッチのチェック、ＬＥＤ  Ｄ６０の点灯などのような種々の整備作業が行われ、次いでステップＰ２０に戻って追加サンプルの採取が行われる。このあと、ステップＰ２２〜Ｐ３２が繰り返される。２個のサンプルが採取されたらステップＰ４４において、サンプルが一定の数、例えば、４でスケーリングされる。この２個のサンプルは瞬時引きはずしに利用するため、また、短遅延及び長遅延機能のため累積レジスターが利用できるようにステップＰ４６においてＳＵＭ２レジスターに加えられる。次にステップ４８において、これらのサンプル電流がオークショニングされる。オークショニングとは入力相電流のうちの最高相電流を選択することである。これらの入力相電流は後述する図３０及び３１のステップＰ５０における瞬時サブルーチンによってチェックされる。
【０１０３】
次にステップＰ５２において、瞬時サブルーチンのステップＰ５０の結果引きはずしフラッグがセットされたか否かがチェックされる。もそ引きはずしフラッグがセットされておれば、瞬時引きはずしを示唆することになる。従って、ルーチンはステップＰ５６に進む。もしフラッグがセットされていなければ、ステップＰ５４においてＳＵＭ２レジスターが払われる。即ち、この合計値は既に上記累積レジスターに記憶されているからである。ステップＰ５０の結果として引きはずしフラッグがセットされた場合、引きはずし時の電流を指示する表示のためＳＵＭ２レジスターの内容はそのまま保持され、次いでステップＰ５６に進む。
【０１０４】
ステップＰ５６において、８個のサンプルが採取されたか否かがチェックされる。もしノーなら、ステップＰ２０に戻り、追加のサンプルが採取され、記憶される。もしイエスなら、ステップＰ５８において引きはずしフラッグがセットされているかどうかが再びチェックされる。もしノーなら、ステップＰ６０において８個のサンプルがレジスターに記憶され、長遅延保護サブルーチンと併用するため保持される。ステップＰ６２において、８個のサンプル電流のうち最高の電流がオークショニングされる。ステップＰ６４においてＳＵＭ２レジスターが払われ、オークショニングされた８個のサンプルが後述する短遅延サブルーチン・ステップＰ６６によってチェックされる。次にステップＰ６８において、引きはずしフラッグがセットされたかどうか判定される。
【０１０５】
ステップＰ６６の結果短遅延引きはずしがあった場合、８個のサンプルの和を記憶しているレジスターを利用することにより引きはずし時の電流値を指示し、ルーチンはステップＰ７２に進む。もし短遅延引きはずしがなかった場合、ステップＰ７０において前記サンプル和が払われる。次いでステップＰ７２において、１６個のサンプルが採取されたか否かがチェックされる。もしノーなら、ステップＰ７４、Ｐ７６及びＰ７８に進んでいくつかの整備作業が行われ、これと並行して１６個のサンプルの採取が進行する。１６個のサンプルが採取されたら、ステップＰ８０において引きはずしフラッグがセットされているか否かがチェックされる。もしノーなら、１６個のサンプルが合計され、ステップＰ８２での使用にそなえて保持される。次いでステップＰ８４において１６個のサンプルがオークショニングされ、ステップＰ８６においてＳＵＭ２レジスターが払われる。オークショニングされたサンプルは長遅延保護サブルーチン・ステップＰ８８でチェックされ、ステップＰ９４において引きはずしフラッグがセットされているか否かがチェックされる。もしイエスなら、引きはずしが起こった時の値が表示され、ルーチンはステップＰ９４に進む。もしノーなら、１６個のサンプルを記録しているレジスターがステップＰ９２において払われる。即ち、これらのサンプルは既に６４サンプルレジスターに記録されているからである。サンプル採取が続行し、６４個のサンプルの採取がチェックされる。６４個のサンプルが採取されたら、ステップＰ９６においてＬＥＤ  Ｄ６０が１／４秒に亘って点灯する。ステップＰ９８において、引きはずしフラッグがセットされたか否かが再びチェックされる。もしイエスなら、ブロックＰ９９が種々の機能に使用されたサンプル数を指示する。もしノーならステップＰ１００において、計測のための一時バッファに６４個のサンプルがロードされる。６４個のサンプルが２５６サンプルレジスターにおいて累算され、ステップＰ１０２において６４サンプルレジスターが払われる。次いでステップＰ１０４において２５６個のサンプルが採取されたかどうかがチェックされる。もしノーなら、４．７ミリセコンドごとにサンプルの採取が続けられる。２５６個のサンプルが採取されたら、ステップＰ１０６においてタイムアウトカウンターが増分される。
【０１０６】
タイムアウトカウンターはプログラムモードが開始されると起動されるタイマーであり、ユーザーがプログラムモードを開始させ、設定値に遅れてプログラムするのを防止するのに利用される。
【０１０７】
次いでステップＰ１０８において引きはずしフラッグがセットされているか否かがチェックされる。もしノーなら、ステップＰ１０８において、２５６個のサンプルがレジスターで累算され、６５Ｋサンプルを加算するのに利用されるレジスターにも記録される。次いで２５６サンプルレジスターが払われる。次にステップＰ１１２に於いて１秒フラッグが補足される。この１秒フラッグは配電系統が機能していることを指示するためＬＥＤ  Ｄ６０を点滅させるのに利用される。ステップＰ１０８において引きはずしフラッグがセットされていないと判定されると、Ｐ１１４〜Ｐ１１８において種々の整備作業が行われる。例えば、ステップＰ１１４において制御レジスターをテストすることによりこれらのレジスターが正常に作用しているか否かがチェックされる。後述するように、ステップＰ１１６においてＳＵＲＥ  ＣＨＩＰ  ＰＬＵＳマイクロコントローラー中の増幅器が零点補正される。ステップＰ１１８において、連結スイッチＤ９０によってプログラムされたＣＴ比が読み取られる。さらにまた、ステップＰ１２２において、配電系統が５０Ｈｚで運用されているか６０Ｈｚで運用されているかを指示するためＺカウントがサンプリングされる。
【０１０８】
Ｚカウントは配電系統の周波数を測定するための図２０−２３に示す回路に関連するカウントである。この回路は例えば相電流ＩＡと接続する分圧回路Ｄ１２９を含む。この回路は相電流ＩＡのゼロ交差間の時間をモニターするのに利用される。分圧回路Ｄ１２９の出力ＺＣＯＵＮＴがマイクロコントローラーＤ２０に印加される。信号ＺＣＯＵＮＴはゼロ交差を表わすパルスを発生させ、マイクロコントローラーＤ２０はこのパルスを計時することによって配電系統の周波数を求める。
【０１０９】
配電系統は例えば５分間に亘るピーク需要電流（例えば、６５Ｋサンプル）を記憶することもできる。即ち、ステップＰ１２４において、これらのサンプルが累算されてピーク需要バッファにローディングされ、表示電流と比較される。次いで、ステップＰ１２６において、６５Ｋサンプルが採取されたかどうかがチェックされる。もしイエスなら、ピーク需要バッファのローディング後、ステップＰ１２８において６５Ｋの合計が消去される。次いで、ステップＰ１３０及びＰ１３２において例えばＥＰＲＯＭ修理のような整備作業が行われる。６５Ｋサンプルの採取が完了したら、以上に述べたルーチンが繰り返えされる。
【０１１０】
相過電流保護と併用される長遅延保護サブルーチンＰ８８を図３１及び３２に示す。相過電流及び地過電流の長遅延サブルーチンは実質的に同じであるから、ここでは相過電流だけを説明する。
【０１１１】
先ずステップＰ１３４において、遮断器を流れる電流が長遅延ピックアップ（ＬＤＰＵ）設定値以上か否かが判定される。もしノーなら、ステップＰ１３６において、長遅延タイマー及び引きはずしタリーが払われる。ＬＥＤ  Ｄ６０及びＰＨＡＳＥ−ＺＯＮＥ−ＯＵＴ信号も消去される。次いでステップＰ１３８においてＬＥＤ  Ｄ６０によってＨＩＧＨ  ＬＯＡＤが指示される。ＨＩＧＨ  ＬＯＡＤ機能については米国特許第４，８２７，３６９号に詳しく記述されている。次にステップＰ１４０において、図３３及び３４に示す地過電流長遅延保護サブルーチンがテストされる。
【０１１２】
遮断器を流れる電流がＬＤＰＵ以上なら、ステップＰ１４２においてＨＩＧＨＬＯＡＤインジケーターが払われる。次いでステップＰ１４４において、引きはずしフラッグがセットされているか否かが判定される。具体的には、電流がＬＤＰＵ以上になると長遅延タイマーが起動され、タイマーが時間切れになると引きはずしフラッグがセットされる。引きはずしフラッグがセットされているなら、ステップＰ１４６において引きはずし指令が起動され、セットされていなければステップＰ１４８においてＬＥＤ  Ｄ６０及びＰＨＡＳＥ−ＺＯＮＥ−ＯＵＴインターロックがセットされる。さらにＰＨＡＳＥ−ＺＯＮＥ−ＯＵＴが読取られる。
【０１１３】
次いでステップＰ１５０において、ＰＨＡＳＥ−ＺＯＮＥ−ＯＵＴインターロックがセットされているか否かが判定される。セットされていなければ、後述するように配電系統中の他の過電流保護装置によって長遅延保護が行われることを意味する。この場合、ステップＰ１５２に進み、配電系統が第２のループにあるか否かが判定される。もしイエスなら、遮断器の長遅延引きはずしが起動されて故障を排除することになる。もしノーなら、ステップＰ１５６に進み、第２パスフラッグをセットし、次にステップＰ１５８において地電流長遅延保護がテストされる。
【０１１４】
ステップＰ１５０においてインターロックがセットされていると判定されて、長遅延保護が配電系統中の他の過電流保護装置によって行われないことが示唆された場合、これに代わって長遅延保護機能を行う構成要件が配電系統になければならない。この場合、ステップＰ１６０乃至１６８において、選択された長遅延部分のスロープをチェックするが、この初期設定はＩ２・ｔである。
【０１１５】
勾配が明らかになったら、ステップＰ１７０に進み、配電系統が５０Ｈｚで運用されているか６０Ｈｚで運用されているかが判定される。既に延べたように、相電流のゼロ交差はマイクロコントローラーＤ２０によって感知され、読取られＺＣＯＵＮＴとして識別される。ステップＰ１７０において勾配が明らかになったら、ステップＰ１７２において、この勾配に対応する引きはずしレベルセッティングが得られる。次いでステップＰ１７４において、前記引きはずしセッティングがステップＰ８４において得られた最大相電流と比較される。次にステップＰ１７６において、長遅延引きはずしタリータイマーが時間切れになったか否かが判定される。もしノーなら、ステップＰ１７８において地電流に関する長遅延保護サブルーチンがテストされる。
【０１１６】
短遅延及び長遅延保護曲線がオーバーラップするのを防ぐため、ステップＰ１８０において短遅延ピックアップ値を超過しているか否かがチェックされ、もし超過しているならルーチンはステップＰ１８４に進み、このステップＰ１８４において短遅延引きはずし時間値がローディングされ、ステップＰ１８６においてこの時間値を超過しているか否かがチェックされる。もし短遅延ピックアップ時間値を超過しているなら、ステップＰ１８８において引きはずしフラッグがセットされ、ステップＰ１９０において引きはずしフラッグが起動される。もし短遅延時間値を超過していないなら、ステップＰ１９２において地電流に対する長遅延保護がテストされる。
【０１１７】
短遅延保護に関するサブルーチンを図３５に示す。先ず、ステップＰ１９６において短遅延相電流保護が作用可能な状態にあるか否かが判定され、もしノーなら、ステップＰ１９８に進み、このステップＰ１９８において地電流に関する短遅延機能がテストされる。もしイエスならステップＰ２００において長／短遅延タリータイマーが増分される。このタイマーは長短遅延機能のオーバーラップを防ぐのに利用される。ステップＰ２００において長／短遅延タリータイマーが増分されたら、ステップＰ２０２において、遮断器を流れる電流がＬＤＰＵよりも大きいか否かが判定される。もしノーならステップＰ２０４において長／短遅延タリータイマーが払われる。もしイエスなら、ステップＰ２０６に進み、電流がＳＤＰＵよりも大きいか否かが判定される。もしノーなら、ステップＰ２０８において長／短遅延タリータイマーが払われると共にＬＥＤ  Ｄ６０が消灯され、次いでステップＰ２１０に進んで地電流短遅延保護機能がテストされる。もし電流がＳＤＰＵよりも大きければ、ステップＰ２１２においてＳＤＰＵが既にピックアップされたか否かが判定され、もしノーなら、ステップＰ２１４においてＬＥＤ  Ｄ６０がセットされ、ピックアップフラッグもセットされる。もしイエスならステップＰ２１６において相電流短遅延タリータイマーが増分される。相電流短遅延タリータイマーが増分されたら、ステップＰ２１８において短遅延タイマーが時間切れになっているか否かが判定される。もしノーなら、ルーチンは再び瞬時地電流プログラムに戻る。もしイエスならステップＰ２２０において引きはずしフラッグがセットされ、ステップＰ２２２において引きはずし作用が起動される。
【０１１８】
瞬時保護を図３６及び３７に示す。図３６は遮断器の状態（例えば、開または閉）が引きはずし装置にリポートバックされる場合に使用されるディスクリミネーター保護ルーチンである。
【０１１９】
先ずステップＰ２２４において、瞬時相電流保護作用が可能な状態にあるか否かが判定される。もしノーならステップＰ２２６に進み、地電流瞬時保護機能がテストされる。もしイエスならステップＰ２２６に進み、ピックアップセッティングがロードされる。次にステップＰ２２８において、ピックアップセッティングが最大相電流と比較される。次いでステップＰ２３０において、遮断器を流れる電流がピックアップセッティングよりも大きいか否かが判定される。もしイエスならステップＰ２３２において引きはずしフラッグがセットされ、ステップＰ２３４において引きはずしが起動される。もしノーなら、ステップＰ２３６においてディスクリミネーターオプションが可能な状態であるか否かが判定される。もしノーなら、ステップＰ２２６に進み、瞬時地電流保護機能がテストされる。もしイエスならステップＰ２３８に進み、遮断器の状態が判定される。遮断器に電流が流れているなら、ステップＰ２４１において遮断器が閉じていた時間が測定される。これは遮断器が閉じてからディスクリミネータールーチンに入った回数を求めることによって測定される。ディスクリミネータールーチンに入るごとにディスクリミネーターカウンターＤＣＯＵＮＴが増分される。例えばもしＤＣＯＵＮＴが２０以上、即ち、遮断器が約１０サイクルに亘って閉路された場合にはステップＰ２２６に進み、地電流瞬時保護機能がテストされる。もしディスクリミネーターカウンターＤＣＯＵＮＴが２０以下ならステップＰ２４２においてカウンターが増分され、遮断器を流れる電流が瞬時設定値と比較される。もし遮断器を流れる電流がステップＰ２４４において設定値よりも大きければ、ステップＰ２４６においてディスクリミネーターフラッグがセットされ、ステップＰ２３４において引きはずしが起動される。もし設定値よりも大きくなければステップＰ２２６に進む。
【０１２０】
ターボ瞬時保護を図３７及び３８に示す。既に述べたように、このルーチンは上記アナログ回路Ｄ１２９（図２０−２３）と協働することによって、過電流引きはずし装置をパイロットする変流器が飽和状態にあるときに瞬時引きはずしを行うためのルーチンである。即ち、先ずステップＰ２５０において相電流がサンプリングされ、ステップＰ２５２においてターボ相電流保護が可能な状態にあるか否かが判定される。もしノーなら、ステップＰ２５４において変流器が飽和状態にあるか否かが判定される。もしイエスならステップＰ２５６において飽和ＣＴフラッグがセットされ、配電系統は主プログラムに戻る。もしターボ相電流保護が可能な状態にあるとステップＰ２５２で判定された場合にはステップＰ２５８に進み、再び最大相電流がサンプリングされる。次いでステップＰ２６０において、最新サンプルが先行サンプルよりも大きかったか否かが判定され、もしイエスならステップＰ２５８に戻って別のサンプルが採取され、もしノーなら、最後の３個のサンプルが比較されて真正サンプルであったかノイズであったかが判定される。真正サンプルであったと判定されると、ステップＰ２６２においてこれらのサンプルが引きはずしレベル値と比較され、Ｐ２６４においてこれらのサンプルが引きはずしセッティングよりも大きいか否かが判定される。もしサンプルが引きはずしセッティングよりも大きくなければ、配電系統は主プログラムに戻り、もし引きはずしセッティングよりも大きければステップＰ２６６において瞬時ターボ引きはずしフラッグがセットされ、ステップＰ２６８において引きはずしが起動される。
【０１２１】
図３８はターボモード瞬時プログラムの準備手順を示す。この準備手順は設定値プログラミング後のパワーアップと同時に使用可能となる。先ずステップＰ２７０においてターボ相電流保護が作用可能な状態であるか否かが判定される。もしノーなら、ステップＰ２７２においてパルス幅変調器出力が一定値、例えば公称ピックアップレベルの最小ピックアップレベルである５アンペアの２８倍にセットされる。もしターボ相電流保護機能が可能な状態にあるなら、配電系統がプログラム引きはずしレベルを確認することによって引きはずしレベルが２０／２ニット以上にセットされたか否かを判定する。もしノーなら、ステップＰ２７４にすすみ、パルス幅変調器出力がピックアップ値の２８倍にセットされる。もしイエスならステップＰ２７６においてパルス幅変調器出力が引きはずしレベルにセットされる。
【０１２２】
下記の定義は本願明細書の全文を通して適用される。
【０１２３】
ビット指定：レジスター内のビットは角括弧内にビット番号を記入することによって指定する。例えば、レジスターＡＢＣのビット５はＡＢＣ［５］という形で指定する。レジスターＡＢＣのビット５乃至０はＡＢＣ［５．．．０］という形で指定する。レジスターＡＢＣのビット４及び５はＡＢＣ［５，４］という形で指定する。
【０１２４】
１６進法。接頭符号として＄を付して表わされる１６個の基数。例えば、＄０１００＝１０進法の２５６。
【０１２５】
Ｈｉｇｈ−ｔｒｕｅ：この信号は接尾辞“ｈ”を伴い、その電気レベルが＋ＶＤＤ電源またはそれに近ければ肯定的（真、または論理１）であると定義され、電気レベルが０ボルト直流（Ｖｄｃ）またはそれに近ければ否定的（偽、または論理０）であると定義される。
【０１２６】
Ｌｏｗ−ｔｒｕｅ：この信号は接尾辞“ｂ”を伴い、その電気レベルがゼロＶｄｃまたはそれに近ければ肯定的（真、または論理１）であると定義され、電気レベルが＋ＶＤＤ電源またはそれに近ければ否定的（偽、または論理０）であると定義される。
【０１２７】
入力：入力信号はＩＣ１０によって受信される。
【０１２８】
出力：出力信号はＩＣ１０によって駆動される。
【０１２９】
図中、本発明のＩＣは総括的に参照番号１０で示した。ＩＣ１０の回路は回路遮断器、モーター・コントローラーなど各種電気機器と併用できるようにあらかじめ標準化されている。図示及び説明の便宜上、図３９では回路遮断器１２中に利用される場合のＩＣ１０を示した。図示の回路遮断器１２は相“Ａ”、“Ｂ”及び“Ｃ”を有する３相回路遮断器である。当業者なら容易に理解できるように、ＩＣ１０はモーターコントローラー、接触器などのような回路遮断器以外の電気機器とも併用できる。
【０１３０】
回路遮断器１２は本発明の範囲に含まれない。図示のように、回路遮断器１２は３つの変流器１４，１６，１８を含み、これらの変流器１４，１６，１８は回路遮断器１２のモニター及び制御を可能にするため回路遮断器１２の負荷側２０に配設されている。回路遮断器１２の線側２２は（図示しないが）３相電源と接続し、負荷側２０は（図示しないが）例えば電動機のような３相負荷と接続している。
【０１３１】
本発明の重要な特徴は、後述するようにＩＣ１０は電流駆動されることと関連がある。即ち、変流器１４，１６，１８からの電流がコンディショニング回路１９（図３９及び８３Ｂ）を介してＩＣ１０に供給される。コンディショニング回路１９はＩＣ１０に約２０μＡの電流を供給するために利用される。
【０１３２】
本発明の他の特徴はオンボード通信コントローラー２９に係わる。このコントローラーはＩＣ１０が例えば撚り２線式伝送線３３のような通信ネットワーク・リンクを介して図３９に示すパネルメーター３１のようなデバイスと通信することを可能にする。（図示しないが）独自のマスター・コントローラーを含む他の通信ネットワーク・リンク３５を介して遠隔パネルメーター３１を他のネットワークに接続するためには、遠隔パネルメーター３１中に別のＩＣ１０、または米国特許第４，６４４，５６６号に開示されているようなＩＮＣＯＭチップを組み込めばよい。マスター・コントローラーを有するネットワークに接続される同様の通信コントローラーについては、本願の出願人に譲渡され、本願明細書の一部を形成するものとして引用した米国特許第４，６４４，５６６号に概説されている。
【０１３３】
ＩＣ１０の一実施例におけるデジタル部分のブロックダイヤグラムを図４０に示した。詳しくは後述するように、各用途に特有のソフトウエア・プログラミング及びマスク・オプションに応じて種々の構成を選択できる。回路遮断器；モーターコントローラー、接触器など多様な電気機器を制御・監視できる汎用性をＩＣ１０に与えるには、種々の周辺装置を設ければよい。これらの周辺装置としては逓倍命令を有するマイクロプロセッサー３０、例えばＭｏｔｏｒｏｌａ社のタイプＭＣ６８ＨＯ５がある。マイクロプロセッサー３０は内部アドレス／データ／制御母線３４及び外部母線コントローラー３１を介して他の各種周辺装置及びＩＣ１０上の外部ピンと通信する。クロック発生器３６はマイクロプロセッサー３０へタイミング信号を与える。読み取り専用メモリー（ＲＯＭ）３８、消去可能読み取り専用メモリー（ＥＥＰＲＯＭ）４０及びランダムアクセスメモリー（ＲＡＭ）４２を含むことのできるオンボードメモリー・サブシステムを設ける。ＥＥＰＲＯＭに内部充電ポンプ４４を設けることによってＥＥＰＲＯＭ４０のプログラミング消去に外部高電圧源を設ける必要がなくなる。
【０１３４】
図示のメモリー・サイズは図示及び説明の便宜上選択したに過ぎず、例えば、２５６バイトのＥＥＰＲＯＭ４０及び２０８バイトのＲＡＭ４２であってもよい。ＲＯＭ３８は４，０９６バイトのマスク・プログラマブル・ユーザー命令メモリー及び２４０バイトのセルフテスト・メモリーで構成することができる。
【０１３５】
ＩＣ１０は別々のデジタル及びアナログ電源システムを有し、これらの電源システムはデジタル・ノイズがアナログ回路に影響しないように隔離されている。デジタル電源は外部電圧調整器（図８３Ｃ）より成るＩＣ１０のＶＤＤピンに給電し、アナログ電源はＡＶＤＤピンに給電する。多くの場合、外部トランジスター、ダイオード及び抵抗器だけで充分である。
【０１３６】
ＡＶＤＤピンと連携する分路調整器へのゲート・ドライブを監視する内部電圧レベル検知器を含む電力監視回路４７を設ける。電力監視回路４７はアナログ電源電圧ＡＶＤＤが所定限界値以下に降下し始めると、ＲＥＳＮ入力ピンと接続してリセット信号を発するＳＨＵＮＴ出力ピンの作用を停止させる。さらに、マイクロプロセッサー３０の動作を監視し、擬似的動作を検知するとリセットを作用させるデッドマン回路４６を設ける。
【０１３７】
アナログ回路用としてアナログ電源サブシステム４８を設ける。このサブシステム４８は＋１．２５Ｖｄｃバンドギャップ調整器及び＋２．５Ｖｄｃ基準電圧発生のための緩衝増幅器を含む。アナログ電源サブシステム４８への給電には外部電流を使用する。この外部電源は外部ピンＡＶＤＤへ給電する。基準電圧を正確に＋２．５Ｖｄｃにトリミングできるように調整ピンＶＡＤＪを設ける。このトリミングは例えば図１２０に示すようにＶＲＥＦピンとアナログ接地ピンＡＶＳＳの間に直列に接続した２つの抵抗器からなる分圧回路によって行なうことができる。前記直列抵抗器間のインターフェースはＶＡＤＪピンに接続する。分路調整器はＶＲＥＦピンにおける基準電圧に基づいてＡＶＤＤピンにおいて公称＋５．０Ｖｄｃの電源として作用する。緩衝増幅器にはオープンドレイン出力を設け、これだけが電源となるようにする。この構成は複数のデバイスを並列させることを可能にする。調整器は他のＩＣにも隷属させることができる。そのためにはＶＡＤＪピンをスレーブＩＣのＶＲＥＦに接続する一方、スレーブＩＣのＶＲＥＦピンをマスターＩＣのＶＲＥＦに接続すればよい。
【０１３８】
Ａコンパレーター４９、Ｂ＋コンパレーター５０及びカッドコンパレーター５８を含むコンパレーター・サブシステムを設ける。Ａコンパレーター４９は通信コントローラー２９と併用される。Ｂ＋コンパレーター５０は図８３Ｂに関連して後述するように外部電源発生用である。コンパレーター５０の反転入力はＶＲＥＦピン（公称＋２．５Ｖｄｃ）と連携する。入力信号はコンパレーター５０の非反転入力ピンＢＳＥＮＳＥに印加される。Ｂ＋コンパレーター５０の出力は外部ピンＢＤＲＩＶＥと接続する。カッドコンパレーター５８は一定電圧、例えば＋１．２５Ｖｄｃを基準とする４つのコンパレーターを含む。
【０１３９】
タイマー６０やパルス幅変調出力６１など種々の特殊機能をも設けることができる。タイマー６０はタイムベースまたは波形発生周期測定など周期的機能に利用でき、パルス幅変調出力６１は４により分割されたマイクロプロセッサーの相２クロックによって周期を制御できる周期性信号である。
【０１４０】
回路遮断器、モーターコントローラーなど多様な用途に適応できるようにＩＣ１０にその他各種の周辺装置も設けることができる。例えば、この種の周辺装置としては、４つの汎用８ビット２方向性ポート、即ち、Ｐｏｒｔ  Ａ（５２）、Ｐｏｒｔ  Ｂ（５３）、Ｐｏｒｔ  Ｃ（５６）及びＰｏｒｔ  Ｄ（５７）が考えられる。また、直列母線を介して通信する周辺装置を有効に接続するためには直列周辺インターフェース５４（ＳＰＩ）を設ければよい。ＳＰＩ５４はマルチプロセッサー・システム内でのプロセッサー間通信にも利用できる。ＳＰＩ５４は種々のプロトコルを採用して通信する装置の接続を可能にする複数の動作モードを実現する。
【０１４１】
本発明の重要な特徴は、図４０に機能ブロック６２，６４として示したアナログ・サブシステムに係わる。このサブシステムを図４１にブロックダイヤグラムで示した。アナログ・サブシステムは例えば、アナログ電圧／電流信号を受信してこれを分解能１２ビットの８ビット・デジタル信号に変換する８つのアナログ入力チャンネルを含む。入力チャンネルのうち４つ（６２）電圧入力または電流入力として作用するようにソフトウエアによって選択できる。もう一つの入力チャンネル６４は電圧入力としてのみ作用させることができる。入力チャンネル６２，６４の電流及び電圧入力作用はソフトウエアによって選択されるマルチプレクサー（ＭＵＸ）６６，６８によって制御される。
【０１４２】
電圧入力チャンネルは０−２．５Ｖｄｃの正電圧を入力されることができ、これらの正電圧はオートゼロ化可能な可調電圧利得増幅器８０に印加される。これらの信号はソフトウエアによる選択に応じてオートレンジング（自動範囲決定）・モードまたは固定利得モードで処理される。もしオートレンジング・モードが選択された場合、信号が少なくとも現尺の１／２となり、しかもオーバーフロー状態でなくなるまで利得を自動的に調整できるように内部オートレンジング・レジスタに記憶されている値によって任意の電圧入力チャンネル６２または６４の範囲を調整する。範囲調整された信号はＡ／Ｄ７８により直接に８ビット・デジタル値に変換され、内部レジスタに記憶される。もし固定レンジング・モードが選択された場合、電圧モード入力６２または６４を所定の利得設定値、例えば１，２，４，８または１６で作動することができる。所定の利得設定値はＭＵＸ８６を介して電圧増幅器８０の反転端子と接続する抵抗回路８４を含む利得回路によって与えられる。ＭＵＸ８６はソフトウエアによって制御される。電圧増幅器８０の出力は他のＭＵＸ８８を介してＡ／Ｄ回路７８と接続する。１以外の電圧利得が選択されると、ＭＵＸ８８は図４１に示す位置を取る。ただし、利得１が選択されると、電圧増幅器８０はレンジング回路から遮断され、入力電圧チャンネル６２または６４がＡ／Ｄ７８に直接印加される。
【０１４３】
電流モード入力６２は例えば現尺を表わす−１．６ｍＡの負電流（例えば、ＭＸＯピンからの電流）を入力される。選択されなかった電流入力チャンネルは開閉スイッチとして作用するＭＵＸ６８を介してデジタル接地ピン（ＶＳＳ）に接続し、選択された入力電流チャンネルはアナログ接地ピン（ＡＶＳＳ）と連携するオートゼロ化可能な電流増幅器９０の反転入力に接続する。ソースフォロア出力は可調電流ミラー９２を介して、選択されたチャンネルに電流を供給することによって反転入力を見掛け上のアース電圧に維持するように構成されている。電流ミラー９２はオートレンジング回路によってセットすることができ、ソフトウエアによって例えば比１／１，１／２，１／４，１／８または１／１６にオーバライトすることができる。オーバライトされたミラー出力はＭＸＯピンに供給されるから、ＭＸＯピンからの電流は選択された電流入力チャンネルピンからの電流総量のプログラマブルな部分ということになる。２通りの演算モードが可能である。
【０１４４】
非積分モード。アナログ接地ピン（ＡＶＳＳ）とＭＸＯピンとの間に（図示しない）外部抵抗器を挿入することによって比率電流を電圧に変換し、この電圧を上述の態様でデジタル値に変換すればよい。この演算モードでは、ソフトウエアによってオーバライトされない場合、増幅器利得のデフォルト値を１に設定することがある。
【０１４５】
積分モード。アナログ接地ピン（ＡＶＳＳ）とＭＸＯピンとの間に（図示しない）外部コンデンサーを挿入することによって比率電流を積分する。プログラムの制御下にこのコンデンサーを放電させるための短絡スイッチ９６を設ける。積分された電圧は次にＡ／Ｄ７８のように上述したように変換される。
【０１４６】
電圧及び電流増幅器８０，９０はＣＭＯＳ増幅器に固有のオフセットを補償するオフセット電圧補償回路９８を有する。このようなオフセットは例えば±２０ミリボルト程度のレベルに達し、変換デジタル値の最下位ビットの精度に影響する可能性がある。回路９８を設けることにより、オフセットを常に０．０乃至０．５ｍＶの負電圧に維持し、もし入力電圧差がゼロなら増幅器８０，９０が正の出力を取るように強制することができる。このオフセット修正はハードウエアによって自動的に行なうか、またはソフトウエアによって制御することができる。
【０１４７】
入力チャンネル６２，６４にサンプル／ホールド能力を与える。具体的には、８つのアナログ入力チャンネル６２、６４を４対のチャンネル１０２，１０４，１０６，１０７にグループ分けし、各チャンネル対１０２，１０４，１０６，１０７をサンプル／ホールド能力のある１つのチャンネルとして使用する。各対の一方のチャンネル入力とアナログ接地ピンＡＶＳＳとの間に（図示しない）コンデンサーを挿入し、他方のチャンネルを電圧入力に接続する。サンプル・コマンドはソフトウエアがサンプル／ホールドＭＵＸ１０８，１１０，１１２，１１４を介して各対の両チャンネルを互いに接続して入力電圧を隣接チャンネルのコンデンサーに記憶させることを可能にする。両チャンネル共に電圧モードに構成されているチャンネル対だけがこの態様で動作する。４つのチャンネル１０２，１０４，１０６，１０８すべてを同時にサンプリングできる。
【０１４８】
本発明は他にも重要な特徴を有する。例えば、ＩＣ１０はアナログ信号またはデジタル信号に応答してデジタル信号を出力する。さらに他の重要な特徴として、ＩＣ１０が周囲温度を感知して対応の信号を出力することを可能にする回路を該ＩＣ１０に組み込む。
【０１４９】
動作モード
ＩＣ１０は５通りの動作モードを有する。先ず２つの普通動作モードとしてシングルチップ・モード及び拡張モードがある。この２つはＥＸＰＮピンをＶＳＳピンまたはＶＤＤピンに接続することによって選択することができる。３つの特殊動作モードとしてエミュレーション、テスト及びセルフチェック・モードがある。この３つのモードはリセット・ラインが否定された状態で対応のピンをＶＤＤの２倍の電圧レベルに接続することによってのみ選択でき、通常積操作ではイネーブルさせることができない。ＩＣ１０の動作モードはリセットから脱した状態でのＥＸＰＮ，ＩＲＱＮ及びＴＣＡＰピンの入力レベルによって決定される。これらのピンはＲＥＳＮピンが電気的低状態から電気的高状態に移行するとサンプリングされる。種々の動作モードに対応するピンの入力レベルを表１に示す。
【０１５０】
動作モードはピンＡＬＥ，ＰＳＥＮ，ＲＥＮ，ＷＥＮ及びＰＨ２ピンの機能を決定する。それぞれの動作モードにおけるＩＣ１０の挙動を以下に説明する。
【０１５１】
【表１】
0003710831.tif 000002
１．シングルチップ・モード
ＲＥＳＮピンが電気的低レベルから電気的高レベルに変わり、ＥＸＰＮピンがＶＤＤレベルであればシングルチップ・モードが選択される。このモードでは、ＰｏｒｔＡ及びＢが通常の２方向性Ｉ／Ｏポートとして作用し、マイクロプロセッサーは内部マイクロプログラムＲＯＭからのコードを実行する。可変機能デバイス・ピンの動作について表２に示した。
【０１５２】
【表２】
0003710831.tif 000003
２．拡張モード
ＲＥＳＮピンが電気的低レベルから電気的高レベルに変わり、ＥＸＰＮピンがＶＳＳレベルであれば拡張モードが選択される。このモードではＰｏｒｔＡが多重化されたデータ／アドレス母線となり、ＰｏｒｔＢが上位アドレス母線となる。このモードではプログラム・コードが外部メモリ・デバイスに存在しなければならない。内部コードＲＯＭは利用できず、＄４０００以上のメモリ場所はすべて外部デバイスで調達しなければならない。可変機能デバイス・ピンの動作は表２に示した通りである。
【０１５３】
３．エミュレーション・モード
ＲＥＳＮピンが電気的低レベルから電気的高レベルに変わると、ＥＸＰＮピンをＶＤＤの２倍に相当する電圧レベルに設定することによって選択される特殊動作モードがこのエミュレーション・モードである。このモードはいくつかのピン定義が変わることを除けば拡張モードと同様である。可変機能デバイス・ピンの動作は表２に示した通りである。
【０１５４】
４．テスト・モード
テスト・モードはＩＣ１０の生産テストに利用されるモードであり、ＲＥＳＮピンの入力が上昇した時点でＩＲＱＮをＶＤＤレベルの２倍に設定し、ＴＣＡＰをＶＤＤレベルに設定することによって選択される。
【０１５５】
５．セルフチェック・モード
セルフチェック・モードはバーンイン試験に利用される。ＲＥＳＮピン入力が上昇した時点でＩＲＱＮをＶＤＤレベルの２倍に、ＴＣＡＰをＶＳＳレベルにそれぞれ設定することによって選択される。可変機能デバイス・ピンの動作は表２に示した通りである。
【０１５６】
構成方法
ＩＣ１０は多様な電気機器に汎用されるよう意図されたものであるから、特定の用途に合わせてＩＣ１０を設計するにはそれだけの構成情報が必要である。この構成情報はマスク・オプション、ソフトウエア、定数または実行時間構成によって決定される。
【０１５７】
マスク・オプションについては、ＩＣ１０の製造時にＲＯＭ３８の内容を規定すればよい。シングル・マスクに適宜変更を加えることによってマスク・オプションの範囲はさらに広がる。例えばデッドマン・サブシステム４６、ＩＲＱＮトリガリング、発振器オプション、コンパレーター・ヒステリシス・オプション、ＳＰＩオプションなどである。個々のコンパレーターごとに所定のヒステリシス、例えば２０ミリボルト（ｍＶ）または０ヒステリシスを選択することができる。
【０１５８】
マスク・プログラマブル・オプションもＩＲＱＮピンとの連携で発生する割り込みのタイプ選択を可能にする。２つのトリガー方法のいずれか１つを選択すればよい。即ち、１）負エッジ感知トリガリングだけ、または２）負エッジ感知及び低レベル感知トリガリングの併用。もしオプション２）が選択されると、ＩＲＱＮピンへの入力が割り込みを発生させる。ＩＣ１０は内部発振器を制御するために水晶／セラミック共振器入力またはＲＣ回路を組み込むことができるように構成すればよい。具体的には内部発振器を制御するために水晶／セラミック共振器入力またはＲＣ回路を組み込むことができるようにマスク・オプションによってＩＣ１０を構成すればよい。内部クロックは１ＭＨｚ乃至８ＭＨｚの周波数範囲でＡＴカット並列共振水晶共振器と協働する内部発振器のクロックを二分することによって与えられる。規定の範囲に収まらない水晶を使用したい場合には外部発振器を採用することが好ましい。始動及び安定の問題を極力小さくするため水晶などをできるだけ入力ピンに近く配置しなければならない。水晶共振器に関する好ましいパラメーターは表１に示した通りである。
【０１５９】
コストに制約のある用途には水晶共振器の代りにセラミック共振器を使用すればよい。セラミック共振器を使用する場合には図４２（ａ）に示す回路が好ましい。これと等価の回路を図４２（ｂ）に示した。表３は各種共振器に関する好ましいパラメーターを示す。
【０１６０】
【表３】
0003710831.tif 000004
マスク・プログラマブル発振器オプションを選択することにより図４２（ｃ）に示すように外部発振器ピンＯＳＣ１，ＯＳＣ２間に単一の外部抵抗器Ｒを使用することができる。このオプションでは、５ＭＨｚ乃至７０ＫＨｚの周波数が適当である。マスク発振器オプションを選択した場合には外部クロック入力を使用しなければならない。図４２（ｄ）に示すように、この外部クロックはＯＳＣ１ピンと接続するがＯＳＣ２とは接続していない。ＳＰＩについては２通りのマスク・オプションを利用でき、このマスク・オプションによって２通りの直列周辺インターフェース・データピン（ＭＯＳＩ，ＭＩＳＯ）構成のいずれか一方が選択される。
【０１６１】
□双向データ・ピン：  この構成では、マスター動作を選ぶかスレーブ動作を選ぶかに応じてＥＰＩデータ・ピンが方向を変える。ＭＯＳＩピンはマスター・モードでは出力、スレーブ・モードでは入力となる。ＭＩＳＯピンはマスター・モードでは入力、スレーブ・モードでは出力となる。
【０１６２】
□単向データ・ピン：  この構成はＳＰＩのモードに関係なくＳＰＩデータピンが動作することを強制する。この構成を選択した場合、ＭＯＳＩは常に出力であり、ＭＩＳＯは常に入力である。
【０１６３】
マスク・オプションのほかに、ソフトウエア定数もＩＣ１０の構成に利用される。即ち、内部構成レジスターはプログラムＲＯＭ３８またはＥＥＰＲＯＭ４０に記憶されている用途に応じたソフトウエア定数からマイクロプロセッサー・ソフトウエアによってロードされる。１対の内部構成レジスター（ＣＦＲ，ＡＣＦＲ）を利用することによってＩＣ１０におけるこれらのオプションを制限する。ＣＦＲ及びＡＣＦＲレジスタはプログラム初期設定に基づいてロードされ、詳しくは後述するように、通常プログラム動作中には変更されるようには意図されていない。
【０１６４】
最後に、実行時間構成によってもＩＣ１０の構成を特徴づけることができる。このオプションを選択する場合、構成データはマイクロプロセッサーのＩ／Ｏサブシステムを介して外部デバイスから読み取られる。この読み取りは並列また逐次方式で入／出力ポートＡ，Ｂ，ＣまたはＤを利用することによって行なわれる。
【０１６５】
構成レジスター
ＩＣ１０アーキテクチュアに利用できる種々のソフトウエア構成オプションを特定するのに構成レジスターＣＦＲ及びＡＣＦＲを使用する。レジスターＣＦＲ、ＡＣＦＲは入／出力ピンをそれぞれ適切な機能に構成すると共にその他の主要構成パラメーターを設定するためソフトウエアの初期設定段階においてプログラムされる。ＩＣ１０の不適正な動作を回避するためには通常運転中にＣＦＲ及びＡＣＦＲレジスターを変更してはならない。
【０１６６】
ＣＦＲレジスターは書き込み専用レジスターである。ＡＣＦＲレジスターは読み書きレジスターである。ＣＦＲ及びＡＣＦＲレジスターのビット・フォーマットを図４４に示した。ＣＦＲ及びＡＣＦＲ構成レジスターはいずれもパワーアップまたはリセットと同時にゼロに初期設定される。これは給電がなされてからマイクロプロセッサー３０が用途に応じて変更するまでのＩＣ１０の状態を表わす。
【０１６７】
ＣＦＲレジスター
ＣＦＲレジスターは書き込み専用レジスターであり、コンパレーター出力オプションを構成するのに利用される。ビット４及び５は無効である。ＣＦＲレジスター中のその他のビットを定義すると下記の通りである。
【０１６８】
ＣＦＲ［７］：  通信サブシステム・マスター・イネーブル（許可）。これは通信コントローラー・サブシステム２９のマスター・モードへの切り換えを可能にする許可ビットである。この構成ビットが０ならば通信コントローラー・サブシステム２９はマスター・モードの動作に入ることができない。１ならばマスター・モード動作が可能となるこのビットはリセットと同時に０にセットされる。
【０１６９】
ＣＦＲ［６］：  ＳＰＩＯＦＦ。これはＳＰＩサブシステムに対する禁止ビットである。セットされると、ＳＰＩサブシステムはディスエーブル（禁止）状態となる。このビットはリセットと同時に０にセットされる。
【０１７０】
ＣＦＲ［３．．．０］：コンパレーター・モード制御。これら４個の構成ビットはコンパレーター出力をポートＣの最下位４ビットで“ＯＲ処理”することを可能にする。これら４個の構成ビットに０が現われると連携のポート・ピンのＯＲ演算が可能となる。このモードでは、もしそれぞれのコンパレーター入力が限界電圧（＋１．２５Ｖ）以上なら、リセット状態における各出力ピンのレベルは低となる。リセットによってマイクロプロセッサーのＰＯＲＴＣ出力レジスターが払われ、出力ピンはコンパレーター入力にのみ左右される。マイクロプロセッサーがポート出力レジスターに“１”を書き込むと、出力ピンはコンパレーター入力の状態に関係なく高レベルを強制される。
【０１７１】
これら４個の構成ビットに１が現れると“ＯＲ”演算が禁止される。このモードでは、リセット後、ポート・ピンは高インピーダンスの状態となる。構成ビットにはＣＦＲ［０］制御スキャンＰＣＯ／ＣＭＰＯ及びＣＦＲ［３］制御ＰＣ３／ＣＭＰ３が逐次割り当てられる。
【０１７２】
ＡＣＦＲレジスター
ＡＣＦＲレジスターは７ビット読み書きレジスターであり、アナログ・サブシステムを構成するのに利用される。このレジスターはリセットまたはパワーアップと同時に０にセットされる。ビット４は無効である。ＡＣＦＲレジスターのビット定義は下記の通りである。
【０１７３】
ＡＣＦＲ［７］：  クロック発生源。このビットはＡ／Ｄ７８、通信コントローラー・サブシステム２９及びＥＥＰＲＯＭチャージポンプ４４のためのクロック発生源を選択する。上記Ａ／Ｄ７８などはＩＣ１０の内部発信クロックまたは外部水晶発振器からのクロックを利用するように構成することができる。水晶発振器を選択する場合（ＡＣＦＲ［７］＝１）、発振器周波数は２−８ＭＨｚの範囲でなければならない。周波数が上記以外の値なら内部クロック発信源オプション（ＡＣＦＲ［７］＝０）を使用しなければならない。通信コントローラー・サブシステムを使用する場合には、外部水晶発振器オプション（ＡＣＦＲ［７］＝１）を使用しなければならない。このビットはリセットはリセットにより０（内部クロック発信源）にセットされる。内部クロックを選択してから発振器が安定するまでに１０ミリセコンド（ｍｓ）の遅延が必要である。安定時間中にＡ／Ｄ７８及びＥＥＰＲＯＭ４０の動作が行なわれねばならない。
【０１７４】
ＡＣＦＲ［６］：  分配比。このビットはＡ／Ｄ７８及び通信コントローラー・サブシステム２９のためのクロック分周比を選択する。外部水晶発振器及びＡＣＦＲ［６］セッティングの選択には次の２点を配慮しなければならない；第１に、Ａ／Ｄ７８へのクロック入力は１−２ＭＨｚの範囲でなければならない；第２に、通信コントローラー・サブシステム２９へのクロック入力はもし通信コントローラー・キャリア及びビット伝送速度が規格に合っているなら１．８４３２ＭＨｚでなければならない。
【０１７５】
このビットは分周比１／２または１／４を選択することによって２−８ＭＨｚの水晶発振器の使用を可能にする。もし通信コントローラー・サブシステム２９がアクティブなら、７．３７２８または３．６８６４ＭＨｚの水晶発振器を使用しなければならない。外部水晶発振器および状態ＡＣＦＲ［７］を選択することでＡ／Ｄ変換時間、オートレンジ時間およびオートゼロ時間が決定される。表４は構成ビットを定義すると共に変換時間への影響を示す。
【０１７６】
【表４】
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ＡＣＦＲ［６］：  Ａ／Ｄパワーダウン。このビットはＡ／Ｄサブシステム７８のパワーダウン動作を制御する。セットされるとＡ／Ｄサブシステム７８をパワーアップする。リセットされると、Ａ／Ｄサブシステム７８はパワーダウンする。このビットはパワーオンと同時のリセットによって０にセットされる。パワーアップ後コンバーターが安定するまでに少なくとも１００μｓの遅延が必要である。
【０１７７】
ＡＣＦＲ［３．．．０］：  ＭＵＸ３．．．ＭＵＸ０モード選択。これらの構成ビットはアナログ入力チャンネル６２，６４の入力モードを制御する。入力チャンネル６２（ＭＵＸ０．．．ＭＵＸ３）は電流入力モードまたは電流入力モードにセットすることができる。これらの構成ビット中に０が現れると電圧モードが選択され、１が現れると電流モードが選択される。これらのビットには表５に示すようにＡＣＦＲ［０］制御ＭＵＸＯおよびＡＣＦＲ［３］制御ＭＵＸ３が順次割り当てられる。
【０１７８】
【表５】
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マイクロプロセッサー３０
マイクロプロセッサー３０はすべてのデータ、プログラムおよびＩ／Ｏインターフェースを単一アドレス・マップに配置するMotorola MC68HCO5 アーキテクチュア、Von Neumann 型装置をモデルとしたものであり、専用命令の数が少なく、したがって、比較的小型であり、命令セットを記憶しやすい。
【０１７９】
マイクロプロセッサー３０の詳細は参考のため本願明細書にも引用している１９８３年Motorola Inc. から刊行されたM6805 HMOS/M146805 CMOS FAMILY USERS MANUAL に記憶されている。マイクロプロセッサー３０のアーキテクチュアは５つのレジスター：即ち、アキュムレーター（Ａ）、インデックス・レジスター（Ｘ）、プログラム・カウンター（ＰＣ）、スタックポインター（ＳＰ）および条件コード・レジスター（ＣＣ）に基づいている。
【０１８０】
アミュムレーターは演算およびデータ操作のためプログラムによって使用される汎用８ビット・レジスターである。読み取り／変更／書き込み命令はすべてこのレジスターに基づいて動作する。アキュムレーターはデータ操作および演算のためのレジスター／メモリー命令に使用される。インデックス・レジスターはインデックス・モードのアドレス指定において、あるいは補助アキュムレーターとして使用される。これは直接またはメモリーからロード可能な８ビット・レジスターであり、その内容がメモリーに記憶されるか、またはメモリーと比較される。インデックス命令において、インデックス・レジスターは命令によって与えられた値に加算されて有効アドレスとなる８ビット値を供給する。インデックス・レジスターは限られた範囲の演算およびデータ操作にも利用される。
【０１８１】
プログラム・カウンターは１６ビット・レジスターであり、次に取り出して実行すべき命令のメモリー・アドレスを記憶している。通常、プログラム・カウンターは次の命令を指すが、割り込み命令などによって変更されることがある。割り込み中に該当の割り込みベクトルがプログラム・カウンターにロードされる。飛び越しおよび分岐命令は次に実行すべき命令が必ずしもメモリー中の次の命令に相当しないようにプログラム・カウンターを変更することができる。
【０１８２】
スタック・アレイまたはスタックは重要な情報を一時的に記憶するのに利用されるメモリー領域であり、本質的には後入れ先出し（ＬＩＦＯ）方式で使用される一連のＲＡＭの記憶場所である。スタックポインターは常にスタック中の次の空きスペースを指す。割り込みおよびサブルーチンは重要情報の一時記憶にこのスタックを利用する。スタックポインターはサブルーチン・コールにおいてリターン・アドレス（２バイト・プログラム・カウンタ−）を自動的に記憶すると共に、割り込み中にすべてのレジスター（５バイト：Ａ，Ｘ，ＰＣおよびＣＣ）を自動的に記憶するのに利用される。スタックは場所＄００ＦＦに始まり、６４の場所にまたがっている。
【０１８３】
条件コード・レジスターは実行されたばかりの命令の結果およびプロセッサーの状態を指示する５ビットのレジスターである。これらのビットはプログラム命令およびそれぞれの状態の結果として取られた特定の行動によって個々にテストされる。条件コード・ビットの定義は次の通りである：ハーフキャリー（Ｈ）、割り込みマスク（Ｉ）、負（Ｎ）、Ｏ（Ｚ）および繰り上げ／借り（Ｃ）。
【０１８４】
メモリー・マッピング
マイクロプロセッサー３０は６５，５３６バイトのメモリーをアドレス指定することができ、メモリー・スペースは＄００００乃至＄ＦＦＦＦである。図１１９はＩＣ１０のメモリー割り当てを示すダイヤグラムである。
【０１８５】
１．ＲＯＭ３８
ＩＣ１０メモリー・マップはマスク・プログラマブルＲＯＭ３８の３つの部分を含み、拡張モードで外部ＲＯＭの場所＄８０００乃至＄ＦＦＦＦの３２，７６８バイトを収容する。このメモリー３８はデバイス製造時にプログラムされる。ＲＯＭ３８の３つの部分は表６に示すように配置される。
【０１８６】
【表６】
0003710831.tif 000007
２．ＲＡＭ４２
ＩＣ１０は場所＄００３０から＄００ＦＦに及ぶ２０８バイトのＲＡＭを有し、外部ＲＡＭの場所＄４０００から＄７ＦＦＦまで１６，３８４バイトを収容できる。この内部ＲＡＭの上部＄００３０から＄００ＦＦまでの領域はスタックに当てられる。スタックは場所＄００ＦＦから＄００ＣＯまで最大限６４場所に亘る。プログラムは使用されないスタック場所を全般的な記憶に利用できる。ただし、これらの場所に記憶されているデータがスタック操作によって重ね書きされないように注意する必要がある。
【０１８７】
３．ＥＰＲＯＭ４０
ＩＣ１０はアドレス＄０１００乃至＄０１ＦＦに配置された２５６バイトのＥＰＲＯＭ４０を有する。
【０１８８】
４．割り込みおよびリセット・ベクトル
メモリー・マップの上部１６バイトは割り込みベクトルに当てられる。それぞれに対するアドレス割り当ては下記の通りである：
＄ＦＦＦＥ−ＦＦＦＦ：リセット・ベクトル
このベクトルはプロセッサー・リセットに際して使用される。８つの割り込みのうち最も高い優先順位を与えられる。
【０１８９】
＄ＦＦＦＣ−ＦＦＦＤ：ソフトウエア割り込み
このベクトルはＳＷＩ命令の実行中に使用される。８つの割り込みのうち２番目に高い優先順位を与えられる。
【０１９０】
＄ＦＦＦＡ−ＦＦＦＢ：外部非同期割り込み
この割り込みには８つの割り込みのうち３番目に高い優先順位が与えられる。外部割り込み（ＩＲＱＮピン）はこのベクトルを使用する。
【０１９１】
＄ＦＦＦ８−ＦＦＦ９：タイマー割り込み
この割り込みには８つの割り込みのうち４番目に高い優先順位が与えられる。タイマー６０によって使用される。
【０１９２】
＄ＦＦＦ６−ＦＦＦ７：コンパレーター・サブシステム割り込み
この割り込みには８つの割り込みのうち５番目に高い優先順位が与えられる。コンパレーター・サブシステム５８によって使用される。
【０１９３】
＄ＦＦＦ４−ＦＦＦ５：Ａ／Ｄサブシステム割り込み
この割り込みには８つの割り込みのうち６番目に高い優先順位が与えられる。Ａ／Ｄ７８によって使用される。
【０１９４】
＄ＦＦＦ２−ＦＦＦ３：直列周辺装置割り込み
この割り込みには８つの割り込みのうち７番目に高い優先順位が与えられる。ＳＰＩサブシステム５４によって使用される。
【０１９５】
＄ＦＦＦ０−ＦＦＦ１：ＩＮＣＯＭ通信コントローラー割り込み
この割り込みには８つの割り込みのうち最も低い優先順位が与えられる。通信コントローラー２９によって使用される。
【０１９６】
５．データの転送および制御
データ転送／制御機能は表７で定義するようなメモリー・アドレス・スペースにおいてマイクロプロセッサー３０によってアクセスされる全バイトに亘るレジスター・インターフェースを利用することによって行なわれる。
【０１９７】
ＥＥＰＲＯＭの制御
マイクロプロセッサー３０はメモリー・アドレス・スペースに配置されている単一の読み書きレジスターＮＶＣＲによってＥＥＰＲＯＭ４０の動作を制御する。図４５はこのレジスターのフォーマットを示す。リセットによってこのレジスターが払われて０となる。これによってＥＥＰＲＯＭ４０が正規読み取り動作用に構成される。ＮＶＣＲレジスターのビット割り当てを以下に説明する。
【０１９８】
【表７】
0003710831.tif 000008
ＮＶＣＲ［７．．５］：未使用。これらのビットはデバイス・テスト用に当てられる。
【０１９９】
ＮＶＣＲ［４］：バイト消去選択（ＢＹＴＥ）。このビットはバイト消去動作を選択する。セットされると行ビットを無視する。即ちＢＹＴＥが１にセットされると消去動作が特定のバイトに対して実行され、０にセットされると消去動作が行またはバルクに及ぶ。
【０２００】
ＮＶＣＲ［３］：行消去選択（ＲＯＷ）。このビットは行またはバルク消去動作を選択する。ＢＹＴＥがセットされると、このビットは無視される。ＲＯＷが１にセットされると、消去動作は特定の行に対して実行され、０にセットされると、バルク消去が選択される。
【０２０１】
ＮＶＣＲ［２］：ＥＥＰＲＯＭ消去（ＥＲＡＳＥ）。このビットは次のように消去動作を制御する：ＥＲＡＳＥが１にセットされると、消去モードが選択される。ＥＲＡＳＥが０にセットされると、正規の読み取りまたはプログラム・モードが選択される。
【０２０２】
ＮＶＣＲ［１］：ＥＥＰＲＯＭラッチ制御（ＥＥＬＡＴ）。このビットは次のようにＥＥＰＲＯＭアドレスおよびデータのラッチ動作を制御する。ＥＥＬＡＴが１にセットされると、アドレスおよびデータをプログラミングまたは消去動作のためＥＥＰＲＯＭ４０内にラッチすることができる。ＥＥＬＡＴが０にセットされると、データをＥＥＰＲＯＭ４０から読み取ることができる。ＥＥＬＡＴおよびＥＥＰＧＭビットの双方を同じ書き込みサイクルにおいてセットしようとしてもどちらもセットされない。
【０２０３】
ＮＶＣＲ［０］：ＥＥＰＲＯＭプログラム電圧イネーブル（ＥＥＰＧＭ）。このビットは次のようにＥＥＰＲＯＭ４０の動作モードを決定するＥＥＰＧＭが１にセットされると、充電ポンプ４４が作動し、その結果ＥＥＰＲＯＭ列に高電圧が印加される。ＥＥＰＧＭが０にセットされると、充電ポンプが停止する。ＥＥＬＡＴおよびＥＥＰＧＭの双方を同じ書き込みサイクル中にセットしようとしても双方ともにセットされない。ＥＥＰＧＭビットがセットされている状態でＥＥＰＲＯＭアドレスへの書き込みが行なわれても、この書き込みは無視され、進行中のプログラミング動作は妨げられない。この２つの安全対策によりＥＥＰＲＯＭ４０の内容が意図に反して変化するのを防止することができる。
【０２０４】
ＥＥＰＲＯＭの動作
ＥＥＰＲＯＭ４０の仕様はＡｐｐｅｎｄｉｘＡに示してある。内部充電ポンプ４４により、消去およびプログラミングのため高電圧を供給する必要がない。プログラミング時間を短縮するため、バルク、行およびバイト消去作業を充電ポンプ４４でまかなう。
【０２０５】
ＥＥＰＲＯＭバイトの消去状態は＄ＦＦである。プログラミングは１から０に変化する。メモリー場所中のいずれかのビットを０から１に変えたければ、再プログラムに先立って別の動作でバイトを消去しなければならない。新しいバイトがすでに０にプログラムされたビット位置に１を含まなければ、ＥＥＰＲＯＭバイトを消去せずにプログラムしてもよい。
【０２０６】
ＥＥＰＲＯＭ４０のプログラミングおよび消去は内部高電圧充電ポンプ４４に依存して行なわれる。充電ポンプ４４のためのクロック発信源はＡ／Ｄサブシステムと共通であり、上述したようにＡＣＦＲ［７，６］によって選択される。２ＭＨｚ以下のクロック周波数ならば充電ポンプ４４の効率を低下させ、プログラムまたは消去に要する時間を増大させる。選択されたクロックが２ＭＨｚならば好ましいプログラムおよび消去時間は１０ｍｓであり、クロックが１ＭＨｚ乃至２ＭＨｚなら２０ｍｓまで延びることになる。クロック発信源を充電ポンプ４４用に切り換えてから発信源が安定するまで少なくとも１０ｍｓ待たねばならない。
【０２０７】
ＥＥＰＲＯＭ４０の動作はＮＶＣＲレジスターによって制御される。後述するように、ＥＥＰＲＯＭ４０によって種々の動作が行なわれる。ＥＥＰＲＯＭのプログラムおよび消去と並行して、もしＥＥＰＲＯＭ４０からのデータ読み取りを必要としないならその他のプロセッサー動作を継続することができる。プログラムおよび消去動作中は内部読み取り／データ母線３４からＥＥＰＲＯＭ４０が遮断されるからである。
【０２０８】
ＥＥＰＲＯＭ４０からデータを読み取るには、ＥＥＬＡＴビットが０でなければならない。このビットが払われると、ＮＶＣＲレジスター中の残りのビットは意味または効果を失い、ＥＥＰＲＯＭ４０はあたかも普通のＲＯＭであるかの如く読み取られる。
【０２０９】
ＥＥＰＲＯＭ４０のプログラミング中にはＲＯＷおよびＢＹＴＥビットは使用されない。プログラミングに先立って別の消去動作によりバイト中の０ビットを消去しなければならない。プログラミング・サイクルを開始するには下記のような一連の動作が必要である：
１．ＥＥＬＡＴビットをＥＥＰＧＭ＝０にセットする。
【０２１０】
２．ＥＥＰＲＯＭメモリー場所にデータを記憶させる。
【０２１１】
３．ＥＥＰＧＭビットを高電圧供給にセットする。
【０２１２】
４．１０ｍｓ待機する。
【０２１３】
５．ＥＥＰＧＭおよびＥＥＬＡＴビットをいずれもリセットすることにより正規動作に戻す（ＮＶＣＲを払う）。
【０２１４】
ＥＥＰＲＯＭメモリーのバルク消去を開始するには下記のような一連の動作が必要である：
１．ＥＲＡＳＥおよびＥＥＬＡＴビットをＥＥＰＧＭ＝０にセットする。
【０２１５】
２．ＥＥＰＲＯＭアドレスにデータを書き込む。
【０２１６】
３．ＥＥＰＧＭを高電圧供給にセットする。
【０２１７】
４．１０ｍｓ待機する。
【０２１８】
５．ＥＲＡＳＥ、ＥＥＬＡＴおよびＥＥＰＧＭビットをリセットすることにより、正規動作に戻す（ＮＶＣＲを払う）。
【０２１９】
ＤＤＰＲＯＭ４０中の１行は先頭アドレスが＄ｘｘＮＯ、末尾アドレスが＄ｘｘＮＦの１６バイトから成る群である。ｘはアドレスビットを顧慮しなくてもよいことを示す。Ｎは行の番号である。この消去動作はＥＥＰＲＯＭの広い範囲を消去する場合にはバイト消去動作に比較して時間が節約される。ＥＥＰＲＯＭ４０における行消去の開始に必要な動作は下記の通りである：
１．ＲＯＷ、ＥＲＡＳＥおよびＥＥＬＡＴビットをＥＥＰＧＭ＝０にセットする。
【０２２０】
２．所要の行のＥＥＰＲＯＭアドレスにデータを書き込む。
【０２２１】
３．ＥＥＰＧＭビットを高電圧供給にセットする。
【０２２２】
４．１０ｍｓ待機する。
【０２２３】
５．ＲＯＷ、ＥＲＡＳＥ、ＥＥＬＡＴおよびＥＥＰＧＭビットをリセットすることにより、正規動作に戻す（ＮＶＣＲを払う）。
【０２２４】
デッドマン・サブシステム４６
デッドマン回路４６はマイクロプロセッサー３０を正しく動作するようにモニターする。この機能はアドレス＄０ＦＦＯに配置された単一レジスター（ＤＭＣ）を介してマイクロプロセッサー３０と相互作用するマスクがイネーブルされたオプションである。デッドマン回路は母線定格４ＭＨｚ（２６２，１４４発振器サイクル）で３２．８ミリセコンドのタイムアウト時間を画定する１７ビット・リップル・カウンターとして構成すればよい。カウンターがオーバーフローすると、プロセッサーがリセットし、デバイスは再初期設定される。
【０２２５】
デッドマン・タイマーはＤＭＣ［０］に０を書き込むことによってリセットされる。これによってカウンターがリセットされ、再びタイムアウト時間が始まる。ＤＭＣレジスターの位置は正規ビット操作命令ではタイマーをリセットできないように選択した。この場所をアクセスできるのは拡張された、またはインデックス付きの１６ビット・オフセット・アドレス指定モードだけである。
【０２２６】
デッドマン・インターフェース・レジスター
デッドマン・サブシステムはメモリーのアドレススペースに配置された１ビット・レジスター（ＤＭＣ）によって制御される。図１２２はレジスターのフォーマットを示す。
【０２２７】
ＤＭＣ［０］：デッドマン・リセット。この書き込み専用ビットはデッドマン・タイマーをリセットするのに利用される。これに０を書き込むと、デッドマン・カウンターがリセットされ、デッドマン・タイムアウト時間が再スタートする。
【０２２８】
アナログ・サブシステム・インターフェース・レジスター
マイクロプロセッサー３０のインターフェースは７つのレジスター（ＡＤＺ，ＡＭＺ，ＡＭＵＸ，ＡＣＳＦ，ＡＶＳＦ，ＡＤＣ，およびＡＤＣＲ）から成り、メモリー・アドレス・スペースに配置される。これらのレジスターのフォーマットを図４７に示す。
【０２２９】
ＡＤＺ：Ａ／Ｄオートゼロ値。この６ビット読み書きレジスターは電圧入力増幅器８０のオフセット修正値を含んでいる。ＡＤＺレジスターにはオートゼロ・シーケンス完了時に修正値がロードされる。値０は増幅器８０に組み込まれる正のオフセットである。ＡＤＺ値が増大するとオフセットが減少する。最下位ビットは約０．５ｍＶのオフセットを表わす。修正値はこのレジスターに書き込むことによって変更できる。ＡＤＺレジスターへの書き込みは診断や検証のためであって正規動作においては行なわれない。オートゼロ・シーケンスは正規のデバイス動作に適切なオフセット値を算出する。オートゼロ完了時の増幅器８０のオフセットは０乃至−０．５ｍＶでなければならない。
【０２３０】
ＡＣＳＦ：電流倍率。この読み書きレジスターは電流入力オートレンジング（範囲決定）動作の制御に利用される。このレジスターに書き込まれる値が電流サブシステム・オートレンジ動作モードを決定する。０が書き込まれると、電流サブシステムはオートレンジ・モードとなる。非０値ならばオートレンジ動作を禁止し、電流ミラー９２を固定スケール値にセットする。表８はＡＣＳＦ書き込み動作に想定される値を示す。表に示す値以外の値は予想し得ない動作を惹起する。
【０２３１】
このレジスターは真の読み書きレジスターではない。このレジスターから読み取られる値は必ずしもこれに書き込まれた値ではない。ＡＣＳＦに０を書き込めばオートレンジングがイネーブルされるが、０がＡＣＳＦレジスターから読み取られることはない。読み取られる値は次の５つだけである：＄１０，＄０８，＄０４，＄０２および＄０１。
【０２３２】
このレジスターから読み取られる値は８ビットＡ／Ｄ出力を正しくスケーリングするのに必要な倍率の１つである。５通りの値が考えられる：×１，×２，×４，×８および×１６。表８に倍率を示す。
【０２３３】
【表８】
0003710831.tif 000009
ＡＶＳＦ：電圧倍率。この読み書きレジスターは電圧入力オートレンジ動作の制御するのに利用される。このレジスターに書き込まれる値は電圧増幅器８０のオートレンジ動作モードを決定する。０が書き込まれると、電圧増幅器８０はオートレンジ・モードに設定される。非０値はオートレンジ動作を禁じ、電圧増幅器８０を固定利得動作モードに設定する。表９はＡＶＳＦ書き込み動作に適切な値を示す。表に示す値以外の値は予期できない動作を惹起する。
【０２３４】
このレジスターは真の読み書きレジスターではない。即ち、このレジスターから読み取られる値は必ずしもこれに書き込まれた値ではない。ＡＶＳＦに０を書き込めばオートレンジ動作がイネーブルされるが、ＡＶＳＦから０は読み取られない。読み取られる値は次の５つだけである：＄１０，＄０８，＄０４，＄０２および＄０１。
【０２３５】
【表９】
0003710831.tif 000010
このレジスターから読み取られる値はＡ／Ｄ出力を正しくスケールするに必要な倍率の１つである。５通りの値が考えられる：×１，×２，×４，×８および×１６。これらの値を表９に示した。変換が進行中にこのレジスターに対する読み取りまたは書き込みをしてはならない。
【０２３６】
ＡＭＵＸ：入力マルチプレクサー制御。この８ビット読み書きレジスターは電圧および電流入力チャンネル６２，６４に接続するＭＵＸ６６，６８を選択するのに利用される。レジスターは２つの４ビット・フィールドに区分され、一方は電圧入力チャンネルの制御に、他方は電流入力チャンネルの制御にそれぞれ使用される。Ａ／Ｄ変換の開始にも利用され、このレジスターに書き込むことでＡ／Ｄ変換が開始される。
【０２３７】
ＡＭＵＸ［３．．．０］：Ａ／Ｄチャンネル選択。これら４個のビットは電圧入力チャンネル６２、６４の動作を制御する。これらのビットは表１０に示すようにデコードされる。“予約ずみ”として示した値はテストおよび検証に使用され、正規動作中に選択してはならない。電流チャンネル６２が選択されると（ＡＭＵＸ［３．．．０］＝１０００）、電圧増幅器８０のオートレンジングが禁止され、利得が×１にセットされる。あらかじめＡＶＳＦレジスターに非０値が書き込まれておれば、×１利得ではなく、選択されたゲインが使用される。
【０２３８】
【表１０】
0003710831.tif 000011
ＡＭＵＸ［７．．．４］：電流ＭＵＸ選択。これら４個のビットは電流入力チャンネル６２の動作を制御する。各ビットは他の３個のビットとは独立にチャンネルを制御する。ビットには入力ピンＭＵＸＯに割り当てられるＡＭＵＸ［４］および入力ピンＭＵＸ３に割り当てられるＡＭＵＸ［７］が順次割り当てられる。連携のチャンネルがＡＦＲレジスターによって電圧モード用に構成されているなら、これらのビットはなんらの効果を持たない。ＡＭＵＸ［７．．．４］中に０が現われると、該当の入力ピンがデジタル・アース（ＶＳＳ）と接続し、１が現われると、ピンが電流ミラー９２の出力と接続する。複数電流入力を選択することによって電流を合計することができる。このフィールドの４個のビットがすべて０なら、どの入力チャンネルも電流ミラー９２の出力と接続しない。電流増幅器９０の反転入力は電流ミラー９２の出力と接続したままであるから、電流増幅器９０の出力は低レベルにあり、電流ミラー９２からは電流が流れない。
【０２３９】
ＡＤＣ：Ａ／Ｄコンバーター出力  この読み取り専用レジスターは８ビット出力値を戻すのに使用される。最下位ビットはＡＤＣ［０］中にある。この値にはＡＣＳＦおよびＡＶＳＦ中の電圧および電流倍率を乗算しなければならない。動作モードによってはどちらの倍率も不要である。
【０２４０】
電圧入力：  すべての電圧入力について、ＡＤＣレジスターにＡＶＳＦを乗算しなければならない。ＡＣＳＦレジスターの内容を電圧目盛の設定に使用してはならない。
【０２４１】
電流入力：  電流サブシステム出力（ＭＳＯ）のスケーリングにはＡＤＣレジスターにＡＣＳＦレジスター中の値を、次いでＡＶＳＦレジスター中の値をそれぞれ乗算しなければならない。電圧増幅器８０がオートレンジングにセットされると、ＡＶＳＦソフトウエア倍率は常に×１６である。即ち、電圧ハードウエア利得がＭＸＯの選択によって強制的に×１となるからである。
【０２４２】
入力電圧がＡＶＳＳ乃至ＶＲＥＦの範囲内でなければ、Ａ／Ｄコンバーターは＄００（ＡＧＮＤ以下の電圧）または＄ＦＦ（ＶＲＥＦ以上の電圧）を戻す。それ以上の指示は与えられない。
【０２４３】
ＡＤＣＲ：Ａ／Ｄサブシステム制御  このバイトワイド・レジスターはＡ／Ｄ７８の動作を制御するのに利用される。このレジスターは読み取り／変更／書き込み命令がビットを正しく操作することを可能にする読み書きレジスターとして構成する。指令ビットはすべて０、制御ビットはその現在値である。
【０２４４】
ＡＤＣＲ［０］：未使用。このビットは使用されない。ＡＤＣＲ［０］ビットは常に０である。
【０２４５】
ＡＤＣＲ［１］：サンプル入力。この制御ビットはチャンネル対１０２，１０４，１０６，１０８を一括接続してサンプル／ホールド機能を形成する４つのＭＵＸ１０８，１１０，１１２，１１４を閉じるのに利用される。これらのチャンネルはＡＤＣＲ［１］＝１なら閉じ、ＡＤＣＲ［１］＝０なら開く。ＡＤＣＲ［１］はデバイスのリセットに伴なって０にセットされる。サンプル／ホールドスイッチ１０８，１１０，１１２，１１４のそれぞれは連携する両チャンネルが電圧モードに構成されている場合に限って閉じる。
【０２４６】
ＡＤＣＲ［２］：オートゼロ・シーケンス開始。この指令ビットに１が書き込まれると、電圧および電流増幅器８０，９０がオートゼロ・シーケンスを開始する。シーケンスが完了すると、ＡＤＣＲ［６］ビットが１にセットされる。オートゼロ・シーケンスの完了時に、もし許可されれば割り込みが起こる。ＡＤＣＲ［２］ビットは常に０である。
【０２４７】
ＡＤＣＲ［３］：積分器リセット。この制御ビットが１に書き込まれると、ＭＸＵ９６がＭＸＯピンを電流ミラー９２から遮断し、ＭＸＯをアナログ・アースに短絡させる。このビットがセットされている限り、ＭＵＸ９６は短絡したままである。ＭＵＸ９６を開くにはＡＤＣＲ［３］に０を書き込まねばならない。このビットはＭＵＸ９６の現状態を示す。
【０２４８】
ＡＤＣＲ［４］：割り込みイネーブル。この制御ビットはＡ／Ｄサブシステム７８からの割り込みをイネーブル（許可）する。ＡＤＣＲ［４］ビットが１にセットされると、割り込みが許可される。ＡＤＣＲ［４］ビットは割り込み許可の現状態を示す。
【０２４９】
ＡＤＣＲ［５］割り込みおよびその動作完了の確認。１が書き込まれると、この指令ビットは動作完了フラッグをリセットする。ＡＤＣＲ［６．．．７］をリセットし、プロセッサーからの割り込みリクエストを除去する。他の変換を開始する前にＡＤＣＲ［５］に１を書き込まねばならない。このビットはいつも０である。
【０２５０】
ＡＤＣＲ［６］：オートゼロ・シーケンス完了。この読み取り専用状態ビットはオートゼロ・シーケンスの完了を指示する。オートゼロ・サイクル完了後、１にセットされる。レジスターＡＤＺおよびＡＭＺはオートゼロ・シーケンスによって算出された新しいオフセット修正値で更新される。このビットはＡＤＣＲ［５］ビットに１を書き込むことによってリセットされる。ＡＤＣＲ［６］ビットは書き込み不能である。
【０２５１】
ＡＤＣＲ［７］：変換完了。この読み取り専用状態ビットはＡ／Ｄ変換サイクルの完了を指示する。Ａ／Ｄ変換完了後、１にセットされ、ＡＤＣ，ＡＣＳＦ，およびＡＶＳＦレジスター中に利用できるデータがあることを指示する。ＡＤＣＲ［５］ビットに１を書き込むことでリセットされる。このビットは書き込み不能である。
【０２５２】
Ａ／Ｄサブシステムの動作
Ａ／Ｄサブシステムはパワーアップ・ルーチン中に初期設定しなければならない。次に述べるような初期設定動作が必要である。
【０２５３】
ＭＵＸ４．．．ＭＵＸ１入力の適切な動作モードを選択するにはＡＣＦＲレジスターに適当な値を書き込まねばならない。入力チャンネルを電流モードに設定する場合には、入力ピンに低インピーダンスが発生するから注意が必要である。
【０２５４】
クロックの発信源および分割比は使用する水晶発振器の周波数に応じてＡＣＦＲ［７，６］ビットで選択する。ＲＣ発振器マスク・オプションを選択するなら、クロック発信源を内部発振器（ＡＣＦＲ［７］＝０）にセットする。Ａ／Ｄ動作割り込みを可能にするためにはＡＣＦＲ［５］ビットに１を書き込む。
【０２５５】
制御レジスター（ＡＤＣＲ）には適当な値を書き込まねばならない。ビット１，３，４は初期動作状態となるようにセットする。ビットＡＤＣＲ［２］＝１にセットすることによりオートゼロ・シーケンスを開始させる。これによって電圧および電流増幅器８０，９０のオフセット電圧が打ち消され、ＡＤＺおよびＡＭＺレジスターが適正値にセットされる。
【０２５６】
２つの倍率レジスター（ＡＣＳＦおよびＡＶＳＦ）を初期設定する。オートレンジングの必要があれば、両レジスターに０を書き込むか、または所要の倍率を選択する。
【０２５７】
電圧入力による動作
電圧入力の変換を開始するには、下位４ビットに所期の入力チャンネルを、上位４ビットに現電流スイッチ選択をそれぞれ含んでいる値をＡＭＵＸレジスターに書き込む。これによって任意の電圧入力への変換がスタートする。変換が完了すると、（もし許可状態なら）割り込みが始まり、ＡＤＣＲ［７］ビットがセットされる。割り込みおよびその動作完了確認フラッグを払うにはＡＤＣＲ［５］に１を書き込む。これによってＡＤＣＲ［７］ビットがリセットされる。変換値をＡＤＣレジスターから読み取り、これにＡＶＳＦレジスター中の値を乗算することによって１２ビット値を形成する。なお、電圧利得が×１なら倍率は×１６となる。また、変換ごとに、それに先立ってＡＶＳＦレジスターに書き込むということはない。変換動作が終わるごとにＡＤＣＲ［５］ビットに１を書き込むことによってＡＤＣＲ［７］ビットを払わねばならない。
【０２５８】
電流入力による動作
電流入力変換を開始するには、下位４ビットに＄８を、上位４ビットに現電流スイッチ選択をそれぞれ含んでいる値をＡＭＵＸレジスターに書き込む。これによってＭＸＯ入力の変換がスタートする。変換が完了すると、（もし許可状態なら）割り込み動作が始まり、ＡＤＣＲ［７］がセットされる。割り込みおよびその完了フラッグを払うにはＡＤＣＲ［５］に１を書き込む。これによってＡＤＣＲ［７］がリセットされる。ＡＤＣレジスターから変換値を読み取り、これにＡＶＳＦおよびＡＣＳＦを乗算することによって１６ビット値を形成する。ＡＶＳＦに０を書き込むことで電圧オートレンジグが可能な状態になっている場合、１２ビット値を必要とするのならＡＶＳＦを乗算する必要はない。なお、電圧利得が×１なら倍率は×１６となる。ＡＶＳＦに×１以上の利得を書き込まない限り、×１６倍率は無視してもよい。
【０２５９】
変換ごとに、それに先立ってＡＶＳＦまたはＡＣＳＦに書き込む必要はない。変換が完了したら、ＡＤＣＲ［５］に１を書き込むことによってＡＤＣＲ［７］を払わねばならない。
【０２６０】
Ａ／Ｄサブシステムはベクトル・アドレス＄１ＦＦ４−１ＦＦ５において同期割り込みを発生させる。割り込みの重複を避けるため、１ビットをリセットする前に割り込みを確認しなければならない。
【０２６１】
カッドコンパレーター・サブシステムの動作
１．カッドコンパレーター・サブシステム
４つの反転コンパレーターから成り、各コンパレーターの非反転入力の基準電圧は＋１．２５ボルトである。コンパレーターの詳細を以下に説明する。なお、このサブシステムの仕様はＡｐｐｅｎｄｉｘＢに記載した通りである。コンパレーターの出力状態はレジスター（ＣＭＰＳＴ）から読み取ることができ、ポートＣの最下位４出力ピンに直接接続することもできる。１つのコンパレーター２００は上昇出力信号にも下降出力信号にも応答して割り込むが、残り３つのコンパレーターは上昇出力信号にだけ応答して割り込む。
【０２６２】
カッドコンパレーター・サブシステム５８は図４４に示す構成レジスターの４ビットによって制御される。
【０２６３】
ＣＦＲ［３．．．０］コンパレーター・モード制御。この４個の構成ビットはコンパレーター出力をポートＣの最下位４ビットとＯＲ演算することを可能にする。このモードでは、もし各コンパレーター入力が限界電圧（＋１．２５Ｖ）以上ならデバイスがリセットされている間各出力ピンは低レベルである。リセットによってポートＣ出力レジスターが払われ、出力ピンはコンパレーター入力だけに左右される。マイクロプロセッサー３０がこのポート出力レジスター・ビットに１を書き込むと、対応の出力ピンはコンパレーター入力の状態に関係なく高レベルとなるように強制される。
【０２６４】
これらの構成ビット中に１が現れるとＯＲ演算は不能となる。このモードでは、ポート・ピンは正規のポート・ピンとして作用する。構成ビットにはＣＦＲ［０］制御ＰＣＯ／ＣＭＰＯ及びＣＦＲ［３］制御ＰＣ３／ＣＭＰ３が順次割り当てられる。割り当てについては表１１を参照されたい。
【０２６５】
【表１１】
0003710831.tif 000012
コンパレーター・サブシステム５８はメモリー・アドレス・スペースに配置された２個で１組の制御及び状態レジスター（ＣＭＰＩ及びＣＭＰＴ）を介してマイクロプロセッサー３０と通信する。各コンパレーター出力の状態はＣＭＰＳＴレジスターを介して読み取ることができる。コンパレーター出力の所定のエッジに対応して割り込みが発生するように外部割り込み手段を設ける。これらのコンパレーターのヒステリシスは約２０ｍＶである。図４８はこれらのレジスターのフォーマットを示す。
【０２６６】
ＣＭＰＩレジスター
ＣＭＰＩ［７．．．４］：割り込み確認。これら４個の指令ビットはカッドコンパレーター・サブシステム５８からの割り込みリクエストをリセットするのに使用され、常態では０である。指令ビットに１を書き込むと、対応の割り込みリクエストが払われる。この４個のビットは読み書きレジスターではない。割り込みの重複を避けるため、１ビットを払う前に割り込みリクエストをリセットしなければならない。ビットの割り当てを表１２に示す。
【０２６７】
【表１２】
0003710831.tif 000013
ＣＭＰＩ［３．．．０］：割り込み許可。これら４個の制御ビットはコンパレーターの割り込みを許可するのに使用される。１ならばコンパレーター割り込みが可能となり、０ならば不能となる。割り込み許可前の過渡状態は無視されるから、真の意味での割り込み許可である。割り込みが継続状態でこの許可ビットを払えば、割り込みリクエストが取り消される。これらの４個のビットは真の読み書きレジスターとして構成される。ビット割り当てを表１３に示す。
【０２６８】
【表１３】
0003710831.tif 000014
ＣＭＰＳＴ［７．．．４］：割り込みリクエスト。これら４個の読み取り専用状態ビットはどのコンパレーターの割り込みがアクチブであるかを指示する。該ビットを読み取ることによってマイクロプロセッサー割り込みの原因を知ることができる。１は各コンパレーター出力ごとに割り込みリクエストを指示する。ビットの割り当てを表１４に示す。
【０２６９】
【表１４】
0003710831.tif 000015
ＣＭＰＳＴ［３．．．０］：コンパレーター出力。これら４個の読み取り専用ビットは４つのコンパレーターの出力状態を示す。１はコンパレーター出力が高レベル、入力が限界レベル以下であることを示す。ビット割り当てを表１５に示す。
【０２７０】
【表１５】
0003710831.tif 000016
コンパレーター・サブシステムはベクトル・アドレス＄ＦＦＦ６−＄ＦＦＦ７において同期割り込みを発生させる。
【０２７１】
２．Ｂ＋コンパレーター５０
Ｂ＋コンパレーター５０は詳しくは後述するが、給電を目的とするものである（図１２１Ｂ参照）。このコンパレーターの負入力はＶＲＥＦピン（公称＋２．５Ｖ）と接続する。正ピンはＢＳＥＮＳＥＳである。コンパレーター出力はＢＤＲＩＶＥに配置される。コンパレーターの仕様はＡｐｐｅｎｄｉｘＢに記載してある。
【０２７２】
３．Ａコンパレーター４９
Ａコンパレーター４９は通信コントローラー２９の受信回路と併用される。反転（ＡＮＥＧ）入力も非反転（ＡＰＯＳ）入力も入力ピンとして利用できる。出力はＡＯＵＴである。このコンパレーターは原則的にはＶＲＥＦに近似の入力電圧で動作する。このコンパレーターの仕様はＡｐｐｅｎｄｉｘＣに記載してある。
【０２７３】
４．ＰＷＭサブシステム６１
パルス幅変調出力６１は回路を介して出力ピンＰＷＭから得られる。この出力はＰＷＭレジスターに記憶されている８ビット値によって高低比を制御される同期的信号である。８ビット・パルス幅変調器への入力は４で分割したプロセッサーの相２であり、したがって、３．６８６４ＭＨｚの水晶発振器を使用する場合、ＰＷＭ周期は０．２７７８ｍｓとなる。ＰＷＭ周波数は水晶発振器周波数／１０２４である。ＰＷＭサブシステムは構成制御レジスター（Configuration Control Register) によって制御されない。
【０２７４】
インターフェース・レジスター
ＰＷＭサブシステム６１はメモリーのアドレススペースに配置された単一８ビット・レジスター（ＰＷＭ）によって制御される。図１２４は該レジスターのフォーマットである。
【０２７５】
ＰＷＭ：パルス幅変調比
ＰＷＭピンにおける高低信号レベル比はＰＷＭレジスター中の値によって決定される。ＰＷＭの８ビットが２５６を分母とする分数の分子（Ｎ）として取り出される。この分数は時間のどの部分に亘ってＰＷＭピンが高レベルとなるかを決定する。Ｎ＝０なら、ＰＷＭピンは低レベルのままであり、Ｎ＝＄８０なら、デューティーサイクルは５０％となる。リセット後、ＰＷＭレジスターも内部カウンター・レジスターも０にセットされ、ＰＷＭ出力は低レベルとなる。ＰＷＭレジスターに非ゼロ値が書き込まれると、ＰＷＭ出力は書き込み完了後２つのＰＨ２サイクルに亘って高レベルに移行する。出力は特定幅に亘って高レベルのままであり、次いで残りのＰＷＭサイクルに亘って低レベルに移行する。出力パルスはＰＷＭレジスターに新しい値が書き込まれるまでＰＷＭサイクル以内で連続的に反復する。現ＰＷＭサイクル終了後、新しいパルス幅が有効値となる。ＰＷＭレジスターはＰＷＭレジスターに書き込まれた新しい値がＰＷＭカウント・シーケンスのスタートにおいてのみ効力を示すようにダブル・バッファーされる。これによって擬似出力パルス幅の発生が回避される。
【０２７６】
ＰＷＭレジスターに書き込まれた値が０ならば、現ＰＷＭサイクルが完了した後も出力は低レベルのままとなる。ＰＷＭレジスターに０が書き込まれると次に非０値が書き込まれるまでＰＷＭは作用を禁止される。非０値が書き込まれた後のＰＷＭのスタートアップは常にＰＷＭレジスターへの書き込み完了から２つのＰＨ２クロック・サイクル後である。これにより、ＰＷＭサイクルは必ず所定時点にスタートすることになる。
【０２７７】
５０．プログラマブル・タイマー６０
ＩＣ１０は２つの出力比較レジスターを有する単一の１６ビット・プログラマブル・タイマー６０を含む。このタイマーはマイクロプロセッサー３０のＰＨ２クロックに基づいて動作する固定１／４プレスケーラーの出力によって駆動され、入力波形測定など多目的に利用されると同時に出力波形を形成する。パルス幅は数ｍｓから大きい値の秒まで可変である。タイマー６０は周期的割り込みを発生させたり、任意の内部クロック・サイクル数の経過を指示することもできる。タイマーのブロックダイヤグラムを図１２５に示した。また、タイミング・ダイヤグラムを図５０（ａ）−５０（ｄ）に示した。
【０２７８】
タイマーは１６ビット構成であるから、個々の機能は２つのレジスターによって表わされる。これらのレジスターは前記機能の高及び低バイトを含んでいる。一般に、特定のタイマー機能の低バイトをアクセスすれば、その機能の全制御が可能となり、高バイトをアクセスすると、低バイトもアクセスされるまでその特定タイマー機能が禁止される。割り込みが起らないようにするには、特定タイマー機能の高及び低バイト・レジスターの双方を操作しながら、条件コード・レジスター中の１ビットをセットしなければならない。これにより、高バイトがアクセスされてから低バイトがアクセスされるまでの間に割り込みが起こるのを防止できる。
【０２７９】
プログラマブル・タイマーの重要素子はマイクロコントローラー内部ＰＨ２クロックを４で除算するプレスケーラーの次に来る１６ビット非安定カウンターである。水晶発振器が４ＭＨｚなら、プレスケーラーはタイマーに２．００μｓの分解能を与える。内部ＰＨ２クロックの低い部分ではカウンターが増大方向にクロックされる。ソフトウェアはいつでもカウンターをその値に影響を及ぼさずに読むことができる。
【０２８０】
ダブル・バイト非安定カウンターは２つの場所のいずれかから、即ち、カウンター・レジスター（ＴＣＲＨ，ＴＣＲＬ）または交代カウンター・レジスター（ＴＡＲＨ，ＴＡＲＬ）から読み取ることができる。カウンター・レジスターの最下位バイトを読み取るだけの読み取りシーケンスでは読み取り時におけるカウンター値が得られる。カウンターの双方の場所を読み取る際にまず最上位バイトをアドレスすると、最下位バイトがバッファへ転送される。このバッファ値は例えユーザーが数回に亘って最上位バイトを読み取っても最初の最上位バイト読み取り後、固定されたままである。カウンター・レジスター（ＴＣＲＬ）または交代カウンター・レジスター（ＴＡＲＬ）の最下位バイトを読み取る時にバッファを呼び出して総カウンター値の読み取りシーケンスを完了する。カウンター・レジスターまたは交代カウンター・レジスターを読み取る際に、もし最上位バイトを読み取ったら、シーケンスを完結するために最下位バイトも読み取らねばならない。
【０２８１】
非安定カウンターはプログラムによってロードしたり、ストップすることはできない。パワーオン・リセットまたはデバイス・リセット中にカウンターが＄ＦＦＦＣにセットされ、発振器の始動遅延時間経過後に作動を開始する。カウンターは１６ビットであり、固定４分割プレスケーラーに先行されるから、カウンター中の値は２６２，１４４ＭＰＵ  ＰＨ２クロック・サイクルごとに繰り返す。カウンターが＄ＦＦＦＦから＄００００にロールオバーすると、タイマー・オーバーフロー・フラッグ・ビット（ＴＯＦ）がセットされる。割り込み許可ビット（ＴＯＩＥ）をセットすることによって、カウンターのロールオバーと同時に割り込みを許可することもできる。
【０２８２】
プログラマブル・タイマーは以下に述べる１２個のアドレス可能８ビット・レジスターを使用することによって機能させる。なお、高、低という表現はバイトの重みを表わす。これらのレジスターのフォーマットを図５１に示した。
【０２８３】
タイマーは２つの１６ビット出力比較レジスターを有し、各１６ビット・レジスターは２つの８ビット・レジスターから成る。１次出力比較レジスターはＴＯＣＨ及びＴＯＣＬから成り、ＴＯＣＨは最上位バイトである。２次出力比較レジスターはＴＳＣＨ及びＴＳＣＬから成る。これらの出力比較レジスターは出力波形の制御や時間経過の指示などいくつかの目的に利用できる。すべてのビットが読み書き可能であり、タイマー・ハードウェアによって変更されないという点がこれらのレジスターの特徴である。リセットがこれらのレジスターの内容に影響することはなく、比較機能を利用しないなら、これらのレジスターの４バイトをメモリー場所として利用できる。
【０２８４】
各出力比較レジスターの内容はＰＨ２クロックの４番目の立上がりエッジごとに非安定カウンターの内容と比較される。もし一致すれば、対応の出力比較フラッグ（ＰＯＣＦまたはＳＯＣＦ）ビットがセットされ、対応の出力レベル（ＰＬＶＬまたはＳＬＶＬ）ビットが該当の出力レベル・ラッチ中へクロックされる。出力比較レジスター及び出力レベル・ビット中の値は、出力波形を制御したり新しい経過タイムアウトを設定するため、比較結果が出るごとに変更しなければならない。対応の割り込み許可ビット、即ち、ＯＣＩＥがセットされると、出力比較終了に続いて割り込みが可能になる。
【０２８５】
最上位バイト（ＴＯＣＨまたはＴＳＣＨ）を含んでいる出力比較レジスターへのプロセッサー書き込みサイクル後、最下位バイトが書き込まれるまで対応の出力比較機能が禁止される。最上位バイトを書き込む場合、ユーザーは両方のバイトを書き込まねばならない。最下位バイトだけ書き込んでも比較機能は禁止されない。内部プレスケーラーの作用下に４内部ＰＨ２クロック・サイクルごとに非安定カウンターが更新される。出力比較レジスターの更新に要する最短時間は内部ハードウェアではなくソフトウェア・プログラムに左右される。
【０２８６】
プロセッサーが出力比較レジスターのどちらかのバイトに書き込んでも他方のバイトに影響が及ぶことはないし出力比較ピンＴＣＭＰで出力レベル・ビットが得られる前に有効な出力比較が行なわれねばならない。
【０２８７】
出力比較フラグ（ＰＯＣＦ，ＳＯＣＦ）も出力比較レジスターもリセットに影響されないから、ソフトウェアで出力比較機能を初期設定する際に注意を払わねばならない。下記の手続きが望ましい：
１．低バイトが書き込まれるまで以後の比較を禁止するため、出力比較レジスターの高バイトに書き込む。
【０２８８】
２．タイマー状態レジスターを読み、すでにセットされているなら出力比較フラグを払う。
【０２８９】
３．出力比較レジスターの低バイトに書き込むことにより、出力比較機能を可能にし、出力比較フラグを払う。
【０２９０】
このプロシージアの目的は出力比較フラッグが、読み取り時点から出力比較レジスターへの書き込みが行なわれるまでセットされないようにすることである。ソフトウェアの例を以下に示す。
【０２９１】
Ｂ７        １６        ＳＴＡ        ＯＣＭＰＨＩ
ＩＮＨＩＢＩＴ  ＯＵＴＰＵＴ  ＣＯＭＰＡＲＥ
Ｂ６        １３        ＬＤＡ        ＴＳＴＡＴ        ＡＲＭ
ＯＣＦ  ＢＩＴ  ＩＦ  ＳＥＴ
ＢＦ        １７        ＳＴＸ        ＯＣＭＰＬＤ
ＲＥＡＤＹ  ＦＯＲ  ＮＥＸＴ  ＣＯＭＰＡＲＥ
１６ビット入力捕捉レジスターを構成する２つの８ビット・レジスター（ＴＩＣＨ，ＴＩＣＬ）は読み取り専用であり、入力捕捉エッジ検出器によって一定の変換が感知された後、非安定カウンターの値をラッチするのに利用される。カウンター・トランスファをトリガーするレベル変換は入力エッジ・ビット（ＩＥＤＧ）によって決定される。リセットは入力捕捉レジスターの内容に影響しない。
【０２９２】
入力捕捉によって得られる結果は外部変換に先行するＰＨ２プロセッサー・クロックの立上がりエッジにおける非安定カウンターの値よりも大きい（図１２６に示すタイミングダイヤグラム参照）。このタイムラグは内部同期化に必要である。分解能はタイマーが４つのＰＨ２クロック・サイクルごとに増分することを可能にするプレスケーラーによって影響される。
【０２９３】
非安定カウンターの内容は入力捕捉フラッグ（ＩＣＦ）がセットされているか払われているかに関係なく然るべき信号変換に呼応して入力捕捉レジスターへ転送される。入力捕捉レジスターは常に最近入力捕捉に対応する非安定カウンター値を含んでいる。
【０２９４】
入力捕捉レジスターの最上位バイト（ＴＩＣＨ）の読み取り後、レジスターの最下位バイトが読み取られるまではカウンター・トランスファが禁止される。この特性により、達成可能な最小パルス周期は必然的に捕捉ソフトウェア・ルーチン及びメイン・プログラムとの相互作用に費やされる時間によって決定される。例えば、命令ＢＲＳＥＴ，ＢＲＡ，ＬＤＡ，ＳＴＡ，ＩＮＣＸ，ＣＭＰＸ，ＢＥＱなどを使用するポーリング・ルーチンなら完結に３４内部ＰＨ２サイクルを必要とするであろう。非安定カウンターはプレスケーラーの作用下に４プロセッサー・クロック・サイクルごとに増分する。
【０２９５】
入力捕捉レジスターの最下位バイト（ＴＩＣＬ）の読み取りは非安定カウンターのトランスファを禁止しない。最小パルス周期はソフトウェアが最下位バイトを読み取り、必要な動作を行なうのに十分な周期である。それぞれが内部プロセッサー・クロックの両エッジで起こるから、入力捕捉レジスターの読み取りと非安定カウンター・トランスファとの間に衝突はない。
【０２９６】
タイマー制御レジスター
タイマー制御レジスター（ＴＣＲ）は５個の制御ビットを含む読み書きレジスターである。５個のうち３個のビットはタイマー状態レジスター中の３つのフラッグ・ビットのそれぞれと関連する割り込みを制御する。残り２個のビットは１）捕捉エッジ検出器によってどちらのエッジが有効であるか；２）成功裡に完了した出力比較に応答して出力レベル・ラッチ中へクロックすべき次の値を制御する。リセットによって影響される時間部分はタイマー制御レジスターと非安定カウンターだけである。出力比較ピン（ＳＣＭＰ）は外部リセットの期間中低レベルを強制され、有効な比較動作の結果変更されるまでは低レベルのままである。タイマー制御レジスターのビット割り当てを図５１に示した。
【０２９７】
ＴＣＲ［０］：１次出力レベル（ＰＬＶＬ）。１次出力レベル・ビット（ＰＬＶＬ）の値は出力比較が成功裡に完了するのに伴なって連携の出力レベル・ラッチ中へクロックされ、出力比較ピンＰＣＭＰに現われる。ＰＬＶＬ及び１次出力レベル・ラッチはリセットによって払われる。ＰＬＶＬ中に０が含まれるとＰＣＭＰに低出力レベルが現われる。
【０２９８】
ＴＣＲ［１］：入力エッジ極性（ＩＥＤＧ）。入力エッジ（ＩＥＤＧ）の値はＰＤ７／ＴＣＡＰピンにおけるどちらのレベル変換が入力捕捉レジスターへの非安定カウンター移行をトリガーするかを決定する。リセットはＩＥＤＧビットに影響しない。０は立下がりエッジを選択する。
【０２９９】
ＴＣＲ［２］：２次出力レベル（ＳＬＶＬ）。２次出力レベル・ビット（ＳＬＶＬ）の値は出力比較が成功裡に完了するのに伴なって連携の出力レベル・ラッチ中へクロックされ、２次出力比較ピンＳＣＭＰに現われる。ＳＬＶＬ中に０が含まれるとＳＣＭＰは低出力レベルとなる。
【０３００】
ＴＣＲ［４］：２次出力比較割り込み許可（ＳＣＩＥ）。２次出力比較割り込み許可（ＳＣＩＥ）ビットがセットされると、ＳＯＣＦ状態フラッグがセットされさえすればタイマー割り込みが可能となる。ＳＣＩＥビットが払われると、割り込みが禁止される。このビットはリセットによって払われる。
【０３０１】
ＴＣＲ［５］：タイマー・オーバフロー割り込み許可（ＴＯＩＥ）。タイマー・オーバフロー割り込み許可（ＴＯＩＥ）ビットがセットされると、ＴＯＦ状態フラッグが（タイマー状態レジスター中に）セットされさえすればタイマー割り込みは可能となる。ＴＯＩＥビットは払われると、割り込みが禁止される。ＴＯＩＥビットはリセットによって払われる。
【０３０２】
ＴＣＲ［６］：１次出力比較割り込み許可（ＯＣＩＥ）。１次出力比較割り込み許可（ＯＣＩＥ）ビットがセットされると、ＰＯＣＦ状態フラッグがセットされさえすればタイマー割り込みが可能となる。ＯＣＩＥビットが払われると、割り込みが禁止される。このビットはリセットによって払われる。
【０３０３】
ＴＣＲ［７］：入力捕捉割り込み許可（ＩＣＩＥ）。入力捕捉割り込み許可（ＩＣＩＥ）ビットがセットされると、ＩＣＦ状態フラッグが（タイマー状態レジスター中で）セットされさえすればタイマー割り込みが可能となる。ＩＣＩＥビットが払われると割り込みが禁止される。ＩＣＩＥビットはリセットによって払われる。
【０３０４】
タイマー状態レジスター
タイマー状態レジスター（ＴＳＲ）は読み取り専用状態情報を含む４ビット・レジスターである。これら４個のビットは下記の内容を示す：
□ＴＣＡＰピンにおいて適正な変換が行なわれ、その結果、非安定カウンターの内容が入力捕捉レジスターへ転送された。
【０３０５】
□非安定カウンターと出力比較レジスターの１つとの間に一致が見られた。
【０３０６】
□非安定カウンターが＄ＦＦＦＦを含んでいる（タイマー・オーバフロー）
。
【０３０７】
タイマー状態レジスターを図５１に示した。図５０のタイミングダイヤグラムはタイマー状態レジスター・ビットとのタイミング関係を示す。
【０３０８】
ＴＳＲ［４］：２次出力比較フラッグ（ＳＯＣＦ）。１次出力比較レジスターの内容が非安定カウンターの内容と一致すれば２次出力比較フラッグ（ＳＯＣＦ）がセットされる。ＳＯＣＦは（ＳＯＣＦをセットして）タイマー状態レジスターを呼び出し、次いで２次出力比較レジスターの低バイトを書き込むことによって払われる。リセットは２次出力比較フラッグに影響を及ぼさない。
【０３０９】
ＴＳＲ［５］：タイマー・オーバフロー・フラッグ（ＴＯＦ）。タイマー・オーバフロー・フラッグ（ＴＯＦ）ビットは＄ＦＦＦＦから＄００００への非安定カウンターの変換によってセットされる。このフラッグは（ＴＯＦをセットして）タイマー状態レジスターを呼び出し、次いで非安定カウンターの最位バイトを呼び出すことで払われる。リセットはＴＯＦビットに影響を及ぼさない。
【０３１０】
ＴＳＲ［６］：１次出力比較フラッグ（ＰＯＣＦ）。１次出力比較レジスターの内容が非安定カウンターの内容と一致すると、１次出力比較フラッグ（ＰＯＣＦ）がセットされる。（ＰＯＣＦをセットとして）タイマー状態レジスターを呼び出し、次いで１次出力比較レジスターの低バイトを書き込むことによってＰＯＣＦが払われる。リセットは１次出力比較フラッグに影響を及ぼさない。
【０３１１】
ＴＳＲ［７］：入力捕捉フラッグ（ＩＣＦ）。入力捕捉エッジ検出器が所定のエッジを感知すると入力捕捉フラッグ（ＩＣＦ）がセットされる。このフラッグはプロセッサーが（ＩＣＦをセットして）タイマー状態レジスターを呼び出し、次いで入力捕捉レジスターの低バイトを呼び出すことで払われる。リセットは入力比較フラッグに影響を及ぼさない。
【０３１２】
タイマー状態レジスターを呼び出すことでこの呼び出し中にたまたまセットされる状態ビットを払うのに必要な第１条件が満たされ、残るステップは状態ビットと連携するレジスターを呼び出すことだけである。多くの場合、これが入力捕捉及び出力比較機能を妨げることはない。
【０３１３】
問題が起こるとすれば、経過時間を測定するためタイマー・オーバフロー機能を利用し、アットランダムな時点で非安定カウンターを読む場合である。ソフトウェアに適切な工夫を凝らさないと、次のような場合にタイマー・オーバフロー・フラッグが意図に反して払われる恐れがある。即ち、１）ＴＯＦがセットされたままタイマー状態レジスターの読み取りまたは書き込みが行なわれる；２）フラッグと無関係の目的で非安定カウンターの最下位バイトが読み取られる。カウンター交代レジスターは非安定カウンターと同じ値を含んでいるから、タイマー状態レジスター中のタイマー・オーバフロー・フラッグに影響を及ぼすことなく任意の時点においてこの交代レジスターを読むことができる。
【０３１４】
ＷＡＩＴ命令中、プログラマブル・タイマーは正常に動作し続け、割り込みを発生させることによって待機状態からＣＰＵをトリガーすることができる。この時点ではＩＣ１０においてＳＴＯＰ命令が無効化されている。
【０３１５】
５．直列周辺インターフェース（ＳＰＩ）５４
直列周辺インターフェース（ＳＰＩ）サブシステム５４は直列母線を介して通信する周辺装置を有効に接続するように構成されている。マルチプロセッサー・システム内でのプロセッサー間通信用にも利用できる。ＳＰＩは種々のプロトコルを使用して通信する装置の接続を可能にするいくつかの多目的動作モードに適応できる。ＳＰＩは本質的には８ビット・シフトレジスターであり、入出データにそれぞれ対応する別々のピン、クロックのためのピン、及びデバイス選択機能のための第４のピンを有する。ＳＰＩの機能は次の通りである：全二重三線同期転送；マスターまたはスレーブ動作；４通りのプログラマブル・マスター・ビット伝送速度；プログラマブル・クロック極性及び位相；伝送割り込みフラッグの終わり；書き込み衝突フラッグ保護；及びマスター／マスター・モード故障保護。
【０３１６】
ＳＰＩはメモリー・アドレス：＄ＯＣ、＄ＯＢ及び＄ＯＡにそれぞれ配置された３つのレジスターＳＰＤ，ＳＰＳＲ及びＳＰＣＲによって制御される。
【０３１７】
ＳＰＩは２種類の方式、即ち、シングルマスター及びマルチマスター方式で利用することができる。図５２はこの２つの方式の基本回路を示す。図示のように、ＭＯＳＩ，ＭＩＳＯ及びＳＣＫピンはいずれも４つのデバイスのそれぞれにおける等価のピンに接続されている。マスター・デバイスがＳＣＫクロックを発信し、すべてのスレーブがこれを受信する。スレーブ・デバイスの選択は各スレーブ・デバイスにおける３つの個々のスレーブ選択ピンに接続された３つのポートピンによって行なわれる。マスターがそのＳＳＮピンをプルダウンするとスレーブ・デバイスが選択される。マスターがＭＯＳＩ（出力）からデータを伝送すると、選択されたスレーブがこれをＭＯＳＩ（入力）でこれを受信する。複数のスレーブが選択される場合、ＭＩＳＯにおいて母線のコンテンションが起こるのを回避するため注意を要する。１つのスレーブ・デバイスだけがＭＩＳＯピンを駆動できる。ＭＯＳＩにおいてマスターからデータがシフトアウトされるのに伴なって、ＭＩＳＯにおいてデータがシフトインされる。スレーブ・デバイスが受信専用なら、ＭＩＳＯへの接続は不要である。
【０３１８】
もっと複雑なマルチマスター・システムを図５３に示した。このシステムでは複数の潜在的なマスター・デバイスからスレーブ選択伝送路が形成される。選択伝送路を一度に制御できるのは１つのマスター・デバイスだけである。マスター制御の交換を行なうにはＩ／Ｏポートを介してハンドシェーク法を利用するか、或いは直列周辺インターフェース・システムを介してコード化メッセージを交換しなければならない。このシステムにおいて使用される主な制御ビットはＳＰＣＲ中のＭＳＴＲビット及びＳＰＳＲ中のＭＯＤＦビットである。
【０３１９】
４つのピンが直列周辺インターフェース・サブシステム５４に接続しており、選択されたＳＰＩデータ・ピン・マスク・オプションに応じてこれらのピンのうちの２つ（ＭＯＳＩ及びＭＩＳＯ）が動作する。
【０３２０】
ＭＯＳＩ：マスター・アウト・スレーブ・イン。このピンの動作は選択されるＳＰＩデータ・ピン・マスク・オプションによって決定される。もし双向オプションが選択されれば、ＭＯＳＩピンは双向性であり、マスター・モード・デバイスにおけるデータ出力、スレーブ・モード・デバイスにおけるデータ入力として構成される。もし単向オプションが選択されると、ＭＯＳＩピンは常に出力である。データはこの伝送路を介してマスターからスレーブへまず最上位ビットから転送される。図５４のタイミングダイヤグラムはデータとクロック（ＳＣＫ）との関係を示す。図示のように、制御ビットＣＰＯＬ及びＣＰＨＡを使用して４通りのタイミング関係を選ぶことができる。マスター・デバイスはスレーブ・デバイスがデータをラッチできるように常にクロック・エッジよりも１／２サイクル前にＭＯＳＩピンからデータを出力することができる。なお、データ転送が正しく行なわれるためには、マスター・デバイスもスレーブ・デバイスも同じタイミング・モードにプログラムしなければならない。
【０３２１】
マスター・デバイスがＭＯＳＩ伝送路を介してスレーブ・デバイスへデータを伝送すると、スレーブ・デバイスはもし双向オプションが選択された場合なら、ＭＩＳＯピンを使用して、もし単向オプションが選択された場合ならＭＯＳＩピンを使用してマスター・デバイスへデータを送ることによって応答する。この全二重伝送はデータの送信についても受信についても同じクロック・エッジと同期させられる。内部データ・ストローブは常にデータのシフトイン及びシフトアウトに使用されるエッジとは逆のクロック位相を使用する。伝送されるバイトは受信されるバイトに置き換えられるから、トランスミッター・エンプティー状態ビット及びレシーバー・フル状態ビットを別々に設ける必要はなく、単一の状態ビット（ＳＰＩＦ）でＩ／Ｏ動作完了を表わすことができる。
【０３２２】
ＭＯＳＩピンの構成はＳＰＣＲ中のＭＳＴＲビット及び選択されるＳＰＩデータ・ピン・マスク・オプションに応じて異なる。選択されたマスク・オプションが単向性なら、ＭＯＳＩピンは常に出力である。もし選択されたマスク・オプションが双向性なら、ＭＯＳＩピンはＭＳＴＲビットが１の場合に出力、０の場合に入力となる。
【０３２３】
ＭＩＳＯ：マスター・イン・スレーブ・アウト。このピンの動作はＳＰＩデータ・ピン・マスク・オプションによって決定される。もし双向マスク・オプションが選択されれば、ＭＩＸＯピンは双向性であり、マスター・デバイスにおいてはデータ入力、スレーブ・デバイスにおいてはデータ出力として構成される。もし単向マスク・オプションが選択されれば、ＭＩＳＯピンは常に入力である。このようにしてデータがスレーブからマスターへ最上位ビットから先に逐次転送される。スレーブとして構成された場合、ＭＩＳＯ及びＭＯＳＩピンはＳＳＮピンにおける低レベルによって選択されない限り高インピーダンス状態となる。図５４から明らかなように、制御ビットＣＰＯＬ及びＣＰＨＡを使用することにより４通りのタイミング関係が得られる。マスター・デバイスはスレーブに十分なデータ・セットアップ時間があたえられるように、常にＳＣＫにおける選択されたクロック・エッジよりも１／２サイクル前にＭＯＳＩ伝送路を介してデータを伝送する。
【０３２４】
マスター・デバイスがマスターのＭＯＳＩピンを介してスレーブ・デバイスにデータを送信すると、スレーブ・デバイスはマスターのＭＩＳＯピンを介してマスターにデータを送ることによって応答する。この全二重送信はマスター・デバイスから供給されるＳＣＫのクロック・エッジにデータ・イン及びデータ・アウトの双方を同期させる。ＳＰＳＲ中の単一の状態ビット（ＳＰＩＦ）を利用することにより、Ｉ／Ｏ動作が完了したことを示す。
【０３２５】
マスター・デバイスでは、ＳＰＣＲ中のＭＳＴＲ制御ビットをプログラムによってにセットすることにより、ＭＩＳＯピンでデータを受信するように構成する。スレーブ・デバイスではＳＳＮピンにおける低レベルによってＭＩＳＯピン（または単向マスク・オプションが選択された場合ならばＭＯＳＩピン）が割り込みを許可される。スレーブ・デバイスにおいてＳＳＮが高レベルなら、ＭＩＳＯ及びＭＯＳＩピンは高インピーダンス状態と  ＳＣＫ：直列クロック。直列クロックはデバイスのＭＯＳＩ及びＭＩＳＯピンを介してのデータＩ／Ｏを同期させるのに使用される。マスター・デバイス及びスレーブ・デバイスは８クロック・パルスに亘って情報データ・バイトを交換できる。ＳＣＫはマスター・デバイスによって形成されるから、ＳＣＫピンはすべてのスレーブ・デバイスにおいて入力となり、スレーブ・データ転送を同期させる。クロックのタイプ及びクロックとデータとの関係は後述するＳＰＣＲ中のＣＰＯＬ及びＣＰＨＡビットによって制御される。タイミングについては図５４を参照されたい。
【０３２６】
マスター・デバイスは内部プロセッサー・クロックによって駆動される回路を介してＳＣＫを発生させる。マスター・デバイスのＳＰＣＲ中の２個のビット（ＳＰＲＯ及びＳＰＲ１）がクロック速度を選択する。マスター・デバイスはＳＣＫを使用することによりＭＩＳＯ伝送路から入来するスレーブ・デバイス・データをラッチし、ＭＯＳＩピンからスレーブ・デバイスへデータをシフトアウトする。マスター・デバイスもスレーブ・デバイスもＳＰＣＲ中のＣＰＯＬ及びＣＰＨＡによって制御されるのと同じタイミング・モードで作動させねばならない。スレーブ・デバイスにおいては、ＳＰＲＯ及びＳＰＲ１はＳＰＩの動作に影響を及ぼさない。
【０３２７】
ＳＳＮ：スレーブ選択。この低−真入力ピンはスレーブ・デバイスのデータ転送を可能にするのに使用される。データがスレーブ・デバイスによって確実に受け入れられるようにするため、ＳＳＮピンがＳＣＫの発生前に低レベルとなり、最終（第８）ＳＣＫサイクルが終わるまで低レベルのままでなければならない。図５４はＣＰＨＡ及びＣＰＯＬの種々の組み合わせに関連してＳＣＫとデータとの関係を示すスレーブ・デバイスにおいてＳＳＮがまずプルダウンされると、下記の事象が起こる：
１．該当の出力ピンが第１データ・ビットで駆動される。もしＳＰＩデータ・ピン・オプションが双向性なら、該当ピンはＭＩＳＯピンであり、単向性ならＭＯＳＩピンである。
【０３２８】
２．ＣＰＨＡ＝０なら、スレーブ・デバイスのデータ・レジスターへの書き込みが阻止される。
【０３２９】
ＳＰＳＲ中のＷＣＯＬ状態フラッグの記述はＩ／Ｏデータ・レジスターに対するＳＳＮ入力及びＣＰＨＡの作用に関する情報を含む。スレーブ・デバイスにおいてＳＳＮが高レベルであれば、該当の出力ピンが強制的に高インピーダンス状態となる。ＳＣＫ及び該当入力ピンはもしスレーブ・デバイスのＳＳＮピンが高レベルなら、このスレーブ・デバイスによって無視される。
【０３３０】
デバイスがマスター・モードであれば、このデバイスはＳＳＮ入力を低レベルにあるかどうかを絶えずモニターする。ＳＳＮ入力が低レベル側へ駆動されると、マスター・デバイスはスレーブ・デバイスとなる。これにより、特定のシステムのＳＳＮ伝送路を制御するマスターは１つだけということになる。ＳＳＮピンが低レベルであると検出されると、ＳＰＣＲ中のＭＳＴＲビットが払われる。またＳＰＣＲ中の制御ビットＳＰＥも払われ、その結果、ＳＰＩの割り込みが禁止される。ＳＰＳＲ中のＭＯＤＦフラッグ・ビットもセットされ、他のデバイス・マスターになろうとしていることをプログラムに対して指示する。ソフトウェア・エラーがあれば、２つのデバイスが同時にマスターになろうとする事態になるが、このエラー検出を利用して“バックアップ・マスター”を設定し、故障システムを再始動するようにシステムを構成することができる。
【０３３１】
インターフェース・レジスター
ＳＰＩは３つのレジスター：ＳＰＤ，ＳＰＳＲ及びＳＰＣＲによって制御される。これらのレジスターはＳＰＩのために制御、状態及びデータ記憶機能を果たす。図１３１はレジスターのフォーマットを示す。
【０３３２】
ＳＰＤ：直列データ・レジスター。この８ビット読み書きレジスターは同期直列母線によるデータ送受信に使用される。このレジスターへの書き込みだけで他のバイトの送受信が開始され、このことはマスター・デバイスにおいてのみ起こる事象である。スレーブ・デバイスがそのＳＰＤレジスターに書き込んでも送信は始まらない。データ・バイトの送信が完了すると・マスター・デバイスのＳＰＳＲにもスレーブ・デバイスのＳＰＳＲにもＳＰＩＦ状態ビットがセットされる。ＳＰＩＦをセットしてＳＰＳＲを呼び出してからＳＰＤを書き込むか読み取るかすると、ＳＰＩＦが払われる。
【０３３３】
ＳＰＩＦビットがセットされるクロック・サイクルにおいて、シフト・レジスター中の受信データ・バイトのコピーがバッファへ移動する。プログラムがＳＰＲを読み取ると、バッファが読み取られる。マスター・デバイスがいくつかのデータ・バイトを送信し、しかもスレーブ・デバイスが最初のＳＰＩＦを払うため内部的に応答していないオーバラン状態においては、スレーブ・デバイスの受信バッファ中に第１バイトだけが存在し、他のバイトはすべて失われる。プログラムはいつでもバッファを読み取ることができる。シフトレジスターから読み取りバッファへの第２データ転送が開始されるまでに第１ＳＰＩＦを払わねばならず、さもないとオーバラン状態が持続する。
【０３３４】
ＳＰＤへの書き込みはバッファされず、データは送信のためシフトレジスター内へ直接移される。送信中はＳＰＤ呼び出しが制限される。ＳＰＤ利用の制限を理解するにはＷＣＯＬおよびＳＰＩＦ状態ビットに関する説明を検討する必要がある。
【０３３５】
ＳＰＳＲ：ＳＰＩ状態レジスター。この３ビット読み取り専用レジスターはＳＰＩの動作状態を指示するのに使用される。もしＳＰＣＲ中のＳＰＩＥ制御ビットによって割り込みが許可されるなら、これらの状態フラッグの２つ（ＳＰＩＦおよびＭＯＤＦ）が割り込みを開始させる。
【０３３６】
ＳＰＳＲ［７］−ＳＰＩＦ：転送フラッグ。この状態フラッグはデバイスと外部デバイスとの間のデータ転送が完了したことを指示する。転送が完了するとＳＰＩＦがセットされ、もしＳＰＩＥ＝１なら、ＳＰＩ割り込みが起こる。ＳＰＩＦがセットＳＡＲＥＴＥＩＲＵクロック・サイクルにおいて、シフトレジスター中の受信データ・バイトのコピーが受信バッファ・レジスターへ移動する。ＳＰＤが読み取られるとき、実際に読み取られるのは受信バッファ・レジスターである。マスター・デバイスがいくつかのデータ・バイトを送信し、しかもスレーブ・デバイスが第１ＳＰＩＦに応答していないオーバラン状態では、受信バッファ・レジスター中には送信された第１バイトしか存在せず、他のバイトはすべて失われる。
【０３３７】
データ転送はマスター・デバイスがそのＳＰＤに書き込むことによって開始される。ＳＰＩＥをセットしながらＳＰＳＲを呼び出すソフトウェアの呼び出し動作、およびこれに続くＳＰＤの書き込みまたは読み取りによってＳＰＩＦが払われる。これはマスター・デバイスにおいて起こる事象である。スレーブ・デバイスにおいては第２伝送時の呼び出しシーケンスによってＳＰＩＦが払われるが、オーバラン状態を防ぐためには第２ＳＰＩＦの前に払わねばならない。ＳＰＩＦビットはリセットによって払われる。
【０３３８】
ＳＰＳＲ［６］−ＷＣＯＬ：書き込み衝突。データ転送の進行中にＳＰＩデータ・レジスター（ＳＰＤ）への書き込みが試みられると、この動作フラッグがセットされる。転送はそのまま継続され、書き込み動作は成功しない。受信データ・バイトは呼び出しが常にプロセッサー動作と同期して行なわれる受信バッファ・レジスター中にあるから、読み取りの衝突は起こらない。もし書き込みにつき衝突が起こればＷＣＯＬがセットされるが、転送が完了するまでＳＰＩ割り込みは起こらない。ＷＣＯＬビットはあくまでも状態フラッグである。
【０３３９】
ＷＣＯＬをセットしながらＳＰＳＲを呼び出すソフトウェアの呼び出し動作、およびこれに続く１）ＳＰＩＦビットのセットに先立つＳＰＤの読み取り、または２）ＳＰＩＦビットのセット後のＳＰＤの読み取りまたは書き込みによってＳＣＯＬが払われる。ＳＰＩＦビットのセットに先立ってＳＰＤを書き込むことで別のＷＣＯＬ状態フラッグが発生する。すでにセットされているＳＰＩＦおよびＷＣＯＬビットを、ＳＰＤの書き込みなど一連のクリア動作で払う試みがなされている間に第２転送がスタートすれば、ＳＰＩＦビットだけが払われる。
【０３４０】
マスター動作モードにおいてもスレーブ動作モードにおいても、外部データ転送の進行中にＳＰＤへの書き込み衝突が起こる可能性があるが、適切にプログラムすれば、マスター・デバイスはこの衝突を回避するのに十分な情報を得ることができる。マスター・デバイスにおける衝突は内部クロック（ＳＣＫ）の転送中に行なわれるＳＰＤの書き込みとして定義される。マスター・デバイスではＳＳＮピンにおける信号は常に高レベルでなければならない。
【０３４１】
スレーブ・デバイスにおける衝突には下記の２つのモードがある。
【０３４２】
□ＣＰＨＡ制御ビットが０のとき、スレーブ・デバイスに１つの問題が発生する。ＣＰＨＡが０ならば、第１クロックの変換でデータがラッチされる。スレーブ・デバイスはこの変換の発生を知るすべがないから、ＳＳＮピンがプルダウンされた後にＳＰＤを書き込もうとすれば、スレーブ・デバイスの衝突が起こる。ＣＰＨＡビットが０ならば、スレーブ・デバイスのＳＳＮピンはデータをそのＳＰＤ中に凍結し、データの変更を許さない。マスター・デバイスは転送するバイトとバイトとの間でスレーブ・デバイスのＳＳＮピンのレベルを高くしなければならない。
【０３４３】
□ＣＰＨＡの状態が１のときに発生するのが第２衝突モードである。ＣＰＨＡがセットされると、スレーブ・デバイスは第１データ転送のラッチに先立ってクロック（ＳＣＫ）エッジを受信しようとする。この第１クロック・エッジはデータをスレーブ・デバイスのＳＰＤ中に凍結し、レジスターの最上位ビットをスレーブ・デバイスのＭＩＳＯピンへ駆動する。ＳＳＮピンが低レベル状態になるとスレーブ・デバイスが割り込み可能となるが、第１ＳＣＫクロック・エッジまではＭＩＳＯピンの割り込みは許可されない。転送が進行中にＳＰＤが呼び出されるとＷＣＯＬビットだけがセットされる。第２の衝突モードに限って、マスター・デバイスは複数のデータ・バイトが転送されている間、問題なくスレーブ・デバイスのＳＳＮピンを低レベルに保持することができる。
【０３４４】
ＷＣＯＬの特殊なケースがスレーブ・デバイスにおいて起こる。即ち、スレーブ・デバイスのプロセッサーがそのＳＰＤに書き込みを行なうのと同時にマスター・デバイスが転送シーケンスをスタートする（ＣＰＨＡ＝１ならエッジまたはＳＣＫ；またはＣＰＨＡ＝０ならアクチブなＳＳＮ変換）場合に起こる。このケースでは、スレーブ・プロセッサーによって書き込まれたデータ・バイトが失われ、ＳＰＤのそれまでの内容がマスター・デバイスのＳＰＤへ転送される。マスター・デバイスはスレーブ・デバイスへ転送された最終バイトを再び受信するから、ソフトウェア・プロトコルを然るべく設計すれば、致命的な衝突を検出することができる。
【０３４５】
スレーブ・デバイスはマスター・デバイスと非同期的に動作するから、ＷＯＣＬビットを衝突発生のインジケーターとして利用することができる。ソフトウェア通信プロトコルはこの非同期動作から発生する恐れがある衝突に対応できるように設計しなければならない。ＷＣＯＬビットはリセットによって払われる。
【０３４６】
ＳＰＳＲ［４］−ＭＯＤＦ：モード故障。このフラッグの機能はマスター動作モードに関するフラッグである。もしデバイスがスレーブ・デバイスなら、ＭＯＤＦビットは０から１へトグルできなくなるが、デバイスがスレーブ・モードになるのを防げない。ＭＯＤＦビットは常態では０であり、マスター・デバイスのＳＳＮピンがプルダウンされた時にだけセットされる。ＭＯＤＦビットをセットすることで内部ＳＰＩサブシステムに下記のような影響が現われる：
１．ＭＯＤＦがセットされ、ＳＰＩＥ＝１ならＳＰＩの割り込みが起こる。
【０３４７】
２．ＳＰＥビットが強制的に０となる。その結果、ＳＣＫ，ＭＯＳＩおよびＭＩＳＯピンにおけるすべての出力駆動がブロックされる。
【０３４８】
３．ＭＳＴＲが強制的に０となり、デバイスがスレーブ・モードに設定される
。
【０３４９】
ＭＯＤＦをセットしながら、ＳＰＳＲを呼び出すソフトウェアの呼び出し動作およびこれに続くＳＰＣＲへの書き込みによってＭＯＤＦが払われる。このクリア・シーケンス中に、またはＭＯＤＦビットがクリアされた後、制御ビットＳＰＥおよびＭＳＴＲを元の設定状態に戻すことができる。ハードウェアは適正に行われるクリア・シーケンス中でない限り、ＭＯＤＦが１である状態でプログラムがＳＰＩおよびＭＳＴＲビットをセットすることを許さない。ＭＯＤＦフラッグ・ビットはシステム制御上マルチ・マスター衝突が存在した可能性を示唆し、システム動作からリセットまたはシステムのデフォルト状態への正しい退去を可能にする。ＭＯＤＦビットはリセットによって払われる。
【０３５０】
ＳＰＣＲ：ＳＰＩ制御レジスター。この７ビット・レジスターはＳＰＩサブシステムの動作を制御するのに使用され、読み取り／変更／書き込み命令がビットを正しく操作できるようにする読み取り／書き込みレジスターとして構成されている。
【０３５１】
ＳＰＣＲ［７］−ＳＰＩＥ：割り込み許可。このビットが１なら、プロセッサーの割り込みが可能になる。割り込みはＳＰＩＦまたはＭＯＤＦがセットされると同時に開始される。ＳＰＩＥが０なら、これらの状態ビットのセットは禁止されないが、割り込みは起こらない。ＳＰＩＥビットはリセットによって払われ、０となる。
【０３５２】
ＳＰＣＲ［６］−ＳＰＥ：ＳＰＩ割り込み許可。このビットが１にセットされると、ＳＰＩサブシステムが割り込み可能になる。出力としてのＳＰＩピンが作用可能となる。ＳＰＥが０なら、ＳＰＩピン駆動はすべて禁止される。このビットはリセットによって払われ、０となる。
【０３５３】
ＳＰＣＲ［４］−ＭＳＴＲ：マスター割り込み許可。マスター割り込み許可ビット（ＭＳＴＲ）はＳＰＩがマスター・モードかスレーブ・モードかを決定する。ＭＳＴＲビットが０なら、デバイスはスレーブ・モードとなる。マスター・モードを選択すると（ＭＳＴＲ＝１）、ＳＣＫピンの機能が入力から出力に切り替わり、ＭＩＳＯおよびＭＯＳＩピンの機能が反転する。したがって、Ｉ／Ｏピンを再構成するための外部論理を必要とせずにマルチ・マスター・システムを構成することができる。ＭＳＴＲビットはリセットによって払われ、パワーアップと同時にＳＰＩがスレーブ・モード４となる。
【０３５４】
ＳＰＣＲ［３］−ＣＰＯＬ：クロック極性。クロック極性ビットはデータが転送中でない時のクロックの常態または定常レベルを制御する。ＣＰＯＬビットはマスター、スレーブ両動作モードに影響を与える。ＣＰＯＬはマスター・デバイスとスレーブ・デバイスとの間に所期のクロック／データ関係が得られるようにクロック位相制御ビット（ＣＰＨＡ）と併用しなければならない。ＣＰＯＬが０なら、マスター・デバイスのＳＣＫピンが常態で低レベルとなる。ＣＰＯＬが１なら、データ転送中でない限りＳＣＫから高レベルが出力される。ＣＰＯＬビットはリセットに影響されない。
【０３５５】
ＳＰＣＲ［２］−ＣＰＨＡ：クロック位相。このビットはＭＩＳＯおよびＭＯＳＩピンにおけるデータとＳＣＫピンにおいて形成または受信されるクロックとの間の関係を制御する。この制御ビットはマスター、スレーブ両動作モードに影響を及ぼす。所期のクロック／データ関係を成立させるためクロック極性制御ビット（ＣＰＯＬ）と併用しなければならない。ＣＰＨＡビットはデータをシフトレジスターに捕捉するのに使用されるクロック・エッジを選択する。ＣＰＨＡが０なら、データはＳＣＫの立ち下がりエッジで捕捉される。ＣＰＨＡが１なら、データは立ち下がりエッジで捕捉される。波形の詳細については図１３０を参照されたい。ＣＰＨＡはリセットに影響されない。
【０３５６】
ＳＰＣＲ［Ｌ−０］−ＳＰＲＬ，ＳＰＲＯ：ビット送信速度。この２個の制御ビットはデバイスがスレーブ・モードならＳＣＫとして使用される通信ビット伝送速度を４通りのビット伝送速度から選択する。クロックはマスター・デバイスによって外部的に発生させられるから、スレーブ・モードでは作用しない。スレーブ・モードはプロセッサーのＰ２（母線）クロックに等しい最大速度でデータをシフトインおよびシフトアウトすることができる。表１６はこの２個の制御ビットＳＰＲ１およびＳＰＲ０のコード化を示す。この２個のビットはリセットに影響されない。
【０３５７】
【表１６】
0003710831.tif 000017
６．ポートＤ
非拡張モードにおいては、ＰｏｒｔＤは８ビット双向性入／出力ポートである。８個のＰｏｒｔＤピンを入力または出力として個々にプログラムすることができる。拡張メモリー・モードにおいては、ＰｏｒｔＤ５７は下位８アドレス・ラインで多重化された外部８ビット・データ母線を含む。
【０３５８】
非拡張モード
拡張制御ピン（ＥＸＰＮ）が高レベルなら、ＰｏｒｔＤ５７は完全プログラマブルＩ／Ｏポートとして動作する。
【０３５９】
インターフェース・レジスター
ＰｏｒｔＤサブシステム５７はメモリー・アドレス・スペースに配置された１対のレジスター（ＰＤＤ，ＰＤＣ）を介してマイクロコントローラーと通信する。各ポート・ビットの方向はＰＤＣによって決定され、ポートピンの状態はＰＤＤによって制御される。図５６を参照されたい。
【０３６０】
ＰＤＣ［７．．．０］：ポートの方向
この８個の読み書きレジスター・ビットは対応ポートピンの方向制御に使用される。ポート方向ビットが０なら、ポートピンは入力である。リセットによってポート方向ビットが払われて０となり、ポートピンを入力として定義する。
【０３６１】
ＰＤＤ［７．．．０］：ポートデータ
この８個の読み書きレジスター・ビットはポートピンの状態を、もしこのポートピンが入力なら読み取り、もし出力なら制御するのに使用される。０はポートピンにおける低レベル状態に対応する。ビットには順次ＰＤＤ［０］制御ピンＰＤＯが割り当てられる。リセットはデータ・レジスターに影響を及ぼさない。図５７は並列ポートＩ／Ｏ回路を示す。これらのビットはいかなる条件下にあっても真の読み書きレジスター・ビットではない。方向がアウト（ＰＤＣ［ｎ］＝！）なら、ＰＤＤ［ｎ］ビットは真の読み書きレジスターとして動作する。方向がイン（ＰＤＤ［ｎ］＝０）なら、読み取りソースはポートピンであってポートデータ・レジスター・ビットではない。
【０３６２】
ポートの動作
８個のポート・ビットのそれぞれは他とは独立に動作する。単一のポート・ビットの動作を以下に説明する。
【０３６３】
各ポートピンは該当のポート方向レジスター・ビットによって入力または出力として決定されるようにプログラムすることができる。ピンはこれと連携するポート方向レジスター・ビットが０にセットされると入力として構成される。パワーオンまたはリセットによってポート方向レジスター・ビットはすべて払われ、８個のポートピンは入力として構成されることになる。ポート方向レジスター・ビットがセットされると、ポートピンが出力となり、ポートデータ・レジスター・ビットの状態をポートピンへ駆動する。ポートデータ・レジスター中の１はポートピンを高レベルにする。ポートデータ・レジスターが書き込まれると、８個のデータ・ビットがポートデータ・レジスターにラッチされる。
【０３６４】
ポート・データ・レジスターが読み取られると、ポート方向レジスターによってデータ・ソースが下記のように決定される：
□ポートピンが出力として構成されているなら、読み取り動作データ・ソースはポート・データ・レジスターであってポートピンではない。
【０３６５】
□ポートピンが入力として構成されているなら、読み取り動作データ・ソースはポートピン自体である。これは読み取り／変更／書き込み動作が外部回路によってロード可能な出力ピンの状態を変更するのを阻止する。
【０３６６】
ポートピンの方向を出力に変える際には、方向切り換えに先立ってデータ・レジスターに所期の出力状態をロードしなければならない。読み取り／変更／書き込み動作は入力として構成されているデータ・レジスター・ビットの状態を変えることができる。
【０３６７】
拡張モード
拡張制御ピン（ＥＸＰＮ）が低レベルなら、ＰｏｒｔＤ５７はデータ母線および下位８アドレス・ビットの双方を多重化するのに使用される。ＰｏｒｔＤピンはＯＳ１信号の立ち下がりエッジにおいて定義を変える。ＰＨ２ならＰｏｒｔＤピンは出力であり、アドレス情報を含む。ＰＨ２でなければ双向性であり、データを含む。
【０３６８】
アドレス・ラッチ許可信号ＡＬＥの立ち下がりエッジにおいてアドレスがラッチされ、このアドレス・ラッチはクロック信号が高レベルである間は透過性である透過性ラッチによって行われる。
【０３６９】
ＰＨ２が低レベルである間はポートピンが出力データで駆動される。出力データは低真書き込みストローブ信号ＷＥＮの立上がりエッジにおいてラッチされる。もしメモリー・サイクルが読み取り動作なら、ＰＨ２が低レベルである間、ポートピンの状態はトライステートである。読み取られたデータをＰｏｒｔＤピンへ送出するのに外部メモリー・デバイスは低真読み取りストローブ信号ＲＥＮ及びＰＳＥＮのいずれか１つを使用する。ＲＥＮ読み取りストローブはメモリー領域（典型的にはＲＡＭ）のメモリー・アドレス範囲＄４０００乃至＄７ＦＦＦに使用される。ＰＳＥＮ読み取りストローブはメモリー領域（典型的にはＰＲＯＭ）のメモリー・アドレス範囲＄８０００乃至＄ＦＦＦＦに使用される。読み取り動作が内部メモリー領域から行われる場合、ＰｏｒｔＤは内部データ母線の内容によって駆動される。
【０３７０】
７．ＰｏｒｔＢ
非拡張モードにおいて、ＰｏｒｔＢ５３は８ビット双向性入／出力ポートである。８個のＰｏｒｔＢピンを入力または出力として個々にプログラムすることができる。拡張メモリー・モードにおいて、ＰｏｒｔＢは上位８アドレス・ラインを含む。
【０３７１】
非拡張モード
ＩＣ１０が非拡張（シングル・チップ）モードなら、このポートの動作はＰｏｒｔＤ５７の動作と同じである。このモードでは、８個のＰｏｒｔＢピンを入力または出力として個々にプログラムすることができる。
【０３７２】
インターフェイス・レジスター
ＰｏｒｔＢサブシステム５３はメモリーのアドレススペースに配置された１対のレジスター（ＰＢＤ、ＰＢＣ）を介してマイクロコントローラーと通信する。各ポート・ビットの方向はＰＢＣによって決定され、各ポートピンの状態はＰＢＤによって制御される。図５８を参照されたい。
【０３７３】
ＰＢＣ［７・・・０］：ポートの方向。この８個の読み書きレジスター・ビットは対応するポートピンの方向制御に使用される。ポートピンはもしポートの方向ビットが０なら入力である。リセットによってポートの方向ビットが払われて０となり、ポートピンを入力として定義する。
【０３７４】
ＰＢＤ［７・・・０］：ポート・データ。この８個の読み書きレジスター・ビットはもし入力ならポートピンの状態を読み取り、出力として構成されているならポートピンの状態を制御するのに使用される。０はポートピンにおける低レベルに対応する。ビットにはＰＢＤ［０］制御ピンＰＢＯが順次割り当てられる。リセットはデータ・レジスターに影響しない。
【０３７５】
拡張モード
ＩＣ１０が拡張モード（ＥＸＰＮ低）なら、ＰｏｒｔＢ５３は上位アドレス・ラインを含む出力ポートである。アドレスはＰＨ２の立ち上がりエッジにおいて変化する。
【０３７６】
８．ＰｏｒｔＣ
ＰｏｒｔＣ５６は８ビット双向性入／出力ポートである。８個のＰｏｒｔＣピンを入力または出力として個々にプログラムすることができる。４個のピンには構成レジスターＣＦＲにより特殊出力機能を割り当てることができる。
【０３７７】
構成レジスター
４個のＤＦＲビットが図４４に示すように下位４個のＰｏｒｔＣピンの機能を制御する。
【０３７８】
ＣＦＲ［３・・・０］：コンパレーター・モード制御。この４個の書き込み専用構成レジスター・ビットはコンパレーター出力をＰｏｒｔＣデータ・レジスターの最下位４個のビットＰＣＤ［３・・・０］とＯＲ演算することを可能にする。この構成ビット中の０はＯＲ演算を可能にし、各ポート制御レジスター・ビット（ＰＣＣ［３・・・０］を１にセットする。デバイスのリセットに伴って４個のポートピンが出力モードとなり、ポート・データ・レジスターが払われ、４個のデータ・レジスター出力が各コンパレーター出力とＯＲ演算される。従って、コンパレーター入力が限界レベル＋１．２５Ｖ以上なら最下位４個のポートピンは低レベルとなる。コンパレーターの反転入力はコンパレーター入力ピンと接続しているから、各コンパレーター入力ピンとＰｏｒｔＣピンの間に相反関係が成立する。ＰｏｒｔＣデータ・レジスター・ビットＰＣＤ［３・・・０］に１が書き込まれると、ポートピンはコンパレーター入力レベルに関係なく高レベルとなる。対応のコンパレーター・モード制御（ＣＦＲ［３・・・０］ビットがリセットされると、下位Ｐｏｒｔ  Ｃピンを入力モード（ＰＣＤ［３・・・０］＝０）にすることはできない。
【０３７９】
これらの構成ビット中に１が現われると、ＯＲ演算が不能になる。このモードでは、下位４個のポートピンが正規の双向性Ｉ／Ｏピンとして動作し、ポート・データー・レジスター（ＰＣＤ）及びポート制御レジスター（ＰＣＣ）だけに影響される。構成ビットにはＣＦＲ［０］制御ＰＣＯ／ＣＭＰＯ及びＣＦＲ［３］制御ＰＣ３／ＣＭＰ３を順次割り当てられる。
【０３８０】
インターフェース・レジスター
ＰｏｒｔＣサブシステムはメモリー・アドレス・スペースに配置された１対のレジスター（ＰＣＣ、ＰＣＤ）を介してマイクロコントローラーと通信する。各ポート・ビットの方向はＰＣＣによって決定され、ポートピンの状態はＰＣＤによって制御される。図５９を参照されたい。
【０３８１】
ＰＣＣ［７・・・０］：ＰｏｒｔＣの方向。この８個の読み書きレジスター・ビットは対応ポートピンの方向制御に使用される。ポート方向ビットが０なら、ポートピンは入力である。リセットに伴ってＰＣＣ［７・・・４］が０にセットされ、ＰＣＣ［３・・・０］が１にセットされる。これが下位４個のポートピンを出力として、上位４個のポートピンを入力としてそれぞれ定義する。ビット割り当てはピンＰＣＯに対するＰＣＣ［０］からピンＰＣ７に対するＰＣＣ［７］まで順次行われる。
【０３８２】
ＰＣＣ［７・・・４］。ポート制御レジスターの上位ニブルは双向性ポート制御ビット正規のセットとして動作する。下記条件が適用される。
【０３８３】
□リセットによりＰＣＣ［７・・・４］が払われる。
【０３８４】
□ＰＣＣ［７・・・４］に０を書き込むと、対応のポートピンが入力となり、その状態はＰＣＤレジスター中の対応ビットによって読み取ることができる。
【０３８５】
□ＰＣＣ［７・・・４］に１を書き込むと対応のポートピンが出力となり、その状態はＰＣＤレジスター中の対応ビットに最も新しく書き込まれた状態によって駆動される。
【０３８６】
□ＰＣＣ［７・・・４］の読み取りはこれらのビットの現状態を反映し、読み取り／変更／書き込み命令を使用してビット操作することを可能にする。
【０３８７】
ＰＣＣ［３・・・０］。ポート制御レジスターの下位ニブルは構成制御レジスター・ビットＣＦＲ［３・・・０］の状態に応じて上位とは異なる動作をする。下記条件が適用される：
□ＣＦＲ下位４ビット（ＣＦＲ［３・・・０］）の１つに０があれはＰＣＣ中の対応ビットがセットされる。
【０３８８】
□デバイスのリセットに伴ってＣＦＲ［３・・・０］が払われるから、ポート制御レジスターの下位ニブル（ＰＣＣ［３・・・０］がリセット後にセットされる。
【０３８９】
□（対応のＣＦＲビットをセットして）ＰＣＣの下位４ビットの１つに０を書き込むと、対応のポートピンが入力となり、その状態はデータ・レジスターＰＣＤから読み取ることができる。
【０３９０】
□（対応のＣＦＲビットをセットして）ＰＣＣの下位４ビットの１つに１を書き込むと、対応のポートピンが出力となり、その状態は該当のＰＣＤビットに最も新しく書き込まれた状態によって駆動される。
【０３９１】
□ＰＣＣの下位４ビットの１つに１を書き込んでもＣＦＲ中の対応ビットが払われておれば無視される。
【０３９２】
□ＰＣＣ下位４ビットの読み取りはＰＣＣに記憶されているこれらのビットの現状態を反映するから、読み取り／変更／書き込み命令を利用してビット操作を行うことができる。
【０３９３】
ＰＣＤ［７・・・０］：ＰｏｒｔＣデータ。この８個の読み書きレジスター・ビットはもし入力として構成されているポートピンならその状態を読み取り、出力として構成されているポートピンならその状態を制御するのに使用される。０はポートピンの低レベルに対応する。ビットにはＰＣＤ［０］制御ピンＰＣＯが順次割り当てられる。デバイスのリセットに伴ってデータ・レジスターの下位４ビットＰＣＤ［３・・・０］が払われる。上位４ビットはリセットの影響を受ける。
【０３９４】
ＰＣＤ［７・・・４］。ＰＣＤの上位ニブルは正規の双向性ポート・データ・レジスターとして作用する。下記条件が適用される。
【０３９５】
□リセットはＰＣＤレジスター上位４ビットに影響しない。
【０３９６】
□対応のＰＣＣビットが払われておれば（入力モード）、ＰＣＤ上位４ビットの読み取りは対応するポートピンの状態を反映する。
【０３９７】
□対応のＰＣＣビットがセットされておれば（出力モード）、ＰＣＤ上位４ビットの読み取りはＰＣＤ中の対応ビットの最も新しい状態を反映する。
【０３９８】
９．ＰｏｒｔＡ
ＰｏｒｔＡ５２は８ビット双向性入／出力ポートである。８個のＰｏｒｔＡピンは入力または出力として個々にプログラムできる。このポートの動作は非拡張モードにおけるＰｏｒｔＤの動作と同じである。
【０３９９】
インターフェース・レジスター
ＰｏｒｔＡサブシステム５２はメモリー・アドレス・スペースに配置された１対のレジスター（ＰＡＣ、ＰＡＤ）を介してマイクロプロセッサー３０と通信する。各ポート・ビットの方向はＰＡＣによって決定され、ポートピンの状態はＰＡＤによって制御される。図９８を参照されたい。
【０４００】
ＰＡＣ［７・・・０］：ポートの方向。この８個の読み書きレジスター・ビットは対応ポートピンの方向制御に使用される。ポートピンはもし方向ビットが０なら入力である。リセットに伴ってポート方向ビットが払われて０となり、ポートピンを入力として定義する。
【０４０１】
ＰＡＤ［７・・・０］：ポート・データ。この８個の読み書きレジスター・ビットはもしポートピンが入力ならその状態を読み取り、出力ならその状態を制御するのに使用される。０はポートピンの低レベルに対応する。ビットにはＰＡＤ［０］制御ピンＰＡＯが順次割り当てられる。デバイスのリセットはデータ・レジスターに影響しない。
【０４０２】
１０．通信コントローラー２９
通信コントローラー２９（以下にＩＣＣと呼称する）はマイクロプロセッサー３０が、本願明細書の一部を形成するものとして引用した米国特許第４，６４４，５６６号に詳述されているようなＩＮＣＯＭネットワークへのアクセスを可能にする。即ち、変調／復調機能、メッセージの直列化／並列化を提供し、所要のネットワーク・プロトコルを実現する。マイクロプロセッサー３０はメモリーのアドレススペースに配置された８つのインターフェース・レジスターを介して通信コントローラー２９と通信する。４つのレジスターはコントローラーとマイクロプロセッサーの間でＩＮＣＯＭメッセージを伝送するのに使用され、他の４つのレジスターは通信のアドレス、連度、変調方法をセットすると共にＩＮＣＯＭ通信コントローラー（ＩＣＣ）２９の送／受信動作を制御するのに使用される。
【０４０３】
ＩＣＣはマスターコントローラーとしてもスレーブコントローラーとして動作でき、マスター動作は構成レジスターに許可フラッグがセットされない限り禁止される。
【０４０４】
ＩＣＣはネットワークの応答時間を短縮する高速状態リクエスト・メッセージを可能にする。ＩＣＣ用の送受信レジスターは互いに独立である。従って、高速状態リクエスト・メッセージなどのようなメッセージを送信レジスター中で周期的に更新することができる。高速状態リクエストを受信すると、ＩＣＣはプロセッサーの介入なしに応答を送信することができる。
【０４０５】
ＩＮＣＯＭネットワーク・プロトコルの詳細を以下に説明する。
【０４０６】
構成レジスター
ＩＣＣ２９は図４４に示すようにＣＦＲ及びＡＣＦＲによって構成される。
【０４０７】
ＣＦＲ［７］：ＩＣＣマスター動作モード許可。この許可ビットはＩＣＣ２９をマスター・モードに切り換えることを可能にする。この構成ビットが０ならばＩＣＣはマスター動作モードに入れない。１ならば可能になる。このビットはリセットと同時に０にセットされ、ＩＣＣがマスター・モードにいることを禁止する。
【０４０８】
ＡＣＦＲ［６］：分割比。このビットはＡ／Ｄ及びＩＣＣサブシステムのためにクロック分割比を選択する。７，３７２８ＭＨ２水晶発振器を使用する場合、ＡＣＦＲ［６］を１にセットしなければならない。
【０４０９】
インターフェース・レジスター
ＩＣＣ２９に対するマイクロプロセッサー３０のインターフェースはメモリー・アドレス・スペースに配置された８つのレジスター（ＩＣＡＨ、ＩＣＡＬ、ＩＣＭ３、ＩＣＭ２、ＩＣＭ１、ＩＣＭ０、ＩＣＳＲ及びＩＣＣＲ）から成る。これらのレジスターのフォーマットを図６１に示した。
【０４１０】
ＩＣＡＨ、ＩＣＡＬ：アドレス・レジスター。この２個のバイトワイド読み書きレジスターは通信ビット伝送速度、変調方法及び１２ビットＩＮＣＯＭアドレスをセットするのに使用される。図６１はこれら両レジスターのビット割り当てを示す。どちらのレジスターもリセット及びパワーアップに伴って０にセットされる。この両レジスターは正規のＩＣＣ動作中に変更してはならない。
【０４１１】
ＩＣＡＨ［７、６］：ビット伝送速度。この２個のビットはＩＣＣへの通信ビット伝送速度を決定する。表１７はこのフィールドの復号を示す。これらのビットはパワーアップまたはリセットに伴って０にセットされる。
【０４１２】
【表１７】
0003710831.tif 000018
ＩＣＡＨ［５・・・４］：変調方法。この２個のビットにＩＮＣＯＭコントローラーによって採用される変調方法を決定する。表１８はこのフィールドの意味を示す。これらのビットはパワーアップまたはリセットに伴って０にセットされる。
【０４１３】
【表１８】
0003710831.tif 000019
ＩＣＡＨ［３・・・０］：ＩＮＣＯＭアドレス・ビット１１・・・８。この４個のビットはＩＮＣＯＭアドレスの上位４ビットを決定する。リセットまたはパワーアップに伴って０にセットされる。
【０４１４】
ＩＣＡＬ［７・・・０］：ＩＮＣＯＭアドレス・ビット７・・・０。このバイトワイド・レジスターはＩＮＣＯＭアドレスの下位８ビットを決定する。リセットまたはパワーアップに伴って０にセットされる。
【０４１５】
ＩＣＭ３・・・ＩＣＭ０：メッセージ・レジスター。この４個のバイトワイド読み／書きレジスターはＩＣＣ２９とマイクロプロセッサー３０との間でＩＮＣＯＭメッセージを伝送するのに使用される。これらは読取り動作が受信バッファ・レジスターを呼び出し、書き込み動作が送信バッファ・レジスターに書き込むから真の読み書きレジスターではない。メッセージ・レジスター場所から、前にこのレジスター場所へ書き込まれたのと同じ値が読み取られるとは限らない。従って、これらのレジスターを操作するのに読み取り／変更／書き込み命令を使用してはならない。ＩＮＣＯＭメッセージ・ビットのマッピングを図６２に示す。これらのレジスターが書き込まれると送信バッファ・レジスターがロードされる。リセットによって送信バッファ・レジスターが払われてすべて０となる。
【０４１６】
ＩＣＭ３［７・・・０］。この８ビット・レジスターはメッセージ・ビット２６乃至１９を含む。
【０４１７】
ＩＣＭ２［７・・・０］。この８ビット・レジスターはメッセージ。ビット１８乃至１１を含む。
【０４１８】
ＩＣＭ１［７・・・０］。この８ビット・レジスターはメッセージ。ビット１０乃至３を含む。
【０４１９】
ＩＣＭ０［７］。これはＩＮＣＯＭメッセージの制御ビット２である。読み取り動作が受信バッファ・レジスターを呼び出し、書き込み動作が送信バッファ・レジスターに書き込むから、このレジスター・ビットは真の読み書きレジスターではない。このビットから先に書き込まれたのと同じ値が読み取られるとは限らない。
【０４２０】
ＩＣＭ０［６・・・２］。この５個のビットはテスト用であり、正規動作中はプログラムによって無視される任意のビットパターンを含んでいる。この５個のビットへの書き込みはＩＣ１０がテスト・モードでない限り、ＩＮＣＯＭサブシステムの動作に影響しない。
【０４２１】
ＩＣＭ０［１・・・０］。この２個のビットは返信メッセージのＢ２６（ＩＣＭ０［１］）で送信される２個の状態ビットを含む。これらのビットは真の読み書きレジスターとして構成される。先に書き込まれたのと同じ内容が読み取られる。これらのビットはリセットによって払われる。
【０４２２】
ＩＣＳＲ：状態レジスター。このバイトワイド読み取り専用レジスターはＩＮＣＯＭ通信コントローラーと通信するのにマイクロコンピューターが必要とするＩＣＣ状態フラッグを含む。図６１は状態レジスターにおけるビット割り当てを示す。
【０４２３】
ＩＣＳＲ［７］：使用中。このビットはＩＣＣがＩＮＣＯＭネットワークを介してメッセージを送受信中であるときに常に１である。
【０４２４】
ＩＣＳＲ［６］：インターフェース割り込み可能。このビットはＩＣＣインターフェースが割り込み可能状態の時には１である。マスター・モードであればインターフェースに常に送信できるから、ＩＣＣは必ずこのビットをセットされる。
【０４２５】
ＩＣＳＲ［５］：送信アクチブ。ＩＣＣがメッセージを送信中であればこのビットは１である。送信はソフトウエアによって、または応答が高速状態リクエストを要求するメッセージを受信することで開始される。ＩＣＳＲ［５］＝１であれば、送信リクエスト（ＩＣＣＲ［０］＝１）が発せられることはない。このような条件下では、送信リクエストは無視される。
【０４２６】
ＩＣＳＲ［４］：高速状態送信ずみ。高速状態メッセージ送信が完了すると、このビットは１となる。リセットにより、且つＩＣＣＲ［３］＝１を書き込むことによって払われる。
【０４２７】
ＩＣＳＲ［３］：送信動作完了。メッセージで送信が完了すると、このビットは１となる。リセットにより、且つＩＣＣＲ［２］＝１を書き込むことにより払われる。
【０４２８】
ＩＣＳＲ［２］：受信動作完了。受信メッセージが受信メッセージ・バッファ中にロードされると、このビットが１となる。リセット及びＩＣＳＲ［１］＝１の書き込みによって払われる。ＩＣＳＲ［２］＝０となるまでＩＣＣは新しいメッセージの受信を開始しない。
【０４２９】
ＩＣＳＲ［１］：ＢＣＨエラー。ＢＣＨエラーを含むメッセージの受信が完了すると、このビットが１となる。リセット及びＩＣＣＲ［１］＝１の書き込みによって払われる。
【０４３０】
ＩＣＳＲ［０］：オーバラン。アタラシイメッセージがメッセージ・レジスターにロードされようとしている時にメッセージ・レジスターが解放されていなければ（ＩＣＳＲ［２］＝１）、このビットがセットされる。この状態ビットはリセット及びＩＣＣＲ［１］＝１の書き込みによって払われる。
【０４３１】
ＩＣＣＲ：制御レジスター。このバイトワイド読み書きレジスターはＩＣＣ２９の動作を制御するのに使用される。読み取り／変更／書き込み命令が該レジスターに正しく作用できるように読み書きレジスターとして構成されている。図６１は制御レジスターにおけるビット割り当てを示す。このレジスターは２つのタイプのレジスター・ビット、即ち、指令及び制御ビットで作用する。指令ビットは１を書き込まれると機能を開始する。常態では指令ビットは０である。制御ビットはソフトウエアによってセットされ、払われる。制御ビットはその現在値を示し、リセットによって払われて０となる。
【０４３２】
ＩＣＣＲ［７］：割り込み許可。この制御ビットはＩＣＣの割り込み動作を許可する。セットされると、送受信動作が割り込む。
【０４３３】
ＩＣＣＲ［６］：高速状態送信許可。この制御ビットに高速状態リクエスト・メッセージに対する自動応答を可能にする。セットされると、送信バッファ・レジスターに記憶されているメッセージが高速状態リクエストの受信に続いて送信される。高速状態リクエスト・メッセージは制御ビット・セット（Ｂ２＝１）、命令フィールド３、指令フィールド０及びサブコマンド・フィールド０または１を含む。アドレスはＩＣＣアドレスと一致しなければならず、メッセージＢＣＨは正しくなければならない。スレープとして構成されたデバイスだけが高速状態リクエストに応答する。送信バッファに記憶されている高速状態メッセージを更新したければ、バッファ・レジスター中に変化が生ずる前にＩＣＣＲ［６］をリセットしなければならない。
【０４３４】
ＩＣＣＲ［５］：マスター・モード。セットされると、このビットはＩＮＣＯＭ通信コントローラーをマスター動作モードに切り換える。マスター・モードでは、ＩＣＣはいつでも送信でき、アドレスに関係なくすべてのメッセージを受信する。応答及び高速状態動作は不能となる。ＩＣＣＲ［５］はＣＦＲ［７］＝１でなければセットできない。ＣＦＲ［７］＝０の状態でＩＣＣＲ［５］に１を書き込もうとしても不可能である。リセットまたはパワーアップに伴ってこのビットは０（スレープ・モード）にセットされる。
【０４３５】
ＩＣＣＲ［４］。この制御ビットは使用されない。
【０４３６】
ＩＣＣＲ［３］：送信された高速常態の確認。この指令ビットはＩＣＳＲ［４］をリセットするのに使用される。ＩＣＣＲ［３］に１が書き込まれるとＩＣＳＲ［４］がリセットされる。常態においてＩＣＣＲ［３］は０である。
【０４３７】
ＩＣＣＲ［２］：送信完了の確認。この指令ビットはＩＣＳＲ［３］をリセットするのに使用される。ＩＣＣＲ［２］に１が書き込まれるとＩＣＳＲ［３］がリセットされる。ＩＣＣＲ［２］は常に０である。
【０４３８】
ＩＣＣＲ［１］：受信メッセージの確認。この指令ビットはＩＣＳＲ［２］をリセットするのに使用される。ＩＣＣＲ［１］に１が書き込まれるとＩＣＳＲ［２］がリセットされる。ＩＣＣＲ［１］は常に０である。
【０４３９】
ＩＣＣＲ［０］：送信開始。１を書き込まれると、この指令ビットは送信バッファ・レジスターＩＣＭ３・・・ＩＣＭ０中に記憶されているメッセージの送信を開始する。メッセージ送信のためには送信機が使用中（ＩＣＳＲ［５］＝０）であってはならず、インターフェースが割り込み可能（ＩＣＳＲ［６］＝１）でなければならない。
【０４４０】
ＩＮＣＯＭネットワーク
ＩＮＣＯＭネットワークによる通信はすべて３３ビット・メッセージの形を取る。メッセージは２個のスタートビットで始まり、１個のストップ・ビットで終わる非同期メッセージである。搬送波変調モード及びベースバンド変調モードを任意に選択できる。
【０４４１】
搬送波変調
搬送波変調方法を選択した場合、２通りのコンパチブル変調方式、即ち、周波数シフトキーイング方式（ＦＳＫ）及び振幅シフトキーイング方式（ＡＳＫ）が可能である。
【０４４２】
□ＡＳＫ：振幅シフトキーイング方式による変調方法では１１５．２ｋＨ２搬送波を使用する。搬送波が存在すればメッセージ・ビットは１、存在しなければ０である。
【０４４３】
□ＦＳＫ：周波数シフトキーイング方式による変調方法では２つの搬送波周波数を使用する。メッセージ・ビットは搬送波周波数が１１５．２ｋＨ２なら１、９２．１６ｋＨｚなら０である。
【０４４４】
ＩＮＣＯＭコントローラーだけが送信にＦＳＫを使用し、受信機のデジタル復調器だけが１１５．２ｋＨ２搬送波と相関するから、この２つの変調方法はコンパチブルである。正しい復調が行われるために９２．１６ｋＨ２搬送波の存在は不要である。ビット伝送速度が比較的高い場合、第２搬送波周波数を使用することにより、エコーの著しい環境においてリミッター・キャプチャーが得られる。ＦＳＫモードで動作するＩＮＣＯＭコントローラーはエコーが正しく消されている限りＡＳＫモードで送信されるメッセージを正しく受信する。メッセージの間隔は０（搬送波なし）でなければならない。以下の説明ではＡＳＫ／ＦＳＫとベースバンド変調とが混同されないようにするため、通信回線の状態を表わすのに１及び０を使用する。
【０４４５】
通信ビット伝送速度
ＩＮＣＯＭネットワークは選択された送信モードに応じて種々のビット伝送速度で動作するように構成すればよい。表１９はＩＮＣＯＭネットワークの通信ビット伝送速度を示す。所与のＩＮＣＯＭネットワークには１つの送信モード及び１つのビット伝送速度だけを選択できる。
【０４４６】
【表１９】
0003710831.tif 000020
上述のように、ＡＳＫ及びＦＳＫ変調方法はコンパチブルである。ＡＳＫシステムはビット伝送速度が比較的高いＦＳＫには適用できないネットワーク条件を必要とすることがある。
【０４４７】
メッセージ・フォーマット
ＩＮＣＯＭメッセージはすべて長さが３３ビットであり、下記のような特徴を有する。
【０４４８】
□最初の２ビットはスタートビットであり、１，１でなければならない。
【０４４９】
□第３ビットは基本メッセージ・タイプを決定する制御ビットである。
【０４５０】
□２９番目のビットで始まる５ビットＢＣＨエラー・チェック・コードが送信される。
【０４５１】
□メッセージの最終ビットはストップビットであり、これは０でなければならない。
【０４５２】
ビット伝送速度と変調方法は選択されるシステム・オプションに応じて可変であるが、３３ビット非同期メッセージ・フォーマットであることは共通である。以下の説明では先頭の送信ビットをＢ０、末尾ビット（ストップビット）をＢ３２とする。ＩＮＣＯＭメッセージ・フォーマットは図１００に示した。
【０４５３】
スタート・ビット：Ｂ０，Ｂ１
各ネットワーク・メッセージは２個のスタートビットで始まる。このスタートビットはメッセージをフレーミングに使用されるものであって、１，１でなければならない。メッセージ間のギャップは０，０．．で埋められる。ストップビットに直ぐ続いて新しいメッセージがスタートできる。
【０４５４】
制御ビット：Ｂ２
この制御ビットはメッセージ・ビットＢ３乃至Ｂ２６の意味を定義する。もしＢ２が１なら、メッセージは制御メッセージであり、ＩＣＣによって翻訳される。もしＢ２が０なら、メッセージはデータ・メッセージであり、ＩＣＣによって翻訳されない。送信権（母線支配権トークン）は制御メッセージ（Ｂ２＝１）によってのみ交換できる。
【０４５５】
メッセージ・ビットＢ３−Ｂ２６
このメッセージ・フィールドの意味は制御ビットＢ２によって決定される。
【０４５６】
□制御ビットが１ならば、ビットＢ３乃至Ｂ２６がＩＣＣによって翻訳されるべき命令、指令、サブコマンド及びアドレス・フィールドを含むことを意味する。
【０４５７】
□制御ビットが０ならば、ビットＢ３乃至Ｂ２６が高レベルのメッセージ・プロトコルの一部である任意データを含むことを意味する。このようなメッセージはＩＣＣによって翻訳されない。
【０４５８】
ＢＣＨエラー・チェック・コード：Ｂ２７−Ｂ３１
メッセージ・ビットＢ２７乃至Ｂ３１はＢＣＨ３１，２６コードを使用して計算される５ビット・エラーチェックを含む。ＩＣＣは３３ビット・メッセージのビットＢ２乃至Ｂ２６に基づいてＢＣＨの残り部分を計算する。メッセージ本分（Ｂ２・・・Ｂ３０）は常にルートとしてＢＣＨジェネレーター多項式：Ｘ５＋Ｘ２＋１を有する。このエラーチェック・コードはハミング距離が３であり、あらゆるランダム・ダブル・ビット・エラー及び長さ５ビットまでのあらゆるバースト・エラーを検出する。正しいＢＣＨを含むメッセージを例示すれば下記の通り：
0003710831.tif 000021
ストップ・ビット：Ｂ３２
各メッセージはストップビットで終り、ストップビットは常に０である。
【０４５９】
制御メッセージ
セットされた（１）制御ビット（Ｂ２）を含むメッセージは制御メッセージである。
【０４６０】
命令フィールド：３６−Ｂ３
命令フィールドはメッセージ・ビットＢ６乃至Ｂ３から成る。このフィールドはいくつかの基本的制御機能を有するだけでなく、ハードウエア・レベルに送信権プロトコルを形成する。このフィールドは表２０に示すように翻訳される。
【０４６１】
ネットワーク・アドレス：Ｂ２２−Ｂ１１
メッセージ。ビットＢ１１乃至Ｂ２２は制御メッセージ中にネットワーク・アドレスを含む。Ｂ１１はアドレスの最下位バイトである。制御メッセージにおけるアドレス比較は命令フィールドの内容に応じて異なる。大抵の制御メッセージ命令はアドレス情報の１２ビットを全部使用してメッセージの受け手を確定する。１２個以下のビットを使用する場合もある。
【０４６２】
領域アドレス命令
命令復号
【表２０】
0003710831.tif 000022
領域アドレス命令
命令＄４−領域省略、＄Ｃ−保留、及び４５−領域回復はアドレス比較においてアドレス・フィールドのＢ２２乃至Ｂ１５だけを使用する。この３つの命令はアドレス情報の下位４ビットが無視される領域アドレッシングを使用する。これらの命令はネットワークにおける最大限１６個の事なる非マイスター・デバイスによって受信できる。
【０４６３】
ユニバーサル・アドレス命令
命令＄Ｄ−保留、＄６−スクラム、及び＄Ｅ−保留はアドレッシングを使用しない。これらの命令はネットワークのすべてのデバイスによって受信される。
【０４６４】
指令フィールド：Ｂ７−Ｂ１０
この４ビット・フィールドは制御メッセージ中の指令を画定する。他のいかなる制御メッセージ・タイプにも使用されない。このフィールドによって画定される指令の定義は高レベルのソフトウエア・プロトコルによって決定され、２つの状態指令を除けば製品タイプに応じて異なる。高速状態ＩＣＣハードウエアはサブコマンド０または１を含む指令０によって与えられる状態指令を翻訳し、実行する。この２つの状態指令制御メッセージは以下に述べるようにあらゆる製品について普遍的に定義される。
【０４６５】
シングル・メッセージ状態
命令＄３、指令０及びサブコマンド１を含む制御メッセージは拡張状態リクエストであると定義される。アドレスされたデバイスは後述のように応答するものと期待される。
【０４６６】
サブコマンド・フィールド：Ｂ２６−Ｂ２３
この４ビット・フィールドは制御メッセージ中のサブコマンドを画定する。その他のいかなる制御メッセージ・タイプにも使用されない。このフィールドによって画定されるサブコマンドの定義は状態指令中のサブコマンド０及び１を除けば製品のタイプに応じて異なる。
【０４６７】
通信ネットワーク調停
ＩＮＣＯＭネットワークは多数のデバイスが送信できるマルチドロップ通信母線である。母線調停はハードウエア・プロトコル、ソフトウエア・プロトコルの双方によって行われる。ネットワークは母線送信権の制御がメッセージのタイプ及び内容によって決められるトークン・パッシング方式によって調停される。調停プロトコルはシステム構成によって決定される単一のネットワーク・コントローラ（ネットワーク・マスター）の形態を取る。複数のデバイスがネットワーク・マスター機能を行うことができるが、所与の時点において機能できるのは１つのデバイスだけである。
【０４６８】
ネットワーク・マスターは母線送信権を分配するためのいくつかの手段を有する。
【０４６９】
□応答をリクエストする制御メッセージをスレーブ・デバイスに送信する。もしメッセージが応答をリクエストしなければ、母線送信権はネットワーク・マスターの手許にある。もしメッセージが応答をリクエストすると、スレーブはリクエスト・メッセージを受信してから１ビット時間以内に単一応答制御メッセージの送信を開始する。この場合、母線送信権は１メッセージの時間だけスレーブに与えられる。応答をリクエストする制御メッセージを受信するか、インターフェースが該当の制御メッセージによって割り込み許可されない限りメッセージを送信できない。
【０４７０】
□インターフェースの割り込みを許可する制御メッセージをスレーブ・コントローラーに送信する。この場合、母線送信権は割り込み許可されたスレーブ・デバイスに渡される。スレーブはソフトウエア・プロトコルが要求する数のメッセージを送信できる。このスレーブ・デバイスのインターフェースは割り込み禁止制御メッセージを受信するか、他のアドレスに向けた制御メッセージ（Ｂ２セット）を検出するまでは割り込み可能である。ソフトウエア通信プロトコルは母線送信権をネットワーク・マスター・コントローラーまたは他のスレーブ・デバイスに戻す時点を決定する。ハードウエア・レベル調停プロトコルはアドレスの違う２つ以上のスレーブ・デバイスのインターフェースが同時に割り込み許可されるのを防止する。
【０４７１】
状態トランザクション
ＩＮＣＯＭ標準プロトコルに合致するスレーブ・デバイスはすべて有効な状態リクエストに応答しなければならない。３つの状態リクエスト・トランザクション・シーケンスが定められている。すべての製品は少なくとも第１タイプのトランザクションに適応できることを要求され、３つのトランザクションすべてに適応することも可能である。
【０４７２】
応答
すべてのスレーブ・デバイスは応答を要求する制御メッセージを受信すると応答を作成する。ただし、制御メッセージが対応のアドレス及び正しいＢＣＨを含んでいる場合に限る。応答状態メッセージはビット２をセットされており、ビットＢ２５及びＢ２６で表わされる２ビット状態を含む。ビットＢ３からビットＢ２４までは未定義であるが、多くの場合、状態リクエスト・メッセージのエコーである。Ｂ１乃至Ｂ２６でいかなるビットパターンが送信されるかに基づいてＢＣＨが計算されることはいうまでもない。２つの状態ビットの典型的な定義を表２１に示す。
【０４７３】
【表２１】
0003710831.tif 000023
下記のＩＮＣＯＭ制御メッセージが応答を形成する。
【０４７４】
０  ａａａ  ０    ８    １    ロード省略、応答
０  ａａａ  ０    ９    １    ロード回復、応答
０  ａａａ  ０    Ａ    １    割り込み禁止、応答
０  ａａａ  ０    Ｆ    １    状態応答リクエスト
応答メッセージ完了の時点で送信権は状態をリクエストしたデバイスに戻される。
【０４７５】
シングル状態メッセージ
シングル・メッセージ状態リクエストに対していくつかのスレーブ・デバイスが応答できる。一般に、マイクロプロセッサーをベースにするスレーブはこのリクエストに応答できる。シングル状態リクエスト・メッセージは“０  ａａａ  ０  ３  １”である。このメッセージはインターフェース割り込み許可命令、指令０、サブコマンド０から成る。スレーブは２通りの応答モードを選択できる：
□スレーブは上記２つの状態ビットを含む応答メッセージを返信できる。
【０４７６】
□スレーブは後述のような製品状態メッセージを返信できる。
【０４７７】
単一応答メッセージ完了の時点で送信権は状態をリクエスト下デバイスに戻される。
【０４７８】
製品状態メッセージ
製品状態メッセージのフォーマットは下記の通り：
□Ｂ２：０
□Ｂ８−３：６ビット・メーカー・コード
□Ｂ１２−９：４ビット通信ソフトウエア・バージョン
□Ｂ１８−１３：６ビット製品ＩＤ
□Ｂ２１−１９：３ビット製品特殊状態
□Ｂ２６−２２：５ビット標準状態コード
メーカー・コード
この６ビット・フィールドは製品のメーカーを固定する。
【０４７９】
コード例を挙げると下記の通り。
【０４８０】
Ｂ８−３      メーカー
００        保留
０１        Westinghouse Electrical Components (Asheville)
０４        Westinghouse Breaker Components (Beaver)
通信ソフトウエア・バージョン
この４ビット・フィールドはスレーブ製品が使用している通信ソフトウエア・コード・バージョン番号を示すのに使用できる。
【０４８１】
製品  ＩＤ
この６ビット・フィールドはメーカー・コード内で特定製品を示すのに使用できる。
【０４８２】
製品特殊状態
この３ビット・フィールドは製品に特有な状態を示すため製品ごとに使用できる。
【０４８３】
標準状態コード
この５ビット・フィールドは表２１に示したような標準状態コードとして使用できる。各製品はこれらの定義に合致する４通りの動作状態を明らかにしなければならない。
【０４８４】
拡張状態
拡張状態リクエストに対していくつかのスレーブ・デバイスが応答できる。一般に、マイクロプロセッサーをベースとするスレーブがこのリクエストに応答することができる。拡張状態リクエスト・メッセージは“１  ａａａ  ０  ３  １”である。このメッセージは割り込み許可命令、指令０及びサブコマンド１を含む。スレーブは２つのメッセージで応答する：
□第１のメッセージは上述した製品状態メッセージである。
【０４８５】
□第２のメッセージは確認メッセージであり、そのフォーマットは“０  ａａａ  １  ３  １”。１２個のアドレス・ビットがスレーブのアドレスである。
【０４８６】
第２の応答メッセージが完了すると、状態をリクエストしたデバイスに送信権が戻される。
【０４８７】
動  作
ＩＮＣＯＭ通信コントローラー２９には２つの動作モードがある：マスター動作モード及びスレーブ動作モード。一般に、所与の用途に応じて、ＩＣＣ２９はこれらのモードのいずれか１つで動作するように構成されるが、単一の通信ネットワークに複数のマスターが存在することを可能にするシステムと併用することも可能である。ＩＣＣに対する典型的なプログラミング・インターフェースを以下に説明する。
【０４８８】
初期設定
ＩＣ１０初期設定ソフトウエアの一部として、いくつかのパラメーターをＩＣＣ２９にセットしなければならない。
【０４８９】
□構成：ＣＦＲ［７］（ＩＣＣマスター・モード許可）及びＡＣＦＲ［６］（分割比）にそれぞれ該当の値をロードしなければならない。マスター動作モードを可能にするにはＣＦＲ［７］をセットしなければならない。セットしなければ、ＩＣＣはマスター・モードに入れない。ＡＣＦＲ［６］は水晶発振器周波数に応じてセットしなければならない。
【０４９０】
□通信パラメーター：適切なビット伝送速度及び変調方法となるようにＩＣＡＨ［７・・・４］をセットしなければならない。ＩＣ１０の正規動作中はこれらの値を変えてはならない。
【０４９１】
□ＩＮＣＯＭアドレス：ＩＣ１０をＩＮＣＯＭスレーブとして構成するには、ＩＣＡＨ［３・・・０］及びＩＣＡ［７・・・０」にスレーブのネットワーク・アドレスをロードしなければならない。ＩＮＣＯＭマスターはアドレスを必要としない。
【０４９２】
□モード：ＩＣ１０がＩＮＣＯＭネットワークにおけるマスターなら、ＩＣＣはアドレスに関係なくネットワークを介してすべてのメッセージを受信する。ＩＣＣＲ［５］をセットすることによりＩＣＣはメッセージを送信できる。このことは割り込み許可状態ビットのセット（ＩＣＳＲ［６］）によって指示される。
【０４９３】
□割り込み：ＩＣＣサブシステムの割り込みを可能にするにはＩＣＣＲ［７］をセットしなければならない。ＩＣＳＲ［３］及びＩＣＳＲ［２］を使用して割り込みリクエストを指示する。リクエストは割り込みを許可されていないシステムにポーリングされる。
【０４９４】
これらのパラメーターをセットすれば、ＩＣＣは通信ネットワークにおいて正しく機能することができる。
【０４９５】
受信動作
ＩＣ１０の動作はＩＣＣ２９の動作モードに応じて異なる。受信機はマスター・モードかどうかに応じてその動作が異なる。
【０４９６】
マスター・モード
ＩＣ１０がマスター・モードなら、制御メッセージ・アドレスに関係なくすべてのＩＮＣＯＭネットワーク・メッセージを受信する。マスター・モードではそのインターフェースは常に割り込み可能状態にある（ＩＣＳＲ［６］＝１）。従って、すべてのネットワーク・メッセージが受信される。
【０４９７】
スレーブ・モード
ＩＣ１０がスレーブとして構成されている場合、アドレスと一致する制御メッセージだけを受信する。メッセージが処理されるときにＩＣＣインターフェースが割り込み可能状態にある場合にだけ、データ・メッセージが受信される。スレーブ・デバイスのインターフェースはこのスレーブのアドレスを含む特定の制御メッセージ・タイプによって割り込みを許可される。また、別のスレーブ・デバイスが割り込みを許可されると前記インターフェースは割り込みを禁止される。正しいアドレスの制御メッセージはすべて受信される。
【０４９８】
メッセージの処理
ＩＣＣによってメッセージが受信されると、下記事象が起こる：
１．２個のスタートビットが検出されると、直列のビット流れがフレーミングされ、バッファ、レジスターへ移される。
【０４９９】
２．メッセージが制御メッセージなら、ＢＣＨ及びアドレスがチェックされ、命令が実行される。
【０５００】
３．ＩＣＳＲ［６］がセットされるか、またはメッセージがこのＩＮＣＯＭアドレスに対する命令メッセージなら、メッセージはＩＣＭ３乃至ＩＣＭ０としてアドレスされた受信バッファ・レジスターにロードされる。この事象はＩＣＳＲ［２］がリセットされた場合にのみ起こる。ＩＣＳＲ［２］がセットされると、メッセージが処分され、ＩＣＳＲ［０］（受信機オーバラン）がセットされる。メッセージの受信中、ＩＣＳＲ［７］は１である。メッセージが処理されると、ＩＣＳＲ［２］がセットされて、受信バッファに新しいメッセージがロードされたことを指示する。先行メッセージがソフトウエアによって確認される前に受信バッファ・レジスターにロードしなければならない追加メッセージが処理されると、受信機オーバランが発生する。
【０５０１】
割り込みが許可されると、ＩＣＳＲ［２］のセットによって割り込みが開始される。ソフトウエアがＩＣＣ状態レジスターを読み、受信メッセージ・レジスターから新しいメッセージを検索する。メッセージが読み取られ、オーバラン（ＩＣＳＲ［０］）、ＢＣＨエラー（ＩＣＳＲ［１］）、及び受信動作完了（ＩＣＳＲ［２］）について状態がチェックされたら、ソフトウエアはＩＣＣＲ［１］をセットすることで受信メッセージの確認を行う。その結果、ＩＣＳＲ［２・・・０］がリセットされ、受信バッファが次のメッセージに備えて解放される。ＩＣＳＲ［２］を払うと、割り込みリクエストがリセットされる。
【０５０２】
送信動作
ＩＣＣインターフェースが割り込み許可されると（ＩＣＳＲ［６］＝１）、ＩＣ１０ソフトウエアはＩＮＣＯＭネットワークを介してメッセージの送信だけを許される。メッセージ送信のため、ソフトウエアは下記の動作を行う：
１．ＩＣＣＲ［６］をリセットして高速状態動作を不能にする。高速状態動作にも送信バッファ・レジスターが使用されるから、この処置が必要になる。
【０５０３】
２．送信すべきメッセージをメッセージ・レジスターＩＣＭ３乃至ＩＣＭ１にロードする。ＩＣＭ０［７］に送信すべきメッセージの制御ビットをロードする。この動作には読み取り／変更／書き込み命令を使用しない。このロード動作中、ＩＣＭ０［１・・・０］は常時正しい応答状態情報を含んでいなければならない。
【０５０４】
３．ＩＣＳＲ［５］を読んで送信機が使用中でないことを確認した上で、ＩＣＣＲ［０］をセットすることによって送信を開始させる。ＩＣＣＲ［０］のセットで送信機が始動する。送信機アクチブ・ビット（ＩＣＳＲ［５］）が送信が進行中であることを指示したら送信バッファ・レジスターを変化させてもよい。
【０５０５】
４．ソフトウエアはＩＣＳＲ［３］で送信完了フラッグをポーリングするか、送信完了時のＩＣＣ割り込みを待機する。
【０５０６】
応答状態動作
ＩＣＣはＩＮＣＯＭネットワーク応答リクエストに応答して応答状態メッセージを作成する。応答状態メッセージはメッセージ・ビットＢ２６及びＢ２５にＩＣＭＯ［１．０］を含む。製品状態が変化するとソフトウエアはこれら２つのメッセージ・レジスター・ビットに該当の値をリロードする。
【０５０７】
高速状態動作
ソフトウエアによって正しくプログラムされているなら、該当のＩＮＣＯＭ制御メッセージを受信するとＩＣ１０は自動的に高速状態応答メッセージを送信する。高速状態を送信するため、ソフトウエアは下記動作を行う：
１．ＩＣＣＲ［６］をリセットして高速状態の送信を不能にする。
【０５０８】
２．メッセージ・レジスター（ＩＣＭ３・・・ＩＣＭＯ）中の高速状態メッセージを更新する。
【０５０９】
３．ＩＣＣＲ［６］をセットして高速状態の送信を可能にする。
【０５１０】
高速状態リクエストがＩＣＣによって処理されると、ＩＣＣＲ［６］をセットすることによって送信バッファ・レジスター中のメッセージが送信される。バッファ・レジスターに新しいメッセージがロードするときには、新しいメッセージの“データちぎれ”を防止するため、ロード動作中ＩＣＣＲ［６］ビットがリセットされていなければならない。
【０５１１】
割り込みベクトル
マイクロコントローラーにおけるＩＮＣＯＭの割り込み優先順位は最下位である。割り込みにはベクトル・アドレス＄ＦＦＦ０−ＦＦＦ１が割り当てられる。割り込みの再処理を回避するため、プロセッサーにおけるＩビットのリセットに先立ってＩＣＣＲ［１，２または３］をセットして割り込みを確認しなければならない。
【０５１２】
アナログ・サブシステムの構成
ＩＣ１０のアナログ・サブシステムを図６３−１１９に示した。具体的には、図１０１−４０はデジタル制御ロジックを図７９−９１はアナログ回路を、図９２−１１９はＩＣＣ２９デジタル・ロジックをそれぞれ示す。
【０５１３】
デジタル制御ロジック
１．カッドコンパレーター・サブシステム・ロジック
カッドコンパレーター・サブシステム・ロジック５８は４つのコンパレーター２００，２０２，２０４及び２０６を含む（図６４及び８１）。各コンパレーターは所定の電圧、例えば非反転入力（図８１）と接続する＋１．２５Ｖｄｃを基準とする。入力信号は図６４に示す外部ピンＣＰ０，ＣＰ１，ＣＰ２及びＣＰ３に印加される。
【０５１４】
コンパレーター・サブシステム５８はメモリー・アドレス・スペースに配置された２つのレジスターＣＭＰＩ及びＣＭＰＳＴを介してマイクロプロセッサーと通信する。コンパレーター出力Ｑ０，Ｑ１，Ｑ２及びＱ３の所定のエッジにおいて割り込みが起こるように内部割り込みファミリティーを設ける。コンパレーター出力Ｑ０，Ｑ１，Ｑ２及びＱ３はデータ母線ＤＡＴＡ［３．．．０］において読み取られる。具体的には、各コンパレーター出力は各１対の高利得直列インバーター２０８、２１０（図６４）；２１２，２１４；２１６，２１８；及び２２０，２２２と接続し、インバーター２１０，２１４，２１８，２２２の出力はトライステート・デバイス２２４，２２６，２２８２３０に印加される。これらのトライステート・デバイスの出力はＣＭＰＳＴ［３．．．０］としてデータ母線ＤＡＴＡ［３．．．０］と接続する。これらのコンパレーター出力はＣＭＰＳＴ［３．．．０］状態ビットから成る。これら状態ビットの読み取りはマイクロプロセッサ３０がＣＭＰＳＴレジスターをアドレスするとアクチブ状態となって後述するように読み取りを開始させる読み取り信号ＲＤＣＭＰＳＴｈによって制御される。
【０５１５】
ＣＭＰＩレジスターは割り込み制御に使用される。具体的には、割り込みを許可するにはＣＭＰＩ［７．．．４］が、コンパレーター・サブシステム５８からの割り込みリクエストをリセットするにはＣＭＰＩ［７．．．４］がそれぞれ使用される。割り込みの再処理を防止するため、Ｉビットを払う前に割り込みリクエストをリセットしなければならない。
【０５１６】
コンパレーター出力Ｑ０，Ｑ１，Ｑ２及びＱ３の所定のエッジにおいて割り込みリクエスト信号ＩＮＴＲＥＱが発生する。具体的には、ＩＮＴＲＥＱ信号はコンパレーター２００の立ち上がり及び立ち下がり出力状態、及びコンパレーター２０２，２０４，２０６の立ち上がり出力状態において発生する。このＩＮＴＲＥＱ信号はカッドＮＯＲゲート２３２の出力において得られる。ＮＯＲゲート２３２の入力にコンパレーター割り込みリクエスト信号ＲＥＱ０ｈ，ＲＥＱ１ｈ，ＲＥＱ２ｈ，ＲＥＱ３ｈが印加される。これらの割り込みリクエスト信号はコンパレーター２００に対応するＯＲゲート２３４、及びコンパレーター２０２，２０４，２０６にそれぞれ対応するフリップフロップ２３６，２３８，２４０において得られる。具体的には、コンパレーター２００に対応の割り込みリクエスト信号ＲＥＱ０ｈは二重入力ＯＲゲート２３４の出力において形成される。ＯＲゲート２３４への入力はフリップフロップ２４２，２４４から来る。コンパレーター２００の出力Ｑ０は高利得インバーター２０８，２１０を介してフリップフロップ２４４のクロック入力ＣＫに供給される。インバーター２０８の出力において得られるこの信号の補数がフリップフロップ２４２のクロック入力ＣＫに供給される。フリップフロップ２４２，２４４のＱ出力がＯＲゲート２３４に供給されて、コンパレーター２００の立ち上がり及び立ち下がり出力状態においてＲＥＱ０ｈ信号を形成する。コンパレーター２０２，２０４，２０６のＱ１，Ｑ２，Ｑ３出力はフリップフロップ２３６，２３８，２４０のクロック入力ＣＫに供給されてＲＥＱ１ｈ，ＲＥＱ２ｈ，ＲＥＱ３ｈ信号を形成する。ＲＥＱ０ｈ，ＲＥＱ１ｈ，ＲＥＱ２ｈ及びＲＥＱ３ｈ信号はデータ母線ＤＡＴＡ［７．．．４］を介してマイクロプロセッサー３０により状態ビットＣＭＰＳＴ［７．．．４］として読み取られる。具体的には、ＲＥＱ０ｈ，ＲＥＱ１ｈ，ＲＥＱ２ｈ，ＲＥＱ３ｈ信号がトライステート・デバイス２４６，２４８，２５０，２５２に供給される。これらのトライステート・デバイス２４６，２４８，２５０，２５２の出力はデータ母線ＤＡＴＡ［７．．．４］と接続する。トライステート２４６，２４８，２５０，２５２はＲＤＣＭＰＳＴｈ信号の制御下にある。
【０５１７】
割り込みリクエストをリセットするのに４個の指令ビットＣＭＰＩ［７．．．４］が使用される。この指令ビットＣＭＰＩ［７．．．４］を使用することによって、ＲＥＱ０ｈ，ＲＥＱ１ｈ，ＲＥＱ２ｈ，ＲＥＱ３ｈ信号を形成するフリップフロップ２３６，２３８，２４０，２４２，２４４をリセットする。これらの指令ビットＣＭＰＩ［７．．．４］はデータ母線ＤＡＴＡ［７．．．４］を介して書き込まれ、ＷＲＣＭＰＩｈ信号と共に二重入力ＮＡＮＤゲート２５４，２５６，２５８，２６０に印加される。ＮＡＮＤゲートはマイクロプロセッサー３０がＣＭＰＩレジスターをアドレスして書き込みを開始する時にだけ割り込み許可される。ＮＡＮＤゲート２５４，２５６，２５８，２６０の出力はトライ入力ＡＮＤゲート２６２，２６４，２６６，２６８に供給される。これらのＡＮＤゲートの出力はフリップフロップ２３６，２３８，２４０，２４２，２４４のリセット入力反転Ｒに供給される。ＡＮＤゲート２６２，２６４，２６６，２６８への他の２つの入力はインバーター２７０の出力において得られるマイクロプロセッサー３０からのリセット信号ＲＥＳＥＴｂ及びフリップフロップ２７２，２７４，２７６，２７８のＱ出力において得られる割り込み許可信号ＥＮＡ０ｈ，ＥＮＡ１ｈ，ＥＮＡ２ｈ，ＥＮＡ３ｈである。ＥＮＡ０ｈ，ＥＮＡ１ｈ，ＥＮＡ２ｈ，ＥＮＡ３ｈ信号は割り込みリクエストをいったん確認したのち払うことを可能にする。ＲＥＳＥＴｂ信号はマイクロプロセッサー３０がこれらのフリップフロップをリセットすることを可能にする。割り込み再処理を防止するため、インバーター２７１の出力において得られるＷＲＣＭＰＩｂ信号が割り込み許可フリップフロップ２７２，２７４，２７６，２７８の反転Ｄ入力に供給される。これらのフリップフロップは書き込み信号ＷＲＣＭＰＩｈがイナクチブになった後、リセットされる。
【０５１８】
指令ビットＣＭＰＩ［７．．．４］はデータ母線ＤＡＴＡ［７．．．４］を介して常時０として読み取られる。具体的にはこれらの指令ビットはトライステート・デバイス２７８，２８０，２８２，２８４の出力において読み取られる。トライステート・デバイスへの入力はデジタル・アースと接続する。トライステート・デバイス２７８，２８０，２８２，２８４はマイクロプロセッサー３０がＣＭＰＩレジスターをアドレスして読み取りを開始したことを指示するＲＤＣＭＰＩｈ信号の制御下にある。
【０５１９】
コンパレーター割り込み許可信号ＥＮＡ０ｈ，ＥＮＡ１ｈ，ＥＮＡ２ｈ，ＥＮＡ３ｈを読み取るのに４個の状態ビットＣＭＰＩ［３．．．０］が使用される。これらの信号ＥＮＡ０ｈ，ＥＮＡ１ｈ，ＥＮＡ２ｈ，ＥＮＡ３ｈはフリップフロップ２７２，２７４，２７６，２７８のＱ出力において得られ、これらの出力はトライステート・デバイス２８６，２８８，２９０，２９２と接続する。トライステート・デバイスの出力はデータ母線ＤＡＴＡ［３．．．０］と接続する。トライステート・デバイス２８６，２８８，２９０，２９２はマイクロプロセッサー３０がＣＭＰＩレジスターをアドレスして読み取りを開始したことを指示するＲＤＣＭＰＩｈの制御下にある。
【０５２０】
ＲＤＣＭＰＳＴｈ，ＲＤＣＭＰＩｈ及びＷＲＣＭＰＩｈ信号はコンパレーター・デコード・システム２９４によって形成される。コンパレーター・デコード・システム２９４はレジスターＣＭＰＳＴ及びＣＭＰＩの書き込み及び読み取りができるように内部アドレス母線ＡＤＤＲ［４．．．０］に供給されるアドレスを復号する。具体的には、表７に示したように、ＣＭＰＳＴレジスターはアドレス場所＄０００８に配置されているから、アドレス＄０００８が内部アドレス母線［４．．．０］で送信されると、ＡＮＤゲート２９６（図６５）が割り込み許可される。具体的には、ＡＮＤゲート２９６は８入力ＡＮＤゲートであり、Ａ４ｈ，Ａ２ｈ，Ａ１ｈ及びＡ０ｈから成るアドレス入力ＡＤＤＲ［４，２，１，０］がインバーター２９８，３００，３０２，３０４を介して供給され、ＡＤＤＲ［３］、即ちＡ３ｈがＡＮＤゲート２９６の１つの入力に直接供給され、さらに、マイクロプロセッサー３０から信号ＳＥＬｈ，ＤｉＳＡＢＬＥｂ及びＰＨ２ｈがＡＮＤゲート２９６に供給される。
【０５２１】
１６進アドレス＄０００８は２進ビット０００１０に相当する。Ａ４ｈ，Ａ３ｈ，Ａ２ｈ，Ａ１ｈ及びＡ０ｈのアドレス入力にアドレス０１０００が供給されると、ＡＮＤゲート２９６の出力は論理１となり、ＣＭＰＳＴレジスターがマイクロプロセッサー３０によってアドレスされていることを指示する。具体的には、ＲＤＣＭＰＳＴｈ信号は二重入力ＡＮＤゲート３０６（図６４）の出力において得られる。ＡＮＤゲート３０６への入力はフリップフロップ３０８，３１０のＱ出力である。ＡＮＤゲート２９６の出力において得られるＣＭＰＳＴｈ信号がフリップフロップ３１０のＤ入力に供給される。このフリップフロップに対するタイミングはマイクロプロセッサーの位相２クロック信号ＰＨ２ｈによって行なわれる。即ち、ＰＨ２ｈ信号が１対の直列インバーター３１２、３１４を介してフリップフロップ３１０のクロック入力ＣＫに印加される。インバーター３１２の出力において得られる反転位相２クロック信号がフリップフロップ３１０の反転ＣＫ入力に印加される。マイクロプロセッサー内部制御母線ＣＰＵＣＴＬ［３．．．０］から得られるＲＥＡＤｈ信号がフリップフロップ３０８のＤ入力に印加される。ＲＥＡＤｈ信号はマイクロプロセッサー３０が読み取り動作リクエスト中であることを指示する。フリップフロップ３１０と同様に、フリップフロップ３０８のクロック入力ＣＫ及び反転ＣＫにタイミング信号が印加される。したがって、マイクロプロセッサー３０が＄０００８をアドレスすれば、ＡＮＤゲート３０６の出力に信号ＲＤＣＭＰＳＴが発生し、マイクロプロセッサー３０がＣＭＰＳＴレジスターを読み取り中であることを指示する。
【０５２２】
ＲＤＣＭＰＩｈ信号は二重入力ＡＮＤゲート３１６の出力において得られる。フリップフロップ３０８の出力がＡＮＤゲート３１６の一方の入力に供給されて、マイクロプロセッサー３０が読み取りを開始したことを指示する。ＡＮＤゲート３１６への他方の入力はフリップフロップ３１８のＱ出力である。ＣＭＰＩｈデコード信号がフリップフロップ３１８のＤ入力に印加される。フリップフロップ３１８のタイミング制御はフリップフロップ３０８，３１０の場合と同じである。ＡＮＤゲート３２０（図６０）の出力においてＣＭＰＩｈ信号が得られる。ＡＮＤゲート３２０及びインバーター２９８，３００，３０２，３０４を含む回路はマイクロプロセッサー３０が＄０００９をアドレスするとＣＭＰＩｈ信号を出力する。
【０５２３】
二重入力ＡＮＤゲート３２２（図６４）の出力においてＷＲＣＭＰＩｈ信号が得られる。ＡＮＤゲート３２２への一方の入力はフリップフロップ３１８の出力であり、ＣＭＰＩレジスターがアドレスされたことを指示する。ＡＮＤゲート３２２への他方の入力はＮＯＲゲート３２４の出力である。ＮＯＲゲート３２４はマイクロプロセッサー書き込み信号の形成に使用される。即ち、フリップフロップ３０８の出力がＮＯＲゲート３２４の一方の入力に供給される。ＮＯＲゲート３２４からの出力信号は書き込み動作中低レベルである。他方の入力はインバーター２７８の出力において得られる位相２クロックの出力である。
【０５２４】
構成レジスターＣＦＲからの４個の構成ビットＣＦＲ［３．．．０］がコンパレーターのモード制御に使用される。これらの構成ビットＣＦＲ［３．．．０］はコンパレーター２００，２０２，２０４，２０６の出力をポートＣとＯＲ演算することを可能にする。０はＯＲ演算を許可し、１は禁止する。具体的には、ＣＦＲレジスターは書き込み専用レジスターであり、フリップフロップ３２６，３２８，３３０，３３２を含む。これらのフリップフロップのＤ入力はデータ母線ＤＡＴＡ［３．．．０］と接続する。これらのフリップフロップのＱ出力はＯＲ演算を可能にする内部母線ＣＦＲ［３．．．０］と接続する。ＮＡＮＤゲート３３４への一方の入力はＮＯＲゲート３２４の出力であり、書き込み動作を指示する。他方の入力はフリップフロップ３３６の出力である。マイクロプロセッサー３０がＣＦＲレジスターをアドレスしたことを指示するＣＦＲｈ信号がフリップフロップ３３６のＤ入力に印加される。
【０５２５】
ＣＦＲｈ信号はデコード信号であり、ＡＮＤゲート３３８（図６５）の出力において得られる。ＡＮＤゲート３３８及びインバーター２９８はアドレス母線ＡＤＤＲ［４．．．０］を復号することによってＡＮＤゲート３３８の割り込みを許可し、マイクロプロセッサー３０が＄００１ＥをアドレスするとＣＦＲｈ信号を形成する。
【０５２６】
マイクロプロセッサー３０はコンパレーター・サブシステム５８をリセットすることができる。即ち、コンピューター制御母線ＣＰＵＣＴＬ［３．．．０］からインバーター２７０を介してリセット信号ＲＥＳＥＴｂがＡＮＤゲート２６２，２６４，２６６，２６８に印加されてフリップフロップ２３６，２３８，２４０，２４２，２４４をリセットする。ＲＥＳＥＴｂ信号はフリップフロップ２７２，２７４，２７６，２７８，３０８，３１０，３１８，３２６，３２８，３３０，３３２，３３６にも印加されて、マイクロプロセッサー３０がコンパレーター・サブシステム５８をリセットすることを可能にする。
【０５２７】
２．プロセッサー母線インターフェース・ロジック
マイクロプロセサー３０は表７に湿すようにメモリー・アドレス・スペースに配置された例えば７つのレジスターＡＤＣＲ，ＡＭＵＸ，ＡＣＦＲ，ＡＤＺ，ＡＭＺ，ＡＶＳＦ，ＡＣＦＲを介してアナログ制御システムと通信する。レジスターのフォーマットを図９に示した。これらのレジスターは図６７に示すレジスター選択フリップフロップ３５０，３５２，３５４，３５６，３５８，３６０，３６２によって選択され、いずれも読み書きレジスターであり、図６８に示すレジスター・デコード・サブシステム３６４によって復号される。レジスターの復号方法は多様であり、例えば、７つのプログラマブル・ロジック・アレイ（ＰＬＡ）３６６，３６８，３７０，３７２，３７４，３７６，３７８を設けてもよい。各ＰＬＡは直接または図１０６に示すようなインバーター３６６，３６８，３７０，３７２，３７４を介して供給されるアドレス入力ＡＤＤＲ［４．．．０］、及び３つの制御信号ＳＥＬｈ，ＤＩＳＡＢＬＥ及びＰＨ２ｈを含む。ＳＥＬｈ信号はマイクロプロセッサーのＡＮＡＢＳｈ信号に相当する。ＡＮＡＢＳｈ信号は領域ごとの復号を可能にするマイクロプロセッサーのマスター・チップ・アドレス・デコーダーからのレジスター選択信号である。ＤＩＳＡＢＬＥｂ信号はマイクロプロセッサーのＩＯＯＦＦ信号に相当し、テスト・モード中にすべてのＩ／Ｏデバイスの割り込みを禁止するのに使用される。ＩＯＯＦＦ信号はバッファ３７５の出力において得られる。ＰＨ２信号はマイクロプロセッサーの位相２クロックである。
【０５２８】
ＰＬＡ３６６，３６８，３７０，３７２，３７４，３７６，３７８の出力はレジスター選択信号ＡＤＺｈ，ＡＭＺｈ，ＡＶＳＦｈ，ＡＣＳＦｈ，ＡＤＣＲｈ，ＡＭＵＸｈ，ＡＣＦＲｈであり、特定のレジスターがマイクロプロセッサー３０によってアドレスされたことを指示する。たとえば、アドレス母線ＡＤＤＲ［４．．．０］にアドレス＄００２０が現われると、レジスターＡＤＣＲが選択される。同様に、他のレジスターのアドレスがアドレス母線ＡＤＤＲ［４．．．０］に現われると、該当のレジスターが選択される。
【０５２９】
ＰＬＡ３６６，３６８，３７０，３７２，３７４，３７６，３７８からの出力信号はレジスター選択フリップフロップ３５０，３５２，３５４，３５６，３５８，３６０，３６２のＤ入力に印加される。レジスター選択フリップフロップのタイミング制御は１対のインバーター３８０，３８２を介してこれらのフリップフロップのクロック入力ＣＫに供給される位相２クロック信号ＰＨ２ｈと、インバーター３８０の出力から前記フリップフロップ反転ＣＫ入力に供給される反転位相２クロック信号によって行なわれる。マイクロプロセッサー制御母線ＣＰＵＣＴＬ［３．．．０］からのリセット信号ＲＥＳＥＴｈがインバーター３８４を介して前記フリップフロップのリセット入力反転Ｒに印加されてこれらのフリップフロップをリセットと同時に０にセットする。レジスター選択フリップフロップ３５０，３５２，３５４，３５６，３５８，３６０，３６２の出力はレジスター選択信号ＡＤＣＲｈ，ＡＭＵＸｈ，ＡＣＦＲｈ，ＡＤＺｈ，ＡＭＺｈ，ＡＶＳＦｈ，ＡＣＳＦｈである。
【０５３０】
ＡＣＦＲレジスター
ＡＣＦＲレジスターはＡ／Ｄサブシステム７８によって利用される読み書きレジスターである。このレジスターはフリップフロップ３８６，３８８，３９０，３９２，３９４，３９６，３９８（図６７）を含む。
【０５３１】
ＡＣＦＲレジスターはマイクロプロセッサー３０によって読み書きされる。具体的には、フリップフロップ３８６，３８８，３９０，３９２，３９４，３９６，３９８のＤ入力がデータ母線ＤＡＴＡ［７．．．０］に接続してマイクロプロセッサー３０がこのレジスターに書き込むことを可能にする。これらのフリップフロップの出力Ｑもトライステート・デバイス４０８，４１０，４１２，４１４，４１６，４１８，４２０，４２２を介してデータ母線ＤＡＴＡ［７．．．０］と接続してこのレジスターの読み取りを可能にする。
【０５３２】
読み取り動作中、トライステート・デバイス４０８，４１０，４１２，４１４，４１６，４１８，４２０，４２２は読み取り制御ＮＡＮＤゲート４２４及び読み書き制御フリップフロップ４２６の制御下にあってこれらのフリップフロップのＱ出力がデータ母線ＤＡＴＡ［７．．．０］に接続し、マイクロプロセッサー３０によって読み取られることを可能にする。ＡＣＦＲ［４］ビットと対応のトライステート・デバイス４２２の入力はアースに接続されているから、このビットは常時０である。
【０５３３】
ＮＡＮＤゲート４２４から読み取り信号が出力される。ＮＡＮＤゲート４２４は２入力ＮＡＮＤゲートであり、読み書き制御フリップフロップ４２６及びＡＣＦＲ選択フリップフロップ３５４の制御下にある。内部制御母線ＣＰＵＣＴＬ［３．．．０］からの読み取り信号は読み書き制御フリップフロップ４２６のＤ入力に印加される。このフリップフロップのタイミング制御はクロック入力ＣＫに供給される位相２クロック信号ＰＨ２ｈと、インバーター３８０の出力からフリップフロップ４２６の反転ＣＫ入力に供給される反転位相２クロック信号によって行なわれる。フリップフロップ４２６のＱ出力は読み取りクロック信号ＲＤＣＬＫｈであり、ＮＡＮＤゲート４２４に印加される。したがって、マイクロプロセッサー３０がＡＣＦＲレジスター（たとえば＄００２３）をアドレスし、読み取り信号ＲＥＡＤｈをコンピューター制御母線ＣＰＵＣＴＬ［３．．．０］に送出すると、フリップフロップ３８６，３８８，３９０，３９２，３９４，３９６，３９８及びＡＣＦＲ［４］ビットが読み取られる。
【０５３４】
書き込み動作中、トライステート・デバイス４０８，４１０，４１２，４１４，４１６，４１８，４２０は高インピーダンス状態にあるのが普通である。書き込み制御信号はこれらのフリップフロップのＤ入力に印加される。書き込み制御信号は書き込み制御ＮＯＲゲート４２８及びＮＡＮＤゲート４３０の制御下にある。ＮＯＲゲート４２８は２入力ＮＯＲゲートであり、一方の入力は位相２クロックＰＨ２ｈからもう一方の入力は読み書き制御フリップフロップ４２６から来る。ＮＯＲゲート４２８の出力は書き込み信号ＷＲＣＬＫｈである。書き込み信号ＷＲＣＬＫｈは二重入力ＮＡＮＤゲート４３０の一方の入力に印加される。ＮＡＮＤゲート４３０への他方の入力はＡＣＦＲレジスター選択信号ＡＣＦＲｈである。ＮＡＮＤゲート４３０の出力は次にＡＣＦＲフリップフロップ３８６，３８８，３９０，３９２，３９４，３９６，３９８の反転Ｄ入力に供給される。データ母線ＤＡＴＡ［７．．．５］及びＤＡＴＡ［３．．．０］がこれらのフリップフロップのＤ入力に供給されてマイクロプロセッサー３０による書き込みを可能にする。ビットＡＣＦＲ［４］はデジタル・アースと接続する。
【０５３５】
ＡＣＦＲレジスターはマイクロプロセッサー３０によってリセット可能である。即ち、制御母線ＣＰＵＣＴＬ［３．．．０］からのリセット信号ＲＥＳＥＴｈがインバーター４３２を介してフリップフロップ３８６，３８８，３９０，３９２，３９４，３９６，３９８のリセット入力Ｒに印加される。
【０５３６】
以上に述べた通り、ＡＣＦＲレジスターはＡ／Ｄサブシステム７８を構成するのに使用される構成レジスターである。即ち、フリップフロップ３８６，３８８，３９０，３９２，３９４，３９６，３９８のＱ出力はインバーター４３４，３４６，４３８，４４０，４４２，４４４，４４６と接続する。インバーター４３４，４３６，４３８，４４０の出力は内部母線ＡＣＦＲ［３．．．０］と接続する。インバーター４４４，４４６の出力は内部母線ＡＣＦＲ［７，６］と接続する。インバーター４４２の出力は内部母線ＡＣＦＲ［５］に供給され、信号ＡＤＰＵｈとしても使用される。
【０５３７】
読み書き制御フリップフロップ４２６の出力において得られるＲＤＣＬＫｈ信号は後述するオートゼロ／オートレンジ状態マシンに使用するための状態マシン・クロック信号ＳＭＣＬＫｈの形成に利用される。ＳＭＣＬＫｈ信号はバッファ４４７の出力において得られる。バッファへの入力はＭＵＸ４４８である。ＭＵＸ４４８は外部クロック発信源からの入力信号ＣＬＫＳＲＣｈをテスト回路の制御下にその選択入力ＳＬに印加することを可能にする。正規動作中、ＳＭＣＬＫ信号がフリップフロップ４５０から出力される。フリップフロップ４５０のタイミング制御はインバーター３８０の出力において得られる反転位相２クロック信号によって行なわれる。このフリップフロップ４５０はマイクロプロセッサー３０によってリセットできる。ＮＡＮＤゲート４５２からの出力はフリップフロップ４５０のＤ入力に供給される。ＮＡＮＤゲート４５２は二重入力ＮＡＮＤゲートである。ＮＡＮＤゲート４５２への一方の入力はＲＤＣＬＫｈ信号であり、ＮＡＮＤゲート４５２への他方の入力はＯＲゲート４５４の出力である。ＯＲゲート４５４への入力はＡＶＳＦまたはＡＣＳＦレジスターがマイクロプロセッサー３０によってアドレスされ、したがって、オートゼロ／オートレンジ動作が開始されるとＳＭＣＬＫ信号が発生可能であることを指示するＡＣＳＦｈ及びＡＶＳＦｈ信号である。
【０５３８】
ＡＤＣＲレジスター
ＡＤＣＲレジスターはＡ／Ｄサブシステム７８の動作制御に使用される。このレジスターはバイトワイド読み書きレジスターであり、フリップフロップ４５８，４６０，４６２，４６４及び４６６（図１０７）を含む。３個のビットＡＤＣＲ［５］，ＡＤＣＲ［２］及びＡＤＣＲ［０］が接地し、常に０である。即ち、ビットＡＤＣＲ［０］は接地すると共にトライステート・デバイス４６８の入力と接続し、トライステート・デバイス４６８の出力はデータ母線ＤＡＴＡ［０］と接続する。同様に、ビットＡＤＣＲ［５］も接地すると共にトライステート・デバイス４７２と接続し、トライステート・デバイス４７２の出力はデータ母線ＤＡＴＡ［５］と接続する。
【０５３９】
残りのビットもマイクロプロセッサー３０によって読み取ることができる。即ち、フリップフロップ４５８，４６０，４６２，４６４，４６６の反転Ｑ出力はトライステート・デバイス４７４，４７６，４７８，４８，４８２と接続し、これらのトライステート・デバイスの出力はデータ母線ＤＡＴＡ［１，３，４，６，７］に供給される。
【０５４０】
すべてのビットＡＤＣＲ［７．．．０］についてトライステート・デバイス４６８，４７０，４７２，４７４，４７６，４７８，４８０，４８２は読み取り制御ＮＡＮＤゲート４８４の制御下にある。常態ではこれらのトライステート・デバイスは高インピーダンス状態にある。ただし、読み取り動作中、ＮＡＮＤゲート４８４はこれらのトライステート・デバイスがＡＤＣＲ［７．．．０］ビットをデータ母線ＤＡＴＡ［７．．．０］に接続することを可能にする。ＮＡＮＤゲート４８４は２入力ＮＡＮＤゲートである。ＡＤＣＲｈ信号が一方の入力に印加される。この信号はＡＤＣＲレジスターのデコード信号である。具体的には、ＡＤＣＲレジスターはメモリー・アドレス＄００２０に配置されているから、マイクロプロセッサー３０によってこのアドレスが書き込まれると、ＡＤＣＲｈ信号がアクチブとなる。ＮＡＮＤゲート４８４への他方の入力は上記ＲＤＣＬＫｈ信号である。したがって、マイクロプロセッサー３０がＡＤＣＲレジスターをアドレスして読み取りを開始すると、ＮＡＮＤゲート４８４が割り込み可能となる。
【０５４１】
ビットＡＤＣＲ［１］，ＡＤＣＲ［３］及びＡＤＣＲ［４］はマイクロプロセッサー３０によって書き込むことのできる制御ビットである。具体的には、フリップフロップ４５８，４６０，４６２のＤ入力はデータ母線ＤＡＴＡ［１，３，４］と接続し、反転Ｄ入力は二重入力ＮＡＮＤゲート４８６の出力と接続する。ＡＤＣＲｈ信号はＮＡＮＤゲート４８６の一方の入力に印加されてＡＤＣＲレジスターがマイクロプロセッサー３０によってアドレスされたことを指示する。他方の入力にはＷＲＣＬＫｈ信号が印加される。したがって、マイクロプロセッサー３０がＡＤＣＲレジスターをアドレスして書き込み動作を開始するとＮＡＮＤゲート４８６が割り込み許可される。
【０５４２】
ビットＡＤＣＲ［７］及びＡＤＣＲ［６］はフリップフロップ４６４，４６６によって形成される読み取り専用状態ビットであり、オートゼロ・シーケンス及びＡ／Ｄ変換が完了したことを指示する。フリップフロップ４６４，４６６は１対のインバーター４８８，４９０を介して位相２クロック信号ＰＨ２ｈによってクロックされる。Ａ／Ｄサブシンステム７８の状態及びオートゼロ動作を表わす状態信号ＥＯＣｈ，ＥＯＡＺｈは後述する制御回路を介してフリップフロップ４６４，４６６のＤ入力に印加される。具体的には、オートゼロ・プロセスの完了を指示するオートゼロ信号ＥＯＡＺｈの末尾がインバーター４９４を介してフリップフロップ４９２の反転Ｓ入力に印加され、フリップフロップ４９２のＱ出力が遅延フリップフロップ４９６のＤ入力に供給される。フリップフロップ４９６のＱ出力はバッファ増幅器４９８を介してフリップフロップ４６４のＤ入力に供給され、フリップフロップ４６４の反転Ｑ出力はトライスレート・デバイス４８０及びバッファ増幅器５００を介してデータ母線ＤＡＴＡ［６］に供給されてオートゼロ・フラッグを完了させる。
【０５４３】
インバーター５０４及び後述する制御回路を介してフリップフロップ４６６にＥＯＣｈ信号が印加される。ＥＯＣｈ信号はＡ／Ｄ変換プロセスの完了を指示する。インバーター５０４の出力はフリップフロップ５０２の反転Ｓ入力に供給され、フリップフロップ５０２のＱ出力はフリップフロップ５０６のＤ入力に供給される。遅延フリップフロップ５０６のＱ出力はバッファ増幅器５０８を介してフリップフロップ４６６のＤ入力に供給され、バッファ５０８の出力はフリップフロップ４６６のＤ入力に供給される。フリップフロップ４６６の反転Ｑ出力はトライステート・デバイス４８２及びバッファ増幅器５１０を介してデータ母線ＤＡＴＡ［７］に供給されてＡ／Ｄ変換完了フラッグを発生させる。
【０５４４】
フリップフロップ４９６，５０６のタイミング制御はインバーター４８８の出力において得られる位相２クロック信号によって行なわれる。フリップフロップ４９６，５０６もフリップフロップ４６４，４６６もインバーター５１６の出力において得られるＲＥＳＥＴｂ信号を介してマイクロプロセッサー３０によってリセットすることができる。
【０５４５】
ＡＣＦＲ［５］はオートゼロ完了及びＡ／Ｄ変換完了フラッグをリセットすると共にビットＡＣＦＲ［６］及びＡＣＦＲ［７］をリセットしてマイクロプロセッサー３０からＡ／Ｄ割り込みリクエストＳＹＩ１ｂ信号を除去する指令ビットである。指令ビットＡＣＦＲ［５］はデータ母線ＤＡＴＡ［５］において得られ、二重入力ＮＡＮＤゲート５１２の一方の入力に供給される。ＮＡＮＤゲート５１２への他方の入力はＡＤＣＲレジスターへの書き込み動作を可能にするＮＡＮＤゲート４８６の非反転出力である。ＮＡＮＤゲート５１２の出力は二重入力ＡＮＤゲート５１４の一方の入力に供給される。ＡＮＤゲート５１４への他方の入力はインバーター５１６の出力において得られるマイクロプロセッサー・リセット信号ＲＥＳＥＴｂである。ＡＮＤゲート５１４の出力がフリップフロップ４９２，５０２のリセット入力反転Ｒに供給されて完了フラッグをリセットし、Ａ／Ｄ割り込みＳＹ１Ｂを除去する。
【０５４６】
Ａ／Ｄ割り込み信号ＳＹ１１ｂはオート・ゼロ・シーケンス及びＡ／Ｄ変換完了時にＡ／Ｄ割り込みＡＤＣＲ［４］が許可されると３入力ＮＡＮＤゲート５１６の出力において形成される。ＮＡＮＤゲート５１６への一方の入力は２入力ＯＲゲート５１８の出力である。ＯＲゲート５１８への入力はフリップフロップ４６４，４６６のＱ出力と接続するバッファ５１７，５１９の出力において得られる状態ビットＡＤＣＲ［６］及びＡＤＣＲ［７］であり、これらのビットＡＤＣＲ［７，６］はオートゼロ動作及びＡ／Ｄ変換の完了をそれぞれ指示する。ＮＡＮＤゲート５１６への他の入力は割り込み許可を指示するＡＤＣＲ［４］ビットである。第３の入力は通常はテスト中にだけ使用されるテスト回路から供給される。
【０５４７】
ＡＤＣＲ［２］はマイクロプロセッサー３０によって書き込むことができ、Ａ／Ｄシーケンスを開始するのに使用される指令ビットである。このビットはデータ母線ＤＡＴＡ［２］において得られ、二重入力ＮＡＮＤゲート５２０に供給される。ＮＡＮＤゲート５２０への他方の入力はＡＤＣＲレジスター書き込み制御ＮＡＮＤゲート４８６から供給される。フリップフロップ５２２のＱ出力はフリップフロップ５２４のＤ入力に供給される。フリップフロップ５２４の出力はバッファ５２５を介して遅延フリップフロップ５２６のＤ入力に供給される。遅延フリップフロップ５２６のＱ出力はスタート・オートゼロ信号ＳＴＡＺｈの形成に使用される。具体的には、フリップフロップ５２６のＱ出力はバッファ５３０を介して二重入力ＡＮＤゲート５２８の一方の入力に供給される。ＡＮＤゲート５２８への他方の入力はテスト回路から供給される。ＡＮＤゲート５２８の出力がＳＴＡＺｈ信号である。
【０５４８】
ＳＴＡＺｈ信号はオートゼロ状態マシンが使用中（ＡＺＢＳＹｈ）であれば払われる。具体的には、ＡＺＢＳＹｈ信号はインバーター５３１を介して２入力ＡＮＤゲート５３０の一方の入力に供給される。マイクロプロセッサー３０からのＲＥＳＥＴｂ信号が他方の入力に印加される。ＡＮＤゲート５３０の出力がフリップフロップ５２２の反転Ｒ入力に供給されてこのフリップフロップをリセットする。フリップフロップ５２４，５２６のタイミング制御はインバーター５２７の出力において得られるＳＭＣＬＫｈ信号によって行なわれる。フリップフロップ５２４，５２６はリセット入力反転Ｒに印加されるＲＥＳＥＴｂ信号を介してマイクロプロセッサー３０によってリセットされる。
【０５４９】
ＡＤＣＲ［１］ビットは４つのサンプリング／保持スイッチ１０８，１１０，１１２，１１４を制御するのに使用される。即ち、フリップフロップ４５８のＤ出力がＡＮＤゲート５３２の一方の入力に供給され、ＡＮＤゲート５３２への他方の入力はテスト回路から供給される。ＡＮＤゲート５３２の出力はサンプリング／保持スイッチ１０８，１１０，１１２，１１４を制御する信号ＳＡＭＰｈである。
【０５５０】
フリップフロップ４６２のＱ出力において得られるＡＤＣＲ［３］ビットは積分器リセットを制御するのに使用される。具体的には、フリップフロップ４６２の出力は２入力ＡＮＤゲート５３４の一方の入力に供給され、ＡＮＤゲート５３４の他方の入力はテスト回路から供給される。ＡＮＤゲート５３４の出力が積分器リセット信号ＩＮＴＲＥＳｈである。この信号はバッファ７５７（図７３）に印加されてＤＩＳＣＨｈ信号を発生させ、スイッチ９６（図８８）にも印加される。この信号が高レベルならば、スイッチ９６（図４１）がＭＸＯピンを電流ミラー９２から遮断してアナログ・アースＡＶＳＳへ短絡させる。このビットがセットされたままである限り、スイッチ９６は短絡状態のままである。ＡＤＣＲ［３］に０を書き込むことによって短絡スイッチ９６を開路させることができる。この信号はスイッチ９６の現状態をも表わす。
【０５５１】
入力マルチプレクサー制御
電圧及び電流入力ＭＵＸ６２，６４を制御するのに８ビット読み書きレジスターＡＭＵＸ［７．．．０］が使用される。このレジスターは２つのフィールドに分割されており、一方のフィールドは電圧入力を制御して信号ＶＭＵＸ［３．．．０］を発生させ、他方のフィールドは電流入力を制御して信号ＣＭＵＸ［３．．．０］を発生させる。
【０５５２】
ＶＭＵＸ［３．．．０］信号はフリップフロップ５３６，５３８，５４０，５４２（図６９）によって形成される。これらのフリップフロップのＤ入力はデータ母線ＤＡＴＡ［３．．．０］と接続して、マイクロプロセッサー３０による書き込みを可能にする。これらのフリップフロップの出力はトライステート・デバイス５４４，５４６，５４８，５５０を介してデータ母線ＤＡＴＡ［３．．．０］と接続してマイクロプロセッサー３０がこれらのフリップフロップの内容を読み取ることができるようにする。トライステート・デバイス５４４，５４６，５４８，５５０は状態で高インピーダンス状態にあり、ＮＡＮＤゲート５５２の制御下にある。ＮＡＮＤゲート５２２は２入力ＮＡＮＤゲートであり、一方の入力には読み取りクロック信号ＲＤＣＬＫｈが印加されて、上述したように、マイクロプロセッサー３０による読み取り動作を指示し、他方の入力にはＡＭＵＸ信号が印加されて、このレジスターがマイクロプロセッサー３０によってアドレスされたことを指示する。即ち、ＡＭＵＸレジスターはメモリー場所＄００２１に配置されていて、マイクロプロセッサー３０がこの場所をアドレスするとＡＭＵＸｈ信号が高いアクチブ状態となる。したがって、フリップフロップ５３６，５３８，５４０，５４２のＱ出力をデータ母線ＤＡＴＡ［３．．．０］に接続することにより、マイクロプロセッサー３０は前記フリップフロップの内容を読み取ることができる。
【０５５３】
フリップフロップ５３６，５３８，５４０，５４２への書き込み動作はＮＡＮＤゲート５５４によって制御される。このＮＡＮＤゲート５５４はこれらのフリップフロップの反転Ｄ入力に印加される書き込み信号ＷＲＭＵＸｂを出力する。ＮＡＮＤゲート５５４は３入力ＮＡＮＤゲートであり、第１入力に書き込みクロックＷＲＣＬＫｈ信号が、第２入力にＡＭＵＸｈ信号が、第３入力にＡＲＢＳＹｈ信号がそれぞれ印加される。ＡＲＢＳＹｈ信号はオートレンジング・システムが使用中であることを指示する信号であり、詳しくは後述する。
【０５５４】
フリップフロップ５３６，５３８，５４０，５４２はそれぞれのリセット入力反転Ｒに印加されるＲＥＳＥＴｂ信号によってリセットされる。ＲＥＳＥＴｂ信号はマイクロプロセッサー３０がこれらのフリップフロップをリセットすることを可能にする。
【０５５５】
ＣＭＵＸ［３．．．０］信号はフリップフロップ５５６，５５８，５６０，５６２によって形成される。これらのフリップフロップのＤ入力はデータ母線ＤＡＴＡ［７．．．４］と接続してマイクロプロセッサー３０による書き込みを可能にする。これらのフリップフロップのＱ出力は読み取り動作のためのトライステート・デバイス５６４，５６６，５６８，５７０を介してデータ母線ＤＡＴＡ［７．．．４］と接続する。上記トライステート・デバイスは常態では高インピーダンス状態にあり、マイクロプロセッサー３０が読み取り動作を開始してアドレス＄００２１をアドレス母線ＡＤＤＲ［４．．．０］に送出するとこれらのフリップフロップが読み取られるようにするＮＡＮＤゲート５５２の制御下にある。フリップフロップ５５６，５５８，５６０，５６２への書き込み動作はフリップフロップ５３６，５３８，５４０，５４２の場合と同様にＮＡＮＤゲート５５４によって制御される。
【０５５６】
フリップフロップ５３６，５３８，５４０，５４２，５５６，５５８，５６０，５６２の出力は図４１及び８０に示すように電流及び電圧ＭＵＸｅｓ６６，６８を制御するＭＵＸ制御信号ＭＵＸＣＴＬ［２６．．．０］を形成するのに使用される。即ち、電圧チャンネルＭＵＸ６６，６８は制御信号ＶＭＵＸ［３．．．０］信号によって制御され、電圧チャンネルＭＵＸ６６はＣＭＵＸ［３．．．０］信号によって制御される。これらの信号は電圧チャンネル及び電流チャンネルＭＵＸのそれぞれの個別制御を可能にするＭＵＸ制御信号ＭＵＸＣＴＬを形成するため、一連のインバーター、ＯＲゲート及びＡＮＤゲート（図６７）によって復号される。具体的には、二重入力ＡＮＤゲート５７２，５７４，５７６，５７８の一方の入力にＣＭＵＸ［３．．．０］信号が印加され、他方の入力にインバーター５８０を介して信号ＣＡＺｈが印加される。信号ＣＡＺｈは電流増幅器９０がオートゼロ化中であることを指示する。信号ＣＡＺｈはＡ／Ｄサブシステム７８に使用される信号ＣＳＨＲＴｈの形成にも利用される。信号ＣＳＨＲＴｈはインバーター５８０と直列に接続するインバーター５８１の出力において得られる。
【０５５７】
ＮＡＮＤゲート５７２の出力は一連の直列に接続されたインバーター５８２，５８４，５８６，５８８，５９０，５９２，５９４と接続し、ＮＡＮＤゲート５７４の出力は一連の直列に接続されたインバーター５９６，５９８，６００，６０２，６０４，６０６，６０８と接続し、ＮＡＮＤゲート５７８の出力は一連の直列に接続されたインバーター６２４，６２６，６２８，６３０，６３２，６３４，６３６と接続する。インバーター５９４，６０８，６２２，６３６の出力は二重入力ＯＲゲート６３８，６４０，６４２，６４４の一方の入力と接続し、インバーター５８２，５９６，６１０，６２４の出力が他方の入力と接続する。ＮＡＮＤゲート５７２，５７４，５７６，５７８の出力は二重入力ＯＲゲート６４６，６４８，６５０，６５２の一方の入力に印加され、インバーター５９２，６０６，６２０，６３２の出力が他方の入力に印加される。ＯＲゲート６３８，６４０，６４２，６４４，６４６，６４８，６５０，６５２の出力は二重入力ＡＮＤゲート６５４，６５６，６５８，６６０，６６２，６６４，６６６，６６８の一方の入力に印加され、内部母線ＡＣＦＲ［３．．．０］からのＡＣＦＲ［３．．．０］ビットが他方の入力に印加されて入力ＭＵＸ６６（図４１が電流モードか電圧モードかを制御する。ＡＣＦＲ［３．．．０］ビット中に１があれば電流モードを選択する。具体的には、ＡＣＦＲ［３］ビットがＡＮＤゲート６５４，６５６の入力に印加され、ＡＣＦＲ［２］ビットがＡＮＤゲート６５８，６６０の入力に印加され、ＡＣＦＲ［１］ビットがＡＮＤゲート６０８，６１０の入力に印加され、ＡＣＦＲ［０］がＡＮＤゲート６６６，６６８の入力に印加される。ＡＮＤゲート６５４，６５６，６５８，６６０，６６２，６６４，６６６，６６８の出力は電流チャンネルＭＵＸｅｓ６６の個別制御を可能にするデコード信号ＭＵＸＣＴＬ［２０．．．１３］である。
【０５５８】
サンプル／ホールドスイッチ１０８，１１０，１１２，１１４もインバーター６７０，６７２，６７４，６７６，６７８，６８０及び３入力ＡＮＤゲート６８２，６８４を含むデコード回路（図７２）によって個別に制御できる。具体的には、インバーター６７０，６７２，６７４，６７６は内部ＡＣＦＲ母線［３．．．０］と接続し、インバーター６７０，６７２の出力はＮＡＮＤゲート５３２（図３１）において得られ、指令ビットＡＣＦＲ［１］がセットされたことを指示するＳＡＭＰｈ信号と共にＡＮＤゲート６８２に印加される。インバーター６７４，６７６の出力はＳＡＭＰｈ信号と共にＡＮＤゲート６８４に印加される。ＳＡＭＰｈ信号はインバーター６７８，６８０とも接続し、ＡＮＤゲート６８４の出力はサンプル／ホールドスイッチ１０８，１１０，１１２，１１４の個別制御を可能にする信号ＭＵＸＣＴＬ［２４．．．２１］である。具体的には、ＡＮＤゲート７４６は２入力ＡＮＤゲートであり、一方の入力にはＷＲＭＵＸｂ信号が印加され、他方の入力にはインバーター７４８を介して信号ＶＡＺｈが印加される。後述するように、信号ＶＡＺｈはアクチブであり、電圧増幅器８０がゼロ化されつつあることを指示する。ＡＮＤゲート７２４，７２６，７２８，７３０，７３２，７３４，７３６，７３８，７４０の出力は信号ＭＵＸＣＴＬ［９．．．０］である。
【０５５９】
詳しくは後述するが、電流チャンネルが選択されるとオートレンジ動作が抑止される。ＡＮＤゲート７２０の出力はインバーター７５０を介して信号ＭＸＯＳＥＬｈを形成するのに利用される。具体的には、電流チャンネルが選択されたことを指示する信号ＭＸＯｈはＡＮＤゲート７５２の出力において形成され、ＭＵＸＣＴＬ［９］信号に相当する。ＡＮＤゲート７５２は２入力ＡＮＤゲートであり、一方の入力はテスト回路と接続し、他方の入力はＯＲゲート７５４と接続している。このＯＲゲート７５４は２入力ＯＲゲートであり、一方の入力はテスト回路と、他方の入力は電流チャンネルが選択されたことを指示するＡＮＤゲート７４２とそれぞれ接続している。
【０５６０】
バッファ増幅器７５６の出力においてＶＮＵＬＬｈ信号が形成される。このＶＮＵＬＬｈ信号はゼロ・スイッチ８６（図６９及び８７）を制御して電圧増幅器８０をオートゼロ化させる。バッファ増幅器７５６への入力は２入力ＡＮＤゲート７５８の出力である。ＡＮＤゲート７５８への一方の入力は増幅器８０がオートゼロ化されつつあることを指示するＶＡＺｈ信号であり、他方の入力はインバーター７４８，７６０を介して印加される同じ信号ＶＡＺｈである。
【０５６１】
２入力ＯＲゲート７６１の出力においてＡＧＮＤｈ信号が形成される。ＯＲゲート７６１への一方の入力はＡＮＤゲート７４４からの出力であり、他方の入力はＶＮＵＬＬｈ信号である。ＡＧＮＤｈ信号を利用して電圧チャンネルを接地する（図３）。ＡＧＮＤｈ信号はＭＵＸＣＴＬ［１０］として得られる。
【０５６２】
ＭＵＸＣＴＬ［２６，２５，１２，１１］はテスト回路と併用される。
【０５６３】
オートゼロ・レジスターＡＤＺ，ＡＭＺ
ＡＤＺ及びＡＭＺレジスターは電流及び電圧増幅器８０，９０のためのオートゼロ・ロジック９８と併用される。オートゼロ・ロジックは製造に際してＣＭＯＳ技術を採用したために生じた増幅器８０，９０のオフセットを修正する。
【０５６４】
ＡＤＺレジスター
ＡＤＺレジスター（図７４）は電圧増幅器８０のオフセット修正値を含む６ビット読み書きレジスターである。すでに述べたように、このレジスターへの書き込み動作は診断及び検証だけがその目的である。このレジスターには、オートゼロ・シーケンス完了時に増幅器８０のオフセット修正値がロードされる。
【０５６５】
具体的には、フリップフロップ７６２，７６４，７６６，７６８，７７０，７７２を含むこのレジスターにデータ母線ＤＡＴＡ［７．．．０］が印加される。ＭＵＸｅｓ７７４，７７６，７７８，７８０，７８２，７８４はこれらのフリップフロップの入力をデータ母線ＤＡＴＡ［７．．．０］またはゼロ母線ＺＥＲＯ［５．．．０］と接続することを可能にする。ＺＥＲＯ「５．．．０」母線はゼロ化中の増幅器のオフセット修正値を含み、ＡＤＺレジスターへのオフセット修正値書き込みを可能にする。データ母線ＤＡＴＡ［５．．．０］はＭＵＸｅｓ７７４，７７６，７７８，７８０，７８２，７８４のＡ入力に印加される。ＺＥＲＳＥＬ信号は前記ＭＵＸｅｓの選択入力ＳＥＬに印加され、ＡＤＺレジスターがデータ母線からロードされるかゼロ母線からロードされるかを制御する。ＭＵＸＥＳ７７４，７７６，７７８，７８０，７８２の出力はフリップフロップ７６２，７６４，７６６，７６８，７７０，７７２のＤ入力に印加される。オートゼロ状態マシンによって形成されるＺＥＲＳＥＬｈ信号（図７６）は状態マシンが状態Ｓ３にあることを指示する。状態Ｓ３において、オフセット修正値が後述するＶＺＣＬＫｈ信号によってＡＤＺレジスター中にラッチされる。ＶＺＣＬＫｈ信号はオートゼロ状態マシンによって形成され、バッファ８０３の出力において得られる。この信号ＶＺＣＬＫｈはフリップフロップ７６２，７６４，７６６，７６８，７７０，７７２の反転Ｇ入力に印加される。
【０５６６】
フリップフロップ７６２，７６４，７６６，７６８，７７０，７７２のＱ出力は電圧増幅器８０と関連の内部母線ＶＺＥＲＯ［５．．．０］に印加される。前記フリップフロップのＱ出力はトライステート・デバイス７８６，７８８，７９０，７９２，７９４，７９６を介してデータ母線［５．．．０］とも接続してマイクロプロセッサー３０による前記フリップフロップの読み取りを可能にする。ビットＡＤＺ［７，６］は接地入力を有するトライステート・デバイス７９８，８００を介してデータ母線ＤＡＴＡ［７，６］と接続しているから常時０である。
【０５６７】
トライステート・デバイス７８６，７８８，７９０，７９２，７９４，７９６，７９８，８００はフリップフロップ７６２，７６４，７６６，７６８，７７０，７７２の出力とデータ母線ＤＡＴＡ［７．．．０］との接続を防げない状態にある限り、読み取り動作中を除いて高インピーダンス状態にある。前記トライステート・デバイスはＮＡＮＤゲート８０２の制御下にある。ＮＡＮＤゲート８０２の出力はＡＤＺレジスター読み取りを表わすＶＺＲＤｂ信号である。ＮＡＮＤゲート８０２への入力は信号ＲＤＣＬＫｈ及びＡＤＺｈである。読み取り信号ＲＤＣＬＫｈは読み取りクロック信号である。ＡＤＺｈ信号はマイクロプロセッサー３０がアドレス＄００２４をアドレス母線ＡＤＤＲ［４．．．０］に送出したことを表わす。ＡＤＺレジスターはＶＺＣＬＫｈ信号によってロードされる。
【０５６８】
ＡＤＺレジスターはマイクロプロセッサー３０によってもリセットすることができる。具体的には、フリップフロップ７６２，７６４，７６６，７６８，７７０，７７２のリセット入力にＲＥＳｂ信号が印加される。
【０５６９】
ＡＭＺレジスター
ＡＭＺレジスターは６ビット読み書きレジスターであり、電流ミラー増幅器９２に関連するオフセット修正値を含んでいる。このレジスターにはオートゼロ・シーケンス完了時に修正値がロードされる。このレジスターへの書き込み動作は診断及び検証のみを目的とする。
【０５７０】
ＡＭＺレジスターはフリップフロップ８０４，８０６，８０８，８１０，８１２，８１４を含む。これらフリップフロップのＱ出力は内部母線ＣＺＥＲＯ［５．．．０］と接続する。これらフリップフロップの入力にはＭＵＸ７７４，７７６，７７８，７８０，７８２，７８４を介してデータ母線ＤＡＴＡ［７．．．０］が印加される。上記フリップフロップはオートゼロ状態マシンからのＣＺＣＬＫｂ信号にクロック制御されて電流増幅器９０（図４１）のオフセット修正値を後述する状態Ｓ７（ＡｐｐｅｎｄｅｘＣ参照）においてＡＸＺレジスター中にラッチする。ＣＺＣＬＫｂ信号はバッファ８１６を介してこれらフリップフロップの反転Ｄ入力に印加される。フリップフロップのリセット入力ＲにＲＥＳｂ信号が印加されてフリップフロップをリセットする。前記フリップフロップのＱ出力はトライステート・デバイス８１８，８２０，８２２，８２４，８２６，８２８を介してデータ母線ＤＡＴＡ［５．．．０］に印加される。ビットＡＭＺ［７，６］は使用されず、常に０である。具体的には、データ母線ＤＡＴＡ［７，６］はそれぞれトライステート・デバイス８３０，８３２の出力と接続する。トライステーツ装置８３０，８３２への入力は接地している。したがって、ＡＭＺ［７，６］は常に０である。
【０５７１】
前記トライステーツ・デバイス８１８，８２０，８２２，８２４，８２６，８２８，８３０，８３２はすべてＮＡＮＤゲート８３４の制御下にある。ＮＡＮＤゲート８３４の出力はＡＭＺレジスターの読み取りを表わす信号ＣＺＲＤｂである。ＲＤＣＬＫｈ信号がＮＡＮＤゲート８３４の一方の入力に、ＡＭＺｈ信号が他方の入力にそれぞれ印加される。ＡＭＺｈはマイクロプロセッサー３０がアドレス＄００２５に書き込んだことを表わす。
【０５７２】
フリップフロップ８０４，８０６，８０８，８１０，８１２，８１４はマイクロプロセッサー３０によってリセットされる。即ち、これらのフリップフロップのリセット入力にＲＥＳｂ信号が印加される。
【０５７３】
オートゼロ状態マシン
オートゼロ状態マシンは電圧及び電流増幅器８０，９０をゼロ化するのに必要なシーケンシングを、内部バイアス電流を調節することによって発生させる。オートゼロ・シーケンスに亘って増幅器の入力及び出力が連携の回路から隔離され、入力は接地する。オートゼロ状態マシンは増幅器の出力が状態を変えるまで分流器（図５２）を介して不連続ステップでバイアス電流を差動的に変化させる。オートゼロ化可能な増幅器を図９１に示す。状態変化に対応するステップ数がオフセット修正値を表わす。ＡＤＺ及びＡＭＺレジスターに記憶されるこの修正値についてはすでに述べた通りである。
【０５７４】
オートゼロ状態マシンをＡｐｐｅｎｄｅｘＣ、図１３０に示した。オートゼロ状態変換表、状態ダイヤグラム及び変換表状態方程式もＡｐｐｅｎｄｅｘＣに示した。
【０５７５】
状態マシンは図７４に示すように３つの状態レジスター・フリップフロップ８３６，８３８，８４０及びＮＡＮＤゲート８４２，８４４，８４６，８４８，８５０，８５２，８５４，８５６，８５８，８６０，８６２，８６４，８６６を含む。さらに、後述のように状態マシンに対する種々の入出力をも含む。状態レジスターのフリップフロップは状態変数Ｒ０ｈ，Ｒ０ｂ，Ｒ１ｈ，Ｒ１ｂ，Ｒ２ｈ，Ｒ２ｂを出力する。これらの変数はＮＡＮＤゲート８４８，８５６，８６６の出力において得られる変数Ｒ０ｄ，Ｒ１ｄ，Ｒ２ｄと共にＡｐｐｅｎｄｅｘ  Ｃに示す状態方程式の展開に使用される。
【０５７６】
状態レジスターの各フリップフロップは上述したＳＭＣＬＫｈ信号によってクロック制御される。インバーター８９２の出力において得られるリセット信号ＲＥＳＥＴｂが上記各フリップフロップのリセット入力Ｒに印加される。
【０５７７】
状態レジスター・フリップフロップ８３６，８３８，８４０の出力はＡｐｐｅｎｄｅｘＣ、表Ｃ１にしたがってオートゼロ状態マシンのオートゼロ状態割り当てを画定する。８つの許容状態は下記のように定義される：
ＳＯ−アイドル状態。状態マシンがアクチブ状態になるためスタート・オートゼロ信号ＳＴＡＺｈを待機しているアイドル状態にある。状態マシンはオートレンジ状態マシンが使用中である間はアイドル状態のままである。この２つの状態マシン間の連動はオートレンジ使用中信号ＡＲＢＳＹｈによって行なわれる。ＳＴＡＺｈ信号がアクチブ、ＡＲＢＳＹｈ信号がイナクチブなら、状態マシンは状態Ｓ１に移行できる。
【０５７８】
Ｓ１−５マイクロセコンド遅延。状態Ｓ１及びＳ２は電圧増幅器出力がその状態を変えるか、またはカウンター８６８が最終値に達するまで繰り返されるループを形成する。状態Ｓ１中、タイムリクエスト信号ＴＩＭＲＥＱｈがアクチブであり、タイムアウト信号ＴＩＭＯＵＴｈがモニターされる。状態Ｓ１においてアクチブであるタイムリクエスト信号の作用下に５マイクロセコンド・タイマー（図７５）がトリガーされる。タイマーが５マイクロセコンドを計測すると、タイムアウトＴＩＭＯＵＴｈ信号がアクチブになる。その結果、状態マシンが状態Ｓ２またはＳ３に移行する。もし増幅器出力ＶＡＭＰｈ信号が高いままで、バイアス電流が未だ十分高いレベルに達せず、カウンター８６８がＦＵＬＬｂフラッグによっても指示されるように未だ最終カウントに達していないことを示唆すれば、状態マシンは状態Ｓ２に移行する。もし増幅器出力信号が低レベルとなるか、またはカウンターが最終カウントに達すると、状態マシンが状態Ｓ３に移行する。５マイクロセコンド遅れて増幅器８０は安定出力に達する。
【０５７９】
Ｓ２−クロックカウンター。カウンター８６８が未だフル・カウントを含まず、増幅器８０をゼロ化するための適当なバイアス電流を発生させるに十分なカウントでないと状態Ｓ２に入る。クロック・カウンター信号は状態Ｓ２においてアクチブであってカウント値を１だけ増分させる。状態マシンは次のクロック・パルスで必ず状態Ｓ１に移行する。
【０５８０】
Ｓ３−ラッチＡＤＺ値。電圧増幅器出力の状態が切り替わるかカウンター８６８が最終カウントに達すると、状態Ｓ３に入る。カウンターの現カウントが、ＶＺＣＬＫｈ信号を１状態時間に亘って活性化することによってＡＤＺレジスター中にラッチされる。状態マシンは必ず状態Ｓ４に移行する。
【０５８１】
Ｓ４−クリアカウンター。状態Ｓ４において、状態マシンは電流増幅器９０をオートゼロ化を開始する。カウンターがＺＥＲＲＥＳｂ信号によって払われ、カウンター出力に現われるＭＵＸｅｓ７７４，７７６，７７８，７８０，７８２，７８４から切り替わってカウント値をＡＭＺレジスター及び電流増幅器９０に送られる。状態マシンは必ず状態Ｓ５に移行する。
【０５８２】
Ｓ５−５マイクロセコンド遅延。カウンターが電流増幅器９０と接続することを除けば状態Ｓ５，Ｓ６は状態Ｓ１，Ｓ２とそれぞれ同じであり、電流増幅器の出力ＣＡＭＰｈに応答してマシンがＳ５からＳ７に移行する。
【０５８３】
Ｓ６−クロックカウンター。この状態は状態Ｓ２と全く同じである。状態マシンは必ず状態Ｓ５に移行する。
【０５８４】
Ｓ７−ＡＭＺ値ラッチ。この状態は状態Ｓ３と同様である。カウンター８６８の現内容がＡＸＺレジスター中にラッチされる。オートゼロ信号ＥＯＡＺｈが終わってオートゼロ動作の完了を示唆する。
【０５８５】
オートゼロ入力
オートゼロ・マシンへの入力信号を以下に列記する：
ＡＲＢＳＹｈ−オートレンジ使用中。オートレンジ状態マシンがアイドル状態でなければこの信号がアクチブ高となり、インバーター８７０を介して状態マシンに印加される。この信号についてはオートレンジ状態マシンとの関連であらためて説明する。
【０５８６】
ＳＴＡＺｈ−オートゼロ・スタート。指令レジスターの最初のオートゼロ・ビットが書き込まれるとこの信号がアクチブ高となる。この信号はＡＮＤゲート５２８（図６９）の出力において得られる。
【０５８７】
ＶＡＭＰｂ−電圧増幅器出力。電圧増幅器８０がオートゼロ化されるとこの信号がアクチブ高となる。ＶＡＭＰｈ信号は電圧増幅器８０の出力信号であり、フリップフロップ８８９に印加される。
【０５８８】
ＣＡＭＰｂ−電流増幅器出力。電流増幅器９０がオートゼロ化されるとこの信号が低となる。ＣＡＭＰｂ信号は電流増幅器９０の出力信号であり、フリップフロップ８９１に印加される。
【０５８９】
ＴＩＭＯＵＴｈ−タイムアウト。５マイクロセコンド遅延が経過するとこの信号がアクチブ高となる。この信号はＮＡＮＤゲート８７０（図７５）の出力において得られる。ＮＡＮＤゲート８７０は２入力ゲートであり、一方の入力はテスト・モード中アクチブであり、他方の入力はフリップフロップ８７２，８７４，８７６，８７８及びＮＡＮＤゲート８８０から成る５マイクロセコンド・タイマーと接続している。前記フリップフロップのＱ出力はＮＡＮＤゲート８８０の入力と接続する。フリップフロップ８４２，８４６はそれぞれの反転Ｑ出力がそれぞれのＤ入力と接続するように構成されている。フリップフロップ８７２，８７４，８７６のＱ出力はフリップフロップ８７４，８７６，８７８のクロック入力ＣＫとそれぞれ接続する。インバーター８７１（図７６）の出力において得られるＴＩＭＯＵＴｂ信号もオートゼロ状態マシンに印加される。ＴＩＭＯＵＴｂ信号はＮＡＮＤゲート８６０に印加される。出力フリップフロップ８７２のクロック入力ＣＫと接続しているインバーター８８２にＳＭＣＬＫｈ信号が印加される。フリップフロップ８７２，８７４，８７６，８７８のリセット入力反転ＲはＯＲゲート８８４によって制御される。このＯＲゲート８８４は２入力ＯＲゲートであり、これらの入力に信号ＡＺＴＩＭｈ及びＡＲＴＩＭｈが印加される。
【０５９０】
ＦＵＬＬｂ−カウンター・フル。バイアス電流をセットするのに使用されるカウンター８６８が１１１１１１カウントになるとこの信号がアクチブ低となる。１１１１１１カウントは最大バイアス・カウント値である。カウンター８６８は図３３に示すように接続されたフリップフロップ８７２，８７４，８７６，８７８，８８０，８８２及びＮＡＮＤゲート８８４を含む。フリップフロップ８７２，８７４，８７６，８７８，８８２のＱ出力はＮＡＮＤゲート８８４と接続しており、このＱ出力はＦＵＬＬｂフラッグ及び内部ＺＥＲＯ［５．．．０］母線である。ＦＵＬＬｂフラッグはＮＡＮＤゲート８４２，８５４の入力に印加される一方、インバーター８８８を介してＯＲゲート８８６にも印加される。ＯＲゲート８８６への他方の入力はフリップフロップ８８９の出力と接続している。フリップフロップ８８９への入力は電圧増幅器８０から出力される信号ＶＡＭＰｈである。フリップフロップ８８９はインバーター８９０からのＳＭＣＬＫｈ信号の補数によってクロック制御される。フリップフロップ８８９はインバーター８９２から出力されるＲＥＳＥＴｂ信号によってリセットされる。ＯＲゲート８８６の出力はＮＡＮＤゲート８５８に印加される。
【０５９１】
ＲＥＳＥＴｈ−リセット。システム・リセットの過程でこの信号がアクチブ高となって状態レジスターのフリップフロップ８３６，８３８，８４０をリセットする。
【０５９２】
オートゼロ出力
ＺＥＲＲＥＳｂ−ゼロ・カウンター・リセット。この信号はアクチブ低の状態でバイアス電流カウンター８６８をリセットする。この信号は状態Ｓ０及びＳ４においてアクチブとなる。この信号はＮＡＮＤゲート８９４から出力される。
【０５９３】
ＺＥＲＣＬＫｈ−ゼロ・カウンター・クロック。この信号はアクチブ高状態でバイアス電流カウンター８６８を増分する。この信号は状態Ｓ２及びＳ６においてアクチブであり、ＮＡＮＤゲート８９６から出力される。
【０５９４】
ＴＩＭＲＥＱｈ−タイム・リクエスト。この信号は状態Ｓ１及びＳ５においてアクチブであり、アクチブ高の状態で５マイクロセコンド遅延をリクエストする。この信号は２入力ＯＲゲート８９８から出力される。ＡＮＤゲート９００，９０２からの出力がＯＲゲート８９８の入力に印加される。これらＡＮＤゲートへの入力は状態マシンの出力と接続している。
【０５９５】
ＡＺＢＳＹｈ−オートゼロ使用中。この信号はアクチブ高の状態でオートゼロ動作がアクチブであることを指示する。ＡＺＢＳＹｈ信号はまた、レジスター選択信号ＡＭＺｈ，ＡＤＺｈ及び書き込みクロック信号ＷＲＣＬＫｈを復号するＮＡＮＤゲートの作用を抑止することによってマイクロプロセッサー３０がオートゼロ・レジスターに書き込むのを禁止する。この信号は状態Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７においてアクチブである。この信号はＮＡＮＤゲート９０４の反転出力において得られる。
【０５９６】
ＥＯＡＺｈ−オートゼロ終了。この信号はアクチブ高状態においてＡＤＣＲ状態レジスター中のフリップフロップ４９２（図６９）をセットしてオートゼロ・プロセスの完了を指示させる信号である。この信号はまた、ＳＴＡＺｈ信号を形成するフリップフロップを払い、状態Ｓ７においてアクチブである。この信号はＡＮＤゲート９０６から出力される。
【０５９７】
ＣＡＺｈ−電流オートゼロ。この信号はアクチブ高状態で、電流増幅器９０がオートゼロ化中であることを指示する。この信号は状態Ｓ４，Ｓ５，Ｓ６においてアクチブであり、２入力ＮＯＲゲート９０８の反転出力において得られる。ＮＯＲゲート９０８への入力は状態マシンと接続するＡＮＤゲート９１０，９１２と接続する。
【０５９８】
ＶＡＺｈ−電圧オートゼロ。この信号はアクチブ高状態において、電圧増幅器８０がオートゼロ化中であることを指示し、状態Ｓ１及びＳ２においてアクチブである。この信号はＮＡＮＤゲート９１４の非反転出力において得られる。
【０５９９】
ＣＺＣＬＫｈ−電流ゼロ・レジスター・クロック。この信号は、アクチブ低状態において、電流増幅器バイアス・カウントのため、ＡＭＺレジスターをクロック制御する。状態マシンがアイドル状態にある時、レジスター選択信号ＡＭＺｈ及び書き込みクロック信号ＷＲＣＬＫｈを復号することによってこの信号が形成される。状態マシンがアクチブになると、Ｓ７が復号されてレジスターへのクロックパルスが発生する。この信号は状態７においてアクチブである。この信号は２入力ＡＮＤゲート９１６から出力される。ＡＮＤゲート９１６への一方の入力はＮＯＲゲート９０８からの反転出力であり、他方の入力は３入力ＮＡＮＤゲート９１８からの出力である。ＮＡＮＤゲート９１８への第１入力はＮＡＮＤゲート９０４の非反転出力であり、第２、第３入力はＡＭＺｈ及びＷＲＣＬＫｈ信号である。
【０６００】
ＶＺＣＬＫｈ−電圧ゼロ・レジスター・クロック。この信号はアクチブ低状態において電圧増幅器バイアス・カウントのためＡＤＺレジスターをクロック制御する。状態マシンがアイドル状態にある時、レジスター選択信号ＡＤＺｈ及び書き込みクロック信号ＷＲＣＬＫｈを復号することによってこの信号が形成される。状態マシンがアクチブになると、Ｓ３が復号されてレジスターへのクロックパルスが発生する。この信号はＳ３においてアクチブであり、２入力ＡＮＤゲート９２０から出力される。ＮＡＮＤゲート９１４の反転出力が一方の入力に印加され、他方の入力は３入力ＮＡＮＤゲート９２２の出力と接続している。ＡＤＺｈ及びＷＲＣＬＫｈ信号が２つの入力に印加され、ＮＡＮＤゲート９０４からの非反転出力が第３の入力に印加される。
【０６０１】
ＡＺＳＴバス−オートゼロ状態。この３ビット母線はオートゼロ状態マシンのフリップフロップ８３６，８３８，８４０を含む。この母線はテスト状態において前記フリップフロップの読み取りを可能にする。
【０６０２】
オートゼロ状態のマシンの動作
オートゼロ状態マシンは電圧及び電流増幅器８０，９０をオートゼロ化する。オートゼロ化作用はフリップフロップ５２２，５２４，５２６を含む指令レジスターにビットをセットするソフトウェアによって起動される。具体的には、図６９から明らかなように、ＮＡＮＤゲート５２０に指令ビットＡＤＣＲ［２］が書き込まれると、ＮＡＮＤゲート５２０はＡＮＤゲート５２８がスタート・オートゼロ信号ＳＴＡＺｈを出力するようにフリップフロップ５２２，５２４，５２６を制御する。
【０６０３】
電圧及び電流増幅器８０，９０は以下に述べる態様でオートゼロ化される。スタート・オートゼロ信号ＳＴＡＺｈが発生すると、まず６ビット・カウンター８６８（図７４）が払われる。このカウンター８６８は状態Ｓ０及びＳ４においてＺＥＲＲＥＳｂ信号によって払われる。６ビット・カウンター８６８が払われると、電圧増幅器８０はその非反転入力がＭＵＸｅｓ６６，８６を介して接地することでオートゼロ状態となる。これは状態Ｓ１及びＳ２においてアクチブであるＶＡＺｈ信号によって行なわれる。この信号に呼応してＯＲゲート９２４の出力にＡＧＮＤｈ信号が発生し、電圧増幅器８０の非反転入力がＭＵＸｅｓ６６，８６を介して接地する。ＭＵＸ８８は電圧増幅器８０から内部補償を取り除く。次にオートゼロ化される増幅器に対応するＺＥＲＯ［５．．．０］母線へカウンター８６８の出力がゲートされたのち、５マイクロセコンド遅延が計時される。これはすでにのべた図３７の回路によって達成される。５マイクロセコンド遅延が終わると、ＮＡＮＤゲート８７０の出力にＴＩＭＯＵＴｈ信号が発生する。遅延が終わると、電圧増幅器８０の出力信号ＶＡＭＰｈがチェックされる。また、カウンター８６８のフルカウント信号ＦＵＬＬｂもチェックされる。両信号のいずれかがアクチブなら、カウントが状態マシンによってＡＤＺレジスター中にラッチされ、さもなければ、カウンター８６８が増分され、再び５マイクロセコンド遅延が計時される。カウントがラッチされたのち、電流増幅器９０について上記シーケンスが繰り返される。
【０６０４】
ＡＶＳＦ及びＡＣＳＦオートレンジ・レジスター
電圧スケール・レジスターＡＶＳＦ（図７７）は電圧入力レンジング回路８４（図４１及び８７）の動作を制御するのに使用される読み書きレジスターである。このレジスターに書き込まれる値によって増幅器８０の動作モードが決定される。このレジスターに０が書き込まれると、電圧増幅器８０はオートレンジ・モードとなり、非０値が書き込まれると、オートレンジングは抑止され、電圧増幅器８０は固定利得モードにセットされる。このレジスターは真の読み書きレジスターではなく、読み取られる値が必ずしも書き込まれた値と同じとは限らない。ＡＶＳＦレジスターに０を書き込めばオートレンジ作用が可能となるが、さりとてこのレジスターから０を読み取ることはできない。想定される値を表９に示した。このレジスターから読み取られる値は８ビットＡ−Ｄ出力を正しくスケーリングする種々の倍率のいずれか１つである。５通りの値が考えられる：即ち、×１，×２，×４，×８及び×１６である。
【０６０５】
ＡＶＳＦレジスターは６つのフリップフロップ９４４，９４６，９４８，９５０，９５２，９５４を含む。これらフリップフロップのＤ入力はレンジング動作中データ母線ＤＡＴＡ［５．．．０］と接続する。ＡＶＳＦレジスターに非０値が書き込まれると、ＮＡＮＤゲート９９８がこれを検出してオートレンジング動作を抑止する。フリップフロップ９４４，９４６，９４８，９５０，９５２，９５４の反転Ｄ入力はバッファ増幅器９５５の出力と接続する。バッファ増幅器９５５への入力は信号ＶＲＣＬＫｂである。この信号はオートレンジ状態マシンとの関連で定義され、ＡＶＳＦレジスターの読み書き動作制御に使用される。フリップフロップ９４４，９４６，９４８，８５０，８５２のＱ出力はＭＵＸ９５６，９５８，９６０，９６２，９６４のＢ入力とそれぞれ接続する。フリップフロップ９５４のＤ出力は信号ＶＧＡＩＮ３２ｈである。この信号ＶＧＡＩＮ３２ｈはカウンター１１７０（図７８）を含むオートレンジ回路からのＧＡＩＮ［４．．．０］と共に電圧増幅器８０のレンジング回路８４及びＭＵＸｅｓ８６に印加されて電圧利得を制御する。詳しくは後述するように、カウンター１１８０は電圧増幅器８０及び電流増幅器９０のオートレンジングの結果範囲を定められた値を含んでいる。これをさらに具体的に説明すると、ＭＵＸ９５６，９５８，９６０，９６２，９６４の作用下にフリップフロップ９４４，９４６，９４８，９５０，９５２，９５４のＱ出力は利得母線ＧＡＩＮ［４．．．］またはＭＵＸ９６６，９６８，９７０，９７２，９７４のＡ入力と接続することができる。ＭＵＸ９６６，９６８，９７０，９７２，９７４のＢ入力は接地しているから、フリップフロップ９４４，９４６，９４８，８５０，８５２，９５４は接地するか、または読み取り動作のためトライステート・デバイス９７６，９７８，９８０，９８２，９８４を介してデータ母線ＤＡＴＡ［５．．．０］と接続することができる。トライステート・デバイス９７６，９７８，９８０，９８２，９８４は信号ＶＲＲＤｂ（図７８）の制御下にある。
【０６０６】
ＭＵＸ９６６，９６８，９７０，９７２，９７４は複数のＡＮＤゲート９８６，９８８，９９０，９９２，９９４の一方の入力とも接続し、他方の入力はインバーター９９６の出力と接続する。インバーター９６６への入力は電圧増幅器８０がオートレンジング中であることを指示する電圧オートゼロ信号ＶＡＺｈ（図７５）である。ＡＮＤゲート９８６，９８８，９９０，９９２，９９４の出力はオートレンジングＭＵＸ８６（図８７）を制御するＶＧＡＩＮ［４．．．０］母線と接続する。
【０６０７】
ＭＵＸ９５６，９５８，９６０，９６２，９６４は信号ＶＲＺＥＲＯｈを形成するＮＡＮＤゲート９９８の制御下にある。この信号はマイクロプロセッサー３０が電圧オートレンジング開始のためＡＶＳＦレジスターに０を書き込んだことを指示する。信号ＶＲＺＥＲＯｈはアクチブ高であり、電圧増幅器８０がオートレンジング・モードにあるか固定利得モードにあるかを判断する。ＮＡＮＤゲート９９８への入力はフリップフロップ９４４，９４６，９４８，９５０，９５２のＱ出力である。ＡＶＳＦレジスターに０が書き込まれると、フリップフロップ９４４，９４６，９４８，９５０，９５２のＱ出力が高または真となる。その結果、信号ＶＲＺＥＲＯｈがアクチブとなり、ＭＵＸ９５６，９５８，９６０，９６２，９６４がフリップフロップ９４４，９４６，９４８，９５０，９５２，９５４からのＱ出力信号をＶＧＡＩＮ［４．．．０］と接続し、回路をオートレンジング・モードにする。ＡＶＳＦレジスターに非０値が書き込まれると、ＮＡＮＤゲート９９８によってこれが検出され、回路が固定利得モードとなる。その結果、ＭＵＸ９５６，９５８，９６０，９６２，９６４がフリップフロップ９４４，９４６，９４８，９５０，９５２，９５４からのＱ出力信号をＭＵＸ９６６，９６８，９７０，９７２，９７４と接続する。ＭＵＸ９６６，９６８，９７０，９７２，９７４はフリップフロップ９４４，９４６，９４８，９５０，９５２，９５４のＱ出力を接地するか、またはＡＮＤゲート９８６，９８８，９９０，９９２，９９４と接続し、これらのＡＮＤゲートＶＧＡＩＮ［４．．．０］母線と接続する。ＭＵＸ９６６，９６８，９７０，９７２，９７４は電流モードが選択されてオートレンジされている場合には電圧増幅器８０のオートレンジングを抑止するＡＮＤゲート１０００の制御下にある。ＡＮＤゲート１０００は３入力ＡＮＤゲートである。電圧増幅器オートレンジング信号ＶＲＺＥＲＯｈが第１入力に印加され、オートゼロ信号が使用中であることを示すＡＺＢＳＹｂ信号が第２入力に印加される。ＡＮＤゲート１００２の出力は電流モードが選択されたことを表わす信号ＣＵＲＲＥＮＴｈである。このＣＵＲＲＥＮＴｈ信号がＡＮＤゲート１０００の第３入力に印加される。ＡＺＢＹｂ信号はオートゼロ・マシンがアクチブである時にオートレンジ状態マシンを抑止する。電流サブシステムが選択されると、ＡＮＤゲート１００２がオートレンジングを抑止する。
【０６０８】
フリップフロップ９４４，９４６，９４８，９５０，９５２，９５４のリセット入力ＲにＲＥＧＲＥＳｂ信号が印加される。ＲＥＧＲＥＳｂ信号はインバーター１００４（図７８）から出力される。インバーター１００４への入力はＣＰＣＴＬ［３．．．０］母線からの信号ＲＥＳＥＴｈである。
【０６０９】
電流倍率レジスターＡＣＳＦは電流入力オートレンジング回路の動作制御に使用される読み書きレジスターである。このレジスターに書き込まれる値が電流サブシステムの動作モードを決定する。０が書き込まれると、電流サブシステムがオートレンジング・モードとなり、非０値が書き込まれると、オートレンジング・モードが抑止され、電流ミラーが固定スケール値にセットされる。このレジスターは真の読み書きレジスターではない。即ち、読み取られる値は必ずしも書き込まれた値と一致しない。ＡＣＳＦレジスターに０が書き込まれるとオートレンジング・モードとなるが、このレジスターから０が読み取られることはない。
【０６１０】
ＡＣＦＲレジスター（図７７）はフリップフロップ１００６，１００８，１０１０，１０１２，１０１４を含む。データ母線ＤＡＴＡ［４．．．０］は固定利得モードでの書き込み動作ではこれらのフリップフロップのＤ入力に接続する。固定利得モードにセットするためこのレジスターに非０値が書き込まれると、ＮＡＮＤゲート１０４８がこれを検出する。フリップフロップ１００６，１００８，１０１０，１０１２，１０１４の反転Ｄ入力はバッファ増幅器１０１６と接続する。バッファ増幅器１０１６への入力はオートレンジ状態マシンとの関連で後述する信号ＣＲＣＬＫｂであり、オートレンジング完了時にこのレジスター中に利得値をラッチする。信号ＲＥＧＥＲＳＳｂがリセット入力Ｒに印加される。ＭＵＸｅｓ１０１８，１０２０，１０２２，１０２４はフリップフロップ１００６，１００８，１０１０，１０１２のＱ出力がＣＧＡＩＮ［４．．．０］母線と接続してオートレンジ機能が選択されたことを指示するか、またはＭＵＸ１０２６，１０２８，１０３０，１０３２と接続することを可能にする。ＣＧＡＩＮ［３．．．０］母線は電流ミラー９２（図８８）と接続して電流ミラー９２の分割比を制御する。ＭＵＸ１０２６，１０２８，１０３０，１０３２はフリップフロップ１００６，１００８，１０１０，１０１２からの出力信号Ｑが接地するか、利得母線ＣＧＡＩＮ［３．．．０］に印加されるか、またはトライステート・デバイス１０３４，１０３６，１０３８，１０４０と接続してこれらをデータ母線ＤＡＴＡ［３．．．０］において読み取ることを可能にする。具体的には、フリップフロップ１００６のＱ出力がＭＵＸ１０１８のＢ入力に印加される。ＭＵＸ１０１８のＡ入力は利得母線ビットＧＡＩＮ［３］と接続する。フリップフロップ１００６のＱ出力はＯＲゲート１０４２，１０４４，１０４６の入力にも印加される。フリップフロップ１００８のＱ出力はＯＲゲート１０４２，１０４４，１０４６の他の入力にも印加される。また、フリップフロップ１０１０のＱ出力はＯＲゲート１０４４，１０４６に印加される。フリップフロップ１０１２のＱ出力はＯＲゲート１０４６の入力にも印加される。
【０６１１】
ＯＲゲート１０４２，１０４４，１０４６の出力はＭＵＸ１０２０，１０２２，１０２４のＢ入力に印加される。固定利得母線ビットＧＡＩＮ［３．．．０］はＭＵＸ１０１８，１０２０，１０２２，１０２４のＡ入力に印加される。ＭＵＸ１０１８，１０２０，１０２２，１０２４はＮＡＮＤゲート１０４８の制御下にある。ＮＡＮＤゲート１０４８はマイクロプロセッサー３０が電流オートレンジング開始のためＡＣＳＦレジスターに０を書き込んだことを指示するＣＲＺＥＲＯｈ信号を出力する。このレジスターに書き込まれた非０値は電流ミラー９２を固定スケール・モードにする。フリップフロップ１００６，１００８，１０１０，１０１２，１０１４のＱ出力は入力としてＮＡＮＤゲート１０４８に印加される。ＡＣＳＦレジスターに０が書き込まれるとＭＵＸｅｓ１０１８，１０２０，１０２２，１０２４がフリップフロップ１００６のＱ出力及びフリップフロップ１００８，１０１０，１０１２のＱ出力を利得母線ＧＡＩＮ［４．．．０］と接続する。ＡＣＳＦレジスターに非０値が書き込まれると、ＭＵＸ１０１８，１０２０，１０２２，１０２４がＭＵＸ１０２６，１０２８，１０３０，１０３２のＡ入力と接続する。ＭＵＸ１０２６，１０２８，１０３０，１０３２のＢ入力は接地する。ＭＵＸ１０２６，１０２８，１０３０，１０３２はシステムが電圧モードにある時電流増幅器７０のオートレンジングを抑止するＡＮＤゲート１０４９の制御下にある。この状態では、フリップフロップ１００６，１００８，１０１０，１０１２からの出力信号が接地する。ＡＮＤゲート１０４９には２つの入力がある。一方の入力はＮＡＮＤゲート１０４８と接続する。ＮＡＮＤゲート１０４８の出力はオートレンジングが選択されなかったことを指示する。フリップフロップ１００６，１００８，１０１０，１０１２，１０１４の反転Ｑ出力は入力としてＮＡＮＤゲート１０４８に印加される。ＡＮＤゲート１０４９への他方の入力はインバーター１０５０である。インバーターの出力はＭＵＸ６６が電圧モードであることを指示するＶＯＬＴＡＧＥｈ信号である。インバーター１０５０への入力はＭＵＸ６６が電流モードであることを指示するＡＮＤゲート１００２の出力である。ＡＮＤゲート１００２への入力は電流モードが選択されたことを指示するＭＸＯＳＥＬｈ信号（図７３）である。ＭＵＸ１０２６，１０２８，１０３０，１０３２の出力は１対の直列に接続されたインバーター増幅器１０５２，１０５４，１０５６，１０５８，１０６０，１０６２，１０６４，１０６６と接続する。インバーター１０５４，１０５８，１０６２，１０６６の出力は直接またはＡＮＤゲート１０６８，１０７０，１０７２を介して利得母線ＣＧＡＩＮ［３．．．０］及びトライステート・デバイス１０３４，１０３６，１０３８，１０４０に印加される。具体的にはインバーター増幅器１０５４の出力がトライステート・デバイス１０３４に印加され、インバーター増幅器１０５８の出力がインバーター増幅器１０５２の出力と共にＡＮＤゲート１０６８に印加され、インバーター増幅器１０６２の出力がインバーター増幅器１０５６の出力と共にＡＮＤゲート１０７０に印加され、インバーター増幅器１０６６の出力がインバーター増幅器１０６０の出力と共にＡＮＤゲート１０７２の入力に印加される。
【０６１２】
トライステート・デバイス１０３４，１０３６，１０３８，１０４０はデータ母線ＤＡＴＡ［３．．．０］とも接続してＡＣＳＦレジスターの読み取りを可能にする。インバーター増幅器１０６４の出力はトライステート・デバイス１０６８に印加される。このトライステート・デバイス１０６８はＤＡＴＡ［４］ビットと接続する。トライステート・デバイス１０３４，１０３６，１０３８，１０４０，１０６８は信号ＣＲＲＤｂの制御下にある。この信号についてはオートレンジ状態マシンとの関連で後述する。
【０６１３】
オートゼロ状態マシンの状態を表わす信号ＡＺＳＴ［２．．．０］がＡＮＤゲート１０７０，１０７２，１０７４（図７４）に印加される。この信号はオートゼロ状態にレジスターのフリップフロップ８３６，８３８，８４０（図７６）のＱ出力信号である。ＡＮＤゲート１０７０，１０７２，１０７４にはテスト信号も印加される。ＴＥＳＴ信号はフリップフロップ９５４のリセット入力Ｒにも印加される。ＡＮＤゲート１０７０，１０７２，１０７４の出力はトライステート・デバイス１０７６，１０７８，１０８０に印加される。トライステート・デバイス１０７６，１０７８，１０８０の出力はデータ母線ＤＡＴＡ［７．．．５］に印加されてマイクロプロセッサー３０がこれらの信号を読み取るのを可能にする。トライステート・デバイス１０７６，１０７８，１０８０は信号ＣＲＲＤｂの制御下にある。
【０６１４】
オートレンジ状態マシンの状態信号ＡＲＳＴ［２．．．０］はＡＮＤゲート１０８２，１０８４，１０８６の入力に印加される。テスト信号はＡＮＤゲート１０８２，１０８４，１０８６の入力にも印加される。ＡＲＳＴ［２．．．０］信号はオートレンジ状態レジスターのフリップフロップの状態を表わす信号であり、オートレンジ状態マシンとの関連で後述する。ＡＮＤゲート１０８２，１０８４，１０８６の出力はトライステート・デバイス１０８８，１０９０，１０９２に印加される。これらのトライステート・デバイスの出力はデータ母線ＤＡＴＡ［７．．．５］に印加される。トライステート・デバイス１０８８，１０９０，１０９２はＶＲＲＤｂ信号の制御下にある。この信号はマイクロプロセッサー３０によるオートレンジ状態レジスター・フリップフロップの状態の読み取りを制御する信号であり、オートレンジ状態マシンとの関連で後述する。
【０６１５】
オートレンジ状態マシン
オートレンジ状態マシンは図７８に示した。また、状態変換表、状態図及び変換状態方程式はＡｐｐｅｎｄｉｘＤに示した。
【０６１６】
この状態マシンはＡ／Ｄ変換に先立って電圧増幅器８０及び電流増幅器９０の利得をオートレンジングする。電圧オートレンジングの過程で電圧増幅器８０の出力信号がコンパレーター７４（図４１）によって所定値と比較されて増幅器出力が大きすぎるかＡ／Ｄレンジから外れているかが判断される。オートレンジングの開始に当たって、利得シフト・レジスター１１８０（図７８）が初期設定され、所定の時間に亘って増分される。（ＴＩＭＯＵＴｈ）。コンパレーター７４が状態を変えるか、または時間が切れると、利得シフト・レジスターの値が利得を表わす。この利得値はＡＶＳＦレジスターに記情され、レンジング回路８４の制御に利用される。
【０６１７】
電流オートレンジングの過程でレンジされた電流はＭＸＯピンから外部レジスターに供給される。外部レジスターの電圧が電圧入力に印加される。次いで電圧オートレンジングと同様にレンジングが行なわれる。このモードにおける利得値はＡＣＳＦレジスターに記憶される。
【０６１８】
オートレンジ状態マシンは３つの状態レジスター・フリップフロップ１１２８，１１３０，１１３２；ＮＡＮＤゲート１１３４，１１３６，１１３８，１１４０，１１４２，１１４４，１１４６；ＡＮＤゲート１１４８，１１５０，１１５２，１１５４，１１５６，１１５８，１１６０，１１６２；ＯＲゲート１１６４及び図４０に示すように接続された種々の出力ゲートを含む。状態レジスター・フリップフロップ１１２８，１１３０，１１３２のＱ出力は状態変数Ｒ０ｈ，Ｒ１ｈ，Ｒ２ｈである。状態レジスター・フリップフロップ１１２８，１１３０，１１３２の反転Ｑ出力は状態変数Ｒ０ｂ，Ｒ１ｂ，Ｒ２ｂである。状態変数Ｒ０ｄはＮＡＮＤゲート１１３８から出力され、状態変数Ｒ１ｄはＮＡＮＤゲート１１４６から出力され、状態変数Ｒ２ＤはＯＲゲート１１６４から出力される。
【０６１９】
状態レジスター・フリップフロップ１１２８，１１３０，１１３２はいずれもＳＭＣＬＫｈ信号によってクロック制御される。インバーター１００４から出力されるリセット信号ＲＥＧＲＥＳｂはこれら状態レジスター・フリップフロップのリセット入力Ｒに印加される。
【０６２０】
状態レジスター・フリップフロップ１１２８，１１３０，１１３２の出力はＡｐｐｅｎｄｉｘＤ、表Ｄ−１に示すようにオートレンジ状態マシンの許容出力状態を定義する。状態レジスター・フリップフロップ１１２８，１１３０，１１３２は８つの状態を許容するが、必要なのは下記の７つだけである。
【０６２１】
ＳＯ−アイドル。状態マシンはスタート・オートレンジ信号（ＳＴＡＤＣｈ）がアクチブになるのを待機するアイドル状態にある。状態マシンはオートゼロ状態マシンが使用中であるときもアイドル状態にある。２つの独立した状態マシン間のこの連動はオートレンジ使用中信号（ＡＲＢＳＹｈ）によって行なわれる。スタート・オートレンジ信号がアクチブ、オートレンジ使用中信号がイナクチブなら、オートゼロ状態マシンは状態Ｓ１に移行する。
【０６２２】
Ｓ１−リセット・シフトレジスター。状態Ｓ１で変換のタイプに応じてシフト・レジスター１１７０が初期設定される。電圧変換の場合、シフトレジスター１１７０は最下位がセットされた２進値０００１に初期設定される。これは電圧利得１に相当する。電流変換の場合、シフトレジスター１１７０は２進値０００００にセットされる。これは電流利得１に相当する。電流利得のセットには最下位４ビットだけが使用される。最下位ビットはＶＯＬＴＡＧＥｈ及びＣＵＲＲＥＮＴｈ信号を復号することでＧＲＥＳｈ信号によってセットされるかまたは払われる。
【０６２３】
Ｓ２−５マイクロセコンド遅延。状態Ｓ２及びＳ３はコンパレーター７４（図４１）の出力が切り替わるかシフトレジスター１１７０が最終利得に達するまで繰り返されるループを形成する。Ｓ２において、タイムリクエスト信号（ＴＩＭＲＥＱｈ）はアクチブであり、タイムアウト（ＴＩＭＯＵＴｈ）信号がモニターされる。タイム・リクエスト信号がアクチブになり、状態マシンが状態Ｓ１に入ると、５マイクロセコンド遅延がトリガーされる。遅延がタイムアウトすると、タイムアウト信号がアクチブになる。その結果、状態マシンは状態Ｓ３またはＳ４に移行する。もしＲＡＮＧＥｈ信号がイナクチブで、利得設定値が不足であるかまたはシフトレジスター１１７０が未だ最終利得設定値に達していないことを示唆すれば状態Ｓ３に入る。最終利得設定値はシフトレジスター１１７０の第４及び第５ビットでＶＯＬＴｈ及びＣＵＲＲｈ信号を復号することによって検出される。ＣＵＲＲｈ信号がアクチブであることで電流チャンネルが示唆されれば、最大利得に達したことを第４ビットによって指示される。電流チャンネルの場合、最大利得はシフトレジスター１１７０の第５ビット及びアクチブなＶＯＬＴｈ信号によって復号される。
【０６２４】
オートレンジ機能がアクチブなら、ＲＡＮＧＥｈ信号がアクチブになるのと同時に状態マシンが状態Ｓ４に移行する。ＡＴＯＲＮＧｈ信号がイナクチブであることからオートレンジ機能の不能が示唆されると、状態マシンは５マイクロセコンド遅延後に状態Ｓ４へ移行する。この５マイクロセコンド遅延は増幅器８０，９０が安定出力値に達することを可能にする。
【０６２５】
Ｓ３−クロックシフトレジスター。シフトレジスター１１７０が未だ最大利得値を含まず、利得が十分に高い入力信号を形成できるレベルでなければ状態Ｓ３に入る。クロック信号は状態Ｓ３においてアクチブであり、シフトレジスター１１７０を１ビットだけシフトさせる。電圧チャンネル信号に呼応して０がシフトレジスター１１７０を１ビットだけシフトさせる。電圧チャンネル信号に呼応して０がシフトレジスター１１７０の最下位ビットへシフトする。その結果、シフトレジスターは１をシフトさせることにより次のような値を発生させる：００００１，０００１０，００１００，０１０００，１００００。
【０６２６】
電流チャンネル信号に呼応して１が最下位ビットへシフトされ、次のような値が得られる：０００００，００００１，０００１１，００１１１，０１１１１。電流増幅器９０のセットには利得の４ビットだけが利用される。次のクロックパルスで状態マシンは必ず状態Ｓ２へ移行する。
【０６２７】
Ｓ４−汎用ＳＯＣパルス。状態４はＡ／Ｄコンバーターへの変換パルスをスタートさせるのに使用される。状態マシンはＳＯＣ３ｂ信号がアクチブになるまで状態Ｓ４にとどまり、ＳＯＣ３ｂ信号がアクチブになると状態マシンが状態Ｓ５へ移行する。変換パルスがスタートしてから２状態マシン・クロック周期に亘ってＳＯＣ３ｂ信号がアクチブになる。
【０６２８】
Ｓ５−変換待機。状態Ｓ５において状態マシンはアナログ変換終了信号を待機する。アナログ・エンド・オブ・コンバーション信号が高レベルとなって変換の終了を指示すると、状態マシンは状態Ｓ６へ移行する。
【０６２９】
Ｓ６−ＥＯＣパルス。変換終了信号ＥＯＡＺｈは状態Ｓ６においてアクチブである。この信号は指令／状態レジスター・セクションに対して変換プロセスが完了したことを指示する。
【０６３０】
オートレンジ入力
オートレンジ状態マシンへの入力は下記の通り：
ＡＺＢＳＹｈ−オートゼロ使用中。この信号はオートゼロ状態マシンがアイドル状態でなければアクチブ高となる。この信号はインバーター１１７１を介して状態マシンに印加される。
【０６３１】
ＡＴＯＲＮＧＨ−オートレンジ・アクチブ。オートレンジ・アクチブ信号ＡＴＯＲＮＧはマイクロプロセッサー３０がシフトレジスター１１７０に書き込む時すでにオートレンジングが開始されていたことを表わす。具体的には、ＡＴＯＲＮＧｈ信号はインバーター１１６４（図７７）から出力され、ＡＴＯＲＮＧｂ信号は二重入力ＮＯＲゲート１１６６（図７７）から出力される。ＮＯＲゲート１１６６は２つのＡＮＤゲート１１６８，１００２によって制御される。ＡＮＤゲート１００２の一方の入力ＶＯＬＴＡＧＥｈ信号が印加され、他方の入力にＶＲＺＥＲＯｈ信号が印加される。ＡＮＤゲート１００２の出力はＮＯＲゲート１１６６の他方の入力に印加される。ＡＮＤゲート１００２の出力は電流モードが選択されたこと、及びマイクロプロセッサーがＡＳＣＦレジスターに０を書き込んでオートレンジングを起動したことを指示する。
【０６３２】
ＡＴＯＲＮＧｂ及びＡＴＯＲＮＧｈ信号はＡＮＤゲート１１７２、インバーター１１７３、ＯＲゲート１１７４及びＡＮＤゲート１１７６を含む回路を介して状態マシンに印加される。ＯＲゲート１１７４は２入力ＯＲゲートであり、一方の入力はＡＮＤゲート１１７２と接続している。ＡＮＤゲート１１７２は３入力ＡＮＤゲートである。ＡＴＯＲＮＧｂ，ＴＩＭＯＵＴｈ及びＲＡＮＧＥｈ信号がＡＮＤゲート１１７２に印加される。ＯＲゲート１１７４への他方の入力は２入力ＡＮＤゲート１１７６と接続している。ＡＮＤゲート１１７６への一方の入力はＡＴＯＲＮＧｂ信号である。他方の入力はＴＩＭＯＵＴｈ信号である。
【０６３３】
ＲＡＮＧＥｈ−インレンジ信号。この信号はアクチブ高状態においてコンパレーター７４の出力信号ＣＯＭＰｂが低レベルとなったか、または利得シフトレジスター１１７０が選択された動作モードのための最大利得値に達したことを指示すある。オートレンジ・シーケンシング回路７６は利得レジスター１１７０、ＯＲゲート１１７９、ＡＮＤゲート１１８０，１１８２及びフリップフロップ１１８４を含む。ＲＡＮＧＥｈ信号はＮＯＲゲート１１７８から出力される。
【０６３４】
利得シフトレジスター１１７０はフリップフロップ１１８８，１１９０，１１９２，１１９４，１１９６から成る。これらフリップフロップのＱ出力は順次隣接のフリップフロップのＤ入力と接続する。このＱ出力は利得母線ＧＡＩＮ［４．．．０］とも接続する。各フリップフロップのクロック入力ＣＫにＧＣＬＫｈ信号が印加される。ＧＣＬＫｈ信号はＡＮＤゲート１１９８から出力される。ＡＮＤゲート１１９８への入力はオートレンジ状態マシンがＳ３状態にあることを示す状態レジスター信号Ｒ０ｂ，Ｒ１ｂ，Ｒ２ｂである。ＡＮＤゲート１１９４には信号ＳＭＣＬＫｂも印加される。
【０６３５】
ＧＣＬＫｈ信号は電圧チャンネルが選択された場合には０を、電流チャンネルが選択された場合には１を、それぞれフリップフロップ１１８８にシフトするのに使用される。具体的には、ＯＲゲート１２００，１２０２、ＡＮＤゲート１２０４、及びＮＡＮＤゲート１２０６がこの機能を制御する。ＯＲゲート１２００の一方の入力にはアクチブ高状態のＣＵＲＲＥＮＴｈ信号が印加され、他方の入力にはＡＮＤゲート１２０４から出力された信号ＧＲＥＳｂが印加される。ＯＲゲート１２００の出力がフリップフロップ１１８８のプリセット入力に印加されてこのフリップフロップへ１をシフトする。この値はＧＣＬＫｈ信号によってシフトレジスター中をシフトさせられる。
【０６３６】
同様に、ＯＲゲート１２０２の一方の入力にＶＯＬＴＡＧＥｈ信号が印加され、他方の入力にＧＲＥＳｂ信号が印加される。ＯＲゲート１２０２の出力がフリップフロップ１１８８のリセット入力Ｒに印加されて、電圧モードならこのフリップフロップへ０をシフトする。
【０６３７】
コンパレーター７４の出力信号ＣＯＭＰｂはフリップフロップ１１８４によってモニターされる。このフリップフロップのクロック入力ＣＫにはＳＭＣＬＫｂ信号が、リセット入力ＲにはＲＥＧＲＥＳｂ信号がそれぞれ印加され、このフリップフロップの出力はコンパレーター７４の出力信号が未だ切り替わっていない、即ち、コンパレーター７４の出力信号が例えば１．２５Ｖｄｃ以下であって最大値の半分に達していないことを示唆する。この信号はＯＲゲート１１７８の一方の入力に印加される。他方の入力はＡＮＤゲート１１８０及び１１８２の出力と接続している。これらのＡＮＤゲートは特定の動作モードについてシフトレジスター１１７０が最大利得値に達したことを示す。具体的には、ＡＮＤゲート１１８０は電流モードと関連する。ＡＮＤゲート１１８８の一方の入力にはＣＵＲＲＥＮＴｈ信号が印加され、他方の入力には、電流モードの場合、アクチブ状態で最大利得値を指示するシフトレジスター・フリップフロップ１１９４の出力が印加される。
【０６３８】
同様に、ＡＮＤゲート１１８２の一方の入力にはＶＯＬＴＡＧＥｈ信号が印加され、他方の入力には、電圧モードの場合、最大利得値を表わすシフトレジスター・フリップフロップ１１９６の出力が印加される。
【０６３９】
ＡＮＤゲート１１８０，１１８２の出力がフリップフロップ１１８４のＱ出力と共にＯＲゲート１１７８の入力に印加されてＲＡＮＧＥｈ信号を発生させる。このＲＡＮＧＥｈ信号はコンパレーター７４の出力信号ＣＯＭＰｂがすでに低レベルであるか、または利得シフトレジスター１１７０が特定動作モードと関連の最大利得値に達したことを示す。
【０６４０】
ＴＩＭＯＵＴｈ−タイムアウト。この信号は５マイクロセコンド遅延が終わるとアクチブ高となる。この信号はＮＡＮＤゲート８７０（図７５）から出力される。
【０６４１】
ＳＯＣ３ｂ−変換スタート３。変換スタート・パルスが３クロック周期に亘ってアクチブ状態を続けたのちアクチブ低となる。
【０６４２】
ＡＮＡＥＯＣｈ−アナログ・エンド・オブ・コンバーション。この信号はＡ／Ｄ７８が変換を終了するとアクチブ高となる。この信号はインバーター１２０８を介してＡＮＤゲート１１４０，１１６２に印加される。
【０６４３】
ＲＥＳＥＴｈ−リセット。この信号はシステムがリセット状態にある間アクチブ高となって状態レジスター・フリップフロップをリセットする。
【０６４４】
ＳＴＡＤＣｈ−変換スタート。この信号はＡＭＵＸレジスターが書き込まれるとアクチブ高となる。この信号については後述する。
【０６４５】
オートレンジ出力
オートレンジ状態マシンの出力信号は下記の通り：
ＧＲＥＳｈ−利得シフトレジスター・リセット。この信号はアクチブ高状態で利得形成用シフトレジスター１１７０をリセットする。この信号は状態Ｓ１においてアクチブである。
【０６４６】
ＧＣＬＫｈ−利得シフトレジスター・クロック。この信号はアクチブ高状態でシフトレジスターをシフトさせ、状態Ｓ３においてアクチブである。
【０６４７】
ＴＩＭＲＥＱｈ−タイム・リクエスト。この信号はアクチブ高状態で５マイクロセコンド遅延をリクエストする。この信号は状態Ｓ２においてアクチブである。ＴＩＭＲＥＱｈ信号はＡＮＤゲート１２１０から出力される。ＡＮＤゲート１２１０の入力に信号Ｒ０ｂ，Ｒ１ｂ，Ｒ２ｂが印加され、オートレンジ状態マシンが状態Ｓ２の時ＴＩＭＲＥＱｈ信号を発生させる。
【０６４８】
ＡＲＢＳＹｈ−オートレンジ使用中。この信号がアクチブ高なら変換動作が進行中である。この信号はオートゼロ及びオートレンジ状態マシンを互いに連動させる機能をも有する。ＡＲＢＳＹｈ信号はレジスター選択信号（ＡＶＳＦｈ，ＡＣＳＦｈ）を復号し、クロック信号ＷＲＣＬＫｈを書き込むＮＡＮＤゲートの割り込みを抑止することによってマイクロプロセッサー３０が利得レジスターに書き込むのを抑止する機能をも有する。この信号は状態Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６においてアクチブであり、ＮＡＮＤゲート１２１２の反転出力から得られる。状態変数Ｒ０ｂ，Ｒ１ｂ，Ｒ２ｂがＮＡＮＤゲート１２１２への入力に印加されて状態Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６においてＡＲＢＳＹｈ信号を発生させる。
【０６４９】
信号ＡＲＢＳＹｂはＡＳＣＦ及びＡＶＳＦレジスターに対する読み書き動作をコントロールするのに使用される。即ち、ＡＲＢＳＹｂ信号はオートレンジ状態マシンがアクチブならＡＳＣＦまたはＡＶＳＦレジスターに対するマイクロプロセッサー３０の読み書きを抑止する。信号ＡＲＢＳＹｂはＮＡＮＤゲート１２１２の非反転出力から得られる。このＮＡＮＤゲートの非反転出力はＮＡＮＤゲート１２１４，１２１６の入力に印加される。マイクロプロセッサー３０がアドレス＄００２６をアドレス母線ＡＤＤＲ［５．．．０］に送出すると発生するＡＶＳＦｈ信号がＮＡＮＤゲート１２１４及びＡＮＤゲート１２１８に印加される。ＮＡＮＤゲート１２１６及び１２２０の入力にはＡＣＳＦｈ信号が印加される。このＡＣＳＦｈ信号はマイクロプロセッサー３０がアドレス＄００２７をアドレス母線［５．．．０］に送出すると発生する。ＮＡＮＤゲート１２１８，１２２０の入力にはＲＤＣＬＫｈ信号が印加され、ＮＡＮＤゲート１２１４，１２１６の入力にはＷＲＣＬＫｈ信号が印加される。ＮＡＮＤゲート１２１４，１２１６の出力はＡＶＳＦレジスターに対する読み書きの制御に使用されるＶＲＲＤｂ及びＶＲＣＬＫｂ信号であり、ＮＡＮＤゲート１２１６，１２２０の出力はＡＣＦＳレジスターに対する読み書きの制御に使用されるＣＲＲＤｂ及びＣＲＣＬＫｂ信号である。
【０６５０】
ＥＯＣｈ−変換完了。この信号はアクチブ高状態で状態レジスターのフリップフロップをセットして、変換プロセスが完了したことを指示する。また、この信号はＳＴＡＤＣｈ信号を出力するフリップフロップ１２４６（図６９）を払い、状態Ｓ６においてアクチブとなる。この信号はＡＮＤゲート１２２２から出力される。信号Ｒ０ｂ，Ｒ１ｂ，Ｒ２ｂがこのＡＮＤゲート１２２２の入力に印加されて、状態マシンが状態Ｓ６であるときにだけＥＯＣｈ信号を発生させる。
【０６５１】
ＡＮＡＳＯＣｈ−アナログ・スタート・オブ・コンバーション。この信号はアクチブ高状態でＡ／Ｄ変換を起動し、３クロック・サイクルに亘ってアクチブである。この信号は状態Ｓ４においてアクチブである。アナログ・スタート・オブ・コンバーション信号ＡＮＡＳＯＣｈはフリップフロップ１２２４，１２２６，１２２８、バッファ増幅器１２３０，１２３２，１２３４、及びＡＮＤゲート１２３６を含み回路によって形成される。この信号は３クロック・サイクルに亘ってアクチブ高状態にあり、状態Ｓ４においてアクチブとなる。オートレンジ状態マシンが状態Ｓ４にあることを表わす信号がＡＮＤゲート１１５６から得られ、フリップフロップ１２２４のＤ入力に印加される。状態マシン・クロック信号ＳＭＣＬＫｈはフリップフロップ１２２４のクロック入力に印加される。フリップフロップ１１７０のＱ出力はフリップフロップ１２２６のＤ入力に印加される。フリップフロップ１２２６のＱ出力はバッファ増幅器１２３０の入力に印加される。バッファ増幅器１２３０の出力はフリップフロップ１２２８のＤ入力に印加される。フリップフロップ１２２８のＱ出力はバッファ増幅器１２３２に印加され、信号ＡＮＳＯＣｈを表わす。ＡＮＤゲート１２３６はフリップフロップ１２２８がリセットされたのちのフリップフロップ１２２４，１２２６のリセットを制御する。具体的には、ＲＥＧＲＥＳｂ信号がＡＮＤゲート１２２６の一方の入力及びフリップフロップ１２２８のリセット入力に印加される。フリップフロップ１２２８の反転Ｑ出力はＡＮＤゲート１２３６の他方の入力に印加される。ＡＮＤゲート１１８０の出力はフリップフロップ１２２４，１２２６のリセット入力Ｒに印加される。
【０６５２】
フリップフロップ１２２６，１２２８のクロック入力はマイクロプロセッサー割り込み信号ＩＮＴＥｈによって制御される。具体的には、アクチブ高状態の割り込み信号ＩＮＴＥｈがインバーター１２３４の入力に印加され、インバーター１２３４の出力がフリップフロップ１２２６，１２２８のクロック入力ＣＫに印加される。
【０６５３】
オートレンジ状態マシンの動作
オートレンジ機能はソフトウェアがＡＭＵＸレジスターに書き込むことによって起動される。具体的には、マイクロプロセッサー３０がレジスターＡＭＵＸに書き込むとＳＴＡＤＣＨ信号（図６９）がアクチブ高となる。この信号ＳＴＡＤＣＨはＡＮＤゲート１２３８から出力される。ＡＮＤゲート１２３８への一方の入力はテスト回路であり、他方の入力はバッファ増幅器１２４０，１２４２，１２４４；フリップフロップ１２４６，１２４８，１２５０；ＮＡＮＤゲート１２５２及びＡＮＤゲート１２５４，１２５６を含む回路と接続する。ＡＮＤゲート１２５４の一方の入力にはＷＲＣＬＫｈ信号が印加される。この信号はマイクロプロセッサー３０がレジスターの１つに書き込み中であることを示す。ＡＮＤゲート１２５４の他方の入力にはＡＭＵＸ信号が印加される。このＡＭＵＸ信号はマイクロプロセッサー３０がアドレス＄００２１をＡＤＤＲ［５．．．０］母線に送出することでＡＭＵＸレジスターに書き込んだことを表わす。ＡＮＤゲート１２５４の出力はＡＭＵＸレジスターが書き込まれたことを示す変換開始信号ＢＥＧＣＯＮｈである。このＢＥＧＣＯＮｈ信号はＮＡＮＤゲート１２５２の一方の入力に印加される。他方の入力はＴＥＳＴ［４．．．０］母線と接続する。ＮＡＮＤゲート１２５４の出力はＮＡＮＤゲート１２５２を介してフリップフロップ１２５０のＤ入力に印加される。ＮＡＮＤゲート１２５２への他方の入力はテスト回路と接続する。フリップフロップ１２５０の出力はフリップフロップ１２４８の入力に印加される。フリップフロップ１２５０のＲ入力はＡＮＤゲート１２５６の出力と接続する。ＡＮＤゲート１２５６は２入力ＡＮＤゲートであり、その一方の入力にはインバーター増幅器５１６から出力されるＲＥＳＥＴｂ信号が印加され、他方の入力にはインバーター増幅器１２４４を介してＡＲＢＳＹｈ信号が印加される。オートレンジ状態マシンが使用中であればＡＮＤゲート１２５６がフリップフロップ１２５０をリセットする。フリップフロップ１２５０のＱ出力はフリップフロップ１２４８のＤ入力に印加され、フリップフロップ１２４８の出力はバッファ増幅器１２４２の入力に印加され、バッファ増幅器１２４２の出力はフリップフロップ１２４６の入力に印加される。フリップフロップ１２４６，１２４８のクロック入力はインバーター５２７の出力と接続し、インバーター５２７の入力にはＳＭＣＬＫｂが印加される。フリップフロップ１２４６，１２４８のリセット入力ＲはいずれもＲＥＳＥＴｂ信号によって制御される。フリップフロップ１２４６の出力はバッファ増幅器１２４０の入力に印加され、バッファ増幅器１２４０の出力はＡＮＤゲート１２３６の他方の入力に印加されてＳＴＡＤＣｈ信号を発生させ、マイクロプロセッサー３０がＡＭＵＸレジスターに書き込んだことを指示する。
【０６５４】
ＡＭＵＸレジスターが書き込まれると、制御回路はオートレンジ動作に続いてＡ／Ｄ変換を行なうようリクエストする。具体的には、オートレンジ状態マシンが以下に述べる機能を行なう。まず、シフトレジスター１１７０を初期設定する。シフトレジスター１１７０の出力は増幅器利得をセットするＧＡＩＮ［４．．．０］母線と接続する。シフトレジスター１１７０の初期状態は変換のために電圧チャンネルが選択されたか電流チャンネルが選択されたかによって異なる。電圧チャンネルが選択された場合、シフトレジスター１１７０の初期値は２進００００１、電流チャンネルが選択された場合は２進００００である。次に５マイクロセコンド遅延を計時する。５マイクロセコンド遅延がタイムアウトするとＴＩＭＯＵＴｈ信号がアクチブ高状態となり、ここでコンパレーター７４の出力がチェックされる。もしコンパレーター７４が切り替わったか、最大利得値に達したであれば、変換開始信号が発生する。さもなければ、利得を増大させ、再び遅延を計時する。
【０６５５】
変換開始後、オートレンジ状態マシンが変換完了信号ＡＮＡＥＯｈを待機し、マイクロプロセッサー３０にプロセッサー割り込みを指令する。
【０６５６】
Ａ／Ｄ制御ロジック
Ａ／Ｄコンバーター７８は８ビット逐次近似法Ａ／Ｄコンバーターである。電圧増幅器８０及び電流増幅器９０のためのレンジング回路はさらに４ビットのダイナミックレンジを提供する。Ａ／Ｄコンバーター７８については、参考のためその内容を本願明細書に引用したＭｏｔｏｒｏｌａ社刊（１９８７）“ＭＣ６８ＨＣ１１Ａ８  ＨＣＭＯＳ  ＳＩＮＧＬＥ−ＣＨＩＰ  ＭＩＣＲＯＣＯＭＰＵＴＥＲ”の第７章に詳細が記載されている。
【０６５７】
アナログ制御ロジック
アナログ制御ロジックの機能をフロックダイヤグラムを図３に示した。図７９に示したブロックダイヤグラムと共に図３を参照してアナログ制御ロジックを説明する。
【０６５８】
これらの図は電圧増幅器８０及び電流増幅器９０のゼロ化、電圧増幅器８０及び電流ミラー９２のレンジングを行なう電流チャンネルＭＵＸｅｓ６６及び電圧チャンネルＭＵＸ６８の制御ロジックを示す。さらにまた、バンドギャップ・レキュレーター・サブシステム１４００、分路レギュレーター１４０２及びサブシステム４７の電力モニター部を含むアナログ電源サブシステム４８をも示した。カッドコンパレーター・サブシステム５８（図８１）、バンドギャップ・レギュレーター１４００、Ｂ＋コンパレーター・サブシステム５０、電力モニター・サブシステム４７、電圧増幅器８０及び電流増幅器９０のためのバイアス回路１４０４をも示した。マイクロプロセッサー３０による周囲温度読み取りを可能にする温度モニター回路１４０６をも示した。
【０６５９】
ＭＵＸ制御
ＭＵＸｅｓ６６，６８を図８０に示した。入力チャンネルＭＵＸ０，ＭＵＸ１，ＭＵＸ２，ＭＵＸ３は電圧入力にも電流入力にも使用できる。入力チャンネルＭＵＸ４，ＭＵＸ５，ＭＵＸ６，ＭＵＸ７は電圧入力としてのみ使用できる。チャンネルＭＵＸ８は温度感知用であり、ＭＵＸ６６Ｋはアナログ・アースと接続する。具体的には、入力チャンネルはＭＵＸｅｓ６６ａ−６６ｇによって構成されている。ＭＵＸｅｓ６６ａ−６６ｄは入力チャンネルＭＵＸ１，ＭＵＸ２，ＭＵＸ３，ＭＵＸ４と電流チャンネルＩＭＵＸの接続を可能にする。ＭＵＸｅｓ６８ｅ−６８ｈは入力チャンネルとデジタル・アースＶＳＳの接続を可能にする。
【０６６０】
チャンネルＭＵＸ０とＭＵＸ１、ＭＵＸ２とＭＵＸ３、ＭＵＸ４とＭＵＸ５、ＭＵＸ６とＭＵＸ７の間にそれぞれサンプリング／保持ＭＵＸ１０８，１１０，１１２，１１４を挿入する。
【０６６１】
アナログ電源
アナログ給電ピンＡＶＤＤ，ＡＶＳＳはＩＣ１０のアナログ部への給電に利用される。アナログ給電ピンＡＶＤＤは電源と接続されるように構成されている。ＩＣ１０はＡＶＤＤピンの電圧を約５．０Ｖｄｃに調節するための内部分路レギュレーター（図８３）を含む。具体的には、アナログ電源は２．５Ｖｄｃ基準電源及び分路レギュレーター・サブシステム１４０２から成る。２．５０Ｖｄｃ基準電源は＋２．５０Ｖｄｃ基準電圧：ＶＲＥＦを発生させるための＋１．２５Ｖｄｃバンドギャップ・レギュレーター基準回路１４０６（図８２）及びバッファ増幅器１４１２を含む。電圧を正確に＋２．５Ｖｄｃ±０．５Ｖｄｃにトリミングできるように調整ピンＶＡＤＪを設けた。基準電圧トリミングのため、抵抗器１４１４，１４１６を含む２抵抗分圧器１４１０をＶＲＥＦ及びＡＶＳＳピン間に挿入し、中点をＶＡＤＪと接続する。バッファ増幅器１４１２はソースフォロア出力を有し、これにより複数のデバイスを並列させることが可能になる。また、ＶＡＤＪピンをＶＲＥＦピンに接続することによってＩＣ１０のレギュレーターを他に従属させることができる。
【０６６２】
図８２にバンドギャップ・レギュレーター・サブシステム１４０６を示した。バンドギャップ基準回路は精密電圧基準回路である。一般に、バンドギャップ基準回路は基準電圧として寄生トランジスターのベース・エミッタ電圧を利用する。この寄生トランジスターは正温度係数（＋ＴＣ）で電圧が発生する抵抗器と直列に接続し、負温度係数（−ＴＣ）を有する。抵抗器中に発生する電圧はバンドギャップ・レギュレーター基準回路の内部回路から抵抗器に供給される所定の電流に対応する。寄生トランジスターのベース・エミッタ電圧と直列抵抗器電圧との温度係数差から温度係数がほぼ０に等しい電圧基準信号が得られる。温度上昇に伴なって寄生トランジスターのベース・エミッタ電圧が低下すると、給電される直列抵抗器の電圧はほぼ比例的に増大して比較的安定した基準電圧を出力する。次いで増幅器の非反転入力に基準電圧が印加される。増幅器の反転入力は増幅器出力の外部分割部分と接続する。増幅器の出力は温度にはほとんど影響されない、基準電圧に比例する電圧である。
【０６６３】
これを具体的に説明すると、バンドギャップ・レギュレーター基準回路１４０６の出力は公称１．２５Ｖｄｃである。この出力電圧がバッファ・コンパレーター１４１２及び外部抵抗器１４１４，１４１６によって倍加され、外部ピンＶＲＥＦに＋２．５Ｖｄｃ基準電圧を発生させる。外部抵抗器１４１４，１４１６はバッファ・コンパレーター１４１２の出力とアナログ・アース・ピンＡＶＳＳの間に直列に挿入されている。両抵抗器１４１４，１４１６の中間点がバッファ・コンパレーター１４１２の反転入力と接続して基準電圧ＶＲＥＦの調節を可能にする。バンドギャップ・レギュレーター回路はダイオード接続された寄生トランジスター１４２６，１４２８、トランジスター１４１８、抵抗器１４２０，１４２２，１４２４、及びコンパレーター１４４１を含む。ＩＣ１０に初めて給電する際のコンディショニングを行なうため始動回路１４３２を設けた。この始動回路１４３２はトランジスター１４３４，１４３６，１４３８を含む。始動時に、電圧は０レベルから最終的にはバンドギャップ基準回路１４０６によって調整されるレベルにまで上昇し始める。初期段階ではどのデバイスにも電流が存在せず、この状態で詳しくは後述するＰＢＩＡＳ回路１４４０によってトランジスター１４３８がバイアスされる。その結果、トランジスター１４３４がＯＮとなってダイオード接続されている寄生トランジスター１４２８に電流を供給すると、寄生トランジスター１４２８に電圧が発生し、これがコンパレーター１４４１の非反転入力に印加される。コンパレーター１４４の出力に正信号が発生し、これがトランジスター１４１８に印加されると、トランジスター１４１８が導通してトランジスター１４２６，１４２８に電流を発生させる。その結果、バンドギャップ基準回路がダイオード接続トランジスター１４２６，１４２８の電圧に基づく安定した調整点に近づく。これらの電圧が定常値に達すると、トランジスター１４３６が導通、トランジスター１４３４が遮断状態となり、電流はすべてトランジスター１４１８によって供給されることになる。
【０６６４】
調整中、トランジスター１４２６，１４２８のエミッタに供給される電流はほぼ等しい。抵抗器１４２０，１４２４の抵抗値が等く、他の電圧降下に比較して大きいからである。トランジスター１４２６，１４２８のベース・エミッタ電圧はこれらのトランジスターにおける電流密度に左右される。この電流密度は電流総量をトランジスターの面積で除算した値である。トランジスター１４２６，１４２８の電流密度は１１：１の比率で異なるから、それぞれのベース・エミッタ電圧も異なる。ベース・エミッタ電圧の差が抵抗器１４２２に現われる。温度係数はデバイスの電圧と関数関係にあるから、トランジスター１４２６，１４２８のベース・エミッタ電圧が降下するにしたがってそれぞれの負温度係数が増大する。トランジスター１４２６における電流密度とトランジスター１４２８における電流密度の相対関係から、抵抗器１４２２とトランジスター１４２６から成る直列回路の電圧は正温度係数（＋ＴＣ）を持つことになり、この電圧はコンパレーター１４４１の反転入力に印加される。負温度係数（−ＴＣ）を有するトランジスター１４２８のベース・エミッタ電圧はコンパレーター１４４１の非反転入力に印加される。温度変化がトランジスター１４２６，１４２８のベース・エミッタ・ジャンクション電圧を変化させると、抵抗器１４２２の電圧がこれに比例して変化し、その結果、コンパレーター１４４１から比較的温度依存性の小さい信号が出力される。
【０６６５】
分路レギュレーター
分路レギュレーター１４００（図８３）はＶＲＥＦにおける基準電圧に基づいてＡＶＤＤピンから公称＋５．０Ｖｄｃの電圧を出力する。分路レギュレーター１４００は増幅器１４４３及び抵抗器１４４４，１４４６を含む。具体的には、バッファ・コンパレーター１４１２からのＶＲＥＦが増幅器１４４３の非反転入力に印加される。ＡＶＤＤ母線は調整された５．０Ｖｄｃ給電線であり、増幅器１４４３の反転入力は抵抗器１４４４を介してＡＶＤＤ母線と接続する。増幅器１４４３の反転入力は抵抗器１４４６を介してＡＶＳＳ母線とも接続する。抵抗器１４４４，１４４６の抵抗値は等しいから、増幅器１４４３の出力はＶＲＥＦの２倍となる。ＶＲＥＦは公称２．５Ｖであるから、調整給電母線ＡＶＤＤは公称５．０Ｖとなる。ＡＶＤＤとＡＶＳＳの間に分路素子としてのトランジスター１４４７が挿入されており、分路素子のゲートは増幅器１４４３の出力によって制御される。調整給電母線ＡＶＤＤのレベルがやや高くなりすぎると、増幅器１４４３の負端子がＶＲＥＦよりもやや高くなる。その結果、増幅器１４４３の出力が負となり、分路トランジスター１４４７の導通状態がややまさり、給電母線ＡＶＤＤから電流を引いて増幅器１４４３への両入力がほぼ等しくなるまで電圧を降下させる。
【０６６６】
トランジスター１４４８，１４５０，１４５２を含む回路が始動回路の一部を構成する。始動中、ＡＶＤＤからの電流が低下し過ぎるのを回避するため、トランジスター１４４８，１４５０，１４５２が分路トランジスターを遮断にする。
【０６６７】
本発明の重要な特徴のひとつはＩＣ１０が電流駆動されるという事実にある。従って、自動車分野で多く見られる電圧スパイクを回避できる。具体的には、ＩＣ１０は外部抵抗１４５３、及びＡＶＤＤ母線に印加される外部電圧ＶＥＸＴから発生する入力電流によって駆動される。
【０６６８】
電力モニター・サブシステム
トランジスター１４５４，１４５６，１４５８，１４６０、及びコンパレーター１４６２から成る回路（図８３）がパワーオンリセット及び＋５．０Ｖｄｃロス機能を行なう。パワーオンリセットとは外部制御ピンＲＥＳＮを払うことによってリセットを解除してから８１２８発振器サイクル＋１ｍｓの遅延を意味する。
【０６６９】
直列トランジスター１４５４，１４５６，１４５８，１４６０が分圧回路を形成し、トランジスター１４５４のドレンがコンパレーター１４６２の非反転入力に印加され、増幅器１４４３の出力がコンパレーター１４６２の反転入力に印加される。コンパレーター１４６２の出力は信号ＳＨＵＮＴであり、電力モニター機能のためこの信号がマイクロプロセッサー３０のＲＥＳＮピンに印加され、電圧不足が検出されると同時にマイクロプロセッサー３０がリセットされる。
【０６７０】
コンパレーター１４６２は分路トランジスター１４４７の導通状態またはゲート電圧をモニターする。増幅器１４４２の出力がトランジスター１４５４のドレンにおける分圧よりも正方向の電圧となり、このことによって分路トランジスター１４４７が遮断状態にあると判明すると、コンパレーター１４６２の出力信号が負となり、ＡＶＤＤ母線を５．０Ｖに維持するには電流不足であることを示唆する。
【０６７１】
Ｂ＋コンパレーター・サブシステム５０
Ｂ＋コンパレーター・サブシステム（図８３Ａ）は給電用のサブシステムであり、抵抗器１４６２，１４６４、コンパレーター１４６６及びトランジスター１４６８を含む。ＶＲＥＦがコンパレーター１４６６の反転入力に印加されて＋２．５Ｖｄｃ基準電圧を発生させる。コンパレーター１４６６の出力は外部ピンＢＤＲＩＶＥである。コンパレーター１４６６への入力は外部ピンＢＳＥＮＳＥを介して同じコンパレーター１４６６の非反転端子と接続する。抵抗器１４６４及びトランジスター１４６８はすべてのコンパレーターに適用されるビステリシス・マスク・オプションの一例である。抵抗器１４６４とトランジスター１４６８が直列に接続してコンパレーター１４６６の出力を反転端子にフィードバックする。
【０６７２】
図８３５Ｂ及び８３ＣはＩＣ１０のための給電力発生と給電力調整をそれぞれ示した。図８３Ｂはコンディショニング回路１９を示す。
【０６７３】
まず図８３Ｂに関連して説明すると、ＩＣ１０は変流器（ＣＴ）１４，１６，１８を介して回路遮断器１２（図３９）の状態をモニターする。これらのＣＴとしては、遮断器１２のＡ，Ｂ及びＣ位相導体の周りに２次巻線を配したドーナツ形ＣＴを使用すればよい。ローディング状態においてＣＴ´ｓからの出力は１００ミリアンペア（ｍＡ）程度となる可能性がある。この出力電流をＩＣ１０に適したレベル、例えば、２０マイクロアンペアにまで低下させるため、信号コンディショニング回路１９を設けた。このコンディショニング回路としては種々のタイプのものを利用でき、図８３Ｂに示したのは一例に過ぎない。
【０６７４】
ＣＴ１４，１６，１８をダイオード・ブリッジ１４６７に接続する態様は多様であり、例えばＣＴ１４，１６，１８を出力端子１４６４，１４７１と直列に接続してもよく、或いは単一のＣＴ、例えば、Ｂ位相ＣＴ１６をブリッジ１４６７と接続するかすべてのＣＴを並列にしてもよい。
【０６７５】
コンディショニング回路１９は１対の交流端子１４６９，１４７１及び１対の直流端子１４７３，１４７５を画定する全波ダイオード・ブリッジ１４６７を含み、１４７３は正端子、１４７５は負端子である。コンディショニング回路１９は抵抗器１４７７，１４７９をも含む。抵抗器１４７７，１４７９の値は例えばそれぞれ１０オーム及び５０キロオームである。
【０６７６】
抵抗器１４７７はブリッジ１４６７の負端子１４７５とアースの間に挿入される。抵抗器１４７９の一方の側も負端子１４７５と接続する。他方の側はＭＵＸ入力−ＭＵＸ０，ＭＵＸ１，ＭＵＸ２，ＭＵＸ３のいずれか１つと接続する。
【０６７７】
動作について説明すると、変流器１４，１６，１８からの電流が抵抗器１４７７を通ってアースからブリッジ１４６９の負端子１４７５へ流れて抵抗器１４７７に負電圧を発生させる。もし抵抗器１４７７の値が例えば１０オームなら、ＣＴ電流が約１０ｍＡとして抵抗器１４７７に−１．０Ｖが発生する。その結果、抵抗器１４７９において−１．０Ｖの降下が現われる。もし抵抗器１４７９の値が例えば５０キロオームなら、後述するようにＩＣ１０の一方の電流入力６２（例えば、ＭＵＸ０，ＭＵＸ１，ＭＵＸ２またはＭＵＸ３）に２０マイクロアンペアの電流が供給される。
【０６７８】
Ｂ＋コンパレーター・システム５０（図８３Ａ）と共に、図８３Ｂの破線ボックス１４８１内に示す回路が給電に利用される。具体的には、給電回路１４８１はブリッジ１４６９の正端子１４７３とアースの間に挿入されたトランジスター１４８３を含み、トランジスター１４８３のゲート端子はＢＤＲＩＶＥ（図８３Ａ）と接続している。ダイオード１４８５の陰極は端子Ｂ＋（図８３Ｂ）と接続する。Ｂ＋端子とアースの間に給電コンデンサー１４８７が挿入されている。Ｂ＋端子とアースの間には１対の直列抵抗器１４８９，１４９１も挿入され、抵抗器１４８９，１４９１はジャンクションＢＳＥＮＳＥにおいて互いに接続している。
【０６７９】
動作について説明すると、コンパレーター１４６６（図８３Ａ）はジャンクションＢＳＥＮＳＥにおける電圧をモニターし、Ｂ＋ジャンクションにおける電圧部分、例えば２．５ＶをＶＲＥＦ端子電圧と比較する。ＢＳＥＮＳＥ電圧がＶＲＥＦ電圧よりも高ければ、コンパレーター１４６６の出力が高レベルとなり、トランジスター１４８３を導通させることによって過剰電流をアースへ分流させる。ＢＳＥＮＳＥジャンクション電圧がＶＲＥＦ以下に降下すると、コンパレーター出力が低下してトランジスター１４８３を不導通にし、その結果、コンデンサー１４８７が所要の値、例えば、３０Ｖまで充電される。
【０６８０】
図８３ＣはＶＤＤ及びＡＶＤＤピンにおける電圧を調整する回路の一例を示すが、この回路は本発明の範囲外である。
【０６８１】
演算増幅器オフセット修正用のバイアス回路
コンパレーター１４１２，１４４０（図８２）及び１４４２（図８３）に対するバイアス信号ＰＢＩＡＳを図４６に示した。また、カッドコンパレーター２００，２０２，２０４，２０６（図８１）、Ｂ＋コンパレーター１４６６（図８３）、電力モニター・コンパレーター１４６２（図８３）、電圧増幅器８０（図８７）及び電流増幅器（図８８）に対するバイアス信号ＰＢＩＡＳ及びＮＢＩＡＳを図８５に示した。ＰＢＩＡＳ及びＮＢＩＡＳ信号は基準電圧であり、これが印加される特定の演算増幅器の作用電流をセットするのに利用される。電圧増幅器８０及び電流増幅器９０に対するオートゼロ回路と共に上記バイアス回路を参照符号ＩＯＵＴで図９０に示した。
【０６８２】
図９４ではＰＢＩＡＳ回路を機能ブロック１４４０で示した。ＰＢＩＡＳ回路１４４０はＡＶＤＤとＡＶＳＳの間に直列に挿入されて分圧器を形成するトランジスター１４７０及び抵抗器１４９３を含む。この分圧器はトランジスター１４７０のゲート・ソース電圧ＰＢＩＡＳを発生させる。
【０６８３】
図９５に示す回路は、カッドコンパレーター２００，２０２，２０４（図８１）、電圧増幅器８０及び電流増幅器９０に対する信号ＰＢＩＡＳ及びＮＢＩＡＳを発生させるのに使用される。この回路は、専用のバンドギャップ・レギュレーター基準回路を含み、この基準回路はダイオード接続された寄生トランジスター１４７２，１４７４、抵抗器１４７６，１４７８、コンパレーター１４８０、及びコンデンサー１４８２，１４８４を含む。これらの信号は回路がバンドギャップ基準回路を含むから温度に影響されないということを表わすため、参照符号ＰＢＩＡＳ／Ｉ及びＮＢＩＡＳ／Ｉで示した。回路のバイアス時間を制御するためにコンデンサー１４８２，１４８４を補足的に使用することを除けば、前記バンドギャップ基準回路は先に述べたバンドギャップ基準回路１４０６と同様に作用する。コンパレーター１４８０の出力は電流ミラーを形成するトランジスター１４８６，１４８８，１４９０のゲートに印加される。電流ミラー１４８６，１４８８は回路のバンドギャップ・レギュレーター部への給電に使用される。電流ミラー１４９０の出力はＮＢＩＡＳ／Ｉ信号である。電流ミラー１４９０はトランジスター１４９２，１４９４を導通させ、その結果、ＰＢＩＡＳ／Ｉ基準電圧であるトランジスター１４９６のゲート・ソース電圧が発生する。トランジスター１４９８，１５００，１５０２は回路のバンドギャップ・レギュレーター部の始動回路を形成する。
【０６８４】
温度感知
図８６に示す回路はマイクロプロセッサー３０がＩＣ１０の周囲温度を感知することを可能にする。この回路はトランジスター１５０４及びダイオード接続された寄生トランジスター１５０６を含む。寄生トランジスターの電圧はすでに述べたように温度依存性である。温度依存性に基づく信号ＴＥＭＰがＭＵＸ６６ｊに印加され、デジタル値に変換され、マイクロプロセッサー３０によって読み取られる。
【０６８５】
電圧増幅器レンジング
電圧増幅器８０及びレンジング回路を図９７に示した。この回路は電圧増幅器８０、利得回路８４及び複数のＭＵＸ８６を含み、少なくとも半スケールのＡ／Ｄ変換用電圧信号を出力する。電圧レンジングを自動または手動制御することにより、電圧増幅器８０の非反転入力に印加去れる入力電圧信号ＶＭＵＸの利得１，２，４，８または１６を設定することができる。利得回路は抵抗器８４ａ−８４ｈ及びＭＵＸ８６ａ−８６ｆを含む。利得回路はＶＧＡＩＮ［４．．．０］母線及び利得信号ＶＧＡＩＮ３２ｈによって制御される。抵抗器８４ｉ及び１５１２がテスト回路を形成する。
【０６８６】
もし利得が１ならば、電圧信号はＭＵＸ８８ａによってＡ／Ｄコンバーター７８に直接印加される。この状態ではＭＵＸ８６ｅ，８６ｂが電圧増幅器８０をＡ／Ｄコンバーター７８から遮断しており、信号はＭＵＸ８８ａによってＡ／Ｄ７８に直接印加される。レンジング中はＭＵＸ８６ａ−８６ｆが利得回路８４を電圧増幅器８０の反転端子に接続している。利得が１以外ならば、ＭＵＸ８８ｂが電圧増幅器８０の出力をＡ／Ｄ７８に接続する。ＭＵＸ８８ａ，８８ｂがＡＶＳＦレジスターによって選択される。
【０６８７】
コンパレーター７４はオートレンジング用であり、ＶＲＥＦとＡＶＳＳの間に挿入された１対の直列抵抗器１５０８，１５１０からの固定電圧、例えば＋１．２５Ｖｄｃを基準とする。両抵抗器１５０８，１５１０の中間点はコンパレーター７４の非反転端子と接続する。コンパレーター７４の出力はＣＡＭＰＨ信号であり、フリップフロップ１１８４（図７８）によってモニターされ、上記オートレンジ・ロジックの一部を形成する。ＭＵＸ８６ｆはオートゼロ用である。このＭＵＸ８６ｆは電圧増幅器８０の反転及び非反転端子を短絡させることによってオフセット値を求める。この状態で電圧増幅器８０のオフセット値がフリップフロップ８８８（図７６）にロードされる。ＭＵＸ８６ｆはバッファ増幅器７５６（図７３）から出力されるＶＮＵＬＬ信号によって制御される。
【０６８８】
電流増幅器のレンジング
電流増幅器９０のレンジングはすでに述べた通り電流ミラー９２（図８８）によって行われる。電流チャンネルＩＭＵＸ（図８０）に電流が供給される。このチャンネルＩＭＵＸは電流ミラー９２及び電流増幅器９０の反転入力と接続している。増幅器９０の非反転入力はアナログ・アースと接続して電流チャンネルＭＵＸ０，ＭＵＸ１，ＭＵＸ２，ＭＵＸ３を見掛けアースに維持する。例えば（図示しないが）外部抵抗器をＭＵＸ０ピンと負電源の間に挿入することにより、レンジングすべき負電流（例えばＭＸＯピンからの電流）を発生させる。これにより、レンジされた電流がＭＵＸ０，ＭＵＸ１，ＭＵＸ２，またはＭＵＸ３ピンから流出する。これらのピンは見掛けアースに維持されているからでる。
【０６８９】
ＭＵＸ９６ａ，９６ｂは電流ミラー９２からの出力信号ＩＯＵＴ／Ｉを出力ピンＭＸＯまたはアナログ・アース母線ＡＶＳＳと接続する。具体的には、ＭＵＸ９６ａは電流ミラー９２の出力信号ＩＯＵＴ／ＩをＮＡＮＤゲート７５９（図７３）から出力される信号ＩＯＵＴＯＮｈの制御下にＭＸＯピンと接続する。信号ＩＯＵＴＯＮｈは積分器がリセット・モードではないことを示唆する。ＩＮＴＲＥＳｈ信号及びテスト信号がＮＡＮＤゲート７５９に印加される。ＭＵＸ９６ｂは電流ミラー９２の出力信号ＩＯＵＴ／Ｉをバッファ７５７から出力される信号ＤＩＳＣＨｈの制御下にアナログ・アース母線と接続する。バッファ７５７への入力はＡＮＤゲート５３４（図６９）から出力される積分器リセット信号ＩＮＴＲＥＳｈである。
【０６９０】
ＭＵＸ１１１ａは電流増幅器９０のオートゼロ化に使用される。具体的には、ＭＵＸ１１１ａはインバーター５８１（図７２）から出力される信号ＣＳＨＲＴｈの制御下に電流増幅器の反転及び非反転入力をアナログ・アース母線ＡＶＳＳと接続する。インバーター５８１はインバーター５８０の出力と直列である。インバーター５８０への入力は電流増幅器９０がオートゼロ化中であることを示す信号ＣＡＺｈである。
【０６９１】
ＭＵＸ１１１ｂは増幅器９０がオートゼロ化中でなければ増幅器９０の反転入力をＭＵＸｅｓ６８（図８０）のＩＭＵＸ出力と接続するのに利用される。
【０６９２】
電流ミラー９２からのレンジされた電流を（図示しないが）外部抵抗器に供給することによって信号を電圧に変換し、上述のようにＡ／Ｄコンバーター７８によって変換する。
【０６９３】
電流ミラー９２を図８９に示した。電流ミラー９２は分流トランジスター１５１２，１５１４，１５１６，１５１８，１５２０、分路トランジスター１５２２，１５２４，１５２６，１５２８、及び電流ミラー１５３０，１５３２，１５３４，１５３６を含む。ＭＵＸ１５３８，１５４０，１５４２，１５４４は分流を制御し、ＭＵＸ１５４６，１５４８，１５５０，１５５２は回路の利得を制御する。これらのＭＵＸは上記ＣＧＡＩＮ［３．．．０］母線によって制御される。
【０６９４】
負電流がＩＩＮ／Ｉにおいて電流ミラー９２に導入される。この入力電流はいずれも並列に接続されている分流トランジスター１５１２，１５１４，１５１６，１５１８，１５２０によって５つの部分に分割される。具体的には、トランジスター１５１２，１５１４のサイズは互いに等しい値、例えばＡに維持されており、トランジスター１５１６，１５１８，１５２０のサイズはそれぞれ２Ａ，４Ａ，８Ａである。トランジスター１５１２，１５１４，１５１６，１５１８，１５２０は電流ミラーとして接続されているから、各トランジスターを通過する電流はそのトランジスターのサイズによって左右される。即ち、トランジスター１５１２，１５１４の出力はそれぞれＩＩＮ／Ｉの１／１６、トランジスター１５１６の出力はＩＩＮ／Ｉの１／８、トランジスター１５１８の出力はＩＩＮ／Ｉの１／４、トランジスター１５２０の出力はＩＩＮ／Ｉの１／２となる。入力電流の一部に相当するこれらの出力は合計されて所期の利得を形成し、ＭＵＸｅｓ１５４６，１５４８，１５５０，１５５２に制御され、電流ミラー１５３０，１５３２，１５３４，１５３６を介して出力へ向けられるか、あるいはトランジスター１５２２，１５２４，１５２６，１５２８及びＭＵＸ１５３８，１５４０，１５４２，１５４４を介してミラー１５３０，１５３２，１５３４，１５３６で分路される。
【０６９５】
これは本発明の重要な特徴である。即ち、公知のバイポーラー電流レンジング回路（例えば、米国特許第４，６２６，８３１号に開示）にあっては分流器をカスケード接続しているか、作用電圧が比較的低い（例えば、＋５．０Ｖｄｃ）ＩＣ１０の場合、分流器をカスケード接続することは実用上問題である。
【０６９６】
電流増幅器及び電圧増幅器のゼロ化
電圧及び電流増幅器８０．９０の代表的な回路を図９１に示した。これらの増幅器は内部バイアス電流ＩＴＲＩＭ／Ｉを発生させる差動入力増幅器である。差動入力をＰＬＵＳ／Ｉ及びＭＩＮＵＳ／Ｉで表わした。この内部バイアス電流は増幅器８０，９０の出力に現われるオフセットを制御する抵抗器１５４６，１５４８を通過する。公知の方法は抵抗器１５４６，１５４８の抵抗値を外部調節することによってオフセット電圧を制御するというものであったが、この方法はＤ／Ａコンバーター（ＤＡＣ）のような精密可変抵抗器を必要とし、このようなＤＡＣｓは比較的高価である。本発明のオートゼロ回路はＤＡＣｓを必要とせず、バイアス電流ＩＴＲＩＭ／Ｉを制御することによって抵抗器１５４６，１５４８の電圧を制御し、オフセット値を制御する。バイアス電流は図９０に示す分流回路によってレンジされる。レンジされたバイアス電流が増幅器８０または９０に供給されてバイアス電流及びオフセット電圧を制御する。
【０６９７】
バイアス電流レンジング回路はＭＵＸ１６００，１６０２，１６０４，１６０６，１６０８，１６１０、電流ミラー１６１２，１６１４，１６１６，１６１８，１６２０，１６２２，１６２４、及びトランジスター１６２６，１６２８を含む。ＭＵＸ１６００，１６０２，１６０４，１６０６，１６０８，１６１０は上述したように電圧増幅器８０のためのＶＺＥＲＯ［５．．．０］母線及び電流増幅器９０のためのＣＺＥＲＯ［５．．．０］によって制御される。これらの電流ミラーは並列に接続されてバイアス電流を複合値に分割することを可能にすると共に、任意の部分を合計してレンジ電流を発生させ、電流ミラー９２と同様に作用させることを可能にする。
【０６９８】
ＩＣＣ２９制御ロジック
ＩＮＣＯＭ通信コントローラー（ＩＣＣ）２９は参考のためその内容を本願明細書に引用した米国特許第４，６４４，５６６号に詳細が記載されている双向通信ネットワーク、いわゆるＩＮＣＯＭにマイクロプロセッサー３０がアクセスすることを可能にする。このコントローラー２９はメッセージの直列化／並列化というモデム機能を有し、所要のネットワーク・プロトコルを実現する。ＩＣＣ２９はマスター・コントローラーとしてもスレーブ・コントローラーとしても作用することができる。構成レジスターＣＦＲに許可フラッグがセットされない限り、マスター動作が禁止される。
【０６９９】
マイクロプロセッサー３０はメモリー・アドレス・スペースに配置された８つのインターフェース・レジスターを介してＩＣＣ２９と通信する。４つのレジスターはＩＣＣ２９とマイクロプロセッサー３０の間でＩＮＣＯＭメッセージを伝送するのに使用され、残り４つのレジスターは通信アドレス、速度、変調方法をセットし、送受信動作を制御するのに使用される。
【０７００】
ＩＣＣ２９はネットワーク応答時間を短縮する高速状態リクエスト・メッセージを可能にする。ＩＣＣ２９の送受信レジスターは互いに独立であるから、高速状態のようなメッセージを送信レジスターにおいて周期的に更新できる。したがって、ＩＣＣ２９は高速状態リクエストを受信するとマイクロプロセッサー３０の干渉なしに応答を送信できる。
【０７０１】
ＩＣＣ２９の全体的なブロックダイヤグラムを図９２に示した。ＩＣＣ２９は図１０１−１０８に示すプロセッサー母線インターフェース１６９０；図１０９及び１１０に示すトランシーバー直列シフトレジスター１６９２；図９３−９９に示すデジタル復調器１６９４；及び図１１１−１１７に示す制御ロジック回路１６９６を含む。
【０７０２】
プロセッサー母線インターフェース
マイクロプロセッサー３０は表７に示すようにメモリー・アドレス・スペースに配置されたインターフェース・レジスターＩＣＡＨ，ＩＣＡＬ，ＩＣＭ３，ＩＣＭ２，ＩＣＭ１，ＩＣＭ０，ＩＣＳＲ，ＩＣＣＲを介してＩＣＣ２９と通信する。これらのレジスターの構成は図１０１−１０８に示した通りである。
【０７０３】
レジスターＩＣＡＬ，ＩＣＡＨは参照番号１７００で表わしたアドレス；・レジスターであり、レジスターＩＣＭＯ，ＩＣＭ１，ＩＣＭ２，ＩＣＭ３は参照番号１７０２で表わしたメッセージ・レジスターであり、レジスターＩＣＣＲ，ＩＣＳＲは参照番号１７０４で表わした制御及び状態レジスターである。
【０７０４】
これらのレジスターはいずれも該当のアドレスをアドレス母線ＡＤＤＲ［３．．．０］に送出することによってマイクロプロセッサー３０がアドレスする。アドレスは複合回路１７０６（図１０１）によって復号される。アドレス復号回路１７０６は復号信号ＤＥＣＡＨ，ＤＥＡＣＬ，ＤＥＣＭ３，ＤＥＣＭ２，ＤＥＣＭ１，ＤＥＣＭ０，ＤＥＣＳＲ，ＤＥＣＣＲを出力し、これがフリップフロップ１７０８，１７１０，１７１２，１７１４，１７１６，１７１８，１７２０，１７２２のＤ入力に印加される。レジスター選択信号ＳＥＬＡＨ，ＳＥＬＡＬ，ＳＥＬＭ３，ＳＥＬＭ１，ＳＥＬＭ０，ＳＥＬＳＲ，ＳＥＬＣＲはこれらフリップフロップのＱ出力において得られる。
【０７０５】
読み取り専用レジスターであるＩＣＳＲ状態レジスターを除いて上記レジスターはいずれも読み書きレジスターである。読み書き動作は読み書き制御フリップフロップ１７２４、ＮＯＲゲート１７２６及びインバーター１７２８を含む回路によって形成されるＲＤＣＬＫ及びＷＲＣＬＫ信号によって制御される。ＷＲＣＬＫ信号はＮＯＲゲート１７２６から出力される。ＲＤＣＬＫ信号はインバーター１７２８から出力される。マイクロプロセッサー３０から発生するＲＥＡＤ信号は内部制御母線ＣＰＵＣＴＬ［３．．．０］を介してフリップフロップ１７２４のＤ入力に印加される。フリップフロップ１７２４からのＱ出力が二重入力ＮＯＲゲート１７２６に印加されてＷＲＣＬＫ信号を発生させる。ＮＯＲゲート１７２６への他方の入力はインバーター１７３０の非反転出力において得られる位相２クロック信号ＰＨ２である。フリップフロップ１７２４のＱ出力はインバーター１７２８の入力に印加されてＲＤＣＬＫ信号を発生させる。
【０７０６】
読み書き制御フリップフロップ１７２４及びアドレス・デコード・フリップフロップ１７０８，１７１０，１７１２，１７１４，１７１６，１７１８，１７２０，１７２２のタイミングはインバーター１７３０から出力されるＰＨ２及び反転ＰＨ２によって行なわれる。具体的には、インバーター１７３０の非反転出力において得られるＰＨ２信号はフリップフロップ１７０８，１７１０，１７１２，１７１４，１７１６，１７１８，１７２０，１７２２，１７２４のＥ入力に印加され、インバーター１７３０の反転出力において得られる反転ＰＨ２信号はこれらのフリップフロップのＥＮ入力に印加される。
【０７０７】
これらのフリップフロップはすべてマイクロプロセッサー３０によってリセットされる。具体的には、反転ＲＥＳＥＴ信号がこれらフリップフロップのＣＤＮ入力に印加される。反転ＲＥＳＥＴ信号はインバーター１７３２から出力される反転ＲＥＳＥＴ信号は高利得インバーター１７３４，１７３６を介してインバーター１７３２の入力に印加されるＲＥＳＥＴ信号から得られる。反転ＲＥＳＥＴ信号はアドレス・レジスター１７００、メッセージ・レジスター１７０２及び制御／状態レジスター１７０４にも印加される。したがって、システムのリセットでこれらのレジスターを０にセットすることができる。
【０７０８】
上記レジスターのためのアドレス復号回路を図１０２に示した。この回路はＡＮＤゲート１７３８，１７４０，１７４２，１７４４，１７４６，１７４８，１７５０，１７５２２、及びインバーター１７５４，１７５６，１７５８，１７６０，１７６２，１７６４，１７６６，１７６８，１７７０，１７７２，１７７４から成り、ＡＮＤゲート１７３８，１７４０，１７４２，１７４４，１７４６，１７４８，１７５０，１７５２の出力はそれぞれアドレス・デコード信号ＤＥＣＳＲ，ＤＥＣＣＲ，ＤＥＣＭ３，ＤＥＣＭ２，ＤＥＣＭ１，ＤＥＣＭ０，ＤＥＣＡＬ，ＤＥＣＡＨである。具体的には、アドレス母線ＡＤＤＲ［３．．．０］からのアドレス信号ＡＤＤＲ０，ＡＤＤＲ１，ＡＤＤＲ２，ＡＤＤＲ３か高利得インバーター・ペア１７５４，１７５６；１７５８，１７６０；１７６２，１７２４；及び１７６６，１７６８に印加される。インバーター１７５６の出力はＡＮＤゲート１７３８，１７４２，１７４６，１７５０の入力に印加され、インバーター１７５４の出力はＡＮＤゲート１７４０，１７４４，１７４８，１７５２の入力に印加され、インバーター１７６０の出力はＡＮＤゲート１７３８，１７４０，１７４６，１７４８の入力に印加され、インバーター１７６４の出力はＡＮＤゲート１７３８，１７４０，１７４２，１７４４の入力に印加され、インバーター１７６２の出力はＡＮＤゲート１７４６，１７４８，１７５０，１７５２の入力に印加され、インバーター１７６８の出力はＡＮＤゲート１７３８，１７４０，１７４２，１７４４，１７４６，１７４８，１７５０，１７５２の入力に印加される。
【０７０９】
マイクロプロセッサー３０からの制御信号ＩＯＯＦＦ及びＡＮＡＢＳはアドレス・デコーダー１７０６を割り込み許可または割り込み禁止するのに使用される。テスト・モード中、Ｉ／Ｏデバイスの割り込みを抑止するのにＩＯＯＦＦ信号が使用される。ＡＮＡＢＳ信号はマイクロプロセッサー３０マスターチップ・アドレス・デコーダーからのレジスター選択信号であり、領域単位のアドレス復号を可能にする。ＩＯＯＦＦ信号はインバーター１７７０から出力され、ＡＮＤゲート１７３８，１７４０，１７４２，１７４４，１７４６，１７４８，１７５０，１７５２の入力に印加される。ＡＮＡＢＳ信号は１対の高利得インバーター１７７２，１７７４に印加される。インバーター１７７４の出力はＡＮＤゲート１７３８−１７５２に印加される。
【０７１０】
ＩＣＡＨ及びＩＣＡＬアドレス・レジスター１７００を図１０３に示した。これらのレジスターはバイトワイドの読み書きレジスターであり、ＩＣＣ２９の通信ビット伝送速度、変調方法、及び１２ビットＩＮＣＯＭアドレスをセットするのに使用される。両レジスターはリセット及びパワーアップと同時に０にセットされる。
【０７１１】
まず、ＩＣＡＨレジスターについて説明すると、ビットＩＣＡＨ［７，６］がＩＣＣ２９の通信ビット伝送速度を決定し、ビットＩＣＡＨ［５，４］がＩＣＣ２９によって採用される変調方法を決定し、ビットＩＣＡＨ［３．．．０］がＩＮＣＯＭアドレスの上位４ビットを決定する。
【０７１２】
ＩＣＡＨレジスターはフリップフロップ１７７６，１７７８，１７８０，１７８２，１７８４，１７８６，１７８８，１７９０を含む。データ母線ＤＡＴＡ［７．．．０］がこれらフリップフロップのＤ入力と接続してマイクロプロセッサー３０によるこのレジスターへの書き込みを可能にする。これらフリップフロップのＱ出力は読み取り動作のためトライステート・デバイス１７９２，１７９４，１７９６，１７９８，１８００，１８０２，１８０４，１８０６を介してデータ母線ＤＡＴＡ［７．．．０］と接続する。これらフリップフロップのＱ出力は内部制御母線ＩＣＡＨ［７．．．０］とも接続する。
【０７１３】
トライステート・デバイス１７９２，１７９４，１７９６，１７９８，１８００，１８０２，１８０４，１８０６は２入力ＮＡＮＤゲート１８０８の制御下にある。一方の入力にはアドレス・デコード信号ＳＥＬＡＨと共にＲＤＣＬＫ信号が印加されてマイクロプロセッサー３０が読み取り動作を開始し、＄００２８をアドレスすることによってこのレジスターを読み取ることを可能にする。
【０７１４】
ＩＣＡＨレジスターへの書き込み動作は２入力ＮＡＮＤゲート１８１０によって制御される。ＮＡＮＤゲート１８１０の一方の入力はアドレス・デコード信号ＳＥＬＡＨである。ＮＡＮＤゲート１８１０への他方の入力はＷＲＣＬＫ信号である。ＮＡＮＤゲート１８１０の出力はインバーター１８１２に印加され、インバーター１８１２からの非反転出力はフリップフロップ１７９２，１７９４，１７９６，１７９８，１８００，１８０２，１８０４，１８０６のＥＮ入力に印加される。インバーター１８１２の反転出力はタイミング入力Ｅに印加される。
【０７１５】
ＩＣＡＨレジスターのフリップフロップ１７７６−１７９０はリセットと同時に０にセットされる。具体的には、インバーター１８１４から出力される反転ＩＲＥＳＥＴ信号がＣＤＮ入力に印加されてこれらのフリップフロップをリセットと同時に０にセットする。
【０７１６】
ＩＣＡＬレジスターはバイトワイドのレジスターであり、ＩＮＣＯＭアドレスの下位８ビットを決定する。このレジスターはフリップフロップ１８１６，１８１８，１８２０，１８２２，１８２４，１８２６，１８２８，１８３０を含む。データ母線ＤＡＴＡ［７．．．０］がこれらフリップフロップのＤ入力と接続して書き込み動作を可能にする。これらフリップフロップのＱ出力は読み取り動作のためトライステート・デバイス１８３２，１８３４，１８３６，１８４０，１８４２，１８４４，１８４６を介してデータ母線ＤＡＴＡ［７．．．０］に印加される。これらフリップフロップのＱ出力は内部制御母線ＩＣＡＬ［７．．．０］にも印加される。
【０７１７】
このレジスターの読み取り動作は２入力ＮＡＮＤゲート１８４８によって制御される。ＮＡＮＤゲート１８４８への一方の入力はアドレス・デコード信号ＳＥＬＡＬである。他方の入力には読み取りクロック信号ＲＤＣＬＫが印加される。ＮＡＮＤゲート１８４８の出力は各トライステート・デバイスの制御端子ＯＥＮに印加される。
【０７１８】
このレジスターへの書き込み動作は、２入力ＮＡＮＤゲート１８５０によって制御される。ＮＡＮＤゲート１８５０への一方の入力は書き込みクロック信号ＷＲＣＬＫである。レジスター選択信号ＳＥＬＡＬが他方の入力に印加される。ＮＡＮＤゲート１８５０の出力はインバーター１８５２に印加され、インバーター１８５２の非反転出力はこれらフリップフロップのＥＮ入力に印加され、インバーター１８５２の反転出力はＥ入力に印加される。
【０７１９】
このレジスターはデバイスのリセット及びパワーアップと同時に０にセットされる。即ち、これらフリップフロップのＣＤＮ入力に反転ＩＲＥＳＥＴ信号が印加される。
【０７２０】
図１０４−１０７に示したレジスターＩＣＭ３，ＩＣＭ２，ＩＣＭ１，ＩＣＭ０は送信バッファ及び受信バッファを含むバイトワイドの読み書きレジスターである。これらのレジスターはＩＣＣ２９のマイクロプロセッサー３０の間でＩＮＣＯＭメッセージを伝送するのに使用される。これらのレジスターは読み取り動作が受信バッファを呼び出し、書き込み動作が送信バッファを呼び出すから、真の読み書きレジスターではない。
【０７２１】
ＩＣＭ１レジスターは８ビット・レジスターであり、ＩＮＣＯＭメッセージ・ビット１０−３を含む。このレジスターのための送信バッファはフリップフロップ１８５４，１８５６，１８５８，１８６０，１８６２，１８６４，１８６６，１８６８を含む。このレジスターのための受信バッファはフリップフロップ１８７０，１８７２，１８７４，１８７６，１８７８，１８８０，１８８２，１８８４を含む。
【０７２２】
送信バッファのフリップフロップ１８５４、１８５６、１８５８、１８６０、１８６２、１８６４、１８６６、１８６８はマイクロプロセッサー３０による書き込みだけが可能である。具体的には、これらフリップフロップのＤ入力にデータ母線ＤＡＴＡ［７．．．０］が接続し、これらのフリップフロップのＱ出力はＩＮＣＯＭメッセージ・ビットＴＤＡＴＡ［１０．．．３］を含む。
【０７２３】
送信バッファへの書き込み動作は２入力ＮＡＮＤゲート１８６６によって制御される。一方の入力に書き込みクロック信号ＷＲＣＬＫが印加され、他方の入力にアドレス・デコード信号ＳＥＬＭ１が印加される。ＮＡＮＤゲート１８６６の出力はインバーター１８８８に印加され、インバーター１８６６の非反転出力はこれらフリップフロップのＥＮ入力に、反転出力はＥ入力にそれぞれ印加される。
【０７２４】
ＩＣＭ１レジスターの受信バッファはフリップフロップ１８７０，１８７２，１８７４，１８６，１８７８，１８８０，１８８２，１８８４を含む。受信データ母線ＲＤＡＴＡ［１０．．．３］で受信されたＩＮＣＯＭメッセージはこれらフリップフロップのＤ入力に印加される。マイクロプロセッサー３０はトライステート・デバイス１８９２，１８９４，１８９６，１８９８，１９００，１９０２，１９０４，１９０６を介してデータ母線ＤＡＴＡ［７．．．０］でこれらフリップフロップの内容を読み取ることができる。これらトライステート・デバイスは２入力ＮＡＮＤゲート１９０８の制御下にある。一方の入力には読み取りクロック信号ＲＤＣＬＫが、他方の入力にはアドレス・デコード信号ＳＥＬＭ１がそれぞれ印加される。
【０７２５】
受信バッファ及び送信バッファのフリップフロップのタイミング制御は後述する信号ＳＲＴＯＭＲ（図１１６）によって行なわれる。この信号ＳＲＴＯＭＲはインバーター１９１０に印加される。インバーター１９１０の非反転出力はこれらフリップフロップのＥ入力に印加され、反転出力はＥＮ入力に印加される。
【０７２６】
受信及び送信バッファはリセット及びパワーアップと同時に０にセットされる。即ち、インバーター１８９０から出力される反転ＩＲＥＳＥＴ信号がこれらフリップフロップのＣＤＮ入力に印加される。反転ＩＲＥＳＥＴ信号はインバーター１８８９にも印加されて、後述するようにレジスターＩＣＭ２，ＩＣＭ３，ＩＣＭ０レジスターをリセットするのに使用されるＭＲＣＬＲ信号を発生させる。
【０７２７】
ＩＣＭ２レジスターは８ビット・レジスターであり、ＩＮＣＯＭメッセージ・ビット１８−１１を含む。ＩＣＭ２レジスターの送信バッファはフリップフロップ１９１２，１９１４，１９１６，１９１８，１９２０，１９２２，１９２４，１９２６を含む。ＩＣＭ２レジスターの受信バッファはフリップフロップ１９２８，１９３０，１９３２，１９３４，１９３６，１９３８，１９４０，１９４２を含む。
【０７２８】
送信バッファはマイクロプロセッサー３０による書き込みだけが可能である。具体的には、データ母線ＤＡＴＡ［７．．．０］がフリップフロップ１９１２，１９１４，１９１６，１９１８，１９２０，１９２２，１９２４，１９２６のＤ入力と接続する。これらフリップフロップのＱ出力は送信データ母線ＴＤＡＴＡ［１８．．．１１］と接続する。
【０７２９】
送信バッファへの書き込み動作は２入力ＮＡＮＤゲート１９４４の制御下にある。一方の入力には書き込みクロック信号ＷＲＣＬＫが、他方の入力にはアドレス・デコード信号ＳＥＬＭ２がそれぞれ印加される。ＮＡＮＤゲート１９４４の出力はインバーター１９４６に印加される。インバーター１９４６の非反転出力はフリップフロップ１９１２，１９１４，１９１６，１９１８，１９２０，１９２２，１９２４，１９２６に、反転出力はＥ入力にそれぞれ印加される。
【０７３０】
ＩＣＭ２レジスターの受信バッファはフリップフロップ１９２８，１９３０，１９３２，１９３４，１９３６，１９３８，１９４０，１９４２を含む。内部母線ＲＤＡＴＡ［１８．．．１１］で受信されたＩＮＣＯＭメッセージがこれらフリップフロップのＤ入力に印加される。これらフリップフロップに含まれているメッセージ・ビットはマイクロプロセッサー３０がトライステート・デバイス１９５０，１９５２，１９５４，１９５６，１９５８，１９６０，１９６２，１９６４を介してデータ母線ＤＡＴＡ［７．．．０］で読み取ることができる。これらのトライステート・デバイスは２入力ＮＡＮＤゲート１９６６の制御下にある。一方の入力にはレジスター・デコード信号ＳＥＬＭ２が印加され、他方の入力には読み取りクロック信号ＲＤＣＬＫが印加されて、マイクロプロセッサー３０が読み取り動作を開始し、アドレス＄００２Ｃをアドレス母線ＡＤＤＲ［３．．．０］に送出することによってこのバッファの内容を読み取ることを可能にする。
【０７３１】
受信バッファのフリップフロップに対するタイミングはＳＲＴＯＭＲ信号及びインバーター１９６８によって行なわれる。具体的には、インバーター１９６８の入力にＳＲＴＯＭＲ信号が印加される。これらフリップフロップのＥ入力にはインバーター１９６６の非反転出力が印加され、ＥＮ入力には反転出力が印加される。
【０７３２】
送信及び受信バッファのフリップフロップはインバーター１９６９から出力される反転ＭＲＣＬＲによって０にセットされる。この信号反転ＭＲＣＬＲは各フリップフロップのＣＤＮに印加される。
【０７３３】
ＩＣＭ３メッセージ・レジスターはＩＮＣＯＭメッセージ・ビット２６−１９を含む。レジスターＩＣＭ３の送信バッファはフリップフロップ１９７０，１９７２，１９７４，１９７６，１９７８，１９８０，１９８２，１９８４を含む。このレジスターの受信バッファはフリップフロップ１９８６，１９８８，１９９０，１９９２，１９９４，１９９６，１９９８，２０００を含む。
【０７３４】
マイクロプロセッサー３０はフリップフロップ１９７０，１９７２，１９７４，１９７６，１９７８，１９８０，１９８２，１９８４のＤ入力に接続するデータ母線ＤＡＴＡ［７．．．０］を介して送信バッファに書き込む。これらフリップフロップのＱ出力は送信データ母線ＴＤＡＴＡ［２６．．．１９］に印加される。
【０７３５】
送信バッファへの書き込み動作は２入力ＮＡＮＤゲート２００２の制御下にある。一方の入力には書き込みクロック信号ＷＲＣＬＫが、他方の入力にはレジスター選択信号ＳＥＬＭ３がそれぞれ印加される。ＮＡＮＤゲート２００２の出力はインバーター２００４に印加される。インバーター２００４の非反転出力はこれらフリップフロップの２つのＥＮ入力に、反転出力はＥ入力にそれぞれ印加される。
【０７３６】
受信バッファはフリップフロップ１９８６，１９８８，１９９０，１９９２，１９９４，１９９６，１９９８，２０００を含む。ＩＮＣＯＭネットワークから受信されたＩＮＣＯＭメッセージ・ビットは受信データ母線ＲＤＡＴＡ［２６．．．１９］から送信され、これらフリップフロップのＤ入力に印加される。マイクロプロセッサー３０はトライステート・デバイス２００８，２０１０，２０１２，２０１４，２０１６，２０１８，２０２０，２０２２を介してデータ母線ＤＡＴＡ［７．．．０］でこれらフリップフロップの内容を読み取ることができる。これらのトライステート・デバイスは２入力ＮＡＮＤゲート２０２４の制御下にある。一方の入力には読み取りクロック信号ＲＤＣＬＫが印加され、他方の入力にはレジスター選択信号ＳＥＬＭ３が印加されて、マイクロプロセッサー３０が読み取り動作を開始し、アドレス＄００２Ｄをアドレス母線ＡＤＤＲ［３．．．０］に送出しさえすればこのバッファの内容を読み取ることができる。
【０７３７】
ＩＣＭ３受信バッファのタイミングはＳＲＴＯＭＲ信号及びインバーター２０２６によって行なわれる。具体的には、インバーター２０２６の入力にＳＴＲＯＭＲ信号が印加され、これらフリップフロップのＥ入力にインバーター２０２６の非反転出力が印加され、ＥＮ入力に反転出力が印加される。
【０７３８】
ＩＣＭ３送信及び受信バッファは反転ＭＲＣＬＲ信号によって０にセットされる。この反転ＭＲＣＬＲはインバーター２００６から出力され、これらフリップフロップのＣＤＮ入力に印加される。
【０７３９】
ＩＣＭ０レジスターはＩＮＣＯＭメッセージの制御／状態ビットを送受信するためのレジスターである。このレジスターのための送信バッファはフリップフロップ２０２８，２０３０，２０３２、及びトライステート・デバイス２０３４，２０３８，２０４０，２０４２，２０４４，２０４６，２０４８を含む。受信バッファは１つのフリップフロップ２０２９を含む。
【０７４０】
ビットＩＣＭ０［７］はＩＮＣＯＭメッセージのビット２に対応する。送信動作ではこのビットがマイクロプロセッサー３０によってデータ母線ＤＡＴＡ［７］を介して書き込まれ、フリップフロップ２０２８のＤ入力に印加される。このフリップフロップ２０２８への書き込み動作は２入力ＮＡＮＤゲート２０５０の制御下にある。一方の入力に書き込みクロック信号ＷＲＣＬＫが印加され、他方の入力にレジスター選択信号ＳＥＬＭＯが印加される。ＮＡＮＤゲート２０５０の出力はインバーター２０５２に印加され、インバーター２０５２の非反転出力はフリップフロップ２０２８のＥＮ入力に、反転出力はＥ入力にそれぞれ印加される。フリップフロップ２０２８のＱ出力は送信データ母線ＴＤＡＴＡ［２］に印加される。
【０７４１】
入りＩＮＣＯＭメッセージのビット２は内部受信データ母線ＲＤＡＴＡ［２］を介して受信され、フリップフロップ２０２９のＤ入力に印加される。このフリップフロップ２０２９のタイミング制御はＳＲＴＯＭＲ信号によって行なわれる。ＳＲＴＯＭＲ信号はインバーター２０３１に印加され、インバーター２０３１の非反転出力はフリップフロップ２０２９のＥ入力に、反転出力はＥＮ入力にそれぞれ印加される。マイクロプロセッサー３０によるこのフリップフロップの内容読み取りを可能にするため、フリップフロップ２０２９のＱ出力がトライステート・デバイス２０３３を介してデータ母線ＤＡＴＡ［７］に印加される。トライステート・デバイス２０３４はＮＡＮＤゲート２０５４の制御下にある。
【０７４２】
ＩＣＯＭビット［６．．．２］はテスト用である。これらのビットはデータ母線ＤＡＴＡ［６．．．２］を介してマイクロプロセッサー３０によって読み取られる。具体的には、読み取りテスト母線ＲＴＢ［６．．．２］がトライステート・デバイス２０３６，２０３８，２０４０，２０４２，２０４４を介してデータ母線ＤＡＴＡ［６．．．２］と接続する。これらのトライステート・デバイスはＮＡＮＤゲート２０５４の制御下にある。ＮＡＮＤゲート２０５４への一方の入力は読み取りクロック信号ＲＤＣＬＫであり、他方の入力はレジスター選択信号ＳＥＬＭＯである。
【０７４３】
２つのＡＮＤゲート２０５５，２０５６もテスト回路の一部を構成する。具体的には、ＡＮＤゲート２０５５は３入力ＡＮＤゲートであり、第１の入力には書き込みクロック信号ＷＲＣＬＫが、第２の入力にはレジスター選択信号ＳＥＬＭＯが、第３の入力にはテスト信号ＴＥＳＴがそれぞれ印加される。ＡＮＤゲート２０５５の出力はＤＡＴＡ［２］と共にＡＮＤゲート２０５６に印加される。ＡＮＤゲート２０５６の出力は書き込みテスト母線ＷＴＢ［２．．．０］に印加される。
【０７４４】
ビットＩＣＭ０［１，０］は状態ビットであり、いずれも真の読み書きビットである。マイクロプロセッサー３０はフリップフロップ２０３０，２０３２のＤ入力と接続するデータ母線ＤＡＴＡ［１，０］を介してこれらのビットを書き込むことができる。これらフリップフロップへの書き込み動作はＮＡＮＤゲート２０５０及びインバーター２０５２によって制御される。具体的には、インバーター２０５２の非反転出力がフリップフロップ２０３０，２０３２のＥＮ入力に、反転出力がＥ入力にそれぞれ印加される。これらフリップフロップのＱ出力は内部状態ビット読み取り母線ＲＳＢ［２６，２５］と接続する一方、トライステート・デバイス２０４６，２０４８を介してデータ母線ＤＡＴＡ［１，０］とも接続して、マイクロプロセッサー３０によるこれらフリップフロップの内容読み取りを可能にする。トライステート・デバイス２０４６，２０４８は読み取り制御ＮＡＮＤゲート２０５４の制御下にある。
【０７４５】
フリップフロップ２０２８，２０２９，２０３０，２０３２はいずれもシステムのリセットと同時に０にセットされる。具体的には、インバーター２０５７から出力される反転ＭＲＣＬＲ信号がこれらフリップフロップのＣＤＮ入力に印加される。
【０７４６】
ＩＣＣＲレジスターはバイトワイドの読み書き制御レジスターであり、ＩＣＣ２９の動作制御に使用される。図７０に示したこのレジスターはフリップフロップ２０５８，２０６０，２０６２，２０６４及びＡＮＤゲート２０６６，２０６８，２０７０，２０７２を含む。具体的には、フリップフロップ２０５８，２０６０，２０６２，２０６４のＤ入力にデータ母線ＤＡＴＡ［７．．．４］が印加される。これらフリップフロップ２０５８，２０６０，２０６２，２０６４のタイミング制御は書き込み制御ＮＡＮＤゲート２０７４及びインバーター２０７６によって行なわれる。具体的には、ＩＣＣＲレジスター・デコード信号ＳＥＬＣＲがＮＡＮＤゲート２０７４の一方の入力に印加され、ＮＡＮＤゲート２０７４の出力がインバーター２０７６の入力に印加される。インバーター２０７６の反転出力がこれらフリップフロップのＥ入力に、非反転出力がＥＮ入力にそれぞれ印加される。
【０７４７】
フリップフロップ２０５８，２０６０，２０６２，２０６４のＱ出力は後述する制御ビットＩＣＣＲ［７．．．４］と連携する内部制御母線ＣＲ［７．．．４］に印加される。このＱ出力はトライステート・デバイス２０７８，２０８０，２０８２，２０８４を介してデータ母線ＤＡＴＡ［７．．．４］とも接続して、マイクロプロセッサー３０によるフリップフロップ２０５８，２０６０，２０６２，２０６４の内容読み取りを可能にする。トライステート・デバイス２０７８，２０８０，２０８２，２０８４は２入力ＮＡＮＤゲート２０８６の制御下にある。ＮＡＮＤゲート２０８６への一方の入力はＩＣＣＲレジスター・デコード信号ＳＥＬＣＲであり、他方の入力は書き込みクロック信号ＷＲＣＬＫである。
【０７４８】
フリップフロップ２０５８，２０６０，２０６２，２０６４はシステムのリセットと同時にゼロにセットされる。具体的には、これらフリップフロップのＣＤＮ入力に反転ＩＲＥＳＥＴ信号が印加され、この信号はインバーター２０８８から出力される。
【０７４９】
ビットＩＣＣＲ［７．．．４］は制御ビットである。ビットＩＣＣＲ［７］はＩＣＣ２９の割り込み動作を許可する。ビットＩＣＣＲ［６］は高速状態リクエスト・メッセージに対する自動的な応答を可能にする。制御ビットＩＣＣＲ［４］使用されない。
【０７５０】
ビットＩＣＣＲ［５］はＩＮＣＯＭ通信コントローラーのマスター・モードへの切り換えを可能にする許可ビットで有る。このビットが０ならば、ＩＣＣ２９はマスター・モードに入れず、１ならばマスター・モードに入ることができる。このビットもシステムのリセットに伴なって０にセットされる。これは２入力ＡＮＤゲート２０８９によって行なわれる。ＡＮＤゲート２０８９への一方の入力はＣＦＲ状態レジスター・ビットＣＦＲ［７］からの許可ビットであり、他方の入力は反転ＩＲＥＳＥＴ信号である。ＡＮＤゲート２０８９の出力はフリップフロップ２０６２のＣＤＮ入力に印加される。
【０７５１】
ビットＩＣＣＲ［３．．．０］は指令ビットである。指令ビットはマイクロプロセッサー３０によってデータ母線ＤＡＴＡ［３．．．０］を介して書き込まれ、ＡＮＤゲート２０６６，２０６８，２０７０，２０７２の入力に印加される。インバーター２０８６から出力される書き込み制御信号はデータ母線ＤＡＴＡ［３．．．０］を介してＡＮＤゲート２０６６，２０６８，２０７０，２０７２の入力に印加される。インバーター２０８６の入力は書き込み制御ＮＡＮＤゲート２０７４の出力と接続する。ＡＮＤゲート２０６６，２０６８，２０７０，２０７２の出力は内部ＩＣＣＲレジスター母線ＣＲ［３．．．０］に印加される。
【０７５２】
ビットＩＣＣＲ［３．．．０］は真の読み書きビットではなく、マイクロプロセッサー３０によって読み取られる時は常に０である。即ち、ビットＩＣＣＲ［３．．．０］はトライステート・デバイス２０９０，２０９２，２０９４，２０９６を介してデータ母線ＤＡＴＡ［３．．．０］と接続し、これらのトライステート・デバイスへの入力は接地されている。これらのトライステート・デバイスはＮＡＮＤゲート２０８６の制御下にある。
【０７５３】
ＩＣＳＲはバイトワイドの読み取り専用状態レジスターであり、マイクロプロセッサー３０がＩＮＣＯＭ通信コントローラー２９と通信中であることを示すＩＣＣ２９状態フラッグを含む。このレジスターはトライステート・デバイス２０９８，２１００，２１０２，２１０４，２１０６，２１０８，２１１０，２１１２から成り、これらトライステート・デバイスの入力に内部ＩＣＳＲ制御レジスター母線ＳＲ［７．．．０］が接続する。これらのトライステート・デバイスは２入力ＮＡＮＤゲート２１１４の制御下にある。一方の入力にはＩＣＳＲレジスター選択デコード信号が、他方の入力には読み取りクロック信号ＲＤＣＬＫがそれぞれ印加される。
【０７５４】
デジタル復調器
デジタル復調器１６９４は入りＩＮＣＯＭメッセージを復調して復調出力ビットＤＥＭＯＤＡＴを形成する。この復調器１６９４を図９３−１００に示した。また、そのブロックダイヤグラムを図９３に示した。デジタル復調器１６９４はタイミング発生器２１１６、レシーバー相関器２１１８、復調器制御回路２１２０及びビット・カウンタ−２１２２を含む。
【０７５５】
タイミング発生器を図９４，９５に示し、タイミング発生器の種々の出力について、そのタイミングダイヤグラムを図１１８，１１９に示した。タイミング発生器２１１６は図９４に示すマスター・クロック発生器２１１７及び図９５に示すビット位相タイミング発生器２１１９を含む。
【０７５６】
ＩＣＣ２９は選択された送信モードに応じて多様なビット伝送速度で動作するように構成することができる。ビット伝送速度を表１９に例示した。任意のビット伝送速度に合わせてマスター・クロック発生器２１１７からクロック信号が出力される。ＩＣＡＨレジスター・ビットＩＣＡＨ［７，６］がビット伝送速度を決定し、ビットＩＣＡＨ［５］が変調方法を決定する。すでに述べたように、ＡＳＫ及びＦＳＫ変調方式はコンパチブルであるから、ベースバンドとＦＳＫ／ＡＳＫのいずれかを選択するのに必要なビットはＩＣＡＨ［５］だけである。選択されたビット伝送速動はＭＵＸ２１２４から出力される。ＭＵＸ２１２４のＺ出力は表１９の中から選択されたビット伝送速度及び変調方法に対応するビット位相クロック信号ＢＩＴＰＨＣＫである。ＭＵＸ２１２４の選択入力Ｓに指令ビットＩＣＡＨ［５］が印加される。ＭＵＸ２１２４への入力はベースバンドＭＵＸ２１２６及びＡＳＫ／ＦＳＫ  ＭＵＸ２１２８と接続する。
【０７５７】
表１９に示す種々のベースバンド・ビット伝送速度がＭＵＸ２１２６の入力に印加される。同じく表１９に示す種々のＡＳＫ／ＦＳＫビット伝送速度がＦＳＫＭＵＸ２１２８の入力に印加される。ＭＵＸ２１２６，２１２８の選択入力に印加される指令ビットＩＣＡＨ［７，６］によって種々のビット伝送速度が選択され、ＩＣ１０の水晶発振器、及びカウンター２１３０，２１３２を含むタイミング発生器２１１６から種々のビット伝送速度が得られる。
【０７５８】
カウンター２１３０はベースバンド・ビット伝送速度を発生させるのに利用され、フリップフロップ２１３２，２１３４，２１３６、ＭＵＸ２１３８、インバーター２１４０、及び排他的ＯＲゲート２１４２を含む。もしＩＣＣ２９がアクチブならば、７．３７２８ＭＨｚまたは３．６８６４ＭＨｚ水晶発振器を使用しなければならない。使用する水晶発振器に応じて、排他的ＯＲゲート２１４２の入力に印加される位相２クロック信号ＰＨ２及びＥＯ２信号に基づき排他的ＯＲゲート２１４２の出力にいずれか一方の周波数が得られる。ＥＯ２はＰＨ２とは９０°だけ位相のずれた信号である。
【０７５９】
フリップフロップ２１３２，２１３４，２１３６は２分割リプルカウンターとして接続されている。即ち、これらのフリップフロップの反転Ｑ出力はＤ入力に印加される。また、選考フリップフロップの反転Ｑ出力は後続フリップフロップのクロック入力ＣＰに印加される。フリップフロップ２１３２，２１３４，２１３６の出力は２つの入力によって分割される。水晶発振器の選択に応じて、排他的ＯＲゲート２１４２はＭＵＸ２１３８の一方の入力に印加され、フリップフロップ２１３２の反転Ｑ出力はＭＵＸ２１３８の他方の入力に印加される。７．３７２８ＭＨｚ水晶発振器が使用される場合、フリップフロップ２１３２はこの周波数を２等分してＭＵＸ２１３８のＺ出力において３．６８６４ＭＨｚの信号を形成する。３．６８６４ＭＨｚ水晶発振器を使用する場合には、この信号はＭＵＸ２１３８の他方の入力に直接印加されて、ボー速度が１５３．６Ｋｂｐｓとなる。ＭＵＸ２１３８はＭＵＸ２１３８のＳ入力に印加される構成レジスター・ビットＡＣＦＲ［６］によって制御される。ビットＡＣＦＲ［６］は分周比を選択する。ＭＵＸ２１３８のＺ出力は３．６８６４ＭＨｚ信号である。この信号はベースバンドＭＵＸ２１２６の一方の入力に印加されるだけでなく、他方の２等分カウンター２１３４のクロック入力ＣＰにも印加されてその反転Ｑ出力において１．８２３２ＭＨｚ信号を形成する。１．８２３２ＭＨｚ信号はベースバンドＭＵＸ２１２６の他方の入力に印加され、ボー速度が７６．８Ｋｂｐｓとなる。カウンター２１３４の反転Ｑ出力は別の２分割カウンター２１３６のクロック入力にも印加される。このカウンターの出力はインバーター２１４０に印加され、インバーター２１４０の出力は９２１．６ｋＨｚ信号である。この信号はベースバンドＭＵＸ２１２６の他方の入力に印加され、ボー速度は３８．４Ｋｂｐｓとなる。
【０７６０】
１９．２Ｋｂｐｓベースバンド速度信号を形成するのは排他的ＯＲゲート２１４２、及びフリップフロップ２１４４，２１４６を含む回路である。具体的には、インバーター２１４０から出力される９２１．６ｋＨｚ信号がフリップフロップ２１４４，２１４６を含むジョンソン・カウンターに印加される。即ち、インバーター２１４０の出力がフリップフロップ２１４４，２１４６のクロック入力ＣＰに印加され、フリップフロップ２１４４のＱ出力がフリップフロップ２１４６のＤ入力に、フリップフロップ２１４６の反転Ｑ出力がフリップフロップ２１４４のＤ入力にそれぞれ印加される。フリップフロップ２１４６のＱ出力は２３０．４ｋＨｚ信号である。この信号は排他的ＯＲゲート２１４２の一方の入力に印加される。排他的ＯＲゲート２１４２への他方の入力はフリップフロップ２１４４からのＱ出力信号である。排他的ＯＲゲート２１４２の出力はビット伝送速度１９．２Ｋｂｐｓと等価の４６０．８ｋＨｚ信号である。
【０７６１】
カウンター２１３２及びＯＲゲート２１４８によってＡＳＫ／ＦＳＫビット伝送速度信号が形成される。具体的には、フリップフロップ２１４４のＱ出力がＯＲゲート２１４８の一方の入力に印加される。この信号は２３０．４ｋＨｚ信号である。フリップフロップ２１４６のＱ出力はＯＲゲート２１４８の他方の入力に印加される。インバーター２１４０の出力はＯＲゲート２１４８の第３の入力に印加される。ＯＲゲート２１４８の出力はカウンター２１３２に印加され、カウンター２１３２はいずれも２分割カウンターとして接続されたフリップフロップ２１５０，２１５２，２１５６，２１５８を含み、各フリップフロップの反転Ｑ出力がＤ入力と接続している。ＯＲゲート２１４８の出力は２３０．４ｋＨｚ信号であり、フリップフロップ２１５０のクロック入力ＣＰに印加される。このフリップフロップ２１５０は入力周波数を２等分してそのＱ出力に１１５．２ｋＨｚ信号を形成し、この信号がＡＳＫ／ＦＳＫ  ＭＵＸ２１２８の一方の入力に印加されてビット伝送速度９６００ｂｐｓの信号を発生させる。カウンター２１５０の反転Ｑ出力がカウンター２１５２のクロック入力に印加されてその反転Ｑ出力に５７．６ｋＨｚ信号を発生させ、この信号がカウンター２１５４のクロック入力ＣＰに印加されてそのＱ出力に２８．８ｋＨｚ信号を発生させる。この２８．８ｋＨｚ信号がカウンター２１５６のクロック入力ＣＰに印加されてそのＱ出力に１４．４ｋＨｚ信号を発生させ、１４．４ｋＨｚ信号がカウンター２１５８のクロック入力に印加されてそのＱ出力に７．２ｋＨｚ信号を発生させ、この７．２ｋＨｚ信号がＡＳＫ／ＦＳＫ  ＭＵＸ２１２８に印加されて３００ｂｐｓ信号を発生させる。
【０７６２】
カウンター２１３０，２１３２、及びフリップフロップ２１４４，２１４６を含むジョンソン・カウンターはシステムのリセットに伴なって、且つテスト中、０にセットされる。具体的には、２入力ＯＲゲート２１６０の一方の入力にリセット信号反転ＩＲＥＳＥＴが印加され、他方の入力に書き込みテスト母線ＷＴＢ２からの信号が印加される。ＯＲゲートの出力がインバーター２１６２の入力に印加され、インバーター２１６２の出力がフリップフロップ２１３２，２１３４，２１３６，２１４４，２１４６，２１５０，２１５２，２１５４，２１５６，２１５８のＣＤＮ入力に印加される。
【０７６３】
ＦＳＫ変調方式では２つの搬送周波数；１１５．２ｋＨｚ及び９２．１６ｋＨｚが使用される。９２．１６ｋＨｚ信号は１０進カウンター２１６４から出力される。この１０進カウンターはフリップフロップ２１６６，２１６８，２１７０，２１７２、ＮＯＲゲート２１７４及びＡＮＤゲート２１７６を含む。９２．１６ｋＨｚ信号は信号ＦＣＡとしてフリップフロップ２１７２のＱ出力に形成される。９２１．６ｋＨｚ信号がフリップフロップ２１６６，２１７０のクロック入力に印加される。フリップフロップ２１６６の反転Ｑ出力はフリップフロップ２１６８のクロック入力ＣＰに印加される。フリップフロップ２１６６のＱ出力が２入力ＮＯＲゲート２１７４の一方の入力に、フリップフロップ２１７０のＱ出力が他方の入力にそれぞれ印加される。ＮＯＲゲート２１７４の出力はフリップフロップ２１６６のＤ入力に印加される。フリップフロップ２１６８の反転Ｑ出力はこのフリップフロップのＤ入力に印加される。フリップフロップ２１６８のＱ出力が２入力ＡＮＤゲート２１７６の一方の入力に、フリップフロップ２１６６のＱ出力が他方の入力にそれぞれ印加される。ＡＮＤゲート２１７６の出力はフリップフロップ２１７０のＤ入力に印加される。フリップフロップ２１７０の反転Ｑ出力はフリップフロップ２１７２のクロック入力に印加され、フリップフロップ２１７２の反転Ｑ出力はそのＤ入力に印加される。したがって、フリップフロップ２１７２のＱ出力は入力信号９２１．６ｋＨｚの１／１０である。
【０７６４】
リセット時にもテスト中にも１０進カウンターのフリップフロップ２１６６，２１６８，２１７０，２１７２は０にセットされる。具体的には、インバーター２１６２の出力がこれらフリップフロップのＣＤＮ入力に印加される。
【０７６５】
９２．１６ｋＨｚ  ＦＳＫ信号ＦＣＡも１１５．２ｋＨｚ搬送波信号ＦＣもＦＳＫ変調に使用される。ＦＣ信号はカウンター２１５０から出力される。１１５．２ｋＨｚベースバンド信号ＣＡＲＲはＮＯＲゲート２１７４から出力される。ＮＯＲゲート２１７４への一方の入力はＯＲゲート２１４８の出力であり、他方の入力はカウンター２１５０の出力である。ＮＯＲゲート２１７４の出力は１１５．２ｋＨｚ信号である。
【０７６６】
信号ＦＤＣ及びＣＫ１０は復調制御に使用される。信号ＦＤＣはインバーター２１７６から出力される２３０．４ｋＨｚ信号である。カウンター２１４６の出力から得られる２３０．４ｋＨｚ信号がインバーター２１７６の入力に印加される。この周波数は搬送周波数１１５．２ｋＨｚの２倍に相当するサンプリング周波数として選択される。
【０７６７】
ＣＫ１０信号は図５７に示すビット位相タイミング発生器２１１９をリセットするのに使用される。このＣＫ１０信号はＯＲゲート２１７８から出力される。ＯＲゲート２１７８には３つの入力があり、第１の入力にはカウンター２１４６のＱ出力が、第２の入力にはインバーター２１４０の出力が、第３の入力にはフリップフロップ２１４４の反転Ｑ出力がそれぞれ印加される。従って、ＯＲゲート２１７８の入力は搬送周波数の２倍（２３０．４ｋＨｚ）、搬送周波数の４倍（４６０．８ｋＨｚ）及び搬送周波数の８倍（９２１．６ｋＨｚ）に相当する信号である。図８１に示すように、ＯＲゲート２１７８から出力されるＣＫ１０信号はサンプリング周波数２３０．４２ｋＨｚの半サイクルごとに、即ち、１１５．２ｋＨｚで１−０−１パターンを形成する。
【０７６８】
ビット位相タイミング発生器２１１９は搬送周波数の位相コヒーレンスをカウントするのに使用される。ビット位相タイミング発生器２１１９はタイミング制御信号ＰＨＣＫＡＤ，ＰＨＣＫＢ，ＰＨＣＫＢＤ，ＰＨＣＫＣＤ，ＰＨＣＫＤＤ，ＰＨＣＫＤ，ＰＨＣＫ，ＰＨＲＳＴを出力する。これらの信号を図１１８，１１９にタイミングダイヤグラムの形で示した。これらのタイミング信号はフリップフロップ２１８２，２１８４，２１８６；ＮＯＲゲート２１８８，２１９０，２１９２，２１９４，２１９６，２１９８，２２００；及びインバーター２２０２，２２０４，２２０６，２２０８，２２１０，２２１２，２２１４，２２１６によって形成される。
【０７６９】
ビット位相クロック信号ＢＩＴＰＨＣＫはビット位相タイミング発生器２１１９に印加される。ＢＩＴＰＨＣＫ信号はＭＵＸ２１２４（図９４）のＺ出力において得られ、選択されたベースバンドまたはＡＳＫ／ＦＳＫボー速度に対応する。このＢＩＴＰＨＣＫ信号は高利得インバーター２２０２，２２０４を介してビット位相タイミング発生器２１１９に印加される。インバーター２２０４の出力はジョンソン・カウンター２１８５として構成されたフリップフロップ２１８２，２１８４のクロック入力ＣＰに印加される。具体的には、フリップフロップ２１８２のＱ出力がフリップフロップ２１８４のＤ入力に、フリップフロップ２１８４の反転Ｑ出力がフリップフロップ２１８２のＤ入力にそれぞれ印加される。フリップフロップ２１８２，２１８４のＱ出力はタイミング信号を発生させるのに使用される。即ち、フリップフロップ２１８２のＱ出力がインバーター２２０６に、フリップフロップ２１８２の反転Ｑ出力がインバーター２２０８に、フリップフロップ２１８４のＱ出力がインバーター２２１０に、フリップフロップ２１８４の反転Ｑ出力がインバーター２２１２に、インバーター２２０６の出力がＮＯＲゲート２１９０，２１９２，２１９４の入力にそれぞれ印加される。インバーター２２０８の出力はＯＲゲート２１８８，２１９６，２１９８の入力に、インバーター２２１０の出力はインバーター２１９４，２１９６，２１９８の入力に、インバーター２２１２の出力はＮＯＲゲート２１８８，２１９０，２１９２の入力にそれぞれ印加される。インバーター２２１２の出力はインバーター２２１４の入力にも印加されてＰＨＣＫ信号を発生させる。インバーター２２０４から出力されるＢＩＴＰＨＣＫ信号はＮＯＲゲート２１８８，２１９２，２１９４，２１９６の入力に印加される。ＮＯＲゲート２１８８，２１９０，２１９２，２１９４，２１９６，２１９８の出力はビット位相タイミング信号ＰＨＣＫＡＤ，ＰＨＣＫＢ，ＰＨＣＫＢＤ，ＰＨＣＫＣＤ，ＰＨＣＫＤＤ，ＰＨＣＫＤ，ＰＨＣＫである。
【０７７０】
ビット位相リセット信号ＰＨＲＳＴは１／６ビットごとにＮＯＲゲート２２００から発生する。この信号のタイミングダイヤグラムを図１１９に示した。ＮＯＲゲート２２００は２入力ＮＯＲゲートである。一方の入力はインバーター２２１６の出力と接続する。インバーター２２１６の入力にリセット信号反転ＩＲＥＳＥＴが印加される。フリップフロップ２１８６のＤ入力は常態では接地している。このフリップフロップ２１８６はジョンソン・カウンター２１８５から出力される反転Ｑ信号によってクロック制御される。ＣＫ１０信号がフリップフロップ２１８６のＣＤＮ入力に印加されて１／２搬送波サイクルごとにこのフリップフロップを払う。フリップフロップ２１８６のＱ出力がＮＯＲゲート２２００の入力に印加されて、１／６ビットごとに、または３００ボー速度で６４搬送波サイクルごとにパルス信号ＰＨＲＳＴを発生させる。
【０７７１】
搬送波入力信号はバッファ増幅器２２１８（図９２）を介してＩＣ１０のＲＸＩＮ端子に印加される。次いでこの信号はレシーバー相関器２１１８の一部を形成する１対の搬送波確認回路２２２０，２２２２に印加される。搬送波確認回路は互いに９０°だけ位相がずれて動作し、搬送波を中心とする許容周波数帯域内にあるかどうかを検討するため入力搬送波信号をチェックする。このチェックはサイクルごとに行なわれる。それぞれの搬送波確認回路２２２０，２２２２は２つの出力を有し、一方の出力はもし信号が通活帯域以内であって入力信号のサンプル位相が論理１ならばパルスを形成し、他方の出力はもし信号が通活帯域以内であって入力信号のサンプル位相が論理０ならばパルスを形成する。１／６ビットごとにＰＨＲＳＴ信号によってリセットされる一連の位相カウンター２２２４，２２２６，２２２８，２２３０（図９７）への入力として４つの出力ＯＮＥＡ，ＺＥＲＯＡ，ＯＮＥＢ，ＺＥＲＯＢが使用される。
【０７７２】
デジタル復調器１６９４は周波数検出のため短時間、即ち、１  １／２サイクルに亘って位相コヒーレンスを必要とし、もっと長い時間、即ち、１／６ビットまたは３００ボーで６４搬送波サイクルに亘って連続的な位相コヒーレンスをチェックすることによってノイズとの弁別を行なうことができる。このように、デジタル復調器１６９４は１／６ビットの時間に亘って入り信号の周波数及び位相を関知し、もし入力周波数が正しく、且つ少なくとも１／６ビット時間の３／４に亘って位相コヒーレンスを維持すればカウンター２３３８が増分される。１ビット時間が経過した後、内容が検討され、もしカウンターが４以上をカウントすれば、復調出力ビットＤＥＭＯＤＡＴが出力される。
【０７７３】
キャリヤ確認回路２２２０，２２２２のそれぞれは２つのステージ・シフトレジスター２２２４（ステージ２２２３，２２２５を有する）及び２２２６（ステージ２２２７，２２２９を有する）を介して入りキャリヤの３つの最新サンプルを記憶する。入りキャリヤ周波数がこれらのシフトレジスター２２２４，２２２６のＤ入力に供給される。シフト・レジスター２２２４は信号ＦＤＣによりキャリヤ周波数の２倍の周波数でクロック制御される。シフトレジスター２２２６はまた信号反転ＦＤＣによりキャリヤ周波数の２倍の周波数でクロック制御される。信号ＦＤＣはインバーター２２４３から出力される。シフトレジスター２２２４，２２２６の各ステージの出力は排他的ＯＲゲート２２２８，２２３０，２２３２，２２３４を介してその入力と排他的論理和演算される。排他的ＯＲゲート２２２８，２２３０，２２３２，２２３４の出力はＡＮＤゲート２２３６，２２３８によって論理積演算される。ＡＮＤゲート２２３６，２２３８の出力は第３ステージ・シフト・レジスター２２４０，２２４２のＤ入力に印加される。
【０７７４】
シフトレジスター２２２４，２２２６の第１ステージ２２２３，２２２７へのＤ入力に１−０−１パターンが存在すると仮定すれば、シフトレジスター２２２４，２２２６の第１ステージ２２２３，２２２７のＱ出力及び第２ステージ２２２５，２２２９のＱ出力、即ち、過去のサンプル０は第１ステージ２２２３，２２２７に記憶され、その前のサンプル１は第２ステージ２２２５，２２２９に記憶され、第１ステージ２２２７の入力における現在サンプルは次のクロックパルスで記憶される。
【０７７５】
シフトレジスターの第１ステージ２２２３，２２２７及び第３ステージ２２４０，２２４２の出力がＮＡＮＤゲート２２４４，２２４６，２２４８，２２５０に印加されて確認信号反転ＯＮＥＡ，反転ＺＥＲＯＡ，反転ＯＮＥＢ，反転ＺＥＲＯＢを発生させる。ＯＮＥＡまたはＺＥＲＯＡ出力におけるパルスは１  １／２キャリヤ・サイクルという比較的短い時間に亘って入力キャリヤが水晶発信器からのタイミング信号とほぼ同相であることを意味する。具体的には、シフトレジスター２２２４の第１ステージ２２２３のＱ出力はＮＡＮＤゲート２２４４の一方の入力に印加され、他方の入力には第３ステージ２２４０のＱ出力が印加される。第３ステージ２２４０のＱ出力が第１ステージ２２２３の反転Ｑ出力と共にＮＡＮＤゲート２２４６の入力に印加される。ＮＡＮＤゲート２２４４，２２４６の出力は信号反転ＯＮＥＡ及び反転ＺＥＲＯＡである。これらのＮＡＮＤゲート２２４４，２２４６は３つの記憶サンプルが１−０−１パターンを形成すると１つ置きのサンプルに対応してパルスを形成する。もし最新サンプルが論理１ならＮＡＮＤゲート２２４４の出力は論理１となる。もし最新サンプルが０なら、ＮＡＮＤゲート２２４６の出力が１となる。キャリヤ確認回路２２２２のＮＡＮＤゲート２２４８，２２５０も同様に動作して反転ＯＮＥＢ及び反転ＺＥＲＯＢ信号を形成する。
【０７７６】
シフトレジスター２２２４，２２２６，２２４０，２２４２はリセットに伴なって０にセットされる。具体的には、インバーター２２５２から出力される反転ＩＲＥＳＥＴ信号がこれらシフトレジスターのＣＤＮ入力に印加される。
【０７７７】
位相カウンター２２２４，２２２６，２２２８，２２３０は１／６ビットに相当する時間に亘って確認回路２２２０，２２２２の４つの出力（例えば、ＮＡＮＤゲート２２４４，２２４６，２２４８，２２５０）に現われるパルス数を別々にカウントするのに使用される。これらのカウンターのいずれかが１／６ビットの時間に亘って３００ボーの速度で６４キャリヤ・サイクルの間にカウント４８に達するか、または１２００ボーの速度で１６キャリヤ・サイクルの間にカウント４８に達すると、１／６ビットに亘って有孔なキャリヤ信号が存在したと考えられる。
【０７７８】
キャリヤ確認回路２２２０，２２２２からの出力信号反転ＯＮＥＡ，反転ＺＥＲＯＡ，反転ＯＮＥＢ，反転ＺＥＲＯＢ信号は位相カウンター２２２４，２２２６，２２２８，２２３０の入力に印加される。図５９及び６０に示すこれらの位相カウンターは３００ボー，１２００ボー及び４８００ボーという種々のボー速度で１／６ビットごとに位相確認回路２２２０，２２２２の出力に現われるパルス数を別々にカウントするのに使用される。９６００ボー速度なら、カウンターは１／３ビットごとに現われる確認回路２２２０，２２２２からのパルス数をカウントする。カウンター２２２４，２２２６，２２２８，２２３０のそれぞれは次のような６つのステージを含む：２２５４ａ−２２５４ｄ，２２５６ａ−２２５６ｄ，２２５８ａ−２２５８ｄ，２２６０ａ−２２６０ｄ，２２６２ａ−２２６２ｄ，２２６４ａ−２２６４ｄ。出力信号反転ＯＮＥＡ，反転ＺＥＲＯＡ，反転ＯＮＥＢ，反転ＺＥＲＯＢは排他的ＯＲゲート２２６６，２２６８，２２７０，２２７２の入力に印加される。これらのキャリヤ確認回路出力信号はインバーター２２７４，２２７６，２２７８，２２８０にも印加される。インバーター２２７４，２２７６，２２７８，２２８０の出力は最初の２つのステージ２２５４，２２５６からの出力信号と共に３入力ＡＮＤゲート２２８２，２２８４，２２８６，２２８８に印加される。これらＡＮＤゲート２２８２，２２８４，２２８６，２２８８の出力はＭＵＸ２２９０，２２９２，２２９４，２２９６に印加される。これらのＡＮＤゲートはＭＵＸ２２９０，２２９２，２２９４，２２９６において１２００ボー信号を発生させるのに使用される。各カウンター２２２４，２２２６，２２２８，２２３０の第３及び第４ステージ２２５８，２２６０はＡＮＤゲート２２８２，２２８４，２２８６，２２８８の出力と共にＡＮＤゲート２２９８，２３００，２３０２，２３０４に印加されてＭＵＸ２２９０，２２９２，２２９４，２２９６から３００ボー信号を発生させる。インバーター２２７４，２２７６，２２７８，２２８０の出力はＭＵＸ２２９０，２２９２，２２９４，２２９６に直接印加されて４８００ボー及び９６００ボー信号を発生させる。
【０７７９】
すでに述べたように、ボー速度はビットＩＣＡＨ［７，６］によって選択される。これらの信号の補数がインバーター２３０６，２３０８から出力される。この相反形信号はＭＵＸ２２９０，２２９２，２２９４，２２９６の選択入力に印加されて適正なボー速度を選択し、ＭＵＸ２２９０，２２９２，２２９４，２２９６のＺ出力において信号ＯＮＥＡＣＲＹ，ＺＥＲＯＡＣＲＹ，ＯＮＥＢＣＲＹ，ＺＥＲＯＢＣＲＹを発生させる。これらの出力信号はＮＡＮＤゲート２３１０，２３１２，２３１４，２３１６及び排他的ＯＲゲート２３１８，２３２０，２３２２，２３２４を介して位相カウンター２２２４，２２２６，２２２８，２２３０の第５ステージ２２６２ａ−２２６２ｄに印加される。第５及び第６ステージ２２６２，２２６４の出力はＡＮＤゲート２３２６，２３２８，２３３０，２３３２に印加される。これらＮＡＮＤゲート２３２６，２３２８，２３３０，２３３２はボー速度３００，１２００，４８００で１／６ビットごとに、ボー速度９６００で１／３ビットごとにパルスを発生させる。これらＮＡＮＤゲートの出力はＮＡＮＤゲート２３３４に印加され、ＮＡＮＤゲート２３３４の出力はＩＣ１０のＲＸピンから出力されるベースバンド信号と共にＭＵＸ２３３６の入力に印加される。
【０７８０】
ＩＣＡＨ５ビットはＡＳＫ／ＦＳＫとベースバンドのいずれかを選択する。ＮＯＲゲート２１７４から出力されるベースバンド・キャリヤ信号ＣＡＲＲは各位相カウンター２２２４，２２２６，２２２８，２２３０の第１ステージ２２５４のクロック入力ＣＰに印加される。
【０７８１】
各カウンター・ステージ２２５４，２２５６，２２５８，２２６０，２２６２，２２６４はインバーター２３３８，２３４０，２３４２，２３４４，２３４６を介して位相リセット信号ＰＨＲＳＴによってリセットされる。インバーター２３４０，２３４２，２３４４，２３４６の出力は信号ＯＮＥＡＣＬＲ，ＺＥＲＯＡＣＬＲ，ＯＮＥＢＣＬＲ，ＺＥＲＯＢＣＬＲである。これらの信号は第５及び第６ステージ２２６２，２２６４のリセット入力に印加される。
【０７８２】
位相カウンター２２２４，２２２６，２２２８，２２３０の出力はＭＵＸ２３３６から出力されるキャリア信号の相関を示す信号ＤＰＨである。この信号ＤＰＨはフリップフロップ２３４０を介して復調器カウンター２３３８に印加される。フリップフロップ２３４０にはストローブ信号ＰＨＣＫも印加される。ストローブ信号ＰＨＣＫはビット伝送速度の６倍であるが、９６００ボーの場合に限ってビット伝送速度の３倍である。フリップフロップ２３４０の出力は復調器カウンター２３３８及びフリップフロップ２３４０に印加されて復調器リセット信号ＤＥＭＯＤＲＳＴを発生させる。復調器カウンター２３３８は位相カウンター２２２４，２２２６，２２２８，２２３０からの出力数をカウントする。復調器カウンター２３３８は３つのフリップフロップ２３４６，２３４８，２３５０を含む。復調器カウンター２３３８からの復調出力信号ＤＥＭＯＤＡＴはＯＲゲート２３５２に印加され、ＯＲゲート２３５２の出力は後述するメッセージ・シフトレジスター及びＢＣＨコンピューターに印加される。
【０７８３】
種々の選択自在なボー速度を考慮するため、排他的ＯＲゲート２３５４、フリップフロップ２３５６、ＯＲゲート２３５８及びＭＵＸ２３６０を含む回路を利用する。この回路の出力はフリップフロップ２３４６の第１ステージからの出力信号と共に排他的ＯＲゲート２３６２を介して復調器カウンター２３３８に印加される。ＭＵＸ２３６０はビット伝送速度の３倍または６倍のストローブ信号を出力する。具体的には、フリップフロップ２３４０のＱ出力が排他的ＯＲゲート２３５４の一方の入力に印加され、フリップフロップ２３５６の反転Ｑ出力が他方の入力に印加される。排他的ＯＲゲート２３５４の出力はフリップフロップ２３５６の入力に印加される。このフリップフロップ２３５６はストローブ信号ＰＨＣＨＡＤによりビット伝送速度の６倍でクロック制御される。フリップフロップ２３５６の出力はフリップフロップ２３４０の出力と共にＯＲゲート２３５８の入力に印加される。ＯＲゲート２３５８の出力はＭＵＸ２３６０の一方の入力に印加されて、９６００ボーが選択された場合にはビット伝送速度の３倍の信号を発生させる。フリップフロップ２３４０の出力はＭＵＸ２３６０の他方の入力に直接印加されてビット伝送速度の６倍の信号を発生させる。
【０７８４】
ビット伝送速度は指令ビットＩＣＡＨ［７，６，５］と、ＮＡＮＤゲート２３６４及びインバーター２３６６を含む回路とによって選択される。ＮＡＮＤゲート２３６４及びインバーター２３６６がボー速度及び変調方法指令ビットＩＣＡＨ［７，６，５］を復号する。ＮＡＮＤゲート２３６４の出力はＭＵＸ２３６０の選択入力Ｓに印加される。
【０７８５】
ビット・フレーミング・カウンター２３４４は１２個の１／６ビット・インターバルをカウントして基準フレームを作成することにより、入り信号がいずれも論理１である２個のスタートビットを含むかどうかを判定するのに使用される。もし位相カウンター２２２４，２２２６，２２２８，２２３０が２ビット・インターバルの間に８までカウントすれば、有効なスタート・ビットが想定され、信号ＢＲＣＫが発生する。ビット・フレーミング・カウンター２３４４は４段カウンターであり、フリップフロップ２３６８，２３７０，２３７２，２３７４及びＡＮＤゲート２３７６，２３７８，２３８０を含む。このカウンター２３４４はストローブ信号ＰＨＣＫＡＤによって制御される。第１、第２、第３及び第４段の出力はＡＮＤゲート２３７６に印加されて１２分割信号ＤＩＶ１２を形成する。第１、第２及び第３段の出力はＡＮＤゲート２３７８に印加されて６分割信号ＤＩＶ６を形成する。第１及び第２段の出力はＡＮＤゲート２３８０に印加されて３分割信号ＤＩＶ３を形成する。ＤＩＶ１２，ＤＩＶ６及びＤＩＶ３信号はＭＵＸ２３８２に印加される。これらの信号はＭＵＸ２３８２のＳ０及びＳ１入力に印加される入力によって選択される。
【０７８６】
ＮＡＮＤゲート２３６４からの指令ビット・デコード信号はＳ０入力に印加される。他方の入力Ｓ１はＮＡＮＤゲート２３８４の制御下にある。ＮＡＮＤゲート２３８４は２入力ＮＡＮＤゲートであり、有効スタート・ビット検出後のビット・フレーミング・カウンター２３４４の調整を可能にする。具体的には、反転ＲＣＶＤＥＴ及び反転ＴＸＯＮ信号がＮＡＮＤゲート２３８４の入力に印加される。反転ＲＣＶＤＥＴ信号は受信検出ラッチ２３７９と直列に接続されたインバーター２３７７から出力される。第１の２ビット・インターバルにおいて復調器カウンターが８までカウントし、受信メッセージの２個のスタート・ビットに対応する１２個の１／６ビット・インターバルのうちの８個が受信されたことを示唆すれば、反転ＲＣＶＤＥＴラッチ２３７９がセットされる。このラッチ２３７９がセットされると、メッセージの残りの部分では信号反転ＲＣＶＤＥＴが低レベルとなる。ビット・フレーミング・カウンター２３４４はメッセージ送信にも利用されるから、ＮＡＮＤゲート２３８４への他方の入力は反転ＴＸＯＮである。この信号はＩＣＣ２９がメッセージ送信中アクチブ低状態となる。
【０７８７】
ＮＡＮＤゲート２３８４の出力がＭＵＸ２３８２の選択入力Ｓ１に印加されてビット・カウンター２３４４からＭＵＸへの４つの入力のうちの１つを選択する。ＭＵＸ２３８２の出力はフリップフロップ２３８６のＤ入力に印加される。フリップフロップ２３８６はストローブ信号ＰＨＣＫＡＤによってクロック制御される。フリップフロップ２３８６の出力はインバーター２３８８の入力に印加され、インバーター２３８８の出力は各ビットが検出されるごとにパルスを形成するフレーム信号ＦＲＡＭＥである。
【０７８８】
復調器カウンター２３３８が２スタート・インターバルの間に８までカウントするごとにシステムをリセットする回路をも設けた。この回路はＮＡＮＤゲート２３９７，２３９８及びＡＮＤゲート２４００，２４０２を含む。ＡＮＤゲート２４０２の出力はリセット・ワード信号ＲＳＴＷＯＲＤであり、フリップフロップ２３４０のＣＤＮ入力に印加される。ＲＥＴＷＯＲＤ信号は詳しくは後述するようにメッセージの終わりにアクチブとなる。このＲＥＴＷＯＲＤ信号はフリップフロップ２３４２のＣＤＮ入力にも印加され、復調器のカウンター２３３８をリセットする復調器カウンター・リセット信号ＤＥＭＯＤＲＳＴを発生させる。このＤＥＭＯＤＲＳＴ信号はインバーター２３８１，２３８５、ＯＲゲート２３８３、及びＡＮＤゲート２３８７を含む回路によって形成され、ＡＮＤゲート２３８７は反転ＤＥＭＯＤＲＳＴの発生に利用される。この信号はインバーター２３８１から出力される。ＯＲゲート２３８３の出力はインバーター２３８１の入力と接続する。ＯＲゲート２３８３は３入力ＯＲゲートである。高利得インバーター２３８５，２４０５から出力されるＩＲＥＳＥＴ信号が第１の入力に印加され、システムのリセットと同時に回路がリセットされることを可能にする。ＡＮＤゲート２４００からの出力が第２の入力に印加される。各ビットのスタートにおいてＦＲＡＭＥ信号がストローブ信号ＰＨＣＫＤとＡＮＤ演算されてパルスを形成する。ＡＮＤゲート２３８７の出力が第３の入力に印加される。ＡＮＤゲート２３８７は３入力ＡＮＤゲートである。送信機がＯＦＦであることを示す反転ＴＸＯＮ信号が第１の入力に印加され、スタート・ビットが検出されたことを示す反転ＲＣＶＤＥＴ信号が第２の入力に印加され、フリップフロップ２３４２の反転Ｑ出力が第３の入力に印加される。フリップフロップ２３４２は各１／６ビット・インターバルの終わり近くに復調器カウンター２３３８のリセットを解除するのに使用される。
【０７８９】
ＡＮＤゲート２４０２は３入力ＡＮＤゲートである。反転ＩＲＥＳＥＴ信号が第１の入力に印加される。この信号はインバーター２４０４から出力される。第２、第３の入力はＮＡＮＤゲート２３９６，２３９８と接続する。ＮＡＮＤゲート２３９８の出力はメッセージの終了を表わす。即ち、ＮＯＲゲート２４０６，２４０８を含むメッセージ終了ラッチ２４０４にＥＮＤＭＳＧ信号が印加される。メッセージ終了ラッチ２４０４への他方の入力はストローブ信号ＰＨＣＫＤＤである。ＮＡＮＤゲート２３９８への他方の入力はストローブ信号ＰＨＣＫＤである。
【０７９０】
ＮＡＮＤゲート２３９６は２入力ＮＡＮＤゲートである。一方の入力は上述のようにＩＣＣ２９が信号を受信中ならばアクチブとなる受信検出信号ＲＣＶＤＥＴである。他方の入力はＡＮＤゲート２４００と接続する。ＡＮＤゲート２４００は２入力ＡＮＤゲートであり、一方の入力はストローブ信号ＰＨＣＫＣＤ，他方の入力はインバーター２３８８から出力されるフレーム信号ＦＲＡＭＥである。
【０７９１】
ＮＡＮＤゲート２４１０及びインバーター２４１２を含む回路を利用してビット・クロック信号ＢＲＣＫを発生させる。この信号はビット・カウンター２４１４のクロック制御に使用される。ＮＡＮＤゲート２４１０は３入力ＮＡＮＤゲートであり、第１の入力にはストローブ信号ＰＨＣＫＢＤが、第２の入力にはビット・フレーム信号ＦＲＡＭＥが、第３の入力にはＮＡＮＤゲート２３８４の出力がそれぞれ印加される。ＮＡＮＤゲート２３８４はメッセージが受信中であることを表わす。ＮＡＮＤゲート２４１０の出力はインバーター２４１２の入力に印加される。インバーター２４１２の出力は信号ＢＲＣＫである。
【０７９２】
ＡＮＤゲート２４１６からＤＲＣＫ信号が出力される。この信号は後述するようにＩＣＣ２９送信機と併用される。ＡＮＤゲート２４１６は２入力ＡＮＤゲートであり、一方の入力はストローブ信号ＰＨＣＫＣＤ、他方の入力はＦＲＡＭＥ信号である。
【０７９３】
ビット・カウンター２４１４を図１００に示した。このビット・カウンターは６段カウンターであり、フリップフロップ２４３０，２４３２，２４３４，２４３６，２４３８，２４４０を含む。第１段２４３０の入力にビット伝送速度クロック信号ＢＲＣＫが印加され、最終段の出力はメッセージ終了信号ＥＮＤＭＳＧである。
【０７９４】
最初の５段２４３０，２４３２，２４３４，２４３６，２４３８の出力がインバーター２４４４から出力される反転ＢＲＣＫ信号と共に６入力ＮＡＮＤゲート２４４２に印加される。ＮＡＮＤゲート２４４２の出力はＮＡＮＤゲート２４４８，２４５０を含むラッチ２４４６に印加され、ラッチ２４４６の他方の入力にはインバーター２４５２の出力が印加される。ラッチ２４４６の出力は信号０２６であり、後述するＢＣＨコンピューターに印加される。０２６信号はビット・カウンターが２６までカウントするとラッチする。
【０７９５】
このカウンター２４１４はワード・エンド検出のためメッセージを送受信するのに使用されるから、ワードがカウントされたのち、インバーター２４５２，２４５４及びＮＡＮＤゲート２４５６，２４５８を含む回路によってカウンター２４１４もラッチ２４４６もリセットされる。ＩＣＣ２９によるメッセージの受信中、ＮＡＮＤゲート２４５６，２４５８の入力に印加される受信検出信号ＲＣＶＤＥＴ及び反転ＴＸＯＮはアクチブである。ＮＡＮＤゲート２４５６はＩＣＣ２９がメッセージを受信中出あることを指示する。ＩＣＣ２９がメッセージを送信している状態では、ＮＡＮＤゲート２４５８の第２の入力に印加されるＩＮＩＴＸがアクチブである。ＩＮＩＴＸ信号はメッセージ送信開始を指示する。第３の入力にはインバーター２０５４から出力されるリセット信号反転ＩＲＥＳＥＴが印加される。ＮＡＮＤゲート２４５８の出力はＩＣＣ２９がメッセージを受信中であるか、または送信中であることを指示する。ＮＡＮＤゲート２４５８の出力はインバーター２４５２の入力に印加される。インバーター２４５２の出力はビット・カウンター２４１４及びラッチ２４４６をリセットするのに使用される。具体的には、インバーター２４５２の出力がビット・カウンター２４１４の６段すべてのＣＤＮ入力に印加される。カウンター２４１４の出力は０２６信号ラッチ２４４６の一方の入力にも印加される。ＮＡＮＤゲート２４５８の出力は後述するＢＣＨコンピューターのリセットにも利用される。
【０７９６】
フリップフロップ２４６０及びＮＯＲゲート２４６３を含む回路を使用して送信機信号反転ＴＸＯＦＦを発生させる。この信号は後述する送信機制御回路と併用される。即ち、ビット・カウンター２４１４の第６段２４４０の反転Ｑ出力が２入力ＮＯＲゲート２４６２の一方の入力に印加され、他方の入力に反転ＴＸＯＮ信号が印加される。反転ＴＸＯＮ信号はアクチブ低状態で送信機がＯＮであることを示す。ＮＯＲゲート２４６２の出力はフリップフロップ２４６０のＤ入力に印加される。フリップフロップ２４６０はフレーム信号ＦＲＡＭＥによってクロック制御される。反転ＴＸＯＦＦ信号はフリップフロップ２４６０のＱＮ出力において得られる。このフリップフロップ２４６０はそのＣＤＮ入力に印加されるＩＮＩＴＸ信号によってリセットされる。
【０７９７】
ＩＮＣＯＭシフトレジスター
ＩＮＣＯＭメッセージの送受信には３２段直列シフトレジスター２４６２が使用される。このシフトレジスター２４６２は図１０９１，１１０に示すようにフリップフロップ２４６４−２５１４を含む。シフトレジスター２４６２の各段はメッセージ・ローディング用のＬＯＡＤ信号によって選択される２つの入力を受信する。即ち、すでに述べたように、マイクロプロセッサー３０とＩＣＣ２９との通信を可能にする送信データ母線ＴＤＡＴＡ［２６．．．０］がシフトレジスター２４６２各段のＤＡ入力と接続する。受信メッセージ復調出力ビットＤＥＭＯＤＡＴがシフトレジスター２４６２の第１段２４６４のＤＢ入力に印加され、次いで受信メッセージがシフトレジスター２４６２中をシフトする。受信データ母線ＲＤＡＴＡ［２６．．．０］が各段のＱ出力と接続する。ＲＤＡＴＡ［２６．．．０］母線により、復調された入りメッセージをマイクロプロセッサー３０へ伝送することができる。
【０７９８】
各段の選択入力ＳＡに反転ＬＯＡＤ信号が印加されて、シフトレジスター２４６２による受信メッセージまたは送信メッセージの選択を可能にする。ＬＯＡＤ信号は並列インバーター２５１６，２５１８から出力され、インバーター２５２０の出力が前記並列インバーター２５１６，２５１８の入力と接続する。図１１６に関連して後述するＬＯＡＤ信号がインバーター２５２０の入力に印加される。反転ＬＯＡＤ信号は並列インバーター２５１６，２５１８から出力される。
【０７９９】
図１１７に関連して後述するシフトレジスター・クロック信号ＳＲＣＫがシフトレジスター２４６２の各段のクロック入力に印加される。ＳＲＣＫ信号は並列インバーター２５２０，２５２２から出力される。並列インバーター２５２０，２５２２への入力は反転ＳＲＣＫ信号である。
【０８００】
応答メッセージの状態ビットである第１段２４６４及び第２段２４６６を除く残りの段２４６８−２５１４はシステムのリセットと同時に０にセットされる。具体的には、並列インバーター２５２４，２５２６から出力される反転ＩＲＥＳＥＴ信号が第３−３２段のＣＤＮリセット入力に印加される。インバーター２５２４，２５２６への入力は一括してインバーター２５２８の出力と接続する。インバーター２５２８の入力はインバーター２５３０の出力と接続し、インバーター２５３０の入力に反転ＩＲＥＳＥＴ信号が印加される。
【０８０１】
応答メッセージ状態ビットは内部応答状態ビットＲＳＢ［２６，２５］母線から得られる。この状態ビットはＩＣＭＯメッセージ・レジスターの一部を形成するフリップフロップ２０３０，２０３２のＱ出力において形成され、それぞれのビット定義は表２１に示した通りである。状態ビットＲＳＢ［２６，２５］は第１及び第２段フリップフロップ２４６４，２４６６のセット入力ＳＤＮまたはリセット入力ＣＤＮに印加される。具体的には、ビットＲＳＢ［２６，２５］は応答メッセージが作成中であることを示すＳＴＳＬＤ信号と共に２入力ＮＡＮＤゲート２５３２，２５３４の入力に印加される。ＮＡＮＤゲート２５３２，２５３４の出力はシフトレジスターの第１段及び第２段フリップフロップ２４６４，２４６６の選択入力ＳＤＮに印加されてこれらのフリップフロップへ１をシフトする。これらの応答状態ビットＲＳＢ［２６，２５］はインバーター２５３６，２５３８の入力にも印加される。これらインバーターの出力はＳＴＳＬＤ信号と共に２入力ＮＡＮＤゲート２５４０，２５４２に印加される。ＮＡＮＤゲート２５４０，２５４２の出力がフリップフロップ２４６４，２４６６のリセット入力ＣＤＮに印加されてこれらのフリップフロップを０にセットする。
【０８０２】
ＩＣＣ制御ロジック
ＩＣＣ２９の制御ロジックを図１１１にブロックダイヤグラムで示した。この制御ロジックは図１１２に示す送信機制御論理回路２５１６、図５５に示すＢＣＨコンピューター２５１８、図１１４，１１５に示すアドレス／指令デコーダー・ロジック２５２０、及び図１１６，１１７に示す制御／状態ロジック２５２２を含む。
【０８０３】
まず送信機制御ロジック２５１６を説明すると、ＩＣＣ２９送信機出力は信号ＴＸＯＵＴである。この信号は出力が外部ピンＴＸと接続しているトライステート・デバイス２５２４（図９２）に印加される。ＴＸＯＵＴ信号はＮＯＲゲート２５２６（図１１２）から出力される。ＩＣＣ２９がマスター・モードで動作している時はいつでも送信できる。スレーブ・モードで動作している時は始動コントローラーが応答をリクエストした場合にだけ送信できる。スレーブ・モードではＩＣＣ２９はＡＮＤゲート２５２８（図１１７）の制御下にある。ＡＮＤゲート２５２８は２入力ＡＮＤゲートである。一方の入力はインターフェース割り込み許可信号反転ＥＮＡＩＮＴである。この信号は後述するアドレス／指令デコーダー２５２０から出力される。他方の入力はインバーター２５３０から出力されるスレーブ・モード信号である。インバーター２５３０への入力は指令ビットＩＣＣＲ［５］である。この指令ビットが論理０ならば、ＩＣＣ２９はスレーブ・モードとなる。ＡＮＤゲート２５２８の出力はＮＡＮＤゲート２５３４，２５３６を含むインターフェース割り込み許可ラッチ２５３２の入力に印加される。ラッチ２５３２の出力は制御ビットＩＣＳＲ［６］であり、通信コントローラー２９インターフェースが割り込み許可されたことを示す。ラッチ２５３２はフリップフロップ２５３３からＥＮＡＢ信号を出力されるためにも利用される。即ち、ラッチ２５３２の出力がフリップフロップ２５３３のＤ入力に印加される。信号ＥＮＡＢはこのフリップフロップのＱ出力に形成される。インバーター２５９０から出力されるストローブ信号ＰＨＣＫＡＤがこのフリップフロップのクロック入力ＣＰに印加される。
【０８０４】
インターフェース割り込み許可ラッチ２５３２は２入力ＡＮＤゲート２５３８によって割り込み禁止される。ＡＮＤゲート２５３８への一方の入力はリセット信号反転ＲＥＳＥＴであり、他方の入力はアドレス／指令デコーダー２５２０から出力されるインターフェース割り込み禁止信号ＤＩＳＩＮＴである。応答不要の場合、ＤＩＳＩＮＴ信号はインターフェース割り込み許可ラッチ２５３２の作用を抑止する。
【０８０５】
マスター・モードにおいて、ＩＣＣ２９はいつでも送信できる。送信の開始は３入力ＮＡＮＤゲート２５４０（図１１６）によって制御される。送信指令を表わす指令ビットＩＣＣＲ［０］が第１の入力に、制御ビットＩＣＳＲ［６，５］が第２、第３の入力にそれぞれ印加される。制御ビットＩＣＳＲ［６］はインターフェースが割り込み許可されていることを示す。送信機がメッセージのスタート・ビット（例えば、２個の１）発生を可能にするためイナクチブ状態であれば制御ビットＩＣＳＲ［５］はアクチブ低状態である。具体的には、ＮＡＮＤゲート２５４０の出力がＮＡＮＤゲート２５４４，２５４６を含むスタート・ビット・ラッチ２５４２に印加され、スタート・ビット・ラッチ２５４２の出力が１対のフリップフロップ２５４８，２５５０に印加されてスタート・ビットを発生させる。フリップフロップ２５５０の反転Ｑ出力がメッセージ送信ＡＮＤゲート２５５２の一方の入力に印加される。他方の入力は後述するＦＡＳＴ  ＳＴＡＴＵＳ  ＡＮＤゲート２５７２と接続する。ＡＮＤゲート２５５２の出力はメッセージ送信信号反転ＴＸＭＳＧである。反転ＴＸＭＳＧ信号はフリップフロップ２５７４（図１１２）のＳＤＮ入力に印加されてこのフリップフロップをスタート・ビット・インターバルの間１にセットする。フリップフロップ２５７４のＤ入力は接地されている。フリップフロップ２５７４はＡＮＤゲート２４１６（図９９）から出力される送信機制御ストローブ信号ＤＲＣＫによってストローブされる。
【０８０６】
２個のスタート・ビットが発生すると、ＡＮＤゲート２５５４はフリップフロップ２５４８，２５５０及びスタート・ビット・ラッチ２５４２をリセットする。ＡＮＤゲート２５５４は２入力ＡＮＤゲートである。一方の入力はフリップフロップ２５５０の出力と接続し、他方の入力には反転ＩＲＥＳＥＴ信号が印加されて、フリップフロップがシステムのリセットと同時に０にセットされることを可能にする。反転ＩＲＥＳＥＴ信号はインバーター２５５６から出力される。フリップフロップ２５４８，２５５０はビットごとにＰＨＣＫ信号によってストローブされる。
【０８０７】
マスター・モードにおいてもスレーブ・モードにおいても、ＮＡＮＤゲート２５６０，２５６２を含む応答ラッチ２５５８がセットされる。応答ラッチ２５５８は２入力ＮＯＲゲート２５２６の制御下にある。ＮＯＲゲート２５２６への一方の入力には応答がリクエストされていることを示す反転ＲＥＰＬＹ信号が印加され、他方の入力には指令ビットＩＳＣＲ［５］が印加される。ラッチ２５５８の出力が２入力ＮＡＮＤゲート２５６４の一方の入力に印加され、ＮＡＮＤゲート２５６４への他方の入力はＮＡＮＤゲート２５６８，２５７０を含む高速状態ラッチ２５６６である。ＮＡＮＤゲート２５６４の出力はストローブ信号ＰＨＣＫＤＤと共に２入力ＮＡＮＤゲート２５７２の一方の入力に印加される。ＮＡＮＤゲート２５７２の出力はフリップフロップ２５５０の出力と共にＮＡＮＤゲート２５５２に印加されてメッセージ送信信号反転ＴＸＭＳＧを発生させる。
【０８０８】
送信機制御論理回路２５１６は信号反転ＩＮＩＴＸ及び反転ＴＸＯＮをも発生させる。具体的には、フリップフロップ２５７４のＱ出力がインバーター２５７６に印加される。インバーター２５７６の出力は送信開始信号反転ＩＮＩＴＸである。この信号反転ＩＮＩＴＸは後述するＢＣＨコンピューター２５１８と連携する。
【０８０９】
フリップフロップ２５７４の反転Ｑ出力がＮＡＮＤゲート２５８０，２５８２を含む送信機ラッチ２５７８に印加されて反転ＴＸＯＮ信号を発生させる。送信機ラッチ２５７８は反転ＴＸＯＦＦ信号によってリセットされる。この信号はフリップフロップ２４６０（図１００）の反転Ｑ出力において形成され、メッセージ・カウンターが３２ビットをカウントしたことを指示する。送信機ラッチ２５７８の出力はインバーター２５８４の入力に印加される。インバーター２５８４の出力は反転ＴＸＯＮ信号であり、アクチブ低状態で送信機がＯＮであることを示す。この信号反転ＴＸＯＮは送信機がアクチブであることを示す制御ビットＩＣＳＲ［５］を発生させるのに使用される。具体的には、反転ＴＸＯＮ信号はインバーター２５８６（図１１７）に印加され、インバーター２５８６の出力はフリップフロップ２５８８のＤ入力に印加される。フリップフロップ２５８８のＱ出力は制御ビットＩＣＳＲ［５］である。フリップフロップ２５８８はインバーター２５９０から出力されるＰＨＣＫＡＤ信号によってストローブされる。インバーター２５９０への入力はストローブ信号反転ＰＨＣＫＡＤである。
【０８１０】
フリップフロップ２５８８の反転Ｑ出力はＢＵＳＹ信号及びアクチブ低状態反転ＳＲ５信号の発生にも利用される。即ち、フリップフロップ２５８８の反転Ｑ出力は２入力ＮＡＮＤゲートの一方の入力に印加され、他方の入力にはメッセージが受信中であることを示すＲＣＶＤＥＴ信号が印加される。ＮＡＮＤゲート２５９１の出力はＢＵＳＹ信号である。
【０８１１】
送信機制御
種々の変調方法、即ち、ＡＳＫ，ＦＳＫ及びベースバンド変調方式を利用できる。フリップフロップ２５７４の反転Ｑ出力を上述のフリップフロップ２５９２のＳＤＮ入力と接続することによりスタート・ビットがフリップフロップ２５９２へシフトされる。ＢＣＨコンピューター２５１８から出力される信号ＭＯＤＩＮがフリップフロップ２５９２のＤ入力に印加される。フリップフロップ２５９２はインバーター２４１２（図９９）から出力されるＢＲＣＫ信号によってストローブされる。フリップフロップ２５９２の反転Ｑ出力で得られるベースバンド信号はＭＵＸ２５９４の入力に印加され、ＦＳＫ変調器ＭＵＸ２５９６にも印加される。具体的には、１１５．２ｋＨｚ（ＦＣ）及び９２．１６ｋＨｚ（ＦＣＡ）信号がＭＵＸ２５９６の入力に印加される。ＦＳＫ変調方式ではフリップフロップ２５９２の反転Ｑ出力がＭＵＸ２５９６の選択入力Ｓに印加されて１１５．２ｋＨｚと９２．１６ｋＨｚの間でシフトさせる。ＭＵＸ２５９６の出力がインバーター２５９８に印加され、インバーター２５９８の出力がＭＵＸ２５９４のＦＳＫ入力となる。フリップフロップ２５９２のＱ出力が２入力ＮＡＮＤゲート２６００の一方の入力に印加され、搬送波信号ＦＣと共にＡＳＫ変調に使用される。ＡＳＫ変調器２６００の出力はＭＵＸ２５９４の他方の入力に印加される。制御ビットＩＣＡＨ［５，４］がＭＵＸ２５９４の選択入力Ｓ１及びＳ０に印加されてＡＳＫ，ＦＳＫまたはベースバンドを選択する。ＭＵＸ２５９４の出力はメッセージ間隔発生器ラッチ２６０２出力と共にＯＲゲート２５２６に印加される。メッセージ間隔ラッチ２６０２はＮＡＮＤゲート２６０４，２６０６を含み、メッセージ間にゼロを挿入する。メッセージ間隔ラッチ２６０２の出力はＯＲゲート２５２６の他方の入力に印加される。ＯＲゲート２５２６の出力はＴＸＯＵＴ信号である。
【０８１２】
メッセージ間隔ラッチ２６０２は２入力ＮＡＮＤゲート２６０４の制御下にある。ＮＡＮＤゲート２６０４の一方の入力にはカウント信号ＢＲＣＫが印加される。他方の入力はフリップフロップ２５７４のＱ出力である。従って、送信が開始されると、ＢＲＣＫ信号が送信を計時し、メッセージのあとにゼロを発生させる。
【０８１３】
制御／状態ロジック
制御／状態論理回路２５２２によって種々の制御／状態信号が形成される。制御ビットＩＣＳＲ［７．．．５］についてはすでに述べた。状態ビットＩＣＳＲ［４．．．０］は図７８に示す回路から得られる。
【０８１４】
状態ビットＩＣＳＲ［０］は受信機（ＲＸ）がオーバラン状態であることを示す。この状態ビットはフリップフロップ２６２０、ＮＡＮＤゲート２６２２，２６２４、及びインバーター２６２６，２６２８，２６３０，２６３２を含む回路から発生する。命令デコーダー２５２０から出力される受信信号反転ＲＣＶがインバーター２６２６，２６２８を介してフリップフロップ２６２０のクロック入力ＣＰに印加され、フリップフロップ２６２０の反転Ｑ出力がＮＡＮＤゲート２６２２を介して状態ビットＩＣＳＲ［２］とＮＡＮＤ演算され、フリップフロップ２６２０のＤ入力に印加される。新しいメッセージがメッセージ・レジスターにロードされようとしている時にメッセージ・レジスターが解除されていなければ（ＩＣＳＲ［２］＝１）、ビットＩＣＳＲ［０］がセットされる。この状態ビットはシステムのリセットまたはＩＣＣＲ［１］への書き込み＝１によって払われる。具体的には、リセットはＮＡＮＤゲート２６２４の制御下にある。ＮＡＮＤゲート２６２４は２入力ＮＡＮＤゲートであり、一方の入力はインバーター２６３０を介して印加されるビットＩＣＣＲ［１］、他方の入力はインバーター２６３６から出力される反転ＩＲＥＳＥＴ信号である。ＮＡＮＤゲート２６２４の出力はインバーター２６３２を介してフリップフロップ２６２０のリセット入力ＣＤＮに印加される。
【０８１５】
反転ＲＣＶ信号はメッセージ・レジスター受信バッファ・ストローブ信号ＳＲＴＯＭＲの発生にも利用される。この信号はフリップフロップ２６３４の反転Ｑ出力と共にＡＮＤゲート２６３８に印加され、受信動作が未完了であることを指示する。
【０８１６】
ビットＩＣＳＲ［１］はエラーを含むメッセージが受信されるとセットされるＢＣＨエラーを示す。このビットはフリップフロップ２６４０、ＯＲゲート２６４２及びインバーター２６４４を含む回路によって形成される。エラーを示す反転ＢＣＨＯＫ信号はインバーター２６４４から出力される。この信号はフリップフロップ２６４０のＱ出力と共にＯＲゲート２６４２の一方の入力に印加される。フリップフロップ２６４０は反転ＲＣＶ信号によってクロック制御される。フリップフロップ２６４０はフリップフロップ２６２０と同様にリセットされる。
【０８１７】
ビットＩＣＳＲ［２］は受信メッセージが受信メッセージ・バッファにロードされたことを示す。このビットはフリップフロップ２６３４から出力される。このフリップフロップのＤ入力は接地されている。フリップフロップ２６３４は反転ＲＣＶ信号によってクロック制御され、フリップフロップ２６２０，２６４０と同様にリセットされる。
【０８１８】
ビットＩＣＳＲ［３］はメッセージ送信完了を指示する。このビットを発生させるための回路はフリップフロップ２６４４、送信機ラッチ２６４６を含み、送信機ラッチ２６４６はＮＡＮＤゲート２６４８，２６５０及びＡＮＤゲート２６５２を含む。送信機ラッチ２６４６の出力はフリップフロップ２６４４のＤ入力に印加される。このラッチ２６４６は送信機がアクチブ状態である間ラッチされる。具体的には、インバーター２６５４から出力されるＴＸＯＦＦ信号がフリップフロップ２６４４のクロック入力に印加される。ＴＸＯＦＦ信号はアクチブ高状態にあり、送信機がＯＦＦであることを指示する。メッセージ・スタート・ビットが発生するとフリップフロップ２６６０の反転Ｑ出力は低状態となる。即ち、ＴＸＯＦＦ信号が高状態になるとメッセージ終了と共にビットがセットされ、送信機がＯＦＦであることを示す。
【０８１９】
リセットと同時にビットＩＣＳＲ［３］はＡＮＤゲート２６５２によって払われる。このゲートの一方の入力に反転ＩＲＥＳＥＴ信号が印加される。ビットはＩＣＣＲ［２］に１を書き込むことによってもリセットすることができる。ＩＣＣＲ［２］信号はインバーター２６５４から出力される。ＮＡＮＤゲート２５４０からの出力は他方の入力にも印加されて、新しい送信が始まるとフリップフロップ２６４４をリセットする。
【０８２０】
高速状態メッセージ送信が完了するとビットＩＣＳＲ［４］がセットされる。このビットを発生させる回路はフリップフロップ２６５６及びラッチ２６５８を含み、ラッチ２６５８はＮＡＮＤゲート２６６０，２６６２、及びＡＮＤゲート２５６６を含む。ラッチ２６５８は高速状態割り込み許可ラッチ２５６６によってセットされる。高速状態割り込み許可ラッチ２５６６は３入力ＯＲゲート２６６５の制御下にある。マスター・モードを示す指令ビットＩＣＣＲ［５］が第１の入力に印加され、インバーター２５６７から出力され、高速状態割り込み許可を示すビットＩＣＣＲ［６］が第２の入力に印加され、信号反転ＦＡＳＴが第３の入力に印加される。反転ＦＡＳＴ信号は入りメッセージで高速状態応答メッセージがリクエストされたことを示す。高速状態割り込み許可ラッチはインバーター２６６９から出力されるストローブ信号反転ＰＣＫＡＤによってストローブされる。
【０８２１】
ラッチ２６５８の出力はフリップフロップ２６５６のＤ入力に印加される。高速状態割り込み許可ラッチ２５６６がセットされて送信機がＯＦＦになると、ＴＸＯＦＦ信号がクロック入力ＣＰに印加されてこのビットをセットする。状態ビットＩＣＳＲ［４］がセットされたのち、フリップフロップ２６５６の反転Ｑ出力がラッチ２６５８の入力にフリップフロップ２６５６の反転Ｑ出力が印加されてこれをリセットする。
【０８２２】
このビットのリセットは２入力ＡＮＤゲート２６６４の制御下にある。ＡＮＤゲート２６６４の一方の入力に反転ＩＲＥＳＥＴ信号が印加される。このビットはＩＣＣＲ［３］に書き込むことによってもリセットできる。ビットＩＣＣＲ［３］はインバーター２６６６から出力される。
【０８２３】
ＡＮＤゲート２６７０から割り込み信号ＩＮＴが出力される。セットされると、このビットは送受信動作中の割り込みを許可する。具体的には、ＡＮＤゲート２６７０の一方の入力に割り込み許可を示すビットＩＣＣＲ［７］が印加され、他方の入力にＮＡＮＤゲート２６７２の出力が印加される。ＮＡＮＤゲート２６７２は３入力ＮＡＮＤゲートであり、それぞれの入力にフリップフロップ２６３４，２６４４，２６５６からの反転Ｑ出力が印加されて送受信動作中の割り込みを許可する。
【０８２４】
シフトレジスター２４６２にメッセージをロードするのに使用されるＬＯＡＤ信号はＮＡＮＤゲート２５７４から出力される。ＮＡＮＤゲート２５７４は２入力ＮＡＮＤゲートであり、一方の入力は高速状態割り込み許可ラッチ２５６６と、他方の入力はメッセージ・スタート・ビットが発生したことを示すフリップフロップ２５５０とそれぞれ接続する。
【０８２５】
信号ＳＴＳＬＤはＡＮＤゲート２５３２，２５３４（図１０９）の割り込みを許可する信号である。この信号は状態ビット・ロード信号であり、シフトレジスター２４６２の最初の２段２４６４，２４６６への状態ビットのローディングを可能にする。この信号はインバーター２５７２から出力される。前に述べたＮＯＲゲート２５２６の出力がインバーター２６７２の入力に印加される。
【０８２６】
シフトレジスター２４６２をストローブするための反転ＳＲＣＫ信号はＡＮＤゲート２６７４、ＮＡＮＤゲート２６７６，２６７８、及びインバーター２６８０（図１１７）を含む回路によって形成される。ＮＡＮＤゲート２６７６，２６７８の出力はＡＮＤゲート２６７４の入力に印加される。インバーター２６８０から出力される信号反転０２６はビット・カウンター２４１４が未だ２６ビットをカウントしていないことを示し、この信号はビット伝送速度クロック信号ＢＲＣＫ及び反転ＩＮＩＴＸ信号と共にＮＡＮＤゲート２６７６の一方の入力に印加される。ストローブ信号ＰＨＣＫＣＤ及びＬＯＡＤ信号がＮＡＮＤゲート２６７８の入力に印加される。
【０８２７】
ＢＣＨコンピューター
ＢＣＨコンピューター２５１８は図１１３に示した通りであり、最初の２７メッセージ・ビットに基づいて５ビット・エラー・コードを計算する。ＢＣＨコンピューター２５１８はフリップフロップ２６７６，２６７８，２６８０，２６８２，２６８４、及び排他的ＯＲゲート２６８６を含む５段シフトレジスター２６７４として構成されている。
【０８２８】
メッセージ受信モードにおいては、復調ビットＤＥＭＯＤＡＴはシフトレジスター２４６２にロードされるのと同時に受信／送信ＭＵＸ２６８６に印加される。ＭＵＸ２６８６への入力信号はＭＵＸ２６８６の選択入力Ｓに印加される反転ＴＸＯＮ信号によって選択される。
【０８２９】
２６番目のメッセージ・ビットが受信される前に、ＡＮＤゲート２６９０、インバーター２６９２及びＯＲゲート２６９４を含む回路が排他的ＯＲゲート２６８８に復調メッセージ・ビットＤＥＭＯＤＡＴを印加する。具体的には、０２６信号がインバーター２６９２に印加され、インバーター２６９２の出力がＡＮＤゲート２６９０の一方の入力に印加され、復調メッセージ・ビットＤＥＭＯＤＡＴが他方の入力に印加される。ＡＮＤゲート２６９０の出力がＮＯＲゲート２６９４の出力と共に排他的ＯＲゲート２６８８の入力に印加されて、最初の２６メッセージ・ビットがシフトレジスター２６７４にシフトされてエラー・コードの形成を可能にする。最初２６メッセージ・ビットが受信されたら、シフトレジスターに記憶されているエラー・コードがＮＯＲゲート２６９４の制御下にシフトアウトされる。ＮＯＲゲート２６９４は２入力ＮＯＲゲートであり、一方の入力に０２６信号が印加され、他方の入力にシフトレジスター２６７４の最終段２６８４からの反転Ｑ信号が印加される。
【０８３０】
排他的ＯＲゲート２６９６を介してエラー・コードが受信メッセージ中のエラー・コードと比較される。排他的ＯＲゲート２６９６の出力は２入力ＮＡＮＤゲート２６９８に印加される。ＮＡＮＤゲート２６９８の出力は２６メッセージ・ビットの受信後ＤＡ入力を選択するフリップフロップ２７００のＤＡ入力に印加され、エラー・コードが一致すればＢＣＨＯＫ信号を発生させる。ＢＣＨＯＫ信号はＡＮＤゲート２６９８への入力としてフィードバックされる。エラー・コードが計算されている間、フリップフロップ２７００のＱ出力をＤＢ入力に接続することによって選考のＢＣＫＯＫ信号がラッチされる。
【０８３１】
ＢＣＨシフト・レジスター２６７４はＮＡＮＤゲート２７０２及びインバーター２７０４を含む回路から出力されるＢＣＨクロック信号ＢＣＨＣＬＫによってクロック制御される。具体的には、ビット伝送速度クロック信号ＢＲＣＫが反転ＩＮＩＴＸと共にＮＡＮＤゲート２７０２の入力に印加される。ＮＡＮＤゲート２７０２の出力はインバーター２７０４の入力に印加される。ＢＣＨＣＬＫ信号はインバーター２７０４から出力される。
【０８３２】
ＢＣＨシフトレジスター２６７４はインバーター２７０６から出力される反転ＢＣＨＣＬＲ信号によって払われる。このインバーター２７０６への入力はＮＡＮＤゲート２４５８（図１００）から出力されるＢＣＨＣＬＲ信号であり、メッセージが受信されたことを示す。フリップフロップ２７００は２入力ＡＮＤゲート２７０８の制御下に払われる。ＡＮＤゲート２７０８への一方の入力は送信機がＯＦＦであることを示す反転ＴＸＯＮ信号であり、他方の入力はＢＣＨＣＬＲ信号である。
【０８３３】
応答メッセージのＢＣＨエラー・コードを計算する必要もある。そこで、メッセージ・シフトレジスター２４６２のＴＸＤ出力がＭＵＸ２６８６に印加される。この入力はメッセージの送信中、反転ＴＸＯＮ信号によって選択される。メッセージ・ビットがシフトレジスター２６７４にシフトされてＢＣＨエラー・コードを発生させる。メッセージ・ビットはＭＵＸ２７０８にも印加されて、送信機（図１１２）に印加されるＭＯＤＩＮ信号を発生させる。２６メッセージ・ビット後、信号０２６がＭＵＸ２７０８の他方の入力を選択してエラー・コードがメッセージの末尾に加えられることを可能にする。
【０８３４】
アドレス指令デコーダー
図１１４にアドレス指令デコーダー２５２０を示した。ＩＣＡＨ［３．．．０］及びＩＣＡＬ［７．．．０］レジスターに記憶されているＩＮＣＯＭアドレスが排他的ＯＲゲート２７１０，２７１２，２７１４，２７１６，２７１８，２７２０，２７２２，２７２４，２７２６，２７２８，２７３０，２７３２；ＮＯＲゲート２７３４，２７３６，２７３８；及びＮＡＮＤゲート２７４０，２７４２，２７４４を介して受信データ母線ＲＤＡＴＡ［２２．．．１１］で受信されたアドレスと比較され、もし受信アドレスがＩＣＡＨ及びＩＣＡＬレジスター中のアドレスと一致するとＡＤＤＲＯＫ信号を発生させる。
【０８３５】
ビットＢ２２−Ｂ１９のアドレス・ビット比較がＮＯＲゲート２７３４に印加され、ビットＢ１８−Ｂ１５のアドレス・ビット比較がＮＯＲゲート２７３６に印加され、ビットＢ１４−Ｂ１１のアドレス・ビット比較がＮＯＲゲート２７３８に印加される。
【０８３６】
ビット比較のためＮＯＲゲート２７３４，２７３６の出力がインバーターから出力されるＢＬＯＣＫ信号と共にＮＡＮＤゲート２２４０に印加される。ＢＬＯＣＫ命令が使用される場合、下位４ビットＢ１１−Ｂ１４は無視される。ＮＡＮＤゲート２７４０の出力はＮＡＮＤゲート２７４４の一方の入力に印加される。
【０８３７】
ＢＬＯＣＫ命令が使用されない場合、ＮＡＮＤゲート２７４２はＮＯＲゲート２７３４，２７３６，２７３８から入力を受信し、アドレス・ビットＢ２２−Ｂ１１すべてについてアドレス比較を出力する。ＮＡＮＤゲート２７４４はＵＮＩＶアドレス信号によっても制御される。この信号はネットワークのすべてのデバイスがメッセージを受信することを可能にする。
【０８３８】
指令フィールドＢ１０−Ｂ７はインターフェース割り込み許可制御メッセージ中の指令を定義するのに使用される。このビットＢ１０−Ｂ７は４入力ＮＯＲゲート２７４８によって復号される。サブコマンド・フィールドＩはインターフェース割り込み制御メッセージ中のサブコマンドを定義する。これらのビットはＮＯＲゲート２７５０によって復号される。ＮＯＲゲート２７４８，２７５０の出力はＡＮＤゲート２７６７に印加され、ＡＮＤゲート２７６２の出力は指令信号ＣＭＮＤである。
【０８３９】
メッセージ受信信号ＲＣＶの発生に使用されるメッセージ受信ストローブ信号ＲＣＶＭＳＧＳＴＢはフリップフロップ２７５４、ＡＮＤゲート２７５６、ＮＯＲゲート２７５８、インバーター２７６０を含む回路によって形成される。反転ＴＸＯＮ信号とメッセージ終了信号ＥＮＤＭＳＧがＡＮＤゲートによってＡＮＤ演算され、フリップフロップのＤ入力に印加されて、メッセージが受信され、送信機がＯＮでないことを指示する。インバーター２７０から出力される反転ＢＲＣＫ信号で前記信号がフリップフロップへシフトされる。
【０８４０】
フリップフロップ２７５４はＮＯＲゲート２７５８によってリセットされる。ストローブ信号ＰＨＣＫＣＤがＮＯＲゲート２７５８の一方の入力に印加され、ＲＥＳＥＴ信号が他方の入力に印加されて、システムのリセットと同時に、且つストローブ信号ＰＨＣＫＣＤによってＲＣＶＭＳＧＳＴＢをリセットする。
【０８４１】
命令デコーダー
図１１５に命令デコーダー回路２７６０を示した。命令フィールドはメッセージ・ビットＢ６−Ｂ３から成る。メッセージ・ビットＢ２はメッセージ・ビットの意味を定義する。これらのビットはインバーター２７６２−２７８０；ＮＡＮＤゲート２７８２−２８１０；ＡＮＤゲート２８１２，２８１４，２８１６；及び排他的ＯＲゲート２８１８，２８２０を含むデコーダー回路に印加される。
【０８４２】
命令フィールドＢ６−Ｂ２の定義を制御ビットと共に表２０に示した。これらのビットは直列インバーター２７６４，２７６８，２７７２，２７７６とそれぞれ接続するインバーター２７６２，２７６６，２７７０，２７７４に印加される。インバーター２７６２−２７８０からの出力信号は種々のＮＡＮＤゲート、ＡＮＤゲート及び排他的ＯＲゲートに印加され、ＡＮＤゲート２８１２、ＮＡＮＤゲート２７８２，２７８３，２７８６，２７８８，２８０４，２８１０からそれぞれ出力される信号反転ＲＣＶ，反転ＦＡＳＴ，反転ＤＩＳＩＮＴ，反転ＥＮＡＩＮＴ，反転ＲＥＰＬＹ，反転ＢＬＯＣＫ，反転ＵＮＩＶを発生させる。これらの信号はすべてアクチブ低レベルである。
【０８４３】
さらに具体的に説明すると、４入力ＮＡＮＤゲート２８１０から反転ＵＮＩＶアドレス型命令が出力される。ビットＢ６，Ｂ５，Ｂ２が排他的ＯＲゲート２８２０の出力と共にＮＡＮＤゲート２８１０に印加される。ビットＢ３及びＢ４が排他的ＯＲゲート２８２０によって比較される。Ｂ２は制御ビットであり、命令の復号には論理１となる。ビットＢ５及びＢ６はいずれも命令＄Ｃ，＄Ｄ，＄Ｅ，＄Ｆ（表２０）では論理１となる。命令＄１，＄２，＄５，＄６，＄９，＄Ａ，＄Ｄ，＄Ｅでは排他的ＯＲゲート２８２０が論理１を出力する。したがって、ＮＡＮＤゲート２８１０の出力が命令＄６，＄Ｄ，＄Ｅでは低レベルとなる。
【０８４４】
ＮＡＮＤゲート２８０４から反転ＢＬＯＣＫアドレス型命令が出力される。ビットＢ５，反転Ｂ４及びＢ２はＮＡＮＤゲート２８０４の入力に印加される。ＮＡＮＤゲート２８０４の出力にアクチブ低信号を形成するにはこれらのビットが論理１でなければならないから、回路のこの部分はＮＡＮＤゲート２８０８の出力が論理１である限り、命令＄４，＄５，＄Ｃ及び＄Ｄを復号する。ビットＢ３はＮＡＮＤゲート２８０８の一方の入力に印加される。他方の入力にはＮＡＮＤゲート２８０６の出力が印加される。命令＄４，＄５，＄Ｂ，＄Ｃではビット反転Ｂ６及びＢ３がＮＡＮＤゲート２８０６の入力に印加されてＮＡＮＤゲート２８０６から論理１を、ＮＡＮＤゲート２８０８から論理１をそれぞれ出力させることによって反転ＢＬＯＣＫ信号を発生させる。
【０８４５】
ＲＥＰＬＹ，反転ＥＮＡＩＮＴ，反転ＤＩＳＩＮＴ，反転ＦＡＳＴ及び反転ＲＣＦ信号はすべて３入力ＡＮＤゲート２８１４によって割り込み許可される。ＲＣＶＭＳＧＴＢ，ＢＣＨＯＫ及び制御ビットＢ２信号がＡＮＤ演算されて許可信号ＤＥＣＯＤＥを形成し、正しいメッセージが受信されたことを指示する。ＡＮＤゲート２８１４の出力はＮＡＮＤゲート２７８２，２８７４，２７８６，２７８８，２７９２の入力に印加される。
【０８４６】
ＮＡＮＤゲート２７８８から反転ＲＥＰＬＹ信号が出力される。ＮＡＮＤゲート２７８８にはインバーター２８２８から出力される制御ビット反転ＣＲ５も印加されてＩＣＣ２９がマスター・モードかどうかを指示すると共に、ＡＤＤＲＯＫ信号、ビット６、ＮＡＮＤゲート２８０２の出力も印加される。もし正しいアドレスが復号され、ＩＣＣ２９がスレーブ・モードであれば、ビットＢ６＝１の場合、反転ＲＥＰＬＹ信号が発生する。ビットＢ６＝１となるのは命令＄８，＄９，＄Ａ，＄Ｂ，＄Ｃ，＄Ｄ，＄Ｅ，＄Ｆ、ＮＡＮＤゲート２８０２の出力＝１の場合である。ＮＡＮＤゲート２８０２への入力はＮＡＮＤゲート２７０９，２８００からの出力である。ＮＡＮＤゲート２７９８，２８００，２８０２及び排他的ＯＲゲート２８１８を含む回路は命令＄８，＄９，＄Ａ，＄ＦではＮＡＮＤゲート２７８８に１を入力する。
【０８４７】
ＮＡＮＤゲート２７８６から反転ＥＮＡＩＮＴ信号が出力される。ＤＥＣＯＤＥ信号のほか、ＡＤＤＲＯＫ，ビットＢ３，Ｂ４，反転Ｂ５，反転Ｂ６がその入力に印加されて命令＄３のための反転ＥＮＡＩＮＴ信号を発生させる。
【０８４８】
反転ＤＩＳＩＮＴ信号はＮＡＮＤゲート２７８４から出力され、命令＄２を復号する。ＮＡＮＤゲート２７８４への一方の入力はＤＥＣＯＤＥ信号であり、他方の入力はＮＡＮＤゲート２７９４の出力である。ＮＡＮＤゲート２７９４は２入力ＮＡＮＤゲートであり、一方の入力にはＡＤＤＲＯＫ信号が、他方の入力にはＮＡＮＤゲート２７９６の出力がそれぞれ印加される。ＮＡＮＤゲート２７９６の入力には反転ＣＲ５、ＡＤＤＲＯＫ及びビットＢ５，Ｂ４，Ｂ３が印加される。
【０８４９】
ＮＡＮＤゲート２７８２から反転ＦＡＳＴ信号が出力される。制御ビットＢ２がセットされ、＄３の命令フィールドが復号され、０の共通フィールドＣＭＤＯが存在すれば、反転ＦＡＳＴ信号が発生する。ＣＭＤＯ及びＤＥＣＯＤＥ信号とビットＢ２，Ｂ３，反転Ｂ５，反転Ｂ６がＮＡＮＤゲート２７８２の入力に印加されて反転ＦＡＳＴ信号を発生させる。
【０８５０】
ＡＮＤゲート２８１２から反転ＲＣＶ信号が出力され、このＡＮＤゲート２８１２にはＮＡＮＤゲート２７９０，２７９２の出力が入力される。ＮＡＮＤゲート２７９０は２入力ＮＡＮＤゲートである。インターフェース割り込み許可命令を含むメッセージが受信されると、その入力に信号ＲＣＶＭＳＧＴＢ及びＥＮＡＢが印加されてこのアクチブ低信号を発生させる。その他の状態では、信号反転ＲＣＶは２入力ＮＡＮＤゲート２７９２の制御下にある。このような状態下でアクチブ低反転ＲＣＶ信号を発生させるためには、ＣＭＤ，ＤＥＣＯＤＥ，Ｂ２，Ｂ３，反転Ｂ５，反転Ｂ６をＮＡＮＤゲート２７８２の入力に印加して反転ＦＡＳＴ信号を発生させる。
【０８５１】
反転ＲＣＶ信号はＡＮＤゲート２８１２から出力される。ＡＮＤゲート２８１２の入力にはＮＡＮＤゲート２７９０，２７９２の出力が印加される。ＮＡＮＤゲート２７９０は２入力ＮＡＮＤゲートである。インターフェース割り込み許可命令を含むメッセージが受信されるとその入力に信号ＲＣＶＭＳＧＴＢ及びＥＮＡＢが印加されてこのアクチブ低信号を発生させる。その他の状態では、信号反転ＲＣＶは２入力ＮＡＮＤゲート２７９２の制御下にある。このような状態下でアクチブ低反転ＲＣＶを発生させるためにはＮＡＮＤゲート２７９２の出力が低レベルでなければならず、そのためには入力が共に高レベルでなければならない。ＮＡＮＤゲート２７９２への入力はそれぞれＡＮＤゲート２８１４，２８１６からの出力である。ＡＮＤゲート２８１４の出力は正しいメッセージが受信され、制御ビットＢ２がセットされていることを示すＤＥＣＯＤＥ信号である。ＡＮＤゲート２８１６は２入力ＡＮＤゲートであり、その入力にはＥＮＡＢ及びＡＤＤＲＯＫ信号が印加される。ＩＣＣ２９がアドレスされ、メッセージがインターフェース割り込み許可命令と共に受信されるとＡＮＤゲート２７９２は高出力を形成する。
【０８５２】
ＩＣ１０概説
図示の実施例ではＩＣ１０が８０ピン・カッド・プラスチック・フラット・パッケージ（ＱＰＦＰ）、即ち、ガルウィング形の表面取り付け式パッケージに収納されている。ＩＣ１０はＣＭＯＳ技術を利用して製造され、アナログ機能にＣＭＯＳを利用した場合の欠点を克服するように構成されたハイブリッド・デバイスである。種々の定格、作用条件及びｄｃ特性をＡｐｐｅｎｄｉｘ  Ａに記載した。
【０８５３】
ＩＣ１０の詳細なピン割り当てを図８２に示した。二重機能を有するピンがあり、例えば、詳しくは後述するように構成に応じて同一のピンが異なる機能を果たす。
【０８５４】
図１２０に示した各ピンについて信号定義を以下に要約する。ピンの一覧は表２２に示した。
【０８５５】
【表２２】
0003710831.tif 000024
ＰＡ７．．．ＰＡ０：ポートＡ−ＫＯＲＥＲＡ８つの双向ポートピンは入力または出力としてソフトウェアによって個別にプログラムすることができる。
【０８５６】
ＰＢ７．．．ＰＢ０：ポートＢ−これら８つの双向性ポートピンはＩＣ１０の動作モードに応じて多様な機能を持つ。シングルチップ・モードでは、ソフトウェアによって入力または出力として個別にプログラムすることができる。拡張、エミュレーションまたはテスト・モードでは、これらのポートピンは上位アドレス母線を含む。
【０８５７】
ＰＣ７．．．ＰＣ０：ポートＣ−これら８つの双向性ポートピンはソフトウェアによって入力または出力として個別にプログラムすることができる。下位４ピンは４つのコンパレーター出力の論理ＯＲとなるように構成することもできる。
【０８５８】
ＰＤ７．．．ＰＤ０：ポートＤ−これら８つの双向性ポートピンはＩＣ１０の動作モードに応じて多様な機能を持つ。シングルチップ・モードでは、ソフトウェアによって入力または出力として個別にプログラムすることができる。拡張、エミュレーションまたはテスト・モードでは、この８つの双向性ポートピンが多重データ／アドレス母線と形成する。ＰＨ２が肯定されたとき、これらのピンは出力であり、アドレスの最下位８ビットを含む。ＰＨ２が否定された時、これらのピンは双向性であり、読み取りまたは書き込みデータを含む。
【０８５９】
ＥＸＰＮ−この低−真信号は抗張動作モードを可能にする。シングルチップ・モードはＥＸＰＮをＶＤＤと接続することが可能になる。この入力はＲＥＳＮが電気的低レベルから電気的高レベルに変化するとサンプリングされる。ＩＣ１０の動作モードはデバイスがリセット状態を脱する時に決定される。表１に種々の動作モードに対応するピン入力レベルを示す。
【０８６０】
ＰＨ２−この出力ピンの機能はＩＣ１０の動作モードに応じて異なる。シングルチップ及びセルフテスト・モードでは低レベルのままであり、その他のモードではプロセッサーの位相２クロックである。位相２は発振器の１／２出力であり、ＯＳＣ２の立ち下がりエッジにおいて変化する。表２は種々の動作モードに対応するＰＨ２の出力を示す。
【０８６１】
ＲＥＮ−この出力ピンの機能はＩＣ１０の動作モードに応じて異なる。
【０８６２】
□シングルチップ及びセルフテスト・モードは診断ピンとして使用される。＄４０００−＄７ＦＦＦの内部読み取り動作中を除いて高レベルのままとなる。
【０８６３】
□拡張モードではアドレス範囲＄４０００−＄７ＦＦＦにマップされた外部メモリー・デバイスのための書き込みストローブとして使用される。低レベル時には、メモリー・デバイスはポートＤピンからデータをストローブすることができる。
【０８６４】
□エミュレーション及びテスト・モードでは、プロセッサーの内部Ｅクロック信号となる。ＥクロックはＰＨ２から９０°遅延する。
【０８６５】
表２は種々の動作モードに対応するＲＥＮの出力を示している。
【０８６６】
ＷＥＮ−この出力ピンの機能はＩＣ１０の動作モードに応じて異なる。
【０８６７】
□シングルチップ及びセルフテスト・モードでは診断ピンとして使用される。＄４０００−＄７ＦＦＦの内部読み取り動作中を除いて高レベルのままとなる。
【０８６８】
□拡張モードではアドレス範囲＄４０００−＄７ＦＦＦにマップされた外部メモリー・デバイスのための書き込みストローブとして使用される。
【０８６９】
低レベル時には、メモリー・デバイスがポートＤからデータをストローブできる。
【０８７０】
□エミュレーション及びテスト・モードでは、プロセッサーの内部Ｅクロック信号となる。ＥクロックはＰＨ２から９０°遅延する。
【０８７１】
表２は種々の動作モードに対応するＷＥＮの出力を示す。
【０８７２】
ＰＳＥＮ−この出力ピンの機能はＩＣ１０の動作モードに応じて異なる。
【０８７３】
□シングルチップ及びセルフテスト・モードでは診断ピンとして使用される。＄８０００−＄ＥＥＦＦの内部読み取り動作中を除いて高レベルのままとなる。
【０８７４】
□拡張モードではアドレス範囲＄８０００−＄ＥＥＦＦにマップされた外部読み取り専用メモリー・デバイスのための読み取りストローブとして使用される。低レベル時にメモリー・デバイスは読み取りデータをポートＤピンに送出しなければならない。
【０８７５】
□エミュレーション及びテスト・モードでは、プロセッサーの内部ＬＩＲ信号となる。このピンはプロセッサーが外部データ母線から命令を読み取り中であることを指示する。高レベルなら、命令レジスターがロード中であることを指示する。
【０８７６】
表２は種々の動作モードに対応するＰＳＥＮの出力を示す。
【０８７７】
ＡＬＥ−この出力ピンの機能はＩＣ１０の動作モードに応じて異なる。
【０８７８】
□シングルチップ及びセルフテスト・モードでは低レベルのままでる。
【０８７９】
□その他のモードではポートＡに存在するアドレスの最下位８ビットをラッチするのに使用される。表２は種々の動作モードに対応するＡＬＥの出力を示す。
【０８８０】
ＴＸ−このデジタル出力はＩＣＣサブシステムからの送信機出力である。
【０８８１】
ＲＸ−このデジタル・シュミット入力はＩＣＣサブシステムへの受信機入力である。
【０８８２】
ＢＵＳＹＮ−この低−真デジタル出力はＩＣＣサブシステムからの使用中出力である。
【０８８３】
ＳＣＫ−この双向ピンはＳＰＩサブシステムのための直列クロックである。
【０８８４】
ＭＩＳＯ−この双向ピンはＳＰＩサブシステムのための“マスター・イン，シリアル・アウト”である。
【０８８５】
ＭＯＳＩ−この双向ピンはＳＰＩサブシステムのための“マスター・アウト，シリアル・イン”である。
【０８８６】
ＳＳＮ−この低−真入力ピンはＳＰＩサブシステムのための“スレーブ選択”入力である。
【０８８７】
ＰＷＭ−このデジタル出力はＰＷＭサブシステムからのパルス幅変調出力である。
【０８８８】
ＴＣＭＰ−このデジタル出力はタイマー・プライマリー出力コンペアである。
【０８８９】
ＴＣＡＰ−このデジタル入力はタイマー入力捕捉信号である。
【０８９０】
ＩＲＱＮ−この低−真デジタル入力はマイクロコントローラーの非同期外部入力である。マスク・プログラマブル・オプションにより２つのトリガー方式を選択することができる。即ち、１）負エッジ感知トリガーのみ、または２）負エッジ感知トリガー及び低レベル感知トリガー。後者の場合、ＩＲＱＮへのいずれか一方の型の入力が割り込みを発生させる。エッジトリガー・モードでは少なくとも１２５ｎｓに亘って割り込みリクエストが存在しなければならない。
【０８９１】
もしレベル感知マスク・オプションが選択されると、ＩＲＱＮピンは“ワイヤーＯＲ”動作のためＶＤＤの前に外部抵抗器を必要とする。
【０８９２】
ＩＲＱＮピンはリセット中に＋９Ｖを給電されるとＩＣ１０をテスト・モードにする。このモードはテスト専用であり、正規動作中は使用されない。
【０８９３】
ＲＥＳＮ−この低−真入力はＩＣ１０を外部から初期設定することを可能にする。外部リセットを利用する場合、ＲＥＳＮは少なくとも１．５プロセッサー位相２サイクルに亘って低レベルのままでなければならない。ＲＥＳＮはシュミット受信回路によって受信される。
【０８９４】
ＢＳＥＮＳＥ−このアナログ入力はＢ＋コンパレーターへの非反転入力である。
【０８９５】
ＳＤＲＩＶＥ−このアナログ出力はＢ＋コンパレーターの出力である。
【０８９６】
ＡＰＯＳ，ＡＮＥＧ−これらのアナログ入力はコンパレーターの反転及び非反転入力である。
【０８９７】
ＡＯＵＴ−このアナログ出力はコンパレーター出力ピンである。多くの場合、このコンパレーターはＩＣＣサブシステムの入力受信回路として使用され、ＲＸと接続する。
【０８９８】
ＭＵＸ３．．．ＭＵＸ０−これら４つのアナログ入力ピンはＡ／Ｄサブシステム入力の半分であり、電圧または電流モードで動作するように個別にプログラムできる。電圧モードでは高インピーダンス入力である。
【０８９９】
電流モードでは、アクチブ電源がデバイス・ピンからの電流を見掛けアース・レベルに維持する。電流モードにおいて選択されなかったピンはすべてデジタル・アースと接続する。
【０９００】
ＭＵＸ７．．．ＭＵＸ４−この４つのアナログ入力ピンはＡ／Ｄサブシステム入力の残り半分である。電圧入力モードにおいてのみ動作できる。常に高インピーダンスの入力である。
【０９０１】
ＭＸＯ−このアナログ出力は電流動作モードにおいてＡ／Ｄサブシステムによって使用される。このピンとアナログ・アースの間に挿入された外部抵抗器またはコンデンサーが選択された入力からの増倍されたミラー電流を電圧にＡ／Ｄ変換する。外部コンデンサーを採用する場合、内部増幅器を積分器として構成し、電流オートレンジングを抑止しなければならない。
【０９０２】
ＣＰ３．．．ＣＰ０−この４つの高インピーダンス・アナログ入力は４つのコンパレーターの反転入力である。
【０９０３】
これらのピンはテスト中種々のテスト・モードを選択する目的にも使用される。
【０９０４】
ＶＡＤＪ−このアナログ入力はアナログ基準電圧：ＶＲＥＦの調整に使用される。
【０９０５】
ＶＲＥＦ−このアナログ出力は内部＋２．５Ｖ基準である。基準バッファ増幅器の出力であり、外部基準トリム抵抗回路と接続しなければならない。
【０９０６】
ＡＶＤＤ−このピンは＋５Ｖアナログ供給電圧である。外部抵抗器を使用して分路調整された電源を形成する。ＡＶＤＤは約２Ｖ  ＲＥＦに調定される。
【０９０７】
ＡＶＳＳ−このピンはアナログ・アース基準である。
【０９０８】
ＯＳＣ１−これは発振回路の入力である。
【０９０９】
ＯＳ２−このピンは水晶発振回路の出力であり、ＯＳ１入力の反転に相当する。
【０９１０】
ＶＤＤ−これはデジタル＋５Ｖ  ＤＣ給電ピンである。
【０９１１】
ＶＳＳ−これはデジタル負給電ピンであり、外部からＡＶＳＳピンと接続する。
【０９１２】
ＳＨＵＮＴ−この出力ピンは、ＡＶＤＤからの分流が給電される場合に高レベルとなる。
【０９１３】
【付録Ａ】
下記仕様はＶＤＤ−５．０Ｖｄｃ±１０％、周囲温度ＴＡが−４０℃乃至＋８５℃という条件でＥＥＰＲＯＭ４０メモリーに適用される。表Ａ１に仕様を示す。
【０９１４】
【表２３】
0003710831.tif 000025
【０９１５】
【付録Ｂ】
【０９１６】
【表２４】
0003710831.tif 000026
【０９１７】
【表２５】
0003710831.tif 000027
【０９１８】
【表２６】
0003710831.tif 000028
【０９１９】
【付録Ｃ】
オートゼロ状態マシン
状態ダイヤグラム
図９２はオートゼロ機能の状態ダイヤグラム図である。それぞれの円は動作状態を表わす。状態間の矢印は可能な転移及びこの転移に必要な条件を示す。表Ｃ−１は状態から状態への転移を表の形で示すものである。
【０９２０】
【表２７】
0003710831.tif 000029
状態転移表
図９３は許容し得る状態転移と共に状態割り当てを３ビットカルナー図で示す。
【０９２１】
転移表状態方程式
Ｒ０，Ｒ１，Ｒ２の論理方程式を以下の項で述べる。結果として得られる状態が論理１である状態について方程式を転移表に書き込む。たとえば、転移表の最初の行に書き込まねばならないのは状態Ｓ０から状態Ｓ１への転移によるＲ１の方程式だけである。
【０９２２】
下記記号が使用される：
！  ｎｏｔ演算子
＊  ａｎｄ演算子
＋  ｏｒ演算子
接尾ｈ  高−真信号
接尾ｂ  低−真信号
接尾ｄ  フリップフロップＤ入力信号
なお、＊演算子は＋演算子よりも優位である。
【０９２３】
Ｒ０ｄの状態方程式
状態Ｓ０  この状態にはいかなる項も不要。
【０９２４】
状態Ｓ１  Ｒ０ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ＊ＴＩＭＯＵＴｈ＊ＶＡＭＰｂ＊ＦＵＬＬｂ
状態Ｓ２  この状態にはいかなる項も不要。
【０９２５】
状態Ｓ３  この状態にはいかなる項も不要。
【０９２６】
状態Ｓ４  Ｒ０ｄ＝！Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ
状態Ｓ５  Ｒ０ｄ＝！Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ
状態Ｓ６  Ｒ０ｄ＝Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ
状態Ｓ７  この状態にはいかなる項も不要。
【０９２７】
Ｒ０の簡約状態方程式
カルノー図技術を利用してＲ０ｈ，Ｒ１ｈ，Ｒ２ｈだけを含む項を簡約し、簡約不能な項と組み合わせると下記のＲ０ｄ方程式が得られる。
【０９２８】
Ｒ０ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ＊ＴＩＭＯＵＴｈ＊ＶＡＭＰｂ＆ＦＵＬＬｂ＋Ｒ０ｈ＊Ｒ２ｈ
Ｒ１の状態方程式
状態Ｓ０  Ｒ１ｄ＝！Ｒ０ｈ＊！Ｒ１ｈ＊！Ｒ２ｈ＊ＳＴＡＺｈ＊！ＡＲＢＳＹｈ
状態Ｓ１  Ｒ１ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ
状態Ｓ２  Ｒ１ｄ＝Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ
状態Ｓ３  この状態にはいかなる項も不要。
【０９２９】
状態Ｓ４  この状態にはいかなる項も不要。
【０９３０】
状態Ｓ５  Ｒ１ｄ＝Ｒ０ｈ＆／！Ｒ１ｈ＊Ｒ２ｈ＊ＴＩＭＯＵＴｈ＊ＣＡＭＰｂ＊ＦＵＬＬｂ
状態Ｓ６  この状態にはいかなる項も不要。
【０９３１】
状態Ｓ７  この状態にはいかなる項も不要。
【０９３２】
Ｒ１の簡約状態方程式
0003710831.tif 000030
Ｒ２の状態方程式
状態Ｓ０  この状態にはいかなる項も不要。
【０９３３】
状態Ｓ１  Ｒ２ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ＊ＴＩＭＯＵＴｈ＊（！ＶＡＭＰｂ＋！ＦＵＬＬｂ）
状態Ｓ２  この状態にはいかなる項も不要。
【０９３４】
状態Ｓ３  Ｒ２ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ
状態Ｓ４  Ｒ２ｄ＝！Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ
状態Ｓ５  Ｒ１ｄ＝Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ（！ＴＩＭＯＵＴｈ＋ＴＩＭＯＵＴ＊ＣＡＭＰｂ＊ＦＵＬＬｂ）
状態Ｓ６  Ｒ２ｄ＝Ｒ０ｈ＆Ｒ１ｈ＊Ｒ２ｈ
状態Ｓ７  この状態にはいかなる項も不要。
【０９３５】
Ｒ２の簡約状態方程式
0003710831.tif 000031
出力方程式
！ＺＥＲＲＥＳｂ＝！Ｒ０ｈ＊！Ｒ１ｈ
ＳＥＲＣＬＫｈ＝Ｒ０ｈ＊Ｒ１ｈ
ＴＩＭＲＥＱｈ＝！Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ＋Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ
ＡＺＢＳＹｈ＝！（！Ｒ０ｈ＊！Ｒ１ｈ＊！Ｒ２ｈ）
ＥＯＡＺｈ＝Ｒ０ｈ＊！Ｒ１ｈ＊！Ｒ２ｈ
ＣＡＺｈ＝Ｒ０ｈ＊Ｒ２ｈ＋！Ｒ１ｈ＊Ｒ２ｈ
ＶＡＺｈ＝Ｒ１ｈ＊！Ｒ２ｈ
ＣＺＣＬＫｈ＝！ＣＡＺｈ
ＶＺＣＬＫｈ＝！ＶＡＺｈ
【０９３６】
【付録Ｄ】
オートレンジ状態マシン
状態ダイヤグラム
図１３３はオートレンジ機能の状態ダイヤグラムである。それぞれの円は作用状態を表わす。状態間の矢印は許容される転移とこれに必要な条件を示す。表２８は状態から状態への転移を表型式で示す。
【０９３７】
【表２８】
0003710831.tif 000032
状態転移表
図１３４は状態割り当てを許容し得る状態転移と共に３ビットカルナー図で示す。
【０９３８】
転移表状態方程式
Ｒ０，Ｒ１，Ｒ２の論理方程式を下記の項に示す。
【０９３９】
Ｒ０の状態方程式
状態Ｓ０  この状態にはいかなる項も不要。
【０９４０】
状態Ｓ１  この状態にはいかなる項も不要。
【０９４１】
状態Ｓ２  Ｒ０ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ＊（ＴＩＭＯＵＴｈ＊ＡＴＯＲＮＧｈ＊ＲＡＮＧＥｈ＋ＴＩＭＯＵＴｈ＊！ＡＴＯＲＮＧｈ）
状態Ｓ３  この状態にはいかなる項も不要。
【０９４２】
状態Ｓ４  Ｒ０ｄ＝Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ
状態Ｓ５  Ｒ０ｄ＝Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ
状態Ｓ６  この状態にはいかなる項も不要。
【０９４３】
Ｒ０の簡約状態方程式
カルナー図技術を利用してＲ０ｈ，Ｒ１ｈ，Ｒ２ｈだけを含む項を簡約し、簡約できない項と組み合わせる下記のＲ０ｈ方程式が得られる。
【０９４４】
0003710831.tif 000033
Ｒ１の状態方程式
状態Ｓ０  この状態にはいかなる項も不要。
【０９４５】
状態Ｓ１  Ｒ１ｄ＝！Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ
状態Ｓ２  Ｒ１ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ
状態Ｓ３  Ｒ１ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ
状態Ｓ４  Ｒ１ｄ＝Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ＊ＳＯＣ３ｂ
状態Ｓ５  この状態にはいかなる項も不要。
【０９４６】
状態Ｓ６  この状態にはいかなる項も不要。
【０９４７】
Ｒ１の簡約状態方程式
Ｒ１ｄ＝Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ＊ＳＯＣ３ｂ＋！Ｒ０ｈ＊Ｒ１ｈ＋Ｒ０ｈ＊Ｒ２
Ｒ２の状態方程式
状態Ｓ０  Ｒ２ｄ＝！Ｒ０ｈ＊！Ｒ１ｈ＊！Ｒ２ｈ＊！ＡＺＢＳＹｈ＊ＳＴＡＤＣｈ
状態Ｓ１  Ｒ２ｄ＝！Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ
状態Ｓ２  Ｒ２ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ＊（！ＴＩＭＯＵＴｈ＋ＴＩＭＯＵＴｈ＊ＡＴＯＲＮＧｈ＊ＲＡＮＧＥｈ）
状態Ｓ３  Ｒ２ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ
状態Ｓ４  Ｒ２ｄ＝Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ
状態Ｓ５  Ｒ２ｄ＝Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ＊！ＡＮＡＥＯＣｈ
状態Ｓ６  この状態にはいかなる項も不要。
【０９４８】
Ｒ２の簡約状態方程式
Ｒ０ｈ，Ｒ１ｈ，Ｒ２ｈだけを含む項を簡約し、簡約不能の項と組み合わせると下記Ｒ２ｄ方程式が得られる。
【０９４９】
0003710831.tif 000034
出力方程式
ＧＲＥＳｈ＝！Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ＊！ＳＭＣＬＫｈ
ＧＣＬＫｈ＝！Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ＊！ＳＭＣＬＫｈ
ＴＩＭＲＥＱｈ＝！Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ
ＡＲＢＳＹｈ＝！（！Ｒ０ｈ＊！Ｒ１ｈ＊！Ｒ２ｈ）
ＥＯＣｈ＝Ｒ０ｈ＊！Ｒ１ｈ＊！Ｒ２ｈ
ＡＮＡＳＯＣｈ＝Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ
【０９５０】
【付録Ｅ】
ＩＣ１０の応力定格を表Ｅ１に示す。表２９の定格を超える応力はデバイスに恒久的な損傷を与える恐れがある。
【０９５１】
【表２９】
0003710831.tif 000035
ＩＣ１０の正規動作条件を表Ｅ２に示す。これはＩＣ１０の正規動作に適用される限界値である。
【０９５２】
【表３０】
0003710831.tif 000036
ＩＣ１０のＤＣ特性を表３１に示す。表３１に示す特性は特に記載しない限り表２３に示した作用温度及び電圧範囲に亘って有効である。
【０９５３】
【表３１】
0003710831.tif 000037
【０９５４】
【付録Ｆ】
【０９５５】
【表３２】
0003710831.tif 000038
【０９５６】
【表３３】
0003710831.tif 000039
【図面の簡単な説明】
【図１】図１は、４．１６ｋＶラジアル配電系統の単線接続図である。
【図２】図２は、図１に示した配電系統に属する種々の過電流保護装置の整合を例示するグラフである。
【図３】図３は、過電流保護曲線を示す。
【図４】図４は、本発明の過電流引きはずし装置の保護曲線長遅延部分のＩ・ｔ特性を示すグラフである。
【図５】図５は、図４と同様の、ただしＩ２・ｔ特性を示すグラフである。
【図６】図６は、図４と同様の、ただしＩ４・ｔ特性を示すグラフである。
【図７】図７は、オーバーラップを考慮した修正を加えられていない比較的広い長遅延及び短遅延調整範囲を有する本発明の過電流引きはずし装置の長遅延及び短遅延特性を示すグラフである。
【図８】図８は、図７と同様の、ただしオーバーラップを考慮した修正を加えられた長遅延及び短遅延部分を示すグラフである。
【図９】図９は、飽和状態にある変流器の出力電流波形を例示するグラフである。
【図１０】図１０は、過電流引きはずし装置の簡略図である。
【図１１】図１１は、過電流引きはずし装置の簡略図である。
【図１２】図１２は、過電流引きはずし装置の簡略図である。
【図１３】図１３は、過電流引きはずし装置の簡略図である。
【図１４】図１４は、過電流引きはずし装置の簡略図である。
【図１５】図１５は、過電流引きはずし装置の簡略図である。
【図１６】図１６は、過電流引きはずし装置の簡略図である。
【図１７】図１７は、過電流引きはずし装置の簡略図である。
【図１８】図１８は、過電流引きはずし装置の簡略図である。
【図１９】図１９は、過電流引きはずし装置の簡略図である。
【図２０】図２０は、過電流引きはずし装置の簡略図である。
【図２１】図２１は、過電流引きはずし装置の簡略図である。
【図２２】図２２は、過電流引きはずし装置の簡略図である。
【図２３】図２３は、過電流引きはずし装置の簡略図である。
【図２４】図２４は、過電流引きはずし装置に関するフローチャートである。
【図２５】図２５は、過電流引きはずし装置に関するフローチャートである。
【図２６】図２６は、過電流引きはずし装置に関するフローチャートである。
【図２７】図２７は、過電流引きはずし装置に関するフローチャートである。
【図２８】図２８は、過電流引きはずし装置に関するフローチャートである。
【図２９】図２９は、過電流引きはずし装置に関するフローチャートである。
【図３０】図３０は、過電流引きはずし装置に関するフローチャートである。
【図３１】図３１は、過電流引きはずし装置に関するフローチャートである。
【図３２】図３２は、過電流引きはずし装置に関するフローチャートである。
【図３３】図３３は、過電流引きはずし装置に関するフローチャートである。
【図３４】図３４は、過電流引きはずし装置に関するフローチャートである。
【図３５】図３５は、過電流引きはずし装置に関するフローチャートである。
【図３６】図３６は、過電流引きはずし装置に関するフローチャートである。
【図３７】図３７は、過電流引きはずし装置に関するフローチャートである。
【図３８】図３８は、過電流引きはずし装置に関するフローチャートである。
【図３９】図３９は、ＩＣの機能図である。
【図４０】図４０は、ＩＣの機能グロックダイヤグラムである。
【図４１】図４１は、ＩＣにおけるアナログ部分の一部の機能ブロックダイヤグラムである。
【図４２】図４２（ａ）−図４２（ｄ）は、ＩＣのための交番クロック発生回路を示す回路図である。
【図４３】図４３は、ＩＣのメモリー・アドレス・マップである。
【図４４】図４４、ＩＣの一部を形成する計算状態レジスターＣＦＲ及びＡＣＦＲのフォーマットダイヤグラムである。
【図４５】図４５は、ＩＣの一部を形成するＥＥＰＲＯＭ制御レジスターＮＶＣＲのフォーマットダイヤグラムである。
【図４６】図４６は、ＩＣの一部を形成するデッドマン制御レジスターＤＭＣのフォーマットダイヤグラムである。
【図４７】図４７は、ＩＣの一部を形成するＡ／Ｄ変換インターフェース・レジスターＡＤＺ，ＡＭＺ，ＡＤＣＲ，ＡＭＵＸ，ＡＣＳＦ，ＡＶＳＦ及びＡＤＣのフォーマット・ダイヤグラムである。
【図４８】図４８は、ＩＣの一部を形成するコンパレーター・モード制御レジスターＣＭＰＩ及びＣＭＰＳＴ、及びパルス幅変調出力制御レジスターＰＷＭのフォーマットダイヤグラムである。
【図４９】図４９は、ＩＣの一部を形成するプログラマブル・タイマーのブロックダイヤグラムである。
【図５０】図５０（ａ）−図５０（ｄ）は、図４９に示したタイマーのタイミングダイヤグラムである。
【図５１】図５１は、ＩＣの一部を形成するプログラマブル・タイマー・レジスターＴＣＲＨ，ＴＣＲＬ，ＴＡＲＨ，ＴＡＲＬ，ＴＩＣＨ，ＴＩＣＬ，ＴＯＣＨ，ＴＯＣＬ，ＴＣＲ及びＴＳＲのフォーマットダイヤグラムである。
【図５２】図５２は、単一マスター式直列周辺インターフェース（ＳＰＩ）の回路図である。
【図５３】図５３は、多重マスターを有する典型的ＳＰＩの回路図である。
【図５４】図５４は、図５３に示したＳＰＩのためのクロック及びデータ・タイミングダイヤグラムである。
【図５５】図５５は、ＩＣの一部を形成するＳＰＣＩインターフェース・レジスターＳＰＤ，ＳＰＳＲ及びＳＰＣＲのフォーマットダイヤグラムである。
【図５６】図５６は、ＩＣの一部を形成するＰｏｒｔＤインターフェース・レジスターＰＤＣ及びＰＤＤのフォーマットダイヤグラムである。
【図５７】図５７は、ＩＣの一部を形成するパラレルポートのブロックダイヤグラムである。
【図５８】図５８は、ＩＣの一部を形成するＰｏｒｔＢインターフェース・レジスターＰＢＣ及びＰＢＤのフォーマットダイヤグラムである。
【図５９】図５９は、ＩＣの一部を形成するＰｏｒｔＣインターフェース・レジスターＰＣＣ及びＰＣＤのフォーマットダイヤグラムである。
【図６０】図６０は、ＩＣの一部を形成するＰｏｒｔＡインターフェース・レジスターＰＡＣ及びＰＡＤのフォーマットダイヤグラムである。
【図６１】図６１は、ＩＣの一部を形成する通信コントローラー・インターフェース・レジスターＩＣＡＨ，ＩＣＡＬ，ＩＣＭ３，ＩＣＭ２，ＩＣＭ１，ＩＣＭ０、ＩＣＳＲ及びＩＣＣＲのフォーマットダイヤグラムである。
【図６２】図６２は、ＩＣの一部を形成する通信コントローラーの制御メッセージ及びデータ・メッセージ・フォーマットダイヤグラムである。
【図６３】図６３は、ＩＣのコンパレーター・サブシステム及びＡ／Ｄ入力サブシステムの総合ブロックダイヤグラムである。
【図６４】図６４は、カッドコンパレーター・サブシステムの概略図である。
【図６５】図６５は、コンパレーター制御レジスターＣＭＰＳＴ及びＣＭＰＩ、及び構成レジスターＣＦＲ用アドレス・デコード・ロジックの概略図である。
【図６６】図６６は、アナログ・サブシステムのブロックダイヤグラムである。
【図６７】図６７は、マイクロプロセッサー母線インターフェース・ロジックの概略図である。
【図６８】図６８は、マイクロプロセッサー母線インターフェース・レジスター用アドレス・デコード・ロジックの概略図である。
【図６９】図６９は、制御レジスター及び状態レジスターの概略図である。
【図７０】図７０は、ＩＣのアナログ・デジタル制御ロジック部分のブロックダイヤグラムである。
【図７１】図７１は、アナログ制御ロジックのブロックダイヤグラムである。
【図７２】図７２は、電流マルチプレクサー（ＭＵＸ）制御ロジックの概略図である。
【図７３】図７３は、電圧ＭＵＸ制御ロジックの概略図である。
【図７４】図７４は、オートゼロ・レジスターの概略図である。
【図７５】図７５は、５マイクロセコンド・タイマーの概略図である。
【図７６】図７６は、オートゼロ制御ロジックの概略図である。
【図７７】図７７は、オートレンジ制御ロジックの概略図である。
【図７８】図７８は、オートレンジ・ステート・マシーンの概略図である。
【図７９】図７９は、アナログ回路の総合的ブロックダイヤグラムである。
【図８０】図８０は、入力ＭＵＸシステムの概略図である。
【図８１】図８１は、カッド・コンパレーター・システムのブロックダイヤグラムである。
【図８２】図８２は、バンドギャップ調整手段の概略図である。
【図８３】図８３Ａは、分路調整手段、Ｂ＋コンパレーター及び電力モニターの概略図である。図８３Ｂは、ＩＣと併用される外部コンディショニング回路及び電源回路を例示する概略図である。図８３Ｃは、ＩＣと併用される外部調整回路を例示する概略図である。
【図８４】図８４は、バイアス回路の概略図である。
【図８５】図８５は、他のバイアス回路の概略図である。
【図８６】図８６は、アナログ温度感知回路の概略図である。
【図８７】図８７は、電圧増幅器の範囲調整回路の概略図である。
【図８８】図８８は、電力ミラー及び増幅器の概略図である。
【図８９】図８９は、電流ミラーの概略図である。
【図９０】図９０は、オフセット修正回路の概略図である。
【図９１】図９１は、オートゼロ可能な電圧及び電流増幅器の概略図である。
【図９２】図９２は、ＩＣの一部を形成する通信コントローラーのブロックダイヤグラムである。
【図９３】図９３は、通信コントローラーの一部を形成するデジタル復調器のブロックダイヤグラムである。
【図９４】図９４は、通信コントローラーの一部を形成するマスタークロック発生器の概略図である。
【図９５】図９５は、通信コントローラーの一部を形成するビット位相タイミング発生器の概略図である。
【図９６】図９６は、通信コントローラーの一部を形成する受信回路相関器の概略図である。
【図９７】図９７は、通信コントローラーの一部を形成する相関器カウンターの部分概略図である。
【図９８】図９８は、通信コントローラーの一部を形成する相関器カウンターの概略図の残り部分である。
【図９９】図９９は、通信コントローラーの一部を形成する復調器制御ロジックの概略図である。
【図１００】図１００は、通信コントローラーの一部を形成するビットカウンターの概略図である。
【図１０１】図１０１は、通信コントローラーの一部を形成する通信コントローラー用母線インターフェース論理回路の概略図である。
【図１０２】図１０２は、通信コントローラー母線インターフェース・レジスターのためのアドレス・デコード・ロジック回路の概略図である。
【図１０３】図１０３は、通信コントローラーの一部を形成するアドレス・レジスターの概略図である。
【図１０４】図１０４は、通信コントローラーの一部を形成するメッセージ・レジスターＩＣＭ１の概略図である。
【図１０５】図１０５は、通信コントローラーの一部を形成するメッセージ・レジスターＩＣＭ２の概略図である。
【図１０６】図１０６は、通信コントローラーの一部を形成するメッセージ・レジスターＩＣＭ３の概略図である。
【図１０７】図１０７は、通信コントローラーの一部を形成するメッセージ・レジスターＩＣＭＯの概略図である。
【図１０８】図１０８は、通信コントローラーの一部を形成する制御及び状態レジスターの概略図である。
【図１０９】図１０９は、通信コントローラーの一部を形成するシフトレジスターのビット２６−１９の概略図である。
【図１１０】図１１０は、図１０９に示したシフトレジスターのビット１８−２の概略図である。
【図１１１】図１１１は、ＩＣの一部を形成する通信コントローラー制御ロジックのブロックダイヤグラムである。
【図１１２】図１１２は、通信コントローラーの一部を形成する送信機制御論理回路の概略図である。
【図１１３】図１１３は、通信コントローラーの一部を形成するＢＣＨコンピューターの概略図である。
【図１１４】図１１４は、通信コントローラーの一部を形成するアドレス・コンパレーター回路の概略図である。
【図１１５】図１１５は、通信コントローラーの一部を形成する命令デコーダー回路の概略図である。
【図１１６】図１１６は、通信コントローラーの一部を形成する制御及び状態論理回路の概略図である。
【図１１７】図１１７は、図１１６の継続図である。
【図１１８】図１１８は、通信コントローラーに利用される種々のストローブ信号のタイミングダイヤグラムである。
【図１１９】図１１９は、通信コントローラーに使用されるリセット信号のタイミングダイヤグラムである。
【図１２０】図１２０は、ＩＣのピンアウトダイヤグラムである。
【図１２１】図１２１は、低温導線状態における電流／時間曲線を例示するグラフである。
【図１２２】図１２２は、高温導線状態における電流／時間曲線を例示するグラフである。
【図１２３】図１２３Ａは、全動作サイクルに相当する時間に対してシミュレートされる導線温度曲線を、デジタル・モードを破線アナログ・モードを実践でそれぞれ表わして例示したグラフである。図１２３Ｂは、図１２３Ａに示した動作サイクルに相当する時間に対して負荷電流曲線を例示するグラフである。図１２３Ｃは、導線冷却状態及び導線加熱状態の熱モデルを例示するグラフである。
【図１２４】図１２４は、過電流回路の回路図である。
【図１２５】図１２５Ａは、経時的な温度上昇計算値に重ねてコンデンサーＣ１における電圧を単純化した曲線で示すグラフである。図１２５Ｂは、図１２５Ａに示した曲線の拡大部分である。
【図１２６】図１２６は、過電流回路の一部を形成するコンデンサーＣ１の充電を示すフローチャートである。
【図１２７】図１２７は、コンデンサー電圧の詳細な曲線を示す図１２５Ａと同様のグラフである。
【図１２８】図１２８は、ＳＵＲＥ  ＣＨＩＰ集積回路に給電されない状態における回路を示す概略図である。
【図１２９】図１２９は、図１２４に示した回路に関するフローチャートである。
【図１３０】図１３０は、オートゼロ機能の状態ダイヤグラム図である。
【図１３１】図１３１は、許容し得る状態転移と共に状態割り当てを３ビットカルナー図で示す。
【図１３２】図１３２は、オート・ゼロ状態遷移表である。
【図１３３】図１３３は、オートレンジ機能の状態ダイヤグラムである。
【図１３４】図１３４は、状態割り当てを許容し得る状態転移と共に３ビットカルナー図で示す。
【符号の説明】
１０  ＩＣ
１２  回路遮断器
１４，１６，１８  変流器
１９  コンディショニング回路
２９  オンボード通信コントローラー
３０  マイクロプロセッサー
３１  パネルメーター
３３  撚り２線式伝送線
３５  ネットワーク・リンク
６４  Ａ／Ｄサブシステム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
0003710831.tif 000110
【図７２】
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【図７３】
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【図７４】
0003710831.tif 000113
【図７５】
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【図７６】
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【図７７】
0003710831.tif 000116
【図７８】
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【図７９】
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【図８０】
0003710831.tif 000119
【図８１】
0003710831.tif 000120
【図８２】
0003710831.tif 000121
【図８３】
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【図８４】
0003710831.tif 000123
【図８５】
0003710831.tif 000124
【図８６】
0003710831.tif 000125
【図８７】
0003710831.tif 000126
【図８８】
0003710831.tif 000127
【図８９】
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【図９０】
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【図９１】
0003710831.tif 000130
【図９２】
0003710831.tif 000131
【図９３】
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【図９４】
0003710831.tif 000133
【図９５】
0003710831.tif 000134
【図９６】
0003710831.tif 000135
【図９７】
0003710831.tif 000136
【図９８】
0003710831.tif 000137
【図９９】
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【図１００】
0003710831.tif 000139
【図１０１】
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【図１０２】
0003710831.tif 000141
【図１０３】
0003710831.tif 000142
【図１０４】
0003710831.tif 000143
【図１０５】
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【図１０６】
0003710831.tif 000145
【図１０７】
0003710831.tif 000146
【図１０８】
0003710831.tif 000147
【図１０９】
0003710831.tif 000148
【図１１０】
0003710831.tif 000149
【図１１１】
0003710831.tif 000150
【図１１２】
0003710831.tif 000151
【図１１３】
0003710831.tif 000152
【図１１４】
0003710831.tif 000153
【図１１５】
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【図１１６】
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【図１１７】
0003710831.tif 000156
【図１１８】
0003710831.tif 000157
【図１１９】
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【図１２０】
0003710831.tif 000159
【図１２１】
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【図１２２】
0003710831.tif 000161
【図１２３】
0003710831.tif 000162
【図１２４】
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【図１２５】
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【図１２６】
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【図１２７】
0003710831.tif 000166
【図１２８】
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【図１２９】
0003710831.tif 000168
【図１３０】
0003710831.tif 000169
【図１３１】
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【図１３２】
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【図１３３】
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【図１３４】
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