(57)【特許請求の範囲】
【請求項１】
パリティー検査を利用して命令モード切り換えを行なうプロセッサであり、該プロセッサはＮビット及び２ＮビットモードにおいてＮビット及び２Ｎビットモード命令を実行でき、該Ｎビットモード命令は一つのＮビットワードで組成され、該２Ｎビットモード命令は二つのＮビットワードで組成され、各ＮビットワードはＰ個のパリティービット及び（Ｎ−Ｐ）ビットの命令コードを具え、Ｐは１以上の整数であり、各Ｎビットモード命令のパリティービットはそのＮビットワードを第１パリティー状態に設定し、各２Ｎビットモード命令の各ＮビットワードのパリティービットはそのＮビットワードを第２パリティー状態に設定し、
該プロセッサは命令入力装置、命令キャプチャ装置、及び実行モード切り換えロジックを具え、
該命令入力装置は命令を代表する複数の２Ｎビットワードを保存するのに供される幅が２Ｎビットのメモリ空間を具え、
該命令キャプチャ装置は該命令入力装置の２Ｎビットワードをキャプチャするのに用いられ、
該実行モード切り換えロジックはキャプチャした２Ｎビットワードが二つの（Ｎ−Ｐ）ビットの命令であるか或いは一つの２（Ｎ−Ｐ）ビットの命令であるかを判断し、これによりプロセッサをＮビット或いは２Ｎビットモードに切り換え、
そのうち、キャプチャした２Ｎビットワードが偶パリティーである時、それに含まれる二つのＮビットワードがいずれも第１パリティー状態であれば、この２Ｎビットワードを二つの（Ｎ−Ｐ）ビットの命令であると判断し、キャプチャした２Ｎビットワードに含まれる二つのＮビットワードがいずれも第２パリティー状態であれば、該２Ｎビットワードは一つの２（Ｎ−Ｐ）ビットの命令であると判定することを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサ。
【請求項２】
請求項１記載のパリティー検査を利用して命令モード切り換えを行なうプロセッサにおいて、第１パリティー状態を偶パリティーとされ、第２パリティー状態を奇パリティーとすることを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサ。
【請求項３】
請求項１記載のパリティー検査を利用して命令モード切り換えを行なうプロセッサにおいて、Ｎの値を１６、Ｐの値を１とすることを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサ。
【請求項４】
プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、該プロセッサはＮビット及び２Ｎビットモードで動作可能で、該プロセッサは命令セットを具え、Ｎビットモード命令及び２Ｎビットモード命令を提供し、該Ｎビットモード命令は一つのＮビットワードで組成され、該２Ｎビットモード命令は二つのＮビットワードで組成され、各ＮビットワードはＰ個のパリティービット及び（Ｎ−Ｐ）ビットの命令コードを具え、Ｐは１以上の整数とされ、そのうち、各Ｎビットモード命令のパリティービットはそのＮビットワードを第１パリティー状態と設定し、各２Ｎビットモード命令の各ＮビットワードのパリティービットはそのＮビットワードを第２パリティー状態と設定し、この方法は、
命令を代表する２Ｎビットワードをキャプチャし、
キャプチャした２Ｎビットワードが特定パリティー状態の時、それに含まれる二つのＮビットワードがいずれも第１パリティー状態であれば、該２Ｎビットワードを二つの（Ｎ−Ｐ）ビットの命令であると判定し、プロセッサをＮビットモードに切り換え、
キャプチャした２Ｎビットワードが偶パリティーである時、その二つのＮビットワードがいずれも第２パリティー状態であれば、該２Ｎビットワードを一つの２（Ｎ−Ｐ）ビットの命令であると判定し、プロセッサを２Ｎビットモードに切り換えることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法。
【請求項５】
請求項４記載のプロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、第１パリティー状態を偶パリティーとし、第２パリティー状態を奇パリティーとすることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法。
【請求項６】
請求項４記載のプロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、Ｎの値を１６、Ｐの値を１とすることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法。
【請求項７】
パリティー検査を利用して命令モード切り換えを行なうプロセッサであり、該プロセッサはＮビット及び２ＮビットモードにおいてＮビット及び２Ｎビットモード命令を実行でき、該Ｎビットモード命令は一つのＮビットワードで組成され、該２Ｎビットモード命令は一つの上半Ｎビットワードと下半Ｎビットワードで組成され、各ＮビットワードはＰ個のパリティービット及び（Ｎ−Ｐ）ビットの命令コードを具え、Ｐは１以上の整数であり、各上半Ｎビットモード命令のパリティービットはそのＮビットワードを第１パリティー状態に設定し、各下半Ｎビットモード命令のパリティービットはそのＮビットワードを第２パリティー状態に設定し、各２Ｎビットモード命令は第２パリティー状態に設定され、  該プロセッサは命令入力装置、命令キャプチャ装置、及び実行モード切り換えロジックを具え、
該命令入力装置は命令を代表する複数の２Ｎビットワードを保存するのに供される幅が２Ｎビットのメモリ空間を具え、
該命令キャプチャ装置は該命令入力装置の２Ｎビットワードをキャプチャするのに用いられ、
該実行モード切り換えロジックはキャプチャした２Ｎビットワードが二つの（Ｎ−Ｐ）ビットの命令であるか或いは一つの２（Ｎ−Ｐ）ビットの命令であるかを判断し、これによりプロセッサをＮビット或いは２Ｎビットモードに切り換え、
そのうち、キャプチャした２Ｎビットワードが奇パリティーである時、それに含まれる上半Ｎビットワードが第１パリティー状態であれば、この２Ｎビットワードを二つの（Ｎ−Ｐ）ビットの命令であると判断し、上半（Ｎ−Ｐ）ビットワードが第２パリティー状態であれば、該２Ｎビットワードは一つの２（Ｎ−Ｐ）ビットの命令であると判定することを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサ。
【請求項８】
請求項７記載のパリティー検査を利用して命令モード切り換えを行なうプロセッサにおいて、第１パリティー状態を偶パリティーとし、第２パリティー状態を奇パリティーとすることを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサ。
【請求項９】
請求項７記載のパリティー検査を利用して命令モード切り換えを行なうプロセッサにおいて、Ｎの値を１６、Ｐの値を１とすることを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサ。
【請求項１０】
プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、該プロセッサはＮビット及び２Ｎビットモードで動作可能で、該プロセッサは命令セットを具え、Ｎビットモード命令及び２Ｎビットモード命令を提供し、該Ｎビットモード命令は一つのＮビットワードで組成され、該２Ｎビットモード命令は一つの上半Ｎビットワードと一つの下半Ｎビットワードで組成され、各ＮビットワードはＰ個のパリティービット及び（Ｎ−Ｐ）ビットの命令コードを具え、Ｐは１以上の整数とされ、そのうち、各上半Ｎビットモード命令のパリティービットはそのＮビットワードを第１パリティー状態と設定し、各下半Ｎビットモード命令のパリティービットはそのＮビットワードを第２パリティー状態と設定し、各２Ｎビットモード命令は第２パリティー状態に設定され、この方法は、
命令を代表する２Ｎビットワードをキャプチャし、
キャプチャした２Ｎビットワードが奇パリティーの時、それに含まれる上半Ｎビットワードが第１パリティー状態であれば、該２Ｎビットワードを二つの（Ｎ−Ｐ）ビットの命令であると判定し、プロセッサをＮビットモードに切り換え、
キャプチャした２Ｎビットワードが奇パリティーである時、その上半Ｎビットワードが第２パリティー状態であれば、該２Ｎビットワードを一つの２（Ｎ−Ｐ）ビットの命令であると判定し、プロセッサを２Ｎビットモードに切り換えることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法。
【請求項１１】
請求項１０記載のプロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、第１パリティー状態が偶パリティーとされ、第２パリティー状態が奇パリティーとされることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法。
【請求項１２】
請求項１０記載のプロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、Ｎの値が１６、Ｐの値が１とされることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法。
【請求項１３】
パリティー検査を利用して命令モード切り換えを行なうプロセッサであり、該プロセッサはＮビット及び２ＮビットモードにおいてＮビット及び２Ｎビットモード命令を実行でき、該Ｎビットモード命令は一つのＮビットワードで組成され、該２Ｎビットモード命令は一つの上半Ｎビットワードと下半Ｎビットワードで組成され、各ＮビットワードはＰ個のパリティービット及び（Ｎ−Ｐ）ビットの命令コードを具え、Ｐは１以上の整数であり、各上半Ｎビットモード命令のパリティービットはそのＮビットワードを第２パリティー状態に設定し、各下半Ｎビットモード命令のパリティービットはそのＮビットワードを第１パリティー状態に設定し、各２Ｎビットモード命令は第２パリティー状態に設定され、該プロセッサは命令入力装置、命令キャプチャ装置、及び実行モード切り換えロジックを具え、
該命令入力装置は命令を代表する複数の２Ｎビットワードを保存するのに供される幅が２Ｎビットのメモリ空間を具え、
該命令キャプチャ装置は該命令入力装置の２Ｎビットワードをキャプチャするのに用いられ、
該実行モード切り換えロジックはキャプチャした２Ｎビットワードが二つの（Ｎ−Ｐ）ビットの命令であるか或いは一つの２（Ｎ−Ｐ）ビットの命令であるかを判断し、これによりプロセッサをＮビット或いは２Ｎビットモードに切り換え、
そのうち、キャプチャした２Ｎビットワードが奇パリティーである時、それに含まれる上半Ｎビットワードが第２パリティー状態であれば、この２Ｎビットワードを二つの（Ｎ−Ｐ）ビットの命令であると判断し、上半（Ｎ−Ｐ）ビットワードが第１パリティー状態であれば、該２Ｎビットワードは一つの２（Ｎ−Ｐ）ビットの命令であると判定することを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサ。
【請求項１４】
請求項１３記載のパリティー検査を利用して命令モード切り換えを行なうプロセッサにおいて、第１パリティー状態を偶パリティーとし、第２パリティー状態を奇パリティーとすることを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサ。
【請求項１５】
請求項１３記載のパリティー検査を利用して命令モード切り換えを行なうプロセッサにおいて、Ｎの値を１６、Ｐの値を１とすることを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサ。
【請求項１６】
プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、該プロセッサはＮビット及び２Ｎビットモードで動作可能で、該プロセッサは命令セットを具え、Ｎビットモード命令及び２Ｎビットモード命令を提供し、該Ｎビットモード命令は一つのＮビットワードで組成され、該２Ｎビットモード命令は一つの上半Ｎビットワードと一つの下半Ｎビットワードで組成され、各ＮビットワードはＰ個のパリティービット及び（Ｎ−Ｐ）ビットの命令コードを具え、Ｐは１以上の整数とされ、そのうち、各上半Ｎビットモード命令のパリティービットはそのＮビットワードを第２パリティー状態と設定し、各下半Ｎビットモード命令のパリティービットはそのＮビットワードを第１パリティー状態と設定し、各２Ｎビットモード命令は第２パリティー状態に設定され、この方法は、
命令を代表する２Ｎビットワードをキャプチャし、
キャプチャした２Ｎビットワードが奇パリティーの時、それに含まれる上半Ｎビットワードが第２パリティー状態であれば、該２Ｎビットワードを二つの（Ｎ−Ｐ）ビットの命令であると判定し、プロセッサをＮビットモードに切り換え、
キャプチャした２Ｎビットワードが奇パリティーである時、その上半Ｎビットワードが第１パリティー状態であれば、該２Ｎビットワードを一つの２（Ｎ−Ｐ）ビットの命令であると判定し、プロセッサを２Ｎビットモードに切り換えることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法。
【請求項１７】
請求項１６記載のプロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、第１パリティー状態が偶パリティーとされ、第２パリティー状態が奇パリティーとされることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法。
【請求項１８】
請求項１６記載のプロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、Ｎの値が１６、Ｐの値が１とされることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はプロセッサの技術領域に係り、特に、コンピュータ装置中でパリティー検査を利用して命令モード切り換えを行なうプロセッサ及び方法に関する。
【背景技術】
【０００２】
一般にプロセッサは３２ビット／１６ビットの命令モードを具え、並びにこの二種類の命令モードの切り換えを実行し、プログラムコード保存に必要な空間を節約する。特許文献１にはプログラムカウンタ（Ｐｒｏｇｒａｍ  Ｃｏｕｎｔｅｒ）中のＴビットで該プロセッサの３２ビット或いは１６ビット命令モードを切り換え、並びに分岐（Ｂｒａｎｃｈ）命令を利用してプログラムカウンタ中のＴビットの値を切り換える。その命令モード切り換えは図１に示されるようであり、分岐命令実行２２０時に、１６ビット命令を保存する開始アドレスＢａｄｄ８１）に分岐し並びに１６ビット命令モードを実行し、分岐命令実行２４０時には、３２ビット命令を保存するアドレスＢａｄｄ８２）に分岐し並びに３２ビット命令を実行する。この＋０は該Ｔビットを「０」に改変するのに用いられ、該プロセッサを３２ビット命令モードとすることを指示する。このような切り換え方法を採用しているものに、ＡＲＭ及びＭＩＰＳ系列のプロセッサがある。しかし、このような切り換え方法を採用すると、３２ビット命令及び１６ビット命令はそれぞれ異なるブロックに保存され、３２ビット命令及び１６ビット命令を同一ブロックに混在させることはできず、これによりプログラムコードの保存空間を最適化できない。
【０００３】
３２ビット命令及び１６ビット命令を同一ブロックに混在させられない問題に対して、特許文献２は、命令コード中の最上位ビット（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ；ＭＳＢ）で該プロセッサを３２ビット或いは１６ビット命令モードとすることで３２ビット命令及び１６ビット命令が同一ブロックに混在しえない問題を解決している。図２に示されるように、もし３２ビット境界のＭＳＢが「１」とされるなら、この３２ビットは一つの３２ビット命令を代表し、もし３２ビット境界のＭＳＢが「０」とされるなら、即ちこの３２ビットは二つの１６ビット命令であることを代表する。もし１６ビット命令ＢのＭＳＢが「０」とされるなら、二つの巡回実行される１６ビット命令であることを示し、もし１６ビット命令ＢのＭＳＢが「１」とされるなら、二つの平行実行される１６ビット命令であることを示し、このような切り換え方法を採用しているものにＭ３２Ｒ系列のプロセッサがある。このような切り換え方法中、３２ビット命令及び１６ビット命令は異なるブロックに保存する必要がなく、プログラムコード密度（Ｃｏｄｅ  Ｄｅｎｓｉｔｙ）を高める目的を達成できる。しかし、分岐（ｂｒａｎｃｈ）或いはジャンプ（ｊｕｍｐ）命令を実行する時には一つの３２ビット命令の後半部分にジャンプするのを防止するよう注意深く処理する必要があり、これは該３２ビット命令の後半部分は実行可能な命令ではなく、予期不能なエラーを発生する恐れがあるためである。このためジャンプアドレスは、ワード境界（ｗｏｒｄ  ｂｏｕｎｄａｒｙ）或いは３２ビット境界（３２−ｂｉｔ  ｂｏｕｎｄａｒｙ）に制限して、分岐−リンク（ｂｒａｎｃｈ−ａｎｄ−ｌｉｎｋ）及びジャンプ−リンク（ｊｕｍｐ−ａｎｄ−ｌｉｎｋ）命令のリターンアドレス（ｒｅｔｕｒｎ  ａｄｄｒｅｓｓ）もまたワード境界或いは３２ビット境界に制限する必要がある。このような制限は使用上の不便を増し、また、上述の技術を使用したプロセッサは分岐或いはジャンプ命令を実行する時エラー許容の設計がなく、即ちプロセッサがハードウエア或いは外界干渉によりエラーのジャンプアドレスを発生する時、該プロセッサは処理不能で全体システムを停滞（ｈａｌｔ）させてしまう。これにより、周知の３２ビット／１６ビットの命令モード変換方法の設計は多くの欠点があり、改善の必要がある。
【０００４】
【特許文献１】米国特許第５，７５８，１１５号明細書
【特許文献２】米国特許第６，２０９，０７９Ｂ１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は一種のパリティー検査を利用して命令モード切り換えを行なうプロセッサ及び方法を提供して周知の技術におけるジャンプアドレスをワード境界或いは３２ビット境界に制限することにより引き起こされる複雑な問題を回避すると共に、プログラムコード密度を高め、システムの安定度を増してエラー許容を達成することにある。
【課題を解決するための手段】
【０００６】
請求項１の発明は、パリティー検査を利用して命令モード切り換えを行なうプロセッサであり、該プロセッサはＮビット及び２ＮビットモードにおいてＮビット及び２Ｎビットモード命令を実行でき、該Ｎビットモード命令は一つのＮビットワードで組成され、該２Ｎビットモード命令は二つのＮビットワードで組成され、各ＮビットワードはＰ個のパリティービット及び（Ｎ−Ｐ）ビットの命令コードを具え、Ｐは１以上の整数であり、各Ｎビットモード命令のパリティービットはそのＮビットワードを第１パリティー状態に設定し、各２Ｎビットモード命令の各ＮビットワードのパリティービットはそのＮビットワードを第２パリティー状態に設定し、
該プロセッサは命令入力装置、命令キャプチャ装置、及び実行モード切り換えロジックを具え、
該命令入力装置は命令を代表する複数の２Ｎビットワードを保存するのに供される幅が２Ｎビットのメモリ空間を具え、
該命令キャプチャ装置は該命令入力装置の２Ｎビットワードをキャプチャするのに用いられ、
該実行モード切り換えロジックはキャプチャした２Ｎビットワードが二つの（Ｎ−Ｐ）ビットの命令であるか或いは一つの２（Ｎ−Ｐ）ビットの命令であるかを判断し、これによりプロセッサをＮビット或いは２Ｎビットモードに切り換え、
そのうち、キャプチャした２Ｎビットワードが偶パリティーである時、それに含まれる二つのＮビットワードがいずれも第１パリティー状態であれば、この２Ｎビットワードを二つの（Ｎ−Ｐ）ビットの命令であると判断し、キャプチャした２Ｎビットワードに含まれる二つのＮビットワードがいずれも第２パリティー状態であれば、該２Ｎビットワードは一つの２（Ｎ−Ｐ）ビットの命令であると判定することを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサとしている。
請求項２の発明は、請求項１記載のパリティー検査を利用して命令モード切り換えを行なうプロセッサにおいて、第１パリティー状態を偶パリティーとされ、第２パリティー状態を奇パリティーとすることを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサとしている。
請求項３の発明は、請求項１記載のパリティー検査を利用して命令モード切り換えを行なうプロセッサにおいて、Ｎの値を１６、Ｐの値を１とすることを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサとしている。
請求項４の発明は、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、該プロセッサはＮビット及び２Ｎビットモードで動作可能で、該プロセッサは命令セットを具え、Ｎビットモード命令及び２Ｎビットモード命令を提供し、該Ｎビットモード命令は一つのＮビットワードで組成され、該２Ｎビットモード命令は二つのＮビットワードで組成され、各ＮビットワードはＰ個のパリティービット及び（Ｎ−Ｐ）ビットの命令コードを具え、Ｐは１以上の整数とされ、そのうち、各Ｎビットモード命令のパリティービットはそのＮビットワードを第１パリティー状態と設定し、各２Ｎビットモード命令の各ＮビットワードのパリティービットはそのＮビットワードを第２パリティー状態と設定し、この方法は、
命令を代表する２Ｎビットワードをキャプチャし、
キャプチャした２Ｎビットワードが特定パリティー状態の時、それに含まれる二つのＮビットワードがいずれも第１パリティー状態であれば、該２Ｎビットワードを二つの（Ｎ−Ｐ）ビットの命令であると判定し、プロセッサをＮビットモードに切り換え、
キャプチャした２Ｎビットワードが偶パリティーである時、その二つのＮビットワードがいずれも第２パリティー状態であれば、該２Ｎビットワードを一つの２（Ｎ−Ｐ）ビットの命令であると判定し、プロセッサを２Ｎビットモードに切り換えることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法としている。
請求項５の発明は、請求項４記載のプロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、第１パリティー状態を偶パリティーとし、第２パリティー状態を奇パリティーとすることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法としている。
請求項６の発明は、請求項４記載のプロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、Ｎの値を１６、Ｐの値を１とすることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法としている。
請求項７の発明は、パリティー検査を利用して命令モード切り換えを行なうプロセッサであり、該プロセッサはＮビット及び２ＮビットモードにおいてＮビット及び２Ｎビットモード命令を実行でき、該Ｎビットモード命令は一つのＮビットワードで組成され、該２Ｎビットモード命令は一つの上半Ｎビットワードと下半Ｎビットワードで組成され、各ＮビットワードはＰ個のパリティービット及び（Ｎ−Ｐ）ビットの命令コードを具え、Ｐは１以上の整数であり、各上半Ｎビットモード命令のパリティービットはそのＮビットワードを第１パリティー状態に設定し、各下半Ｎビットモード命令のパリティービットはそのＮビットワードを第２パリティー状態に設定し、各２Ｎビットモード命令は第２パリティー状態に設定され、
該プロセッサは命令入力装置、命令キャプチャ装置、及び実行モード切り換えロジックを具え、
該命令入力装置は命令を代表する複数の２Ｎビットワードを保存するのに供される幅が２Ｎビットのメモリ空間を具え、
該命令キャプチャ装置は該命令入力装置の２Ｎビットワードをキャプチャするのに用いられ、
該実行モード切り換えロジックはキャプチャした２Ｎビットワードが二つの（Ｎ−Ｐ）ビットの命令であるか或いは一つの２（Ｎ−Ｐ）ビットの命令であるかを判断し、これによりプロセッサをＮビット或いは２Ｎビットモードに切り換え、
そのうち、キャプチャした２Ｎビットワードが奇パリティーである時、それに含まれる上半Ｎビットワードが第１パリティー状態であれば、この２Ｎビットワードを二つの（Ｎ−Ｐ）ビットの命令であると判断し、上半（Ｎ−Ｐ）ビットワードが第２パリティー状態であれば、該２Ｎビットワードは一つの２（Ｎ−Ｐ）ビットの命令であると判定することを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサとしている。
請求項８の発明は、請求項７記載のパリティー検査を利用して命令モード切り換えを行なうプロセッサにおいて、第１パリティー状態を偶パリティーとし、第２パリティー状態を奇パリティーとすることを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサとしている。
請求項９の発明は、請求項７記載のパリティー検査を利用して命令モード切り換えを行なうプロセッサにおいて、Ｎの値を１６、Ｐの値を１とすることを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサとしている。
請求項１０の発明は、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、該プロセッサはＮビット及び２Ｎビットモードで動作可能で、該プロセッサは命令セットを具え、Ｎビットモード命令及び２Ｎビットモード命令を提供し、該Ｎビットモード命令は一つのＮビットワードで組成され、該２Ｎビットモード命令は一つの上半Ｎビットワードと一つの下半Ｎビットワードで組成され、各ＮビットワードはＰ個のパリティービット及び（Ｎ−Ｐ）ビットの命令コードを具え、Ｐは１以上の整数とされ、そのうち、各上半Ｎビットモード命令のパリティービットはそのＮビットワードを第１パリティー状態と設定し、各下半Ｎビットモード命令のパリティービットはそのＮビットワードを第２パリティー状態と設定し、各２Ｎビットモード命令は第２パリティー状態に設定され、この方法は、
命令を代表する２Ｎビットワードをキャプチャし、
キャプチャした２Ｎビットワードが奇パリティーの時、それに含まれる上半Ｎビットワードが第１パリティー状態であれば、該２Ｎビットワードを二つの（Ｎ−Ｐ）ビットの命令であると判定し、プロセッサをＮビットモードに切り換え、
キャプチャした２Ｎビットワードが奇パリティーである時、その上半Ｎビットワードが第２パリティー状態であれば、該２Ｎビットワードを一つの２（Ｎ−Ｐ）ビットの命令であると判定し、プロセッサを２Ｎビットモードに切り換えることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法としている。
請求項１１の発明は、請求項１０記載のプロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、第１パリティー状態が偶パリティーとされ、第２パリティー状態が奇パリティーとされることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法としている。
請求項１２の発明は、請求項１０記載のプロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、Ｎの値が１６、Ｐの値が１とされることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法としている。
請求項１３の発明は、パリティー検査を利用して命令モード切り換えを行なうプロセッサであり、該プロセッサはＮビット及び２ＮビットモードにおいてＮビット及び２Ｎビットモード命令を実行でき、該Ｎビットモード命令は一つのＮビットワードで組成され、該２Ｎビットモード命令は一つの上半Ｎビットワードと下半Ｎビットワードで組成され、各ＮビットワードはＰ個のパリティービット及び（Ｎ−Ｐ）ビットの命令コードを具え、Ｐは１以上の整数であり、各上半Ｎビットモード命令のパリティービットはそのＮビットワードを第２パリティー状態に設定し、各下半Ｎビットモード命令のパリティービットはそのＮビットワードを第１パリティー状態に設定し、各２Ｎビットモード命令は第２パリティー状態に設定され、該プロセッサは命令入力装置、命令キャプチャ装置、及び実行モード切り換えロジックを具え、
該命令入力装置は命令を代表する複数の２Ｎビットワードを保存するのに供される幅が２Ｎビットのメモリ空間を具え、
該命令キャプチャ装置は該命令入力装置の２Ｎビットワードをキャプチャするのに用いられ、
該実行モード切り換えロジックはキャプチャした２Ｎビットワードが二つの（Ｎ−Ｐ）ビットの命令であるか或いは一つの２（Ｎ−Ｐ）ビットの命令であるかを判断し、これによりプロセッサをＮビット或いは２Ｎビットモードに切り換え、
そのうち、キャプチャした２Ｎビットワードが奇パリティーである時、それに含まれる上半Ｎビットワードが第２パリティー状態であれば、この２Ｎビットワードを二つの（Ｎ−Ｐ）ビットの命令であると判断し、上半（Ｎ−Ｐ）ビットワードが第１パリティー状態であれば、該２Ｎビットワードは一つの２（Ｎ−Ｐ）ビットの命令であると判定することを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサとしている。
請求項１４の発明は、請求項１３記載のパリティー検査を利用して命令モード切り換えを行なうプロセッサにおいて、第１パリティー状態を偶パリティーとし、第２パリティー状態を奇パリティーとすることを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサとしている。
請求項１５の発明は、請求項１３記載のパリティー検査を利用して命令モード切り換えを行なうプロセッサにおいて、Ｎの値を１６、Ｐの値を１とすることを特徴とする、パリティー検査を利用して命令モード切り換えを行なうプロセッサとしている。
請求項１６の発明は、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、該プロセッサはＮビット及び２Ｎビットモードで動作可能で、該プロセッサは命令セットを具え、Ｎビットモード命令及び２Ｎビットモード命令を提供し、該Ｎビットモード命令は一つのＮビットワードで組成され、該２Ｎビットモード命令は一つの上半Ｎビットワードと一つの下半Ｎビットワードで組成され、各ＮビットワードはＰ個のパリティービット及び（Ｎ−Ｐ）ビットの命令コードを具え、Ｐは１以上の整数とされ、そのうち、各上半Ｎビットモード命令のパリティービットはそのＮビットワードを第２パリティー状態と設定し、各下半Ｎビットモード命令のパリティービットはそのＮビットワードを第１パリティー状態と設定し、各２Ｎビットモード命令は第２パリティー状態に設定され、この方法は、
命令を代表する２Ｎビットワードをキャプチャし、
キャプチャした２Ｎビットワードが奇パリティーの時、それに含まれる上半Ｎビットワードが第２パリティー状態であれば、該２Ｎビットワードを二つの（Ｎ−Ｐ）ビットの命令であると判定し、プロセッサをＮビットモードに切り換え、
キャプチャした２Ｎビットワードが奇パリティーである時、その上半Ｎビットワードが第１パリティー状態であれば、該２Ｎビットワードを一つの２（Ｎ−Ｐ）ビットの命令であると判定し、プロセッサを２Ｎビットモードに切り換えることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法としている。
請求項１７の発明は、請求項１６記載のプロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、第１パリティー状態が偶パリティーとされ、第２パリティー状態が奇パリティーとされることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法としている。
請求項１８の発明は、請求項１６記載のプロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法において、Ｎの値が１６、Ｐの値が１とされることを特徴とする、プロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法としている。
【発明の効果】
【０００７】
本発明はパリティー検査を利用して命令モード切り換えを行なうプロセッサ及び方法を提供して周知の技術におけるジャンプアドレスをワード境界或いは３２ビット境界に制限することにより引き起こされる複雑な問題を回避すると共に、プログラムコード密度を高め、システムの安定度を増してエラー許容を達成する。
【発明を実施するための最良の形態】
【０００８】
本発明はパリティー検査を利用して命令モード切り換えを行なうプロセッサを提供し、それはＮビット及び２ＮビットモードにおいてＮビット及び２Ｎビットモード命令を実行でき、該Ｎビットモード命令は一つのＮビットワードで組成され、該２Ｎビットモード命令は二つのＮビットワードで組成されている。各ＮビットワードはＰ個のパリティービット及び（Ｎ−Ｐ）ビットの命令コードを具え、Ｐは１以上の整数である。そのうち、各Ｎビットモード命令のパリティービットはそのＮビットワードを第１パリティー状態に設定し、各２Ｎビットモード命令の各ＮビットワードのパリティービットはそのＮビットワードを第２パリティー状態に設定する。該プロセッサは命令入力装置、命令キャプチャ装置、及び実行モード切り換えロジックを具え、該命令入力装置は命令を代表する複数の２Ｎビットワードを保存するのに供される幅が２Ｎビットのメモリ空間を具えている。該命令キャプチャ装置は該命令入力装置の２Ｎビットワードをキャプチャするのに用いられる。該実行モード切り換えロジックはキャプチャした２Ｎビットワードが二つの（Ｎ−Ｐ）ビットの命令であるか或いは一つの２（Ｎ−Ｐ）ビットの命令であるかを判断し、これによりプロセッサをＮビット或いは２Ｎビットモードに切り換える。そのうち、キャプチャした２Ｎビットワードが偶パリティーである時、それに含まれる二つのＮビットワードがいずれも第１パリティー状態であれば、この２Ｎビットワードを二つの（Ｎ−Ｐ）ビットの命令であると判断する、また、キャプチャした２Ｎビットワードに含まれる二つのＮビットワードがいずれも第２パリティー状態であれば、該２Ｎビットワードは一つの２（Ｎ−Ｐ）ビットの命令と判定する。
【０００９】
本発明はまたプロセッサにおいてパリティー検査を利用して命令モード切り換えを行なう方法を提供する。このプロセッサはＮビット及び２Ｎビットモードで動作可能で、該プロセッサは命令入力装置を具え、該命令入力装置はＮビットモード命令及び２Ｎビットモード命令を提供し、該Ｎビットモード命令は一つのＮビットワードで組成され、該２Ｎビットモード命令は二つのＮビットワードで組成され、各ＮビットワードはＰ個のパリティービット及び（Ｎ−Ｐ）ビットの命令コードを具え、Ｐは１以上の整数とされる。そのうち、各Ｎビットモード命令のパリティービットはそのＮビットワードを第１パリティー状態と設定し、各２Ｎビットモード命令の各ＮビットワードのパリティービットはそのＮビットワードを第２パリティー状態と設定する。この方法は、（Ａ）命令を代表する２Ｎビットワードをキャプチャするステップ、（Ｂ）キャプチャした２Ｎビットワードが特定パリティー状態の時、それに含まれる二つのＮビットワードがいずれも第１パリティー状態であれば、該２Ｎビットワードを二つの（Ｎ−Ｐ）ビットの命令であると判定し、プロセッサをＮビットモードに切り換えるステップ、（Ｃ）キャプチャした２Ｎビットワードが特定パリティー状態の時、それに含まれる二つのＮビットワードがいずれも第２パリティー状態であれば、該２Ｎビットワードを一つの２（Ｎ−Ｐ）ビットの命令であると判定し、プロセッサを２Ｎビットモードに切り換える。
【実施例１】
【００１０】
本発明のパリティー検査を利用して命令モード切り換えを行なうプロセッサ及び方法は、Ｎビット及び２ＮビットモードでＮビット及び２Ｎビットモード命令を実行でき、該Ｎビットモード命令は筆頭のＮビットワードで組成され、該２Ｎビットモード命令は二つのＮビットワードで組成され、各ＮビットワードはＰ個のパリティービットと（Ｎ−Ｐ）ビットの命令コードを具え、Ｐは１以上の整数とされる。本実施例中、Ｎ値は好ましくは１６、Ｐ値は好ましくは１とされるが、それは説明に便利とするためであり、本発明の使用範囲及び特許請求の範囲を制限するものではない。
【００１１】
図３は本発明のパリティー検査を利用して命令モード切り換えを行なうプロセッサのシステム構造図である。それは命令入力装置３１０、命令キャプチャ装置３２０及び実行モード切り換えロジック３３０を具えている。該命令入力装置３１０は幅が２Ｎ＝３２ビットのメモリ空間を具えて命令を代表する複数の３２ビットワードを保存するのに供される。該命令キャプチャ装置３２０は該命令入力装置３１０の一つの３２ビットワードをキャプチャするのに用いられる。該実行モード切り換えロジック３３０はキャプチャした３２ビットワードが二つのＮ−Ｐ＝１５ビットの命令であるか或いは一つの２（Ｎ−Ｐ）＝３０ビットの命令であるかを判断してプロセッサに１６ビットモード或いは３２ビットモードを実行させる。
【００１２】
本実施例中、該プロセッサはＮ＝１６ビット及び２Ｎ＝３２ビットの二種類のモードを実行でき、該プロセッサが実行する命令セット（ｉｎｓｔｒｕｃｔｉｏｎ  ｓｅｔ）をエンコードする時、該１６ビットモード命令は一つの１６ビットワードで組成され、各１６ビットモード命令は１ビットのパリティービットを具え、該パリティービットは該１６ビットの最上位ビット（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ；ＭＳＢ）とされる。ただし該１６ビットの任意のビットに位置しうる。該３２ビットモード命令は二つの１６ビットワードで組成され、各１６ビットワードは一つのパリティービットと１５ビットの命令コードを具え、各パリティービットは各１６ビットワードの最上位ビット（ＭＳＢ）に位置する。
【００１３】
図４に示されるように、命令を代表する３２ビットワードの特定パリティー状態を偶パリティーとすると、３２ビットワード中に二つの１６ビット命令が含まれる時、第３１ビットが１６ビットモード命令のパリティービットとされ、それは第３０ビットから第１６ビットの全部で１５ビットをＸＯＲ演算した結果であり、第３１ビットから第１６ビットを偶パリティー状態となす。第１５ビットはもう一つの１６ビットモード命令のパリティービットであり、それは第１４ビットから第０ビットの全部で１５ビットをＸＯＲ演算した結果であり、第１５ビットから第０ビットを偶パリティー状態となす。即ち、１６ビットワードが第１パリティー状態（偶パリティー状態）に設定される。
【００１４】
各３２ビットモード命令中に二つのパリティービットが含まれ、即ち３２ビットワード中に、一つの３０ビット命令が含まれる時、第３１ビットは第３０ビットから第１６ビットの合計１５ビットをＸＮＯＲ演算した結果であり、第３１ビットから第１６ビットが奇パリティー状態とされる。第１５ビットは第１４ビットから第０ビットの全部で１５ビットにＸＮＯＲ演算した結果であり、第１５ビットから第０ビットを奇パリティー状態となす。各３２ビットモード命令の各１６ビットワードのパリティービットはその１６ビットワードを第２パリティー状態（奇パリティー状態）と設定する。
【００１５】
一つのプログラムがアセンブラ（ａｓｓｅｍｂｌｅｒ）で翻訳した後、該プログラムを代表する複数の機械コードが該命令入力装置３１０の幅が３２ビットのメモリ空間に保存されてプロセッサによる実行に供される。該命令キャプチャ装置３２０は命令入力装置３１０の３２ビットワードをキャプチャし、該実行モード切り換えロジック３３０はキャプチャした３２ビットワードが二つの１５ビットの命令であるか或いは一つの３０ビットの命令であるかを判断し、これによりプロセッサを１６ビットモード或いは３２ビットモードに切り換える。
【００１６】
該実行モード切り換えロジック３３０は図５に示されるように、キャプチャした３２ビットワードの第３１ビットから第１６ビットに対してＸＯＲ演算を行ないＵＨＰ信号（Ｕｐｐｅｒ  Ｈａｌｆ  Ｐｒｉｔｙ）５１０を得、第１５ビットから第０ビットに対してＸＯＲ演算を行ないＬＨＰ信号（Ｌｏｗｅｒ  Ｈａｌｆ  Ｐａｒｉｔｙ）５２０を得、さらにＵＨＰ信号５１０及びＬＨＰ信号５２０に対してＸＯＲ演算を行ないＷＰ信号（Ｗｏｒｄ  Ｐａｒｉｔｙ）５３０を得、該実行モード切り換えロジック３３０は更に該ＵＨＰ信号５１０、ＬＨＰ信号５２０、及びＷＰ信号５３０により該プロセッサを１６ビットで実行させるか或いは３２ビットで実行させるかを判定する。
【００１７】
図６に示されるように、ＷＰ信号５３０が偶パリティー（Ｅ）の時、このキャプチャした３２ビットワードは少なくとも一つの正確な命令を含むことを示し、ＵＨＰ信号５１０及びＬＨＰ信号５２０がいずれも偶パリティー（Ｅ）の時、このキャプチャした３２ビットワードが二つの１５ビット命令を含むことを示す。ＵＨＰ信号５１０とＬＨＰ信号５２０がいずれも奇パリティー（Ｏ）の時、このキャプチャした３２ビットワードが一つの３０ビット命令を含むことを示す。
【００１８】
ＷＰ信号５３０が奇パリティー（Ｏ）の時、このキャプチャした３２ビットワードが正常な命令を含まないことを示し、これは特殊状態とされる。このような特殊状態は以下の数種類の可能性を有する。即ち、（１）キャプチャした３２ビットワードエリアがプログラムコードエリアでない。（２）キャプチャした３２ビットワードがプログラムコードエリアであるが、ビットにエラーがあるために有効な偶パリティー（Ｅ）が奇パリティー（Ｏ）に変化した。（３）その他の特殊な状態の変換を代表する。本発明の実施例中、ＷＰ信号５３０は偶パリティー（Ｏ）である時、ビットにエラーがあると規定し、データにエラーがあるかの検査を行なう。
【００１９】
図７はプログラムを本発明の技術で翻訳後に生成される機械コードのメモリ位置中での配列方式を示す。そのうちのいくつかの命令フォームは僅かに１５ビット命令を実行すればよく、いくつかの命令フォームは３０ビット命令を実行する必要があり、これにより１序列の３０ビットと１５ビット命令が混雑するプログラムコードが生成し、図７に示されるようであり、本発明の技術によると、３２ビットモード命令及び１６ビットモード命令は同一ブロックに夾雑保存され、プログラムコード密度を高める目的を達成する。
【００２０】
本発明の技術によると、該プロセッサは特別に目的地のアドレスへのジャンプを指定しなくとも、正確な命令モードを判断でき、即ちプロセッサは該実行モード切り換えロジック３３０により、ジャンプアドレスのデータ内容に基づき正確な命令モードを自動判断する。図７は該プロセッサの６種類の異なるアドレスジャンプ状態及び実行モード切り換えロジック３３０が判断する正確な命令モードを示す。各状態は以下のとおりである。
状態（１）：  プロセッサが３２ビット境界（３２−ｂｉｔ  ｂｏｕｎｄａｒｙ）にジャンプし、この時ＷＰ＝（Ｅ）は有効命令を表し、ゆえに該プロセッサはこの３０ビット命令を実行する。
状態（２）：  プロセッサが３２ビット境界（３２−ｂｉｔ  ｂｏｕｎｄａｒｙ）にジャンプし、この時ＷＰ＝（Ｅ）は有効命令を表し、（ＵＨＰ，ＬＨＰ）＝（Ｅ，Ｅ）は二つの１５ビット命令を表し、ゆえにプロセッサは第１の１５ビット命令を実行する。
状態（３）：  プロセッサが３２ビット境界（３２−ｂｉｔ  ｂｏｕｎｄａｒｙ）に未ジャンプで、この時ＷＰ＝（Ｅ）は有効命令を表し、（ＵＨＰ，ＬＨＰ）＝（Ｅ，Ｅ）は二つの１５ビット命令を表し、ゆえにプロセッサは第２の１５ビット命令を実行する。
状態（４）：  プロセッサが３２ビット境界（３２−ｂｉｔ  ｂｏｕｎｄａｒｙ）に未ジャンプで、この時ＷＰ＝（Ｅ）は有効命令を表し、（ＵＨＰ，ＬＨＰ）＝（Ｏ，Ｏ）は一つの３０ビット命令を表し、これによりエラー状態とされ、ゆえにプロセッサは例外（Ｅｘｃｅｐｔｉｏｎ）信号を発生する。
状態（５）：  プロセッサが３２ビット境界（３２−ｂｉｔ  ｂｏｕｎｄａｒｙ）にジャンプし、この時ＷＰ＝（Ｏ）は無効命令を表し、特殊状態とされ、ゆえにプロセッサは例外（Ｅｘｃｅｐｔｉｏｎ）信号を発生する。
状態（６）：  プロセッサが３２ビット境界（３２−ｂｉｔ  ｂｏｕｎｄａｒｙ）に未ジャンプで、この時ＷＰ＝（Ｏ）は無効命令を表し、特殊状態とされ、ゆえにプロセッサは例外（Ｅｘｃｅｐｔｉｏｎ）信号を発生する。
【００２１】
図８に示されるように、第１パリティー状態に奇パリティー状態を採用し、第２パリティー状態に偶パリティー状態を採用することも可能であり、即ち、３２ビットワード中に二つの１６ビット命令が含まれる時、第３１ビットが１６ビットモード命令のパリティービットとされ、それは第３０ビットから第１６ビットの全部で１５ビットに対してＸＮＯＲ演算を行なった結果であり、第３１ビットから第１６ビットを奇パリティー状態となす。第１５ビットは即ちもう一つの１６ビットモード命令のパリティービットとされ、それは第１４ビットから第０ビットの全部で１５ビットに対してＸＮＯＲ演算を行なった結果であり、第１５ビットから第０ビットを奇パリティー状態となす。即ち、１６ビットワードが第１パリティー状態（奇パリティー状態）とされる。
【００２２】
各３２ビットモード命令中に二つのパリティービットが含まれ、即ち３２ビットワード中に一つの３０ビット命令が含まれる時、第３１ビットは第３０ビットから第１６ビットの全部で１５ビットに対してＸＯＲ演算を行なった結果であり、第３１ビットから第１６ビットを偶パリティー状態となす。第１５ビットは第１４ビットから第０ビットの全部で１５ビットにＸＯＲ演算を行なった結果であり、第１５ビットから第０ビットを偶パリティー状態となす。各３２ビットモード命令の各１６ビットワードのパリティービットはその１６ビットワードを第２パリティー状態（偶パリティー状態）に設定する。
【００２３】
もう一種類の実施構造中、命令を代表する３２ビットワードの特定パリティー状態は奇パリティーとされ、即ちＷＰ＝Ｏ（奇パリティー）とされ、この時、正常命令は奇パリティーとされるため、第３１ビットから第１６ビットのパリティー信号ＵＨＰは、必ず第１５ビットから第０ビットのパリティー信号ＬＨＰと反対となる。このとき、正常命令中、もしＵＨＰが第１パリティー状態であれば、即ちＬＨＰは第２パリティー状態となり、即ち、正常命令（ＷＰ＝Ｏ）中、もし第１パリティー状態が偶パリティー（Ｅ）に設定されるなら、該３２ビットワード中に一つの３０ビット命令が含まれることを示し、この時のパリティービット検査表は図９に示されるようである。
【００２４】
図１０はもう一種のパリティービット検査表である。正常命令（ＷＰ＝Ｏ）中、第１パリティー状態が奇パリティー（Ｏ）に設定され、即ちＵＨＰ＝Ｏの時、該３２ビットワード中に二つの１５ビット命令が含まれることを示し、正常命令（ＷＰ＝Ｏ）中、ＵＨＰ＝Ｅの時、該３２ビットワード中、一つの３０ビット命令が含まれることを示す。
【００２５】
以上から分かるように、本発明の技術を使用することにより、プロセッサが分岐（ｂｒａｎｃｈ）或いはジャンプ（ｊｕｍｐ）命令を実行する時に、３２ビット命令の後半部分にジャンプするのを心配する必要がなく、このときもし状態（４）であれば、該プロセッサは例外（Ｅｘｃｅｐｔｉｏｎ）信号を発生し、これによりジャンプアドレスはワード境界或いは３２ビット境界に制限する必要がなくなり、同様に、分岐−リンク及びジャンプ−リンク命令のリターンアドレスもたワード境界或いは３２ビット境界に制限する必要がなく、プログラムコード密度を高めるほか、使用の便利性を増す。また、プロセッサが分岐或いはジャンプ命令を実行してエラーの位置にジャンプするか或いは該プロセッサがハードウエア或いは外界の干渉によりエラーのジャンプアドレスを発生する時、該プロセッサは例外信号を発生し、オペレーションシステムに処理させ、全体のシステムを停頓（ｈａｌｔ）させたり或いは予期不能のエラーを発生する恐れがなく、システムの安定度を増し、エラー許容の目的を達成する。
【００２６】
総合すると、本発明はその目的、手段、効果のいずれにおいても周知の技術の特徴とは異なり、極めて実用価値を有している。なお、以上の実施例は本発明の実施範囲を限定するものではなく、本発明に基づきなしうる細部の修飾或いは改変は、いずれも本発明の請求範囲に属するものとする。
【図面の簡単な説明】
【００２７】
【図１】周知の命令モード切り換えの表示図である。
【図２】別の周知の命令モード切り換えの表示図である。
【図３】本発明のパリティー検査を利用して命令モード切り換えを行なうプロセッサのシステム構造図である。
【図４】本発明のプログラム翻訳時のパリティービット生成の表示図である。
【図５】本発明のプログラム実行時のパリティービット検査の表示図である。
【図６】本発明のパリティービット検査表である。
【図７】本発明のプログラムのメモリ位置中の配列方式及び六種類の異なるジャンプアドレス状態の表示図である。
【図８】本発明のプログラム翻訳時の別のパリティービット生成の表示図である。
【図９】本発明の別のパリティービット検査表である。
【図１０】本発明のさらに別のパリティービット検査表である。
【符号の説明】
【００２８】
３１０  命令入力装置                ３２０  命令キャプチャ装置
３３０  実行モード切り換えロジック  ５１０  ＵＨＰ信号
５２０  ＬＨＰ信号                  ５３０  ＷＰ信号
【図１】
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【図２】
0003688285.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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