(57)【特許請求の範囲】
【請求項１】
シリコン基板上にＭＩＳ型電界効果トランジスタが形成された半導体装置であって、
前記ＭＩＳ型電界効果トランジスタのゲート絶縁膜は、金属・シリコン・酸素・窒素を主成分とする誘電体からなり、該誘電体中の金属の主成分がハフニウム，アルミニウム，若しくはそれらの混合物であって、前記誘電体の膜組成を（ＨｆＯ2）p（Ａｌ2Ｏ3）q（ＳｉＯ2）r（Ｓｉ3Ｎ4）s と表示し、またα＝２×１０11ｃｍ-2，β＝３×１０11ｃｍ-2，γ＝６×１０11ｃｍ-2，δ＝１×１０11ｃｍ-2としたとき、０≦ｚ≦１，０≦ｘ≦１の範囲の値をとるｚ＝ｐ／（ｐ＋ｑ），ｘ＝ｒ／（ｒ＋ｓ）が
【数１】
0003696196.tif 000010
という関係を満たすことを特徴とする半導体装置。
【請求項２】
シリコン基板上にＭＩＳ型電界効果トランジスタが形成された半導体装置であって、
前記ＭＩＳ型電界効果トランジスタのゲート絶縁膜は、金属・シリコン・酸素・窒素を主成分とする誘電体からなり、該誘電体中の金属の主成分がハフニウム，アルミニウム，若しくはそれらの混合物であり、前記誘電体の膜厚方向の各位置における膜組成を（ＨｆＯ2）p’（Ａｌ2Ｏ3）q’（ＳｉＯ2）r’（Ｓｉ3Ｎ4）s’と表すとき、（p’+q’）≧（r’+s’）となる位置が存在し、かつ該位置よりもシリコン基板側に（p’+q’）＜（r’+s’）となる位置が存在し、さらに前記誘電体の膜全体としての組成を（ＨｆＯ2）p（Ａｌ2Ｏ3）q（ＳｉＯ2）r（Ｓｉ3Ｎ4）s と表示し、またα＝２×１０11ｃｍ-2，β＝３×１０11ｃｍ-2，γ＝６×１０11ｃｍ-2，δ＝１×１０11ｃｍ-2としたとき、０≦ｚ≦１，０≦ｘ≦１の範囲の値をとるｚ＝ｐ／（ｐ＋ｑ），ｘ＝ｒ／（ｒ＋ｓ）が
【数２】
0003696196.tif 000011
という関係を満たすことを特徴とする半導体装置。
【請求項３】
シリコン基板上にＭＩＳ型電界効果トランジスタが形成された半導体装置であって、
前記ＭＩＳ型電界効果トランジスタのゲート絶縁膜は、金属・シリコン・酸素・窒素を主成分とする誘電体からなり、該誘電体中の金属の主成分がハフニウム，アルミニウム，若しくはそれらの混合物であり、前記誘電体の膜厚方向の各位置における膜組成を（ＨｆＯ2）p’（Ａｌ2Ｏ3）q’（ＳｉＯ2）r’（Ｓｉ3Ｎ4）s’と表すとき、（p’+q’）≧（r’+s’）となる位置が存在し、かつ該位置よりもゲート電極側に（p’+q’）＜（r’+s’）となる位置が存在し、さらに前記誘電体の膜全体としての組成を（ＨｆＯ2）p（Ａｌ2Ｏ3）q（ＳｉＯ2）r（Ｓｉ3Ｎ4）s と表示し、またα＝２×１０11ｃｍ-2，β＝３×１０11ｃｍ-2，γ＝６×１０11ｃｍ-2，δ＝１×１０11ｃｍ-2としたとき、０≦ｚ≦１，０≦ｘ≦１の範囲の値をとるｚ＝ｐ／（ｐ＋ｑ），ｘ＝ｒ／（ｒ＋ｓ）が
【数３】
0003696196.tif 000012
という関係を満たすことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳ（Metal Insulator Semiconductor）構造を有する電界効果トランジスタが形成された半導体装置に係わり、特に電界効果トランジスタのゲート絶縁膜構造の改良をはかった半導体装置に関する。
【０００２】
【従来の技術】
シリコン半導体集積回路の微細化に伴って、ＭＩＳ型電界効果トランジスタの寸法も微細化している。ＩＴＲＳ（International Technology Roadmap for Semiconductors）の２００１年版によると、２０１０年には４５ｎｍのテクノロジー・ノードで、シリコン酸化膜換算膜厚（Equivalent Physical Oxide Thickness、以下ではＥＯＴと呼ぶ）０．５〜０．８ｎｍが必要とされている。このような極薄ゲート絶縁膜でリーク電流を抑制するためには、誘電率の高いゲート絶縁膜を用いることが必要である。
【０００３】
しかし、従来の技術では、高誘電率のゲート絶縁膜がシリコン熱酸化膜並みの良好なバルク膜質及び界面特性を持つようにできていない。実際、金属酸化物の高誘電率絶縁膜でＭＩＳキャパシタを作製して容量−電圧特性（Ｃ−Ｖ特性）を計測すると、フラットバンド電圧が理想値からずれる現象、Ｃ−Ｖ特性の掃引方向によってＣ−Ｖ特性がゲート電圧方向にシフトするヒステリシス現象など、ゲート絶縁膜として用いるのに望ましくない特性が現れる。また、これらの望ましくない特性を改善するために高誘電率絶縁膜の堆積後にアニールを行えばＥＯＴが増加し、ＩＴＲＳで要求するトランジスタの駆動力が得られなくなる。以上のように、単にシリコン基板上に高誘電率絶縁膜を堆積し、アニールするだけでは、小さなＥＯＴと良好なデバイス特性を両立させることができない。
【０００４】
そこで最近、Ｓｉ基板上に数モノレーヤ程度の界面層を形成し、その上に高誘電率絶縁膜を形成することが試みられている（例えば、特許文献１参照）。この文献には、界面層中に窒素が含まれるとＥＯＴの増加を抑制するのに有効であると記されている。しかし、この場合、高誘電率絶縁膜のみならず界面層にも窒素に起因した電荷が含まれるため、界面層を導入しない場合と比べてフラットバンド電圧のシフト、及びヒステリシス現象が著しく発生する。
【０００５】
界面層を導入したことで顕著に現れるこれらの望ましくない現象のうち、特にヒステリシス現象は、トランジスタのしきい値電圧の揺らぎ、及びドレイン電流の雑音を生じさせるため、その解決は極めて重要な課題となっている。一方、フラットバンド電圧の固定的なシフトは、シリコン基板中の不純物濃度の制御による基板フェルミ・レベルの調整、及びゲートの仕事関数の調整で、ある程度まで補正が可能であり、その解決の重要性はヒステリシス現象の次に来るべきものであると考えられる。
【０００６】
【特許文献１】
特開２０００−４９３４９号公報
【０００７】
【発明が解決しようとする課題】
このように従来、ＭＩＳ型電界効果トランジスタのゲート絶縁膜として高誘電率絶縁膜を用いることが試みられているが、金属酸化物などの高誘電率絶縁膜ではアニールによってＥＯＴの増加を招く。高誘電率絶縁膜とシリコン基板との間に界面層を導入することでＥＯＴを小さくできたが、その一方で、ヒステリシス現象が激しく発生するという問題点が生じた。
【０００８】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、高誘電率絶縁膜と界面層（一般的には、二層ゲート絶縁膜の各層）の組成の関係を制御することによってＭＩＳ型電界効果トランジスタにおけるヒステリシス現象を抑制することができ、ＭＩＳ型電界効果トランジスタのしきい値電圧の均一化をはかり得る半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
【００１０】
即ち本発明は、シリコン基板上にＭＩＳ型電界効果トランジスタが形成された半導体装置であって、前記ＭＩＳ型電界効果トランジスタのゲート絶縁膜は、Ｈｆ，Ａｌ，Ｚｒの少なくとも一つを含む金属酸化物膜と酸窒化物膜との積層構造であり、前記金属酸化物膜と前記酸窒化物膜とはヒステリシス特性が相互に逆方向であり、前記金属酸化物膜と前記酸窒化物膜とで打ち消し合った後に残るヒステリシス電荷量が１×１０11ｃｍ-2以下となるように各膜の材料組成を設定してなることを特徴とする。
【００１１】
また本発明は、シリコン基板上にＭＩＳ型電界効果トランジスタが形成された半導体装置であって、前記ＭＩＳ型電界効果トランジスタのゲート絶縁膜は、金属・シリコン・酸素・窒素を主成分とする誘電体からなり、該誘電体中の金属の主成分がハフニウム，アルミニウム，若しくはそれらの混合物であって、前記誘電体の膜組成を（ＨｆＯ2）p（Ａｌ2Ｏ3）q（ＳｉＯ2）r（Ｓｉ3Ｎ4）s と表示し、またα＝２×１０11ｃｍ-2，β＝３×１０11ｃｍ-2，γ＝６×１０11ｃｍ-2，δ＝１×１０11ｃｍ-2としたとき、０≦ｚ≦１，０≦ｘ≦１の範囲の値をとるｚ＝ｐ／（ｐ＋ｑ），ｘ＝ｒ／（ｒ＋ｓ）が
【数４】
0003696196.tif 000002
という関係を満たすことを特徴とする。
【００１２】
また本発明は、シリコン基板上にＭＩＳ型電界効果トランジスタが形成された半導体装置であって、前記ＭＩＳ型電界効果トランジスタのゲート絶縁膜は、金属・シリコン・酸素・窒素を主成分とする誘電体からなり、該誘電体中の金属の主成分がハフニウム，アルミニウム，若しくはそれらの混合物であり、前記誘電体の膜厚方向の各位置における膜組成を（ＨｆＯ2）p’（Ａｌ2Ｏ3）q’（ＳｉＯ2）r’（Ｓｉ3Ｎ4）s’と表すとき、（p’+q’）≧（r’+s’）となる位置が存在し、かつ前記位置よりもシリコン基板側に（p’+q’）＜（r’+s’）となる位置が存在し、さらに前記誘電体の膜全体としての組成を（ＨｆＯ2）p（Ａｌ2Ｏ3）q（ＳｉＯ2）r（Ｓｉ3Ｎ4）s と表示し、またα＝２×１０11ｃｍ-2，β＝３×１０11ｃｍ-2，γ＝６×１０11ｃｍ-2，δ＝１×１０11ｃｍ-2としたとき、０≦ｚ≦１，０≦ｘ≦１の範囲の値をとるｚ＝ｐ／（ｐ＋ｑ），ｘ＝ｒ／（ｒ＋ｓ）が
【数５】
0003696196.tif 000003
という関係を満たすことを特徴とする。
【００１３】
また本発明は、シリコン基板上にＭＩＳ型電界効果トランジスタが形成された半導体装置であって、前記ＭＩＳ型電界効果トランジスタのゲート絶縁膜は、金属・シリコン・酸素・窒素を主成分とする誘電体からなり、該誘電体中の金属の主成分がハフニウム，アルミニウム，若しくはそれらの混合物であり、前記誘電体の膜厚方向の各位置における膜組成を（ＨｆＯ2）p’（Ａｌ2Ｏ3）q’（ＳｉＯ2）r’（Ｓｉ3Ｎ4）s’と表すとき、（p’+q’）≧（r’+s’）となる位置が存在し、かつ前記位置よりもゲート電極側に（p’+q’）＜（r’+s’）となる位置が存在し、さらに前記誘電体の膜全体としての組成を（ＨｆＯ2）p（Ａｌ2Ｏ3）q（ＳｉＯ2）r（Ｓｉ3Ｎ4）s と表示し、またα＝２×１０11ｃｍ-2，β＝３×１０11ｃｍ-2，γ＝６×１０11ｃｍ-2，δ＝１×１０11ｃｍ-2としたとき、０≦ｚ≦１，０≦ｘ≦１の範囲の値をとるｚ＝ｐ／（ｐ＋ｑ），ｘ＝ｒ／（ｒ＋ｓ）が
【数６】
0003696196.tif 000004
という関係を満たすことを特徴とする。
【００１４】
（作用）
本発明において、ゲート絶縁膜のヒステリシス現象を抑制する作用は、以下のように説明される。
【００１５】
本発明者の実験結果によれば、ｐ型シリコン基板上にキャパシタ絶縁膜として高誘電率絶縁膜を直接形成し、その上にゲート電極を蒸着してキャパシタを作製し、空乏領域から蓄積領域にわたるＣ−Ｖ特性を計測したところ、図１（ａ）のように、Ｃ−Ｖ特性は時計回りのヒステリシスを示した。一方、ｐ型シリコン基板上にキャパシタ絶縁膜としてシリコン酸窒化膜を用いたキャパシタを作製すると、図１（ｂ）のように、空乏領域から蓄積領域にわたるＣ−Ｖ特性は反時計回りのヒステリシスを示した。
【００１６】
上記のヒステリシス現象の時計回り・反時計回りの振る舞い方の違いは、高誘電率絶縁膜は電界印加に対して遅れを持つ分極成分が存在し（残留分極型ヒステリシス）、また窒素を含んだ界面層には電界印加に対して遅れを持ったキャリア捕獲の成分が存在する（キャリア注入型ヒステリシス）というモデルで矛盾なく説明することができる。
【００１７】
高誘電率絶縁膜とシリコン酸窒化膜界面層からなる積層ゲート絶縁膜のヒステリシス現象は、この両者の足し合わせで決まると考えられる。即ち、高誘電率絶縁膜と界面層で向きの違うヒステリシスが現れるので、その両者が打ち消し合うように高誘電率絶縁膜と界面層の関係を制御すれば、ヒステリシス現象を抑制・消失させることができる。
【００１８】
本発明者らは、不純物の極めて少ない高誘電率絶縁膜及び界面層を用いて、ヒステリシス現象として現れる電荷の大きさを実験的に評価した。その結果は、次のようにまとめられる。ＨｆＯ2 における時計回りのヒステリシスに関わる発生電荷密度は、
ΔＮhys（ＨｆＯ2）＝α＝２×１０11ｃｍ-2
である。また、Ａｌ2Ｏ3 における時計回りのヒステリシスに関わる発生電荷密度は、
ΔＮhys（Ａｌ2Ｏ3）＝β＝３×１０11ｃｍ-2
である。従って、ハフニウム・アルミニウム・オキサイド（ＨｆＯ2）z（Ａｌ2Ｏ3）1-z における時計回りのヒステリシスに伴う発生電荷密度は、その組成ｚ（０≦ｚ≦１）の関数として
ΔＮhys（ｚ）＝αｚ＋β（１−ｚ）
と表される。
【００１９】
一方、界面層のシリコン酸窒化膜（ＳｉＯ2）x（Ｓｉ3Ｎ4）1-x の反時計回りのヒステリシスに関わる発生電荷密度は、平均配位数の増分の２乗（Ｎav(x)−Ｎeq）2 に比例した欠陥が発生するというＬｕｃｏｖｋｓｙらのモデルをもとにして、
ΔＮhys(x)＝γ（Ｎav(x)−Ｎeq）2 ［ｃｍ-2］
と表される。ここで、実験評価から、γ＝６×１０11ｃｍ-2であることが判っている。また、Ｎeq＝８／３＝２．６７はＳｉＯ2 の平均配位数である。また、
【数７】
0003696196.tif 000005
である。
【００２０】
なお、このようにして求められたヒステリシス電荷の大きさは、誘電体及び界面層の膜厚に依存しない。その理由は次の通りである。図１に示したように、残留分極型のヒステリシスは誘電体層の両端のヒステリシス電荷として現れ、バルク中は膜厚に拘わらず分極が打ち消し合うため、膜厚に依存せずに一定量のヒステリシス電荷が現れる。また、キャリア注入型のヒステリシスの場合は、ヒステリシスを生じさせるキャリア注入・放出が界面から一定のトンネル距離のところで起こり、その状況は界面層の膜厚が厚くなっても変化しないため、ヒステリシスの大きさが界面層の膜厚に依存しない。
【００２１】
以上述べたように、（ＨｆＯ2）z（Ａｌ2Ｏ3）1-z ／（ＳｉＯ2）x（Ｓｉ3Ｎ4）1-x 積層膜でヒステリシス現象を抑制して消失させるためには、時計回りと反時計回りのヒステリシス電荷を等しくするようにすればよい。その条件は、両層の組成の間にΔＮhys(z)＝ΔＮhys(x) という関係が成り立つことである。上記の実験の評価結果をもとにすると、Ｈｆ，Ａｌ，Ｏからなる高誘電率絶縁膜の組成ｚと、界面層のシリコン酸窒化膜の組成ｘとの間の関係として、０≦ｚ≦１，０≦ｘ≦１の範囲の値をとるｚとｘの関係として、
【数８】
0003696196.tif 000006
【００２２】
が満たされればよい。即ち、この式が成り立つようにＨｆ，Ａｌ，Ｏからなる誘電体の組成ｚと、Ｓｉ，Ｏ，Ｎからなる界面層の組成ｘの関係を調整すれば、図２に示すように、ヒステリシスは完全に消失する。
【００２３】
また、ヒステリシスが完全に消滅しなくとも、高誘電体層と界面層のヒステリシスの打ち消し合いによるフラットバンド電圧（若しくはしきい値電圧）の変動が許容範囲以内に収まればトランジスタ動作に大きな支障を来たさない。ここで、許容されるフラットバンド電圧の変動量は、ＩＴＲＳでＥＯＴのばらつき（３σ）が４％以内とすべきとしていることを参考にして、以下のように決められる。
【００２４】
実効電界（シリコン酸化膜に換算した電界）５ＭＶ／ｃｍでトランジスタを動作させるならば、ゲート絶縁膜厚のばらつきによるＥＯＴの４％の変動は、ＥＯＴ＝１ｎｍで２０ｍＶのゲート・オーバードライブ電圧（Ｖｇ−Ｖth）の変動に相当する。ヒステリシスの発生によるフラットバンド電圧の変動は、ゲート絶縁膜厚のばらつきに起因するゲート・オーバードライブ電圧の変動に対して更に付け加わるので、ＥＯＴ＝１ｎｍにおいて２０ｍＶよりも小さくなくてはいけない。
【００２５】
現状の集積回路の研究開発におけるゲート絶縁膜厚の制御性を念頭に置くと、膜厚ばらつきとヒステリシスの発生によるゲート・オーバードライブ電圧の変動の合計を４％以内に抑えるためには、ヒステリシスによるフラットバンド電圧の変動を１σ相当以内（ＥＯＴ＝１ｎｍでフラットバンド電圧シフト量６ｍＶ以内）に抑えることを目標とすればよい。この条件は、高誘電率層と界面層とで打ち消し合った後に残るヒステリシス電荷量が、
｜ΔＮhys(z)−ΔＮhys(x)｜≦δ
δ＝１×１０11ｃｍ-2
を満たすことに相当する。この残留電荷の条件は、（ＨｆＯ2）z（Ａｌ2Ｏ3）1-z／（ＳｉＯ2）x（Ｓｉ3Ｎ4）1-x 積層膜の各層の膜組成ｚとｘの関係として
【数９】
0003696196.tif 000007
と表される。
【００２６】
次に、ＭＩＳ型電界効果トランジスタのゲート・オーバードライブ電圧の変動以外に考慮すべきこととして、トランジスタの移動度の変動がある。即ち、ヒステリシス電荷が発生することでトランジスタのチャネル領域の反転層電荷量が変化する以外に、ゲート絶縁膜中のヒステリシス電荷量の変動による、リモート電荷散乱移動度の変動が生じる。この移動度の変動は、ヒステリシス電荷がシリコン基板界面近くにあるほど大きいので、界面層と高誘電体層による残留ヒステリシス電荷が許容範囲内にある限り、シリコン基板界面から遠くのヒステリシス電荷が相対的に大きく、シリコン基板界面から近くのヒステリシス電荷が相対的に小さいほど、トランジスタの移動度（キャリア速度）の変動を抑えるという点で有利になる。
【００２７】
ゲート電極／（ＨｆＯ2）z（Ａｌ2Ｏ3）1-z ／（ＳｉＯ2）x（Ｓｉ3Ｎ4）1-x ／Ｓｉ基板のスタック構造では、この条件は０≦ΔＮhys(z)−ΔNhys(x)≦δと表される。即ち、Ｈｆ，Ａｌ，Ｏの高誘電率絶縁層による時計回りのヒステリシスが、Ｓｉ，Ｏ，Ｎ界面層の反時計回りのヒステリシスよりも、許容範囲内で大きいという条件であり、
【数１０】
0003696196.tif 000008
と表される。
【００２８】
また、同様のことを、ゲート電極／（ＳｉＯ2）x（Ｓｉ3Ｎ4）1-x ／（ＨｆＯ2）ｚ（Ａｌ2Ｏ3）1-z ／Ｓｉ基板というスタック構造でゲート電極側に酸窒化層を持ってくる場合に適用すると、高誘電体層側のヒステリシス電荷を界面酸窒化膜層のヒステリシス電荷よりも小さくすることが必要である。残留ヒステリシス電荷が許容範囲内にある条件を考慮すれば、ｘとｚの関係は
【数１１】
0003696196.tif 000009
となる。
【００２９】
以上のｘとｚの関係式を、図２に示した。その範囲内に各層の組成ｘとｚを取ることで、ヒステリシス現象を抑制した電界効果トランジスタを実現することができる。なお、簡単のためにここでは、高誘電体層と界面層の完全な２層構造を仮定して図２の関係を導いたが、多層膜からなるゲート絶縁膜でも同様の考え方が適用できる。さらに、ヒステリシス電荷は各元素の量に比例して発生する性質を持つので、ゲート絶縁膜を構成する各層の間で元素の相互拡散があったとしても、各元素がゲート絶縁膜から外部に消失しない限り、上記の議論は同様に有効である。
【００３０】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００３１】
なお、以下の実施形態では、ハフニウム・アルミニウム・オキサイドの場合の例について説明するが、化学的な性質が近いジルコニウム・アルミニウム・オキサイド、若しくはゲート絶縁膜の金属元素がハフニウムとジルコニウムの混合物である、ハフニウム・ジルコニウム・アルミニウム・オキサイドでも、請求項に記載した係数α，β，γ，δの値が異なるだけで、同様の議論が成り立つ。
【００３２】
（第１の実施形態）
図３及び図４は、本発明の第１の実施形態に係わるＭＩＳＦＥＴの製造工程を示す断面図である。ここではｎチャネルＭＩＳＦＥＴの例を示すが、ｐチャネルＭＩＳＦＥＴでも導電型がｐ型とｎ型で入れ替わるだけであり、同様の作製過程を実施することができる。
【００３３】
まず、図３（ａ）に示すように、単結晶のｐ型シリコン基板２１の表面に、素子分離の役割を果たす深い溝を形成し、この溝をＣＶＤ法によりシリコン酸化膜２３で埋め込み、素子分離領域２２を形成する。
【００３４】
次いで、図３（ｂ）に示すように、ゲート絶縁膜２４を形成する。なお、このゲート絶縁膜２４の詳しい形成方法は、後でまとめて述べる。
【００３５】
次いで、図３（ｃ）に示すように、ゲート絶縁膜２４の上部に窒化チタン膜２５をスパッタ法によって形成する。窒化チタンは、シリコンのバンドギャップの中央近くの仕事関数を持つ。ＭＩＳＦＥＴのしきい値電圧の低電圧化の要請から、ｎチャネルＭＩＳＦＥＴではシリコンの伝導帯近くの仕事関数を有する金属若しくは金属窒化物、ｐチャネルＭＩＳＦＥＴではシリコンの価電子帯近くの仕事関数を有する金属若しくは金属窒化物を使う場合があり、窒化チタンの代わりに、そのような金属若しくは金属窒化物を使ってもよい。また、スパッタ法の代わりにＣＶＤ（Chemical Vapor Deposition）法など、他の方法で窒化チタン膜２５を形成してもよい。
【００３６】
次いで、窒化チタン膜２５の上に、スパッタ法でＳｉＯ2 膜２６を堆積する。このＳｉＯ2 膜２６はＴＥＯＳのプラズマＣＶＤなど、他の方法で堆積してもよい。
【００３７】
次いで、図４（ｄ）に示すように、ＳｉＯ2 膜２６の上にフォトレジストを塗布した後、光や電子ビームリソグラフィによりフォトレジストパターン２７を形成する。
【００３８】
次いで、図４（ｅ）に示すように、フォトレジストパターン２７をマスクとして用い、順にＳｉＯ2 膜２６と窒化チタン膜２５の反応性イオンエッチングを行い、第１のゲート電極を形成する。その後、フォトレジストパターン２７を除去する。
【００３９】
次いで、砒素のイオン注入を、例えば加速電圧４０ｋｅＶ、ドーズ量３×１０15ｃｍ-2の条件で行って、ｎ+ 型ソース領域２８、ｎ+ 型ドレイン領域２９を形成する。その後、希釈フッ酸系の溶液処理若しくは反応性エッチングを行い、第１のゲート電極直下以外の領域のゲート絶縁膜２４を除去する。このとき、同時に、第１のゲート電極の上層のＳｉＯ2 膜２６の全部若しくは一部も除去される。
【００４０】
次いで、図４（ｆ）に示すように、全面にシリコン酸化膜をＣＶＤ法（若しくはスパッタ法）により堆積し、層間絶縁膜３０を形成する。この後、層間絶縁膜３０上にコンタクトホール形成用のフォトレジストパターン（不図示）を形成し、これをマスクとして反応性イオンエッチング法により層間絶縁膜３０をエッチングして、コンタクトホールを開口する。最後に、全面にＡｌ膜をスパッタ法により形成した後、これをパターニングして、ソース電極２１０、ドレイン電極２１１、及び第２のゲート電極２１２を形成してｎチャネルＭＩＳＦＥＴが完成する。
【００４１】
次に、図５を用いて、ゲート絶縁膜２４の形成工程の詳細を説明する。本実施形態では、窒化膜から成る界面層を形成した後にＨｆＯ2 を堆積した。
【００４２】
素子領域が定義された試料に対して、ゲート絶縁膜形成の前処理として希釈フッ酸処理を行った。この前処理工程は、標準的なＲＣＡ洗浄でもよいし、その他の洗浄工程でもよい。
【００４３】
次いで、前処理が終了したウェハに対して界面窒化層の形成を行った。本実施形態では、ＲＴＡ（Rapid Thermal Annealing）のチャンバに１Torrのアンモニアを導入し、８５０℃，３分間の加熱を行った。界面窒化膜形成の工程は、アンモニア窒化以外に、ラジカル窒化やプラズマ窒化を行ってもよい。ラジカル窒化のプロセスの一例は、１０-4Torrの窒素ガスを流しているチャンバにＲＦ（１３．５６ＭＨｚ），２００Ｗを印加し、５００℃で２分間保持することである。このような方法に限らず、他にも様々な窒化法・プロセス条件を用いることができる。
【００４４】
なお、ここでは“界面窒化層”を形成したと説明したが、アンモニア中の残留ガス、特にＨ2Ｏの影響で実際には“界面酸窒化膜”になっていることが多い。また、界面窒化膜を形成した試料を大気中に取り出すことでも酸化が進行し、窒化膜が酸窒化膜に変化する。
【００４５】
界面窒化層を形成した後に、レーザー・アブレーション（pulsed laser ablation）法で膜厚２ｎｍのＨｆＯ2 を堆積した。本実施形態では、ＫｒＦエキシマ・レーザーを用いて、２００℃，０．１Torrの窒素雰囲気下でＨｆＯ2 の堆積を行った。ＨｆＯ2 の堆積法はレーザー・アブレーション法に限ることはなく、スパッタ法・ＣＶＤ法など、様々な方法を用いることができる。
【００４６】
引き続いて、ＲＴＡ装置を用いて、窒素雰囲気下で８５０℃，３０秒のポスト・デポジション・アニールを行った。このＲＴＡの条件は、ゲート絶縁膜・基板界面の欠陥を減少すること、及び窒素雰囲気中の残留酸素によってゲート絶縁膜の電気膜厚が増加しないこと、の両方を満たすように決めるべきである。従って、装置の仕様，窒素ガスの性質（残留不純物濃度）によって、ここに示した条件とは異なる温度・時間でアニールをすることがあり得る。
【００４７】
次に、スパッタ装置を用いて、１００ｎｍの窒化チタン（ＴｉＮ）を堆積した。本実施形態ではゲート電極として窒化チタンを用いたが、活性化アニールの耐熱性が確保できれば他の金属でもよい。ＭＩＳＦＥＴのしきい値電圧の制御を考慮してゲート電極材料を選ぶべきである。また、従来の電界効果トランジスタのように多結晶シリコンを使うことも可能である。その場合は、導電性ゲート電極上にＳｉＯ2 膜を形成する工程を省略すればよい。
【００４８】
以上で本実施形態によるゲート絶縁膜形成の方法の説明を終えるが、本実施形態の有効性を示すために更に、界面層の形成をアンモニア窒化，プラズマ酸窒化などの様々な方法で行って界面層の窒素濃度を幅広く変化させた試料でＨｆＯ2 の堆積とＲＴＡを行い、ＭＩＳキャパシタを形成した。これらのキャパシタのヒステリシス量と、界面層の組成（界面層の形成直後、及びＲＴＡ後）の関係を調べた結果を、図６にまとめた。
【００４９】
図６の縦軸のヒステリシス量は、ゲート電圧を正の側から負の側へ掃引する場合のフラットバンド電圧Ｖfb(hl)と、ゲート電圧を負の側から正の側へ掃引する場合のフラットバンド電圧Ｖfb(lh)との差：ΔＶfb＝Ｖfb(lh)−ΔＶfb(hl)で定義した。図６の菱形の記号の横軸は界面酸窒化層形成直後の組成をＡＥＳ（Auger Electron Spectroscopy）で評価した結果を、また正方形の記号はＲＴＡ後の界面酸窒化層の組成を、それぞれ表している。
【００５０】
本実施形態の方法では、界面酸窒化膜の組成値ｘ：（ＳｉＯ2）x（Ｓｉ3Ｎ4）1-x がＲＴＡ後の最終状態（キャパシタ形成後の状態）で０．６５から０．７５の範囲に入っており、ヒステリシスの大きさ６ｍＶ以内（ＥＯＴ＝２ｎｍ）を達成することができた。
【００５１】
（第２の実施形態）
本発明の第２の実施形態に係わるＭＩＳＦＥＴの素子構造は、第１の実施形態と同様なので詳細な説明は省略する。本実施形態は、ゲート絶縁膜の製造工程のみが第１の実施形態と異なる。そこで、ゲート絶縁膜の製造工程について、図７を用いて詳細に説明する。
【００５２】
素子領域を定義する工程までを行った試料に対して、ゲート絶縁膜形成の前処理を施した。ここでは希釈フッ酸処理を行ったが、その代わりに標準的なＲＣＡ洗浄など、他の洗浄工程に代替することもできる。
【００５３】
次に、前処理が終了したウェハに対して界面窒化層の形成を行った。本実施形態では、ＲＴＡのチャンバに１Torrのアンモニアを流し、８５０℃，３分間の加熱を行った。第１の実施形態の場合と同じく、界面窒化層の形成は、ラジカル窒化、プラズマ窒化など、アンモニア窒化以外の方法で代替することもできる。なお、ここでは“界面窒化層”の形成と説明したが、実際にはアンモニア中の微量の残留ガスの影響で”界面酸窒化層”になっていることが多い。
【００５４】
次に、レーザー・アブレーション法で膜厚２ｎｍのゲート絶縁膜を堆積した。本実施形態では、組成を制御したハフニウム・アルミニウム酸化物のターゲットを用い、ＫｒＦエキシマ・レーザーを使って、２００℃，０．１Torrの窒素雰囲気下でハフニウム・アルミニウム酸化層（ＨｆＡｌＯ）の堆積を行った。なお、ＨｆＡｌＯの堆積法としては、レーザー・アブレーション法以外に、スパッタ法・ＣＶＤ法など多様な方法を用いることができる。
【００５５】
次に、ＲＴＡ装置を用いて、窒素雰囲気下で９００℃，３０秒のポスト・デポジション・アニールを行った。このＲＴＡによって、ゲート絶縁膜及び基板界面の欠陥を減少させることができる。しかし、一方では窒素ガス中の微量の残留酸素によってゲート絶縁膜の電気膜厚が増加する可能性があるので、欠陥の減少と電気膜厚増加の抑制を両立することを念頭に置いてアニール条件を決めるべきである。
【００５６】
ここで、Ａｌ2Ｏ3 中の酸素拡散は、ＨｆＯ2 中よりも遅いことが知られている。従って、ＨｆＡｌＯ中の酸素拡散はＨｆＯ2 と比べて遅くなる。このことは、第１の実施形態の場合（ＨｆＯ2）と比べて、高いアニール温度を使えることを意味しており、本実施形態では９００℃のアニールを実施した。
【００５７】
ＨｆＡｌＯの堆積に引き続き、スパッタ装置を用いて１００ｎｍの窒化チタン（ＴｉＮ）を堆積した。この実施形態ではゲート電極に窒化チタンを用いたが、活性化アニール時の耐熱性が確保できる他の金属及び金属窒化物も使用できる。もちろん、従来の電界効果トランジスタのように多結晶シリコンを使うことも可能であり、様々なゲート電極材料を用いることができる。
【００５８】
ＲＴＡ後のゲート絶縁膜のＭＥＩＳ（Medium energy ion scattering）の分析結果によると、界面酸窒化膜層の組成ｘ＝０．７、またＨｆＡｌＯ層の組成ｚ＝０．８であった。前記図２から判るように、この場合、ヒステリシス量は許容範囲内に抑えられているが、シリコン基板近くに存在する界面酸窒化膜層の反時計回りのヒステリシス量が、ゲート側のＨｆＡｌＯ膜層の時計回りのヒステリシス量よりも少なくなっているため、チャネルキャリアの移動度の揺らぎの抑制に有利な条件になっている。
【００５９】
（第３の実施形態）
本発明の第３の実施形態に係わるＭＩＳＦＥＴの素子構造も、第１の実施形態と同様なので説明は省略する。本実施形態は、ゲート絶縁膜及びゲート電極の製造工程が第１、第２の実施形態と異なるので、その部分に関して図８を用いて詳細に説明する。
【００６０】
素子形成の領域を作製した試料に対して、ゲート絶縁膜形成の前処理を施した。ここでは希釈フッ酸処理を行ったが、他の洗浄工程に代替してもよい。本実施形態では界面層の形成は行わなかったが、その代わりに１，２モノレーヤ程度のごく薄い界面窒化膜層若しくは酸窒化膜層を、アンモニア窒化、ラジカル窒化、ダイレクト・プラズマ窒化、リモート・プラズマ窒化などの方法で形成してもよい。
【００６１】
次に、ＨｆＡｌＯのターゲットを用いたＲＦスパッタ法で、ゲート絶縁膜として膜厚５ｎｍのＨｆＡｌＯ膜を形成した。なお、ＨｆＡｌＯ膜の堆積法としては、ＭＯＣＶＤ法、ｌａｙｅｒ−ｂｙ−ｌａｙｅｒのＣＶＤ法など、その他の方法とプロセス条件を用いても構わない。引き続き、スパッタ法を用いて、ゲート絶縁膜の表面に酸窒化膜層を形成した。なお、このように表面酸窒化層を形成することは、ヒステリシスの抑制のみならず、ゲート電極からの元素の拡散を抑制するのにも有効である。
【００６２】
その次に、ＲＴＡ装置を用いて、窒素雰囲気下で９００℃，３０秒のポスト・デポジション・アニールを行った。このＲＴＡによって、ゲート絶縁膜及び基板界面の欠陥を減少させた。Ａｌ2Ｏ3 中の酸素拡散は、ＨｆＯ2 中よりも何桁も遅いので、ＨｆＡｌＯの場合もＲＴＡの温度がかなり高くても窒素雰囲気中の残留酸素の影響によるゲート絶縁膜の膜厚増加は問題とならない。
【００６３】
ゲート絶縁膜の堆積に引き続き、スパッタ装置を用いて１００ｎｍの窒化チタン（ＴｉＮ）を堆積した。この実施形態ではゲート電極に窒化チタンを用いたが、活性化アニール時の耐熱性が確保できる他の金属及び金属窒化物も使用できる。もちろん、従来の電界効果トランジスタのように多結晶シリコンを使うことも可能であり、様々なゲート電極材料を用いることができる。
【００６４】
ＲＴＡ後のゲート絶縁膜のＭＥＩＳの分析結果によると、ゲート側の界面酸窒化膜層の組成ｘ＝０．４、また、シリコン基板側のＨｆＡｌＯ層の組成ｚ＝０．８であった。前記図２から判るように、この場合、ヒステリシス量は許容範囲内に抑えられているが、シリコン基板近くに存在するＨｆＡｌＯ層の時計回りのヒステリシス量が、ゲート側界面側の酸窒化膜層の反時計回りのヒステリシスよりも少なくなっているため、チャネルキャリアの移動度の揺らぎの抑制に有利な条件になっている。
【００６５】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、ゲート絶縁膜を成す金属酸化物膜における金属の主成分をＨｆ，Ａｌ，或いはこれらの混合物としたが、これら以外にＺｒを用いることも可能である。つまり、金属酸化物膜における金属の主成分としては、Ｈｆ，Ａｌ，Ｚｒの少なくとも一つを用いることが可能である。つまり、ゲート絶縁膜は、Ｈｆ，Ａｌ，Ｚｒの少なくとも一つを含む金属酸化物膜と酸窒化物膜との積層構造であればよい。
【００６６】
また、実施形態でＭＩＳＦＥＴについて説明したが、ＭＩＳ型のキャパシタに適用できるのは勿論のことである。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００６７】
【発明の効果】
以上詳述したように本発明によれば、Ｈｆ，Ａｌ，Ｓｉ，Ｏ，Ｎなどからなるゲート絶縁膜、特にハフニウム・アルミニウム・オキサイド層とシリコン酸窒化界面層の積層ゲート絶縁膜において、Ｈｆ，Ａｌ，Ｏの組成とＳｉ，Ｏ，Ｎの組成の関係を適切に選ぶことによって、当該ゲート絶縁膜のＣ−Ｖ特性のヒステリシスを抑制することができる。従って、ＭＩＳＦＥＴのしきい値電圧の不安定性を抑制した信頼性の高い集積回路を構成することが可能となる。
【図面の簡単な説明】
【図１】本発明の原理を説明するためのもので、高誘電率絶縁膜と界面層との積層によりヒステリシスが抑制される様子を示す模式図。
【図２】本発明に関わるＨｆＡｌＯ／ＳｉＯＮ積層膜の組成とヒステリシスとの関係を示す図。
【図３】第１の実施形態に係わるｎチャネルＭＩＳＦＥＴの製造工程を示す断面図。
【図４】第１の実施形態に係わるｎチャネルＭＩＳＦＥＴの製造工程を示す断面図。
【図５】第１の実施形態におけるゲート絶縁膜の製造工程を示す流れ図。
【図６】第１の実施形態及び他の条件で形成した試料のヒステリシス量の界面層組成に対する依存性を示す特性図。
【図７】第２の実施形態におけるゲート絶縁膜の製造工程を示す流れ図。
【図８】第３の実施形態におけるゲート絶縁膜の製造工程を示す流れ図。
【符号の説明】
２１…p型シリコン基板
２２…素子分離用の溝
２３…シリコン酸化膜(素子分離領域)
２４…ゲート絶縁膜
２５…窒化チタン膜
２６…シリコン酸化膜
２７…フォトレジストパターン
２８…ｎ+ 型ソース領域
２９…ｎ+ 型ドレイン領域
３０…シリコン酸化膜（層間絶縁膜）
２１０…ソース電極（金属電極）
２１１…ドレイン電極（金属電極）
２１２…ゲート電極（金属電極）
【図１】
0003696196.tif 000013
【図２】
0003696196.tif 000014
【図３】
0003696196.tif 000015
【図４】
0003696196.tif 000016
【図５】
0003696196.tif 000017
【図６】
0003696196.tif 000018
【図７】
0003696196.tif 000019
【図８】
0003696196.tif 000020