(57)【特許請求の範囲】
【請求項１】
１つの電圧レベルから、異なる電圧レベルまで論理電圧状態を変換するためのリセット優先レベルシフト回路であって、
上記レベルシフト回路は、
パワーＭＯＳＦＥＴをターンオンするための出力信号を発生するセットレベル回路と、
上記パワーＭＯＳＦＥＴをターンオフするためのリセットレベル回路と、
上記リセットレベル回路に結合したリセット信号と、上記セットレベル回路に結合したセットレベル信号とを発生させるパルス発生器と、
上記リセットレベル回路及びセットレベル回路は上記パルス発生器への入力信号に応答し、
上記セットレベル回路を作動させのに必要な値より低い入力信号によって上記パワーＭＯＳＦＥＴをターンオフさせる上記リセットレベル回路を作動させる上記リセットレベル回路に接続されたリセット優先回路手段と
からなるリセット優先レベルシフト回路。
【請求項２】
請求項１に記載の回路において、さらに、上記セットおよびリセットレベル回路の出力に接続されたラッチ論理回路手段を備え、該ラッチ論理回路手段は、上記パワーＭＯＳＦＥＴに結合し、上記セットおよびリセットレベル回路からのそれぞれのセットおよびリセット信号に応答して、上記パワーＭＯＳＦＥＴをターンオン／オフするためのゲート信号を発生する、ことからなるリセット優先レベルシフト回路。
【請求項３】
請求項１または請求項２に記載の回路において、上記セットおよびリセットレベル回路はそれぞれ、それぞれの動作に対してしきい値レベルを持ち、上記セットレベル回路の上記しきい値レベルが上記リセットレベル回路のしきい値レベルよりも低くなる、ことからなるリセット優先レベルシフト回路。
【請求項４】
請求項１または請求項２に記載の回路において、上記セットおよびリセットレベル回路はそれぞれ、上記セットおよびリセットレベル出力を発生する電圧降下抵抗器を有し、上記リセットレベル回路中の上記抵抗器は、上記セットレベル回路中の上記抵抗器よりも高い抵抗値を持つ、ことからなるリセット優先レベルシフト回路。
【請求項５】
請求項１ないし請求項４のいずれか一に記載の回路において、上記パワーＭＯＳＦＥＴはハーフブリッジ回路内で接続された１対のパワーＭＯＳＦＥＴの高電圧側のパワーＭＯＳＦＥＴであり、上記リセット優先レベルシフト回路は、上記リセットレベル回路に印加されるノイズ信号により、上記パワートランジスタ対の同時のターンオンを阻止する、ことからなるリセット優先レベルシフト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、回路における意図しない瞬間的なノイズパルスによって誤動作をしない新しいレベルシフト回路に関する。
【０００２】
【従来の技術】
小さな制御信号の電位をより高いあるいはより低い電圧レベルまでシフトするレベルシフト回路はよく知られており、またしばしばパワー集積回路チップに集積される。このタイプの典型的なデバイスには、本願の出願人であるインターナショナル・レクティファイアー・コーポレーション（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｒｅｃｔｉｆｉｅｒ  Ｃｏｒｐｏｒａｔｉｏｎ）社製のＩＲ２１１２がある。ＩＲ２１１２は、独立した高圧側と低圧側出力チャネルを有した、パワーＭＯＳＦＥＴあるいは絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴと称す。）のゲートを駆動する高電圧、高速ＭＯＳゲートパワーデバイスである。それは、ドライバチップのユーザにより与えられる論理入力を持つ。浮遊高圧側チャネルが、６００ボルト以下で高電圧レール（ａ  ｈｉｇｈ  ｖｏｌｔａｇｅ  ｒａｉｌ）をオフにするＩＧＢＴかＮチャネルＭＯＳＦＥＴを駆動するために使用されてもよい。以後、「パワーＭＯＳＦＥＴ」という語は、制御回路に対し、単独であっても集積されていても、それに拘わらず従来のパワーＭＯＳＦＥＴ、ＩＧＢＴ、サイリスタを含むＭＯＳゲートデバイスを総称して使用する。
【０００３】
【発明が解決しようとする課題】
そのような高電圧パワー集積回路チップ内で使用されるレベルシフト回路は、しばしば、チップ内での電力浪費を減少するために、セット用とリセット用との２つの同じレベルシフト回路ブランチを備えている。そのような回路において、入力論理信号は、立上りおよび立下り端が狭い２つのパルスに変換されている。論理信号の代わりに、これら２つのパルスのレベルをシフトすることにより、レベルシフト回路は、ごく短時間でターンオンし、それにより非常に少ない電力を消費する。
【０００４】
そのようなレベルシフト回路に関して起こりうる問題は誤動作である、すなわち、ノイズグリッチ（ｇｌｉｔｃｈ）かあるいは誤パルスの影響下での、論理入力により要求されてない出力の発生である。セット用とリセット用のブランチが同一であるため、損失を出し始めた回路が機能的になるバイアス条件下で動作している時、過程での変動によりブランチのどちらか１つが最初に機能を失う。予測不能に対するこのバイアス条件が、チップの入力でノイズグリッチと結合すると、レベルシフト回路とチップの両方の出力が所望でない信号を発生する。
【０００５】
パワー集積回路チップの用途において、もしセット用ブランチのみが入力グリッチに応答した場合、その出力は「ＨＩＧＨ」のままである。これにより、もしチップが半ブリッジあるいはトーテムポール配列のパワーＭＯＳＦＥＴに対するドライバとして使用された場合、駆動された半ブリッジ回路において、望ましくない「シュートスルー（ｓｈｏｏｔ−ｔｈｒｏｕｇｈ）」状態を引き起こす。この状態の良い例は、半ブリッジ回路の逆回復の間にあり、ノイズグリッチがドライバ集積回路の入力で発生するのと同時に、半ブリッジの出力が接地以下に降下する。
【０００６】
本発明の目的は、突発的なノイズパルスによって誤動作をしないレベルシフト回路を提供することである。
【０００７】
【課題を解決するための手段】
本発明に係るリセット優先レベルシフト回路は、１つの電圧レベルから、異なる電圧レベルまで論理電圧状態を変換するためのリセット優先レベルシフト回路であって、上記レベルシフト回路は、パワーＭＯＳＦＥＴをターンオンするための出力信号を発生するセットレベル回路と、上記パワーＭＯＳＦＥＴをターンオフするためのリセットレベル回路と、上記リセットレベル回路に結合され、リセット信号と上記パルス発生器への入力信号に応答する上記セットレベル回路に結合したセットレベル信号を発生するパルス発生器と、上記レベルシフト回路に接続され、上記セットレベルシフト回路を作動させるために必要な値より低い入力信号で、上記リセットレベル回路を作動し、上記パワーＭＯＳＦＥＴをターンオフするリセット優先回路手段とからなる。
【０００８】
好ましくは、上記のリセット優先レベルシフト回路において、さらに、ラッチ論理回路手段は上記セットおよびリセットレベル回路の出力に接続され、上記ラッチ論理回路手段は、上記パワーＭＯＳＦＥＴに結合し、上記セットおよびリセットレベル回路からのそれぞれのセットおよびリセット信号に応答して、上記パワーＭＯＳＦＥＴをターンオン／オフするためにゲート信号を発生する。
【０００９】
好ましくは、上記のリセット優先レベルシフト回路において、上記セットおよびリセットレベル回路はそれぞれ、それぞれの動作に対してしきい値レベルを持ち、上記セットレベル回路の上記しきい値レベルが上記リセットレベル回路のしきい値レベルよりも低くなる。
【００１０】
好ましくは、上記のリセット優先レベルシフト回路において、上記セットおよびリセットレベル回路はそれぞれ、それぞれの動作に対してしきい値レベルを持ち、上記セットレベル回路の上記しきい値レベルが上記リセットレベル回路のしきい値レベルよりも低くなる。
【００１１】
好ましくは、上記のリセット優先レベルシフト回路において、上記セットおよびリセットレベル回路はそれぞれ、上記セットおよびリセットレベル出力を発生する電圧降下抵抗器を有し、上記リセットレベル回路中の上記抵抗器は、上記セットレベル回路中の上記抵抗器よりも高い抵抗値を持つ。
【００１２】
好ましくは、上記のリセット優先レベルシフト回路において、上記セットおよびリセットレベル回路はそれぞれ、上記セットおよびリセットレベル出力を発生する電圧降下抵抗器を有し、上記リセットレベル回路中の上記抵抗器は、上記セットレベル回路中の上記抵抗器よりも高い抵抗値を持つ。
【００１３】
好ましくは、上記のリセット優先レベルシフト回路において、上記パワーＭＯＳＦＥＴは半ブリッジ回路内で接続された１組のパワーＭＯＳＦＥＴの高電圧側のパワーＭＯＳＦＥＴであり、上記リセットレベル回路に供給されるノイズ信号により、上記リセット優先レベルシフト回路は、上記組のパワートランジスタを同時にターンオンさせない。
【００１４】
好ましくは、上記のリセット優先レベルシフト回路において、上記パワーＭＯＳＦＥＴは半ブリッジ回路内で接続された１組のパワーＭＯＳＦＥＴの高電圧側のパワーＭＯＳＦＥＴであり、上記リセットレベル回路に供給されるノイズ信号により、上記リセット優先レベルシフト回路は、上記組のパワートランジスタを同時にターンオンさせない。
【００１５】
好ましくは、上記のリセット優先レベルシフト回路において、上記パワーＭＯＳＦＥＴは半ブリッジ回路内で接続された１組のパワーＭＯＳＦＥＴの高電圧側のパワーＭＯＳＦＥＴであり、上記リセットレベル回路に供給されるノイズ信号により、上記リセット優先レベルシフト回路は、上記組のパワートランジスタを同時にターンオンさせない。
【００１６】
好ましくは、上記のリセット優先レベルシフト回路において、上記パワーＭＯＳＦＥＴは半ブリッジ回路内で接続された１組のパワーＭＯＳＦＥＴの高電圧側のパワーＭＯＳＦＥＴであり、上記リセットレベル回路に供給されるノイズ信号により、上記リセット優先レベルシフト回路は、上記組のパワートランジスタを同時にターンオンさせない。
【００１７】
本発明において、高圧側ＭＯＳゲートデバイスのレベルシフト回路の論理回路は、回路がノイズグリッチの影響を受けないようにするため、リセット優先（ｒｅｓｅｔ  ｄｏｍｉｎａｎｔ）に作成される。リセット優先は、高圧側パワーＭＯＳＦＥＴがオフにされるべき時にセット信号が、セットの機会を防止するために発生する時の値より広い高圧側浮遊供給オフセット電圧範囲で、リセット信号を発生することにより実現できる。リセット優先は、リセット電圧降下抵抗器の大きさを増加するかあるいは、セットおよびリセット電圧降下抵抗器を読む回路の入力しきい値を調整することにより実現できる。
【００１８】
本発明において、従来技術のレベルシフト回路をリセット優先に構成している。これは種々の方法で実現できる。本発明の第１実施形態においては、リセット回路内の電圧降下用抵抗器の抵抗値を、セット回路内の抵抗器の抵抗値よりも高い値に設定している。
【００１９】
また別に、本発明の第２実施形態においては、セット信号に対する浮遊論理回路の入力しきい値電圧を、リセット信号に対する論理回路の入力しきい値電圧よりも低い値に設定している。
【００２０】
一般的に、レベルシフト回路のリセット用ブランチが論理動作に対しより広いバイアス範囲を有するように回路改変を行っている。このように、レベルシフト回路は、その動作範囲の端でバイアスされると、入力信号と同一のレベルシフト信号を発生するか、あるいはオフ状態のレベルシフト信号を発生する、しかしオン状態の信号は発生しない。このように、新しい、リセット優先レベルシフト回路は従来技術の回路に比べ、ずっとさらに予測可能である。
【００２１】
【発明の実施の形態】
以下、添付の図面を参照して本発明の実施の形態を説明する。
図１は、パワーＭＯＳＦＥＴ２１、２２に対する高電圧ＭＯＳゲートドライバとして動作する周知のパワー集積回路２０を示す。集積回路２０は出力ピン１−３、５−７、９−１３を有している。
【００２２】
図１のピン番号の説明を以下に示す。
0003618829.tif 000002
【００２３】
図２は、図１の集積回路２０内に含まれる回路の機能ブロック構成図である。図２のピンは、図１の同じピン番号のピンに対応する。図２のレベルシフト回路の動作は、回路の種々の場所でのパルス形状を示す図３の（Ａ）から（Ｆ）までの波形を参照することにより容易に理解できる。
【００２４】
一般的に、図２の構成は、単一体の高電圧チップとして実現され、また高速、２チャネルパワーＭＯＳＦＥＴあるいはＩＧＢＴドライバとして動作する。１０番、１１番および１２番の論理入力ピンはシュミットトリガ５０、５１および５２を介して、ＲＳラッチ５５と５６に接続されている。ラッチ５５と５６は論理ゲート５７と５８を介してそれぞれ、レベルシフト回路５９と６０に接続されている。後述するようにレベルシフト回路５９と６０の出力は、それぞれ７番ピンと１番ピンで、高圧側制御出力と低圧側制御出力を制御する。
【００２５】
低電圧チャネルにおいてレベルシフト回路６０からの出力は遅延回路６１を介して論理ゲート回路６２の１つの入力に供給される。論理ゲート６２の出力は、出力ＭＯＳＦＥＴ６３と６４のゲート電極に接続されている。後述するように、これらのトランジスタは、１１番ピンと１２番ピンに対する論理入力により要求された時に、１番ピンでゲート電圧を発生する。
【００２６】
図２の回路はまた電圧不足検出回路７０も含み、該電圧不足検出回路７０は、不足電圧が３番ピンで検出された時に、ゲート６２からの出力を無能にして、パワーＭＯＳＦＥＴあるいは１番ピンから作動されるＩＧＢＴをターンオンさせないようにしている。
【００２７】
回路の高電圧チャネルに対するレベルシフト回路５９の１つの入力端は、パルス発生器８０に接続されている。電圧不足検出回路は７０も、パルス発生器８０に接続されて、３番ピンでの電圧不足状態の検出に応じて高電圧出力チャネルをターンオフする。
【００２８】
図３のドライバは本質的に、１０番、１１番および１２番ピンでの論理入力信号を、位相が対応した低インピーダンス出力に変換する。１番の低圧側チャネル出力ピンは、３番ピンで固定されたレールを基準にし、７番の高圧側チャネル出力ピンは、６００ボルトまでのオフセット容量を持ち、６番ピンで浮遊レールを基準にしている。
【００２９】
高圧側チャネルに対して、図３の（Ａ）の入力ＨＩＮの立上り端と立下り端によりそれぞれトリガされた、狭いオンとオフパルスがパルス発生器８０から発生される。図３の（Ｂ）、（Ｃ）に示したそれぞれのパルスは、浮遊レールをオフにするＲＳラッチ９４をセットまたはリセットする別々の高電圧レベルトランジスタ８１と８２を駆動するために使用される。次に、図３の（Ｆ）に示したＲＳラッチ９４の出力は、ＭＯＳＦＥＴ１００と１０１をターンオンとターンオフするために使用される。このように、「ＨＩＧＨ」信号がＲＳラッチ９４の入力Ｒに供給されると、７番ピンの出力はターンオフされる。もし、「ＨＩＧＨ」信号がＲＳラッチ９４の入力／Ｓ（Ｓの反転信号）に供給されると、７番ピンの出力はターンオンされる。
【００３０】
ＭＯＳＦＥＴ８１と８２のソースが共通レールに接続されており、それらのドレインはそれぞれ抵抗器９０と９１に接続されている。ＭＯＳＦＥＴの使用は任意であり、回路はバイポーラレベルシフトトランジスタによってもまた実現できる。
【００３１】
通常の動作の間、パルス発生器８０からのＭＯＳＦＥＴ８１と８２へのパルスを供給すると、ＭＯＳＦＥＴ８１と８２とそれぞれの抵抗器９０と９１の間のノードにおいて、出力電圧パルスＶｓｅｔとＶｒｓｔが発生する。パルスＶｓｅｔとＶｒｓｔはそれぞれ、図３の（Ｄ）、（Ｅ）で示される波形を持つ。このように、１０番ピンでの接地基準ＨＩＮ信号のレベルシフトは、浮遊レールを基準とした信号を移送することによりなされる。各高電圧レベルシフトトランジスタ８１と８２は、各セットあるいはリセット事象（電力の浪費が最小になる）で、短いオンあるいはオフパルスの持続期間のみに、ターンオンされるから、電力消費が最少限におさえられる。
【００３２】
高電圧レベルシフト回路は、５番ピンの電位が、５ボルト以上で２番ピンの電圧より大きい６００ボルトまで変動する時でさえ、正常に機能するよう設計される。５番ピンの負変動が、図１に示されるタイプの回路において出力フリーホイールダイオードの再循環期間の間に起こりうる。
【００３３】
今までに述べてきたレベルシフト回路には、信号が１０番ピンに送信され、ＶＢとＶＳが保持され、レベルシフト回路がまさにその機能を失いかけている時に、７番ピンでの信号が予測不可能になるという問題がある。レベルシフト回路の２つの同一のブランチで構成されているが、図２のＲＰＵＲとＲＰＵＳは同じ値を持ち、それ故、図３のＶｄｓ，ＳＥＴおよびＶｄｓ，ＲＥＳＥＴパルスもまた同じ高さを持つ。ＶＳとＶＢが降下すると、レベルシフト回路はやがてその機能を失う。なぜならば、図３の（Ｄ）、（Ｅ）で示されたパルスＶｓｅｔ、Ｖｒｓｔが減少し、図２のパルスフィルタ回路９３がもはやそれらのパルスを読めなくなるからである。処理の変動に対して、ＲＰＵＳかＲＰＵＲのどちらか一方が、チップ毎にランダムに他方よりも大きくなる。従って、ＶＢが降下しＣＯＭ電位に近づくと、２つのレベルシフト回路ブランチの１つが、より広いバイアス範囲で動作するようになる。セット回路の動作範囲がより広いチップにおいて、セット回路のみ動作可能であるようにＶＳとＶＢが保持されている間に、１０番ピンに送信されるパルス信号で、７番ピンが恒久的にオン状態になる。同様に、リセット回路の動作範囲がより広いチップにおいて、リセット回路のみ動作可能となるようにＶＳとＶＢが保持されている間に１０番ピンに供給されるパルス信号で、７番ピンが恒久的にオフ状態になる。
【００３４】
この不確実性は、図１と図２で示されたパワー集積回路の場合には問題となる。セットブランチがより広い動作範囲を持つ場合には、１０番ピンが突然に「ＨＩＧＨ」に変化する可能性がある。すなわち、図１において、もし、ＶＳピンが接地以下に降下する再循環期間の間に、ノイズパルスが１０番ピンで生成された場合、７番ピンはターンオンされ保持されうる。これは確実に、図１の両方のパワーＭＯＳＦＥＴが同時にターンオンする「シュートスルー」状態をもたらすことになり、これは好ましくない状況である。
【００３５】
本発明において、抵抗器９１（ＲＰＵＲ）は、レベルシフト回路をリセット優先にするために抵抗器９０（ＲＰＵＳ）よりも大きくしている。これにより、図３のＶｄｓ，ｒｅｓｅｔがＶｄｓ，ｓｅｔよりも高い振幅を持ち、レベルシフト回路のリセットブランチの動作範囲がセットブランチよりも広くなるようにすることができる。例として、抵抗器９０は１３００オームで、要するに１１５０から１４５０オームの範囲にあってもよい。抵抗器９１は１８００オームで、要するに１６００から２０００オームの範囲にあってもよい。好ましくは、抵抗器９１は抵抗器９０よりも約３０％高い。
【００３６】
このように改変すると、レベルシフト回路は、ＶＳが接地以下に下降しＶＢがそれに追従すると、以下の予測可能な方法で動作する。図２において、Ｖｄｓ，ｒｅｓｅｔとＶｄｓ，ｓｅｔがパルスフィルタ回路９３により読み込まれると、入力−出力論理が適当に機能する。ＶＳとＶＢがさらに降下し、パルスフィルタ回路９３がＶｄｓ，ｒｅｓｅｔのみを読み出しできる時、７番ピンは「ＬＯＷ」にとどまる。ＶＳとＶＢがさらに降下しても、Ｖｄｓ，ｓｅｔとＶｄｓ，ｒｅｓｅｔのどちらも回路９１による読み出しが不可能な時は、７番ピンは「ＬＯＷ」のままである。レベルシフト回路のこの予測可能な動作により、図１の回路において「シュートスルー」状態は起こらない。リセット優先は、他の方法によってもまた実現できる、すなわち、図２のパルスフィルタ９３に対するセットとリセット入力しきい値レベルを調整することによりできる。
【００３７】
高電圧から低電圧へレベルシフトされた時もまた、本発明は実現できる。その場合、レベルシフトトランジスタは、ＰチャネルＭＯＳＦＥＴかＰＮＰトランジスタになり、プルアップ抵抗器９０はプルダウン抵抗器か他の電流降下タイプのものになる。リセット優先は、図示したようにレベルシフトアップ回路により実現されうる。
【００３８】
本発明は特定の実施の形態に関して説明されてきたが、当業者にとって、他の多くの変形例や改変や他の利用は明らかである。それ故、好ましくは、本発明は、ここでの特定の開示により制限されるものではなく、付属の請求項によりのみ制限される。
【図面の簡単な説明】
【図１】１対のパワーＭＯＳＦＥＴを駆動する、公知のＩＲ２１１２パワー集積回路の概略図。
【図２】図１のパワー集積回路の機能ブロック構成図であり、また部分的に、高電圧レベルシフト回路におけるリセット抵抗器の抵抗値がセット抵抗器の抵抗値よりも大きいリセット優先回路である本発明を示す。
【図３】図２の異なる場所での電圧のタイムチャート。
【符号の説明】
２０  従来技術のパワー集積回路、２１，２２  パワーＭＯＳＦＥＴ、５０，５１，５２  シュミットトリガ、５５，５６  ラッチ回路、５７，５８  論理ゲート、５９、６０  ＶＤＤ／ＶＣＣレベルシフト回路、６１  遅延回路、６２  論理ゲート、６３，６４，１００，１０１  ＭＯＳＦＥＴ、７０，１０２  不足電圧検出回路、８０  パルス発生器、８１、８２  ＭＯＳＦＥＴ（高電圧レベルシフトトランジスタ）、９０，９１抵抗器、９３  パルスフィルタ、９４  ＲＳラッチ。
【図１】
0003618829.tif 000003
【図２】
0003618829.tif 000004
【図３】
0003618829.tif 000005