(57)【特許請求の範囲】
【請求項１】
２値論理に則った入力信号が与えられる入力端子と、前記入力信号の論理の遷移に対応して遷移する出力信号を出力する出力端子とを備える出力回路であって、
(a)(a-1)前記２値論理の一方である第１論理値に対応する第１電位が与えられる第１電極と、前記出力端子に接続された第２電極と、第１の主制御信号を受ける制御電極とを有する第１の主トランジスタと、
(a-2)前記２値論理の第１論理値と相補的な第２論理値に対応する第２電位が与えられる第１電極と、前記出力端子に接続された第２電極と、第２の主制御信号を受ける制御電極とを有する第２の主トランジスタと、
(a-3)前記第１電位が与えられる第１電極と、前記出力端子に接続された第２電極と、第１の副制御信号を受ける制御電極とを有する第１の副トランジスタと、
(a-4)前記第２電位が与えられる第１電極と、前記出力端子に接続された第２電極と、第２の副制御信号を受ける制御電極とを有する第２の副トランジスタと
を有するメインバッファと、
(b)前記前記第１及び第２の主制御信号を前記入力信号に基づいて生成するプリバッファと、
(c)(c-1)第１しきい値よりも前記第２電位に近い値から前記第１電位へと向かって遷移する途中において前記出力信号が前記第１しきい値に達した場合に、前記第１の主制御信号を前記第１の副制御信号として出力する第１の論理ゲートと、
(c-2)第２しきい値よりも前記第１電位に近い値から前記第２電位へと向かって遷移する途中において前記出力信号が前記第２しきい値に達した場合に、前記第２の主制御信号を前記第２の副制御信号として出力する第２の論理ゲートとを有する制御回路と
を備える出力回路。
【請求項２】
前記第１電位と前記第２の電位との中間の値に対して、前記第１及び第２しきい値は、それぞれ前記第１及び第２の電位に近い、請求項１記載の出力回路。
【請求項３】
前記第１の主トランジスタは前記第１の主制御信号が前記第２論理値に相当する場合に、前記第２の主トランジスタは前記第２の主制御信号が前記第１論理値に相当する場合に、前記第１の副トランジスタは前記第１の副制御信号が前記第２論理値に相当する場合に、前記第２の副トランジスタは前記第２の副制御信号が前記第１論理値に相当する場合に、それぞれ導通し、
前記第１の論理ゲートは
(c-1-1)前記出力信号を、前記第１しきい値を以て反転するインバータと、
(c-1-2)前記第１の論理ゲートの前記インバータの出力と前記第１の主制御信号がいずれも前記第２論理値を採る場合に前記第２論理値を前記第１の副制御信号として出力する論理素子と
を含み、
前記第２の論理ゲートは
(c-2-1)前記出力信号を、前記第２しきい値を以て反転するインバータと、
(c-2-2)前記第２の論理ゲートの前記インバータの出力と前記第２の主制御信号がいずれも前記第１論理値を採る場合に前記第１論理値を前記第２の副制御信号として出力する論理素子と
を含む、請求項２記載の出力回路。
【請求項４】
前記第１及び第２論理ゲートは、前記出力信号が前記第１しきい値よりも前記第２電位に近い値から前記第１電位へと向かって遷移する途中において前記出力信号が前記第１しきい値に達した場合に前記第２論理を、前記出力信号が前記第２しきい値よりも前記第１電位に近い値から前記第２電位へと向かって遷移する途中において前記出力信号が前記第２しきい値に達した場合に前記第１論理を、それぞれ出力するヒステリシス回路を共有して含み、
前記第１の論理ゲートは、前記ヒステリシス回路の出力と前記第１の主制御信号がいずれも前記第２論理値を採る場合に前記第２論理値を前記第１の副制御信号として出力する論理素子を更に含み、
前記第２の論理ゲートは、前記ヒステリシス回路の出力と前記第２の主制御信号がいずれも前記第１論理値を採る場合に前記第１論理値を前記第２の副制御信号として出力する論理素子を更に含む、請求項２記載の出力回路。
【請求項５】
前記第１しきい値と前記第２しきい値とは等しい、請求項１記載の出力回路。
【請求項６】
前記プリバッファは前記入力信号と状態制御信号とを入力し、
前記制御信号が非活性の場合には前記入力信号のみに基づいた論理を共通して前記第１及び第２の主制御信号として出力し、
前記制御信号が非活性の場合には前記入力信号に拘らず、前記第１の主制御信号と前記第２の主制御信号とのいずれもを非活性化させて、前記第１及び第２の主トランジスタのいずれをもオフさせる、請求項１乃至請求項５のいずれか一つに記載の出力回路。
【請求項７】
前記メインバッファは
(a-5)前記第１電位が与えられる第１電極と、前記出力端子に接続された第２電極と、第３の副制御信号を受ける制御電極とを有する第３の副トランジスタと、
(a-6)前記第２電位が与えられる第１電極と、前記出力端子に接続された第２電極と、第４の副制御信号を受ける制御電極とを有する第４の副トランジスタとを更に有し、
前記制御回路は
(c-3)第３しきい値よりも前記第２電位に近い値から前記第１電位へと向かって遷移する途中において前記出力信号が前記第３しきい値に達した場合に、前記第１の主制御信号を前記第３の副制御信号として出力する第３の論理ゲートと、
(c-4)第４しきい値よりも前記第１電位に近い値から前記第２電位へと向かって遷移する途中において前記出力信号が前記第４しきい値に達した場合に、前記第２の主制御信号を前記第４の副制御信号として出力する第４の論理ゲートと
を更に有する、請求項１記載の出力回路。
【請求項８】
前記第３しきい値は前記第２しきい値に等しく、前記第４しきい値は前記第１しきい値に等しい、請求項７記載の出力回路。
【請求項９】
２値論理に則った入力信号が与えられる入力端子と、前記入力信号の論理の遷移に対応して遷移する出力信号を出力する出力端子とを備える出力回路であって、
前記２値論理の第１論理値に対応する第１電位が与えられる第１端と、前記出力端子に接続された第２端とを有し、自身の前記第１端及び前記第２端の間を導通／非導通する主スイッチング素子と、
前記第１電位が与えられる第１端と、前記出力端子に接続された第２端とを有し、自身の前記第１端及び前記第２端の間を導通／非導通する副スイッチング素子と
を更に備え、
前記入力信号の遷移によって前記主スイッチング素子及び前記副スイッチング素子の何れもが非導通である状態から前記主スイッチング素子が導通する場合には、前記主スイッチング素子が導通した後に前記副スイッチング素子も導通する出力回路。
【請求項１０】
前記主スイッチング素子は前記副スイッチング素子よりも、流れる電流が小さい請求項９記載の出力回路。
【請求項１１】
前記主スイッチング素子、前記副スイッチング素子はトランジスタで構成される請求項９記載の出力回路。
【請求項１２】
前記主スイッチング素子の導通により、前記出力信号の電位が、前記２値論理の第１論理値と相補的な第２論理値に対応する第２電位から前記第１電位へと向かう方向に移行し、
前記移行によって前記出力信号の電位が所定のしきい値に達した時に前記副スイッチング素子が導通し始める、請求項９記載の出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置の出力回路において、出力信号の変化を制御する出力回路に関するものである。
【０００２】
【従来の技術】
一般に、半導体集積回路装置（以下「集積回路」）の出力側において、高速な伝送を行うには大電流が必要とされる。しかし、急峻な電流変化はノイズを引き起こし、集積回路、および集積回路が組み込まれたシステムの誤動作の原因となる。これを回避するために、意図的に出力信号の時間変化を抑制し、ノイズの発生を押さえるスルーレートコントロールが行われている。
【０００３】
図１６は、スルーレートコントロールを行う、従来の出力回路の例を示した回路図である。プリバッファ２００が集積回路内部からの入力信号を受け、メインバッファ３００がプリバッファ２００の出力を受けて出力端子１に出力信号を与える。
【０００４】
プリバッファ２は、入力信号を受けるインバータ４１と、いずれもインバータ４１の出力を反転するインバータ３９，４０とを有している。
【０００５】
メインバッファ３００は、いずれもインバータ３９の出力を受けるゲートを含むＰＭＯＳトランジスタ３５及びＮＭＯＳトランジスタ３６、いずれもインバータ４０の出力を受けるゲートを含むＰＭＯＳトランジスタ３７及びＮＭＯＳトランジスタ３８、トランジスタ３５，３６のドレインに共通して接続されたゲートを含むＰＭＯＳトランジスタ５、トランジスタ３７，３８のドレインに共通して接続されたゲートを含むＮＭＯＳトランジスタ６を有している。トランジスタ５，６のドレインは共通して出力端子１に接続され、トランジスタ３５，５のソースにはいずれも電位Ｖｄｄ（論理“Ｈ”に相当する）が与えられ、トランジスタ３８，６のソースにはいずれも接地電位ＧＮＤ（論理“Ｌ”に相当する）が与えられている。
【０００６】
但し、トランジスタ５，６のチャネル幅はトランジスタ３５〜３８のチャネル幅より大きく作られている。また、ＮＭＯＳトランジスタ３６、ＰＭＯＳトランジスタ３７は、ＰＭＯＳトランジスタ３５、ＮＭＯＳトランジスタ３８と比較して、ゲート長を長くとっている。
【０００７】
上記ゲート長の相違により、ＰＭＯＳトランジスタ５のゲート電位が“Ｌ”から“Ｈ”となるのに要する時間と比較して、“Ｈ”から“Ｌ”となるのに要する時間は非常に長くなる。同様にして、ＮＭＯＳトランジスタ６のゲート電位が“Ｈ”から“Ｌ”となるのに要する時間と比較して、“Ｌ”から“Ｈ”となるのに要する時間は非常に長くなる。その結果、トランジスタ５，６はいずれもそれがオフするのが速やかであり、オンするのが緩やかである。
【０００８】
図１７は、出力信号が“Ｌ”から“Ｈ”へと変化する場合の、図１６に示された出力回路の各部の動作を示すダイアグラムである。同図（ａ）〜（ｇ）はそれぞれ集積回路内部からの入力信号、インバータ３９の出力（インバータ４０の出力も同一の波形を呈する）、ＰＭＯＳトランジスタ５のゲート電位、ＮＭＯＳトランジスタ６のゲート電位、出力端子１の電位、出力電流（出力端子１へと流れる電流）、トランジスタ３６，５，３８，６，３５，３７のオン／オフ状態を示す。
【０００９】
入力信号が時刻Ｔ１で“Ｌ”から“Ｈ”に変化すると、インバータ３９，４０の出力がこれに応答してそれぞれ“Ｌ”から“Ｈ”へと変化する。ＰＭＯＳトランジスタ３７、ＮＭＯＳトランジスタ３８はそれぞれはオフ、オンする。これによってＮＭＯＳトランジスタ６はオンするが、これはゲート長の短いトランジスタ３８のオンに起因するので、その動作は速やかである。つまりほぼ時刻Ｔ１においてＮＭＯＳトランジスタ６はオフする。
【００１０】
しかし、ＰＭＯＳトランジスタ５がオンするのは、ゲート長の長いトランジスタ３６のオンに起因するので、その動作は緩やかである。つまり時刻Ｔ１ではトランジスタ５は完全にはオンしておらず、時刻Ｔ１から遅れた時刻Ｔ２においてＮＭＯＳトランジスタ６はようやく完全にオンする。以上のことから、変化する時間全体でみれば、結果的には出力信号は緩やかに変化することとなる。
【００１１】
発生するノイズは、原因となる電流の微分が大きいほど大きくなるが、出力回路は規格上、最大電流になるまでに要する変化時間が決まっているので、電流の値が小さいことが望ましい。出力回路が出力する電位が急激な変化を行えば、その際に流れる電流は大きくなってしまうので出力端子１の電位は直線的な変化をすることが望ましい。
【００１２】
図１６に示した従来の技術では、トランジスタ５，６がオン／オフするのに必要な変化時間を非対称にすることで、望ましいスルーレートを実現している。
【００１３】
【発明が解決しようとする課題】
従来の技術では、出力信号が変化する初期（時刻Ｔ１〜Ｔ２）ではその変化が大きく、逆に、変化の終期（時刻Ｔ２以降）では変化は非常に緩やかになる。換言すれば、出力信号の変化がその初期で大きく変化することを抑制できず、従って、ノイズの発生を十分に抑制することができなかった。
【００１４】
また、マスタースライス方式の集積回路ではあらかじめ使用可能なトランジスタをすべて配置して作成しておく必要がある。従来の技術を用いてスルーレートを改善した出力回路の設計を可能にするためには、ゲート長の異なる複数のトランジスタを用意する必要がある。しかしながら、集積回路上で出力回路の占めうる面積には制限があり、標準ゲート長以外のトランジスタを用意するためには標準ゲート長のトランジスタの数を減らさねばならない。図１６におけるトランジスタ３５，３８として標準ゲート長トランジスタを採用した場合には、トランジスタ３６，３７を形成するためには標準よりゲート長の長いトランジスタを設ける必要がある。この結果、マスタースライス方式の利点である設計の自由度が著しく損なわれるという問題点があった。
【００１５】
この発明は、上記問題点を解決するためになされたもので、使用するトランジスタのゲート長を異ならせること無くスルーレートを改善した出力回路を提供することによって、マスタースライス方式での設計の自由度を上げると共に、出力信号の時間変化を制御してノイズを抑制することを目的としている。
【００１６】
【課題を解決するための手段】
この発明のうち請求項１にかかるものは、２値論理に則った入力信号が与えられる入力端子と、前記入力信号の論理の遷移に対応して遷移する出力信号を出力する出力端子とを備える出力回路である。そして、(a)(a-1)前記２値論理の一方である第１論理値に対応する第１電位が与えられる第１電極と、前記出力端子に接続された第２電極と、第１の主制御信号を受ける制御電極とを有する第１の主トランジスタと、(a-2)前記２値論理の第１論理値と相補的な第２論理値に対応する第２電位が与えられる第１電極と、前記出力端子に接続された第２電極と、第２の主制御信号を受ける制御電極とを有する第２の主トランジスタと、(a-3)前記第１電位が与えられる第１電極と、前記出力端子に接続された第２電極と、第１の副制御信号を受ける制御電極とを有する第１の副トランジスタと、(a-4)前記第２電位が与えられる第１電極と、前記出力端子に接続された第２電極と、第２の副制御信号を受ける制御電極とを有する第２の副トランジスタとを有するメインバッファと、(b)前記前記第１及び第２の主制御信号を前記入力信号に基づいて生成するプリバッファと、(c)(c-1)第１しきい値よりも前記第２電位に近い値から前記第１電位へと向かって遷移する途中において前記出力信号が前記第１しきい値に達した場合に、前記第１の主制御信号を前記第１の副制御信号として出力する第１の論理ゲートと、(c-2)第２しきい値よりも前記第１電位に近い値から前記第２電位へと向かって遷移する途中において前記出力信号が前記第２しきい値に達した場合に、前記第２の主制御信号を前記第２の副制御信号として出力する第２の論理ゲートとを有する制御回路とを備える。
【００１７】
この発明のうち請求項２にかかるものは、請求項１記載の出力回路であって、前記第１電位と前記第２の電位との中間の値に対して、前記第１及び第２しきい値は、それぞれ前記第１及び第２の電位に近い。
【００１８】
この発明のうち請求項３にかかるものは、請求項２記載の出力回路であって、前記第１の主トランジスタは前記第１の主制御信号が前記第２論理値に相当する場合に、前記第２の主トランジスタは前記第２の主制御信号が前記第１論理値に相当する場合に、前記第１の副トランジスタは前記第１の副制御信号が前記第２論理値に相当する場合に、前記第２の副トランジスタは前記第２の副制御信号が前記第１論理値に相当する場合に、それぞれ導通する。そして、前記第１の論理ゲートは(c-1-1)前記出力信号を、前記第１しきい値を以て反転するインバータと、(c-1-2)前記第１の論理ゲートの前記インバータの出力と前記第１の主制御信号がいずれも前記第２論理値を採る場合に前記第２論理値を前記第１の副制御信号として出力する論理素子とを含む。また、前記第２の論理ゲートは(c-2-1)前記出力信号を、前記第２しきい値を以て反転するインバータと、(c-2-2)前記第２の論理ゲートの前記インバータの出力と前記第２の主制御信号がいずれも前記第１論理値を採る場合に前記第１論理値を前記第２の副制御信号として出力する論理素子とを含む。
【００１９】
この発明のうち請求項４にかかるものは、請求項２記載の出力回路であって、前記第１及び第２論理ゲートは、前記出力信号が前記第１しきい値よりも前記第２電位に近い値から前記第１電位へと向かって遷移する途中において前記出力信号が前記第１しきい値に達した場合に前記第２論理を、前記出力信号が前記第２しきい値よりも前記第１電位に近い値から前記第２電位へと向かって遷移する途中において前記出力信号が前記第２しきい値に達した場合に前記第１論理を、それぞれ出力するヒステリシス回路を共有して含む。そして、前記第１の論理ゲートは、前記ヒステリシス回路の出力と前記第１の主制御信号がいずれも前記第２論理値を採る場合に前記第２論理値を前記第１の副制御信号として出力する論理素子を更に含む。また、前記第２の論理ゲートは、前記ヒステリシス回路の出力と前記第２の主制御信号がいずれも前記第１論理値を採る場合に前記第１論理値を前記第２の副制御信号として出力する論理素子を更に含む。
【００２０】
この発明のうち請求項５にかかるものは、請求項１記載の出力回路であって、前記第１しきい値と前記第２しきい値とは等しい。
【００２１】
この発明のうち請求項６にかかるものは、請求項１乃至請求項５のいずれか一つに記載の出力回路であって、前記プリバッファは前記入力信号と状態制御信号とを入力し、前記制御信号が非活性の場合には前記入力信号のみに基づいた論理を共通して前記第１及び第２の主制御信号として出力し、前記制御信号が非活性の場合には前記入力信号に拘らず、前記第１の主制御信号と前記第２の主制御信号とのいずれもを非活性化させて、前記第１及び第２の主トランジスタのいずれをもオフさせる。
【００２２】
この発明のうち請求項７にかかるものは、請求項１記載の出力回路であって、前記メインバッファは(a-5)前記第１電位が与えられる第１電極と、前記出力端子に接続された第２電極と、第３の副制御信号を受ける制御電極とを有する第３の副トランジスタと、(a-6)前記第２電位が与えられる第１電極と、前記出力端子に接続された第２電極と、第４の副制御信号を受ける制御電極とを有する第４の副トランジスタとを更に有する。そして、前記制御回路は(c-3)第３しきい値よりも前記第２電位に近い値から前記第１電位へと向かって遷移する途中において前記出力信号が前記第３しきい値に達した場合に、前記第１の主制御信号を前記第３の副制御信号として出力する第３の論理ゲートと、(c-4)第４しきい値よりも前記第１電位に近い値から前記第２電位へと向かって遷移する途中において前記出力信号が前記第４しきい値に達した場合に、前記第２の主制御信号を前記第４の副制御信号として出力する第４の論理ゲートとを更に有する。
【００２３】
この発明のうち請求項８にかかるものは、請求項７記載の出力回路であって、前記第３しきい値は前記第２しきい値に等しく、前記第４しきい値は前記第１しきい値に等しい。
【００２４】
この発明のうち請求項９にかかるものは、２値論理に則った入力信号が与えられる入力端子と、前記入力信号の論理の遷移に対応して遷移する出力信号を出力する出力端子とを備える出力回路である。そして、前記２値論理の第１論理値に対応する第１電位が与えられる第１端と、前記出力端子に接続された第２端とを有し、自身の前記第１端及び前記第２端の間を導通／非導通する主スイッチング素子と、前記第１電位が与えられる第１端と、前記出力端子に接続された第２端とを有し、自身の前記第１端及び前記第２端の間を導通／非導通する副スイッチング素子とを更に備える。ここで前記入力信号の遷移によって前記主スイッチング素子及び前記副スイッチング素子の何れもが非導通である状態から前記主スイッチング素子が導通する場合には、前記主スイッチング素子が導通した後に前記副スイッチング素子も導通する。
【００２５】
この発明のうち請求項１０にかかるものは、請求項９記載の出力回路であって、前記主スイッチング素子は前記副スイッチング素子よりも、流れる電流が小さい。
【００２６】
この発明のうち請求項１１にかかるものは、請求項９記載の出力回路であって、前記主スイッチング素子、前記副スイッチング素子はトランジスタで構成される。
【００２７】
この発明のうち請求項１２にかかるものは、請求項９記載の出力回路であって、前記主スイッチング素子の導通により、前記出力信号の電位が、前記２値論理の第１論理値と相補的な第２論理値に対応する第２電位から前記第１電位へと向かう方向に移行し、前記移行によって前記出力信号の電位が所定のしきい値に達した時に前記副スイッチング素子が導通し始める。
【００２８】
なお、本願において「しきい値」とはトランジスタのオン／オフを制御するゲート電圧のしきい値ではなく、“Ｌ”／“Ｈ”を弁別する論理しきい値を意味する。
【００２９】
【発明の実施の形態】
基本的な思想．
理想的なスルーレートを実現するには、出力信号が変化する初期の変化を緩やかにするため、まずメインの駆動手段で出力信号を変化させるように駆動し、ある程度出力信号が変化したところで更にサブの駆動手段で出力信号を同じ方向に変化させるように駆動させればよい。
【００３０】
図１はこの発明による出力回路の基本的な構成を示す回路図である。プリバッファ２は集積回路内部からの入力信号を受け、メインバッファ３はプリバッフア２の出力を受けて集積回路の出力端子１に信号を出力する。
【００３１】
帰還回路４は出力端子１の電位を検出し、プリバッファ２の出力と比較を行い、メインバッファ３を制御する。具体的には出力端子１の電位を正帰還させることにより、その時間変化の緩急に応じて、出力端子１に流れ込む（あるいは流れ出す）電流の制御を行うことができる。
【００３２】
実施の形態１．
図２はこの発明の実施の形態１による出力回路の構成を示す回路図である。プリバッファ２０１は、いずれも集積回路内部の入力信号を受けるインバータ９，１０で構成される。帰還回路４０１は、出力端子１の電位を入力し、それぞれ第１及び第２のしきい値を以て反転して出力するインバータ１１，１２と、インバータ１１の出力とインバータ９の出力を受ける２入力ＮＯＲゲート１３と、ＮＯＲゲート１３の出力を反転するインバータ１４と、インバータ１２の出力とインバータ１０の出力を受ける２入力ＮＡＮＤゲート１５と、ＮＡＮＤゲート１５の出力を反転するインバータ１６により構成される。
【００３３】
メインバッファ３０１はソースに電位Ｖｄｄが与えられ、ドレインが出力端子１に接続され、インバータ９の出力がゲートに入力されるＰＭＯＳトランジスタ５と、ソースに接地電位ＧＮＤが与えられ、ドレインが出力端子１に接続され、インバータ１０の出力がゲートに入力されるＮＭＯＳトランジスタ６、ソースに電位Ｖｄｄが与えられ、ドレインが出力端子１に接続され、インバータ１４の出力がゲートに入力されるＰＭＯＳトランジスタ７、ソースに接地電位ＧＮＤが与えられ、ドレインが出力端子１に接続され、インバータ１６の出力がゲートに入力されるＮＭＯＳトランジスタ８により構成される。
【００３４】
第１及び第２のしきい値はそれぞれ２Ｖｄｄ／３，Ｖｄｄ／３に設定される。
【００３５】
トランジスタ５，６は前節「基本的思想」で述べたメインの駆動手段に相当し、トランジスタ７，８は同サブの駆動手段に相当する。トランジスタ７，８はそれぞれトランジスタ５，６と比較してチャネル幅を広く採る。
【００３６】
インバータ９の出力はトランジスタ５の導通を制御する第１のメイン制御信号Ｍ１として機能し、インバータ１０の出力はトランジスタ６の導通を制御する第２のメイン制御信号Ｍ２として機能する。またインバータ１４の出力はトランジスタ７の導通を制御する第１のサブ制御信号Ｓ１として機能し、インバータ１０の出力はトランジスタ６の導通を制御する第２のサブ制御信号Ｓ２として機能する。
【００３７】
図３は、出力端子１において出力信号が“Ｌ”から“Ｈ”へと変化する場合の各部の動作を示すダイアグラムである。同図（ａ）〜（ｈ）はそれぞれ集積回路内部からの入力信号、第１のメイン制御信号Ｍ１（第２のメイン制御信号Ｍ２も同一の波形を呈する）、ＮＡＮＤゲート１５の出力、インバータ１１の出力、ＮＯＲゲート１３の出力、出力端子１の電位、出力電流（出力端子１へと流れる電流）、トランジスタ５〜８のオン／オフ状態を示す。
【００３８】
まず入力信号が“Ｌ”であるので、第１のメイン制御信号Ｍ１は“Ｈ”であり、ＰＭＯＳトランジスタ５はオフ状態にある。ＮＯＲゲート１３はその入力端子の一方に第１のメイン制御信号Ｍ１が加わるので、インバータ１１の出力の値によらずに“Ｌ”を出力する。よって第１のサブ制御信号Ｓ１は“Ｈ”であり、ＰＭＯＳトランジスタ７もオフ状態にある。
【００３９】
一方、第２のメイン制御信号Ｍ２は“Ｈ”であり、ＮＭＯＳトランジスタ６はオン状態にある。ＰＭＯＳトランジスタ５，７がオフ状態であるので、ＮＭＯＳトランジスタ８のオン／オフによらず、出力端子１の電位は接地電位ＧＮＤにある。従って、ＮＡＮＤゲート１５の各入力は、第２のメイン制御信号Ｍ２が“Ｈ”、出力端子１の電位を反転したインバータ１２の出力は“Ｈ”なので、ＮＡＮＤゲート１５の出力は“Ｌ”となる。よってこれがインバータ１６により反転されて得られる第２のサブ制御信号Ｓ２は“Ｈ”となり、ＮＭＯＳトランジスタ８もオン状態にある。
【００４０】
このような状態から、時刻Ｔ１に集積回路内部からの入力信号が“Ｌ”から“Ｈ”へと変化すると、第１のメイン制御信号Ｍ１、第２のメイン制御信号Ｍ２はいずれも“Ｈ”から“Ｌ”へと変化し、直ちにＰＭＯＳトランジスタ５がオンし、ＮＭＯＳトランジスタ６がオフする。また第２のメイン制御信号Ｍ２が“Ｌ”となることによってインバータ１２の出力に拘らずにＮＡＮＤゲート１５の出力は“Ｌ”から“Ｈ”へと変化するので、第２のサブ制御信号Ｓ２が“Ｌ”となり、時刻Ｔ１とほぼ同時刻にＮＭＯＳトランジスタ８がオフする。
【００４１】
以上の様にして、時刻Ｔ１において入力信号が“Ｌ”から“Ｈ”へと変化することにより出力端子１の電位に拘らずに、ＮＭＯＳトランジスタ６，８がオフし、ＰＭＯＳトランジスタ５がオンするので、出力端子１の電位は接地電位ＧＮＤから電位Ｖｄｄへと向かって上昇する。但し、その電位が第１のしきい値２Ｖｄｄ／３に達するまではインバータ１１は出力端子１の電位を“Ｌ”と判断し、その出力は“Ｈ”のままである。よってＮＯＲゲート１３の出力は“Ｌ”を維持し、ＰＭＯＳトランジスタ７はオフのままとなる。
【００４２】
そしてＰＭＯＳトランジスタ５がオンしていることによって出力端子１の電位は上昇し続け、時刻Ｔ２に出力端子１の電位が第１のしきい値２Ｖｄｄ／３となると、インバータ１１の出力が“Ｈ”から“Ｌ”へと転ずる。この結果ＮＯＲゲート１３は入力がすべて“Ｌ”となるので、その出力は“Ｌ”から“Ｈ”へと転じ、第１のサブ制御信号Ｓ１が“Ｈ”から“Ｌ”へと変化する。その結果、それまでオフしていたＰＭＯＳトランジスタ７がオンすることになる。
【００４３】
この結果、時刻Ｔ２において出力端子１にはＰＭＯＳトランジスタ５，７の２つを介して電位Ｖｄｄに接続されるので、出力端子１に供給される電流が増大し、出力端子１の電位の上昇率が大きくなる。ＮＡＮＤゲート１５の出力は、インバータ１２の出力に依存せずに、第２のメイン制御信号Ｍ２が“Ｌ”である限り“Ｈ”であるので、第２のサブ制御信号Ｓ２は出力端子１の電位に依存せずに“Ｌ”のままとなる。従って、ＮＭＯＳトランジスタ６，８は時刻Ｔ２になってもオフしたままであり、これらが出力端子１の電位に影響を与えることはない。
【００４４】
図４は、出力端子１において出力信号が“Ｈ”から“Ｌ”へと変化する場合の各部の動作を示すダイアグラムである。同図（ａ）〜（ｈ）はそれぞれ集積回路内部からの入力信号、第１のメイン制御信号Ｍ１（第２のメイン制御信号Ｍ２も同一の波形を呈する）、ＮＡＮＤゲート１５の出力、インバータ１２の出力、ＮＯＲゲート１３の出力、出力端子１の電位、出力電流（出力端子１から接地へと流れる電流）、トランジスタ５〜８のオン／オフ状態を示す。
【００４５】
まず入力信号が“Ｈ”であるので、第１のメイン制御信号Ｍ１、第２のメイン制御信号Ｍ２のいずれも“Ｌ”であり、図３に示された時刻Ｔ２以降と同様に、ＮＭＯＳトランジスタ５，７はオンし、ＰＭＯＳトランジスタ６，８はオフしている。そして出力端子１の電位はＶｄｄである。インバータ１１，１２はいずれも“Ｌ”を出力している。
【００４６】
このような状態から、時刻Ｔ３に入力信号が“Ｈ”から“Ｌ”へと変化すると、第１のメイン制御信号Ｍ１、第２のメイン制御信号Ｍ２はいずれも“Ｌ”から“Ｈ”へと変化し、直ちにＮＭＯＳトランジスタ６がオンし、ＰＭＯＳトランジスタ５がオフする。また第１のメイン制御信号Ｍ１が“Ｈ”となることによってインバータ１１の出力に拘らずにＮＯＲゲート１３の出力は“Ｈ”から“Ｌ”へと変化するので、第１のサブ制御信号Ｓ１が“Ｈ”となり、時刻Ｔ３とほぼ同時刻にＰＭＯＳトランジスタ７がオフする。
【００４７】
以上の様にして、時刻Ｔ３において入力信号が“Ｈ”から“Ｌ”へと変化することにより出力端子１の電位に拘らずに、ＰＭＯＳトランジスタ５，７がオフし、ＮＭＯＳトランジスタ６がオンするので、出力端子１の電位は電位Ｖｄｄから接地電位ＧＮＤへと向かって下降する。但し、その電位が第２のしきい値Ｖｄｄ／３に達するまではインバータ１２は出力端子１の電位を“Ｈ”と判断し、その出力は“Ｌ”のままである。よってＮＡＮＤゲート１５の出力は“Ｈ”を維持し、ＮＭＯＳトランジスタ８はオフのままとなる。
【００４８】
そしてＮＭＯＳトランジスタ６がオンしていることによって出力端子１の電位は下降し続け、時刻Ｔ４に出力端子１の電位が第２のしきい値Ｖｄｄ／３となると、インバータ１２の出力が“Ｌ”から“Ｈ”へと転ずる。この結果ＮＡＮＤゲート１５は入力がすべて“Ｈ”となるので、その出力は“Ｈ”から“Ｌ”へと転じ、第２のサブ制御信号Ｓ２が“Ｌ”から“Ｈ”へと変化する。その結果、それまでオフしていたＮＭＯＳトランジスタ８がオンすることになる。
【００４９】
この結果、時刻Ｔ４において出力端子１にはＮＭＯＳトランジスタ６，８の２つを介して接地電位ＧＮＤに接続されるので、出力端子１から流れ出る電流が増大し、出力端子１の電位の下降率が大きくなる。ＮＯＲゲート１３の出力は、インバータ１１の出力に依存せずに、第１のメイン制御信号Ｍ１が“Ｈ”である限り“Ｌ”であるので、第１のサブ制御信号Ｓ１は出力端子１の電位に依存せずに“Ｈ”のままとなる。従って、ＰＭＯＳトランジスタ５，７は時刻Ｔ４になってもオフしたままであり、これらが出力端子１の電位に影響を与えることはない。
【００５０】
メインバッフア３の構成が、メインの駆動手段たるトランジスタ５，６と、正帰還が掛けられることによって動作するサブの駆動手段たるトランジスタ７，８との２段に分かれているので、これらをそれぞれメインの制御信号及び、メインの制御信号に遅れるサブの制御信号によって制御することにより、出力端子１に流れ込む（あるいは流れ出す）電流を制御できる。
【００５１】
特に、トランジスタ５，６のチャネル幅をトランジスタ７，８のそれぞれよりも狭く設定することにより、前者の電流駆動能力は小さい。従って、特に出力信号の立ち上がり、立ち下がりの時点における電位変化を緩和することができる。
【００５２】
更に、出力端子１の電位を検出するインバータ１１、１２のしきい値を互いに異なるように設計することで、出力端子１の電位が変化する終期において正帰還を掛けることができる。従って、出力端子１の電位の変化が緩やかになった時期に電位の変化率を増加でき、出力端子１における電流の変化をその変化する期間において直線状に近づけることができ、ノイズを抑制することができる。
【００５３】
さらにレイアウト上、従来の技術におけるトランジスタ３６，３７のように、他と異なるチャネル長をもつトランジスタを使う必要が無く、マスタースライス方式の集積回路におけるマスタ上には、すべて標準ゲー卜長のトランジスタのみを配置しておけばよい。これにより、出力回路の回路設計の自由度を向上することができる。
【００５４】
実施の形態２．
図５はこの発明の実施の形態２による出力回路の構成を示す回路図である。実施の形態１に示された出力回路と比較して、帰還回路４０１を帰還回路４０２に置換した構成を有している。
【００５５】
帰還回路４０２は、第１のメイン制御信号Ｍ１、第２のメイン制御信号Ｍ２をそれぞれ反転するインバータ１９，２１と、いずれも同一のしきい値、例えばＶｄｄ／２を以て反転して出力するインバータ１７，１８の直列接続と、インバータ１８，１９の出力を受け、第１のサブ制御信号Ｓ１を出力する２入力ＮＡＮＤゲート２０と、インバータ１８，２１の出力を受け、第２のサブ制御信号Ｓ２を出力する２入力ＮＯＲゲート２２とにより構成される。インバータ１７の入力端は出力端子１に接続される。
【００５６】
帰還回路４０２は帰還回路４０１における第１のしきい値と第２のしきい値とを等しくした構成を有している。即ち、帰還回路４０１におけるＮＯＲゲート１３とインバータ１４との直列回路は、帰還回路４０２におけるインバータ１８，１９及びＮＡＮＤゲート２０によって論理値的に等価に置換されている。同様にして帰還回路４０１におけるＮＡＮＤゲート１５とインバータ１６との直列回路は、帰還回路４０２におけるインバータ１８，２１及びＮＯＲゲート２２によって論理値的に等価に置換されている。そして帰還回路４０１におけるインバータ１１，１２はいずれも帰還回路４０２におけるインバータ１７によって論理値的に等価に置換されている。
【００５７】
帰還回路４０１，４０２を相互に比較すると、いずれもＮＯＲゲート、ＮＡＮＤゲートが各々１つづつ、インバータが４つ備えられている点で差異はない。しかし、インバータ１１，１２のように互いに異なるしきい値を有する論理素子を形成する場合と比較して、インバータ１７，１８のように同一のしきい値を有する論理素子を形成する方が、必要なレイアウト面積を小さくすることができる。
【００５８】
例えば、実施の形態１に示されたインバータ１１のようにしきい値が２Ｖｄｄ／３であるような論理素子を形成するためにはＰＭＯＳトランジスタのチャネル幅のＮＭＯＳトランジスタのチャネル幅に対する比を４〜８程度にする必要がある。一方、実施の形態２に示されるインバータ１７，１８のようにしきい値がＶｄｄ／２であるような論理素子を形成するためには前述の比をほぼ２程度にすることで足りる。つまりインバータ１７はインバータ１１よりもＰＭＯＳトランジスタが占める面積を抑制することができるというメリットがある。
【００５９】
図６は、出力端子１において出力信号が“Ｌ”から“Ｈ”へと変化する場合の各部の動作を示すダイアグラムである。同図（ａ）〜（ｈ）はそれぞれ集積回路内部からの入力信号、第１のメイン制御信号Ｍ１（第２のメイン制御信号Ｍ２も同一の波形を呈する）、インバータ１８の出力、第１のサブ制御信号Ｓ１、第２のサブ制御信号Ｓ２、出力端子１の電位、出力電流（出力端子１へと流れる電流）、トランジスタ５〜８のオン／オフ状態を示す。
【００６０】
まず入力信号が“Ｌ”であるので、第１のメイン制御信号Ｍ１は“Ｈ”であり、ＰＭＯＳトランジスタ５はオフ状態にある。ＮＡＮＤゲート２０はその入力端子の一方に、インバータ１９の出力として第１のメイン制御信号Ｍ１が反転した“Ｌ”が加わるので、インバータ１８の出力の値によらずに第１のサブ制御信号Ｓ１として“Ｈ”を出力する。これによってＰＭＯＳトランジスタ７もオフ状態にある。
【００６１】
一方、第２のメイン制御信号Ｍ２は“Ｈ”であり、ＮＭＯＳトランジスタ６はオン状態にある。ＰＭＯＳトランジスタ５，７がオフ状態であるので、ＮＭＯＳトランジスタ８のオン／オフによらず、出力端子１の電位は接地電位ＧＮＤにある。ＮＯＲゲート２２の各入力は、第２のメイン制御信号Ｍ２の反転をインバータ２１が反転して出力して“Ｌ”、インバータ１８の出力が出力端子１の電位の論理を２回反転した（従って、出力端子と同じ論理）“Ｌ”なので、ＮＯＲゲート２２は第２のサブ制御信号Ｓ２として“Ｈ”を出力し、ＮＭＯＳトランジスタ８もオン状態にある。
【００６２】
このような状態から、時刻Ｔ１に集積回路内部からの入力信号が“Ｌ”から“Ｈ”へと変化すると、第１のメイン制御信号Ｍ１、第２のメイン制御信号Ｍ２はいずれも“Ｈ”から“Ｌ”へと変化し、直ちにＰＭＯＳトランジスタ５がオンし、ＮＭＯＳトランジスタ６がオフする。また第２のメイン制御信号Ｍ２が“Ｌ”となることによってインバータ１８の出力に拘らずに第２のサブ制御信号Ｓ２が“Ｌ”となり、時刻Ｔ１とほぼ同時刻にＮＭＯＳトランジスタ８がオフする。
【００６３】
以上の様にして、時刻Ｔ１において入力信号が“Ｌ”から“Ｈ”へと変化することにより出力端子１の電位に拘らずに、ＮＭＯＳトランジスタ６，８がオフし、ＰＭＯＳトランジスタ５がオンするので、出力端子１の電位は接地電位ＧＮＤから電位Ｖｄｄへと向かって上昇する。但し、その電位がしきい値Ｖｄｄ／２に達するまではインバータ１７は出力端子１の電位を“Ｌ”と判断し、インバータ１８の出力は“Ｌ”のままである。よって第１のサブ制御信号Ｓ１は“Ｈ”を維持し、ＰＭＯＳトランジスタ７はオフのままとなる。
【００６４】
そしてＰＭＯＳトランジスタ５がオンしていることによって出力端子１の電位は上昇し続け、時刻Ｔ２に出力端子１の電位がしきい値Ｖｄｄ／２となると、インバータ１８の出力が“Ｌ”から“Ｈ”へと転ずる。この結果ＮＡＮＤゲート２０は入力がすべて“Ｈ”となるので、第１のサブ制御信号Ｓ１が“Ｈ”から“Ｌ”へと変化する。その結果、それまでオフしていたＰＭＯＳトランジスタ７がオンすることになる。
【００６５】
この結果、時刻Ｔ２において出力端子１にはＰＭＯＳトランジスタ５，７の２つを介して電位Ｖｄｄに接続されるので、出力端子１に供給される電流が増大し、出力端子１の電位の上昇率が大きくなる。第２のサブ制御信号Ｓ２は、第２のメイン制御信号Ｍ２が“Ｈ”である限り、出力端子１の電位に依存せずに“Ｌ”のままとなる。従って、ＮＭＯＳトランジスタ６，８は時刻Ｔ２になってもオフしたままであり、これらが出力端子１の電位に影響を与えることはない。
【００６６】
図７は、出力端子１において出力信号が“Ｈ”から“Ｌ”へと変化する場合の各部の動作を示すダイアグラムである。同図（ａ）〜（ｈ）はそれぞれ集積回路内部からの入力信号、第１のメイン制御信号Ｍ１（第２のメイン制御信号Ｍ２も同一の波形を呈する）、インバータ１８の出力、第１のサブ制御信号Ｓ１、第２のサブ制御信号Ｓ２、出力端子１の電位、出力電流（出力端子１から接地へと流れる電流）、トランジスタ５〜８のオン／オフ状態を示す。
【００６７】
まず入力信号が“Ｈ”であるので、第１のメイン制御信号Ｍ１、第２のメイン制御信号Ｍ２のいずれも“Ｌ”であり、図６に示された時刻Ｔ２以降と同様に、ＮＭＯＳトランジスタ５，７はオンし、ＰＭＯＳトランジスタ６，８はオフしている。そして出力端子１の電位はＶｄｄである。インバータ１８は“Ｈ”を出力している。
【００６８】
このような状態から、時刻Ｔ３に入力信号が“Ｈ”から“Ｌ”へと変化すると、第１のメイン制御信号Ｍ１、第２のメイン制御信号Ｍ２はいずれも“Ｌ”から“Ｈ”へと変化し、直ちにＮＭＯＳトランジスタ６がオンし、ＰＭＯＳトランジスタ５がオフする。また第１のメイン制御信号Ｍ１が“Ｈ”となることによってインバータ１８の出力に拘らずに第１のサブ制御信号Ｓ１が“Ｈ”となり、時刻Ｔ３とほぼ同時刻にＰＭＯＳトランジスタ７がオフする。
【００６９】
以上の様にして、時刻Ｔ３において入力信号が“Ｈ”から“Ｌ”へと変化することにより出力端子１の電位に拘らずに、ＰＭＯＳトランジスタ５，７がオフし、ＮＭＯＳトランジスタ６がオンするので、出力端子１の電位は電位Ｖｄｄから接地電位ＧＮＤへと向かって下降する。但し、その電位がしきい値Ｖｄｄ／２に達するまではインバータ１７は出力端子１の電位を“Ｈ”と判断し、インバータ１８の出力は“Ｈ”のままである。よって第２のサブ制御信号Ｓ２は“Ｌ”を維持し、ＮＭＯＳトランジスタ８はオフのままとなる。
【００７０】
そしてＮＭＯＳトランジスタ６がオンしていることによって出力端子１の電位は下降し続け、時刻Ｔ４に出力端子１の電位がしきい値Ｖｄｄ／２となると、インバータ１８の出力が“Ｈ”から“Ｌ”へと転ずる。この結果ＮＯＲゲート２２は入力がすべて“Ｌ”となるので、第２のサブ制御信号Ｓ２が“Ｌ”から“Ｈ”へと変化する。その結果、それまでオフしていたＮＭＯＳトランジスタ８がオンすることになる。
【００７１】
この結果、時刻Ｔ４において出力端子１にはＮＭＯＳトランジスタ６，８の２つを介して接地電位ＧＮＤに接続されるので、出力端子１から流れ出る電流が増大し、出力端子１の電位の下降率が大きくなる。インバータ１８の出力に依存せずに、第１のメイン制御信号Ｍ１が“Ｈ”である限り第１のサブ制御信号Ｓ１は“Ｈ”のままとなる。従って、ＰＭＯＳトランジスタ５，７は時刻Ｔ４になってもオフしたままであり、これらが出力端子１の電位に影響を与えることはない。
【００７２】
以上のような回路構成にすることにより、実施の形態１とほぼ同様の効果が得られる上、必要なレイアウト面積を縮小することができる。
【００７３】
実施の形態３．
実施の形態１及び実施の形態２においては、出力端子１の電位はインバータ１１，１２，１７に与えられる。よって、これらのしきい値近傍における出力端子１の電位変動がこれらの出力に反映されることとなり、出力端子１にノイズが生じた場合に誤動作を生じる可能性も残る。そこで、実施の形態３においては単一のしきい値を持つインバータでなく、出力端子１の電位を検出する素子としてヒステリシス性を有する回路（以下「ヒステリシス回路」と称す）を用いることによりノイズ耐性を強くする技術を開示する。
【００７４】
図８はこの発明の実施の形態３による出力回路の構成を示す回路図である。実施の形態１に示された出力回路と比較して、帰還回路４０１を帰還回路４０３に置換した構成を有している。
【００７５】
帰還回路４０３は、帰還回路４０１のインバータ１１，１２をヒステリシス回路２３に置換した構成を有している。ヒステリシス回路２３は、出力端子１に接続された入力端と、ＮＯＲゲート１３の入力端の一方に接続される第１出力端と、ＮＡＮＤゲート１５の入力端の一方に接続される第２出力端とを有している。
【００７６】
図９は、ヒステリシス回路２３のヒステリシス性を示すグラフである。出力端子１の電位が“Ｌ”から“Ｈ”へと変化する場合には、しきい値は高い方のＶｔｈ２が用いられる。逆に“Ｈ”から“Ｌ”へと変化する場合には、しきい値は低い方のＶｔｈ１が用いられる。そしてこれらのしきい値に基づいてヒステリシス回路２３は出力信号を反転してその第１及び第２の出力端に出力する。
【００７７】
以下の動作説明では、簡単の為に第１及び第２の出力端にいずれも同じ出力を与える場合について示すが、第１出力端においてはしきい値Ｖｔｈ１，Ｖｔｈ２を以て出力信号を反転して出力し、第２出力端においてはしきい値Ｖｔｈ３（≠Ｖｔｈ１），Ｖｔｈ４（＞Ｖｔｈ３）を以て出力信号を反転して出力するようにヒステリシス回路２３を構成しても良い。
【００７８】
図９に示されたヒステリシス回路２３を用いれば、メインバッファ３０１が実施の形態１と同様にして動作する。実施の形態１における第１のしきい値がＶｔｈ２に、第２のしきい値がＶｔｈ１に相当しており、また第１のメイン制御信号Ｍ１が“Ｈ”の場合には出力信号の状態に拘らず第１のサブ制御信号Ｓ１も“Ｈ”であり、第２のメイン制御信号Ｍ２が“Ｌ”の場合には出力信号の状態に拘らず第２のサブ制御信号Ｓ２も“Ｌ”であり、ヒステリシス回路２３の出力をＮＯＲゲート１３及びＮＡＮＤゲート１５が共通して受けても第１のサブ制御信号Ｓ１、第２のサブ制御信号Ｓ２の論理値は実施の形態１と異ならない為である。
【００７９】
従って、実施の形態３によれば、実施の形態１の効果を、ノイズ耐性を高めつつ得ることができる。
【００８０】
実施の形態４．
実施の形態１乃至実施の形態３に示された出力回路は、入力信号の遷移によって遷移する出力信号を出力するが、出力回路を制御する信号も入力して出力信号を制御する場合でもこの発明は適用可能である。以下ではこの発明をトライステート出力回路に適用した場合を例に採って説明する。
【００８１】
図１０はこの発明の実施の形態４による出力回路の構成を示す回路図である。実施の形態１に示された出力回路と比較して、プリバッファ２０１をプリバッファ２０２に置換した構成を有している。
【００８２】
プリバッファ２０２は、出力回路の動作状態を制御する制御信号を受けるインバータ２４、入力信号を受けるインバータ２５、インバータ２４，２５の出力を受けるＮＡＮＤゲート２８、ＮＡＮＤゲート２８の出力を反転して出力するインバータ１０、インバータ２４の出力を反転するインバータ２６、インバータ２５，２６の出力を受けるＮＯＲゲート２７、ＮＯＲゲート２７の出力を反転するインバータ９により構成される。
【００８３】
制御信号が“Ｌ”の場合には、インバータ２４，２６の出力はそれぞれ“Ｈ”，“Ｌ”となり、ＮＡＮＤゲート２８及びＮＯＲゲート２７はいずれもインバータとして機能する。一方、入力信号は一旦インバータ２５で反転されているので、インバータ９，１０はいずれも入力信号を反転した値を出力することになる。つまり制御信号が“Ｌ”の場合にはプリバッファ２０１と同じ機能を果たす。
【００８４】
制御信号が“Ｈ”の場合には、インバータ２４，２６の出力はそれぞれ“Ｌ”，“Ｈ”となり、ＮＯＲゲート２７及びＮＡＮＤゲート２８は、インバータ２４，２６の出力以外に拘らずにそれぞれ“Ｌ”，“Ｈ”を出力する。よって第１のメイン制御信号Ｍ１、第２のメイン制御信号Ｍ２はそれぞれ“Ｈ”，“Ｌ”を出力する。
【００８５】
第１のメイン制御信号Ｍ１、第２のメイン制御信号Ｍ２がそれぞれ“Ｈ”，“Ｌ”であることにより、ＮＯＲゲート１３及びＮＡＮＤゲート１５の出力はそれぞれ出力端子１の論理状態に拘らずに“Ｌ”，“Ｈ”となる。よって第１のサブ制御信号Ｓ１、第２のサブ制御信号Ｓ２はそれぞれ“Ｈ”，“Ｌ”となる。この結果、メインバッファ３の全てのトランジスタ５〜８がオフする。つまり、出力回路は出力端子１にハイインピーダンス状態を与えることとなる。
【００８６】
以上の様にして、実施の形態１で示されたプリバッファ２０１をプリバッファ２０２で置換することにより、トライステート出力回路のように、制御信号により動作が変化する出力回路にもこの発明を適用し、実施の形態１の効果をも得ることができる。
【００８７】
実施の形態５．
図１１はこの発明の実施の形態５による出力回路の構成を示す回路図である。実施の形態２に示された出力回路と比較して、プリバッファ２０１をプリバッファ２０２に置換した構成を有している。従って、本実施の形態に示された出力回路はトライステート出力回路であり、実施の形態２の効果をも得ることができる。
【００８８】
実施の形態６．
図１２はこの発明の実施の形態６による出力回路の構成を示す回路図である。実施の形態３に示された出力回路と比較して、プリバッファ２０１をプリバッファ２０２に置換した構成を有している。従って、本実施の形態に示された出力回路はトライステート出力回路であり、実施の形態３の効果をも得ることができる。
【００８９】
実施の形態７．
図１３はこの発明の実施の形態７による出力回路の構成を示す回路図である。実施の形態１に示された出力回路と比較して、帰還回路４０１を帰還回路４０４に、メインバッファ３０１をメインバッファ３０２に、それぞれ置換した構成を有している。
【００９０】
帰還回路４０４は、帰還回路４０１の構成に対し、インバータ１２の出力と第１のメイン制御信号Ｍ１とを受ける２入力ＮＯＲゲート３１、ＮＯＲゲート３１の出力を反転して第３のサブ制御信号Ｓ３を出力するインバータ３２、インバータ１１の出力と第２のメイン制御信号Ｍ２とを受けるＮＡＮＤゲート３３、ＮＡＮＤゲート３３の出力を反転して第４のサブ制御信号Ｓ４を出力するインバータ３４が追加された構成を有している。
【００９１】
メインバッファ３０２はメインバッファ３０１の構成に加え、ＰＭＯＳトランジスタ２９とＮＭＯＳトランジスタ３０とを追加した構成を有している。ＰＭＯＳトランジスタ２９はそのゲートに第３のサブ制御信号Ｓ３を受け、ソースに電位Ｖｄｄが与えられ、ドレインに出力端子１が接続される。またＮＭＯＳトランジスタ３０はそのゲートに第４のサブ制御信号Ｓ４が与えられ、ソースに接地電位ＧＮＤが与えられ、ドレインに出力端子１が接続される。
【００９２】
トランジスタ２９，３０は、トランジスタ５，６よりもチャネル幅が大きく、トランジスタ７，８よりもチャネル幅が小さく設定される。
【００９３】
図１４は出力端子１において出力信号が“Ｌ”から“Ｈ”へと変化する場合の各部の動作を示すダイアグラムである。同図（ａ）〜（ｊ）はそれぞれ集積回路内部からの入力信号、第１のメイン制御信号Ｍ１（第２のメイン制御信号Ｍ２も同一の波形を呈する）、インバータ１１の出力、インバータ１２の出力、ＮＯＲゲート３１の出力、ＮＯＲゲート１３の出力、ＮＡＮＤゲート１５，３３の出力出力端子１の電位、出力電流（出力端子１へと流れる電流）、トランジスタ５〜８，２９，３０のオン／オフ状態を示す。
【００９４】
まず入力信号が“Ｌ”であるので、第１のメイン制御信号Ｍ１は“Ｈ”であり、ＰＭＯＳトランジスタ５はオフ状態にある。ＮＯＲゲート１３，３１はいずれもその入力端子の一方に第１のメイン制御信号Ｍ１が加わるので、インバータ１１，１２の出力の値によらずに“Ｌ”を出力する。よって第１のサブ制御信号Ｓ１及び第３のサブ制御信号Ｓ３はいずれも“Ｈ”であり、ＰＭＯＳトランジスタ７，２９もオフ状態にある。
【００９５】
一方、第２のメイン制御信号Ｍ２は“Ｈ”であり、ＮＭＯＳトランジスタ６はオン状態にある。ＰＭＯＳトランジスタ５，７，２９がオフ状態であるので、ＮＭＯＳトランジスタ８，３０のオン／オフによらず、出力端子１の電位は接地電位ＧＮＤにある。従って、ＮＡＮＤゲート１５の各入力は、第２のメイン制御信号Ｍ２が“Ｈ”、出力端子１の電位を反転したインバータ１２の出力が“Ｈ”なので、ＮＡＮＤゲート１５の出力は“Ｌ”となる。よってこれがインバータ１６により反転されて得られる第２のサブ制御信号Ｓ２は“Ｈ”となり、ＮＭＯＳトランジスタ８もオン状態にある。また、ＮＡＮＤゲート３３の各入力は、第２のメイン制御信号Ｍ２が“Ｈ”、出力端子１の電位を反転したインバータ１１の出力が“Ｈ”なので、ＮＡＮＤゲート３３の出力も“Ｌ”となる。よってこれがインバータ３４により反転されて得られる第４のサブ制御信号Ｓ４は“Ｈ”となり、ＮＭＯＳトランジスタ３０もオン状態にある。
【００９６】
このような状態から、時刻Ｔ１に集積回路内部からの入力信号が“Ｌ”から“Ｈ”へと変化すると、第１のメイン制御信号Ｍ１、第２のメイン制御信号Ｍ２はいずれも“Ｈ”から“Ｌ”へと変化し、直ちにＰＭＯＳトランジスタ５がオンし、ＮＭＯＳトランジスタ６がオフする。また第２のメイン制御信号Ｍ２が“Ｌ”となることによってインバータ１１，１２の出力に拘らずにＮＡＮＤゲート１５，３３の出力は“Ｌ”から“Ｈ”へと変化するので、第２のサブ制御信号Ｓ２及び第４のサブ制御信号Ｓ４が“Ｌ”となり、時刻Ｔ１とほぼ同時刻にＮＭＯＳトランジスタ８，３０がオフする。
【００９７】
以上の様にして、時刻Ｔ１において入力信号が“Ｌ”から“Ｈ”へと変化することにより出力端子１の電位に拘らずに、ＮＭＯＳトランジスタ６，８，３０がオフし、ＰＭＯＳトランジスタ５がオンするので、出力端子１の電位は接地電位ＧＮＤから電位Ｖｄｄへと向かって上昇する。但し、その電位が第２のしきい値Ｖｄｄ／３に達するまではインバータ１１，１２のいずれも出力端子１の電位を“Ｌ”と判断し、その出力は“Ｈ”のままである。よってＮＯＲゲート１３，３１の出力はいずれも“Ｌ”を維持し、ＰＭＯＳトランジスタ７，２９はオフのままとなる。
【００９８】
そしてＰＭＯＳトランジスタ５がオンしていることによって出力端子１の電位は上昇し続け、時刻Ｔ２に出力端子１の電位が第２のしきい値Ｖｄｄ／３となると、インバータ１２の出力が“Ｈ”から“Ｌ”へと転ずる。この結果ＮＯＲゲート３１は入力がすべて“Ｌ”となるので、その出力は“Ｌ”から“Ｈ”へと転じ、第３のサブ制御信号Ｓ３が“Ｈ”から“Ｌ”へと変化する。その結果、それまでオフしていたＰＭＯＳトランジスタ２９がオンすることになる。但し、出力端子１の電位が第１のしきい値２Ｖｄｄ／３に達するまではインバータ１１の出力は“Ｈ”のままであり、第１のサブ制御信号Ｓ１も“Ｈ”のままであってＰＭＯＳトランジスタ７はオンしない。
【００９９】
時刻Ｔ２において出力端子１にはＰＭＯＳトランジスタ５，２９の２つを介して電位Ｖｄｄに接続されるので、出力端子１に供給される電流が増大し、出力端子１の電位の上昇率が大きくなる。そして時刻Ｔ３において出力端子１の電位が第１のしきい値２Ｖｄｄ／３に達するとインバータ１１の出力が“Ｈ”から“Ｌ”へと転ずる。この結果ＮＯＲゲート１３は入力がすべて“Ｌ”となるので、その出力は“Ｌ”から“Ｈ”へと転じ、第１のサブ制御信号Ｓ１が“Ｈ”から“Ｌ”へと変化する。その結果、それまでオフしていたＰＭＯＳトランジスタ７がオンすることになる。
【０１００】
ＮＡＮＤゲート１５，３３の出力は、インバータ１１，１２の出力に依存せずに、第２のメイン制御信号Ｍ２が“Ｌ”である限りいずれも“Ｈ”であるので、第２のサブ制御信号Ｓ２及び第４のサブ制御信号Ｓ４は出力端子１の電位に依存せずにいずれも“Ｌ”のままとなる。従って、ＮＭＯＳトランジスタ６，８，３０は時刻Ｔ２になっても、時刻Ｔ３になってもオフしたままであり、これらが出力端子１の電位に影響を与えることはない。
【０１０１】
このように電流の追加する時期を２段階に分けることにより、実施例１より滑らかなスルーレートコントロールを実現することができる。
【０１０２】
図１５は、出力端子１において出力信号が“Ｈ”から“Ｌ”へと変化する場合の各部の動作を示すダイアグラムである。同図（ａ）〜（ｊ）はそれぞれ集積回路内部からの入力信号、第１のメイン制御信号Ｍ１（第２のメイン制御信号Ｍ２も同一の波形を呈する）、インバータ１１の出力、インバータ１２の出力、ＮＡＮＤゲート３３の出力、ＮＡＮＤゲート１５の出力、ＮＯＲゲート１３，３１の出力、出力端子１の電位、出力電流（出力端子１から接地へと流れる電流）、トランジスタ５〜８，２９，３０のオン／オフ状態を示す。
【０１０３】
まず入力信号が“Ｈ”であるので、第１のメイン制御信号Ｍ１、第２のメイン制御信号Ｍ２のいずれも“Ｌ”であり、図３に示された時刻Ｔ３以降と同様に、ＮＭＯＳトランジスタ５，７，２９はオンし、ＰＭＯＳトランジスタ６，８，３０はオフしている。そして出力端子１の電位はＶｄｄである。インバータ１１，１２はいずれも“Ｌ”を出力している。
【０１０４】
このような状態から、時刻Ｔ４に入力信号が“Ｈ”から“Ｌ”へと変化すると、第１のメイン制御信号Ｍ１、第２のメイン制御信号Ｍ２はいずれも“Ｌ”から“Ｈ”へと変化し、直ちにＮＭＯＳトランジスタ６がオンし、ＰＭＯＳトランジスタ５がオフする。また第１のメイン制御信号Ｍ１が“Ｈ”となることによってインバータ１１，１２の出力に拘らずにＮＯＲゲート１３，３１の出力はいずれも“Ｈ”から“Ｌ”へと変化するので、第１のサブ制御信号Ｓ１、第３のサブ制御信号Ｓ３のいずれもが“Ｈ”となり、時刻Ｔ４とほぼ同時刻にＰＭＯＳトランジスタ７，２９がオフする。
【０１０５】
以上の様にして、時刻Ｔ４において入力信号が“Ｈ”から“Ｌ”へと変化することにより出力端子１の電位に拘らずに、ＰＭＯＳトランジスタ５，７，２９がオフし、ＮＭＯＳトランジスタ６がオンするので、出力端子１の電位は電位Ｖｄｄから接地電位ＧＮＤへと向かって下降する。但し、その電位が第１のしきい値２Ｖｄｄ／３に達するまではインバータ１１，１２は出力端子１の電位を“Ｈ”と判断し、その出力はいずれも“Ｌ”のままである。よってＮＡＮＤゲート１５，３３の出力はいずれも“Ｈ”を維持し、ＮＭＯＳトランジスタ８，３０はオフのままとなる。
【０１０６】
そしてＮＭＯＳトランジスタ６がオンしていることによって出力端子１の電位は下降し続け、時刻Ｔ５に出力端子１の電位が第１のしきい値２Ｖｄｄ／３となると、インバータ１１の出力が“Ｌ”から“Ｈ”へと転ずる。この結果ＮＡＮＤゲート３３は入力がすべて“Ｈ”となるので、その出力は“Ｈ”から“Ｌ”へと転じ、第４のサブ制御信号Ｓ４が“Ｌ”から“Ｈ”へと変化する。その結果、それまでオフしていたＮＭＯＳトランジスタ３０がオンすることになる。但し、出力端子１の電位が第２のしきい値Ｖｄｄ／３に達するまではインバータ１２の出力は“Ｌ”のままであり、第２のサブ制御信号Ｓ２も“Ｌ”のままであってＮＭＯＳトランジスタ８はオンしない。
【０１０７】
時刻Ｔ５において出力端子１にはＮＭＯＳトランジスタ６，３０の２つを介して接地電位ＧＮＤに接続されるので、出力端子１から流れ出る電流が増大し、出力端子１の電位の下降率が大きくなる。そして時刻Ｔ６において出力端子１の電位が第２のしきい値Ｖｄｄ／３に達するとインバータ１２の出力が“Ｌ”から“Ｈ”へと転ずる。この結果ＮＡＮＤゲート１５は入力がすべて“Ｈ”となるので、その出力は“Ｈ”から“Ｌ”へと転じ、第２のサブ制御信号Ｓ２が“Ｌ”から“Ｈ”へと変化する。その結果、それまでオフしていたＮＭＯＳトランジスタ８がオンすることになる。
【０１０８】
ＮＯＲゲート１３，３１の出力は、インバータ１１，１２の出力に依存せずに、第１のメイン制御信号Ｍ１が“Ｈ”である限り“Ｌ”であるので、第１のサブ制御信号Ｓ１及び第３のサブ制御信号Ｓ３は出力端子１の電位に依存せずに“Ｈ”のままとなる。従って、ＰＭＯＳトランジスタ５，７，２９は時刻Ｔ５になっても時刻Ｔ６になってもオフしたままであり、これらが出力端子１の電位に影響を与えることはない。
【０１０９】
このように本実施の形態では電流の追加する時期を２段階に分けることにより、実施例１より滑らかなスルーレートコントロールを実現することができる。
【０１１０】
勿論、出力端子の電位が上昇する際と、下降する際とで、異なるしきい値をもって出力信号の論理を判断するようにすることもできる。しかし、本実施の形態のように、出力端子の電位が上昇する際と、下降する際とで、同じしきい値（２Ｖｄｄ／３，Ｖｄｄ／３）をもって論理を判断する方が構成が簡単になるというメリットがある。
【０１１１】
本実施の形態を用いて、実施の形態４乃至実施の形態６のようにトライステート出力回路を構成することもできる。
【０１１２】
【発明の効果】
この発明のうち請求項１にかかる出力回路によれば、第１の主トランジスタがオンした後、出力信号に対して正帰還がかかるように第２の副トランジスタがオンする。第２の主トランジスタ及び第２の副トランジスタについても同様である。よって出力信号の急激な変化を抑制する為の出力回路において、ゲート長の異なるトランジスタを準備する必要はない。従って、マスタースライス方式での設計の自由度を高めることができる。
【０１１３】
この発明のうち請求項２にかかる出力回路によれば、出力信号が第１電位から第２電位へ向かう場合も、その逆の場合も、電位変化が緩やかになるタイミングで第１あるいは第２の副トランジスタがオンするので、電位変化を一層直線に近づけることができる。
【０１１４】
この発明のうち請求項３にかかる出力回路によれば、異なる２つの第１及び第２のしきい値を実現することができる。
【０１１５】
この発明のうち請求項４にかかる出力回路によれば、出力信号の変化をヒステリシスを有する回路で判断するので、ノイズ耐性を強くすることができる。
【０１１６】
この発明のうち請求項５にかかる出力回路によれば、簡単な構成によって出力信号に対して正帰還をかけることができる。
【０１１７】
この発明のうち請求項６にかかる出力回路によれば、トライステートバッファとして機能しつつも請求項１乃至請求項５の効果を得ることができる。
【０１１８】
この発明のうち請求項７にかかる出力回路によれば、副トランジスタの数を多くして、出力信号の電位変化をより一層直線に近づけることができる。
【０１１９】
この発明のうち請求項８にかかる出力回路によれば、回路構成を複雑にすること無く、請求項７の効果を得ることができる。
【０１２０】
この発明のうち請求項９にかかる出力回路によれば、入力信号の遷移によって出力信号が第１電位へと遷移するに際し、まず主スイッチング素子が導通し、その後に副スイッチング素子が導通する。このように出力信号の電位は複数の段階を経て第１電位へと向かうので、急激に変化すること無く、ノイズの発生を抑制することができる。
【０１２１】
この発明のうち請求項１０にかかる出力回路によれば、出力信号の、特に電位変化の当初を抑制することができ、ノイズの発生の抑制をより一層効果的に行うことができる。
【０１２２】
この発明のうち請求項１１にかかる出力回路によれば、トランジスタを用いて出力回路を構成しても、出力信号の急激な変化を抑制する為に、ゲート長の異なるトランジスタを準備する必要はない。従って、マスタースライス方式での設計の自由度を高めることができる。
【０１２３】
この発明のうち請求項１２にかかる出力回路によれば、出力信号の電位は、まず主スイッチング素子の導通によって第２電位から第１電位へ向かう方向に移行し始め、その途中で所定のしきい値に到達する。出力信号の電位が所定のしきい値に到達して始めて副スイッチング素子が導通するのであるから、副スイッチング素子の導通を主スイッチング素子の導通よりも後で行わせることができる。
【図面の簡単な説明】
【図１】  この発明による出力回路の基本的な構成を示す回路図である。
【図２】  この発明の実施の形態１による出力回路の構成を示す回路図である。
【図３】  この発明の実施の形態１による出力回路の動作を示すダイアグラムである。
【図４】  この発明の実施の形態１による出力回路の動作を示すダイアグラムである。
【図５】  この発明の実施の形態２による出力回路の構成を示す回路図である。
【図６】  この発明の実施の形態２による出力回路の動作を示すダイアグラムである。
【図７】  この発明の実施の形態２による出力回路の動作を示すダイアグラムである。
【図８】  この発明の実施の形態３による出力回路の構成を示す回路図である。
【図９】  ヒステリシス回路２３のヒステリシス性を示すグラフである。
【図１０】  この発明の実施の形態４による出力回路の構成を示す回路図である。
【図１１】  この発明の実施の形態５による出力回路の構成を示す回路図である。
【図１２】  この発明の実施の形態６による出力回路の構成を示す回路図である。
【図１３】  この発明の実施の形態７による出力回路の構成を示す回路図である。
【図１４】  この発明の実施の形態７による出力回路の動作を示すダイアグラムである。
【図１５】  この発明の実施の形態７による出力回路の動作を示すダイアグラムである。
【図１６】  従来の出力回路の例を示した回路図である。
【図１７】  従来の出力回路の動作を示すダイアグラムである。
【符号の説明】
１  出力端子、２，２０１，２０２  プリバッファ、３，３０１〜３０２  メインバッファ、４，４０１〜４０４  帰還回路、５，７，２９  ＰＭＯＳトランジスタ、６，８，３０  ＮＭＯＳトランジスタ、１１，１２，１４，１６〜１９，２１  インバータ、１３，２２，３１  ＮＯＲゲート、１５，２０，３３  ＮＡＮＤゲート、２３  ヒステリシス回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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