(57)【特許請求の範囲】
【請求項１】
サンプリングした入力電圧と、時間と共に変化するランプ電圧とを比較するチョッパ型電圧比較器において、
前記ランプ電圧に従ってバイアス電圧が変化し、該ランプ電圧と前記入力電圧とが概略等しくなるときに、前記バイアス電圧が、前記チョッパ型電圧比較器を比較動作状態に至らしめる所定電圧値になることを特徴とするチョッパ型電圧比較器。
【請求項２】
前記チョッパ型電圧比較器が、
入力コンデンサと、
バイアスコンデンサと、
動作点電圧が印加される第１の入力端子と、前記入力コンデンサの一端側の電圧が印加される第２の入力端子と、前記バイアスコンデンサの一端側の電圧が印加されるバイアス端子とを有する第１の差動増幅器とを備え、
サンプル期間内に、前記第１の差動増幅器の前記動作点電圧と前記入力電圧との差を前記入力コンデンサにサンプルホールドすると共に、前記所定電圧と前記入力電圧との差を前記バイアスコンデンサにサンプルホールドし、
前記サンプル期間の後、前記入力コンデンサと前記バイアスコンデンサの各他端に前記ランプ電圧を印加して、前記第１の差動増幅器において、前記第１の入力端子と前記第２の入力端子の電圧を比較することを特徴とする請求項１に記載のチョッパ型電圧比較器。
【請求項３】
前記第１の差動増幅器の出力を増幅する第２の差動増幅器を該第１の差動増幅器の後段に設けたことを特徴とする請求項２に記載のチョッパ型電圧比較器。
【請求項４】
前記第１の差動増幅器の出力と前記第２の差動増幅器の入力との間に、該第１の差動増幅器と該第２の差動増幅器の各々の動作点電圧の差を保持するオフセットキャンセル用コンデンサを設けたことを特徴とする請求項３に記載のチョッパ型電圧比較器。
【請求項５】
請求項１乃至請求項４のいずれか一項に記載のチョッパ型電圧比較器と、
カウンタと、
前記チョッパ型電圧比較器の出力に基づいて前記カウンタの計数値をラッチし、該ラッチされた計数値を前記入力電圧のアナログデジタル変換値として出力するラッチ回路とを備えたことを特徴とするアナログデジタル変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、チョッパ型電圧比較器及びアナログデジタル変換器に関する。
【０００２】
【従来の技術】
固体撮像素子からの読み出し信号はアナログ値なので、それをデジタル値に変換するためのアナログデジタル変換器が必要である。このアナログデジタル変換器として従来用いられているものに、積分方式コラム型アナログデジタル変換器がある。
【０００３】
この積分方式アナログデジタル変換器においては、読み出し信号と、ランプ波発生回路から出力されたランプ波とを電圧比較器に入力する。そして、ランプ波に同期してクロックパルスを計数するカウンタを電圧比較器の後段に設け、ランプ電圧が読み出し電圧を超えた瞬間の計数値をラッチし、それをデジタル値として出力する。用いられる電圧比較器としては、インバータによるチョッパ型電圧比較器等がある。
【０００４】
【発明が解決しようとする課題】
ところで、固体撮像素子においては、１水平ライン上の個々の画素毎にアナログデジタル変換を行う必要がある。従って、上記の電圧比較器を１水平ラインの画素数分だけ用意しなければならないが、個々の電圧比較器の消費電力が大きいと、全体の消費電力は莫大なものになる。
【０００５】
インバータによるチョッパ型電圧比較器では、インバータの入力電圧がその動作点電圧付近になると、当該インバータのＰＭＯＳ及びＮＭＯＳの双方がオンし、貫通電流が流れる。貫通電流は、このオン状態が維持されている間中流れつづける。この貫通電流は、チョッパ型電圧比較器の消費電力を増大させ、アナログデジタル変換器全体の消費電力を増大させる要因になる。
【０００６】
これを防ぐため、ＰＭＯＳやＮＭＯＳのチャネル長を長くし、貫通電流を低減することも考えられるが、これではインバータのゲート容量が増大し、アナログデジタル変換器の出力ゲインがランプ波に対して劣化するという新たな問題が生じてしまう。
本発明は係る従来例の問題点に鑑みて創作されたものであり、従来よりも消費電力の抑えられた電圧比較器、及びそれを用いたアナログデジタル変換器を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記した課題は、第１の発明である、サンプリングした入力電圧と、時間と共に変化するランプ電圧とを比較するチョッパ型電圧比較器において、前記ランプ電圧に従ってバイアス電圧が変化し、該ランプ電圧と前記入力電圧とが概略等しくなるときに、前記バイアス電圧が、前記チョッパ型電圧比較器を比較動作状態に至らしめる所定電圧値になることを特徴とするチョッパ型電圧比較器によって解決する。
【０００８】
又は、第２の発明である、前記チョッパ型電圧比較器が、入力コンデンサと、バイアスコンデンサと、動作点電圧が印加される第１の入力端子と、前記入力コンデンサの一端側の電圧が印加される第２の入力端子と、前記バイアスコンデンサの一端側の電圧が印加されるバイアス端子とを有する第１の差動増幅器とを備え、サンプル期間内に、前記第１の差動増幅器の前記動作点電圧と前記入力電圧との差を前記入力コンデンサにサンプルホールドすると共に、前記所定電圧と前記入力電圧との差を前記バイアスコンデンサにサンプルホールドし、前記サンプル期間の後、前記入力コンデンサと前記バイアスコンデンサの各他端に前記ランプ電圧を印加して、前記第１の差動増幅器において、前記第１の入力端子と前記第２の入力端子の電圧を比較することを特徴とする第１の発明に記載のチョッパ型電圧比較器によって解決する。
【０００９】
又は、第３の発明である、前記第１の差動増幅器の出力を増幅する第２の差動増幅器を該第１の差動増幅器の後段に設けたことを特徴とする第２の発明に記載のチョッパ型電圧比較器によって解決する。
又は、第４の発明である、前記第１の差動増幅器の出力と前記第２の差動増幅器の入力との間に、該第１の差動増幅器と該第２の差動増幅器の各々の動作点電圧の差を保持するオフセットキャンセル用コンデンサを設けたことを特徴とする第３の発明に記載のチョッパ型電圧比較器によって解決する。
【００１０】
又は、第５の発明である、第１乃至第４の発明のいずれか一に記載のチョッパ型電圧比較器と、カウンタと、前記チョッパ型電圧比較器の出力に基づいて前記カウンタの計数値をラッチし、該ラッチされた計数値を前記入力電圧のアナログデジタル変換値として出力するラッチ回路とを備えたことを特徴とするアナログデジタル変換器によって解決する。
【００１１】
次に、本発明の作用について説明する。
本発明に係るチョッパ型電圧比較器によれば、比較動作が行われている最中、一定のバイアス電圧を当該比較器に印加するのではなく、ランプ電圧に従ってバイアス電圧を変化させる。そして、ランプ電圧と入力電圧とが概略等しくなるときに、バイアス電圧を、比較器を比較動作状態に至らしめるような所定電圧値にする。
【００１２】
これによれば、ランプ電圧が小さい時期には少量のバイアス電流値しか流れず、ランプ電圧と入力電圧とが概略等しくなるときに、所望の比較動作が行われるようなバイアス電流値となる。
このように、本発明では、一定のバイアス電流をバイアスするのではなく、それを徐々に増加させるので、比較器に流れる総電流量が低減され、消費電力を低減することができる。
【００１３】
この本発明に係るチョッパ型電圧比較器の一例を図１に例示する。図示の如く、このチョッパ型電圧比較器１によれば、入力コンデンサＣ２と、バイアスコンデンサＣ３と、第１の差動増幅器ＯＰ１とを備えている。この第１の差動増幅器ＯＰ１は、第１の入力端子ＩＮＰ、第２の入力端子ＩＮＭ、及びバイアス端子ＢＩＡＳを有している。このうち、第１の入力端子ＩＮＰには、差動増幅器ＯＰ１の動作点電圧（ＶＯＰ（１））が印加され、第２の入力端子ＩＮＭには、入力コンデンサＣ２の一端側の電圧が印加され、バイアス端子ＢＩＡＳには、バイアスコンデンサＣ３の一端側の電圧が印加される。
【００１４】
係る比較器１の動作は、サンプル期間内において、第１の差動増幅器ＯＰ１の動作点電圧（ＶＯＰ（１））と入力電圧（ＶＡＩＮ）との差（ＶＯＰ（１）−ＶＡＩＮ）を入力コンデンサＣ２にサンプルホールドすると共に、所定電圧（ＶＢＮ）と入力電圧（ＶＡＩＮ）との差（ＶＢＮ−ＶＡＩＮ）をバイアスコンデンサＣ３にサンプルホールドする。
【００１５】
しかる後、入力コンデンサＣ２とバイアスコンデンサＣ３の各他端にランプ電圧（ＶＲＡＭＰ）を印加する。このようにすると、入力コンデンサＣ２の一端の電圧ＶＩＮＭ（１）は、該コンデンサＣ２に既にサンプルホールドされている電圧（ＶＯＰ（１）−ＶＡＩＮ）と、他端に印加されたランプ電圧（ＶＲＡＭＰ）との和（ＶＯＰ（１）−ＶＡＩＮ＋ＶＲＡＭＰ）になる。同様に、バイアスコンデンサＣ３の一端の電圧ＶＢＩＡＳは、該コンデンサＣ３に既にサンプルホールドされている電圧（ＶＢＮ−ＶＡＩＮ）と、他端に印加されたランプ電圧（ＶＲＡＭＰ）との和（ＶＢＮ−ＶＡＩＮ＋ＶＲＡＭＰ）になる。これら入力コンデンサＣ２とバイアスコンデンサＣ３の各一端側の電圧は、各々第２の入力端子とバイアス端子に印加されているので、この時点での各端子に印加されている電圧値は次のようになる。
・第１の入力端子ＩＮＰ・・・ＶＯＰ（１）
・第２の入力端子ＩＮＭ・・・ＶＯＰ（１）−ＶＡＩＮ＋ＶＲＡＭＰ
・バイアス端子ＢＩＡＳ・・・ＶＢＮ−ＶＡＩＮ＋ＶＲＡＭＰ
第１の差動増幅器ＯＰ１においては、第１及び第２の入力端子の電圧、即ち、ＶＯＰ（１）とＶＯＰ（１）−ＶＡＩＮ＋ＶＲＡＭＰとが比較され、これらが等しくなるときに出力が反転する。等しくなるとは、ＶＯＰ（１）＝ＶＯＰ（１）−ＶＡＩＮ＋ＶＲＡＭＰを意味し、これはＶＡＩＮ＝ＶＲＡＭＰを意味するので、上記は入力電圧（ＶＡＩＮ）とランプ電圧（ＶＲＡＭＰ）とを比較していることになる。
【００１６】
但し、バイアス端子には、ＶＢＩＡＳ＝ＶＢＮ−ＶＡＩＮ＋ＶＲＡＭＰなる電圧が印加されており、係る電圧ＶＢＩＡＳは、ＶＲＡＭＰ＜ＶＡＩＮなる時点ではＶＢＮよりも小さい値を有し、ＶＲＡＭＰ＝ＶＡＩＮなる時点で初めてＶＢＮとなり、この時点で第１の差動増幅器ＯＰ１が所望の比較動作を行うようになる。このＶＢＩＡＳの挙動により、ＶＲＡＭＰ＜ＶＡＩＮなる時点では、第１の差動増幅器ＯＰ１に少量のバイアス電流値しか流れず、ＶＲＡＭＰ＝ＶＡＩＮなる時点で上記所望の比較動作が行われるバイアス電流値となる。
【００１７】
このように、バイアス電流は、一定ではなくランプ電圧に従って徐々に大きくなるので、第１の差動増幅器ＯＰ１での消費電力が低減される。
なお、上記第１の差動増幅器ＯＰ１の後段に第２の差動増幅器ＯＰ２を設けても良い。このようにすると、出力のゲインを上げることができる。
このように第２の差動増幅器ＯＰ２を設ける場合は、第１と第２の差動増幅器ＯＰ１、ＯＰ２の間にオフセットキャンセル用コンデンサＣ４（Ｃ５）を設け、差動増幅器ＯＰ１、ＯＰ２間の動作点電圧の差を当該オフセットキャンセル用コンデンサに保持させても良い。このようにすると、２つの差動増幅器ＯＰ１、ＯＰ２の動作点電圧の差に起因して第２の差動増幅器ＯＰ２の出力が反転するタイミングがずれるのが防がれる。
【００１８】
また、本発明に係るアナログデジタル変換器によれば、カウンタ５と、上記チョッパ型電圧比較器１の出力に基づいてカウンタ５の計数値をラッチし、該ラッチされた計数値を上記入力電圧のアナログデジタル変換値として出力するラッチ回路４とを備えている。
上記したように、比較器１の消費電力が低減されるので、これを用いたアナログデジタル変換器の消費電力も低減される。
【００１９】
【発明の実施の形態】
以下、本発明の好適な実施形態を添付図面に基づいて詳細に説明する。
（１）本実施形態の回路構成の説明
図１は、本実施形態に係るアナログデジタル変換器の回路図である。同図では、固体撮像素子の単位画素ＰＢの出力電圧ＶＡＩＮをアナログデジタル変換する場合が示されている。但し、これは本発明が固体撮像素子にのみ限定されるというのではない。
【００２０】
画素部ＰＢには、例えば、ＣＣＤやＭＯＳ型イメージセンサ等の構造が採用される。このうち、ＭＯＳ型については、閾値電圧変調方式のものを採用するのが好適である。係る閾値電圧変調方式のＭＯＳ型イメージセンサについては、本願出願人が既に権利を取得した発明（特許登録番号２９３５４９２号）が詳しい。
出力電圧ＶＡＩＮは、本発明の特徴部を成すチョッパ型電圧比較器１に入力される。図示の如く、このチョッパ型電圧比較器１は、第１及び第２の差動増幅器ＯＰ１、ＯＰ２を備え、各々の差動増幅器ＯＰ１、ＯＰ２には、正入力端子ＩＮＰ（第１の入力端子）、負入力端子ＩＮＭ（第２の入力端子）、及びバイアス端子ＢＩＡＳが設けられている。
【００２１】
このうち、第１の差動増幅器ＯＰ１に着目すると、その負入力端子ＩＮＭには、コンデンサＣ２（入力コンデンサ）の一端側の電圧ＶＩＮＭ（１）が印加される。そして、バイアス端子ＢＩＡＳには、コンデンサＣ３（バイアスコンデンサ）の一端側の電圧、即ちバイアス電圧ＶＢＩＡＳが印加される。一方、正入力端子（ＩＮＰ）には、コンデンサＣ１の一端側の電圧ＶＩＮＰ（１）が印加されているが、このコンデンサＣ１の他端側には、参照電圧ＶＲＥＦが印加されている。
【００２２】
図中、２は、定電圧ＶＢＮをバイアスすべく設けられた定電圧源である。
各増幅器ＯＰ１、ＯＰ２の回路構成は、同図の点線四角内に示す通りであり、駆動トランジスタＴＲ４、ＴＲ５、及び負荷トランジスタＴＲ２、ＴＲ３を有している。これらのトランジスタは、いずれも飽和領域で使用され、大きな増幅率を有する。
【００２３】
また、トランジスタＴＲ１は、負荷トランジスタＴＲ２及びＴＲ３の各々とカレントミラー接続され、これらの負荷トランジスタＴＲ２及びＴＲ３のソース・ドレイン間に同じ電流Ｉ０／２が流れるように供する。
一方、トランジスタＴＲ７は、バイアス電圧ＶＢＩＡＳがゲートに印加されて、バイアス電流Ｉ０を第１の差動増幅器ＯＰ１にバイアスする定電流源として供される。同様に、トランジスタＴＲ６も、トランジスタＴＲ１にバイアス電流Ｉ０／２をバイアスする定電流源として供される。
【００２４】
チョッパ型電圧比較器１は、スイッチＳ１〜Ｓ７を備えているが、それらは単体又は複数のトランジスタ等によって構成することができ、図示のような制御信号ＦＡＺ、ＦＡＩＮ、ＦＲＡＭＰ、により制御される。
チョッパ型電圧比較器１の後段には、ラッチ機能を有する比較回路３が設けられている。その回路構成は、点線四角内に示す通りで、インバータＩＮ１〜ＩＮ４、駆動トランジスタＴＲ８、ＴＲ９を備えている。
【００２５】
入力電圧ＶＯＵＴＭ（２）及びＶＯＵＴＰ（２）の一方がハイレベルで他方がローレベルのとき、駆動トランジスタＴＲ８、ＴＲ９のいずれか一方のみがオン状態になる。この状態では、出力信号／ＣＯＵＮＴ−ＬＡＴＣＨ−ＣＬＫ（図１の上側の回路図には不図示）、ＣＯＵＮＴ−ＬＡＴＣＨ−ＣＬＫは変化しない。換言すれば、出力はラッチされている。
【００２６】
しかし、入力電圧ＶＯＵＴＭ（２）及びＶＯＵＴＰ（２）が反転し始めると、駆動トランジスタＴＲ８、ＴＲ９のうち、今までオン状態であったトランジスタがオフ状態になり、オフ状態であったものがオン状態になる。これにより、出力信号ＣＯＵＮＴ−ＬＡＴＣＨ−ＣＬＫ、／ＣＯＵＮＴ−ＬＡＴＣＨ−ＣＬＫも反転する。係る出力信号ＣＯＵＮＴ−ＬＡＴＣＨ−ＣＬＫ、／ＣＯＵＮＴ−ＬＡＴＣＨ−ＣＬＫのうち、ハイレベルの方は、インバータＩＮ１、ＩＮ２のループにより、電源電圧ＶＤＤ付近まで大きく増幅される。特に明示はしないが、電源電圧ＶＤＤは、インバータＩＮ１、ＩＮ２に印加されている。
【００２７】
図において、ＴＲ１０は、駆動トランジスタＴＲ８、ＴＲ９にバイアス電流をバイアスすべく設けられたトランジスタであり、信号ＦＡＩＬＴにより駆動される。信号ＦＡＩＬＴは、パルス波形を有し、それがハイレベルのときのみ、ＴＲ１０が飽和領域で動作するようになる。ローレベルのときはＴＲ１０は動作せず、従って比較回路３も動作しない。このように、比較回路３は、常に動作しているわけではなく、断続的に動作しているので、回路の消費電力を抑えることができる。
【００２８】
係る比較回路３は、後段のＤＡＴラッチ回路４がデータをラッチするのに十分大きな電圧値を有する信号ＣＯＵＮＴ−ＬＡＴＣＨ−ＣＬＫを得るために設けられている。もし、チョッパ型電圧比較器１の出力が十分大きく、それだけでＤＡＴラッチ回路４でデータをラッチできるなら、比較回路３は省いても良い。
ＤＡＴラッチ回路４は、カウンタ５から出力される計数値（ｎビットのデジタル値）が入力され、ＣＯＵＮＴ−ＬＡＴＣＨ−ＣＬＫがハイレベルになると、上記計数値をラッチする。
【００２９】
上記チョッパ型電圧比較器１、比較回路３、ＤＡＴラッチ回路４、及びカウンタ５により、アナログデジタル変換器が構成される。
（２）本実施形態の動作の説明
以下、このアナログデジタル変換器の動作について、図１及び図２に基づき説明する。図２は、本実施形態に係るアナログデジタル変換器のタイミングチャートである。図２に示す如く、係るタイミングは、サンプル期間と比較期間とに大別される。
【００３０】
▲１▼サンプル期間
サンプル期間では、スイッチＳ１、Ｓ３〜Ｓ７がオンであり、スイッチＳ２のみがオフである。これにより：
（ａ）第１の差動増幅器ＯＰ１の正入力端子ＩＮＰと負出力端子ＯＵＴＭとが短絡されるので、ノードＡの電圧が、当該第１の差動増幅器ＯＰ１の動作点電圧ＶＯＰ（１）になる。同様に、負入力端子ＩＮＭと正出力端子ＯＵＴＰとが短絡されるので、ノードＢの電圧が上記動作点電圧ＶＯＰ（１）になる。ここで、動作点電圧ＶＯＰ（１）とは、第１の差動増幅器ＯＰ１の自己バイアス点電圧のことである。この電圧は、第１の差動増幅器ＯＰ１が比較動作をし、その差動出力ＶＯＵＴＭ（１）、ＶＯＵＴＰ（１）が反転してゆきやがて同じ電圧になるときの当該電圧に等しい。後出の第２の差動増幅器ＯＰ２の動作点電圧ＶＯＰ（２）についても同様のことが言える。
（ｂ）コンデンサＣ１の両極の電位差は、ＶＯＰ（１）−ＶＲＥＦとなる。
（ｃ）ノードＣの電圧ＶＢＩＡＳは、定電圧源２の出力電圧ＶＢＮになる。ここで、ＶＢＮとは、仮にそれをバイアス端子ＢＩＡＳに直接印加した場合、第１及び第２の差動増幅器ＯＰ１、ＯＰ２の各々に所望のバイアス電流Ｉ０が流れ、それらを所望の比較動作状態に至らしめる所定電圧のことである。
【００３１】
所望のバイアス電流Ｉ０は次のように決定される。すなわち、バイアス電流Ｉ０は、差動増幅器ＯＰ１、ＯＰ２の出力信号のスルーレートに関係するが、動作周波数が早くなると、バイアス電流Ｉ０を大きくしてスルーレートを上げないと、正負の出力端子ＯＵＴＰ、ＯＵＴＭ間の出力電圧差が小さくなり、安定な比較結果を出せなくなる。そこで、差動対の精度ばらつき等に起因するオフセット電圧や、動作周波数等の不安定要素による比較出力差以上に出力振幅差が出るように、スルーレートを上げなければならない。上記した所望のバイアス電流Ｉ０とは、このようなスルーレートが得られる電流のことである。
（ｄ）ノードＤの電圧は、入力電圧ＶＡＩＮになる。
（ｅ）ノードＣの電圧がＶＢＮ、ノードＤの電圧がＶＡＩＮなので、コンデンサＣ３（バイアスコンデンサ）には、電位差ＶＢＮ−ＶＡＩＮがサンプルホールドされる。一方、ノードＢの電圧がＶＯＰ（１）であるから、コンデンサＣ２（入力コンデンサ）には、電位差ＶＯＰ（１）−ＶＡＩＮがサンプルホールドされる。
（ｆ）一方、ノードＥ、Ｆの電圧は、共に第２の差動増幅器ＯＰ２の動作点電圧ＶＯＰ（２）になる。これは、第２の差動増幅器ＯＰ２の正入力端子ＩＮＰと負出力端子同士、及び負入力端子と正出力端子同士が、スイッチＳ６、Ｓ７を介して各々短絡されるからである。
（ｇ）ノードＡ、Ｂの電圧が共にＶＯＰ（第１の差動増幅器ＯＰ１の動作点電圧）であるから、各オフセットキャンセル用コンデンサＣ４、Ｃ５には電位差ＶＯＰ（２）−ＶＯＰ（１）が蓄えられることになる。
【００３２】
このサンプル期間が終了すると、ＦＡＺの立下り（図２参照）でスイッチＳ４〜Ｓ７がオフになる。次いで、ＦＡＩＮの立ち下がりでＳ１とＳ３とがオフになる。これらのスイッチをオフにしても、ノードＡ〜Ｄの電圧、及び各コンデンサＣ１〜Ｃ５の両端の電位差は変化しない。
▲２▼比較期間
比較期間は、ＦＲＡＭＰの立ち上がりにより開始する。ＦＲＡＭＰが立ち上がると、スイッチＳ２がオンになるが、各コンデンサＣ１〜Ｃ５の両端の電位差は変化しない。
【００３３】
特に、ノードＡの電圧ＶＩＮＰ（１）は、サンプル期間及び比較期間のいずれにおいても同じであり、ＶＯＰ（１）（第１の差動増幅器ＯＰ１の動作点電圧）のままであることに注意されたい。
一方、ノードＤ（すなわち、コンデンサＣ３、Ｃ２の各他端）は、スイッチＳ２を介してランプ電圧ＶＲＡＭＰが供給されるようになる。従って、ノードＢ（すなわち、入力コンデンサＣ２の一端）の電圧ＶＩＮＭ（１）は、入力コンデンサＣ２に既にサンプルホールドされている電圧（ＶＯＰ（１）−ＶＡＩＮ）と、ランプ電圧（ＶＲＡＭＰ）との和（ＶＯＰ（１）−ＶＡＩＮ＋ＶＲＡＭＰ）になる。同様に、ノードＣ（すなわち、バイアスコンデンサＣ３の一端）の電圧ＶＢＩＡＳも、バイアスコンデンサＣ３に既にサンプルホールドされている電圧（ＶＢＮ−ＶＡＩＮ）と、ランプ電圧（ＶＲＡＭＰ）との和（ＶＢＮ−ＶＡＩＮ＋ＶＲＡＭＰ）になる。
【００３４】
上記をまとめると、比較期間における第１の差動増幅器ＯＰ１の各入力端子の電圧値は次の通りである。
・正入力端子電圧（ＶＩＮＰ（１））＝ＶＯＰ（１）
・負入力端子電圧（ＶＩＮＭ（１））＝ＶＯＰ（１）−ＶＡＩＮ＋ＶＲＡＭＰ
・バイアス端子電圧（ＶＢＩＡＳ）＝ＶＢＮ−ＶＡＩＮ＋ＶＲＡＭＰ
第１の差動増幅器ＯＰ１においては、正負入力端子の電圧、即ち、ＶＯＰ（１）とＶＯＰ（１）−ＶＡＩＮ＋ＶＲＡＭＰとが比較され、これらが等しくなるときに出力が反転する。等しくなるとは、ＶＯＰ（１）＝ＶＯＰ（１）−ＶＡＩＮ＋ＶＲＡＭＰを意味し、これはＶＡＩＮ＝ＶＲＡＭＰを意味するので、これは入力電圧（ＶＡＩＮ）とランプ電圧（ＶＲＡＭＰ）とを比較していることになる。
【００３５】
図２に示すように、比較期間の初期の時点では、ＶＢＩＡＳはＶＢＮよりも小さい。これは、ランプ電圧ＶＲＡＭＰの初期値を、サンプル期間におけるノードＤの電圧値（すなわち入力電圧ＶＡＩＮ）よりも低い電圧となるように設定しているため、スイッチＳ２をオンにすると、その初期値と入力電圧ＶＡＩＮの差だけノードＤの電位が引き下げられるからである。
【００３６】
同様の理由で、ノードＢの電圧ＶＩＮＭも、ランプ電圧ＶＲＡＭＰの初期値と入力電圧ＶＡＩＮの差だけ引き下げられる。
比較期間の初期ではＶＢＩＡＳ＜ＶＢＮだから、第１及び第２の差動増幅器ＯＰ１、ＯＰ２には所定のバイアス電圧ＶＢＮが印加されない。従って、これらの差動増幅器ＯＰ１、ＯＰ２内において、ＴＲ２とＴＲ４とで構成されるインバータ、及びＴＲ３とＴＲ５とで構成されるインバータの各々の貫通電流Ｉ０が低減され、差動増幅器ＯＰ１、ＯＰ２の消費電力を抑えることができる。具体的には、本願発明者が行ったシミュレーション結果によれば、消費電流が従来の約１／５程度に低減された。
【００３７】
図２に示す如く、ＶＩＮＭ（１）は、ランプ電圧ＶＲＡＭＰと同じ傾きで上昇していき遂にはＶＩＮＰ（１）（＝ＶＯＰ（１）：第１の差動増幅器ＯＰ１の動作点電圧）と等しくなり、差動出力ＶＯＵＴＭ（１）及びＶＯＵＴＰ（１）も共にＶＯＰ（１）に等しくなる。
ここで、第２の差動増幅器ＯＰ２の正負入力端子ＩＮＰ、ＩＮＭの電圧に着目する（図１参照）。正入力端子ＩＮＰの電圧ＶＩＮＰ（２）は、オフセットキャンセル用コンデンサＣ４の入力側の電圧がＶＯＵＴＭ（１）であること、及び当該コンデンサＣ３の電位差がＶＯＰ（２）−ＶＯＰ（１）であることを考慮すると、次のようになる。
・ＶＩＮＰ（２）＝ＶＯＵＴＭ（１）＋（ＶＯＰ（２）−ＶＯＰ（１））
同じように考えると、負入力端子の電圧ＶＩＮＭ（２）は次のようになる。
・ＶＩＮＭ（２）＝ＶＯＵＴＰ（１）＋（ＶＯＰ（２）−ＶＯＰ（１））
これらの式より、ＶＯＵＴＭ（１）とＶＯＵＴＰ（１）とが等しくなりＶＯＰ（１）になると、
・ＶＩＮＰ（２）＝ＶＩＮＭ（２）＝ＶＯＰ（２）
となることが分かる。
【００３８】
これより、オフセットキャンセル用コンデンサＣ４、Ｃ５を設けると、第１の差動増幅器ＯＰ１の差動出力が反転するタイミングと同じタイミングで第２の差動増幅器ＯＰ２の差動入力を反転できることが分かる。これはまた、第１の差動増幅器ＯＰ１の差動入力の反転と、第２の差動増幅器ＯＰ２の差動出力とが同じタイミングで行えることを意味する。
【００３９】
ところで、ＶＩＮＭ（１）（＝ＶＡＩＮ：入力電圧）とランプ電圧ＶＲＡＭＰとが等しくなる時点Ｔ０（図２参照）では、ＶＢＩＡＳとＶＢＮも等しくなるのに注意されたい。従って、この時点Ｔ０では、第１及び第２の差動増幅器ＯＰ１、ＯＰ２の各々には所定のバイアス電圧ＶＢＮがバイアスされており、各差動増幅器ＯＰ１、ＯＰ２は所望の比較動作を行っている。但し、Ｔ０と全く同時にＶＢＩＡＳとＶＢＮとを等しくしなければならないというのではない。ＶＢＩＡＳ＝ＶＢＮとなるタイミングがＴ０よりも多少前後しても、バイアス電流Ｉ０を低減できるという利点を得ることができる。換言するならば、ＶＩＮＭ（１）（＝ＶＡＩＮ：入力電圧）とランプ電圧ＶＲＡＭＰとが概略等しくなるときに、ＶＢＩＡＳ＝ＶＢＮとなればよいのである。
【００４０】
図１に示す如く、第２の差動増幅器ＯＰ２は、第１の差動増幅器ＯＰ１の後段に設けられているので、その出力ゲインは第１の差動増幅器ＯＰ１よりも大きい。そのゲインは、後段の比較回路３がデータをラッチするのに十分である。
ＶＯＵＴＭ（２）、ＶＯＵＴＰ（２）の反転により、比較回路３は、信号ＣＯＵＮＴ−ＬＡＴＣＨ−ＣＬＫをハイレベルにする。
【００４１】
カウンタ５は、比較期間の開始と同時にクロックパルスを計数し始め、そのｎビットの計数値をＤＡＴラッチ回路４に出力しているが、上記信号ＣＯＵＮＴ−ＬＡＴＣＨ−ＣＬＫがハイレベルになると、ＤＡＴラッチ回路４はその計数値をラッチする。ラッチされた計数値がすなわち入力電圧ＶＡＩＮのアナログデジタル変換値である。
【００４２】
上記したように、オフセットキャンセル用コンデンサＣ４、Ｃ５により、第１の差動増幅器ＯＰ１の差動入力の反転と、第２の差動増幅器ＯＰ２の差動出力の反転とが同じタイミングで行われる。従って、ＤＡＴラッチ回路４では、タイミングがずれることなくアナログデジタル変換値がラッチできる。これにより、各差動増幅器ＯＰ１、ＯＰ２間のオフセット電圧の差に起因して、アナログデジタル変換値をミスカウントするのを防ぐことができる。
【００４３】
以上によりアナログデジタル変換動作が終了する。この後は、回路の無駄な電力消費を抑えるため、信号ＣＯＵＮＴ−ＬＡＴＣＨ−ＣＬＫの立ち上がりで全ての電流パスを遮断する。
以上、本実施形態について説明したが、本発明はこの実施形態に限定されない。肝要なのは、比較動作が行われている最中、一定のバイアス電圧を比較器に印加するのではなく、ランプ電圧に従ってバイアス電圧を変化させ、ランプ電圧と入力電圧とが概略等しくなるときに、バイアス電圧を、比較器を比較動作状態に至らしめるような所定電圧値にするということである。これができる回路であれば、回路構成は上記に限定されない。
【００４４】
この回路によれば、ランプ電圧が小さい時期には少量のバイアス電流値しか流れず、ランプ電圧と入力電圧とが概略等しくなるときに、所望の比較動作が行われるようなバイアス電流値となる。従って、比較器に流れる総電流量が低減されるので、比較器における消費電力を低減することができるという利点が本発明にはある。
【００４５】
【発明の効果】
以上説明したように、本発明に係るチョッパ型電圧比較器によれば、ランプ電圧に従ってバイアス電圧が変化し、該ランプ電圧と入力電圧とが概略等しくなるときに、バイアス電圧が、チョッパ型電圧比較器を比較動作状態に至らしめる所定電圧値になる。
【００４６】
これにより総バイアス電流量が低減できるので、チョッパ型電圧比較器の消費電力を低減できる。
このチョッパ型電圧比較器は差動増幅器を用いて構成できる。この場合、当該差動増幅器（第１の差動増幅器）の第１の入力端子には動作点電圧を印加しておき、第２の入力端子には入力コンデンサの一端側の電圧を印加し、バイアス端子にはバイアスコンデンサの一端側の電圧を印加する。
【００４７】
そして、サンプル期間内に、動作点電圧と入力電圧との差を上記入力コンデンサにサンプルホールドすると共に、所定電圧と入力電圧との差を上記バイアスコンデンサにサンプルホールドする。
しかる後、上記入力コンデンサとバイアスコンデンサの各他端にランプ電圧を印加して、上記第１の差動増幅器において、その第１の入力端子と第２の入力端子の電圧を比較する。
【００４８】
このようにすると、第１の差動増幅器には、ランプ電圧と入力電圧とが等しくなる時点で初めて所望のバイアス電流が流れ、それ以前ではバイアス電流が抑えられるので、当該第１の差動増幅器の消費電力を低減できる。
また、第１の差動増幅器の後段に第２の差動増幅器を設けると、出力のゲインを上げることができる。
【００４９】
更にまた、第１及び第２の差動増幅器間にオフセットキャンセル用コンデンサを設けると、２つの差動増幅器の動作点電圧の差に起因して第２の差動増幅器ＯＰ２の出力が反転するタイミングがずれるのを防ぐことができる。
そして、上記チョッパ型電圧比較器をアナログデジタル変換器に用いると、当該アナログデジタル変換器の消費電力を低減できる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るアナログデジタル変換器の回路図である。
【図２】本発明の実施の形態に係るアナログデジタル変換器のタイミングチャートである。
【符号の説明】
１・・・チョッパ型電圧比較器、
２・・・定電圧源、
３・・・ラッチ機能を有する比較回路、
４・・・ＤＡＴラッチ回路、
５・・・カウンタ、
ＳＷ１〜ＳＷ７・・・スイッチ、
Ｃ１・・・コンデンサ、
Ｃ２・・・入力コンデンサ、
Ｃ３・・・バイアスコンデンサ、
Ｃ４〜Ｃ５・・・オフセットキャンセル用コンデンサ、
ＴＲ１、ＴＲ６、ＴＲ７、ＴＲ１０・・・トランジスタ、
ＴＲ４、ＴＲ５、ＴＲ８、ＴＲ９・・・駆動トランジスタ、
ＴＲ２〜ＴＲ３・・・負荷トランジスタ、
ＩＮ１〜ＩＮ４・・・インバータ。
【図１】
0003618689.tif 000002
【図２】
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