(57)【特許請求の範囲】
【請求項１】
行列状に配置された複数のセルからなり、複数のバンクに分割された複数のセルアレイと、
前記複数のセルアレイとの間でｎビット（ｎは正の整数）データを入出力する複数のｎビットＩ／Ｏバスとを有し、
前記各バンクは複数のセルアレイを含むｍ個（ｍは正の整数）のブロックに分割され、
前記ｎビットのＩ／Ｏバスは隣接するバンクの相互間に配置されて隣接するバンクに時分割で使用され、
前記ｎビットのＩ／Ｏバスは各ブロックに対応してｎ／ｍビット毎にｎ／ｍビットＩ／Ｏバスのグループとされ、
ｎ／ｍビットＩ／Ｏバスの各グループは対応するブロックに隣接した領域内に配置され、１つのバンクのｎ／ｍビットＩ／Ｏバスの任意の２つのグループに関して、第１のグループのバスは第２のグループのバスの近傍に平行して延出せず、
各バンクの各ブロックにおいて、ｎ／ｍビットＩ／Ｏバスと各ブロックのデータバスとの間でデータが入出力される
ことを特徴とする半導体装置。
【請求項２】
前記ｎ／ｍビットＩ／Ｏバスは、ブロック内の隣接するセルアレイに接続されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記データバスは、隣接する前記セルアレイの相互間に配置され、隣接する前記セルアレイは交互に活性化されることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ｎ＝８、ｍ＝２であり、８ビットのＩ／Ｏバスが隣接するバンクに共有され、各バンクはそれぞれ２個のブロックに分割され、各ブロックは前記８ビットのＩ／Ｏバスのうちの４ビットのＩ／Ｏバスに対応していることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記ｎ＝８、ｍ＝４であり、８ビットのＩ／Ｏバスが隣接するバンクに共有され、各バンクはそれぞれ４個のブロックに分割され、各ブロックは前記８ビットのＩ／Ｏバスのうちの２ビットのＩ／Ｏバスに対応していることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記各Ｉ／Ｏバスに対応され、Ｉ／Ｏパッドに接続されたＩ／Ｏバッファをさらに具備することを特徴とする請求項１、４、５のいずれかに記載の半導体装置。
【請求項７】
行列状に配置された複数のセルからなり、複数のバンクに分割された複数のセルアレイと、
前記セルアレイを活性化する活性化手段と、
前記複数のセルアレイに設けられ、前記活性化手段により交互に活性化される第１の隣接するセルアレイに時分割で使用される第１のデータバスセットを有する複数のデータバスと、
前記複数のセルアレイとの間でｎビット（ｎは正の整数）のデータを入出力する複数のｎビットＩ／Ｏバスとを有し、
前記各バンクは複数のセルアレイを含むｍ個（ｍは正の整数）のブロックに分割され、
前記ｎビットのＩ／Ｏバスは隣接するバンクの相互間に配置されて隣接するバンクに時分割で使用され、
前記ｎビットのＩ／Ｏバスは前記各ブロックに対応してｎ／ｍビット毎にｎ／ｍビットＩ／Ｏバスのグループとされ、
前記ｎ／ｍビットＩ／Ｏバスの各グループは対応するブロックと隣接した領域内に配置され、１つのバンクのｎ／ｍビットＩ／Ｏバスの任意の２つのグループにおいて、第１のグループのバスは第２のグループのバスの近傍に平行して延出せず、
各バンクの各ブロックにおいて、ｎ／ｍビットＩ／Ｏバスと各ブロックのデータバスとの間でデータが入出力される
ことを特徴とする半導体装置。
【請求項８】
前記複数のデータバスは、所定数のデータバスからなる第２のデータバスセットを有し、この第２のデータバスセットは第２の隣接するセルアレイに時分割で使用され、この第２の隣接するセルアレイの各セルアレイは前記活性化手段により交互に活性化されることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第１の隣接するセルアレイは前記第２の隣接するセルアレイの１つのセルアレイを共有することを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第１の隣接するセルアレイの相互間にはセンスアンプが設けられ、このセンスアンプはビット線対を介して前記第１の隣接するセルアレイの一方に接続されることを特徴とする請求項７記載の半導体装置。
【請求項１１】
前記第１のデータバスセットは前記センスアンプに接続されることを特徴とする請求項１０記載の半導体装置。
【請求項１２】
行列状に配置された複数のセルからなり、複数のバンクに分割された複数のセルアレイと、
前記セルアレイを活性化する活性化手段と、
前記複数のセルアレイに設けられ、前記活性化手段により交互に活性化される第１の隣接するセルアレイに時分割で使用される第１のデータバスセットを有する複数のデータバスと、
前記複数のセルアレイとの間でｎビット（ｎは正の整数）のデータを入出力する複数のｎビットＩ／Ｏバスとを有し、
前記各バンクは複数のセルアレイを含むｍ個（ｍは正の整数）のブロックに分割され、
前記ｎビットのＩ／Ｏバスは隣接するバンクの相互間に配置されて隣接するバンクに時分割で使用され、
前記ｎビットのＩ／Ｏバスは、それぞれ少なくとも１つの前記バンクに対応して配置され、
前記ｎビットのＩ／Ｏバスは各ブロックに対応してｎ／ｍビット毎にｎ／ｍビットＩ／Ｏバスのグループとされ、
前記ｎ／ｍビットＩ／Ｏバスの各グループは対応するブロックに隣接して配置され、
各バンクの各ブロックにおいて、ｎ／ｍビットＩ／Ｏバスと各ブロックのデータバスとの間でデータが入出力される
ことを特徴とする半導体装置。
【請求項１３】
前記複数のデータバスは、所定数のデータバスからなる第２のデータバスセットを有し、この第２のデータバスセットは第２の隣接するセルアレイに時分割で使用され、この第２の隣接するセルアレイの各セルアレイは前記活性化手段により交互に活性化されることを特徴とする請求項１２記載の半導体装置。
【請求項１４】
前記第１の隣接するセルアレイは前記第２の隣接するセルアレイの１つのセルアレイを共有することを特徴とする請求項１２記載の半導体装置。
【請求項１５】
前記ｎ＝８、ｍ＝２であり、８ビットのＩ／Ｏバスが隣接するバンクに共有され、各バンクはそれぞれ２個のブロックに分割され、各ブロックは前記８ビットのＩ／Ｏバスのうちの４ビットのＩ／Ｏバスが対応してなることを特徴とする請求項１２記載の半導体装置。
【請求項１６】
前記ｎ＝８、ｍ＝４であり、８ビットのＩ／Ｏバスが隣接するバンクに共有され、各バンクはそれぞれ４個のブロックに分割され、各ブロックは前記８ビットのＩ／Ｏバスのうちの２ビットのＩ／Ｏバスが対応してなることを特徴とする請求項１２記載の半導体装置。
【請求項１７】
前記第１、第２のデータバスセットに対応して設けられ、これら第１、第２のデータバスセットを隣接する前記ｎ／ｍビットＩ／Ｏバスに選択的に接続するデータバス選択回路をさらに具備することを特徴とする請求項１３記載の半導体装置。
【請求項１８】
第１の行、第１の列に配置され、複数のメモリセルを有する第１のブロックと、
第１の行、第２の列に配置され、前記第１のブロックと共に第１のバンクを構成し、複数のメモリセルを有する第２のブロックと、
第２の行、第１の列に配置され、複数のメモリセルを有する第３のブロックと、
第２の行、第２の列に配置され、前記第３のブロックと共に第２のバンクを構成し、複数のメモリセルを有する第４のブロックと、
第３の行、第１の列に配置され、複数のメモリセルを有する第５のブロックと、
第３の行、第２の列に配置され、前記第５のブロックと共に第３のバンクを構成し、複数のメモリセルを有する第６のブロックと、
第４の行、第１の列に配置され、複数のメモリセルを有する第７のブロックと、
第４の行、第２の列に配置され、前記第７のブロックと共に第４のバンクを構成し、複数のメモリセルを有する第８のブロックとを有し、
前記第１乃至第８のブロックは、それぞれ複数のメモリセルアレイに分割され、
前記第１、第３のブロックの相互間に配置され、前記第１、第３のブロック内のメモリセルとの間でデータを転送する第１のＩ／Ｏバスと、
前記第２、第４のブロックの相互間に配置され、前記第２、第４のブロック内のメモリセルとの間でデータを転送する第２のＩ／Ｏバスと、
前記第５、第７のブロックの相互間に配置され、前記第５、第７のブロック内のメモリセルとの間でデータを転送する第３のＩ／Ｏバスと、
前記第６、第８のブロックの相互間に配置され、前記第６、第８のブロック内のメモリセルとの間でデータを転送する第４のＩ／Ｏバスと、
同一バンク内の複数のメモリセルアレイを活性化する活性化手段と
を具備することを特徴とする半導体装置。
【請求項１９】
前記活性化手段は、前記１つのバンクの１つのブロック内のＮ個のセルアレイと、前記１つのバンクの他の１つのブロック内のＮ個のセルアレイを活性化することを特徴とする請求項１８記載の半導体装置。
【請求項２０】
前記Ｎ＝２であることを特徴とする請求項１９記載の半導体装置。
【請求項２１】
第１の行、第１の列に配置され、複数のメモリセルを有する第１のブロックと、
第１の行、第２の列に配置され、複数のメモリセルを有する第２のブロックと、
第１の行、第３の列に配置され、複数のメモリセルを有する第３のブロックと、
第１の行、第４の列に配置され、前記第１乃至第３のブロックと共に第１のバンクを構成し、複数のメモリセルを有する第４のブロックと、
第２の行、第１の列に配置され、複数のメモリセルを有する第５のブロックと、
第２の行、第２の列に配置され、複数のメモリセルを有する第６のブロックと、
第２の行、第３の列に配置され、複数のメモリセルを有する第７のブロックと、
第２の行、第４の列に配置され、前記第５乃至第７のブロックと共に第２のバンクを構成し、複数のメモリセルを有する第８のブロックと、
第３の行、第１の列に配置され、複数のメモリセルを有する第９のブロックと、
第３の行、第２の列に配置され、複数のメモリセルを有する第１０のブロックと、
第３の行、第３の列に配置され、複数のメモリセルを有する第１１のブロックと、
第３の行、第４の列に配置され、前記第９乃至第１１のブロックと共に第３のバンクを構成し、複数のメモリセルを有する第１２のブロックと、
第４の行、第１の列に配置され、複数のメモリセルを有する第１３のブロックと、
第４の行、第２の列に配置され、複数のメモリセルを有する第１４のブロックと、
第４の行、第３の列に配置され、複数のメモリセルを有する第１５のブロックと、
第４の行、第４の列に配置され、前記第１３乃至第１５のブロックと共に第４のバンクを構成し、複数のメモリセルを有する第１６のブロックと、
前記第１、第５のブロックの相互間に配置され、前記第１、第５のブロック内のメモリセルとの間でデータを転送する第１のＩ／Ｏバスと、
前記第２、第６のブロックの相互間に配置され、前記第２、第６のブロック内のメモリセルとの間でデータを転送する第２のＩ／Ｏバスと、
前記第３、第７のブロックの相互間に配置され、前記第３、第７のブロック内のメモリセルとの間でデータを転送する第３のＩ／Ｏバスと、
前記第４、第８のブロックの相互間に配置され、前記第４、第８のブロック内のメモリセルとの間でデータを転送する第４のＩ／Ｏバスと、
前記第９、第１３のブロックの相互間に配置され、前記第９、第１３のブロック内のメモリセルとの間でデータを転送する第５のＩ／Ｏバスと、
前記第１０、第１４のブロックの相互間に配置され、前記第１０、第１４のブロック内のメモリセルとの間でデータを転送する第６のＩ／Ｏバスと、
前記第１１、第１５のブロックの相互間に配置され、前記第１１、第１５のブロック内のメモリセルとの間でデータを転送する第７のＩ／Ｏバスと、
前記第１２、第１６のブロックの相互間に配置され、前記第１２、第１６のブロック内のメモリセルとの間でデータを転送する第８のＩ／Ｏバスと
を具備することを特徴とする半導体装置。
【請求項２２】
前記各バンクはマトリクス状に配置された複数のメモリセルを有する複数のメモリセルアレイを含み、同一のバンク内の複数のメモリセルアレイを同時に活性化する活性化回路をさらに具備することを特徴とする請求項２１記載の半導体装置。
【請求項２３】
前記活性化回路は、選択された１つのバンク内の４つのメモリセルアレイを同時に活性化することを特徴とする請求項２２記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、バーストデータ転送を行う半導体装置に関する。
【０００２】
【従来の技術】
図１０に示すような基本的な構成の従来のＤＲＡＭにおいては、図１１に示すように、ワード線により選択されたメモリセルから読み出されたデータはビット線を介してセンスアップに与えられ、センスアップによってセンス増幅された１対のデータは、カラムセレクト線ＣＳＬの信号により導通制御される１対のＦＥＴ１０１を介して出力バッファへと読み出される。
【０００３】
このようなＤＲＡＭに対して、従来のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）のひとつのアーキテクチャの一部構成を図１２に示す。図１２に示す構成はひとつのデータ入出力に対してシンクロナス動作を行うためのデータ転送の経路を示したものである。以下簡単に動作を説明する。
【０００４】
一連のシリアルデータの出力に際して、先頭のデータのアドレスが与えられるとカラムセレクト線ＣＳＬ１〜２の対応する隣接した２つのＣＳＬが選択されて、４つのデータが４ペアのＤＢ線に読み出される。２クロックサイクルの内に同時に２カラムから読み出されたデータがシリアルに出力されるのがＳＤＲＡＭの２ビットプリフェッチのシステムであるから、この４ペアのＤＢ線からシリアルアクセスのアドレッシングに合う２ペアのＤＢ線が選択される。この選択を行うのがＤＢセレクトである。
【０００５】
選ばれた２ペアのＤＢ線のデータは２ペアのＲＷＤ線に転送される。２ペアのＲＷＤ線のデータは、最初の２サイクルのデータについてはレジスタＲ１、Ｒ２に格納され、次の２サイクルのデータはＲ３、Ｒ４に格納される。この際、ＲＷＤ線のデータをどの順序でレジスタに格納するのかを決めるのがＲＷＤスイッチ１、２である。このスイッチを経てデータは２サイクル毎に交互に開くレジスタトランスファゲート１、２によってレジスタＲ１〜Ｒ４にアクセス順に格納されて高速なデータ出力が実現される。
【０００６】
図１２に示すＲＷＤスイッチ１、２及びレジスタトランスファゲート１、２は、例えばＦＥＴからなるゲートにより構成され、レジスタＲ１、Ｒ４に格納されたデータは、例えば図１３に示すように、シフトレジスタ１０２の各出力に対応して導通制御されるＦＥＴゲート１０３を介して出力バッファへと読み出される。
【０００７】
上述したデータ転送の状態を時間を追ってみたのが図１４のタイミング図である。図１４ではバースト長８、アドレス設定からのレイテンシー３のデータ転送を示している。
【０００８】
図１４には図１２の各部の状態が示されているが、これを順を追って説明する。
【０００９】
まず、クロックサイクル（ＣＬＫ）において／ＣＡＳがＬになり、一連のバーストデータの先頭のアドレスが設定されアクセスが開始される。先頭のアドレスが決まると後はデータのバーストアクセスのアドレッシング順に従って２サイクル毎に内部アドレスが発生されて２本ずつのカラムセレクト線ＣＳＬが立ち上がりアクセス動作を行う。
【００１０】
カラムセレクト線ＣＳＬが立ち上がるとＤＢ線ペアはすぐにｂｕｓｙ状態になる。ＤＢ線ペアにデータが充分確定した頃ＤＢセレクタが作用して４ペアのＤＢ線の２ペアからデータをＲＷＤ線ペアに転送して、ＲＷＤ線を２サイクル毎にｂｕｓｙ状態にする。ＲＷＤ線に充分データを確定すると、ＲＷＤスイッチ及びレジスタトランスファゲートの１または２の一方が動作してレジスタにデータを格納する。
【００１１】
この動作の際に、ＲＷＤスイッチはバーストデータのアドレッシングにより１または２の適当な方が選択されてオン、レジスタトランスファゲートの方は常に１と２が交互にオンしてデータをレジスタに格納していく。それぞれのレジスタトランスファゲートがオンするとすぐにレジスタの内容は書き換えられてｂｕｓｙ状態となりＯＵＴＰＵＴからデータがシリアルに出力される。
【００１２】
これらのバーストデータ転送の制御の際、内部の動作は２クロックサイクルを周期として行われるために、一連のデータバーストのアクセスが終了した後の新たなバーストアクセスの開始クロックサイクルには制限がでてくる。バースト終了後任意のサイクルから新たなアクセスを開始しようとするには制限がでてくる。バースト終了後任意のサイクルから新たなアクセスを開始しようとする、クロック周期の制御を一旦リセットして新たに２クロックサイクルを開始する必要がある。
【００１３】
このために、一連のバーストアクセスが終了してこのバーストのアクセスの制御が不要になった時点でデータバースト終了信号を内部で発生する。この信号が発生しているクロックサイクルから制御系をリセットする。図１４ではクロックサイクル９である。リセットが終了しなければ新たなバーストサイクルは開始できないのと、リセットには十数ｎｓの時間が必要であるため、新たな開始アドレスの設定はクロックサイクル１１からとなる。このため、クロックサイクル９と１０は新たなバーストアクセスの設定はできない。したがって、図１４の太い点線からの新たなバーストデータの出力はできず、細い点線のみからのデータ出力となる。
【００１４】
【発明が解決しようとする課題】
一方、従来のシンクロナスＤＲＡＭにおいては、多バンク構成のセルアレイとデータ転送系統とが最適に配置されておらず、チップ面積の大型化を招いていた。
【００１５】
本発明は、上記課題を解決するものであり、その目的とするところは、多バンクの構成のセルアレイとデータ転送系統との配置構成の最適化することにより、チップ面積の大型化を防止し得る半導体装置を提供することにある。
【００１６】
【課題を解決するための手段】
本発明の半導体装置は、行列状に配置された複数のセルからなり、複数のバンクに分割された複数のセルアレイと、前記複数のセルアレイとの間でｎビット（ｎは正の整数）データを入出力する複数のｎビットＩ／Ｏバスとを有し、前記各バンクは複数のセルアレイを含むｍ個（ｍは正の整数）のブロックに分割され、前記ｎビットのＩ／Ｏバスは隣接するバンクの相互間に配置されて隣接するバンクに時分割で使用され、前記ｎビットのＩ／Ｏバスは各ブロックに対応してｎ／ｍビット毎にｎ／ｍビットＩ／Ｏバスのグループとされ、ｎ／ｍビットＩ／Ｏバスの各グループは対応するブロックに隣接した領域内に配置され、１つのバンクのｎ／ｍビットＩ／Ｏバスの任意の２つのグループに関して、第１のグループのバスは第２のグループのバスの近傍に平行して延出せず、各バンクの各ブロックにおいて、ｎ／ｍビットＩ／Ｏバスと各ブロックのデータバスとの間でデータが入出力される。
【００１７】
【作用】
本発明は、各バンクをｍ個のブロックに分割し、ｎビットのＩ／Ｏバスをｎ／ｍビット毎に分割し、ｎ／ｍビットＩ／Ｏバスの各グループを対応するブロックに隣接する領域内に配置している。しかも、１つのバンクのｎ／ｍビットＩ／Ｏバスの任意の２つのグループに関して、第１のグループのバスは第２のグループのバスの近傍に平行して延出しない構成としている。したがって、バンク間などで時分割使用可能なＩ／Ｏバスをセルアレイ、バンクで共有できるため、チップ面積の増大を防止できる。
【００１８】
【実施例】
以下、図面を用いてこの発明の実施例を説明する。
【００１９】
図１は、本発明の一実施例に係わるシンクロナスＤＲＡＭの構成を示す図である。
【００２０】
図１では、具体的に６４Ｍ（メガ）ビット構成のシンクロナスＤＲＡＭを考えている。図１は６４ＭシンクロナスＤＲＡＭを４０９６行×５１２列×８Ｉ／Ｏ４バンクとして構成した実施例である。
【００２１】
各バンクは１Ｍビットのアレイペア１が８つの二つのブロックから構成される。更に詳しくは、この１Ｍビットのセルアレイペア１はセンスアンプを挟んだ１０２４列×５１２行セルアレイ２つによって構成されている。各バンクにおいて、各ブロックは４Ｉ／Ｏづつのデータバス２を持っている。このようにバンクを２つのブロックに分けて半分づつのＩ／Ｏに対応させることで４Ｉ／Ｏ分のバスで８Ｉ／Ｏに対応できる。
【００２２】
また、セルアレイの活性化は例えばバンク１の場合は斜線の入った１Ｍセルアレイペア１が活性化されて、各セルアレイペア１が２Ｉ／Ｏづつのデータに対応する。Ｉ／Ｏバス２は４Ｉ／Ｏづつで構成されており、隣接する二つのバンク間で共用される。これは、シンクロナスＤＲＡＭの仕様上二つのバンクと同時にデータ転送を行うことはないからである。
【００２３】
次に、セルアレイとＩ／Ｏバスの間のデータ転送路についてその構成を説明する。図２は図１のセルアレイペア１（斜線部）の詳細な構成を示した図である。
【００２４】
図２において、セルアレイ３は１０２４列×５１２行からなり、センスアンプ（Ｓ／Ａ）４は両側のセルアレイ３に共有されて活性化されたセルアレイ３のセンス動作を行う。選択された活性化されたセルアレイ３の両側に並ぶＳ／Ａ４がこのセルアレイ３のビット線のセンス動作を行う。データバス線のＤＢ１１、１２、１３、１４、２１、２２、２３、２４のペアはセルアレイ３の間に４ペアあり、これから２ペアがＤＢセレクタ５によって選択されてデータ転送が行われるのは図１２の説明と同じである。
【００２５】
なお、図２には示されていないが、点線で表示したビット線６とＳ／Ａ４の接続は活性化されていないセルアレイのものとは切り離されるようなスイッチ回路がビット線とＳ／Ａの間に挿入されている。
【００２６】
ひとつのセルアレイ３のビット線６は二つづつ左右に振り分けられて異なるＩ／Ｏを構成している。カラムセレクト線ＣＳＬ１とＣＳＬ２はクロックサイクル毎に同時に選択される隣接した２つのカラム選択線を表している。これによって、セルアレイ３の両側にある各Ｉ／Ｏに４ペアづつのＤＢ線がＳ／Ａ４と接続される。
【００２７】
次に、Ｉ／Ｏバスを構成するＲＷＤ線との接続の様子を図３に示す。図３は図１の点線で囲まれた部分に対応している。
【００２８】
図３ではバンク１とバンク２に共有の各Ｉ／ＯのＲＷＤ線が示されている。バンク１の斜線部１が選択活性化されているとしている。セルアレイ１の詳細は拡大して示してあるように、一つおきに二つのセルアレイ３が活性化されている。活性化されるＤＢセレクタ５も斜線で示したが、バンクを構成する図示された半分のブロックでは端から順にＩ／Ｏ１、２、３、４のＲＷＤ線に接続されている。また、図示されていないバンクの残りの半分のブロックではＩ／Ｏ５、６、７、８のＲＷＤ線に接続されている。ＤＢ線が両側のセルアレイ３で共用されているのでセルアレイ３の活性化は一つおきに行うことによって、このようなデータ転送経路の接続を行えば、各Ｉ／Ｏのアドレスをセルアレイに無駄なく割り付けることができる。
【００２９】
したがって上記実施例のセルアレイ、データ転送線経路の構成によれば、バンクをブロックに分けてＩ／Ｏの割り付けを２分し、時分割使用不可能なデータバスは空間的になるべく局在して分離し、バンク間などで時分割使用可能なデータバスはデータ転送経路がセルアレイ、バンクなどで共有し、データ転送経路によるシステムの面積増加を最小に抑えて大容量のシンクロナスＤＲＡＭを構成できる。
【００３０】
なお、上記実施例では１つのバンクを２分割したが、例えば図４に示すように、１つのバンクを４つのブロックに分割して、それぞれのブロックに２Ｉ／Ｏバスを対応させるようにしてもよい。
【００３１】
また、図１に示す配置構成において、それぞれのＩ／Ｏバス２に対応したＩ／Ｏバッファ（図示せず）は、図５に示すように、Ｉ／Ｏバッド（図示せず）に隣接させてパッドの配置領域６内に設けるようにすれば、Ｉ／ＯバッファとＩ／Ｏパット間の配線経路が短縮されて、チップ面積の縮小化を図ることが可能となる。
【００３２】
図６は、データの転送を制御する内部クロックについて従来例において説明したリセットによる制限の緩和のためのアーキテクチャを示すものであり、内部動作を制御するクロックの系統のブロック図である。
【００３３】
図６において、太い線で示されているのが一つの信号経路であり、この系統の一連の動作が終わると点線のようにリセット及び切り替え信号が各ブロックに伝えられる。
【００３４】
外部クロックＣＬＫはスイッチＳ１を経て、図１２に示すレジスタＲ１〜Ｒ４の出力を制御する信号を生成する内部クロック系１に伝えられる。内部クロック系１は外部信号／ＣＡＳ信号を受けて制御用の内部クロックを外部クロックＣＬＫから発生する。内部クロックはスイッチＷ１を通り、データのアクセスのバーストを制御するバースト制御部７を駆動する。
【００３５】
一連のバーストアクセスがバースト制御部７によって終了するか、又はバーストアクセスを途中で中断させるバーストインタラプト信号が外部から入力されると、ＥＮＤ信号がバースト制御部７からリセット及び切り替え信号を発生するブロックＥＳ８に出力される。ブロックＥＳ８はＥＮＤ信号を受ける度に交互に信号Ｒ１または信号Ｒ２を出力する。図６では、信号Ｒ１が立ち上がる場合を示した。この時信号Ｒ２は立ち上がる。これによって、スイッチＳ１はオフ、スイッチＳ２はオンし、内部クロック系１はリセット状態に入り内部クロック系２は待機状態になる。
【００３６】
次に、／ＣＡＳ信号が入力されると、外部クロックＣＬＫに従いいつでも内部クロック系２は動作可能となる。また、スイッチＷ１はオフしスイッチＷ２はオンとなる。これにより、次のバースト制御は内部クロック系２から行われることになる。
【００３７】
このように、今まで使用していた内部クロック系のリセット終了を待たずに次の動作を他の内部クロック系を使用して行うことができるため、従来のような制限は生じない。
【００３８】
図６に示すスイッチＳ１、Ｓ２、Ｗ１、Ｗ２、内部クロック系１、２及びバースト制御部７は、例えば図７に示すように構成されており、スイッチＳ１、Ｓ２、Ｗ１、Ｗ２は相補型のＦＥＴからなり、内部クロック系１、２は、レジスタＲ１〜Ｒ４からデータを出力制御するトランスファゲート９を順次導通制御する制御信号を生成するシフトレジスタ１０と、シフトレジスタ１０で生成された内部クロック系１又は内部クロック系２の制御信号をブロックＥＳ８から出力される切換え信号Ｒ１又はＲ２により選択してトランスファゲート９に与えるトランスファゲート１１とからなり、バースト制御部７は、一連のバーストデータ転送の長さをカウントして終了を判別するカウンタ１２と、カウンタ１２の出力又はバーストインタラプト信号の入力によりＥＮＤ信号を出力するＯＲゲート１３とから構成されている。
【００３９】
また、ブロックＥＳ８は、例えば図８に示すように構成されており、図８に示すクロックトインバータ１４はそこの記入されている信号が立ち上がるとインバータとして作用し、立ち下がると出力が高インピーダンスになる。／ＥＮＤはＥＮＤ信号の相補的な信号であるから、ＥＮＤ信号が供給される度に信号Ｒ１とＲ２が図９に示すように交互に立ち上がる。
【００４０】
このように、データ転送を制御する内部クロック系を２系統設け、これを交互に使用することによってクロック系のリセットに掛かる時間によるデータ転送に関する制限を無くすことができる。また、図１に示す構成と組み合わせることで、システムに必要な面積を小さくすることによるコスト低下と、データ転送に関わる制限の緩和による使い勝手のよさとを合わせ持った大容量ＳＤＲＡＭを提供できる。
【００４１】
【発明の効果】
以上、詳述したように本発明によれば、バンクを複数のブロックに分割してＩ／Ｏバスをそれぞれのブロックに対応して分割し、Ｉ／Ｏバスを隣接するバンク間で共通化するとともに、データバスを隣接するセルアレイ間で共通化するようにしたので、バンク化されたセルアレイとデータ転送機構との最適な配置構成が可能となり、構成の小型化を達成することができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係わる半導体装置の構成を示す図である。
【図２】図１に示すセルアレイとデータバスの関係を示す図である。
【図３】図１に示すデータ転送経路とバンクの関係を示す図である。
【図４】図１の変形例を示す構成図である。
【図５】本発明の一実施例に係わり、Ｉ／Ｏバッファの配置例を示す図である。
【図６】本発明に適用される制御回路の一例を示す図である。
【図７】図６に示す構成の一部の具体例を示す図である。
【図８】図６に示す構成の一部の具体例を示す図である。
【図９】図８に示す構成の動作タイミングを示す図である。
【図１０】従来のＤＲＡＭの基本構成を示す図である。
【図１１】図１０の一部構成を示す図である。
【図１２】従来のシンクロナスＤＲＡＭのバーストデータ転送に係わる一部構成を示す図である。
【図１３】図１２の一部構成を示す図である。
【図１４】図１２に示す構成の動作タイミングを示す図である。
【符号の説明】
３  セルアレイペア
２  Ｉ／Ｏバス
４  センスアンプ
５  ＤＢセレクタ
６  Ｉ／Ｏバス、Ｉ／Ｏバッドの配置領域
７  バースト制御部
８  ブロックＥＳ
９、１１  トランスファーゲート
１０  シフトレジスタ
Ｓ１、Ｓ２、Ｗ１、Ｗ２  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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