(57)【特許請求の範囲】
【請求項１】
複数の不揮発性メモリセルを含むメモリセルアレイと、
前記メモリセルに供給するための書き込み電圧を昇圧する昇圧回路と、
書き込み回数をカウントするカウンタと、
前記カウンタの指定する任意の書き込み回数に至るまでは前記メモリセルへの前記書き込み電圧の供給時間を一定とし、前記任意の書き込み回数の後は前記メモリセルへの前記書き込み電圧の供給時間を段階的に増加させるタイマと、
前記書き込み電圧が予め決められた上限に至るまでの前記昇圧回路による昇圧レベルを、前記任意の書き込み回数に応じて段階的に分け、かつ前記書き込み電圧が予め決められた上限に至るとその書き込み電圧を維持する書き込み電圧制御回路と
を具備したことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、
前記段階的に増加させる書き込み電圧の供給時間はそれぞれ、前記書き込み電圧が予め決められた上限に至る前における前記書き込み電圧の段階的に分けられたうちの１回の上昇分に応じた前記メモリセルのしきい電圧上昇分が得られるように設定されることを特徴とする。
【請求項３】
請求項１記載の不揮発性半導体記憶装置において、
前記書き込み電圧が予め決められた上限に至るまでの前記昇圧回路による昇圧レベルを、前記任意の書き込み回数に応じて段階的に分けるためのプログラム手段をさらに具備することを特徴とする。
【請求項４】
複数の不揮発性メモリセルを含むメモリセルアレイと、
前記メモリセルに供給するための書き込み電圧を昇圧する昇圧回路と、
書き込み動作の所定回数をカウントする第１のカウンタと、
前記所定回数のうちの任意の書き込み回数から後をカウントする第２のカウンタと、
前記第２のカウンタの指定する任意の書き込み回数に至るまでは前記メモリセルへの前記書き込み電圧の供給時間を一定とし、前記任意の書き込み回数の後は前記メモリセルへの前記書き込み電圧の供給時間を段階的に増加させるタイマと、
前記書き込み電圧が予め決められた上限に至るまでの前記昇圧回路による昇圧レベルを、前記任意の書き込み回数に応じて段階的に分け、かつ前記書き込み電圧が予め決められた上限に至るとその書き込み電圧を維持する書き込み電圧制御回路と、
前記書き込み電圧が予め決められた上限に至るまでの前記昇圧回路による昇圧レベルを、前記任意の書き込み回数に応じて段階的に分けるプログラムシステムと
を具備したことを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項４記載の不揮発性半導体記憶装置において、
前記プログラムシステムは、前記書き込み電圧制御回路に前記昇圧レベルを設定するための選択信号を出力する書き込み電圧選択回路と、前記書き込み電圧選択回路の選択信号を指定するデコーダと、前記デコーダにプログラム信号を与えるヒューズ回路とを含むことを特徴とする。
【請求項６】
請求項４記載の不揮発性半導体記憶装置において、
前記プログラムシステムによって、前記任意の書き込み回数の初回の前記昇圧レベルを可変にすると共に、前記書き込み電圧が予め決められた上限に至るまで前記昇圧レベルを段階的に分けられる前記任意の書き込み回数が変えられることを特徴とする。
【請求項７】
請求項４記載の不揮発性半導体記憶装置において、
前記段階的に増加させる書き込み電圧の供給時間はそれぞれ、前記書き込み電圧が予め決められた上限に至る前における前記書き込み電圧の段階的に分けられたうちの１回の上昇分に応じた前記メモリセルのしきい電圧上昇分が得られるように設定されることを特徴とする。
【請求項８】
複数の不揮発性メモリセルを含むメモリセルアレイと、
前記メモリセルを選択するためのデコーダと、
前記メモリセルに供給するための書き込み電圧を昇圧する昇圧回路と、
書き込み回数をカウントするカウンタと、
前記カウンタの指定する任意の書き込み回数に至るまでは前記メモリセルへの前記書き込み電圧の供給時間を一定とし、前記任意の書き込み回数の後は前記メモリセルへの前記書き込み電圧の供給時間を段階的に増加させるタイマと、
前記書き込み電圧が予め決められた上限に至るまでの前記昇圧回路による昇圧レベルを、前記任意の書き込み回数に応じて段階的に分け、かつ前記書き込み電圧が予め決められた上限に至るとその書き込み電圧を維持する書き込み電圧制御回路とを具備し、
前記カウンタのカウント毎に、前記メモリセルアレイの選択したメモリセルに正しいデータが書き込まれているか否かを判断するベリファイが行われ、正しいデータが書き込まれるまでこの選択したメモリセルに対し、前記タイマの制御に従って書き込み動作を行うことを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項８記載の不揮発性半導体記憶装置において、
前記段階的に増加させる書き込み電圧の供給時間はそれぞれ、前記書き込み電圧が予め決められた上限に至る前における前記書き込み電圧の段階的に分けられたうちの１回の上昇分に応じた前記メモリセルのしきい電圧上昇分が得られるように設定されることを特徴とする。
【請求項１０】
請求項８記載の不揮発性半導体記憶装置において、
前記書き込み電圧が予め決められた上限に至るまでの前記昇圧回路による昇圧レベルを、前記任意の書き込み回数に応じて段階的に分けるためのプログラム手段をさらに具備する。
【請求項１１】
請求項１０記載の不揮発性半導体記憶装置において、
前記プログラム手段は、前記書き込み電圧制御回路に前記昇圧レベルを設定するための選択信号を出力する書き込み電圧選択回路と、前記書き込み電圧選択回路の選択信号を指定するデコーダと、前記デコーダにプログラム信号を与えるヒューズ回路とを含み、前記プログラム手段によって、前記書き込み電圧が予め決められた上限に至るまで前記昇圧レベルを段階的に分けられる前記任意の書き込み回数が変わることを特徴とする。
【請求項１２】
複数の不揮発性メモリセルを含むメモリセルアレイと、
前記メモリセルに供給するための書き込み電圧を昇圧する昇圧回路と、
書き込み回数をカウントするカウンタと、
前記メモリセルへの前記書き込み電圧の供給時間を制御するため、前記カウンタによる所定回数のカウントのうち、初回から任意回数までは一定時間間隔でカウントさせ、前記任意回数から後の回数は段階的に増加する時間間隔でカウントさせる信号を出力するタイマと、
前記書き込み電圧が予め決められた上限に至るまでの前記昇圧回路による昇圧レベルを、前記任意回数に応じて段階的に分け、かつ前記書き込み電圧が予め決められた上限に至るとその書き込み電圧を維持する書き込み電圧制御回路と
を具備したことを特徴とする不揮発性半導体記憶装置。
【請求項１３】
請求項１２記載の不揮発性半導体記憶装置において、
前記タイマの出力する信号における段階的に増加する時間間隔はそれぞれ、前記書き込み電圧が予め決められた上限に至る前における前記書き込み電圧の段階的に分けられたうちの１回の上昇分に応じた前記メモリセルのしきい電圧上昇分が得られるように設定することを特徴とする。
【請求項１４】
複数の不揮発性メモリセルを含むメモリセルアレイと、
前記メモリセルに供給するための書き込み電圧を昇圧する昇圧回路と、
書き込み動作の所定回数をカウントする第１のカウンタと、
前記所定回数のうちの任意回数から後をカウントする第２のカウンタと、
前記メモリセルへの前記書き込み電圧の供給時間を制御するため、前記第１のカウンタによる所定回数のカウントのうち、初回から前記任意回数までは一定時間間隔でカウントさせ、前記任意回数から後の回数は段階的に増加する時間間隔でカウントさせる信号を出力するタイマと、
前記書き込み電圧が予め決められた上限に至るまでの前記昇圧回路による昇圧レベルを、前記任意回数に応じて段階的に分け、かつ前記書き込み電圧が予め決められた上限に至るとその書き込み電圧を維持する書き込み電圧制御回路と、
前記任意回数の初回の前記昇圧レベルを可変にするため、前記書き込み電圧が予め決められた上限に至るまでの前記昇圧回路による昇圧レベルを、前記任意回数に応じて段階的に分けるプログラムシステムと
を具備したことを特徴とする不揮発性半導体記憶装置。
【請求項１５】
請求項１４記載の不揮発性半導体記憶装置において、
前記プログラムシステムは、前記書き込み電圧制御回路に前記昇圧レベルを設定するための選択信号を出力する書き込み電圧選択回路と、前記書き込み電圧選択回路の選択信号を指定するデコーダと、前記デコーダにプログラム信号を与えるヒューズ回路とを含むことを特徴とする。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、不揮発性半導体記憶装置に関する。特に不揮発性半導体メモリ装置のデータ書き込みの高速化及び最適化をするための書き込み系制御回路に関する。
【０００２】
【従来の技術】
従来、例えば電気的に書き込み及び消去が可能なスタックゲート型の不揮発性半導体メモリ装置には、ビット毎ベリファイ方式が採用されている。ビット毎ベリファイ方式においては、メモリセルにデータの書き込みを行った後に、ビット毎に書き込みが終了したかどうかを検証し、書き込みの終了したッビットに対しては再書き込み動作を禁止し、書き込みが不完全なビット（メモリセルと同意）にのみ再書き込み動作を実行する。全ビットに対してデータの書き込みが終了するまで書き込みと検証を繰り返すことにより、ビット毎の書き込みの速さの違いに応じて最適な書き込みが実現できる。
【０００３】
このようなビット毎ベリファイ方式は、全てのデータを所定のメモリセルに書き込んだ後において、同一のデータが書き込まれた各々のメモリセルのしきい電圧の分布の幅を狭くする手段として知られているものである。なお、ビット毎ベリファイ方式に関しては、例えば１９９０  Ｓｙｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔ  （１０５  〜１０６  ページ）に詳細に記載されている。
【０００４】
また、ベリファイ時に書き込み回数の増加に合わせて書き込み電圧を段階的に上昇させる方式が考えられた。この方式は、ビット毎ベリファイ方式と共に用いられ、メモリセルに与える電圧ストレスを少なくしながらデータの書き込みを全ビットに対してなるべく短い時間で完了させようという技術である。（例えば、特願平６−１４７９１８号（特願平５−１５８３８６に基づく優先権主張）を参照）。
【０００５】
しかし、このようにベリファイ時において段階的に上昇させる書き込み電圧に関し、これを無制限に上昇させることはできない。なぜなら、書き込み電圧の上限値は、メモリセルまたは周辺回路を構成するトランジスタの、ゲート酸化膜の耐圧または接合耐圧によって決定されるからである。よって、書き込み電圧が最大（上限値）になった時点の書き込み動作においてもデータの書き込みが完全に達成されないメモリセルが存在する恐れがある。このようなメモリセルについては、その後、データの書き込みが完了するまで再書き込み動作を繰り返し適当回数だけ行う。
【０００６】
しかしながら、上記上限の書き込み電圧が再び同じ書き込み時間でもって繰り返し再書き込み動作が行われることになるので、書き込みにくいメモリセルへのデータの書き込みが完全になるまでの再書き込み動作の繰り返し回数が増加する。再書き込み動作の繰り返し回数が増加すれば当然その分のベリファイ時間及び書き込みのための昇圧時間が増大する。このような現象はメモリシステム全体の書き込み時間を長くし、消費電力を増大させる。
【０００７】
また、この他の問題として、プロセス上のばらつきがメモリセル全体の書き込み特性に影響し、チップ毎に書き込み特性が偏向することが考えられる。ここでいうプロセス上のばらつきとは、例えば、フローティングゲートを有するメモリセルを構成するゲート絶縁膜の厚さが１つのウェハ内で微妙に偏る場合が考えられる。あるいは、メモリセルトランジスタのチャネルの長さと幅がチップ間でばらつく場合がある。書き込み電圧をメモリセル内に伝達するには、制御ゲートとフローティングゲートとの間のゲート絶縁膜、フローティングゲートと基板との間のゲート絶縁膜の両者にそれぞれ形成されるキャパシタのカップリング現象が伴うので、メモリセルトランジスタのチャネルの長さと幅、及びゲート絶縁膜の厚さが各々のチップの間でばらつけば、書き込み特性が微妙に異なるメモリチップが製作される。
【０００８】
しかしながら、従来ではこのようなプロセス上のばらつきは考慮されずに、メモリセル全体の書き込み特性にどのような偏りがあるチップであっても、書き込み動作では一様に予め決められた書き込み電圧を与える方式であった。
【０００９】
【発明が解決しようとする課題】
書き込み回数の増加に合わせて書き込み電圧を段階的に上昇させる方式では、無制限に書き込み電圧を上昇させることができない。即ち、この方式における書き込み電圧の上限は、メモリセルまたは周辺回路を構成するトランジスタのゲート酸化膜の耐圧または接合耐圧によって決定される。
【００１０】
また、書き込み電圧が最大になった時点においても、データの書き込みが完全に終了していないメモリセルが存在する場合、そのメモリセルについては、その後に再書き込みをその上限の書き込み電圧で、かつ同じ書き込み時間で繰り返し行うと、データの書き込みが完全に行われるまでの書き込み動作の繰り返し回数が増加し、それに伴って、その増加分のベリファイ時間及び書き込みのための昇圧時間が増大する。このような現象は、全体の書き込み時間を長くし、消費電力を増大させる。
【００１１】
また、従来ではプロセス上のばらつきは考慮されずに、メモリセル全体の書き込み特性にどのような偏りがあるチップが製作されても、書き込み動作は一様に予め決められた書き込み電圧を与える方式でチップ毎の書き込み特性のばらつきに対処できなかった。
【００１２】
本発明は、上記問題点を解決すべくなされたもので、第１の目的は、メモリセルのしきい電圧の分布が広がらずに高速なデータ書き込みを実現する不揮発性半導体記憶装置を提供することにある。
【００１３】
この発明の第２の目的は、メモリセルのしきい電圧の分布が広がらずに高速なデータ書き込みを、チップ毎のメモリセルの書き込み特性に応じつつ実現する半導体メモリ装置を提供することにある。
【００１４】
【課題を解決するための手段】
上記第１の目的を達成するために、本発明は、メモリセルアレイと、制御ゲートに書き込み電圧を印加することにより、前記メモリセルアレイのメモリセルにデータを書き込む手段と、前記メモリセルアレイのメモリセルからデータを読み出し、正確なデータが書き込まれているか否かを判断する手段と、前記メモリセルアレイの全てのメモリセルに正確なデータが書き込まれていない場合に再書き込みを実行する手段と、前記再書き込みの書き込み回数が増えるに従って書き込み電圧をΔＶＰＰずつ上昇させ、かつ、書き込み電圧が最大値になった後には、書き込み電圧を最大値に維持し、前記再書き込みの書き込み回数が増えるに従って書き込み時間Ｔ（ｎ）が、
ΔＶＰＰ  ＝  Ａ・ｌｏｇ  ΔＴ
ΔＴ  ＝  Ｔ（ｎ）／Ｔ（ｎ−１）
（但し、Ａは、定数、ｎは、書き込み回数、Ｔ（ｎ）は、ｎ回目の書き込みの書き込み時間である）
を満たすように、書き込み時間を次第に長く設定する手段とを備えることを特徴とする。
【００１５】
上記第２の目的を達成するために、本発明は、上記書き込み電圧が最大値に至るまでの昇圧のレベルを、書き込みの回数に応じて段階的に分けるためのプログラム手段をさらに具備する。
【００１６】
この発明によれば、書き込み電圧が上限に達すると書き込み時間を延ばして書き込み効率を上げる。また、チップ毎の書き込み特性に応じるためにプログラム手段によって書き込み電圧の昇圧レベルの段階を可変にする。
【００１７】
【発明の実施の形態】
図１は本発明の第１の実施形態に係る不揮発性半導体メモリ装置の要部を示す回路ブロック図である。図２は図１の回路の動作を示すタイミング図である。図３は図１の回路に関する書き込み動作の制御を示すフローチャートである。本発明では、図３に示したような書き込み及びベリファイ動作をチップ内部の制御回路あるいはチップ外部のコントローラの制御により、自動的に行うことができることを前提とする。
【００１８】
例えば、チップ外部からのコマンド信号を受けて、チップ書き込みモードに入ると、チップ内部の制御回路が動作を開始し、書き込み電圧が昇圧され（ＳＴ１  ）、アドレスで指定されたメモリセルへのデータ書き込み動作が行われる（ＳＴ２  ）。このとき、書き込み動作回数はＣＮＴとしてカウントされる（ＳＴ３  ）。その後、ベリファイ動作する（ＳＴ４  ）。
【００１９】
この発明におけるベリファイ動作はビット毎ビットベリファイ方式を前提とする。すなわち、書き込んだメモリセルのデータをセンスアンプに読出し、ビット毎に書き込みが終了したかどうかをチップ内部で判定する。すべてのビットが書き込み終了と判定されなければ、再度、書き込み動作を行う。ただし、すでに書き込みの終了したビットに対しては書き込み禁止状態とする。すべてのビットが書き込み終了と判定されれば、全体の書き込み動作を終了する（ＳＴ５  ）。ただし、書き込み動作回数ＣＮＴが規定の書き込み動作回数Ｍを越えることはない。書き込み動作回数ＣＮＴがＭ回に達して書き込みが完了しなかった時は異常終了としてこのフローを実施する回路系の外に信号が検出される。以降、上記ベリファイ動作に含まれるベリファイのため読み出し動作をベリファイ・リードと呼ぶ。
【００２０】
図１に示す回路ブロックの系は、図３に示すＳＴ１  〜３  までのデータ書き込みの一連の動作を制御する。ＳＴ４  以降はベリファイ系回路（図示せず）に制御が移行し、ベリファイ系回路が再書き込みを必要とした場合にはこの図１の書き込み系回路に制御が戻される。
【００２１】
図１において、メモリセルアレイ中のメモリセル１８１  はＭＯＳ型の不揮発性メモリトランジスタであり、電荷を蓄積するフローティングゲートを有する。フローティングゲート上に配する制御ゲートＣＧは前記メモリセルアレイ中のワード線に相当する。Ｄは基板上のドレイン、ＳＬは基板上のソースである。本発明に係る書き込み電圧ＶＰＰは制御ゲートＣＧに印加される。不揮発性のメモリセルトランジスタは、書き込み時には基板と制御ゲートＣＧとに印加される電位の差の絶対値に応じ、その絶対値が大きいほどしきい電圧が大きく変動し、そのしきい電圧に対応したデータを記憶する。
【００２２】
チップ外部からのコマンド信号を受けてチップ書き込みモードに入ると、書き込み制御回路１１は、制御信号Ｐ，Ｃを出力する。データの書き込みが開始されると、書き込み制御信号Ｐの電圧は、“Ｌ”レベルから“Ｈ”レベルへ変化する。制御信号Ｐの電圧は、データの書き込み動作を行っている期間（昇圧の時間も含む）、“Ｈ”レベルに保持されている。制御信号Ｃはタイマ１３にも入力される。制御信号Ｃは昇圧が完了しメモリセルに書き込み電圧を与えるための信号である。制御信号Ｃが“Ｈ”レベルに変化すると、タイマ１３は、計時動作を開始する。
【００２３】
タイマ１３は、データの書き込みの回数に応じた所定時間が経過すると、パルス信号Ｓを出力する。このパルス信号Ｓが書き込み制御回路１１に入力されると、書き込み制御回路１１は、制御信号Ｐ，Ｃの電圧を“Ｈ”レベルから“Ｌ”レベルに変化させる。これにより、１回のデータの書き込みが終了する。一方、カウンタ１２は、タイマ１３からの信号Ｓを受け、データの書き込み回数をカウントする。カウンタ１２は書き込み回数（ＣＮＴ）を表す信号Ｎ１  ，Ｎ２  ，…を出力する。カウンタ１２の出力信号Ｎ１  ，Ｎ２  ，…は、タイマ１３及び書き込み電圧制御回路１４に入力される。
【００２４】
昇圧回路１５は“Ｈ”レベルの制御信号Ｐが入力されると、書き込み電圧の昇圧動作を開始する。昇圧回路１５が動作を開始してから一定期間が経過すると、昇圧回路１５の出力電圧ＶＰＰは、第１の書き込み電圧ＶＰＰ１  になる。昇圧回路１５の出力電圧（書き込み電圧）ＶＰＰは、書き込み電圧制御回路１４の出力信号によって決定される。すなわち、書き込み電圧制御回路１４は、データの書き込みの回数に応じて、昇圧回路１５の出力電圧ＶＰＰのレベルを決定する。
【００２５】
上述のように、１回目のデータの書き込みでは、書き込み電圧制御回路１４は、昇圧回路１５が出力電圧として第１の書き込み電圧ＶＰＰ１  を出力するように、昇圧回路１５を制御する。この後、制御信号Ｃの電圧は、“Ｌ”レベルから“Ｈ”レベルへ変化する。書き込み電圧出力回路１６は、制御信号Ｃが“Ｈ”レベルの期間、昇圧回路１５の出力電圧（書き込み電圧）を、ロウデコーダ１７に供給し、ロウデコーダ１７によって選択されたメモリセルの制御ゲートＣＧ（ワード線）に上記書き込み電圧が印加される。
【００２６】
この後、ベリファイ動作はこの回路系以外で行われる。ベリファイ・リードされた後、メモリセルに所定のデータが正確に書き込まれているか否かをチェックされ、全てのメモリセルに対して正確にデータが書き込まれている場合には、データの書き込みが完了したと判断し、全体の書き込み動作を終了させる。また、少なくとも１つのメモリセルに対して書き込みが不十分である場合には、２回目のデータの書き込み（再書き込み）を実行する。
【００２７】
上記と同様に、２回目のデータの書き込みが、書き込み電圧ＶＰＰ２  によって行われる。この２回目のデータの書き込みよっても全てのメモリセルに対して正確にデータが書き込まれない場合には、全てのメモリセルに対して正確にデータが書き込まれるまで、３回目以降のデータの書き込み（再書き込み）を実行する。
【００２８】
ところでカウンタ１２は、タイマ１３の信号Ｓを受けることにより、その信号Ｓを受け取った時点での書き込みの回数を記憶する。カウンタ１２の出力が予め設定された回数Ｋになるまでは、タイマ１３はカウンタ１２の出力Ｎｉに基いて、各書き込み回数での書き込み時間Ｔ（ｎ）が一定時間ｔになるように信号Ｓを出力する。
【００２９】
カウンタ１２からの信号を受ける書き込み電圧制御回路１４は、カウンタ１２の出力が予め設定された回数Ｋになるまでは、書き込み電圧がΔＶＰＰずつ上昇するように書き込み電圧ＶＰＰを制御する。カウンタ１２の出力が予め設定された回数Ｋより大きくなると、すなわちＫ＋１回目以降の書き込みにおいては、タイマ１３は、カウンタ１２の出力Ｎｉに基いて、各書き込み回数での書き込み時間Ｔ（ｎ）が、Ａ×Ｔ（ｎ−１）になるように信号Ｓを出力する。また、書き込み電圧制御回路１４はこのカウンタ１２の信号を受け、書き込み回数Ｋ以降のデータ書き込みにおいては上限の書き込み電圧ＶＰＰｍａｘ  を維持するように制御される。
【００３０】
すなわち、回数Ｋは、書き込み電圧が上限のＶＰＰｍａｘ  になる回数であり、Ａは、書き込み電圧の上昇分ΔＶＰＰに依存する値であり、ｎは、書き込み回数であり、Ｔ（ｎ）は、ｎ回目のデータの書き込みにおける書き込み時間である。すなわち、図２の例では回数Ｋ＝３、Ａ＝４であり、初回のデータの書き込み時間Ｔ（１）＝ｔ、２回目のデータの書き込み時間Ｔ（２）＝ｔ、３回目のデータの書き込み時間はＴ（３）＝ｔである。
【００３１】
つまり、昇圧回路１５の出力電圧（書き込み電圧）ＶＰＰが上限のＶＰＰｍａｘ  になるまでは、書き込み時間は、一定時間ｔである。昇圧回路１５の出力電圧（書き込み電圧）を書き込み回数ごとにΔＶＰＰ（例えば１．５Ｖ）ずつ上昇させ、昇圧回路１５の出力電圧ＶＰＰが上限のＶＰＰｍａｘに達したとき（ｎ＝Ｋ＝３）、これ以降のデータの書き込みについては、昇圧回路１５の出力電圧は、一定値ＶＰＰｍａｘ  を維持しつつ、書き込み時間はＴ（ｎ）＝４×Ｔ（ｎ−１）になるように変化させる。
【００３２】
すなわち、図２の例において、４回目のデータの書き込み時間Ｔ（４）＝４×Ｔ（４−１）＝４×Ｔ（３）＝４ｔ、５回目のデータの書き込み時間Ｔ（５）＝４×Ｔ（５−１）＝４×Ｔ（４）＝１６ｔであり、図示しないが、６回目のデータの書き込み時間はＴ（６）＝４×Ｔ（６−１）＝４×Ｔ（５）＝６４ｔとなる。
【００３３】
上記例で、Ａ＝４である理由を説明する。本願発明では、昇圧回路１５の出力電圧（書き込み電圧）ＶＰＰが上限のＶＰＰｍａｘ  に達したときは、それ以降のデータの書き込みについては、書き込み電圧の上昇分ΔＶＰＰ（１．５Ｖ）によるメモリセルのしきい電圧の変動分と等価になる分だけ書き込み時間を長くしている。つまり、書き込み電圧ＶＰＰが制限されているため、次回の書き込み動作におけるメモリセルのしきい電圧の変動分のさらなる拡大を、書き込み時間を変化させることによって達成している。
【００３４】
本願発明は、書き込み電圧の上昇分ΔＶＰＰと、書き込み時間Ｔ（ｎ）との間における以下の関係を応用したものである。
ΔＶＰＰ  ＝  ２．６・ｌｏｇ  ΔＴ      …（１）
ΔＴ  ＝  Ｔ（ｎ）／Ｔ（ｎ−１）        …（２）
（但し、係数２．６は、製造プロセスに依存する値）
従って、例えば、書き込み電圧の上昇分ΔＶＰＰが約１．５Ｖとした場合、この書き込み電圧の上昇分ΔＶＰＰによるメモリセルのしきい電圧の変動分と等価な書き込み時間の変化分ΔＴは、約４となる。
【００３５】
図４はセルのしきい電圧をΔＶｔｈ上昇させる、書き込み電圧の上昇分ΔＶＰＰと、このΔＶＰＰに等価な書き込み時間の関係を示す特性図である。説明のためメモリセルＭＣ１  ，ＭＣ２  ，ＭＣ３  は共に書き込み終了直前で同じしきい電圧レベルを持つとする。メモリセルＭＣ１  は書き込みが速く、メモリセルＭＣ３  は書き込みが遅い。メモリセルＭＣ２  はＭＣ１  とＭＣ３  の中間の特性を持っている。
【００３６】
ループ１  ，２  ，３  …５  は、図３の書き込み−ベリファイ動作のループの回数である。３回目の書き込み（ループ３  ）までは書き込み電圧はΔＶＰＰ（＝１．５Ｖ）ずつ増加し、その後は、同じ電圧ＶＰＰｍａｘ  のままである。４回目の書き込み（ループ４  ）以降の書き込み時間の変化分ΔＴは各々前の時間分の４倍とした。このような条件は上述の図２と同じである。
【００３７】
図４において、メモリセルＭＣ１  は２回のループで書き込み完了する。ループ３  までは書き込み電圧を毎回ΔＶＰＰずつ上昇させているので、書き込み時間に比例してセルのしきい電圧は上昇する。
【００３８】
メモリセルＭＣ２  は４回のループで書き込み完了する。ループ４  からは、書き込み電圧はもはや上限（ＶＰＰｍａｘ  ）に達しているため上昇せず、ＶＰＰｍａｘ  を維持する。従って、ループ４  以降では、書き込み電圧をさらにΔＶＰＰ上昇させたときのセルのしきい電圧の変動分（点線４１）と等価な分だけのセルのしきい電圧の変動分を、書き込み時間を変更することによって得る。セルのしきい電圧の推移は書き込み電圧を一定とすると、書き込みに要する時間は指数関数的に増大する。よって、ループ４  ではセルのしきい電圧はカーブ４２のように推移することを考慮して、ループ３  の書き込み時間（ｔ）より長い書き込み時間（４ｔ）が必要である。
【００３９】
メモリセルＭＣ３  は５回のループで書き込み完了する。ループ４  におけるカーブ４３はカーブ４２と同様である。ループ５  では、ループ４  の書き込み効果に比べて書き込み電圧をさらにΔＶＰＰ上昇させた場合のセルのしきい電圧の変動分と等価な分だけのセルのしきい電圧の変動分を実際に得るために、さらに書き込み時間を変更する。ループ５  ではセルのしきい電圧はカーブ４４のように推移することを考慮して、ループ４  の書き込み時間（４ｔ）より長い書き込み時間（１６ｔ）が必要である。
【００４０】
上記構成によれば、書き込み電圧が上限（ＶＰＰｍａｘ  ）に達した後は、それまでの書き込み電圧の上昇分（ΔＶＰＰ）に相当する分だけ書き込み時間を毎回増加させる。このため、全ての書き込み動作にわたって、書き込み回数を重ねる毎に徐々に書き込み効率をアップさせることができる。これにより、毎回十分な書き込みを行った後、ベリファイ・リードができ、高速なデータの書き込みが実現できる。
【００４１】
例えば、メモリセルへの初回の書き込み時間ｔとして、ベリファイ・リード及び書き込みのための昇圧の時間の和の時間がｔであり、上記書き込み時間ｔと等しいとする。上述した第１の実施形態を適用して、すべてのメモリセルの書き込みが完了するまで５回のループを要するとすると、全体の書き込み時間は、
（ｔ＋ｔ）＋（ｔ＋ｔ）＋（ｔ＋ｔ）＋（４ｔ＋ｔ）＋（１６ｔ＋ｔ）＝２８ｔ    …（３）
となる。
【００４２】
仮に従来のように、書き込み電圧が上限（ＶＰＰｍａｘ  ）に達しても書き込み時間を増加させない場合を考えると、セルのしきい電圧の上昇が不十分なままベリファイ・リードと書き込みのための昇圧を何度も行うことになる。すなわち、本発明では５回のループで足りるのに対し、この場合では上記４ｔは４回分、上記１６ｔは１６回分のループに相当するから計２３回のループとなり、それぞれにベリファイ・リード及び書き込みのための昇圧の時間ｔがかかるため、全体の書き込み時間は、
（ｔ＋ｔ）  ×２３＝４６ｔ    …（４）
となり、このような効率の悪いループがシステム全体の書き込み時間を増大させる。
【００４３】
上記から、（４）  式に比べて（３）  式はメモリ全体の書き込み時間を６５％短縮している。このように、本願においては不必要なベリファイ・リード及び書き込みのための昇圧の時間を省略することができ、全体の書き込み時間を短縮することができる。
【００４４】
上述の第１の実施形態では、３回目のデータの書き込みまでは、書き込み電圧（制御ゲート電圧）を除々に上昇させ、４回目以降のデータの書き込みは、書き込み電圧（制御ゲート電圧）を一定にして書き込み時間を長くしている。
【００４５】
しかし、第１の実施形態では、１つのウェハで複数製作される全てのチップにおけるメモリセルに対して一律に同一の条件で再書き込みを実行する仕様となるため、チップ間で書き込み特性のばらつきが生じた場合には、必ずしも最適ではなくなる恐れがある。その理由を例１、例２として以下に示す。
【００４６】
（例１）：プロセスの変動等により、設計に比べてデータの書き込みが比較的速いメモリセルを有するチップが製作されたとすると、このチップは通常のチップと比較して少ない書き込み回数で書き込みを終了することになる。この場合、書き込み後のメモリセルのしきい電圧の分布は通常より高くなり、さらに最悪の場合には過書き込み状態になるメモリセルが存在する可能性がある。過書き込み状態とは、読み出し動作において正常な読み出しが不可能となる領域にセルのしきい電圧が分布することをいう。このようなチップに対しては、通常よりも低い書き込み電圧に設定して、書き込み後のセルのしきい電圧の分布を低い位置に抑える必要がある。
【００４７】
（例２）：プロセスの変動等により、設計に比べてデータの書き込みが比較的遅いメモリセルを有するチップが製作されたとすると、このチップは期待した所望回数以内の書き込み動作で十分なデータ書き込みが行えないため、このチップに関しては初回から書き込み電圧をある程度上げて書き込み回数の増加を抑える必要がある。
【００４８】
このような危惧を解消するために、本発明は第２の実施形態を提供する。
図５は本発明の第２の実施形態に係る不揮発性半導体メモリ装置の要部を示す回路ブロック図である。図６は図５の回路の動作を示すタイミング図である。この第２の実施形態は、チップ毎に、最適な書き込み電圧の与え方が選択できるようにチップ製作後に書き込み電圧の与え方をプログラムする回路を備えている。
【００４９】
図５に示す回路ブロックの系は、図３に示すＳＴ１  〜３  までのデータ書き込みの一連の動作を制御する。ＳＴ４  以降はベリファイ系回路（図示せず）に制御が移る。ベリファイ系回路が再書き込みを必要と判断した場合にはこの図１の書き込み系の回路ブロックに制御が戻される。
【００５０】
図５において、書き込み制御回路１１は、チップ外部からのコマンド入力を受けて書き込みモードを認識すると、チップ全体の書き込み動作を制御する。書き込み制御回路１１は、各書き込み毎に、制御信号Ｐ，Ｃを出力する。制御信号Ｐは、書き込み電圧制御回路１４、昇圧回路１５及びヒューズデコーダ２０をそれぞれ活性化させる。昇圧回路１５は、電源電圧ＶＣＣに基いて書き込み電圧ＶＰＰを発生する。
【００５１】
書き込み電圧制御回路１４は、書き込み電圧選択回路２１の選択信号Ｖ１  〜Ｖ１０に対応する書き込み電圧ＶＰＰを書き込み電圧出力回路１６に供給する。制御信号Ｃに制御される書き込み電圧出力回路１６は、供給された書き込み電圧ＶＰＰを、ロウデコーダ１７を介して、メモリセルアレイ１８を構成するメモリセル１８１  の制御ゲートＣＧ（ワード線）に印加する。
【００５２】
また、制御信号Ｃはタイマ１３を起動する。タイマ１３は、所定の書き込み時間の経過後、信号Ｓを出力する。信号Ｓはパルス信号であり、書き込み制御回路１１及びループカウンタ１２ａ，１２ｂに入力される。これにより、制御信号Ｐ，Ｃは、“Ｌ”レベルとなり、書き込みが終了する。
【００５３】
ループカウンタ１２ａは、信号Ｓによってインクリメントされ、全体の書き込み回数をカウントし、書き込み回数を示す信号Ｎｉを書き込み電圧選択回路２１に出力する。タイマ１３は、書き込み電圧選択回路２１が上限の書き込み電圧を指定する信号Ｖ１０を選択するまでは、一定間隔の書き込みパルス（信号Ｓ）を出力する。
【００５４】
また、書き込み電圧選択回路２１において、上限の書き込み電圧に対応する信号Ｖ１０を選択したとき、制御信号Ｃのパルス信号が“Ｌ”レベルになった後、信号Ｆ（図６では“Ｈ”レベル）が出力される。ループカウンタ１２ｂは、タイマ１３の出力信号Ｓを受け、書き込み電圧ＶＰＰが上限に達した後の書き込み回数をカウントし、信号Ｍｊを出力する。タイマ１３は、ループカウンタ１２ｂの出力信号Ｍｊを受けることにより、書き込み電圧ＶＰＰが上限に達した後の書き込み回数に比例して書き込み時間を増加させる信号Ｓを出力する。すなわち、タイマ１３は、書き込み電圧ＶＰＰが上限に達した後は、制御信号Ｃのパルス幅を一定倍率で広げるように信号Ｓを制御する。
【００５５】
図７は、図５中のトリミングヒューズ回路１９の回路構成の一例を示すものである。図８は、図５中のヒューズデコーダ２０の回路構成の一例を示すものである。両者とも実際には上記構成の回路が複数必要である。ここでは、トリミングヒューズ回路１９は、図７の回路３個の組み合わせ構成である（ｉ＝１  〜３  ）。ヒューズデコーダは、図８の回路８個の組み合わせ構成である（ｉ＝１  〜８  ）。
【００５６】
トリミングヒューズ回路は、直列接続された５つのインバータ６１〜６５と、ＭＯＳトランジスタ６６と、ヒューズ６７とから構成される。制御信号Ｐは、インバータ６１及びＭＯＳトランジスタ６６のゲートに入力される。ヒューズ６７はポリシリコン層で形成され、溶断はレーザ照射により行う。ヒューズ６７は、インバータ６２の出力ノードとＭＯＳトランジスタ６６のドレインの間に接続される。ＭＯＳトランジスタ６６のソースは、接地点に接続される。
【００５７】
プログラム信号ＦＳｉ（ｉ＝１  〜３  ）は、インバータ６４から出力され、プログラム信号ＦＳｉＢ（ｉ＝１  〜３  ）は、インバータ６５から出力される。ヒューズデコーダは、制御信号ＰとＦＳｉまたはＦＳｉＢが入力されるＮＡＮＤ回路７１と、ＮＡＮＤ回路７１の出力信号を反転させて信号ＴＲＭｉ（ｉ＝１  〜８  ）を出力するインバータ７２とから構成される。
【００５８】
このようなトリミングヒューズ回路１９及びヒューズデコーダ２０において、ヒューズ６７が切断されるか否かによって、信号ＴＲＭｉ（ｉ＝１  〜８  ）のうちの１つが“Ｈ”レベルになる。これにより、８通りの書き込み電圧ＶＰＰの供給パターンを選択することが可能になる。このようなＶＰＰ供給パターンの選択を以下、書き込み電圧ＶＰＰのトリミングと呼ぶ。この実施形態では、書き込み電圧のトリミングをチップ製造後のダイソート工程で行う。
【００５９】
図９はヒューズデコーダ２０からの出力信号ＴＲＭｉ（ｉ＝１  〜８  ）により選択される書き込み電圧ＶＰＰを示したものである。横軸はヒューズデコーダの出力信号ＴＲＭｉを示し、縦軸は信号ＴＲＭｉにより選択される書き込み電圧ＶＰＰを示している。なお、縦軸の１目盛りは、例えば０．５Ｖであり、書き込み回数毎のステップ幅は、例えば１．５Ｖである。
【００６０】
図９においては上限の書き込み電圧ＶＰＰｍａｘ  はＶ１０に対応する電圧である。この上限の書き込み電圧は通常、チップの動作の信頼性を確保するため、メモリセルまたは周辺回路を構成するトランジスタのゲート酸化膜耐圧あるいは接合耐圧よりある一定電圧分低く設定する。書き込み電圧選択回路２１からの信号Ｖ１  〜Ｖ１０のうちいずれかが選択されることにより、対応する書き込み電圧が発生するようになっている。
【００６１】
なお、図６のＶ１０，Ｖ１０Ｆ  は、トリミング（信号ＴＲＭｉ）に関係なく書き込み電圧が上限になる場合の共通の波形である。また、ＴＲＭ１  〜７  はそれぞれ、初回の書き込み電圧と次の書き込み電圧との差が１．５Ｖであることから、Ｖｉ，Ｖｉ＋３  はトリミングにおいて、ＴＲＭ１  〜７  に共通する波形であるので代表的に示した。
【００６２】
図９を例を用いて説明する。上記（例１）のような特性を持つチップには、例えば、ＴＲＭ１  の電圧ＶＰＰの供給パターンが選択される。すなわち、トリミングヒューズ回路１９にプログラムされたトリミング情報に基き、ヒューズデコーダ２０の出力信号ＴＲＭ１  が“Ｈ”レベルとなる。これにより、このチップは書き込み電圧ＶＰＰに対応する選択信号Ｖ１  ，Ｖ４  ，Ｖ７  ，Ｖ１０のうちの１つが各書き込み回数毎に書き込み電圧制御回路１４に供給されるようになる。
【００６３】
すなわち、書き込み動作の初回であるループ１  （図３の書き込み−ベリファイ動作のＳＴ１  〜６  のループの１回目をいう）における、信号Ｖ１  に対応する書き込み電圧ＶＰＰによるメモリセルへの書き込みが実行される。この書き込み動作で書き込み不十分なメモリセルがあれば、そのメモリセルに対してそれぞれ、次のループ２  における、信号Ｖ４  に対応する書き込み電圧ＶＰＰによるメモリセルへの書き込みが実行される。この書き込み動作で、なお書き込み不十分なメモリセルがあれば、そのメモリセルに対してそれぞれ、次のループ３  における、信号Ｖ７  に対応する書き込み電圧ＶＰＰによるメモリセルへの書き込みが実行される。さらに書き込み不十分なメモリセルに対してそれぞれ、次のループ４  における、信号Ｖ１０に対応する書き込み電圧ＶＰＰ（上限の書き込み電圧ＶＰＰｍａｘ  ）によるメモリセルへの書き込みが実行される。
【００６４】
上記ループ４  における書き込み後に、さらに書き込み不十分なメモリセルに対してはそれぞれ、図示しないループ５  における、信号Ｖ１０に対応する書き込み電圧ＶＰＰ（上限の書き込み電圧ＶＰＰｍａｘ  ）によるメモリセルへの書き込みが実行される。このときには、書き込み時間が長くなり、仮に書き込み電圧をさらにΔＶＰＰ（例えば１．５Ｖ）上昇させたときのメモリセルのしきい電圧の変動分に相当する書き込み時間が設定される。それ以降、書き込み回数が増える毎にΔＶＰＰに等価的な書き込み時間が設定される。ループカウンタ１２ａが所定の書き込み回数をカウントしたときは書き込み動作を終了する。この時点でまだ書き込み不十分なメモリセルがあれば、異常終了として図３のフローを実施する回路系の外に検出される。
【００６５】
上記（例２）のような特性を持つチップには、例えば、ＴＲＭ６  の電圧ＶＰＰの供給パターンが選択される。すなわち、トリミングヒューズ回路１９でプログラムされ、ヒューズデコーダ２０の出力信号ＴＲＭ６  が“Ｈ”レベルとなる。これにより、このチップは書き込み電圧ＶＰＰとして、選択信号Ｖ６  ，Ｖ９  ，Ｖ１０に対応する電圧のうちの１つが各書き込み回数毎に供給されるようになる。
【００６６】
すなわち、書き込み動作の初回であるループ１  （図３の書き込み−ベリファイ動作のＳＴ１  〜６  のループの１回目をいう）における、信号Ｖ６  に対応する書き込み電圧ＶＰＰによるメモリセルへの書き込みが実行される。この書き込み動作で書き込み不十分なメモリセルがあれば、そのメモリセルに対してそれぞれ、次のループ２  における、信号Ｖ９  に対応する書き込み電圧ＶＰＰによるメモリセルへの書き込みが実行される。この書き込み動作で、なお書き込み不十分なメモリセルがあれば、そのメモリセルに対してそれぞれ、次のループ３  における、信号Ｖ１０に対応する書き込み電圧ＶＰＰ（上限の書き込み電圧ＶＰＰｍａｘ  ）によるメモリセルへの書き込みが実行される。
【００６７】
上記ループ３  における書き込み後に、さらに書き込み不十分なメモリセルに対してはそれぞれ、図示しないループ４  における、信号Ｖ１０に対応する書き込み電圧ＶＰＰ（上限の書き込み電圧ＶＰＰｍａｘ  ）によるメモリセルへの書き込みが実行される。このときには、書き込み時間が長くなり、仮に書き込み電圧をさらにΔＶＰＰ（例えば１．５Ｖ）上昇させたときのメモリセルのしきい電圧の変動分に相当する書き込み時間が設定される。それ以降、書き込み回数が増える毎にΔＶＰＰに等価的な書き込み時間が設定される。ループカウンタ１２ａが所定の書き込み回数をカウントしたときは書き込み動作を終了する。この時点でまだ書き込み不十分なメモリセルがあれば、異常終了として図３のフローを実施する回路系の外に検出される。
【００６８】
図１０及び図１１はそれぞれ、図５中の書き込み電圧選択回路２１の構成を部分的に示す回路図である。書き込み電圧選択回路２１は、図１０の回路構成が１０個と図１１の回路が１個により構成される。図１０において、ＭＯＳトランジスタ  ９ｉａ，  ９ｉｂ（ｉ＝１  〜８  ）は、ノード１００  と接地点との間に直列接続され、各ゲートには、入力信号対ＩＮＰＵＴ  ｉ（ｉ＝１  〜８  ）が入力される。例えば、ＭＯＳトランジスタ９１ａ，９１ｂは、ノード１００  と接地点との間に直列接続され、各ゲートには入力信号対ＩＮＰＵＴ  １  が入力される。これらドライブ用のＭＯＳトランジスタ  ９ｉａ，  ９ｉｂ（ｉ＝１  〜８  ）は、Ｎチャネルエンハンスメント型ＭＯＳトランジスタである。負荷用のＭＯＳトランジスタ９９ａ，９９ｂは、Ｎチャネルディプレッション型ＭＯＳトランジスタであり、ノード１００  と電源端子との間に直列接続されている。ＭＯＳトランジスタ９９ａ，９９ｂのゲートは、共にノード１００  に接続されている。ノード１００  の電位は、インバータ９９ｃにより反転され、書き込み電圧選択信号Ｖｉ（ｉ＝１  〜１０）となる。
【００６９】
図１１において、書き込み選択信号Ｖ１０は、ＮＯＲゲート１０１  及びインバータ１０３  に入力される。また、リセット信号Ｒ及びＮＯＲゲート１０１  の出力信号は、ＮＯＲゲート１０２  に入力される。ＮＯＲゲート１０２  の出力信号は、ＮＯＲゲート１０１  、ＮＡＮＤゲート１０４  及びインバータ１０６  に入力される。インバータ１０３  の出力信号はＮＡＮＤゲート１０４  に入力される。ＮＡＮＤゲート１０４  の出力信号は、インバータ１０５  を通過して信号Ｆとなる。また、ＮＯＲゲート１０２  の出力信号はインバータ１０６  ，１０７  を通過して信号Ｖ１０Ｆとなる。
【００７０】
すなわち、図１１はＮＯＲゲート１０１  と１０２  によりフリップフロップを構成し、書き込み電圧の上限のＶＰＰｍａｘ  を指定する信号Ｖ１０を、書き込み終了（リセット）されるまでラッチする。
【００７１】
信号Ｆは図５におけるタイマ１３及びループカウンタ１２ｂに書き込み電圧の上限のＶＰＰｍａｘ  になったことを伝達する。信号Ｆを受けたタイマ１３は書き込み毎に書き込み時間を所定時間長くするよう書き込み制御回路１１に信号Ｓ（パルス）を供給すると共に、ループカウンタ１２ａ，１２ｂにパルスをカウントさせる。
表１は、図１０及び図１１の書き込み電圧選択回路の入出力表を示している。
【００７２】
【表１】
0003621501.tif 000002
【００７３】
ループカウンタ１２ａの出力信号Ｎｉとヒューズデコーダの出力信号ＴＲＭｉの組み合わせ（入力信号対ＩＮＰＵＴ  ｉ各々に相当）により、書き込み電圧選択回路は書き込み電圧制御回路に選択信号Ｖ１  ，Ｖ２  …，Ｖ１０Ｆを出力する。すなわち、この書き込み電圧選択回路２１は、トリミングヒューズ回路１９にプログラムされたトリミング情報と、ループカウンタ１２ａの示す書き込み回数に基づき、図９に示すような書き込み電圧ＶＰＰを生成するように動作する。
【００７４】
図１２は、図５の書き込み電圧制御回路の構成を示す回路図である。ＲＥＦは、チップ内部の他の回路で発生される一定電圧である。入力される選択信号Ｖ１  〜Ｖ１０Ｆのうちのいずれかか“Ｈ”レベルになると、ノードＶＩＮと一定電圧ＲＥＦとが等しくなるように、ノード１３０  の電圧が決定される。これにより、書き込み電圧ＶＰＰは、ｐｎ接合ダイオードＱ１  〜Ｑ４  の各ブレイクダウン電圧とノード１３０  の電圧の和に等しくなるように制御され、図５の書き込み電圧出力回路に供給される。
【００７５】
上記構成の第２の実施形態における不揮発性半導体メモリ装置において、例えば、図８におけるＴＲＭ４  が“Ｈ”レベルになるように、ダイソート工程において図７のヒューズ６７を切断すれば、１回目のデータ書き込みでは、書き込み電圧ＶＰＰは、信号Ｖ４  に対応する電圧になり、２回目のデータ書き込みでは、書き込み電圧ＶＰＰは、信号Ｖ７  に対応する電圧になり、３回目のデータ書き込みでは、書き込み電圧ＶＰＰは、信号Ｖ１０に対応する上限の電圧ＶＰＰｍａｘ  になるように制御される。
【００７６】
また、４回目以降のデータ書き込みにおいては、常に、書き込み電圧ＶＰＰは、ＶＰＰｍａｘ  になるように制御される。また、書き込み時間は、１回目から３回目までのデータ書き込みにおいては、一定値とし、４回目以降のデータ書き込みにおいては、毎回、前回の書き込み時間の４倍になるように制御する。これにより、チップ毎の書き込み特性を考慮して、チップ毎に最適な書き込み電圧の与え方を個々に設定できる。
【００７７】
以上、説明したように、本発明の不揮発性半導体メモリ装置によれば、次のような効果がある。書き込み回数が増えるにつれて次第に書き込み電圧を上昇させ、かつ、書き込み電圧が上限値になった後には、書き込み電圧を最大値に維持し、書き込み回数が増えるにつれて次第に書き込み時間を長くすることにより、全てのメモリセルに高速にデータを書き込むことができ、かつ、メモリセルのしきい電圧の分布の幅も狭くすることができる。さらに書き込み回数が増えるにつれて次第に書き込み電圧を上昇させる書き込み方式であることにより、メモリセルトランジスタのゲート酸化膜にかかるストレスを低減でき、メモリセルの信頼性向上を図ることができる。
【００７８】
また、チップ間において書き込み特性のばらつきがある場合にも、チップ毎に最適な書き込み電圧及び書き込み時間を設定する手段を備えることにより、全てのチップについて高速な書き込みが可能となり、狭いしきい電圧の分布が得られる。
【００７９】
なお、この発明が適用されるするスタックゲート型の半導体不揮発性メモリセルは、ＮＡＮＤ型、ＡＮＤ型、ＮＯＲ型、ＤＩＮＯＲ型等いずれの構成でメモリセルアレイを構成してもよい。
【００８０】
【発明の効果】
以上、説明したようにこの発明の不揮発性半導体記憶装置によれば、全てのメモリセルにおいて、しきい電圧の分布が広がらずに高速なデータ書き込みを実現することができ、かつ、メモリセルの閾値分布の幅も狭くすることができる。
【００８１】
また、チップ間において書き込み特性のばらつきがある場合にも、チップ毎に最適な書き込み電圧及び書き込み時間を設定する手段を備えることにより、メモリセルのしきい電圧の分布を広げない高速なデータ書き込みを、チップ毎のメモリセルの書き込み特性に応じつつ実現する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る不揮発性メモリ装置の要部の構成を示す回路ブロック図。
【図２】図１の回路の動作を示す波形図。
【図３】図１の回路に関する書き込み動作の制御を示すフローチャート。
【図４】セルのしきい電圧を上昇させる、書き込み電圧の上昇分及びこの上昇分に等価な書き込み時間の関係を示す特性図。
【図５】本発明の第２の実施形態に係る不揮発性メモリ装置の要部の構成を示すブロック図。
【図６】図５の回路の動作を示すタイミング図。
【図７】図５のトリミングヒューズ回路の構成を示す回路図。
【図８】図５中のヒューズデコーダの回路構成を示す回路図。
【図９】ヒューズデコーダの出力信号と書き込み電圧の供給パターンとの関係を示す図。
【図１０】図５の書き込み電圧選択回路の構成を示す一部の回路図。
【図１１】図５の書き込み電圧選択回路の構成を示す一部の回路図。
【図１２】図５の書き込み電圧制御回路の構成を示す回路図。
【符号の説明】
１１…書き込み制御回路
１２，１２ａ，１２ｂ…ループカウンタ
１３…タイマ
１４…書き込み電圧制御回路
１５…昇圧回路
１６…書き込み電圧出力回路
１７…ロウデコーダ
１８…メモリセルアレイ
１９…トリミングヒューズ回路
２０…ヒューズデコーダ
２１…書き込み電圧選択回路
６２〜６５，７２，９９ｃ，１０３  ，１０５  〜１０７  …インバータ
６６，９１ａ〜９９ａ，９１ｂ〜９９ｂ…ＭＯＳトランジスタ
６７…ヒューズ
７１，１０４  …ＮＡＮＤ回路
１０１  ，１０２  …ＮＯＲ回路
１０３  ，１０５  〜１０７  …インバータ
Ｒ１  〜Ｒ１２…抵抗
Ｑ１  〜Ｑ４  …ｐｎ接合ダイオード
【図１】
0003621501.tif 000003
【図２】
0003621501.tif 000004
【図３】
0003621501.tif 000005
【図４】
0003621501.tif 000006
【図５】
0003621501.tif 000007
【図６】
0003621501.tif 000008
【図７】
0003621501.tif 000009
【図８】
0003621501.tif 000010
【図９】
0003621501.tif 000011
【図１０】
0003621501.tif 000012
【図１１】
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【図１２】
0003621501.tif 000014