(57)【特許請求の範囲】
【請求項１】
３層以上の導体層をもつ多層基板の第１の導体層に互いに２重スパイラル構成とした第１および第２のコイルパターンを形成し、前記第１の導体層と対面する第２の導体層に前記第１および前記第２のコイルパターンと反対巻きで互いに２重スパイラル構成とした第３および第４のコイルパターンを形成し、前記第１のコイルパターンの内側の端と前記第３のコイルパターンの内側の端を第１のスルーホールで接続し、前記第２のコイルパターンの内側の端と前記第４のコイルパターンの内側の端を第２のスルーホールで第３の導体層のグランドパターンに接続し、前記第３のコイルパターンの外側の端を第３のスルーホールで前記グランドパターンに接続して構成したバラン素子。
【請求項２】
４層以上の導体層をもつ多層基板の第１の導体層にスパイラル形状の第１のコイルパターンを形成し、前記第１の導体層と対面する第２の導体層に前記第１のコイルパターンと同方向巻きのスパイラル形状の第２のコイルパターンを形成し、前記第１の導体層と対面する第３の導体層に前記第１のコイルパターンと反対巻きのスパイラル形状の第３のコイルパターンを形成し、前記第１、前記第２および前記第３のコイルパターンの内側の端をスルーホールで第４の導体層のグランドパターンに接続して構成したバラン素子。
【請求項３】
３層以上の導体層をもつ多層基板の第１の導体層に互いに２重スパイラル構成とした第１および第２のコイルパターンを形成し、前記第１の導体層と対面する第２の導体層に前記第１および前記第２のコイルパターンと反対巻きでスパイラル形状とした第３のコイルパターンを形成し、前記第１、前記第２および前記第３のコイルパターンの内側の端をスルーホールで第３の導体層のグランドパターンに接続して構成したバラン素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、主として移動体通信機器等の高周波回路に用いられ、多層基板上にパターンで構成されたバラン素子に関する。
【０００２】
【従来の技術】
携帯電話等の移動体通信機器では、小型化や薄型化のために、高周波回路のインダクタ素子やトランス素子およびバラン素子は回路基板上のパターンで構成されることが多い。
【０００３】
まず、従来のインダクタンス素子について説明する。図７に従来のインダクタ素子の構成を示す。図７において、１０１、１０２は誘電体層、１０３は第１の導体層、１０４は第２の導体層、１０５はコイルパターン、１０６、１０７はスルーホール、１０８は引き出しパターン、１０９は配線パターン、１１０はグランド層である。図７に示す例は、３層の導体層をもつ多層基板であるが、見やすくするため各誘電体層ごとに分けて表示している。第１の導体層１０３にスパイラル形状のコイルパターン１０５が形成されている。コイルパターン１０５の内側の端はスルーホール１０６により第２の導体層１０４に形成された引き出しパターン１０８に接続され、引き出しパターン１０８を通じて、さらにスルーホール１０７により第１の導体層の配線パターン１０９に接続されている。このようにコイルパターンが基板上のパターンで構成できるため、回路の薄型化に有利である。また、チップインダクタを用いないめ、低コスト化が図れるという利点がある。
【０００４】
次に、従来のトランス素子について説明する。図８に従来のトランス素子の構成を示す。図８において、１２０、１２１は誘電体層、１２２は第１の導体層、１２３は第２の導体層、１２４は第１のコイルパターン、１２５は第２のコイルパターン、１２６、１２７は引き出しパターン、１２８、１２９、１３０、１３１はスルーホール、１３２、１３３は配線パターン、１３４はグランド層である。図８に示す例は、３層の導体層をもつ多層基板であるが、見やすくするため各誘電体層ごとに分けて表示している。第１の導体層１２２に２重スパイラル形状のコイルパターン１２４および１２５が形成されている。コイルパターン１２４および１２５の内側の端はそれぞれスルーホール１２８および１２９により第２の導体層１２３に形成された引き出しパターン１２６および１２７に接続され、さらに引き出しパターン１２６および１２７は、それぞれスルーホール１３０および１３１により第１の導体層の配線パターン１３２および１３３に接続されている。このようにトランス素子が基板上のパターンで構成できるため、回路の薄型化に有利である。また、チップインダクタを用いないめ、低コスト化が図れるという利点がある。
【０００５】
次に、従来のバラン素子について説明する。図９に従来のバラン素子の構成を示す。図９において、１４１、１４２は誘電体層、１４３は第１の導体層、１４４は第２の導体層、１４５は第１のコイルパターン、１４６は第２のコイルパターン、１４７は第３のコイルパターン、１４８は引き出し線、１４９、１５０、１５１はスルーホール、１５２は配線パターン、１５３はグランド層である。図９に示す例は、３層の導体層をもつ多層基板であるが、見やすくするため各誘電体層ごとに分けて表示している。第１の導体層１４３にコイルパターン１４５が形成されている。コイルパターン１４５は２つのスパイラル形状のパターンの外側の端を接続した形状であり、前記２つのスパイラル形状は互いに反対巻きとなっている。また、第２の電極層１４４に第２のコイルパターン１４６および第３のコイルパターン１４７が形成されている。ここで第２および第３のコイルパターンは互いに反対巻きとなっており、第一のコイルパターンの二つのスパイラル状のパターンに相対して、それぞれ第２および第３のコイルパターンが配置されている。さらに、第２および第３のコイルパターンの内側の端はそれぞれスルーホール１５０および１５１によりグランド層１５３に接続されており、第１のコイルパターン１４５の片方の端はスルーホール１４９によってグランド層１５３に接続されている。また第１のコイルパターンの他方の端は引き出し線１４８によって第１の電極層１４３に形成された配線パターン１５２に接続されている。このようにバラン素子が引き出し線以外は基板内のパターンで構成できるため、回路の薄型化に有利である。また、チップインダクタを用いないめ、低コスト化が図れるという利点がある。
【０００７】
【発明が解決しようとする課題】
上記のバラン素子では、二組のコイルパターンを基板上に並べて形成する必要があり、パターンの占有面積が大きくなるという問題があった。また、引き出し線を必要とし、この引き出し線がコイルパターンを横切るために特性が劣化するという問題があった。
【０００８】
本発明は、上記課題を解決するものであり、小さな面積でコイル間に大きな結合が得られ、引き出しパターンまたは引き出し線の影響による結合の劣化を生じないバラン素子を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この目的を解決するために、本発明は３層以上の導体層をもつ多層基板の第１の導体層に互いに２重スパイラル構成とした第１および第２のコイルパターンを形成し、前記第１の導体層と対面する第２の導体層に前記第１および第２のコイルパターンと反対巻きで互いに２重スパイラル構成とした第３および第４のコイルパターンを形成し、前記第１のコイルパターンの内側の端と前記第３のコイルパターンの内側の端をスルーホールで接続し、前記第２のコイルパターンの内側の端と前記第４のコイルパターンの内側の端をスルーホールで第３の導体層のグランドパターンに接続し、前記第３のコイルパターンの外側の端をスルーホールで前記グランドパターンに接続して構成するものである。
【００１０】
上記発明によれば、各コイルパターンが互いに相対して配置され、かつ接近して構成されている。これによりコイル間の結合の大きくなり、良好な特性のバラン素子が得られるという効果がある。または同等の結合を得るための基板面積が小さくなるため、機器の小型化を図れるという効果がある。
【００１３】
【発明の実施の形態】
３層以上の導体層をもつ多層基板の第１の導体層に互いに２重スパイラル構成とした第１および第２のコイルパターンを形成し、前記第１の導体層と対面する第２の導体層に前記第１および第２のコイルパターンと反対巻きで互いに２重スパイラル構成とした第３および第４のコイルパターンを形成し、前記第１のコイルパターンの内側の端と前記第３のコイルパターンの内側の端をスルーホールで接続し、前記第２のコイルパターンの内側の端と前記第４のコイルパターンの内側の端をスルーホールで第３の導体層のグランドパターンに接続し、前記第３のコイルパターンの外側の端をスルーホールで前記グランドパターンに接続して構成するものである。
【００１４】
また、４層以上の導体層をもつ多層基板の第１の導体層にスパイラル形状の第１のコイルパターンを形成し、前記第１の導体層と対面する第２の導体層に前記第１のコイルパターンと反対巻きのスパイラル形状の第２のコイルパターンを形成し、前記第１の導体層と対面する第３の導体層に前記第１のコイルパターンと同方向巻きのスパイラル形状の第３のコイルパターンを形成し、前記第１、第２および第３のコイルパターンの内側の端をスルーホールで第４の導体層のグランドパターンに接続して構成するものである。
【００１５】
また、３層以上の導体層をもつ多層基板の第１の導体層に互いに２重スパイラル構成とした第１および第２のコイルパターンを形成し、前記第１の導体層と対面する第２の導体層に前記第１および前記第２のコイルパターンと反対巻きでスパイラル形状とした第３のコイルパターンを形成し、前記第１、前記第２および前記第３のコイルパターンの内側の端をスルーホールで第３の導体層のグランドパターンに接続して構成するものである。
【００１６】
以下、図面を参照して本発明の実施例について説明する。
（実施例１）
図１は、本発明によるインダクタ素子を示す斜視図である。図において、１、２は誘電体層、３は第１の導体層、４は第２の導体層、５は第１のコイルパターン、６は第２のコイルパターン、７、８はスルーホール、９は配線パターン、１０はグランド層である。図１に示す基板は、３層の導体層をもつ多層基板であるが、見やすくするため各誘電体層ごとに分けて表示している。第１の導体層３にスパイラル形状の第１のコイルパターン５が形成されている。また第２の導体層４にスパイラル形状の第２のコイルパターン６が形成されている。ここで、第１のコイルパターン５と第２のコイルパターン６は互いに反対巻きのスパイラルとなっており、また互いに相対した位置に設けられている。さらに、第１のコイルパターン５と第２のコイルパターン６のそれぞれの内側の端がスルーホール７により接続されている。また、第２のコイルパターン６の外側の端がスルーホール８により第１の導体層に設けられた配線パターン９に接続されている。
【００１７】
図６（ａ）は本発明によるインダクタ素子の等価回路である。図１と図６（ａ）で括弧付き符号（イ）、（ロ）はそれぞれの端子に対応している。
【００１８】
図１に示すように、第１のコイルパターン５と第２のコイルパターン６が相対して接近して構成されており、コイルパターンに電流を流したときに電流が同方向に流れるため磁力線が互いに強め合うことになり、大きなインダクタンス値を得ることができる。さらに、従来のような引き出しパターンを必要としないため、引き出しパターンがコイルパターンを横切るためにインダクタンス値が減少することを避けることができる。
【００１９】
また、第２のコイルパターン６は、スルーホール８により第１の導体層に構成された配線パターン９に接続されているのでインダクタ素子の２つの端子は同一の導体層上にあり、周辺の回路が構成しやすくなっている。
尚、本実施例ではグランド層を構成する場合について示したが、グランド層なしとし、２層の電極層の多層基板を用いてもインダクタ素子を構成できる。
【００２０】
（実施例２）
図２は、本発明によるトランス素子を示す斜視図である。図２において、１１、１２は誘電体層、１３は第１の導体層、１４は第２の導体層、１５は第１のコイルパターン、１６は第２のコイルパターン、１７は第３のコイルパターン、１８は第４のコイルパターン、１９、２０、２１、２２はスルーホール、２３、２４は配線パターン、２５はグランド層である。第１の導体層１３に第１のコイルパターン１５および第２のコイルパターン１６が形成されている。これらは互いに２重スパイラル構成となっている。また第２の導体層１４に第３のコイルパターン１７および第４のコイルパターン１８が形成されている。これらも互いに２重スパイラル構成であるが、第１および第２のコイルパターンとは反対巻きのスパイラルである。そして、これら第１および第２のコイルパターンと第３および第４のコイルパターンは互いに相対した位置に構成されている。また、第１のコイルパターン１５と第３のコイルパターン１７のそれぞれの内側の端がスルーホール１９により接続されており、第２のコイルパターン１６と第４のコイルパターン１８のそれぞれの内側の端がスルーホール２０により接続されている。また、第３のコイルパターン１７の外側の端がスルーホール２１により第１の導体層１３に設けられた配線パターン２３に接続されており、第４のコイルパターン１８の外側の端がスルーホール２２により第１の導体層１３に設けられた配線パターン２４に接続されている。したがって、第１および第３のコイルパターンは連結されて１つのコイルを、また、第２および第４のコイルパターンはもう１つのコイルを構成している。
【００２１】
図６（ｂ）は本発明によるトランス素子の等価回路である。図２と図６（ｂ）で括弧付きの符号（イ）、（ロ）、（ハ）及び（ニ）はそれぞれの端子に対応している。
【００２２】
図２に示すように、第１および第２のコイルパターンと第３および第４のコイルパターンが相対し、接近して構成されている。コイルパターンに電流を流したときには第１のコイルパターンと第３のコイルパターンに同方向の電流が流れ、第２および第３のコイルパターンに同方向に電流が流れる。そのため互いにインダクタンスを強め合うとになり、結合の大きいトランスが得られる。さらに、従来のような引き出しパターンを必要としないため、引き出しパターンがコイルパターンを横切るためにインダクタンス値が減少し、トランスの結合が小さくなることを避けることができる。
【００２３】
また、第３および第４のコイルパターンは、スルーホール２１および２２により第１の導体層に構成された配線パターン２３および２４に接続されているため、トランス素子の４つの端子はすべて同一の導体層上にあり、周辺の回路が構成しやすくなっている。
【００２４】
尚、本実施例でも実施例１と同様にグランド層を構成する場合について示したが、グランド層なしで、電極層が２層の多層基板を用いてもインダクタ素子を構成できる。
【００２５】
（実施例３）
図３は、本発明によるバラン素子を示す斜視図である。図３において、３１、３２は誘電体層、３３は第１の導体層、３４は第２の導体層、３５は第１のコイルパターン、３６は第２のコイルパターン、３７は第３のコイルパターン、３８は第４のコイルパターン、３９、４０、４１、４２、４３はスルーホール、４４は配線パターン、４５はグランド層である。図３に示す基板は、３層の導体層をもつ多層基板であるが、見やすくするため各誘電体層ごとに分けて表示している。第１の導体層３３に第１のコイルパターン３５および第２のコイルパターン３６が形成されている。これらは互いに２重スパイラル構成となっている。また第２の導体層３４に第３のコイルパターン３７および第４のコイルパターン３８が形成されている。これらも互いに２重スパイラル構成であるが、第１および第２のコイルパターンとは反対巻きのスパイラルである。そして、これら第１および第２のコイルパターンと第３および第４のコイルパターンは互いに相対した位置に構成されている。ここまでは、上述の実施例２と同様の構成である。違いは以下の点である。まず第１のコイルパターン３５と第３のコイルパターン３７のそれぞれの内側の端がスルーホール３９により接続されている。第２のコイルパターン３６と第４のコイルパターン３８のそれぞれの内側の端がスルーホール４０により接続され、さらにスルーホール４１によってグランドパターン４５に接続されている。また、第３のコイルパターン３７の外側の端がスルーホール４２によりグランド層４５に接続されており、第４のコイルパターン３８の外側の端がスルーホール４３により第１の導体層３３に設けられた配線パターン４４に接続されている。したがって、第１および第３のコイルパターンは連結されて一つのコイルを構成し、第２および第４のコイルパターンがこれに結合した形となっている。
【００２６】
図６（ｃ）は本発明によるバラン素子の等価回路である。図３と図６（ｃ）で括弧付きの符号（イ）、（ロ）、（ハ）及び（ニ）はそれぞれの端子に対応している。図３および図６（ｃ）で（イ）は不平衡側であり、（ロ）および（ハ）は平衡側である。
【００２７】
ここで、図３に示すように、第１および第２のコイルパターンと第３および第４のコイルパターンが相対し、接近して構成されている。コイルパターンに電流を流したときには第１のコイルパターンと第３のコイルパターンに同方向の電流が流れることにより、互いにインダクタンスを強め合うことになり、第２および第４のコイルパターンとの結合が大きいバラン素子が得られる。これによりコイルを単一面あるいは従来例のように二対のコイルを２層に配置したパターンで構成した場合に比べ大幅に基板面積を小さくすることができる。さらに、従来のような引き出しパターンを必要としないため、引き出しパターンがコイルパターンを横切るためにインダクタンス値が減少し、バラン特性が悪化することを避けることができる。
【００２８】
また、第４のコイルパターン３８は、スルーホール４３により第１の導体層に構成された配線パターン４４に接続されているため、バラン素子の３つの端子はすべて同一の導体層上にあり、周辺の回路が構成しやすくなっている。
【００２９】
（実施例４）
図４は、本発明によるバラン素子を示す斜視図である。図４で、５１、５２、５３は誘電体層、５４は第１の導体層、５５は第２の導体層、５６は第３の導体層、５７は第１のコイルパターン、５８は第２のコイルパターン、５９は第３のコイルパターン、６０、６１、６２はスルーホール、６３はグランド層である。図３に示す基板は、４層の導体層をもつ多層基板であるが、見やすくするため各誘電体層ごとに分けて表示している。第１の導体層５４に第１のコイルパターン５７が形成されている。また第２の導体層５５に第２のコイルパターン５８が形成されている。また第３の導体層５６に第３のコイルパターン５９が形成されている。ここで第１のコイルパターンと第２のコイルパターンとは同方向巻きのスパイラルであるが、第１のコイルパターンと第３のコイルパターンとは反対巻きのスパイラルとしている。そして、これら第１、第２および第３のコイルパターンは互いに相対した位置に構成されている。また、第１、第２および第３のコイルパターンの内側の端がそれぞれスルーホール６０および６１により接続され、さらにスルーホール６２によってグランドパターン６３に接続されている。
【００３０】
本実施例のバランの等価回路も図６（ｃ）である。図４と図６（ｃ）で括弧付きの符号（イ）、（ロ）、（ハ）及び（ニ）はそれぞれの端子に対応している。つまり、図４および図６（ｃ）で（イ）は不平衡側であり、（ロ）および（ハ）は平衡側である。
【００３１】
ここで、図４に示すように、第１と第２および第１と第３の各コイルパターンが相対し、接近して構成されている。さらに第１のコイルパターンを挟むように第２および第３のコイルパターンが構成されているため、結合の大きいバランを得ることができる。これによりコイルを単一層または２層のパターンで構成した場合に比べ大幅に基板面積を小さくすることができる。また、引き出しパターンにより、バラン特性が悪化することを避けることができることは実施例３と同様である。
【００３２】
また、スルーホール６０、６１および６２をまとめて１本のスルーホールで構成できるので、各コイルパターンの内側の端は１本のスルーホールで接続することができる。これによりスルーホール加工のコストが低減でき、また、基板面積も小さくできる。
【００３３】
尚、本実施例では各コイルパターンの外側の端は各導体層にあるとしたが、実施例３と同様にして、各端をスルーホールを用いて同一の導体層上に設けた配線パターンに接続することができる。これにより、バラン素子の３つの端子はすべて同一の導体層上となり、周辺の回路が構成しやすくなる。
【００３４】
また、本実施例では第１のコイルパターンを第２および第３のコイルパターンで挟む構成としたが、各コイルパターンを構成する層の順序を入れ替えてもよい。
【００３５】
（実施例５）
図５は、本発明によるバラン素子を示す斜視図である。図５において、７１、７２は誘電体層、７３は第１の導体層、７４は第２の導体層、７５は第１のコイルパターン、７６は第２のコイルパターン、７７は第３のコイルパターン、７８、７９、８０はスルーホール、８１は配線パターン、８２はグランド層である。図５に示す基板は、３層の導体層をもつ多層基板であるが、見やすくするため各誘電体層ごとに分けて表示している。第１の導体層７３に第１のコイルパターン７５および第２のコイルパターン７６が形成されている。これらは互いに２重スパイラル構成となっている。また第２の導体層７４に第３のコイルパターン７７が形成されている。この第３のコイルパターン７７は、第１および第２のコイルパターンとは反対巻きのスパイラルである。そして、これら第１および第２のコイルパターンと第３のコイルパターンは互いに相対した位置に構成されている。さらに、第１のコイルパターン７５と第２のコイルパターン７６および第３のコイルパターン７７のそれぞれの内側の端がスルーホール７８および７９によりグランド層８２に接続されている。また、第３のコイルパターン７７の外側の端がスルーホール８０により第１の導体層７３に設けられた配線パターン８１に接続されている。
【００３６】
本発明によるバラン素子の等価回路は図６（ｃ）に示すものである。図５と図６（ｃ）で括弧付きの符号（イ）、（ロ）、（ハ）及び（ニ）はそれぞれの端子に対応している。すなわち図５および図６（ｃ）で（イ）は不平衡側であり、（ロ）および（ハ）は平衡側である。
【００３７】
ここで、図５に示すように、第１および第２のコイルパターンが同一の平面上の２重スパイラル構成をとり、これらと第３のコイルパターンが相対し、かつ接近して構成されているため、結合の大きいバランを得ることができる。これによりコイルを単一面のパターンまたは従来例のように２対のコイルを２層に配置したパターンで構成した場合に比べ大幅にパターン面積を小さくすることができる。また、第３のコイルパターン７７は第２のコイルパターン７６よりグランド層に近く配置されている。グランド層に近いとコイルのインダクタンス値が低下する傾向にある。そのため第１のコイルパターン７５に対する第２のコイルパターン７６の結合と同等の結合を得ようとすると、第３のコイルパターン７７の巻き数を増やす必要がある。ここで第２の導体層７４は他にコイルパターンがないため第３のコイルパターン７７の巻き数を第２のコイルパターン７６に比べて増やすことができる。したがって、第１のコイルパターン７５との結合を第２のコイルパターン７６と同等にとることができ、バランとして良好な平衡特性が実現できる。
【００３８】
尚、実施例１、２、３、４及び５でコイルパターンは同心円状としたが、楕円や４角形または多角形等の任意の形のスパイラル形状のコイルパターンを用いることができる。
【００４４】
【発明の効果】
本発明のバラン素子によれば、次の効果が得られる。各コイルパターンが互いに相対して配置され、かつ接近して構成されている。これによりコイル間の結合の大きくなり、良好な特性のバラン素子が得られるという効果がある。または同等の結合を得るための基板面積が小さくなるため、機器の小型化を図れるという効果がある。
【００４５】
さらに、各コイルパターンの内側の端からの引き出しパターンが不要であるから、引き出しパターンの影響によりインダクタンス値が減少して、コイルの結合が劣化することを避けることができるという効果がある。
【００４６】
また、１本のスルーホールで構成でき、基板面積が縮小され、加工コストも低減できるという効果がある。
【００４７】
また、平衡側の二つのコイルの巻き数をそれぞれ変えることができ、良好な平衡特性が得られるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施例１のインダクタ素子の構成を示す斜視図
【図２】本発明の実施例２のトランス素子の構成を示す斜視図
【図３】本発明の実施例３のバラン素子の構成を示す斜視図
【図４】本発明の実施例４のバラン素子の構成を示す斜視図
【図５】本発明の実施例５のバラン素子の構成を示す斜視図
【図６】（ａ）実施例１のインダクタ素子の等価回路を示す図
（ｂ）実施例２のトランス素子の等価回路を示す図
（ｃ）実施例３、４及び５のバラン素子の等価回路を示す図
【図７】従来のインダクタ素子の構成を示す斜視図
【図８】従来のトランス素子の構成を示す斜視図
【図９】従来のバラン素子の構成を示す斜視図
【符号の説明】
１、２、１１、１２、３１、３２、５１、５２、５３、７１、７２、１０１、１０２、１２０、１２１、１４１、１４２  誘電体層
３、１３、３３、５４、７３、１０３、１２２、１４３  第１の導体層
４、１４、３４、５５、７４、１０４、１２３、１４４  第２の導体層
５６  第３の導体層
５、１５、３５、５７、７５、１０５、１２４、１４５  第１のコイルパターン
６、１６、３６、５８、７６、１０６、１２５、１４６  第２のコイルパターン
１７、３７、５９、７７、１４７  第３のコイルパターン
１８、３８  第４のコイルパターン
７、１９、２０、２１、２２、３９、４０、４１、４２、４３、６０、６１、６２、７８、７９、８０、１０６、１０７、１２８、１２９、１３０、１３１、１４９、１５０、１５１  スルーホール
１０８、１２６、１２７  引き出しパターン
１４８  引き出し線
【図１】
0003671520.tif 000002
【図２】
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【図３】
0003671520.tif 000004
【図４】
0003671520.tif 000005
【図５】
0003671520.tif 000006
【図６】
0003671520.tif 000007
【図７】
0003671520.tif 000008
【図８】
0003671520.tif 000009
【図９】
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