(57)【特許請求の範囲】
【請求項１】
複数の走査線と、複数のデータ線と、複数の画素とを含む表示パネルの前記複数のデータ線を、表示データに基づいて駆動する表示ドライバであって、
前記複数のデータ線の並び順序に対応して前記表示データが供給される表示データバスと、
直列に接続された複数のフリップフロップを有し、シフトクロックに基づいてシフトスタート信号をシフトして各フリップフロップからシフト出力を出力するシフトレジスタと、
前記シフトクロック及び前記シフトスタート信号を前記シフトレジスタに供給するシフトレジスタ制御回路と、
各フリップフロップが前記シフトレジスタのシフト出力に基づいて前記表示データバス上の前記表示データを取り込む複数のフリップフロップを有するデータラッチと、
前記データラッチに取り込まれた前記表示データに基づいて前記複数のデータ線を駆動する駆動回路と、
第１又は第２のモードに設定するためのモード設定レジスタとを含み、
前記シフトレジスタ制御回路は、
前記モード設定レジスタにおいて前記第１のモードが設定されたとき、
前記複数の走査線が走査される垂直走査期間において、前記シフトレジスタに前記シフトクロックを供給して前記データラッチが１水平走査分の表示データを取り込んだ後に前記シフトレジスタに前記シフトクロックの供給を停止し、
前記垂直走査期間と次の垂直走査期間との間の垂直帰線期間において、前記シフトレジスタに前記シフトクロックを供給して前記シフトレジスタの保持内容をクリアし、
前記モード設定レジスタにおいて前記第２のモードが設定されたとき、
前記シフトレジスタに前記シフトクロックを供給して前記データラッチが１水平走査分の表示データを取り込んだ後に、前記シフトレジスタに前記シフトクロックを供給し続けて前記シフトレジスタの保持内容をクリアすることを特徴とする表示ドライバ。
【請求項２】
請求項１において、
前記シフトレジスタ制御回路は、
複数の垂直走査期間のうちいずれか１つの垂直走査期間と、該垂直走査期間の次の垂直走査期間との間の垂直帰線期間において、前記シフトレジスタに前記シフトクロックを供給して前記シフトレジスタの保持内容をクリアすることを特徴とする表示ドライバ。
【請求項３】
請求項１又は２において、
前記垂直帰線期間は、１水平走査期間より長い期間であることを特徴とする表示ドライバ。
【請求項４】
複数の走査線と、複数のデータ線と、複数の画素とを含む表示パネルの前記複数のデータ線を、表示データに基づいて駆動する表示ドライバであって、
前記複数のデータ線の並び順序に対応して前記表示データが供給される表示データバスと、
直列に接続された複数のフリップフロップを有し、シフトクロックに基づいてシフトスタート信号をシフトして各フリップフロップからシフト出力を出力するシフトレジスタと、
前記シフトクロック及び前記シフトスタート信号を前記シフトレジスタに供給するシフトレジスタ制御回路と、
各フリップフロップが前記シフトレジスタのシフト出力に基づいて前記表示データバス上の前記表示データを取り込む複数のフリップフロップを有するデータラッチと、
前記データラッチに取り込まれた前記表示データに基づいて前記複数のデータ線を駆動する駆動回路と、
第１又は第２のモードに設定するためのモード設定レジスタとを含み、
前記シフトレジスタ制御回路は、
前記モード設定レジスタにおいて前記第１のモードが設定されたとき、
前記複数の走査線が走査される垂直走査期間において、前記シフトレジスタに前記シフトクロックを供給して前記データラッチが１水平走査分の表示データを取り込んだ後に前記シフトレジスタに前記シフトクロックの供給を停止し、
前記垂直走査期間と次の垂直走査期間との間の垂直帰線期間において、前記シフトレジスタの前記複数のフリップフロップを初期化して前記シフトレジスタの保持内容をクリアし、
前記モード設定レジスタにおいて前記第２のモードが設定されたとき、
前記シフトレジスタに前記シフトクロックを供給して前記データラッチが１水平走査分の表示データを取り込んだ後に、前記シフトレジスタの前記複数のフリップフロップを初期化して前記シフトレジスタの保持内容をクリアすることを特徴とする表示ドライバ。
【請求項５】
請求項４において、
前記シフトレジスタ制御回路は、
複数の垂直走査期間のうちいずれか１つの垂直走査期間と、該垂直走査期間の次の垂直走査期間との間の垂直帰線期間において、前記シフトレジスタの前記複数のフリップフロップを初期化することを特徴とする表示ドライバ。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記シフトレジスタ制御回路は、
前記垂直走査期間において、前記シフトレジスタの最終段のフリップフロップのシフト出力に基づいて、前記シフトレジスタへの前記シフトクロックの供給を停止することを特徴とする表示ドライバ。
【請求項７】
複数の走査線と、
複数のデータ線と、
各画素が、前記複数の走査線の各走査線と前記複数のデータ線の各データ線とに接続された複数の画素と、
前記走査線を走査する走査ドライバと、
前記複数のデータ線を駆動する請求項１乃至６のいずれか記載の表示ドライバと、
を含むことを特徴とする電気光学装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示ドライバ及び電気光学装置に関する。
【背景技術】
【０００２】
液晶表示装置の液晶表示パネルは、複数の走査線と、複数のデータ線と、各画素が複数の走査線の各走査線及び複数のデータ線の各データ線に接続された複数の画素とを含む。そして、走査ドライバによって選択された走査線に接続された画素に、データ線を介してデータドライバが表示データに対応した駆動電圧を供給する。
【０００３】
データドライバは、画素単位でシリアルに入力される表示データをシフトクロックに基づいてデータラッチに順次取り込む。そして、データドライバは、データラッチに取り込まれた１水平走査分の表示データに基づいて、データ線を駆動する（例えば、特許文献１参照）。
【０００４】
ところで、携帯型の電子機器への液晶表示装置の実装のため、データドライバに対しても、より一層の低消費電力化が求められている。データドライバは、例えば当該水平走査期間において表示データに基づいてデータ線を駆動する一方で、次の水平走査期間の表示データを取り込む。従って、データドライバは、常に電力を消費し、液晶表示装置の消費電力の増大の要因ともなっていた。
【０００５】
このようなデータドライバの表示データの取り込みに着目し、データドライバの低消費電力化を図る技術が特許文献２に開示されている。特許文献２には、データドライバが、シフトクロックの周波数を低減する技術が開示されている。
【特許文献１】特開２００２−３５１４１２号公報
【特許文献２】特開平９−９０９０７号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献２に開示された技術では、隣り合うデータ線ごとに同一内容の表示データを、データラッチを構成するシフトレジスタに取り込むことになる。そのため表示データの入れ替え等のために、バスが配線される面積が大きくなってしまう。特に、階調数が増加した場合、バス幅が増大して配線に必要な面積がより大きくなり、チップ面積の増大によりコスト高を招いてしまう。また、水平走査期間ごとに、従来と異なる順序で表示データを供給する必要が生ずるため、表示データを供給する表示コントローラの再設計が必要となるという問題が生ずる。このように特許文献２に開示された技術では、コスト高を招く。
【０００７】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、低コストかつ低消費電力で、取り込んだ表示データに基づき電気光学装置のデータ線を駆動する表示ドライバ及びこれを含む電気光学装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本発明は、複数の走査線と、複数のデータ線と、複数の画素とを含む表示パネルの前記複数のデータ線を、表示データに基づいて駆動する表示ドライバであって、前記複数のデータ線の並び順序に対応して前記表示データが供給される表示データバスと、直列に接続された複数のフリップフロップを有し、シフトクロックに基づいてシフトスタート信号をシフトして各フリップフロップからシフト出力を出力するシフトレジスタと、前記シフトクロック及び前記シフトスタート信号を前記シフトレジスタに供給するシフトレジスタ制御回路と、各フリップフロップが前記シフトレジスタのシフト出力に基づいて前記表示データバス上の前記表示データを取り込む複数のフリップフロップを有するデータラッチと、前記データラッチに取り込まれた前記表示データに基づいて前記複数のデータ線を駆動する駆動回路とを含み、前記シフトレジスタ制御回路は、前記複数の走査線が走査される垂直走査期間において、前記シフトレジスタに前記シフトクロックを供給して前記シフトレジスタが１水平走査分の表示データを取り込んだ後に、前記シフトレジスタへの前記シフトクロックの供給を停止し、前記垂直走査期間と次の垂直走査期間との間の垂直帰線期間において、前記シフトレジスタに前記シフトクロックを供給して前記シフトレジスタの保持内容をクリアする表示ドライバに関係する。
【０００９】
本発明においては、シフトレジスタ制御回路がシフトレジスタへシフトクロックを供給して垂直走査期間中に表示データが取り込まれた後に、該シフトレジスタ制御回路が、シフトレジスタへのシフトクロックの供給を停止する。これにより、シフトレジスタの不要なシフト動作を停止させることができ、低消費電力化を図ることができる。
【００１０】
更に、シフトレジスタ制御回路が、垂直帰線期間において、シフトレジスタにシフトクロックを供給することで、表示に無関係な期間にシフトレジスタのシフト動作を開始できる。例えば１水平走査分の表示データを取り込んだ後にシフトレジスタのシフト動作が停止した場合に、例えばノイズ等に起因して発生したパルスに基づく予期しないデータをシフトレジスタが取り込んだ状態であることがある。この場合に、この予期しないデータを表示に無関係な期間にシフトレジスタから出力させることができる。即ち、シフトレジスタの保持した内容をクリア（ノイズ等に起因して発生したパルスに基づく予期しないデータを無くすこと）できる。
【００１１】
更にまた、水平帰線期間ではなく垂直帰線期間を利用したので、静電気等に起因したノイズに伴うデータをシフトレジスタから出力させることによる消費電力の増大を、１垂直走査期間内の水平走査期間数（水平走査ライン数）分の１に低減できる。
【００１２】
また本発明に係る表示ドライバでは、前記シフトレジスタ制御回路は、複数の垂直走査期間のうちいずれか１つの垂直走査期間と、該垂直走査期間の次の垂直走査期間との間の垂直帰線期間において、前記シフトレジスタに前記シフトクロックを供給することができる。
【００１３】
本発明によれば、シフトレジスタの保持内容をクリアする頻度を少なくしたので、垂直帰線期間におけるシフトレジスタのシフト動作に伴う消費電力を大幅に削減できる。しかも、人間の眼では１垂直走査期間内の表示の乱れを認識できないため、複数の垂直帰線期間ごとに表示の乱れを解消できれば問題ない場合に、低消費電力化に非常に有効である。
【００１４】
また本発明に係る表示ドライバでは、前記垂直帰線期間は、１水平走査期間より長い期間であってもよい。
【００１５】
本発明によれば、垂直帰線期間におけるシフト動作により、静電気等に起因したノイズにより表示が乱れを確実に防止できるようになる。
【００１６】
また本発明は、複数の走査線と、複数のデータ線と、複数の画素とを含む表示パネルの前記複数のデータ線を、表示データに基づいて駆動する表示ドライバであって、前記複数のデータ線の並び順序に対応して前記表示データが供給される表示データバスと、直列に接続された複数のフリップフロップを有し、シフトクロックに基づいてシフトスタート信号をシフトして各フリップフロップからシフト出力を出力するシフトレジスタと、前記シフトクロック及び前記シフトスタート信号を前記シフトレジスタに供給するシフトレジスタ制御回路と、各フリップフロップが前記シフトレジスタのシフト出力に基づいて前記表示データバス上の前記表示データを取り込む複数のフリップフロップを有するデータラッチと、前記データラッチに取り込まれた前記表示データに基づいて前記複数のデータ線を駆動する駆動回路とを含み、前記シフトレジスタ制御回路は、前記複数の走査線が走査される垂直走査期間において、前記シフトレジスタに前記シフトクロックを供給して前記シフトレジスタが１水平走査分の表示データを取り込んだ後に、前記シフトレジスタへの前記シフトクロックの供給を停止し、前記垂直走査期間と次の垂直走査期間との間の垂直帰線期間において、前記シフトレジスタの前記複数のフリップフロップを初期化して前記シフトレジスタの保持内容をクリアする表示ドライバに関係する。
【００１７】
本発明によれば、シフトレジスタ制御回路がシフトレジスタへシフトクロックを供給して垂直走査期間中に表示データが取り込まれた後に、該シフトレジスタ制御回路が、シフトレジスタへのシフトクロックの供給を停止する。これにより、シフトレジスタの不要なシフト動作を停止させることができ、低消費電力化を図ることができる。
【００１８】
更に、シフトレジスタ制御回路が、垂直帰線期間においてシフトレジスタを初期化することで、シフトレジスタの保持内容をクリアできる。例えば１水平走査分の表示データを取り込んだ後にシフトレジスタのシフト動作が停止した場合に、例えばノイズ等に起因して発生したパルスに基づく予期しないデータをシフトレジスタが取り込んだ状態であることがある。この場合に、この予期しないデータを表示に無関係な期間にシフトレジスタの保持した内容をクリア（ノイズ等に起因して発生したパルスに基づく予期しないデータを無くすこと）できる。
【００１９】
更にまた、水平帰線期間ではなく垂直帰線期間を利用したので、シフトレジスタの初期化に伴う消費電力の増大を、１垂直走査期間内の水平走査期間数（水平走査ライン数）分の１に低減できる。
【００２０】
また本発明に係る表示ドライバでは、前記シフトレジスタ制御回路は、複数の垂直走査期間のうちいずれか１つの垂直走査期間と、該垂直走査期間の次の垂直走査期間との間の垂直帰線期間において、前記シフトレジスタの前記複数のフリップフロップを初期化することができる。
【００２１】
本発明によれば、シフトレジスタの保持内容をクリアする頻度を少なくしたので、垂直帰線期間におけるシフトレジスタの初期化に伴う消費電力を大幅に削減できる。しかも、人間の眼では１垂直走査期間内の表示の乱れを認識できないため、複数の垂直帰線期間ごとに表示の乱れを解消できれば問題ない場合に、低消費電力化に非常に有効である。
【００２２】
また本発明に係る表示ドライバでは、前記シフトレジスタ制御回路は、前記垂直走査期間において、前記シフトレジスタの最終段のフリップフロップのシフト出力に基づいて、前記シフトレジスタへの前記シフトクロックの供給を停止することができる。
【００２３】
本発明によれば、簡素な構成で、シフトクロックの供給を停止する制御を実現できる。
【００２４】
また本発明に係る表示ドライバでは、第１又は第２のモードに設定するためのモード設定レジスタを含み、前記シフトレジスタ制御回路は、前記モード設定レジスタにおいて前記第１のモードが設定されたとき、前記垂直走査期間において、前記シフトレジスタに前記シフトクロックを供給して前記シフトレジスタが１水平走査分の表示データを取り込んだ後に前記シフトレジスタに前記シフトクロックの供給を停止し、前記垂直帰線期間において、前記シフトレジスタに前記シフトクロックを供給し又は前記シフトレジスタの前記複数のフリップフロップを初期化して前記シフトレジスタの保持内容をクリアし、前記モード設定レジスタにおいて前記第２のモードが設定されたとき、前記シフトレジスタに前記シフトクロックを供給して前記シフトレジスタが１水平走査分の表示データを取り込んだ後に、前記シフトレジスタに前記シフトクロックを供給し続け又は前記シフトレジスタの前記複数のフリップフロップを初期化して前記シフトレジスタの保持内容をクリアすることができる。
【００２５】
一般に、垂直走査期間が固定された期間であるのに対し、水平走査期間は、表示ドライバが駆動する表示パネルのサイズに応じて決まる。従って、垂直帰線期間が、１水平走査期間より短い場合がある。第１のモードでは、垂直帰線期間内にシフトレジスタの内容をクリアするためには、１水平走査期間が必要となる。そのため、垂直帰線期間が１水平走査期間以上の期間である場合、第１のモードに設定することで、低消費電力化を図り、かつ静電気等に起因する表示の乱れを防止できる。これに対して、垂直帰線期間が１水平走査期間より短い期間である場合、第２のモードに設定することで、消費電力が多少増大するものの、静電気等に起因する表示の乱れを防止できる。このように、駆動対象の表示パネルに依存することなく、低消費電力化を図り、かつ静電気等に起因する表示の乱れを防止する表示ドライバを提供できる。
【００２６】
また本発明は、複数の走査線と、複数のデータ線と、各画素が、前記複数の走査線の各走査線と前記複数のデータ線の各データ線とに接続された複数の画素と、前記走査線を走査する走査ドライバと、前記複数のデータ線を駆動する上記のいずれか記載の表示ドライバとを含む電気光学装置に関係する。
【００２７】
本発明によれば、低コスト、かつ低消費電力化を図る電気光学装置を提供できる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００２９】
１．  液晶表示装置
図１に、本実施形態における表示ドライバを含むアクティブマトリックス型の液晶表示装置の構成の概要を示す。
【００３０】
液晶表示装置（広義には電気光学装置）１０は、液晶表示パネル（広義には表示パネル、光学パネル）２０を含む。
【００３１】
液晶表示パネル２０は、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びる走査線（ゲートライン）ＧＬ１〜ＧＬＭ（Ｍは２以上の整数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるデータ線（ソースライン）ＤＬ１〜ＤＬＮ（Ｎは２以上の整数）とが配置されている。また、走査線ＧＬｍ（１≦ｍ≦Ｍ、ｍは整数、以下同様。）とデータ線ＤＬｎ（１≦ｎ≦Ｎ、ｎは整数、以下同様。）との交差位置に対応して、画素領域（画素）が設けられ、該画素領域に薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す。）２２ｍｎが配置されている。
【００３２】
ＴＦＴ２２ｍｎのゲートは、走査線ＧＬｎに接続されている。ＴＦＴ２２ｍｎのソースは、データ線ＤＬｎに接続されている。ＴＦＴ２２ｍｎのドレインは、画素電極２６ｍｎに接続されている。画素電極２６ｍｎと、これに対向する対向電極２８ｍｎとの間に液晶が封入され、液晶容量（広義には液晶素子）２４ｍｎが形成される。画素電極２６ｍｎと対向電極２８ｍｎとの間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８ｍｎには、対向電極電圧Ｖｃｏｍが供給される。
【００３３】
このような液晶表示パネル２０は、例えば画素電極及びＴＦＴが形成された第１の基板と、対向電極が形成された第２の基板とを貼り合わせ、両基板の間に電気光学材料としての液晶を封入させることで形成される。
【００３４】
液晶表示装置１０は、表示ドライバ（狭義にはデータドライバ）３０を含む。表示ドライバ３０は、表示データに基づいて、液晶表示パネル２０のデータ線ＤＬ１〜ＤＬＮを駆動する。
【００３５】
液晶表示装置１０は、ゲートドライバ（走査ドライバ）３２を含むことができる。ゲートドライバ３２は、一垂直走査期間内に、液晶表示パネル２０の走査線ＧＬ１〜ＧＬＭを走査する。
【００３６】
液晶表示装置１０は、電源回路４０を含む。電源回路４０は、データ線の駆動に必要な電圧を生成し、これらを表示ドライバ３０に対して供給する。電源回路４０は、例えば表示ドライバ３０のデータ線の駆動に必要な電源電圧ＶＤＤＨ、ＶＳＳＨや、表示ドライバ３０のロジック部の電圧を生成する。
【００３７】
また電源回路４０は、走査線の走査に必要な電圧を生成し、これをゲートドライバ３２に対して供給する。更に電源回路４０は、対向電極電圧Ｖｃｏｍを生成する。電源回路４０は、表示ドライバ３０によって生成された極性反転信号ＰＯＬのタイミングに合わせて、第１の高電位側電圧ＶＣＯＭＨと第１の低電位側電圧ＶＣＯＭＬとを周期的に繰り返す対向電極電圧Ｖｃｏｍを、液晶表示パネル２０の対向電極に出力する。
【００３８】
液晶表示装置１０は、表示コントローラ３８を含むことができる。表示コントローラ３８は、図示しない中央処理装置（Central Processing Unit：以下、ＣＰＵと略す。）等のホストにより設定された内容に従って、表示ドライバ３０、ゲートドライバ３２、電源回路４０を制御する。例えば、表示コントローラ３８は、表示ドライバ３０及びゲートドライバ３２に対し、動作モードの設定、内部で生成した垂直同期信号や水平同期信号の供給を行う。
【００３９】
なお図１では、液晶表示装置１０に電源回路４０又は表示コントローラ３８を含めて構成するようにしているが、これらのうち少なくとも１つを液晶表示装置１０の外部に設けて構成するようにしてもよい。或いは、液晶表示装置１０に、ホストを含めるように構成することも可能である。
【００４０】
また、表示ドライバ３０は、ゲートドライバ３２及び電源回路４０のうち少なくとも１つを内蔵してもよい。
【００４１】
更にまた、表示ドライバ３０、ゲートドライバ３２、表示コントローラ３８及び電源回路４０の一部又は全部を液晶表示パネル２０上に形成してもよい。例えば図２では、液晶表示パネル２０上に、表示ドライバ３０及びゲートドライバ３２が形成されている。このように液晶表示パネル２０は、複数のデータ線と、複数の走査線と、複数の走査線の各走査線及び複数のデータ線の各データ線とに接続された複数のスイッチ素子と、複数のデータ線を駆動する表示ドライバとを含むように構成することができる。液晶表示パネル２０の画素形成領域８０に、複数の画素が形成されている。
【００４２】
２．  表示ドライバ
本実施形態における表示ドライバ３０は、画素単位にシリアルに表示データバスに供給される表示データを、データラッチに取り込む。そのため、表示ドライバ３０は、データラッチに表示データを取り込むためのラッチクロックを生成するシフトレジスタを含む。このシフトレジスタの各段のシフト出力が、ラッチクロックとなる。従って、表示データバスへの表示データの供給タイミングと、シフトレジスタのシフトタイミングとの同期をとることで、シリアルに供給される各表示データを、所望のタイミングでデータラッチに取り込むことができる。
【００４３】
このような構成の表示ドライバ３０において表示データの取り込み時の低消費電力化を図る場合、シフトレジスタの動作を停止させることが有効である。シフトレジスタは、シフトクロックに基づいてシフト動作を行うため、シフトクロックの供給を停止させることが有効である。例えば、表示ドライバ３０では、１水平走査分の表示データを取り込んだ後、次の表示データの供給が開始されるまで、シフトクロックの供給を停止させることができる。こうすることで、表示コントローラ３８が供給する表示データの並び等を変更することなく、低コストで、低消費電力化を図ることができる。
【００４４】
しかしながら、静電気等に起因したノイズが、水平同期信号ＨＳＹＮＣ等の信号に重畳される場合がある。この場合、ノイズにより発生したパルスが、シフトレジスタによってシフト動作される。そして、低消費電力化を目的としてシフトクロックの供給が停止されると、当該パルスに基づいて変化したデータがシフトレジスタ内で留まる。次の水平走査期間で表示データの供給が開始されると、シフトレジスタ内でシフトされる。従って、本来ラッチすべきではない表示データがデータラッチに取り込まれることになり、所望の画像が正常に表示されなくなってしまう。
【００４５】
そこで、本実施形態における表示ドライバ３０では、垂直走査期間において１水平走査分の表示データが取り込まれた後、シフトクロックの供給を停止すると共に、垂直走査期間と該垂直走査期間の次の垂直走査期間との間の垂直帰線期間において、シフトレジスタのシフト動作を行う。こうすることで、不要なシフト動作による消費電力を削減する一方で、静電気等に起因したノイズにより表示が乱れることを防止できる。
【００４６】
図３に、本実施形態における表示ドライバ３０の構成の概要のブロック図を示す。
【００４７】
表示ドライバ３０は、表示データバス１００、シフトレジスタ１１０、シフトレジスタ制御回路１２０、データラッチ１４０、駆動回路１５０を含む。
【００４８】
表示データバス１００には、液晶表示パネル２０の複数のデータ線の並び順序に対応して表示データが供給される。例えばデータ線ＤＬ１を駆動するための表示データＤ１、データ線ＤＬ２を駆動するための表示データＤ２、・・・、データ線ＤＬＮを駆動するための表示データＤＮの順序で、シリアルに、表示データバス１００に供給される。表示データは、図１の表示コントローラ３８によって供給される。
【００４９】
シフトレジスタ１１０は、直列に接続された複数のフリップフロップを有し、シフトクロックＳＣＬＫに基づいてシフトスタート信号ＳＴをシフトして各フリップフロップからシフト出力ＳＦＯ１〜ＳＦＯｋ（ｋは２以上の整数）を出力する。
【００５０】
シフトレジスタ制御回路１２０は、シフトレジスタ１１０のシフト動作を制御する。より具体的には、シフトレジスタ制御回路１２０は、シフトクロックＳＣＬＫを生成し、シフトクロックＳＣＬＫをシフトレジスタ１１０に供給することで、シフトレジスタ１１０のシフト動作のタイミングを制御できる。またシフトレジスタ制御回路１２０は、シフトレジスタ１１０へのシフトクロックＳＣＬＫの供給、又はシフトクロックＳＣＬＫの供給の停止を行うことができる。更に、シフトレジスタ制御回路１２０は、シフトスタート信号ＳＴを生成し、シフトスタート信号ＳＴをシフトレジスタ１１０に供給することで、シフトレジスタ１１０のシフト動作の開始タイミングを制御できる。
【００５１】
データラッチ１４０は、各フリップフロップがシフトレジスタ１１０のシフト出力に基づいて表示データバス１００上の表示データを取り込む複数のフリップフロップを有する。
【００５２】
駆動回路１５０は、データラッチ１４０に取り込まれた表示データに基づいて複数のデータ線を駆動する。
【００５３】
図４に、表示データバス１００、シフトレジスタ１１０、及びデータラッチ１４０の構成例を示す。
【００５４】
シフトレジスタ１１０は、第１〜第ｋ（ｋは２以上の整数）のＤフリップフロップ（D flip-flop：以下、ＤＦＦと略す。）を有する。以下では、第ｉ（１≦ｉ≦ｋ、ｉは整数）のＤＦＦを、ＤＦＦｉと表す。各ＤＦＦは、データ入力端子Ｄ、クロック入力端子Ｃ及びデータ出力端子Ｑを含み、クロック入力端子Ｃへの入力信号の立ち下がりエッジ（或いは立ち上がりエッジ、広義には変化点）におけるデータ入力端子Ｄへの入力信号の論理レベルを保持し、保持した論理レベルのデータをデータ出力端子Ｑから出力する。シフトレジスタ１１０は、ＤＦＦ１〜ＤＦＦｋが直列に接続されて構成される。即ち、ＤＦＦｊ（１≦ｊ≦ｋ−１、ｊは整数）のデータ出力端子Ｑが、次段のＤＦＦ（ｊ＋１）のデータ入力端子Ｄに接続される。シフト出力ＳＦＯｉは、ＤＦＦｉのデータ出力端子Ｑの信号である。
【００５５】
ＤＦＦ１のデータ入力端子Ｄに、シフトスタート信号ＳＴが入力される。また、ＤＦＦ１〜ＤＦＦｋのクロック入力端子Ｃには、共通にシフトクロックＳＣＬＫ（又はその反転信号）が入力される。
【００５６】
データラッチ１４０は、第１〜第ｋ（ｋは２以上の整数）のラッチ用Ｄフリップフロップ（D Flip-Flop：以下、ＤＦＦと略す。）を有する。以下では、第ｉ（１≦ｉ≦ｋ、ｉは整数）のラッチ用ＤＦＦを、ＬＤＦＦｉと表す。各ＬＤＦＦは、データ入力端子Ｄ、クロック入力端子Ｃ及びデータ出力端子Ｑを含み、クロック入力端子Ｃへの入力信号の立ち下がりエッジ（或いは立ち上がりエッジ、広義には変化点）におけるデータ入力端子Ｄへの入力信号の論理レベルを保持し、保持した論理レベルのデータをデータ出力端子Ｑから出力する。但し、ＬＤＦＦは、複数ビットのデータを保持する。そして、ＬＤＦＦｉのクロック入力端子Ｃには、ＤＦＦｉのデータ出力端子Ｑから出力されたシフト出力ＳＦＯｉが供給される。ラッチデータＬＡＴｉは、ＬＤＦＦｉのデータ出力端子Ｑのデータである。ＬＤＦＦ１〜ＬＤＦＦｋのデータ入力端子Ｄには、共通に表示データバス１００が接続される。
【００５７】
図５に、図４のシフトレジスタ１１０及びデータラッチ１４０の動作の一例のタイミングを示す。
【００５８】
シフトレジスタ１１０は、パルス信号であるシフトスタート信号ＳＴをシフトクロックＳＣＬＫの立ち下がりエッジで取り込む。そして、シフトレジスタ１１０は、シフトクロックＳＣＬＫの立ち下がりに同期してシフト動作を行い、各段のシフト出力ＳＦＯ１〜ＳＦＯｋを順次出力する。
【００５９】
データラッチ１４０は、シフトレジスタ１１０の各段のシフト出力の立ち下がりエッジで、表示データバス１００上の表示データを取り込み、ラッチデータＬＡＴ１〜ＬＡＴｋとして出力する。
【００６０】
このような構成の表示ドライバ３０のシフトレジスタ制御回路１２０は、複数の走査線が走査される垂直走査期間において、シフトレジスタ１１０にシフトクロックＳＣＬＫを供給する。そして、シフトレジスタ１１０が１水平走査分の表示データを取り込んだ後に、シフトレジスタ１１０へのシフトクロックＳＣＬＫの供給を停止する。更に、垂直走査期間と次の垂直走査期間との間の垂直帰線期間において、シフトレジスタ１１０にシフトクロックＳＣＬＫを供給する。
【００６１】
図６に、本実施形態における垂直帰線期間の説明図を示す。
【００６２】
水平走査期間は、水平同期信号ＨＳＹＮＣにより規定される。水平走査期間では、選択された走査線に接続された画素に、データ線を介して駆動電圧が供給される。図６では、水平同期信号ＨＳＹＮＣがＨレベルの期間が水平走査期間であり、水平同期信号ＨＳＹＮＣがＬレベルの期間が水平帰線期間となる。
【００６３】
垂直走査期間は、垂直同期信号ＶＳＹＮＣにより規定される。垂直走査期間では、１又は複数の走査線ごとに複数の走査線が順次選択される。垂直走査期間は、複数の水平走査期間及び複数の水平帰線期間を含む。図６では、垂直同期信号ＶＳＹＮＣがＨレベルの期間が垂直走査期間であり、垂直同期信号ＶＳＹＮＣがＬレベルの期間が垂直帰線期間となる。
【００６４】
従って、表示ドライバ３０では、シフトレジスタ制御回路１２０が、垂直走査期間においてシフトレジスタ１１０にシフトクロックＳＣＬＫを供給することで、当該水平走査期間の次の水平走査期間のための表示データが、シフトレジスタ１１０に取り込まれる。そして、垂直走査期間中に該次の水平走査期間のための表示データが取り込まれた後に、シフトレジスタ１１０へのシフトクロックＳＣＬＫの供給を停止することで、シフトレジスタ１１０のシフト動作を停止させることができ、低消費電力化を図ることができる。
【００６５】
更に、シフトレジスタ制御回路１２０が、水平帰線期間ではなく垂直帰線期間において、シフトレジスタ１１０にシフトクロックＳＣＬＫを供給することで、表示に無関係な期間にシフトレジスタ１１０のシフト動作を開始できる。これにより、１水平走査分の表示データを取り込んだ後にシフトレジスタ１１０のシフト動作が停止した場合に、例えばノイズ等に起因して発生したパルスに基づく予期しないデータをシフトレジスタ１１０が取り込んだ状態であっても、この予期しないデータを表示に無関係な期間にシフトレジスタ１１０から出力させることができる。即ち、シフトレジスタ１１０の保持した内容をクリア（ノイズ等に起因して発生したパルスに基づく予期しないデータを無くすこと）できる。そのため垂直帰線期間は、１水平走査期間より長い期間であることが望ましい。これにより、静電気等に起因したノイズにより表示が乱れることを防止できる。そして、水平帰線期間ではなく垂直帰線期間を利用したので、静電気等に起因したノイズに伴うデータをシフトレジスタ１１０から出力させることによる消費電力の増大を、１垂直走査期間内の水平走査期間数（水平走査ライン数）分の１に低減できる。
【００６６】
また、本実施形態における表示ドライバ３０では、図３に示すように、第１又は第２のモードに設定するためのモード設定レジスタ１９０を含む。そして、表示ドライバ３０が、モード設定レジスタ１９０に設定されるモードに応じて、シフトレジスタ１１０の保持内容をクリアする制御を行う期間を変更する。
【００６７】
図７に、モード設定レジスタ１９０の説明図を示す。
【００６８】
モード設定レジスタ１９０の設定値は、表示コントローラ３８によって設定される。モード設定レジスタ１９０の所定位置のビットに、シフトレジスタクリア（Shift Register Clear：ＳＣＲ）ビットが設けられている。そして、ＳＣＲビットが０に設定されたとき表示ドライバ３０は第１のモードに設定され、ＳＣＲビットが１に設定されたとき表示ドライバ３０は第２のモードに設定される。
【００６９】
第１のモードでは、シフトレジスタ制御回路１２０が、１水平走査分の表示データが取り込まれた後にシフトクロックＳＣＬＫの供給を停止する一方、垂直帰線期間にシフトクロックＳＣＬＫの供給を行う。
【００７０】
第２のモードでは、シフトレジスタ制御回路１２０が、垂直走査期間及び垂直帰線期間においてシフトクロックＳＣＬＫの供給を停止しない。
【００７１】
シフトレジスタ制御回路１２０は、以下に述べる低消費モードと非低消費モードとを切り替えることで、上述の第１及び第２のモードにおける制御を実現する。低消費モードでは、シフトレジスタ１１０に１水平走査分の表示データが取り込まれた後に、シフトレジスタ制御回路１２０がシフトレジスタ１１０にシフトクロックＳＣＬＫの供給を停止する。非低消費モードでは、シフトレジスタ１１０に１水平走査分の表示データが取り込まれた後であっても、シフトレジスタ制御回路１２０がシフトレジスタ１１０へのシフトクロックＳＣＬＫの供給を継続する。
【００７２】
図８に、低消費モードの動作を説明するための状態遷移図の一例を示す。
【００７３】
低消費モードでは、リセット信号ＸＲＥＳがアクティブになると、リセット状態ＳＴＡＴ１になる。リセット状態ＳＴＡＴ１では、表示ドライバ３０内の各部が初期状態に設定される。
【００７４】
リセット状態ＳＴＡＴ１において、水平同期信号ＨＳＹＮＣがアクティブになると、イネーブル入出力信号ＥＩＯ入力可能状態ＳＴＡＴ２に遷移する。
【００７５】
そして、イネーブル入出力信号ＥＩＯ入力可能状態ＳＴＡＴ２において、イネーブル入出力信号ＥＩＯがアクティブになると、シフトクロックＳＣＬＫ出力状態ＳＴＡＴ３に遷移する。即ち、イネーブル入出力信号ＥＩＯがアクティブになると、シフトスタート信号ＳＴをシフトレジスタ１１０に供給する。
【００７６】
またイネーブル入出力信号ＥＩＯ入力可能状態ＳＴＡＴ２に遷移したことを条件に、シフトレジスタ制御回路１２０が、シフトレジスタ１１０にシフトクロックＳＣＬＫの供給を開始してもよいが、イネーブル入出力信号ＥＩＯ入力可能状態ＳＴＡＴ２においてイネーブル入出力信号ＥＩＯがアクティブになったことを条件に、シフトレジスタ制御回路１２０が、シフトレジスタ１１０にシフトクロックＳＣＬＫの供給を開始してもよい。
【００７７】
シフトクロックＳＣＬＫ出力状態ＳＴＡＴ３では、シフトレジスタ制御回路１２０が、シフトレジスタ１１０にシフトクロックＳＣＬＫを供給する。そのため、シフトレジスタ１１０において上述のシフト動作が行われる。従って、シフトレジスタ１１０に、１水平走査分の表示データが取り込まれる。
【００７８】
シフトレジスタ１１０に１水平走査分の表示データが取り込まれると、シフトレジスタ１１０からデータフル信号Ｆｕｌｌが出力され（又はデータフル信号Ｆｕｌｌを生成するための信号が出力され）、シフトクロックＳＣＬＫ出力停止状態ＳＴＡＴ４に遷移する。
【００７９】
シフトクロックＳＣＬＫ出力停止状態ＳＴＡＴ４では、データフル信号Ｆｕｌｌに基づき、シフトレジスタ制御回路１２０が、シフトレジスタ１１０に対しシフトクロックＳＣＬＫの供給を停止する。
【００８０】
そして、シフトクロックＳＣＬＫ出力停止状態ＳＴＡＴ４において、水平同期信号ＨＳＹＮＣがアクティブになると、イネーブル入出力信号ＥＩＯ入力可能状態ＳＴＡＴ２に遷移する。
【００８１】
図９に、非低消費モードの動作を説明するための状態遷移図の一例を示す。但し、図８に示す低消費モードと同一部分には同一符号を付し、適宜説明を省略する。
【００８２】
非低消費モードにおけるリセット状態ＳＴＡＴ１、イネーブル入出力信号ＥＩＯ入力可能状態ＳＴＡＴ２、及びシフトクロックＳＣＬＫ出力状態ＳＴＡＴ３の状態遷移は、図８に示す低消費モードの状態遷移と同じであるため、説明を省略する。
【００８３】
非低消費モードでは、シフトクロックＳＣＬＫ出力状態ＳＴＡＴ３においてデータフル信号Ｆｕｌｌがアクティブなると、シフトクロックＳＣＬＫ出力継続状態ＳＴＡＴ５に遷移する。
【００８４】
シフトクロックＳＣＬＫ出力継続状態ＳＴＡＴ５では、シフトレジスタ制御回路１２０は、シフトレジスタ１１０に対しシフトクロックＳＣＬＫの供給を停止せず、シフトクロックＳＣＬＫの供給を継続する。
【００８５】
そして、シフトクロックＳＣＬＫ出力継続状態ＳＴＡＴ５において水平同期信号ＨＳＹＮＣがアクティブになると、イネーブル入出力信号ＥＩＯ入力可能状態ＳＴＡＴ２に遷移する。
【００８６】
シフトレジスタ制御回路１２０は、第１のモードでは、垂直走査期間（水平同期信号ＶＳＹＮＣがＨレベルの期間）において低消費モードで制御し、垂直帰線期間（水平同期信号ＶＳＹＮＣがＬレベルの期間）において非低消費モードで制御する。
【００８７】
即ち、シフトレジスタ制御回路１２０は、第１のモードでは、垂直走査期間において、シフトレジスタ１１０にシフトクロックＣＬＫを供給してシフトレジスタ１１０が１水平走査分の表示データを取り込んだ後に、シフトレジスタ１１０へのシフトクロックＳＣＬＫの供給を停止し、垂直帰線期間において、シフトレジスタ１１０にシフトクロックＳＣＬＫを供給する。
【００８８】
またシフトレジスタ制御回路１２０は、第２のモードでは、非低消費モードのままで制御する。従って、垂直帰線期間であっても、シフトレジスタ制御回路１２０がシフトレジスタ１１０にシフトクロックＳＣＬＫを供給する。
【００８９】
即ち、シフトレジスタ制御回路１２０は、垂直走査期間において、シフトレジスタ１１０にシフトクロックＣＬＫを供給してシフトレジスタ１１０が１水平走査分の表示データを取り込んだ後にも、シフトレジスタ１１０にシフトクロックＳＣＬＫを供給し続ける。
【００９０】
一般に、垂直走査期間が固定された期間であるのに対し、水平走査期間は、表示ドライバ３０が駆動する液晶表示パネル２０のサイズに応じて決まる。従って、垂直帰線期間が、１水平走査期間より短い場合がある。上述のように第１のモードでは、垂直帰線期間内にシフトレジスタ１１０の内容をクリアするためには、１水平走査期間が必要となる。そのため、垂直帰線期間が１水平走査期間以上の期間である場合、第１のモードに設定することで、低消費電力化を図り、かつ静電気等に起因する表示の乱れを防止できる。これに対して、垂直帰線期間が１水平走査期間より短い期間である場合、第２のモードに設定することで、消費電力が多少増大するものの、静電気等に起因する表示の乱れを防止できる。
【００９１】
図１０に、シフトレジスタ制御回路１２０の構成例の回路図を示す。図１０では、シフトレジスタ１１０の構成例の回路図も示している。なお、図３及び図４と同一部分には同一符号を付し、適宜説明を省略する。
【００９２】
シフトレジスタ制御回路１２０には、リセット信号ＸＲＥＳ、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ、モード設定信号ＭＯＤＥ、イネーブル入出力信号ＥＩＯ、及びドットクロックＣＰＨが入力される。
【００９３】
リセット信号ＸＲＥＳは、シフトレジスタ制御回路１２０を初期化する信号である。水平同期信号ＨＳＹＮＣは、１水平走査期間を規定する信号である。垂直同期信号ＶＳＹＮＣは、１垂直走査期間を規定する信号である。モード設定信号ＭＯＤＥは、図３及び図７に示すモード設定レジスタ１９０のＳＣＲビットの値に対応した論理レベルを有する信号である。イネーブル入出力信号ＥＩＯは、表示データの供給開始を指示する信号である。シフトスタート信号ＳＴは、イネーブル入出力信号ＥＩＯを用いて生成される。ドットクロックＣＰＨは、クロックである。画素単位に供給される表示データは、ドットクロックＣＰＨに同期して表示データバス１００に出力される。
【００９４】
ＤＦＦａ、ＤＦＦｂは、水平同期信号ＨＳＹＮＣの入力後の所定のシーケンスを検出するための回路である。より具体的には、ＤＦＦａは、図８及び図９に示すように、リセット状態ＳＴＡＴ１からイネーブル入出力信号ＥＩＯ入力可能状態ＳＴＡＴ２に遷移させるための回路である。そして、ＤＦＦｂは、図８及び図９に示すように、イネーブル入出力信号ＥＩＯ入力可能状態ＳＴＡＴ２からシフトクロックＳＣＬＫ出力状態ＳＴＡＴ３に遷移させるための回路である。
【００９５】
シフトレジスタ制御回路１２０のシフトスタート信号生成回路１２２は、シフトスタート信号ＳＴを生成する。シフトスタート信号生成回路１２２は、ＤＦＦｂの立ち上がりを検出し、ディレイ素子１２４の遅延時間の長さのパルス幅を有するシフトスタート信号ＳＴを生成する。
【００９６】
シフトレジスタ制御回路１２０は、ＤＦＦｂの出力とドットクロックＣＰＨとの論理積を、シフトクロックＳＣＬＫとして出力する。
【００９７】
シフトレジスタ制御回路１２０は、ＤＦＦｂの出力とドットクロックＣＰＨとの否定論理積結果に基づいて、シフトレジスタ１１０のシフト出力ＳＦＯｋを取り込むことで、データフル信号Ｆｕｌｌを生成する。
【００９８】
そして、垂直同期信号ＶＳＹＮＣ、モード設定信号ＭＯＤＥ、及びデータフル信号Ｆｕｌｌを用いて、第１又は第２のモードにおいてシフトクロックＳＣＬＫ出力停止状態ＳＴＡＴ４又はシフトクロックＳＣＬＫ出力継続状態ＳＴＡＴ５に遷移させるシフトクロック停止制御信号ＳＣＬＫｅｎｄを生成する。シフトクロック停止制御信号ＳＣＬＫｅｎｄに基づいて、ＤＦＦａ、Ｄｆｆｂ、及びシフトスタート信号生成回路１２２を初期化することで、シフトクロックＳＣＬＫ出力停止状態ＳＴＡＴ４に遷移させる。シフトクロックＳＣＬＫ出力継続状態ＳＴＡＴ５に遷移させる場合には、シフトクロック停止制御信号ＳＣＬＫｅｎｄにより、ＤＦＦａ、Ｄｆｆｂ、及びシフトスタート信号生成回路１２２を初期化しないようにする。
【００９９】
図１１に、図１０に示すシフトレジスタ制御回路１２０の動作タイミングの一例を示す。図１１では、ｋが４の場合で、第１のモードにおける動作タイミング例を示している。また図示の簡略化のため、垂直走査期間は１水平走査期間だけを含むものとする。
【０１００】
垂直同期信号ＶＳＹＮＣがＨレベルである垂直走査期間では、水平同期信号ＨＳＹＮＣがＬレベルからＨレベルに変化して１水平走査期間が開始されると、シフトクロックＳＣＬＫが出力される。そして、シフト出力ＳＦＯ４によって、データフル信号Ｆｕｌｌがアクティブとなる。これにより、１水平走査分の表示データが取り込まれた後は、シフトクロックＳＣＬＫの供給が停止されている。
【０１０１】
そして、垂直同期信号ＶＳＹＮＣがＬレベルである垂直帰線期間では、シフトクロック停止制御信号ＳＣＬＫｅｎｄが変化し、シフトクロックＳＣＬＫの供給が再開される。
【０１０２】
以上のように制御されるシフトレジスタ１１０のシフト出力に基づいて、表示データバス１００上の表示データがデータラッチ１４０に取り込まれる。
【０１０３】
表示ドライバ３０では、駆動回路１５０が、データラッチ１４０に取り込まれた表示データに基づいてデータ線を駆動する。
【０１０４】
より具体的には、表示ドライバ３０は、図３に示すように、更にラインラッチ１６０、基準電圧発生回路１７０、電圧選択回路１８０を含む。
【０１０５】
ラインラッチ１６０は、水平同期信号ＨＳＹＮＣに基づいて、データラッチ１４０にラッチされた１水平走査分の表示データをラッチする。
【０１０６】
基準電圧発生回路１７０は、各基準電圧が各表示データに対応する複数の基準電圧を生成する。より具体的には、基準電圧発生回路１７０は、高電位側の電源電圧ＶＤＤＨと、低電位側の電源電圧ＶＳＳＨとに基づいて、各基準電圧が、複数ビットの表示データに対応する複数の基準電圧を生成する。
【０１０７】
電圧選択回路１８０は、ラインラッチ１６０から出力される表示データに対応した駆動電圧を、データ線ごとに生成する。より具体的には、電圧選択回路１８０は、基準電圧発生回路１７０によって生成された複数の基準電圧の中から、ラインラッチ１６０から出力された１出力分の表示データに対応した基準電圧を選択し、選択した基準電圧を駆動電圧として出力する。
【０１０８】
駆動回路１５０は、電圧選択回路１８０から出力された駆動電圧に基づいて、液晶表示パネル２０のデータ線を駆動する。より具体的には、駆動回路１５０は、電圧選択回路１８０によってデータ線ごとに生成された駆動電圧に基づいて、各データ線を駆動する。駆動回路１５０は、各データ線駆動回路が各データ線に対応した複数のデータ線駆動回路ＤＲＶ−１〜ＤＲＶ−Ｎを含む。データ線駆動回路ＤＲＶ−１〜ＤＲＶ−Ｎのそれぞれは、ボルテージフォロワ接続された演算増幅器により構成される。
【０１０９】
例えば、１画素分の表示データがＲＧＢ各色６ビットの計１８ビットで構成される場合、表示データバス１００は１８ビットのバス幅を有する。そして、データラッチ１４０は、シフトレジスタ１１０の各シフト出力に基づいて、１８ビット単位で表示データを取り込む。更に、ラインラッチ１６０が、水平同期信号ＨＳＹＮＣに基づいてデータラッチ１４０に取り込まれた１水平走査分の表示データをラッチする。
【０１１０】
図１２に、基準電圧発生回路、電圧選択回路、駆動回路の構成の概要を示す。ここでは、１出力あたりの構成のみを示す。図１２では、例えば１画素を構成する６ビットのＲ信号を出力する構成を示す。他の出力も同様の構成で実現できる。また、極性反転信号ＰＯＬに同期して、画素電極と対向電極との間の印加電圧の極性を反転させる極性反転駆動を行う場合の構成例を示している。
【０１１１】
基準電圧発生回路１７０は、高電位側の電源電圧ＶＤＤＨと、低電位側の電源電圧ＶＳＳＨとの間に、抵抗回路が接続される。そして、基準電圧発生回路１７０は、高電位側の電源電圧ＶＤＤＨ及び低電位側の電源電圧ＶＳＳＨの間の電圧を抵抗回路により分割した複数の分割電圧を、基準電圧Ｖ０〜Ｖ６３として生成する。なお、極性反転駆動の場合、実際には極性が正の場合と負の場合とで電圧が対称とならないため、正極性用の基準電圧と、負極性用の基準電圧とが生成される。図１２では、その一方を示している。
【０１１２】
電圧選択回路１８０−１は、ＲＯＭデコーダ回路により実現することができる。電圧選択回路１８０−１は、６ビットの表示データに基づいて、基準電圧Ｖ０〜Ｖ６３のうちいずれか１つを選択して選択電圧Ｖｓとしてデータ線駆動回路ＤＲＶ−１に出力する。なお、他のデータ線駆動回路ＤＲＶ−２〜ＤＲＶ−Ｎについても、同様に、対応する６ビットの表示データに基づいて選択された電圧が出力される。
【０１１３】
電圧選択回路１８０−１は、反転回路１８２−１を含む。反転回路１８２−１は、極性反転信号ＰＯＬに基づいて表示データを反転する。そして、電圧選択回路１８０−１には、６ビットの表示データＤ０〜Ｄ５と、６ビットの反転表示データＸＤ０〜ＸＤ５とが入力される。反転表示データＸＤ０〜ＸＤ５は、表示データＤ０〜Ｄ５をそれぞれビット反転したものである。そして、電圧選択回路１８０−１において、基準電圧発生回路２２０により生成された多値の基準電圧Ｖ０〜Ｖ６３のうちのいずれか１つが表示データに基づいて選択される。
【０１１４】
例えば極性反転信号ＰＯＬの論理レベルがＨのとき、６ビットの表示データＤ０〜Ｄ５「００００１０」（＝２）に対応して、基準電圧Ｖ２が選択される。また例えば極性反転信号ＰＯＬの論理レベルがＬのとき、表示データＤ０〜Ｄ５を反転した反転表示データＸＤ０〜ＸＤ５を用いて基準電圧を選択する。即ち、反転表示データＸＤ０〜ＸＤ５が「１１１１０１」（＝６１）となり、基準電圧Ｖ６１が選択される。
【０１１５】
このようにして電圧選択回路１８０−１により選択された選択電圧Ｖｓは、データ線駆動回路ＤＲＶ−１に供給される。
【０１１６】
そして、データ線駆動回路ＤＲＶ−１は、選択電圧Ｖｓに基づいて出力線ＯＬ−１を駆動する。出力線ＯＬ−１は、例えば液晶表示パネル２０のデータ線ＤＬ１に接続される。
【０１１７】
２．１  第１の変形例
図１０に示すシフトレジスタ制御回路１２０では、垂直帰線期間ごとにシフトレジスタ１１０にシフトクロックＳＣＬＫを供給していたが、これに限定されるものではない。第１の変形例におけるシフトレジスタ制御回路は、複数の垂直走査期間のうちいずれか１つの垂直走査期間と、該垂直走査期間の次の垂直走査期間との間の垂直帰線期間において、シフトレジスタ１１０にシフトクロックＳＣＬＫを供給する。即ち、第１の変形例におけるシフトレジスタ制御回路は、複数の垂直帰線期間のうちの１つの垂直帰線期間においてのみ、シフトレジスタ１１０にシフトクロックＳＣＬＫを供給する。こうすることで、垂直帰線期間におけるシフトレジスタ１１０のシフト動作に伴う消費電力を大幅に削減できる。しかも、人間の眼では１垂直走査期間内の表示の乱れを認識できないため、複数の垂直帰線期間ごとに表示の乱れを解消できれば問題ない場合に有効である。
【０１１８】
図１３に、第１の変形例におけるシフトレジスタ制御回路の構成例の回路図を示す。
【０１１９】
図３に示す表示ドライバ３０は、シフトレジスタ制御回路１２０に代えて、第１の変形例におけるシフトレジスタ制御回路２００を採用することができる。そのため図１３では、シフトレジスタ１１０の構成例の回路図も示している。なお、図３、図４及び図１０と同一部分には同一符号を付し、適宜説明を省略する。
【０１２０】
図３に示すシフトレジスタ制御回路１２０と異なり、シフトレジスタ制御回路２００は、カウンタ２１０、フレーム周期設定レジスタ２１２、コンパレータ２１４を含む。
【０１２１】
カウンタ２１０は、垂直同期信号ＶＳＹＮＣの立ち上がり又は立ち下がりをカウントし、そのカウント値をコンパレータ２１４に出力する。カウンタ２１０は、リセット信号ＸＲＥＳにより初期化される。
【０１２２】
フレーム周期設定レジスタ２１２の設定値は、表示コントローラ３８によって設定される。
【０１２３】
コンパレータ２１４は、カウンタ２１０のカウント値と、フレーム周期設定レジスタ２１２の設定値とを比較し、比較結果に対応したパルスを出力する。コンパレータ２１４は、例えば比較結果がカウント値と設定値とが一致したとき、パルスを出力する。
【０１２４】
そして、データフル信号Ｆｕｌｌとコンパレータ２１４の比較結果とに基づいてシフトクロック停止制御信号ＳＣＬＫｅｎｄが生成される。
【０１２５】
図１４に、図１３に示すシフトレジスタ制御回路２００の動作タイミング例を模式的に示す。図１４では、ｋが４の場合で、第１のモードにおける動作タイミング例を示している。また図示の簡略化のため、垂直走査期間は１水平走査期間だけを含むものとする。
【０１２６】
上述のように生成されたシフトクロック停止制御信号ＳＣＬＫｅｎｄを用いることで、複数の垂直帰線期間のうち１つの垂直帰線期間のみ、シフトレジスタ１１０にシフトクロックＳＣＬＫが供給される。
【０１２７】
２．２  第２の変形例
第２の変形例におけるシフトレジスタ制御回路は、垂直帰線期間において、シフトレジスタ１１０の複数のフリップフロップを初期化する。こうすることで、シフトレジスタ１１０のシフト動作を行うことなく、静電気等に起因するデータによる影響を解消し、静電気等に起因する表示の乱れを防止できる。
【０１２８】
図１５に、第２の変形例におけるシフトレジスタ制御回路の構成例の回路図を示す。
【０１２９】
図３に示す表示ドライバ３０は、シフトレジスタ制御回路１２０に代えて、第２の変形例におけるシフトレジスタ制御回路２４０を採用することができる。そのため図１５では、シフトレジスタ１１０の構成例の回路図も示している。但し、図３、図４及び図１０と同一部分には同一符号を付し、適宜説明を省略する。
【０１３０】
図３に示すシフトレジスタ制御回路１２０と異なり、シフトレジスタ制御回路２４０では、垂直同期信号ＶＳＹＮＣを用いて、シフトレジスタ１１０のＤＦＦ１〜ＤＦＦｋが初期化される。
【０１３１】
また図１５では、モード設定信号ＭＯＤＥによって設定されるモードに関わらず、データフル信号Ｆｕｌｌに基づいてシフトクロックＳＣＬＫの供給が停止され、シフト動作に伴う消費電力の削減が行われる。
【０１３２】
２．３  第３の変形例
図１５に示すシフトレジスタ制御回路２４０では、垂直帰線期間ごとにシフトレジスタ１１０のＤＦＦ１〜ＤＦＦｋを初期化していたが、これに限定されるものではない。第３の変形例におけるシフトレジスタ制御回路は、複数の垂直走査期間のうちいずれか１つの垂直走査期間と、該垂直走査期間の次の垂直走査期間との間の垂直帰線期間において、シフトレジスタ１１０のＤＦＦ１〜ＤＦＦｋを初期化する。こうすることで、シフトレジスタ１１０のＤＦＦ１〜ＤＦＦｋの初期化に伴う消費電力を大幅に削減できる。しかも、人間の眼では１垂直走査期間内の表示の乱れを認識できないため、複数の垂直帰線期間ごとに表示の乱れを解消できれば問題ない場合に有効である。
【０１３３】
図１６に、第３の変形例におけるシフトレジスタ制御回路の構成例の回路図を示す。
【０１３４】
図３に示す表示ドライバ３０は、シフトレジスタ制御回路１２０に代えて、第３の変形例におけるシフトレジスタ制御回路２５０を採用することができる。そのため図１６では、シフトレジスタ１１０の構成例の回路図も示している。但し、図３、図４、図１０及び図１３と同一部分には同一符号を付し、適宜説明を省略する。
【０１３５】
図１５に示すシフトレジスタ制御回路２４０と異なり、シフトレジスタ制御回路２５０は、カウンタ２１０、フレーム周期設定レジスタ２１２、コンパレータ２１４を含む。
【０１３６】
コンパレータ２１４は、カウンタ２１０のカウント値と、フレーム周期設定レジスタ２１２の設定値とを比較し、比較結果に対応したパルスを出力する。
【０１３７】
そして、コンパレータ２１４の比較結果を用いて、シフトレジスタ１１０のＤＦＦ１〜ＤＦＦｋが初期化される。こうすることで、複数の垂直帰線期間のうち１つの垂直帰線期間のみ、シフトレジスタ１１０にＤＦＦ１〜ＤＦＦｋが初期化される。
【０１３８】
また図１６では、モード設定信号ＭＯＤＥによって設定されるモードに関わらず、データフル信号Ｆｕｌｌに基づいてシフトクロックＳＣＬＫの供給が停止され、シフト動作に伴う消費電力の削減が行われる。
【０１３９】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。また、パッシブマトリックス型液晶パネルの駆動にも適用できる。
【０１４０】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【０１４１】
【図１】本実施形態における表示ドライバを含むアクティブマトリックス型の液晶表示装置の構成例の概要を示す図。
【図２】本実施形態における表示ドライバを含むアクティブマトリックス型の液晶表示装置の他の構成例の概要を示す図。
【図３】本実施形態における表示ドライバの構成の概要のブロック図。
【図４】表示データバス、シフトレジスタ、及びデータラッチ１４０の構成例の回路図。
【図５】図４のシフトレジスタ及びデータラッチの動作の一例のタイミング図。
【図６】本実施形態における垂直帰線期間の説明図。
【図７】本実施形態におけるモード設定レジスタの説明図。
【図８】低消費モードの動作を説明するための状態遷移図の一例を示す図。
【図９】非低消費モードの動作を説明するための状態遷移図の一例を示す図。
【図１０】本実施形態におけるシフトレジスタ制御回路の構成例の回路図。
【図１１】図１０のシフトレジスタ制御回路の動作の一例のタイミング図。
【図１２】基準電圧発生回路、電圧選択回路、駆動回路の構成の概要を示す図。
【図１３】第１の変形例におけるシフトレジスタ制御回路の構成例の回路図。
【図１４】図１３のシフトレジスタ制御回路の動作例を模式的に示すタイミング図。
【図１５】第２の変形例におけるシフトレジスタ制御回路の構成例の回路図。
【図１６】第３の変形例におけるシフトレジスタ制御回路の構成例の回路図。
【符号の説明】
【０１４２】
３０  表示ドライバ、１００  表示データバス、１１０  シフトレジスタ、
１２０  シフトレジスタ制御回路、１４０  データラッチ、１５０  駆動回路、
１６０  ラインラッチ、１７０  基準電圧発生回路、１８０  電圧選択回路、
１９０  モード設定レジスタ、ＣＰＨ  ドットクロック、Ｄ  表示データ、
ＥＩＯ  イネーブル入出力信号、ＨＳＹＮＣ  水平同期信号、
ＬＡＴ１〜ＬＡＴｋ、ラッチデータ、ＭＯＤＥ  モード設定信号、
ＳＴ  シフトスタート信号、ＳＣＬＫ  シフトクロック、
ＳＦＯ１〜ＳＦＯｋ  シフト出力、ＶＳＹＮＣ  垂直同期信号、ＸＲＥＳ  リセット信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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