(57)【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を介して形成された第１配線層、第１配線層上に層間絶縁膜及び第２配線層をこの順で備え、層間絶縁膜が、第１配線層側から、第１配線層全面を覆いかつ膜内に圧縮応力を有する第１シリコン酸化膜、第１シリコン酸化膜全面を覆いかつ膜内に圧縮応力を有するシリコン窒化膜、膜内に引張応力を有する第２シリコン酸化膜及び膜内に圧縮応力を有する第３シリコン酸化膜とからなることを特徴とする半導体装置。
【請求項２】
第１シリコン酸化膜が、８０〜２００ｎｍの厚さと、膜内に０．２４Ｅ４〜１Ｅ４ｄｙｎ／ｃｍの圧縮応力を有する請求項１に記載の半導体装置。
【請求項３】
シリコン窒化膜が、１００〜２００ｎｍの厚さと、膜内に１Ｅ４〜４Ｅ４ｄｙｎ／ｃｍの圧縮応力を有する請求項１又は２に記載の半導体装置。
【請求項４】
第２シリコン酸化膜が、１０００〜１８００ｎｍの厚さと、膜内に１Ｅ５〜３．４Ｅ５ｄｙｎ／ｃｍの引張応力を有する請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
第３シリコン酸化膜が、２００〜３００ｎｍの厚さと、膜内に０．６Ｅ４〜２Ｅ４ｄｙｎ／ｃｍの圧縮応力を有する請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関する。更に詳しくは、本発明は、サブミクロン以降の設計ルールの微細な構造の半導体装置に使用される層間絶縁膜の構造に関する。
【０００２】
【従来の技術】
半導体装置の高集積化に伴い、多層配線を行う必要性が高くなってきた。多層配線を形成する場合、第１配線層の段差により第２配線層が断線しないように、両配線層間の層間絶縁膜を平坦に形成することが要求される。従来、層間絶縁膜の平坦性を実現するために塗布及び焼成法によるシリコン酸化膜が広く用いられていた。しかし、この方法により形成されたシリコン酸化膜は、パーティクルやクラックが発生したり、膜中の水分が拡散して半導体装置を構成するトランジスタの特性を劣化させるという問題があった。
【０００３】
近年、テトラエチルオルソシリケート（以下、ＴＥＯＳ）とオゾンとを原料として用いる常圧ＣＶＤ法により形成されたシリコン酸化膜（以下、ＴＥＯＳ／Ｏ3−ＳｉＯ2膜と称する）が、層間絶縁膜として注目され活用されている。このＴＥＯＳ／Ｏ3−ＳｉＯ2膜は、４００℃以下の低温で形成でき、かつ段差被覆形状が堆積時に既にフロー形状であるという利点を有している。
【０００４】
しかしながら、ＴＥＯＳ／Ｏ3−ＳｉＯ2膜の堆積速度は、下地依存性が強く、下地の材質や形状により異なる傾向がある。例えば、シリコン基板上では堆積速度が大きく、ＳｉＯ2膜のような絶縁膜上では堆積速度が小さくなる。
また、ＴＥＯＳ／Ｏ3−ＳｉＯ2膜は、膜中に水分を多く含んでいる。よってこの膜を例えばＭＯＳデバイスを覆う層間絶縁膜として使用した場合、膜中の水分がＭＯＳデバイスにも拡散することとなる。その結果、ＭＯＳデバイスの動作時にホットキャリアが生じ、信頼性が低下するという問題がある。
【０００５】
上記の問題を解決する手段として、例えば特開平５−４１４５９号公報や特開平７−３３５７５３号公報に記載の方法がある。これら公報に記載の方法は、第１配線層上に、薄いシリコン窒化膜を形成し、次いでその上にＴＥＯＳ／Ｏ3−ＳｉＯ2膜を堆積する方法である。このようにＴＥＯＳ／Ｏ3−ＳｉＯ2膜の堆積前にシリコン窒化膜を形成しておくことで、ＴＥＯＳ／Ｏ3−ＳｉＯ2膜の堆積速度の下地依存性を抑制し、水分を遮断して信頼性が低下することを抑制している。
【０００６】
【発明が解決しようとする課題】
上記公報に記載の方法では、ＴＥＯＳ／Ｏ3−ＳｉＯ2膜の堆積速度の下地依存性を抑制できるが、第１配線層が厚い場合、ＴＥＯＳ／Ｏ3−ＳｉＯ2膜中の水分を十分に遮断することができない。そのため、ＭＯＳデバイスの信頼性を低下させる場合があった。
【０００７】
これは、薄いシリコン窒化膜（特開平５−４１４５９号公報の実施例では２０ｎｍと記載されている）では、厚い第１配線層の側壁部（図２（ａ）のＡ部）で絶縁膜が薄くなり、その結果側壁部を完全に覆うことができなくなることが原因である。図中、１は第１配線層、２はシリコン窒化膜、３はＴＥＯＳ／Ｏ3−ＳｉＯ2膜を意味する。
これに対して、側壁部を完全に覆うためにシリコン窒化膜を厚くする（例えば、１００ｎｍ程度以上とする）ことが考えられる。しかし、シリコン窒化膜を厚くした場合、該膜内の応力により第１配線層から剥がれたり、シリコン窒化膜自体にクラックが発生するという問題がある。
【０００８】
【課題を解決するための手段】
本発明では、ＴＥＯＳ／Ｏ3−ＳｉＯ2膜の堆積速度の下地依存性を抑制し、かつ膜中の水分のＭＯＳデバイスへの拡散を抑制することで、ＭＯＳデバイスの高信頼性を確保することを目的とする。
かくして本発明によれば、半導体基板上に絶縁膜を介して形成された第１配線層、第１配線層上に層間絶縁膜及び第２配線層をこの順で備え、層間絶縁膜が、第１配線層側から、第１配線層全面を覆いかつ膜内に圧縮応力を有する第１シリコン酸化膜、第１シリコン酸化膜全面を覆いかつ膜内に圧縮応力を有するシリコン窒化膜、膜内に引張応力を有する第２シリコン酸化膜及び膜内に圧縮応力を有する第３シリコン酸化膜とからなることを特徴とする半導体装置が提供される。
【００１０】
【発明の実施の形態】
本発明に使用できる半導体基板としては、特に限定されないが、シリコン基板が好ましい。更に、この基板はｐ型又はｎ型の導電型を有していてもよい。ｐ型の導電型を与える不純物として、ホウ素等が挙げられ、ｎ型を与える不純物として、リン、砒素等が挙げられる。また、予めソース・ドレイン領域が基板中に形成されていてもよく、ＭＯＳデバイスのような素子が形成されていてもよい。
半導体基板上には絶縁膜を介して第１配線層が形成されている。絶縁膜を介した第１配線層には、ゲート絶縁膜を介したゲート電極、層間絶縁膜を介した配線層等が含まれる。
【００１１】
第１配線層がゲート電極である場合、ゲート絶縁膜には厚さ０．００５〜０．０３μｍのシリコン酸化膜等が使用でき、ゲート電極には厚さ０．０５〜０．３μｍの高濃度に不純物を拡散させたポリシリコン膜、タングステンポリサイド膜等が使用できる。但し、これら構成に限定されず、公知の材料を種々の用途に応じて使用することができる。
【００１２】
第１配線層が層間絶縁膜上に形成される配線層である場合、層間絶縁膜の厚さは５００〜１０００ｎｍであり、配線層の厚さは２００〜８００ｎｍであることが好ましい。配線層を構成する材料として、アルミニウム及びその合金等が挙げられる。合金の具体例としては、ＡｌＣｕ、ＡｌＳｉ、ＡｌＳｉＣｕ等が挙げられる。更に、Ｔｉ、ＴｉＮ、ＴｉＷ、Ｗ等の金属とＡｌＣｕ、ＡｌＳｉ、ＡｌＳｉＣｕ等のアルミニウム合金との積層膜を使用することも可能である。
次に、第１配線層上には層間絶縁膜が形成される。この層間絶縁膜は、第１配線層側から、膜内に圧縮応力を有する第１シリコン酸化膜、膜内に圧縮応力を有するシリコン窒化膜、膜内に引張応力を有する第２シリコン酸化膜及び膜内に圧縮応力を有する第３シリコン酸化膜からなる。
【００１３】
第１シリコン酸化膜は、ＴＥＯＳのようなケイ素化合物とＯ2とを原料としたプラズマＣＶＤ法により形成することが好ましい。また、膜厚が８０〜２００ｎｍであることが好ましい。なお、この方法により形成された膜は、３〜５Ｅ８ｄｙｎ／ｃｍ2程度の単位面積あたりの圧縮応力を有する。従って、上記範囲の膜厚の場合、０．２４Ｅ４〜１Ｅ４ｄｙｎ／ｃｍの単位長さあたりの圧縮応力に相当する。プラズマＣＶＤ法による成膜条件としては、ケイ素化合物の流量が７００〜９００ｓｃｃｍ、Ｏ2ガスの流量が５００〜７００ｓｃｃｍ、ＲＦパワーが６００〜８００Ｗ、圧力７〜９ｔｏｒｒ、温度３８０〜４２０℃の条件が挙げられる。
【００１４】
シリコン窒化膜は、ＳｉＨ4のようなケイ素化合物とＮＨ3、Ｎ2等の窒素化合物とを原料としたプラズマＣＶＤ法により形成することが好ましい。また、膜厚が１００〜２００ｎｍであることが好ましい。このように第１シリコン酸化膜形成後にシリコン窒化膜を形成するので、シリコン酸化膜が緩衝膜として働き、シリコン窒化膜を厚く形成しても、該膜のクラックや剥がれを抑制することができる。よって、第１配線層の側壁部も十分に覆うことができる。
【００１５】
なお、この方法により形成された膜は、１〜２Ｅ９ｄｙｎ／ｃｍ2程度の単位面積あたりの圧縮応力を有する。従って、上記範囲の膜厚の場合、１Ｅ４〜４Ｅ４ｄｙｎ／ｃｍの単位長さあたりの圧縮応力に相当する。プラズマＣＶＤ法による成膜条件としては、ケイ素化合物の流量が１２０〜１６０ｓｃｃｍ、窒素化合物の流量が１２００〜１６００ｓｃｃｍ、ＲＦパワーが３５０〜５００Ｗ、圧力５〜６ｔｏｒｒ、温度３４０〜３８０℃の条件が挙げられる。
【００１６】
第２シリコン酸化膜は、ＴＥＯＳのようなケイ素化合物とＯ3とを原料とした常圧ＣＶＤ法により形成することが好ましい。第２シリコン酸化膜は、シリコン窒化膜上に形成されているため、該膜の下地依存性を抑制することができる。なお、この方法により形成された膜は、１〜２Ｅ９ｄｙｎ／ｃｍ2程度の単位面積あたりの引張応力を有する。また、膜厚が１０００〜１８００ｎｍであることが好ましく、１２００〜１７００ｎｍであることがより好ましい。従って、上記範囲の膜厚の場合、１Ｅ５〜３．４Ｅ５ｄｙｎ／ｃｍの単位長さあたりの引張応力に相当する。常圧ＣＶＤ法による成膜条件としては、ケイ素化合物の流量が２５００〜３５００ｓｃｃｍ、Ｏ3の流量が６５００〜８５００ｓｃｃｍ、温度４００〜４４０℃の条件が挙げられる。
【００１７】
ここで、以下の第３シリコン酸化膜の形成前に、第２シリコン酸化膜を例えばＲＩＥ法によりエッチバックに付してもよい。エッチバックにより第２シリコン酸化膜を約１００〜２００ｎｍの厚さに減少させてもよい。このエッチバックの後、第１シリコン酸化膜と同じ方法でシリコン酸化膜を第２シリコン酸化膜上に積層してもよい。エッチバックは、特に限定されず、例えば、ＲＩＥ法のような公知の方法利用して行うことができる。ＲＩＥ法は、ＣＨＦ3、ＣＦ4、Ａｒ等のエッチャントを使用したドライエッチング法である。これにより平坦性をより向上させることができる。このエッチバックの条件としては、エッチャントの流量が８００〜１０００ｓｃｃｍ、ＲＦパワーが７００〜８００Ｗ、圧力１．５〜２．０ｔｏｒｒの条件が挙げられる。
更に、第２シリコン酸化膜中の水分を除去するために、アニール処理に付してもよい。アニール処理の条件としては、窒素等の不活性ガス雰囲気中で、４００〜４２０℃、１０〜３０分間の条件が挙げられる。
【００１８】
第２シリコン酸化膜上に第３シリコン酸化膜を形成する。第３シリコン酸化膜は、ＴＥＯＳのようなケイ素化合物とＯ2とを原料としたプラズマＣＶＤ法により形成することが好ましい。また、膜厚が２００〜３００ｎｍであることが好ましい。なお、この方法により形成された膜は、３〜５Ｅ８ｄｙｎ／ｃｍ2程度の単位面積あたりの圧縮応力を有する。従って、上記範囲の膜厚の場合、０．６Ｅ４〜２Ｅ４ｄｙｎ／ｃｍの単位長さあたりの圧縮応力に相当する。プラズマＣＶＤ法による成膜条件としては、ケイ素化合物の流量が７００〜９００ｓｃｃｍ、Ｏ2ガスの流量が５００〜７００ｓｃｃｍ、ＲＦパワーが６００〜８００Ｗ、圧力７〜９ｔｏｒｒ、温度３８０〜４２０℃の条件が挙げられる。
【００１９】
上記の方法で得られた層間絶縁膜上に、第２配線層が形成される。第２配線層は、その厚さが２００〜１０００ｎｍであることが好ましい。配線層を構成する材料として、アルミニウム及びその合金等が挙げられる。合金の具体例としては、ＡｌＣｕ、ＡｌＳｉ、ＡｌＳｉＣｕ等が挙げられる。更に、Ｔｉ、ＴｉＮ、ＴｉＷ、Ｗ等の金属とＡｌＣｕ、ＡｌＳｉ、ＡｌＳｉＣｕ等のアルミニウム合金との積層膜を使用することも可能である。
更に、第２配線層の形成前に、上記層間絶縁膜に、第１配線層が露出するコンタクト穴を開口し、次いで第２配線層を形成することで、第１配線層と第２配線層の導通を確保することも可能である。
【００２０】
【実施例】
以下、実施例及び比較例により本発明を更に具体的に説明するが、本発明はこれらに限定されるものではない。
実施例１
図１（ａ）〜（ｄ）を参照しつつ本発明の実施例を説明する。
半導体基板１１上に、約０．０１μｍのゲート酸化膜１２を形成した後、ゲート電極形成用の導体膜を約０．２μｍ堆積した。次に、フォトリソグラフィー工程及びエッチング工程を経て導体膜（例えば、高濃度に不純物を拡散させたポリシリコン膜、タングステンポリサイド膜）をゲート電極１３に加工した。この後、ゲート電極１３をマスクとして、半導体基板に不純物イオンを注入することで、ＭＯＳトランジスターを形成した。
【００２１】
更に、半導体基板１１及びゲート電極１３を覆うように層間絶縁膜１４を約６００ｎｍ成膜した。層間絶縁膜１４には、ボロンとリンを含んだＳｉＯ2膜をＣＶＤ法で堆積した後、約８５０〜９００℃でリフロー工程に付すことで平坦化した膜や、不純物を含まないＳｉＯ2をＣＶＤ法で堆積した後、ＣＭＰ法で平坦化した膜を使用した。
【００２２】
次に、フォトリソグラフィー工程及びエッチング工程を経て、ゲート電極と後に形成される第１配線層との導通を図るためのコンタクト孔を、層間絶縁膜１４の所望箇所に形成した（図示せず）。更に、層間絶縁膜１４上に、Ｔｉ−ＴｉＮ−ＡｌＣｕ−Ｔｉからなる積層膜をこの順でスパッタ法により堆積した。積層膜を構成する各膜の厚さは、Ｔｉを５０ｎｍ、ＴｉＮを１００ｎｍ、ＡｌＣｕを４００ｎｍ、Ｔｉを１００ｎｍとした。この堆積膜を、フォトリソグラフィー工程及びエッチング工程に付すことで、所望の形状の第１配線層１５を形成した（図１（ａ）参照）。
【００２３】
次に、第１配線層１５及び層間絶縁膜１４を覆うように、膜厚が約１００ｎｍの第１シリコン酸化膜１６をプラズマＣＶＤ法により形成した。プラズマＣＶＤ法での成膜条件は、ＴＥＯＳ中のＮ2バブリングガス流量５５０ｓｃｃｍ、Ｏ2ガス流量５５０ｓｃｃｍ、ＲＦパワー２５０Ｗ、圧力９ｔｏｒｒ、温度３９０℃とした。
【００２４】
上記条件により形成された第１シリコン酸化膜１６は、３〜５Ｅ８ｄｙｎ／ｃｍ2程度の単位面積あたりの圧縮応力を有するので、０．３〜０．５Ｅ４ｄｙｎ／ｃｍの単位長さあたりの圧縮応力を有することとなる。この第１シリコン酸化膜１６は、次に形成されるシリコン窒化膜１７より、圧縮応力が約１／１０と小さいため、シリコン窒化膜の積層時に生じる剥がれ、クラックの発生を防止することができた。
【００２５】
次に、第１シリコン酸化膜１６の上に、膜厚が約１００ｎｍのシリコン窒化膜１７をプラズマＣＶＤ法により形成した。プラズマＣＶＤ法での成膜条件は、ＳｉＨ4ガス流量１４０ｓｃｃｍ、ＮＨ3ガス流量５０ｓｃｃｍ、Ｎ2ガス流量１４００ｓｃｃｍ、ＲＦパワー４２０Ｗ、圧力５．５ｔｏｒｒ、温度３６０℃とした。
【００２６】
上記条件により形成されたシリコン窒化膜１７は、１〜２Ｅ９ｄｙｎ／ｃｍ2程度の単位面積あたりの圧縮応力を有するので、１〜２Ｅ４ｄｙｎ／ｃｍの単位長さあたりの圧縮応力を有することとなる。シリコン窒化膜１７は、上記膜厚でも、剥がれ、クラックの発生を防止することができた。よって、第２シリコン酸化膜中の水分が、シリコン窒化膜を通過して拡散することを防止することが可能となった。
【００２７】
次に、シリコン窒化膜１７の上に、膜厚が約１５００ｎｍの第２シリコン酸化膜１８をＴＥＯＳとオゾンを原料とする常圧ＣＶＤ法により形成した（図１（ｂ）参照）。常圧ＣＶＤ法での成膜条件は、ＴＥＯＳ中のＮ2バブリングガスガス流量３リットル／分、Ｎ2ガス流量１８リットル／分、Ｏ3ガス流量７．５リットル／分、温度４２０℃とした。
【００２８】
上記条件により形成された第２シリコン酸化膜１８は、１〜２Ｅ９ｄｙｎ／ｃｍ2程度の単位面積あたりの引張応力を有するので、１５〜３０Ｅ４ｄｙｎ／ｃｍの単位長さあたりの引張応力を有することとなる。
次に、第２シリコン酸化膜１８をＲＩＥ法によりエッチバックを行い、厚さ約５００ｎｍとした。エッチバック後の第２シリコン酸化膜を１８ａとして表す。エッチバックの条件は、ＣＨＦ3ガス流量３０ｓｃｃｍ、ＣＦ4ガス流量９０ｓｃｃｍ、Ａｒガス流量８００ｓｃｃｍ、ＲＦパワー７５０Ｗ、圧力１．８ｔｏｒｒとした。このエッチバックにより第１配線層等により第２シリコン酸化膜の上面に形成された段差をより平坦化することができた。
【００２９】
次に、窒素雰囲気中で４２０℃、２０分間アニール処理を行った。このアニール処理により、第２シリコン酸化膜１８ａに吸湿された水分を除去することができた。
次いで、第２シリコン酸化膜１８ａ上に、膜厚が約３００ｎｍの第３シリコン酸化膜１９をプラズマＣＶＤ法により形成した（図１（ｃ）参照）。プラズマＣＶＤ法での成膜条件は、ＴＥＯＳ中のＮ2バブリングガス流量５５０ｓｃｃｍ、Ｏ2ガス流量５５０ｓｃｃｍ、ＲＦパワー２５０Ｗ、圧力９ｔｏｒｒ、温度３９０℃とした。
【００３０】
上記条件により形成された第３シリコン酸化膜１９は、３〜５Ｅ８ｄｙｎ／ｃｍ2程度の単位面積あたりの圧縮応力を有するので、０．９〜１．５Ｅ４ｄｙｎ／ｃｍの単位長さあたりの圧縮応力を有することとなる。この第３シリコン酸化膜１９を設けることにより、第１配線層等により第２シリコン酸化膜１８ａの上面に形成された段差をより平坦化することができた。更に、この第３シリコン酸化膜１９は、第１配線層と後に形成される第２配線層との間の導通を確保するためのコンタクト孔の形成時に、第２シリコン酸化膜１８ａがオーバーエッチされることを防止する役割を果たす。
【００３１】
次に、フォトリソグラフィー工程及びエッチング工程を経て、第１配線層と後に形成される第２配線層との導通を図るためのコンタクト孔を、第１シリコン酸化膜１６、シリコン窒化膜１７、第２シリコン酸化膜１８ａ及び第３シリコン酸化膜１９からなる層間絶縁膜の所望箇所に形成した。更に、層間絶縁膜上に、Ｔｉ−ＡｌＣｕ−ＴｉＮからなる積層膜をこの順でスパッタ法により堆積した。積層膜を構成する各膜の厚さは、Ｔｉを１００ｎｍ、ＡｌＣｕを８００ｎｍ、ＴｉＮを５０ｎｍとした。この積層膜を、フォトリソグラフィー工程及びエッチング工程に付すことで、所望の形状の第２配線層２０を形成した（図１（ｄ）参照）。
以上の工程により半導体装置を形成することができた。
【００３２】
比較例１
第１シリコン酸化膜１６を形成しないこと以外は、実施例１と同様にして半導体装置を形成した。得られた半導体装置のシリコン窒化膜にはクラックや剥がれが発生していた。
【００３３】
【発明の効果】
本発明によれば、シリコン窒化膜の下に第１シリコン酸化膜を形成しているので、ＭＯＳデバイスの高信頼性を確保するために、シリコン窒化膜を厚くした場合でも、シリコン窒化膜にクラックや剥がれが発生することを防止することができる。そのため、シリコン窒化膜上に形成される構成物からの水分の浸入を防ぐことができるので、半導体装置製造時の歩留りを向上させることができる。更に、ウェハー全面にわたって、第２シリコン酸化膜を下地依存性なく、平坦に、かつ均一に形成することができるので、微細な構造の半導体装置を高い歩留で製造することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の概略工程断面図である。
【図２】従来の半導体装置の問題点を説明するための概略断面図である。
【符号の説明】
１  第１配線層
２  シリコン窒化膜
３  ＴＥＯＳ／Ｏ3−ＳｉＯ2膜
１１  半導体基板
１２  ゲート酸化膜
１３  ゲート電極
１４  層間絶縁膜
１５  第１配線層
１６  第１シリコン酸化膜
１７  シリコン窒化膜
１８、１８ａ  第２シリコン酸化膜
１９  第３シリコン酸化膜
２０  第２配線層
Ａ  側壁部
【図１】
0003676185.tif 000002
【図２】
0003676185.tif 000003