(57)【特許請求の範囲】
【請求項１】
入力される画像情報に基づく光ビームを偏向して回転駆動される像担持体上を走査する回転多面体と、
前記像坦持体上を走査する光ビームを検知してビーム検知信号を発生する光ビーム検知手段と、
前記像担持体に形成される画像が転写される転写体の所定位置を検知して第１のパルス信号を発生する第１のパルス発生手段と、
前記回転多面体を駆動する駆動手段と、
前記駆動手段の回転に伴って所定数の第２のパルス信号を発生し、前記ビーム検知信号が複数ライン分発生したときに１つの第２のパルス信号を発生させるような第２のパルス発生手段と、
前記第２のパルス発生手段が発生する第２のパルス信号に同期するとともに、前記ビーム検知信号と所定の位相差を有し、前記第２パルス信号の２以上の整数分の１の周期の仮想主走査同期信号を発生する第３のパルス発生手段と、
前記第３のパルス発生手段が発生する仮想主走査同期信号に基づいて、周期が前記仮想主走査同期信号の２以上の整数倍であり前記駆動手段の駆動を制御するための基準クロック信号を発生する第４のパルス発生手段と、
前記第３のパルス発生手段が順次発生する仮想主走査同期信号と前記第１のパルス信号との出力タイミングを比較して、前記順次発生する仮想主走査同期信号の中で前記第１のパルス信号の出力タイミングに最近傍の仮想主走査同期信号が前記第１のパルス信号と所定の位相差になるように、前記基準クロック信号の出力タイミングを決定する決定手段と、
前記決定手段により決定された出力タイミングに基づいて出力される前記基準クロック信号と前記第２のパルス信号との位相差が一定となるように前記駆動手段の回転速度を制御する制御手段と、
を有することを特徴とする画像形成装置。
【請求項２】
前記第２のパルス発生手段は、前記駆動手段の回転駆動１回転毎に前記回転多面体の面数を整数で分割した数のパルスを発生することを特徴とする請求項１記載の画像形成装置。
【請求項３】
前記第２のパルス信号の周期は、前記基準クロック信号の周期と同一であることを特徴とする請求項１記載の画像形成装置。
【請求項４】
前記第２のパルス信号の周期は、前記基準クロック信号の周期の２倍であることを特徴とする請求項１記載の画像形成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、像担持体上に各色画像に基づく静電潜像を現像して記録媒体に色画像を重畳転写してカラー画像を形成する画像形成装置に関するものである。
【０００２】
【従来の技術】
従来のカラー画像データをプリント出力する画像形成装置として、レーザビームプリンタ（ＬＢＰ）の様にレーザ照射光を感光体上に走査する回転多面体等の主走査手段によりライン毎の潜像を感光体上に形成し、その潜像をマゼンタ（Ｍ），シアン（Ｃ），イエロー（Ｙ），ブラック（ＢＫ）等の色要素の現像剤を用いて色要素毎の画像を形成し、それらの色要素毎の画像を転写ドラム上に固定された用紙上に重ねて転写することによりカラー画像を形成する装置が知られている。また、感光体上に形成された色要素毎の画像を、中間転写上に色重ねし、中間転写体上のカラー画像を一括して用紙に転写する装置も提案されている。
【０００３】
これらの装置では、感光体及び転写ドラムもしくは中間転写体は主走査方向に直交する方向（副走査方向）に一定速度で駆動され、転写ドラムや中間転写体が１回転する毎に１色ずつ転写ドラム上の用紙や中間転写体に色重ねを行う。さらには、感光体上で各記録色要素毎の画像を重ねて形成し、記録用紙に一括して転写する装置も提案されている。
【０００４】
これらのカラー画像形成装置では各色要素毎の記録が独立して行われるため、記録画像の色ずれを防ぐため、各色同士の画像記録位置のレジスト合わせを行っている。転写ドラムや中間転写体を用いる装置では、感光体と転写ドラムもしくは中間転写体をほぼ等速で駆動し、転写ドラムもしくは中間転写体上の画像が記録される領域が転写位置に対して所定位置に回転搬送されたタイミングで各色毎の潜像形成を行うことにより各色同士の画像記録位置のレジスト合わせを行っている。また、感光体ドラム上で色重ねする装置では感光体上の画像形成領域の先頭が、各色毎の像形成位置に対して所定の位置に来た際に像形成の動作を開始することで各色同士の画像記録装置のレジスト合わせを行っている。
【０００５】
図２７は、従来の画像形成装置のレジスト合せ制御の構成を説明する図である。
【０００６】
図において、１は画像書き出しタイミング制御回路で、イメージスキャナ，コンピュータ等の外部装置１８より転送される各色画像信号（イエロー（Ｙ），マゼンダ（Ｍ），シアン（Ｃ），ブラック（ＢＫ））に応じて半導体レーザ２を変調駆動する。半導体レーザ２は画像書き出しタイミング制御回路１の駆動によりレーザ光を照射する。３は回転多面鏡（ポリゴンミラー）で、半導体レーザ２から照射されたレーザ光を反射する。４はｆ−θレンズで、ポリゴンミラー３により反射されたレーザ光をｆθ補正して感光体ドラム５上を走査露光し感光体ドラム５上に静電潜像を形成する。６はＢＤセンサで、感光体ドラム５上のレーザ光の１ライン走査開始位置近傍に設けられ、レーザ光のライン走査を検出し、ライン毎の主走査開始基準信号ＢＤ（ＢＤ信号）を出力する。なお、画像書き出しタイミング制御回路１は、ＢＤセンサ６の出力するＢＤ信号に同期して、外部装置１８より転送される各色画像信号に応じて半導体レーザ２を駆動させる。
【０００７】
また、感光体ドラム５の周りには、図示しないイエロー（Ｙ），マゼンダ（Ｍ），シアン（Ｃ），ブラック（ＢＫ）の現像器が設けられ、感光体ドラム５上に形成されたイエロー（Ｙ），マゼンダ（Ｍ），シアン（Ｃ），ブラック（ＢＫ）の静電潜像に対応するトナー像を現像する。
【０００８】
７は転写ドラムで、該転写ドラム７上に巻つけられた記録用紙８に感光体ドラム５上に現像されたトナー像を転写する。９は例えばフォトインタラプト等の光学センサ（センサ）で、転写ドラム７内に固定されたフラグ１０がセンサ９を通過することにより遮光して、各色（イエロー（Ｙ），マゼンダ（Ｍ），シアン（Ｃ），ブラック（ＢＫ））毎の副走査同期信号ＩＴＯＰ（ＩＴＯＰ信号）を出力する。また、感光体ドラム５は不図示の感光体ドラム駆動モータにより図中矢印の方向に回転駆動される。さらに、転写ドラム７は感光体ドラム５とギア等を介して連動しており、感光体ドラム５に同期して等速で矢印（副走査）方向に回転駆動される。
【０００９】
１９は遅延回路で、センサ９により出力されるＩＴＯＰ信号を所定時間Ｔ分遅延させたページ同期信号ＰＳを画像書き出しタイミング制御回路１に送出する。
【００１０】
１７はポリゴンモータで、軸支される、例えば８面のポリゴンミラー３を回転駆動する。１６は位相ロックループ回路（ＰＬＬ（phase locked loop ）回路）で、発振器（例えば水晶振動子）１１から発信される基準クロックＣＬＫとポリゴンモータ１７より発信されるＦＧパルス（ＦＧ信号）との位相を常に一致させるように、ポリゴンモータ１７の駆動を制御する。
【００１１】
図２８は、図２７に示した各部の信号タイミングを示すタイミングチャートである。
【００１２】
図において、ｔ１，ｔ２はセンサ９から出力されるＩＴＯＰ信号を遅延回路１９が所定時間Ｔ分遅延させて出力するページ同期信号ＰＳの立ち上がりから画像信号出力タイミングまでの時間である。
【００１３】
以下、各部の動作について説明する。
【００１４】
イメージスキャナやコンピュータ等の外部装置１８より送られてくる画像信号が、画像書き出しタイミング制御回路１に送られる。画像書き出しタイミング制御回路１はマゼンタ（Ｍ），シアン（Ｃ），イエロー（Ｙ），ブラック（ＢＫ）の画像信号に応じ、半導体レーザ２を変調駆動する。半導体レーザ２により照射されるレーザ光は回転多面鏡（ポリゴンミラー）３に反射され、ｆ−θレンズ４によってｆθ補正され、感光体ドラム５上を走査して、感光体ドラム５上に静電潜像を形成する。
【００１５】
また、ＢＤセンサ６はレーザ光の１ラインの走査開始位置近傍に設けられ、レーザ光のライン走査を検出し、図２８の各ラインのＢＤ信号を作り出し、画像書き出しタイミング制御回路１でのライン毎の画像信号の出力タイミングの決定に用いると共に、外部装置１８にライン同期信号として送られ、外部装置１８からのライン毎の画像伝送の同期がとられる。
【００１６】
さらに、感光体ドラム５の周囲には不図示のマゼンタ（Ｍ），シアン（Ｃ），
イエロー（Ｙ），ブラック（ＢＫ）の現象器が設けられ、感光体ドラム５が４回転する間に４つの現象器が交互に感光体ドラム５に接し、感光体ドラム５上に形成されたＭ，Ｃ，Ｙ，ＢＫの静電潜像に対応するトナーで現象する。現象器で現像されたトナー像は、転写ドラム７内に巻き付けられた記録用紙８に転写される。
【００１７】
転写ドラム７内には、転写ドラム７上の記録用紙８の先端位置を表すＩＴＯＰ信号を作るためのセンサ９が有り、転写ドラム７が回転し転写ドラム７内に固定されたフラグ１０がセンサ９を通過することで図２８の色毎のＩＴＯＰ信号が作られる。感光体ドラム５は不図示の感光体ドラム駆動モータによって矢印の方向に回転駆動され、転写ドラム７は感光体ドラム５とギアを介しているため感光体ドラム５と同期して等速で矢印（副走査）方向に回転駆動する。
【００１８】
ＩＴＯＰ信号は遅延回路１９で所定時間遅延され、ページ同期信号ＰＳとして画像書き出しタイミング制御回路１と外部装置１８に与えられる。ページ同期信号ＰＳに同期して出力された画像信号は記録用紙８の先端に記録されるように遅延回路１９の遅延量Ｔは決められており、図２８に示すようにＩＴＯＰ信号の立ち上がりを検知してから所定時間Ｔだけ遅延した後ＰＳ信号は出力される。
【００１９】
外部装置１８もしくは画像書き出しタイミング制御回路１でレーザのライン毎の走査に同期してライン毎の画像を出力するため、図２８に示すように、このページ同期信号ＰＳの入力後最初に来るラインのＢＤ信号に同期して、画像信号をレーザ変調光として感光体ドラム５上に照射する。
【００２０】
【発明が解決しようとする課題】
しかし、上記従来技術においては、ＢＤ信号はポリゴンモータ１７の回転により発生するが、ＩＴＯＰ信号およびページ同期信号ＰＳは感光体ドラム５および転写ドラム７の回転により発生するため、ＢＤ信号の発生とＩＴＯＰ信号およびページ同期信号ＰＳの発生タイミングは非同期である。
【００２１】
このため、用紙先端を意味するページ同期信号ＰＳの立ち上がりに対して、各記録色毎の画像信号出力タイミングは、最大で１ラインずれ、各記録色を重ねた記録画像に最大１ラインの色ずれが発生し、画像品位が落ちるという問題点があった。
【００２２】
また、画像記録する際に、ＢＤ信号とＩＴＯＰ信号の位相を一致させるように、ポリゴンモータ１７の回転に同期して感光体ドラム駆動モータを制御する手法も考えられるが、感光体ドラム駆動モータを絶対位置で制御する必要があるため、制御方法が複雑になり、装置の安定性維持が困難であったり、コストが高くなる等の問題点があった。
【００２３】
さらに、ＩＴＯＰ信号を使用して、感光体ドラム５が所定の位置に来たときに、ポリゴンモータ１７の基準クロックＣＬＫをリセットすることで、ＢＤ信号とＩＴＯＰ信号の位相を一致させるように制御する手法が提案されている。
【００２４】
しかし、感光体ドラム５の位置に応じて、ポリゴンモータ１７の回転を急激に変化させるため、ポリゴンモータ１７の回転が安定するまでに時間が必要になるが、装置が高速化してくると、回転が安定する前に次の画像形成を開始せざるを得なくなり、画像品位が落ちるという問題点があった。
【００２５】
本発明は、上記の問題点を解決するためになされたもので、本発明に係る第１の発明〜第４の発明の目的は、回転駆動される像担持体に形成される画像が転写される転写体の所定位置を検知して発生する第１のパルス信号と像担持体上を主走査方向に光ビームを走査する光学走査系の仮想主走査同期信号との出力タイミングを比較して、前記順次発生する仮想主走査同期信号の中で前記第１のパルス信号の出力タイミングに最近傍の仮想主走査同期信号が前記第１のパルス信号と所定の位相差になるように、基準クロック信号の出力タイミングを決定し、該決定された出力タイミングに基づいて出力される前記基準クロック信号と前記第２のパルス信号との位相差が一定となるように前記駆動手段の回転速度を制御することにより、簡単な構成で、主走査制御系の基準信号と副走査制御系の基準信号とが所定の位相となるように最小の位相調整を短時間に完了して、色ずれのない高品位なカラー画像を安定して形成することができる画像形成装置を提供することである。
【００２６】
【課題を解決するための手段】
本発明に係る第１の発明は、入力される画像情報に基づく光ビームを偏向して回転駆動される像担持体（感光ドラム５）上を走査する回転多面体（ポリゴンミラー３）と、前記像坦持体上を走査する光ビームを検知してビーム検知信号を発生する光ビーム検知手段と、前記像担持体に形成される画像が転写される転写体の所定位置（フラグ１０の固定位置）を検知して第１のパルス信号（ＩＴＯＰ信号）を発生する第１のパルス発生手段（センサ９）と、前記回転多面体を駆動する駆動手段（ポリゴンモータ１１７，２１７，３１７）と、前記駆動手段の回転に伴って所定数の第２のパルス信号（ＦＧ信号）を発生し、前記ビーム検知信号が複数ライン分発生したときに１つの第２のパルス信号を発生させるような第２のパルス発生手段（ＦＧセンサ，ロータ３１，波形整形回路３３，ロータ２３１）と、前記第２のパルス発生手段が発生する第２のパルス信号に同期するとともに、前記ビーム検知信号と所定の位相差を有し、前記第２パルス信号の２以上の整数分の１の周期の仮想主走査同期信号（ＢＤ′信号）を発生する第３のパルス発生手段（アップカウンタ８１，ＮＯＲ回路８２，コンパレータ８４，ＮＡＮＤ回路８５，アップカウンタ２８１，コンパレータ２８４）と、前記第３のパルス発生手段が発生する仮想主走査同期信号に基づいて、周期が前記仮想主走査同期信号の２以上の整数倍であり前記駆動手段の駆動を制御するための基準クロック信号（基準クロックＳＰ）を発生する第４のパルス発生手段（カウンタ８３，カウンタ２８３）と、前記第３のパルス発生手段が順次発生する仮想主走査同期信号と前記第１のパルス信号との出力タイミングを比較して、前記順次発生する仮想主走査同期信号の中で前記第１のパルス信号の出力タイミングに最近傍の仮想主走査同期信号が前記第１のパルス信号と所定の位相差になるように、前記基準クロック信号の出力タイミングを決定する決定手段（アップカウンタ８１，ＮＯＲ回路８２，コンパレータ８４，ＮＡＮＤ回路８５，アップカウンタ２８１，コンパレータ２８４）と、前記決定手段により決定された出力タイミングに基づいて出力される前記基準クロック信号と前記第２のパルス信号との位相差が一定となるように前記駆動手段の回転速度を制御する制御手段（ＰＬＬ回路１１６，３１６）とを有することを特徴とする。
【００２８】
本発明に係る第２の発明は、前記第２のパルス発生手段（ＦＧセンサ，ロータ３１，波形整形回路３３，ロータ２３１）は、前記駆動手段（ポリゴンモータ１１７，２１７，３１７）の回転駆動１回転毎に前記回転多面体（ポリゴンミラー３）の面数を整数で分割した数のパルス（ＦＧ信号）を発生するものである。
【００３０】
本発明に係る第３の発明は、前記第２のパルス信号（ＦＧ信号）の周期ＴＦＧは、前記基準クロック信号（基準クロックＳＰ）の周期ＴＳＰと同一とするものである。
【００３１】
本発明に係る第４の発明は、前記第２のパルス信号（ＦＧ信号）の周期ＴＦＧは、前記基準クロック信号（基準クロックＳＰ）の周期ＴＦＧの２倍とするものである。
【００３２】
【発明の実施の形態】
〔第１実施形態〕
図１は、本発明の第１実施形態を示す画像形成装置の構成を説明する図であり、図２７と同一のものには同一の符号を付してある。
【００３３】
図において、１１７はポリゴンモータで、軸支される、例えば８面のポリゴンミラー３を回転駆動する。１１２はフリップフロップ回路（ＤＦＦ）で、センサ９から出力されるＩＴＯＰ信号をＤ入力し、発振器（例えば水晶振動子）１１１からのクロック信号に同期して、Ｑ出力をフリップフロップ回路１１３及びＡＮＤ回路１１４に出力する。フリップフロップ回路１１３は、フリップフロップ回路１１２の出力信号をＤ入力し、発振器１１１からのクロック信号に同期して、Ｑの反転出力をＡＮＤ回路１１４に出力する。
【００３４】
ＡＮＤ回路１１４は、フリップフロップ回路１１２のＱ出力とフリップフロップ回路１１３からのＱの反転出力の論理積によりＩＴＯＰ信号の立ち上がりを検出し、ＩＴＯＰ信号の立ち上がりエッジから１クロック分の信号ＩＴＯＰＳＴ（ＩＴＯＰＳＴ信号）を出力する。なお、フリップフロップ回路１１２，フリップフロップ回路１１３及びＡＮＤ回路１１４は、立ち上がりエッジ検出部を構成する。
【００３５】
８１は例えば８ビットのアップカウンタ（８ｂｉｔＵＰカウンタ）で、発振器１１１からのクロック信号を計数し、その計数値をコンパレータ８４に出力すると共に、主走査１ライン相当の期間を「０〜２５５」までアップカウントし、「２５５」に達した時点でＮＯＲ回路８２に１クロック分の「Ｌ」のＲＣ出力（後述するＢＤ′信号となる）をする。また、前記ＩＴＯＰＳＴ信号は、アップカウンタ８１のリセット信号となっている。ＮＯＲ回路８２は後述するＢＤ信号−ＢＤ′信号（ＦＧ信号に同期する）を出力する。
【００３６】
コンパレータ８４は、Ａ入力されるアップカウンタ８１のクロック計数値とＢ入力される固定値「１２７」とを比較して、主走査１ライン相当の時間の前半部を計数していること（Ａ入力されるクロック計数値≦Ｂ入力される固定値「１２７」）を検出して「Ｌ」をＮＡＮＤ回路８５に出力し、主走査１ライン相当の時間の後半部を計数していること（Ａ入力されるクロック計数値＞Ｂ入力される固定値「１２７」）を検出して「Ｈ」をＮＡＮＤ回路８５に出力する。
【００３７】
８３は１ビットのカウンタ（１ｂｉｔカウンタ）で、ＮＯＲ回路８２によるアップカウンタ８１及びＮＡＮＤ回路８５から出力信号（ＢＤ′信号の位相を決定する信号）の負論理和（−ＢＤ′信号）をＣＬＫ入力し、ポリゴンモータ１１７をＰＬＬ制御するための基準クロックＳＰ（ＳＰ信号）をＱＡ出力する。１１６は位相ロックループ回路（ＰＬＬ（phase locked loop ）回路）で、カウンタ８３から出力される基準クロックＳＰ（−ＢＤ′信号に基づいて生成される）とポリゴンモータ１１７より発信されるＦＧパルス（ＦＧ信号）とを入力し、これらの位相を常に一致させるように、ポリゴンモータ１１７の駆動を制御する。
【００３８】
また、本実施形態では感光体ドラム５の周速は例えば「１６０ｍｍ／ｓｅｃ」であり、「１インチ（約２５．４ｍｍ）」当り例えば「４００ライン」の記録密度で記録を行うために、「１ライン」当たりの記録時間は「３９６．８７５μｓｅｃ」となる。したがって、主走査１ライン相当の時間を「０」〜「２５５」までの「２５６クロック」で計数するアップカウンタ８１には、発振器１１１から「２５６／（３９６．８７５×１０-6）＝６４５．０３９３７×１０3 Ｈｚ」、即ち、「６４５．０３９３７ｋＨｚ」のクロックが入力される。
【００３９】
図２は、図１に示したポリゴンモータ１１７の構成を説明する図であり、図１と同一のものは同一の符号を付してある。
【００４０】
図において、３１はポリゴンモータ１１７のロータで、永久磁石に１回転当たり４組の磁極パターンが着磁されてされている。３４は支軸で、ロータ３１及びポリゴンミラー３に固定されている。３２はＦＧセンサで、ロータ３１に着磁されている磁極パターンから、１回転当たり４個のパルスを発生する。３３は波形整形回路で、ＦＧセンサ３２から出力されるパルスを波形整形してＦＧパルス（ＦＧ信号）をＰＬＬ回路１１６に出力する。よって、ＦＧセンサ３２及びＦＧ波形整回路３３で生成されるＦＧ信号は、ポリゴンモータ１１７の１回転当たり４パルス出力されるように構成されている。
【００４１】
また、ポリゴンミラー３は８面体鏡であり、支軸３４を介してロータ３１と同一回転をし、半導体レーザ２から発光されるレーザ光を感光体ドラム５上に走査する。該走査されるレーザ光はＢＤセンサ６により検出されＢＤ信号が出力される。また、ＢＤ信号はポリゴンモータ１１７の１回転当たり８個出力されるので、ＦＧ信号が１個出力される間にＢＤ信号は２個出力される構成になっている。
【００４２】
図３は、図２に示したＢＤセンサ６からのＢＤ信号と波形整形回路３３からのＦＧ信号との関係を説明するタイミングチャートであり、（ｉ）はＢＤ信号とＦＧ信号とに位相差がない場合を示し、（ｉｉ）はＢＤ信号とＦＧ信号とに位相差がある場合を示している。
【００４３】
図２に示したように、ポリゴンミラー３は８面で、ロータ３１の磁極パターンが１回転当たり４個のＦＧパルスを発生するので、ＦＧ信号が１個出力される間にＢＤ信号は２個出力される。
【００４４】
また、図において、Ｔ０は位相差で、ＢＤ信号はＦＧ信号を基準にして位相差時間Ｔ０をもって出力される。さらに、位相差時間Ｔ０は、ポリゴンミラー３のポリゴンモータ１１７への取り付け角度により変わり、一度、ポリゴンミラー３とポリゴンモータ１１７とを組み付けて固定すれば、位相差時間Ｔ０は変化することはない。なお、ポリゴンミラー３とポリゴンモータ１１７の取り付け角度によっては、（ｉ）に示すように位相差が「０」となる場合もある。この位相差は常に一定ならば「０」であってもＴ０であってもよい。
【００４５】
また、ポリゴンモータ１１７の１回転当たりのＦＧパルス数＝ポリゴンミラー３の面数／ｎ（ｎは自然数）の関係が成り立てば、この位相差時間Ｔ０は常に一定となる。本実施形態ではポリゴンモータ１１７が１回転する間に等間隔で発生するＦＧパルス数（本実施形態の場合は「４」）をポリゴンミラー３の面数（本実施形態の場合は「８」）の「２分の１」としている（即ち、ｎ＝「２」の場合）。
【００４６】
図４は、図１に示した各部の信号タイミングを説明するタイミングチャートであり、図３と同一のものには同一の符号を付してある。
【００４７】
図において、ＴＦＧはＦＧ信号周期である。ＴＢＤ′は仮想主走査記録周期で、ＦＧ信号周期ＴＦＧはポリゴンミラー３の２面分の回転に相当するため、ＦＧ信号の立ち上がり（ＦＧ信号の周期ＴＦＧ）に対して仮想的な主走査周期として２ライン（２周期）定義されている。ＢＤ′は主走査タイミング信号で、前記定義された仮想走査記録周期ＴＢＤ′内の先頭に定義されている。ＴＳＰはＰＬＬ基準クロックＳＰの周期で、ＦＧ信号周期ＴＦＧと等しい関係になっている。
【００４８】
実際にＢＤセンサ６で検出されるＢＤ信号とＦＧ信号との位相差はポリゴンミラー３のポリゴンモータ１１７への取り付け角度で決り、図３の（ｉ），（ｉｉ）で示したようにＦＧ信号に対して所定の位相差Ｔ０で発生する。そのため仮想主走査記録周期ＴＢＤ′内の主走査タイミング信号ＢＤ′（ＢＤ′信号）と実際のＢＤ信号とは常に所定の位相関係Ｔ０になる。なお、仮想主走査記録周期ＴＢＤ′内の主走査タイミングは、前記主走査タイミング信号ＢＤ′に対して所定の位相のものであれば良く主走査タイミング信号ＢＤ′に限定されるものではない。
【００４９】
また、本来は色ずれ修正のために副走査同期信号ＩＴＯＰに対して各ラインの主走査開始信号ＢＤを常に所定位相に調整すればよいが、本実施形態ではＢＤ信号が複数ライン分発生したときにＦＧ信号を１つ発生させるようにし、副走査同期信号ＩＴＯＰに対してＦＧ信号を所定の位相にすることで等価的にＢＤ信号を所定位相にするように構成している。
【００５０】
さらに、ＦＧ信号を副走査同期信号ＩＴＯＰに対して所定の位相にするために、本発明ではＦＧ信号に対応して定義される仮想主走査記録周期ＴＢＤ′を定義し、ＩＴＯＰ信号の入力に応じて仮想主走査記録周期ＴＢＤ′内の所定の主走査タイミング（本実施形態ではＢＤ′そのもの）をＩＴＯＰ信号に合わせるように構成している。
【００５１】
また、ＦＧ信号に対応して定義されるＢＤ′信号をＩＴＯＰ信号に合わせるために、ポリゴンモータ１１７の回転位相を調整する。このポリゴンモータ１１７の回転位相調整はポリゴンモータ１１７をＰＬＬ制御する基準クロックＳＰの位相を変えることにより行うように構成されている。
【００５２】
さらに、基準クロックＳＰの位相を進めた場合、ＰＬＬ回路１１６はポリゴンモータ１１７によるＦＧ信号の位相を基準クロックＳＰに合せるようにＰＬＬ制御するため、ポリゴンモータ１１７の回転速度を早くした後、回転速度を元に戻すことにより、速度を保ったままポリゴンモータ１１７の回転位相が進むように制御する。基準クロックＳの位相を遅らせた場合は、ポリゴンモータ１１７の回転を遅らせた後、回転速度を元に戻すことで、速度を保ったままモータの回転位相が遅れるように制御する。
【００５３】
このように本発明では、ポリゴンモータ１１７の回転速度が変るため、ポリゴンモータ１１７が定速回転に戻るために所定の時間を必要とする。なお、色ずれ修正のためのポリゴンモータの位相調整は感光体ドラム１回転中の潜像形成を実行していない区間（遅延回路１９による遅延時間Ｔ）で実現される。
【００５４】
図５は、図１に示した転写ドラム７とＩＴＯＰ信号との関係を示す図である。
【００５５】
図において、Ｐは画像記録装置が記録可能な最大記録サイズの記録用紙で、図１で示した転写ドラム７を例えば直径「１８０ｍｍ」の転写ドラムとすると、記録用紙ＰはＡ３サイズの記録用紙となり、転写ドラム７の１回転のＩＴＯＰ信号の周期は「５６５．４ｍｍ」となる。また、転写ドラム７が、例えば周速「１６０ｍｍ／ｓｅｃ」で回転するとして、前記ＩＴＯＰ信号の周期を時間換算すると「３．５２３４秒」となる。さらに、ＩＴＯＰ信号が例えば「１１０ｍｍ（６８７．５ｍｓｅｃ）」間発生するとすると、このＩＴＯＰ信号が立ち下がるタイミング（遅延回路１９の遅延時間Ｔは「６８７．５ｍｓｅｃ」）で、１色当りの潜像形成を行う。
【００５６】
本実施形態ではＩＴＯＰ信号の立ち上がりに同期してポリゴンモータ１１７の位相調整を行い、潜像形成までの時間（遅延回路１９の遅延時間Ｔ）「６８７．５ｍｓｅｃ」の間にポリゴンモータ１１７の回転を安定回転状態に戻されなければならない。
【００５７】
また、ＢＤ′信号をＩＴＯＰ信号に合わせるためのポリゴンモータ１１７の回転位相の調整量が少なければ少ないほどポリゴンモータ１１７の回転が安定回転状態に戻るまでの時間は短くなる。
【００５８】
以下、図６のタイミングチャートを参照して、ＢＤ′信号をＩＴＯＰ信号に合せる処理について説明する。
【００５９】
図６は、図１に示したセンサ９からのＩＴＯＰ信号と波形整形回路３３からのＦＧ信号及びＦＧ信号により定義される主走査タイミング信号ＢＤ′との関係を説明するタイミングチャートである。
【００６０】
なお、繰返しになるがポリゴンミラー３が８面のためポリゴンモータ１１７は１回転（即ちＦＧ信号４つ）で８つのＢＤ′信号が定義され、本実施形態ではＦＧ信号とＢＤ′信号の１つを同位相として定義している。
【００６１】
図において、ａはＦＧ信号の立ち上がりで定義されるＢＤ′信号を示し、ａ＋１はＢＤ′信号ａの１つ後のＦＧ信号の立ち上がりで定義されるＢＤ′信号を示す。ｂはＦＧ信号とＦＧ信号の間に定義されるＢＤ′信号を示し、ｂ−１はＢＤ′信号ｂの１つ前のＦＧ信号とＦＧ信号の間で定義されるＢＤ′信号を示している。
【００６２】
また、−ＢＤ′はＢＤ′信号をＩＴＯＰ信号に合せて位相調整したＢＤ′信号を示し、−ＦＧはＦＧ信号をＩＴＯＰ信号に合せて位相調整したＦＧ信号を示す。さらに、ＢＤ′信号ｘ（不図示）に対してＴ（ｘ）Ｂとは、ＢＤ′信号ｘからＢＤ′信号ｘの後方に入力されるＩＴＯＰ信号までの時間を示し、Ｔ（ｘ）Ｆとは、ＢＤ′信号ｘの前方に入力されるＩＴＯＰ信号からＢＤ′信号ｘまでの時間の示す。なお、ｘは、ｂ−１，ａ，ｂ，ａ＋１のいずれかとする。
【００６３】
特に、（ｉ）は、ＩＴＯＰ信号が、ＢＤ′信号ａと１つ前のＢＤ′信号ｂ−１の間に入力され、ＩＴＯＰ信号の近傍のＢＤ′信号ｂ−１とａの関係が、Ｔ（ｂ−１）Ｂ＞Ｔ（ａ）Ｆとなる場合である。
【００６４】
よって、ＢＤ′信号ａがＩＴＯＰ信号の最近傍となるため、ＦＧ信号−ＦＧ（−ＦＧ信号），ＢＤ′信号−ＢＤ′（−ＢＤ′信号）で示すようにＩＴＯＰ信号の立上がり位相に対して主走査タイミング信号（ＢＤ′信号）ａの位相を合わせてａ′，ｂ′，ａ＋１′となるように、ＩＴＯＰ信号の立上がり以降のＦＧ信号の位相調整を行う。
【００６５】
また、（ｉｉ）は、ＩＴＯＰ信号が、ＢＤ′信号ａと１つ後のＢＤ′信号ｂの間に入力され、ＩＴＯＰ信号の近傍のＢＤ′信号ａとｂの関係が、Ｔ（ａ）Ｂ＜Ｔ（ｂ）Ｆとなる場合である。
【００６６】
よって、ＢＤ′信号ａがＩＴＯＰ信号の最近傍となるため、ＦＧ信号−ＦＧ，ＢＤ′信号−ＢＤ′で示すようにＩＴＯＰの立上がり位相に対して主走査タイミング信号（ＢＤ′信号）ａの位相を合わせてａ′，ｂ′，ａ＋１′となるように、ＩＴＯＰ信号の立上がり以降のＦＧ信号の位相調整を行う。
【００６７】
さらに、（ｉｉｉ）は、ＩＴＯＰ信号が、ＢＤ′信号ａと１つ後のＢＤ′信号ｂの間に入力され、ＩＴＯＰ信号の近傍のＢＤ′信号ａとｂの関係が、Ｔ（ａ）Ｂ＞Ｔ（ｂ）Ｆとなる場合である。
【００６８】
よって、ＢＤ′信号ｂがＩＴＯＰ信号の最近傍となるため、ＦＧ信号−ＦＧ，ＢＤ′信号−ＢＤ′で示すようにＩＴＯＰ信号の立上がり位相に対して主走査タイミング信号（ＢＤ′信号）ｂの位相を合わせてｂ′，ａ＋１′となるように、ＩＴＯＰ信号の立上がり以降のＦＧ信号の位相調整を行う。
【００６９】
また、（ｉｖ）は、ＩＴＯＰ信号が、ＢＤ′信号ｂと１つ後のＢＤ′信号ａ＋１の間に入力され、ＩＴＯＰ信号の近傍のＢＤ′信号ｂとａ＋１の関係が、Ｔ（ｂ）Ｂ＜Ｔ（ａ＋１）Ｆとなる場合である。
【００７０】
よって、ＢＤ′信号ｂがＩＴＯＰ信号の最近傍となるため、ＦＧ信号−ＦＧ，ＢＤ′信号−ＢＤ′で示すようにＩＴＯＰ信号の立上がり位相に対して主走査タイミング信号（ＢＤ′信号）ｂの位相を合わせてｂ′，ａ＋１′となるように、ＩＴＯＰ信号の立上がり以降のＦＧ信号の位相調整を行う。
【００７１】
以上により、各記録色毎にセンサ９により出力されるＩＴＯＰ信号に対してＦＧ信号により定義される仮想的な主走査同期信号ＢＤ′のなかでＩＴＯＰ信号の入力に最近傍のものをＩＴＯＰ信号の位相に合わせることにより、ＩＴＯＰ信号に合せたＦＧ信号の位相調整を最小に抑えて、ポリゴンモータ１１７の回転位相の調整を最短時間で行うことができる。
【００７２】
図７は、図１に示したＰＬＬ回路１１６によるＦＧ信号位相調整動作を説明するタイミングチャートである。なお、本実施形態ではＰＬＬ回路１１６は基準クロックＳＰの立上りエッジとポリゴンモータ１１７からのＦＧ信号の立上りエッジの位相を合わせるように動作する。
【００７３】
図において、（ｉ）はＦＧ信号が基準クロックＳＰに対して進んでいる場合を示し、この場合はポリゴンモータ１１７を速く回すことでＦＧ信号の位相を基準クロックＳＰに合わせることができる。
【００７４】
また、（ｉｉ）はＦＧ信号が基準クロックＳＰに対して遅れている場合を示し、この場合はポリゴンモータ１１７を遅く回すことでＦＧ信号の位相を基準クロックＳＰに合わせることができる。
【００７５】
このようなＰＬＬ回路１１６によるＰＬＬ制御の結果、定常回転状態では基準クロックＳＰとＦＧ信号の位相も周期も合致する。即ち、図４に示したようにＦＧ信号と基準クロックＳＰは等価の信号として考えられ、ＦＧ信号と同様に、基準クロックＳＰに対しても仮想主走査記録周期ＴＢＤ′や主走査タイミング信号ＢＤ′が定義される。
【００７６】
その結果、図６で示したＦＧ信号に対して定義される仮想的な主走査タイミング信号ＢＤ′をＩＴＯＰ信号に合わせる動作は、ＰＬＬの基準クロックＳＰに対して仮想的な主走査タイミング信号ＢＤ′を定義し、ＩＴＯＰ信号に対して基準クロックＳＰの位相を変えて、仮想的な主走査タイミング信号ＢＤ′をＩＴＯＰ信号に合わせることにより行われる。
【００７７】
以下、図８のタイミングチャートを参照して、基準クロックＳＰの位相をＩＴＯＰ信号に合せるための制御動作について説明する。
【００７８】
図８は、図１に示したセンサ９からのＩＴＯＰ信号とカウンタ８３からの基準クロックＳＰ及び基準クロックＳＰにより定義される主走査タイミング信号ＢＤ′との関係を説明するタイミングチャートである。
【００７９】
図において、ａは基準クロックＳＰの立ち上がりで定義されるＢＤ′信号を示し、ａ＋１はＢＤ′信号ａの１つ後の基準クロックＳＰの立ち上がりで定義されるＢＤ′信号を示す。ｂは基準クロックＳＰと基準クロックＳＰの間に定義されるＢＤ′信号を示し、ｂ−１はＢＤ′信号ｂの１つ前の基準クロックＳＰと基準クロックＳＰの間で定義されるＢＤ′信号を示している。
【００８０】
また、−ＳＰは基準クロックＳＰをＩＴＯＰ信号に合せて位相調整した基準クロックＳＰ信号を示し、−ＢＤ′はＢＤ′信号をＩＴＯＰ信号に合せて位相調整したＢＤ′信号を示す。さらに、Ｔ（ｘ）Ｂは、ＢＤ′信号ｘからＢＤ′信号ｘの後方に入力されるＩＴＯＰ信号までの時間を示し、Ｔ（ｘ）Ｆは、ＢＤ′信号ｘの前方に入力されるＩＴＯＰ信号からＢＤ′信号ｘまでの時間を示す。なお、ｘは、ｂ−１，ａ，ｂ，ａ＋１のいずれかとする。
【００８１】
特に、（ｉ）は、ＩＴＯＰ信号が、ＢＤ′信号ａと１つ前のＢＤ′信号ｂ−１の間に入力され、ＩＴＯＰ信号の近傍のＢＤ′信号ｂ−１とａの関係が、Ｔ（ｂ−１）Ｂ＞Ｔ（ａ）Ｆとなる場合であり、図６の（ｉ）に対応する。
【００８２】
よって、ＢＤ′信号ａがＩＴＯＰ信号の最近傍となるため、ＳＰ信号−ＳＰ，ＢＤ′信号−ＢＤ′で示すようにＩＴＯＰ信号の立上がり位相に対して主走査タイミング信号（ＢＤ′信号）ａの位相を合わせてａ′，ｂ′，ａ＋１′となるように、ＩＴＯＰ信号の立上がり以降の基準クロックＳＰの位相調整を行う。
【００８３】
また、（ｉｉ）は、ＩＴＯＰ信号が、ＢＤ′信号ａと１つ後のＢＤ′信号ｂの間に入力され、ＩＴＯＰ信号の近傍のＢＤ′信号ａとｂの関係が、Ｔ（ａ）Ｂ＜Ｔ（ｂ）Ｆとなる場合であり、図６の（ｉｉ）に対応する。
【００８４】
よって、ＢＤ′信号ａがＩＴＯＰ信号の最近傍となるため、ＳＰ信号−ＳＰ（−ＳＰ信号），ＢＤ′信号−ＢＤ′（−ＢＤ′信号）で示すようにＩＴＯＰ信号の立上がり位相に対して主走査タイミング信号（ＢＤ′信号）ａの位相を合わせてａ′，ｂ′，ａ＋１′となるように、ＩＴＯＰ信号の立上がり以降の基準クロックＳＰの位相調整を行う。
【００８５】
さらに、（ｉｉｉ）は、ＩＴＯＰ信号が、ＢＤ′信号ａと１つ後のＢＤ′信号ｂの間に入力され、ＩＴＯＰ信号の近傍のＢＤ′信号ａとｂの関係が、Ｔ（ａ）Ｂ＞Ｔ（ｂ）Ｆとなる場合であり、図６の（ｉｉｉ）に対応する。
【００８６】
よって、ＢＤ′信号ｂがＩＴＯＰ信号の最近傍となるため、ＳＰ信号−ＳＰ，ＢＤ′信号−ＢＤ′で示すようにＩＴＯＰ信号の立上がり位相に対して主走査タイミング信号（ＢＤ′信号）ｂの位相を合わせてｂ′，ａ＋１′となるように、ＩＴＯＰ信号の立上がり以降の基準クロックＳの位相調整を行う。
【００８７】
また、（ｉｖ）は、ＩＴＯＰ信号が、ＢＤ′信号ｂと１つ後のＢＤ′信号ａ＋１の間に入力され、ＩＴＯＰ信号の近傍のＢＤ′信号ｂとａ＋１の関係が、Ｔ（ｂ）Ｂ＜Ｔ（ａ＋１）Ｆとなる場合であり、図６の（ｉｖ）に対応する。
【００８８】
よって、ＢＤ′信号ｂがＩＴＯＰ信号の最近傍となるため、ＳＰ信号−ＳＰ，ＢＤ′信号−ＢＤ′で示すようにＩＴＯＰ信号の立上がり位相に対して主走査タイミング信号（ＢＤ′信号）ｂの位相を合わせてｂ′，ａ＋１′となるように、ＩＴＯＰ信号の立上がり以降の基準クロックＳＰの位相調整を行う。
【００８９】
以上により、各記録色毎にセンサ９により出力されるＩＴＯＰ信号に対して基準クロックＳＰにより定義される仮想的な主走査同期信号ＢＤ′のなかでＩＴＯＰ信号の入力に最近傍のものをＩＴＯＰ信号の位相に合わせることにより、ＩＴＯＰ信号に合せた基準クロックＳＰの位相調整を最小に抑えることができる。
【００９０】
また、該調整された基準クロックＳＰとポリゴンモータ１１７のＦＧ信号の位相が合うようにＰＬＬ回路１１６が、ポリゴンモータ１１７の駆動制御を行うことにより、各記録色毎にセンサ９により出力されるＩＴＯＰ信号に対して、ＦＧ信号により定義される仮想的な主走査同期信号ＢＤ′のなかでＩＴＯＰ信号の入力に最近傍のものをＩＴＯＰ信号の位相に合わせるようなＦＧ信号の位相調整を行い、ポリゴンモータ１１７の回転位相の調整を最短時間で行い、色ずれのない高品位なカラー画像を安定して形成することができる。
【００９１】
以下、図９〜図１２を参照して、ＩＴＯＰ信号の入力による基準クロックＳＰの位相調整動作について説明する。
【００９２】
図９は、図１に示した各部の動作を説明するタイミングチャートである。
【００９３】
図において、アップカウンタ８１は、前述のように発振器１１１から「６４５．０３９３７ｋＨＺ」のクロックが入力され、「０〜２５５」まで「２５６」のクロック（仮想主走査記録周期ＴＢＤ′）をカウントする。
【００９４】
アップカウンタ８１が「２５５」にカウントアップすると（即ち、仮想主走査記録周期ＴＢＤ′の終了時）、１クロック分の「Ｌ」のＲＣ出力がされ、負論理のＯＲゲート（ＮＯＲゲート）８２を介して、ＳＰ信号を出力するカウンタ８３にクロック入力されて、カウンタ８３のＱＡ出力からは仮想主走査記録周期ＴＢＤ′の２ライン分を１周期とする（即ち、ＦＧ信号と同一周期の）基準クロックＳＰが出力される。
【００９５】
このように、本実施形態では図１に示したカウンタ８３のＱＡ出力がＦＧ信号に対応するＰＬＬの基準クロックＳＰであり、基準クロックＳＰの１周期中に２回りする８ｂｉｔのアップカウンタ８１で主走査記録周期ＴＢＤ′を仮想的に決定している。また、主走査タイミング信号ＢＤ′はアップカウンタ８１が「０」になった場合（即ち、仮想主走査記録周期ＴＢＤ′の開始時）に発生するものと定義している。さらに、コンパレータ８４はアップカウンタ８１が１周期の前半部（「０〜１２７」）を計数している場合には「Ｌ」を出力し、１周期の後半部（「１２８〜２５５」）を計数している場合に「Ｈ」を出力する。
【００９６】
ここで、コンパレータ８４の出力が「Ｈ」の区間にＩＴＯＰ信号が入力された場合は、現在カウンタ８１でカウント中の仮想主走査記録周期ＴＢＤ′の次の周期の先頭の主走査タイミング信号ＢＤ´の方が近いので、入力されたＩＴＯＰ信号の立上りに対して次の仮想主走査記録周期ＴＢＤ′を対応させるようにアップカウンタ８１を「０」に戻し、カウンタ８３へのＣＬＫ入力によりのカウンタ８３のＱＡ出力を反転させることで基準クロックＳＰの位相調整を行う。
【００９７】
一方、コンパレータ８４の出力が「Ｌ」の区分でＩＴＯＰ信号が入力された場合は、ＩＴＯＰ信号入力時にアップカウンタ８１でカウント中の仮想主走査記録周期ＴＢＤ′の先頭の主走査タイミング信号ＢＤ´（すでに発生済み）を、入力されたＩＴＯＰ信号の立上りに対して再度発生するように、アップカウンタ８１を「０」に戻す（リセットする）ことで基準クロックＳＰの位相調整を行う。
【００９８】
図１０，図１１は、図１に示した各部の動作を説明するタイミングチャートであり、図８と同一ものには同一の符号を付してある。
【００９９】
特に、図１０の（ｉ）は、図８の（ｉ）に対応したもので、基準クロックＳＰが「Ｌ」の区間で入力されたＩＴＯＰ信号の立上りに対して次の仮想主走査記録周期ＴＤＢ′に対応する主走査タイミング信号ａ´を発生させるように基準クロックＳＰの位相調整をした場合を示している。
【０１００】
この場合、図８の（ｉ）で説明したように、ＩＴＯＰ信号の立上り検出信号ＩＴＯＰＳＰ信号の発生に対して現在カウンタ８１でカウント中の仮想主走査記録周期の先頭の主走査タイミング信号ｂ−１までの時間はＴ（ｂ−１）Ｂで、次の主走査タイミング信号ａまでの時間はＴ（ａ）Ｆであり、Ｔ（ｂ−１）Ｂ＞Ｔ（ａ）Ｆなので、ＩＴＯＰＳＴ信号に対して最近傍の主走査タイミング信号ａを対応させるように主走査タイミング信号ａ´を発生して基準クロックＳＰの位相調整を行っている。
【０１０１】
また、Ｔ（ｂ−１）Ｂ＞Ｔ（ａ）Ｆ、即ち次の主走査タイミング信号ａが最近傍であることは、ＩＴＯＰＳＴ信号発生時にコンパレータ８４の出力が「Ｈ」であることで検出している。
【０１０２】
このケースでは、ＩＴＯＰＳＴ信号の発生時にコンパレータ８４の出力が「Ｈ」であるため、ＮＡＮＤゲート８５が開きＩＴＯＰＳＴ信号がカウンタ８３のクロックに供給される。その結果、ＩＴＯＰＳＴ信号の発生により基準クロックＳＰは「Ｈ」レベルに変化し、ＩＴＯＰＳＴ信号に応じて次の仮想主走査記録周期を発生させたことになる。さらに、アップカウンタ８１はＩＴＯＰＳＴ信号の発生により「０」にリセットされ、ＩＴＯＰＳＴ信号に対応して主走査タイミング信号ａがａ´として発生するようになる。
【０１０３】
この結果、ＩＴＯＰＳＴ信号の入力以前のＳＰ信号の「Ｌ」区間は通常の仮想主走査記録周期ＴＢＤ′よりＴ（ａ）Ｆだけ短いＴ（ｂ−１）Ｂとなる。
【０１０４】
なお、フリップフロップ回路１１２，１１３は、ＩＴＯＰ信号を入力から２クロック遅延させる。実際、ＩＴＯＰ信号の立ち上がりエッジ直後のクロックに同期して（ＩＴＯＰ信号の立ち上がりエッジから最大「１」クロック遅れて）、フリップフロップ回路１１２のＱ出力は「Ｈ」となるが、フリップフロップ回路１１３のＱ出力は「Ｌ」（Ｑの反転出力が「Ｈ」）のままであり、ＡＮＤゲート１１４の出力は「Ｈ」となる。次のクロックで（ＩＴＯＰ信号の立ち上がりエッジから最大「２」クロック遅れて）、フリップフロップ回路１１３のＱ出力も「Ｈ」（Ｑの反転出力が「Ｌ」）になり、ＡＮＤ回路１１４の出力は「Ｌ」に戻る。即ち、ＡＮＤ回路１１４は、ＩＴＯＰ信号の立ち上がりエッジから最大「１」クロック遅れて、「１」クロック分のＩＴＯＰＳＴ信号を出力する。
【０１０５】
また、図１０の（ｉｉ）は図８の（ｉｉ）に対応したもので、基準クロックＳＰが「Ｈ」の区間で入力されたＩＴＯＰ信号の立上りに対して現在アップカウンタ８１でカウント中の仮想主走査記録周期に対応する主走査タイミング信号ａ（発生済）を再度ａ´として発生させるようにＳＰ信号の位相調整をした場合を示している。
【０１０６】
この場合、図８の（ｉｉ）で説明したように、ＩＴＯＰＳＴ信号の発生に対して現在アップカウンタ８１でカウント中の仮想主走査記録周期の先頭の主走査タイミング信号ａまでの時間はＴ（ａ）Ｂで、次の主走査タイミング信号ｂまでの時間はＴ（ｂ）Ｆであり、Ｔ（ａ）Ｂ＜Ｔ（ｂ）Ｆなので、ＩＴＯＰ信号の立上り信号ＩＴＯＰＳＴ信号に対して最近傍の主走査タイミング信号であるａを対応させるようにＳＰ信号の位相を調整している。
【０１０７】
また、Ｔ（ａ）Ｂ＜Ｔ（ｂ）Ｆ、即ちＩＴＯＰＳＴ信号に対して主走査タイミング信号ａが最近傍であることは、ＩＴＯＰＳＴ信号発生時にコンパレータ８４の出力が「Ｌ」であることで検出している。
【０１０８】
このケースでは、ＩＴＯＰＳＴ信号の発生時にコンパレータ８４の出力が「Ｌ」であるため、ＮＡＮＤゲート８５が開かず、ＩＴＯＰＳＴ信号がカウンタ８３のクロックに供給されない。その結果、ＩＴＯＰＳＴ信号が発生しても基準クロックＳＰは「Ｈ」レベルのままで、ＩＴＯＰＳＴ信号に応じて現在の仮想主走査記録周期を再度開始することになる。
【０１０９】
また、アップカウンタ８１はＩＴＯＰＳＴ信号の発生により「０」にリセットされ、ＩＴＯＰＳＴ信号に対応して主走査タイミング信号ａがａ´として発生するようになる。この結果ＩＴＯＰＳＴ信号の入力に対応した基準クロックＳＰの「Ｈ」区間は通常の仮想主走査記録周期ＴＢＤ′よりＴ（ａ）Ｂだけ長いＴＢＤ′＋Ｔ（ａ）Ｂとなる。
【０１１０】
さらに、図１１の（ｉ）は図８の（ｉｉｉ）に対応したもので、基準クロックＳＰが「Ｈ」の区間で入力されたＩＴＯＰＳＴ信号の発生に対して現在カウンタ８１でカウント中の仮想主走査記録周期の先頭主走査タイミング信号ａまでの時間はＴ（ａ）Ｂで、次の主走査タイミング信号ｂまでの時間はＴ（ｂ）Ｆであり、Ｔ（ａ）＞Ｔ（ｂ）Ｆなので、ＩＴＯＰ信号の立上り信号ＩＴＯＰＳＴ信号に対して最近傍の主走査タイミング信号ｂを対応させるようにＳＰ信号の位相調整をしている。
【０１１１】
また、Ｔ（ａ）Ｂ＞Ｔ（ｂ）Ｆ、即ち次の主走査タイミング信号ｂが最近傍であることは、ＩＴＯＰＳＴ信号発生時にコンパレータ８４の出力が「Ｈ」であることで検出している。
【０１１２】
このケースではＩＴＯＰＳＴ信号の発生時にコンパレータ８４の出力が「Ｈ」であるため、ＮＡＮＤゲート８５が開き、ＩＴＯＰＳＴ信号がカウンタ８３のクロックに供給される。その結果、ＩＴＯＰＳＴ信号の発生により基準クロックＳＰは「Ｌ」レベルに変化し、ＩＴＯＰＳＴ信号に応じて次の仮想主走査記録周期を発生させることになる。
【０１１３】
また、カウンタ８１はＩＴＯＰＳＰ信号の発生により「０」にリセットされ、ＩＴＯＰＳＴ信号に対応して主走査タイミング信号ｂがｂ´として発生するようになる。この結果ＩＴＯＰＳＴ信号の入力以外の基準クロックＳＰの「Ｈ」区間は通常の仮想主走査記録周期ＴＢＤ′よりＴ（ｂ）Ｆだけ短いＴ（ａ）Ｂとなる。
【０１１４】
また、図１１の（ｉｉ）は、図８の（ｉｖ）に対応したもので、基準クロックＳＰが「Ｌ」の区間で入力されたＩＴＯＰ信号の立上りに対して現在カウント中の仮想主走査記録周期に対応する主走査タイミング信号ｂを再度ｂ´として発生させるように基準クロックＳＰの位相調整をした場合を示している。
【０１１５】
この場合、図８の（ｉｖ）で説明したように、ＩＴＯＰＳＴ信号の発生に対して現在カウンタ８１でカウント中の仮想主走査記録周期の先頭の主走査タイミング信号ｂまでの時間はＴ（ｂ）Ｂで、次の主走査タイミング信号ａ＋１までの時間はＴ（ａ＋１）Ｆであり、Ｔ（ｂ）Ｂ＞Ｔ（ａ＋１）Ｆ出なので、ＩＴＯＰ信号の立上り信号ＩＴＯＰＳＴ信号に対して最近傍の主走査タイミング信号であるｂを対応させるようにＳＰ信号の位相を調整している。
【０１１６】
また、Ｔ（ｂ）Ｂ＜Ｔ（ａ＋１）Ｆ、即ちＩＴＯＰＳＴ信号に対して主走査タイミング信号ｂが最近傍であることは、ＩＴＯＰＳＴ信号発生時にコンパレータ８４の出力が「Ｌ」であることで検出している。
【０１１７】
このケースではＩＴＯＰＳＴ信号の発生時にコンパレータ８４の出力が「Ｌ」であるため、ＮＡＮＤゲート８５が開かず、ＩＴＯＰＳＴ信号がカウンタ８３のクロックに供給されない。その結果、ＩＴＯＰＳＴ信号が発生しても基準クロックＳＰは「Ｌ」レベルのままで、ＩＴＯＰＳＴ信号に応じて現在の仮想主走査記録周期を再度開始することになる。
【０１１８】
また、カウンタ８１はＩＴＯＰＳＴ信号の発生により「０」にリセットされ、ＩＴＯＰＳＴ信号に対応して主走査タイミング記号ｂがｂ´として発生するようになる。この結果ＩＴＯＰＳＴ信号の入力に対応した基準クロックＳＰの「Ｈ」区間は通常の主走査記録周期ＴＢＤ′よりＴ（ｂ）Ｂだけ長いＴＢＤ′＋Ｔ（ｂ）Ｂとなる。
【０１１９】
なお、本実施形態ではポリゴンモータ１１７の１回転でＦＧ信号は４つ発生し、ＦＧ信号１個で主記録走査ライン２ラインに相当する。
【０１２０】
以上より、副走査同期信号ＩＴＯＰに対してポリゴンモータ１１７のＦＧ信号を合わせる場合は、従来では最大でプラスマイナス「１」ライン分の位相調整が必要であったが、本実施形態ではＦＧパルス及び基準クロックＳＰの１周期内を２ラインの仮想主走査記録周期で分割して、各々の主走査記録周期毎に主走査タイミングを決定して、ＩＴＯＰ入力に対して主走査記録タイミングを位相合わせするように構成したので、最大プラスマイナス「０．５」ライン分の位相調整ですみ、最短時間でポリゴンモータ１１７の回転位相の調整を行うことができるので、色ずれのない高品位なカラー画像を安定して形成することができる。
【０１２１】
また、この際の位相調整の誤差は、ＩＴＯＰ信号を発振器１１１からクロックでラッチする精度で決まり、最大でも発振器１１１のクロック「１」クロック分の誤差で済む。
【０１２２】
本実施形態では、発振器１１１の周波数はライン記録周波数の２５６倍であるので、１ラインの１／２５６の誤差で色ずれ補正が行われる。
【０１２３】
よって、色ずれが目立たないためには最大でも色ずれ量を１／１０ラインにおさえる必要が有る。そのためＰＬＬの基準クロックＳＰを発信する発振器１１１からのクロック周波数はライン記録周波数（主走査開始基準信号ＢＤの周波数）の２桁（１０倍）以上の周波数にする。
【０１２４】
また、仮想的な主走査タイミング信号ＢＤ´と実際の主走査ライン同期信号ＢＤは、ポリゴンモータ１１７のモータ軸に固定して取り付けられるロータ着磁パターンとポリゴンミラー３の取り付け位相分だけ常にずれた関係になるため、感光ドラム５に対するライン記録もＩＴＯＰ信号に対して色毎に常に一定の関係で潜像形成されるので、記録画像の色ずれがなくなる。
【０１２５】
図１２は、図１に示したカウンタ８３からの基準クロックＳＰ及び基準クロックＳＰにより定義される主走査タイミング信号ＢＤ′の関係を示すタイミングチャートである。
【０１２６】
図において、（ｉ）は、主走査タイミング信号ＢＤ´を仮想主走査記録周期ＴＢＤ′の先頭に定義している場合（本実施形態の場合）を示し、（ｉｉ）は、主走査タイミング信号ＢＤ´を仮想主走査記録周期ＴＤＢ′の先頭からｔ遅延した位置に定義している場合を示す。
【０１２７】
以上より、回転多面鏡の面数は、回転多面鏡駆動手段が１回転で発生する基準クロック数もしくは基準クロックと位相合せされるＦＧパルス数の整数倍とし、上記基準クロック発生手段は、基準クロックの一周期毎に、基準クロック一周期内を上記整数で分割した主走査記録周期を仮想的に決定するとともに、その各仮想主走査記録周期毎の主走査タイミングを決定し、前記色毎の副走査同期信号発生手段からの副走査同期信号の入力に応じて、その時点で発生している基準クロックに対応した複数の仮想主走査記録周期毎の主走査タイミングの中で、時間的に最近傍の主走査タイミングを決定し、その最近傍の主走査タイミングが副走査同期信号入力に対して常に一定の位相になるように基準クロックの発生を制御することができる。
【０１２８】
本実施形態では、ＰＬＬの基準クロックＳＰ周期ＴＳＰ内に２ライン分の仮想主走査記録周期ＴＢＤ′および主走査タイミング信号ＢＤ´が定義されており、この仮想主走査記録周期中に主走査タイミング信号ＢＤ´の位相は（ｉ）に示すように仮想主走査記録周期ＴＢＤ′のどこの位置であっても、一定の位置であれば構わない。
【０１２９】
また、本実施形態では副走査信号ＩＴＯＰの立上りに対するＰＬＬ基準クロックＳＰの位相合わせは図１０，図１１に示したようにフリップフロップ回路１１２，１１３でＩＴＯＰＳＴ信号を発生する時間分（約１クロック）遅れるが、この遅れ量はＩＴＯＰ信号に対して発振器１１１のクロックで所定のクロック数であればいくつであっても良い。
【０１３０】
〔第２実施形態〕
上記第１実施形態においては、ポリゴンミラー３の面数が「８」で、ポリゴンモータ１１７の１回転で発生するＦＧ信号のパルス数が「４」となるように構成したが、ポリゴンミラーの面数が「８」で、ポリゴンモータの１回転で発生するＦＧ信号のパルス数が「２」となるように構成してもよい。以下、その実施形態ついて説明する。
【０１３１】
図１３は、本発明の第２実施形態を示す画像形成装置の構成を説明する図であり、図１と同一のものには同一の符号を付してある。
【０１３２】
図において、２１７はポリゴンモータで、軸支される例えば８面のポリゴンミラー３を回転駆動する。２８１は例えば７ビットのアップカウンタ（７ｂｉｔＵＰカウンタ）で、発振器１１１からのクロック信号を計数し、その計数値をコンパレータ２８４に出力すると共に、主走査１ライン相当の期間を「０〜１２７」までアップカウントし、「１２７」に達した時点でＮＯＲ回路８２に１クロック分の「Ｌ」のＲＣ出力（後述するＢＤ′信号となる）をする。また、前記ＩＴＯＰＳＴ信号は、アップカウンタ２８１のリセット信号となっている。
【０１３３】
コンパレータ２８４は、Ａ入力されるアップカウンタ２８１のクロック計数値とＢ入力される固定値「６３」とを比較して、主走査１ライン相当の時間の前半部を計数していること（Ａ入力されるクロック計数値≦Ｂ入力される固定値「６３」）を検出して「Ｌ」をＮＡＮＤ回路８５に出力し、主走査１ライン相当の時間の後半部を計数していること（Ａ入力されるクロック計数値＞Ｂ入力される固定値「６３」）を検出して「Ｈ」をＮＡＮＤ回路８５に出力する。
【０１３４】
２８３は２ビットのダウンカウンタ（２ｂｉｔ  ｄｏｗｎカウンタ）で、ＮＯＲ回路８２によるアップカウンタ２８１及びＮＡＮＤ回路８５から出力信号（ＢＤ′信号の位相差を決定する）の負論理和（後述する−ＢＤ′信号となる）をＣＬＫ入力し、上位ビットＱＢ出力からポリゴンモータ２１７をＰＬＬ制御するための基準クロック（ＣＬＫ）ＳＰ（−ＢＤ′信号に基づいて生成される）をＰＬＬ回路１１６に出力する。
【０１３５】
なお、カウンタ２８１を７ビットのアップカウンタに、コンパレータ２８４のしきい値を「６３」に、ダウンカウンタ２８３を２ビットのダウンカウンタにし上位ビット出力ＱＢを基準クロックＳＰとして用いる上記構成により、ポリゴンモータ２１７の回転（主走査速度）が第１実施形態の場合と同じになる。
【０１３６】
図１４は、図１３に示したポリゴンモータ２１７の構成を説明する図であり、図１と同一のものは同一の符号を付してある。
【０１３７】
図において、２３１はポリゴンモータ２１７のロータで、永久磁石に１回転当たり２組の磁極パターンが着磁されてされている。従って、ＦＧセンサ３２及び波形整形回路３３で生成されるＦＧパルスは、ポリゴンモータ２１７の１回転当たり２パルス出力されるように構成されており、ＢＤ信号はＦＧパルスが１個出力される間に４個出力される構成になっている。
【０１３８】
図１５は、図１４に示したＢＤセンサ６からのＢＤ信号と波形整形回路３３からのＦＧ信号との関係を説明するタイミングチャートであり、（ｉ）はＢＤ信号とＦＧ信号との位相差がない場合を示し、（ｉｉ）はＢＤ信号とＦＧ信号との位相差がある場合を示している。
【０１３９】
図１４に示したように、ポリゴンミラー３は８面で、ロータ２３１の磁極パターンが１回転当たり２個のＦＧパルスを発生するので、ＦＧ信号が１個出力される間にＢＤ信号は４個出力される。
【０１４０】
また、図において、Ｔ０は位相差で、ＢＤ信号はＦＧ信号を基準にして位相差時間Ｔ０をもって出力される。さらに、位相差時間Ｔ０は、ポリゴンミラー３のポリゴンモータ２１７への取り付け角度により変わり、一度、ポリゴンミラー３とポリゴンモータ２１７とを組み付けて固定すれば、位相差時間Ｔ０は変化することはない。なお、ポリゴンミラー３とポリゴンモータ２１７の取り付け角度によっては、（ｉ）に示すように位相差が「０」となる場合もある。この位相差は常に一定ならば「０」であってもＴ０であってもよい。
【０１４１】
また、ポリゴンモータ２１７の１回転当たりのＦＧパルス数＝ポリゴンミラー３の面数／ｎ（ｎは自然数）の関係が成り立てば、この位相差時間Ｔ０は常に一定となる。本実施形態ではポリゴンモータ２１７が１回転する間に等間隔で発生するＦＧパルス数（本実施形態の場合は「２」）をポリゴンミラー３の面数（本実施形態の場合は「８」）の「４分の１」としている（即ち、ｎ＝「４」の場合）。
【０１４２】
図１６は、図１３に示した各部の信号タイミングを説明するタイミングチャートであり、図１５と同一のものには同一の符号を付してある。
【０１４３】
図において、ＴＦＧはＦＧ信号周期である。ＴＢＤ′は仮想主走査記録周期で、ＦＧ信号周期ＴＦＧはポリゴンミラー３の４面分の回転に相当するため、ＦＧ信号の立ち上がり（ＦＧ信号の周期ＴＦＧ）に対して仮想的な主走査周期として４ライン（４周期）定義されている。ＢＤ′は主走査タイミング信号で、前記定義された仮想走査記録周期ＴＢＤ′内の先頭に定義されている。ＴＳＰはＰＬＬ基準クロックＳＰの周期で、ＦＧ信号周期ＴＦＧと等しい関係になっている。
【０１４４】
実際にＢＤセンサ６で検出されるＢＤ信号とＦＧ信号との位相差はポリゴンミラー３のポリゴンモータ２１７への取り付け角度で決り、図１５の（ｉ），（ｉｉ）で示したようにＦＧ信号に対して所定の位相差Ｔ０で発生する。そのため仮想主走査記録周期ＴＢＤ′内の主走査タイミング信号ＢＤ′（ＢＤ′信号）と実際のＢＤ信号とは常に所定の位相関係Ｔ０になる。なお、仮想主走査記録周期ＴＢＤ′内の主走査タイミングは、前記主走査タイミング信号ＢＤ′に対して所定の位相のものであれば良く主走査タイミング信号ＢＤ′に限定されるものではない。
【０１４５】
以下、図１７のタイミングチャートを参照して、ＢＤ′信号をＩＴＯＰ信号に合せる処理について説明する。
【０１４６】
図１７は、図１３に示したセンサ９からのＩＴＯＰ信号と波形整形回路３３からのＦＧ信号及びＦＧ信号により定義される主走査タイミング信号ＢＤ′との関係を説明するタイミングチャートである。
【０１４７】
なお、繰返しになるがポリゴンミラー３が８面のためポリゴンモータ２１７は１回転（即ちＦＧ信号２つ）で８つのＢＤ′信号が定義され、本実施形態ではＦＧ信号とＢＤ′信号の１つを同位相として定義している。
【０１４８】
図において、ａはＦＧ信号の立ち上がりで定義されるＢＤ′信号を示し、次の主走査タイミング信号をａに近いほうから順々にｂ，ｃ，ｄと示す。また、ａ＋１はＢＤ′信号ａの１つ後のＦＧ信号の立ち上がりで定義されるＢＤ′信号を示し、次の主走査タイミング信号をｂ＋１として示す。
【０１４９】
また、−ＢＤ′はＢＤ′信号をＩＴＯＰ信号に合せて位相調整したＢＤ′信号を示し、−ＦＧはＦＧ信号をＩＴＯＰ信号に合せて位相調整したＦＧ信号を示す。さらに、ＢＤ′信号ｘ（不図示）に対してＴ（ｘ）Ｂとは、ＢＤ′信号ｘからＢＤ′信号ｘの後方に入力されるＩＴＯＰ信号までの時間を示し、Ｔ（ｘ）Ｆとは、ＢＤ′信号ｘの前方に入力されるＩＴＯＰ信号からＢＤ′信号ｘまでの時間を示す。
【０１５０】
特に、（ｉ）は、ＩＴＯＰ信号が、ＢＤ′信号ａと１つ後のＢＤ′信号ｂの間に入力され、ＩＴＯＰ信号の近傍のＢＤ′信号ａとｂの関係が、Ｔ（ａ）Ｂ＜Ｔ（ｂ＋１）Ｆとなる場合である。
【０１５１】
よって、ＢＤ′信号ａがＩＴＯＰ信号の最近傍となるため、ＦＧ信号−ＦＧ（−ＦＧ信号），ＢＤ信号−ＢＤ′（−ＢＤ′信号）で示すようにＩＴＯＰ信号の立上がり位相に対して主走査タイミング信号（ＢＤ′信号）ａの位相を合わせてａ′，ｂ′，ｃ′，ｄ′，ａ＋１′，ｂ＋１′となるように、ＩＴＯＰ信号の立上がり以降のＦＧ信号の位相調整を行う。
【０１５２】
また、（ｉｉ）は、ＩＴＯＰ信号が、ＢＤ′信号ａと１つ後のＢＤ′信号ｂの間に入力され、ＩＴＯＰ信号の近傍のＢＤ′信号ａとｂの関係が、Ｔ（ａ）Ｂ＞Ｔ（ｂ）Ｆとなる場合である。
【０１５３】
よって、ＢＤ′信号ｂがＩＴＯＰ信号の最近傍となるため、ＦＧ信号−ＦＧ，ＢＤ信号−ＢＤ′で示すようにＩＴＯＰ信号の立上がり位相に対して主走査タイミング信号（ＢＤ′信号）ｂの位相を合わせてｂ′，ｃ′，ｄ′，ａ＋１′，ｂ＋１′となるように、ＩＴＯＰ信号の立上がり以降のＦＧ信号の位相調整を行う。
【０１５４】
さらに、（ｉｉｉ）は、ＩＴＯＰ信号が、ＢＤ′信号ｂと１つ後のＢＤ′信号ｃの間に入力され、ＩＴＯＰ信号の近傍のＢＤ′信号ｂとｃの関係が、Ｔ（ｂ）Ｂ＜Ｔ（ｃ）Ｆとなる場合である。
【０１５５】
よって、ＢＤ′信号ｂがＩＴＯＰ信号の最近傍となるため、ＦＧ信号−ＦＧ，ＢＤ信号−ＢＤ′で示すようにＩＴＯＰ信号の立上がり位相に対して主走査タイミング信号（ＢＤ′信号）ｃの位相を合わせてｃ′，ｄ′，ａ＋１′，ｂ＋１′となるように、ＩＴＯＰ信号の立上がり以降のＦＧ信号の位相調整を行う。
【０１５６】
また、（ｉｖ）は、ＩＴＯＰ信号が、ＢＤ′信号ｂと１つ後のＢＤ′信号ｃの間に入力され、ＩＴＯＰ信号の近傍のＢＤ′信号ｂとｃの関係が、Ｔ（ｂ）Ｂ＜Ｔ（ｃ）Ｆとなる場合である。
【０１５７】
よって、ＢＤ′信号ｃがＩＴＯＰ信号の最近傍となるため、ＦＧ信号−ＦＧ，ＢＤ信号−ＢＤ′で示すようにＩＴＯＰ信号の立上がり位相に対して主走査タイミング信号（ＢＤ′信号）ｃの位相を合わせてｃ′，ｄ′，ａ＋１′，ｂ＋１′となるように、ＩＴＯＰ信号の立上がり以降のＦＧ信号の位相調整を行う。
【０１５８】
以上により、各記録色毎にセンサ９により出力されるＩＴＯＰ信号に対してＦＧ信号により定義される仮想的な主走査同期信号ＢＤ′のなかでＩＴＯＰ信号の入力に最近傍のものをＩＴＯＰ信号の位相に合わせることにより、ＩＴＯＰ信号に合せたＦＧ信号の位相調整を最小に抑え、ポリゴンモータ２１７の回転位相の調整を最短時間に完了して、色ずれのない高品位なカラー画像を安定して形成することができる。
【０１５９】
また、定常回転状態では基準クロックＳＰとＦＧ信号の位相も周期も合致する。即ち、図１６に示したようにＦＧ信号と基準クロックＳＰは等価の信号として考えられ、ＦＧ信号と同様に、基準クロックＳＰに対しても仮想主走査記録周期ＴＢＤ′や主走査タイミング信号ＢＤ′が定義される。
【０１６０】
その結果、図１７で示したＦＧ信号に対して定義される仮想的な主走査タイミング信号ＢＤ′をＩＴＯＰ信号に合わせる動作は、ＰＬＬの基準クロックＳＰに対して仮想的な主走査タイミング信号ＢＤ′を定義し、ＩＴＯＰ信号に対して基準クロックＳＰの位相を変えて、仮想的な主走査タイミング信号ＢＤ′をＩＴＯＰ信号に合わせることにより行われる。
【０１６１】
以下、図１８のタイミングチャートを参照して、基準クロックＳＰの位相をＩＴＯＰ信号に合せるための制御動作について説明する。
【０１６２】
図１８は、図１３に示したセンサ９からのＩＴＯＰ信号とカウンタ２８３からの基準クロックＳＰ及び基準クロックＳＰにより定義される主走査タイミング信号ＢＤ′との関係を説明するタイミングチャートである。
【０１６３】
図において、ａはＦＧ信号の立ち上がりで定義されるＢＤ′信号を示し、次の主走査タイミング信号をａに近いほうから順々にｂ，ｃ，ｄと示す。また、ａ＋１はＢＤ′信号ａの１つ後のＦＧ信号の立ち上がりで定義されるＢＤ′信号を示し、次の主走査タイミング信号をｂ＋１と示す。
【０１６４】
また、−ＳＰは基準クロックＳＰをＩＴＯＰ信号に合せて位相調整した基準クロックＳＰ信号を示し、−ＢＤ′はＢＤ′信号をＩＴＯＰ信号に合せて位相調整したＢＤ′信号を示す。さらに、ＢＤ′信号ｘ（不図示）に対してＴ（ｘ）Ｂとは、ＢＤ′信号ｘからＢＤ′信号ｘの後方に入力されるＩＴＯＰ信号までの時間を示し、Ｔ（ｘ）Ｆとは、ＢＤ′信号ｘの前方に入力されるＩＴＯＰ信号からＢＤ′信号ｘまでの時間の示す。
【０１６５】
以下、基準クロックＳＰの位相調整について具体的に説明する。
【０１６６】
まず、ＰＬＬの基準クロックＳＰ周期内で４ライン分定義される仮想的な主走査記録周期毎の先頭に決定される主走査タイミング信号ＢＤ´が定義される。ＩＴＯＰ信号の入力時に発生している基準クロックＳＰ内の仮想的な主走査タイミング信号ＢＤ´の中で、ＩＴＯＰ信号の立上り入力に最近傍のものを選択し、ＳＰ信号−ＳＰ（−ＳＰ信号），ＢＤ信号−ＢＤ´（−ＢＤ′信号）に示すようにＩＴＯＰ信号の立上り以降は選択された主走査タイミング信号ＢＤ´がＩＴＯＰ信号立上りに来るように、ＩＴＯＰ信号の立上りに対して基準クロックＳＰの発生位相を制御する。
【０１６７】
特に、（ｉ）は、ＩＴＯＰ信号が、ＢＤ′信号ａと１つ後のＢＤ′信号ｂの間に入力され、ＩＴＯＰ信号の近傍のＢＤ′信号ａとｂの関係が、Ｔ（ａ）Ｂ＜Ｔ（ｂ）Ｆとなる場合であり、図１７の（ｉ）に対応する。
【０１６８】
よって、ＢＤ′信号ａがＩＴＯＰ信号の最近傍となるため、ＳＰ信号−ＳＰ，ＢＤ信号−ＢＤ′で示すようにＩＴＯＰ信号の立上がり位相に対して主走査タイミング信号（ＢＤ′信号）ａの位相を合わせてａ′，ｂ′，ｃ′，ｄ′，ａ＋１′，ｂ＋１′となるように、ＩＴＯＰ信号の立上がり以降の基準クロックＳＰの位相調整を行う。
【０１６９】
また、（ｉｉ）は、ＩＴＯＰ信号が、ＢＤ′信号ａと１つ後のＢＤ′信号ｂの間に入力され、ＩＴＯＰ信号の近傍のＢＤ′信号ａとｂの関係が、Ｔ（ａ）Ｂ＞Ｔ（ｂ）Ｆとなる場合であり、図１７の（ｉｉ）に対応する。
【０１７０】
よって、ＢＤ′信号ｂがＩＴＯＰ信号の最近傍となるため、ＳＰ信号−ＳＰ，ＢＤ信号−ＢＤ′で示すようにＩＴＯＰ信号の立上がり位相に対して主走査タイミング信号（ＢＤ′信号）ｂの位相を合わせてｂ′，ｃ′，ｄ′，ａ＋１′，ｂ＋１′となるように、ＩＴＯＰ信号の立上がり以降の基準クロックＳＰの位相調整を行う。
【０１７１】
さらに、（ｉｉｉ）は、ＩＴＯＰ信号が、ＢＤ′信号ｂと１つ後のＢＤ′信号ｃの間に入力され、ＩＴＯＰ信号の近傍のＢＤ′信号ｂとｃの関係が、Ｔ（ｂ）Ｂ＜Ｔ（ｃ）Ｆとなる場合であり、図１７の（ｉｉｉ）に対応する。
【０１７２】
よって、ＢＤ′信号ｂがＩＴＯＰ信号の最近傍となるため、ＳＰ信号−ＳＰ，ＢＤ信号−ＢＤ′で示すようにＩＴＯＰ信号の立上がり位相に対して主走査タイミング信号（ＢＤ′信号）ｂの位相を合わせてｂ′，ｃ′，ｄ′，ａ＋１′，ｂ＋１′となるように、ＩＴＯＰ信号の立上がり以降の基準クロックＳの位相調整を行う。
【０１７３】
また、（ｉｖ）は、ＩＴＯＰ信号が、ＢＤ′信号ｂと１つ後のＢＤ′信号ｃの間に入力され、ＩＴＯＰ信号の近傍のＢＤ′信号ｂとｃの関係が、Ｔ（ｂ）Ｂ＞Ｔ（ｃ）Ｆとなる場合であり、図１７の（ｉｖ）に対応する。
【０１７４】
よって、ＢＤ′信号ｂがＩＴＯＰ信号の最近傍となるため、ＳＰ信号−ＳＰ，ＢＤ信号−ＢＤ′で示すようにＩＴＯＰ信号の立上がり位相に対して主走査タイミング信号（ＢＤ′信号）ｃの位相を合わせてｂ′，ｃ′，ｄ′，ａ＋１′，ｂ＋１′となるように、ＩＴＯＰ信号の立上がり以降の基準クロックＳＰの位相調整を行う。
【０１７５】
以上により、各記録色毎にセンサ９により出力されるＩＴＯＰ信号に対して基準クロックＳＰにより定義される仮想的な主走査同期信号ＢＤ′のなかでＩＴＯＰ信号の入力に最近傍のものをＩＴＯＰ信号の位相に合わせることにより、ＩＴＯＰ信号に合せた基準クロックＳＰの位相調整を最小に抑えることができる。
【０１７６】
また、該調整された基準クロックＳＰとポリゴンモータ２１７のＦＧ信号の位相が合うようにＰＬＬ回路１１６が、ポリゴンモータ２１７の駆動制御を行うことにより、各記録色毎にセンサ９により出力されるＩＴＯＰ信号に対して、ＦＧ信号により定義される仮想的な主走査同期信号ＢＤ′のなかでＩＴＯＰ信号の入力に最近傍のものをＩＴＯＰ信号の位相に合わせるようなポリゴンモータ２１７の回転位相の調整を最短時間に完了して、色ずれのない高品位なカラー画像を安定して形成することができる。
【０１７７】
以下、図１９〜図２４を参照して、ＩＴＯＰ信号の入力による基準クロックＳＰの位相調整動作について説明する。
【０１７８】
図１９は、図１３に示した各部の動作を説明するタイミングチャートである。
【０１７９】
図において、アップカウンタ２８１は、前述のように発振器１１１から「６４５．０３９３７ｋＨＺ」のクロックが入力され、「０〜１２７」まで「１２８」のクロック（仮想主走査記録周期ＴＢＤ′）をカウントする。
【０１８０】
アップカウンタ２８１が「１２７」にカウントアップすると（即ち、仮想主走査記録周期ＴＢＤ′の終了時に）、１クロック分の「Ｌ」のＲＣ出力がされ、負論理のＯＲゲート（ＮＯＲゲート）８２を介して、ＳＰ信号を出力する２ビットのダウンカウンタ２８３にクロック入力されて、ダウンカウンタ２８３のＱＢ出力からは仮想主走査記録周期ＴＢＤ′の４ライン分を１周期とする（即ち、ＦＧ信号と同一周期の）基準クロックＳＰが出力される。
【０１８１】
このように、本実施形態ではダウンカウンタ２８３のＱＢ出力がＦＧ信号に対応するＰＬＬの基準クロックＳＰであり、基準クロックＳＰの１周期中に４回りする７ｂｉｔのアップカウンタ２８１で主走査記録周期ＴＢＤ′を仮想的に決定している。また、主走査タイミング信号ＢＤ′はアップカウンタ２８１が「０」になった場合（即ち、仮想主走査記録周期ＴＢＤ′の開始時に）に発生するものと定義している。さらに、コンパレータ２８４はアップカウンタ２８１が１周期の前半部（「０〜６３」）を計数している場合には「Ｌ」を出力し、１周期の後半部（「６３〜１２７」）を計数している場合に「Ｈ」を出力する。
【０１８２】
ここで、コンパレータ２８４の出力が「Ｌ」の区分でＩＴＯＰ信号が入力された場合は、ＩＴＯＰ信号入力時にアップカウンタ２８１でカウント中の仮想主走査記録周期ＴＢＤ′の先頭の主走査タイミング信号ＢＤ´（すでに発生済み）を、入力されたＩＴＯＰ信号の立上りに対して再度発生するように、アップカウンタ２８１を「０」に戻す（リセットする）ことで基準クロックＳＰの位相調整を行う。
【０１８３】
一方、コンパレータ２８４の出力が「Ｈ」の区間にＩＴＯＰ信号が入力された場合は、現在アップカウンタ２８１でカウント中の仮想主走査記録周期ＴＢＤ′の次の周期の先頭の主走査タイミング信号ＢＤ´の方が近いので、入力されたＩＴＯＰ信号の立上りに対して次の仮想主走査記録周期ＴＢＤ′を対応させるようにアップカウンタ２８１を「０」に戻し、ダウンカウンタ２８３へのＣＬＫ入力によりのダウンカウンタ２８３のＱＡ出力を反転させることで基準クロックＳＰの位相調整を行う。
【０１８４】
図２０〜図２３は、図１３に示した各部の動作を説明するタイミングチャートであり、図１８と同一ものには同一の符号を付してある。
【０１８５】
特に、図２０は、図１８の（ｉ）に対応したもので、ＳＰ信号が「Ｈ」の区間で入力されたＩＴＯＰ信号の立上りに対して現在アップカウンタ２８１がカウント中の仮想主走査記録周期に対応する主走査タイミング信号ａ（既に発生済）を再度ａ´として発生されるようにＳＰ信号の位相調整をした場合を示している。
【０１８６】
この場合、図１８の（ｉ）で説明したように、ＩＴＯＰ信号の立上り検出信号ＩＴＯＰＳＴ信号の発生に対して現在アップカウンタ２８１でカウント中の仮想主走査記録周期の先頭の主走査タイミング信号ａまでの時間はＴ（ａ）Ｂで、次の主走査タイミング信号ｂまでの時間はＴ（ｂ）Ｆであり、Ｔ（ａ）Ｂ＜Ｔ（ｂ）Ｆなので、ＩＴＯＰ信号の立上り信号ＩＴＯＰＳＴ信号に対して最近傍の主走査タイミング信号であるａを対応させるようにＳＰ信号の位相調整を行っている。
【０１８７】
また、Ｔ（ａ）Ｂ＜Ｔ（ｂ）Ｆ、即ちＩＴＯＰＳＴ信号に対して主走査タイミング信号ａが最近傍であることは、ＩＴＯＰＳＴ信号発生時にコンパレータ２８４の出力が「Ｌ」であることで検出している。
【０１８８】
このケースではＩＴＯＰＳＴ信号発生時にコンパレータ２８４の出力が「Ｌ」であるため、ＮＡＮＤゲート８５が開かず、ダウンカウンタ２８３のクロックに供給されない。その結果、ＩＴＯＰＳＴ信号が発生してもカウンタ２８３のＱＡ出力はＨレベルのままで、ＩＴＯＰＳＴ信号に応じて現在の仮想主走査記録周期を再度開始することになる。
【０１８９】
また、カウンタ２８１はＩＴＯＰＳＴ信号の発生により「０」にリセットされ、ＩＴＯＰＳＴ信号に対応して主走査タイミング信号ａがａ´として発生するようになる。この結果ＩＴＯＰＳＴ信号の入力に対応したＳＰ信号の「Ｈ」区間は通常の仮想主走査記録周期ＴＢＤ′×２よりＴ（ａ）Ｂだけ長い２ＴＢＤ′＋Ｔ（ａ）Ｂとなる。
【０１９０】
なお、ＩＴＯＰ信号入力をフリップフロップ回路１１２，１１３で「２」ロック遅延させ、ＩＴＯＰ信号の立上りをフリップフロップ回路１１２のＱ出力が「Ｈ」でフリップフロップ回路１１３のＱ出力が「Ｌ」であることをＡＮＤゲート１１４で検出してＩＴＯＰ信号の立上り検出信号ＩＴＯＰＳＴ信号を発生させる。
【０１９１】
また、図２１は、図１８の（ｉｉ）に対応したもので、ＳＰ信号が「Ｈ」の区間で入力されたＩＴＯＰ信号の立上りに対して次の仮想主走査記録周期に対応する主走査タイミング信号ｂ´を発生させるようにＳＰ信号の位相調整をした場合を示している。
【０１９２】
この場合、図１８の（ｉｉ）で説明したように、ＩＴＯＰ信号の立上り検出信号ＩＴＯＰＳＴ信号の発生に対して現在アップカウンタ２８１でカウント中の仮想主走査記録周期の先頭の主走査タイミング信号ａまでの時間はＴ（ａ）Ｂで、次の主走査タイミング信号ｂまでの時間はＴ（ｂ）Ｆであり、Ｔ（ａ）Ｂ＞Ｔ（ｂ）Ｆなので、ＩＴＯＰ信号の立上り信号ＩＴＯＰＳＴ信号に対して最近傍の主走査タイミング信号ｂを対応させるようにＳＰ信号の位相調整を行っている。
【０１９３】
また、Ｔ（ａ）Ｂ＞Ｔ（ｂ）Ｆ、即ち主走査タイミング信号ｂが最近傍であることはＩＴＯＰＳＴ信号発生時にコンパレータ２８４の出力がＨであることで検出している。
【０１９４】
このケースではＩＴＯＰＳＴ信号の発生時にコンパレータ２８４の出力が「Ｈ」であるため、ＮＡＮＤゲート８５が開き、ＩＴＯＰＳＴ信号がダウンカウンタ２８３のクロックに供給される。その結果、ＩＴＯＰ信号の発生によりカウンタ２８３のＱＡ出力は「Ｌ」レベルに変化し、ＩＴＯＰＳＴ信号に応じて次の仮想主走査記録周期を発生させたことになる。
【０１９５】
また、カウンタ２８１はＩＴＯＰＳＴ信号の発生により「０」にリセットされ、ＩＴＯＰＳＴ信号に対応して主走査タイミング信号ｂがｂ´として発生するようになる。この結果ＩＴＯＰＳＴ信号の入力以前のＳＰ信号の「Ｈ」区間は、通常の仮想主走査記録周期ＴＢＤ′×２よりＴ（ｂ）Ｆだけ短いＴ（ａ）Ｂ＋ＴＢＤ′となる。
【０１９６】
さらに、図２２は、図１８の（ｉｉｉ）に対応したもので、ＳＰ信号が「Ｈ」の区間で入力されたＩＴＯＰ信号の立上りに対して現在カウント中の仮想主走査記録周期に対応する主走査タイミング信号ｂを再度ｂ´として発生させるようにＳＰ信号の位相調整をした場合を示している。
【０１９７】
この場合、図１８の（ｉｉｉ）で説明したように、ＩＴＯＰ信号の立上り検出信号ＩＴＯＰＳＴ信号の発生に対して現在アップカウンタ２８１でカウント中の仮想主走査記録周期の先頭の主走査タイミング信号ｂまでの間はＴ（ｂ）Ｂで、次の主走査タイミング信号ｃまでの時間はＴ（ｃ）Ｆであり、Ｔ（ｂ）Ｂ＜Ｔ（ｃ）Ｆなので、ＩＴＯＰ信号の立上り信号ＩＴＯＰＳＴ信号に対して最近傍の主走査タイミング信号であるｂを対応させるようにＳＰ信号の位相を調整している。
【０１９８】
また、Ｔ（ｂ）Ｂ＜Ｔ（ｃ）Ｆ、即ちＩＴＯＰＳＴ信号に対して主走査タイミング信号ｂが最近傍であることは、ＩＴＯＰＳＴ信号発生時にコンパレータ２８４の出力が「Ｌ」であることで検出している。
【０１９９】
このケースではＩＴＯＰＳＴ信号の発生時にコンパレータ２８４の出力がであるため、ＮＡＮＤゲート８５が開かず、ＩＴＯＰＳＴ信号がカウンタ２８３のクロックの供給されない。その結果、ＩＴＯＰＳＴ信号が発生してもダウンカウンタ２８３のＱＡ出力は「Ｌ」レベルのままで、ＩＴＯＰ信号に応じて現在の仮想主走査記録周期を再度開始することになる。
【０２００】
また、アップカウンタ２８１はＩＴＯＰＳＴ信号の発生により「０」にリセットされ、ＩＴＯＰＳＴ信号に対応して主走査タイミング信号ｂがｂ´として発生するようになる。この結果ＩＴＯＰＳＴ信号の入力に対応したＳＰ信号の「Ｈ」区間は通常の仮想主走査記録周期ＴＢＤ′×２よりＴ（ｂ）Ｂだけ長い２ＴＢＤ′＋Ｔ（ｂ）Ｂとなる。
【０２０１】
また、図２３は、図１８の（ｉｖ）に対応したもので、ＳＰ信号が「Ｈ」の区間入力されたＩＴＯＰ信号の立上りに対して次の仮想主走査記録周期に対応する主走査タイミング信号ａ´を発生させるようにＳＰ信号の位相調整をした場合を示している。
【０２０２】
この場合、図１８の（ｉｖ）で説明したように、ＩＴＯＰ信号の立上り検出信号ＩＴＯＰＳＴ信号の発生に対して現在ダウンカウンタ２８１でカウント中の仮想主走査記録周期の先頭の主走査タイミング信号ｂまでの時間はＴ（ｂ）Ｂで、次の主走査タイミング信号ｃまでの時間はＴ（ｃ）Ｆであり、Ｔ（ｂ）Ｂ＞Ｔ（ｃ）Ｆなので、ＩＴＯＰ信号の立上り信号ＩＴＯＰＳＴ信号に対して最近傍の主走査タイミング信号ｃを対応させるようにＳＰ信号の位相調整を行っている。
【０２０３】
また、Ｔ（ｂ）Ｂ＞Ｔ（ｃ）Ｆ、即ち次の主走査タイミング信号Ｃが最近傍であることは、ＩＴＯＰＳＴ信号発生時にコンパレータ２８４の出力が「Ｈ」であることで検出している。
【０２０４】
このケースではＩＴＯＰＳＴ信号の発生時コンパレータ２８４の出力「Ｈ」があるため、ＮＡＮＤゲート８５が開き、ＩＴＯＰＳＴ信号がダウンカウンタ２８３のクロックに供給される。その結果、ＩＴＯＰＳＴ信号の発生によりダウンカウンタ２８３のＱＡ出力は「Ｈ」レベルに変化し、ＩＴＯＰＳＴ信号に応じて次の仮想主走査記録周期を発生させたことになる。
【０２０５】
また、アップカウンタ２８１はＩＴＯＰＳＴ信号の発生により「０」にリセットされ、ＩＴＯＰＳＴ信号に対応して主走査タイミング信号ｃがｃ´として発生するようになる。この結果ＩＴＯＰＳＴ信号の入力以前のＳＰ信号の「Ｈ」区間は通常の仮想主走査記録周期ＴＢＤ′×２よりＴ（ｃ）Ｆだけ短いＴ（ｂ）Ｂ＋ＴＢＤ′となる。
【０２０６】
以上、ＳＰ信号が「Ｈ」区間のときにＩＴＯＰ信号が入力された場合を説明したが、ＳＰの「Ｌ」区間にＩＴＯＰ信号が入力された場合も同様な位相調整が行われる。
【０２０７】
また、本実施形態ではポリゴンモータ２１７の１回転でＦＧ信号が２つ発生し、ＦＧ信号１つで主走査記録ライン４ライン（ＢＤ信号４つ）に相当する。
【０２０８】
さらに、従来、副走査同期信号ＩＴＯＰ信号に対してポリゴンモータのＦＧ信号を合わせる場合は、最大でプラスマイナス「２」ライン分の位相調整が必要であったが、本実施形態ではＦＧパルスとＰＬＬ制御を行う基準クロックＳＰ信号の１周期内を４ラインの仮想主走査周期で分割して各々の主走査記録周期毎に主走査タイミングを決定して、ＩＴＯＰ信号入力に対して主走査記録タイミングを合せるように構成したので、最大でプラスマイナス「０．５」ライン分の位相調整ですみ、ポリゴンモータ２１７の回転位相の調整を最短時間で行うことができる。したがって、色ずれのない高品位なカラー画像を安定して形成することができる。
【０２０９】
また、この際の位相調整の誤差は、副走査周期信号ＩＴＯＰ信号を発振器１１１からのクロックでラッチする精度できまり、最大でも発振器１１１のクロックの１クロック分の誤差で済む。
【０２１０】
本実施形態では、発振器１１１の周波数はライン記録周波数の１２８倍であるので、１ラインの１／１２８の誤差で色ずれ補正が行われるが、色ずれが目立たないためには最大でも色ずれ量を１／１０ラインにおさえる必要がある。そのためＰＬＬの基準クロックＳＰを発生する発振器１１１からのクロック周波数はライン記録周波数の２桁（１０倍）以上の周波数にする。
【０２１１】
また、仮想的な主走査タイミング信号ＢＤ´と実際の主走査ライン同期信号ＢＤは、ポリゴンモータ２１７のモータ軸に固定して取り付けられるロータの着磁パターンとポリゴンミラーの取り付け位相分だけ常にずれた関係になるため、感光ドラム５に対するライン記録も副走査同期信号ＩＴＯＰ信号に対して色毎に常に一定の関係で潜像形成されるので、記録画像の色ずれがなくなる。
【０２１２】
図２４は、図１３に示したダウンカウンタ２８３からの基準クロックＳＰ及び基準クロックＳＰにより定義される主走査タイミング信号ＢＤ′の関係を示すタイミングチャートである。
【０２１３】
図において、（ｉ）は、主走査タイミング信号ＢＤ´を仮想主走査記録周期ＴＢＤ′の先頭に定義している場合（本実施形態の場合）を示し、（ｉｉ）は、主走査タイミング信号ＢＤ´を仮想主走査記録周期ＴＢＤ′の先頭からｔ遅延した位置に定義している場合を示す。
【０２１４】
本実施形態では、ＰＬＬの基準クロックＳＰ周期ＴＳＰ内に４ライン分の仮想主走査記録周期ＴＢＤ′および主走査タイミング信号ＢＤ´が定義されており、この仮想主走査記録周期中に主走査タイミング信号ＢＤ´の位相は（ｉ）に示すように仮想主走査記録周期ＴＢＤ′のどこの位置であっても、一定の位置であれば構わない。
【０２１５】
また、本実施形態では副走査信号ＩＴＯＰ信号の立上りに対するＰＬＬ基準クロックＳＰの位相合わせは図２０〜図２３に示したようにフリップフロップ回路１１２，１１３でＩＴＯＰＳＴ信号を発生する時間分（約１クロック）遅れるが、この遅れ量はＩＴＯＰ信号に対して発振器１１１のクロックで所定のクロック数であればいくつであっても良い。
【０２１６】
〔第３実施形態〕
上記第１実施形態及び第２実施形態においては、ＰＬＬ回路１１６で行われるＦＧパルスと基準クロックＳＰとの位相及び周波数を合わせるＰＬＬ制御では、ＦＧパルスの立上りエッジのみを使用して制御するように構成したが、ＦＧパルスの立上りエッジと立下りエッジの両方を使用してＰＬＬ制御するように構成してもよい。以下、その実施形態について説明する。
【０２１７】
図２５は、本発明の第３実施形態を示す画像形成装置の構成を説明する図であり、図１と同一のものには同一の符号を付してある。
【０２１８】
図において、３１７はポリゴンモータで、軸支される例えば８面のポリゴンミラー３を回転駆動する。また、ポリゴンモータ３１７のロータには、永久磁石に１回転当たり２組の磁極パターンが着磁されてされており、ポリゴンモータ３１７の１回転当たり「Ｈ」区間と「Ｌ」区間の比が１：１となるようなＦＧパルスが２つ出力されるように構成されている。
【０２１９】
次に、３１６は位相ロックループ回路（ＰＬＬ回路）で、カウンタ８３からＱＡ出力される基準クロックＳＰとポリゴンモータ３１７より発信されるＦＧパルスとを入力し、基準クロックＳＰの立ち上がりエッジに対して、ＦＧパルスの立上りエッジ及び立下りエッジの両方を合せて、ＦＧパルスと基準クロックＳＰとの位相を常に一致させるように、ポリゴンモータ３１７の駆動を制御する。即ち、ＦＧパルスが１個出力される間に基準クロックＳは２個出力される構成になっている。
【０２２０】
また、ポリゴンミラー３は８面体鏡であるので、ポリゴンモータ３１７の１回転で８つのＢＤ信号を出力する。即ち、ＦＧパルスが１個出力される間にＢＤ信号は４個出力される構成になっている。
【０２２１】
図２６は、ポリゴンモータ３１６によるＦＧパルス及びカウンタ８３による基準クロックＳの関係を示すタイミングチャートである。
【０２２２】
図において、ＴＦＧパルスは、ＦＧ信号周期で、ポリゴンモータ３１７の１回転で２周期となる。ＴＳＰは基準クロックＳＰ周期で、ポリゴンモータ３１７の１回転で４周期となる。
【０２２３】
ＴＢＤ′は仮想主走査記録周期で、ＦＧ信号周期ＴＦＧに対して４ライン（４周期）定義され、即ち、基準クロックＳＰに対して２ライン定義されている。ＢＤ′は主走査タイミング信号で、仮想主走査記録周期ＴＢＤ′の先頭に定義されている。
【０２２４】
以上により、ポリゴンモータ３１７の１回転当たりのＦＧパルス数が前記第１実施形態の半分で第１実施形態と同様の効果が得られる。
【０２２５】
なお、上記実施形態のみにかかわらず、１回当たりのＦＧパルスの数ｎとポリゴンミラー３の面数ｍが「ｍ＝Ｎ×ｎ（Ｎは自然数）」の関係があれば同様の効果が得られることは明らかである。
【０２２６】
なお、上記実施形態では、本発明に係る画像形成装置をカラーＬＢＰに適用する場合について説明したが、特にカラーＬＢＰに限定されるものではなく、ポリゴンミラーを用いて、感光ドラム上を走査して画像記録を行うカラーデジタル複写機に適用してもよい。
【０２２７】
以上のように、前述した実施形態の機能を実現するソフトウエアのプログラムコードを記録した記憶媒体を、システムあるいは装置に供給し、そのシステムあるいは装置のコンピュータ（またはＣＰＵやＭＰＵ）が記憶媒体に格納されたプログラムコードを読出して実行することによっても、本発明の目的が達成されることは言うまでもない。
【０２２８】
この場合、記憶媒体から読み出されたプログラムコード自体が本発明の新規な機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。
【０２２９】
プログラムコードを供給するための記憶媒体としては、例えば、フロッピーディスク，ハードディスク，光ディスク，光磁気ディスク，ＣＤ−ＲＯＭ，ＣＤ−Ｒ，磁気テープ，不揮発性のメモリカード，ＲＯＭ，ＥＥＰＲＯＭ等を用いることができる。
【０２３０】
また、コンピュータが読み出したプログラムコードを実行することにより、前述した実施形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼働しているＯＳ（オペレーティングシステム）等が実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【０２３１】
さらに、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵ等が実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【０２３２】
また、本発明は、複数の機器から構成されるシステムに適用しても、１つの機器からなる装置に適用してもよい。また、本発明は、システムあるいは装置にプログラムを供給することによって達成される場合にも適応できることは言うまでもない。この場合、本発明を達成するためのソフトウエアによって表わされるプログラムを格納した記憶媒体を該システムあるいは装置に読み出すことによって、そのシステムあるいは装置が、本発明の効果を享受することが可能となる。
【０２３３】
さらに、本発明を達成するためのソフトウエアによって表されるプログラムをネットワーク上のデータベースから通信プログラムによりダウンロードして読み出すことによって、そのシステムあるいは装置が、本発明の効果を享受することが可能となる。
【０２３４】
【発明の効果】
以上説明したように、本発明に係る第１〜第４の発明によれば、入力される画像情報に基づく光ビームを偏向して駆動手段により駆動される回転多面体が回転駆動される像担持体上を走査し、前記像坦持体上を走査する光ビームを検知してビーム検知信号を光ビーム検知手段が発生し、前記像担持体に形成される画像が転写される転写体の所定位置を検知して第１のパルス発生手段が第１のパルス信号を発生し、前記回転多面体を駆動する駆動手段の回転に伴って所定数の第２のパルス信号を第２のパルス発生手段が前記ビーム検知信号が複数ライン分発生したときに１つの発生するように発生し、該第２のパルス信号に同期するとともに、前記ビーム検知信号と所定の位相差を有し、前記第２パルス信号の２以上の整数分の１の周期の仮想主走査同期信号を第３のパルス発生手段が発生し、該仮想同期信号に基づいて、周期が前記仮想主走査同期信号の２以上の整数倍であり前記駆動手段の駆動を制御するための基準クロック信号を第４のパルス信号発生手段が発生し、前記第３のパルス信号発生手段が順次発生する仮想主走査同期信号と前記第１のパルス信号との出力タイミングを比較して、前記順次発生する仮想主走査同期信号の中で前記第１のパルス信号の出力タイミングに最近傍の仮想主走査同期信号が前記第１のパルス信号と所定の位相差になるように、前記基準クロック信号の出力タイミングを決定手段が決定し、該決定された出力タイミングに基づいて出力される前記基準クロック信号と前記第２のパルス信号との位相差が一定となるように前記駆動手段の回転速度を制御手段が制御するので、基準クロック信号の位相調整を最小に抑え、駆動手段の回転位相の調整を最短時間に完了することが可能となる。
【０２３６】
従って、簡単な構成で、主走査制御系の基準信号と副走査制御系の基準信号とが所定の位相となるように最小の位相調整を短時間に完了し、色ずれのない高品位なカラー画像を安定して形成することができる等の効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１実施形態を示す画像形成装置の構成を説明する図である。
【図２】図１に示したポリゴンモータの構成を説明する図である。
【図３】図２に示したＢＤセンサからのＢＤ信号と波形整形回路からのＦＧ信号との関係を説明するタイミングチャートである。
【図４】図１に示した各部の信号タイミングを説明するタイミングチャートである。
【図５】図１に示した転写ドラムとＩＴＯＰ信号の関係を示す図である。
【図６】図１に示したセンサからのＩＴＯＰ信号と波形整形回路からのＦＧ信号及びＦＧ信号により定義される主走査タイミング信号ＢＤ′との関係を説明するタイミングチャートである。
【図７】図１に示したＰＬＬ回路によるＦＧ信号位相調整動作を説明するタイミングチャートである。
【図８】図１に示したセンサからのＩＴＯＰ信号とカウンタからの基準クロックＳＰ及び基準クロックＳＰにより定義される主走査タイミング信号ＢＤ′との関係を説明するタイミングチャートである。
【図９】図１に示した各部の動作を説明するタイミングチャートである。
【図１０】図１に示した各部の動作を説明するタイミングチャートである。
【図１１】図１に示した各部の動作を説明するタイミングチャートである。
【図１２】図１に示したカウンタからの基準クロックＳＰ及び基準クロックＳＰにより定義される主走査タイミング信号ＢＤ′の関係を示すタイミングチャートである。
【図１３】本発明の第２実施形態を示す画像形成装置の構成を説明する図である。
【図１４】図１３に示したポリゴンモータの構成を説明する図である。
【図１５】図１４に示したＢＤセンサからのＢＤ信号と波形整形回路からのＦＧ信号との関係を説明するタイミングチャートである。
【図１６】図１３に示した各部の信号タイミングを説明するタイミングチャートである。
【図１７】図１３に示したセンサからのＩＴＯＰ信号と波形整形回路からのＦＧ信号及びＦＧ信号により定義される主走査タイミング信号ＢＤ′との関係を説明するタイミングチャートである。
【図１８】図１３に示したセンサからのＩＴＯＰ信号とカウンタからの基準クロックＳＰ及び基準クロックＳＰにより定義される主走査タイミング信号ＢＤ′との関係を説明するタイミングチャートである。
【図１９】図１３に示した各部の動作を説明するタイミングチャートである。
【図２０】図１３に示した各部の動作を説明するタイミングチャートである。
【図２１】図１３に示した各部の動作を説明するタイミングチャートである。
【図２２】図１３に示した各部の動作を説明するタイミングチャートである。
【図２３】図１３に示した各部の動作を説明するタイミングチャートである。
【図２４】図１３に示したダウンカウンタからの基準クロックＳＰ及び基準クロックＳＰにより定義される主走査タイミング信号ＢＤ′の関係を示すタイミングチャートである。
【図２５】本発明の第３実施形態を示す画像形成装置の構成を説明する図である。
【図２６】ポリゴンモータによるＦＧパルス及びカウンタによる基準クロックＳの関係を示すタイミングチャートである。
【図２７】従来の画像形成装置のレジスト合せ制御の構成を説明する図である。
【図２８】図２７に示した各部の信号タイミングを示すタイミングチャートである。
【符号の説明】
１  画像書き出しタイミング制御回路
２  半導体レーザ
３  ポリゴンミラー
４  ｆ−θレンズ
５  感光ドラム
６  ＢＤセンサ
７  転写ドラム
８  記録用紙
９  センサ
１０  フラグ
１８  外部装置
１９  遅延回路
８１  アップカウンタ
８３  カウンタ
８４  コンパレータ
１１１  発振器
１１２  フリップフロップ回路
１１３  フリップフロップ回路
１１４  ＡＮＤ回路
１１６  ＰＬＬ回路
１１７  ポリゴンモータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0003706714.tif 000017
【図１７】
0003706714.tif 000018
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
0003706714.tif 000023
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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