(57)【特許請求の範囲】
【請求項１】
ＣＰＵから発せられる一定周期の方形波電圧を受けて同電圧波形の立ち上がりエッジと立ち下がりエッジとをそれぞれ検出し、その検出出力を一方と他方のトランジスタに加えて交互にオンとなすとともに、該トランジスタに接続されたラッチングリレーの一方と他方の励磁コイルに駆動電流を流し、同リレーの可動片を上記方形波電圧の半周期ごとに一方の固定接点と他方の固定接点へ切り換え接触させるラッチングリレーの駆動回路において、
上記ＣＰＵから発せられる方形波電圧のロジックレベルを反転して上記方形波電圧の立ち上がりエッジと立ち下がりエッジを立ち下がりエッジと立ち上がりエッジにそれぞれ変換するレベル反転ゲート素子と、
抵抗とコンデンサにより所定の充、放電時定数が設定され、上記ＣＰＵから発せられる方形波電圧の立ち上がりエッジもしくは立ち下がりエッジの時点において上記コンデンサへ充電を開始し、もしくは同コンデンサからの放電を開始する第１の積分回路と、
抵抗とコンデンサにより所定の充、放電時定数が設定され、上記レベル反転ゲート素子から送出される方形波電圧の立ち上がりエッジもしくは立ち下がりエッジの時点において上記コンデンサへ充電を開始し、もしくは同コンデンサからの放電を開始する第２の積分回路と、
上記レベル反転ゲート素子から送出される方形波電圧と上記第１の積分回路における充、放電電圧とを入力となし、上記ＣＰＵから発せられる方形波電圧の立ち上がりエッジに対応した時点において所定時間幅のパルス状電圧を発する第１の駆動パルス形成ゲート素子と、
上記ＣＰＵから発せられる方形波電圧と上記第２の積分回路における充、放電電圧を入力となし、上記ＣＰＵから発せられる方形波電圧の立ち下がりエッジに対応した時点において所定時間幅のパルス状電圧を発する第２の駆動パルス形成ゲート素子とを備え、上記第１及び第２の駆動パルス形成ゲート素子の出力電圧をそれぞれ上記一方と他方のトランジスタに加えてラッチングリレーを駆動することを特徴とするラッチングリレーの駆動回路。
【請求項２】
上記レベル反転ゲート素子はインバータ（ＮＯＴゲート）でなり、上記第１及び第２の駆動パルス形成ゲート素子はそれぞれＡＮＤゲートであることを特徴とする請求項１に記載のラッチングリレーの駆動回路。
【請求項３】
上記レベル反転ゲート素子はそれぞれ一方の入力端子に上記ＣＰＵから方形波電圧が加わり、他方の入力端子は接地された２つのＮＯＲゲートでなり、上記第１及び第２の駆動パルス形成ゲート素子はそれぞれＮＯＲゲートでなることを特徴とする請求項１に記載のラッチングリレーの駆動回路。
【請求項４】
ＣＰＵから発せられる一定周期の方形波電圧を受けて同電圧波形の立ち上がりエッジと立ち下がりエッジをそれぞれ検出し、その検出出力を一方と他方のトランジスタに加えて交互にオンとなすとともに、該トランジスタに接続されたラッチングリレーの一方と他方の励磁コイルに駆動電流を流し、同リレーの可動片を上記方形波電圧の半周期ごとに一方の固定接点と他方の固定接点へ切り換え接触させるラッチングリレーの駆動回路において、
ダイオードへ並列的に接続された充電用抵抗、及び同抵抗に直列的に接続された上記ダイオードの保護抵抗を介して設けられたコンデンサにより所定の充電時定数が設定され、上記ＣＰＵから発せられる方形波電圧の立ち上がりエッジ時点において上記ダイオードをオフの極性とすることにより上記コンデンサへ上記時定数にて充電が開始されるとともに、上記方形波電圧の立ち下がり時点においては上記ダイオードがオンとなることにより同コンデンサの充電電圧がほぼ瞬間的にゼロへ放電する第１の積分回路と、
上記ＣＰＵから発せられる方形波電圧を一方の入力となすとともに上記第１の積分回路におけるコンデンサの端子電圧を他方の入力となし、上記方形波電圧の立ち上がりエッジ時点を起点として所定時間幅のパルス状電圧を発する第１の駆動パルス形成ゲート素子と、
ダイオードへ並列的に接続された充電用抵抗、及び同抵抗に直列的に接続された上記ダイオードの保護抵抗を介して設けられたコンデンサにより所定の放電時定数が設定され、上記ＣＰＵから発せられる方形波電圧の立ち上がりエッジ時点において上記ダイオードをオンの極性とすることにより上記コンデンサへの充電電圧がほぼ瞬間的に一定の最大値へ上昇するとともに、上記方形波電圧の立ち下がりエッジ時点においては上記ダイオードがオフとなることにより同コンデンサの充電電圧が上記時定数にて放電が開始される第２の積分回路と、
上記ＣＰＵから発せられる方形波電圧を一方の入力となすとともに上記第２の積分回路におけるコンデンサの端子電圧を他方の入力となし、上記方形波電圧の立ち下がりエッジ時点を起点として所定時間幅のパルス状電圧を発する第２の駆動パルス形成ゲート素子とを備え、上記第１及び第２の駆動パルス形成ゲート素子の出力電圧をそれぞれ上記一方と他方のトランジスタに加えてラッチングリレーを駆動することを特徴とするラッチングリレーの駆動回路。
【請求項５】
上記第１及び第２の駆動パルス形成ゲート素子はそれぞれエクスクルーシブＯＲゲートでなることを特徴とする請求項４に記載のラッチングリレーの駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はラッチングリレーの駆動回路に関するものである。
【０００２】
【従来の技術】
図７に従来の一般的な駆動回路の例が示されているが、図中、ラッチングリレー３については例えば２つの固定接点と同固定接点に接触する可動片、及び永久磁石Ｇｓ，Ｇｒと励磁コイルＳ，Ｒを備えている。
【０００３】
いま、可動片はたまたまＡ信号路側の固定接点に接触しているものとし、これをＢ信号路側の固定接点に切り換え接触させる場合は、例えば励磁コイルＲに電流を流して永久磁石Ｇｓの磁力に打ち勝つだけの磁力を発生させるようにする。可動片がいったんＡ信号路側の固定接点を離れてＢ信号路側の固定接点に接触すると、励磁コイルＲの電流を断ってもその状態は永久磁石Ｇｒの磁力によって安定に保持される。
【０００４】
次に、この可動片を再びＡ信号路側の固定接点へ切り換え接触させる場合は、励磁コイルＳに電流を流して永久磁石Ｇｒの磁力に打ち勝つような磁力を発生させればよい。Ａ信号路の信号とＢ信号路の信号を一定周期で交互にＣ信号路へ取り込むような場合、あるいはＣ信号路の信号を一定周期でＡ信号路とＢ信号路へ交互に送り出すような場合、通常のリレーでは可動片が当該信号路側の固定接点に接触している期間中、励磁コイルへ電流を流す必要がある。しかしラッチングリレーを用いると可動片が固定接点へ接触する瞬間まで電流を流せばよいから、電池類を電源とする機器には好適である。
【０００５】
図８を併せて参照しながら各部の動作を説明すると、ＣＰＵ１からは一定周期の方形波電圧（図８（イ））が発せられ、コンデンサＣ１と抵抗Ｒ１による微分回路にて微分される。この場合、０からπまでの期間におけるＨレベルの方形波電圧についてはその微分電圧が正側（図８（ロ））に現れ、保護抵抗Ｒ３を介してトランジスタＴｒ１のベースに加えられる。
【０００６】
これによりトランジスタＴｒ１はオンとなり、装置の電源＋Ｖｃｃから励磁コイルＳとトランジスタＴｒ１を経て接地側へ上記微分電圧とほぼ相似した波形の励磁電流が流れ、ラッチングリレー３の可動片はＡ信号路側の固定接点方向に駆動されて同接点と接触する。なお、πから２πまでの期間にＣＰＵ１から発せられるＬレベルの方形波電圧についてはその微分電圧が負側に発生するが、ダイオードＤ１にて短絡されるためほぼ接地電位すなわち０ボルトとなる。
【０００７】
また、上記ＣＰＵ１から発せられる方形波電圧はインバータ２によりそのロジックレベルが反転され（図８（ハ））、コンデンサＣ２と抵抗Ｒ２による微分回路にて微分される。この場合、０からπまでの期間におけるＬレベルの方形波電圧についてはその微分電圧が負側に発生するが、ダイオードＤ２にて短絡されるため０ボルトとなり、πから２πまでの期間におけるＨレベルの方形波電圧につていはその微分電圧が正側に現れる（図８（ニ））。
【０００８】
この正側の微分電圧は保護抵抗Ｒ４を介してトランジスタＴｒ２のベースに加えられ、同トランジスタはオンとなる。これにより、装置の電源＋Ｖｃｃから励磁コイルＲとトランジスタＴｒ２を経て接地側へ上記微分電圧とほぼ相似した波形の励磁電流が流れ、ラッチングリレー３の可動片はＢ信号路側の固定接点方向に駆動されて同接点と接触する。なお、ダイオードＤ３及びＤ４は、それぞれ励磁コイルＳ，Ｒに流れる駆動電流の立ち上がりや立ち下がりの時点で発生する振動電流を吸収するために設けられたものである。
【０００９】
【発明が解決しようとする課題】
上記従来例においては、ＣＰＵから送出される方形波電圧の立ち上がりエッジと、そのロジックレベルを反転した方形波電圧の立ち上がりエッジとをそれぞれ微分回路にて検出し、その検出電圧により２つのトランジスタを交互にオンしてラッチングリレーを駆動するようにしており、構成が比較的簡単であるという利点がある。
【００１０】
ところで、一般にリレーを駆動する場合、可動片が一方の固定接点を離れて他方の固定接点に接触するまでの期間は、接触される他方の固定接点側の励磁コイルにリレーの定格駆動電流を流す必要がある。この定格駆動電流の大きさをＩ１，電流Ｉ１を流す期間を０〜ｔ１とし、図９に点Ａで示す。
【００１１】
ここで、上記従来例における駆動電流は、装置の電源＋Ｖｃｃから励磁コイルＳまたはＲを通り、トランジスタＴｒ１またはＴｒ２を流れるコレクタ電流Ｉを利用している。このコレクタ電流Ｉはトランジスタのベースに加わる入力電圧の微分波形と相似した波形をなすものとすると、一般には図９の実線曲線で示すように、
Ｉ＝Ｉｏｅｘｐ（−ｔ／τ１）      ………（１）
で表され、上記点Ａにおける電流Ｉ１の値は
Ｉ１＝Ｉｏｅｘｐ（−ｔ１／τ１）
となる。
【００１２】
ただし、Ｉｏは最大電流、τ１はＣＰＵ１の出力側からトランジスタＴｒ１の入力側にいたる電圧路、もしくはインバータ２の出力側からトランジスタＴｒ２の入力側にいたる電圧路の時定数である。
【００１３】
いま、この点Ａを通る駆動電流曲線にｔ＝０において接線を引き、時間軸と交わる点をｔ２、時間軸に対する傾斜角をθとすると、
ｔａｎθ＝Ｉｏ／ｔ２      ………（２）
である。また、上記式（１）の一般電流式をｔについて微分すると、
ｄＩ／ｄｔ＝（Ｉｏ／τ１）ｅｘｐ（−ｔ／τ１）
ｔ＝０とおくと上式は
0003607419.tif 000002
式（２）と式（３）より
τ１＝ｔ２
を得る。
【００１４】
すなわち、電流時間軸のｔ２の値は電圧路の時定数τ１と一致する。よって、点Ｂに示すｔ２時点における駆動電流Ｉ２の大きさは式（１）より
0003607419.tif 000003
となる。
【００１５】
この点Ａ，Ｂを通る電流Ｉを励磁コイルに流せば、理論上は可動片を一方の固定接点から他方の固定接点へ駆動可能である。しかしリレーの特性にはある程度のばらつきがあるので、実際には例えば時定数τ２という大きい値に設定し、破線で示すように駆動電流がｔ１，ｔ２，ｔ３時点でそれぞれ点Ａ´，Ｂ´，Ｃを通る電流にして余裕を持たせている。
【００１６】
この場合、従来例においては図１０に示すように、時定数設定用抵抗Ｒ１には比較的低い値の保護抵抗Ｒ３とトランジスタＴｒ１の入力インピーダンスＲｉが並列的に加わるので、その並列合成抵抗をＲとすると実際の時定数τ２は、
τ２＝Ｃ１・Ｒ
となる。
【００１７】
ここで、抵抗Ｒ１の値を抵抗Ｒ３とＲｉの和の１０数倍程度にすると、並列合成抵抗ＲはほぼＲ３＋Ｒｉの値と等しくなり、時定数τ２は
ほぼ、
τ２＝Ｃ１（Ｒ３＋Ｒｉ）      ………（４）
となる。
【００１８】
この場合、抵抗Ｒ１の値をさらに大きくしても合成抵抗ＲはＲ３＋Ｒｉの値を超えないので時定数τ２値は式（４）で決まり、抵抗Ｒ１を大きくすることは無意味となる。そこで通常はコンデンサＣ１の値を数μＦという大容量に設定して時定数τ２の値を大きくしている。しかし、このような微分回路に使用できる大容量のコンザンサは一般に大形、高価格となり、品種の選定に苦労するという難点がある。
【００１９】
この発明はかかる事情を考慮してなされたもので、その目的は、大容量のコンデンサなどを必要としないで十分大きい時定数をもったパルス状電流が得られるラッチングリレーの駆動回路を提供することにある。
【００２０】
【課題を解決するための手段】
上記の目的を達成するため、この発明においては、課題解決手段として例えばＣＰＵから発せられる方形波電圧を所定の時定数で積分するＲ・Ｃ積分回路と、同積分回路の積分電圧を一方の入力となし、上記ＣＰＵから発せられる方形波電圧を他方の入力となして所望の時間幅のパルス状方形波電圧を生成するロジックゲート素子とを備え、このパルス状方形波電圧をトランジスタに入力して励磁コイルＳまたはＲにリレー駆動用の電流を流すようにしている。
【００２１】
これによると、ゲート素子の入力インピーダンスは十分高いので積分回路に高抵抗を用いて時定数を大きくすることが可能となる。また、ゲート素子の出力インピーダンスが十分低いので、トランジスタの入力側インピーダンスが低くてもゲート素子の方形波出力電圧にてトランジスタをオン、オフスイッチングすることができる。
【００２２】
【発明の実施の形態】
この発明が適用されたラッチングリレー駆動回路の概略的な構成を図１に示す。同図１において、ＣＰＵ１、インバータ２、ラッチングリレー３、ダイオードＤ３，Ｄ４、抵抗Ｒ３，Ｒ４、トランジスタＴｒ１，Ｔｒ２は、それぞれ前記図７に示した従来装置の各素子と同様の素子が用いられているので、同一の参照符号が付されている。
【００２３】
図２を併せて参照しながら各部の動作を説明すると、ＣＰＵ１からは一定周期の方形波電圧（図２（イ））が出力され、ＡＮＤゲート４の一方の入力端子に加えられるとともに、インバータ２にも加えられてそのロジックレベルが反転される。このロジックレベルが反転された電圧（図２（ロ））は、抵抗Ｒ５とコンデンサＣ３からなる積分回路にて積分され、コンデンサＣ３の積分電圧（図２（ハ））はＡＮＤゲート４の他方の端子に加えられる。
【００２４】
この積分電圧は、０時点においてはインバータ２のＨレベル電圧とほぼ等しい最大電圧Ｖｈに充電されているが、０時点を過ぎると時間の経過とともに放電によりその電圧が低下し、時間幅ｔｓを経過した時点ではＡＮＤゲート４のスレッショルド電圧Ｖｔｈを下回るものとすると、ＡＮＤゲート４の出力側には０時点を起点とし時間幅ｔｓを有するＨレベルのパルス状電圧（図２（ニ））が現れ、抵抗Ｒ３を介してトランジスタＴｒ１に加えられる。
【００２５】
これにより、トランジスタＴｒ１はオンとなり、ラッチングリレー３の励磁コイルＳに上記電圧とほぼ相似した波形のパルス状電流Ｉが流れ、その可動片は実線で示すようにＡ信号路側の固定接点と接触しラッチされる。この場合、一般に論理ゲート素子の入力インピーダンスは十分高いので、時定数設定用抵抗Ｒ５などには数百ｋΩの高抵抗が使用できる。したがってコンデンサＣ３には一般の小形セラミックコンデンサが使用可能となる。
【００２６】
上記積分回路の放電期間は、インバータ２の出力電圧がＬレベルの間すなわち０時点を過ぎてπ時点にいたるまでの期間である。π時点を過ぎるとインバータ２の出力電圧はＨレベルに反転し、２π時点までその状態となるから、このπから２π間はコンデンサＣ３がインバータ２のＨレベル電圧により充電され、その端子電圧は上昇する。しかし、ＡＮＤゲート４の出力電圧はＬレベルのままである。
【００２７】
２π時点を過ぎるとインバータ２の出力電圧がＬレベルに反転するのでコンデンサＣ３は放電を開始し、ＡＮＤゲート４からは上記０時点を過ぎた場合と同様に時間幅がｔｓでＨレベルのパルス状電圧が送出される。以下、４π，６π，…の各時点でこの動作が繰り返される。また、上記インバータ２から出力する反転方形波電圧（図（ロ））はＡＮＤゲート５の一方の入力端子に加えられ、その他方の入力端子には上記ＣＰＵ１の方形波出力電圧を抵抗Ｒ６とコンデンサＣ４からなる積分回路にて積分した電圧（図２（ホ））が加えられる。
【００２８】
この積分電圧は０時点ではレベルがゼロで、時間の経過とともにコンデンサＣ４の充電により電圧が上昇し、π時点ではＣＰＵ１から入力する方形波電圧のロジックレヘレベルＨにほぼ等しい最大電圧Ｖｈに達するものとすると、０からπまでの期間におけるＡＮＤゲート５の出力はレベルＬとなる。
【００２９】
π時点を過ぎるとＣＰＵ１の出力電圧がレベルＬに反転するので積分回路のコンデンサＣ４は放電を開始し、時間幅ｔｒが経過した時点がＡＮＤゲート５のスレッショルド電圧Ｖｔｈを下回るものとすると、ＡＮＤゲート５の出力側にはπ時点を起点として時間幅ｔｒを有するレベルＨのパルス状電圧（図２（ヘ））が現れ、抵抗Ｒ４を介してトランジスタＴｒ２に加えられる。
【００３０】
これにより、トランジスタＴｒ２はオンとなり、ラッチングリレー３の励磁コイルＲには上記電圧とほぼ相似した波形のパルス状電流Ｉが流れ、その可動片は破線で示すようにＢ信号路側の固定接点に接触しラッチされる。上記積分回路の放電期間はπ時点から２π時点まで続き、２π時点を過ぎるとＣＰＵ１の出力電圧がＨレベルに反転し、積分回路のコンデンサＣ４は充電されてその端子電圧が上昇する。しかしインバータ２の出力電圧がＬレベルになるので、ＡＮＤゲート５の出力電圧はＬレベルのままである。
【００３１】
３π時点を過ぎると、ＣＰＵ１の出力電圧がＬレベルに反転するので積分回路のコンデンサＣ４は放電を開始し、上記π時点における場合と同様にＡＮＤゲート５からは時間幅ｔｒを有するＨレベルのパルス状電圧が送出される。以下、５π，７π，…の時点でこの動作が繰り返される。
【００３２】
ここで、コンデンサＣ３からＡＮＤゲート４の他方の入力端子に加えられる積分電圧の最大値Ｖｈは、上記したように０時点から時間幅ｔｓが経過した時点においては放電によりＡＮＤゲート４のスレッショルド電圧Ｖｔｈまで低下するから、
Ｖｔｈ＝Ｖｈｅｘｐ（−ｔｓ／τｓ）  ………（５）
とおくことができる。ただし、τｓは抵抗Ｒ５とコンデンサＣ３による積分回路の時定数で、
τｓ＝Ｒ５・Ｃ３
である。式（５）から、時間幅ｔｓは
ｔｓ＝−τｓｌｎ（Ｖｔｈ／Ｖｈ）
となる。
【００３３】
また、コンデンサＣ４からＡＮＤゲート５の他方の入力端子に加わる積分電圧の最大値Ｖｈは、π時点から時間幅ｔｒが経過した時点においては放電によりＡＮＤゲート５のスレッショルド電圧Ｖｔｈまで低下するから、上記と同様に
Ｖｔｈ＝Ｖｈｅｘｐ（−ｔｒ／τｒ）    ………（６）
とおくことができる。ただし、τｒは抵抗Ｒ６とコンデンサＣ４による積分回路の時定数で
τｒ＝Ｒ６・Ｃ４
である。式（６）から、時間幅ｔｒは
ｔｒ＝−τｒｌｎ（Ｖｔｈ／Ｖｈ）
となる。
【００３４】
ここで、例えば積分回路の素子定数をＲ５＝Ｒ６、及びＣ３＝Ｃ４に設定すると、
τｓ＝τｒ
であるから
ｔｓ＝ｔｒ
となる。これにより、ラッチングリレー３の可動片は、ＣＰＵ１から出力される方形波電圧の半周期ごとに一方の固定接点側から他方の固定接点側へ交互に駆動される。
【００３５】
図３にはＮＯＲゲート素子と積分回路を組み合わせた他の実施形態例が示されている。図４を併せて参照しながら各部の動作を説明すると、ＣＰＵ１から発せられた一定周期の方形波電圧（図４（イ））は例えばＮＯＲゲート６の一方の入力端子に加えられ、他方の入力端子は接地されている。
【００３６】
これにより、ＮＯＲゲート６の出力側には上記ＣＰＵ１から発せられた方形波電圧のロジックレベルＨ，Ｌを反転させた電圧（図４（ロ））が現れ、次段ＮＯＲゲート７の一方の入力端子に加えられる。このＮＯＲゲート７の他方の入力端子側には例えば抵抗Ｒ５とコンデンサＣ３からなる積分回路が設けられ、上記ＣＰＵ１から発せられた方形波電圧のコンデンサＣ３における積分電圧（図４（ハ））が同入力端子へ加えられるようになっている。
【００３７】
この場合、０時点においてＣＰＵ１の方形波電圧がＬレベルからＨレベルへ立ち上がるものとすると、上記コンデンサＣ３の積分電圧はゼロから時間の経過とともに充電されて上昇し、π時点近傍ではＣＰＵ１のＨレベルの方形波電圧とほぼ等しい最大電圧Ｖｈになる。
【００３８】
π時点に達してＣＰＵ１の方形波電圧がＨレベルからＬレベルに立ち下がったとすると、コンデンサＣ３の積分電圧は放電により時間の経過とともに低下し、２π時点近傍ではほぼゼロとなる。２π時点に達するとＣＰＵ１の方形波電圧はＬレベルからＨレベルへ立ち上がり、それに伴ってコンデンサＣ３の積分電圧は充電により上昇し、以下、４π，６π，…の時点ごとに同じ状態を繰り返す。
【００３９】
いま、０時点からπ時点までの期間におけるコンデンサＣ３の充電電圧がゼロからスタートして最大電圧Ｖｈ方向へ上昇し始め、時間幅ｔｓを経過した時点でＮＯＲゲート７のスレッショルド電圧Ｖｔｈに達したとすると（図４（ハ））、ＮＯＲゲート７の出力側には０時点を起点とし時間幅がｔｓでＨレベルのパルス状電圧（図４（ニ））が発生し、抵抗Ｒ３を介してトランジスタＴｒ１に加えられる。
【００４０】
これにより、トランジスタＴｒ１がオンとなり、ラッチングリレー３の励磁コイルＳには上記パルス状電圧とほぼ相似した波形の駆動電流Ｉが流れ、その可動片は実線で示すようにＡ信号路側の固定接点に接触してラッチされる。ここで、０時点から時間幅ｔｓが経過した時点におけるコンデンサＣ３の充電電圧は、上記のようにＮＯＲゲート７のスレッショルド電圧Ｖｔｈに等しいから、
Ｖｔｈ＝Ｖｈ｛１−ｅｘｐ（−ｔｓ／τｓ）｝  ………（７）
とおくことができる。ただし、τｓは抵抗Ｒ５とコンデンサＣ３による積分回路の時定数で、
τｓ＝Ｒ５・Ｃ３
である。式（７）から、時間幅ｔｓは
ｔｓ＝−τｓｌｎ（１−Ｖｔｈ／Ｖｈ）
となる。
【００４１】
次に、ＣＰＵ１から発せられた一定周期の方形波電圧（図４（イ））は、それぞれＮＯＲゲート８とＮＯＲゲート９の各一方の入力端子に加えられ、ＮＯＲゲート８の他方の入力端子は接地されている。よって、ＮＯＲゲート８の出力側には上記ＮＯＲゲート６と同様に、ＣＰＵ１から発せられた方形波電圧のロジックレベルＨ，Ｌを反転した電圧（図４（ロ））が現れる。
【００４２】
このＮＯＲゲート８の出力側とＮＯＲゲート９の他方の入力端子との間には、抵抗Ｒ６とコンデンサＣ４からなる積分回路が設けられており、ＮＯＲゲート８の出力電圧にてコンデンサＣ４に充電される電圧、もしくは同コンデンサＣ４から放電される電圧が次段ＮＯＲゲート９の他方の入力端子へ加わるようになっている。
【００４３】
いま、例えば０時点より前にＮＯＲゲート８のＨレベル電圧とほぼ等しい最大電圧Ｖｈに充電されていたコンデンサＣ４の電圧（図４（ホ））は、０時点でＮＯＲゲート８の出力電圧がＬレベルに反転するとそれと同時に放電が開始されて電圧が低下し、π時点近傍では残留電圧がほぼゼロとなる。
【００４４】
π時点に達するとＮＯＲゲート８の出力電圧はＬレベルからＨレベルに反転し、それと同時にコンデンサＣ４には最大電圧Ｖｈ方向へ充電が開始される。この充電は時間が２π時点に達するまで続けられ、２π時点においてＮＯＲゲート８の出力電圧がＨレベルからＬレベルに反転すると、コンデンサＣ４の充電電圧Ｖｈは再び放電が開始されて電圧ゼロ方向へ低下する。すなわち、上記０時点からπ時点までの期間における状態と同一となり、以下、４π，６π，…の時点ごとに同じ状態を繰り返す。
【００４５】
ここで、０時点からπ時点までの期間においては、ＮＯＲゲート９の一方の入力端子へ上記ＣＰＵ１からＨレベルの電圧が加わり、他方の入力端子には放電によって低下するコンデンサＣ４の電圧が加わる。したがって、ＮＯＲゲート９の出力電圧はＬレベルとなる。π時点から２π時点までの期間においては、ＮＯＲゲート９の一方の入力端子へＣＰＵ１からＬレベルの電圧が加わり、他方の入力端子には充電によって上昇するコンデンサＣ４の電圧が加わる。
【００４６】
この上昇するコンデンサＣ４の電圧が、例えばπ時点から時間幅ｔｒを経過した時点でＮＯＲゲート９のスレッショルド電圧Ｖｔｈに達し（図４（ホ））、それ以降は電圧Ｖｔｈを超えてさらに上昇するとすると、ＮＯＲゲート９の出力側には時間幅がｔｒでＨレベルのパルス状電圧が発生し、抵抗Ｒ４を介してトランジスタＴｒ２に加えられる。
【００４７】
これにより、トランジスタＴｒ２がオンとなり、ラッチングリレー３の励磁コイルＲには上記パルス状電圧とほぼ相似した波形の駆動電流Ｉが流れ、その可動片は破線で示すようにＢ信号路側の固定接点と接触してラッチされる。ここで、π時点から時間ｔｒが過ぎた時点におけるコンデンサＣ４の充電電圧は、上記のようにＮＯＲゲート９のスレッショルド電圧Ｖｔｈに等しいから、
Ｖｔｈ＝Ｖｈ｛１−ｅｘｐ（−ｔｒ／τｒ）｝  ………（８）
とおくことができる。ただし、τｒは抵抗Ｒ６とコンデンサＣ４による積分回路の時定数で、
τｒ＝Ｒ６・Ｃ４
である。式（８）から、時間幅ｔｒは
ｔｒ＝−τｒｌｎ（１−Ｖｔｈ／Ｖｈ）
となる。
【００４８】
ここで、例えば積分回路の素子定数をＲ５＝Ｒ６、及びＣ３＝Ｃ４に設定すると、
τｓ＝τｒ
であるから、
ｔｓ＝ｔｒ
となり、ラッチングリレー３の可動片は、ＣＰＵ１が発する方形波電圧の半周期ごとに一方の固定接点側から他方の固定接点側へ交互に駆動される。
【００４９】
図５にはエクスクルーシブＯＲゲート素子（以下、「Ｅｘ．ＯＲゲート」という。）と積分回路を組み合わせた他の実施形態例が示されている。すなわち、ＣＰＵ１の方形波電圧出力端子側は例えばＥｘ．ＯＲゲート１０の一方の入力端子に直接的に接続され、また、抵抗Ｒ７を介して同Ｅｘ．ＯＲゲートの他方の入力端子に接続されている。なお、抵抗７には例えばダイオードＤ５が図示の極性で並列的に接続されている。
【００５０】
この他方の入力端子はダイオードＤ５の電流制限用抵抗８とコンデンサＣ５を介して接地されている。ここで、Ｒ８は数百Ω程度の低抵抗であり、Ｒ７はＲ８の数百倍の値を有する高抵抗になっている。よって低抵抗のＲ８を無視すると、他方の入力端子側においては実質的に抵抗Ｒ７とコンデンサＣ５にて積分回路が形成されている。Ｅｘ．ＯＲゲート１１の入力側は、ダイオードＤ６の極性が上記ダイオードＤ５とは反対方向になっているが、そのほかについてはＥｘ．ＯＲゲート１０の入力側と同様に構成されている。ここで、Ｒ１０はダイオードＤ６の保護用低抵抗であり、高抵抗Ｒ９とコンデンサＣ６にて積分回路が形成されている。
【００５１】
図６を併せて参照しながら各部の動作を説明すると、ＣＰＵ１から発せられた方形波電圧（図６（イ））は、そのロジックレベルが０時点でＬレベルからＨレベルに立ち上がり、π時点ではＨレベルからＬレベルに立ち下がり、以下、半周期ごとにこの状態を繰り返すものとする。
【００５２】
いま、上記方形波電圧が０時点でＬレベルからＨレベルに立ち上がるとダイオードＤ５はオフとなり、同方形波電圧はＥｘ．ＯＲゲート１０の一方の入力端子へ直接的に加わるとともに、積分回路の抵抗Ｒ７を介して他方の入力端子とコンデンサＣ５に加えられる。これにより、コンデンサＣ５の充電が始まり、その端子電圧はゼロから上記方形波電圧のＨレベルとほぼ等しい最大電圧Ｖｈに向かって上昇を開始し（図６（ロ））、Ｅｘ．ＯＲゲート１０の他方の入力端子に加えられる。
【００５３】
この上昇するコンデンサＣ５の端子電圧が例えば０時点から時間幅ｔｓを経過した時点でＥｘ．ＯＲゲート１０のスレッショルド電圧Ｖｔｈに達し、以後この電圧Ｖｔｈを超えて最大電圧Ｖｈに近付き、π時点近傍でほぼＶｈに等しくなったとすると、Ｅｘ．ＯＲゲート１０の出力側には０時点を起点とし時間幅をｔｓとするＨレベルのパルス状電圧（図６（ハ））が発生し、抵抗Ｒ３を介してトランジスタＴｒ１に加えられる。
【００５４】
これにより、トランジスタＴｒ１がオンとなり、ラッチングリレー３の励磁コイルＳには上記パルス状電圧とほぼ相似した波形の駆動電流Ｉが流れ、その可動片は実線で示すようにＡ信号路側の固定接点と接触しラッチされる。以下、２π，４π，…の時点でこの動作が繰り返される。ここで、０時点から時間幅ｔｓが経過した時点におけるコンデンサＣ５の充電電圧は、Ｅｘ．ＯＲゲート１０のスレッショルド電圧Ｖｔｈに等しいから、
Ｖｔｈ＝Ｖｈ｛１−ｅｘｐ（−ｔｓ／τｓ）｝  ………（９）
とおくことができる。
上式から時間幅ｔｓは、
ｔｓ＝−τｓｌｎ（１−Ｖｔｈ／Ｖｈ）  ………（１０）
となる。ただし、τｓは積分回路の時定数で、抵抗Ｒ８を無視すると、
τｓ＝Ｒ７・Ｃ５
である。
【００５５】
ＣＰＵ１から発せられた方形波電圧がπ時点においてＨレベルからＬレベルに反転すると、コンデンサＣ５の電圧は抵抗Ｒ８とダイオードＤ５を経てＣＰＵ１側へ急速に放電しゼロとなる（図６（ロ））。一方、Ｅｘ．ＯＲゲート１１の入力側においては、ＣＰＵ１から発せられる方形波電圧が０時点でＬレベルからＨレベルに立ち上がるとダイオードＤ６がオンとなり、Ｈレベルの電圧は抵抗Ｒ１０を経てコンデンサＣ６に加わる。
【００５６】
これにより、コンデンサＣ６は上記方形波電圧Ｈレベルとほぼ等しい最大電圧Ｖｈに急速充電され、同コンデンサの端子電圧は０時点からπ時点までＥｘ．ＯＲゲート１１の他方の入力端子に加えられる。この場合、Ｅｘ．ＯＲゲート１１の一方の入力端子にはＨレベルの方形波電圧が加わっているので、同ゲートの出力電圧はＬレベル（図６（ホ））となる。
【００５７】
次に、π時点においてＣＰＵ１から加わっている方形波電圧がＨレベルからＬレベルに反転するとダイオードＤ６はオフとなり、コンデンサＣ６に充電された電圧Ｖｈは抵抗Ｒ９を経てＣＰＵ１側へ放電しながら低下する。この放電電圧がπ時点から時間幅ｔｒを経過した時点でＥｘ．ＯＲゲート１１のスレッショルド電圧Ｖｔｈを下回ると、Ｅｘ．ＯＲゲート１１の出力側にはπ時点を起点とし時間幅をｔｒとするＨレベルのパルス状電圧（図６（ホ））が発生し、抵抗Ｒ４を介してトランジスタＴｒ２に加えられる。
【００５８】
これにより、トランジスタＴｒ２がオンとなり、ラッチングリレー３の励磁コイルＲには上記パルス状電圧とほぼ相似した波形の駆動電流Ｉが流れ、その可動片は破線で示すようにＢ信号路側の固定接点と接触しラッチされる。以下、３π，５π，…の時点でこの動作が繰り返される。
【００５９】
ここで、π時点から時間幅ｔｒが経過した時点におけるコンデンサＣ６の放電電圧は、Ｅｘ．ＯＲゲート１１のスレッショルド電圧Ｖｔｈに等しいとすると、Ｖｔｈ＝Ｖｈｅｘｐ（−ｔｒ／τｒ）  ………（１１）
とおくことができる。
上式から時間幅ｔｒは、
ｔｒ＝−τｒｌｎ（Ｖｔｈ／Ｖｈ）  ………（１２）
となる。ただし、τは積分回路の時定数で、抵抗Ｒ１０を無視すると、
τｒ＝Ｒ９・Ｃ６
である。
【００６０】
上記のように、図６（ハ）のパルス状電圧は抵抗Ｒ７とコンデンサＣ５による積分回路の充電を利用して形成され、図６（ホ）のパルス状電圧は抵抗Ｒ９とコンデンサＣ６による積分回路の放電を利用して形成される。ここで、両積分回路の時定数τｓとτｒを等しい値にすると、形成されるパルス状電圧の時間幅ｔｓとｔｒは図示のように異なった値となる。この場合、パルス幅ｔｒをｔｓと同程度に大きくしたいときには、抵抗Ｒ９の値を大きくすればよい。
【００６１】
ちなみに、ｔｒ＝ｔｓとおくと、式（１０）と式（１２）より
−τｓｌｎ（１−Ｖｔｈ／Ｖｈ）＝−τｒｌｎ（Ｖｔｈ／Ｖｈ）
上式から
τｒ＝τｓｌｎ（１−Ｖｔｈ／Ｖｈ）／ｌｎ（Ｖｔｈ／Ｖｈ）
となる。
【００６２】
上式において、ＶｔｈとＶｈは既知の値であり、時定数τｓは抵抗Ｒ７とコンデンサＣ５の値で決まる。よって時定数τｒが分かるから、コンデンサＣ６の値を定めると抵抗Ｒ９の値は
Ｒ９＝τｒ／Ｃ６
より算出できる。
【００６３】
【発明の効果】
以上説明したように、この発明においては、ＣＰＵから発せられる一定周期の方形波電圧の立ち上がりと立ち下がりをＲ・Ｃ積分回路にて検出し、その検出出力をロジックゲート素子に加えてパルス状方形波電圧に波形整形するとともに、この波形整形されたパルス状電圧をそれぞれ一方と他方のトランジスタに加えて交互にオンとなし、同トランジスタに接続されたラッチングリレーの励磁コイルへ駆動電流を流すようになっている。
【００６４】
これによると、ロジックゲート素子の入力インピーダンスが十分高いので、Ｒ・Ｃ積分回路の抵抗素子に高抵抗を使用することが可能となる。したがって波形整形したパルス状電圧の時間幅を大きくすることが容易となり、余裕をもってリレーを駆動することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例における概略的な電気的構成を示すブロック線図。
【図２】上記第１の実施例における各部の動作説明用波形図。
【図３】この発明の第２の実施例における概略的な電気的構成を示すブロック線図。
【図４】上記第２の実施例における各部の動作説明用波形図。
【図５】この発明の第３の実施例における概略的な電気的構成を示すブロック線図。
【図６】上記第３の実施例における各部の動作説明用波形図。
【図７】従来装置の概略的な電気的構成を示すブロック線図。
【図８】上記従来装置における各部の動作説明用波形図。
【図９】上記装置におけるリレー駆動用パルスの原理説明図。
【図１０】上記従来装置におけるリレー駆動用トランジスタの入力インピーダンス説明図。
【符号の説明】
１  ＣＰＵ
２  インバータ
３  ラッチングリレー
４，５  ＡＮＤゲート
６，７，８，９  ＮＯＲゲート
１０，１１  エクスクルーシブＯＲゲート
Ｃ３，Ｃ４，Ｃ５，Ｃ６  コンデンサ
Ｄ５，Ｄ６  ダイオード
Ｉ  駆動電流
Ｒ５〜Ｒ１０  抵抗
Ｓ，Ｒ  励磁コイル
Ｔｒ１，Ｔｒ２  トランジスタ
【図１】
0003607419.tif 000004
【図２】
0003607419.tif 000005
【図３】
0003607419.tif 000006
【図４】
0003607419.tif 000007
【図５】
0003607419.tif 000008
【図６】
0003607419.tif 000009
【図７】
0003607419.tif 000010
【図８】
0003607419.tif 000011
【図９】
0003607419.tif 000012
【図１０】
0003607419.tif 000013