(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板のアクティブ領域に第１導電型の不純物がドープされたＳｉ膜とバッファＳｉ膜、ＳｉＧｅ膜、キャップＳｉ膜をエピタキシャル成長させる工程と、
（ｂ）前記キャップＳｉ膜の上にゲート酸化膜を堆積した後、ゲート電極となる多結晶Ｓｉ膜を堆積する工程と、
（ｃ）前記多結晶Ｓｉ膜に第２導電型の不純物をイオン注入した後、アニール処理し、ホトリソエッチングにより、ゲート酸化膜、ゲート電極を形成する工程と、
（ｄ）前記キャップＳｉ膜のみの選択的ウェットエッチングにより、キャップＳｉ層を形成する工程と、
（ｅ）前記ゲート電極をマスクとして第１導電型の不純物のイオン注入を行い、ソース・ドレイン領域を形成する工程とを施すことを特徴とするＭＯＳＦＥＴの製造方法。
【請求項２】
（ａ）半導体基板のアクティブ領域に第１導電型の不純物がドープされたＳｉ膜とバッファＳｉ膜、ＳｉＧｅ膜、キャップＳｉ膜をエピタキシャル成長させる工程と、
（ｂ）前記キャップＳｉ膜の上にゲート酸化膜を堆積した後、ゲート電極となる多結晶Ｓｉ膜を堆積する工程と、
（ｃ）前記多結晶Ｓｉ膜に第２導電型の不純物をイオン注入した後、アニール処理し、ホトリソエッチングにより、ゲート酸化膜、ゲート電極を形成する工程と、
（ｄ）前記ゲート電極をマスクとして第１導電型の不純物のイオン注入を行い、ソース・ドレイン領域を形成する工程と、
（ｅ）前記キャップＳｉ膜のみの選択的ウェットエッチングにより、キャップＳｉ層を形成する工程とを施すことを特徴とするＭＯＳＦＥＴの製造方法。
【請求項３】
請求項１又は２記載のＭＯＳＦＥＴの製造方法によって得られるＭＯＳＦＥＴ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に、ｐＭＯＳＦＥＴの製造方法に関するものである。
【０００２】
【従来の技術】
従来、このような分野の技術としては、文献名Ｓｏｐｈｉｅ  Ｖｅｒｄｏｎｃｋｔ−Ｖａｎｄｅｂｒｏｅｋ  ｅｔ  ａｌ．：ＳｉＧｅ−Ｃｈａｎｎｅｌ  Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  ｐ−ＭＯＳＦＥＴ’ｓ，ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥＳ，Ｖｏｌ．４１，Ｐ．９０（１９９４）に開示されるものがあった。
【０００３】
正孔移動度の高いＳｉＧｅを用い、さらに均一性の良いＳｉ／ＳｉＧｅ界面を形成し、ここにチャネルを形成すれば、高速のＭＯＳＦＥＴが実現できると考えられる。これは現在のＳｉプロセスとの整合性も良く、次世代のデバイスとして有望である。現在までに、このようなＳｉＧｅＭＯＳＦＥＴの研究が盛んに行われてきた。
【０００４】
図４はかかる従来のＳｉＧｅ・ｐＭＯＳＦＥＴの製造工程断面図である。
【０００５】
（１）まず、既知の技術によりＮ型Ｓｉ（１００）基板２１にフィールド酸化膜２２を形成することにより、アクティブ領域を形成する〔図４（Ａ）参照〕。
【０００６】
（２）次に、例えば、ＵＨＶ（超高真空：Ｕｌｔｒａ  Ｈｉｇｈ  Ｖａｃｕｕｍ）−ＣＶＤ装置を用いて、ボロンドープＳｉ膜（Ｂｏｒｏｎ  ｄｏｐｅｄ−Ｓｉ膜）（５ｎｍ）２３、バッファＳｉ膜（Ｂｕｆｆｅｒ−Ｓｉ膜）（５ｎｍ）２４、ＳｉＧｅ膜（１０ｎｍ）２５、キャップＳｉ膜（Ｃａｐ−Ｓｉ）（５ｎｍ）２６をアクティブ領域上のみに選択的にエピタキシャル成長させる。
【０００７】
ボロンドープＳｉ膜２３はボロンがドープされたＳｉ層であり、このボロン濃度を調節して、トランジスタの閾値電圧Ｖｔを制御し、またチャネルをＳｉＧｅ膜に形成する。ボロン濃度は、例えば、１０18ｃｍ-3とする。バッファＳｉ膜２４は、続くＳｉＧｅ膜２５のエピタキシャル成長を歪み緩和なしに容易に成長させるための、不純物の導入されていないＳｉ層である。ＳｉＧｅ膜２５は正孔移動度がＳｉよりも高いＧｅが導入されているので、Ｓｉのみの層よりも正孔移動度が高い。
【０００８】
したがって、このＳｉＧｅ層２５にチャネルを形成すれば、通常のＳｉ・ＭＯＳＦＥＴよりもｇｍ（相互コンダクタンス）が高くなる。キャップＳｉ膜２６は後述するゲート酸化膜とＳｉＧｅ層２５が接するのを防ぎ、その結果、ゲート酸化膜にＧｅに起因する界面準位や固定電荷が増加するのを防ぐための、不純物が導入されていないＳｉ層である。ただし、Ｓｉエピタキシャル成長に用いるガスは、例えばＳｉＨ4 を用い、ボロンドープＳｉエピタキシャル成長には、例えばＳｉＨ4 とＢ2 Ｈ6 を用いる。
【０００９】
ＳｉＧｅエピタキシャル成長には、例えばＳｉＨ4 とＧｅＨ4 を用いる。また、エピタキシャル成長中の基板温度は、例えば５５０〜６００℃とし、ＳｉＧｅ中のＧｅ濃度は例えば４０％とする。続いて、キャップＳｉ膜２６上にＣＶＤ装置により、ＳｉＯ2 ゲート酸化膜（２０ｎｍ）２７を形成する〔図４（Ｂ）参照）。更に、ゲート電極となる多結晶Ｓｉ膜（１５００Å）２８をＣＶＤ法により堆積し、低抵抗化のためにリンをイオン注入する〔図４（Ｃ）参照〕。
【００１０】
この多結晶Ｓｉ膜２８中リンの活性化のために、Ｎ2 中、８００℃、３０分のアニール処理をする。このように、リンのイオン注入により、多結晶Ｓｉ膜２８を低抵抗化すると、リン拡散処理に比べ低温処理が可能となり、ＳｉＧｅ膜２５の歪緩和を避けることができる。この後、ゲート電極をパターニングするためのマスクになるレジストパターン（図示なし）が形成される。
【００１１】
このレジストパターンをマスクとし、ＳｉＯ2 ゲート酸化膜２７あるいは多結晶Ｓｉ膜２８の不要部分がエッチングされて、ゲート酸化膜２９、ゲート電極３０が形成される〔図４（Ｄ）参照〕。
【００１２】
更に、ボロンをイオン注入することにより、ソース領域３２、ドレイン領域３３が形成され、ＳｉＧｅ・ｐＭＯＳＦＥＴが作製される〔図４（Ｅ）参照〕。
【００１３】
【発明が解決しようとする課題】
しかしながら、以上に述べた従来の方法により作製したＳｉＧｅ・ｐＭＯＳＦＥＴにおいて、ゲート電圧の絶対値を大きくしていくと、キャップＳｉ層にもチャネルが形成されてしまうという欠点があった（図５参照）。
【００１４】
因みに、図５はゲート電圧（Ｖ）に対するホール濃度（１０12ｃｍ-2）を示す特性図であり、ｎ+ ゲートＳｉＧｅ・ｐＭＯＳＦＥＴにおけるＳｉ−キャップ及びＳｉＧｅ−チャネルチャージの１次元シュミレーションであり、Ｇｅドーズを有する傾斜したＳｉＧｅと一定のＳｉＧｅとが比較されている。ＳｉＧｅチャネルは１５ｎｍ幅、Ｓｉキャップ層は５ｎｍ幅、酸化膜の膜厚は７ｎｍであり、閾値は調整されている。つまり、図５において、実線は傾斜した３０−１５％Ｇｅの場合、点線はフラット２２．５％Ｇｅの場合を示している。
【００１５】
ＳｉＧｅ・ｐＭＯＳＦＥＴでは、ボロンドープＳｉ層中のボロン濃度を調節することにより、Ｓｉよりも正孔移動度の高いＳｉＧｅ層のみにチャネルが形成されるので、ｇｍが大きくなるという利点がある。しかし、キャップＳｉ層の方がＳｉＧｅ層よりもゲート酸化膜に近いので、ゲート電圧の絶対値が大きくなってくると、キャップＳｉ層にもチャネルが形成されてしまう（図６参照）。
【００１６】
因みに、図６（ａ）はｎ+ ゲート・ＳｉＧｅ−チャネルＭＯＳＦＥＴで３００Ｋの場合の、図６（ｂ）はｐ+ ゲート・ＳｉＧｅ−チャネルＭＯＳＦＥＴの場合のエネルギーバンドダイヤグラム及びホール濃度プロファイルであり、バンドダイヤグラムは、Ｖｇ＝−２．０Ｖが得られている。
【００１７】
このため、ＳｉＧｅ層のみにチャネルが形成される場合と比べ、移動度が低下してしまい、ＳｉＧｅＭＯＳＦＥＴのメリットがなくなってしまう。もし、キャップＳｉ層を形成しなければ、ゲート酸化膜にＧｅに起因する界面準位や固定電荷が発生し、トランジスタの閾値電圧が変動してしまう。
【００１８】
本発明は、上記問題点を除去し、キャップＳｉ層にはチャネルが形成されることがなく、しかもトランジスタの閾値電圧が変動することのない、安定なＭＯＳＦＥＴ及びその製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
〔１〕ＭＯＳＦＥＴの製造方法において、半導体基板（２１）のアクティブ領域にボロンドープＳｉ膜（２３）、バッファＳｉ膜（２４）、ＳｉＧｅ膜（２５）、キャップＳｉ膜（２６）をエピタキシャル成長させる工程と、前記キャップＳｉ膜（２６）の上にＣＶＤ装置によりＳｉＯ2 ゲート酸化膜（２７）を堆積した後、ゲート電極（３０）となる多結晶Ｓｉ膜（２８）をＣＶＤ法により堆積する工程と、低抵抗化のためにリンをイオン注入した後、前記多結晶Ｓｉ膜（２８）中リンの活性化のためにアニール処理し、ホトリソエッチングにより、ゲート酸化膜（２９）、ゲート電極（３０）を形成する工程と、前記キャップＳｉ膜（２６）のみのエッチングにより、キャップＳｉ層（３１）を形成する工程と、前記ゲート電極（３０）をマスクとしてボロンイオン注入を行い、ソース・ドレイン領域（３２，３３）を形成する工程とを施すようにしたものである。
【００２０】
〔２〕ＭＯＳＦＥＴの製造方法において、半導体基板（２１）のアクティブ領域にボロンドープＳｉ膜（２３）、バッファＳｉ膜（２４）、ＳｉＧｅ膜（２５）、キャップＳｉ膜（２６）をエピタキシャル成長させる工程と、前記キャップＳｉ膜（２６）の上にＣＶＤ装置によりＳｉＯ2 ゲート酸化膜（２７）を堆積した後、ゲート電極（３０）となる多結晶Ｓｉ膜（２８）をＣＶＤ法により堆積する工程と、低抵抗化のためにリンをイオン注入した後、前記多結晶Ｓｉ膜（２８）中リンの活性化のためにアニール処理し、ホトリソエッチングにより、ゲート酸化膜（２９）、ゲート電極（３０）を形成する工程と、前記ゲート電極（３０）をマスクとしてボロンイオン注入を行いソース・ドレイン領域（３２，３３）を形成する工程と、前記キャップＳｉ膜（２６）のみをエッチングし、キャップＳｉ層（３１）を形成する工程とを施すようにしたものである。
【００２１】
〔３〕ＭＯＳＦＥＴであって、上記〔１〕又は〔２〕記載のＭＯＳＦＥＴの製造方法によって得られるようにしたものである。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２３】
図１は本発明の第１実施例を示すＳｉＧｅ・ｐＭＯＳＦＥＴの製造工程断面図である。
【００２４】
（１）まず、既知の技術により、Ｎ型Ｓｉ（１００）基板２１にフィールド酸化膜２２を形成することにより、アクティブ領域を形成する〔図１（Ａ）参照〕。
【００２５】
（２）次に、例えば、ＵＨＶ−ＣＶＤ装置を用いて、ボロンドープＳｉ膜（５ｎｍ）２３、バッファＳｉ膜（５ｎｍ）２４、ＳｉＧｅ膜（１０ｎｍ）２５、キャップＳｉ膜（５ｎｍ）２６をアクティブ領域上のみに、選択的にエピタキシャル成長させる。ここで、ボロンドープＳｉ膜２３はボロンがドープされたＳｉ層であり、このボロン濃度を調節してトランジスタの閾値電圧Ｖｔを制御し、またチャネルをＳｉＧｅ膜２５に形成する。
【００２６】
ボロン濃度は、例えば１０18ｃｍ-3とする。バッファＳｉ膜２４は、続くＳｉＧｅ膜のエピタキシャル成長を歪み緩和なしに容易に成長させるための、不純物が導入されていないＳｉ層である。ＳｉＧｅ膜２５は正孔移動度がＳｉよりも高いＧｅが導入されているので、Ｓｉのみの層よりも正孔移動度が高い。したがって、このＳｉＧｅ膜２５にチャネルを形成すれば、通常のＳｉ・ＭＯＳＦＥＴよりもｇｍが高くなる。つまり、ＭＯＳＦＥＴのソースとドレイン間の相互コンダクタンスは高くなり、ドレイン電流を大きくとることができるとともに、動作の高速化を図ることができる。
【００２７】
キャップＳｉ膜２６は後述するゲート酸化膜とＳｉＧｅ膜２５が接するのを防ぎ、その結果、ゲート酸化膜にＧｅに起因する界面準位や固定電荷が増加するのを防ぐための、不純物が導入されていないＳｉ層である（図２参照）。ただし、Ｓｉエピタキシャル成長に用いるガスは、例えば、ＳｉＨ4 を用い、ボロンドープＳｉエピタキシャル成長には、例えば、ＳｉＨ4 とＢ2 Ｈ6 を用いる。ＳｉＧｅエピタキシャル成長には、例えば、ＳｉＨ4 とＧｅＨ4 を用いる。また、エピタキシャル成長中の基板温度は、例えば、５５０〜６００℃とし、ＳｉＧｅ膜２５中のＧｅ濃度は、例えば、４０％とする。続いて、このキャップＳｉ膜２６の上にＣＶＤ装置により、ＳｉＯ2 ゲート酸化膜（２０ｎｍ）２７を形成する〔図１（Ｂ）参照〕。
【００２８】
因みに、図２はフラットバンド電圧のキャップＳｉ膜厚依存性の実験結果を示す図であり、キャップＳｉがないときＧｅに起因する界面準位が固定電荷のためにキャップＳｉがあるときに比べてＶｆｂ（フラットバンド電圧）がシフトしている。ＵＨＶ−ＣＶＤによるＳｉ0.66Ｇｅo.34と、ＲＴＡ（高速熱処理）−ＣＶＤによるＳｉ0.74Ｇｅo.26をノンドープバッファＳｉ上にエピタキシャル成長させた。
【００２９】
（３）更に、ゲート電極となる多結晶Ｓｉ膜（１５００Å）２８をＣＶＤ法により堆積し、低抵抗化のためにリンをイオン注入する〔図１（Ｃ）参照〕。
【００３０】
この多結晶Ｓｉ膜中リンの活性化のために、Ｎ2 中、８００℃、３０分のアニール処理をする。
【００３１】
このようにリンのイオン注入により、多結晶Ｓｉ膜２８を低抵抗化すると、リン拡散処理に比べ低温処理が可能となり、ＳｉＧｅ膜２５の歪み緩和を避けることができる。
【００３２】
（４）この後、ゲート電極をパターニングするためのマスクになるレジストパターン（図示せず）が形成される。このレジストパターンをマスクとし、ゲート酸化膜２７あるいは多結晶Ｓｉ膜２８の不要部分がエッチングされて、ゲート酸化膜２９、ゲート電極３０が形成される〔図１（Ｄ）参照〕。
【００３３】
（５）次に、例えばエッチャント、ＫＯＨ  １００ｇ＋Ｋ2 Ｃｒ2 Ｏ7 ＋ｐｒｏｐａｎｏｌ  １００ｍｌ＋ｗａｔｅｒ  ４００ｍｌ〔Ｄ．Ｇｏｄｂｅｙ，Ｈ．Ｈｕｇｈｅｓ，ａｎｄ  Ｆ．Ｋｕｂ：Ａ  Ｓｉ0.7 Ｇｅ0.3   ｓｔｒａｉｎｅｄ−ｌａｙｅｒ  ｅｔｃｈ  ｓｔｏｐ  ｆｏｒ  ｔｈｅ  ｇｅｎｅｒａｔｉｏｎ  ｏｆ  ｔｈｉｎ  ｌａｙｅｒ  ｕｄｏｐｅｄ  ｓｉｌｉｃｏｎ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．５６，Ｐ．３７３（１９９０）参照〕により、キャップＳｉ膜２６のみを選択的にエッチングする〔図１（Ｅ）参照〕。
【００３４】
これにより、キャップＳｉ膜２６がエッチングされ、キャップＳｉ層３１が形成される。
【００３５】
（６）この結果、次工程のイオン注入により形成されるソース・ドレイン領域とキャップＳｉ層３１が分離され、かつ、ＳｉＧｅ膜２５はエッチングされずに残る。続いて、Ｂ（ＢＦ2 でもよい）をイオン注入することにより、ソース領域３２、ドレイン領域３３が形成され、ＳｉＧｅ・ｐＭＯＳＦＥＴが完成する〔図１（Ｆ）参照〕。
【００３６】
上記工程において特徴的なのは、サイドウォールエッチング後のウェットエッチによるキャップＳｉ層２６の選択エッチング（Ｓｉのみエッチングし、ＳｉＧｅはエッチングしないこと）である。これにより、キャップＳｉ層３１とソース・ドレイン領域３２，３３が分離されるので、印加ゲート電圧の絶対値を大きくしても、キャップＳｉ層３１にはチャネルが形成されない。
【００３７】
ＳｉＧｅ膜２５は選択エッチング時に除去されずに残るので、ボロンドープＳｉ層２３中のボロン濃度を調節することにより、このＳｉＧｅ層２５のみにチャネルが形成される。また、キャップＳｉ層３１の膜厚は５ｎｍと薄いので、等方的なウェットエッチによるゲート酸化膜下のキャップＳｉ層３１エッチングは、ゲート長（例えば０．２μｍ）に比べ無視できる。更に、ゲート多結晶Ｓｉ膜（例えば１５００Å）の上部もエッチングされてしまうが、同様な理由により問題は生じない。
【００３８】
このように、第１実施例によれば、キャップＳｉ層により、ＳｉＧｅ膜とゲート酸化膜が接していないので、ゲート酸化膜にＧｅに起因する界面準位や固定電荷が発生しない（図２参照）。
【００３９】
また、キャップＳｉ層がソース・ドレイン領域と分離されているので、ゲート電圧を高くしてもキャップＳｉ層にはチャネルが形成されない。
【００４０】
ＳｉＧｅ層は選択エッチング時に除去されずに残るので、ボロンドープＳｉ層中のボロン濃度を調節することにより、Ｓｉよりも移動度の高いＳｉＧｅのみにチャネルが形成されている。
【００４１】
したがって、ゲート電圧の値にかかわらず、ｇｍの大きい、つまりドレイン電流が大きく、高速動作が可能なＭＯＳＦＥＴを実現することができる。
【００４２】
次に、本発明の第２実施例について説明する。
【００４３】
図３は本発明の第２実施例を示すＳｉＧｅ・ｐＭＯＳＦＥＴの製造工程断面図である。
【００４４】
（１）まず、既知の技術により、Ｎ型Ｓｉ（１００）基板２１にフィールド酸化膜２２を形成することにより、アクティブ領域を形成する〔図３（Ａ）参照〕。
【００４５】
（２）次に、例えば、ＵＨＶ−ＣＶＤ装置を用いて、ボロンドープＳｉ膜（５ｎｍ）２３、バッファＳｉ膜（５ｎｍ）２４、ＳｉＧｅ膜（１０ｎｍ）２５、キャップＳｉ膜（５ｎｍ）２６をアクティブ領域上のみに、選択的にエピタキシャル成長させる。ここで、ボロンドープＳｉ膜２３はボロンがドープされたＳｉ層であり、このボロン濃度を調節して、トランジスタの閾値電圧Ｖｔを制御し、また、チャネルをＳｉＧｅ膜２５に形成する。
【００４６】
ボロン濃度は、例えば１０18ｃｍ-3とする。バッファＳｉ膜２４は、続くＳｉＧｅのエピタキシャル成長を歪み緩和なしに容易に成長させるための、不純物の導入されていないＳｉ層である。ＳｉＧｅ膜２５は正孔移動度がＳｉよりも高いＧｅが導入されているので、Ｓｉのみの層よりも正孔移動度が高い。
【００４７】
したがって、このＳｉＧｅ層２５にチャネルを形成すれば、通常のＳｉＭＯＳＦＥＴよりもｇｍが高くなる。
【００４８】
キャップＳｉ膜２６は、後述するゲート酸化膜とＳｉＧｅ層２５が接するのを防ぎ、その結果、ゲート酸化膜にＧｅに起因する界面準位や固定電荷が増加するのを防ぐための、不純物が導入されていないＳｉ層である（図２参照）。ただし、Ｓｉエピタキシャル成長に用いるガスは、例えば、ＳｉＨ4 を用い、ボロンドープＳｉエピタキシャル成長には、例えばＳｉＨ4 とＢ2 Ｈ6 を用いる。
【００４９】
ＳｉＧｅエピタキシャル成長には、例えば、ＳｉＨ4 とＧｅＨ4 を用いる。また、エピタキシャル成長中の基板温度は、例えば、５５０〜６００℃とし、ＳｉＧｅ中のＧｅ濃度は、例えば４０％とする。次に、キャップＳｉ膜２６の上にＣＶＤ装置により、ＳｉＯ2 ゲート酸化膜（２０ｎｍ）２７を形成する〔図３（Ｂ）参照〕。
【００５０】
（３）更に、ゲート電極となる多結晶Ｓｉ膜２８をＣＶＤ法により堆積し、低抵抗化のためにリンをイオン注入する〔図５（Ｃ）参照〕。この多結晶Ｓｉ中リンの活性化のためにＮ2 中、８００℃、３０分のアニール処理をする。
【００５１】
このように、リンのイオン注入により、多結晶Ｓｉ膜２８を低抵抗化すると、リン拡散処理に比べ低温処理が可能となり、ＳｉＧｅ膜２５の歪み緩和を避けることができる。
【００５２】
（４）この後、ゲート電極をパターニングするためのマスクになるレジストパターン（図示なし）が形成される。このレジストパターンをマスクとしゲート酸化膜２７あるいは多結晶Ｓｉ膜２８の不要部分がエッチングされてゲート酸化膜２９、ゲート電極３０が形成される〔図３（Ｄ）参照〕。
【００５３】
（５）次に、Ｂ（ＢＦ2 でもよい）をイオン注入することにより、ソース領域３２、ドレイン領域３３が形成される〔図３（Ｅ）参照〕。
【００５４】
（６）更に、たとえばエッチャント、ＫＯＨ  １００ｇ＋Ｋ2 Ｃｒ2 Ｏ7 ＋ｐｒｏｐａｎｏｌ  １００ｍｌ＋ｗａｔｅｒ  ４００ｍｌにより、キャップＳｉ膜２６のみを選択的にエッチングして、Ｓｉ・ＧｅＭＯＳＦＥＴを完成する〔図３（Ｆ）参照〕。
【００５５】
このエッチングにより、キャップＳｉ膜２６がエッチングされ、キャップＳｉ層３１となる。この結果、ソース・ドレイン領域３２，３３とキャップＳｉ層３１が分離され、かつＳｉＧｅ膜２５はエッチングされずに残る。
【００５６】
この実施例においても、第１実施例と同様の作用効果を奏することができる。
【００５７】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【００５８】
【発明の効果】
以上、詳細に説明したように、本発明によれば、次のような効果を奏することができる。
【００５９】
（１）請求項１記載の発明によれば、キャップＳｉ層がソース・ドレイン領域と分離されるようにしたので、キャップＳｉ層にはチャネルが形成されることがなく、しかもトランジスタの閾値電圧が変動することのない安定なＭＯＳＦＥＴを提供することができる。
【００６０】
（２）請求項２又は３記載の発明によれば、ゲートを形成した後に、ウェットエッチングにより、ゲート下のキャップＳｉ層は残しアクティブ領域上のキャップＳｉのみを除去するようにしたので、Ｓｉよりも移動度の高いＳｉＧｅのみにチャネルを形成することができる。
【００６１】
したがって、ゲート電圧の値にかかわらず、ｇｍの大きい、つまりドレイン電流が大きく、高速動作が可能なＭＯＳＦＥＴが実現できる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示すＳｉＧｅ・ｐＭＯＳＦＥＴの製造工程断面図である。
【図２】フラットバンド電圧のキャップＳｉ膜厚依存性の実験結果を示す図である。
【図３】本発明の第２実施例を示すＳｉＧｅ・ｐＭＯＳＦＥＴの製造工程断面図である。
【図４】従来のＳｉＧｅ・ｐＭＯＳＦＥＴの製造工程断面図である。
【図５】ゲート電圧に対するホール濃度特性図である。
【図６】エネルギーバンドダイヤグラム及びホール濃度フロファイルを示す図である。
【符号の説明】
２１    Ｎ型Ｓｉ（１００）基板
２２    フィールド酸化膜
２３    ボロンドープＳｉ膜
２４    バッファＳｉ膜
２５    ＳｉＧｅ膜
２６    キャップＳｉ膜
２７，２９    ＳｉＯ2 ゲート酸化膜
２８    多結晶Ｓｉ膜
３０    ゲート電極（多結晶Ｓｉ膜）
３１    キャップＳｉ層
３２    ソース領域
３３    ドレイン領域
【図１】
0003628472.tif 000002
【図２】
0003628472.tif 000003
【図３】
0003628472.tif 000004
【図４】
0003628472.tif 000005
【図５】
0003628472.tif 000006
【図６】
0003628472.tif 000007