(57)【特許請求の範囲】
【請求項１】
不揮発性記憶装置が複数の行および列に格子状に配列されたメモリセルアレイを有し、
前記不揮発性記憶装置は、
半導体層の上方に、第１ゲート絶縁層を介して形成されたワードゲートと、
前記半導体層に形成された、ソース領域またはドレイン領域を構成する不純物層と、
前記ワードゲートの一方の側面に沿って列方向に連続して形成された第１コントロールゲートであって、前記半導体層に対して第２ゲート絶縁層を介して、かつ、前記ワードゲートに対して第１サイド絶縁層を介して配置された、前記第１コントロールゲートと、
前記ワードゲートの他方の側面に沿って列方向に連続して形成された第２コントロールゲートであって、前記半導体層に対して第２ゲート絶縁層を介して、かつ、前記ワードゲートに対して第１サイド絶縁層を介して配置された、第２コントロールゲートと、を含み、
１つの前記不純物層を共有し行方向に隣り合う２つの不揮発性半導体記憶装置は、該不純物層を挟んで対向する１組の第１コントロールゲートと第２コントロールゲートとが、コンタクト導電層を介して１つの共通コンタクト部に接続され、
前記第１および第２コントロールゲートは、断面形状が矩形である、半導体装置。
【請求項２】
請求項１において、
前記第１および第２コントロールゲート上には、第３絶縁層が形成されている、半導体装置。
【請求項３】
請求項１または２において、
前記コンタクト導電層は凹部を構成する、半導体装置。
【請求項４】
請求項３において、
前記半導体層の上方にはさらに、層間絶縁層が積層され、
前記コンタクト導電層により構成される前記凹部上に、前記層間絶縁層を貫通するコンタクトホールが形成され、
前記コンタクトホールには、プラグ導電層が埋め込まれている、半導体装置。
【請求項５】
請求項１ないし４のいずれかにおいて、
前記コンタクト導電層は、前記第１および第２コントロールゲートと同一の材質からなる、半導体装置。
【請求項６】
請求項１ないし５のいずれかにおいて、
前記コンタクト導電層は、前記半導体層の上方に、コンタクト絶縁層を介して配置され、
前記コンタクト絶縁層は、前記第２ゲート絶縁層と同一の材質からなる、半導体装置。
【請求項７】
請求項１ないし６のいずれかにおいて、
前記コンタクト導電層の側面には、第２サイド絶縁層が配置されている、半導体装置。
【請求項８】
請求項７において、
前記第２サイド絶縁層は、前記第１サイド絶縁層と同一の材質からなる、半導体装置。
【請求項９】
請求項１ないし８のいずれかにおいて、
前記ワードゲートと前記コントロールゲートとの間に位置する前記第１サイド絶縁層は、その上端が前記半導体層に対して前記コントロールゲートより上方に位置する、半導体装置。
【請求項１０】
請求項１ないし９のいずれかにおいて、
隣り合う前記第１および第２コントロールゲートは、絶縁層によって埋め込まれている、半導体装置。
【請求項１１】
請求項１ないし１０のいずれかにおいて、
前記共通コンタクト部は、前記不純物層の端部に隣接して設けられた、半導体装置。
【請求項１２】
請求項１１において、
前記共通コンタクト部が複数形成され、
前記不純物層が複数配列され、
前記複数の共通コンタクト部は、複数配列された前記不純物層に対して、該不純物層の一方の側の端部と他方の側の端部とにおいて交互に設けられた、半導体装置。
【請求項１３】
請求項１ないし１２のいずれかにおいて、
前記第２ゲート絶縁層および前記第１サイド絶縁層は、第１酸化シリコン層、窒化シリコン層、および第２酸化シリコン層の積層膜からなる、半導体装置。
【請求項１４】
不揮発性記憶装置が複数の行および列に格子状に配列されたメモリセルアレイを含む半導体装置の製造方法であって、以下の工程を含む、半導体装置の製造方法。
半導体層の上方に、第１ゲート絶縁層のための第１絶縁層を形成する工程、
前記第１絶縁層の上方に、第１導電層を形成する工程、
前記第１導電層の上方に、ストッパ層を形成する工程、
前記第１導電層および前記ストッパ層をパターニングして、ゲート層を形成する工程、
少なくとも前記半導体層の上方に、第２ゲート絶縁層を形成する工程、
前記ゲート層の両側面に第１サイド絶縁層を形成する工程、
前記メモリセルアレイの形成領域に第２導電層を形成する工程、
共通コンタクト部の形成領域に対応する前記第２導電層上にマスクを形成して、前記第２導電層を異方性エッチングする工程、
前記メモリセルアレイの形成領域に第２絶縁層を形成した後、前記ストッパ層が露出するように該第２絶縁層および前記第２導電層を化学的機械的研磨法によって研磨することにより、前記メモリセルアレイの形成領域内に、断面形状が矩形である第１および第２コントロールゲートを形成し、前記共通コンタクト部の形成領域内にコンタクト導電層を形成する工程、
前記ストッパ層を除去する工程、
ソース領域またはドレイン領域を構成する不純物層を前記半導体層に形成する工程、および
前記メモリセルアレイの形成領域に第３導電層を形成した後、前記ゲート層および前記第３導電層をパターニングして、ワードゲートおよび該ワードゲートに接続されたワード線を形成する工程。
【請求項１５】
請求項１４において、
さらに、前記第１および第２コントロールゲートの上に、第３絶縁層を形成する工程を含む、半導体装置の製造方法。
【請求項１６】
請求項１４または１５において、
さらに、前記コンタクト導電層の上に、第３絶縁層を形成する工程を含む、半導体装置の製造方法。
【請求項１７】
請求項１４ないし１６のいずれかにおいて、
さらに、前記メモリセルアレイの形成領域に層間絶縁層を形成した後、前記コンタクト導電層上に、前記層間絶縁層を貫通するコンタクトホールを形成する工程、および
前記コンタクトホールにプラグ導電層を埋め込む工程を含む、半導体装置の製造方法。
【請求項１８】
請求項１４ないし１７のいずれかにおいて、
前記第１ゲート絶縁層および前記第１サイド絶縁層は、同一の成膜工程で形成され、かつ、第１酸化シリコン層、窒化シリコン層および第２酸化シリコン層の積層膜からなる、半導体装置の製造方法。
【請求項１９】
請求項１４ないし１８のいずれかにおいて、
前記コンタクト導電層は前記第１および第２コントロールゲートと同一の成膜工程で形成される、半導体装置の製造方法。
【請求項２０】
請求項１４ないし１９のいずれかにおいて、
前記共通コンタクト部の形成領域において、さらに、前記半導体層の上方にコンタクト絶縁層を形成する工程と、前記コンタクト導電層の側面に第２サイド絶縁層を形成する工程とを含み、
前記コンタクト絶縁層の形成は、前記第２ゲート絶縁層を形成する工程と同一工程にて行なわれ、
前記第２サイド絶縁層の形成は、前記第１サイド絶縁層を形成する工程と同一工程にて行なわれる、半導体装置の製造方法。
【請求項２１】
請求項１４ないし２０のいずれかにおいて、
前記第１サイド絶縁層を、その上端が前記半導体層に対して前記コントロールゲートより上方に位置するように形成する、半導体装置の製造方法。
【請求項２２】
請求項１４ないし２１のいずれかにおいて、
前記第２絶縁層を化学的機械的研磨法によって研磨する工程において、前記不純物層を介して隣り合う前記第１および第２コントロールゲートは埋込み絶縁層によって覆われるように形成される、半導体装置の製造方法。
【請求項２３】
請求項１４ないし２２のいずれかにおいて、
前記共通コンタクト部は、前記不純物層の端部に隣接して形成される、半導体装置の製造方法。
【請求項２４】
請求項１４ないし２３のいずれかにおいて、
前記不純物層が複数配列され、
前記共通コンタクト部を複数形成し、
前記複数の共通コンタクト部は、複数配列された前記不純物層に対して、該不純物層の一方の側の端部と他方の側の端部とにおいて交互に形成される、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、１つのワードゲートに対して２つの電荷蓄積領域を有する不揮発性記憶装置がアレイ状に配置された半導体装置およびその製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
不揮発性半導体記憶装置のひとつのタイプとして、チャネル領域とコントロールゲートとの間のゲート絶縁層が酸化シリコン層と窒化シリコン層との積層膜からなり、前記窒化シリコン層に電荷がトラップされるMONOS（Metal Oxide Nitride Oxide Semiconductor）型もしくはSONOS(Silicon Oxide Nitride Oxide Silicon)型と呼ばれるタイプがある。
【０００３】
MONOS型の不揮発性半導体記憶装置として、図１７に示すデバイスが知られている（文献：Ｙ．Hayashi，et  al  ，2000  Symposium  on  VLSI  Technology  Digest  of  Technical  Papers  ｐ．１２２−ｐ．１２３）。
【０００４】
このMONOS型のメモリセル１００は、半導体基板１０の上方に第１ゲート絶縁層１２を介してワードゲート１４が形成されている。そして、ワードゲート１４の両側には、それぞれ第１コントロールゲート２０と第２コントロールゲート３０とが配置されている。第１コントロールゲート２０の底部と半導体基板１０との間には、第２ゲート絶縁層２２が存在し、第１コントロールゲート２０の側面とワードゲート１４との間には絶縁層２４が存在する。同様に、第２コントロールゲート３０の底部と半導体基板１０との間には、第２ゲート絶縁層３２が存在し、第２コントロールゲート３０の側面とワードゲート１４との間には絶縁層３４が存在する。そして、隣り合うメモリセルの、対向するコントロールゲート２０とコントロールゲート３０との間の半導体基板１０には、ソース領域またはドレイン領域を構成する不純物層１６，１８が形成されている。
【０００５】
このように、ひとつのメモリセル１００は、ワードゲート１４の側面に２つのMONOS型メモリ素子を有する。また、これらの２つのMONOS型メモリ素子は独立に制御される。したがって、ひとつのメモリセル１００は、２ビットの情報を記憶することができる。
【０００６】
本発明の目的は、２つの電荷蓄積領域を有するMONOS型の不揮発性記憶装置を含む半導体装置およびその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
（半導体装置）
本発明の半導体装置は、不揮発性記憶装置が複数の行および列に格子状に配列されたメモリセルアレイを有し、
前記不揮発性記憶装置は、
半導体層の上方に、第１ゲート絶縁層を介して形成されたワードゲートと、
前記半導体層に形成された、ソース領域またはドレイン領域を構成する不純物層と、
前記ワードゲートの一方の側面に沿って列方向に連続して形成された第１コントロールゲートであって、前記半導体層に対して第２ゲート絶縁層を介して、かつ、前記ワードゲートに対して第１サイド絶縁層を介して配置された、前記第１コントロールゲートと、
前記ワードゲートの他方の側面に沿って列方向に連続して形成された第２コントロールゲートであって、前記半導体層に対して第２ゲート絶縁層を介して、かつ、前記ワードゲートに対して第１サイド絶縁層を介して配置された、第２コントロールゲートと、を含み、
１つの前記不純物層を共有し行方向に隣り合う２つの不揮発性半導体記憶装置は、該不純物層を挟んで対向する１組の第１コントロールゲートと第２コントロールゲートとが、コンタクト導電層を介して１つの共通コンタクト部に接続され、
前記第１および第２コントロールゲートは、断面形状が矩形である。
【０００８】
本明細書において、前記第１および第２コントロールゲートの断面形状とは、前記第１および第２コントロールゲートを、前記列方向に垂直な面で切断した場合における断面の形状をいう。
【０００９】
【００１０】
上記本発明の半導体装置によれば、前記第１および第２コントロールゲートは、１組ごとに、共通コンタクト部に接続されているので、幅の小さいコントロールゲートとの電気的接続を確実にとることができる。
【００１１】
本発明の半導体装置においては、前記コンタクト導電層は凹部を構成することができる。この場合、前記半導体層の上方にはさらに、層間絶縁層が積層され、前記コンタクト導電層により構成される前記凹部上に、前記層間絶縁層を貫通するコンタクトホールが形成され、前記コンタクトホールに、プラグ導電層が埋め込むことができる。
【００１２】
また、この場合、前記コンタクト導電層は、前記第１および第２コントロールゲートと同一の材質からなることができる。
【００１３】
また、この場合、前記コンタクト導電層は、前記半導体層の上方に、コンタクト絶縁層を介して配置され、前記コンタクト絶縁層は、前記第２ゲート絶縁層と同一の材質からなることができる。
【００１４】
さらに、この場合、前記コンタクト導電層の側面に、第２サイド絶縁層を配置できる。ここで、前記第２サイド絶縁層は、前記第１サイド絶縁層と同一の材質からなることができる。
【００１５】
本発明の半導体装置は、以下の各種態様をとりうる。
【００１６】
（Ａ）前記第１および第２コントロールゲート上には、第３絶縁層を形成できる。
【００１７】
（Ｂ）前記ワードゲートと前記コントロールゲートとの間に位置する前記第１サイド絶縁層は、その上端が前記コントロールゲートより上方に位置することができる。この構成により、前記コントロールゲートを覆う埋込み絶縁層を確実に形成できる。すなわち、隣り合う前記第１および第２コントロールゲートは、絶縁層によって埋め込まれてもよく、該埋込み絶縁層は、前記第１および第２コントロールゲートに接して配置された、対向する２つの前記サイド絶縁層の相互間に形成される。
【００１８】
（Ｃ）前記共通コンタクト部は、前記不純物層の端部に隣接して設けることができる。この場合、前記共通コンタクト部が複数形成され、前記不純物層が複数配列され、前記複数の前記共通コンタクト部は、複数配列された前記不純物層に対して、該不純物層の一方の側の端部と他方の側の端部とにおいて交互に設けることができる。
【００１９】
（Ｄ）前記第２ゲート絶縁層および第１サイド絶縁層は、第１酸化シリコン層、窒化シリコン層、および第２酸化シリコン層の積層膜から構成できる。
【００２０】
（半導体装置の製造方法）
本発明の半導体装置の製造方法は、不揮発性記憶装置が複数の行および列に格子状に配列されたメモリセルアレイを含む半導体装置の製造方法であって、以下の工程を含む。
【００２１】
半導体層の上方に、第１ゲート絶縁層のための第１絶縁層を形成する工程、
前記第１絶縁層の上方に、第１導電層を形成する工程、
前記第１導電層の上方に、ストッパ層を形成する工程、
前記第１導電層および前記ストッパ層をパターニングして、ゲート層を形成する工程、
少なくとも前記半導体層の上方に、第２ゲート絶縁層を形成する工程、
前記ゲート層の両側面に第１サイド絶縁層を形成する工程、
前記メモリセルアレイの形成領域に第２導電層を形成する工程、
共通コンタクト部の形成領域に対応する前記第２導電層上にマスクを形成して、前記第２導電層を異方性エッチングする工程、
前記メモリセルアレイの形成領域に第２絶縁層を形成した後、前記ストッパ層が露出するように該第２絶縁層および前記第２導電層を化学的機械的研磨法によって研磨することにより、前記メモリセルアレイの形成領域内に、断面形状が矩形である第１および第２コントロールゲートを形成し、前記共通コンタクト部の形成領域内にコンタクト導電層を形成する工程、
前記ストッパ層を除去する工程、
ソース領域またはドレイン領域を構成する不純物層を前記半導体層に形成する工程、および
前記メモリセルアレイの形成領域に第３導電層を形成した後、前記ゲート層および前記第３導電層をパターニングして、ワードゲートおよび該ワードゲートに接続されたワード線を形成する工程。
【００２２】
【００２３】
【００２４】
上記本発明の半導体装置の製造方法によれば、特に工程数を増加させることなく、第１，第２コントロールゲートとともに、共通コンタクト部を形成でき、この共通コンタクト部を介して確実な電気的接続をとることができる。
【００２５】
本発明の半導体装置の製造方法においては、さらに、前記コンタクト導電層の上に、第３絶縁層を形成する工程を含むことができる。
【００２６】
また、本発明の半導体装置の製造方法においては、さらに、前記メモリセルアレイの形成領域に層間絶縁層を形成した後、前記コンタクト導電層上に、前記層間絶縁層を貫通するコンタクトホールを形成する工程、および
前記コンタクトホールにプラグ導電層を埋め込む工程を含むことができる。
【００２７】
また、この場合、前記コンタクト導電層は前記第１および第２コントロールゲートと同一の成膜工程で形成できる。
【００２８】
さらに、この場合、前記共通コンタクト部の形成領域において、さらに、前記半導体層の上方にコンタクト絶縁層を形成する工程と、前記コンタクト導電層の側面に第２サイド絶縁層を形成する工程とを含み、前記コンタクト絶縁層の形成は、前記第２ゲート絶縁層を形成する工程と同一工程にて行なわれ、前記第２サイド絶縁層の形成は、前記第１サイド絶縁層を形成する工程と同一工程にて行うことができる。
【００２９】
さらに、この場合、前記共通コンタクト部は、前記不純物層の端部に隣接して形成されることができる。ここで、前記不純物層が複数配列され、前記共通コンタクト部を複数形成し、前記複数の共通コンタクト部は、複数配列された前記不純物層に対して、該不純物層の一方の側の端部と他方の側の端部とにおいて交互に形成できる。
【００３０】
本発明の第１および第２の半導体装置の製造方法においては、さらに以下に示す態様をとることができる。
【００３１】
（ａ）さらに、前記第１および第２コントロールゲートの上に、第３絶縁層を形成する工程を含むことができる。
【００３２】
（ｂ）前記第１ゲート絶縁層および前記第１サイド絶縁層は、同一の成膜工程で形成され、かつ、第１酸化シリコン層、窒化シリコン層および第２酸化シリコン層の積層膜からなることができる。
【００３３】
（ｃ）前記第１サイド絶縁層を、その上端が前記コントロールゲートより上方に位置するように形成できる。
【００３４】
（ｄ）前記第２絶縁層を化学的機械的研磨法（以下、「ＣＭＰ法」という）によって研磨する工程において、隣り合う前記第１および第２コントロールゲートは埋込み絶縁層によって覆われるように形成することができる。
【００３５】
【発明の実施の形態】
図１は、本発明の実施の形態に係る半導体装置のレイアウトを模式的に示す平面図であり、図２は、本実施の形態に係る半導体装置の一部分を模式的に示す平面図であり、図３は、図２のＡ−Ａ線に沿った部分を模式的に示す断面図である。
【００３６】
本実施の形態に係る半導体装置は、MONOS型不揮発性記憶装置（以下、「メモリセル」という）１００が複数の行および列に格子状に配列されたメモリセルアレイ１０００を含む。また、このメモリセルアレイ１０００は、複数のブロックに分割されている。
【００３７】
（デバイスの構造）
まず、図１を参照しながら、本実施の形態に係る半導体装置のレイアウトについて説明する。
【００３８】
図１においては、第１のブロックＢ１と、これに隣接する第２のブロックＢ２とが示されている。第１のブロックＢ１と第２のブロックＢ２との間の一部領域には、素子分離領域３００が形成されている。各ブロックＢ１，Ｂ２においては、Ｘ方向（行方向）に延びる複数のワード線５０（ＷＬ）と、Ｙ方向（列方向）に延びる複数のビット線６０（ＢＬ）とが設けられている。一本のワード線５０は、Ｘ方向に配列された複数のワードゲート１４に接続されている。ビット線６０は不純物層１６，１８によって構成されている。
【００３９】
第１および第２コントロールゲート２０，３０を構成する導電層４０は、各不純物層１６，１８を囲むように形成されている。すなわち、第１および第２コントロールゲート２０，３０は、それぞれＹ方向に延びており、１組の第１，第２コントロールゲート２０，３０の一方の端部は、Ｘ方向に延びる導電層によって互いに接続されている。
【００４０】
また、１組の第１，第２コントロールゲート２０，３０の他方の端部はともに、１つの共通コンタクト部２００に接続されている。したがって、各第１，第２コントロールゲート２０，３０は、メモリセルのコントロールゲートの機能と、Ｙ方向に配列された各コントロールゲートを接続する配線としての機能とを有する。
【００４１】
この共通コンタクト部２００は、図１に示すように、不純物層１６，１８の端部に隣接して設けられている。さらに、この共通コンタクト部２００は、不純物層１６，１８に対して、不純物層１６，１８の一方の側の端部と他方の側の端部とにおいて交互に設けられている。
【００４２】
単一のメモリセル１００は、１つのワードゲート１４と、このワードゲート１４の両側に形成された第１，第２コントロールゲート２０，３０と、これらのコントロールゲート２０，３０の外側であって、半導体基板内に形成された不純物層１６，１８とを含む。そして、不純物層１６，１８は、それぞれ隣り合うメモリセル１００によって共有される。
【００４３】
Ｙ方向に互いに隣り合う不純物拡散層１６であって、ブロックＢ１に形成された不純物層１６とブロックＢ２に形成された不純物層１６とは、半導体基板内に形成されたコンタクト用不純物層４００によって互いに電気的に接続されている。このコンタクト用不純物層４００は、不純物１６に対し、コントロールゲートの共通コンタクト部２００とは反対側に形成される。
【００４４】
このコンタクト用不純物層４００上には、コンタクト３５０が形成されている。不純物層１６によって構成されたビット線６０は、このコンタクト３５０によって、上層の配線層に電気的に接続される。
【００４５】
同様に、Ｙ方向に互いに隣り合う２つの不純物層１８は、共通コンタクト部２００が配置されていない側において、図示しないコンタクト用不純物層によって互いに電気的に接続されている。
【００４６】
図１からわかるように、１つのブロックにおいて、複数の共通コンタクト部２００の平面レイアウトは千鳥配置となる。同様に、１つのブロックにおいて、複数のコンタクト用不純物層４００の平面レイアウトは千鳥配置となる。
【００４７】
次に、図２および図３を参照しながら、半導体装置の平面構造および断面構造について説明する。
【００４８】
メモリセル１００は、半導体基板１０の上方に第１ゲート絶縁層１２を介して形成されたワードゲート１４と、半導体基板１０内に形成された、ソース領域またはドレイン領域を構成する不純物層１６，１８と、ワードゲート１４の両側に沿ってそれぞれ形成された、第１および第２のコントロールゲート２０，３０とを含む。また、不純物層１６，１８上には、シリサイド層９２が形成されている。
【００４９】
第１および第２コントロールゲート２０，３０は、図３に示すように、断面形状が矩形である。また、第１および第２コントロールゲート２０，３０の上には、第３絶縁層２２２が形成されている。第３絶縁層２２２は、例えば酸化シリコン層からなる。
【００５０】
第１コントロールゲート２０は、半導体基板１０の上方に第２ゲート絶縁層２２を介して配置され、かつ、ワードゲート１４の一方の側面に対して第１サイド絶縁層２４を介して配置されている。同様に、第２コントロールゲート３０は、半導体基板１０に対して第２ゲート絶縁層３２を介して配置され、かつ、ワードゲート１４の他方の側面に対して第１サイド絶縁層３４を介して配置されている。
【００５１】
そして、第２ゲート絶縁層２２，３２および第１サイド絶縁層２４，３４は、ＯＮＯ膜である。具体的には、第１酸化シリコン層（ボトム酸化シリコン層）、窒化シリコン層、第２酸化シリコン層（トップ酸化シリコン層）の積層膜である。
【００５２】
第２ゲート絶縁層２２，３２の第１酸化シリコン層は、チャネル領域と電荷蓄積領域との間に電位障壁(potential barrier)として機能する。
【００５３】
第２ゲート絶縁層２２，３２の窒化シリコン層は、キャリア（例えば電子）をトラップする電荷蓄積領域として機能する。
【００５４】
第２ゲート絶縁層２２，３２の第２酸化シリコン層は、コントロールゲートと電荷蓄積領域との間に電位障壁(potential barrier)を形成する。
【００５５】
第１サイド絶縁層２４，３４は、ワードゲート１４と、第１，第２コントロールゲート２０，３０とをそれぞれ電気的に分離させる。また、第１サイド絶縁層２４，３４の上端は、ワードゲート１４と第１，第２コントロールゲート２０，３０とのショートを防ぐために、第１，第２コントロールゲート２０，３０の上端に比べ、半導体基板１０に対して上方に位置させることができる。
【００５６】
本実施の形態では、第１サイド絶縁層２４，３４と第２ゲート絶縁層２２，３２とは、同一の成膜工程で形成され、それぞれの層構造は等しくなる。さらに、第１サイド絶縁層２４，３４は、その上端が半導体基板１０に対して第１，第２コントロールゲート２０，３０より上方に位置するように形成させることができる。そして、隣り合うメモリセル１００において、隣り合う第１コントロールゲート２０と第２コントロールゲート３０との間には、埋め込み絶縁層７０が形成される。本実施の形態においては、第１，第２コントロールゲート２０，３０は埋め込み絶縁層７０によって埋め込まれている。この埋め込み絶縁層７０は、少なくとも第１，第２コントロールゲート２０，３０が露出しないようにこれらを覆っている。具体的には、埋め込み絶縁層７０の上面は、第１サイド絶縁層２４，３４の上端より半導体基板１０に対して上方に位置している。埋め込み絶縁層７０をこのように形成することで、第１，第２コントロールゲート２０，３０と、ワードゲート１４およびワード線５０との電気的分離をより確実に行うことができる。
【００５７】
共通コンタクト部２００には、第１，第２コントロールゲート２０，３０に所定の電位を供給するための導電層が形成される。共通コンタクト部２００はコンタクト導電層２３２を含む。
【００５８】
コンタクト導電層２３２は、コンタクト絶縁層２１０および第２サイド絶縁層２２４に沿って配置されている。コンタクト導電層２３２は、第１，第２コントロールゲート２０，３０の形成と同一の成膜工程によって、第１，第２コントロールゲート２０，３０と連続するように形成されている。したがって、コンタクト導電層２３２と、第１，第２コントロールゲート２０，３０とは、同一の材質で形成されている。
【００５９】
また、コンタクト導電層２３２は、半導体基板１０の上方にコンタクト絶縁層２１０を介して配置されている。また、コンタクト導電層２３２によって凹部７４が構成されている。この凹部７４にはプラグ導電層８２が埋め込まれている。
【００６０】
共通コンタクト部２００を構成するコンタクト絶縁層２１０およびおよび第２サイド絶縁層２２４は、メモリセル１００を構成する第２ゲート絶縁層２２，３２および第１サイド絶縁層２４，３４と同一の工程で形成され、かつ同一の層構造を有する。すなわち、コンタクト絶縁層２１０およびおよび第２サイド絶縁層２２４は、第２ゲート絶縁層２２，３２および第１サイド絶縁層２４，３４と同様に、第１酸化シリコン層，窒化シリコン層および第２酸化シリコン層の積層膜から構成される。また、共通コンタクト部２００を構成する絶縁層２１２は、メモリセル１００を構成する第１ゲート絶縁層１２と同一の工程で形成され、かつ同一の層構造を有する。
【００６１】
また、図３に示すように、共通コンタクト部２００はさらに、導電層２３６，２３８を含む。導電層２３６，２３８は、コンタクト導電層２３２を挟むように配置される。この導電層２３６，２３８の上には第３絶縁層２２２が形成されている。また、この導電層２３６，２３８は、第１および第２コントロールゲート２０，３０と同様に、断面形状が矩形である。
【００６２】
導電層２３６は、第１コントロールゲート２０と連続している。ここで、導電層２３６と接続する第１コントロールゲート２０は、コンタクト導電層２３２と連続する第２コントロールゲート３０と隣り合っている。また、導電層２３８は、第２コントロールゲート３０と連続している。ここで、導電層２３８と接続する第２コントロールゲート３０は、コンタクト導電層２３２と連続する第１コントロールゲート２０と隣り合っている。
【００６３】
導電層２３６，２３８はそれぞれ、コンタクト絶縁層２１０および第２サイド絶縁層２２４に沿って配置される。この導電層２３６，２３８は、第１および第２コントロールゲート２０，３０やコンタクト導電層２３２と同一の成膜工程から形成され、これらの層と同一の材質からなる。
【００６４】
メモリセル１００や共通コンタクト部２００などが形成された半導体基板１０上には、層間絶縁層７２が形成されている。そして、層間絶縁層７２には、共通コンタクト部２００のコンタクト導電層２３２に到達するコンタクトホール８４が形成されている。このコンタクトホール８４内に、タングステンプラグまたは銅プラグなどのプラグ導電層８２が充填され、このプラグ導電層８２は層間絶縁層７２上に形成された配線層８０と接続されている。
【００６５】
本実施の形態にかかる半導体装置によれば、メモリセルアレイ１０００において、第１，第２コントロールゲート２０，３０は、１組ごとに、共通コンタクト部２００と接続され、この共通コンタクト部２００は、コンタクト導電層２３２を含む。ここで、第１および第２コントロールゲート２０，３０の幅は通常０．１μｍより小さい。したがって、コンタクト導電層２３２を設置させることによって、コントロールゲート２０，３０と共通コンタクト部２００との電気的接続を確保することができる。その結果、コントロールゲートとの電気的コンタクトを上記の共通コンタクト部２００によって必要最小限の面積で確保することができる。
【００６６】
また、本実施の形態にかかる半導体装置によれば、共通コンタクト部２００内において、コンタクト導電層２３２がプラグ導電層８２と直接接続しているため、良好な電気的接続を確保することができる。
【００６７】
（半導体装置の製造方法）
次に、図４〜図１６を参照しながら、本実施の形態に係る半導体装置の製造方法について説明する。各断面図は、図２のＡ−Ａ線に沿った部分に対応する。図４〜図１６において、図１〜図３で示す部分と実質的に同一の部分には同一の符号を付し、重複する記載は省略する。
【００６８】
（１）図４に示すように、まず、図１に示すメモリセルアレイ１０００が形成される領域（以下、「メモリセルアレイの形成領域」という）１０００ａにおいて、半導体基板１０の表面に、トレンチアイソレーション法によって素子分離領域３００を形成する。ついで、イオン注入によって、コンタクト用不純物層４００（図１参照）を半導体基板１０内に形成する。
【００６９】
ついで、半導体基板１０の表面に、第１ゲート絶縁層となる第１絶縁層１２０を形成する。次いで、ワードゲート１４となる第１導電層１４０を、第１絶縁層１２０上に堆積する。第１導電層１４０はドープトポリシリコンからなる。次いで、後のＣＭＰ工程におけるストッパ層Ｓ１００を第１導電層１４０上に形成する。ストッパ層Ｓ１００は、たとえば窒化シリコン層からなる。
【００７０】
（２）ついで、公知のリソグラフィーおよびエッチングによって第１導電層１４０およびストッパ層Ｓ１００をパターニングする。この工程により、後にワードゲートとなるゲート層１４０ａが形成される。このパターニングにおいては、メモリセルアレイの形成領域１０００ａにおいて、ゲート層１４０ａおよびストッパ層Ｓ１００の積層体が、半導体基板１０上に全面的に形成される。パターニング後の様子を平面的に示したのが図６である。このパターニングによって、メモリ領域１０００内のゲート層１４０ａおよびストッパ層Ｓ１００の積層体は、開口部１６０，１８０が設けられる。開口部１６０，１８０は、後のイオン注入によって不純物層１６，１８が形成される領域にほぼ対応している。そして、後の工程で、開口部１６０，１８０の側面に沿って第１サイド絶縁層２４，３４と第１，第２コントロールゲート２０，３０とが形成される。
【００７１】
（３）図７に示すように、半導体基板１０上に、ＯＮＯ膜２２０を全面的に形成する。ＯＮＯ膜２２０は、第１酸化シリコン層、窒化シリコン層および第２酸化シリコン層を順次堆積させることで形成される。第１酸化シリコン層は、たとえば熱酸化法、ＣＶＤ法を用いて成膜することができる。窒化シリコン層は、たとえばＣＶＤ法などによって成膜することができる。第２酸化シリコン層は、ＣＶＤ法、具体的には高温酸化法（ＨＴＯ）を用いて成膜することができる。これらの各層を成膜した後、アニール処理を行い、各層を緻密化することが好ましい。
【００７２】
ＯＮＯ膜２２０は、後のパターニングによって、第２ゲート絶縁層２２および第１サイド絶縁層２４、ならびに共通コンタクト部２００のコンタクト絶縁層２１０および第２サイド絶縁層２２４となる（図３参照）。
【００７３】
（４）図８に示すように、メモリセルアレイの形成領域１０００ａにおいて、ドープトポリシリコン層（第２導電層）２３０を、ＯＮＯ膜２２０上に全面的に形成する。このドープトポリシリコン層２３０から、パターニングおよびエッチング工程などを経て、第１，第２コントロールゲート２０，３０を構成する導電層４０（図１参照）、ならびに共通コンタクト部２００を構成するコンタクト導電層２３２、導電層２３６，２３８（図３参照）が形成される。
【００７４】
ついで、共通コンタクト部が形成される領域（以下、「共通コンタクト部の形成領域」という）２００ａに、レジスト層Ｒ１００を形成する。この実施の形態では、このレジスト層Ｒ１００は、図８に示すように、共通コンタクト部の形成領域２００ａ内において、後の工程にてコンタクト導電層２３２が形成される領域にほぼ対応する位置に設けられる。すなわち、このレジスト層Ｒ１００は、少なくとも、後の工程で形成するコンタクト導電層２３２が形成される領域上に形成される。
【００７５】
（５）図９に示すように、ドープトポリシリコン層２３０（図８参照）を、レジスト層Ｒ１００をマスクとして全面的に異方性エッチングすることにより、第１，第２コントロールゲート２０ａ，３０ａ、および導電層２３０ａが形成される。ここで、導電層２３０ａは、共通コンタクト部の形成領域２００ａに形成される。
【００７６】
すなわち、このエッチング工程によって、露出した開口部１６０，１８０（図６参照）の側面に沿って、第１，第２コントロールゲート２０ａ，３０ａが形成される。そして、これと同時に、レジスト層Ｒ１００でマスクされた部分には、導電層２３０ａが形成される。ここで、上記のエッチングによって、後の工程でシリサイド層が形成される領域に堆積された絶縁層は除去され、半導体基板１０が露出する。ついで、レジスト層Ｒ１００は除去される。
【００７７】
（６）次いで、図１０に示すように、Ｎ型不純物をイオン注入することにより、半導体基板１０内に、ソース領域またはドレイン領域を構成する不純物層１６，１８を形成する。
【００７８】
次いで、シリサイド形成用の金属を全面的に堆積させる。シリサイド形成用の金属とは、例えば、チタン，コバルトである。その後、不純物層１６，１８上に形成された金属をシリサイド化反応させることにより、不純物層１６，１８の上面にシリサイド層９２を形成させる。したがって、このシリサイド化工程によって、メモリセル１００は、ソース領域またはドレイン領域の表面が自己整合的にシリサイド化される。
【００７９】
次いで、図１０に示すように、メモリセルアレイの形成領域１０００ａにおいて、酸化シリコンまたは窒化酸化シリコンなどの絶縁層（第２絶縁層）７０を全面的に形成する。絶縁層７０は、ストッパ層Ｓ１００を覆い、かつ第１，第２コントロールゲート２０ａ，３０ａの間や導電層２３０ａの隙間を埋め込むように形成される。
【００８０】
（７）続いて、図１１に示すように、ＣＭＰ法を用いて、絶縁層７０をストッパ層Ｓ１００が露出するまで研磨し、絶縁層７０を平坦化する。この研磨によって、断面形状が矩形の第１，第２コントロールゲート２０，３０が形成され、ゲート層１４０ａの両側に第１サイド絶縁層２４，３４が形成される。また、この工程により、導電層２３０ａの上部が除去されて、共通コンタクト部の形成領域２００ａ内にコンタクト導電層２３２、および導電層２３６，２３８が形成され、コンタクト導電層２３２とゲート層１４０ａとの間に第２サイド絶縁層２２４が形成される。さらに、第１，第２コントロールゲート２０，３０をはさんで対向する２つの第１サイド絶縁層２４の間に絶縁層７０が残存して、埋込み絶縁層７０となる。
【００８１】
このとき、ゲート層１４０ａおよびストッパ層Ｓ１００の側面に形成された第１サイド絶縁層２４，３４の上端は、第１，第２コントロールゲート２０，３０の上端に比べ、半導体基板１０に対して上方に位置することができる。
【００８２】
この工程によって、第１，第２コントロールゲート２０，３０は埋め込み絶縁層７０によって完全に覆われる。また、共通コンタクト部の形成領域２００ａにおいて、コンタクト導電層２３２の上面が露出した状態となる。さらに、コンタクト導電層２３２から構成される凹部７４は、埋め込み絶縁層７０で埋め込まれた状態となる。
【００８３】
（８）次いで、図１２に示すように、第１および第２コントロールゲート２０，３０、コンタクト導電層２３２、および導電層２３６，２３８の上に、第３絶縁層２２２を形成する。この第３絶縁層２２２は、第１および第２コントロールゲート２０，３０、コンタクト導電層２３２、および導電層２３６，２３８の上部をそれぞれエッチングした後、例えば酸化シリコン層を積層し、ＣＭＰ法によって平坦化することにより形成することができる。
【００８４】
あるいは、第１および第２コントロールゲート２０，３０、コンタクト導電層２３２、および導電層２３６，２３８の上部を熱酸化等により酸化することによって、第３絶縁層２２２を形成することもできる。この場合、必要に応じて、第１および第２コントロールゲート２０，３０、コンタクト導電層２３２、および導電層２３６，２３８の上部を酸化した後、ＣＭＰ法によって平坦化する。
【００８５】
（９）次いで、ストッパ層Ｓ１００を熱リン酸で除去する。この結果、図１３に示すように、少なくともゲート層１４０ａの上面が露出する。その後、図１４に示すように、メモリセルアレイの形成領域１０００ａにおいて、第３導電層（図示せず）を全面に形成した後、図１５に示すように、第３導電層上に、パターニングされたレジスト層Ｒ２００を形成する。このレジスト層Ｒ２００をマスクとして、前記第３導電層をパターニングする。これにより、ゲート層１４０ａ上にワード線５０を形成する。なお、前記第３導電層としては、たとえばドープトポリシリコン層などを用いることができる。さらに、レジスト層Ｒ２００をマスクとして、ドープトポリシリコンからなるゲート層１４０ａ（図１５参照）をパターニングすることにより、アレイ状に配列したワードゲート１４を形成する（図２参照）。ゲート層１４０ａが除去される領域は、後に形成されるＰ型不純物層（素子分離用不純物層）１５の形成領域と対応する（図２参照）。また、この工程において、図１５に示すように、共通コンタクト部の形成領域２００ａ内のゲート層１４０ａが除去される。次いで、レジスト層Ｒ２００が除去される。
【００８６】
なお、このエッチング工程では、第１および第２コントロールゲート２０，３０、コンタクト導電層２３２、および導電層２３６，２３８は、第３絶縁層２２２で覆われているため、エッチングされずに残る。
【００８７】
次いで、Ｐ型不純物を半導体基板１０に全面的にドープする。これにより、Ｙ方向におけるワードゲート１４の相互間の領域にＰ型不純物層（素子分離用不純物層）１５（図２参照）が形成される。この素子分離用不純物層１５は、不揮発性記憶装置の導電型と逆の導電型からなる。このＰ型不純物層１５によって、メモリセル１００相互の素子分離がより確実に行われる。
【００８８】
（１０）次いで、図１６に示すように、層間絶縁層７２を積層する。次いで、層間絶縁層７２にコンタクトホール８４を形成した後、共通コンタクト部２００と接続されたプラグ導電層８２および配線層８０を形成する（図３参照）。
【００８９】
コンタクトホール８４の径によっては、図３に示すように、コンタクト導電層２３２上面の少なくとも一部に第３絶縁層２２２が残存する。
【００９０】
以上の工程により、図１、図２および図３に示す半導体装置を製造することができる。
【００９１】
本実施の形態の半導体装置の製造方法によれば、第１，第２コントロールゲート２０，３０とともに共通コンタクト部２００を形成できる。そして、共通コンタクト部２００は、少なくとも不純物層１６，１８の幅に近いサイズを有することができ、充分に大きなコンタクト面積を確保できる。したがって、本実施の形態では、充分なコントクト領域をとりにくいコントロールゲート２０，３０であっても、共通コンタクト部２００を介して確実な電気的接続をとることができる。
【００９２】
また、本実施の形態の半導体装置の製造方法によれば、断面形状が矩形となるように、第１および第２コントロールゲート２０，３０が形成される。このため、ドープドポリシリコン層２３０をエッチングして導電層２３０ａを形成する工程（図９参照）において、ドープドポリシリコン層２３０のエッチング量が少なくて済む。
【００９３】
以上、本発明の一実施の形態について述べたが、本発明はこれに限定されず、本発明の発明の要旨の範囲内で種々の態様をとりうる。たとえば、上記実施の形態では、半導体層としてバルク状の半導体基板を用いたが、ＳＯＩ基板の半導体層を用いてもよい。
【図面の簡単な説明】
【図１】  本発明の実施の形態にかかる半導体装置のレイアウトを模式的に示す平面図である。
【図２】  本発明の実施の形態にかかる半導体装置の要部を模式的に示す平面図である。
【図３】  図２のＡ−Ａ線に沿った部分を模式的に示す断面図である。
【図４】  図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図５】  図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図６】  図５に示す半導体装置の製造方法の一工程を示す平面図である。
【図７】  図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図８】  図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図９】  図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図１０】  図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図１１】  図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図１２】  図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図１３】  図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図１４】  図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図１５】  図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図１６】  図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図１７】  公知のMONOS型メモリセルを示す断面図である。
【符号の説明】
１０  半導体基板
１２  第１ゲート絶縁層
１４  ワードゲート
１５  素子分離用不純物層
１６，１８  不純物層
２０，２０ａ  第１コントロールゲート
２２，３２  第２ゲート絶縁層
２４，３４  第１サイド絶縁層
３０，３０ａ  第２コントロールゲート
４０  導電層
５０  ワード線
６０  ビット線
７０  埋め込み絶縁層（第２絶縁層）
７２  層間絶縁層
７４  凹部
８０  配線層
８２  プラグ導電層
８４  コンタクトホール
９２  シリサイド層
１００  不揮発性記憶装置（メモリセル）
１２０  第１ゲート絶縁層（第１絶縁層）
１２２  ゲート絶縁層
１４０  第１導電層
１４０ａ  ゲート層
１６０，１８０  開口部
２００  共通コンタクト部
２００ａ  共通コンタクト部の形成領域
２１０  コンタクト絶縁層
２１２  絶縁層
２２０  ＯＮＯ膜
２２２  第３絶縁層
２２４  第２サイド絶縁層
２３０  ドープドポリシリコン層（第２導電層）
２３０ａ  導電層
２３２  コンタクト導電層
２３６  導電層
２３８  導電層
３００  素子分離領域
３５０  コンタクト
４００  コンタクト用不純物層
Ｓ１００  ストッパ層
Ｒ１００、Ｒ２００  レジスト層
１０００  メモリセルアレイ
１０００ａ  メモリセルアレイの形成領域
【図１】
0003671889.tif 000002
【図２】
0003671889.tif 000003
【図３】
0003671889.tif 000004
【図４】
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【図５】
0003671889.tif 000006
【図６】
0003671889.tif 000007
【図７】
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【図８】
0003671889.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0003671889.tif 000014
【図１４】
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【図１５】
0003671889.tif 000016
【図１６】
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【図１７】
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