(57)【特許請求の範囲】
【請求項１】
交流電圧を全波整流する全波整流回路と、
上記全波整流回路の出力が供給されるとともに、平滑コンデンサ、インダクタ、及びスイッチング素子が直列に接続された直列回路と、
制御電圧が供給され、上記スイッチング素子のスイッチング周期を制御する制御回路と、
上記全波整流回路の出力に含まれるリップル成分を取出すコンデンサを有し、上記リップル成分を上記制御電圧に重畳させる帰還回路とを備え、
上記制御回路は、上記リップル成分が重畳された制御電圧のレベルが大きいとき上記スイッチング素子に流れる電流のデューティー比とピーク値とを下げ、上記リップル成分が重畳された制御電圧のレベルが小さいときには、上記スイッチング素子に流れる電流のデューティー比とピーク値とを上げるよう制御する制御回路であることを特徴とする電源回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、交流電圧が印加され、この交流電圧を整流して出力する電源回路に関する。
【０００２】
【従来の技術】
本出願人は、平成４年７月１５日の特許願（整理番号Ｓ９２０２６７５８）に添付した明細書及び図面において、電源回路として、力率改善整流回路を提案している。この力率改善整流回路は、交流電圧が印加される２つの入力端子と整流された電圧を外部に供給するための２つの出力端子とを有するブリッジ整流回路を備えて構成されている。そして、上記ブリッジ整流回路の２つの出力端子間には、高電圧側より、平滑コンデンサ、インダクタ及びスイッチング素子が直列に接続されている。直流の出力電圧は、上記各出力端子間より取り出される。
【０００３】
この力率改善整流回路においては、上記スイッチング素子は、ＭＯＳ−ＦＥＴ等であり、ＩＣ（集積回路）化された制御回路により、パルス的に一定周期にてスイッチングされる。
【０００４】
【発明が解決しようとする課題】
ところで、上述のように力率改善整流回路として構成された電源回路においては、上記スイッチング素子のスイッチング周期が常に一定であるため、上記インダクタにパルス的に流れるドレイン電流ＩＤ  のデューティー比は一定である。そのため、この力率改善整流回路においては、上記ドレイン電流ＩＤ  のピーク値が高くなり、スイッチングロスが大きくなるという問題がある。
【０００５】
スイッチングロスは、図２３に示すように、図２３中ａで示す上記ドレイン電流ＩＤ  のフォールタイムとスイッチング電圧ＶＰＳとのクロス部分のロス、及び、図２３中ｂで示す上記ドレイン電流ＩＤ  が流れることによる上記スイッチング素子の内部抵抗によるサチレーション電圧と該ドレイン電流ＩＤ  とのクロス部分のロスである。これらのロスは、いずれも、上記ドレイン電流ＩＤ  が大きいほど大きくなる。
【０００６】
上述の力率改善整流回路においては、上記ドレイン電流ＩＤ  のピーク値が高くなるため、スイッチングロスが大きくなり、回路の放熱を良好となすため、大型の放熱板を設ける等の対策が必要となり、回路の小型化、簡素化が困難となっている。
【０００７】
また、上述の力率改善整流回路において、スロースタータ回路を設けない場合には、電源投入時に、スイッチング素子に過大なストレスが生じ、このスイッチング素子が破壊する虞れがある。そのため、この場合には、Ａ．Ｓ．Ｏの広い高耐圧、大電流のスイッチング素子を用いる必要がある。
【０００８】
ここで、電源投入時の上記スイッチング素子の破壊を防止するためには、このスイッチング素子をスイッチングするパルスのパルス幅を制御（いわゆるデットタイムコントロール）して、該スイッチング素子に対するストレスを軽減することが考えられる。しかしながら、このような方式においては、スロースタートの時間を短くすると、上記スイッチング素子へのストレスが増大し、迅速な電源立ち上げを図ることができない。
【０００９】
そして、従来のスロースタータ回路のリセット回路は、抵抗等を用いたディスチャージ回路であるため、ディスチャージの速度が遅く、また、交流電圧の変動に関係なく動作するため、該交流電圧の数ｍｓｅｃ  の瞬間的な遮断が生じた場合においては、リセット動作が行われず、上記スロースタータ回路を正常に作動させられない虞れがある。
【００１０】
そして、上述の力率改善整流回路を用いて、いわゆる倍圧、全波整流の切換えを行える電源回路を構成するため、上記平滑コンデンサ、上記インダクタ及び上記スイッチング素子からなる直列回路を直列に２組設けた場合には、従来、各スイッチング素子は、それぞれ独立した周波数のパルスによりスイッチング操作されている。そのため、この電源回路においては、いずれか一方のスイッチング素子が導通状態（ＯＮ状態）で他方が遮断状態（ＯＦＦ状態）のときには、遮断状態であるスイッチング素子に、出力電圧ＥＯＵＴ  が印加されることとなる。したがって、上記各スイッチング素子は、それぞれが上記出力電圧ＥＯＵＴ  以上の耐電圧を備えていることが必要となる。
【００１１】
また、この電源回路においては、上記各スイッチング素子の双方が導通状態であるときのみに、上記各平滑コンデンサにチャージされた電荷による電流が流れるため、電流ピーク値が大きくなり、スイッチングロスが大きくなる。
【００１２】
そこで、本発明は、上述の実情に鑑みて提案されるものであって、力率改善整流回路であって、スイッチングロスの低減が図られることにより、放熱対策等による回路の大型化、複雑化が回避された電源回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上述の課題を解決し上記目的を達成するため、本発明に係る電源回路は、交流電圧を全波整流する全波整流回路と、上記全波整流回路の出力が供給されるとともに、平滑コンデンサ、インダクタ、及びスイッチング素子が直列に接続された直列回路と、制御電圧が供給され、上記スイッチング素子のスイッチング周期を制御する制御回路と、上記全波整流回路の出力に含まれるリップル成分を取出すコンデンサを有し、上記リップル成分を上記制御電圧に重畳させる帰還回路とを備え、上記制御回路は、上記リップル成分が重畳された制御電圧のレベルが大きいとき上記スイッチング素子に流れる電流のデューティー比とピーク値とを下げ、上記リップル成分が重畳された制御電圧のレベルが小さいときには、上記スイッチング素子に流れる電流のデューティー比とピーク値とを上げるよう制御する制御回路であることを特徴とする。
【００１８】
【作用】
本発明に係る電源回路では、 交流電圧を全波整流する全波整流回路の出力に含まれるリップル成分を取出すコンデンサを有する帰還回路により上記リップル成分が重畳された制御電圧のレベルが大きいときには、平滑コンデンサ、インダクタ、及びスイッチング素子が直列に接続された直列回路の上記スイッチング素子に流れる電流のデューティー比とピーク値とを下げ、上記リップル成分が重畳された制御電圧のレベルが小さいときには、上記スイッチング素子に流れる電流のデューティー比とピーク値とを上げるように制御回路により制御する。
【００２１】
【実施例】
以下、本発明の具体的な実施例を図面を参照しながら説明する。
本発明に係る電源回路は、図１に示すように、交流電圧Ｅ１  が印加される２つの入力端子と、整流された電圧を外部に供給するための２つの出力端子とを有するブリッジ整流回路Ｄ０  を有して構成される。このブリッジ整流回路Ｄ０  は、ダイオードをブリッジ状に接続して全波整流を行うものである。
【００２２】
上記ブリッジ整流回路Ｄ０  の２つの出力端子間には、このブリッジ整流回路Ｄ０  に並列に、直列回路が接続されている。この直列回路は、平滑コンデンサＣ０  、インダクタＬ０  及びスイッチング素子Ｑ０  から構成されている。これら上記直列回路をなす各素子Ｃ０  ，Ｌ０  ，Ｑ０  は、上記ブリッジ整流回路の出力端子間に、高電圧側より、平滑コンデンサＣ０  、インダクタＬ０  及びスイッチング素子Ｑ０  の順に接続されている。上記スイッチング素子Ｑ０  としては、ＭＯＳ−ＦＥＴを使用することができる。
【００２３】
上記ブリッジ整流回路Ｄ０  、上記平滑コンデンサＣ０  、上記インダクタＬ０  及び上記スイッチング素子Ｑ０  により、力率改善整流回路が構成されている。
【００２４】
そして、この電源回路は、上記スイッチング素子Ｑ０  のスイッチング周期を制御する制御回路ＩＣ１  を有している。この制御回路ＩＣ１  は、集積回路（ＩＣ）化された回路であって、制御電圧ＶＰ−Ｉ  が供給され、この制御電圧ＶＰ−Ｉ  の電圧値に応じたデューティー比のパルスにより、上記スイッチング素子Ｑ０  をスイッチング制御する。
【００２５】
ここで、図１中のＣ点Ｇ点間に一定電圧Ｅ１  が印加されている場合の上記制御電圧ＶＰ−Ｉ  と上記インダクタＬ０  に流れるドレイン電流ＩＤ  との関係を示すと、図２乃至図４に示すように、該制御電圧ＶＰ−Ｉ  の値（ＥＰ−Ｉ  、２ＥＰ−Ｉ  、３ＥＰ−Ｉ  ）に応じて、該ドレイン電流ＩＤ  のデューティー比と電流値のピークが変化する。すなわち、上記制御電圧ＶＰ−Ｉ  の値が高いほど、上記ドレイン電流は、デューティー比及びピーク値が低くなる。
【００２６】
この電源回路においては、図１中のＣ点Ｇ点間には、商用周波数の交流電圧を上記ブリッジ整流回路Ｄ０  で全波整流して得られる全波脈流電圧が印加される。この場合において、上記制御電圧ＶＰ−Ｉ  の電圧値を２ＥＰ−Ｉ  とすると、上記ドレイン電流ＩＤ  は、図５に示すように、デューティー比５０％で入力電圧に比例した電流値を有するパルス状電流となる。
【００２７】
そして、この電源回路は、上記ブリッジ整流回路Ｄ０  の２つの出力端子間の電圧のリップル成分を取出して上記制御回路ＩＣ１  にフィードバックするコンデンサＣ１  を有している。すなわち、上記ブリッジ整流回路Ｄ０  の出力端子間に生ずる直流電圧は、これら出力端子間に直列に接続された第１及び第２の分圧抵抗Ｒ１  ，Ｒ２  により抵抗分割されている。そして、これら各分圧抵抗Ｒ１  ，Ｒ２  間のＤ点は、上記コンデンサＣ１  を介して、上記制御回路ＩＣ１  の制御電圧入力端子に接続されている。すなわち、上記制御電圧ＶＰ−Ｉ  には、上記出力電圧より取り出されたリップル成分が重畳される。
【００２８】
したがって、この電源回路においては、上記ドレイン電流ＩＤ  は、図６に示すように、図１中のＣ点Ｇ点間の電圧が高いときには、上記制御電圧ＶＰ−Ｉ  が高電圧（ＥＰ−Ｉ  乃至２ＥＰ−Ｉ  ）となってデューティー比及びピーク電流値が下げられ、図１中のＣ点Ｇ点間の電圧が低いときには、該制御電圧ＶＰ−Ｉ  が低電圧（０乃至ＥＰ−Ｉ  ）となってデューティー比及びピーク電流値が上げられる。そのため、この電流回路においては、上記ドレイン電流ＩＤ  の最大値を、例えば３／４程度に抑制することができ、スイッチングロスを低減させることができる。したがって、この電源回路においては、放熱板等、回路の放熱を良好とするための手段の小型化、あるいは、省略を図ることができ、回路構成全体の小型化、簡素化を図ることができる。
【００２９】
なお、この電源回路において、図１中のＣ点、すなわち、上記ブリッジ整流回路Ｄ０  の高電圧側の出力端子には、図７に示すように、力率改善整流回路の動作により、直流にリップル成分が重畳された波形が顕れる。また、この電源回路において、図１中のＤ点、すなわち、上記各分圧抵抗Ｒ１  ，Ｒ２  により上記出力端子間の電圧が分圧された点には、図８に示すように、上記図７に示した上記Ｃ点における波形を分圧した波形が顕れている。そして、この電源回路において、図１中のＥ点、すなわち、上記制御回路ＩＣ１  の制御電圧入力端子には、図９に示すように、上記コンデンサＣ１  により上記出力端子間電圧の直流成分が遮断されて取り出されたリップル成分が上記制御電圧ＶＰ−Ｉ  に重畳された波形が顕れている。
【００３０】
そして、本発明に係る電源回路は、図１０に示すように、スロースタータ回路とリセット回路とを備えた回路として構成してもよい。
【００３１】
この電源回路は、前述した電源回路と同様に、上記ブリッジ整流回路Ｄ４  と、このブリッジ整流回路Ｄ４  の２つの出力端子間にこのブリッジ整流回路Ｄ４  に並列に接続された上記直列回路とを有しており、力率改善整流回路として構成されている。上記ブリッジ整流回路Ｄ４  の入力端子には、交流電圧Ｅ１  が印加される。上記直列回路は、上記出力端子の高電圧側より順に、第１の平滑コンデンサＣ０  、インダクタＬ１  及び第１のスイッチング素子Ｑ０  が接続されて構成されている。上記第１のスイッチング素子Ｑ０  は、制御回路ＩＣ１  により、スイッチング周期を制御される。すなわち、この制御回路ＩＣ１  のパルス出力端子は、第１のトランジスタＱ１  のベース端子に接続されている。この第１のトランジスタＱ１  は、ＮＰＮ型トランジスタである。そして、この第１のトランジスタＱ１  のコレクタ端子には、上記制御回路ＩＣ１  の駆動電源でもある電圧ＶＣＣが、第１の抵抗Ｒ１  を介して印加されている。この第１のトランジスタＱ１  のエミッタ端子は、抵抗Ｒ０  を介して、上記制御回路ＩＣ１  のグランド端子とともに上記ブリッジ整流回路Ｄ４  の低電圧側の出力端子に接続されている。なお、上記電圧ＶＣＣと上記制御回路ＩＣ１  のグランド端子との間には、この制御回路ＩＣ１  と並列に、ノイズフィルタコンデンサＣ４  が接続されている。
【００３２】
したがって、後述する上記スロースタータ回路が動作していない状態においては、上記第１のトランジスタＱ１  は、上記制御回路ＩＣ１  の発生するパルスによりスイッチング操作される。上記第１のスイッチング素子Ｑ０  は、上記第１のトランジスタＱ１  の上記パルスによるスイッチング操作に同期して、上記電源ＶＣＣによりスイッチング操作される。
【００３３】
そして、この電源回路は、スロースタータ回路を有している。このスロースタータ回路は、上記第１のトランジスタＱ１  のコレクタ端子にコレクタ端子を接続された第２のスイッチング素子Ｑ２  を有して構成される。この第２のスイッチング素子Ｑ２  は、ＰＮＰ型トランジスタである。この第２のスイッチング素子Ｑ２  のエミッタ端子は、上記ブリッジ整流回路Ｄ４  の低電圧側の出力端子に接続されている。この第２のスイッチング素子Ｑ２  のベース端子は、スロースタート用コンデンサＣ１  を介して上記ブリッジ整流回路Ｄ４  の低電圧側の出力端子に接続されている。
【００３４】
すなわち、この回路の電源が投入され、上記電源ＶＣＣが、初期の０Ｖより立ち上がったとき、図１０中Ｃ点である上記制御回路ＩＣ１  の電源端子は、電圧ＶＣＣに達する。このとき、図１０中Ａ点である上記第１の抵抗Ｒ１  の低電圧側となる側は、この第１の抵抗Ｒ１  より上記第２のスイッチング素子Ｑ２  のエミッタ端子及びベース端子を経て上記スロースタート用コンデンサＣ１  に電流が流れることにより、該第２のスイッチング素子Ｑ２  が導通（ＯＮ）状態となるので、該スロースタート用コンデンサＣ１  の両端電圧、すなわち、０Ｖとなる。上記スロースタート用コンデンサＣ１  は、０．６７Ｃ１  Ｒ１  の時定数で徐々に電荷を蓄積し、両端電圧が上昇する。すなわち、上記スロースタート用コンデンサＣ１  は、第２のスイッチング素子Ｑ２  を介して、上記電圧ＶＣＣが印加されてチャージされる。上記Ａ点の電位（Ｃ１  ＋ＶＢＥ（Ｑ２  ））は、上記スロースタート用コンデンサＣ１  への電荷の蓄積に対応して、上昇する。そして、上記Ａ点の電位の上昇により上記第２のスイッチング素子Ｑ２  が遮断（ＯＦＦ）状態となると、このＡ点の電位は、上記電圧ＶＣＣとなる。
【００３５】
上記力率改善整流回路においては、上記交流電圧Ｅ１  か印加されたとき、上記第１のスイッチング素子Ｑ０  が導通（ＯＮ）状態であると、上記第１の平滑コンデンサＣ０  に電荷が蓄積されるため、数１０Ａのインラッシュ電流が流れる。この電源回路においては、上記スロースタータ回路により上記第１のスイッチング素子Ｑ０  のゲート電圧ＶＧＳがスロースタートされるので、上記第１の平滑コンデンサＣ０  における電荷の蓄積は、徐々に行われる。これは、図１３に示すように、上記第１のスイッチング素子Ｑ０  のドレイン−ソース電圧対ドレイン電流（ＶＧＳ−ＩＤ  ）特性、すなわち、ドレイン−ソース電圧ＶＧＳが５Ｖ以下のときにはドレイン電流ＩＤ  が殆ど流れないという特性によるものである。そして、上記第１のスイッチング素子Ｑ０  におけるドレイン−ソース電圧ＶＧＳが７Ｖ以上になったときには、上記第１の平滑コンデンサＣ０  における電荷の蓄積が行われるので、該第１のスイッチング素子Ｑ０  は、過度なストレスを加えられることなく、立ち上げられる。
【００３６】
そして、この電源回路は、上記リセット回路を有している。このリセット回路は、上記交流電圧Ｅ１  を第１及び第２のダイオードＤ２  ，Ｄ３  により整流した電圧が印加されこの電圧を平滑化する第２の平滑コンデンサＣ３  を有している。この第２の平滑コンデンサＣ３  は、上記各ダイオードＤ２  ，Ｄ３  の出力端と上記ブリッジ整流回路Ｄ４  の低電圧側の出力端子の間に接続されている。また、上記各ダイオードＤ２  ，Ｄ３  の出力端と上記ブリッジ整流回路Ｄ４  の低電圧側の出力端子の間には、上記第２の平滑コンデンサＣ３  と並列に、放電用抵抗Ｒ６  が接続されている。
【００３７】
また、上記各ダイオードＤ２  ，Ｄ３  の出力端は、第５の抵抗Ｒ５  を介して第２のトランジスタＱ４  のコレクタ端子に接続されている。この第２のトランジスタＱ４  は、ＰＮＰ型トランジスタである。この第２のトランジスタＱ４  のベース端子は、第３のダイオードＤ１  を介して、上記第１及び第２のダイオードＤ２  ，Ｄ３  の出力端に接続されている。上記第３のダイオードＤ１  は、上記第２のトランジスタＱ４  より上記第１及び第２のダイオードＤ２  ，Ｄ３  に向かう方向を順方向となされて接続されている。また、上記第２のトランジスタＱ４  のコレクタ端子は、第３の平滑コンデンサＣ２  を介して、上記ブリッジ整流回路Ｄ４  の低電圧側の出力端子に接続されている。さらに、上記第２のトランジスタＱ４  のコレクタ端子は、第４の抵抗Ｒ４  を介して、上記ブリッジ整流回路Ｄ４  の低電圧側の出力端子に接続されている。すなわち、上記第３の平滑コンデンサＣ２  と上記第４の抵抗Ｒ４  とは、上記第２のトランジスタＱ４  のコレクタ端子と上記ブリッジ整流回路Ｄ４  の低電圧側の出力端子との間において互いに並列に接続されている。
【００３８】
上記第３の平滑コンデンサＣ２  は、上記交流電圧Ｅ１  を第１及び第２のダイオードＤ２  ，Ｄ３  により整流した電圧が上記第５及び第４の抵抗Ｒ５  ，Ｒ４  により抵抗分割されて印加され、この電圧を平滑化する。この第３の平滑コンデンサＣ２  は、上記第２の平滑コンデンサＣ３  よりも大容量のものとなっている。
【００３９】
上記第２のトランジスタＱ４  のエミッタ端子は、第２及び第３の抵抗Ｒ２  ，Ｒ３  を介して、上記ブリッジ整流回路Ｄ４  の低電圧側の出力端子に接続されている。また、この第２のトランジスタＱ４  のエミッタ端子は、上記第２の抵抗Ｒ２  を介して、第３のスイッチング素子Ｑ３  のベース端子に接続されている。この第３のスイッチング素子Ｑ３  は、ＮＰＮ型トランジスタである。この第３のスイッチング素子Ｑ３  のコレクタ端子は、上記第２のスイッチング素子Ｑ２  のベース端子に接続されている。また、上記第３のスイッチング素子Ｑ３  のエミッタ端子は、上記ブリッジ整流回路Ｄ４  の低電圧側の出力端子に接続されている。
【００４０】
このリセット回路においては、上記第３のスイッチング素子Ｑ３  は、上記第２及び第３の平滑コンデンサＣ３  ，Ｃ２  の両端電圧の差に応じて、上記第２のスイッチング素子Ｑ２  をスイッチング操作する。
【００４１】
すなわち、このリセット回路においては、上記第２の平滑コンデンサＣ３  の容量が小さいため、この第２の平滑コンデンサＣ３  の両端電圧は、図１１において実線αで示すように、脈動する。そして、上記第３の平滑コンデンサＣ２  の両端電圧は、上記第５の抵抗Ｒ５  とこの第３の平滑コンデンサＣ２  との時定数が大きめに設定されることにより、図１１において点線βで示すように、常に、図１１中にＣ点で示す上記第２の平滑コンデンサＣ３  の両端電圧の最小値よりも低い電圧となされている。したがって、上記第２のトランジスタＱ４  は、エミッタ端子に上記第３の平滑コンデンサＣ２  の両端電圧が印加され、ベース端子に上記第２の平滑コンデンサＣ３  の両端電圧が印加されて、遮断（ＯＦＦ）状態となっている。そのため、上記第３のスイッチング素子Ｑ３  も、遮断（ＯＦＦ）状態となっている。
【００４２】
そして、上記交流電圧Ｅ１  が、例えば、数ｍｓｅｃ  程度に亘って、瞬間的に遮断されたときには、上記第２の平滑コンデンサＣ３  の両端電圧は、時定数が小さいため、図１２中に実線αで示すように、瞬時に降下し、また、上昇する。一方、このとき、上記第３の平滑コンデンサＣ２  の両端電圧は、時定数が大きいため、図１２中に点線βで示すように、急激な変化を生じない。したがって、このとき、上記第３の平滑コンデンサＣ２  の両端電圧は、瞬間的に、上記第２の平滑コンデンサＣ３  の両端電圧よりも高い電圧となる。そのため、このとき、上記第２のトランジスタＱ４  は、導通（ＯＮ）状態となされ、上記第３のスイッチング素子Ｑ３  を導通（ＯＮ）状態となす。上記第３のスイッチング素子Ｑ３  が導通（ＯＮ）状態となることにより、上記スロースタート用コンデンサＣ１  が放電（ディスチャージ）され、上述したスロースタート動作が実行される。
【００４３】
なお、上述したスロースタータ回路及びリセット回路は、上述したような力率改善整流回路に適用することに限定されず、コンバータ回路としてＭＯＳ−ＦＥＴ、ＩＧＢＴ、または、バイポーラ素子等のスイッチング素子を用いたドライブ回路に適用することができる。
【００４４】
そして、本発明に係る電源回路は、図１４及び図１５に示すように、力率改善整流回路を２組接続して、倍圧、全波の切換えを可能となして構成してもよい。
【００４５】
すなわち、この電源回路は、図１４に示すように、交流電圧Ｅ１  が印加される２つの入力端子と整流された電圧を外部に供給するための２つの出力端子とを有するブリッジ整流回路Ｄ１  を有している。そして、この電源回路は、上記ブリッジ整流回路Ｄ１  の２つの出力端子間にこのブリッジ整流回路Ｄ１  に並列に接続された直列回路を有している。この直列回路は、上記ブリッジ整流回路Ｄ１  の出力端子の高電圧側より順に、第１の平滑コンデンサＣ０  、第１のインダクタＬ０  、第１のスイッチング素子Ｑ０  、第２の平滑コンデンサＣ１  、第２のインダクタＬ１  及び第２のスイッチング素子Ｑ１  が接続されて構成されている。そして、上記第１のスイッチング素子Ｑ０  と上記第２の平滑コンデンサＣ０  との間の部分は、スイッチ手段であるスイッチＳＷ１  を介して、上記ブリッジ整流回路Ｄ１  の２つの入力端子のうちの一方に対して遮断可能に接続されている。
【００４６】
この電源回路は、上記スイッチＳＷ１  を導通状態と遮断状態とに切換えることにより、倍圧整流及び全波整流の切換えが行えるものである。この電源回路においては、上記スイッチＳＷ１  を導通（ＯＮ）状態とすると倍圧整流が行え、該スイッチＳＷ１  を遮断（ＯＦＦ）状態とすると全波整流が行える。すなわち、上記ブリッジ整流回路Ｄ１  の出力端子間ＥＯＵＴ  に接続される回路が、いわゆるセミワイド仕様のものであっても、該ブリッジ整流回路Ｄ１  に入力される交流電圧Ｅ１  としては、いわゆるワールドワイドの仕様とすることができる。
【００４７】
そして、この電源回路は、上記第１及び第２のスイッチング素子Ｑ０  ，Ｑ１  のそれぞれのスイッチング周期を同期して制御する制御回路ＩＣ２  を備えている。この制御回路ＩＣ２  は、ＰＷＭコントロール回路であって、発振回路１が発生したパルスを供給される。この制御回路ＩＣ２  は、第１及び第２のトランジスタＱ２  ，Ｑ３  を、パルスのデューティー比を制御しつつ、同時にスイッチング操作する。すなわち、これら第１及び第２のトランジスタＱ２  ，Ｑ３  のベース端子は、上記制御回路ＩＣ２  のパルス出力端子に接続されている。そして、上記第１のトランジスタＱ２  は、コレクタ端子が第１のドライブ回路３に接続され、エミッタ端子が上記ブリッジ整流回路Ｄ１  の低電圧側の出力端子に接続されている。上記第１のドライブ回路３は、上記第１のスイッチング素子Ｑ０  をスイッチング操作する。また、上記第２のトランジスタＱ３  は、コレクタ端子が第２のドライブ回路４に接続され、エミッタ端子が上記ブリッジ整流回路Ｄ１  の低電圧側の出力端子に接続されている。上記第２のドライブ回路４は、上記第２のスイッチング素子Ｑ１  をスイッチング操作する。
【００４８】
この電源回路においては、上記第１及び第２のスイッチング素子Ｑ０  ，Ｑ１  は、上記各ドライブ回路３，４が同時に作動状態または非作動状態となされるため、同期してスイッチング操作される。
【００４９】
上記各ドライブ回路３，４の構成例としては、図１５に示すように、それぞれ２個のトランジスタを用いたものがある。
【００５０】
すなわち、この回路においては、上記第１及び第２のトランジスタＱ２  ，Ｑ３  のベース端子は、上記制御回路ＩＣ２  のパルス出力端子に接続されるとともに、第１の抵抗Ｒ１  を介して、上記ブリッジ整流回路Ｄ１  の低電圧側の出力端子に接続されている。ここで、上記制御回路ＩＣ２  は、上記発振回路を内蔵したＰＷＭコントロール回路であって、入力端子ＢにＰＷＭ制御電圧が印加され、このＰＷＭ制御電圧の電圧値に応じて、デューティー比が０％より１００％に亘って変化するパルスを出力する。
【００５１】
そして、上記第１のトランジスタＱ２  のコレクタ端子は、第１の抵抗Ｒ２  を介して、第３のトランジスタＱ４  のベース端子に接続されている。この第３のトランジスタＱ４  のベース端子は、第３の抵抗Ｒ３  を介して、該第３のトランジスタＱ４  のコレクタ端子に接続されている。また、この第３のトランジスタＱ４  のコレクタ端子には、このコレクタ端子と上記第１のスイッチング素子Ｑ０  及び上記第２の平滑コンデンサＣ１  間との間に接続された電池により、電源ＶＣＣ０  が供給されている。この第３のトランジスタＱ４  のエミッタ端子は、第６の抵抗Ｒ６  を介して、上記第１のスイッチング素子Ｑ０  及び上記第２の平滑コンデンサＣ１  間に接続されている。また、この第３のトランジスタＱ４  のエミッタ端子は、第１のダイオードＤ２  を介して、上記第１のスイッチング素子Ｑ０  に接続されている。さらに、この第３のトランジスタＱ４  のエミッタ端子は、第４のトランジスタＱ６  のベース端子に接続されている。この第４のトランジスタＱ６  は、コレクタ端子が上記第１のスイッチング素子Ｑ０  に接続され、エミッタ端子が該第１のスイッチング素子Ｑ０  及び上記第２の平滑コンデンサＣ１  間に接続されている。
【００５２】
一方、上記第２のトランジスタＱ３  のコレクタ端子は、第５の抵抗Ｒ５  を介して、第５のトランジスタＱ５  のベース端子に接続されている。この第５のトランジスタＱ５  のベース端子は、第４の抵抗Ｒ４  を介して、該第５のトランジスタＱ５  のコレクタ端子に接続されている。また、この第５のトランジスタＱ５  のコレクタ端子には、このコレクタ端子と上記ブリッジ整流回路Ｄ１  の低電圧側の出力端子との間に接続された電池により、電源ＶＣＣ１  が供給されている。この電源ＶＣＣ１  は、上記制御回路ＩＣ２  にも供給されている。上記第５のトランジスタＱ５  のエミッタ端子は、第７の抵抗Ｒ７  を介して、上記ブリッジ整流回路Ｄ１  の低電圧側の出力端子に接続されている。また、この第５のトランジスタＱ５  のエミッタ端子は、第２のダイオードＤ３  を介して、上記第２のスイッチング素子Ｑ１  に接続されている。さらに、この第５のトランジスタＱ５  のエミッタ端子は、第６のトランジスタＱ７  のベース端子に接続されている。この第６のトランジスタＱ７  は、コレクタ端子が上記第２のスイッチング素子Ｑ１  に接続され、エミッタ端子が上記ブリッジ整流回路Ｄ１  の低電圧側の出力端子に接続されている。
【００５３】
さらに、この電源回路においては、上記ブリッジ整流回路Ｄ１  の高電圧側の出力端子と上記第１のスイッチング素子Ｑ０  及び上記第２の平滑コンデンサＣ１  間との間には、第１のコンデンサＣ２  が介在接続されている。また、上記第１のスイッチング素子Ｑ０  及び上記第２の平滑コンデンサＣ１  間と上記ブリッジ整流回路Ｄ１  の低電圧側の出力端子との間には、第２のコンデンサＣ３  が介在接続されている。
【００５４】
この電源回路においては、図１５中のＡ点である上記制御回路ＩＣ２  の出力端子においては、図１８に示すように、矩形波状のパルスが出力されている。そして、上記各電源ＶＣＣ１  ，ＶＣＣ２  の電圧値をＥＣＣとすると、上記第１のトランジスタＱ２  のコレクタ−エミッタ電圧（ＶＣＥ）は、図１９に示すように、ＥＣＣ＋ＥＯＵＴ  ／２を最大値とする矩形波となっている。また、上記第２のトランジスタＱ３  のコレクタ−エミッタ電圧は、図２０に示すように、ＥＣＣを最大値とする矩形波となっている。上記第３のトランジスタＱ４  のコレクタ−エミッタ電圧は、図２１に示すように、ＥＣＣを最大値とし、上記第１のトランジスタＱ２  のコレクタ−エミッタ電圧と逆位相の矩形波となっている。そして、上記第５のトランジスタＱ５  のコレクタ−エミッタ電圧は、図２２に示すように、ＥＣＣを最大値とし、上記第２のトランジスタＱ３  のコレクタ−エミッタ電圧と逆位相の矩形波となっている。
【００５５】
このような電源回路においては、上記スイッチＳＷ１  を導通（ＯＮ）状態となして倍圧整流を行っている場合には、上記第１及び第２のスイッチング素子Ｑ０  ，Ｑ１  のスイッチング操作のタイミングが一致してしなくとも、特段の問題は生じない。しかし、この電源回路において、上記スイッチＳＷ１  を遮断（ＯＦＦ）状態となして全波整流を行っている場合には、上記第１及び第２のスイッチング素子Ｑ０  ，Ｑ１  のスイッチング操作のタイミングが一致せずに、電源投入状態において上記第１及び第２のスイッチング素子Ｑ０  ，Ｑ１  の一方が導通（ＯＮ）状態で他方が遮断（ＯＦＦ）状態となると、遮断（ＯＦＦ）状態のスイッチング素子に上記電圧ＥＯＵＴ  が印加され、このスイッチング素子が破壊される虞れがある。本発明に係る電源回路においては、上記第１及び第２のスイッチング素子Ｑ０  ，Ｑ１  は、同期してスイッチング操作されるため、耐電圧値がＥＯＵＴ  ／２でよい。
【００５６】
なお、上述のように２組の力率改善整流回路を有する電源回路を、上述の如きドライブ回路を用いることなく、図１６に示すように、第１乃至第３のコイルＮ１  ，Ｎ２  ，Ｎ３  からなるパルストランスを用いて構成した場合には、上記第１及び第２のスイッチング素子Ｑ０  ，Ｑ１  のゲートには、交流のパルスを加えることはできる。しかし、直流成分はパルストランスにより伝達されないので、１００％のオンデューティーとすることができない。すなわち、パルストランスを用いて構成した電源回路においては、上記第１及び第２のスイッチング素子Ｑ０  ，Ｑ１  を常時導通（ＯＮ）状態とすることができない。
【００５７】
そして、本発明に係る電源回路は、図１７に示すように、多石コンバータ回路に応用してもよい。図１７に示す例は、２石のスイッチング素子Ｑ０  ，Ｑ１  を有する共振コンバータ回路である。上記各スイッチング素子Ｑ０  ，Ｑ１  は、それぞれ、トランジスタＱ４  ，Ｑ５  により対応してスイッチング操作される。これらトランジスタＱ４  ，Ｑ５  は、トランジスタＱ２  ，Ｑ３  により対応してスイッチング操作される。これらトランジスタＱ２  ，Ｑ３  は、ベース端子が制御回路ＩＣ２  の第１及び第２の出力端子Ａ，Ｂに対応して接続されている。このコンバータ回路においては、上記トランジスタＱ２  ，Ｑ３  は、交互に、すなわち、逆位相でスイッチング操作される。また、このようなコンバータ回路は、３石以上の多石コンバータ回路として構成してもよい。
【００５８】
【発明の効果】
上述のように、本発明に係る電源回路において、制御回路は、交流電圧を全波整流する全波整流回路の出力に含まれるリップル成分を取出すコンデンサを有する帰還回路によりリップル成分が重畳された制御電圧のレベルが大きいときには、上記全波整流回路の出力が供給されるの平滑コンデンサ、インダクタ及びスイッチング素子の直列回路の上記スイッチング素子に流れる電流のデューティー比とピーク値とを下げ、上記制御電圧のレベルが小さいときには、上記スイッチング素子に流れる電流のデューティー比とピーク値とを上げるように制御する。これにより、本発明に係る電源回路では、スイッチングロスの低減が図られる。
【００５９】
すなわち、本発明は、力率改善整流回路であって、スイッチングロスの低減が図られることにより、放熱対策等による回路の大型化、複雑化が回避された電源回路を提供することができるものである。
【図面の簡単な説明】
【図１】本発明に係る第１の電源回路の構成を示す回路図である。
【図２】上記第１の電源回路におけるパルス幅コントロール電圧とドレイン電流との関係を示す波形図である。
【図３】上記第１の電源回路におけるパルス幅コントロール電圧とドレイン電流との関係を示す波形図であって、上記図２に示したものよりもパルス幅コントロール電圧が高い場合の波形図である。
【図４】上記第１の電源回路におけるパルス幅コントロール電圧とドレイン電流との関係を示す波形図であって、上記図３に示したものよりもパルス幅コントロール電圧が高い場合の波形図である。
【図５】上記第１の電源回路において出力電流のリップル成分のフィードバックを行わない場合のパルス幅コントロール電圧及びドレイン電流の状態を示す波形図である。
【図６】上記第１の電源回路において出力電流のリップル成分のフィードバックを行った場合のパルス幅コントロール電圧及びドレイン電流の状態を示す波形図である。
【図７】上記第１の電源回路におけるＣ点における電圧を示す波形図である。
【図８】上記第１の電源回路におけるＤ点における電圧を示す波形図である。
【図９】上記第１の電源回路におけるＥ点における電圧を示す波形図である。
【図１０】本発明に係る第２の電源回路の構成を示す回路図である。
【図１１】上記第２の電源回路のリセット回路を構成する２個の平滑コンデンサの両端電圧を示す波形図である。
【図１２】上記第２の電源回路のリセット回路を構成する２個の平滑コンデンサの両端電圧を示す波形図であって、入力されている交流電圧が瞬間的に遮断された状態を示す波形図である。
【図１３】上記第２の電源回路を構成する第１のスイッチング素子の特性を示すグラフである。
【図１４】本発明に係る第３の電源回路の構成を示すブロック回路図である。
【図１５】上記第３の電源回路の構成を示す回路図である。
【図１６】パルストランスを用いて構成された倍圧整流回路を示す回路図である。
【図１７】上記第３の電源回路を多石コンバータに適用した例を示す回路図である。
【図１８】上記第３の電源回路の構成を示す図１５中のＡ点における電圧変化を示す波形図である。
【図１９】上記第３の電源回路のドライブ回路を駆動するトランジスタＱ２  のコレクタ−エミッタ電圧ＶＣＥの変化を示す波形図である。
【図２０】上記第３の電源回路のドライブ回路を駆動するトランジスタＱ３  のコレクタ−エミッタ電圧ＶＣＥの変化を示す波形図である。
【図２１】上記第３の電源回路のドライブ回路を構成するトランジスタＱ４  のコレクタ−エミッタ電圧ＶＣＥの変化を示す波形図である。
【図２２】上記第３の電源回路のドライブ回路を駆動するトランジスタＱ５  のコレクタ−エミッタ電圧ＶＣＥの変化を示す波形図である。
【図２３】従来の電源回路において生ずるスイッチングロスを説明する波形図である。
【符号の説明】
Ｄ０  ・・・・・・・・・・・・ブリッジ整流回路
Ｃ０  ・・・・・・・・・・・・平滑コンデンサ
Ｃ０  ・・・・・・・・・・・・第１の平滑コンデンサ
Ｃ１  ・・・・・・・・・・・・コンデンサ
Ｃ１  ・・・・・・・・・・・・第２の平滑コンデンサ
Ｃ２  ・・・・・・・・・・・・第３の平滑コンデンサ
Ｃ３  ・・・・・・・・・・・・第２の平滑コンデンサ
Ｌ０  ・・・・・・・・・・・・インダクタ
Ｌ０  ・・・・・・・・・・・・第１のインダクタ
Ｌ１  ・・・・・・・・・・・・第２のインダクタ
Ｑ０  ・・・・・・・・・・・・スイッチング素子
Ｑ０  ・・・・・・・・・・・・第１のスイッチング素子
Ｑ１  ・・・・・・・・・・・・第２のスイッチング素子
Ｑ２  ・・・・・・・・・・・・第２のスイッチング素子
Ｑ３  ・・・・・・・・・・・・第３のスイッチング素子
ＩＣ１  ・・・・・・・・・・・・制御回路
ＩＣ２  ・・・・・・・・・・・・制御回路
ＳＷ１  ・・・・・・・・・・・・スイッチ手段
【図１】
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【図２】
0003628031.tif 000003
【図３】
0003628031.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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