(57)【特許請求の範囲】
【請求項１】
電子装置の動作使用モードにおいて順序論理回路を形成する複数の論理段を持つ電子装置であって、前記論理段は、信号パス内に第１のスイッチを持つ電子装置において、当該電子装置の試験モードにおいて前記信号パス内の前記複数の論理段からの全ての論理段を含む組み合わせ論理回路を形成するため前記複数の論理段を選択的に再構築するための選択手段を有し、該選択手段は、当該電子装置の前記動作使用モードにおいて、前記複数の論理段の前記第１のスイッチが同時に導通しないようにこれら第１のスイッチを互いに排他的に制御し、当該電子装置の前記試験モードにおいて、これら第１のスイッチを同時に導通させるように一様に制御し、また該試験モードにおいて、前記論理段内のフィードバックループ内に位置する如何なる第２のスイッチも導通させることを特徴とする電子装置。
【請求項２】
第１及び第２のクロック信号を前記複数の論理段のうちの第１及び第２の論理段にそれぞれ供給するためのクロック信号手段を持ち、前記選択手段は、交互にまたは前記試験モードにおいて同時に前記第１及び第２の論理段をイネーブルにするため前記第１及び第２のクロック信号を供給するように前記クロック信号手段を制御するためのクロック監視手段を持つことを特徴とする請求項１に記載の電子装置。
【請求項３】
前記クロック監視手段は、前記試験モードにおいて少なくとも一時的に同時にイネーブルにするため少なくとも前記第１の論理段に一定の論理レベル信号を供給するように前記クロック信号手段を制御することを特徴とする請求項２に記載の電子装置。
【請求項４】
前記複数の論理段はスキャンパスを形成し、
上記複数の論理段の各論理段は、
クロック制御されるマスタ伝送ゲートを持つマスタ部及びクロック制御されるスレーブ伝送ゲートを持つスレーブ部を持つスキャンフリップフロップと、
前記スキャンフリップフロップに接続されるデータ経路指定装置であって、制御信号の制御の下で、データ入力を前記スキャンフリップフロップの前記スレーブ部の入力に結合するか、またはスキャン入力を前記スレーブ伝送ゲートの間の節点に結合するためのデータ経路指定装置を有することを特徴とする請求項１に記載の電子装置。
【請求項５】
前記論理段は、双方向性バッファの間に結合されることを特徴とする請求項１に記載の電子装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、機能的に協働する複数の論理回路段を持つ電子装置及び順序論理回路の試験方法に関する。
【０００２】
【従来の技術】
本発明を理解するに当たり、ここでは特に、論理回路、ＩＣの試験及びＩDDQ 試験におけるいくつかの従来技術の情報を提供する。
【０００３】
順序論理
論理回路は、組み合わせ論理回路及び順序論理回路の２つに区分することができる。組み合わせ論理回路は時間的に独立する信号の相関関係を扱う。つまり、組み合わせ論理回路の論理状態及び出力信号は、単に該論理回路への瞬時論理入力信号により決定される。組み合わせ論理回路の一例は、複数の相互接続される論理ゲートである。一方、順序論理回路は、過去の状態を考慮にいれる。順序論理回路により適合される一連の論理状態とは、次回の論理状態が、入力信号と当該回路の過去の論理状態とを組み合わせた制御の下で決定されるものである。これに関して言うと、カウンタ、シフトレジスタ、マスタスレーブフリップフロップ及びフリップフロップのチェーンが順序論理回路の典型的な例である。
【０００４】
ＩDDQ試験
電子回路、特に集積回路のシステム的試験及び自動試験がますます重要になっている。次世代の回路の開発は、部品密度が絶えず増加し、システム機能の数が絶えず増大する傾向がある。個々の回路は、工程欠陥を、徹底的で高価な試験によらなければ検出できなく、また位置特定できない程複雑になっている。顧客は、動作使用時に隠れていた欠陥が現れ、それにより例えば生命維持装置や航空制御システムを信頼性のないものにするような、回路製品を受け入れるはずがない。それゆえ、回路製品の欠陥のない動作を保証するために試験を行うことが、製造者及び顧客の両者に対して最も重要である。
【０００５】
集積回路の、電流供給監視方法（ＣＳＭ）としても称されている、零入力電流試験（ＩDDQ試験）は、零入力電流を監視することにより当該回路における工程欠陥を発見することを目的としている。このＩDDQ試験技術は、スタチックＣＭＯＳＩＣにおける実際の工程欠陥の分析において多くの可能性を示す。ＣＭＯＳ論理ＩＣにおける零入力電流または定常状態電流は、非常に小さい、例えば約１μＡ程度であるべきである。それゆえ、いかなる偏差も容易に検出することが可能である。この試験技術の能力は、コスト削減並びに品質及び信頼性の向上に関して十分である。縮退故障(stuck-at faults)は、回路節点と供給線との間の、意図しない電気的に導通する相互接続により生じる現象であり、これにより、論理動作と干渉する機械的に結線されたことによるプルアップまたはプルダウンをもたらす。供給線と信号線との間の低抵抗の導通ブリッジにより形成されるブリッジング欠陥は、縮退現象(stuck-at phenomena)を生じる。ゲート酸化物欠陥の影響はたいてい、パラメータ的な性質のものであり、すなわち論理電圧レベルに関して定義されず、それゆえ従来の電圧法により検出されない。ゲート酸化物欠陥も、縮退作用(stuck-at behavior)を生じるかもしれない。
【０００６】
論文、"Current vs. Logic Testability of Bridges in Scan Chains", R. Rodriguez-Montanes et al., IEEE Proc. European Test Conf., Rotterdam, The Netherlands, 1993, pp. 392-396において、前述のＩDDQ法は、スイッチを介し て接続される２つのメモリ素子を有するマスタスレーブフリップフロップにおける、前述の低抵抗性縮退欠陥（略々供給線に対してゼロ抵抗接続）を１００％網羅しないことが指摘されている。それゆえ、論理試験としても言及されている、電圧試験が更に使用されるべきである。電圧試験は、電圧レベルを対応する回路出力節点において監視し、入力と出力との間での当該回路が適切にデータを扱っているかどうか決定するために、得られた電圧レベルと所望の電圧レベルとを相関させる。
【０００７】
従来の方法で順序論理回路を試験することは典型的には、クロック信号の制御の下で、当該回路の至る所で論理データのシャフリングを必要とする。これは、フリップフロップのチェーンの各々次の段は、ただ次回のクロックサイクルに感知するだけであるので、スキャンチェーンが長い場合時間を非常に消費するかも知れない。各段を試験するには、当該段を順に各論理状態にするための少なくとも２回のクロックサイクルと各段で得られた論理状態を評価するための時間とが必要である。これに反して、前記ＩDDQ法及び電圧試験法の組み合わせを使用する組み合わせ論理回路の試験は、時間的に非常に有利であると共にコスト的にも非常に効果的である。これは、ほんのわずか、例えば典型的には約１０程度の異なる論理入力信号（サンプル）が、現在入手できる組み合わせ回路の大多数に対して評価すべき論理状態を良好に網羅し、連続段を介するデータのクロック制御リップリングにより生じる遅延が、組み合わせ論理回路において完全にないことに起因している。
【０００８】
【発明の目的及び概要】
本発明は第１に、順序回路の試験の容易化を目的とする。本発明は第２に、順序論理回路において低抵抗性縮退故障を検出し、従来よりも実質的により効果的なＩDDQ試験を実現するために該ＩDDQ試験を拡張することを目的とする。本発明は第３に、従来の可能であったものよりも大幅に高速な順序論理回路の試験を実現する手段を提供することを目的とする。本発明は第４に、回路のモジュール構成を維持することを目的とする。
【０００９】
上記目的のため、本発明は、機能的に協働する複数の論理回路段を持つ電子装置において、順序論理回路または組み合わせ論理回路の何れかを形成するために複数の段を選択的に駆動する選択手段を設けたことにより提供することを特徴とする。
【００１０】
本願発明者は、論理回路の機能、即ち順序または組み合わせとして機能することが、個々の段により実施される論理動作の特定の形式による以上に、論理回路段が互いに協働する態様により決定されることを理解した。つまり、ある方法で組み立てられた論理回路段の集合は、適切な信号の使用の下で順序論理回路として機能するにもかかわらず、他の方法で相互接続された場合に組み合わせ論理回路として動作するであろう。
【００１１】
本発明は、動作使用時の電子装置が順序論理回路である場合に特に重要である。試験の目的のため、本発明は、その構造を組み合わせ論理回路の構造に変換することを可能にする。前述のように、ある欠陥を検出するために組み合わせ論理回路に試験を実施することは、同一の欠陥を検出するために順序論理回路に試験を実施するよりも非常に容易である。わずかなサンプルのみが、前述のように、電圧試験を実行するために、試験モード、即ち組み合わせモードの回路に供給すべき必要がある。低抵抗性縮退故障は試験モードで容易に検出される。なぜならば、順序モードにおいては機能的に時間上分離されて動作する段が、組み合わせモードでは互いに競合する、即ち電流引き込みと電流供給が競合する段となるからである。
【００１２】
本発明は典型的には、フリップフロップのような複数のカスケード接続されたメモリ素子を有するスキャンチェーンの試験において有効である。このようなスキャンチェーンまたはスキャンパス自身は、例えば他の回路を経済的に試験するために使用される。本発明は、一般的には順序回路に、そして集積回路及び集積回路のシステムに適用できる。本発明は、ＣＭＯＳ順序回路に適用した場合に特に有利である。ＣＭＯＳ論理回路における零入力電流は、実質的に零であるべきである。零電流の基準が良好に定義されるので、いかなる偏差も容易に検出される。
【００１３】
本発明の他の利点は、同一の電子装置が、選択的制御の下で、動作時に順序または組み合わせ論理動作用として使用可能であり、これにより、モジュラーシステム構造とすることができることである。
【００１４】
試験の目的のために、選択手段は可逆的選択に適するものとする。動作使用時に順序的に機能することを意図される当該回路は、一時的に組み合わせモードで動作するように変換される。好ましくは、選択手段は選択信号により制御可能とする。これは、自動試験処理手順を可能にする。更に、この選択信号は、順序動作モードと組み合わせ動作モードとの間の完全な自動スイッチ切り換えを可能にするため動作時に使用可能である。好ましくは、選択手段は使用者が制御可能とする。これは、選択手段に対する選択信号を入力するために外部的にアクセス可能な制御入力を電子装置に設けることにより実現できる。
【００１５】
ラッチの連結のような順序論理回路を介するデータパスは、当該回路を組み合わせ論理回路に変換することにより、双方向で試験できる。この双方向データパスの形成は、ラッチを構成するインバータの何れかの出力における縮退故障を検出することを可能にする。好ましくは、順序論理回路は、この双方向試験を可能にするために双方向バッファの間に結合される。
【００１６】
順序から組み合わせへの変更、及びその逆の変更は、様々の方法で実現可能である。当該装置は、第１及び第２のスイッチの間に論理段のうちの特定の一つが配置された信号パスを持つことが可能である。この場合、前記選択手段は、上記第１及び第２のスイッチが同時に導通することを回避するために互いに相補的に、またはこれら第１及び第２のスイッチが共に少なくとも一時的に導通するために一様に、該第１及び第２のスイッチを制御するように動作する。前者は、順序モードを実施し、後者は組み合わせモードを実施する。他の例では、本発明の装置には、第１及び第２のクロック信号を複数の論理段のうちの第１及び第２の論理段にそれぞれ供給するためのクロック信号手段を設けることが可能である。この場合、選択手段は、順序モードを実施するために交互に、または組み合わせモードを実施するために少なくとも一時的に同時に上記第１及び第２の論理段をイネーブルにするため上記第１及び第２のクロック信号を供給するように上記クロック信号手段を制御するためのクロック監視手段を持つ。このクロック監視手段が、同期的に生じイネーブルにする値を持つ前記第１及び第２のクロック信号を供給するため、または少なくとも一時的に同時に段をイネーブルにするため少なくとも第１の論理段に一定の論理レベル信号を供給するために、組み合わせモードでクロック信号手段を制御することを可能にする。
【００１７】
順序論理回路を可逆的かつ機能的に組み合わせ論理回路に変換することにより、及び組み合わせ回路へ当該試験を実施することにより、順序論理回路が設けられている電子装置を試験する方法は、ＩＣ製造業者に対して非常に魅力的であることは当業者にとって明らかである。回路の複雑性が増大するにつれ、試験に内包されるコストは、ＩＣの販売価格の益々大部分を占めるようになっている。本発明は、特にＩDDQ試験の適用範囲を拡張し、これにより以前に実現されたものよりも大幅に低いコストでＩＣの信頼性を厳密に監視することが可能である。
【００１８】
説明を完全にするため、既知のＰＬＤ装置には構成可能なマクロセルが設けられていることに注意されたい。例えば、Philips Data Handbook IC13，"Programmable Logic Devices (PLD)",1992,頁137-141のPL22V10を参照。このマクロセルは、記憶された動作または組み合わせ動作を実現するためにプログラムすることが可能である。組み合わせの選択は、上記セルから該セルのフリップフロップを機能的に取り除くためのバイパスを使用する。しかしながら、本発明において、前記論理段は試験を可能にするため論理回路の機能的部分を必然的に残す。
【００１９】
【実施例】
従来技術
図１は、既知の技術における順序論理回路１００の回路図を示す。順序回路１００は、マスタラッチ１０２及びスレーブラッチ１０４を有するエッジトリガマスタスレーブフリップフロップである。マスタラッチ１０２は、インバータ１０６及び１０８並びに伝送ゲート対１１０及び１１２を有している。スレーブラッチ１０４は、インバータ１１４及び１１６並びに伝送ゲート対１１８及び１２０を有している。各伝送ゲート対１１０、１１２、１１８及び１２０は、ＮＦＥＴ及びＰＦＥＴを有している。これらＮＦＥＴ及びＰＦＥＴの導通チャンネルは並列に配置され、該ＮＦＥＴ及びＰＦＥＴの制御電極はクロック入力１２２及びインバータ１２４を介して供給される相補形クロック信号Ｃ及びＣＢＡＲを入力する。伝送ゲート対１１０、１１２、１１８及び１２０はスイッチとして動作する。伝送ゲート対１１０が導通している場合、反対に伝送ゲート対１１２は遮断され、またはこれらの逆である。同様に、伝送ゲート対１１８が導通している場合、反対に伝送ゲート対１２０は遮断され、またはこれらの逆である。上記クロック信号は、伝送ゲート対１１０及び１１８が交互に導通するように供給される。
【００２０】
前記クロック入力１２２におけるクロック信号がローレベルの場合、伝送ゲート対１１０及び１２０は導通し、一方、伝送ゲート対１１２及び１１８は遮断される。この場合、データ入力１２６におけるデータはインバータ１０６に伝達され、次いで該インバータ１０６は該データの反転データをインバータ１０８に供給する。このように、マスタラッチ１０２はデータ入力１２６に供給されるデータを入力する。同時に、ここでインバータ１１４及び１１６が双安定素子を形成し、マスタラッチ１０２から接続が断たれているので、スレーブラッチ１０４は自身に記憶されたデータを保持する。クロック入力１２２におけるクロック信号がハイレベルになった場合、伝送ゲート対１１０は非導通状態になり、もはやマスタラッチ１０２はデータ入力１２６からデータを入力しない。同時に、伝送ゲート対１１２が導通状態となり、故に、インバータ１０６及び１０８は前回入力されたデータを記憶する双安定素子を形成する。また、スレーブラッチ１０４における伝送ゲート対１２０は遮断され、伝送ゲート対１１８が導通状態となる。このようにして、スレーブラッチ１０４がマスタラッチ１０２内に記憶されたデータを受容するようになる。インバータ１１６と競合がないため、伝送ゲート対１２０を遮断することは、インバータ１０６に相対的に弱い駆動能力を持つことを可能にする。
【００２１】
ここで、低抵抗性縮退欠陥が、スレーブラッチ１０４内の節点１２８を供給電圧ＶDD及びＶSSの１つに永久に接続させてしまうと仮定する。これら供給電圧の１つに対して機械的にショートした駆動能力は、インバータ１０６の駆動能力よりもはるかに大きい。ゆえに、上記低抵抗性の機械的ショートは、マスタラッチ１０２を重ね書きさせてしまう。マスタラッチ１０２を重ね書きすることに費やされる時間は、上述のショートとインバータ１０６との相対的な強さに依存する。しかしながら、この重ね書きは典型的には、非常に短期間であるのでＩDDQ試験を介して検出が実現することができないであろう。前述の電圧試験法に関して、回路１００はマスタラッチ１０２の入力１２６における入力データをスレーブラッチ１０４の出力に伝達するために完全なクロックサイクルを必要とすることに注意されたい。それゆえ、カスケードに接続された複数のＮフリップフロップのチェーンは、データを有効に該チェーンの出力に生じさせるためにＮクロックサイクルが必要である。
【００２２】
原理
図２及び図３を参照して、本発明の原理を説明する。余分なものが削除され、図２は図１の機能に関する従来技術の回路を図示している。実効的には、マスタスレーブフリップフロップ１００は、カスケードに配置され、スイッチ１１０及び１１８の制御の下で交互にアクセス可能となるマスタラッチ１０２及びスレーブラッチ１０４を有している。これらスイッチ１１０及び１１８の１つが導通する場合、反対に他方のスイッチは遮断され、またはこの逆である。このように、当該回路は順序モードで動作する。
【００２３】
図３は、図２と同一の機能ブロックの集合を示しているが、スイッチ１１０及び１１８が共に、例えば、ここでは英大文字Ｔにより表される修正クロック信号の制御の下で同時に導通となるように、該スイッチ１１０及び１１８の動作が修正されている。ここで、当該回路の動作は組み合わせ的であり、入力１２６と出力１３０との間の信号パスにおける相補形クロッキング区画は取り除かれる。ある瞬間における出力電圧は、同一瞬間の入力電圧により決定され、通常伝搬遅延時間はここでは考慮にいれない。節点１２８における縮退欠陥は前述のＩDDQ試験により即座に明らかになるであろう。なぜなら、所定のレベルに保たれるデータ入力と節点１２８における機械的ショートとの間に矛盾が生じるからである。
【００２４】
マスタラッチ１０２及びスレーブラッチ１０４はスイッチ１１８を介して結合される。相補制御されるＦＥＴで構成される伝送ゲートで実現されるために、スイッチ１１８は双方向性である。マスタラッチ１０２及びスレーブラッチ１０４が共に活性化する場合、即ち、フリップフロップ１００が組み合わせモードにされた場合、スレーブ１０４におけるある形式の欠陥はマスタ１０２を重ね書きするかも知れない。この場合、この形式の欠陥は検出することはできないであろう。スイッチ１１８が単一方向性にされる場合、スレーブ１０４によるマスタ１０２の重ね書きは生じ得ず、故に、かつては検出可能ではなかった上記欠陥を、ＩDDQ計測法により検出することができる。上記単一方向特性は、例えば、マスタ１０２と伝送ゲート１１８との間に更なるインバータを配置することにより実現可能であろう。
【００２５】
第１実施例
図４は、本発明における回路装置の第１の実施例４００を示す。回路装置４００は機能的に、図１で説明したような論理回路の論理段を有している。伝送対１１０及び１２０は図１と同様に制御される。更に、回路装置４００は、可逆的且つ機能的に順序論理回路を組み合わせ論理回路に変換するための選択手段４０２を持つ。この目的のために、選択手段４０２は前述のクロック信号Ｃを入力するための入力４０４及び選択信号"Ｔｅｓｔ"を入力するための入力４０６を持つ。選択信号"Ｔｅｓｔ"が第１の状態の場合、選択手段４０２は、適切な極性のクロック信号Ｃ及びＣＢＡＲを供給することにより、伝送対１２０及び１１０に対し相補的に伝送対１１２及び１１８を各々駆動する。選択信号"Ｔｅｓｔ"が第２の状態の場合、選択手段４０２は、少なくとも伝送対１１０及び１２０が導通状態の場合に、伝送対１１２及び１１８を導通状態にするために信号を該伝送対１１２及び１１８に供給する。これは、例えば静的信号Ｃ及びＣＢＡＲの少なくとも１つを静的に、並びに適切に固定された電圧にさせることにより、またはイネーブルレベル電圧が、伝送対１１０及び１２０により入力されるクロック信号と同期且つ同位相である、動的信号Ｃ及びＣＢＡＲを供給することにより実現することが可能である。
【００２６】
図５は、選択手段４０２の実施例５００を示す。実施例５００は、ノアゲート５０２及びインバータ５０４を持つカスケード配置を有する。ノアゲート５０２は第１の入力においてクロック信号Ｃ及び第２の入力において選択信号"Ｔｅｓｔ"を入力する。実施例５００の第１の出力はノアゲート５０２とインバータ５０４との間の節点５０６に接続される。実施例５００の第２の出力はインバータ５０４の出力に接続される。"Ｔｅｓｔ"がローレベルの場合、選択手段４０２は、適切なクロック信号Ｃ及びＣＢＡＲを供給することにより回路４００を順序モードで動作させる。"Ｔｅｓｔ"がハイレベルの場合、選択手段４０２は、該手段４０２の第１の出力に静的論理ローレベル及び該手段４０２の第２の出力に静的論理ハイレベルを供給する。これは、回路４００を組み合わせモードで動作させる。
【００２７】
節点１２８においてＶDDに対する機械的ショートがあり、入力１２６におけるデータが、ハイレベル、即ちＶDDで保たれる場合、インバータ１０６及び節点１２８における機械的ショートは互いに競合する。すなわち、インバータ１０６は電流を引き込むことにより節点１２８を引き下げ、節点１２８におけるショートは電流を供給することにより節点１２８を引き上げる。入力１２６がハイレベルに保たれるので、マスタ部１０２の重ね書きは生じない。故に、この結果としてＩDDQ試験において検出可能であるような大きな零入力電流となる。
【００２８】
明らかに、上記実施例の変更例を伝送対１１８の代わりに伝送対１１０に実現することが可能である。同様の概念を、２相レベル感知フリップフロップに適用することが可能である。この部分的実施のコストは、更に６つのトランジスタ及び各々対応するフリップフロップへの試験信号送信経路を付加することである。
【００２９】
第２実施例
図６は、スキャン入力６１２とスキャン出力６１４との間にカスケード配置される、複数のフリップフロップ６０２、６０４、６０６、６０８及び６１０を有する従来技術のスキャンチェーン６００を示す。スキャン入力６１２におけるデータは、クロック入力６１６におけるクロック信号の制御の下、上記複数のフリップフロップ６０２乃至６１０を介して、スキャン出力６１４に対して順次クロックされる。明らかに、スキャンチェーン６００は順序モードで動作する。
【００３０】
図７は、本発明による同様のスキャンチェーン７００を示し、該スキャンチェーン７００には、クロック信号手段と機能的に協働する選択手段７０２が設けられている。選択手段７０２は、単相の相互相補形クロック信号Ｃ及びＣＢ、またはクロック信号Ｃ及び例えば、論理ハイレベルまたは論理ローレベルの固定レベル電圧信号ＣＢを供給するために、選択信号"Ｔｅｓｔ"を入力するための入力７０４を持つ。後者の場合、前記チェーンは、第１の実施例を参照して説明した試験に従属させるために、当該データに対して透過状態となる。この場合、入力６１２と出力６１４との間にはインバータ対のみのカスケードが存在することになるので、当該回路は純粋に組み合わせ的であり、更に、丁度２つの試験サンプル、即ち入力６１２における論理ローレベル及び論理ハイレベルを用いて、前述の電圧試験法で試験を行うことが可能である。基本的に、ゲート１１０及び１２０の制御とは独立する伝送ゲート１１２及び１１８の制御が与えられている。
【００３１】
図８は、スキャンチェーン７００における複数のフリップフロップ６０２乃至６１０に共通である、フリップフロップ６０６におけるクロック線８０２、８０４、８０６及び８０８に対する相互接続の詳細な実施例８００を示している。ここで、コストは図４の実施例に対して大幅に削減されている。図４の場合、各順序論理回路、即ち各フリップフロップには選択手段が設けられている。一方、図８において、この選択手段はフリップフロップ当たりの更なるインバータ８１０の代償で、クロック信号手段と機能的に統合するように修正される。
【００３２】
第３実施例
本発明は、図６乃至図８を参照して説明したようなフリップフロップの連結を有するスキャンパスを試験することに対して特に有効的である。このスキャンパスの試験を以下のように更に詳細に考察する。
【００３３】
図９は、スキャンチェーンで使用する従来技術のスキャンフリップフロップの典型的な実施例９００であり、図１のフリップフロップ１００及び入力１２６に接続される２−１マルチプレクサ９０２を有している。マルチプレクサ９０２は、制御信号ＳＥの制御の下で通常データＤＩとスキャンデータＳＩとの間で選択を行うために伝送ゲート対９０４及び９０６を有している。
【００３４】
図１０は、各々図９のフリップフロップ９００と同様の、スキャンイン入力ＳＩとスキャンアウト出力ＳＯとの間に配置される、複数のフリップフロップ１００２、１００４、１００６、...、１００８を持つ従来技術のスキャンパスを示す。フリップフロップ１００２乃至１００８は、前述の制御信号ＳＥとクロック信号Ｃとクロック信号ＣＢＡＲとを並列に入力する。
【００３５】
図１１は、本発明によるスキャンフリップフロップ１１００を図示している。フリップフロップ１１００は、図９で説明したものと同様の２−１マルチプレクサ９０２を有する。破線ブロック６０６は、図８において説明した装置に対応している。動作を図１２を参照して説明する。
【００３６】
図１２は、自身のパスの試験を可能にするために、図１１に示される形式の複数のスキャンフリップフロップ１２０２、１２０４、１２０６、...、１２０８を有するスキャンパス１２００の第１の実施例を示している。スキャンパス１２００は、概念的に前述したチェーン７００と同様である。このスキャンパスは、該スキャンパスの透過性を制御する信号ＴＳ及びクロック信号Ｃを入力するクロック発生器１２１０を介して制御される。通常モードとスキャンモードとの間の選択は、制御信号ＳＥを介して実現される。信号ＴＳ及びＳＥが共にローレベルで上記クロックが活性化する場合、前記パスは通常モードで動作する。信号ＳＥがハイレベルの場合、スキャンモードが実行される。通常モード及びスキャンモードの両者において、フリップフロップ１２０２乃至１２０８は相補形クロック信号を入力し、順序論理回路を形成する。信号ＴＳ及びＳＥの両者がハイレベルの場合及び上記クロックがローレベルで不活性化された場合、前記パスは図８で説明したように透過状態となり、このようにして試験モードを実行する。スキャンフリップフロップ当たりの更なるインバータ８１０及び更なる上記クロック信号の経路の代償で、このスキャンパスをかなり容易な方法で試験できる。
【００３７】
しかしながら、本発明に適合する試験を可能にするために必要な、ハードウェアの総量が減少されることは依然魅力的であろう。
【００３８】
図１３は、試験ハードウェアが減少されたスキャンパスで使用する、本発明によるスキャンフリップフロップ１３００を示す。スキャンフリップフロップ１３００は、図１において説明した装置１００及び、信号ＴＣの制御の下で入力ＤＩに与えられるデータかまたは入力ＳＩに与えられるスキャンデータを伝達するために相補制御される伝送ゲート９０４及び９０６の対を有する経路指定装置１３０２で構成される。経路指定装置１３０２は、図１１におけるマルチプレクサ９０２と同一の構成要素を使用する。しかしながら、経路指定装置１３０２におけるゲート９０４及び９０６は、上記マルチプレクサ９０２の構成における同一の節点に接続されない。ゲート９０４は、制御信号ＴＣの下で、入力信号ＳＩをゲート１１０とインバータ１０６との間の節点１３０４に結合し、これにより、ゲート１１０を選択的に短絡する。ゲート９０６は、制御信号ＴＣの制御の下で、入力信号ＤＩを上記装置１００の入力１２６に結合する。この実施は、従来技術のフリップフロップ９００と同一で、同数の構成要素を持ち、従来技術のフリップフロップ９００のマルチプレクサ９０２に対してこれら入力信号のいくつかの再経路指定のみが必要であることに注意されたい。
【００３９】
フリップフロップ１３００の通常モードのデータ経路は変化されずに、フリップフロップ９００と同一である。故に、通常モードの設定及び保持時間は影響を受けない。更に、このフリップフロップのクロック経路も変化されず、故に、通常モードの動作は影響を受けない。動作を図１４を参照して説明する。
【００４０】
図１４は、ハードウェアの総量が減少された、本発明によるスキャンパス１４００の他の実施例を示す。スキャンパス１４００は、図１３に示される形式１３００のフリップフロップを構成ブロックとして使用し、スキャンパス１２００と比較して余分な論理ゲートを必要としない。更に、スキャンパス１２００におけるクロック信号の余分な経路は、スキャンパス１４００において除去される。スキャンパス１４００は、全て図１３に示される形式の複数のスキャンフリップフロップ１４０２、１４０４、１４０４、１４０６、...、１４０８及び、スキャン制御装置１４１０を有している。スキャン制御装置１４１０は、フリップフロップ１４０２乃至１４０８の前述の動作モードを制御する。スキャン制御装置１４１０は、ローレベル及びハイレベルにおいて非同期的に制御され得る出力信号ＴＣを発生する。更に、この出力信号ＴＣは、クロック信号Ｃ，制御信号ＳＥ及び制御信号ＴＳにより決定される、入力デコード状態に依存するクロック信号として働くことが可能である。通常モードとスキャンモードとの間の選択は、制御信号ＳＥを介して実現される。制御信号ＴＳは、当該スキャンパスの透過性を制御する。制御信号ＴＳ及びＳＥがローレベルでクロックが活性化している場合、制御信号ＴＣは論理ローレベルであり、当該スキャンパスは通常モードで動作する。制御信号ＴＳがローレベルである場合及び、制御信号ＳＥがハイレベルでクロックが活性化している場合、制御信号ＴＣは論理ハイレベルでスキャンモードが選択される。制御信号ＴＳがハイレベル、制御信号ＳＥがローレベル及びクロックが論理ハイレベルに保たれる場合、試験モードが選択され、ＩDDQ試験に対して全てのフリップフロップ１４０２乃至１４０８が透過状態となる。このクロックは伝送ゲート１１２及び１１８を導通状態に維持するために論理ハイレベルに保たれるべきである。
【図面の簡単な説明】
【図１】図１は、従来技術の順序回路を示す。
【図２】図２は、本発明における原理を図示する。
【図３】図３は、本発明における原理を図示する。
【図４】図４は、本発明における回路装置の第１実施例を示す。
【図５】図５は、本発明における回路装置の第１実施例を示す。
【図６】図６は、従来のスキャンチェーンを示す。
【図７】図７は、スキャンチェーンに関する本発明における装置の第２の実施例を示す。
【図８】図８は、図７における回路の実施例を詳細に示す。
【図９】図９は、スキャンパスにおいて使用する従来技術のスキャンフリップフロップを示す。
【図１０】図１０は、従来技術のスキャンパスを示す。
【図１１】図１１は、本発明によるスキャンフリップフロップの実施例を詳細に示す。
【図１２】図１２は、本発明によるスキャンパスの実施例を詳細に示す。
【図１３】図１３は、本発明によるスキャンフリップフロップの他の実施例を詳細に示す。
【図１４】図１４は、本発明によるスキャンパスの他の実施例を詳細に示す。
【符号の説明】
１００…順序論理回路（マスタスレーブフリップフロップ）
１０２…ラッチ回路                        １０４…スレーブラッチ
１１０、１１８…スイッチ（伝送ゲート対）  １２２…クロック入力
１２６…データ入力                        ４００…回路装置
４０２、５００、７０２…選択手段
602,604,606,608,610…フリップフロップ     ７００…スキャンチェーン
９０２…マルチプレクサ                    1100,1300…スキャンフリップフロップ
1202,1204,1206,...,1208…スキャンフリップフロップ  1210…クロック発生器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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