(57)【特許請求の範囲】
【請求項１】
基板上に、ソース領域、ドレイン領域及びそれらに挟まれたチャンネル領域を有する半導体層を備える薄膜トランジスタと、前記ソース領域に接続されたデータ線と、前記ドレイン領域に接続された画素電極取り出しパッドと、コンタクト・ホールを介して該画素電極取り出しパッドに接続された画素電極と、該画素電極に接続された電極を一方の電極とし、ゲート線を他方の電極とする保持容量と、を具備するアクティブマトリックス基板であって、
前記画素電極取り出しパッドの少なくとも一部を前記ドレイン領域の少なくとも一部が被い、前記データ線の少なくとも一部を前記ソース領域が被っており、
前記画素電極取り出しパッド、前記保持容量の一方の電極及び前記データ線は同じ遮光性金属膜からなり、前記画素電極取り出しパッド、前記一方の電極及び前記データ線上にはゲート絶縁膜が設けられ、該ゲート絶縁膜上に前記ゲート線が設けられ、該ゲート線上に層間絶縁膜が設けられ、該層間絶縁膜上に前記画素電極が設けられてなることを特徴とするアクティブマトリックス基板。
【請求項２】
請求項１に記載のアクティブマトリックス基板であって、
前記画素電極は、前記データ線に平面的に重なるよう設けられてなることを特徴とするアクティブマトリックス基板。
【請求項３】
請求項１又は２に記載のアクティブマトリックス基板であって、
前記画素電極は、前記ゲート線に平面的に重なるよう設けられてなることを特徴とするアクティブマトリックス基板。
【請求項４】
請求項１乃至３のいずれかに記載のアクティブマトリックス基板であって、
前記一方の電極の少なくとも一部は前記ゲート線に平面的に重なるよう設けられていることを特徴とするアクティブマトリックス基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタが形成されたアクティブマトリックス基板に関する。
【０００２】
【従来の技術】
図３及び図４は従来技術に依るアクティブマトリックス基板を説明した図で有る。
【０００３】
図３に示すアクティブマトリックス基板はコプレナー型ＴＦＴを画素用スイッチング素子として用いている。図３−ａはその平面図で有り、図３−ｂはＢ−Ｂ’に於ける断面図で有る。このアクティブマトリックス基板では絶縁性基板上の最下層にチャンネル領域３０１、ソース領域３０２、ドレイン領域３０３より成るＴＦＴの半導体層が有り、これを覆う様にゲート絶縁膜３０４が有る。更にその上にゲート電極・線３０５が乗り、層間絶縁膜３０６がゲート電極・線３０５とゲート絶縁膜３０４を被覆している。ゲート絶縁膜３０４と層間絶縁膜３０６を通じて開穴されたコンタクト・ホール３０７を介して画素電極３０８はドレイン領域３０３と電気的導通が取られ、又データ線３０９はソース領域３０２と電気的導通が取られている。通常は画素電極３０８材料とデータ線３０９材料は異なっているので、この構造のアクティブマトリックス基板を作成するには少なくとも６回の成膜過程に５回のフォトリソグラフィー加工工程が必要で、各画素に対して２個のコンタクト・ホールが存在している。
【０００４】
図４に示すアクティブマトリックス基板はスタガート構造ＴＦＴを画素用スイッチング素子として用いている。図４−ａはその平面図で有り、図４−ｂはＣ−Ｃ’に於ける断面図で有る。このアクティブマトリックス基板では絶縁性基板上の最下層にチャンネル領域４０１、ソース領域４０２、ドレイン領域４０３が有り、更にこれら半導体層よりも膜厚の厚いソース・パッド４０４及びドレイン・パッド４０５が同様に半導体物質に依って最下層に設けられている。ソース領域４０２の一部はソース・パッド４０４の一部を被り、ドレイン領域４０３の一部はドレインパッド４０５の一部を覆っている。通常ソース領域４０２及びドレイン領域４０３とソース・パッド４０４及びドレイン・パッド４０５は同質材料で作成され、これらの間の電気的性質は同一で有る。これら半導体層を覆う様にゲート絶縁膜４０６が有り、更にその上にゲート電極・線４０７が乗り、層間絶縁膜４０８がゲート電極・線４０７とゲート絶縁膜４０６を被覆している。ゲート絶縁膜４０６と層間絶縁膜４０８を通じて開穴されたコンタクト・ホール４０９を介して画素電極４１０はドレイン・パッド４０５と電気的導通が取られ、又データ線４１１はソース・パッド４０４と電気的導通が取られている。通常は画素電極４１０材料とデータ線４１１材料は異なっているので、この構造のアクティブマトリックス基板を作成するには少なくとも７回の成膜過程に６回のフォトリソグラフィー加工工程が必要で、各画素に対して２個のコンタクト・ホールが存在している。
【０００５】
図８及び図９は又、別の従来技術によるアクティブマトリックス基板とその製造方法を説明した図で有る。
【０００６】
図８及び図９に示すアクティブマトリックス基板はコプレナー型ＴＦＴを画素用スイッチング素子として用い、ドナー又はアクセプターとなる不純物を含んだ多結晶シリコン膜と前行のゲート線にて保持容量を作っている。（Ｊａｐａｎ  Ｄｉｓｐｌａｙ  ’９２  Ｐ．４５１，Ｈｉｒｏｓｈｉｍａ  Ｊａｐａｎ  １９９２）図８−ａはその平面図で有り、図８−ｂはＢ−Ｂ’に於ける断面図で、その製造工程が図９に描かれている。このアクティブマトリックス基板では絶縁性基板上の最下層上チャンネル領域３０１，ソース領域３０２，ドレイン領域３０３より成るＴＦＴの半導体層とドナー又はアクセプターとなる不純物を含んだ多結晶シリコンに依る保持容量用下部電極８１１が有る。これらを覆う様にゲート絶縁膜３０４が有る。更にその上にゲート電極・線３０５と保持容量用上電極を兼ねる前行のゲート線８１３が乗り、これらを覆う層間絶縁膜３０６が設けられている。ゲート絶縁膜３０４及び層間絶縁膜３０６を通じて開穴されたコンタクト・ホール３０７を介して画素電極３０８はドレイン領域３０３と電気的導通が取られ、又データ線３０９はソース領域３０２と電気的導通が取られている。又、別のコンタクト・ホール８１２を介して画素電極３０８は保持容量用下部電極８１１と電気的導通が取られている。
【０００７】
この構造を有するアクティブマトリックス基板の製造方法を図９に従って説明する。まず絶縁性基板上に多結晶シリコン膜を堆積し、フォトリソグラフィー加工に依りシリコン膜のパターニングを行い、その後ゲート絶縁膜３０４を堆積する（図９−ａ）。次に保持容量用下部電極と化す部位を除いたその他の領域を被覆する様にフォト・レジスト９０１を形成し、これをマスクとして不純物イオン９０２を注入し、保持容量用下部電極８１１を形成する（図９−ｂ）。更にゲート電極・線３０５及び８１３をドナー又はアクセプター不純物を含んだシリコン膜等で作成した後、ゲート電極をマスクとして不純物イオン注入を行う事でＴＦＴのチャンネル領域３０１、ソース領域３０２、ドレイン領域３０３が形成される（図９−ｃ）。その後層間絶縁膜３０６をＡＰＣＶＤ法等で堆積し、コンタクト・ホール３０７及び８１２を開孔し（図９−ｄ）、最後にＩＴＯ等から成る画素電極３０８とＡｌ等から成るデータ線３０９の形成に依りアクティブマトリックス基板は完成する（図９−ｅ）。通常は画素電極３０８材料とデータ線３０９材料は異なっているので、この構造のアクティブマトリックス基板を作成するには少なくとも６回の成膜過程に６回のフォトリソグラフィー加工工程が必要で、各画素に対して３個のコンタクト・ホールが存在している。又、データ線とゲート線の交差部は層間絶縁膜が単層で絶縁を保っており、画素電極３０８とデータ線３０９は同層上に存在している。
【０００８】
【発明が解決しようとする課題】
しかしながら先に述べた従来の方法に於いては以下の如き問題が指摘されている。
【０００９】
一般にＴＦＴ特性はチャンネル領域の膜厚を薄くすればする程良くなる。所が図３のアクティブマトリックス基板構造ではチャンネル領域３０１の膜厚を薄くすると自動的にソース・ドレイン領域の膜厚も薄くなってしまう。ソース・ドレイン領域の膜厚が薄いとコンタクト不良が生じ、沢山有るＴＦＴの内幾つかはデータ線とソース領域間、或いは画素電極とドレイン領域の電気的導通が取れずに欠陥が生ずる。又おびただしきはコンタクト・ホール開穴時にコンタクト・ホール下のソース領域又はドレイン領域が剥がれて基板より離脱してしまい、やはりスイッチ素子として機能し得ない。従って図３の基板構造ではチャンネル領域を薄膜化し得ず、特性の良いＴＦＴをスイッチング素子として使用出来ない。
【００１０】
一方、図４に示すアクティブマトリックス基板構造だと厚いソース・パッドとドレイン・パッドが存在する為、薄いチャンネル部の使用が可能となり、上述の問題はない。しかしながらこのアクティブマトリックス基板を作成する為には７回の成膜工程と６回のフォト・リソグラフィー工程が必要で複雑冗長な工程となり歩留まりの低下や製品価格の高騰を招くと言った問題が有る。更に図３又は図４に示すアクティブマトリックス基板で有ると各画素に二個のコンタクト・ホールが存在し、微細な画素を作成できないとの問題点も有る。
【００１１】
又、画素エリアの開口率を上げる目的で容量線を省き、保持容量を前行のゲート線と下部電極にて作る図８の構造のアクティブマトリックス基板を作成するには６回の成膜工程と６回のフォト・リソグラフィー工程が必要で、やはり複雑冗長な工程と化し歩留まりの低下や製品価格の高騰を招くとの問題が有る。
【００１２】
この構造のアクティブマトリックス基板では各画素に三個のコンタクト・ホールが存在する。コンタクト・ホールの大きさを４μｍ、両側の合わせ余裕を各３μｍとするとコンタクト・ホールを形成する為のパッド領域の面積は一個のコンタクト・ホールに対して１０μｍ×１０μｍ＝１００μｍ2となり、三個のコンタクト・ホールに依り３００μｍ2の領域が占有されてしまう。高精細液晶表示装置では画素ピッチは縮小する傾向に有り、そのサイズは現在およそ３０μｍ×４０μｍ＝１２００μｍ2程度で有るから三個のコンタクト・ホールで全体の２５％をも占めてしまう。
【００１３】
高精細化を更に推進し、例えば画素ピッチの２０μｍ×３０μｍ＝６００μｍ2を実現しようとしても上記三個のコンタクト・ホールの存在それだけで５０％の面積が失われてしまい、事実上これ以上の高精細化は出来ないとの課題が有る。即ち、コンタクト・ホール数の削減が強く求められている。
【００１４】
更に図３、図４、図８等に示す従来技術のアクティブマトリックス基板ではデータ線の配線と画素電極が同層に有る為、画素電極を大きくし得ないとの問題点が有る。加えてこれら従来技術のアクティブマトリックス基板を用いて液晶表示装置を作る場合、液晶を挟んで対向する基板上には隣接画素の光漏れを防ぐ為のブラック・ストライプを設ける必要が有り、このブラック・ストライプが各画素電極の縁辺部を完全に覆う様に二つの基板の位置を合わせねばならない。
【００１５】
二枚の基板間距離は通常数μｍ有り、合わせ余裕を考慮するとブラック・ストライプの幅を太くせざるを得ず、その結果出来上がった液晶表示装置の画素開口部はアクティブマトリックス基板上の画素電極よりも著しく小さくなるとの問題点が有る。
【００１６】
本発明は上記の事情に鑑みてなされた物で、その目的とする所は半導体層を薄くし得て特性の良いＴＦＴをスイッチング素子としている簡単な構造のアクティブマトリックス基板とその容易な製造方法を提供する事に有る。
【００１７】
又、本発明はコンタクト・ホール数を削減して精細化を進めたり、開口率を向上させるアクティブマトリックス基板とその容易な製造方法を提供する事に有る。
【００１８】
【課題を解決するための手段】
本発明は、基板上に、ソース領域、ドレイン領域及びそれらに挟まれたチャンネル領域を有する半導体層を備える薄膜トランジスタと、前記ソース領域に接続されたデータ線と、前記ドレイン領域に接続された画素電極取り出しパッドと、コンタクト・ホールを介して該画素電極取り出しパッドに接続された画素電極と、該画素電極に接続された電極を一方の電極とし、ゲート線を他方の電極とする保持容量と、を具備するアクティブマトリックス基板であって、前記画素電極取り出しパッドの少なくとも一部を前記ドレイン領域の少なくとも一部が被い、前記データ線の少なくとも一部を前記ソース領域が被っており、前記画素電極取り出しパッド、前記保持容量の一方の電極及び前記データ線は同じ遮光性金属膜からなり、前記画素電極取り出しパッド、前記一方の電極及び前記データ線上にはゲート絶縁膜が設けられ、該ゲート絶縁膜上に前記ゲート線が設けられ、該ゲート線上に層間絶縁膜が設けられ、該層間絶縁膜上に前記画素電極が設けられてなることを特徴とする。また、前記画素電極は、前記データ線に平面的に重なるよう設けられてなってもよい。
【００１９】
また、前記画素電極は、前記ゲート線に平面的に重なるよう設けられてなることを特徴とする。
【００２０】
また、前記一方の電極の少なくとも一部は前記ゲート線に平面的に重なるよう設けられていることを特徴とする。
【００２１】
【実施例】
（参考例１）
以下一参考例を図面を用いて詳述する。
【００２２】
図１は本参考例に依るアクティブマトリックス基板の一例を説明した図で、図２−ａ〜ｃは本参考例に依るアクティブマトリックス基板の製造工程を断面で示した図で有る。
【００２３】
図１−ａは平面図で図１−ｂはＡ−Ａ’に於ける断面図で有る。本参考例に依るアクティブマトリックス基板では絶縁性基板上の最下層にチャンネル領域１０１、ソース領域１０２、ドレイン領域１０３から成る半導体層が有り、同層上にモリブデン、タングステン、クロム、バナジウム、ニオブ、タンタル等の高融点金属に依るデータ線１０４と同じ金属に依る画素電極取り出しパッド１０５が設けられている。ソース領域１０２の一部はデータ線１０４の一部を被い、ドレイン領域１０３の一部は金属の画素電極取り出しパッド１０５の一部を被っている。
【００２４】
これら半導体層と金属データ線、金属画素電極取り出しパッドを覆う様にゲート絶縁膜１０６が有り、ゲート絶縁膜上にゲート電極・線１０８が有る。ゲート絶縁膜には金属パッド１０５上にコンタクト・ホール１０７が開穴されており、このコンタクト・ホールを介してゲート絶縁膜上に画素電極１０９が形成されている。
【００２５】
本参考例１では画素電極とゲート電極が同一材料で同一層上に形成されているが、この材質は異なっても構わぬし、又別層上に形成されて居ても構わない。例えばコンタクト・ホール開穴時に画素電極領域のゲート絶縁膜も同時に取り除き、画素電極を半導体層などと同層の最下層に設ける事も可能で有る。
【００２６】
この参考例に依るアクティブマトリックス基板の製造方法を図２を用いて説明する。まずガラス基板などの絶縁性基板上に金属膜を蒸着法或いはスパッター法などで堆積する。本参考例１ではスパッタ法に依り基板温度１５０℃にてクロムを２０００Å堆積した。この他にもモリブデンやタングステン等の高融点金属も可能で有る。この時のクロムのシート抵抗は１・１２Ω／□で有った。次にフォト・リソグラフィ工程に依りこの金属膜を加工してデータ線１０４と画素電極取り出しパッド１０５を形成する。（図２−ａ）続いてＬＰＣＶＤ法等で半導体膜を形成する。本参考例１ではＬＰＣＶＤ法に依り多結晶シリコン膜を堆積した。基板温度は５５５℃で多結晶シリコン膜堆積時のモノシラン分圧は０．９４ｍｔｏｒｒで有った。多結晶シリコン膜の膜厚は２８０Åで堆積時間は１時間５分５０秒で有った。続いてフォト・リソグラフィ工程に依り半導体膜を加工し、その後ＥＣＲーＰＥＣＶＤ法等でゲート絶縁膜１０６を形成する。本参考例１では基板温度１００℃で１２００ÅにＳｉＯ2 膜を堆積した。（図２−ｂ）次にフォト・リソグラフィ工程に依り画素電極取り出しパッド上にコンタクト・ホール１０７を開穴し、透明電気伝導性膜を形成する。本参考例１ではスパッター法に依りインジウム・錫酸化物（ＩＴＯ）を２５００Å堆積した。この時のシート抵抗は２８Ω／□で有った。その後フォト・リソグラフィ工程に依りゲート電極・線１０８と画素電極１０９を形成した。次に質量非分離型イオン注入装置に依りドナー又はアクセプターとなる不純物をゲート電極をマスクとして半導体膜に打ち込み、チャンネル領域１０１とソース領域１０２及びドレイン領域１０３を形成する。本参考例１ではｎ型電界効果トランジスタの作成を目指し、水素希釈されたフォスフィン（ＰＨ3） を９０ｋｖの加速電圧で５×１０15１／ｃｍ2 打ち込んだ。その後窒素雰囲気下３５０℃２時間の熱処理で注入イオンを活性化させ、アクティブマトリックス基板は完成する（図２−ｃ）。
【００２７】
このようにして試作したアクティブマトリックス基板のＴＦＴはオン電流（Ｖｄｓ＝４ｖ、Ｖｇｓ＝１０ｖ  Ｌ／Ｗ＝１０μｍ／１０μｍのＩｄｓ）は１．２μＡ、オフ電流（Ｖｄｓ＝４ｖ、Ｖｇｓ＝０ｖ  Ｌ／Ｗ＝１０μｍ／１０μｍのＩｄｓ）は０．０６７ｐＡと良好なスイッチング特性を示し、優良なアクティブマトリックス基板となった。これは本参考例のアクティブマトリックス基板構造でチャンネル部の膜厚を十分薄くし得た事に起因する。又コンタクト不良等の問題も生じ得なかった。更に本参考例によると各画素毎のコンタクト・ホールの数が半減しそれに伴い画素エリアの開口率が向上し、コンタクト・ホールに起因する欠陥も半減出来た。加えて、本発明は４回の成膜工程と４回のフォト・リソグラフィー工程という簡単製造方法から成っている。
【００２８】
（参考例２）
図５は参考例２に依るアクティブマトリックス基板の一例を説明した図で、図５−ａは平面図で図５−ｂはＡ−Ａ’に於ける断面図で有る。本参考例２に依るアクティブマトリックス基板では第一絶縁層で有る絶縁性基板上にチャンネル領域１０１、ソース領域１０２、ドレイン領域１０３から成る能動層半導体膜が有り、同層上にモリブデン、タングステン、クロム、バナジウム、ニオブ、タンタル等の高融点金属に依るデータ線１０４と同じ金属に依る画素電極取り出しパッド１０５が設けられている。ソース領域１０２の一部はデータ線１０４の一部を被い、ドレイン領域１０３の一部は金属の画素電極取り出しパッド１０５の一部を被っている。これら半導体層と金属データ線、金属画素電極取り出しパッドを覆う様に第二絶縁層で有るゲート絶縁膜１０６が有り、この第二絶縁層上にゲート電極・線１０８が有る。更にこれらの上には第三絶縁層で有る層間絶縁膜１１０が有る。ゲート絶縁膜及び層間絶縁膜には金属パッド１０５上にコンタクト・ホール１０７が開穴されており、このコンタクト・ホールを介して第三絶縁層で有る層間絶縁膜上に画素電極１０９が形成されている。本参考例２では第一絶縁層上に画素電極取り出しパッド１０５を設けたが、能動層半導体膜がコンタクト不良等の問題を生じさせぬに十分な厚みを有していれば、この画素電極取り出しパッドを省き、コンタクト・ホール１０７を直接ドレイン領域１０３上に開口しても良い。これに依り画素電極取り出しパッドがなくなった分だけ画素開口率が向上する。ゲート電極・線１０８としてはアルミニウム、銅、ニッケル、鉄、クロム、モリブデン、タングステン、タンタル等各種金属が可能で有る。又、画素電極１０９としてはインジウム錫酸化物（ＩＴＯ）等の透明導電物質の他、反射型液晶表示装置に本参考例を用いる場合、金属物質で有っても構わない。本参考例２ではデータ線とゲート線、画素電極がそれぞれ別層上に形成されている為、画素電極を可能な限り大きくし得る。画素電極１０９の縁辺部はゲート線とは層間絶縁膜を介して重なり、又データ線とは層間絶縁膜及びゲート絶縁膜を介して重なっている。データ線とゲート線は本参考例２では金属で有り、共に電気伝導性遮光物質で有るから、これらの両線は画素電極の縁辺部と重なる事に依り、ブラック・ストライプとなっている。即ち、本参考例２のアクティブマトリックス基板を用いると、対向基板側に太いブラック・ストライプを作成する必要がなくなり、出来上がった液晶表示装置の実質的開口率が大きく向上するので有る。
【００２９】
次に本参考例に依るアクティブマトリックス基板の製造方法を説明する。まずガラス基板などの絶縁性基板上に金属膜を蒸着法或いはスパッター法などで堆積する。この金属としては前述した高融点金属が好ましいが、電気伝導性遮光物質で有れば金属シリサイド等の非金属も可能で有る。次にフォト・リソグラフィ工程に依りこの金属膜を加工してデータ線１０４と画素電極取り出しパッド１０５を形成する。続いて半導体膜を形成する。半導体膜の形成には参考例１で述べた様にＬＰＣＶＤ法に依り５５５℃程度以下の温度で直接多結晶シリコン膜を堆積する方法の他にも多々可能で有る。例えばモノシラン（ＳｉＨ4）やジシラン（Ｓｉ2Ｈ6）を原料として５５０℃程度以下の温度で非晶質半導体膜を堆積した後、６００℃程度以下の炉内で熱処理を施して結晶化させる方法やレーザー光やアークランプ光の光を短時間照射して結晶化させる方法等も有効で有る。又、半導体膜もシリコンに限られず、シリコン・ゲルマニウム膜等各種半導体膜も可能で有る。これらの工程はいずれも６００℃程度以下とデータ線等の金属材料の融点に比べて可成低温なのでデータ線等が熱劣下する事は無い。続いてフォト・リソグラフィ工程に依り半導体膜を加工し、その後ＥＣＲーＰＥＣＶＤ法等でゲート絶縁膜１０６を形成する。
【００３０】
ＥＣＲ−ＰＥＣＶＤ法を用いるとゲート絶縁膜を１００℃程度の温度で形成出来る。この他にもＡＰＣＶＤ法やオゾン（Ｏ3）を用いたＣＶＤ法などで３５０℃以下の温度でゲート絶縁膜を形成しても良い。続いてゲート絶縁膜上にスパッター法などで金属膜を堆積し、フォト、リソグラフィ工程に依りゲート電極・線を形成する。スパッター法で金属膜を堆積する場合、基板温度は３００℃以下が好ましい。次に質量非分離型イオン注入装置に依りドナー又はアクセプターとなる不純物をゲート電極をマスクとして半導体膜に打ち込み、チャンネル領域１０１とソース領域１０２及びドレイン領域１０３を形成する。質量非分離型イオン注入装置に依り、不純物元素の水素化物をイオン注入すると、３５０℃程度以下の低温熱処理にて不純物イオンを活性化出来る。続いて層間絶縁膜１１０を３５０℃程度以下にて各種ＣＶＤ法で形成する。その後層間絶縁膜の焼き締めと注入イオンの活性化を兼ねて窒素雰囲気下３５０℃程度以下の温度で１時間から２時間の熱処理を施す。最後にコンタクト・ホール１０７を開孔し、ＩＴＯ等の導電物質を層間絶縁膜上にスパッター法などで堆積し、フォト・リソグラフィ工程に依り画素電極１０９を形成してアクティブマトリックス基板は完成する。スパッター法で導電物質を堆積すると基板温度は３００℃程度以下に押さえる事が出来る。本参考例２に依ると、ゲート絶縁膜形成後の工程最高温度が３５０℃程度と低く、しかもその時間も数時間程度で有る。この為データ線やゲート電極・線等の電気伝導性遮光物質の熱劣下は全く生じない。本参考例２ではアクティブマトリックス基板の完成迄に６回の成膜過程と５回のフォト・リソグラフィ加工工程が必要で、これは図３に示す従来技術の成膜回数とフォト・リソグラフィ回数と同じで有る。しかしながら従来データ線配線と画素電極が同層に有ったのを本参考例では別層にする事が出来、これに依り、画素電極面積を拡大せしめた。のみならず、本参考例では画素電極とデータ線、並びにゲート線を重ねる事が可能で、対向基板のブラック・ストライプを省略出来るので有る。又、従来は各画素に２個のコンタクト・ホールが存在したが、本参考例では１個と半減させ、これに依り微細画素を有する高精細液晶表示装置も実現するので有る。
【００３１】
（参考例３）
図６は本参考例によるアクティブマトリックス基板の一例を説明した図で、図７−ａ〜ｄは本参考例に依るアクティブマトリックス基板の製造工程を断面で示した図で有る。図６−ａは平面図で図６−ｂはＡ−Ａ’に於ける断面図で有る。
【００３２】
図６及び図７に示すアクティブマトリックス基板はコプレナー型ＴＦＴを画素用スイッチング素子として用いており保持容量を有している。本参考例のアクティブマトリックス基板では第一絶縁層で有る絶縁性基板上にチャンネル領域１０１、ソース領域１０２、ドレイン領域１０３より成る能動層半導体膜と、モリブデン、タングステン、クロム、バナジウム、ニオブ、タンタル等の高融点金属に依るデータ線１０４と同金属より成る画素電極取り出しパッド１０５と、同金属より成る保持容量用下部電極６１１が形成されている。これらを覆う様にゲート絶縁膜１０６が有る。ゲート絶縁膜は第二絶縁層で有り、この上にゲート電極線１０８と画素電極１０９と保持容量用上電極を兼ねる前行のゲート線６１３が設けられている。画素電極１０９はゲート絶縁膜に開孔されたコンタクト・ホール１０７を通じて画素電極取り出しパッド１０５と電気的導通が取られ、別なコンタクト・ホール６１２を通じて保持容量用下部電極６１１と導通が取られている。この構造だと能動層半導体膜の膜厚は膜が膜として存在し得る極限の数十Åまで薄くする事が可能で有る。能動層半導体膜がコンタクト不良等を生じさせぬに十分な程厚ければ、画素電極取り出しパッドを省いてドレイン領域１０３に画素電極１０９のコンタクトを直接取っても良い。
【００３３】
この構造を有するアクティブマトリックス基板の製造方法を図７に従って説明する。まず第一絶縁層で有る絶縁性基板上に金属膜等の電気伝導性物質を蒸着法或いはスパッター法などで堆積する。この金属としては前述した高融点金属が好ましいが、後の半導体膜形成過程にて被る熱環境に対して安定で有るならばその他の金属材料や非金属材料などの電気伝導性物質も可能で有る。次にフォト・リソグラフィ工程に依りこの電気伝導物質のパターニングを行い、画素電極取りだしパッド１０５、データ線１０４、保持容量用下部電極６１１を形成する（図７−ａ）。尚、画素電極取りだしパッドが不要の場合はこのパターニングで画素電極取りだしパッドを残す必要は無い。続いて半導体膜を堆積する。本参考例のアクティブマトリックス基板製造工程中の最も厳しい熱環境はこの半導体膜堆積工程で有る為、これを低温化するとデータ線等の電気伝導性物質の選択種が広がり、又絶縁性基板の大型化や低価格化も容易となる。半導体膜として多結晶シリコン膜を用いる場合、ＬＰＣＶＤ法で原料ガスとしてモノシランを用い、堆積温度５５５℃以下、モノシラン分圧１ｍｔｏｒｒ以下で直接高品質膜を堆積する方法が有る。又、ＬＰＣＶＤ法で原料ガスとしてジシラン（Ｓｉ2Ｈ6）を用い、堆積温度４５０℃程度、圧力０．５ｔｏｒｒ程度で非晶質シリコン膜を堆積した後、結晶化を進める方法が有る。非晶質膜の結晶化を進めるには６００℃程度の温度で数時間熱処理を行う方法や、所謂ラピッド・サーマル・アニーリング（ＲＴＡ）と呼ばれる急速熱処理にて９００℃程度に数秒間加熱する方法や、レーザー照射等が有る。レーザー照射では例えばＸｅＣｌエキシマレーザーを５０ｍＪ／ｃｍ2から５００ｍＪ／ｃｍ2の強度で５０ｎｓ程度の時間照射して、瞬間的にシリコン膜を溶融させた後結晶化させる方法で有る。この方法だと加熱時間が窮めて短い為、絶縁性基板やデータ線等の電気伝導性物質は殆ど熱劣化を受けない。又、半導体膜としてシリコン・ゲルマニウムを用いると多結晶をより低温で得る事が出来る。この他、スパッター法で非晶質半導体膜を堆積した後上記の各手法にて結晶化を進める方法も有効で有る。この様にして半導体膜が形成された後、フォト・リソグラフィ工程に依り半導体膜を加工する（図７−ｂ）。その後ＥＣＲ−ＰＥＣＶＤ法、オゾンＴＥＯＳ（Ｓｉ−ＣＨ3−ＣＨ2−Ｏ）4）法等でゲート絶縁膜１０６を形成し、フォト・リソグラフィ法にてコンタクト・ホール１０７及び６１２を開孔する（図７−ｃ）。次に電気伝導物質を堆積し、更にフォト・リソグラフィ加工に依り、第二絶縁層で有るゲート絶縁膜上にゲート電極・線１０８画素電極１０９を形成する。この画素電極はコンタクト・ホール６１２を通じて保持容量用下部電極６１１と電気的に導通状態に有り、保持容量は下部電極６１１と前行のゲート線６１３にて作られる。最後にゲート電極をマスクとしてイオン注入を行い、チャンネル領域１０１、ソース領域１０２、ドレイン領域１０３を形成する。注入イオンの活性化はレーザ照射やＲＴＡなどの光照射が有効で有る。ゲート電極・線や画素電極に透明物質を用いると光は殆ど透過し、これらの温度上昇は短時間の光照射では見られず熱劣下も無い。又、金属材料をこ��らに用いた場合、光は殆ど反射し、やはり熱劣下は生じない。データ線や画素電極取りだしパッド等についても同様で有る。その他参考例１で説明した様に質量非分離型イオン注入装置にてイオン注入し、３００℃から３５０℃の低温で注入イオンの活性化を行っても良い。この様にしてアクティブマトリックス基板は完成する（図７−ｄ）。
【００３４】
従来は保持容量を有するアクティブマトリックス基板を作成するのに６回の成膜過程に６回のフォト・リソグラフィ加工工程が必要で有ったが、本参考例に依り４回の成膜過程と４回のフォト・リソグラフィに簡略化が可能となった。又従来は各画素に対して３個のコンタクト・ホールが存在していたのに対し、本参考例ではこれを２個に削減し得た。又、データ線及び画素電極取り出しパッドの一部をソース・ドレイン領域の一部が被覆する為、能動層半導体膜の膜厚を数十Å迄薄く出来、高性能ＴＦＴが得られる。尚、本参考例３では画素電極取り出しパッドと保持容量用下部電極を分離して形成した為、画素電極は二個のコンタクト・ホール１０７及び６１２を通じて導通が取られているが、画素電極取り出しパッドと保持容量用下部電極を分離せず、つながった一つの島で形成した場合、コンタクト・ホールは一個で済む。この場合各画素に対してコンタクト・ホールは一個となり、画素の更なる微細化が可能となる。
【００３５】
（実施例１）
図１０は本発明に依るアクティブマトリックス基板の一例を説明した図で、図１１−ａ〜ｄは本発明によるアクティブマトリックス基板の製造工程を断面で示した図で有る。図１０−ａは平面図で図１０−ｂはＡ−Ａ’に於ける断面図で有る。
【００３６】
図１０及び図１１に示すアクティブマトリックス基板はコプレナー型ＴＦＴを画素用スイッチング素子として用いており、各画素は保持容量を有している。本発明のアクティブマトリックス基板では第一絶縁層で有る絶縁性基板上にチャンネル領域１０３より成る能動層半導体膜とモリブデン、タングステン、クロム、バナジウム、ニオブ、タンタル等の高融点金属に依るデータ線１０４と同金属より成る画素電極取り出しパッド１０５と同金属より成る保持容量用下部電極６１１が形成されている。これらを覆う様にゲート絶縁膜１０６が有る。ゲート絶縁膜は第二絶縁層で有り、この上にゲート電極・線１０８と保持容量用上電極を兼ねる前行のゲート線６１３が設けられている。更にこれらの上には第三絶縁層で有る層間絶縁膜１１０が有る。層間絶縁膜上には画素電極１０９が設けられている。層間絶縁膜及びゲート絶縁膜にはコンタクト・ホール１０７及び６１２が開孔されており、これらを通じて画素電極は画素電極取り出しパッド及び保持容量用下部電極と電気的に導通が取られている。画素電極取り出しパッドが有ると能動層半導体膜は数十Å迄薄くし得る。逆に能動層半導体膜が十分厚ければ画素電極取り出しパッドを省き、ドレイン領域１０３に直接コンタクト・ホールを開孔し画素電極との導通を取っても良い。又、本実施例１では画素電極取り出しパッドと保持容量用下部電極を分離して作成した為、画素電極は２個のコンタクト・ホールを通じて画素電極取り出しパッドと保持容量用下部電極との導通が取られているが、画素電極取り出しパッドと保持容量用下部電極が分離されず一つの島で形成されるとコンタクト・ホールは一個に削減される。本実施例１ではデータ線が第一絶縁層上に形成され、ゲート線が第二絶縁層上に、更に画素電極が第三絶縁層上にとそれぞれ別層に形成されている為、画素電極を従来よりも大きく出来る。図８に示す様に従来はデータ線と画素電極が同層上に有った為、画素電極とデータ線の間には必ず分離領域が必要で有った。しかるに本発明ではデータ線、ゲート線、画素電極がそれぞれ別層上に形成されている為、分離はゲート絶縁膜や層間絶縁膜でなされ、平面上の分離領域は不要となる。これに依り画素電極は従来よりも拡大される。しかも本実施例１では画素電極の縁辺部はゲート線やデータ線と重なっている。ゲート線やデータ線を金属などの遮光性物質にて作成するとこれらの両線はブラック・ストライプと化す。即ち、本実施例１のアクティブマトリックス基板を用いると対向基板側に太いブラック・ストライプを形成する必要がなくなり、又アクティブマトリックス基板と対向基板の合わせも容易になり、出来上がった液晶表示装置の実質開口率が著しく大きくなるので有る。
次に本発明によるアクティブマトリックス基板の製造方法を図１１を用いて説明する。まずガラス基板などの絶縁性基板上に金属膜等の電気伝導性物質を堆積する。これには前述した高融点金属の他、半導体膜形成工程温度に対して安定な電気伝導物質ならば金属化合物や非金属も有効で有る。次にフォト・リソグラフィ工程によりこの電気伝導物質を加工してデータ線１０４、画素電極取り出しパッド１０５、保持容量用下部電極６１１を形成する（図１１−ａ）。続いて参考例３にて詳述した方法で半導体膜を堆積して、フォト・リソグラフィ工程で加工する（図１１−ｂ）。その後ゲート絶縁膜１０６をＰＥＣＶＤ法、ＥＣＲ−ＰＥＣＶＤ法、ＡＰＣＶＤ法、有機シリコン化合物とオゾンを用いたＣＶＤ法等で３５０℃程度以下の基板温度にて堆積する。続いてゲート絶縁膜上に蒸着法、スパッター法などで電気伝導性物質を堆積しフォト・リソグラフィ工程によりゲート電極・線１０８、６１３を形成する。電気伝導性物質を堆積する場合もデータ線などの下層金属及び半導体膜やゲート絶縁膜の熱変化を防ぐ為に基板温度は３５０℃程度以下が好ましい。次に質量非分離型イオン注入装置に依りドナー又はアクセプタ−となる不純物をゲート電極をマスクとして打ち込み、チャンネル領域１０１、ソース領域１０２及びドレイン領域１０３を形成する（図１１−ｃ）。質量非分離型イオン注入装置に依り、不純物元素の水素化物をイオン注入すると、３５０℃程度以下の低温熱処理にて不純物イオンを活性化出来る。又通常の質量分離型イオン注入装置にて不純物イオンを注入した後、レーザー照射に依って注入イオンを活性化しても良い。次に層間絶縁膜１１０を各種ＣＶＤ法やＰＶＤ法で基板温度を３５０℃程度以下で堆積する。ソース・ドレイン領域形式のイオン注入を質量非分離型イオン注入装置にて行う場合、層間絶縁膜堆積後３００℃から３５０℃程度の温度で３０分から２時間程度の熱処理を施すと、注入イオンは活性化され、同時に層間絶縁膜とゲート絶縁膜の膜質が違う場合、それらが近づいたり、或いは同一になり、次工程のコンタクト・ホールが容易に形成される。ゲート絶縁膜堆積以後で３５０℃以上の熱工程が有った場合、水素プラズマ照射等の水素化処理がここで施されても良い。続いてフォト・リソグラフィ工程にてコンタクト・ホール１０７及び６１２を形成した後、画素電極材料をスパッター法等で堆積し、更にフォト・リソグラフィ工程でパターニング加工を施しアクティブマトリックス基板は完成する（図１１−ｄ）。この様に本発明に依ると、６回の成膜過程に５回のフォト・リソグラフィ加工工程で保持容量を有するアクティブマトリックス基板が作成される。従来は図９に示す様に６回のフォト・リソグラフィ加工工程が必要で有ったから、前述の構造上の利点に加えて、製造工程もより簡略化されている。
【００３７】
（実施例２）
図１２は本発明に依るアクティブマトリックス基板の一例を説明した図で、図１３−ａ〜ｅは本発明に依るアクティブマトリックス基板の製造工程を断面で示した図で有る。図１２−ａは平面図で図１２−ｂはＡ−Ａ’に於ける断面図で、図１２−ｃはＢ−Ｂ’に於ける断面図で有る。
【００３８】
図１２及び図１３に示すアクティブマトリックス基板はコプレナー型ＴＦＴを画素用スイッチング素子として用いており、各画素は保持容量を有し、データ線・ゲート線・画素電極はそれぞれ別層上に形成されている。これは本実施例２が図１０、図１１に示す実施例１に対比して記述されている事を意味しているに過ぎず、本発明はこれに限定される物では無い。即ち図１、図２に画き参考例１にて記述されたアクティブマトリックス基板や、図５を用いて参考例２に記述されたアクティブマトリックス基板、及び図６、図７を用いて参考例３に記述されたアクティブマトリックス基板に対しても本発明は適応され得る。
【００３９】
本発明のアクティブマトリックス基板では絶縁層上にチャンネル領域１０１、ソース領域１０２、ドレイン領域１０３より成る能動層半導体膜とモリブデン・タングステン・クロム・バナジウム・ニオブ・タンタル等の高融点金属によるデータ線１０４と同金属より成る画素電極取り出しパッド１０５と同金属より成る保持容量用下部電極６１１が形成されている。これらの金属表面で半導体膜にて被覆されて居らず、且つコンタクト・ホールも開孔されていない部分は総て同金属の酸化物に依って被覆されている。金属酸化物１２０１の膜厚は数十Å程度以下が好ましい。能動層半導体膜が十分厚い場合は画素電極取り出しパッドを省き、ドレイン領域上に直接コンタクト・ホールを開孔しても構わない。又保持容量が不要な時は当然保持容量用下部電極も作る必要は無い。これらを覆う様にゲート絶縁膜１０６が有り、この上にゲート電極・線１０８と保持容量用上電極を兼ねる前行のゲート線６１３が設けられている。図１２−ｃに示す様にゲート線とデータ線の交差部の断面はデータ線の表面がデータ線を構成する金属の酸化物にて完全に被覆されており、その上にゲート絶縁膜が設けられている。保持容量用下部電極も同様に表面は金属酸化物で完全に被覆されている。ゲート線はゲート絶縁膜上に有るから、ゲート線とデータ線の間、或いはゲート線と保持容量用下部電極の間には二種類の異なった絶縁膜が挟まれている。ゲート電極・線やゲート絶縁膜上には層間絶縁膜１１０が有り、更にその上に画素電極１０９が設けられている。層間絶縁膜を省略し、ゲート絶縁膜上に画素電極を設けても良い。又、ゲート電極・線を遮光性物質で築き、画素電極を透明物質でそれぞれ別層上或いは同層上に形成しても良いし、ゲート電極・線も画素電極も共に透明物質で同層上或いは別層上に形成しても良い。層間絶縁膜及びゲート絶縁膜にはコンタクト・ホール１０７及び６１２が開孔されており、これらを通じて画素電極は画素電極取り出しパッド及び保持容量用下部電極と電気的に導通が取られている。画素電極取り出しパッドと保持容量用下部電極が一つの島で形成されている場合や、或いは保持容量用下部電極が無い場合、コンタクト・ホールは各画素に対して一個となる。本実施例２ではデータ線、ゲート線、画素電極がそれぞれ別層に形成されている為、画素電極を従来よりも大きく出来、図１２（ａ）ではその縁辺部がゲート線とデータ線と完全に重なっている。ゲート線を金属等の遮光性物質で築けば、対向基板上の太いブラック・ストライプを省く事が出来、実質的な開口率は更に向上する。図３や図４に示した従来技術のアクティブマトリックス基板でゲート線とデータ線に依りブラック・ストライプを代用させるにはデータ線と画素電極を別層に形成せねばならぬが故、必然的に層間絶縁膜３０６ないしは４０８の上にもう一層別の層間絶縁膜を堆積し、その上に画素電極を形成せねばならない。この場合、基板上にはゲート絶縁膜（この上にゲート電極が有る。）、一番目の層間絶縁膜（この上にデータ線が有る。）二番目の層間絶縁膜（この上に画素電極が有る。）と少なくとも三層の絶縁膜が出来る。これらをＳｉＯ2膜に依り作成する場合、三層の総膜厚が厚くなると、これらの絶縁膜にひび��れが生じアクティブマトリックス基板として使用出来なくなる。この為絶縁膜の総膜厚は１．５μｍ程度以下にする必要が有る。今ゲート絶縁膜の膜厚が１０００Åから２０００Å程度とすると二つの層間絶縁膜の膜厚はそれぞれ７０００Å程度となり、画素電極とデータ線は７０００ÅのＳｉＯ2膜を介して重なる事となる。所で画素用薄膜トランジスタがオフ状態で、オン状態時に記憶したデータを保持している期間もデータ線には様々な情報が伝わり、電位が変動している。画素電極とデータ線の重なりが大きくそれらの間の膜厚が薄いと、画素電極とデータ線の間に生ずる容量の値が大きくなり、その結果オフ状態で一定を保つべき画素電極電位がデータ線に伝わる情報の影響を受けて変動してしまい、液晶画面にクロストークを発生させる等の画質劣下をもたらす。従って画素電極とデータ線の重なりは小さい方が、又画素電極とデータ線を隔てる層間絶縁膜は厚い方が好ましい。この要請は画素電極が小さくなるに従い、或いは保持容量が小さくなるに従い強くなる。前述の如く従来のアクティブマトリックス基板では画素電極とデータ線を隔てる層間絶縁膜の膜厚は最大でも７０００Å程度で有る。これに対して図５に示す参考例、及び、図１０に示す本発明のアクティブマトリックス基板ではデータ線が絶縁基板上に有り、画素電極とデータ線を隔てる絶縁膜（即ちゲート絶縁膜と層間絶縁膜）の膜厚を１．５μｍ程度に厚く出来る。それ故、従来のアクティブマトリックス基板と比べて画素ピッチが同じで、画素電極とデータ線との重なり面積が同一ならば、本発明のアクティブマトリックス基板の方が絶縁膜の膜厚が厚い分だけより良質な画像が得られるので有る。或いは画質を同じにするのならば、本発明のアクティブマトリックス基板の方が画素面積に対する重なり面積の割合を大きくする事が出来、微細画素を有する高精細アクティブマトリックス基板を作成出来るので有る。一方図１２に示し本実施例２に述べる本発明のアクティブマトリックス基板ではデータ線の表面は金属酸化膜にて被覆されており、その上にゲート絶縁膜と層間絶縁膜が乗るから、画素電極とデータ線のカップリングは図５、図１０に示すアクティブマトリックス基板に比べても更に小さくなるとの利点を有する。加えて図１２−ｃが示す様にデータ線の表面は金属酸化物という絶縁膜で被覆されており、この上に金属酸化膜とは異なる絶縁膜でゲート絶縁膜が形成され、更にその上にゲート線が設けられているからゲート線とソース線の絶縁破壊や漏洩電流が減少するとの利点を有する。絶縁膜の膜中を流れる電流の種類或いは原因は一般に絶縁膜種に従って異なる。この為膜厚が同程度で有れば一種類の厚い絶縁膜よりも、多少薄くとも二種類の異なった絶縁膜の方が絶縁破壊や漏洩電流に対して強いので有る。この原理に基付き図１２、図１３に示す本発明のアクティブマトリックス基板ではデータ線とゲート線の交差部に発生する短絡等の不良率を著しく低減するので有る。
【００４０】
次に本発明に依るアクティブマトリックス基板の製造方法を図１３を用いて説明する。まずガラス基板などの絶縁性基板上に金属膜等の電気伝導性物質を堆積する。これには前述した高融点金属の他、半導体膜形成工程に対して安定な金属ならばいずれも有効で有る。次にフォト・リソグラフィ工程に依りこの電気伝導物質を加工してデータ線１０４、画素電極取り出しパッド１０５、保持容量用下部電極６１１を形成する（図１３−ａ）。続いて参考例３にて詳述した方法で半導体膜を形成してフォト・リソグラフィ工程で加工する（図１３−ｂ）。次に６００℃以下の酸化性雰囲気下にてデータ線等の金属膜の表面を酸化させる（図１３−ｃ）。６００℃以下の低温ではシリコン膜の酸化は殆ど進まないから雰囲気と温度を適当に調整すると所望の膜厚を有する金属酸化物１２０１が得られ、同時に極薄膜の半導体膜を能動層に用いる事が可能となる。例えば同金属にタンタルを用いると酸素一気圧で３００℃程度の温度から数十Å以上の酸化膜を作成出来るが、この条件ではシリコンの酸化は全く進まないが故、半導体膜の膜減りは生じない。よしんば半導体膜の酸化が多少進んでも、それらはゲート絶縁膜の一部と化すに過ぎぬから何の問題も生じない。ここでは半導体膜を参考例３に詳述した方法で形成したが、その他も可能で有る。例えば非晶質半導体膜を堆積・パターニング後（図１３−ｂ）、酸素や笑気ガス（Ｎ2Ｏ）や二酸化炭素（ＣＯ2）、水（Ｈ2Ｏ）を数ｐｐｍから１％程度含む弱酸化性雰囲気下で６００℃程度以下の温度環境下にて数時間から２４時間程度の熱処理を施す。これに依り非晶質膜は結晶化し、しかも同時に金属酸化膜１２０１が形成される（図１３−ｃ）。弱酸化性雰囲気下で熱処理を施すと非晶質の結晶化に際して生ずる結晶内欠陥を酸素が補充して、しきい値電圧が低く高移動度の半導体膜が得られるとの利点が有る。熱処理時の酸化物気体の種類や濃度は、データ線等に用いる金属の材質と求める金属酸化物の膜厚に依って適宜決定される。その後は実施例１に詳述したのと同じ手法でゲート絶縁膜１０６、ゲート電極・線１０８及び６１３を形成し、更にイオン注入法にてチャンネル領域１０１、ソース領域１０２、ドレイン領域１０３を作成する（図１３−ｄ）。続いて層間絶縁膜１１０を実施例１にて詳述した方法等で堆積し、フォト・リソグラフィ工程に依りコンタクト・ホール１０７及び６１２を形成する。このコンタクト・ホールは層間絶縁膜とゲート絶縁膜、及び金属酸化物という少なくとも二種類の絶縁膜に開けねばならぬから、一般には連続した２回の開孔作業を施さねばならない。例えば画素電極取り出しパッド等を構成する金属にタンタルを用い、金属酸化物はタンタル酸化物で、ゲート絶縁膜と層間絶縁膜に酸化シリコン膜を用いた場合、第一回目の開孔作業で酸化シリコン膜にコンタクト・ホールを作り、引き続いてタンタル酸化物に対する開孔作業を施す。しかし反応性イオン・エッチング（ＲＩＥ）や化学ドライエッチング（ＣＤＥ）等を利用すれば、二種類の絶縁膜に一回の開孔作業でコンタクト・ホールを形成する事も可能で有る。こうしてコンタクト・ホールを形成した後、画素電極材料をスパッタ法等で堆積し、更にフォト・リソグラフィ工程でパターニング加工を施しアクティブマトリックス基板は完成する（図１３−ｅ）。この様に本発明に依ると実施例１に詳述したのと同じ６回の成膜過程と５回のフォト・リソグラフィ加工工程で前述の構造上の利点が得られるので有る。
【００４１】
ここまで本実施例２ではデータ線１０４等の金属膜表面の酸化を６００℃程度以下の酸化性雰囲気下で行ってきたが、最初に総てのデータ線を短絡して置き、陽極酸化法で金属酸化物を形成しても良い。この場合データ線１０４と離れている画素電極取り出しパッド１０５や保持容量用下部電極６１１は酸化されず、コンタクト・ホールの開口は容易となる。陽極酸化法に依ってデータ線上に酸化膜を形成した場合でもデータ線とゲート線の交差部は異なった種類の絶縁膜の二層構造になり絶縁破壊や漏洩電流はやはり減少する。又、データ線と画素電極が重なっている場合、これらの間のカップリングも減少する。更にこの方法に依ると保持容量用下部電極６１１の表面には金属酸化膜は形成されないから、保持容量が増えるとの利点も有る。
【００４２】
【発明の効果】
以上述べて来た様に、本発明に依れば以下に述べる様な効果が得られる。
【００４６】
本発明によれば、画素電極取り出しパッド、保持容量下部電極及びデータ線が同じ金属からなり、画素電極取り出しパッド、保持容量下部電極及びデータ線上にはゲート絶縁膜が設けられ、ゲート絶縁膜上にゲート線が設けられ、ゲート線上に層間絶縁膜が設けられ、画素電極は、前記層間絶縁膜上に設けられているので、金属からなるデータ線、画素電極取り出しパッド及び保持容量下部電極と、ゲート線と、画素電極と、をそれぞれ別層上に形成でき、これにより、画素電極が、金属からなるデータ線及びゲート線にその周縁部が平面的に重なるよう設けられるとともに、保持容量下部電極は少なくともその１部がゲート線に平面的に重なるよう設けられる構成が可能となり、それにより画素電極を大きくし得る。
【図面の簡単な説明】
【図１】  参考例１のアクティブマトリックス基板を示す図。
【図２】  参考例１のアクティブマトリックス基板製造の各工程に於ける素子断面図。
【図３】  従来技術に依るアクティブマトリックス基板を示す図。
【図４】  従来技術に依るアクティブマトリックス基板を示す図。
【図５】  参考例２のアクティブマトリックス基板を示す図。
【図６】  参考例３のアクティブマトリックス基板を示す図。
【図７】  参考例３のアクティブマトリックス基板製造の各工程に於ける素子断面図。
【図８】  従来技術に依るアクティブマトリックス基板を示す図。
【図９】  従来技術に依るアクティブマトリックス基板製造の各工程に於ける素子断面図。
【図１０】  実施例１のアクティブマトリックス基板を示す図。
【図１１】  実施例１のアクティブマトリックス基板製造の各工程に於ける素子断面図。
【図１２】  実施例２のアクティブマトリックス基板を示す図。
【図１３】  実施例２のアクティブマトリックス基板製造の各工程に於ける素子断面図。
【符号の説明】
１０１…チャンネル領域
１０２…ソース領域
１０３…ドレイン領域
１０４…データ線
１０５…画素電極取り出しパッド
１０６…ゲート絶縁膜
１０７…コンタクト・ホール
１０８…ゲート電極・線
１０９…画素電極
１１０…層間絶縁膜
３０１…チャンネル領域
３０２…ソース領域
３０３…ドレイン領域
３０４…ゲート絶縁膜
３０５…ゲート電極・線
３０６…層間絶縁膜
３０７…コンタクト・ホール
３０８…画素電極
３０９…データ線
４０１…チャンネル領域
４０２…ソース領域
４０３…ドレイン領域
４０４…ソース・パッド
４０５…ドレイン・パッド
４０６…ゲート絶縁膜
４０７…ゲート電極・線
４０８…層間絶縁膜
４０９…コンタクト・ホール
４１０…画素電極
４１１…データ線
６１１…保持容量用下部電極
６１２…コンタクト・ホール
６１３…前行のゲート線
８１１…保持容量用下部電極
８１２…コンタクト・ホール
８１３…前行のゲート線
９０１…フォト・レジスト
９０２…不純物イオン注入
１２０１…金属酸化膜
【図１】
0003671943.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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