(57)【特許請求の範囲】
【請求項１】
素子分離のために加工されて平坦化されたシリコン基板上に、酸化物層を堆積する工程と、
該酸化物層上であって、該シリコン基板のゲート領域上方に窒化物島を形成する工程と、
該窒化物島の周囲に酸化物の側壁を形成する工程と、
前記窒化物島の両側の該シリコン基板内にソース領域とドレイン領域とを形成する工程と、
該窒化物島を除去し、それによって該ゲート領域上方に空隙を残す工程と、
該ゲート領域上方の該空隙にゲート誘電体を堆積する工程と、
該ゲート誘電体上方の該空隙と該ソース領域及び該ドレイン領域上方の領域とを所定の材料によって充填する工程と、
該所定の材料が充填された構造体の上部表面を化学的機械的研磨によって平坦化する工程と、
該構造体の該上部表面に金属層を堆積する工程と、
該金属層と、該ソース領域、該ゲート領域、該ドレイン領域のそれぞれにおける前記所定の材料とによりシリサイド化プロセスが行なわれて形成されるシリサイド層によって、該ソース領域、該ゲート領域、該ドレイン領域に電気的に接続された金属配線を形成する工程とを含み、
前記窒化物島を形成する工程が、
窒化シリコンの層を前記酸化物層の上に１５０〜４００ｎｍの厚さまで堆積する工程と、
該窒化シリコンの層における前記窒化物島の領域をマスキングする工程と、
該窒化シリコンの層をエッチングし、前記ゲート領域上方の領域以外の層を除去する工程とを含むとともに、前記窒化物島の下側周部の周りに、バーズビーク構造を形成する工程を含む、プレーナＭＯＳＦＥＴを製造する方法。
【請求項２】
素子分離のために加工されて平坦化されたシリコン基板上に、酸化物層を堆積する工程と、
該酸化物層上であって、該シリコン基板のゲート領域上方に窒化物島を形成する工程と、
該窒化物島の周囲に酸化物の側壁を形成する工程と、
前記窒化物島の両側の該シリコン基板内にソース領域とドレイン領域とを形成する工程と、
該窒化物島、該窒化物島の周囲の前記側壁、前記ソース領域及び前記ドレイン領域の上に、第１の多結晶シリコン層を堆積する工程と、
該第１の多結晶シリコン層が堆積された構造体を該窒化物島の上面の深さまで化学的機械的に研磨する工程と、
該窒化物島を溶媒で溶解させることによって、窒化物島を除去し、それによって該ゲート領域上方に空隙を形成する工程と、
該ゲート領域上方の該空隙にゲート誘電体を堆積する工程と、
該ゲート誘電体の上方の該空隙を所定の材料によって充填する工程と、
該所定の材料が充填された構造体の上部表面を化学的機械的研磨によって平坦化する工程と、
該構造体の該上部表面に金属層を堆積する工程と、
該金属層と、該ソース領域、該ゲート領域、該ドレイン領域のそれぞれにおける前記所定の材料とによりシリサイド化プロセスが行なわれて形成されるシリサイド層によって、該ソース領域、該ゲート領域、該ドレイン領域に電気的に接続された金属配線を形成する工程とを含むプレーナＭＯＳＦＥＴの製造方法。
【請求項３】
素子分離のために加工されて平坦化されたシリコン基板上に、酸化物層を堆積する工程と、
該酸化物層上であって、該シリコン基板のゲート領域上方に窒化物島を形成する工程と、
該窒化物島の周囲に酸化物の側壁を形成する工程と、
前記窒化物島の両側の該シリコン基板内にソース領域とドレイン領域とを形成する工程と、
該窒化物島を除去し、それによって該ゲート領域上方に空隙を残す工程と、
該ゲート領域上方の該空隙にゲート誘電体を堆積する工程と、
該ゲート誘電体上方の該空隙と該ソース領域及び該ドレイン領域上方の領域とを所定の材料によって充填する工程と、
該所定の材料が充填された構造体の上部表面を化学的機械的研磨によって平坦化する工程と、
該構造体の該上部表面に金属層を堆積する工程と、
サリサイドプロセスを促進するために、該金属層が堆積された該構造体をアニールする工程と、
該金属層と、該ソース領域、該ゲート領域、該ドレイン領域のそれぞれにおける前記所定の材料とによりシリサイド化プロセスが行なわれて形成されるシリサイド層によって、該ソース領域、該ゲート領域、該ドレイン領域に電気的に接続された金属配線を形成する工程とを含む、プレーナＭＯＳＦＥＴの製造方法。
【請求項４】
前記酸化物層が堆積される前記シリコン基板が、化学的機械的研磨によって平坦化されている、請求項１〜３のいずれかに記載のプレーナＭＯＳＦＥＴの製造方法。
【請求項５】
前記酸化物層を堆積する工程が、酸化シリコンを３０ｎｍの厚さまで堆積する工程を含む、請求項１〜３のいずれかに記載のプレーナＭＯＳＦＥＴの製造方法。
【請求項６】
前記第１の多結晶シリコン層を堆積する工程の後に、前記素子分離のために形成されるフィールド酸化物領域を覆う前記第１の多結晶シリコン層を除去する工程と、残された該第１の多結晶シリコン層の上に酸化シリコン層を堆積する工程とが実施され、その後に、前記構造体を化学的機械的に研磨する工程が実施される、請求項２に記載のプレーナＭＯＳＦＥＴの製造方法。
【請求項７】
前記ゲート誘電体を形成する工程が、酸化シリコンよりも高い誘電率を有する誘電体を堆積する工程を含む、請求項１〜３のいずれかに記載のプレーナＭＯＳＦＥＴの製造方法。
【請求項８】
前記充填する工程における所定の材料が、多結晶シリコン、バリア金属と組み合わせた銅、タングステン、モリブデン、タンタル、プラチナよりなる群から選択される材料である、請求項１〜３のいずれかに記載のプレーナＭＯＳＦＥＴの製造方法。
【請求項９】
後にゲート領域を提供する活性領域を有するシリコン基板を準備し、素子分離のために加工する工程と、
化学的機械的研磨により該準備されたシリコン基板を平坦化する工程と、
平坦化された該シリコン基板上に、酸化物層を堆積する工程と、
窒化シリコンの層を該酸化物層の上に１５０〜４００ｎｍの厚さで堆積する工程と、
該窒化シリコンの層における窒化物島となる領域をマスキングする工程と、
該窒化シリコンの層をエッチングして該ゲート領域上方の領域以外の層を除去する工程とを含むとともに、該窒化物島の下側周部の周りに、バーズビーク構造を形成する工程を含む工程と、
該窒化物島の周囲に酸化物の側壁を形成する工程と、
前記窒化物島の両側の該シリコン基板内表面にソース領域とドレイン領域とを形成する工程と、
該窒化物島を除去し、それによって該ゲート領域上方に空隙を残す工程と、
該ゲート領域上方の該空隙にゲート誘電体を堆積する工程と、
該ゲート誘電体上方の該空隙と該ソース領域及び該ドレイン領域上方の該領域を、多結晶シリコン、バリア金属と組み合わせた銅、タングステン、モリブデン、タンタル、およびプラチナよりなる群から選択される材料を用いて充填する工程と、
該材料が充填された構造体の上部表面を化学的機械的研磨によって平坦化する工程と、
該構造体の上部表面に金属層を堆積する工程と、
該金属層と、該ソース領域、該ゲート領域、該ドレイン領域のそれぞれにおける前記選択される材料とによりシリサイド化プロセスが行なわれて形成されるシリサイド層によって、該ソース領域、該ゲート領域、該ドレイン領域に電気的に接続された金属配線を形成する工程とを含む、プレーナＭＯＳＦＥＴの製造方法。
【請求項１０】
後にゲート領域を提供する活性領域を有するシリコン基板を準備し、素子分離のために加工する工程と、
化学的機械的研磨により該準備されたシリコン基板を平坦化する工程と、
平坦化された該シリコン基板上に、酸化物層を堆積する工程と、
窒化シリコンの層を該酸化物層の上に１５０〜４００ｎｍの厚さで堆積する工程と、
該窒化シリコンの層における窒化物島となる領域をマスキングする工程と、
該窒化シリコンの層をエッチングして該ゲート領域上方の領域以外の層を除去する工程と、を含む工程と、
該窒化物島の周囲に酸化物の側壁を形成する工程と、
前記窒化物島の両側の該シリコン基板内表面にソース領域とドレイン領域とを形成する工程と、
該窒化物島、該窒化物島の周囲の前記側壁、前記ソース領域及び前記ドレイン領域の上に、第１の多結晶シリコン層を堆積する工程と、
該第１の多結晶シリコン層が堆積された構造体を該窒化物島の上面の深さまで化学的機械的に研磨する工程と、
該窒化物島を溶媒で溶解させることによって、窒化物島を除去し、それによって該ゲート領域上方に空隙を形成する工程と、
該ゲート領域上方の該空隙にゲート誘電体を堆積する工程と、
該ゲート誘電体上方の該空隙を、多結晶シリコン、バリア金属と組み合わせた銅、タングステン、モリブデン、タンタル、およびプラチナよりなる群から選択される材料を用いて充填する工程と、
該材料が充填された構造体の上部表面を化学的機械的研磨によって平坦化する工程と、
該構造体の上部表面に金属層を堆積する工程と、
該金属層と、該ソース領域、該ゲート領域、該ドレイン領域のそれぞれにおける前記選択される材料とによりシリサイド化プロセスが行なわれて形成されるシリサイド層によって、該ソース領域、該ゲート領域、該ドレイン領域に電気的に接続された金属配線を形成する工程とを含むプレーナＭＯＳＦＥＴの製造方法。
【請求項１１】
後にゲート領域を提供する活性領域を有するシリコン基板を準備し、素子分離のために加工する工程と、
化学的機械的研磨により該準備されたシリコン基板を平坦化する工程と、
平坦化された該シリコン基板上に、酸化物層を堆積する工程と、
窒化シリコンの層を該酸化物層の上に１５０〜４００ｎｍの厚さで堆積する工程と、
該窒化シリコンの層における窒化物島となる領域をマスキングする工程と、
該窒化シリコンの層をエッチングして該ゲート領域上方の領域以外の層を除去する工程と、を含む工程と、
該窒化物島の周囲に酸化物の側壁を形成する工程と、
前記窒化物島の両側の該シリコン基板内表面にソース領域とドレイン領域とを形成する工程と、
該窒化物島を除去し、それによって該ゲート領域上方に空隙を残す工程と、
該ゲート領域上方の該空隙にゲート誘電体を堆積する工程と、
該ゲート誘電体上方の該空隙と該ソース領域及び該ドレイン領域上方の該領域を、多結晶シリコン、バリア金属と組み合わせた銅、タングステン、モリブデン、タンタル、およびプラチナよりなる群から選択される材料を用いて充填する工程と、
該材料が充填された構造体の上部表面を化学的機械的研磨によって平坦化する工程と、
該構造体の上部表面に金属層を堆積する工程と、
サリサイドプロセスを促進するために、該金属層が堆積された該構造体をアニールする工程と、
その後に、該金属層と、該ソース領域、該ゲート領域、該ドレイン領域のそれぞれにおける前記選択される材料とによりシリサイド化プロセスが行なわれて形成されるシリサイド層によって、該ソース領域、該ゲート領域、該ドレイン領域に電気的に接続された金属配線を形成する工程と、を含むプレーナＭＯＳＦＥＴの製造方法。
【請求項１２】
前記酸化物層を堆積する工程が、酸化シリコンを３０ｎｍの厚さで堆積する工程を含む、請求項９〜１１のいずれかに記載のプレーナＭＯＳＦＥＴの製造方法。
【請求項１３】
前記第１の多結晶シリコン層を堆積する工程の後に、フィールド酸化物領域を覆う前記第１の多結晶シリコン層を除去する工程と、残された該第１の多結晶シリコン層の上に酸化シリコン層を堆積する工程とが実施され、その後に、前記構造体を化学的機械的に研磨する工程が実施される、請求項１０に記載のプレーナＭＯＳＦＥＴの製造方法。
【請求項１４】
前記ゲート誘電体を形成する工程が、酸化シリコンよりも高い誘電率を有する誘電体を堆積する工程を含む、請求項９〜１１のいずれかに記載のプレーナＭＯＳＦＥＴの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に集積回路の製造に関し、詳しくは、積み上げソース／ドレイン領域を有するＭＯＳＦＥＴ回路の製造に関する。
【０００２】
【従来の技術】
ＭＯＳＦＥＴ半導体の製造は当該分野では良く知られている。そのような構造体はＣｈｏｗらの米国特許Ｎｏ．４，７０２，７９２に示されており、そこでは小型の導電性チャネルを作る技術が開示されている。
【０００３】
Ｂｅｙｅｒらの米国特許Ｎｏ．４，９４４，８３６及びＮｏ.４，９５４，１４２には、シリコンベースの基板を化学的機械的に研磨する技術が開示されている。
【０００４】
ＫａｕｆｍａｎらはＪｏｕｒｎａｌ  ｏｆ  ｔｈｅ  Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ  Ｓｏｃｉｅｔｙ誌第１３８巻、３４６０頁(１９９１年)で、既にそのような構造体について論じている。
【０００５】
【発明が解決しようとする課題】
上記の引用文献はＭＯＳＦＥＴ素子の製造について論じているが、それらは本発明の利点をもたらすものではない。
【０００６】
本発明の目的は、改良された全体的な平坦化技術を用いてプレーナＭＯＳＦＥＴ素子を製造する方法を提供することである。
【０００７】
本発明の別の目的は、従来のシリコン基板及びＳＯＩ(ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ)基板の両方に構築され得るそのようなＭＯＳＦＥＴ素子を提供することである。
【０００８】
本発明のさらなる目的は、いかなるタイプのゲート誘電体材料も使用可能なＭＯＳＦＥＴ素子の製造を規定することである。
【０００９】
本発明のさらに別の目的は、耐熱性金属や銅等の高導電性材料をゲート電極として有するＭＯＳＦＥＴ素子の製造を規定することである。
【００１０】
本発明の別の目的は、ゲート電極をドライエッチングすることを必要としないＭＯＳＦＥＴ素子の製造方法を規定することである。
【００１１】
本発明におけるこれらの及び別の目的や利点は、以下の説明を図面を参照しながら読むことでさらにいっそう明らかになるであろう。
【００１２】
【課題を解決するための手段】
本発明のプレーナＭＯＳＦＥＴの製造方法は、素子分離のために加工されて平坦化されたシリコン基板上に、酸化物層を堆積する工程と、該酸化物層上であって、該シリコン基板のゲート領域上方に窒化物島を形成する工程と、該窒化物島の周囲に酸化物の側壁を形成する工程と、前記窒化物島の両側の該シリコン基板内にソース領域とドレイン領域とを形成する工程と、該窒化物島を除去し、それによって該ゲート領域上方に空隙を残す工程と、該ゲート領域上方の該空隙にゲート誘電体を堆積する工程と、該ゲート誘電体上方の該空隙と該ソース領域及び該ドレイン領域上方の領域とを所定の材料によって充填する工程と、該所定の材料が充填された構造体の上部表面を化学的機械的研磨によって平坦化する工程と、該構造体の該上部表面に金属層を堆積する工程と、該金属層と、該ソース領域、該ゲート領域、該ドレイン領域のそれぞれにおける前記所定の材料とによりシリサイド化プロセスが行なわれて形成されるシリサイド層によって、該ソース領域、該ゲート領域、該ドレイン領域に電気的に接続された金属配線を形成する工程とを含み、前記窒化物島を形成する工程が、窒化シリコンの層を前記酸化物層の上に１５０〜４００ｎｍの厚さまで堆積する工程と、該窒化シリコンの層における前記窒化物島の領域をマスキングする工程と、該窒化シリコンの層をエッチングし、前記ゲート領域上方の領域以外の層を除去する工程とを含むとともに、前記窒化物島の下側周部の周りに、バーズビーク構造を形成する工程を含む。
また、本発明のプレーナＭＯＳＦＥＴの製造方法は、素子分離のために加工されて平坦化されたシリコン基板上に、酸化物層を堆積する工程と、該酸化物層上であって、該シリコン基板のゲート領域上方に窒化物島を形成する工程と、該窒化物島の周囲に酸化物の側壁を形成する工程と、前記窒化物島の両側の該シリコン基板内にソース領域とドレイン領域とを形成する工程と、該窒化物島、該窒化物島の周囲の前記側壁、前記ソース領域及び前記ドレイン領域の上に、第１の多結晶シリコン層を堆積する工程と、該第１の多結晶シリコン層が堆積された構造体を該窒化物島の上面の深さまで化学的機械的に研磨する工程と、該窒化物島を溶媒で溶解させることによって、窒化物島を除去し、それによって該ゲート領域上方に空隙を形成する工程と、該ゲート領域上方の該空隙にゲート誘電体を堆積する工程と、該ゲート誘電体の上方の該空隙を所定の材料によって充填する工程と、該所定の材料が充填された構造体の上部表面を化学的機械的研磨によって平坦化する工程と、該構造体の該上部表面に金属層を堆積する工程と、該金属層と、該ソース領域、該ゲート領域、該ドレイン領域のそれぞれにおける前記所定の材料とによりシリサイド化プロセスが行なわれて形成されるシリサイド層によって、該ソース領域、該ゲート領域、該ドレイン領域に電気的に接続された金属配線を形成する工程とを含む。
また、本発明のプレーナＭＯＳＦＥＴの製造方法は、素子分離のために加工されて平坦化されたシリコン基板上に、酸化物層を堆積する工程と、該酸化物層上であって、該シリコン基板のゲート領域上方に窒化物島を形成する工程と、該窒化物島の周囲に酸化物の側壁を形成する工程と、前記窒化物島の両側の該シリコン基板内にソース領域とドレイン領域とを形成する工程と、該窒化物島を除去し、それによって該ゲート領域上方に空隙を残す工程と、該ゲート領域上方の該空隙にゲート誘電体を堆積する工程と、該ゲート誘電体上方の該空隙と該ソース領域及び該ドレイン領域上方の領域とを所定の材料によって充填する工程と、該所定の材料が充填された構造体の上部表面を化学的機械的研磨によって平坦化する工程と、該構造体の該上部表面に金属層を堆積する工程と、サリサイドプロセスを促進するために、該金属層が堆積された該構造体をアニールする工程と、該金属層と、該ソース領域、該ゲート領域、該ドレイン領域のそれぞれにおける前記所定の材料とによりシリサイド化プロセスが行なわれて形成されるシリサイド層によって、該ソース領域、該ゲート領域、該ドレイン領域に電気的に接続された金属配線を形成する工程とを含む。
前記酸化物層が堆積される前記シリコン基板が、化学的機械的研磨によって平坦化されていてもよい。
前記酸化物層を堆積する工程が、酸化シリコンを３０ｎｍの厚さまで堆積する工程を含んでいてもよい。
前記第１の多結晶シリコン層を堆積する工程の後に、前記素子分離のために形成されるフィールド酸化物領域を覆う前記第１の多結晶シリコン層を除去する工程と、残された該第１の多結晶シリコン層の上に酸化シリコン層を堆積する工程とが実施され、その後に、前記構造体を化学的機械的に研磨する工程が実施されてもよい。
前記ゲート誘電体を形成する工程が、酸化シリコンよりも高い誘電率を有する誘電体を堆積する工程を含んでいてもよい。
前記充填する工程における所定の材料が、多結晶シリコン、バリア金属と組み合わせた銅、タングステン、モリブデン、タンタル、プラチナよりなる群から選択される材料であるってもよい。
また、本発明のプレーナＭＯＳＦＥＴの製造方法は、後にゲート領域を提供する活性領域を有するシリコン基板を準備し、素子分離のために加工する工程と、化学的機械的研磨により該準備されたシリコン基板を平坦化する工程と、平坦化された該シリコン基板上に、酸化物層を堆積する工程と、窒化シリコンの層を該酸化物層の上に１５０〜４００ｎｍの厚さで堆積する工程と、該窒化シリコンの層における窒化物島となる領域をマスキングする工程と、該窒化シリコンの層をエッチングして該ゲート領域上方の領域以外の層を除去する工程とを含むとともに、該窒化物島の下側周部の周りに、バーズビーク構造を形成する工程を含む工程と、該窒化物島の周囲に酸化物の側壁を形成する工程と、前記窒化物島の両側の該シリコン基板内表面にソース領域とドレイン領域とを形成する工程と、該窒化物島を除去し、それによって該ゲート領域上方に空隙を残す工程と、該ゲート領域上方の該空隙にゲート誘電体を堆積する工程と、該ゲート誘電体上方の該空隙と該ソース領域及び該ドレイン領域上方の該領域を、多結晶シリコン、バリア金属と組み合わせた銅、タングステン、モリブデン、タンタル、およびプラチナよりなる群から選択される材料を用いて充填する工程と、該材料が充填された構造体の上部表面を化学的機械的研磨によって平坦化する工程と、該構造体の上部表面に金属層を堆積する工程と、該金属層と、該ソース領域、該ゲート領域、該ドレイン領域のそれぞれにおける前記選択される材料とによりシリサイド化プロセスが行なわれて形成されるシリサイド層によって、該ソース領域、該ゲート領域、該ドレイン領域に電気的に接続された金属配線を形成する工程とを含む。
また、本発明のプレーナＭＯＳＦＥＴの製造方法は、後にゲート領域を提供する活性領域を有するシリコン基板を準備し、素子分離のために加工する工程と、化学的機械的研磨により該準備されたシリコン基板を平坦化する工程と、平坦化された該シリコン基板上に、酸化物層を堆積する工程と、窒化シリコンの層を該酸化物層の上に１５０〜４００ｎｍの厚さで堆積する工程と、該窒化シリコンの層における窒化物島となる領域をマスキングする工程と、該窒化シリコンの層をエッチングして該ゲート領域上方の領域以外の層を除去する工程と、を含む工程と、該窒化物島の周囲に酸化物の側壁を形成する工程と、前記窒化物島の両側の該シリコン基板内表面にソース領域とドレイン領域とを形成する工程と、該窒化物島、該窒化物島の周囲の前記側壁、前記ソース領域及び前記ドレイン領域の上に、第１の多結晶シリコン層を堆積する工程と、該第１の多結晶シリコン層が堆積された構造体を該窒化物島の上面の深さまで化学的機械的に研磨する工程と、該窒化物島を溶媒で溶解させることによって、窒化物島を除去し、それによって該ゲート領域上方に空隙を形成する工程と、該ゲート領域上方の該空隙にゲート誘電体を堆積する工程と、該ゲート誘電体上方の該空隙を、多結晶シリコン、バリア金属と組み合わせた銅、タングステン、モリブデン、タンタル、およびプラチナよりなる群から選択される材料を用いて充填する工程と、該材料が充填された構造体の上部表面を化学的機械的研磨によって平坦化する工程と、該構造体の上部表面に金属層を堆積する工程と、該金属層と、該ソース領域、該ゲート領域、該ドレイン領域のそれぞれにおける前記選択される材料とによりシリサイド化プロセスが行なわれて形成されるシリサイド層によって、該ソース領域、該ゲート領域、該ドレイン領域に電気的に接続された金属配線を形成する工程とを含む。
また、本発明のプレーナＭＯＳＦＥＴの製造方法は、後にゲート領域を提供する活性領域を有するシリコン基板を準備し、素子分離のために加工する工程と、化学的機械的研磨により該準備されたシリコン基板を平坦化する工程と、平坦化された該シリコン基板上に、酸化物層を堆積する工程と、窒化シリコンの層を該酸化物層の上に１５０〜４００ｎｍの厚さで堆積する工程と、該窒化シリコンの層における窒化物島となる領域をマスキングする工程と、該窒化シリコンの層をエッチングして該ゲート領域上方の領域以外の層を除去する工程と、を含む工程と、該窒化物島の周囲に酸化物の側壁を形成する工程と、前記窒化物島の両側の該シリコン基板内表面にソース領域とドレイン領域とを形成する工程と、該窒化物島を除去し、それによって該ゲート領域上方に空隙を残す工程と、該ゲート領域上方の該空隙にゲート誘電体を堆積する工程と、該ゲート誘電体上方の該空隙と該ソース領域及び該ドレイン領域上方の該領域を、多結晶シリコン、バリア金属と組み合わせた銅、タングステン、モリブデン、タンタル、およびプラチナよりなる群から選択される材料を用いて充填する工程と、該材料が充填された構造体の上部表面を化学的機械的研磨によって平坦化する工程と、該構造体の上部表面に金属層を堆積する工程と、サリサイドプロセスを促進するために、該金属層が堆積された該構造体をアニールする工程と、その後に、該金属層と、該ソース領域、該ゲート領域、該ドレイン領域のそれぞれにおける前記選択される材料とによりシリサイド化プロセスが行なわれて形成されるシリサイド層によって、該ソース領域、該ゲート領域、該ドレイン領域に電気的に接続された金属配線を形成する工程と、を含む。
前記酸化物層を堆積する工程が、酸化シリコンを３０ｎｍの厚さで堆積する工程を含んでいてもよい。
前記第１の多結晶シリコン層を堆積する工程の後に、フィールド酸化物領域を覆う前記第１の多結晶シリコン層を除去する工程と、残された該第１の多結晶シリコン層の上に酸化シリコン層を堆積する工程とが実施され、その後に、前記構造体を化学的機械的に研磨する工程が実施されてもよい。
前記ゲート誘電体を形成する工程が、酸化シリコンよりも高い誘電率を有する誘電体を堆積する工程を含んでいてもよい。
【００２９】
本発明に関する前述及び他の目的、特徴、ならびに利点は、添付の図面に示されるような本発明の好適な実施形態の、以下のより具体的な記述から、明らかになるだろう。
【００３０】
【発明の実施の形態】
図面において、まず図１を参照して、基板（ここでは単結晶シリコン基板）は概略的に参照符号２０で示される。本明細書では、「基板」または「シリコン基板」とはバルクシリコンの単結晶基板またはＳＩＭＯＸ（Ｓｅｐａｒａｔｏｉｎｂｙ  ＩＭｐｌａｎｔａｔｉｏｎ  ｏｆ  ＯＸｙｇｅｎ）シリコン基板のことである。基板２０は、本明細書で後述する、続いて行われる素子の製造に適した、電気的にアクティブな領域および／または電気的に分離された領域を形成するように特別に加工されているものである。前処理としては、従来のｎ-ウェルおよび／またはｐ-ウェルの規定および分離、多結晶シリコンまたは酸化物の再充填によるトレンチ分離、従来のあるいは充分に窪みの与えられた局部酸化（ＬＯＣＯＳ）および／または、ＬＯＣＯＳあるいはエッチングのいずれかによるＳＯＩメサ構造の生成を含みうるがこれらに限定されない。以上の工程は組み合わせて、あるいは単独で行われ得るかもしれない。ＳＯＩ基板は、高ドーズ量の酸素を単結晶シリコンに注入し、引き続いてアニーリングを行って、ＳＩＭＯＸを形成し、シリコンウエハの結合、エッチバック、ヘテロエピキタシー等を行うことによって製造され得る。ＳＩＭＯＸの１例として、約２００ｋｅＶ、酸素ドーズ量１〜２×１０18ｃｍ-2の条件での酸素注入が挙げられる。次にウエハは１３００〜１３５０℃で４〜１０時間アニールされる。埋め込まれた酸化物の厚さは約３００ｎｍである。
【００３１】
前処理が完了すると基板は平坦化される、つまり化学的機械的研磨(ＣＭＰ)により全体的に平坦にされる。
【００３２】
酸化物層２２は約３０ｎｍの厚さまで基板２０上に形成される。（図面は正しいスケールで描かれていない。）次に窒化シリコンの層は低圧化学気相成長法(ＬＰＣＶＤ)によって１５０〜４００ｎｍの厚さまで堆積される。窒化シリコン層がフォトリソグラフィーとエッチングのプロセスを経て窒化物島２４にされる。窒化物島２４はゲート電極となるものの誘電体イメージを形成する。このイメージは個別のフォトリソグラフィー工程を必要とせず多結晶シリコン材料内へ写され得る。これについては後に説明する。
【００３３】
ｐ-ＬＤＤイオン注入が及ばないようにｎ-チャネルトランジスタをマスクするためにフォトレジストが使用される。低ドーズドレイン(ＬＤＤ)形成とは、低ドーズイオン注入のことであり、本明細書では、注入される領域の意図された使用に関係なく、一般的に低ドーズイオン注入について説明するために使用される。ｐ-ＬＤＤ領域２６及び２８はＢＦ2イオンの注入によって形成される。好適なイオンドーズ量は５〜５０×１０13cm-2であり、ＢＦ2イオンエネルギは１０ｋｅＶ〜８０ｋｅＶである。イオンエネルギは、イオンが窒化物層を通って注入されないように充分に低い。フォトレジストが除去され、ｎ-ＬＤＤイオン注入のためのｐ-チャネルトランジスタをマスクするために新たなフォトレジストが使用される。ｎ-ＬＤＤ領域は、イオンドーズ量５〜５０×１０13cm-2、ヒ素についてはイオンエネルギ４０ｋｅＶ〜１００ｋｅＶ、リンについてはイオンエネルギ１０ｋｅＶ〜６０ｋｅＶの条件下でのヒ素イオンあるいはリンイオンの注入によって、形成される。
【００３４】
任意の酸化の工程は、酸化物パッド２２を厚くするために行われ得、図２において３０と３２で示されるように、結果として窒化物の端に、鳥のくちばし状の、いわゆる「バーズビーク」を形成する。バーズビークはゲート電極の端でゲート酸化物の破壊電圧を高め得る。この酸化工程中に、ＬＤＤ領域にあるイオンは拡散され、図２に見られるようにバーズビークの長さよりもさらに先へと広がる。酸化物層３４がＬＴＯやＰＥＣＶＤ等の最新の方法で構造体上に堆積され、その結果図２に示される構成が得られる。
【００３５】
次にウエハは異方性酸化物エッチング処理を施され、図３に見られるように、窒化物層の側壁の辺りに酸化物の薄い層３６及び３８が残る。図４では多結晶シリコン層４０がウエハに堆積されている。層４０は窒化物層２４よりも量「Ｔ」だけ厚い。図５に見られるように、構造体はＣＭＰによって処理され窒化物島２４が表出する。次にフォトレジストのマスクが素子の活性領域を覆うように塗布される。フィールド領域の多結晶シリコン４０はレジストで覆われていない。多結晶シリコンはエッチングされる。エッチングは酸化物層および窒化物層の上部表面で止まる。レジストは除去される。この時点で、ｐ-チャネルトランジスタ及びｎ-チャネルトランジスタの両方のソース領域２６とドレイン領域２８だけが多結晶層４０で覆われている。次にウエハは、窒化物層と同じかあるいはそれ以上の厚さを有する酸化物の層（図示せず）に覆われる。酸化物はＣＭＰで平坦化され、多結晶シリコンと窒化物層の上部表面で止められる。その結果として図６に示されるように、分離酸化物領域４１が多結晶層４０を囲むように配置され、分離酸化物領域は基板上の素子を互いに絶縁する。平面図である図６だけに示されている領域４１は、図５に関連して説明された工程の後の他の図には存在するものと理解されるべきである。
【００３６】
窒化物島２４はリン酸環流によって除去され、図７に示される構成となる。窒化物が除去されると、元の酸化物パッド２２の残りが表出する。この酸化物層はゲート誘電体として働き得るが、リン酸環流工程の後で、酸化物パッドの残りが汚れたり傷ついたりする可能性は低い。酸化物パッド２２はマスク無しの閾値調節インプラントのためのスクリーン酸化物としても働き得るが、これは当然ながら酸化物パッド２２を汚す結果となりうる。酸化物パッド２２が除去されるとチャネル領域４２は表出するので、何らかの形のゲート誘電体をその上に被せる必要が生まれる。
【００３７】
引用文献に公開されているように、ゲート誘電体を形成する最も単純な方法は、チャネル領域４２の表出したシリコン上に誘電体を再成長させることであるが、そのような再成長はエッジを薄くしてしまい、結局得られた素子が望ましからぬ低いゲート破壊電圧を有することとなる。この影響は前述のＬＤＤ工程を慎重に設計することで低減され得る。ＬＤＤ工程の間に、バーズビーク３０、３２は窒化物島の周辺に形成され、この結果ゲートの端で酸化物パッドを厚くする。残りの酸化物パッドの除去が慎重に制御されるなら、「爪先」がスペーサ（３６、３８）の底に形成され、エッジが薄くなるのを埋め合わせる。
【００３８】
あるいは、ゲート誘電体は何らかの形式の堆積によって形成され得る。これは酸化シリコン以外の材料（高い誘電率および／または破壊強度等の望ましい材料特性を持つ、ＡｌＮ，Ａｌ2Ｏ3，ＴｉＯ2，Ｔａ2Ｏ5等の材料）が使用され得るので、有利である。この場合、ＬＤＤ工程でのバーズビークは必要とされず、ＬＤＤ工程中の酸化工程はプロセスから除かれ得る。物質はＣＶＤ，ＰＶＤあるいは原子層堆積(ＡＬＤ)によって堆積され得る。どちらの方法が採られるかに関わらず、最終的には図８に見られるような、ゲート誘電体層４４を形成することとなる。
【００３９】
ゲート誘電体層４４の形成の後、第２の多結晶シリコン層４６が構造体全体を覆うように堆積され、図８に示す構成となる。しかし多結晶シリコン以外の材料を、ソース領域、ゲート領域、ドレイン領域の上方の空隙を埋めるために用いられ得る。タングステン(Ｗ)、タンタル(Ｔａ)、プラチナ(Ｐｔ)、モリブデン(Ｍｏ)等の耐熱性金属、あるいは窒化チタン(ＴｉＮ)、窒化タンタル(ＴａＮ)、窒化タングステン(ＷＮ)等のバリア金属と組み合わせた銅(Ｃｕ)を用いてもよい。どの材料が選択されても構造体がこの材料で覆われると、構造体は全体的に平坦化（ＣＭＰ）が行われ、多結晶シリコン層４０、４６の一部と側壁スペーサ３６、３８の一部が除去される。
【００４０】
次の工程はｐ-チャネルソース/ドレインイオン注入である。フォトレジストがｎ-チャネルトランジスタをマスクするために使用される。ｐ-チャネルソース/ドレイン領域にＢＦ2イオンが注入される。好適なイオンドーズ量は１．０〜５．０×１０15ｃｍ-2であり、ＢＦ2イオンエネルギは１０ｋｅＶ〜８０ｋｅＶである。この場合もイオンエネルギは、イオンがゲート誘電体層を通って注入されないように充分に低い。このイオン注入はｐ-チャネルトランジスタのためのｐ+ゲート領域４６とｐ+ソース領域４８およびｐ+ドレイン領域５０とを設ける。フォトレジストは除去され、ｎ-チャネルソース／ドレインイオン注入のためにｐ-チャネルトランジスタをマスクするために新たなフォトレジストが使用される。
【００４１】
ｎ-チャネルソース／ドレインは、イオンドーズ量１．０〜５．０×１０15ｃｍ-2、ヒ素についてはイオンエネルギ４０ｋｅＶ〜１００ｋｅＶ、リンについてはイオンエネルギ１０ｋｅＶ〜６０ｋｅＶの条件下でのヒ素イオンあるいはリンイオンの注入によって形成される。マスキングレジストは除去され、ウエハは約８００〜１１００℃の不活性ガス雰囲気中で１５秒〜６０分間アニールされる。ｐ-チャネルトランジスタのゲート４６、ソース４８およびドレイン５０はｐ+までドープされ、一方対応するｎ-チャネルトランジスタの層はｎ+までドープされる。その結果トランジスタ構造は完成し、製造中の素子を完成させるのに酸化物パッシベーションおよびメタライゼーションが要求されるのみとなる。
【００４２】
ゲート電極、ソース電極およびドレイン電極の寄生抵抗を最小化するために、任意のサリサイド（自己整合シリサイド）プロセスが行われ得る。シリサイド層５２、５４は最新式のサリサイドプロセスで形成され得るが、サリサイドの先行技術における問題は、酸化物スペーサ上にエッチングされずに残された金属によってゲートがソースおよび／またはドレインに短絡され得ることである。この問題は「タッチ研磨」と呼ばれる非常に短いＣＭＰ工程によって解消される。
【００４３】
図１０の素子は導電体メタライゼーションのできる状態にある。これはソース領域、ゲート領域およびドレイン領域のための各領域に電気的に接触する電極を形成するための、当業者には良く知られた技術のいずれかでなされる。これはアルミニウム合金を使用するような、従来のパターニングやエッチングメタリゼーションによって実現してもよい。しかし表面は既に全体的に平坦化されているので、銅とＣＭＰを使ったはめ込みメタライゼーション、いわゆる「ダマシン配線」が容易に実行され得る。
【００４４】
ここで図１１には、ＳＩＭＯＸ基板上にバルクシリコン層６０と埋め込み酸化物層６２とを有する構造体が示されている。残りの構成要素については同様の要素に対して先に使用された参照番号で示される。
【００４５】
既に述べたように、いくつかの例では従来のようにゲートを酸化する代わりに、ゲート誘電体層が堆積され得る。これは図１２に示され、バルクシリコン基板２０上に誘電体層７０が堆積されている。ソース領域及びドレイン領域上の過剰な誘電体材料はＣＭＰによって除去され、この結果ゲート誘電体は、図１３、１４に示されるように、バルクシリコン基板とＳＩＭＯＸ基板のそれぞれの上のゲート電極に対し自然に自己整合する。
【００４６】
以上のように、内部に積み上げソース／ドレインを有するプレーナＭＯＳＦＥＴを形成する方法が開示された。その構造体を形成する好適な方法およびそのＳＩＭＯＸの変形例が開示されたが、更なる変形および改変が、請求の範囲に記載されたような発明の範囲から外れることなくなされるであろうことは理解されねばならない。
【００４７】
【発明の効果】
上述のように本発明によれば、改良された全体的な平坦化技術を用いてプレーナＭＯＳＦＥＴ素子を製造する方法が提供できる。また、従来のシリコン基板に加えて、ＳＯＩ(ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ)基板に対しても、ＭＯＳＦＥＴ素子を構築できる。本発明のＭＯＳＦＥＴ素子は、いかなるタイプのゲート誘電体材料も使用可能である。さらに、本発明によれば、耐熱性金属や銅等の高導電性材料をゲート電極として有し、ゲート電極に対するドライエッチングが不要な、ＭＯＳＦＥＴ素子の製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明のＭＯＳＦＥＴ素子の１つの工程を示す図である。
【図２】本発明のＭＯＳＦＥＴ素子の１つの工程を示す図である。
【図３】本発明のＭＯＳＦＥＴ素子の１つの工程を示す図である。
【図４】本発明のＭＯＳＦＥＴ素子の１つの工程を示す図である。
【図５】本発明のＭＯＳＦＥＴ素子の１つの工程を示す図である。
【図６】本発明のＭＯＳＦＥＴ素子の１つの工程を示す図である。
【図７】本発明のＭＯＳＦＥＴ素子の１つの工程を示す図である。
【図８】本発明のＭＯＳＦＥＴ素子の１つの工程を示す図である。
【図９】本発明のＭＯＳＦＥＴ素子の１つの工程を示す図である。
【図１０】本発明のＭＯＳＦＥＴ素子の１つの工程を示す図である。
【図１１】ＳＩＭＯＸ基板上の素子を示す図である。
【図１２】ゲート誘電体の堆積後の素子構造を示す図である。
【図１３】堆積されたゲート誘電体を有する完成された素子構造を示す図である。
【図１４】ＳＩＭＯＸ基板上にゲート誘電体が堆積された完成された構造を示す図である。
【符号の説明】
２０  基板
２２  酸化物層
２４  窒化物島
２６  ｐ-ＬＤＤ領域、ソース領域
２８  ｐ-ＬＤＤ領域、ドレイン領域
３０、３２  バーズビーク構造
３４  酸化物層
３６、３８  スペーサ
４０  層、多結晶シリコン、多結晶層
４１  分離酸化物領域
４２  チャネル領域
４４  ゲート誘電体層
４６  多結晶シリコン、ｐ+ソース領域、ｐ-チャネルトランジスタのゲート
４８  ｐ+ドレイン領域、ソース
５０  ドレイン
５２、５４  シリサイド層
６０  バルクシリコン層
６２  酸化物の層
７０  誘電体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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