(57)【特許請求の範囲】
【請求項１】
半導体集積回路が内蔵されたＩＣカードであって、前記半導体集積回路は、
外部から信号を印加し半導体集積回路の動作をテストするためのテスト用外部端子群と、
前記テスト用外部端子群と内部回路とを電気的に断続するためのトランスファゲート群と、
前記テスト用外部端子群から前記内部回路への入力を制御するためのテストモード制御信号を生成することで、前記テストモード制御信号に対応して前記トランスファゲート群による通常動作モードとテストモードの切り換えを制御するテストモード切換回路と、
前記テストモード制御信号が通常動作モードを示し、かつ、前記テスト用外部端子群に所定レベルの信号が印加された場合に、不正アクセスを示す不正アクセス検知信号を出力する不正アクセス検知回路と、
前記不正アクセス検知信号が前記不正アクセスを示した場合に、前記内部回路の電源−接地電位間を短絡させる電源ショート回路とを備え、
前記電源ショート回路は、前記内部回路に含まれるトランジスタと共通の電源配線、接地配線、およびトランジスタを構成する拡散層を有することを特徴とするＩＣカード。
【請求項２】
前記半導体集積回路は、電源立ち上げ時にリセット信号を発生するパワーオンリセット回路と、前記テスト用外部端子群からの入力信号を検知し、その検知結果を前記不正アクセス検知回路に出力する外部入力検知回路とを備え、
前記内部回路に設けた半導体不揮発性記憶装置は、前記テストモード切換回路に対する制御用データが格納されたテストモード制御用メモリ領域を有し、
前記パワーオンリセット回路と、前記外部入力検知回路と、前記テストモード制御用メモリ領域と、前記テストモード切換回路と、前記電源ショート回路と、前記不正アクセス検知回路と、前記トランスファゲート群と、これら各回路間の信号と電源の配線レイアウトとが下層の配線層により構成され、前記下層の配線層は、前記内部回路の動作に必要不可欠な信号と電源の配線レイアウトで覆い隠されることを特徴とする請求項１記載のＩＣカード。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、第三者によるテスト用外部端子からの不正な内部回路解析や、電気的に消去／書き込みが可能な半導体不揮発性記憶装置に対するデータの読み出しや改ざんを不可能にする半導体集積回路を内蔵したＩＣカードに関する。
【０００２】
【従来の技術】
近年、ＩＣカードは個人情報や金銭情報などの重要なデータが格納されることが予想されるようになり、情報のセキュリティ技術が非常に重要になっている。
【０００３】
以下、従来のＩＣカードについて、図面を参照しながら説明する。
【０００４】
図６は、従来のＩＣカードに内蔵された半導体集積回路の構成図である。図６において、６１はテスト用外部端子群、６１ａ、６１ｂ、…、６１ｎはテスト用外部端子、６２ａ、６２ｂ、…、６２ｎは、それぞれ、対応するテスト用外部端子６１ａ、６１ｂ、…、６１ｎに接続される内部プルダウン抵抗、６７はテストモード制御信号、６８はトランスファゲート群、６９は動作制止回路、６１０はパワーオンリセット回路、６１１はテストモード切換回路、６１２はテストモード制御用メモリ読み出しデータ、６１３は消去／書き込み回路、６１４はテストモード制御用メモリ領域、６１５は半導体不揮発性メモリ、６１６は内部回路、６１７は半導体集積回路である。
【０００５】
次に、このように構成された半導体集積回路６１７の動作について説明する。
【０００６】
非接触ＩＣカードの場合、製品として実際に市場で使用する外部端子は、電源端子、接地端子、アンテナのみである。しかし、非接触ＩＣカードに内蔵される半導体集積回路６１７を出荷検査する段階では、検査時間短縮や故障検出率の向上のため、テスト用外部端子群６１を用いる必要がある。一方、テスト用外部端子群６１からは、半導体不揮発性メモリ６１５に格納された重要なデータの読み出しや改ざんが可能であるため、製品として市場に出荷後には、検査時に使用したテスト用外部端子群６１を使用不能にする必要がある。
【０００７】
出荷検査工程において、半導体不揮発性メモリ６１５内のテストモード制御用メモリ領域６１４に対して、テストモード設定用のデータを書き込む。このテストモード設定用のデータは、半導体集積回路６１７の電源立ち上げ時に、パワーオンリセット回路６１０からのリセット信号がテストモード切換回路６１１に入力されると、テストモード制御用メモリ読み出しデータ６１２として読み出され、テストモード切換回路６１１に格納される。格納されたデータに基づいて、テストモード切換回路６１１からテストモード制御信号６７として“Ｈｉｇｈ”のレベルが出力される。この“Ｈｉｇｈ”レベルのテストモード制御信号６７をトランスファゲート群６８の制御端子に入力することにより、テスト用外部端子群６１と内部回路６１６とが電気的に接続される。
【０００８】
これにより、出荷検査工程においては、テスト用外部端子群６１を用いて内部回路６１６を制御し、検査を容易かつ高速に実施することが可能となる。
【０００９】
次に、出荷検査工程の終盤において、半導体不揮発性メモリ６１５内のテストモード制御用メモリ領域６１４に対して、市場出荷用の通常動作モード設定用のデータを書き込む。前記のテストモード設定時と同様にして、通常動作モードに設定されているという情報をテストモード切換回路６１１に格納する。格納データに基づいて、テストモード切換回路６１１からテストモード制御信号６７として“Ｌｏｗ”のレベルが出力される。この“Ｌｏｗ”レベルのテストモード制御信号６７をトランスファゲート群６８に入力することにより、テスト用外部端子群６１と内部回路６１６との接続が電気的に切断される。
【００１０】
以上のように、市場に出荷した後は、テスト用外部端子群６１による内部回路６１６へのアクセスを不可能とする。また、出荷検査工程においては、テスト用外部端子群６１を使用可能とすることで、ＩＣカードに内蔵される半導体集積回路６１７内に載置される内部回路６１６の各機能を検査することが可能となる。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記従来のＩＣカードでは、ＦＩＢ（Focused Ion Beam）装置などで、１つのテストモード制御信号６７をテストモード用の設定である“Ｈｉｇｈ”レベルに固定するだけで、常に、テスト用外部端子群６１から半導体集積回路６１７の制御や解析が可能となり、さらに、半導体不揮発性メモリ６１５に格納された重要なデータの読み出しや改ざん等を容易に行うことが可能であることが問題であった。
【００１２】
本発明は、上記の問題点を解決するもので、その目的は、ＩＣカードのテストモード制御信号を容易にＦＩＢ装置で加工できないばかりでなく、市場に出荷した後は、テスト用外部端子群による内部回路の制御を一切不可能とし、半導体不揮発性メモリに格納された重要データの読み出しや改ざんを不可能とする半導体集積回路を内蔵したＩＣカードを提供することにある。
【００１３】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係るＩＣカードは、半導体集積回路が内蔵されたＩＣカードであって、半導体集積回路は、外部から信号を印加し半導体集積回路の動作をテストするためのテスト用外部端子群と、テスト用外部端子群と内部回路とを電気的に断続するためのトランスファゲート群と、テスト用外部端子群から内部回路への入力を制御するためのテストモード制御信号を生成することで、テストモード制御信号に対応してトランスファゲート群による通常動作モードとテストモードの切り換えを制御するテストモード切換回路と、テストモード制御信号が通常動作モードを示し、かつ、テスト用外部端子群に所定レベルの信号が印加された場合に、不正アクセスを示す不正アクセス検知信号を出力する不正アクセス検知回路と、不正アクセス検知信号が不正アクセスを示した場合に、内部回路の電源−接地電位間を短絡させる電源ショート回路とを備え、電源ショート回路は、内部回路に含まれるトランジスタと共通の電源配線、接地配線、およびトランジスタを構成する拡散層を有することを特徴とする。
【００２１】
この構成によれば、不正加工を試みた場合、内部回路の動作に必要不可欠なトランジスタの動作も不可能となる。これによって、テスト用外部端子群を介した不正なアクセスによる内部回路へのアクセスや動作を不可能とすることに対して、より一層のセキュリティの向上が実現可能となる。
【００２２】
また、本発明に係るＩＣカードに内蔵された半導体集積回路は、電源立ち上げ時にリセット信号を発生するパワーオンリセット回路と、テスト用外部端子群からの入力信号を検知し、その検知結果を不正アクセス検知回路に出力する外部入力検知回路とを備え、内部回路に設けた半導体不揮発性記憶装置は、テストモード切換回路に対する制御用データが格納されたテストモード制御用メモリ領域を有し、パワーオンリセット回路と、外部入力検知回路と、テストモード制御用メモリ領域と、テストモード切換回路と、電源ショート回路と、不正アクセス検知回路と、前記トランスファゲート群と、これら各回路間の信号と電源の配線レイアウトとが下層の配線層により構成され、下層の配線層は、内部回路の動作に必要不可欠な信号と電源の配線レイアウトで覆い隠されることが好ましい。
【００２３】
この構成によれば、不正アクセス時に、電源−接地電位間のショートを回避するために、電源ショート回路の電源−接地電位間を切断しようと試みる場合や、テストモード制御信号や不正アクセス検知信号などを不正に制御しようとしても、内部回路の動作に必要な信号や電源などが先に切断されてしまい、半導体集積回路としての動作を不可能とする。これによって、テスト用外部端子群を介した不正なアクセスによる内部回路へのアクセスや動作を不可能とすることに対して、格段のセキュリティの向上が実現可能となる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２５】
（第１の実施形態）
まず、本発明の第１の実施形態について、図１を参照しながら説明する。
【００２６】
図１は、本発明の第１の実施形態によるＩＣカードに内蔵された半導体集積回路の構成図である。図１において、１１はテスト用外部端子群、１１ａ、１１ｂ、…、１１ｎはテスト用外部端子、１２ａ、１２ｂ、…、１２ｎは、それぞれ、対応するテスト用外部端子１１ａ、１１ｂ、…、１１ｎに接続される内部プルダウン抵抗、１３はＯＲ回路、１４ａは外部入力検知信号、１４は外部入力検知回路、１５は不正アクセス検知回路、１６は不正アクセス検知信号、１７はテストモード制御信号、１８はトランスファゲート群、１９は動作制止回路、１１０はパワーオンリセット回路、１１１はテストモード切換回路、１１２はテストモード制御用メモリ読み出しデータ、１１３は消去／書き込み回路、１１４はテストモード制御用メモリ領域、１１５は半導体不揮発性メモリ、１１６は内部回路、１１７は半導体集積回路である。
【００２７】
次に、このように構成された半導体集積回路１１７の動作について説明する。
【００２８】
出荷検査工程において、半導体不揮発性メモリ１１５内のテストモード制御用メモリ領域１１４に対して、テストモード設定用のデータを書き込む。このテストモード設定用のデータは、半導体集積回路１１７の電源立ち上げ時に、パワーオンリセット回路１１０からのリセット信号がテストモード切換回路１１１に入力されると、テストモード制御用メモリ読み出しデータ１１２として読み出され、テストモード切換回路１１１に格納される。
【００２９】
格納されたデータに基づいて、テストモード切換回路１１１からテストモード制御信号１７として“Ｈｉｇｈ”のレベルが出力される。“Ｈｉｇｈ”レベルのテストモード制御信号１７をトランスファゲート群１８の制御端子に入力することにより、テスト用外部端子群１１と内部回路１１６とが電気的に接続される。この接続により、テスト用外部端子群１１による内部回路１１６の検査を容易かつ高速に実施することが可能となる。
【００３０】
また、“Ｈｉｇｈ”レベルのテストモード制御信号１７を不正アクセス検知回路１５に入力することにより、不正アクセス検知回路１５の出力信号である不正アクセス検知信号１６が“Ｌｏｗ”レベルに固定される。これにより、テストモード時には、不正アクセス検知回路１５は、テスト用外部端子群１１からの入力信号は一切検知しない。
【００３１】
以上のように、出荷検査工程においては、テスト用外部端子群１１により、トランスファゲート群１８を介して、内部回路１１６を制御し、検査することが可能となる。
【００３２】
次に、出荷検査工程の終盤において、半導体不揮発性メモリ１１５内のテストモード制御用メモリ領域１１４に対して、市場出荷用の通常動作モード設定用のデータを書き込む。前記のテストモード設定時と同様にして、通常動作モードに設定されているという情報をテストモード切換回路１１１に格納する。格納されたデータに基づいて、テストモード切換回路１１１からテストモード制御信号１７として“Ｌｏｗ”のレベルが出力される。
【００３３】
“Ｌｏｗ”レベルのテストモード制御信号１７をトランスファゲート群１８の制御端子に入力することにより、テスト用外部端子群１１と内部回路１１６との接続が電気的に切断される。この接続の切断により、テスト用外部端子群１１による内部回路１１６へのアクセスは不可能となる。
【００３４】
また、“Ｌｏｗ”レベルのテストモード制御信号１７を不正アクセス検知回路１５に入力することにより、不正アクセス検知回路１５への入力信号である外部入力検知信号１４ａと、出力信号である不正アクセス検知信号１６とが接続される。
【００３５】
通常動作モードに設定した後は、テスト用外部端子群１１の全端子は開放状態、または“Ｌｏｗ”レベルに固定した状態で使用される。この場合、テスト用外部端子群１１の全端子には、内部プルダウン抵抗１２ａ、１２ｂ、…、１２ｎを接続しているため、ＯＲ回路１３の出力信号である外部入力検知信号１４ａは“Ｌｏｗ”レベルになり、不正アクセス検知信号１６も“Ｌｏｗ”レベルとなって、半導体集積回路１１７は正常に動作する。
【００３６】
しかし、テスト用外部端子群１１のいずれか１端子以上に“Ｈｉｇｈ”レベルの信号が入力されると、ＯＲ回路１３の出力信号である外部入力検知信号１４ａは“Ｈｉｇｈ”レベルになり、不正アクセス検知信号１６も“Ｈｉｇｈ”レベルとなる。このとき、“Ｈｉｇｈ”レベルの不正アクセス検知信号１６によって、消去／書き込み回路１１３を制御して、半導体不揮発性メモリ１１５のうち、テストモード制御用メモリ領域１１４を除く全てのデータを電気的に消去してしまい、ＩＣカード内に書き込まれた重要な個人データ等を読み出し不可能とする。
【００３７】
以上のように、本実施形態によれば、市場に出荷した後は、トランスファゲート群１８を電気的に切断することで、テスト用外部端子群１１による内部回路１１６へのアクセスを不可能とし、さらに、テスト用外部端子群１１のいずれか１端子以上から不正な信号（“Ｈｉｇｈ”レベルの信号）が印加され、不正アクセス検知信号１６が“Ｈｉｇｈ”レベルになると、半導体不揮発性メモリ１１５のうちテストモード制御用メモリ領域１１４を除く全てのデータを消去するため、半導体集積回路１１７の不正な解析や半導体不揮発性メモリ１１５に書き込まれた重要データの読み出しや改ざんが不可能になる。
【００３８】
また、出荷検査工程においては、テスト用外部端子群１１を使用可能とすることで、ＩＣカードに内蔵された半導体集積回路１１７内の内部回路１１６の各機能を効率的に検査することが可能となり、短時間で高い故障検出率を実現することが可能となる。
【００３９】
なお、本実施形態において、内部プルダウン抵抗１２ａ、１２ｂ、…、１２ｎを全て内部プルアップ抵抗に、またＯＲ回路をＮＡＮＤ回路に置き換え、かつ、テストモードに設定した後は、テスト用外部端子群１１の全端子を開放状態、または“Ｈｉｇｈ”レベルに固定した状態にするのを正規の使用状態とした場合、テスト用外部端子群１１のいずれか１端子以上に“Ｌｏｗ”レベルの信号が入力された場合に、ＮＡＮＤ回路の出力信号である外部入力検知信号が“Ｈｉｇｈ”レベルになり、以降は同様の動作をすることは言うまでもない。
【００４０】
（第２の実施形態）
次に、本発明の第２の実施形態について、図２を参照しながら説明する。
【００４１】
図２は、本発明の第２の実施形態によるＩＣカードに内蔵された半導体集積回路の構成図である。図２において、２１はテスト用外部端子群、２１ａ、２１ｂ、…、２１ｎはテスト用外部端子、２２ａ、２２ｂ、…、２２ｎは、それぞれ、対応するテスト用外部端子２１ａ、２１ｂ、…、２１ｎに接続される内部プルダウン抵抗、２３はＯＲ回路、２４ａは外部入力検知信号、２４は外部入力検知回路、２５は不正アクセス検知回路、２６は不正アクセス検知信号、２７はテストモード制御信号、２８はトランスファゲート群、２９は動作制止回路、２１０はパワーオンリセット回路、２１１はテストモード切換回路、２１２はテストモード制御用メモリ読み出しデータ、２１３は消去／書き込み回路、２１４はテストモード制御用メモリ領域、２１５は半導体不揮発性メモリ、２１６は内部回路、２１７は半導体集積回路、２１８は電源ショート回路、２１８ｐは電源ショート回路用電源配線、２１８ｇは電源ショート回路用接地配線である。
【００４２】
次に、このように構成された半導体集積回路２１７の動作について説明する。
【００４３】
まず、出荷検査工程において、第１の実施形態と同様にして、テストモード設定時には、不正アクセス検知信号２６は“Ｌｏｗ”レベルに固定される。この“Ｌｏｗ”レベルの不正アクセス検知信号２６は、電源−接地電位間に接続され、ＮチャネルＭＯＳトランジスタで構成された電源ショート回路２１８のゲートに入力される。このとき、電源ショート回路２１８のゲート入力信号は“Ｌｏｗ”レベルに固定されているため、ＮチャネルＭＯＳトランジスタはオフ状態となり、電源−接地電位間は切断される。このため、出荷検査工程においては、テスト用外部端子群２１を用いて、トランスファゲート群２８を介して、内部回路２１６を制御し、検査することが可能となる。
【００４４】
次に、出荷検査工程の終盤において、第１の実施形態と同様にして、通常動作モード設定時には、テスト用外部端子群２１の全端子を開放状態、または“Ｌｏｗ”レベルに固定した状態で使用することで、半導体集積回路２１７は正常に動作する。
【００４５】
しかし、テスト用外部端子群２１のいずれか１端子以上に“Ｈｉｇｈ”レベルの信号が入力されると、外部入力検知信号２４ａは“Ｈｉｇｈ”レベルになり、不正アクセス検知信号２６も“Ｈｉｇｈ”レベルとなって、電源ショート回路２１８のＮチャネルＭＯＳトランジスタがオン状態になる。
【００４６】
このため、電源−接地電位間がＮチャネルＭＯＳトランジスタを介して接続（短絡）され、電源電圧が半導体集積回路２１７の動作下限電圧以下まで低下し、正常に動作が出来なくなる。これにより、テスト用外部端子群２１を用いた内部回路へのアクセスやＩＣカード内に書き込まれたデータの読み出し、消去／書き込み等の一切の動作や電気的解析を実施することが不可能となる。
【００４７】
以上のように、本実施形態によれば、市場に出荷した後は、トランスファゲート群２８を電気的に切断することで、テスト用外部端子群２１による内部回路２１６へのアクセスを不可能とし、さらに、テスト用外部端子群２１のいずれか１端子以上から不正な信号（“Ｈｉｇｈ”レベルの信号）が印加され、不正アクセス検知信号２６が“Ｈｉｇｈ”レベルになると、半導体集積回路２１７の一切の動作が正常に機能しなくなる。また、出荷検査工程においては、テスト用外部端子群２１を使用可能とすることで、ＩＣカードに内蔵された半導体集積回路２１７内の内部回路２１６の各機能を効率的に検査することが可能となり、短時間で高い故障検出率を実現することが可能となる。
【００４８】
（第３の実施形態）
次に、本発明の第３の実施形態について、図３を参照しながら説明する。
【００４９】
図３は、本発明の第３の実施形態によるＩＣカードに内蔵された半導体集積回路に設けた電源ショート回路周辺のレイアウト詳細図である。図３において、３１は電源端子、３２は接地端子、３３は電源ショート回路、３３ｐは電源ショート回路用電源配線、３３ｇは電源ショート回路用接地配線、３４ａ、３４ｂ、３４ｃ、３４ｄはレーザーカッターやＦＩＢなどの装置を用いて不正に切断しようと試みる場合の不正切断点、３５ｐは電源用拡散層−配線層間コンタクト窓、３５ｇは接地用拡散層−配線層間コンタクト窓、３６は拡散層、３７は電源ショート回路制御用ゲート電極、３８は内部回路である。
【００５０】
次に、このように構成された半導体集積回路内の電源ショート回路３３のレイアウトおよび動作について説明する。
【００５１】
まず、レイアウトに関して、図３に示すように、電源端子３１および接地端子３２と内部回路３８との間に、電源ショート回路３３を配置する。
【００５２】
このとき、不正アクセスを試みる者は、電源−接地電位間のショートを回避しようと、まず、電源ショート回路３３の電源ショート回路用電源配線３３ｐ側に対して、これから切断を行なおうとする不正切断点３４ａの電源端子３１側と、同じくこれから切断を行なおうとする不正切断点３４ｂの内部回路３８側とをＦＩＢなどの装置を用いてタングステンで接続する。
【００５３】
その後、不正切断点３４ａと不正切断点３４ｂの各々を不正にレーザーカッターやＦＩＢなどの装置を用いて切断することで、電源ショート回路３３の電源ショート回路用電源配線３３ｐ側は電源ショート回路３３から機能的に切断される。
【００５４】
また、電源ショート回路３３の電源ショート回路用接地配線３３ｇ側も同様に、これから切断を行なおうとする不正切断点３４ｃの接地端子３２側と、同じくこれから切断を行なおうとする不正切断点３４ｄの内部回路３８側とをタングステンで接続し、その後、各々の点を切断すると、電源ショート回路３３の電源ショート回路用接地配線３３ｇ側も電源ショート回路３３から機能的に切断される。
【００５５】
しかしながら、電源端子３１および接地端子３２から内部回路３８への電源供給は不正加工により不安定になり、内部回路３８が正常に動作せず、また、ノイズにも弱くなる。
【００５６】
以上のように、本実施形態によれば、テスト用外部端子群２１による不正なアクセスによる内部回路３８へのアクセスや動作を不可能とすることに対して、より一層のセキュリティの向上が実現可能となる。
【００５７】
（第４の実施形態）
次に、本発明の第４の実施形態について、図４を参照しながら説明する。
【００５８】
図４は、本発明の第４の実施形態によるＩＣカードに内蔵された半導体集積回路に設けた電源ショート回路周辺のレイアウト詳細図である。図４において、４１は電源端子、４２は接地端子、４３は電源ショート回路、４４ａ、４４ｂ、４４ｃ、４４ｄはレーザーカッターやＦＩＢなどの装置を用いて不正に切断しようと試みる場合の不正切断点、４５ｐは電源用拡散層−配線層間コンタクト窓、４５ｇは接地用拡散層−配線層間コンタクト窓、４６は電源ショート回路制御用ゲート電極、４７は拡散層、４８は内部回路用ゲート電極、４９は内部回路、４１０、４１１は内部回路４９の動作に必要不可欠なトランジスタ、４１２は接地配線、４１３は電源配線である。
【００５９】
次に、このように構成された半導体集積回路内の電源ショート回路４３のレイアウトおよび動作について説明する。
【００６０】
まず、レイアウトに関して、電源端子４１および接地端子４２と内部回路４９との間に電源ショート回路４３を配置し、さらに電源ショート回路４３は内部回路４９の動作に必要不可欠なトランジスタ４１０、４１１の一部と拡散層４７を共有している。
【００６１】
このとき、不正アクセスを試みる者は、電源−接地電位間のショートを回避しようと、まず、電源端子側において、不正切断点４４ａと不正切断点４４ｂの各々を不正にレーザーカッターやＦＩＢなどの装置を用いて切断して、その後、不正切断点４４ａと不正切断点４４ｂを直結させた場合、内部回路４９の動作に必要不可欠なトランジスタ４１０の動作も不可能となる。
【００６２】
また、接地端子４２側の場合も電源端子４１側と同様にして、不正切断点４４ｃと不正切断点４４ｄの各々を切断した後、両点４４ｃと４４ｄを直結させた場合、内部回路４９の動作に必要不可欠なトランジスタ４１１の動作も不可能となってしまう。
【００６３】
以上のように、本実施形態によれば、テスト用外部端子群２１を用いた不正なアクセスによる内部回路４９へのアクセスや動作を不可能とすることに対して、より一層のセキュリティの向上が実現可能となる。
【００６４】
（第５の実施形態）
次に、本発明の第５の実施形態について、図２および図５を参照しながら説明する。
【００６５】
図５は、本発明の第５の実施形態によるＩＣカードに内蔵された半導体集積回路に設けた電源ショート回路周辺のレイアウト詳細図である。図５において、５１は下層の配線層、５２は上層の配線層であり、５３はポリシリコンである。
【００６６】
次に、このように構成された半導体集積回路内の電源ショート回路２１８（図２）のレイアウトおよび動作について説明する。
【００６７】
まず、レイアウトに関して、第５の実施形態では、第４の実施形態における電源−接地電位間のショートの回避をさらに困難にするために、図２におけるパワーオンリセット回路２１０と、テストモード切換回路２１１と、テストモード制御用メモリ領域２１４と、電源ショート回路２１８と、外部入力検知回路２４と、不正アクセス検知回路２５と、トランスファゲート群２８と、これら各回路間の信号と電源の配線レイアウトとを下層の配線層５１により構成し、下層の配線層５１の上に設けた上層の配線層５２により、内部回路２１６の動作に必要不可欠な信号と電源の配線レイアウトを構成する。そして、下層の配線層５１により構成される全ての回路と各回路間の信号と電源の配線レイアウトの上を、上層の配線層５２で覆い隠すようなレイアウトの形成を行う。
【００６８】
この配線レイアウトにより、不正なアクセス時の電源−接地電位間のショートを回避するために、電源ショート回路２１８の電源−接地電位間を切断しようと試みる場合や、テストモード制御信号２７や不正アクセス検知信号２６などを不正に制御しようとしても、内部回路２１６の動作に必要な信号や電源などが先に切断されてしまい、半導体集積回路２１７としての動作を不可能とする。
【００６９】
以上のように、本実施形態によれば、第４の実施形態におけるテスト用外部端子群２１を介した不正なアクセスによる内部回路２１６へのアクセスや動作を不可能とすることに対して、格段のセキュリティの向上が実現可能となる。
【００７０】
【発明の効果】
以上のように、本発明によれば、ＩＣカードを市場に出荷した後、内部の半導体集積回路に対して外部から不正な入力信号が入力された場合には、半導体不揮発性メモリを含む内部回路へのアクセスが禁止され、かつ、半導体不揮発性メモリの中の記憶情報は消去される。または、不正な入力信号が入力された場合には、電源−接地電位間がショートすることで、内部の半導体集積回路の一切の動作が不可能になる。また、電源−接地電位間のショートを回避しようと電源−接地電位間のショート経路の電源や制御信号の配線を不正に切断しようとしても、内部回路に必要不可欠な信号や電源を切断してしまうことになる。
【００７１】
このため、市場に出荷した後は、テスト用外部端子群による内部回路の動作を一切不可能とし、半導体不揮発性メモリに書き込まれたデータの読み出しやデータの改ざんを行うことが不可能となる。また、出荷検査工程においては、テスト用外部端子群を使用可能とすることで、半導体集積回路の各機能を効率的に検査することができ、短時間で高い故障検出率を実現することが可能となるため、非常に高いセキュリティを有するＩＣカードを実現することが可能となる。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態によるＩＣカードに内蔵された半導体集積回路の構成図
【図２】  本発明の第２の実施形態によるＩＣカードに内蔵された半導体集積回路の構成図
【図３】  本発明の第３の実施形態によるＩＣカードに内蔵された半導体集積回路に設けた電源ショート回路周辺のレイアウト詳細図
【図４】  本発明の第４の実施形態によるＩＣカードに内蔵された半導体集積回路に設けた電源ショート回路周辺のレイアウト詳細図
【図５】  本発明の第５の実施形態によるＩＣカードに内蔵された半導体集積回路に設けた電源ショート回路周辺のレイアウト詳細図
【図６】  従来のＩＣカードに内蔵された半導体集積回路の構成図
【符号の説明】
１１ａ、１１ｂ、１１ｎ、２１ａ、２１ｂ、２１ｎ  テスト用外部端子
１１、２１  テスト用外部端子群
１２ａ、１２ｂ、１２ｎ、２２ａ、２２ｂ、２２ｎ  内部プルダウン抵抗
１３、２３  ＯＲ回路
１４、２４  外部入力検知回路
１４ａ、２４ａ  外部入力検知信号
１５、２５  不正アクセス検知回路
１６、２６  不正アクセス検知信号
１７、２７  テストモード制御信号
１８、２８  トランスファゲート群
１９、２９  動作制止回路
１１０、２１０  パワーオンリセット回路
１１１、２１１  テストモード切換回路
１１２、２１２  テストモード制御用メモリ読み出しデータ
１１３、２１３  消去／書き込み回路
１１４、２１４  テストモード制御用メモリ領域
１１５、２１５  半導体不揮発性メモリ
１１６、２１６  内部回路
１１７、２１７  半導体集積回路
２１８  電源ショート回路
２１８ｐ  電源ショート回路用電源配線
２１８ｇ  電源ショート回路用接地配線
３１、４１  電源端子
３２、４２  接地端子
３３、４３  電源ショート回路
３３ｐ  電源ショート回路用電源配線
３３ｇ  電源ショート回路用接地配線
３４ａ、３４ｂ、３４ｃ、３４ｄ、４４ａ、４４ｂ、４４ｃ、４４ｄ  不正切断点
３５ｐ、４５ｐ  電源用拡散層−配線層間コンタクト窓
３５ｇ、４５ｇ  接地用拡散層−配線層間コンタクト窓
３６、４７  拡散層
３７、４６  電源ショート回路制御用ゲート電極
３８、４９  内部回路
４８  内部回路用ゲート電極
４１０  内部回路４９の動作に必要不可欠なトランジスタ
４１１  内部回路４９の動作に必要不可欠なトランジスタ
４１２  接地配線
４１３  電源配線
５１  下層の配線層
５２  上層の配線層
５３  ポリシリコン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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