(57)【特許請求の範囲】
【請求項１】
半導体基板上にエッチングストップ層を形成する工程、
活性領域となる領域の前記エッチングストップ層は残存させ、素子分離領域となる領域のエッチングストップ層は除去するように前記エッチングストップ層をパターニングした後、続いて素子分離領域となる領域に溝を形成する工程、
前記半導体基板上に溝の深さ以上の膜厚の絶縁膜を堆積する工程、
前記絶縁膜の膜厚の２倍以上の幅の素子分離領域に隣接する活性領域上に開口を有するレジストパターンを形成し、該レジストパターンをマスクとして用いて、エッチングされる絶縁膜の表面が、絶縁膜の膜厚の２倍以上の幅の素子分離領域に存在する絶縁膜の表面の最も低い位置よりも低くなるように、前記絶縁膜をエッチングする工程、
前記レジストパターンを除去した後、得られた半導体基板上に存在する絶縁膜を研磨して平坦化する工程
からなる半導体装置の製造方法。
【請求項２】
絶縁膜が、溝の深さとエッチングストップ層の膜厚との合計よりも厚い膜厚である請求項１記載の半導体装置の製造方法。
【請求項３】
エッチングストップ層上に絶縁膜が残存するように絶縁膜をエッチングする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
絶縁膜の膜厚の２倍の幅未満の素子分離領域と、該領域に隣接する活性領域との上にさらに開口を有するレジストパターンを用いて、絶縁膜をエッチングする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
絶縁膜が酸化膜である請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
エッチングストップ層が窒化膜である請求項１〜５のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
研磨が、ＣＭＰ法である請求項１〜６のいずれか１つに記載の半導体装置の製造方法。
【請求項８】
複数の半導体基板を提供するウェハ上にエッチングストップ層を形成する工程、
活性領域となる領域及びウェハ周辺領域の前記エッチングストップ層は残存させ、素子分離領域となる領域のエッチングストップ層は除去するように前記エッチングストップ層を、レジストパターンをマスクとして用いてパターニングした後、続いて素子分離領域となる領域のみに溝を形成する工程、
前記ウェハ上に溝の深さ以上の膜厚の絶縁膜を堆積する工程、
前記絶縁膜の膜厚の２倍以上の幅の素子分離領域に隣接する活性領域上及び前記ウェハ周辺領域のエッチングストップ層の上に開口を有するレジストパターンを形成し、該レジストパターンをマスクとして用いて、エッチングされる絶縁膜の表面が、絶縁膜の膜厚の２倍以上の幅の素子分離領域に存在する絶縁膜の表面の最も低い位置よりも低くなるように、前記絶縁膜をエッチングする工程、
前記レジストパターンを除去した後、得られたウェハ上に存在する絶縁膜を研磨して平坦化する工程
からなる半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳細には、半導体装置の素子分離領域を平坦、かつ均一な膜厚で形成することができる半導体装置の製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
従来の半導体装置における素子分離領域を形成する方法について、以下に説明する。
まず、図５（ａ）に示すように、Ｐ型基板７０１上に、パッド酸化膜７０２、エッチングストップ層７０３を順次堆積し、その後、レジスト７０８をマスクとして用いて、素子分離領域となる領域上のエッチングストップ層７０３及びパッド酸化膜７０２をエッチング除去する。
【０００３】
次いで、図５（ｂ）に示したように、レジスト７０８をマスクとして用いて、さらに半導体基板７０１をエッチングして、溝７０４を形成する。レジスト７０８を除去した後、熱酸化法によって溝７０４内に第２の薄い酸化膜７０５を形成する。
【０００４】
続いて、図５（ｃ）に示したように、得られた半導体基板７０１上に、埋め込み絶縁膜となる絶縁膜７０６を堆積する。ここで、半導体基板７０１上のエッチングストップ層７０３上及びその周辺の領域に存在する絶縁膜表面７０６ａは、他の領域に存在する絶縁膜７０６の表面に比較して高くなっている。
【０００５】
次に、図５（ｄ）に示したように、絶縁膜７０６の表面を、エッチングストップ層表面７０３ａが露出するまでＣＭＰ法により研磨する。これにより、表面が平坦な埋め込み絶縁膜７０７による素子分離領域を形成することができる。
【０００６】
しかし、上記の方法による埋め込み絶縁膜の平坦化の程度は、素子分離領域及び活性領域等のパターンに大きく依存する。
つまり、図６に示したように、溝の幅が広い（素子分離幅が大きい）領域では、平坦化工程で、特に溝７０４の中央部Ｍの絶縁膜７０６が研磨されてしまい、絶縁膜７０６が薄膜化する、いわゆるｄｉｓｈｉｎｇ現象が起こるという問題が生じる。その結果、絶縁膜７０６の膜厚が、素子分離領域の幅が大きい領域では薄く、素子分離領域の幅が小さい領域では厚くなり、絶縁膜７０６の表面に高低差を招き、その後にその領域上に形成される配線などのパターニングを困難にする。また、絶縁膜７０６が薄膜化することにより、基板−配線間の容量が増大し、回路動作に遅延が起こるという問題が生じる。
【０００７】
また、図６に示したように、活性領域が密集している領域を平坦化するように絶縁膜７０６を研磨すると、活性領域が孤立して狭い領域では、活性領域上のエッチングストップ層７０３が完全に研磨され、さらに半導体基板７０１表面をも研磨されることとなる。その結果、その領域上に形成された素子の電気的特性が劣化するという問題も生じる。
【０００８】
さらに、図７に示したように、活性領域の幅が異なるパターンが混在する場合には、絶縁膜７０６をＣＭＰ法で研磨する際、活性領域の幅の広い領域上の絶縁膜７０６が完全に除去されず、研磨途中であるにもかかわらず、活性領域の幅の狭い領域上の絶縁膜７０６が完全に除去され、さらにはエッチングストップ層７０３も完全に除去されてしまうという問題も生じる。
【０００９】
これに対し、特開平８−４６０３２号公報には、比較的簡単な工程により、素子分離領域の表面を平坦化する方法が提案されている。
この方法によれば、まず、図８（ａ）に示したように、Ｐ型半導体基板１０１上にパッド酸化膜１０２、ポリシリコン膜からなるエッチングストップ層１０３を堆積した後、レジスト（図示せず）をマスクとして用いて、素子分離領域となる領域のエッチングストップ層１０３、パッド酸化膜１０２及び半導体基板１０１を順次エッチングし、半導体基板１０１に溝１０４を形成する。これにより、半導体基板１０１の上にメサ部が形成されることとなる。その後、レジストを除去する。
【００１０】
次いで、図８（ｂ）に示したように、得られた半導体基板１０１の表面全面に熱酸化法により第２の薄い酸化膜１０５を形成し、バイアスＥＣＲ法（電子サイクトロン共鳴法）により埋め込み絶縁膜１０６、さらにポリシリコン膜からなるエッチングストップ層１０７を堆積する。
【００１１】
続いて、図８（ｃ）に示すように、シリコン研磨技術を用いてエッチングストップ層１０７の凸部を平坦化し、埋め込み絶縁膜１０６の凸部表面を露出させる。
次に、図８（ｄ）に示すように、エッチングストップ層１０７をマスクとして用いて、ＲＩＥ（反応性イオンエッチング）法により埋め込み絶縁膜１０６をエッチングストップ層１０３が露出するまでエッチングする。
【００１２】
その後、図８（ｅ）に示すように、エッチングストップ層１０３の露出部及びエッチングストップ層１０７を除去する。
上記の工程により、半導体基板１０１のメサ部上に、埋め込み絶縁膜１０６の突起部１０９とエッチングストップ層１０３の残存部１１０が形成される。
続いて、図８（ｆ）に示したように、得られた半導体基板１０１表面を研磨して平坦化する。なお、研磨の際、面積の小さな部分は研磨圧力が高くなるので容易に研磨することができることとなる。よって、埋め込み絶縁膜１０６の突起部１０９及びエッチングストップ層１０３の残存部１１０を半導体基板１０１の凹凸パターンに依存することなく容易に除去できる。
【００１３】
しかし、この方法では、図８（ｃ）に示したように、エッチングストップ層１０７の凸部を平坦化して埋め込み絶縁膜１０６の凸部を露出させる際、溝１０４の幅が広い（素子分離幅が大きい）場合に、図９（ａ）に示したように、ｄｉｓｈｉｎｇ現象が生じ、溝１０４内の埋め込み絶縁膜１０６が露出してしまうという問題が生じる。
その結果、図９（ｂ）に示したように、後工程であるＲＩＥ法によるエッチングの際に、埋め込み絶縁膜１０６の露出した部分がエッチングされ、この部分の埋め込み絶縁膜１０６が溝状に除去されて、埋め込み絶縁膜１０６に段差が生じることとなり、さらに後の工程におけるパターニングを困難にするという問題を生じる。
【００１４】
本発明は、上記課題に鑑みなされたものであり、素子分離幅及び活性領域の幅の大小にかかわらず、表面の平坦化が改善された埋め込み絶縁膜による素子分離領域を再現性よく形成することができる半導体装置の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明によれば、半導体基板上にエッチングストップ層を形成する工程、
活性領域となる領域の前記エッチングストップ層は残存させ、素子分離領域となる領域のエッチングストップ層は除去するように前記エッチングストップ層をパターニングした後、続いて素子分離領域となる領域に溝を形成する工程、
前記半導体基板上に溝の深さ以上の膜厚の絶縁膜を堆積する工程、
前記絶縁膜の膜厚の２倍以上の幅の素子分離領域に隣接する活性領域上に開口を有するレジストパターンを形成し、該レジストパターンをマスクとして用いて、エッチングされる絶縁膜の表面が、絶縁膜の膜厚の２倍以上の幅の素子分離領域に存在する絶縁膜の表面の最も低い位置よりも低くなるように、前記絶縁膜をエッチングする工程、
前記レジストパターンを除去した後、得られた半導体基板上に存在する絶縁膜を研磨して平坦化する工程
からなる半導体装置の製造方法が提供される。
また、別の観点から、本発明によれば、複数の半導体基板を提供するウェハ上にエッチングストップ層を形成する工程、
活性領域となる領域及びウェハ周辺領域の前記エッチングストップ層は残存させ、素子分離領域となる領域のエッチングストップ層は除去するように前記エッチングストップ層を、レジストパターンをマスクとして用いてパターニングした後、続いて素子分離領域となる領域のみに溝を形成する工程、
前記ウェハ上に溝の深さ以上の膜厚の絶縁膜を堆積する工程、
前記絶縁膜の膜厚の２倍以上の幅の素子分離領域に隣接する活性領域上及び前記ウェハ周辺領域のエッチングストップ層の上に開口を有するレジストパターンを形成し、該レジストパターンをマスクとして用いて、エッチングされる絶縁膜の表面が、絶縁膜の膜厚の２倍以上の幅の素子分離領域に存在する絶縁膜の表面の最も低い位置よりも低くなるように、前記絶縁膜をエッチングする工程、
前記レジストパターンを除去した後、得られたウェハ上に存在する絶縁膜を研磨して平坦化する工程
からなる半導体装置の製造方法が提供される。
【００１６】
【発明の実施の形態】
本発明の半導体装置の製造方法における半導体基板は、通常半導体装置を形成する場合に使用される基板であれば、その材料は特に限定されず、シリコン、ガリウム等の半導体、ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体等が挙げられる。なかでも、シリコン基板が好ましい。この半導体基板は、複数の半導体基板を提供するウェハの形態であってもよい。
【００１７】
まず、半導体基板上にエッチングストップ層を形成する。エッチングストップ層は、後述する素子分離領域を形成するために使用する埋め込み絶縁膜をエッチングする際にそのストッパーとして機能させるものであり、後述する埋め込み絶縁膜に対して選択比が比較的大きいものが好ましい。通常、シリコン窒化膜等が挙げられる。また、その膜厚は、選択比、エッチング方法、エッチングレート等により適宜調整することができるが、例えば、５０ｎｍ〜２０ｎｍ程度が挙げられる。また、エッチングストップ層は、例えばシリコン窒化膜の場合には、シランガスとチッソガスとを用いたＣＶＤ法等により形成することができる。なお、エッチングストップ層を半導体基板上に形成する際には、予め半導体基板表面を保護する目的等のために、保護膜を形成してもよい。その際の保護膜は、例えばシリコン酸化膜、等を、膜厚５ｎｍ〜５０ｎｍ程度で形成することができる。
なお、半導体基板がウェハの形態で使用される場合には、エッチングストップ層は、半導体基板として使用されないウェハ周辺領域にも形成することが好ましい。
【００１８】
次に、エッチングストップ層をパターニングする。例えば、フォトレジストを用いて、素子分離領域となる領域上に開口を有し、活性領域となる領域を被覆するレジストパターンを形成し、そのレジストパターンをマスクとして用いてエッチングストップ層をエッチングすることにより行うことができる。
なお、半導体基板がウェハの形態で使用される場合には、ウェハ周辺領域はレジストパターンで被覆し、エッチングストップ層を除去しないことが好ましい。続いて、半導体基板の素子分離領域となる領域に溝を形成する。ここで形成する溝は、埋め込み絶縁膜を埋め込んで、最終的に素子分離領域として機能させるために使用されるものである。なお、溝を形成するためのマスクは、上記エッチングストップ層をパターニングする際に使用したレジストパターンを引き続き使用することが好ましい。溝の深さは、完成された半導体装置の機能、使用の際の電圧の大きさ、半導体装置のサイズ等により適宜調整することができ、例えば、２００ｎｍ〜５００ｎｍ程度が挙げられる。
【００１９】
さらに、半導体基板上に絶縁膜を形成する。この絶縁膜は、素子分離領域を形成するための埋め込み絶縁膜として機能するものであり、その材料は、例えば、シリコン酸化膜、シリコン窒化膜等の種々のものを使用することができる。この絶縁膜は、溝を完全に埋め込むことが必要であるため、その膜厚は溝の深さ以上の膜厚であることを要し、さらに、溝の深さとエッチングストップ層の膜厚との合計よりも厚いことが好ましい。例えば、溝の深さが３００ｎｍ程度、エッチングストップ層の膜厚が５０ｎｍの場合には、絶縁膜の膜厚は４００ｎｍ〜６００ｎｍ程度が挙げられ、さらに、５００ｎｍ程度前後が好ましい。
【００２０】
次に、絶縁膜上に所望の形状のレジストパターンを形成する。この際のレジストパターンの形状は、素子分離領域が広い領域、素子分離領域が狭い領域並びに活性領域が広い領域、活性領域が狭い領域等の全て又は１部が混在する場合には、活性領域の幅にかかわらず、所定幅以上の素子分離領域に隣接する活性領域の上に開口を有する形状である。いいかえると、所定幅以上の素子分離領域の上を被覆する形状である。なお、このレジストパターンは、所定幅未満の素子分離領域が存在する場合には、所定幅未満の素子分離領域と、この領域に隣接する活性領域との上に、さらに開口を有していることが好ましい。また、半導体基板がウェハの形態で使用される場合には、ウェハ周辺領域にも開口を有していることが好ましい。さらに、所定幅以上の素子分離領域に隣接する活性領域の上に形成されるレジストパターンの開口の大きさは、活性領域の大きさよりも多少小さくてもよいが、活性領域と略同等の大きさであることが好ましい。ここで、「所定幅」とは、従来の平坦化工程でｄｉｓｈｉｎｇ現象を発生させる程度の幅を意味するが、その幅は、主として先の工程で半導体基板に形成する溝の深さ及び半導体基板上に形成する絶縁膜の膜厚によって決定することができる。具体的には、溝の深さに対応して決定された絶縁膜の膜厚のほぼ２倍の幅が挙げられる。
【００２１】
続いて、このレジストパターンをマスクとして用いて、絶縁膜を公知のエッチング方法でエッチングする。この際の絶縁膜のエッチングは、エッチングされた絶縁膜の表面が、所定幅以上の素子分離領域に存在する絶縁膜の表面よりも低い位置になるように行うことが好ましく、さらに、エッチングストップ層の表面が完全に露出しない程度、つまり、エッチングストップ層上の絶縁膜が残存する程度とすることが好ましい。
【００２２】
このように絶縁膜をエッチングすることにより、所定幅以上の素子分離領域に隣接する活性領域の周辺部に絶縁膜の鋭い凸部が形成されることとなる。一方、所定幅以上の素子分離領域の表面はレジストパターンによって被覆されているため、エッチングによる絶縁膜の膜べりを回避することができる。
【００２３】
続いて、上記レジストパターンを除去した後、半導体基板上に存在する絶縁膜を研磨して、平坦化を行う。この際の絶縁膜の研磨は、活性領域（エッチングストップ層）上では、完全にエッチングストップ層の表面が露出するように、例えばＣＭＰ法で行う。
なお、先の工程でエッチングされた絶縁膜の表面が、所定幅以上の素子分離領域に存在する絶縁膜の表面よりも低い位置になるようにエッチングされている場合には、この工程での絶縁膜の研磨を、絶縁膜の膜厚の制御により容易に制御することができるため、オーバーエッチングの程度を最小限にとどめることができ、よって、エッチングストップ層上でオーバーエッチングが起こったとしても、エッチングストップ層によって、このオーバーエッチングを有効かつ確実に阻止することができる。また、先の工程で、予め絶縁膜がエッチングされているため、この工程での研磨の時間を短縮することができ、研磨量の面内バラツキ、パターン依存性、ｄｉｓｈｉｎｇ現象をより抑制することができる。
以下に、本発明の半導体装置の製造方法を図面に基づいて説明する。
【００２４】
この実施の形態では、素子分離幅が大きい領域と、メモリセルのような素子分離幅の小さい領域とを含む半導体装置を製造する方法について説明する。
【００２５】
まず、図１（ａ）及び（ａ’）に示したように、Ｐ型半導体基板上の素子分離幅が大きい領域３０１と素子分離幅が小さい領域４０１とに、膜厚１０ｎｍのパッド酸化膜３０２（４０２）を形成し、さらにその上に、エッチングストップ層３０３（４０３）となる膜厚８０ｎｍの窒化膜を形成する。次いで、エッチングストップ層上にレジストを塗布し、所望の形状にパターニングしてレジストパターン３１１（４１１）を形成する。このレジストパターン３１１（４１１）をマスクとして用いて、素子分離領域となる領域のエッチングストップ層３０３（４０４）、パッド酸化膜３０２（４０２）を順次エッチング除去し、活性領域となる領域上にエッチングストップ層３０３（４０４）、パッド酸化膜３０２（４０２）を残存させる。
【００２６】
続いて、図１（ｂ）及び（ｂ’）に示したように、レジストパターン３１１（４１１）をマスクとして用いて、半導体基板３０１（４０１）をエッチングして深さが３００ｎｍ程度の溝３０４（４０４）を形成する。これにより、半導体基板３０１（４０１）にはエッチングストップ層３０３（４０３）直下にメサ部が形成される。この際、図３（ａ）に示したように、複数の半導体基板を与えるウエハの周辺部分はレジストパターン３１１（４１１）で覆われているため、エッチングされない。その後、レジストパターン３１１（４１１）を除去し、熱酸化法により溝３０４（４０４）内に膜厚１０ｎｍの酸化膜３０５（４０５）を形成する。
【００２７】
次いで、図１（ｃ）及び（ｃ’）に示したように、エッチングストップ層３０３（４０４）及び溝３０４（４０４）を含む半導体基板３０１（４０１）上に膜厚５００ｎｍ程度の埋め込み絶縁膜３０６（４０６）を堆積する。この際、半導体基板３０１（４０１）上のエッチングストップ層３０３（４０３）上及びその周辺の領域に存在する埋め込み絶縁膜に凸部３０６ａ（４０６ａ）が形成され、その表面は、他の領域に存在する埋め込み絶縁膜３０６（４０６）の表面に比較して高くなっている。
【００２８】
次に、図１（ｄ）及び（ｄ’）に示したように、半導体基板３０１（４０１）上にレジストを塗布し、所望の形状にパターニングしてレジストパターン３１２を形成する。この際のレジストパターン３１２の形状は、素子分離幅が大きい領域（３０１、所定幅以上の素子分離領域に隣接する活性領域）上に存在するエッチングストップ層３０３上に開口を有するとともに、素子分離幅が小さい領域（４０１）上にも開口を有する。また、図３（ｂ）に示したように、ウェハの周辺部分にも開口を有しており、ウェハ周辺部分はレジストパターンで覆われていない。ここで、大きい素子分離幅は、埋め込み絶縁膜３０６（４０６）の膜厚の約２倍以上とする。素子分離幅が埋め込み絶縁膜３０６（４０６）の膜厚の２倍より広いところでは、溝３０４に埋め込み絶縁膜３０６が完全には埋め込まれずに溝３０４上の埋め込み絶縁膜３０６の表面の高さが、エッチングストップ層３０３上の埋め込み絶縁膜３０６表面の高さより低くなる（図１（ｃ）参照）。よって、このような場合には、レジストパターン３１２で素子分離領域となる溝３０４を被覆することにより、埋め込み絶縁膜３０６のエッチングを阻止する必要がある。
【００２９】
続いて、レジストパターン３１２をマスクとして用いて、埋め込み絶縁膜３０６（４０６）を公知の方法でエッチングする。この際、活性領域となるエッチングストップ層３０３上の埋め込み絶縁膜３０６の凸部３０６ａの中央部分がエッチング除去され、エッチングストップ層３０３の上において、５０ｎｍ程度の酸化膜３０８が残存するようにエッチングする。これにより、エッチングストップ層３０３周辺の領域に存在する埋め込み絶縁膜３０６に鋭い凸部３０７が形成される。また、レジストパターン３１２が存在しない領域（４０１）では、埋め込み絶縁膜４０６全面がエッチングされ、酸化膜３０８と同程度の膜厚で、エッチングストップ層４０３上に酸化膜４０８が残存することとなる。
【００３０】
なお、半導体基板の素子分離幅が大きい領域３０１において、活性領域の幅が大きい（ここでの活性領域の幅は、例えば、従来の平坦化工程でｄｉｓｈｉｎｇ現象が起こり得る程度の幅を意味するが、その幅は主として周辺の活性領域及び素子分離領域のパターン等によって決定される）場合でも、図４（ｂ）に示したように、エッチングストップ層３０３の上において、５０ｎｍ程度の酸化膜３０８が残存するようにエッチングされ、これにより、エッチングストップ層３０３周辺の領域に存在する埋め込み絶縁膜に鋭い凸部３０７が形成されることとなる。
【００３１】
また、埋め込み絶縁膜３０６の凸部３０６ａの中央部分をエッチングする際、エッチングストップ層３０３の上に残存させる酸化膜３０８の表面の高さは、溝３０４内に存在する埋め込み絶縁膜３０６の表面の高さよりも低いことが好ましい。本実施例では、溝３０４内に存在する埋め込み絶縁膜３０６の表面の高さは半導体基板３０１表面から５００ｎｍであるのに対し、エッチングストップ層３０３上の残存する酸化膜３０８の表面の高さは４４０ｎｍとなる。
【００３２】
この関係をいいかえると、以下の式で示すことができる。
Ａ＞Ｂ
（ここで、Ａは、図４（ａ）及び（ｂ）に示したように、エッチングストップ層３０３の表面から溝３０４内の埋め込み絶縁膜３０６の膜厚を示し、Ｂはエッチングストップ層３０３上に残存する酸化膜３０８の膜厚を意味する）。
このような条件を満たす場合には、製造時の絶縁膜の膜厚のばらつきを考慮しても、活性領域の面積（活性領域の幅の大小）にかかわらず、次の工程で研磨する研磨必要膜厚（最適研磨量）は、図４（ａ）に示したように、活性領域の面積が狭い領域ではＡとなる。これは、この領域では、素子分離領域の割合が多く、狭い活性領域は素子分離領域とみなされるため、素子分離領域用の研磨が進行するためである。一方、図４（ｂ）に示したように、その面積が広い領域では、エッチングストップ層３０３上の残存する酸化膜３０８の残存値（Ｂ）以上が必要であることから、ほぼＡとなる。これは、この領域では、素子分離領域の割合が少なくなるため、活性領域のみが存在する領域と同じとみなされるからである。したがって、活性領域の面積が広い領域でも、Ａの値の研磨にさらされることになるが、エッチングストップ層３０３の面積が広いので、Ａ−Ｂのオーバー研磨に耐えることができる。
【００３３】
その後、図２（ｅ）及び（ｅ’）に示したように、ＣＭＰ法により埋め込み絶縁膜３０６（４０６）及び酸化膜３０８（４０８）を、エッチングストップ層３０３（４０３）が露出するまで研磨する。これにより、埋め込み絶縁膜３０６（４０６）の露出面３０６ｂ（４０６ｂ）と、エッチングストップ層３０３（４０３）の露出面３０３ａ（４０３ａ）とをほぼ平坦にすることができる。
【００３４】
次に、図２（ｆ）及び（ｆ’）に示したように、エッチングストップ層３０３（４０３）及びパッド酸化膜３０２（４０２）を除去し、熱酸化法により、活性領域上に膜厚１０ｎｍのゲート酸化膜３０９（４０９）を形成する。
【００３５】
続いて、図２（ｇ）及び（ｇ’）に示したように、ゲート電極の材料となる燐が不純物としてドープされたポリシリコン膜３１０（４１０）を膜厚２００ｎｍとなるように堆積し、さらにレジストパターン３１３（４１３）を形成する。
【００３６】
その後、図２（ｈ）及び（ｈ’）に示したように、レジストパターン３１３（４１３）をマスクとして用いて、ポリシリコン膜３１０（４１０）をパターニングしてゲート電極３１０ａ（４１０ａ）を得る。
【００３７】
【発明の効果】
本発明の半導体装置の製造方法によれば、素子分離幅及び活性領域の幅が異なるパターンが混在する場合においても、素子分離幅の大小及び活性領域の幅の大小にかかわらず、表面が平坦化された埋め込み絶縁膜による素子分離領域を、再現性よく形成することができる。
【００３８】
特に、部分的にエッチングされた絶縁膜の表面が、所定幅以上の素子分離領域に存在する絶縁膜の表面よりも低い位置になるようにエッチングされた場合には、素子分離幅が大きい領域においてもエッチングストップ層の表面が露出するまでの研磨時間を、埋め込み絶縁膜の膜厚により容易に制御できることとなるため、より平坦化を実現した精度の良好な半導体装置を得ることができる。
【００３９】
また、素子分離幅及び／又は活性領域の幅が大きいパターンにおいても、平坦化のために埋め込み絶縁膜を研磨する時間を、実質的に埋め込み絶縁膜の膜厚により容易に制御することができ、より平坦化の精度の良好な埋め込み絶縁膜を形成することができる。
【００４０】
しかも、予め絶縁膜を部分的にエッチングしているために、平坦化するための研磨時間を短縮することができる。よって、オーバーエッチングに備えたエッチングストップ層の薄膜化が可能となり、製造コストを低減することもできる。
さらに、研磨の制御性が良好となり、短縮化を図ることができるため、従来問題となっていた素子分離形成後のｄｉｓｈｉｎｇ現象を抑制することができ、基板−配線間の容量の増大を避けることがができるとともに、配線層やゲート電極の加工も容易となり、信頼性の高い半導体装置を製造することができる。
【００４１】
また、一般にＣＭＰ法を用いた場合には、ウエハ周辺部の研磨レートが速くなることに起因して、研磨後の素子分離膜厚の面内均一性が乏しいのに対し、本発明の方法によれば、素子分離領域形成のための溝を形成する際に、ウェハ周辺部にもレジストパターンを残存させて、ウェハ周辺部の研磨を抑制し、ウエハ周辺部でのストッパー効率（選択比）の向上を図ることができ、さらに、埋め込み絶縁膜の平坦化の際に、ウェハ周辺部でも、エッチングストップ層上での部分的な埋め込み絶縁膜のエッチングの後の研磨を行うことができるため、面内均一性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の実施例を説明するための要部の概略断面工程図である。
【図２】本発明の半導体装置の製造方法の実施例を説明するための要部の概略断面工程図である。
【図３】本発明の半導体装置の製造方法の実施例を説明するためのウェハの平面図である。
【図４】本発明の半導体装置の製造方法の実施例を説明するための要部の概略断面図である。
【図５】従来の半導体装置の製造方法の工程を説明するための要部の概略断面工程図である。
【図６】図５の半導体装置の製造方法における問題を説明するための要部の概略断面図である。
【図７】図５の半導体装置の製造方法における別の問題を説明するための要部の概略断面図である。
【図８】従来の別の半導体装置の製造方法の工程を説明するための要部の概略断面工程図である。
【図９】図８の半導体装置の製造方法における問題を説明するための要部の概略断面図である。
【符号の説明】
３０１、４０１        Ｐ型半導体基板
３０２、４０２        パッド酸化膜
３０３、４０３        エッチングストップ層
３０４、４０４        溝
３０５、４０５        酸化膜
３０６、４０６        埋め込み絶縁膜
３０６ａ、４０６ａ    凸部
３０７、４０７        凸部
３０８、４０８        残存する酸化膜
３０９、４０９        ゲート酸化膜
３１０、４１０        ポリシリコン膜
３１０ａ、４１０ａ    ゲート電極
３１１、３１２、３１３、４１１、４１３  レジストパターン
【図１】
0003676101.tif 000002
【図２】
0003676101.tif 000003
【図３】
0003676101.tif 000004
【図４】
0003676101.tif 000005
【図５】
0003676101.tif 000006
【図６】
0003676101.tif 000007
【図７】
0003676101.tif 000008
【図８】
0003676101.tif 000009
【図９】
0003676101.tif 000010