(57)【特許請求の範囲】
【請求項１】
表側表面と裏側表面とを有するサイリスタであって、表側表面に局所的アノード領域（Ｐ２）を含み、かつ裏側表面にその裏側表面全体を被覆するカソード金属被膜（Ｋ）を含む縦型サイリスタ（ＴＶ）と、表側表面の側に形成され、かつ前記縦型サイリスタ（ＴＶ）との間でアノード層とアノードゲート層とが共通である横型サイリスタ（ｔｌ）と、横型サイリスタのカソード領域（ｃ）またはカソード−ゲート領域（ｇ）に対応するサイリスタゲートとを備え、前記横型サイリスタ（ｔｌ）のカソード−ゲート領域（ｇ）またはカソード領域（ｃ）のどちらか一方は前記縦型サイリスタ（ＴＶ）のカソードに接続される、サイリスタ。
【請求項２】
表側表面および裏側表面を有するＮ型基板（Ｎ２）と、表側表面に、アノード金属被膜で被覆されたＰ型アノード領域（Ｐ２）と、裏側表面に、Ｎ型カソード領域（Ｎ１）が中に形成されたＰ型層（Ｐ１）とを含み、前記裏側表面はカソード金属被膜で被覆され、前記Ｎ型基板（Ｎ２）、前記Ｐ型アノード領域（Ｐ２）、前記Ｎ型カソード領域（Ｎ１）、および前記Ｐ型層（Ｐ１）のアセンブリは縦型サイリスタ（ＴＶ）を形成し、さらに基板の表側表面の側に、Ｎ型領域（Ｎ３）が中に形成されたＰ型ウェル（Ｐ３）を含み、前記Ｐ型ウェル（Ｐ３）およびＮ型領域（Ｎ３）は基板（Ｎ２）およびアノード領域（Ｐ２）とともに横型サイリスタ（ｔｌ）を形成し、さらに前記Ｐ型ウェル（Ｐ３）またはＮ型領域（Ｎ３）に電気的に接続されるゲート端子（Ｇ）と、カソード金属と、前記Ｎ型領域（Ｎ３）および前記Ｐ型ウェル（Ｐ３）のうちの一つとの間の電気的接続とを含む、サイリスタ。
【請求項３】
縦型サイリスタ（ＴＶ）の前記カソード領域（Ｎ１）は、エミッタ短絡を提供されており、横型サイリスタのカソード領域（Ｎ３）にはエミッタ短絡がない、請求項１または２に記載のサイリスタ。
【請求項４】
表側表面から裏側表面に延びるＰ型周辺領域（２、３）を含む、請求項１ないし３のいずれかに記載のサイリスタ。
【請求項５】
横型サイリスタのカソード−ゲート領域（Ｐ３）とカソード金属被膜との間の接続を含み、前記接続は前記ゲート領域（Ｐ３）と前記周辺領域との間の連続的領域により形成される、請求項４に記載のサイリスタ。
【請求項６】
横型サイリスタのカソード領域（Ｎ３）とカソード金属被膜との間の接続を含み、前記接続は、前記周辺領域と、横型サイリスタのカソードと前記周辺領域の
表側表面とを橋絡する金属被膜とにより形成される、請求項４に記載のサイリスタ。
【請求項７】
共通のゲートと共通のカソードとを有するサイリスタのアセンブリであって、前記アセンブリは請求項１ないし６のいずれかのサイリスタを並列に接続して構成されており、前記サイリスタのカソードは同一のヒートシンク上に装着される、サイリスタのアセンブリ。
【請求項８】
共通のゲートと共通のカソードとを有するサイリスタのモノリシックアセンブリであって、請求項１ないし６のいずれかに記載のいくつかの縦型サイリスタが同一基板に並列に組立てられ、さらに各縦型サイリスタのアノード−ゲート領域およびアノード領域により延ばされる横型サイリスタの付加的な共通のカソード−ゲート領域および付加的な共通のカソード領域を含む、サイリスタのモノリシックアセンブリ。
【発明の詳細な説明】
【０００１】
【発明の分野】
この発明はサイリスタ構造に関し、かつ共通のカソードおよび共通のゲートを有しゲートはカソードに対してバイアスをかけられるサイリスタのモノリシックアセンブリに関する。
【０００２】
【関連技術の論議】
図１は、数百ミクロンの厚さを有するＮ型基板Ｎ２から形成される従来のサイリスタ構造を概略的に表わす。Ｐ型層Ｐ２が基板の下側に均一に形成され、アノード金属被膜Ａで被覆されたサイリスタのアノードに対応する。上部表面の側ではＰ型領域Ｐ１が形成され、これはカソードゲート層に対応し、その中にＮ型カソード領域Ｎ１が形成される。金属被膜Ｇはゲート領域と一体であり、金属被膜Ｋは領域Ｎ１上に形成されてカソード電極を形成する。従来のエミッタ短絡に対応する領域Ｎ１の中断も、表わされている。
【０００３】
サイリスタの周辺では、Ｐ型である上部表面および下部表面から拡散２および３が形成されてウェルサイリスタ構造と通常呼ばれる構造を提供する。
【０００４】
そのような構造では、ヒートシンク上に装着でき、サイリスタの冷却システムの側に対応し、さらに一般的には（絶縁された回路を除いては）、ヒートシンク電圧にも対応するのはアノード表面である。そのような構造で、共通のアノードを有するいくつかのサイリスタが容易に並列に集積化され得る。
【０００５】
そのようなサイリスタでは、ゲートはカソードに対してバイアスをかけられる。すなわち、サイリスタのアノードがカソードに対して正であるときに、正電圧がゲートとカソードとの間に与えられて電流がゲートからカソードへ流れることができるようになれば、サイリスタは導通する。
【０００６】
長い間、サイリスタの製造者たちは、さまざまな層と短絡孔の形とのドーピングレベルと形とを上から見て最適になるようにしてきた。これはそのようなカソード−ゲートサイリスタの降伏電圧ならびにスイッチオンおよびスイッチオフのパラメータのような、様々な所望されるパラメータを最大限に活用するために行なわれた。
【０００７】
図２はこれらのパラメータのいくつかを説明する。
アノード−カソード電圧がＶ１に等しい正電圧であり、かつゲート電圧が与えられると、曲線１０で示されるようにアノード−カソード電流は急速に増大する。次に、サイリスタが挿入される回路のパラメータに対応するＶ２およびＩ２で電圧と電流とが確立されるまで、電圧は低い値へ降下する。そうすると、サイリスタはゲート電流が中断された場合でさえもこの状態にとどまる。サイリスタは、低いゲート−カソード電圧とゲートにおける少ない電流の流れとがオン状態をトリガするのに十分であれば、スイッチオンを感知するといわれている。
【０００８】
サイリスタをオフにするには、サイリスタの中を流れる電流が保持電流ＩＨより低くなるまでその端子にかかる電圧が減少しなければならない。
【０００９】
加えて、サイリスタは所与の順方向降伏電圧を有する、すなわちゲート電流がないときに電圧がしきい値ＶＢＲを超えた場合、サイリスタは降伏し、電圧−電流特性曲線は曲線１１に対応する。さらに、このサイリスタ降伏電圧は電圧サージの急速さに依存しており、この特性はサイリスタのｄＶ／ｄｔ感度に対応する。
【００１０】
上に述べたサイリスタのパラメータ（スイッチオン感度、ｄＶ／ｄｔ感度および保持電流）は、最も重要なものである。しかしながら、これらの様々なパラメータは互いに両立しない。より特定的に言えば、エミッタ短絡の速度を減じることで、スイッチオンに対する感度は増大するが、この速度を高めることでｄＶ／ｄｔのトリガに伴う問題は減じられ、保持電流ＩＨは増大する。
【００１１】
しかしながら、図１で表わされるような、共通のアノードと、カソードに対してバイアスをかけられるゲートとを有するサイリスタを含む構造では、これらのパラメータのすべてを申し分なく最大限に活用することが可能であった。カソード−ゲートに増幅サイリスタ（ダーリスタとも呼ばれる）を提供することによってスイッチオン感度をさらに増大させることが可能であることが知られている。
【００１２】
いくつかの応用では、ゲート電極がアノード金属被膜の側にあるためにカソード金属被膜が単独でコンポーネントの表面上にあり、ヒートシンク上に直接装着され得る、サイリスタを得ることが望ましい。アノード−ゲートサイリスタを用いることが可能であろう。しかし、このようなサイリスタを製造することにより、現在はうまく解決されていない問題点が浮上する。
【００１３】
実際、カソード−ゲートサイリスタに等価である構造はＮ型およびＰ型の層のすべての導電型を反転させることにより得ることができるということが、特許において一般的に主張されてきた。しかしこれらの主張にもかかわらず、実際にはＮ型層とＰ型層との間には等価性は全くない。より特定的には、キャリアの移動度はＮ型層とＰ型層とでは異なっており、Ｐ型層におけるドーピングレベルに等しいドーピングレベルをＮ型層で得ることは不可能である。たとえば、Ｐ型層で非常に高度にドーピングされたレベルを得ることは困難である。
【００１４】
すべての導電型を反転させることにより図１に示されるサイリスタをアノードゲートサイリスタに変形することでなされるかもしれない解決法は、特に層Ｎ１を非常に高度にドーピングされたＰ型層で代用することが不可能だろうという事実のために、十分なものではない。
【００１５】
アノード−ゲートサイリスタを提供するための別の解決法が図３で示されており、ここではカソード−ゲートを含む層Ｐ１はアノード層Ｐ２に変えられる。この場合の基板Ｎ２はアノードゲートとして動作する。層Ｐ１は接続されていないカソード−ゲート層となり、カソード層Ｎ１は下部表面の側に形成される。そのような配列は、降伏電圧を決定する層である非常に厚い層Ｎ２（基板）へゲートが接続されているという事実のために幾分感度の低い構造を提供する。
【００１６】
したがって実際には、図１で表わされるサイリスタのようなカソード−ゲートサイリスタが、入手できるものとしては主流であり、実際にはアノード−ゲートサイリスタは存在しない。ゆえに、いくつかの並列のサイリスタがヒートシンクに接続される共通なアノードを有する回路を形成することが単に可能である。しかしながら、共通のカソードを有するサイリスタを並列に接続することは非常に困難である。
【００１７】
アノード−ゲートサイリスタのさらなる欠点は、効果的なアノード−ゲートサイリスタを製造することが可能であったとしても、多くの電気回路ではアノードではなくカソードに対してゲートにバイアスをかけることが望ましいのに、それらのサイリスタのゲートは本質的にアノードに対してバイアスをかけられるであろうということである。
【００１８】
【発明の概要】
この発明の第１の目的は、カソードが半導体チップの第１の主表面（下部表面）に対応し、ゲートがアノードを含む表面上に配設される、サイリスタを提供することであって、このときサイリスタはカソードに関連してゲートに与えられた電圧によりトリガされる。
【００１９】
この発明の他の目的は、高いスイッチオン感度と低いｄＶ／ｄｔ感度と高い保持電流とを有する、そのようなサイリスタを提供することである。
【００２０】
これらのおよび他の目的を達成するために、この発明は、表側表面に局所的アノード領域を含みかつ裏側表面に裏側表面全体を実質的に被覆するカソード金属被膜を含む縦型サイリスタを備える、サイリスタを提供する。加えて、表側表面は横型サイリスタを含む。サイリスタのゲートは、横型サイリスタのカソード領域にまたはカソード−ゲート領域に対応する。横型サイリスタのカソード−ゲート領域またはカソード領域のそれぞれは、縦型サイリスタのカソードに接続される。
【００２１】
言換えればこの発明は、Ｎ型基板を含み、表側表面にはアノード金属被膜で被覆されたＰ型アノード領域を含み、かつ裏側表面にはＮ型カソード領域が中に形成されるＰ型層を含むサイリスタを提供するものであり、この裏側表面はカソード金属被膜で被覆され、これらの層のアセンブリが縦型サイリスタを形成し、さらにサイリスタは、基板の中に、表側で基板およびアノード領域とともに横型サイリスタを形成するＮ型領域が中で形成されるＰ型ウェル、前記Ｐ型ウェルまたは前記Ｎ型領域に電気的に接続されるゲート端子、ならびにカソードと前記Ｎ型領域または前記Ｐ型ウェルのそれぞれとの間に電気的接続を含む。
【００２２】
この発明の実施例によれば、縦型サイリスタのカソード領域はエミッタ短絡を与えられており、横型サイリスタのカソード領域にはエミッタ短絡はない。
【００２３】
この発明の実施例によれば、Ｐ型の周辺領域はサイリスタの上側から下側まで延びる。
【００２４】
この発明の実施例によれば、横型サイリスタのカソード−ゲート領域とカソード金属被膜との間の接続は、ゲート領域と周辺領域との間の連続する領域によって形成される。
【００２５】
この発明の別の実施例によれば、横型サイリスタのカソード領域とカソード金属被膜との間の接続は、横型サイリスタのカソードを周辺領域の上部表面に接合する金属被膜によってなされる。
【００２６】
この発明は、共通のゲートと共通のカソードとを有するサイリスタのアセンブリをも提供する。アセンブリは上で規定されたようなサイリスタの並列接続によって構成され、そのようなサイリスタのカソードは同一のヒートシンク上に装着される。
【００２７】
この発明の実施例によれば、共通のゲートと共通のカソードとを有するサイリスタはモリシック的に組立てられる。いくつかの縦型サイリスタが、同一基板の中に並列に組立てられる。アセンブリは、各縦型サイリスタのアノード−ゲート領域とアノード領域とにより延ばされる横型サイリスタのカソード−ゲートおよびカソードを含む、付加的な共通領域を含む。
【００２８】
この発明の前述および他の目的、特徴、局面ならびに利点は、後述するこの発明の詳しい説明を添付の図面と関連させて用いれば明らかになるであろう。
【００２９】
【詳しい説明】
半導体部品の様々な断面図において、それらのサイズは一定の尺度では描かれていない。より特定的に言えば、層の厚さと横方向の寸法とは図面を理解しやすくするために任意に拡大または縮小されている。
【００３０】
図４はこの発明によるサイリスタの断面図である。このようなサイリスタはＮ型基板Ｎ２から製造されており、その裏側表面５はＰ型層Ｐ１で被覆され、Ｐ型層の中では従来的にはエミッタ短絡領域４を形成するために中断させられ得るＮ型領域Ｎ１が形成されている。裏側表面６はその表面のほぼ全体をカソード金属被膜Ｋで被覆されている。領域Ｎ１は、基板Ｎ２の上部表面から形成される領域Ｐ２に面している。領域Ｐ２はサイリスタのアノードを形成し、かつアノード金属被膜Ａで被覆される。加えて、領域Ｎ２ではＰ型ウェルＰ３が形成され、その中ではＮ型領域Ｎ３が形成される。ウェルＰ３は金属被膜ｇと一体であり、領域Ｎ３は金属被膜ｃと一体である。
【００３１】
ゆえに、図４のサイリスタはその裏側表面に単一のカソード金属被膜Ｋを有し、その表側表面はアノード金属被膜Ａならびに付加的な金属被膜ｇおよびｃを含む。
【００３２】
図４は、層Ｐ２、Ｎ２、Ｐ１およびＮ１を含む縦型サイリスタＴＶ、ならびに層Ｎ３、Ｐ３、Ｎ２、Ｐ２を含む表側表面の横型サイリスタｔｌを示す。領域Ｎ１は従来的にはエミッタ短絡４を提供されているので、主サイリスタＴＶは高い保持電流ＩＨを有し、ｄＶ／ｄｔのトリガに対しては非常に感度が低い。その一方で、領域Ｎ３にはエミッタ短絡は与えられていないので、横型サイリスタｔｌは確実に高いスイッチオン感度を有する。
【００３３】
この部品の上部表面および下部表面の領域における最も大きい部分は、それぞれ領域Ｐ２およびＮ１によって占められるということは当業者には明らかであろう。
【００３４】
図４の構造は２つの異なった接続モードを有することができる。
図５（Ａ）で示される第１のモードでは、端子ｃは端子Ｋに接続され、端子ｇが装置のゲート端子Ｇを形成する。
【００３５】
この第１の接続モードおける装置の動作は、等価である図５（Ｂ）の層の図を参照して、または等価である図５（Ｃ）の回路図を参照して説明される。横型サイリスタＰ２−Ｎ２−Ｐ３−Ｎ３および縦型サイリスタＰ２−Ｎ２−Ｐ１−Ｎ１は、共通のアノード層とアノード−ゲート層とを有する。それらのカソードＮ３およびＮ１は相互接続される。したがって、端子Ａと端子Ｋとの間の電圧が正であり、信号が端子Ｇに与えられると、横型サイリスタＰ２−Ｎ２−Ｐ３−Ｎ３は端子Ａと端子Ｋとの間で導通する。領域Ｐ２−Ｎ２間を電流が流れるので、そのすぐ後に縦型サイリスタＰ２−Ｎ２−Ｐ１−Ｎ１も導通する。そのトリガはアノード−ゲートのトリガになぞらえることができる。（縦型サイリスタは横型サイリスタと並列に接続されており、その表面領域は横型サイリスタよりずっと大きく、導通状態におけるその抵抗はずっと低いという事実のために）縦型サイリスタが導通したとたんに、横型サイリスタはオフになり、そこを通って流れる電流はその保持電流よりも低くなる。
【００３６】
簡潔に言えば、端子Ａ、ＫおよびＧ（ｇ）から見た全体的な構造は、カソード−ゲートサイリスタとして動作し、その中ではカソード電圧に対して正であるゲート電圧を与えることよってトリガが得られる。この構造の利点は、それによりヒートシンクにカソードを装着できるようになるという事実に加えて、スイッチオンパラメータすなわちゲート電流に対する感度は横型サイリスタｔｌに関連しており、スイッチオフパラメータまたは寄生トリガパラメータ（保持電流ＩＨおよびｄＶ／ｄｔ感度）は縦型サイリスタＴＶの構造に関連しているということである。したがって、これらの様々なパラメータを独立させて最大限に活用することが可能である。
【００３７】
図６（Ａ）で示される第２のモードでは、端子ｇは端子Ｋに接続され、端子ｃは装置のゲート端子Ｇを形成する。
【００３８】
この第２の接続モードにおける装置の動作は、等価である図６（Ｂ）の層の図または等価である図６（Ｃ）の回路図を参照して説明される。横型サイリスタＰ２−Ｎ２−Ｐ３−Ｎ３および縦型サイリスタＰ２−Ｎ２−Ｐ１−Ｎ１は共通のアノード層Ｐ３および共通のアノード−ゲート層を有する。横型サイリスタのカソード−ゲート層は縦型サイリスタのカソードＫに接続される。横型サイリスタｔｌは、そのアノードＰ２がカソードＮ３に対し正であり、端子Ｇ（またはｃ）の電圧が端子Ｋの電圧に対し負である場合にトリガする。その後上述のように、縦型サイリスタＴＶがトリガし、横型サイリスタｔｌはオフになる。
【００３９】
したがって、カソード−ゲートサイリスタとして動作する構造がここでも提供されるが、このような構造ではトリガはゲートがカソードに対して負である場合に起こる。加えて上述されたように、スイッチオンパラメータはスイッチオフパラメータおよび寄生トリガパラメータから分離される。
【００４０】
実際には、この発明による装置は様々な方法で製造でき、より特定的には端子ｇまたはｃとカソード端子（裏側表面領域）との間の接続を考慮して製造され得る。
【００４１】
図４の装置はケーシングの中に配設でき、４つの端子Ａ、Ｋ、ｇおよびｃはアクセス可能であり、ユーザは外部で端子Ｋに端子ｇを接続するか端子ｃを接続するかを選択できる。この解決策が有利なのは、適切でない接続が行なわれた場合、回路が損傷するまたは破壊されるおそれがないからである。単純に言えば、ユーザが正のゲート電圧を端子ｇと端子Ｋとの接続に与えた場合、または負の電圧を端子ｃと端子Ｋとの接続に与えた場合、部品は動作せず、これは制御電圧の極性を変えるまたは接続を反転させるのに十分である。
【００４２】
接続はアルミニウムのワイヤのような金属導体によってケーシングの内側に行なうことができる。
【００４３】
接続は図７および図８で示されるように集積化された態様で行なうことができる。
【００４４】
図７は図５（Ａ）の回路の集積化された実施例に対応する。この実施例では、横型サイリスタｔｌのカソード金属被膜Ｃは、裏側表面層Ｐ１に接触するＰ型横方向拡散（２−３）に接触するように延びる。この実施例では、金属被膜Ｃは外部端子に接続されてはいない。
【００４５】
図８は、図６（Ａ）の回路の集積化された実施例に対応する。この実施例では、領域Ｐ３は、表側表面から裏側表面領域へ延びる周囲拡散２−３に接触するよう延び、金属被膜Ｃはこの発明によるサイリスタ制御端子Ｇに対応する。
【００４６】
もちろん、図４、図５（Ａ）、図６（Ａ）、図７および図８の様々な断面図は例示としてのみ表わされており、実際には金属被膜ｃ、ｇ、Ｃ、ＧおよびＡは必ずしも切断面に沿って整列させられる必要はない。
【００４７】
この発明によるサイリスタは単独で用いても上述の利点を提供できるが、好ましい応用は２またはそれ以上のサイリスタを共通のカソードおよび共通のゲートを有するように接続した回路である。共通のカソードＫと共通のゲートＧとを有する２つのサイリスタＴ１およびＴ２を含むそのような回路は、図９（Ａ）で示される。サイリスタのアノードはＡ１およびＡ２と表記される。この配列はたとえば、交流電圧がアノードＡ１とＡ２との間で与えられる、図９（Ｂ）で示されるもののような制御されたブリッジで用いられる。これらのアノードはダイオードＤ１およびＤ２のそれぞれを介して第１の直流電圧端子Ａに接続され、端子Ｋは第２の直流電圧端子を形成する。図９（Ｂ）は単相回路を表わすが、同様に脚を加えて三相回路を形成することも可能である。
【００４８】
同一のヒートシンク上に装着された共通のカソードを有するサイリスタＴ１およびＴ２を得るには、この発明による２つのサイリスタが並列に用いられ得る。図１０で表わされるように、右手の部分および左手の部分に図４の構造に類似の縦型サイリスタ構造Ｐ２１−Ｎ２−Ｐ１−Ｎ１１およびＰ２２−Ｎ２−Ｐ１−Ｎ１２のそれぞれが示され、中央部分に付加的な領域Ｎ３およびＰ３が示される集積化された構造を製造することも可能である。端子Ｋには、制御を得ることが望まれているゲート電圧が負であるか正であるかに応じて端子ｃまたは端子ｇが接続され得る。したがって、制御電圧が与えられると、カソードに対し正であるアノードを有するサイリスタＴ１またはＴ２のいずれか１つが導通する。
【００４９】
当業者は、図４、図５（Ａ）、図６（Ａ）、図７、図８および図１０の構造の各々に対して層のレイアウトと適切なドーピングレベルとを従来の設計法を用いて選択することができるだろう。例としては、様々な層におけるドーピングレベルは以下のようなものであり得る。
【００５０】
層Ｎ２：５ｘ１０１３−１０１５ａｔｏｍｓ／ｃｍ３  
層Ｐ１、領域Ｐ２およびＰ３：１０１７−１０１９ａｔｏｍｓ／ｃｍ３  
領域Ｎ１およびＮ３：１０２０−１０２１ａｔｏｍｓ／ｃｍ３  
製造はこのようにして簡略化されても、層ならびに領域Ｐ１、Ｐ２およびＰ３のドーピングレベルは同一である必要はなく、サイリスタの何らかの特性を最大限に活用するために異なった値が選択できる。
【００５１】
上述の説明では、この発明による構造は、拡散または注入によってほかの層または領域が中に形成された厚いＮ型基板（数百マイクロメートル）から形成されるものとして表わされてきた。しかしながら、既知のサイリスタ製造工程のいかなるものをも用いることができる。たとえば、層Ｎ２が上にエピタキシャル成長する領域Ｐ１に対応する、Ｐ型基板から始めることも可能である。
【００５２】
加えて、すべての図面において、ウェル型サイリスタ構造が表わされている。この発明はたとえば、メサ構造またはプレーナ構造などのほかのサイリスタ構造にも適用される。
【００５３】
このようにして、この発明のある特定の一実施例を説明してきたが、当業者には様々な代替物、変形および改良が容易に思い浮かぶであろう。そのような代替物、変形および改良はこの開示の一部として意図されており、この発明の精神および範囲の中にあるものとして意図される。したがって、前述の説明は例としてのみのものであり、制限するものとしては意図されていない。この発明は、前掲の特許請求の範囲およびそれに等価なものにおいて規定されるものとしてのみ制限される。
【図面の簡単な説明】
【図１】先行技術と直面されている問題点とを表わす図である。
【図２】先行技術と直面されている問題点とを表わす図である。
【図３】先行技術と直面されている問題点とを表わす図である。
【図４】この発明によるサイリスタの断面図である。
【図５】この発明によるサイリスタを示す図であって、（Ａ）はサイリスタの第１の接続モードを表わし、（Ｂ）および（Ｃ）は（Ａ）に等価な図である。
【図６】この発明によるサイリスタを示す図であって、（Ａ）はサイリスタの第２の接続モードを表わし、（Ｂ）および（Ｃ）は（Ａ）に等価な図である。
【図７】図５（Ａ）のサイリスタの例示的実施例を表わす図である。
【図８】図６（Ａ）のサイリスタの例示的実施例を示す図である。
【図９】（Ａ）および（Ｂ）は例示的サイリスタの回路を示す図である。
【図１０】共通のカソードを有し、カソード−ゲートにより制御される、２つの並列のサイリスタのアセンブリのこの発明による実施例を示す図である。
【符号の説明】
Ｋ  カソード金属被膜
ＴＶ  縦型サイリスタ
ｃ  カソード領域
ｇ  カソード−ゲート領域
ｔｌ  横型サイリスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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