(57)【特許請求の範囲】
【請求項１】
バースト誤りより孤立した誤りに対し高い訂正能力を有する誤り訂正符号でデータを複数のデータアイテムを有する論理系列に符号化するステップと、
複数の同時にアクティブな被変調周波数チャネルを含む信号を発生するステップと、
各特定のデータアイテムに対し、前記複数の周波数チャネルの中から、前記論理系列内の該特定のデータアイテムの論理的位置の擬似ランダム関数である特定の周波数位置を有する特定の周波数チャネルを選択するステップと、
各周波数チャネルを少なくとも１つのデータアイテムに従って変調し、特定の周波数チャネルが少なくとも特定のデータアイテムに従って変調されたものとするステップと、
前記信号を送信するステップと、
を含む基本サイクルを具えるデータの誤り保護伝送方法において、
前記選択ステップは、
データアイテムをそれぞれのメモリ位置に、これらのデータアイテムが符号化中に得られる第１の順序で書き込み、
データアイテムをそれぞれのメモリ位置から、これらのデータアイテムが変調のために必要とされる前記擬似ランダム関数に従って第２の順序で読み出し、
当該方法は前記基本サイクルの順次のステップを実行し、各ステップにおけるデータアイテムの論理系列及び信号を一連の論理系列及び連続的に送信される一連の信号の一つとなし、各特定のステップにおける前記データアイテムの書込みは直前のステップにおけるデータアイテムの読出し時に使用可能になるメモリ位置に第３の順序で行い、この特定のステップにおける第３の順序を直前のステップにおける第３の順序に対し擬似ランダム関数に従って変更することを特徴とする請求の範囲１記載の方法。
【請求項２】
前記第３の順序は基本サイクルの少なくとも２つのステップ含む周期後ごとに反復することを特徴とする請求の範囲１記載の方法。
【請求項３】
各周期において第３の順序が単調に増大又は減少するメモリ位置のアドレスを有することを特徴とする請求の範囲２記載の方法。
【請求項４】
前記周期が正確に基本サイクルの２つのステップからなり、各第３の順序が連続的に上昇又は下降するメモリ位置のアドレス及び擬似ランダム関数に従って変更されたメモリ位置のアドレスを交互に有することを特徴とする請求の範囲３記載の方法。
【請求項５】
擬似ランダム関数は非単調一次合同数列に対応することを特徴とする請求の範囲１〜４の何れかに記載の方法。
【請求項６】
メモリ位置アドレスは次式：
Xn+1＝（aXn＋ｃ）mod M
ここで、ｎは第２の順序における当該データアイテムの位置、
Ｘは当該データアイテムが読み出されるアドレス、
Ｍは選択可能なメモリ位置の数、
ａ及びｃは一次合同数列の係数及び被加数、
を満足する一次合同数列に従って計算し、使用する係数及び被加数の組合せを基本サイクルの各ステップごとに変えることを特徴とする請求の範囲１〜４の何れかに記載の方法。
【請求項７】
データの誤り保護受信方法において、
各々少なくとも一つの固有の特定のデータアイテムに応じて変調された複数の同時にアクティブな被変調周波数チャネルを含む信号を受信するステップと、
これらの周波数チャネルから特定のデータアイテムを復調するステップと、
各特定のデータアイテムに対し、該特定のデータアイテムが復調された特定の周波数チャネルの、複数の周波数チャネル内における特定の周波数位置の逆擬似ランダム関数である論理系列内の論理的位置を選択するステップと、
データアイテムの論理系列から、バースト誤りより孤立した誤りに対し高い訂正能力を有する誤り訂正符号でデータを復号化するステップと、
を含む基本サイクルを具えることを特徴とするデータの誤り保護受信方法において、
前記選択ステップは、
データアイテムをそれぞれのメモリ位置に、これらのデータアイテムが復調により得られる第１の順序で書き込み、
データアイテムをそれぞれのメモリ位置から、これらのデータアイテムが復号化のために必要とされる前記擬似ランダム関数に従って第２の順序で読み出し、
当該方法は前記基本サイクルの順次のステップを実行し、各ステップにおけるデータアイテムの論理系列及び信号を一連の論理系列及び連続的に送信された一連の信号の一つとなし、各特定のステップにおける前記データアイテムの書込みを直前のステップにおけるデータアイテムの読出し時に使用可能になるメモリ位置に第３の順序で行い、この特定のステップにおける第３の順序を直前のステップにおける第３の順序に対し逆擬似ランダム関数に従って変更することを特徴とするデータの誤り保護受信方法。
【請求項８】
前記第３のメモリ位置順序は基本サイクルの少なくとも２つのステップ含む周期後ごとに反復することを特徴とする請求の範囲７記載の方法。
【請求項９】
各周期においてそれぞれの第３のメモリ位置順序が単調に増大する又は減少するメモリ位置アドレスを有することを特徴とする請求の範囲８記載の方法。
【請求項１０】
前記周期が正確に基本サイクルの２つのステップからなり、それぞれの第３のメモリ位置順序が連続的に上昇又は下降するメモリ位置アドレス及び逆擬似ランダム関数に従って変更されたメモリ位置アドレスを交互に有することを特徴とする請求の範囲９記載の方法。
【請求項１１】
擬似ランダム関数は非単調一次合同数列に対応することを特徴とする請求の範囲７〜10の何れかに記載の方法。
【請求項１２】
メモリ位置アドレスは次式：
Xn+1＝（aXn＋ｃ）mod M
ここで、ｎは第２の順序における当該データアイテムの位置、
Ｘは当該データアイテムが読み出されるアドレス、
Ｍは選択可能メモリ位置の数、
ａ及びｃは一次合同数列の係数及び被加数、
を満足する一次合同数列に従って計算し、使用する係数及び被加数の組合せを基本サイクルの各ステップごとに変えることを特徴とする請求の範囲７〜10の何れかに記載の方法。
【請求項１３】
伝送チャネルと、
送信セクションであって、
データを、バースト誤りより孤立した誤りに対し高い訂正能力を有する誤り訂正符号でデータアイテムの論理系列に符号化するエンコーダ、
複数の同時にアクティブな被変調周波数チャネルを含む信号を発生する信号発生器、
各特定のデータアイテムに対し、前記複数の周波数チャネルの中から、前記論理系列内の該特定のデータアイテムの論理的位置の擬似ランダム関数である特定の周波数位置を有する特定の周波数チャネルを選択する選択手段、
各周波数チャネルを少なくともそれぞれ一つのデータアイテムに応じて変調し、特定のデータアイテムを特定の周波数チャネルにて変調する変調器、及び
前記信号を伝送チャネルを経て送信する送信機
を具えた送信セクションと、
受信セクションであって、
伝送チャネルから信号を受信する受信入力端子、
信号内の周波数チャネルからデータアイテムを復調する復調器、
特定のデータアイテムの論理位置を、該特定のデータアイテムが復調された特定の周波数チャネルの特定の周波数位置の逆擬似ランダム関数として選択する逆選択手段、及び
データアイテムの論理系列から誤り訂正符号に従って復号化するデコーダ
を具えた受信セクションと、
を具えたデータの誤り保護伝送システムにおいて、
前記送信セクションは、基本サイクルの順次のステップを実行し、各ステップにおけるデータアイテムの論理系列及び信号を一連の論理系列及び連続的に送信される一連の信号一つとするために、前記選択手段が、メモリと、論理系列のデータアイテムをメモリに書き込む書込み手段と、メモリからデータアイテムを読み出し、読み出したデータアイテムを変調器に供給する読出し手段と、読出し及び書込みのためのアドレスを発生する手段であって、各特定のステップに対しそれぞれ一つの順序のアドレスを発生し、特定のステップにおけるアドレスの順序を直前のステップにおけるアドレスの順序に対し擬似ランダム関数に従って変更するアドレス発生手段とを具え、前記読出し手段が特定のステップにおいてこの特定のステップに対し発生された順序のアドレスに従ってデータアイテムを読み出し、前記書込み手段が特定のステップにおいてデータアイテムをこの特定のステップの直前のステップに対し発生された順序のアドレスに従って書き込むように構成され、
前記受信セクションは、基本サイクルの順次のステップを実行し、各ステップにおけるデータアイテムの論理系列及び信号を一連の論理系列及び連続的に受信される一連の信号の一つとするために、前記選択手段が、メモリと、復調器から受信されたデータアイテムをメモリに書き込む書込み手段と、メモリからデータアイテムを読み出し、読み出したデータアイテムをデコーダに供給する読出し手段と、読出し及び書込みのためのアドレスを発生する手段であって、各特定のステップに対しそれぞれ一つの順序のアドレスを発生し、特定のステップにおけるアドレスの順序を直前のステップにおけるアドレスの順序に対し逆擬似ランダム関数に従って変更するアドレス発生手段とを具え、前記読出し手段が特定のステップにおいてこの特定のステップに対し発生された順序のアドレスに従ってデータアイテムを読み出し、前記書込み手段が特定のステップにおいてデータアイテムをこの特定のステップの直前のステップに対し発生された順序のアドレスに従って書き込むように構成されていることを特徴とすることを特徴とする誤り保護伝送システム。
【請求項１４】
擬似ランダム関数は非単調一次合同数列に対応することを特徴とする請求の範囲13記載の伝送システム。
【請求項１５】
請求の範囲13又は14に記載された伝送システム用の送信セクションであって、基本サイクルの順次のステップを実行し、各ステップにおけるデータアイテムの論理系列及び信号を一連の論理系列及び連続的に送信される一連の信号一つとするために、前記選択手段が、メモリと、論理系列のデータアイテムをメモリに書き込む書込み手段と、メモリからデータアイテムを読み出し、読み出したデータアイテムを変調器に供給する読出し手段と、読出し及び書込みのためのアドレスを発生する手段であって、各特定のステップに対しそれぞれ一つの順序のアドレスを発生し、特定のステップにおけるアドレスの順序を直前のステップにおけるアドレスの順序に対し擬似ランダム関数に従って変更するアドレス発生手段とを具え、前記読出し手段が特定のステップにおいてこの特定のステップに対し発生された順序のアドレスに従ってデータアイテムを読み出し、前記書込み手段が特定のステップにおいてデータアイテムをこの特定のステップの直前のステップに対し発生された順序のアドレスに従って書き込むように構成されていることを特徴とする送信セクション。
【請求項１６】
前記それぞれの順序のアドレスが基本サイクルの少なくとも２つのステップの周期後ごとに周期的に反復し、一つの単調に上昇又は下降する順序のアドレスが各周期において発生することを特徴とする請求の範囲15記載の送信セクション。
【請求項１７】
前記周期が正確に２つのステップからなり、それぞれの順序が連続的に上昇又は下降する順序及び擬似ランダム関数に従って変更された順序を交互に有することを特徴とする請求の範囲16記載の送信セクション。
【請求項１８】
請求の範囲13に記載された伝送システム用の受信セクションであって、基本サイクルの順次のステップを実行し、各ステップにおけるデータアイテムの論理系列及び信号を一連の論理系列及び連続的に受信される一連の信号の一つとするために、前記選択手段が、メモリと、復調器から受信されたデータアイテムをメモリに書き込む書込み手段と、メモリからデータアイテムを読み出し、読み出したデータアイテムをデコーダに供給する読出し手段と、読出し及び書込みのためのアドレスを発生する手段であって、各特定のステップに対しそれぞれ一つの順序のアドレスを発生し、特定のステップにおけるアドレスの順序を直前のステップにおけるアドレスの順序に対し逆擬似ランダム関数に従って変更するアドレス発生手段とを具え、前記読出し手段が特定のステップにおいてこの特定のステップに対し発生された順序のアドレスに従ってデータアイテムを読み出し、前記書込み手段が特定のステップにおいてデータアイテムをこの特定のステップの直前のステップに対し発生された順序のアドレスに従って書き込むように構成されていることを特徴とする受信セクション。
【請求項１９】
前記それぞれの順序のアドレスが基本サイクルの少なくとも２つのステップの周期後ごとに周期的に反復し、一つの単調に上昇又は下降する順序のアドレスが各周期において発生することを特徴とする請求の範囲18記載の送信セクション。
【請求項２０】
前記周期が正確に２つのステップからなり、それぞれの順序が連続的に上昇又は下降する順序及び擬似ランダム関数に従って変更された順序を交互に有することを特徴とする請求の範囲19記載の送信セクション。
【発明の詳細な説明】
本発明は、データの誤り保護送信方法、データの誤り保護受信方法、データ伝送システム、このシステムの送信セクション及び受信セクションに関するものである。
この種の方法及びシステムは“Error correction coding for digital communications",G.C.Clark及びJ.B.Cain著,Plenum Press発行,New York,1981,Sections 8.5 and 8.3.2から既知である。
この本には、ジャミング（妨害）を防止するシステムが開示されている。これはスペクトラム拡散技術により達成され、この技術はデータレートに対し送信スペクトラムを大きく拡大する必要がある。このアイディアは妨害のパワーを非拡散スペクトラムに必要とされる帯域幅より遙に広い帯域幅に分布させることにある。
この妨害防止システムは情報を種々の周波数で逐次的に変調する。時間の関数として周波数が一つの周波数チャネルから他の周波数チャネルへ“ホップ”する。妨害されたチャネルに対し保護するために、情報を変調前に誤り訂正符号で符号化する。更に、符号化された情報をインタリーブし、データアイテムが変調される時間順序を誤り訂正符号内においてそれらが互いに連続する順序に対し変更する。従来の技術では、インタリーブにより妨害防止システムをすべての周波数チャネルを一部時間中妨害するパルスに対し一層強力にする。
上述のシステムは周波数の使用の極めて非効率的な使用をよしとする。このシステムは妨害のパワーを著しく広い帯域幅に分布させるものであるから、このことは前記のG.C.Clark及びJ.B.Cainの本に記載された妨害防止システムに必須の要件である。
本発明の目的は、擬似ランダムインタリーブを適用して周波数の効率的使用を可能にすることにある。
本発明の他の目的は、マルチパス送信による劣化に対し強いとともに周波数の効率的使用を可能にするマルチチャネル放送を提供することにある。
本発明は、データの誤り保護送信方法において、
データをバースト状に発生する誤りより孤立した誤りに対し強力な誤り訂正符号でデータアイテムの論理系列に符号化するステップと、
複数の同時にアクティブな被変調周波数チャネルを含む信号を発生するステップと、
各特定のデータアイテムに対し、前記複数の周波数チャネルから、前記論理系列内のこの特定のデータアイテムの論理的位置の擬似ランダム関数である特定の周波数位置を有する特定の周波数チャネルを選択するステップと、
各周波数チャネルを少なくともそれぞれ一つのデータアイテムに応じて変調し、特定の周波数チャネルを少なくとも特定のデータアイテムに応じて変調するステップと、
前記信号を送信するステップと、
を含む基本サイクルを具えることを特徴とする。
情報を複数の周波数チャネルで同時送信する結果として、使用可能周波数が効率よく使用される。本発明はジャミングよりもマルチパス伝送から受ける伝送チャネルの問題に注目している。無線放送の場合には、例えばビルディングによる電磁波の反射のために、電磁波の直接送信に加えて、間接送信が起こりうる。これは多くの場合種々の周波数チャネルの受信能に変化を導くことが確かめられている。更に、この変化は多くの場合周期的であり、即ちこの変化は周波数の関数として複数チャネル後に反復することが確かめられている。この反復周期は受信状態に依存し、一般に予測し得ない。
擬似ランダムインタリーブの使用によりマルチパス伝送が訂正不能なほど長いバースト誤りを発生するのを阻止する。
本発明方法の一実施例においては、
データアイテムをそれぞれのメモリ位置に、これらのデータアイテムが符号化中に得られる第１の順序で書き込み、
データアイテムをそれぞれのメモリ位置から、これらのデータアイテムが変調のために必要とされる擬似ランダム関数に従って第２の順序で読み出し、
当該方法は前記基本サイクルの逐次ステップを実行し、各ステップにおけるデータアイテムの論理系列及び信号をそれぞれ論理系列の列及び連続的に送信される信号の列の一つとなし、各特定のステップにおける前記データアイテムの書込みを直前のステップに対するデータアイテムの読出し時に使用可能になる第３の順序のメモリ位置に行い、この特定のステップにおける第３の順序を直前のステップにおける第３の順序に対し擬似ランダム関数に従って変更することを特徴とする。このようにデータアイテムをメモリへ書き込み、次いでデータアイテムをメモリから異なる順序で読み出すことによりインタリーブが達成される。この場合、新しいデータは、全ての他のメモリ位置が読み出される前に、読出しにより空いたメモリ位置に書き込まれ、メモリスペースを節約することができる。このことは、単調に上昇するアドレス列に関してはUS5,151,976から既知である。しかし、本発明はこの処理を擬似ランダム数列に従う書込みに適用する。特に、このような擬似ランダム数列は単調数列より著しく複雑であるにもかかわらず、ランダム数列での読出し即時書込みをインタリーブに使用することができることを確かめた。
本発明の方法の一実施例においては、メモリアドレスを単調に上昇又は下降する順序として及び擬似ランダム関数順序として交互に選択する。２つの異なるアドレス列を交互に使用するだけでインタリーブが簡単に達成される。
本発明の一実施例においては、アドレスを次式：
Xn+1＝（aXn＋ｃ）mod M
ここで、ｎは第２の順序における当該データアイテムの位置、
Ｘは当該データアイテムが読み出されるアドレス、
Ｍは選択可能なメモリ位置の数、
ａ及びｃは一次合同数列の係数及び被加数、
を満足する一次合同数列に従って計算し、使用する係数及び被加数の組合せを基本サイクルの各ステップごとに変える。一次合同数列の係数及び被加数は、ｃがＭに対し素数であり、ａ−１がＭのすべての素因数の倍数であり、且つＭが４の倍数である場合にはａ−１が４の倍数であるものとする。これはアドレスの簡単な発生方法を提供する。特に、異なるステップに対して使用されるすべての“a"を、ａ−１の二乗がＭで割り切れる値にすると、前データアイテムが読み出された位置の順に書き込まれたデータアイテムを読み出すために逐次必要とされるアドレスのすべての順序をこの式に従って発生させることができる。
本発明はデータ受信方法にも関するものであり、且つこの方法を適用するシステム及びその構成素子にも関するものであり、これらにも同様な手段を必要な変更を加えて適用することができる。
本発明のこれらの特徴及び他の特徴は以下に記載する実施例の説明から明らかになる。
図面において、
図１は伝送システムを示し、
図２はインタリーバの一実施例を示し、
図３はインタリーバの他の実施例を示し、
図４はアドレス発生器の一実施例を示し、
図５は本発明送信セクションの一実施例を示す。
図１は伝送システムを示す。このシステムはエンコーダ10、インタリーバ12、変調器14、伝送チャネル、復調器16、デインタリーバ18及びデコーダ20の縦続接続を具える。
使用中、データがエンコーダ10の入力端子に供給される。エンコーダ10はこのデータを誤り訂正符号で符号化する。この目的のためには、任意の既知の誤り訂正符号、例えばコンボリューション符号を使用することができる。この符号化データは例えばブロックからなり、各ブロックはビットの論理系列を含む。
デコーダ20はエンコーダ10に対応し、エンコーダ10からデコーダ20への伝送中に受けたビット誤りを訂正する。この誤り訂正符号は、論理系列に分散して発生したビット誤りを容易に訂正することができるものである。論理系列内の複数の連続ビットが誤りであるバースト誤りは、それが長すぎる場合には容易に訂正することはできない。
変調器14は信号を複数の周波数チャネルで発生し、同時に送信する。各ブロックのビットを複数のグループに分配する。各グループは一周波数チャネルに対応し、一グループ内の各ビットの情報は対応する周波数チャネルで伝送される。これは、例えば各グループのビットを一つの数として解釈し、これらの数を列に配列し、この列のFFT（高速フーリエ変換）を行うことにより実現することができる。FFTの結果を次に伝送チャネル、例えば無線衛星放送チャネルを経て伝送する。このFFT及び送信を順次のブロックに対し繰り返す。これは既知のOFDM（直交周波数分割多重）技術に対応する。
復調器16は変調器14に対応する。この復調器は種々の周波数チャネルを同時に受信し、それぞれの周波数チャネルで伝送されたビットのグループを再構成する。OFDM技術では、これは、例えば受信信号の逆FFTを行い、前記数を再構成し、これらの数からグループを再構成することにより達成される。
インタリーバ12は論理系列内の直接隣接するビットが実質上常に異なる周波数チャネルにて変調されるように作用する。これらのチャネルの（中心周波数）間隔は零より大きくして、隣接ビットが非隣接チャネルに入るようにするのが好ましい。このインタリーブは、単一チャネルの妨害、又は複数の隣接チャネルの妨害が論理系列内のバースト誤りにならないように作用する。
デインタリーバ18はインタリーバ12に対応し、逆の処理を行って、デコーダ20へ供給する前に論理系列を（ビット誤りを除いて）もとの順序に再構成する。
インタリーバ12は、論理系列内で互いに連続するすべての隣接ビット対をチャネルの数に相当する各別の間隔で互いに位置させる。各別の間隔は異なる値を有し、これらの異なる間隔がほぼ等しい頻度で発生するようにする。その結果、システムは周波数チャネルの周期的システムにおいて不良受信を導く伝送チャネルの妨害に強いものとなる（ここでは、周期的システムとは不良受信が周波数の関数として同数のチャネルごとにに繰り返し発生するシステムを意味する）。
２つのビットに同時誤りが生じうるような近さに位置する他のすべてのビット対もチャネルの数に相当する各別の間隔に互いに位置させる。これらの各別の間隔も異なる値を有し、これらの異なる間隔がほぼ等しい頻度で発生するようにするのが好ましい。
図２はインタリーバの一実施例を示し、この装置はデインタリーバとしても好適である。図２のインタリーバはデータ入力端子42を具え、この入力端子はマルチプレクサ34を経て第１及び第２メモリ30、32のそれぞれのデータ入力／出力端子に結合されている。メモリ30、32のデータ入力／出力端子はマルチプレクサ34を経てインタリーバの出力端子44にも結合されている。
このインタリーバは、第１及び第２アドレス発生器38、40のクロック入力端子に結合されたクロック入力端子37も具えている。各アドレス発生器の出力端子は他のマルチプレクサ36に結合されている。他のマルチプレクサ36の出力端子は第１及び第２メモリ38、40のそれぞれのアドレス入力端子に結合されている。
動作中、インタリーバは２つのモード間でスイッチされる。第１のモードでは、マルチプレクサ34が入力端子42を第１メモリ30のデータ入力端子に結合するとともに出力端子44を第２メモリ32のデータ出力端子に結合する。更に、他のマルチプレクサ36が第１アドレス発生器38の出力端子を第１メモリ30のアドレス入力端子に結合するとともに第２アドレス発生器40の出力端子を第２メモリ32のアドレス入力端子に結合する。第２モードでは第１及び第２メモリ30、32の役割が第１モードの場合と逆になる。
第１アドレス発生器38はクロックされた第１のアドレス列を発生する。順次のクロックサイクル中に入力端子42に供給される種々のデータアイテムをこれらのアドレスに書き込む。同様に第２アドレス発生器からの第２のアドレス列により第２メモリ32をアドレスしてこれからデータを読み出し、出力端子44に供給する。第１及び第２のアドレス列を互いに相違させて、インタリーブを生じさせる。
第１のアドレス列は、例えば単調に上昇する数列（１、２、3...）とし、第２のアドレス列は擬似ランダム数列とし、例えば直接連続して発生する各対のアドレス間にそれぞれの差が存在する数列とし、それぞれの差が異なる値を有し、これらの異なる値がほぼ等しい頻度で発生するようにする。これらの差は論理系列の順次のビットが配置される周波数チャネル間の間隔に相当する。
対応するデインタリーバは図２に示すものと同一の構造を有し、デインタリーバの第１アドレス発生器はインタリーバの第２アドレス発生器と同一のアドレス列を発生し、デインタリーバの第２アドレス発生器はインタリーバの第１アドレス発生器と同一のアドレス列を発生する。
擬似ランダム数列は、アドレス発生器40をカウンタと、連続する擬似ランダムアドレスが連続する位置に記憶されたROMとで構成することにより発生させることができる。或いは又、既知の一次合同数列を使用し、メモリ32のアドレスXnを次の漸化式により得ることができる。
Xn+1＝（aXn＋ｃ）mod M
これらのアドレスは乗算と加算により得ることができ、ROMを使用する必要がない。更に他の方法としてLFSR（Linear Feedback Shift Register）を使用するものがある。
図３はインタリーバの他の実施例を示す。この実施例は一つのメモリ56を具えるのみである。このインタリーバの入力端子及び出力端子はこのメモリ56のデータ入力端子及びデータ出力端子に結合されている。このインタリーバもアドレス発生器54に結合されたクロック入力端子50を具えている。アドレス発生器54の出力端子はメモリ56のアドレス入力端子に結合されている。クロック入力端子50は読出／書込制御ユニット52を経てメモリ56の読出／書込制御入力端子にも結合されている。
アドレス発生器54は動作中にアドレスの列を発生する。各アドレスごとに第１データアイテムがメモリ56から読み出され、出力端子に供給され、次いで読出／書込制御回路がメモリを書込モードに切り換え、入力端子から到来するデータをメモリの同一のアドレスに書き込む。
アドレス発生器54は毎回このようなアドレスの列を発生する。各アドレス列はほぼ同一のアドレスを含む。しかし、直接連続するアドレス列内の順次のアドレスの順序は毎回相違する。例えば、擬似ランダム数列（X1,X2,X3...Xn）と正規の単調上昇数列（１、２、3...N）とを交互に使用することができる。これにより、順次のアドレス間の差のほぼ均等な分布を有するインタリーブを達成することができる。
２つの異なるアドレス列を交互に使用するだけとすることによりデインタリーブが簡単になる（同一の２つのアドレス列を用い、データアイテムをこれらのアイテムが読み出されたインタリーバ内のメモリ位置に対応するデインタリーバ内のメモリ位置に書き込むようにするだけでよい）。しかし、この方法は、多くの場合インタリーブが繰り返されるために伝送システムがシステマティック妨害を受けやすくなる欠点を有する。
このため、他の方法として、３以上のアドレス列を使用し、３以上の全アドレス後にのみ使用アドレス列のパターンを繰り返すようにすることができる。この目的のために、放送用において、一次合同数列を受信側のデインタリーバで使用するのが好ましい。その理由は、このような数列は簡単に実現することができるからである。送信側では、例えばROMを具えるインタリーバを使用し、ROMに受信側のデインタリーバが含む順列の逆の順列を含ませる。インタリーバにより実現される順列が与えられると、その逆順列は例えば数値的に計算することができる。互いに異なるアドレス列の反復パターン（単調上昇数列（１、２、３）を含む）をデインタリーバで使用する場合には、その逆順列はメモリROM内の限定された量のスペースを必要とするのみとなる。
異なるアドレス列を使用する場合には、受信側と送信側との間で同期を取り、デインタリーバが（インタリーバと逆に作用するように）アドレス列のパターンを正しい位相で開始しうるようにするのが好ましい。この目的のためには、符号化シンボルの以後の処理のためのマークヘッダ情報としても作用する送信同期信号を使用するのが好ましい。
図４は図２又は図３に示すインタリーバに使用するアドレス発生器54の一実施例を示す。このアドレス発生器54はレジスタ60を具え、その出力端子がこのアドレス発生器の出力端子と乗算器62の第１被乗数入力端子とに結合されている。この乗算器62の出力端子は加算器64の第１被加数入力端子に結合されている。この加算器64の出力端子はレジスタ60の入力端子に結合されている。このアドレス発生器は係数メモリ63及び被加数メモリ65を具え、それらの出力端子は乗算器62の第２被乗数入力端子及び加算器64の第２被加数入力端子にそれぞれ結合されている。
動作中、レジスタ60はメモリのためのアドレスXnを含む。乗算器62及び加算器64を用いて次のアドレスを次式に従って計算する。
Xn+1＝（aXn＋ｃ）mod M
ここで、Ｍはアドレス列の長さである。係数“a"及び被加数“c"はそれぞれ係数メモリ63及び被加数メモリ65から取り出される。順次のアドレス列間にメモリ63、65が信号を受信し、別の係数及び／又は被加数を乗算器及び加算器に供給するため、逐次異なるアドレス列を発生する。一つのアドレス列では、例えばａ＝１及びｃ＝１であり、単調に上昇するアドレス列を発生する。他のアドレス列では、ａを１に等しくしないで、既知の方法により、擬似ランダム数列を発生するように選択する（ｃはＭに対し互いに素であり、ａ−１はＭの全素数ｐに対するｐの倍数とし、例えばＭ＝45＝３＊３＊５の場合には、ａ−１は３と５の双方の倍数にする必要があり、Ｍが４の倍数である場合にはａ−１は４の倍数とする）。
ａ及びｃの複数の異なる有用な値を記憶することにより、対応する数の異なるアドレス列を発生させることができる。
“a"値は、（ａ−１）の二乗が“M"により割り切れるように、即ち（ａ−１）が“M"自体の少なくとも半分の各素因数含むように選択する（例えばＭ＝675＝３＊３＊３＊５＊５の場合には、（ａ−１）は45＝３＊３＊５にすることができ、一般に数個の素因数を有する大きなＭ値が必要とされ、１〜20のＭ値のうちＭ＝8,9,12,16,18のみが適格である）。（ａ−１）の二乗がＭで割り切れる特性を有する“a"値のみをアドレス発生に使用すると、式Xn+1＝（aXn＋ｃ）mod Mにより記述されるビットの任意の擬似ランダム順列を実現することができることは証明することができる。また、この場合にはインタリーブのためのアドレスも、デインタリーブのためのアドレスもこのような擬似ランダム順列を用いて実現することができることも確かめられた。従って、アドレスROMは不要である。これは、（ａ−１）の二乗がＭで割り切れる場合にのみ真実であることが確かめられた。この場合には、アドレスを式Xn+1＝（aXn＋ｃ）mod Mの実際の計算により計算する必要はない。その代わりに、Xn+1＝Xn＋vn mod m;Vn+1＝Vn＋d mod mを使用することができる。ここでｄ＝ｃ（ａ−１）、及びv0は（ａ−１）X0＋ｃに初期化される。（例えば、Ｍ＝100（＝２＊２＊５＊５）のときは、“a"は21（ａ−１＝４＊５）として選択することができ、且つｃ＝１とすることができる）。
乗算器及び加算器が演算するモジュラスＭを調整可能にすると、インタリーバ／デインタリーバを種々のブロック長間で簡単に切り換えることができる。
本発明は上述の実施例にのみ限定されるものではないこと明らかである。例えば、ビットに対し処理する代わりに、もっと大きなシンボルに対して処理することも、誤り訂正符号がこれらのシンボル内の孤立したランダム誤りをバースト形態のランダム誤りよりも良好に訂正しうる限り可能である。
更に、エンコーダにより発生されるビットの論理系列は必ずしも時間的に連続している必要はない。連続するビットにおける同時誤りが“非論理的に連続する”ビットにおける同時誤りより容易に訂正し得ない場合に、これらのビットは“論理的に連続”であるという。
内部周波数インタリーブは擬似ランダムビットインタリーブである。このインタリーブはブロック単位で行われ、即ち各OFDMシンボルのビットをバーストがランダム化されるように固定の方法で並べ換える。しかし、所定のOFDMシンボルのビットは他のOFDMシンボルからのビットと混合させない。
一実施例では、OFDMシンボルはＮ個の有用搬送波からなり（ここでＮ＝6361又は5937）、各シンボルは２、４又は６ビットの情報を含む。インタリーバの仕事はビタビ検出器の入力側におけるビットを相関除去することにある。
（デ）インタリーバは8192ビットの８倍のサイズを有するメモリ（RAM）とアドレスユニットからなる。アドレスユニットは16ビットのアドレスを発生し、このアドレスは下位の３ビットと上位の13ビットに区別することができる。上位の13ビットは特定のサブチャネルを決定し、下位の３ビットは所定のサブチャネルのどのビットかを決定する。このRAMがアドレスされる度に、その内容が読み出され、下流のデコーダに供給されるとともに、入力端子における次のビットが現在位置に書き込まれる。各サイクルにおいて、関連する全位置をアドレスする必要がある。下位の３ビットは（１シンボル当たりのビット数に応じて）関連する状態を周期的に通過するとともに、上位の13ビットは関連する全アドレスを特別の順序で発生するアルゴリズムにより発生される。
6361は素数であり、5937は３で割り切れるため、下位ビットアドレスは対にして発生させることができるため、１副搬送波当たり２ビットの情報に対し動作するアルゴリズムを決定し、このアルゴリズムを１シンボル当たりのビット数に応じて１回、２回又は３回使用し、各回ごとに異なる固定のオフセットを下位ビットに与えるようにすることができる。このようにすると、アドレスユニットが同一の状態になる前に、あらゆる環境の卞で、全てのビットをアドレスすることができる。
周期的インタリーバを発生させる一つの方法は、時刻ｔにおいてOFDMシンボル内の13上位ビットの連続するアドレスｘt,n（０≦ｎ≦Ｎ）を次式：
Ｘt,n＋１＝Ｘt,n＋ct mod N
に従って発生させる。ここで、ｘt,0＝０∀ｔ及びGCD（ｃt,N）＝１である。インクリメントctは時間ｔに依存する。周期的インタリーバに対しては、ct＝ct-1＊c0 mod Nを選択することができ、ここで、c0は実際に実現されるインタリーブ深さに対応する慎重に選択した初期インクリメントである。
以上要するに、本発明は、エンコーダ、インタリーバ、変調器、伝送チャネル、復調器、デインタリーバ及びデコーダを具える伝送システムに関するものである。エンコーダはデータブロックをデータアイテムの論理系列を含む誤り訂正符号に符号化するのに使用される。デコーダはエンコーダとデコーダとの間の伝送における誤りを訂正するために使用される。誤り訂正符号は論理系列内に同時に且つバースト状に発生す誤りに対してよりも同時に且つ孤立して発生する誤りに対して強いものとする。変調器は、同時に送信すべき複数の周波数チャネルを具える信号を発生するのに使用され、各周波数チャネルは一以上のデータアイテムを含み且つそれぞれのチャネルで変調されたグループに対応する。伝送チャネルは変調器と復調器との間に位置する。復調器はグループを再構成し、デコーダに供給する。インタリーバはデータアイテムをグループ間で分配し、論理系列と順次の周波数チャネル間の分配との間に擬似ランダム関係を導入する。デインタリーブバは、デコーダに供給する前に復調器により再構成されたグループから論理系列を再構成する。
この伝送システムは、インタリーバ及び／又はデインタリーバにより非単調一次合同数列による分配を実現すると、改善することができる。
この伝送システムは、インタリーバ及び／又はデインタリーバにデータアイテム用メモリと書込及び読出手段を設け、読出手段がメモリの次の位置からデータアイテムを読み出す前に書込手段がデータアイテムを丁度読み出されたメモリの位置に書き込み、論理系列が書き込まれる位置の順序が連続する論理系列ごとに相違するようにすると、更に改善することができる。
他の改善は、順序が少なくとも２つのブロックの周期で周期的に反復し、一つの単調に上昇又は下降する順序を発生する伝送システムに関連する。この場合にも、書込及び／又は読出手段は、係数及び被加数を用いて一次合同数列を形成するよう構成され且つ前記係数及び被加数を一つのブロックから他のブロックへ入れ換えるよう構成されたアドレス発生器を具えるものとすることができる。
このようにすると、情報を次のステップ；
・データを誤り訂正符号で符号化し、
・データを擬似ランダム数列に従ってインタリーブし、
・データを一連の周波数チャネルで変調し、一緒に訂正できないデータアイテムをインタリーブにより別々の周波数チャネルに配置させ、
・データを復調し、
・データをデインタリーブし、
・データを復号する、
ことにより伝送することができる。
図５は本発明による送信セクションの一実施例を示す。この送信セクションはメモリ72、プロセッサ76及び送信機78を接続するデータバス70及びアドレスバス71を含んでいる。エンコーダ74はデータバス70に結合されている。エンコーダ74はアドレス発生ユニット75を経てアドレスバス71に結合されている。
動作状態では、エンコーダ74はデータブロックを受信し、これをビットのシーケンスとして符号化する。各連続ビットをデータバス70に供給し、ビットの供給がアドレス発生器75に信号される。アドレス発生器75は擬似ランダム数列に従って各連続ビットに対し個別のアドレスを発生する。このアドレスはメモリ72のワード位置と該ワード位置内のビット位置の両方を示す。ワード位置はそのビットが割当てられたグループに対応し、ビット位置はそのグループ内のビットの位置に対応する。アドレス発生器75は、論理的に隣接するビットが異なるワード位置に実際上常に記憶されるようにする。これらのワード位置の間隔は零より大きくして、論理的に隣接するビットが非隣接ワード位置に入るようにするのが好ましい。
このアドレスがデータバスに供給され、ビットがこのビットに対しアドレス発生器75により発生されたアドレスに対応するメモリ72の位置に記憶される。こうしてデータブロック全体が誤り訂正符号で符号化され、メモリ72に記憶されると、プロセッサ76が開始する。プロセッサ76はメモリ72に記憶されたワードのFFTを計算する。この目的のために、プロセッサ76はワードをFFTアルゴリズムに必要とされる度に読み出す。この目的のためには、既知のFFTアルゴリズムを使用し、これによりメモリ72のワード位置を通常の方法で、即ちインタリーブ処理の知識を必要とすることなくアドレスすることができる。論理的に隣接するビットは実質的に常に異なるワード位置に記憶されているため、これらの隣接ビットはFFTの結果では異なる周波数チャネルで変調されている。この結果が送信機78により読み出され、伝送チャネル（図示せず）を経て伝送される。
図５に類似の構造を受信セクションに使用することができ、この場合には送信機78を受信機と置き換え、エンコーダ74をデコーダと置き換える。この場合には、受信機がワードをメモリ72に書き込み、プロセッサ76がこのワードについてFFTを実行する。アドレス発生器75が擬似ランダムデインタリーブを実行し、連続するワード／ビットアドレス対を発生してFFTの結果を１ビットづつ読み出し、デコーダで誤り訂正を実行する。
【図１】
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【図３】
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【図２】
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【図５】
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【図４】
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