(57)【特許請求の範囲】
【請求項１】
出力端（１）を有する電子回路（３１）の機能を検査するための検査回路（３３）において、少なくとも２つの抵抗要素（２１）が検査装置（３２）の１つの検査端子（２）に接続可能な共通の接続点（３）を有し、抵抗要素（２１）の接続点（３）とは反対側の端子（４）が検査すべき電子回路（３１）のそれぞれ１つの出力端（１）に接続可能であることを特徴とする電子回路の機能検査回路。
【請求項２】
抵抗要素（２１）を介して同一の接続点（３）に接続されている出力端（１）が検査中に、検査すべき電子回路（３１）が正常である場合には、同一の信号を有することを特徴とする請求項１記載の電子回路の機能検査回路。
【請求項３】
検査回路（３３）が集積回路技術の電子回路（３１）と一緒に構成されていることを特徴とする請求項１または２記載の電子回路の機能検査回路。
【請求項４】
検査回路（３３）が検査装置（３２）と一緒に構成されていることを特徴とする請求項１または２記載の電子回路の機能検査回路。
【請求項５】
検査回路（３３）が差し込み可能な板（３４）上に構成されていることを特徴とする請求項１または２記載の電子回路の機能検査回路。
【請求項６】
抵抗要素（２１）が能動抵抗を含んでいることを特徴とする請求項１ないし５の１つに記載の電子回路の機能検査回路。
【請求項７】
抵抗要素（２１）がトランジスタ要素であることを特徴とする請求項６記載の電子回路の機能検査回路。
【請求項８】
抵抗要素（２１）が受動抵抗を含んでいることを特徴とする請求項１ないし５の１つに記載の電子回路の機能検査回路。
【請求項９】
抵抗要素（２１）がオーム抵抗であることを特徴とする請求項８記載の電子回路の機能検査回路。
【請求項１０】
共通の接続点（３）を有する抵抗要素（２１）が同一の抵抗値を有することを特徴とする請求項１ないし９の１つに記載の電子回路の機能検査回路。
【請求項１１】
接続点（３）が別の抵抗要素（２２）を介して固定電位（４１）に接続されていることを特徴とする請求項１ないし１０の１つに記載の電子回路の機能検査回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、出力端を有する電子回路の機能を検査するための電子回路の機能検査回路に関する。
【０００２】
【従来の技術】
電子回路が無欠陥であることの検査はしばしば課せられる問題である。特に回路の製造プロセスに続いてこのような検査がしばしば実行される。多くの場合に、電子回路を１つの定義された状態にずらし、続いてその出力端における信号のみを考察し、電子回路の正常な機能の際に満足すべき限界値または目標値と比較するように、検査を制限することが望ましい。それに基づいて、電子回路の形式に応じて、電子回路全体の申し分のない機能に関する多かれ少なかれ保障された判定が可能である。
【０００３】
たとえば集積メモリモジュール、たとえばＲＡＭはメーカー側でこのような機能検査を受ける。その際に検査すべきメモリモジュールの各出力端は検査を実行する検査装置のそれぞれ１つの検査端子と接続される。続いて検査装置がメモリモジュールのメモリセルを書込み、また再び読出す。こうして検査される電子回路の誤機能が確認可能である。
【０００４】
上記の従来技術による電子回路の検査の際には、検査装置の検査端子の数が与えられると検査容量の制限が生ずる。即ち電子回路の検査すべき出力端の全数が検査装置の対応する検査端子の数を越えないときにのみ、１つの検査装置により１つの電子回路が完全に検査可能であり、または複数の電子回路が同時に検査可能である。検査容量の増大はより多数の対応する検査端子を有する１つの検査装置を使用するかまたは検査装置を追加することによってのみ可能である。
【０００５】
【発明が解決しようとする課題】
本発明の課題は、検査容量を高め、従って検査装置の与えられた検査端子数において検査すべき電子回路の最大スループットを高めることができ、しかも前記欠点を回避し得る電子回路の機能検査回路を見出すことである。
【０００６】
【課題を解決するための手段】
この課題を解決するため、本発明によれば、出力端を有する電子回路の機能を検査するための検査回路において、少なくとも２つの抵抗要素が検査装置の１つの検査端子に接続可能な共通の接続点を有し、抵抗要素の接続点とは反対側の端子が検査すべき電子回路のそれぞれ１つの出力端に接続可能である。
【０００７】
また本発明によれば、電子回路が検査すべき出力端に信号を与えられている状態にずらされる検査方法において、機能検査が、共通の接続点に現れる合成された信号に関して実行される。
【０００８】
１つまたは複数の電子回路の出力端が抵抗要素を介して抵抗要素の共通の接続点に接続可能であり、またこの接続点が検査装置の１つの検査端子に接続可能であることによって、より多数の出力端が同一の検査装置により同時に検査可能である。たとえば検査すべき電子回路のそれぞれ常に２つの出力端が抵抗要素を介して検査装置に接続されるならば、検査容量の倍増が行われ、それによって検査スループットの倍増が可能である。こうして検査装置の投資コストが低減され得る。
【０００９】
本発明の有利な構成は請求項２以降の請求項にあげられている。
【００１０】
使用される抵抗要素は能動抵抗（たとえば抵抗として接続されたトランジスタまたはサイリスタのようなトランジスタ要素）または受動抵抗（たとえばオーム抵抗）を含んでいてよい。
【００１１】
評価時点における検査に対して検査すべき電子回路の出力端における期待すべき出力信号がそれらの限界値（電位、電流の強さ、信号波形）を知られているならば、抵抗要素の相応の抵抗値設定により、共通の接続点に（従って検査装置の対応する検査端子に）現れる合成された信号に対する、上記の限界値に関して相対的限界値が評価時点で設定され得る。この相対的限界値の設定はさらに検査装置に接続されている接続点と固定電位たとえば接地電位との間に別の抵抗要素を挿入することにより行うことができる。図４で後述するように、共通の接続点に現れる合成された信号が相対的限界値を上回るかまたは下回る場合、検査装置は検査される電子回路の欠陥を決定する。
【００１２】
従来の検査装置が使用され、検査回路が検査すべき電子回路と検査装置との間、たとえばメモリ要素と検査装置との間の接続ケーブル中に挿入されるか、または従来から検査のために使用される検査ソケットつまり差し込み板上に設置されると特に有利である。こうして、費用がごくわずかですみ、また検査回路のその後の変更が特に容易に可能である。他方において、検査装置または検査すべき電子回路におけるわずかな構造的変更により、検査装置または検査すべき電子回路にも抵抗要素の配置が可能である（後述する図３または図４参照）。
【００１３】
本発明は、アナログ回路の検査のためにもディジタル回路の検査のためにも適している。本発明は、同種の出力端を検査するのに、またランダムアクセスメモリ（ＳＲＡＭ、ＤＲＡＭ、ＦＲＡＭ）または不揮発性メモリ（ＥＰＲＯＭ）を有する集積回路を検査するのに特に良く適している。さらに、検査すべき電子回路の出力端は双方向性（入力／出力端子）であってよい。
【００１４】
等しい抵抗値を有し共通の接続点を有する抵抗要素が使用されると、同種の出力端において本発明による検査回路を用いないで個々の出力端を検査する際と等しい検査鋭度（検査の精度）が達成可能である。
【００１５】
使用すべき抵抗要素に対する抵抗値の決定の際には最大許容可能な電流が検査すべき電子回路の出力端ごとに考慮に入れられなければならない。検査目的で検査回路とならんで別のオーム性または容量性負荷が出力端に接続されることが可能である。その際に最大可能な電流の計算にあたっては抵抗要素を通る電流のほかにこれらの付加された負荷を通る電流も考慮に入れられなければならない。
【００１６】
検査回路を用いて同種の出力端を有するＤＲＡＭが検査される場合に、各２つの出力端の共通の検査の際にたとえば各６８Ωのオーム性抵抗要素を使用し得ることが実証されている。
【００１７】
共通の接続点を有する抵抗要素の少なくとも１つ（しかし全部ではない）が０Ωのオーム性抵抗を有する短絡要素であることが可能である。
【００１８】
本発明による検査回路は、複数の電子回路の出力端を、それらが検査装置の共通の検査端子に接続可能であるように、抵抗要素を介して共通の接続点に接続することを可能にする。その際に検査すべき電子回路はそれぞれ１つの出力端のみを有し得る。
【００１９】
【実施例】
以下、図面により本発明を一層詳細に説明する。図面は略図であり、本発明にとって不可欠な部分のみに限定して示されている。
【００２０】
図１は検査ソケット３４つまり差し込み可能な板または類似物の上に位置し得る検査回路３３を示す。検査回路３３は４つの抵抗要素２１を有し、それらのうちそれぞれ２つは接続点３を介して互いに接続されている。機能検査を実行するため接続点３は検査装置３２の検査端子２に接続可能である。抵抗要素２１の接続点３とは反対側の端子４は検査すべき電子回路３１の出力端１に接続可能である。出力端１は同時に電子回路３１の入力端でもあってよい。図１中の実施例では検査回路３３と電子回路３１および検査装置３２との間の接続が形成されている。機能検査は接続点３に現れる合成された電位信号Ｓに関して実行される。
【００２１】
抵抗要素２１としてオーム抵抗を使用することは有利である。しかし、抵抗要素２１として、抵抗として接続されたトランジスタを使用することも可能である。
【００２２】
特に、抵抗要素２１を介して共通の接続点３に接続されている出力端１が評価時点ｔ1 （図４参照）で正常に機能する電子回路３１においてほぼ同一の電位の出力電位信号を有するならば、共通の接続点３を有する抵抗要素２１が同一の抵抗値を有することが望ましい。すなわち、その場合には正常な電子回路３１において接続点３にも、従って検査装置３２の検査端子２にも同一の電位を有する合成された電位信号Ｓが現れる。
【００２３】
図１において、２つの出力端１に正常機能時の同一の正常電位信号が生じている際には抵抗要素２１を経て電流が出力端１間に流れないので、接続点３には出力端１と同一の正常電位が現れる。それに対して、２つの出力端１の例えば一方が異常機能のために誤った電位信号を有している際には電流が一方の出力端１の電位と他方の出力端１の電位との電位差に応じて２つの抵抗要素２１を経て２つの出力端１間を流れ、接続点３には抵抗要素２１の電圧降下により正常電位の際とは異なった異常電位が現れる。それゆえ、図４を用いて後述するように、接続点３の電位、従って検査装置３２の検査端子２の電位を電位しきい値ＶHIGHと比較することによって、１つの検査端子２を用いて２つの出力端１の機能検査が同時に可能になる。
【００２４】
図２では検査回路３３は検査すべき電子回路３１の構成部分である。後者つまり電子回路３１は集積回路技術で構成されていてよい。符号３１ａは電子回路３１の検査すべき部分である。検査回路３３は共通の接続点３を有する３つの抵抗要素２１を有する。抵抗要素２１の端子４は検査すべき電子回路３１の各１つの出力端と電気的に接続されている。接続点３は検査装置３２の検査端子２に接続可能である。この接続は図２中の実施例において形成されている。
【００２５】
さらに、図２中の検査回路３３は、接続点３と固定の電位４１、この場合には接地電位との間に接続されている別の抵抗要素２２を有する。この別の抵抗要素２２は抵抗要素２１と共に分圧器を形成する。抵抗要素２１および別の抵抗要素２２の適当な抵抗値設定により、たとい個々の出力端１の出力電位信号に対する限界値が互いに異なるとしても、共通の接続点３（従って検査装置３２の対応する検査端子２）に現れる合成された電位信号Ｓに対して、出力端１における出力電位信号の限界値に関して相対的な限界値を評価時点ｔ1で予め定めることが可能である。
【００２６】
図２において、各出力端１からは当該出力端の電位を各分圧器の抵抗値で割った電流が別の抵抗要素２２を通って流れる。それゆえ、別の抵抗要素２２には３つの出力端１，１，１から流れ出る３つの電流の総和の電圧降下が生じ、この電圧降下が接続点３の電位となって現れる。３つの出力端１，１，１が正常に機能している際に別の抵抗要素２２の電圧降下として現れる接続点３の電位を正常電位とする。それに対して、正常に機能しないで誤った異常電位信号を有する異常な出力端１が存在する場合、その異常な出力端１から流れ出る電流は正常な際とは異なった値となり、それゆえ別の抵抗要素２２に生じる３つの電流の総和の電圧降下も正常な際とは異なった値となり、その結果別の抵抗要素２２の電圧降下として現れる接続点３の電位も正常な際とは異なった異常電位となる。それゆえ、接続点３の電位、従って検査装置３２の検査端子２の電位を電位しきい値（図４参照）と比較することによって、その電位が正常電位または異常電位であるかが分かり、１つの検査端子２を用いて３つの出力端１の機能検査が同時に可能になる。
【００２７】
図３は検査装置３２により２つの電子回路３１を同時に検査するための本発明の１つの実施例を示す。検査回路３３はこの実施例では検査装置３２の構成部分である。符号３２ａは、検査回路３３とは異なる検査装置３２の部分である。各電子回路３１の２つの出力端１はそれぞれ抵抗要素２１の各端子４に接続可能である。この接続は図３の実施例において形成された。同一の電子回路３１に接続されている抵抗要素２１は共通の接続点３を有する。接続点３は検査装置３２の各１つの検査端子２に接続可能である。
【００２８】
図４は検査の実施の際に接続点３の１つに、従ってこれと接続すべき検査装置３２の検査端子２に生じ得る合成された電位信号Ｓの可能な経過の概要を示す。時間ｔを横軸にとって電位経過Ｕが示されている。基礎となっている実施例に対して、検査すべき電子回路３１は集積メモリモジュール、たとえばＤＲＡＭであり、その出力端１に評価時点ｔ1で正常な機能の際に論理“１”状態に相当する電位を有する電位信号が生じていると仮定される。さらに、メモリモジュール３１の２つの出力端１は、図１の実施例の場合のように、抵抗要素２１を介して共通の接続点３に、またこの接続点３は検査装置３２の検査端子２の１つに接続されていると仮定される。さらに、抵抗要素２１が同一の抵抗値を有することが仮定される。出力端１に同一の電位信号が生じている場合には、抵抗要素２１を経て電流が出力端１の間を流れることなしに、接続点３に同じく同一の電位信号が現れる。
【００２９】
図４中でＶHIGHは、電位信号が評価時点ｔ1で検査装置３２により論理“１”として認識される電位範囲の下側しきい値を示す。ＶLOWは論理“０”値が対応付けられる電位範囲の上側しきい値である。時点ｔ0 で出力端１は高抵抗状態に位置している（トライステート）。それらが能動化されると、出力端１における電位信号が時点ｔ1までにビルドアップする。時点ｔ1は、接続点３に接続されている検査端子２に現れている合成された電位信号Ｓが検査装置３２により評価され得る最も早い可能な評価時点である。
【００３０】
先に書込まれたアドレス指定されたメモリセルの読出しの際には、正常なメモリモジュール３１では評価時点ｔ1で出力端１にＶHIGHよりも大きい電位を有する電位信号が生ずる。これらの電位信号はこれらの出力端１と抵抗要素２１を介して接続されている接続点３に、従って検査端子２に、同じくＶHIGHよりも大きい電位Ｖ1を有する合成された電位信号Ｓを生じさせる。
【００３１】
それに対して、評価時点ｔ1で、共通の接続点３を有する出力端１に生じている一方または双方の電位信号が誤りを有していると、それらの電位はＶHIGHよりも小さい。これらの電位信号は検査端子２に同じくＶHIGHの下側に位置する電位Ｖ2を有する合成された電位信号Ｓを生じさせる。
【００３２】
従って、図１において、接続点３の電位信号Ｓが電位Ｖ1である際には電位しきい値ＶHIGHよりも大きいので電位Ｖ1を正常電位と看做し、出力端１，１は正常に機能していると判断できる。それに対して、接続点３の電位信号Ｓが電位Ｖ2である際には電位しきい値ＶHIGHよりも小さいので電位Ｖ2を異常電位と看做し、出力端１，１の一方または双方が異常に機能していると判断できる。
【００３３】
メモリモジュール３１が論理“０”値の読出しに関して検査されると、検査は、接続点３においてＶLOWよりも小さい電位Ｖ3を有する信号が確認される場合と等価に、メモリモジュール３１の正常な機能を明らかにする。
【００３４】
こうして、接続点３または検査端子２における合成された信号Ｓを検査することによりメモリモジュール３１の正常な機能が検査され得る。
【図面の簡単な説明】
【図１】  本発明の１つの実施例の概略回路図。
【図２】  本発明の他の実施例の概略回路図。
【図３】  本発明の別の実施例の概略回路図。
【図４】  本発明における共通の接続点における可能な信号経過を示す線図。
【符号の説明】
１    出力端
２    検査装置の検査端子
３    共通の接続点
４    抵抗要素の端子
２１、２２    抵抗要素
３１  電子回路
３２  検査装置
３３  検査回路
【図１】
0003677343.tif 000002
【図２】
0003677343.tif 000003
【図３】
0003677343.tif 000004
【図４】
0003677343.tif 000005