(57)【特許請求の範囲】
【請求項１】
メモリセルがマトリクス状に配置されたメモリセルアレイと，
前記メモリセルアレイの行方向を制御するため前記メモリセルアレイの各行に備えられたワード線と，
前記メモリセルアレイの列方向を制御するため前記メモリセルアレイの各列に備えられたビット線と，
前記各ビット線に対応して備えられたラッチ回路と，
前記メモリセルに電圧を印加するためのアレイソース線と，
前記ビット線を流れる電流を感知して電圧変換して増幅するセンスアンプと，
を備えた半導体記憶装置のプログラム方法であって：
プログラム動作とベリファイ動作とを繰り返すことにより，前記メモリセルアレイにデータを記憶させる第１工程と；
前記センスアンプで電圧変換され増幅された前記各メモリセルのデータを前記ラッチ回路で保持する第２工程と；
前記ラッチ回路で保持された前記各メモリセルのデータから，ホットエレクトロン注入によるイレース動作が必要な前記メモリセルを判断する第３工程と；
前記ホットエレクトロン注入によるイレース動作が必要と判断されたメモリセルに対してのみ，ホットエレクトロン注入に必要な電圧を印加する第４工程と；
を含み，
前記第２工程は，前記ワード線にベリファイ動作時に印加される電圧よりも低い電圧を印加する工程を含み，
前記第３工程は，前記メモリセルのしきい値電圧が，前記ベリファイ動作時に印加される電圧よりも低い電圧以下である場合に，前記ホットエレクトロン注入によるイレース動作が必要であると判断し，
前記第４工程は，前記アレイソース線に基準電圧を印加する工程と；前記ホットエレクトロン注入によるイレース動作が必要なメモリセルに接続される前記ビット線に前記ホットエレクトロン注入に必要な電圧を印加する工程と；
を含むことを特徴とする，半導体記憶装置のプログラム方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，半導体記憶装置のプログラム方法にかかり，特に，フローティングゲートを有し，電気的にプログラム可能な半導体記憶装置のプログラム方法に関する。
【０００２】
【従来の技術】
電気的にプログラム可能な半導体記憶装置においては，デプレション化したメモリセルや，しきい値電圧が０Ｖに接近したマージンのないメモリセル（以下，これらのメモリセルを「デプレション化メモリセル」という。）の存在による同一ビット線上の誤読み出しを防止する必要がある。このデプレション化したメモリセルの存在による同一ビット線上の誤読み出しを防止するため，メモリセルの特性に合わせてプログラムとベリファイとを重ねていく方法が数多く提案されている。
【０００３】
従来の一般的なＦＮ（Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ）トンネル電流（以下，「ＦＮ電流方式」という。）を利用した半導体記憶装置のプログラム方法を，図５〜図７を参照しながら説明する。まず，従来のプログラム方法が適用される半導体記憶装置２００を，図５を参照しながら説明する。なお，説明の便宜上，図５には，２行３列のメモリセル２１１，２１２，２１３，２１４，２１５，２１６と，それに対応する構成要素のみを示している。
【０００４】
半導体記憶装置２００は。図５に示したように，メモリセルがマトリクス状に配置されたメモリセルアレイ２１０と，メモリセルアレイ２１０の行方向を制御するためメモリセルアレイ２１０の各行に備えられたワード線２２０（２２１，２２２）と，メモリセルアレイ２１０の列方向を制御するためメモリセルアレイ２２０の各列に備えられたビット線２３０（２３１，２３２，２３３）と，各ビット線２３０に対応して備えられたラッチ回路２４０（２４１，２４２，２４３）と，メモリセルに電圧を印加するためのアレイソース線２５０と，を備えて構成されている。ラッチ回路２４０は，３つのトランジスタＴ１，Ｔ２，Ｔ３と，２つのインバータ素子Ｉ１，Ｉ２とを含んで構成されている。
【０００５】
上述のように構成される半導体記憶装置２００のプログラム方法を，図６を参照しながら説明する。
まず，半導体記憶装置２００に対し，ユーザからデータがロードされる（ステップＳ２１）。データロードは，ラッチ回路２４０のノードＶａにトランジスタＴ１を介して期待値を入力する動作であり，期待値「０」はノードＶａに０Ｖを，期待値「１」はノードＶａにＶＣＣレベルをラッチさせる。
【０００６】
次いで，任意単位ブロック内すべてのメモリセルに対し，ワード線２３，２４に正電位を印加し，共通ウェル及びアレイソース線２６へ負電位を印加して，しきい値電圧を一旦上昇させるイレース動作を行う（ステップＳ２２）。
【０００７】
次いで，期待値が「０」であるメモリセルに対してのみ，ノードＶｂからトランジスタＴ２，Ｔ３を介して，ビット線１３０へ正電位を印加し，ワード線２２０に負電位を印加して，しきい値電圧を降下させるプログラム動作を行う（ステップＳ２３）。
【０００８】
次いで，ステップＳ２１のデータロード動作にてユーザから一時保持される期待値と，その情報によりステップＳ２２でプログラムされたメモリセルのデータとを読み出して比較するベリファイ動作を行う（ステップＳ２４）。
【０００９】
ブロック内すべてのメモリセルのデータが期待値と同様と判断されるまで，ステップＳ２３におけるプログラム動作とステップＳ２４におけるベリファイ動作とを繰り返し実行する。このようにしてしきい値電圧を徐々に降下させることによりプログラム動作を正常に終了させる（ステップＳ２５）。
【００１０】
ところで，メモリセルのデータの読み出しの際に，読み出しを行いたいメモリセルと同一のビット線上に，デプレション化メモリセルが存在する場合を考える。例えば，ワード線２２１が選択ワード線であり，ワード線２２１上のメモリセル２１１のデータを読み出そうとしたとき，同一ビット線２３１上のメモリセル２１４がデプレション化メモリセルであると，非選択ワード線２２２のゲート電圧は０Ｖであるので，メモリセル２１４を介してアレイソース線２５０からビット線２３１へ電流が流れ込み読み出されてしまう誤読み出しが発生する。
【００１１】
そこで，デプレション化メモリセルによる誤読み出しを防止するために，プログラム終了後に，再びＦＮ電流方式によるイレース動作を実施する（ステップＳ２６）。なお，ステップＳ２６におけるイレース動作を，ステップＳ２２におけるイレース動作と区別して，セカンドイレース動作と称し，ＦＮ電流方式によるセカンドイレース動作を，ＦＮセカンドイレース動作と称する。ＦＮセカンドイレース動作は，ステップＳ２２におけるイレース動作とは印加電圧条件もしくは時間を変化させた弱いイレース動作であり，所定のブロック内のすべてのメモリセルのしきい値電圧を若干上昇させるために行う。以上の工程を経て，自動プログラムが終了する。
【００１２】
【発明が解決しようとする課題】
しかしながら，上述のプログラムベリファイ動作では，デプレション化メモリセルを防いだり，しきい値電圧のばらつきを抑えるためには，プログラム時間を短くして，緻密なプログラムベリファイ動作の繰り返しが必要となる。このように，従来のプログラム方法では，プログラム時間が増大するという問題点があった。
【００１３】
また，図７は，（Ａ）ＦＮセカンドイレース動作を実施する前と，（Ｂ）ＦＮセカンドイレース動作を実施した後の，しきい値電圧とビット数との関係を示したものである。上述のＦＮセカンドイレースによるデプレション化メモリセルの救済方法では，所定のブロック内のすべてのメモリセルのしきい値電圧を上昇させなければならない。電気的にプログラム可能な半導体記憶装置では，ワード線とメモリセルウェルが共通であるため，メモリセルのイレース動作を選択的に行うことができないためである。このため，プログラム後のデプレション化メモリセル（図７（Ａ）の符号ａ）を救済するためには，図７（Ｂ）の符号ｃに示したように，デプレション化していないメモリセルのしきい値電圧をも上昇させなくてはならない。このしきい値電圧の上昇により，メモリセルの電流の低下に起因するアクセスタイムの低下や，プログラム後のメモリセルのしきい値電圧マージン不足などの問題点が生じていた。
【００１４】
本発明は，従来の半導体記憶装置のプログラム方法が有する上記問題点に鑑みてなされたものであり，本発明の目的は，メモリセル電流の低下に起因するアクセスタイムの低下や，プログラム後のメモリセルのしきい値電圧マージン不足を解消することの可能な，新規かつ改良された半導体記憶装置のプログラム方法を提供することである。
【００１５】
また，本発明の他の目的は，プログラム時間の増大を防止することの可能な，新規かつ改良された半導体記憶装置のプログラム方法を提供することである。
【００１６】
【課題を解決するための手段】
上記課題を解決するため，本発明によれば，メモリセルがマトリクス状に配置されたメモリセルアレイと，メモリセルアレイの行方向を制御するためメモリセルアレイの各行に備えられたワード線と，メモリセルアレイの列方向を制御するためメモリセルアレイの各列に備えられたビット線と，各ビット線に対応して備えられたラッチ回路と，メモリセルに電圧を印加するためのアレイソース線と，ビット線を流れる電流を感知して電圧変換して増幅するセンスアンプとを備えた半導体記憶装置のプログラム方法が提供される。
【００１７】
そして，プログラム動作とベリファイ動作とを繰り返すことにより，メモリセルアレイにデータを記憶させる第１工程と；センスアンプで電圧変換され増幅された各メモリセルのデータをラッチ回路で保持する第２工程と；ラッチ回路で保持された各メモリセルのデータから，ホットエレクトロン注入によるイレース動作が必要なメモリセルを判断する第３工程と；ホットエレクトロン注入によるイレース動作が必要と判断されたメモリセルに対してのみ，ホットエレクトロン注入に必要な電圧を印加する第４工程と；を含むことを特徴とする。
【００１８】
かかる方法によれば，メモリセルのデータから，ホットエレクトロン注入によるイレース動作（以下，「ＣＨＥセカンドイレース動作」という。）が必要なメモリセル（デプレション化メモリセル）を判断する工程を含み，デプレション化メモリセルに対してのみ，ＣＨＥセカンドイレース動作を実施することができる。このため，デプレション化していないメモリセルのしきい値電圧の上昇を防ぐことができるので，メモリセルの電流の低下に起因するアクセスタイムの低下や，プログラム後のメモリセルのしきい値電圧マージン不足などの問題点を解消することが可能である。
【００１９】
さらに，第２工程は，ワード線にベリファイ動作時に印加される電圧よりも低い電圧を印加する工程を含み，第３工程は，メモリセルのしきい値電圧が，ベリファイ動作時に印加される電圧よりも低い電圧以下である場合に，ホットエレクトロン注入によるイレース動作が必要であると判断する。
【００２０】
かかるプログラム方法によれば，ＣＨＥセカンドイレースが必要なメモリセルを判断する際に，ベリファイ動作時に印加される電圧よりも低い電圧を印加し，しきい値電圧の下限を制御している。すなわち，プログラムベリファイ動作によってしきい値電圧の上限を制御し，ＣＨＥセカンドイレース動作によってしきい値電圧の下限を制御している。このため，プログラムベリファイ動作によってしきい値電圧の上限及び下限を制御する従来のプログラム方法に比べて，しきい値電圧を緻密に制御する必要がなく，プログラムベリファイ動作の繰り返し回数を減らすことができ，プログラム時間の増大を防止することが可能である。
【００２２】
さらに，第４工程は，アレイソース線に基準電圧（接地レベル，０Ｖ）を印加する工程と，ホットエレクトロン注入によるイレース動作が必要なメモリセルに接続されるビット線にホットエレクトロン注入に必要な電圧を印加する工程とを含む。かかるプログラム方法によれば，余分な正電位を排除することができ，さらに，ＣＨＥセカンドイレース動作に必要な正電位を円滑に供給することが可能である。
【００２３】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる半導体記憶装置のプログラム方法の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００２４】
（第１の実施の形態）
まず，本発明の実施の形態にかかるプログラム方法が適用される半導体記憶装置１００を，図１を参照しながら説明する。なお，説明の便宜上，図１には，２行３列のメモリセル１１１，１１２，１１３，１１４，１１５，１１６と，それに対応する構成要素のみを示している。
【００２５】
半導体記憶装置１００は，図１に示したように，メモリセルがマトリクス状に配置されたメモリセルアレイ（メモリマトリクスとも称される。）１１０と，メモリセルアレイ１１０の行方向を制御するためメモリセルアレイ１１０の各行にに備えられたワード線１２０（１２１，１２２）と，メモリセルアレイ１１０の列方向を制御するためメモリセルアレイ１２０の各列に備えられたビット線１３０（１３１，１３２，１３３）と，各ビット線１３０に対応して備えられたラッチ回路１４０（１４１，１４２，１４３）と，メモリセルに電圧を印加するためのアレイソース線１５０と，ビット線１３０を流れる電流を感知して電圧変換して増幅するセンスアンプ１６０と，を備えて構成されている。
【００２６】
メモリセルアレイ１１０は，図２に示したように，各メモリセルがフローティングゲートＦＧを有するトランジスタにより構成されており，メモリセルのウェルがすべてのメモリセルに対して共通の構造を有する（共通ウェルＷＥＬＬ）。なお，図２に示したメモリセルアレイ１１０の構造は一例にすぎず，本発明はこれに限定されるものではない。
【００２７】
ラッチ回路１４０は，図１に示したように，３つのトランジスタＴ１，Ｔ２，Ｔ３と，２つのインバータ素子Ｉ１，Ｉ２とを含んで構成されている。インバータＩ１，Ｉ２の間のノードＶａには，後述のデータロードの際に，トランジスタＴ１を介して期待値が入力される。また，ノードＶｂは，トランジスタＴ２，Ｔ３を介してビット線１３０に接続されており，後述のイレース動作，プログラム動作の際に所定の電圧が印加される。
【００２８】
上述のように構成される半導体記憶装置１００のプログラム方法を，図３を参照しながら説明する。
まず，半導体記憶装置１００に対し，ユーザからデータがロードされる（ステップＳ１１）。データロードは，ラッチ回路１４０のノードＶａにトランジスタＴ１を介して期待値を入力する動作であり，期待値「０」はノードＶａに０Ｖを，期待値「１」はノードＶａにＶＣＣレベルをラッチさせる。
【００２９】
次いで，任意単位ブロック内すべてのメモリセルに対し，ワード線１２０に正電位を印加し，共通ウェルＷＥＬＬ及びアレイソース線１５０へ負電位を印加して，しきい値電圧を一旦上昇させるイレース動作を行う（ステップＳ１２）。
【００３０】
次いで，期待値が「０」であるメモリセルに対してのみ，ノードＶｂからトランジスタＴ２，Ｔ３を介して，ビット線１３０へ正電位を印加し，ワード線１２０に負電位を印加して，しきい値電圧を降下させるプログラム動作を行う（ステップＳ１３）。例えば，メモリセル１１１の期待値が「０」である場合には，対応するビット線１３１へ正電位を印加し，対応するワード線１２１に負電位を印加して，メモリセル１１１のしきい値電圧を降下させる。
【００３１】
次いで，ステップＳ１１のデータロード動作にてユーザから一時保持される期待値と，その情報によりステップＳ１２でプログラムされたメモリセルのデータとを読み出して比較するベリファイ動作を行う（ステップＳ１４）。ワード線１２０に印加される電圧は，例えば，データ読み出し時の電圧が３．０Ｖで，ベリファイ動作時の電圧が２．４Ｖである。
【００３２】
ブロック内すべてのメモリセルのデータが期待値と同様と判断されるまで，ステップＳ１３におけるプログラム動作とステップＳ１４におけるベリファイ動作とを繰り返し実行する。このようにしてしきい値電圧を徐々に降下させることにより，プログラム動作を終了させる（ステップＳ１５）。ここまでの工程は，上述の従来のプログラム方法と実質的に同様である。
【００３３】
本実施の形態では，プログラム終了後に，メモリセルのデータ読み出し動作，及び，ホットエレクトロン注入方式のセカンドイレース動作（以下，「ＣＨＥセカンドイレース動作」という。）を実施する（ステップＳ１６〜Ｓ１７）。そして，かかるメモリセルのデータ読み出し動作，及び，ＣＨＥセカンドイレース動作を行うことにより，デプレション化したメモリセルを選択的にイレースすることを特徴としている。
【００３４】
まず，メモリセルのデータ読み出し動作（ステップＳ１６）について説明する。なお，書き込みブロックをメモリセル１１１，１１２，１１３とし，ワード線１２１が選択されるものとして説明する。
【００３５】
まず，データを読み出すメモリセルの対応するワード線１２１に，ベリファイ動作時に印加される電圧よりも低い正電圧ＶＶＭを印加する。例えば，ベリファイ動作時の電圧を２．４Ｖとすると，正電圧ＶＶＭを１．０Ｖとすることができる。読み出されたデータは，センスアンプ１６０で電圧変換され増幅された後，ラッチ回路１４０に転送され，保持される。読み出したデータが「０」のとき，すなわち，メモリセル１１１のしきい値電圧が正電圧ＶＶＭ以下である場合には，ラッチ回路１４０内のノードＶａは０Ｖとなる。以下，同様のデータ読み出し動作をメモリセル１１２，１１３に対しても行う。
【００３６】
上述のデータ読み出し動作によれば，ラッチ回路１４０内のメモリセルのデータ，すなわちノードＶａの値により，ＣＨＥセカンドイレース動作が必要なメモリセルを判断することができる。すなわち，読み出したデータが「０」であれば，そのメモリセルはデプレション化メモリセルであり，ＣＨＥセカンドイレース動作が必要であると判断し，読み出したデータが「１」であれば，デプレション化メモリセルではなく，ＣＨＥセカンドイレース動作が必要でないと判断することができる。
【００３７】
次いで，ＣＨＥセカンドイレースが必要と判断されたメモリセル，すなわち，デプレション化メモリセルに対してのみＣＨＥセカンドイレース動作を実行する（ステップＳ１７）。
【００３８】
本実施の形態では，アレイソース線１５０にホットエレクトロン注入に必要な正電圧を印加し，デプレション化メモリセルに接続されるビット線１３０に０Ｖを印加する。この際，ビット線１３０への電圧の印加は，そのビット線１３０に接続されたラッチ回路１４０内のノードＶｂに０Ｖを印加し，トランジスタＴ２，Ｔ３を介することで，ビット線１３０に０Ｖを印加することができる。
【００３９】
図４は，（Ａ）ＣＨＥセカンドイレース動作を実施する前と，（Ｂ）ＣＨＥセカンドイレース動作を実施した後の，しきい値電圧とビット数との関係を示したものである。上述のように，本実施の形態によれば，プログラム後のデプレション化メモリセル（図４（Ａ）の符号ａ）に対してのみＣＨＥセカンドイレース動作を実施することができる。このため，図４（Ｂ）の符号ｂに示したように，デプレション化していないメモリセルのしきい値電圧の上昇を防ぐことができる。このため，メモリセルの電流の低下に起因するアクセスタイムの低下や，プログラム後のメモリセルのしきい値電圧マージン不足などの問題点を解消することができる。
【００４０】
また，ＣＨＥセカンドイレースが必要なメモリセルを判断する際に，ベリファイ動作時に印加される電圧よりも低い電圧ＶＶＭを印加し，しきい値電圧の下限を制御している。すなわち，プログラムベリファイ動作によってしきい値電圧の上限を制御し，ＣＨＥセカンドイレース動作によってしきい値電圧の下限を制御している。このため，プログラムベリファイ動作によってしきい値電圧の上限及び下限を制御する従来のプログラム方法に比べて，しきい値電圧を緻密に制御する必要がなく，プログラムベリファイ動作の繰り返し回数を減らすことができ，プログラム時間の増大を防止することが可能である。
【００４１】
（第２の実施の形態）
本実施の形態にかかる半導体記憶装置のプログラム方法について説明する。なお，本発明の実施の形態にかかるプログラム方法は，上記第１の実施の形態にかかるプログラム方法を応用したものであり，ＣＨＥセカンドイレース動作に必要な電位の供給方式を変更したものである。本実施の形態にかかるプログラム方法が適用される半導体記憶装置の構成は，実質的に図１，図２に示したものと同様であり，プログラム方法の流れについても，実質的に図３に示したものと同様であるため，以下では，第１の実施の形態との変更点のみについて説明する。
【００４２】
上記第１の実施の形態は，ＣＨＥセカンドイレース動作時（ステップＳ１７）に，アレイソース線１５０にホットエレクトロン注入に必要な正電圧を印加し，デプレション化メモリセルに接続されるビット線１３０に０Ｖを印加した場合について説明したが，本実施の形態は，アレイソース線１５０に０Ｖを印加し，デプレション化メモリセルに接続されるビット線１３０にホットエレクトロン注入に必要な電圧を印加することを特徴としている。
【００４３】
このように，本実施の形態においても上記第１の実施の形態と同様に，プログラム後のデプレション化メモリセルに対してのみＣＨＥセカンドイレース動作を実施することができるので，デプレション化していないメモリセルのしきい値電圧の上昇を防ぐことができる。このため，メモリセルの電流の低下に起因するアクセスタイムの低下や，プログラム後のメモリセルのしきい値電圧マージン不足などの問題点を解消することができる。
【００４４】
さらに，すべてのメモリセルに共通のアレイソース線１５０に０Ｖを印加するように変更したことで，第１の実施の形態と比べて，余分な正電位を排除することができる。
【００４５】
また，レイアウト構成上，アレイソース線１５０はアクティブで繋げることが一般的であるので，メタルで構成されるビット線１３０の方が寄生抵抗や容量成分が少ない。本実施の形態では，ラッチ回路１４０内のノードＶｂにホットエレクトロン注入に必要な正電圧を印加するように変更したことで，寄生抵抗や容量成分が少ない分，ＣＨＥセカンドイレース動作に必要な正電位を円滑に供給することができる。
【００４６】
以上，添付図面を参照しながら本発明にかかる半導体記憶装置のプログラム方法の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００４７】
例えば，上記実施の形態では，データ読み出し時の電圧レベルを３．０Ｖ，ベリファイ動作時の電圧レベルを２．４Ｖ，正電圧ＶＶＭを１．０Ｖとして説明したが，これらの電圧レベルは一例にすぎず，本発明はこれに限定されない。データ読み出し時の電圧レベル及びベリファイ動作時の電圧レベルは，半導体記憶装置の規格等により適宜設定することができる。また，正電圧ＶＶＭについても，ＣＨＥセカンドイレース動作に要する時間としきい値電圧のばらつきとを比較考量して，適宜設定することができる。
【００４８】
【発明の効果】
以上説明したように，本発明によれば，プログラム後のデプレション化メモリセルに対してのみＣＨＥセカンドイレース動作を実施することができる。このため，デプレション化していないメモリセルのしきい値電圧の上昇を防ぐことができるので，メモリセルの電流の低下に起因するアクセスタイムの低下や，プログラム後のメモリセルのしきい値電圧マージン不足などの問題点を解消することが可能である。
【００４９】
また，プログラムベリファイ動作の繰り返し回数を減らすことができ，プログラム時間の増大を防止することが可能である。
【００５０】
さらに，余分な正電位を排除することができ，さらに，ホットエレクトロン注入によるイレース動作に必要な正電位を円滑に供給することができる。
【図面の簡単な説明】
【図１】発明の実施の形態にかかるプログラム方法が適用される半導体記憶装置を示す説明図である。
【図２】図１の半導体記憶装置のメモリセルアレイの構造を示す説明図である。
【図３】発明の実施の形態にかかるプログラム方法の流れを示す説明図である。
【図４】メモリセルのしきい値電圧とビット数との関係を示す説明図であり，図４（Ａ）はＣＨＥセカンドイレース動作を行う前のものであり，図４（Ｂ）はＣＨＥセカンドイレース動作を行った後のものである。
【図５】従来のプログラム方法が適用される半導体記憶装置を示す説明図である。
【図６】従来のプログラム方法の流れを示す説明図である。
【図７】メモリセルのしきい値電圧とビット数との関係を示す説明図であり，図７（Ａ）はＦＮセカンドイレース動作を行う前のものであり，図７（Ｂ）はＦＮセカンドイレース動作を行った後のものである。
【符号の説明】
１００  半導体記憶装置
１１０  メモリセルアレイ
１１１，１１２，１１３，１１４，１１５，１１６  メモリセル
１２０（１２１，１２２）  ワード線
１３０（１３１，１３２，１３３）  ビット線
１４０（１４１，１４２，１４３）  ラッチ回路
１５０  アレイソース線
１６０  センスアンプ
Ｔ１，Ｔ２，Ｔ３  トランジスタ
Ｉ１，Ｉ２  インバータ素子
ＦＧ  フローティングゲート
ＷＥＬＬ  メモリセルウェル（共通ウェル）
【図１】
0003607851.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003607851.tif 000008