(57)【特許請求の範囲】
【請求項１】
半導体基板上に第１絶縁膜を形成する工程と、
上記第１絶縁膜に溝を形成する工程と、
上記溝の内壁に第１導電膜を形成する工程と、
上記溝内を第２導電膜で充填する工程と、
上記第２導電膜の表面を所定の厚みだけエッチングすると同時に上記第１導電膜を上記第２導電膜のエッチング量よりも多くエッチングして上記第１絶縁膜との段差を形成する工程と、
上記段差部を第２絶縁膜で充填する工程と
を具備したことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１絶縁膜に溝を形成した後に、この溝の側壁に第３絶縁膜からなるスペーサを形成する工程をさらに具備したことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板上に形成された第１絶縁膜と、
上記第１絶縁膜に形成された溝と、
上記溝の上部を除いた内周面に上記溝を完全に埋め込まない程度の厚みに形成された第１導電膜と、
上記第１導電膜上に設けられ、上面が上記溝の側壁上に位置する上記第１導電膜の上面よりも高く、かつ、上記第１絶縁膜の表面よりも低くなるように形成された第２導電膜と、
上記溝を完全に埋め込むように上記溝内にのみ形成された第２絶縁膜と
を具備したことを特徴とする半導体装置。
【請求項４】
前記第２導電膜が高融点金属からなる請求項３に記載の半導体装置。
【請求項５】
前記第１導電膜がバリアメタルからなる請求項３に記載の半導体装置。
【請求項６】
前記第１絶縁膜が酸化シリコンからなりかつ前記第２絶縁膜が窒化シリコンからなる請求項３に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えばダイナミックＲＡＭのセル構造に係り、特にビット線の上方にメモリセルキャパシタをビット線に対して自己整合的に形成するＳＴＣ（Ｓｔａｃｋｅｄ  Ｃａｐａｃｉｔｏｒ  ）型の半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体記憶装置、特にＤＲＡＭの微細化において、リソグラフィ技術における解像度の目覚ましい進歩によって、線幅及び間隔が増々縮小されている。しかしながら、合わせ精度の改善は解像度の進歩に追い付けず、合わせズレ対策が重要度を増している。
【０００３】
合わせズレ対策の一つとして、コンタクトホールと配線のボーダレスを実現した技術に、例えば、「Ｃ．Ｗ．Ｋａａｎｔａ  ｅｔ  ａｌ．  ”Ｄｕａｌ  Ｄａｍａｓｃｅｎｅ：  Ａ  ＵＬＳＩ  Ｗｉｒｉｎｇ  Ｔｅｃｈｎｏｌｏｇｙ“，ＶＭＩＣ，  ｐｐ．１４４−１５２，１９９１  」記載の技術がある。また、この技術をＤＲＡＭのビット線コンタクトとビット線に応用したものに、「Ｄ．Ｋｅｎｎｅｙ  ｅｔ  ａｌ．”Ａ  Ｂｕｒｉｅｄ−Ｐｌａｔｅ  Ｔｒｅｎｃｈ  Ｃｅｌｌ  ｆｏｒ  ６４−Ｍｂ  ＤＲＡＭ  “，ＶＬＩＳ  Ｔｅｃｈ．  Ｓｙｍｐ，  ｐｐ．１４−１５，１９９２」記載のメモリセルがある。
【０００４】
また、ＳＴＣ型キャパシタを用いたセルにおいては、メモリセルキャパシタをビット線に対して自己整合的に形成する技術として、例えば、「Ｍ．Ｆｕｋｕｍｏｔｏ  ｅｔ  ａｌ，  ”Ｓｔａｃｋｅｄ  ｃａｐａｃｉｔｏｒ  ｃｅｌｌ  ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  １６Ｍ  ＤＲＡＭ  ｕｓｉｎｇ  ｄｏｕｂｌｅ  ｓｅｌｆ−ａｌｉｇｎｅｄ  ｃｏｎｔａｃｔｓ  “，  ＥＳＳＤＥＲＣ  ９０，  ｐｐ．４６１−４６４，１９９０  」記載のメモリセルが提案されている。
【０００５】
以下、図９を用いて、上記Ｄｕａｌ  Ｄａｍａｓｃｅｎｅ技術を説明する。
まず、下層配線１０１上に、平坦化された層間絶縁膜１０２を形成する。次に、層間絶縁膜１０２上に、コンタクトホールパターン１０３を有する第１のレジスト１０４と、上層配線パターン１０５を有する第２のレジスト１０６を形成する（図９（ａ））。次に、上記レジスト１０４、１０６をマスクに、層間絶縁膜１０２を選択的にエッチングし、コンタクトホール１０７を形成する（図９（ｂ））。次に、露出している第１のレジスト１０４を一部除去し、上層配線パターン１０８を形成する（図９（ｃ））。このとき、第２のレジスト１０６も第１のレジスト１０４の膜厚に応じて表面が除去される。次に、層間絶縁膜１０２を選択的にエッチングし、コンタクトホール１０９及び上層配線パターン１１０を形成する（図９（ｄ））。次に、メタル１１１を堆積し、コンタクトホール１０９及び上層配線パターン１１０を完全に埋め込む（図９（ｅ））。次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  ）法を用いてメタル１１１をエッチバックし、上層配線１１２を形成すると共に表面を平坦化する（図９（ｆ））。
【０００６】
【発明が解決しようとする課題】
ところで、このＤｕａｌ  Ｄａｍａｓｃｅｎｅ技術を、ＳＴＣ型キャパシタを用いたセルに応用した場合、メモリキャパシタをビット線に対して自己整合的に形成することができないという問題があった。
【０００７】
すなわち、メモリキャパシタを形成するためには、層間絶縁膜１０２に対し、半導体基板に形成されたソース、ドレイン拡散層の表面に通じる自己整合コンタクトホールを形成する必要がある。しかし、上層配線１１２は表面が露出しているために、層間絶縁膜１０２をエッチングしてコンタクトホールを形成する際に上層配線１１２が露出されてしまうからである。そのためには、図１０に示すように、予め上層配線１１２上にエッチングマスクとなる絶縁膜１１３を形成した後にコンタクトホール１１４を形成しなければならない。しかし、この場合には自己整合コンタクトホールとはならず、合わせ余裕を見て、上層配線１１２から所定の距離だけ離してコンタクトホール１１４を形成しなければならないため、配線間隔が大きくなり、微細化は困難である。
【０００８】
この発明は上記のような事情を考慮してなされたものであり、その目的は、ビット線に対して自己整合的に形成されるコンタクトホールを有する半導体装置及びその製造方法を提供することである。
【０００９】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板上に第１絶縁膜を形成する工程と、上記第１絶縁膜に溝を形成する工程と、上記溝の内壁に第１導電膜を形成する工程と、上記溝内を第２導電膜で充填する工程と、上記第２導電膜の表面を所定の厚みだけエッチングすると同時に上記第１導電膜を上記第２導電膜のエッチング量よりも多くエッチングして上記第１絶縁膜との段差を形成する工程と、上記段差部を第２絶縁膜で充填する工程とを具備している。
【００１０】
本発明の半導体装置は、半導体基板上に形成された第１絶縁膜と、上記第１絶縁膜に形成された溝と、上記溝の上部を除いた内周面に上記溝を完全に埋め込まない程度の厚みに形成された第１導電膜と、上記第１導電膜上に設けられ、上面が上記溝の側壁上に位置する上記第１導電膜の上面よりも高く、かつ、上記第１絶縁膜の表面よりも低くなるように形成された第２導電膜と、上記溝を完全に埋め込むように上記溝内にのみ形成された第２絶縁膜とを具備している。
【００２９】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態を説明する。
図１（ａ）〜（ｅ）はこの発明の第１の実施の形態に係る半導体装置の製造方法を工程順に示す断面図ある。
【００３０】
まず、半導体基板上に形成された酸化シリコン膜１に、周知のリソグラフィ法及びＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法を用いて溝２を形成する。次に、上記溝２を完全に埋め込まない程度の厚みに、ＴｉＮまたはＷＮ等のバリアメタル３をスパッタリング法を用いて全面に堆積し、続いて高融点金属膜、例えばタングステン膜４をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ）法を用いて全面に堆積し、溝２を完全に充填する。そして、次にＣＭＰ法を用いて酸化シリコン膜１が露出するまでタングステン膜４及びバリアメタル３を削り、表面を平坦化すると同時にタングステン膜４からなる配線層を形成する。その後、ＲＩＥ法を用いてタングステン膜４及びバリアメタル３を選択的にエッチングし、段差５を形成する（図１（ａ））。
【００３１】
次に窒化シリコン膜６をＣＶＤ法を用いて全面に堆積して段差５を充填した後、続いて、ＣＭＰ法を用いて窒化シリコン膜６を削り、表面を平坦化する（図１（ｂ））。
【００３２】
これまでの工程により、半導体基板上に形成された酸化シリコン膜１には溝２が形成され、この溝２の内周面にはこの溝２を完全に埋め込まない程度の厚みのバリアメタル３が形成され、上記バリアメタル３上には、溝２を途中まで埋め込むようにタングステン膜４が形成され、さらにタングステン膜４上には溝２を完全に埋め込むような窒化シリコン膜６が形成される。
【００３３】
このような方法によれば、従来のＤａｍａｓｃｅｎｅ  技術では達成し得なかった自己整合コンタクトを形成する上で必要になる、配線層直上の絶縁膜（窒化シリコン膜６）が形成される。
【００３４】
次に、溝２に直交するライン／スペースパターンを用いてフォトレジスト７を形成し、このフォトレジスト７及び窒化シリコン膜６に対して選択比の高い条件を用いて酸化シリコン膜１をＲＩＥ法によりエッチングし、コンタクトホール８を自己整合的に形成する（図１（ｃ））。
【００３５】
次に、フォトレジスト７を除去し、全面に窒化シリコン膜を堆積した後、全面をＲＩＥ法を用いてエッチバックし、コンタクトホール８の側壁に窒化シリコン膜からなるサイドウォール９を形成する（図１（ｄ））。
【００３６】
次にバリアメタル１０及びタングステン膜１１を順次堆積し、コンタクトホール８を充填する。次に、ＣＭＰ法を用いて酸化シリコン膜１及び窒化シリコン膜６が露出するまでタングステン膜１１及びバリアメタル１０を削り、表面を平坦化する（図１（ｅ））。
【００３７】
このような方法を用いることで、  Ｄａｍａｓｃｅｎｅ配線（タングステン膜４）に対して自己整合的に、この  Ｄａｍａｓｃｅｎｅ配線に隣接するコンタクトを形成することができる。従って、  Ｄａｍａｓｃｅｎｅ配線を採用した半導体装置において、  Ｄａｍａｓｃｅｎｅ配線相互間にコンタクトを設ける場合に、コンタクトを設ける際の余分な位置合わせ余裕を取る必要がないので、  Ｄａｍａｓｃｅｎｅ配線相互の間隔を十分に小さくすることができ、集積化する際のチップサイズの縮小化を図ることができる。
【００３８】
なお、このようにして製造された半導体装置において、上記タングステン膜４からなる配線層はメモリセルのビット線として使用され、このビット線に隣接して形成されたコンタクトはメモリセルのストレージノードコンタクトとして使用される。
【００３９】
次にこの発明の第２の実施の形態に係る半導体装置の製造方法を図２（ａ）〜（ｅ）を用いて説明する。
上記第１の実施の形態に係る半導体装置の製造方法において、酸化シリコン膜１をエッチングしてコンタクトホール８を形成する際に、酸化シリコン膜１のエッチングは、窒化シリコン膜６に対して選択比の高い条件を用いて行っている。しかし、このエッチング選択比は有限の値であるから、窒化シリコン膜６自体も僅かにエッチングされる。このとき、エッチング条件のゆらぎ、膜厚のゆらぎ等によって、ある確率でスペーサである窒化シリコン膜６がエッチングされ、短絡が生じる場合がある。この短絡の過程を詳細に調べると、配線層の肩の部分で生じることが分かっている。そこで、この第２の実施の形態に係る半導体装置では、上記配線層の肩の部分で生じる短絡を防止するようにしたものである。
【００４０】
すなわち、前記第１の実施の形態の方法と同様に、まず、半導体基板上に形成された酸化シリコン膜１に、周知のリソグラフィ法及びＲＩＥ法を用いて溝２を形成し、次に、上記溝２を完全に埋め込まない程度の厚みに、バリアメタル３をスパッタリング法を用いて全面に堆積し、続いて高融点金属膜、例えばタングステン膜４をＣＶＤ法を用いて全面に堆積し、溝２を完全に充填する。
【００４１】
その後、Ｃｌ２  系のガスを用いたＲＩＥ法でタングステン膜４及びバリアメタル３を選択的にエッチングし、段差５を形成する。このとき、Ｃｌ２  系のガスに対して、タングステンよりもチタン化合物（ＴｉＮ）の方がエッチングレートが速いため、配線層の上部両側にバリアメタル３の膜厚に対応した浅い溝１２が形成される（図２（ａ））。
【００４２】
この後は、前記第１の実施の形態の方法と同様に、窒化シリコン膜６をＣＶＤ法を用いて全面に堆積して段差５を充填し、次に、ＣＭＰ法を用いて窒化シリコン膜６を削り、表面を平坦化し（図２（ｂ））、さらに溝２に直交するライン／スペースパターンを用いてフォトレジスト７を形成して酸化シリコン膜１をＲＩＥ法によりエッチングし、コンタクトホール８を自己整合的に形成し（図２（ｃ））、フォトレジスト７を除去した後に、全面に窒化シリコン膜を堆積し、全面をＲＩＥ法を用いてエッチバックし、コンタクトホール８の側壁に窒化シリコン膜からなるサイドウォール９を形成し（図２（ｄ））、続いてバリアメタル１０及びタングステン膜１１を順次堆積し、コンタクトホール８を充填する。そしてさらに、ＣＭＰ法を用いて酸化シリコン膜１及び窒化シリコン膜６が露出するまでタングステン膜１１及びバリアメタル１０を削り、表面を平坦化する（図２（ｅ））。
【００４３】
このような方法によれば、配線層の肩の部分の窒化シリコン膜を溝２の側壁の部分よりも厚く形成することができるので、前記のような短絡が生じる確率を著しく低減することができ、高歩留まり、高信頼性の半導体装置を製造することができる。
【００４４】
図３（ａ）〜（ｆ）はこの発明の第３の実施の形態に係る半導体装置の製造方法を工程順に示す断面図ある。
まず、半導体基板上に形成された酸化シリコン膜１に、周知のリソグラフィ法及びＲＩＥ法を用いて溝２を形成する。次に、上記溝２を完全に埋め込まない程度の厚みで、全面に窒化シリコン膜を堆積し、続いて全面をＲＩＥ法を用いてエッチバックし、溝２の側壁に窒化シリコン膜からなるサイドウォール１３を形成する（図３（ａ））。
【００４５】
続いて、上記溝２を完全に埋め込まない程度の厚みに、ＴｉＮまたはＷＮ等のバリアメタル３をスパッタリング法を用いて全面に堆積し、続いて高融点金属膜、例えばタングステン膜４をＣＶＤ法を用いて全面に堆積し、溝２を完全に充填する。次にＣＭＰ法を用いて酸化シリコン膜１が露出するまでタングステン膜４及びバリアメタル３を削り、表面を平坦化すると同時にタングステン膜４からなる配線層を形成する。その後、ＲＩＥ法を用いてタングステン膜４及びバリアメタル３を選択的にエッチングし、段差５を形成する（図３（ｂ））。この際、前記第２の実施の形態の方法と同様に、タングステン膜４よりもバリアメタル３の方がエッチングレートが速くなる条件でエッチングを行い、配線層の上部両側にバリアメタル３の膜厚に対応した浅い溝を形成するようにしてもよい。
【００４６】
次に窒化シリコン膜６をＣＶＤ法を用いて全面に堆積して段差５を充填し、続いて、ＣＭＰ法により窒化シリコン膜６を削り、表面を平坦化する（図３（ｃ））。
【００４７】
これまでの工程により、半導体基板上に形成された酸化シリコン膜１には溝２が形成され、この溝２の側壁には窒化シリコン膜からなるサイドウォール１３が形成され、さらに溝２の内周面にはこの溝２を完全に埋め込まない程度の厚みのバリアメタル３が形成され、上記バリアメタル３上には、溝を２を途中まで埋め込むようにタングステン膜４が形成され、さらにタングステン膜４上には溝２を完全に埋め込むような窒化シリコン膜６が形成される。
【００４８】
このような方法によれば、第１の実施の形態の場合と同様に、従来のＤａｍａｓｃｅｎｅ  技術では達成し得なかった自己整合コンタクトを形成する上で必要になる、配線層直上の絶縁膜（窒化シリコン膜６）が形成される。
【００４９】
次に、溝２に直交するライン／スペースパターンを用いてフォトレジスト７を形成し、このフォトレジスト７及び窒化シリコン膜６に対して選択比の高い条件を用いて酸化シリコン膜１をＲＩＥ法によりエッチングし、コンタクトホール８を自己整合的に形成する（図３（ｄ））。
【００５０】
次に、フォトレジスト７を除去し、全面に窒化シリコン膜を堆積した後、全面をＲＩＥ法を用いてエッチバックし、コンタクトホール８の側壁に窒化シリコン膜からなるサイドウォール９を形成する（図３（ｅ））。このサイドウォール９を構成する窒化シリコン膜の形成に際し、第１の実施の形態の方法では溝の内部に形成されたバリアメタル３に接して窒化シリコン膜が形成される。メタル上に堆積した窒化シリコン膜は、絶縁膜上に堆積した窒化シリコン膜より膜質が劣化することが知られている。この実施の形態では溝の側壁に予め窒化シリコン膜からなるサイドウォール１３が形成されるために、このような劣化を引き起こすことなくサイドウォール９を形成することができる。もちろん、サイドウォール１３の形成に際しても、絶縁膜（酸化シリコン膜１）上への堆積であるために、劣化を引き起こすことはない。
【００５１】
この後はバリアメタル１０及びタングステン膜１１を順次堆積し、コンタクトホール８を充填し、ＣＭＰ法を用いて酸化シリコン膜１及び窒化シリコン膜６が露出するまでタングステン膜１１及びバリアメタル１０を削り、表面を平坦化する（図３（ｆ））。
【００５２】
このような方法を用いることで、  Ｄａｍａｓｃｅｎｅ配線（タングステン膜４）に対して自己整合的に、この  Ｄａｍａｓｃｅｎｅ配線に隣接するコンタクトホール８を形成することができる。しかも、この実施の形態では、膜質の良いサイドウォール１３を形成することができるという効果が得られる。
【００５３】
次にこの発明の第４の実施の形態を図４（ａ）〜（ｄ）、図５（ａ）〜（ｃ）、図６（ａ）〜（ｄ）、図７（ａ）〜（ｆ）及び図８を用いて説明する。
この第４の実施の形態は、この発明をＳＴＣ型ＤＲＡＭセルのビット線及びストレージノードコンタクトの製造方法に適用したものであり、図４（ａ）〜（ｄ）及び図５（ａ）〜（ｃ）は使用されるマスクパターンを、図６（ａ）〜（ｄ）、図７（ａ）〜（ｆ）及び図８は工程途中の図４（ａ）〜（ｄ）及び図５（ａ）〜（ｃ）中の各断面をそれぞれ示している。
【００５４】
まず、図４（ａ）に示すアクティブ領域パターン２１を用いて、周知のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法で、Ｐ型シリコン半導体基板３１の表面に素子分離酸化膜３２を形成する（図６（ａ））。
【００５５】
次に、半導体基板３１の表面にゲート酸化膜３３を形成した後、ポリシリコン膜３４、タングステンシリサイド膜３５及び窒化シリコン膜３６を順次堆積し、図４（ｂ）に示すゲート電極パターン２２を用いてゲート電極をパターニングする。続いて、ゲート電極をマスクにＮ型不純物をイオン注入し、ソース／ドレイン拡散層３７を形成する（図６（ｂ））。
【００５６】
次に、ゲート電極の側壁に窒化シリコン膜３８を形成した後、全面に酸化シリコン膜３９を堆積し、ＣＭＰ法を用いて窒化シリコン膜３６が露出するまで酸化シリコン膜３９を削り、表面を平坦化する（図６（ｃ））。
【００５７】
次に、図４（ｃ）に示すポリプラグパターン２３を用いて、窒化シリコン膜３６、３８に対して高選択な条件で酸化シリコン膜３９をエッチングし、ゲート電極に自己整合的にコンタクトホール４０を形成する。次に、全面にポリシリコン膜４１を堆積し、コンタクトホール４０を完全に埋め込み、その後、ＣＭＰ法で窒化シリコン膜３６及び酸化シリコン膜３９が露出するまでポリシリコン膜４１を削り、表面を平坦化する（図６（ｄ））。
【００５８】
次に、全面に酸化シリコン膜４２を形成し、図４（ｄ）に示すビット線コンタクトパターン２４を用いて、コンタクトホール４３を形成する（図７（ａ）、  （ｂ））。
【００５９】
次に、図５（ａ）に示すビット線パターン２５を用いて、周知の  Ｄａｍａｓｃｅｎｅ法で上記酸化シリコン膜４２に溝を形成し、その後、窒化シリコン膜４４をその溝が埋まらない程度の膜厚で堆積し、続いて全面をＲＩＥ法を用いてエッチバックし、溝の側壁に窒化シリコン膜４４からなるサイドウォールを形成する。次に、バリアメタル４５及びタングステン膜４６を堆積して溝を充填する。次に、ＣＭＰ法を用いて酸化シリコン膜４２が露出するまでタングステン膜４６及びバリアメタル４５を削り、表面を平坦化すると同時にタングステン膜４６からなるビット線を形成する。その後、ＲＩＥ法を用いてタングステン膜４６及びバリアメタル４５を選択的にエッチングして前記第１〜第３の実施の形態と同様の段差を形成する。次に、窒化シリコン膜４７を堆積してこの段差を充填し、その後、ＣＭＰ法を用いて、酸化シリコン膜４２が露出するまで窒化シリコン膜４７を削り、表面を平坦化する（図７（ｃ）、（ｄ））。
【００６０】
次に、図５（ｂ）に示すストレージノードコンタクトパターン２６を用いて、窒化シリコン膜４７に対して選択比の高い条件を用いて酸化シリコン膜４２をＲＩＥ法によりエッチングし、コンタクトホール４８を形成する。次に、窒化シリコン膜４９を堆積し、全面を同様のＲＩＥ法を用いてエッチバックし、コンタクトホール４８の側壁に窒化シリコン膜４９からなるサイドウォールを形成する。次に、バリアメタル５０及びタングステン膜５１を順次堆積し、コンタクトホール４８を充填する。次に、ＣＭＰ法を用いて酸化シリコン膜４２及び窒化シリコン膜４７が露出するまでタングステン膜５１及びバリアメタル５０を削り、表面を平坦化する（図７（ｅ）、（ｆ））。
【００６１】
次に、キャパシタの下部電極となるルテニウム膜５２をスパッタリング法で堆積し、図５（ｃ）に示すストレージノードパターン２７を用いて、ルテニウム膜５２からなるストレージノード電極を形成する。続いて、キャパシタ絶縁膜であるＢＳＴＯ（バリウム・ストロンチウム・チタンオキサイド）膜５３及び上部電極となるルテニウム膜５４を堆積し、メモリキャパシタが形成される（図８）。これ以降は、周知の方法で配線層を形成し、ＤＲＡＭが完成する。
【００６２】
このような方法によって製造されたＤＲＡＭは、ビット線コンタクトとビット線のボーダーレス化を実現できると共に、ストレージノードコンタクトとビット線の自己整合も可能となり、微細化が図れ、メモリセルのビット単価を大幅に低減することができる。
【００６３】
なお、この実施の形態において、キャパシタの下部電極及び上部電極をルテニウム膜を用いて形成する場合について説明したが、ルテニウム膜の他に例えば白金膜等が使用できる。
【００６４】
【発明の効果】
以上説明したように、この発明によれば、ビット線に対して自己整合的に形成されるコンタクトホールを有する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体装置の製造方法を工程順に示す断面図。
【図２】この発明の第２の実施の形態に係る半導体装置の製造方法を工程順に示す断面図。
【図３】この発明の第３の実施の形態に係る半導体装置の製造方法を工程順に示す断面図。
【図４】この発明の第４の実施の形態に係る半導体装置の製造方法で使用されるマスクを示す図。
【図５】この発明の第４の実施の形態に係る半導体装置の製造方法で使用されるマスクを示す図。
【図６】上記第４の実施の形態に係る半導体装置の製造方法を工程順に示す断面図。
【図７】図６に続く製造工程を示す断面図。
【図８】図７に続く製造工程を示す断面図。
【図９】従来の半導体装置の製造方法を工程順に示す断面図。
【図１０】図９に続く断面図。
【符号の説明】
１…酸化シリコン膜、２…溝、３…バリアメタル、４…タングステン膜、５…段差、６…窒化シリコン膜、７…フォトレジスト、８…コンタクトホール、９…サイドウォール、１０…バリアメタル、１１…タングステン膜、１２…浅い溝、１３…サイドウォール、２１…アクティブ領域パターン、２２…ゲート電極パターン、２３…ポリプラグパターン、２４…ビット線コンタクトパターン、２５…ビット線パターン、２６…ストレージノードコンタクトパターン、２７…ストレージノードパターン、３１…Ｐ型シリコン半導体基板、３２…素子分離酸化膜、３３…ゲート酸化膜、３４…ポリシリコン膜、３５…タングステンシリサイド膜、３６…窒化シリコン膜、３７…ソース／ドレイン拡散層、３８…窒化シリコン膜、３９…酸化シリコン膜、４０…コンタクトホール、４１…ポリシリコン膜、４２…酸化シリコン膜、４３…コンタクトホール、４４…窒化シリコン膜、４５…バリアメタル、４６…タングステン膜、４７…窒化シリコン膜、４８…コンタクトホール、４９…窒化シリコン膜、５０…バリアメタル、５１…タングステン膜、５２…ルテニウム膜、５３…ＢＳＴＯ膜、５４…ルテニウム膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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