(57)【特許請求の範囲】
【請求項１】
複数のそれぞれ異なる基準電圧を出力する基準電圧発生部と、
前記基準電圧発生部から出力される複数の基準電圧を低い電圧から順次、基準電圧選択信号に基づいてメモリセルの制御ゲートに出力するスイッチング部と、
前記各基準電圧が印加されるごとに、メモリセルのオン/オフだけを検出するセンシング部と、
前記センシング部から出力されるメモリセルのオンを検出した信号と前記基準電圧選択信号中の最上位の基準電圧選択信号とを入力し、そのいずれもが入力されないとき外部から印加されるメインクロック信号を出力するクロック信号制御部と、
前記クロック信号制御部から出力されるメインクロック信号の入力ごとに所定の順序で前記基準電圧選択信号を作成し、前記スイッチング部に前記基準電圧選択信号を送って基準電圧を出力させるとともに、メインクロック信号をカウントしてそのカウント値を出力する制御部と、
前記センシング部から出力されるメモリセルのオンを検出した信号に応じてメインクロック信号のカウントを停止したときに前記制御部から出力される前記カウント値をラッチし、カウント値を出力するラッチ部と、
を備えることを特徴とする多重ビットメモリセルのデータのセンシング装置。
【請求項２】
前記制御部は、前記クロック信号制御部から出力されるメインクロック信号をカウントして前記スイッチング部の基準電圧選択信号の出力を制御するリングカウンタと、
前記クロック信号制御部から出力されるメインクロック信号をカウントしてそのカウント値を出力するｍビットカウンタと、
で構成されることを特徴とする請求項１に記載の多重ビットメモリセルのデータのセンシング装置。
【請求項３】
前記制御部は、前記リングカウンタの代わりに、前記ｍビットカウンタのカウンタ値をデコーディングして前記スイッチング部の基準電圧選択信号の出力を制御するデコーダで構成されることを特徴とする請求項２に記載の多重ビットメモリセルのデータのセンシング装置。
【請求項４】
前記スイッチング部は、前記制御部の基準電圧選択信号のうち最上位基準電圧選択信号を除いた基準電圧選択信号の入力により、前記基準電圧発生部から出力される複数の基準電圧をそれぞれ順次にスイッチングする複数のトランジスタと、
前記制御部の最上位基準電圧選択信号、前記センシング部の出力信号、外部のリセット信号を論理和演算して出力するＯＲゲートと、
前記ＯＲゲートの出力信号に基づいて前記複数個のトランジスタから出力端に出力される基準電圧を接地するトランジスタと、
で構成されることを特徴とする請求項１に記載の多重ビットメモリセルのデータのセンシング装置。
【請求項５】
前記スイッチング部は、複数個のトランジスタの代わりに、複数個のパストランジスタで構成されることを特徴とする請求項４に記載の多重ビットメモリセルのデータのセンシング装置。
【請求項６】
前記クロック信号制御部は、前記制御部の最上位基準電圧選択信号とセンシング部の出力信号とを論理和演算して反転出力するＮＯＲゲートと、
スタート信号、外部メインクロック信号、前記ＮＯＲゲートの出力信号を論理積演算して前記制御部にメインクロック信号を出力するＡＮＤゲートと、で構成されることを特徴とする請求項１に記載の多重ビットメモリセルのデータのセンシング装置。
【請求項７】
前記ラッチ部は、前記制御部の最上位基準電圧選択信号を一定の時間遅延させる遅延器と、
前記遅延器の出力信号と前記センシング部の出力信号とを論理合演算して出力するＯＲゲートと、
前記ＯＲゲートの出力信号をクロック信号として、前記制御部のｍビットカウンタから出力されるカウント値をラッチさせて出力する複数のプリッププロップと、
で構成されることを特徴とする請求項１に記載の多重ビットメモリセルのデータのセンシング装置。
【請求項８】
外部からメインクロック信号を入力する段階と、
前記メインクロック信号に基づいてカウントして、そのカウント値を出力する段階と、
それぞれ値の異なる複数の基準電圧をメインクロック信号に同期して、電圧値の順にメモリセルの制御ゲートに印加する段階と、
前記基準電圧がメモリセルに印加されるごとに、メモリセルのオン/オフだけをセンシングして出力する段階と、
前記センシング部の出力が変化する時点を検出してメインクロック信号を遮断する段階と、
メインクロック信号の遮断に基づいて前記カウント値をラッチし、ラッチされたカウント値をメモリセルのプログラムデータとして出力する段階と、
を備えることを特徴とする多重ビットメモリセルのデータのセンシング方法。
【請求項９】
基準電圧は、メモリセルがｎビットでプログラムされる場合、２n−１個を用意し、低電圧から高電圧の順に出力することを特徴とする請求項８に記載の多重ビットメモリセルのデータのセンシング方法。
【請求項１０】
最高基準電圧をメモリセルに印加しても、前記センシング部の出力が変化する時点が検出されないと、前記カウント値の最高値をメモリセルのプログラムデータとして出力する段階を更に備えることを特徴とする請求項８に記載の多重ビットメモリセルのデータのセンシング方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に記憶された情報を読み出す装置及び方法に関するもので、特に２以上の多重レベルでプログラムされたメモリセルの記憶データを読み出すセンシング装置及び方法に関するものである。
【０００２】
【従来の技術】
一般に、半導体メモリ素子は、記憶された情報を消し、再び新たな情報を記憶することのできる揮発性メモリ素子と、一度記憶された情報を永久に保存する非揮発性メモリ素子とに大別される。揮発性メモリ素子としてはデータの書き込み及び読み出しの可能なＲＡＭがあり、非揮発性メモリ素子としてはＲＯＭとＥＰＲＯＭ及びＥＥＰＲＯＭがある。非揮発性メモリ素子中のＲＯＭは、一旦情報が記憶されると、再びプログラムすることができないメモリ素子であり、ＥＰＲＯＭとＥＥＰＲＯＭは、記憶された情報を消去し、再びプログラムして記憶させることができる素子である。
ここで、ＥＰＲＯＭとＥＥＰＲＯＭは、情報をプログラムする動作は同一であるが、記憶された情報を消去する方法が異なる。すなわち、ＥＰＲＯＭは紫外線を利用して記憶された情報を消去し、ＥＥＰＲＯＭは電気的に記憶された情報を消去する。
メモリ素子を分類すると上述の通りであるが、情報化が発展するに伴い、メモリの容量の大きいものが追求されている。すなわち大容量のメモリ素子が要求されるようになった。その大容量のメモリとしてＤＲＡＭが現在最も広く使われている。しかし、ＤＲＡＭは、一定容量以上の蓄積キャパシタを必要とし、そのキャパシタは蓄積された電荷が少しずつ減少するので、一定の周期でリフレッシュ動作を行わなければならないという欠点を有している。それで、ＤＲＡＭの代わりに、リフレッシュ動作の必要ないＥＥＰＲＯＭが絶えず研究されて来た。
【０００３】
ＥＥＰＲＯＭをデータ蓄積メディアとして使用しようとするとき、最大の問題点は前記メモリのビット当たり値段が非常に高いということである。他のメモリ素子と同様に、ＥＥＰＲＯＭメモリ素子も１つのメモリセルに“１”又は“０”のデータの一方だけを記録するので、集積度がメモりセルの個数と一対一の対応関係にある。値段の高いという問題を解決するために集積度を高める研究が行われ、最近はいわゆる多重ビットセルが提案され、多くの研究がなされている。多重ビットメモリセルとは、１つのメモリセルに２ビット以上のデータを記憶することにより、メモリセルのサイズを小さくしなくても、データの貯蔵集積度を高くすることができる記憶素子である。このような多重ビットメモリセルは、セル当たり多段階のしきい値電圧レベルでプログラムされている。すなわち、セル当たり２ビットのデータを記憶するためには、２2 ＝４、すなわち４段階のしきい値電圧レベルで各セルがプログラムされている。この各セルのしきい値電圧レベルは、論理的に００、０１、１０、１１の各ロジック状態に対応させる。この多重メモリセルにおいて、より一層多いしきい値電圧レベルをプログラムしてセル当たりビット数を増加させるためには、しきい値電圧レベルを正確に調節してばらつきを減少させるべきである。そして、この多段階でプログラムされたデータを迅速かつ正確に読みとることができなければならない。
【０００４】
上記多重レベルでプログラムされたメモリセルへプログラムした、すなわち記憶させたデータを読みとるセンシング装置である従来のセンシング装置を添付図面に基づき説明する。図１は、従来の多重ビットメモリセルのセンシング装置の構成図であり、図２は、従来の多重ビットメモリセルのセンシング装置の動作を説明するためのグラフである。
従来の多重ビットメモリセルのデータのセンシング方法は、制御ゲートに読み出す目的として一定の電圧を印加し、このときに出力されるドレイン電流を比較判断して多重レベルのデータを読み出す方法を使っている。ＥＥＰＲＯＭの単位セルは、図１のように、浮遊ゲート（Ｆ．Ｇ）、制御ゲート（Ｃ．Ｇ）、ソース領域Ｓ及びドレイン領域Ｄを備えている。そのセルのドレイン領域Ｄにセンスアンプ（ＳＡ）を連結する。このセンスアンプＳＡは内部に複数の基準電流を持っている。
【０００５】
このように構成された従来の多重ビットメモリセルのデータのセンシング方法を具体的に説明する。
従来の多重ビットメモリセルのデータのセンシング方法を説明するにあたって、メモリセルには４段階のしきい値電圧がプログラムされていると仮定する。すなわち、２ビットのデータが記録されているとする。したがって、図２に示すように、４つのしきい値電圧（ＶT0, ＶT1, ＶT2, ＶT3）のうち１つで浮遊ゲートＦ．Ｇがプログラムされている。記憶されたデータを読み取る際には、ソース領域Ｓに定電圧を印加して、読み取ろうとするメモリセルの制御ゲートＣ．Ｇに選択的に一定の電圧（ＶREAD）を印加する。そうすると、浮遊ゲートＦ．Ｇにプログラムされた状態に応じて、それに相応するドレイン電流（ＩD ）がセンスアンプＳＡに出力される。センスアンプＳＡは、内部に多重レベルに対する基準電流を備えており、その基準電流と、メモリセルから入力されるドレイン電流とを多段階で比較してデータを読み出す。
【０００６】
すなわち、図２に示すように、ＥＥＰＲＯＭにおいて読み取ろうとするメモリセルの浮遊ゲートＦ．Ｇにしきい値電圧（ＶT0）がプログラムされていると、それに相当するドレイン電流（ＩR0）がセンスアンプＳＡに出力され、浮遊ゲートＦ．Ｇにしきい電圧（ＶT1）がフログラムされると、それに相当するドレイン電流（ＩR1）が出力され、浮遊ゲートＦ．Ｇにしきい値電圧（ＶT2）がフログラムされると、それに相当するドレイン電流（ＩR2）がセンスアンプＳＡに出力される。よって、センスアンプＳＡは、メモリセルのドレインから出力されるドレイン電流を入力し、入力されたドレイン電流と内部の基準電流とを比較してデータをセンシングする。
【０００７】
【発明が解決しようとする課題】
しかし、このような従来の多重ビットメモリセルのデータのセンシング装置及び方法においては、読み取ろうとするメモリセルの制御ゲートに一定の電圧（ＶC ）を印加して、そのメモリセルから出力されるドレイン電流をセンスアンプが多段階で比較してデータを読み出すため、以下の問題点があった。
メモリセルから出力される電流をセンスアンプで多段階で比較してデータを読み出さなければならないため、センスアンプが多段階の基準電流を有していなければならない。そのため、センスアンプのサイズが大きくなる。特にページモードの読みとりでは非常に多くのビット（例えば、５１２ビット、１２８ビット）が要求されるため、センスアンプのサイズが大きくなり、結局全体の大きさが大きくなる。
メモリ素子では常にセンスアンプに基準電流が供給されるが、これら基準電流が複数供給されるので、消費電力が増加する。
【０００８】
本発明は、上記の問題点を解決するためになされたもので、その目的は、チップのサイズを減少させることができるとともに、消費電力を減少させることができる多重ビットメモリセルのデータのセンシング装置及びそのセンシング方法を提供することである。
【０００９】
【課題を解決するための手段】
上記の目的を達成する本発明は、各しきい値電圧レベルに相当する電圧を順次制御ゲートに印加し、そのたびにセンスアンプは選択されたセルのオン／オフだけをセンシングして、オンしたときにプログラムされた値を判断するようにしたことを特徴とするものである。
本発明装置は、複数のそれぞれ異なる基準電圧を出力する基準電圧発生部と、基準電圧発生部から出力される複数の基準電圧を基準電圧選択信号に基づいて所定の順序でメモリセルの制御ゲートに出力するスイッチング部と、各基準電圧が印加されるごとに、メモリセルに電流または電圧が生じるかどうかを検出するセンシング部と、センシング部から出力される信号と前記基準電圧選択信号中の最上位の基準電圧選択信号とを入力し、そのいずれもが入力されないとき外部から印加されるメインクロック信号を出力するクロック信号制御部と、クロック信号制御部から出力されるクロック信号の入力ごとに、スイッチング部に所定の順序で基準電圧選択信号を送って基準電圧を出力させるとともに、メインクロック信号をカウントしてそのカウント値を出力する制御部と、制御部から出力されるカウント値をラッチして、前記センシング部での検出に応じてメインクロック信号のカウントを停止したときにラッチしたカウント値を出力するラッチ部と、を備えることを特徴とする。
【００１０】
また、本発明方法は、外部からメインクロック信号を入力し、そのメインクロック信号に基づいて順次カウンタによるカウント値を出力してラッチし、複数の基準電圧を順次メモリセルの制御ゲートに印加し、基準電圧がメモりセルに印加されるごとにメモりセルをセンシングして出力し、センシング部の出力が変化する時点を検出してメインクロック信号を遮断し、最近のクロック信号に基づいてラッチされたカウンタ値をメモりセルのプログラムデータとして出力することを特徴とする。
【００１１】
【発明の実施の形態】
本発明実施形態の多重ビットメモリセルのデータのセンシング装置及びセンシング方法を添付図面に基づき詳細に説明する。図３は、本発明の第１実施形態の多重ビットメモリセルのデータのセンシング装置の構成ブロック図である。
本実施形態の多重ビットメモリセルのデータのセンシング装置は、複数（ｎビットの場合, ２n −１）の基準電圧を出力する基準電圧発生部１と、基準電圧発生部１から出力される複数の基準電圧を後述する制御部の制御により順次メモリセル３の制御ゲートに出力するスイッチング部２と、基準電圧が印加されたメモリセル３に記録されたデータを基準値と比較して出力するセンシング部４と、センシング部４から出力される信号と後述する制御部から出力される最上位基準電圧選択信号とを入力しこれらを論理演算して、外部から印加されるメインクロック信号を制御するクロック信号制御部５と、スイッチング部２に基準電圧選択信号を出力して基準電圧が順次に出力されるように（低基準電圧から高基準電圧の順に、又は高基準電圧から低基準電圧の順に出力されるように）制御し、クロック信号制御部５から出力されるクロック信号に基づいてデータ値を出力する制御部６と、制御部６から出力されるデータをラッチさせて出力するラッチ部７とを備えている。
【００１２】
制御部６は、クロック信号制御部５から出力されるクロック信号をカウントしてスイッチング部２への基準電圧選択信号（Ｐ0, Ｐ1,… Ｐn-2, Ｐn-1）を出力するリングカウンタ８と、クロック信号制御部５から出力されるクロック信号をカウントしてカウント値を出力するｍビットカウンタ９とで構成される。
【００１３】
以下、このように構成された多重ビットメモリセルのデータのセンシング装置の各部の詳細回路図を説明する。図４は図３におけるスイッチング部２の第１実施形態の詳細回路図であり、図５は図３におけるスイッチング部２の第２実施形態の詳細回路図であり、図６は図３におけるクロック信号制御部５の詳細回路図であり、図７は図３におけるラッチ部７の詳細回路図である。
スイッチング部２は、図４に示すように、制御部６のリングカウンタ８からの基準電圧選択信号（Ｐ0, Ｐ1, Ｐ2,…, Ｐn-2, Ｐn-1）のうち最上位基準電圧選択信号（Ｐn-1）を除いた基準電圧選択信号（Ｐ0, Ｐ1, Ｐ2,…, Ｐn-2）をそれぞれ入力とする複数個のトランジスタ（Ｍ0, Ｍ1,…, Ｍn-2）を備えている。すなわち、それぞれのトランジスタのベースは図示のように基準電圧選択信号のいずれかに接続されている。またそれぞれのトランジスタのドレインは基準電圧発生部１のそれぞれの基準電圧が加えられるように接続され、ソースはすべて出力ＶG に接続されている。したがって、リングカウンタ８からの出力がスイッチング部２に加えられるたびに順次基準電圧が切り替えられて出力される。さらに、スイッチング部２は、リングカウンタの最上位基準電圧選択信号（Ｐn-1 ）と、センシング部４の出力信号（ＳOUT ）と、リセット信号とを入力として、これらを論理合演算して出力するＯＲゲート（ＩＣ1 ）を備え、さらに、その出力でオンとなり、出力端を短絡するトランジスタ（Ｑ1 ）を備えている。
【００１４】
スイッチング部２は、図４でのトランジスタ（Ｍ0, Ｍ1,…, Ｍn-2）の代わりに、図５に示すパストランジスタ（ＰＴＲ１）を使用してもよい。すなわち、基準電圧の数だけ図５のパストランジスタ（ＰＴＲ１）をそれぞれの基準電圧とそれぞれのリングカウンタの出力とに接続し、リングカウンタの出力に応じて基準電圧選択信号を出力するように接続する。
【００１５】
一方、クロック信号制御部５は、図６に示すように、制御部６の最上位基準電圧選択信号（Ｐn-1）とセンシング部４の出力信号（ＳOUT）とを論理合演算して反転出力するＮＯＲゲート（ＩＣ2 ）と、スタート信号（ＳＴＡＲＴ）、外部メインクロック信号（ＣＬＯＣＫ）、ＮＯＲゲート（ＩＣ2）の出力信号を論理積演算して制御部６にクロック信号を出力するＡＮＤゲート（ＩＣ3 ）とで構成される。
【００１６】
ラッチ部７は、図７に示すように、主として複数のプリッププロップ（Ｆ／Ｆ0, Ｆ／Ｆ1,…, Ｆ／Ｆn-1）で構成される。さらに、制御部６の最上位基準電圧選択信号（Ｐn-1 ）を一定の時間遅延させる遅延器（Ｄ1）と、遅延器（Ｄ1）の出力信号とセンシング部４の出力信号（ＳOUT ）とを論理合演算して出力するＯＲゲート（ＩＣ4 ）とを有する。複数のフリップフロップは、いずれも、ＯＲゲート（ＩＣ4 ）からの出力信号をクロック信号として入力し、それぞれに入力させられる制御部６のｍビットカウンタ９から出力されるカウント値をそれぞれのフリップフロップがラッチして出力する。
【００１７】
図８は、本発明の第２実施形態の多重ビットメモリセルのデータのセンシング装置の構成ブロック図である。本発明の第２実施形態は、本発明の第１実施形態の多重ビットメモリセルのデータのセンシング装置において、制御部６のリングカウンタ８の代わりに、複数の基準電圧選択信号をデコーディングするデコーダ８ａを用いたものである。
【００１８】
以下、このように構成された本発明の多重ビットメモリセルのデータのセンシング装置のセンシング方法を説明する。図９は本実施形態によるｎビットセルのしきいレベルとそれに対応する基準電圧の説明図であり、図１０及び図１１は基準電圧を選択する様子を示す説明図である。
双方の実施形態においては、各しきい値電圧の中間値を基準電圧とする。例えば、しきい値が２、４、６、８であると仮定すると、基準電圧は３、５、７となる。従って、基準電圧発生部１からは、ｎビットメモリセルの場合、各しきい値電圧レベルの中間値に相当する電圧を複数個（２n−１） 出力する。
制御部６は基準電圧発生部１から出力される基準電圧を順次に出力するようにスイッチング部２を制御する。制御部６の基準電圧選択信号は２n 個の選択信号が出力されるが、しきい値のレベルがｎビットである場合、基準電圧は２n −１個しか必要でない。よって、実際の基準電圧は、基準電圧選択信号（Ｐ0, Ｐ1, Ｐ2,…, Ｐn-2）によってのみ選択され、最上位選択信号（Ｐn-1）は基準電圧選択信号としては使用しない。
制御部６は、スイッチング部２を制御して、基準電圧を図１０のように低電圧から高電圧の順に出力するか、又は図１１のように高電圧から低電圧の順に出力するようにする。
【００１９】
その方法を以下に具体的に説明する。制御部６のリングカウンタ８又はデコーダ８ａはstrart信号の入力によってクロック信号が与えられて動作し、基準電圧選択信号をＰ0からＰnー1の順に出力する。その基準電圧選択信号を印加されたスイッチング部２のトランジスタ（Ｍ1, Ｍ2,…, Ｍn-1）が順にオンとなるため、図１０のように低基準電圧から高基準電圧の順に基準電圧がスイッチング２から出力される。制御部６の基準電圧選択信号のうち最上位選択信号（Ｐn-1 ）は、スイッチング部２のトランジスタに印加されず、スイッチング部２のＯＲゲート（ＩＣ1 ）、クロック信号制御部５及びラッチ部７に印加される。従って、図１０のように低基準電圧から高基準電圧の順に基準電圧が出力される場合、基準電圧選択信号（Ｐn-2）によって一番高い基準電圧が出力される。
一方、制御部６のリングカウンタ８又はデコーダ８ａが基準電圧選択信号をＰn-2からＰ0の順にハイ信号を出力し、最後にＰn-1 選択信号を出力するようにすると、ハイ信号の印加されたスイッチング部２のトランジスタはＭn-1、Ｍn-2、…、Ｍ1 の順にオンとなるため、図１１のように高基準電圧から低基準電圧の順に基準電圧が出力され、最後に最上位信号（Ｐn-1 ）が出力される。
【００２０】
ここで、消費電力を節減させるためには、図１０のように低電圧から高電圧の順に出力するのが好ましい。なぜならば、データを読み出すとき、常に最後の基準電圧まで選択されてデータがセンシングされることはなく、中間基準電圧でもデータを読み出すからである。このようにスイッチング部２から基準電圧がメモリセル３の制御ゲートに順次に出力され、それらがメモリセル３に順に加えられる。
【００２１】
メモリセル３は、しきい値電圧以上の基準電圧が制御ゲートに印加される場合にはソース領域とドレイン領域との間にチャンネルが形成され、しきい値電圧以下の基準電圧が制御ゲートに印加されてもソース領域とドレイン領域との間にチャンネルが形成されない。従って、センシング部４は、チャンネル形成によって電流が流れた場合に、すなわちメモリセルの制御ゲートにしきい値電圧以上の基準電圧が印加された場合にセンシングして“ハイ”を出力する。しきい値電圧以下の基準電圧が制御ゲートに印加された場合には“ロー”のままである。すなわち、装置が動作し、リングカウンタ８が動作し、それによるスイッチング部２の動作で順次上昇する基準電圧がメモリセルの制御ゲートに加えられ、その基準電圧の値がメモりセルのしきい値電圧を越えたときにセンシング部４が出力する。
【００２２】
以下上記動作を２ビットの場合について詳細に説明する。すなわち、図１０のように制御部６が低基準電圧から高基準電圧の順に基準電圧をメモりセル３の制御ゲートに印加すると仮定し、メモリセルが２ビットのしきいレベル（ＶTH,0、ＶTH,1、 ＶTH,2、 ＶTH,3 ）のうち１つでプログラムされたと仮定し、各基準電圧は前記しきいレベルの中間値の３つ（ＶREF,0、 ＶREF,1、 ＶREF,2 ）であると仮定する。最初、スイッチング部２により基準電圧（ＶREF,0 ）がメモリセル３の制御ゲートに印加されると、メモリセルがしきいレベル（ＶTH,0）でプログラムされた場合にのみ、メモリセルのソース領域とドレイン領域との間にチャンネルが形成されるため、センシング部４が“ハイ”信号を出力し、他のしきいレベルでプログラムされている場合にはセンシング部４が“ロー”信号を出力する。同様に、スイッチング部２により基準電圧（ＶREF,2 ）がメモリセル３の制御ゲートに印加されても、メモリセルがしきいレベル（ＶTH、3）でプログラムされていれば、メモリセルのソース領域とドレイン領域との間にチャンネルが形成されないため、センシング部４が“ロー”信号を出力する。
【００２３】
このような原理により、基準電圧を最低電圧から徐々に高くしてメモりセルの制御ゲートに印加しながら、そのたびにセンシング部４の出力を判断し、センシング部４の出力が“ハイ”に変化する時点をカウントして多重ビットメモリセルのデータをセンシングする。
【００２４】
以下、図１２及び図１３を参照して本発明の第１実施形態の多重ビットメモリセルのデータのセンシング装置のセンシング方法をさらに説明する。図１２は、本実施形態の各部のタイミング説明図で、メモリセルにしきい値電圧（ＶTH,2）がプログラムされている際のセンシングを示す。図１３は、本実施形態の最上位レベルデータのＲＥＡＤ時の各部のタイミング説明図である。
外部からメインクロック信号（ＣＬＯＣＫ）がクロック信号制御部５に印加され、その状態でリセット信号（ＲＥＳＥＴ）とスタート信号（ＳＴＡＲＴ）が印加されると、クロック信号制御部５は制御部６にクロック信号を出力する。制御部６は、入力されるクロックをカウントして基準電圧選択信号をスイッチング部２へ及び２ビットデータ信号をラッチ部７へ出力する。すなわち、制御部６のリングカウンタ８からは最初（Ｐ0 ）を出力してトランジスタ（Ｍ0 ）をオンとして、最低の基準電圧（ＶREF,0 ）をスイッチング部２を介してメモリセル３に印加する。一方、ｍビットカウンタ９はカウント値（００）を出力する。このようにして基準電圧（ＶREF,0 ）が印加されても、メモリセル３はしきい値電圧（ＶTH,2）でプログラムされているため、センシング部４は“ロー”信号を出力する。その時点では制御部６から最上位基準電圧選択信号（Ｐn-1 ）はまだ出力されない。従って、センシング４の出力信号（ＳOUT）と基準電圧選択信号（Ｐn-1）とが“ロー”であるので、クロック信号制御部５のＮＯＲゲート（ＩＣ2 ）は“ハイ”信号を出力する。したがって、クロック信号制御部５のＡＮＤゲート（ＩＣ3 ）は続いて外部から入力されるメインクロック信号を制御部６に出力する。
【００２５】
この過程により、制御部６は続いて入力されるクロック信号をカウントして次に動作を進める。すなわち、リングカウンタ８は、クロック信号の２番目の上昇エッジの瞬間に基準電圧選択信号（Ｐ1 ）を出力して、スイッチング部２に加え、そのトランジスタ（Ｍ2 ）をオンとする。したがって基準電圧発生部１で発生した基準電圧（ＶREF,1 ）がスイッチング部２を介してメモリセル３に印加される。同時にｍビットカウンタ９はデータ（０１）を出力する。この基準電圧（ＶREF,1 ）が印加されても、メモリセル３はしきい値電圧（ＶTH,2）でプログラムされているため、センシング部４は“ロー”信号を出力する。従って、センシング部４の出力信号（ＳOUT ）と制御部６の基準電圧選択信号（Ｐn-1）とが“ロー”であるため、クロック信号制御部５のＮＯＲゲート（ＩＣ2 ）は“ハイ”信号を出力し、クロック信号制御部５のＡＮＤゲート（ＩＣ3 ）は続いて外部から入力されるメインクロック信号を制御部６に出力する。
【００２６】
次いで、制御部６は次の動作を行う。すなわち、クロック信号の３番目の上昇エッジの瞬間に、リングカウンタ８は３番目の基準電圧選択信号（Ｐ2 ）を出力し、スイッチング部２を介して基準電圧（ＶREF,2 ）をメモリセル３に加えるととともに、ｍビットカウンタ９はデータ（１０）を出力する。メモリセル３がしきい値電圧（ＶTH,2）でプログラムされているため、基準電圧（ＶREF,2 ）が印加されると、センシング部４は“ハイ”信号を出力する。センシング部４の出力信号（ＳOUT）が“ハイ”信号であるため、制御部６の基準電圧選択信号（Ｐn-1）の有無に係わらずクロック信号制御部５のＮＯＲゲート（ＩＣ2 ）は“ロー”信号を出力する。したがって、クロック信号制御部５のＡＮＤゲート（ＩＣ3 ）は外部から入力されるメインクロック信号を制御部６に出力しない。このように制御部６にクロック信号が印加されないと、ラッチ部７は制御部６のｍビットカウンタ９から最終的に出力されたデータ（１０）をセンシングデータとして出力する。同時に、センシング部４の出力信号（ＳOUT ）によってスイッチング部２のＩＣ1 の出力がオンとなってトランジスタＱ1 をオンとしてスイッチング部２から出力が出されないようにする。
【００２７】
このような方法により多重レベルでプログラムされたメモリセルの最上位レベルを除いた２n −１個のレベル値をセンシングする。最上位の１個のレベル値は図１３のようにセンシングする。すなわち、メモリセルに最上位しきい値電圧（ＶTH,3）がプログラムされたと仮定すると、図１２に示すように、制御部６が基準電圧選択信号を出力して、最高基準電圧（ＶREF,2 ）がメモリセル３に加えられるようにしても、センシング部４は“ロー”信号を出力する。このようにセンシング部４から“ロー”信号が出力されると、クロック信号制御部５も外部から入力されるクロック信号を制御部６に出力する。このとき、制御部６のリングカウンタ８は入力されるクロック信号をカウントして４番目の上昇エッジの瞬間に最上位基準電圧選択信号（Ｐn-1 ）を“ハイ”と出力し、リングカウンタ９はデータ（１１）をラッチ部７に出力する。すると、クロック信号制御部５は、センシング部４から“ロー”信号が出力されていても、ＮＯＲゲート（ＩＣ2 ）から“ロー”信号を出力するため、外部のクロック信号を制御部６に出力しない。従って、上述した方法により、ラッチ部７が最終的なデータ（１１）を出力する。
【００２８】
一方、本発明の第２実施形態の多重ビットメモリセルのデータのセンシング装置のセンシング方法は、第１実施形態のセンシング装置のセンシング方法と同様であるが、但し制御部６の動作において差がある。すなわち、デコーダ８ａは、クロック信号制御部５からクロック信号を印加されず、ｍビットカウンタ９から出力されるデータ信号の入力を受けて、基準電圧選択信号をデコーディングして出力する。
【００２９】
【発明の効果】
上述した本発明の多重ビットメモリセルのデータのセンシング装置及びセンシング方法においては、以下の効果がある。
多重レベルでプログラムされるメモリセルの制御ゲートに基準電圧を順次に印加してデータをセンシングするので、センスアンプは単にメモりセルから電圧または電流が出力されるか否かだけを判断するだけである。したがって、従来のように基準電流を備えている必要がないのでセンスアンプのサイズを最小化することができる。
また、センスアンプには一定値の１つの基準電圧だけしか印加されないため、消費電力が減少する。
【図面の簡単な説明】
【図１】  従来の多重ビットメモリセルのセンシング装置の構成図。
【図２】  従来の多重ビットメモリセルのセンシング装置の動作を説明するためのグラフ。
【図３】  本発明の第１実施形態の多重ビットメモリセルのデータのセンシング装置の構成ブロック図。
【図４】  図３におけるスイッチング部の第１実施形態の詳細回路図。
【図５】  図３におけるスイッチング部の第２実施形態の詳細回路図。
【図６】  図３におけるクロック信号制御部の詳細回路図。
【図７】  図３におけるラッチ部の詳細回路図。
【図８】  本発明の第２実施形態の多重ビットメモリセルのデータのセンシング装置の構成ブロック図。
【図９】  本発明のｍビットセルのしきいレベルとそれに対応する基準電圧の説明図。
【図１０】  本発明の第１実施形態の基準電圧選択説明図。
【図１１】  本発明の第２実施形態の基準電圧選択説明図。
【図１２】  第１実施形態のメモリセルにしきいレベル（ＶTH12）がプログラムされているときの各部のタイミング説明図。
【図１３】  第１実施形態の最上位レベルのデータのリード時の各部のタイミング説明図。
【符号の説明】
１  基準電圧発生部
２  スイッチング部
３  メモリセル
４  センシング部
５  クロック信号制御部
６  制御部
７  ラッチ部
８  リングカウンタ
８ａ  デコーダ
９  ｍビットカウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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