(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された複数の単位画素が配列された撮像領域と、
前記半導体基板上に形成された前記撮像領域を動作させるための駆動回路を含む周辺回路領域とを備え、
前記単位画素はフォトダイオードとＭＯＳ(metal-oxide-semiconductor)トランジスタと第１の素子分離部を備え、
前記周辺回路領域は前記駆動回路内の素子を分離する第２の素子分離部を備えたＭＯＳ型撮像装置であって、
前記第１の素子分離部および前記第２の素子分離部が、
Ａ．前記基板を侵食しないように前記基板上に形成され、かつ膜厚が５００ｎｍ以下である電気的絶縁膜、
Ｂ．前記基板を侵食する深さが１ｎｍ以上５０ｎｍ以下で、かつ水素アニール処理が施され、前記基板上に形成された電気的絶縁膜、および、
Ｃ．前記基板内に形成された不純物拡散領域
から選ばれる少なくとも一つであって、かつ、前記第１の素子分離部および前記第２の素子分離部が同一構造であることを特徴とするＭＯＳ型撮像装置。
【請求項２】
前記不純物拡散領域が、イオン注入により形成されている請求項１に記載のＭＯＳ型撮像装置。
【請求項３】
前記Ｂの電気的絶縁膜の膜厚が、１ｎｍ以上５００ｎｍ以下の範囲である請求項１に記載のＭＯＳ型撮像装置。
【請求項４】
前記駆動回路の少なくとも一部が、ダイナミック回路である請求項１に記載のＭＯＳ型撮像装置。
【請求項５】
前記フォトダイオードの表層部が、暗電流抑制層を有する請求項１に記載のＭＯＳ型撮像装置。
【請求項６】
前記第1の素子分離部および前記第２の素子分離部が、水素雰囲気中でアニール処理されて形成されている請求項１に記載のＭＯＳ型撮像装置。
【請求項７】
半導体基板と、
前記半導体基板上に形成された複数の単位画素が配列された撮像領域と、
前記半導体基板上に形成された前記撮像領域を動作させるための駆動回路を含む周辺回路領域とを備え、
前記単位画素はフォトダイオードとＭＯＳ(metal-oxide-semiconductor)トランジスタと第１の素子分離部を備え、
前記周辺回路領域は前記駆動回路内の素子を分離する第２の素子分離部を備え、
前記第１の素子分離部および前記第２の素子分離部が、
Ａ．前記基板を侵食しないように前記基板上に形成され、かつ膜厚が５００ｎｍ以下である電気的絶縁膜、
Ｂ．前記基板を侵食する深さが１ｎｍ以上５０ｎｍ以下で、かつ水素アニール処理が施され、前記基板上に形成された電気的絶縁膜、および、
Ｃ．前記基板内に形成された不純物拡散領域
から選ばれる少なくとも一つであって、かつ、前記第１の素子分離部および前記第２の素子分離部が同一構造であるＭＯＳ型撮像装置を組み込んだことを特徴とするカメラ。
【請求項８】
前記不純物拡散領域が、イオン注入により形成されている請求項７に記載のカメラ。
【請求項９】
前記Ｂの電気的絶縁膜の膜厚が、１ｎｍ以上５００ｎｍ以下の範囲である請求項７に記載のカメラ。
【請求項１０】
前記駆動回路の少なくとも一部が、ダイナミック回路である請求項７に記載のカメラ。
【請求項１１】
前記フォトダイオードの表層部が、暗電流抑制層を有する請求項７に記載のカメラ。
【請求項１２】
前記第1の素子分離部および前記第２の素子分離部が、水素雰囲気中でアニール処理されて形成されている請求項７に記載のカメラ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタルカメラ等に使用されるＭＯＳ型撮像装置およびこれを組み込んだカメラに関するものである。
【０００２】
【従来の技術】
ＭＯＳ型撮像装置は、各画素に形成されたＭＯＳトランジスタを含む増幅回路を用いて、各画素の信号を増幅して読み出すイメージセンサである。近年、このＭＯＳ型撮像装置、特に、ＣＭＯＳ（complementary MOS）プロセスで製造されるいわゆるＣＭＯＳイメージセンサは、低電圧・低消費電力であり、周辺回路とワン・チップ化できるという長所を有するため、ＰＣ用小型カメラなどの携帯機器の画像入力素子として注目されている。
【０００３】
従来のＭＯＳ型撮像装置においては、周辺回路領域の各回路が、ｎチャンネルＭＯＳトランジスタとｐチャンネルＭＯＳトランジスタを両方使用するＣＭＯＳ技術を用いて設計さている。一方、撮像領域においては、各画素を構成するＭＯＳトランジスタの全てが、ｎチャンネルＭＯＳトランジスタである。この画素を構成するｎチャンネルＭＯＳトランジスタは、通常、周辺回路領域で使用されるｎチャンネルＭＯＳトランジスタと同一構造とされる。
【０００４】
図４は、下記特許文献１等で提案されている従来のＭＯＳ型撮像装置の周辺回路領域に用いられるＣＭＯＳトランジスタの構造を示す断面図である。半導体基板２１内に、ｎ型ウェル２６およびｐ型ウェル２５が形成されている。ｎ型ウェル内２６にｐチャンネルＭＯＳトランジスタ２２が、ｐ型ウェル２５内にｎチャンネルＭＯＳトランジスタ２３がそれぞれ形成されており、このトランジスタ同士間は、素子分離部２４により電気的に分離されている。素子分離部２４には、選択酸化法（ＬＯＣＯＳ：local oxidation of silicon）により形成された酸化膜２７が用いられる。また、更に微細化が進むと、素子分離部には、図５に示すように、ＳＴＩ（Shallow Trench Isolation）により形成された酸化膜２８が用いられる。
【０００５】
【特許文献１】
特開２００２−１１０９５３
【０００６】
【発明が解決しようとする課題】
ＭＯＳ撮像装置は、前記したように各画素内に増幅回路を備えているため、少ない信号を増幅でき、高感度を実現できる。その反面、フォトダイオードに漏れ込むリーク電流が大きいと、それが増幅されてしまうため、大きな雑音となるという問題があった。
【０００７】
上記従来のＭＯＳ型撮像装置においては、前記したように、画素を構成するｎチャンネルＭＯＳトランジスタは、周辺回路領域で使用されるｎチャンネルＭＯＳトランジスタ、すなわち、ＣＭＯＳトランジスタのｎチャンネルＭＯＳトランジスタと同一構造とされる。また、トランジスタ間の素子分離部の構造についても、撮像領域と周辺回路領域とで同一構造とされる。
【０００８】
しかしながら、周辺回路領域に用いられるＣＭＯＳトランジスタは、半導体ＬＳＩの微細化技術の大きな流れを受けて開発されたものであり、高速化を主な目的として製造がチューニングされており、リーク電流には注意が払われていないのが現状である。例えば、図４に示すようなＣＭＯＳトランジスタにおいては、素子分離部に用いられる酸化膜２７は、基板２１の熱酸化により形成されるため、その膜厚の約半分程度が基板２１を大きく侵食している。また、図５に示すＣＭＯＳトランジスタにおいては、素子分離部に用いられる酸化膜２８は、基板２１に形成された溝を充填するものであり、その膜厚全部が基板２１を侵食している。このような素子分離部においては、基板の酸化膜で侵食された部分に大きなストレスが発生するため、大きなリーク電流が発生する。そのため、このようなＣＭＯＳトランジスタの素子分離構造をそのまま撮像領域に適用すると、リーク電流による雑音が非常に大きくなるという問題があった。
【０００９】
本発明は、前記従来の問題を解決するため、リーク電流に起因する雑音の小さいＭＯＳ型撮像装置およびＭＯＳ型撮像装置を用いたカメラを提供することを目的とする。
【００１０】
【課題を解決するための手段】
前記目的を達成するため、本発明のＭＯＳ型撮像装置は、半導体基板と、前記半導体基板上に形成された複数の単位画素が配列された撮像領域と、前記半導体基板上に形成された前記撮像領域を動作させるための駆動回路を含む周辺回路領域とを備え、前記単位画素はフォトダイオードとＭＯＳ(metal-oxide-semiconductor)トランジスタと第１の素子分離部を備え、前記周辺回路領域は前記駆動回路内の素子を分離する第２の素子分離部を備えたＭＯＳ型撮像装置であって、
前記第１の素子分離部および前記第２の素子分離部が、
Ａ．前記基板を侵食しないように前記基板上に形成され、かつ膜厚が５００ｎｍ以下である電気的絶縁膜、
Ｂ．前記基板を侵食する深さが１ｎｍ以上５０ｎｍ以下で、かつ水素アニール処理が施され、前記基板上に形成された電気的絶縁膜、および、
Ｃ．前記基板内に形成された不純物拡散領域
から選ばれる少なくとも一つであって、かつ、前記第１の素子分離部および前記第２の素子分離部が同一構造であることを特徴とする。
【００１１】
次に本発明のカメラは、半導体基板と、前記半導体基板上に形成された複数の単位画素が配列された撮像領域と、前記半導体基板上に形成された前記撮像領域を動作させるための駆動回路を含む周辺回路領域とを備え、前記単位画素はフォトダイオードとＭＯＳ(metal-oxide-semiconductor)トランジスタと第１の素子分離部を備え、前記周辺回路領域は前記駆動回路内の素子を分離する第２の素子分離部を備え、
前記第１の素子分離部および前記第２の素子分離部が、
Ａ．前記基板を侵食しないように前記基板上に形成され、かつ膜厚が５００ｎｍ以下である電気的絶縁膜、
Ｂ．前記基板を侵食する深さが１ｎｍ以上５０ｎｍ以下で、かつ水素アニール処理が施され、前記基板上に形成された電気的絶縁膜、および、
Ｃ．前記基板内に形成された不純物拡散領域
から選ばれる少なくとも一つであって、かつ、前記第１の素子分離部および前記第２の素子分離部が同一構造であるＭＯＳ型撮像装置を組み込んだことを特徴とする。
【００１２】
本発明において、「第１の素子分離部」は、同一画素内に存在する素子間を電気的に分離するために形成される。
【００１３】
【発明の実施の形態】
本発明においては、前記第１の素子分離部および前記第２の素子分離部が、
Ａ．前記基板を侵食しないように前記基板上に形成された電気的絶縁膜、
Ｂ．前記基板を侵食する深さが１ｎｍ以上５０ｎｍ以下である前記基板上に形成された電気的絶縁膜、および、
Ｃ．前記基板内に形成された不純物拡散領域
から選ばれる少なくとも一つで構成されているため、基板にかかるストレスが小さくなり、リーク電流を抑制することができる。その結果、リーク電流に起因した雑音を低減することができる。また、前記Ｂの場合は、基板を侵食する深さが１ｎｍ以上５０ｎｍ以下と浅く形成することで素子分離部のストレスを小さくできリーク電流を抑制することができる。
【００１４】
前記ＭＯＳ型撮像装置においては、前記不純物拡散領域が、イオン注入により形成されたものであることが好ましい。
【００１５】
また、前記ＭＯＳ型撮像装置においては、前記絶縁膜の膜厚が、１ｎｍ以上５００ｎｍ以下であることが好ましい。
【００１６】
また、前記ＭＯＳ型撮像装置においては、前記撮像領域において、前記フォトダイオードに隣接するように形成された前記第１の素子分離部が、前記基板内に形成された不純物拡散領域で構成されていることが好ましい。
【００１７】
また、前記ＭＯＳ型撮像装置においては、前記駆動回路の少なくとも一部が、ダイナミック回路であることが好ましい。消費電力を低下させることができるからである。
【００１８】
前記ＭＯＳ型撮像装置においては、前記フォトダイオードの表層部に、暗電流抑制層が形成されていることが好ましい。この好ましい例によれば、フォトダイオード上の基板表面付近の欠陥から発生するリーク電流を抑制することができる。
【００１９】
以下、図面を用いて説明する。
【００２０】
図２は、本発明のＭＯＳ型撮像装置の一例を示す図である。この固体撮像装置は、複数の画素６が一次元状または二次元状に配置された撮像領域７と、その周囲に配置された周辺回路領域とを備えている。
【００２１】
このＭＯＳ型撮像装置は、同一の半導体基板上に、複数の画素６が二次元状に配列された撮像領域７と、画素選択のための垂直シフトレジスタ８および水平シフトレジスタ９と、前記シフトレジスタに必要なパルスを供給するタイミング発生回路１０とを備えている（以下、撮像領域７以外の領域、すなわち垂直シフトレジスタ８、水平シフトレジスタ９およびタイミング発生回路１０を含む領域を、「周辺回路領域」という。）。撮像領域７においては、各画素６が、フォトダイオード１と、転送用トランジスタ２、リセット用トランジスタ３、増幅用トランジスタ４および選択用トランジスタ５の４個のＭＯＳトランジスタとで構成されている。また、周辺回路領域においては、垂直シフトレジスタ８、水平シフトレジスタ９およびタイミング発生回路１０が、複数のＭＯＳトランジスタを用いて構成されている。
【００２２】
撮像領域７を構成する各画素６は、フォトダイオード１と、転送用トランジスタ２、リセット用トランジスタ３、増幅用トランジスタ４および選択用トランジスタ５の４個のＭＯＳトランジスタとを含んでいる。転送用トランジスタ２は、フォトダイオード１をソースとし、ドレインが増幅用トランジスタ４のゲートと電気的に接続されている。増幅用トランジスタ４は、ドレインが電源電圧と、ソースが選択用トランジスタ５のドレインと電気的に接続されている。また、リセット用トランジスタ２は、ソースが転送用トランジスタ２のドレインと、ドレインが電源電圧と電気的に接続されている。また、選択用トランジスタ５は、ソースが出力線に接続されている。
【００２３】
各トランジスタの役割を簡単に説明すると、転送用トランジスタ２は、フォトダイオード１で光電変換されて発生した信号電荷を検出部（転送用トランジスタ２のドレイン）に転送するためのトランジスタである。検出部は、信号電荷を蓄積し、その電荷に応じた電圧を増幅用トランジスタ４へ入力するという機能を果たす。増幅用トランジスタ４は、検出部の電圧を増幅する機能を果たし、選択用トランジスタ５は、増幅用トランジスタ４の出力を取り出すスイッチであり、信号を読み出す画素を選択する機能を果たす。また、リセット用トランジスタ２は、検出部に蓄積された信号電荷を一定時間毎に排出する機能を果たす。
【００２４】
図１（ａ）および図１（ｂ）は、ＭＯＳトランジスタおよびその周辺の構造の一例を示す断面図である。このＭＯＳトランジスタ１２においては、ｐ型半導体基板１１（または、ｐ型ウェル）内に、ｎ型拡散領域であるソース１４およびドレイン１５が形成されている。ソース１４とドレイン１５との間に対応する半導体基板１１上には、絶縁膜１６を介して、ゲート電極１７が形成されている。
【００２５】
また、図１（ａ）および図１（ｂ）に示すように、ＭＯＳトランジスタ１２同士間は素子分離部１３により電気的に分離されている。素子分離部１３は、図１（ａ）に示すような、半導体基板１１上に分離酸化膜１８が形成された構造、または、図１（ｂ）に示すような、半導体基板１１内に分離拡散領域１９が形成された構造とすることができる。また、分離酸化膜１８および分離拡散領域１９の両方が形成された構造であってもよい。なお、この素子分離部の構造については、後に詳説する。
【００２６】
フォトダイオード１は、ｐ型半導体基板（またはｐ型ウェル）内に形成されたｎ型拡散領域である。前記したように、フォトダイオードは転送用トランジスタのソースを構成しており、他のＭＯＳトランジスタのソースと同様に、フォトダイオードに隣接する領域には素子分離部が形成されている。
【００２７】
更に、フォトダイオードであるｎ型拡散領域の表層部には、暗電流抑制層として、ｐ型拡散領域が形成されていることが好ましい。この場合、暗電流抑制層は、フォトダイオードに隣接するように形成された素子分離部にまで伸長していることが好ましい。すなわち、素子分離部が分離酸化膜で構成される場合は、分離酸化膜の下方にまで伸長していることが好ましく、素子分離部が分離拡散領域で構成される場合は、分離拡散領域内にまで伸長していることが好ましい。
【００２８】
なお、上記説明においては、各画素を構成するＭＯＳトランジスタとして、ｎチャンネルＭＯＳトランジスタを用いた場合を例示したが、ｐチャンネルＭＯＳトランジスタを用いることも可能である。この場合、ＭＯＳトランジスタは、ｎ型半導体基板（または、ｎ型ウェル）内に、ｐ型拡散領域であるソースおよびドレインが形成された構造となる。また、フォトダイオードはｐ型拡散領域で構成され、暗電流抑制層はｎ型拡散領域で構成される。
【００２９】
周辺回路領域は、図２に示すように、画素選択のための水平シフトレジスタ８および垂直シフトレジスタ９、これらのシフトレジスタの動作に必要なパルスを供給するタイミング発生回路１０などの駆動回路を含んでいる。
【００３０】
この周辺回路は、消費電力の低下を図るため、駆動回路はダイナミック回路を用いて構成されることが好ましい。図３は、水平シフトレジスタおよび垂直シフトレジスタに用いることが可能なダイナミック回路の一例を示す回路図である。
【００３１】
通常、ダイナミック回路は、容量（図３の２０ａ、２０ｂおよび２０ｃ）にデータをダイナミックに保持するため、リーク電流が大きいと、データがリーク電流により破壊されるおそれがある。しかし、本実施形態においては、駆動回路のＭＯＳトランジスタ間を分離する素子分離部として、リーク電流の小さい構造を採用しているため、このような問題を軽減することができる。
【００３２】
駆動回路は、複数のＭＯＳトランジスタを含んでおり、このＭＯＳトランジスタ同士間は素子分離部で電気的に分離されている。素子分離部の構造としては、撮像領域における素子分離部と同様の構造を採用することができる。すなわち、半導体基板上に分離酸化膜が形成された構造、半導体基板内に分離拡散領域が形成された構造、または、分離酸化膜および分離拡散領域の両方が形成された構造とすることができる。この素子分離部の構造については、後に詳説する。
【００３３】
更に、撮像領域の画素を構成するＭＯＳトランジスタおよび周辺回路領域の駆動回路を構成するＭＯＳトランジスタは、全て同一構造を有していることが好ましい。製造プロセスの簡素化を図ることができるからである。
【００３４】
次に、撮像領域および周辺回路領域における、ＭＯＳトランジスタ間の素子分離部について説明する。
【００３５】
前記したように、撮像領域および周辺回路領域のいずれにおいても、素子分離部の構造としては、半導体基板上に分離酸化膜が形成された構造（以下、「第１の実施形態」という。）、または、半導体基板内に分離拡散領域が形成された構造（以下、「第２の実施形態」という。）が採用される。
【００３６】
図１（ａ）は、第１の実施形態に係る素子分離部の一例を示す断面図である。この素子分離部１３においては、半導体基板１１上に分離酸化膜１８が形成されている。分離酸化膜１８は、半導体基板１１を侵食しない膜であり、例えば、半導体基板の平坦な表面に形成された堆積膜である。このような分離酸化膜１８は、例えば、ＣＶＤ法などにより形成することができる。
【００３７】
図６は、分離酸化膜の差によるリーク電流比較図である。
【００３８】
分離酸化膜１８の膜厚は、図６のＢに示すように８００ｎｍと厚い場合には、分離酸化膜１８の形成後に熱処理工程などの影響で、分離酸化膜１８とソース１４またはドレイン１５の境界領域でにある分離酸化膜１８の端部に応力が集中してしまう。その結果、図６のＡに示す選択酸化法（ＬＯＣＯＳ：local oxidation of silicon）により形成された酸化膜２７よりも応力が大きくなり、リーク電流が１．３倍に増加した。そのため、分離酸化膜１８の膜厚を５００ｎｍ以下、好ましくは、４００ｎｍ以下、更に好ましくは２５０ｎｍ以下にすることで、分離酸化膜１８の端部のリーク電流を、選択酸化法（ＬＯＣＯＳ：local oxidation of silicon）により形成された酸化膜２７のリーク電流よりも低減することができた。図６のＣに示すように分離酸化膜１８が２５０ｎｍの場合で、０．８倍に低減することができた。
【００３９】
一般的にＣＭＯＳのＬＳＩなどは、単位セル内にＧＮＤ電源があるためにＧＮＤから分離酸化膜の下を通ってＶＤＤ（たとえば３Ｖ）に電流が流れる可能性があるため分離酸化膜を３００ｎｍ程度に厚くして素子分離の耐圧を向上する必要がある。しかし増幅型単位画素の場合には画素内にＧＮＤ電源が必ずしも必要とされないため、分離酸化膜１８を４〜２５０ｎｍと薄くすることができ、分離酸化膜１８のリークを低減することができた。
【００４０】
さらに、分離酸化膜１８の形成後に水素雰囲気中でアニール処理を行うことで分離酸化膜１８の端部の応力で発生した欠陥を改善することができ、リーク電流を更に低減することができ、図６のＥに示すように０．４倍に低減できた。
【００４１】
また、図１（ａ）は、分離酸化膜１８は、半導体基板１１を侵食しないように基板上に形成された絶縁膜の例を示したが、実験結果では、分離酸化膜１８が半導体基板を侵食する深さが５０ｎｍ以下である場合には、水素雰囲気中でアニール処理を行うことで、選択酸化法（ＬＯＣＯＳ：local oxidation of silicon）により形成された酸化膜２７よりもリーク電流を低減することができ、図６のＤに示すように０．６倍にリーク電流を抑えることができた。
【００４２】
図１（ｂ）は、第２の実施形態に係る素子分離部の一例を示す断面図である。この素子分離部１３においては、半導体基板１１内に、分離拡散領域１９が形成されている。この第２の実施形態によれば、前記第１の実施形態よりも更に優れたリーク電流抑制効果を得ることができる。分離拡散領域１９としては、ｎチャンネルＭＯＳトランジスタ同士間を分離する場合はｐ型拡散領域が用いられ、ｐチャンネルＭＯＳトランジスタ同士間を分離する場合はｎ型拡散領域が用いられる。この分離拡散領域１９は、例えば、半導体基板内にｐ型またはｎ型不純物をイオン注入することにより形成することができる。
【００４３】
分離拡散領域１９の不純物濃度および拡散深さについては、ＭＯＳトランジスタ１２を電気的に分離できればよく、特に限定するものではない。不純物濃度は、例えば１０14〜１０22ｃｍ-3、好ましくは１０15〜１０20ｃｍ-3、更に好ましくは１０17〜１０20ｃｍ-3であり、拡散深さは、例えば０μｍを超え且つ７μｍ以下、好ましくは０μｍを超え且つ２μｍ以下、更に好ましくは０μｍを超え且つ１μｍ以下である。
【００４４】
また、素子分離部は、分離酸化膜および分離拡散領域を併用した構造であってもよい（以下、このような構造を「第３の実施形態」という。）。このような構造によれば、分離酸化膜と半導体基板との界面でリーク電流が発生した場合でも、このリーク電流を分離拡散領域で再結合させることができるため、更なるリーク電流低減効果が得られる。
【００４５】
撮像領域においては、少なくともフォトダイオードに隣接する素子分離部の構造として、前記第２の実施形態を採用することが好ましい。優れたリーク電流抑制効果を得ることができるからである。また、撮像領域におけるその他の素子分離部の構造としては、前記第２の実施形態を採用することもできるが、特に、前記第１の実施形態または第３の実施形態を採用することが好ましい。画素内の増幅回路の高速動作を実現することができるからである。
【００４６】
一方、周辺回路領域においては、素子分離部の構造として、前記第１の実施形態または第３の実施形態を採用することが好ましい。駆動回路の高速動作を実現することができるからである。
【００４７】
撮像領域における素子分離部の構造と、周辺回路領域における素子分離部の構造は、第１の実施形態、第２の実施形態および第３の実施形態から、それぞれ個別に選択することができる。以下に、その組み合わせの好適な例を挙げる。
【００４８】
第１番目の例は、撮像領域における素子分離部と周辺回路領域における素子分離部とを同一構造とするものである。この場合、素子分離部の構造としては、前記第２の実施形態を採用することもできるが、特に、前記第１の実施形態または第３の実施形態を採用することが好ましい。
【００４９】
第２番目の例は、撮像領域における素子分離部の構造として、前記第２の実施形態を採用し、周辺回路領域における素子分離部の構造として、前記第１の実施形態または前記第３の実施形態を採用したものである。このような構造によれば、フォトダイオードに漏れ込むリーク電流を低減し、且つ、駆動回路の高速化を実現できる。
【００５０】
第３番目の例は、撮像領域においては、フォトダイオードに隣接する素子分離部の構造として前記第２の実施形態を、その他の素子分離部の構造として前記第１の実施形態または前記第３の実施形態を採用し、且つ、周辺回路領域においては、素子分離部の構造として、前記第１の実施形態または前記第３の実施形態を採用したものである。
【００５１】
このような構造によれば、フォトダイオードに漏れ込むリーク電流を低減し、且つ、駆動回路および画素内の増幅回路の高速化を実現できる。
【００５２】
【発明の効果】
以上説明したように、本発明のＭＯＳ型撮像装置によれば、ＭＯＳトランジスタ同士間の素子分離部を特定の構造とすることにより、リーク電流に起因した雑音を低減することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の第１の実施形態に係る素子分離部の一例を示す断面図である。（ｂ）は第２の実施形態に係る素子分離部の一例を示す断面図である。
【図２】本発明のＭＯＳ型撮像装置の構成を示す図である。
【図３】本発明のＭＯＳ型撮像装置の駆動回路に用い得るダイナミック回路の一例を示す回路図である。
【図４】従来のＭＯＳ型撮像装置を構成するＣＭＯＳトランジスタ及び素子分離部の構造を示す断面図である。
【図５】従来のＭＯＳ型撮像装置を構成するＣＭＯＳトランジスタ及び素子分離部の構造を示す断面図である。
【図６】本発明の第１の実施形態に係る分離酸化膜の差によるリーク電流比較図である。
【符号の説明】
１  フォトダイオード
２，３，４，５  ＭＯＳトランジスタ
６  画素
７  撮像領域
８  垂直シフトレジスタ
９  水平シフトレジスタ
１０  タイミング発生回路
１１  半導体基板
１２  ＭＯＳトランジスタ
１３  素子分離部
１４  ソース
１５  ドレイン
１６  ゲート絶縁膜
１７  ゲート
１８  分離酸化膜
１９  分離拡散領域
【図１】
0003658384.tif 000002
【図２】
0003658384.tif 000003
【図３】
0003658384.tif 000004
【図４】
0003658384.tif 000005
【図５】
0003658384.tif 000006
【図６】
0003658384.tif 000007