(57)【特許請求の範囲】
【請求項１】
直列に接続された第１乃至第ｋ（ｋは０及び２を除く偶数）のトランジスタと、夫々前記第１乃至第ｋのトランジスタのゲート及びソースに一端が接続された第１乃至第ｋのコンデンサと、前記第１乃至第ｋのコンデンサの他端に互いに位相が異なるｋ相のクロック信号を夫々供給するクロックドライバと、を有し、前記クロックドライバは、互いに隣接する２個以上の前記コンデンサに同時にロウレベルとなるクロック信号を供給するものであることを特徴とする昇圧回路。
【請求項２】
前記クロックドライバは、基本クロック信号をｋ種の分周信号とこれらのｋ種の分周信号の反転信号である反転分周信号に分周する分周手段と、前記ｋ種の分周信号及び前記ｋ種の反転分周信号の論理合成をとることにより前記ｋ相のクロック信号を生成する論理ゲートと、を有することを特徴とする請求項１に記載の昇圧回路。
【請求項３】
直列に接続された第１乃至第ｋ（ｋは０及び２を除く偶数）のトランジスタと、夫々前記第１乃至第ｋのトランジスタのゲート及びソースに一端が接続された第１乃至第ｋのコンデンサと、前記第１乃至第ｋのコンデンサの他端に互いに位相が異なるクロック信号を供給するクロックドライバと、を有し、前記クロックドライバは、前記第１乃至第ｋのコンデンサを第１のコンデンサからｎ個（ｎはｋの約数）ずつの群に分けたとき、前記第１乃至第ｎのコンデンサにハイとなる期間が互いに重複せず立ち上がりタイミングが前記第１のコンデンサから前記第ｎのコンデンサにかけて順にずれたｎ相のクロック信号を供給し、他の群には群毎に前記ｎ相のクロック信号に一定の遅延量を付加した他のｎ相のクロック信号を供給するものであることを特徴とする昇圧回路。
【請求項４】
前記クロックドライバは、基本クロック信号を前記ｎ相のクロック信号に分周する分周手段と、前記ｎ相のクロック信号に前記群毎に一定の遅延量を付加して群毎にｎ相のクロック信号を生成する遅延手段と、を有することを特徴とする請求項３に記載の昇圧回路。
【請求項５】
前記遅延手段は、群毎に直列接続された偶数個のインバータを有することを特徴とする請求項４に記載の昇圧回路。
【請求項６】
前記第１のトランジスタの前段に接続され電源にダイオード接続された初段トランジスタを有することを特徴とする請求項１乃至５のいずれか１項に記載の昇圧回路。
【請求項７】
前記第１のトランジスタの前段に接続されゲートに前記ｋ相のクロック信号のうち前記第１のクロック信号を除く一のクロック信号が供給される初段トランジスタを有することを特徴とする請求項１乃至５のいずれか１項に記載の昇圧回路。
【請求項８】
請求項１乃至７のいずれか１項に記載の昇圧回路と、この昇圧回路か
ら出力された電圧によりデータの書込及び消去を行う記憶手段と、を有することを特徴とするＩＣカード。
【請求項９】
受信した電波を前記昇圧回路に供給する電圧に変換する変換手段を有することを特徴とする請求項８に記載のＩＣカード。
【請求項１０】
請求項１乃至７のいずれか１項に記載の昇圧回路と、この昇圧回路に電圧を供給する電圧供給手段と、を有することを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、供給された電圧を昇圧する昇圧回路、それを搭載したＩＣカード及びそれを搭載した電子機器に関し、特に、電流ピークの低減及び昇圧効率の向上を図った昇圧回路、それを搭載したＩＣカード及びそれを搭載した電子機器に関する。
【０００２】
【従来の技術】
近年、記憶媒体として非接触型ＩＣ（集積回路）カードが注目されている。非接触型ＩＣカードは、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）を内蔵し、端末から発信した高周波信号をアンテナで受信して内部で使用する電力を発生させる。
【０００３】
図１７は非接触ＩＣカードにおける各回路に供給される電圧の関係を示す模式図である。
【０００４】
図１７に示すように、非接触型ＩＣカード１０１には、アンテナで受信した信号からデータ成分を抽出すると共に内部電源電圧Ｖｄｄを発生させるＲＦ回路１０２が設けられている。また、内部電源電圧Ｖｄｄで動作する中央処理装置（ＣＰＵ）１０３、入出力回路１０４及び周辺回路１０５が設けられている。ＩＣカード１０１には、データが保存されるＥＥＰＲＯＭ１０６が内蔵され、このＥＥＰＲＯＭ１０６におけるデータの書込消去に使用する電圧Ｖｐｐを発生させるチャージポンプ１０７が設けられている。なお、ＥＥＰＲＯＭ１０６のデコーダ等は内部電源電圧Ｖｄｄで動作する。更に、ＩＣカード１０１には、内部電源電圧Ｖｄｄをチャージポンプ用電圧Ｖｃｐに降圧する電圧レギュレータ１０８、及びチャージポンプ用電圧Ｖｃｐを分圧してチャージポンプ１０７のクロック信号（周波数：４乃至８ＭＨｚ程度）を発生するリング発振器１０９が設けられている。
【０００５】
なお、通常、内部電源電圧Ｖｄｄは２．２乃至３．３Ｖ程度、チャージポンプ用電圧Ｖｃｐは２．０乃至２．５Ｖ程度、電圧Ｖｐｐは１２乃至１３Ｖ程度である。
【０００６】
また、高周波信号を受信して発生する電力（内部電源電圧Ｖｄｄ）の大きさは、端末から非接触型ＩＣカードまでの距離及びアンテナの形状等に依存し、電力の発生効率はあまり高いものではない。そこで、ＩＣカード１０１には、内部電源電圧Ｖｄｄが降下したときにＣＰＵ１０３、入出力回路１０４及び周辺回路１０５等の誤動作を防止するためにそれらの動作を停止させる安全回路１１０が内蔵されている。
【０００７】
ＣＰＵ１０３に供給されるクロック信号はＲＦ回路１０２において受信した信号から抽出されるものであり、このクロック信号はＣＰＵ１０３だけでなく、入出力回路１０４、周辺回路１０５、安全回路１１０及び電圧レギュレータ１０８にも、動作クロック信号（制御クロック信号）として入力される。
【０００８】
図１８は従来のチャージポンプの一例を示す回路図である。
【０００９】
従来のチャージポンプにおいては、例えば複数個のトランジスタＴｒ１００、Ｔｒ１０１、Ｔｒ１０２、Ｔｒ１０３、Ｔｒ１０４、…が互いに直列に接続されている。トランジスタＴｒ１００のゲート及びソースには、チャージポンプ用電圧Ｖｃｐが供給される。また、隣り合うトランジスタ間の各ノードには、夫々コンデンサＣ１０１、Ｃ１０２、Ｃ１０３、Ｃ１０４、…の各一端が接続され、これらのコンデンサの各他端には、インバータＩＶ１０１、ＩＶ１０２、ＩＶ１０３、ＩＶ１０４、…が接続されている。インバータＩＶ１０１、ＩＶ１０３、…には、リング発振器１０９が発振したクロック信号ＣＬＫが入力され、インバータＩＶ１０２、ＩＶ１０４、…には、クロック信号ＣＬＫの反転信号ＣＬＫＢが入力される。従って、インバータＩＶ１０１、ＩＶ１０３、…が互いに同時に駆動され、インバータＩＶ１０２、ＩＶ１０４、…が互いに同時に駆動される。なお、クロック信号ＣＬＫは図１７におけるクロック信号ＣＬＫに相当するものである。
【００１０】
また、特開平２−６２７９６号公報には、インバータを直列に接続した昇圧回路が開示されている。図１９は特開平２−６２７９６号公報に記載された昇圧回路を示す回路図である。
【００１１】
この公報に記載された昇圧回路においても、複数個のトランジスタＴｒ１１０、Ｔｒ１１１、Ｔｒ１１２、Ｔｒ１１３、Ｔｒ１１４、…が互いに直列に接続され、トランジスタＴｒ１１０のゲート及びソースに電源電圧が供給される。また、隣り合うトランジスタ間の各ノードには、夫々コンデンサＣ１１１、Ｃ１１２、Ｃ１１３、Ｃ１１４、…の各一端が接続され、これらのコンデンサの各他端には、インバータＩＶ１１１、ＩＶ１１２、ＩＶ１１３、ＩＶ１１４、…が接続されている。なお、これらのインバータＩＶ１１１、ＩＶ１１２、ＩＶ１１３、ＩＶ１１４、…は、互いに直列に接続されており、初段のインバータＩＶ１１１にクロック信号ＣＬＫが入力される。従って、トランジスタＴｒ１１１、Ｔｒ１１３、…には、クロック信号ＣＬＫの逆位相の信号が入力され、トランジスタＴｒ１１２、Ｔｒ１１４、…には、クロック信号ＣＬＫと同位相の信号が入力されるので、インバータＩＶ１１１、ＩＶ１１３、…が互いに同時に駆動され、インバータＩＶ１１２、ＩＶ１１４、…が互いに同時に駆動される。但し、直列接続されたインバータによりクロック信号に遅延が生じるため、各トランジスタの動作タイミングは徐々にずれるものとなっている。なお、クロック信号ＣＬＫは図１７におけるクロック信号ＣＬＫに相当するものである。
【００１２】
【発明が解決しようとする課題】
しかしながら、図１８に示す従来のチャージポンプにおいては、約半数のトランジスタが１相のクロック信号で駆動されるため、クロックドライバの負荷が大きく、多数のクロックドライバが同時に動作するためにクロック信号の立ち上がり時の電源電流のピークが極めて高いものとなるという問題点がある。即ち、電源電流のピークが極めて高いものとなると、その瞬間に電圧レギュレータ１０８に供給される電力が急増し、他の回路に供給される電力が急激に低下してしまう。安全回路１１０は比較的なだらかな電力の低下に対しては、それを検出して他の回路の誤動作を防止することができるが、上述のような急激な低下を検出してＣＰＵ１０３等の回路の動作を停止させることはできない。このため、電源電流のピークが高くなると、ＣＰＵ１０３等の誤動作が発生しやすくなってしまう。
【００１３】
一方、図１９に示す従来の昇圧回路においては、インバータＩＶ１１１、…が遅延発生及び駆動の機能を発揮するように接続されているため、昇圧時間を短くするためにクロック周期を短くして遅延量を小さくしようとすると、前段の電流に次段の電流が重畳し、後段になるほど電流量が大きくなる。このため、電流ピークの低減は十分とはいえず、段数が大きくなるほど、電流ピークが大きくなってしまう。
【００１４】
また、特開平１１−１６４５４５号公報には、複数のチャージポンプ段を設け各チャージポンプ段の動作をずらしたチャージポンプが記載されているが、電流ピークはそれまでものと比較すると低減されているものの十分なものとはいえない。また、次段のクロック信号とハイ期間が重なっているために充放電時間が十分に確保されないので、昇圧効率が落ちるという問題点もある。
【００１５】
本発明はかかる問題点に鑑みてなされたものであって、電流ピークを低減することにより、非接触型ＩＣカード内の他の回路の誤動作を防止することができる昇圧回路、それを搭載したＩＣカード及びそれを搭載した電子機器を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明に係る昇圧回路は、直列に接続された第１乃至第ｋ（ｋは偶数）のトランジスタと、夫々前記第１乃至第ｋのトランジスタのゲート及びソースに一端が接続された第１乃至第ｋのコンデンサと、前記第１乃至第ｋのコンデンサの他端に互いに位相が異なるｋ相のクロック信号を夫々供給するクロックドライバと、を有し、前記クロックドライバは、互いに隣接する２個以上の前記コンデンサに同時にロウレベルとなるクロック信号を供給するものであることを特徴とする。
【００１７】
本発明においては、クロックドライバが互いに隣接する２個以上のコンデンサに同時にロウレベルとなるクロック信号を供給するので、ハイのクロック信号が供給されたコンデンサに接続されたトランジスタの次段以降にロウレベルのノードが２個以上存在する。従って、例えば前記ハイのクロック信号が供給されたコンデンサに接続されたトランジスタが１０の電荷を次段のノードに伝達するものであるとすると、この１０の電荷の伝達によって次段のトランジスタもオン状態となり、更に次段のノードに１０の電荷のうちいくつかの電荷が伝達される。この結果、各ノードの電位の上昇が早くなり、逆流といった悪影響が早めに防止され、昇圧効率が向上する。
【００１８】
本発明に係る他の昇圧回路は、直列に接続された第１乃至第ｋ（ｋは偶数）のトランジスタと、夫々前記第１乃至第ｋのトランジスタのゲート及びソースに一端が接続された第１乃至第ｋのコンデンサと、前記第１乃至第ｋのコンデンサの他端に互いに位相が異なるクロック信号を供給するクロックドライバと、を有し、前記クロックドライバは、前記第１乃至第ｋのコンデンサを第１のコンデンサからｎ個（ｎはｋの約数）ずつの群に分けたとき、前記第１乃至第ｎのコンデンサにハイとなる期間が互いに重複せず立ち上がりタイミングが前記第１のコンデンサから前記第ｎのコンデンサにかけて順にずれたｎ相のクロック信号を供給し、他の群には群毎に前記ｎ相のクロック信号に一定の遅延量を付加した他のｎ相のクロック信号を供給するものであることを特徴とする。
【００１９】
この場合、第１乃至第ｎのコンデンサにハイとなる期間が互いに重複せず立ち上がりタイミングが第１のコンデンサから第ｎのコンデンサにかけて順にずれたｎ相のクロック信号が供給されるので、これらのコンデンサに接続されたトランジスタでは、前段のトランジスタがオン状態となったときにこのトランジスタのゲート及びソースの電位も上昇する。その後、このような電位の上昇が、第（ｎ＋１）のトランジスタから第ｋのトランジスタでも繰り返される。この結果、ｋ相のクロック信号の位相は互いに異なっているため、各ノードの充放電時間が十分に確保され、昇圧効率が向上する。また、各クロック信号の立ち上がりタイミングが互いにずれているため、電流ピークが低減され、電流ピークによる他の回路の誤動作が防止される。
【００２０】
なお、前記クロックドライバは、基本クロック信号をｋ種の分周信号とこれらのｋ種の分周信号の反転信号である反転分周信号に分周する分周手段と、前記ｋ種の分周信号及び前記ｋ種の反転分周信号の論理合成をとることにより前記ｋ相のクロック信号を生成する論理ゲートと、を有してもよく、基本クロック信号を前記ｎ相のクロック信号に分周する分周手段と、前記ｎ相のクロック信号に前記群毎に一定の遅延量を付加して群毎にｎ相のクロック信号を生成する遅延手段と、を有してもよい。後者の場合、前記遅延手段は、群毎に直列接続された偶数個のインバータを有することができる。
【００２１】
また、前記第１のトランジスタの前段に接続され電源にダイオード接続された初段トランジスタを有してもよく、前記第１のトランジスタの前段に接続されゲートに前記ｋ相のクロック信号のうち前記第１のクロック信号を除く一のクロック信号が供給される初段トランジスタを有してもよい。
【００２２】
本発明に係るＩＣカードは、上述の昇圧回路と、この昇圧回路から出力された電圧によりデータの書込及び消去を行う記憶手段と、を有することを特徴とする。
【００２３】
なお、ＩＣカードは、受信した電波を前記昇圧回路に供給する電圧に変換する変換手段を有してもよい。
【００２４】
本発明に係る電子機器は、上述の昇圧回路と、この昇圧回路に電圧を供給する電圧供給手段と、を有することを特徴とする。
【００２５】
【発明の実施の形態】
以下、本発明の実施例に係る昇圧回路について、添付の図面を参照して具体的に説明する。第１の実施例は図１７に示す非接触型ＩＣカードに適用されるチャージポンプである。図１は本発明の第１の実施例に係る昇圧回路の構成を示すブロック図である。図２は第１の実施例におけるチャージポンプの構成を示す回路図であり、図３は第１の実施例におけるクロックドライバの構成を示すブロック図である。図４は分周器の構成を示すブロック図である。
【００２６】
第１の実施例に係る昇圧回路には、チャージポンプ１と、このチャージポンプ１に８相のクロック信号ＣＬＫ１乃至ＣＬＫ８を供給するクロックドライバ（発生器）２と、このクロックドライバ２にクロック信号ＣＬＫ０を供給するリング発振器３と、が設けられている。チャージポンプ１、クロックドライバ２及びリング発振器３は、夫々図１７におけるチャージポンプ１０７、クロックドライバ１１１及びリング発振器１０９に相当するものである。なお、第１の実施例においては、クロック信号ＣＬＫ０は、図１７に示すＩＣカードにおいてリング発振器１０９から出力されるクロック信号ＣＬＫに相当するものであるが、クロック信号ＣＬＫ０は、ＣＰＵ制御クロック信号等の他のクロック信号であってもよく、リング発振器の出力信号に限定されるものではない。
【００２７】
チャージポンプ１においては、例えば９個のＮチャネルトランジスタＴｒ０乃至Ｔｒ８が互いに直列に接続されている。トランジスタＴｒ０乃至Ｔｒ８は、例えばノンドープのトランジスタである。初段のトランジスタＴｒ０は、逆流防止のために設けられたトランジスタであって、電源にダイオード接続され、そのゲート及びソースには、チャージポンプ用電圧Ｖｃｐが供給され、最終段のトランジスタＴｒ８のドレインからＥＥＰＲＯＭに電圧Ｖｐｐが出力される。また、隣り合うトランジスタ間の各ノードＮ１乃至Ｎ８には、夫々コンデンサＣ１乃至Ｃ８の一端が接続されている。コンデンサＣ１乃至Ｃ８の他端には、夫々クロック信号ＣＬＫ１乃至ＣＬＫ８が入力される。コンデンサＣ１乃至Ｃ８の容量は、例えば８ｐＦ程度である。
【００２８】
クロックドライバ２には、入力された信号を１／２分周する６個の分周器Ｄ１乃至Ｄ６が設けられている。
【００２９】
分周器Ｄ１乃至Ｄ６は、例えば図４に示すような構成を有している。即ち、分周器Ｄ１乃至Ｄ６には、入力信号ＩＮが入力されるインバータＩＶ１１、及びこのインバータＩＶ１１の出力信号を反転するインバータＩＶ１２が設けられている。また、図１７おける周辺回路１０５のような周辺回路により生成されたリセット信号を入力する否定論理和回路ＮＯＲ１及びＮＯＲ２が設けられている。更に、否定論理和回路ＮＯＲ１の出力信号が入力されるインバータＩＶ１３及びＩＶ１４が設けられている。但し、否定論理和回路ＮＯＲ１とインバータＩＶ１４との間にはトランスファゲートＧ３が設けられている。否定論理和回路ＮＯＲ２の出力信号は、トランスファゲートＧ１を介して否定論理和回路ＮＯＲ１の一入力端に入力され、インバータＩＶ１３の出力信号は、トランスファゲートＧ２を介して否定論理和回路ＮＯＲ１の前記一入力端に入力される。また、否定論理和回路ＮＯＲ２の出力信号はトランスファゲートＧ４を介してインバータＩＶ１４にも入力される。インバータＩＶ１４にインバータＩＶ１５及びＩＶ１６が直列に接続されており、インバータＩＶ１６の出力信号が分周器の出力信号となる。トランスファゲートＧ１乃至Ｇ４の切替はインバータＩＶ１１及びＩＶ１２の各出力信号により行われる。図５は図４に示す分周器の動作を示すタイミングチャートである。
【００３０】
なお、これらの分周器Ｄ１乃至Ｄ６においては、リセット信号は、例えばＥＥＰＲＯＭへの書込動作制御信号であり、このリセット信号がハイとなると否定論理和回路ＮＯＲ１及びＮＯＲ２の出力信号がロウとなるので、分周動作が停止し、チャージポンプ１による昇圧動作が停止する。
【００３１】
また、クロックドライバ２においては、クロック信号ＣＬＫ０が入力される入力端子と分周器Ｄ２との間にインバータＩＶ１が接続されており、分周器Ｄ２には、クロック信号ＣＬＫ０の反転信号ＣＬＫＢが入力される。また、インバータＩＶ１と分周器Ｄ１との間にインバータＩＶ２が接続されており、分周器Ｄ１には、クロック信号ＣＬＫ０と同相の信号ＣＬＫが入力される。なお、第１の実施例においては、クロック信号ＣＬＫ０は、図１７に示すＩＣカードにおいてリング発振器１０９から出力されるクロック信号ＣＬＫに相当するものであるが、クロック信号ＣＬＫ０は、ＣＰＵ制御クロック信号等の他のクロック信号であってもよく、リング発振器の出力信号に限定されるものではない。
【００３２】
分周器Ｄ１の出力信号ＣＬＫＨは分周器Ｄ４に入力される。また、分周器Ｄ１と分周器Ｄ３との間にインバータＩＶ３が接続されており、分周器Ｄ３には、出力信号ＣＬＫＨの反転信号ＣＬＫＢが入力される。
【００３３】
一方、分周器Ｄ２の出力信号ＣＬＫＨ２は分周器Ｄ６に入力される。また、分周器Ｄ２と分周器Ｄ５との間にインバータＩＶ４が接続されており、分周器Ｄ５には、出力信号ＣＬＫＨ２の反転信号ＣＬＫＨ２Ｂが入力される。
【００３４】
更に、分周器Ｄ３の出力信号ＣＬＫＱ２を反転して反転信号ＣＬＫＱ２Ｂを出力するインバータＩＶ５、分周器Ｄ４の出力信号ＣＬＫＱを反転して反転信号ＣＬＫＱＢを出力するインバータＩＶ６、分周器Ｄ５の出力信号ＣＬＫＱ４を反転して反転信号ＣＬＫＱ４Ｂを出力するインバータＩＶ７、及び分周器Ｄ６の出力信号ＣＬＫＱ３を反転して反転信号ＣＬＫＱ３Ｂを出力するインバータＩＶ８が設けられている。
【００３５】
更にまた、信号ＣＬＫＱ２Ｂと信号ＣＬＫＱとの論理積をとる論理積回路ＡＮＤ１、信号ＣＬＫＱと信号ＣＬＫＱ２との論理積をとる論理積回路ＡＮＤ２、信号ＣＬＫＱＢと信号ＣＬＫＱ２との論理積をとる論理積回路ＡＮＤ３、信号ＣＬＫＱＢと信号ＣＬＫＱ２Ｂとの論理積をとる論理積回路ＡＮＤ４、信号ＣＬＫＱ４Ｂと信号ＣＬＫＱ３との論理積をとる論理積回路ＡＮＤ５、信号ＣＬＫＱ４と信号ＣＬＫＱ３との論理積をとる論理積回路ＡＮＤ６、信号ＣＬＫＱ４と信号ＣＬＫＱ３Ｂとの論理積をとる論理積回路ＡＮＤ７、及び信号ＣＬＫＱ４Ｂと信号ＣＬＫＱ３Ｂとの論理積をとる論理積回路ＡＮＤ８が設けられている。そして、論理積回路ＡＮＤ１乃至ＡＮＤ８の出力信号が、夫々クロック信号ＣＬＫ１乃至ＣＬＫ８となっている。
【００３６】
図６はクロックドライバ２における各信号の変化を示すタイミングチャートである。図６に示すように、クロック信号ＣＬＫ１乃至ＣＬＫ４は、非接触型ＩＣカードのＣＰＵ等に使用されるクロック信号ＣＬＫ０を、ハイの期間が互いに重なり合わないように分周したものとなり、クロック信号ＣＬＫ５乃至ＣＬＫ８は、夫々クロック信号ＣＬＫ１乃至ＣＬＫ４をクロック信号ＣＬＫ０の半周期分遅延させたものとなる。
【００３７】
次に、上述のように構成された第１の実施例の動作について説明する。図７（ａ）乃至（ｄ）は、夫々第１の実施例におけるノードＮ４、Ｎ３、Ｎ２及びＮ１の電位の変化を示すグラフ図であり、（ｅ）は（ａ）乃至（ｄ）に対応したクロック信号ＣＬＫ１乃至ＣＬＫ４の変化を示すタイミングチャートである。
【００３８】
クロック信号ＣＬＫ１が立ち上がると、ノードＮ１の電位は瞬間的に上昇するが、その後ノードＮ１は放電される。この電位をＶＮ１とする。その一方で、ノードＮ１の放電に伴って、トランジスタＴｒ１がオンしてノードＮ２が充電され、トランジスタＴｒ２がオンしてノードＮ３が若干充電される。しかし、ノードＮ３の電位の上昇はトランジスタＴｒ３をオンするほどのものではなく、ノードＮ４の電位は変動しない。トランジスタＴｒ１及びＴｒ２のしきい値電圧を夫々ＶＴ（Ｔｒ１）、ＶＴ（Ｔｒ２）とすると、ノードＮ２の電位は、「ＶＮ１−ＶＴ（Ｔｒ１）」となり、ノードＮ３の電位は、「ＶＮ１−ＶＴ（Ｔｒ１）−ＶＴ（Ｔｒ２）」となる。
【００３９】
次に、クロック信号ＣＬＫ１が立ち下がると同時にクロック信号ＣＬＫ２が立ち上がると、ノードＮ２の電位は瞬間的に上昇するが、その後ノードＮ２は放電される。ノードＮ２の電位の上昇は、前のタイミングで上昇した状態から更に引き上げられるため、ノードＮ１の電位が引き上げられたときのものよりも高くなる。また、ノードＮ３は、クロック信号ＣＬＫ１が立ち上がったときと同様の要領で更に充電され、その電位は「ＶＮ２−ＶＴ（Ｔｒ２）」となる。これに伴って、トランジスタＴｒ３がオンしてノードＮ４も若干充電され、トランジスタＴｒ３のしきい値電圧をＶＴ（Ｔｒ３）とすると、ノードＮ４の電位は、「ＶＮ２−ＶＴ（Ｔｒ２）−ＶＴ（Ｔｒ３）」となる。一方、ノードＮ１については、トランジスタＴｒ０が電源にダイオード接続されているので、ノードＮ１は充電され、その電位は「Ｖｃｐ−ＶＴ（Ｔｒ０）」となる。ここで、ＶＴ（Ｔｒ０）は、トランジスタＴｒ０のしきい値電圧である。
【００４０】
次に、クロック信号ＣＬＫ２が立ち下がると同時にクロック信号ＣＬＫ３が立ち上がると、ノードＮ３の電位は瞬間的に上昇するが、その後ノードＮ３は放電される。ノードＮ３の電位の上昇は、電位が前の２つのタイミングで上昇した状態から更に引き上げられるため、ノードＮ２の電位が引き上げられたときのものよりも高くなる。また、ノードＮ４は、クロック信号ＣＬＫ２が立ち上がったときと同様の要領で、更に充電され、その電位は「ＶＮ３−ＶＴ（Ｔｒ３）」となる。更に、ノードＮ２の充電が開始される。
【００４１】
次に、クロック信号ＣＬＫ３が立ち下がると同時にクロック信号ＣＬＫ４が立ち上がると、ノードＮ４の電位は瞬間的に上昇するが、その後ノードＮ４は放電される。ノードＮ４の電位の上昇は、電位が前の２つのタイミングで上昇した状態から更に引き上げられるため、ノードＮ３の電位が引き上げられたときのものよりも高くなる。また、ノードＮ３の充電が開始される。
【００４２】
その後、クロック信号ＣＬＫ４が立ち下がると同時にクロック信号ＣＬＫ１が立ち上がり、上述の工程がトランジスタＴｒ１乃至Ｔｒ４の間で繰り返される。このように、ノードＮｋ＋１の電位は、充電によりＶＮｋ−ＶＴ（Ｔｒｋ）まで上昇している。
【００４３】
また、トランジスタＴｒ５乃至Ｔｒ８に関しては、クロック信号ＣＬＫ４が立ち下がってからクロック信号ＣＬＫ０の半周期経過した後、クロック信号ＣＬＫ５が立ち上がる。そして、クロック信号ＣＬＫ５乃至ＣＬＫ８は、夫々クロック信号ＣＬＫ１乃至ＣＬＫ４を遅延させたものであるので、上述の工程と同様の工程が行われ、トランジスタＴｒ８のドレインからチャージポンプ用電圧Ｖｃｐを昇圧した電圧Ｖｐｐが出力される。
【００４４】
なお、上述の動作は、動作開始から約１乃至１．５μ秒経過後の動作であり、時間の経過と共にノードＮ２乃至Ｎ８の電位は上昇するので、例えばノードＮ１の電位が上昇したときのノードＮ３の電位の上昇程度は減少し、いずれその上昇程度は０に収束する。
【００４５】
このように、第１の実施例によれば、各ノードの電位は前段のトランジスタがオンとなっているときに上昇し、そのノードに対応するクロック信号が立ち上がったときに更に上昇するので、チャージポンプ用電圧Ｖｃｐの昇圧が可能である。
【００４６】
図８は第１の実施例におけるクロック信号ＣＬＫ１乃至ＣＬＫ８及び電源電流の変化を示すタイミングチャートである。図８に示すように、各トランジスタを立ち上げるタイミングは、全てずれているので、電源電流のピークは小さい。このため、電圧レギュレータに供給される電圧が急激に上昇することはなく、非接触型ＩＣカードに適用しても、ＣＰＵ等の他の回路の誤動作が防止される。
【００４７】
更に、第１の実施例に設けられるトランジスタを駆動するクロックドライバ２については、１相のクロック信号が１個のトランジスタの駆動に使用されればよいので、クロックドライバ２の負荷が著しく軽減される。
【００４８】
更にまた、各ノードの電位は、そのノードに対応するクロック信号が立ち上がる以前から上昇しているので、即ち充電期間が長く設けられているので、充電効率が高い。
【００４９】
次に、本発明の第２の実施例について説明する。第２の実施例においては、チャージポンプの構成が第１の実施例と相異している。図９は本発明の第２の実施例に係る昇圧回路におけるチャージポンプの構成を示す回路図である。なお、図９に示す第２の実施例におけるチャージポンプにおいて、図２に示す第１の実施例におけるチャージポンプと同一の構成要素には、同一符号を付してその詳細な説明は省略する。
【００５０】
第２の実施例におけるチャージポンプの初段のトランジスタＴｒ０ａはダイオード接続されておらず、そのゲートには、クロック信号ＣＬＫ４が入力される。その他のクロックドライバ２等の構成は第１の実施例と同様である。
【００５１】
次に、第２の実施例の動作について説明する。図１０（ａ）乃至（ｄ）は、夫々第２の実施例におけるノードＮ４、Ｎ３、Ｎ２及びＮ１の電位の変化を示すグラフ図であり、（ｅ）は（ａ）乃至（ｄ）に対応したクロック信号ＣＬＫ１乃至ＣＬＫ４の変化を示すタイミングチャートである。
【００５２】
クロック信号ＣＬＫ１が立ち上がると、ノードＮ１の電位は瞬間的に上昇するが、その後ノードＮ１は放電される。その一方で、ノードＮ１の放電に伴って、第１の実施例と同様に、トランジスタＴｒ１がオンしてノードＮ２が充電され、トランジスタＴｒ２がオンしてノードＮ３も若干充電されるが、トランジスタＴｒ３はオフのままであり、ノードＮ４の電位は変動しない。
【００５３】
次に、クロック信号ＣＬＫ１が立ち下がると同時にクロック信号ＣＬＫ２が立ち上がると、ノードＮ２の電位は瞬間的に上昇するが、その後ノードＮ２は放電される。ノードＮ２の電位の上昇は、前のタイミングで上昇した状態から更に引き上げられるため、ノードＮ１の電位が引き上げられたときのものよりも高くなる。また、ノードＮ３は、クロック信号ＣＬＫ１が立ち上がったときと同様の要領で更に充電され、これに伴って、トランジスタＴｒ３がオンしてノードＮ４も若干充電される。一方、ノードＮ１の電位については、第１の実施例とは異なり、トランジスタＴｒ０ａのゲートにはクロック信号ＣＬＫ４が供給されるので、この時点では、クロック信号ＣＬＫ４がロウであり、トランジスタＴｒ０がオフ状態となっているため、ノードＮ１の電位は０Ｖ近傍の値をとる。
【００５４】
次に、クロック信号ＣＬＫ２が立ち下がると同時にクロック信号ＣＬＫ３が立ち上がると、ノードＮ３の電位は瞬間的に上昇するが、その後ノードＮ４は放電される。ノードＮ３の上昇は、前の２つのタイミングで上昇した状態から更に引き上げられるため、ノードＮ２の電位が引き上げられたときのものよりも高くなる。また、ノードＮ４の電位は前のタイミングよりも更に充電される。
【００５５】
次に、クロック信号ＣＬＫ３が立ち下がると同時にクロック信号ＣＬＫ４が立ち上がると、ノードＮ４の電位は瞬間的に上昇するが、その後ノードＮ４は放電される。ノードＮ４の電位の上昇は、前の２つのタイミングで上昇した状態から更に引き上げられるため、ノードＮ３の電位が引き上げられたときのものよりも高くなる。また、クロック信号ＣＬＫ４の立ち上がりにより、初段のトランジスタＴｒ０ａがオンする。このため、ノードＮ１が充電され、これに伴ってノードＮ２及びＮ３の電位も上昇する。
【００５６】
その後、クロック信号ＣＬＫ４が立ち下がると同時にクロック信号ＣＬＫ１が立ち上がり、上述の工程がトランジスタＴｒ１乃至Ｔｒ４の間で繰り返される。このように、第２の実施例においても、ノードＮｋ＋１の電位は、充電によりＶＮｋ−ＶＴ（Ｔｒｋ）まで上昇している。
【００５７】
また、トランジスタＴｒ５乃至Ｔｒ８に関しては、第１の実施例の動作と同様の動作が行われ、トランジスタＴｒ８のドレインからチャージポンプ用電圧Ｖｃｐを昇圧した電圧Ｖｐｐが出力される。
【００５８】
なお、上述の動作は、動作開始から約１乃至１．５μ秒経過後の動作であり、時間の経過共にノードＮ２乃至Ｎ８の電位は上昇するので、例えばノードＮ１の電位が上昇したときのノードＮ３の電位の上昇程度は減少し、いずれその上昇程度は０に収束する。
【００５９】
このように、第２の実施例によっても、チャージポンプ用電圧Ｖｃｐの昇圧が可能である。また、各トランジスタを立ち上げるタイミングは、全てずれているので、電源電流のピークは小さく、ＣＰＵ等の他の回路の誤動作が防止される。更に、クロックドライバ２についても、クロック信号ＣＬＫ４が２個のトランジスタの駆動に使用されるものの、従来のものと比較するとその負荷の低減は著しく軽減されている。
【００６０】
また、第２の実施例においては、クロック信号ＣＬＫ１がハイとなるときにはトランジスタＴｒ０ａのゲートにはロウレベルのクロック信号が入力されるので、トランジスタＴｒ０ａのしきい値電圧が負であっても、限界はあるものの、通常このトランジスタＴｒ０ａはオンしないので、ノードＮ１からの逆流が防止される。
【００６１】
更に、第２の実施例においては、昇圧の初期段階において、クロック信号ＣＬＫ１乃至ＣＬＫ４が１回ずつハイとなる間にノードＮ１が２回充電されるので、第１の実施例と比較すると、昇圧に要する時間が短縮される。
【００６２】
なお、第１及び第２の実施例においては、８相のクロック信号ＣＬＫ１乃至ＣＬＫ８を使用しているが、クロック信号の数は特に限定されるものではなく、このクロック信号の数に応じてチャージポンプ中のトランジスタ及びコンデンサ数を調整すればよい。図１１は第２の実施例を１６相のクロック信号に適用した第３の実施例におけるチャージポンプの構成を示す回路図であり、図１２（ａ）乃至（ｐ）は第３の実施例におけるクロックドライバに設けられる論理積回路を示す図である。また、図１３は第３の実施例における各信号の変化を示すタイミングチャートである。
【００６３】
第３の実施例におけるチャージポンプにおいては、１７個のＮチャネルトランジスタＴｒ０乃至Ｔｒ１６が互いに直列に接続されている。そして、隣り合うトランジスタ間の各ノードＮ１乃至Ｎ１６には、夫々コンデンサＣ１乃至Ｃ１６の一端が接続され、コンデンサＣ１乃至Ｃ８の他端には、夫々クロック信号ＣＬＫ１乃至ＣＬＫ１６が入力される。
【００６４】
一方、クロックドライバには、図１２（ａ）乃至（ｐ）に示すように、信号ＣＬＫ１Ｔと信号ＣＬＫ２Ｔとの論理積をとる論理積回路ＡＮＤ１１、信号ＣＬＫ２Ｂと信号ＣＬＫ１Ｔとの論理積をとる論理積回路ＡＮＤ１２、信号ＣＬＫ１Ｂと信号ＣＬＫ２Ｂとの論理積をとる論理積回路ＡＮＤ１３、信号ＣＬＫ１Ｂと信号ＣＬＫ２Ｔとの論理積をとる論理積回路ＡＮＤ１４、信号ＣＬＫ８Ｂと信号ＣＬＫ７Ｔとの論理積をとる論理積回路ＡＮＤ１５、信号ＣＬＫ７Ｂと信号ＣＬＫ８Ｂとの論理積をとる論理積回路ＡＮＤ１６、信号ＣＬＫ８Ｔと信号ＣＬＫ７Ｂとの論理積をとる論理積回路ＡＮＤ１７、信号ＣＬＫ７Ｔと信号ＣＬＫ８Ｔとの論理積をとる論理積回路ＡＮＤ１８、信号ＣＬＫ４Ｂと信号ＣＬＫ３Ｔとの論理積をとる論理積回路ＡＮＤ１９、信号ＣＬＫ３Ｂと信号ＣＬＫ４Ｂとの論理積をとる論理積回路ＡＮＤ２０、信号ＣＬＫ４Ｔと信号ＣＬＫ３Ｂとの論理積をとる論理積回路ＡＮＤ２１、信号ＣＬＫ３Ｔと信号ＣＬＫ４Ｔとの論理積をとる論理積回路ＡＮＤ２２、信号ＣＬＫ６Ｂと信号ＣＬＫ５Ｔとの論理積をとる論理積回路ＡＮＤ２３、信号ＣＬＫ５Ｂと信号ＣＬＫ６Ｂとの論理積をとる論理積回路ＡＮＤ２４、信号ＣＬＫ６Ｔと信号ＣＬＫ５Ｂとの論理積をとる論理積回路ＡＮＤ２５、及び信号ＣＬＫ５Ｔと信号ＣＬＫ６Ｔとの論理積をとる論理積回路ＡＮＤ２６が設けられている。
【００６５】
なお、図１３に示すように、信号ＣＬＫ８Ｔはクロック信号ＣＬＫ０を１／４分周したものであり、信号ＣＬＫ８Ｂは信号ＣＬＫ８Ｔの反転信号である。信号ＣＬＫ７Ｔは信号ＣＬＫ８Ｔからクロック信号ＣＬＫ０の２周期分遅延させたものであり、信号ＣＬＫ７Ｂは信号ＣＬＫ７Ｔの反転信号である。信号ＣＬＫ６Ｔは信号ＣＬＫ８Ｔからクロック信号ＣＬＫ０の１周期分遅延させたものであり、信号ＣＬＫ６Ｂは信号ＣＬＫ６Ｔの反転信号である。信号ＣＬＫ５Ｔは信号ＣＬＫ８Ｔからクロック信号ＣＬＫ０の３周期分遅延させたものであり、信号ＣＬＫ５Ｂは信号ＣＬＫ５Ｔの反転信号である。
【００６６】
また、信号ＣＬＫ１Ｔ乃至ＣＬＫ４Ｔは、夫々信号ＣＬＫ５Ｔ乃至信号８Ｔをクロック信号ＣＬＫ０の１／２周期分遅延させたものであり、信号ＣＬＫ１Ｂ乃至ＣＬＫ４Ｂは、夫々信号ＣＬＫ５Ｂ乃至ＣＬＫ８Ｂをクロック信号ＣＬＫ０の１／２周期分遅延させたものである。
【００６７】
そして、論理積回路ＡＮＤ１１乃至ＡＮＤ２６から出力されるクロック信号については、クロック信号ＣＬＫ１乃至ＣＬＫ４は、クロック信号ＣＬＫ０をハイの期間が互いに重なり合わないように分周したものとなり、クロック信号ＣＬＫ５乃至ＣＬＫ８は、夫々クロック信号ＣＬＫ１乃至ＣＬＫ４をクロック信号ＣＬＫ０の半周期分遅延させたもの、クロック信号ＣＬＫ９乃至ＣＬＫ１２は、夫々クロック信号ＣＬＫ１乃至ＣＬＫ４をクロック信号ＣＬＫ０の１周期分遅延させたもの、クロック信号ＣＬＫ１３乃至ＣＬＫ１６は、夫々クロック信号ＣＬＫ１乃至ＣＬＫ４をクロック信号ＣＬＫ０の３／２周期分遅延させたものとなる。
【００６８】
従って、第３の実施例においても、クロック信号ＣＬＫ１乃至ＣＬＫ１６内で立ち上がりが同時に行われるクロック信号は存在しない。このため、電源電流のピークは低く、また、クロックドライバの負荷が小さい。
【００６９】
なお、第３の実施例は第２の実施例を１６相のクロック信号に適用したものであるが、第１の実施例を１６相のクロック信号に適用してもよい。
【００７０】
また、クロックドライバの構成は、図３に示すようなものに限定されるものではなく、１６相のクロック信号を発生させる場合、例えば図１４又は図１５に示す構成をとることもできる。図１４は１６相のクロック信号を生成する第１のクロックドライバの構成を示すブロック図であり、図１５は１６相のクロック信号を生成する第２のクロックドライバの構成を示すブロック図である。また、図１６は図１５に示す第２のクロックドライバにおける遅延回路の構成を示す回路図である。
【００７１】
図１４に示すクロックドライバには、クロック信号ＣＬＫ０及びリセット信号が入力される否定論理和回路ＮＯＲ１１、及びこの否定論理和回路ＮＯＲ１１の出力信号を反転するインバータＩＶ２１が設けられている。また、インバータＩＶ２１に、例えば図４に示す構成を具備した分周器Ｄ１１乃至Ｄ１４が直列接続されている。更に、分周器Ｄ１３の出力信号と分周器Ｄ１４の出力信号との否定論理積をとる否定論理積回路ＮＡＮＤ１、分周器Ｄ１３の出力信号と分周器Ｄ１４の反転出力信号との否定論理積をとる否定論理積回路ＮＡＮＤ２、分周器Ｄ１３の反転出力信号と分周器Ｄ１４の反転出力信号との否定論理積をとる否定論理積回路ＮＡＮＤ３、及び分周器Ｄ１３の出力信号と分周器Ｄ１４の出力信号との否定論理積をとる否定論理積回路ＮＡＮＤ４が設けられている。否定論理積回路ＮＡＮＤ１乃至ＮＡＮＤ４の出力端には、夫々インバータＩＶ２２乃至ＩＶ２４５が接続されており、これらのインバータの出力信号が夫々クロック信号ＣＬＫ１乃至ＣＬＫ４となる。
【００７２】
更に、インバータＩＶ２２には、インバータＩＶ３２、ＩＶ３３、ＩＶ４０、ＩＶ４１、ＩＶ４８及びＩＶ４９が直列接続されており、インバータＩＶ３３、ＩＶ４１及びＩＶ４９の各出力信号が夫々クロック信号ＣＬＫ５、ＣＬＫ９、ＣＬＫ１３となる。
【００７３】
同様に、インバータＩＶ２３には、インバータＩＶ３０、ＩＶ３１、ＩＶ３８、ＩＶ３９、ＩＶ４６及びＩＶ４７が直列接続されており、インバータＩＶ３１、ＩＶ３９及びＩＶ４７の各出力信号が夫々クロック信号ＣＬＫ６、ＣＬＫ１０、ＣＬＫ１４となる。
【００７４】
また、インバータＩＶ２４には、インバータＩＶ２８、ＩＶ２９、ＩＶ３６、ＩＶ３７、ＩＶ４４及びＩＶ４５が直列接続されており、インバータＩＶ２９、ＩＶ３７及びＩＶ４５の各出力信号が夫々クロック信号ＣＬＫ７、ＣＬＫ１１、ＣＬＫ１５となる。
【００７５】
更に、インバータＩＶ２５には、インバータＩＶ２６、ＩＶ２７、ＩＶ３４、ＩＶ３５、ＩＶ４２及びＩＶ４３が直列接続されており、インバータＩＶ３３、ＩＶ４１及びＩＶ４９の各出力信号が夫々クロック信号ＣＬＫ８、ＣＬＫ１２、ＣＬＫ１６となる。
【００７６】
このように構成されたクロックドライバでは、先ず、クロック信号ＣＬＫ０から４相のクロック信号ＣＬＫ１乃至ＣＬＫ４が生成され、これらのクロック信号ＣＬＫ１乃至ＣＬＫ４を直列接続した偶数個のインバータを使用して遅延させることにより、順次クロック信号ＣＬＫ５乃至ＣＬＫ８、クロック信号ＣＬＫ９乃至ＣＬＫ１２、クロック信号ＣＬＫ１３乃至ＣＬＫ１６が生成される。
【００７７】
また、図１５に示すクロックドライバにおいては、インバータＩＶ２２に遅延回路ＤＬ４、ＤＬ８及びＤＬ１２が直列接続され、インバータＩＶ２３に遅延回路ＤＬ３、ＤＬ７及びＤＬ１１が直列接続され、インバータＩＶ２４に遅延回路ＤＬ２、ＤＬ６及びＤＬ１０が直列接続されている。また、相互に直列接続されたインバータＩＶ５０乃至ＩＶ５３が設けられており、インバータＩＶ５０の入力端にクロック信号ＣＬＫ０が入力される。インバータＩＶ５２の出力信号は遅延回路ＤＬ１乃至ＤＬ４及び遅延回路ＤＬ９乃至ＤＬ１２のクロック端子に入力され、インバータＩＶ５３の出力信号は遅延回路ＤＬ５乃至ＤＬ８のクロック端子に入力される。
【００７８】
なお、遅延回路ＤＬ１乃至ＤＬ４の出力信号は、夫々クロック信号ＣＬＫ８、ＣＬＫ７、ＣＬＫ６及びＣＬＫ５となり、遅延回路ＤＬ５乃至ＤＬ８の出力信号は、夫々クロック信号ＣＬＫ１２、ＣＬＫ１１、ＣＬＫ１０及びＣＬＫ９となり、遅延回路ＤＬ９乃至ＤＬ１２の出力信号は、夫々クロック信号ＣＬＫ１６、ＣＬＫ１５、ＣＬＫ１４及びＣＬＫ１３となる。
【００７９】
また、各遅延回路ＤＬ１乃至ＤＬ１２には、図１６に示すように、入力信号ＩＮが入力される入力端子に直列に接続されたインバータＩＶ６２及びＩＶ６３が設けられており、インバータＩＶ６３の出力信号が遅延回路の出力信号となる。但し、インバータＩＶ６２と入力端子との間にはトランスファゲートＧ１１が設けられている。また、入力端がインバータＩＶ６２の出力端に接続され出力端がインバータＩＶ６２の入力端に接続されたクロックドインバータＣＩＶ１が設けられている。クロック端子には、インバータＩＶ６１が接続されており、このインバータの出力信号及びクロック端子に入力されたクロック信号によりトランスファゲートＧ１１及びクロックドインバータＣＩＶ１の動作が切り替えられる。
【００８０】
このように構成されたクロックドライバでは、先ず、クロック信号ＣＬＫ０から４相のクロック信号ＣＬＫ１乃至ＣＬＫ４が生成され、これらのクロック信号ＣＬＫ１乃至ＣＬＫ４を遅延回路を使用して遅延させることにより、順次クロック信号ＣＬＫ５乃至ＣＬＫ８、クロック信号ＣＬＫ９乃至ＣＬＫ１２、クロック信号ＣＬＫ１３乃至ＣＬＫ１６が生成される。
【００８１】
なお、図１４及び図１５に示すリセット信号は、図４におけるリセット信号と同様のものである。
【００８２】
このようなクロックドライバは、第１及び第２の実施例のような８相のクロック信号を使用する場合にも使用することができる。
【００８３】
なお、これらの実施例は外部からの信号をアンテナで受信して内部電力を発生させる非接触型ＩＣカードについてものであるが、水銀電池等の供給能力が低い電源を内蔵する電子機器においても、非接触型ＩＣカードと同様の問題は存在する。本発明は、非接触型ＩＣカードへの適用に限定されるものではなく、これらのバッテリー駆動型の電子機器への適用も可能である。
【００８４】
【発明の効果】
以上詳述したように、本発明によれば、クロックドライバが互いに隣接する２個以上のコンデンサに同時にロウレベルとなるクロック信号を供給するので、例えば前記ハイのクロック信号が供給されたコンデンサに接続されたトランジスタが１０の電荷を次段のノードに伝達するものであるとすると、この１０の電荷の伝達によって次段のトランジスタもオン状態となり、更に次段のノードに１０の電荷のうちいくつかの電荷を伝達することができる。この結果、各ノードの電位の上昇を早くして逆流といった悪影響を早めに防止することにより、昇圧効率を向上させることができる。
【００８５】
また、クロック信号の立ち上がりタイミングを適当にずらすことにより、第２乃至第ｋのトランジスタでは、前段のトランジスタがオン状態となったときにこのトランジスタのゲート及びソースの電位も上昇するため、昇圧時間を短縮し、昇圧効率を向上させることができる。また、ｋ相のクロック信号の位相を互いに異ならせているため、即ち、各クロック信号の立ち上がりタイミングを互いにずれたものとしているため、電流ピークを低減し、例えば非接触型ＩＣカードに適用した場合に、電流ピークによる他の回路の誤動作を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る昇圧回路の構成を示すブロック図である。
【図２】第１の実施例におけるチャージポンプの構成を示す回路図である。
【図３】第１の実施例におけるクロックドライバの構成を示すブロック図である。
【図４】分周器の構成を示すブロック図である。
【図５】図４に示す分周器の動作を示すタイミングチャートである。
【図６】クロックドライバ２における各信号の変化を示すタイミングチャートである。
【図７】（ａ）乃至（ｄ）は、夫々第１の実施例におけるノードＮ４、Ｎ３、Ｎ２及びＮ１の電位の変化を示すグラフ図であり、（ｅ）は（ａ）乃至（ｄ）に対応したクロック信号ＣＬＫ１乃至ＣＬＫ４の変化を示すタイミングチャートである。
【図８】第１の実施例におけるクロック信号ＣＬＫ１乃至ＣＬＫ８及び電源電流の変化を示すタイミングチャートである。
【図９】本発明の第２の実施例に係る昇圧回路におけるチャージポンプの構成を示す回路図である。
【図１０】（ａ）乃至（ｄ）は、夫々第２の実施例におけるノードＮ４、Ｎ３、Ｎ２及びＮ１の電位の変化を示すグラフ図であり、（ｅ）は（ａ）乃至（ｄ）に対応したクロック信号ＣＬＫ１乃至ＣＬＫ４の変化を示すタイミングチャートである。
【図１１】第２の実施例を１６相のクロック信号に適用した第３の実施例におけるチャージポンプの構成を示す回路図である。
【図１２】（ａ）乃至（ｐ）は第３の実施例におけるクロックドライバに設けられる論理積回路を示す図である。
【図１３】第３の実施例における各信号の変化を示すタイミングチャートである。
【図１４】１６相のクロック信号を生成する第１のクロックドライバの構成を示すブロック図である。
【図１５】１６相のクロック信号を生成する第２のクロックドライバの構成を示すブロック図である。
【図１６】図１５に示す第２のクロックドライバにおける遅延回路の構成を示す回路図である。
【図１７】非接触ＩＣカードにおける各回路に供給される電圧の関係を示す模式図である。
【図１８】従来のチャージポンプの一例を示す回路図である。
【図１９】特開平２−６２７９６号公報に記載された昇圧回路を示す回路図である。
【符号の説明】
１；チャージポンプ
２；クロックドライバ
３；リング発振器
１０１；非接触型ＩＣカード
１０２；ＲＦ回路
１０３；ＣＰＵ
１０４；入出力回路
１０５；周辺回路
１０６；安全回路
１０７；チャージポンプ
１０８；電圧レギュレータ
１０９；リング発振器
１１０；安全回路
１１１；クロックドライバ
ＡＮＤ１〜ＡＮＤ８、ＡＮＤ１１〜ＡＮＤ２６；論理積回路
Ｃ１〜Ｃ１６、Ｃ１０１〜Ｃ１０４；コンデンサ
ＣＩＶ；クロックドインバータ
Ｄ１〜Ｄ６、Ｄ１１〜Ｄ１４；分周器
ＤＬ１〜ＤＬ１２；遅延回路
Ｇ１〜Ｇ４、Ｇ１１；トランスファゲート
ＩＶ１〜ＩＶ８、ＩＶ１１〜ＩＶ１６、ＩＶ２１〜ＩＶ５３、ＩＶ６１〜ＩＶ６３、ＩＶ１０１〜ＩＶ１０４、ＩＶ１１１〜ＩＶ１１４；インバータ
ＮＡＮＤ１〜ＮＡＮＤ４；否定論理積回路
ＮＯＲ１、ＮＯＲ２、ＮＯＲ１１；否定論理和回路
Ｔｒ０〜Ｔｒ１６、Ｔｒ０ａ、Ｔｒ１００〜Ｔｒ１０４、Ｔｒ１１０〜Ｔｒ１１４、Ｔｒ１１０〜Ｔｒ１１４；トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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