(57)【特許請求の範囲】
【請求項１】
２つの端子間の電圧の大きさにより光から電流への変換効率が変わる複数の受光素子を有し、個々の受光素子の一方の端子は各行毎に同じ制御電極に接続され、他方の端子は各列毎に同じ出力電極に接続される２次元アレイと、
各電圧ベクトルの要素が電圧を規定する複数の電圧ベクトルを記憶し、前記２次元アレイの受光素子の接続する複数の制御電極に各電圧ベクトルで規定される電圧を印加する制御回路と、
前記２次元アレイの受光素子の接続する複数の出力電極にそれぞれ接続され、該複数の出力電極から受けるデータをそれぞれ記憶し、互いに直列に接続され、記憶するデータをその直列に接続する方向にシフトすることのできる複数の記憶ユニットを有する１次元メモリとを備え、
この１次元メモリは、前記制御電極の一つの電圧ベクトルで規定される電圧を前記複数の制御電極に与えて一つ出力電極から得られる第１のデータを一つの記憶ユニットに保持した後に別の記憶ユニットへシフトし、前記制御回路が別の一つの電圧ベクトルで規定される電圧を前記複数の制御電極に与えて別の一つの出力電極から得られる第２のデータを前記第１のデータと足し合わせて該別の記憶ユニットに記憶することができる、画像感知および処理のための装置。
【請求項２】
２つの端子間の電圧の大きさにより光から電流への変換効率が変わる複数の受光素子を有し、個々の受光素子の一方の端子が各行毎に同じ制御電極に接続され、他方の端子は各列毎に同じ出力電極に接続される２次元アレイと、
各電圧ベクトルの要素が電圧を規定する複数の電圧ベクトルを記憶し、前記２次元アレイの受光素子の接続する複数の制御電極に各電圧ベクトルで規定される電圧を印加する制御回路と、
各々データを記憶する複数の記憶ユニットを有する１次元メモリと、
前記２次元アレイの受光素子の接続する出力電極と各記憶ユニットとの接続を選択的に切替える切替えスイッチとを備えた画像感知および処理のための装置。
【請求項３】
一方の端子は直接出力端子に、他方の端子はキャパシタンスを介してアースにかつ、スイッチングゲートを介して制御端子に接続された、２つの端子間の電圧の大きさにより光から電流への変換効率が変わる受光素子から成る受光エレメントの２次元アレイと、前記制御端子は各行毎に同じ制御電極に、出力端子は各列毎に同じ出力電極に接続され、さらに制御電極に接続された任意の電圧が出力される端子を持つ制御回路と、任意の出力電極からの電流を加える機構を持つ出力回路を有するイメージセンサを備えた画像感知および処理のための装置。
【請求項４】
一方の端子はキャパシタンスを介してアースにかつ、スイッチングゲートを介して出力端子に、他方の端子は直接制御端子に接続された、２つの端子間の電圧の大きさにより光から電流への変換効率が変わる受光素子から成る受光エレメントの２次元アレイと、前記制御端子は各行毎に同じ制御電極に、出力端子は各列毎に同じ出力電極に接続され、さらに制御電極に接続された任意の電圧が出力される端子を持つ制御回路と、任意の出力電極からの電流を加える出力回路を有するイメージセンサを備えた画像感知および処理のための装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、受光素子（以下、感度可変光検出素子、ＶＳＰＤ、光検出器などと称する）のアレイ、制御回路および神経ネットワークを用いた画像感知および処理のための装置に関するものである。
【０００２】
【従来の技術】
図５２に典型的な先行技術の画像処理装置を示すもので、ＣＣＤカメラ５２０、フレームバッファ５２１、コンピュータ５２２および任意に専用ハードウエア５２３から構成されている。
【０００３】
他の先行技術の画像処理装置は、生物学上に網膜の動作原理を模倣しようとしている。たとえば、１９９１年５月、サイエンティフィックアメリカン（Ｓｃｉｅｎｔｉｆｉｃ  Ａｍｅｒｉｃａｎ）、４０頁ないし４６頁、エム・エー・マホウォルド（Ｍａｈｏｗａｌｄ）氏およびシー・ミード（Ｍｅａｄ）氏による、「シリコン網膜」、エム・エー・マホウォルド（Ｍａｈｏｗａｌｄ）氏およびシー・ミード（Ｍｅａｄ）氏による、「シリコン網膜、アナログＶＬＳＩおよび神経システム」（アディソン・ウェズレイ・リーディング（Ａｄｄｉｓｏｎ  Ｗｅｓｌｅｙ，Ｒｅａｄｉｎｇ），ＭＡ、１９８９年）第１５章を参照。
【０００４】
図５２に示される先行技術の画像処理装置においては、ＣＣＤカメラ５２０は、システムの入力画像を感知する。ついで、画像は、フレームバッファ５２１へ連続的に転送される。フレームバッファ５２１の記憶画像情報は、画像がコンピュータ５２２または専用ハードウエア５２３により、もしくは双方により処理される。
【０００５】
上述のシリコン網膜は、生物学上の網膜のいくつかの特性を実現しようとする。まず第１に、対数応答曲線を有する光検出器が使用される。第２に、検出器の近隣結合を実現するために、抵抗ネットワークが使用される。第３に、調子の合った動きが生物学上の網膜のものと類似している輝度適合機構が用いられる。
【０００６】
図５３は、例えば「ＣＣＤの基礎」（塚本哲男著，オーム社，１９８０年）の１９３ページに示されたＣＣＤイメージセンサの構造図であり、このＣＣＤイメージセンサは画像処理装置に適するもので、図において、５３１は受光エレメント、５３２は非照射領域のＣＣＤレジスタ、５３３は出力レジスタ、５３４は出力用のフローティング拡散領域、５３５は出力端子、５３６は出力用のフローティング拡散領域５３４をリセットする端子、５３７はリセット時の放電端子、５３８はクロックＡ、５３９はクロックＢである。
【０００７】
従来のＣＣＤイメージセンサは上記のように構成され、垂直に並んだライン状の受光エレメント５３１と非照射領域のＣＣＤレジスタ５３２の平行列から成っており、それぞれの垂直列のＣＣＤレジスタ５３２からの出力は、全て並列に一つの出力レジスタ５３３に導かれる。各受光エレメント５３１において、光の像は光透過性のポリＳｉゲートを持ったＭＯＳキャパシタによって検出される。通常のＴＶモードにおいては、各フィールドに対し１／６０秒の光集積時間を持ち、隣合った二つの受光エレメントからの出力が一緒になって、一つの信号電荷として垂直列のＣＣＤレジスタ５３２の一組のエレメントに転送される。その後全体の光の像の信号電荷はクロックＡ５３８にて転送され、水平列の出力レジスタ５３３に並列に入り、クロックＡ５３８よりも速いクロックＢ５３９にて、次の信号が入ってくるまでに出力用のフローティング拡散領域５３４まで転送され、出力端子５３５からシリアルに読み出される。以上のようにして図５３に示されるＣＣＤイメージセンサは、受光部に投影された画像を読み出すことが出来る。
【０００８】
図５４は、例えばサンら「量子エレクトロニクス」，第２５巻，第５号，第８９６〜９０３頁（１９８９年）（Ｃ．Ｃ．Ｓｕｎ，”Ｑｕａｎｔｕｍ  Ｅｌｅｃｔｒｏｎｉｃｓ”，Ｖｏｌ．２５，Ｎｏ．５，ｐｐ．８９６−９０３，（１９８９））に示された従来の感度可変受光素子の断面図であり、この感度可変受光素子は画像処理装置に適するもので、図において、５４１は透明なポリシリコン電極、５４２は酸化シリコン絶縁膜、５４３は金属製の出力電極、５４４はＰ＋  型シリコン層、５４５はｎ型シリコン基板、５４６は空乏層である。
【０００９】
次に動作について説明する。
従来の感度可変受光素子は、このように、ポリシリコン電極５４１−酸化シリコン絶縁膜５４２−ｎ型シリコン基板５４５の積層により、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造となっている。よって、ポリシリコン電極５４１に負のバイアス電圧ＶＧ  を印加した場合、酸化シリコン絶縁膜５４２とｎ型シリコン基板５４５の界面近傍に空乏層５４６が生ずる。
【００１０】
入射光（ｈν）は、この感度可変受光素子に対して、垂直方向から、酸化シリコン絶縁膜５４２→ポリシリコン電極５４１→酸化シリコン絶縁膜５４２の順に透過して空乏層５４６に入射する。そして、入射光の波長がｎ型シリコン基板５４５を構成する半導体の吸収端の波長より短い場合は、空乏層５４６に光電流Ｉｐｈ（電子−ホール対）が発生する。発生した電子は、ｐ型半導体（ｐ＋  型シリコン層５４４）とｎ型半導体（ｎ型シリコン基板５４５）のｐ−ｎ接合に集められ、出力電極３から取り出される。
【００１１】
この素子から発生する光電流Ｉｐｈの大きさは空乏層５４６の厚さに比例し空乏層５４６の厚さが増加するに従って光電流Ｉｐｈが増加する。ところで、空乏層５４６の厚さは、ポリシリコン電極５４１に加えるバイアス電圧ＶＧ  の大きさに比例する。従って、この図に示される素子は、ポリシリコン電極５４１に加えるバイアス電圧ＶＧ  を調整することにより、素子に流れる光電流Ｉｐｈの大きさ、すなわち入射光に対する感度を可変にすることができる。
【００１２】
図５５は例えばニューロコンピュータ工学（工業調査会，１９９２年発行）Ｐ．１５４に示された従来の人工網膜素子の構成を示す構成図である。この人工網膜素子は画像前処理用の素子として用いられ、入力画像の特徴抽出、例えば、動体の検出などに適するもので、図において、５５１は平面波のレーザ光を発するレーザ、５５２は光を反射および透過するハーフミラー、５５３は光を反射するミラー、５５４は波面反射機能を有する位相共役鏡、５５５は物体の映像を出力するテレビカメラ、５５６は光の位相を変調する液晶、５５７は出力スクリーンである。
【００１３】
次に動作について説明する。
液晶５５６は例えば液晶テレビジョンから偏光子および検出子を取り除いたものであり、テレビカメラ５５５からの映像信号を表示する。レーザ５５１からの平面波のレーザ光は、液晶５５６を通り、位相共役鏡５５４に入る。そして、位相共役鏡５５４の波面反転機能によって逆の位相の光波が反射される。反射光が再び液晶５５６を通過することにより、波面が補償され、静止画像に対する出力光に液晶の影響は現れない。すなわち、その出力光は平面波となる。しかし、位相共役鏡５５４の応答時間は通常ミリ秒〜秒オーダであるため、動いている画像に対しては波面が補償されず、動画像については液晶５５６の影響が残存する。従って、出力スクリーン５５７には、動画像のみが現れる。
【００１４】
図５６は、従来の画像情報処理装置の概略構成を示す構成図である。図において、５６１は画像の撮像を行うＣＣＤカメラ、５６２は撮像された画像の前処理を行う前処理部、５６３は画像を表示する処理画像表示用の計算機、５６４はＣＣＤカメラ５６１と前処理部５６２との間の信号を伝える信号線、５６５は前処理部５６２と計算機５６３との間の信号を伝える信号線である。
【００１５】
また、５６６は画像を記憶する画像メモリ、５６７は前処理部５６２と画像メモリ５６６との間の信号を伝える信号線であり、５６８は最初に入力される画像パターン、５６９は次に入力される画像パターンを示す。
【００１６】
次に動作について説明する。
ＣＣＤカメラ５６１が撮像した画像パターン５６８は、光強度に応じたＣＣＤの各画素出力電圧値として、時系列的に出力される。この出力値列は、前処理部５６２によって画像メモリ５６６に蓄積される。同様に、次の画像パターン５６９に関する出力値列も画像メモリ５６６に蓄積される。
【００１７】
そして、例えば、２つの画像パターンの排他的論理和（ＥＸＯＲ）を得たい場合には、前処理部５６２は、画像メモリ５６６から２つの画像パターン５６８，５６９の信号を読み出し、各画素についてＥＸＯＲ演算を行い、その結果を計算機５６３に出力する。計算機５６３は、前処理部５６２の演算結果を表示する。
【００１８】
図５７は従来の記憶素子の一つである電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）の構造を示す断面図である。図において、５７０はソース電極、５７１はドレイン電極、５７２はＰ型シリコン基板５７３上に形成されたｎ型ソース領域、５７４はＰ型シリコン基板５７３上に形成されたｎ型ドレイン領域、５７５は数１０ｎｍ程度のシリコン酸化膜、５７６は電荷蓄積用のポリシリコンフローティングゲート、５７７はコントロールゲート電極である。
【００１９】
次に動作について説明する。
書き込み時、コントロールゲート電極５７７とドレイン電極５７１との間に正の高電圧が加えられる。すると、ドレインにホットエレクトロンが発生し、このホットエレクトロンは、ドレイン側からシリコン酸化膜５７５を通してポリシリコンフローティングゲート５７６に注入される。この結果、コントロールゲート電極５７７から見たしきい値電圧が高い状態（「０」状態）になる。ゲート電圧がしきい値以下の時、ドレイン電流は流れにくくなる。
【００２０】
消去時、ソース側から、Ｆ−Ｎ（Ｆｌｏｗｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングで電子が引き抜かれ、しきい値電圧の低い状態（「１」状態）とされる。また、読み出し時には、コントロールゲート電極５７７に電圧を加えることによりセルが選択され、ホットエレクトロンを発生させないようにドレイン電極５７１に充分低い電圧が印加され、セルのしきい値電圧の差に応じて「１」または「０」が読み出される。
【００２１】
【発明が解決しようとする課題】
従来の画像感知および処理のための装置は以上のように構成されているので、システムの複雑さ、大きさおよび価格と、直列データ処理がボトルネックとなるためにもたらされる低いフレーム速度と、システムが画像のただ小さい部分のみを感知し処理することを可能にする注意点集中機構の存在しないなどの問題点があった。また、シリコン網膜を用いる方法は、遅い応答時間と、画像に対し行うことのできる処理の種類の少なさと、処理の種類が固定されているという問題点があった。
【００２２】
従来のイメージセンサーは以上のように構成されているので、機能としては画像をそのまま検出するだけで、画像処理を行うためには専用回路或いはコンピュータを後ろに接続する必要があった。そのため実時間処理が可能でかつ小型の装置を得ることは困難であった。さらに、受光エレメントからの出力は多段の転送によって出力端子まで送られるため、原理的に読み出しには多くのクロック数を必要とし、高速な画像処理には適さないという問題点があった。
【００２３】
従来の感度可変受光素子は以上のように構成されているので、光電流Ｉｐｈの流れる向きは常に一定で、感度が可変なのはこの光電流Ｉｐｈの向きに対応する正の向きにおいてだけである。このため、光画像処理システムおよび光コンピューティングへの適用を行う場合、負の感度または負の重みをもたせることができないという問題点があった。
【００２４】
従来の人工網膜素子は以上のように構成されているので、光源としてレーザ５５１が必要とされ、また、液晶５５６や高価な位相共役鏡５５４も必要とされるので、寸法や消費電力が大きくなり、かつ、価格が高価になるという問題点があった。
【００２５】
従来の画像情報処理装置は以上のように構成されているので、画像の処理を行うには、画像情報を一旦画像メモリ５６６に蓄積し、その後逐次画像情報を前処理部５６２に送り込み、画素単位に処理を行わなければならず、画素数が多くなると処理時間が長くなるという問題点があった。
【００２６】
また、従来の記憶素子は以上のように構成されているので、キャリア注入を効果よく行うためにシリコン酸化膜５７５をきわめて薄く均一に形成しなければならず、製造時に歩どまりが悪くなったり、素子構造が複雑になって製造工程が複雑になるなどの問題点があった。
【００２７】
この発明は、画像検出と同時に種々な画像処理のできるイメージセンサを適用した画像感知および処理のための装置を得ることを目的とする。
【００２８】
また、この発明は、感度を負から正まで連続的に変られる受光素子を適用した画像感知および処理のための装置を得ることを目的とする。
【００２９】
【課題を解決するための手段】
この発明の請求項１に係る画像感知および処理のための装置は、２次元アレイと、複数の制御電極に各電圧ベクトルで規定される電圧を印加する制御回路と、複数の記憶ユニットを有する１次元メモリとを備え、この１次元メモリは、前記制御電極の一つの電圧ベクトルで規定される電圧を前記複数の制御電極に与えて一つ出力電極から得られる第１のデータを一つの記憶ユニットに保持した後に別の記憶ユニットへシフトし、前記制御回路が別の一つの電圧ベクトルで規定される電圧を前記複数の制御電極に与えて別の一つの出力電極から得られる第２のデータを前記第１のデータと足し合わせて該別の記憶ユニットに記憶することができるようにしたものである。
【００３０】
この発明の請求項２に係る画像感知および処理のための装置は、２次元アレイと、複数の制御電極に各電圧ベクトルで規定される電圧を印加する制御回路と、複数の記憶ユニットを有する１次元メモリと、前記２次元アレイの受光素子の接続する出力電極を前記１次元メモリの複数の記憶ユニットの各々と接続可能とし、それぞれの接続を選択的に切替える切替えスイッチとを備えたものである。
【００３１】
この発明の請求項３に係る画像感知および処理のための装置は、受光素子の一方の端子を直接出力端子に、他方の端子はキャパシタンスを介してアースにかつ、スイッチングゲートを介して制御端子に接続し、この制御端子は各行毎に同じ制御電極に、他方の端子に接続された出力端子は各列毎に同じ出力電極に接続し、任意の電圧が出力される端子を持つ制御回路を制御電極に接続し、任意の出力電極からの電流を加える機構を持つ出力回路を有するイメージセンサを適用したものである。
【００３２】
この発明の請求項４に係る画像感知および処理のための装置は、受光素子の一方の端子をキャパシタンスを介してアースに、スイッチングゲートを介して出力端子に、他方の端子は直接制御端子に接続し、この制御端子は各行毎に同じ制御電極に、出力端子は各列毎に同じ出力電極に接続し、さらに任意の電圧が出力される端子を持つ制御回路を上記制御電極に接続し、任意の出力電極からの電流を加える機構を持つ出力回路を有するイメージセンサを適用したものである。
【００３３】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、この発明の動作原理を例示する図である。図１において、１はＶＳＰＤのＶＳＰＤアレイ（受光素子のアレイ）、２は１個のＶＳＰＤ（１個の受光素子）、３はＶＳＰＤアレイ１上に投影される画像、４は制御電圧ｕｉ  をＶＳＰＤアレイ１へ供給する制御回路、５はＶＳＰＤアレイ１の出力電流ｊｉ  を処理する神経ネットワーク、６は処理された画像を示す。
【００３４】
この発明の核心部分はＶＳＰＤ２のＶＳＰＤアレイ１である。このＶＳＰＤ２は、例えばＭＳＭ（金属−半導体−金属）型の光検出器のことであり、その感度ｓは電圧ｕを制御ポートに印加することにより負から正の値に変化させることができ、
ｓ＝ｆ（ｕ）……（１）
であり、感度ｓは、ＶＳＰＤ２の出力ポートから接地へ流れる電流ｊを、ＶＳＰＤ２上の照射束Φｅで割算したものとして定義され、
ｓ＝ｊ／Φｅ……（２）
である。共通の電圧ｕｉ  がＶＳＰＤアレイ１の第ｉ行の制御ポートに与えられる。各列においてＶＳＰＤ２の出力ポートは接続される。従って、ｋ番目の列の個々のＶＳＰＤ２からの電流は、合計され、合計電流ｊｋ  を結果として生ずる。
【００３５】
ＶＳＰＤアレイ１はＶＳＰＤ２の各列に対して、ＶＳＰＤ２上の照射束に対して重み付けされた合計を作る能力を有する。もしｉ番目の行およびｊ番目の列におけるＶＳＰＤ２を流れる電流が、ｉ番目の行におけるＶＳＰＤ２の感度およびＶＳＰＤ２の表面上の照射束Ｗｉｊに比例していれば、重み付けされた総和は、ベクトル−マトリックス積、
ｊ＝Ｗｓ，……（３）
として書くことができる。ただし、Ｗ＝（Ｗｊｋ）は、ＶＳＰＤアレイ１上に投影されている画像３のマトリックス表現を示し、ｓはＶＳＰＤ２の１行の感度のベクトルであり、かつｊは、ＶＳＰＤ２の列から接地へ流れる出力電流ｊｋ  のベクトルである。感度スペクトルｓの要素ｓｉ  は式（１）に特定されるように、制御ベクトルｕの電圧ｕｉ  により制御することができる。
【００３６】
ｓｉ  ＝ｆ（ｕｉ  ）……（４）
ベクトル−マトリックス積の基本的な演算に基づいて、マトリックス乗算
Ｊ＝ＷＳ，……（５）
が実現される。これは、制御回路４を使用して１ラインずつマトリックスＳをニューロチップに送り込み、かつ出力ベクトルｊをマトリックスＪについて時分割多重動作モードで記録することによって実現される。
【００３７】
もし接続マトリックスＴを有する単純な神経ネットワーク５が出力ベクトルｊの処理のために加えられれば、画像マトリックスＷは、任意のマトリックスで両側から乗算することができ、
Ｖ＝ＴＷＳ，……（６）
であり、Ｖは神経ネットワークの出力ベクトル
ｖ＝Ｔｊ＝ＴＷｓ……（７）
を時分割多重化された動作モードでライン毎に記録するマトリックスである。マトリックスＶは、処理された画像６を含む。
【００３８】
数多くの画像処理動作をこの種のマトリックス乗算を使用して行うことができる。例えば、種々の特徴を抽出して、サインおよびコサイン変換のような直交変換を行うことができる。いくつかの可能性については、この発明の後の実施例において説明しかつ例示する。
【００３９】
時間依存画像の処理を可能にするために、ある種のリセッタブル積分器付きの神経ネットワーク５を用いる。
【００４０】
【数１】
0003607074.tif 000002
【００４１】
であり、［０，ｔ０  ］は、積分の時間幅である。例えば、動き検出を、設定
【００４２】
【数２】
0003607074.tif 000003
【００４３】
を使用して行うことができる。なぜなら式（８）は、
ｖ（ｔ０）＝Ｔ０  （Ｗ２  −Ｗ１  ）ｓ０  ……（１３）
と書換えることができるからである。出力ベクトルｖは、式（１０）および（１１）において特定された時間幅における２つの画像マトリックス間の差のみに依存する。もし投影された画像に動きがなければ（Ｗ１  ＝Ｗ２  ）、システムは応答しない［ｖ（ｔ０  ）＝０］。
【００４４】
垂直方向における注目焦点は、ＶＳＰＤ２の特定のいくつかの行だけを感度のよいものとし、すべての他の感度をゼロに設定することにより形成することができる。水平方向においては、注目焦点は、関係のない出力ベクトルｊまたはｖの要素を単に無視することにより形成することができる。多数の注目焦点を同様の方法で実現でき、かつ任意のシーケンスでその画像の画素を読出すことさえ可能である。
【００４５】
システムの動作速度、すなわち１秒間に処理することができる制御ベクトルｕの数は、ＶＳＰＤ２および電子回路の性能に依存する。例えば、ＧａＡｓ金属−半導体−金属ＶＳＰＤ（ＭＳＭ−ＶＳＰＤ）は、１ＧＨｚ以上の非常に早い速度で動作することができる。この場合、性能を制限するものは、主に電子回路の速度である。複雑な電子回路を必要としない実現例は、典型的には約１ＭＨｚで動くことができる。神経ネットワーク５がシステムに含まれる場合には、ネットワークのハードウエア化装置の速度もまた制限要因である。現在、入手可能である神経ネットワークは、約１ＭＨｚで動作することができる［インテル（Ｉｎｔｅｌ）、６４ニューロンを有するＥＴＡＮＮ−チップ参照］。
【００４６】
実施の形態２．
図２は、エッジ抽出プロセスを例示する図である。図２において、１はＶＳＰＤのアレイ、２は１個のＶＳＰＤ、３はＶＳＰＤアレイ１上に投影される画像、５はＶＳＰＤアレイ１の出力電流ｊｉ  を処理する神経ネットワーク、６は処理された画像を示す。
【００４７】
図２は、どのように斜めのエッジが単純なセットアップで抽出されるかを示す。画像３はＶＳＰＤアレイ１上に投影される。制御ベクトルｕの要素は、感度ベクトルｓ＝（２，−１，０，…０，−１）を結果として生ずる値に設定される。制御ベクトルの要素は、周期的に循環けた送りされる。式（５）のマトリックス表現において、ほぼ三重対角線のマトリックスは感度ベクトルのシーケンスを現わす。
【００４８】
【数３】
0003607074.tif 000004
【００４９】
上記式（１４）において、Ｎは感度ベクトルの長さ、すなわちＶＳＰＤ２の行の数を示す。ＶＳＰＤアレイ１の出力は接続マトリックスＴ＝Ｓを用いて、神経ネットワーク５により処理される。神経ネットワーク５の出力ベクトルｖは、処理された画像を１ライン単位で現わす。処理された画像６は、投影された画像３のただ抽出された斜めの端縁のみを含む。
マトリックスＳおよびＴは、ＴＯＥＰＬＩＴＺである。従って、両側からのこれらの２つのマトリックスと画像マトリックスＷとの乗算もまた、核Ｋについての循環畳込みとして現わすことができる。
【００５０】
【数４】
0003607074.tif 000005
【００５１】
動作原理の理解を容易にするために、意図的に単純なマトリックスＳおよびＴを上では選んでいる。もし任意のＴＯＥＰＬＩＴＺマトリックス
Ｓｊｋ＝ａ（ｊ＋ｋ）ｍｏｄＮ  ……（１６）
および
Ｔｊｋ＝ｂ（ｊ＋ｋ）ｍｏｄＮ  ……（１７）
を使用すれば、
Ｋ＝ａｂＴ  ……（１８）
の形式の核を有する畳込みが実現できる。ａおよびｂは長さＮの任意のベクトルである。この形式の核を用いた２次元の畳込みは、２つの１次元の畳込みへ分解することができる。例えば、ａ＝（−１，０，１，０，０…）Ｔ  ，ｂ＝（１，０，０，…）（垂直端縁の抽出）、ａ＝（１，０，０，…）Ｔ  ，ｂ＝（−１，０，１，０，０，…）（水平端縁の抽出）およびａ＝（−１，０，１，０，０，…）Ｔ  ，ｂ＝（−１，０，１，０，０，…）（斜めの端縁の抽出のためのもう１つの可能性）である。
【００５２】
制御ベクトルの要素は、周期的に循環けた送りされることはすでに上に述べている。この種のけた送り動作は、アナログ電圧用シフトレジスタを使用することにより、ハードウエアで容易に実現できる。たとえば、電荷結合素子（ＣＣＤ）またはサンプルおよびホールド回路の連鎖が、アナログ電圧用シフトレジスタとして働くことができる。また、アナログ電圧のためのシフトレジスタは、１ビットＤ／Ａ変換器の組と協働する１ビット幅のディジタルシフトレジスタを使用することにより、またはｌ＋１パルス符号変調（ＰＣＭ変調）されたアナログ電圧レベルを得るために、長さｌの１ビット幅のディジタルシフトレジスタの連鎖を使用することによりディジタル的に実現することができる。
【００５３】
アナログ電圧用シフトレジスタのディジタルな実現は、閉ループ動作モードを得るために、その終端部をその入力に接続することができるという利点を有する。このことは、制御電圧をただ一度だけループ内に送込まなければならないことを意味する。そうすれば、電圧はループ内に記憶され、この記憶されたデータを使用して任意の数の画像処理サイクルを行うことができる。
【００５４】
上に指摘したすべての畳込みおよび特徴抽出動作は、注目焦点機構およびこの発明の実施例１において述べられた時間依存画像の処理と組合せることができる。このことは、たとえば、画像のある領域における運動する斜め端縁の検出のためのシステムを構成することができることを意味する。
【００５５】
実施の形態３．
この発明を用いて、また、入力画像Ｗに対してサイン（ｓｉｎ）変換、コサイン（ｃｏｓ）変換、ウォルシュ（ＷＡＬＳＨ）変換およびウェイブレット（ｗａｖｅｌｅｔ）変換のような、１次元および２次元の変換を行うことも可能である。これは、１次元の基本システムの基本ベクトルを感度ベクトルおよび神経ネットワークの接続マトリックスＴの行ベクトル双方に対して使用することにより達成される。例えば、２次元のコサイン変換は、設定
【００５６】
【数５】
0003607074.tif 000006
【００５７】
を使用する場合に行われる。ただし、ＮはＶＳＰＤの行および列の数を示す。これは、式（６）をその明瞭な形式、
【００５８】
【数６】
0003607074.tif 000007
【００５９】
で書くことにより確認することができる。正規化定数は別として、式（２０）は、２次元のコサイン変換の定義である。式（１９）および（２０）におけるコサイン関数は、サイン関数で置き換えることもできその場合２次元サイン変換が得られる。
【００６０】
実施の形態４．
図３は直接画像認識プロセスを例示する図である。図３において、１はＶＳＰＤのアレイ、２は１個のＶＳＰＤ、３はＶＳＰＤアレイ１上に投影される画像、７は投影された画像をいくつかの類８の１つを示す分類器である。
【００６１】
図４は画像認識プロセスの最適化のためのアルゴリズムを例示する図である。図４において、１はＶＳＰＤのアレイ、２は１個のＶＳＰＤ、９はＶＳＰＤアレイ１上に投影される画像、１０はメリット関数評価を示し、１１は最適化アルゴリズムを示す。
【００６２】
次に、この発明の実施の形態４を示す図３を特に参照する。出力ベクトルｊ（式（３）参照）は、画像Ｗの低次元の表現を構成する。本来の画像の代わりに、この表現は、画像の分類および認識のために使用することができる。
【００６３】
たとえば、その表現は、多数の画像９の直接認識の目的のために、分類器７に送り込むことができる。このことは、本来の画像ではなく画像の低次元の表現のみが分類器７に記憶されることを意味する。分類の目的のためには、はるかに少ないデータ量を処理する。結果、分類器７の複雑さおよび分類時間が劇的に減少される。
【００６４】
もし必要なら、画像分類／選択の品質は、最適の感度ベクトルｓを選択することにより向上させることができる。これはこの発明の重要な点である。なぜならばしばしば画像それ自体よりも画像の低次元の表現を分類することの方がより困難な場合が多いからである。
【００６５】
次に、選択プロセスを示す図４を参照する。初期化のために、感度ベクトルｓを任意の値に設定する。ステップ１において、画像９がチップ上に投影される。出力ベクトルｊを用いて、画像分離の品質を反映するメリット関数Ｑを計算する。これは、電流感度ベクトル（メリット関数評価１０）を用いて実行される。ステップ２において、２つのメリット関数Ｑが最適化アルゴリズム１１（たとえば、ランダムサーチ、シュミレーティッドアニーリング、遺伝学的アルゴリズムまたは勾配降下）に伝達される。最適化アルゴリズム１１は、感度ベクトルｓを適合的に変化させることによりメリット関数Ｑを最適化する。メリット関数Ｑが最適化されるか、または十分な品質の画像分離が達成されるまで、ステップ１および２が繰り返される。
【００６６】
相関ベースの分類器を用いて、メリット関数Ｑの典型的な定義を次に与える。以下では、Ｍ入力画像Ｗ１  ，０≦１＜ＭがＶＳＰＤアレイ１上に投影されること、ｊ１  は結果として生ずる出力ベクトルであること、および結果出力ベクトルｊを有する画像Ｗが認識されねばならないことが仮定される。相関ペースの分類器においては、類は、分類器（ここではｊ０  ，…，ｊＭ−１  ）に記憶されているベクトルとして定義される。ベクトルｊと記憶されたベクトルとの間の角度を距離の基準として用いて、ベクトルｊは類のうちの１つ、すなわち最も小さい角度距離を有するベクトルｊ１  へ割当てられる。
【００６７】
記憶されたベクトルｊ０  ，…，ｊＭ−１  の間の角度が大きいほど、この分類プロセスにおける曖昧さはより少なくなる。理想的な場合には、すべてのベクトルは直交する。従って、ベクトルｊ０  ，…，ｊＭ−１  のうちの任意の２つの間の角度の最小限が良好なメリット関数Ｑとして作用することができる。ついで、上で説明した最適化プロセスが、ベクトルｊ１  の間の最小の角度を最大にする感度ベクトルｓを選択する。
【００６８】
最後に、修正された最適化プロセスについて説明する。メリット関数Ｑは、すべての画像の提示の後に再び計算される代わりに各画像の提示の後に更新される。上に与えられたメリット関数の典型的な定義を用いることにより、この方式の利点は明らかになるであろう。最適化プロセスの間、このメリット関数は一度にすべての画像に依存せず、出力ベクトルが瞬間的に最も小さい角度距離を有する２つの画像、すなわち最も分離性の悪い２つの画像に依存する。従って、これら２つの画像をシステムにより頻繁に提示することが意味をなす。残りの画像はそれほど頻繁に提示する必要はない。なぜならばそれらは分離しやすく、かつメリット関数はそれらに依存しないからである。この結果、最適化プロセスを高速化することができる。メリット関数をずっとより早く計算することができるからである。
【００６９】
投影された画像の全体の照度における変動は、相関ベースの分類器における分類プロセスに影響を与えないことが注目されねばならない。このような変動は、ベクトルｊ１  の長さのみを変化させ、それらの間の角度を変化させないからである。分類に先立ってベクトルｊ１  を標準化することにより、いかなる分類器も照度の変動の影響を受けないようにできる。
【００７０】
さらに、もし感度ベクトルのすべての要素にわたる合計がゼロであれば、いかなる分類器においても分類プロセスは均一な背景光に対して不変である。その均一の照射のために発生される電流はＶＳＰＤの各列において相殺されるからである。
【００７１】
もし最適化プロセスが失敗すれば、すなわち、もし十分な画像分離品質が達成できなければ、出力ベクトルｊの情報内容が少ないまたは次元数が低すぎるとい可能性が非常に高い。この場合には、マトリックスＪおよび／またはＶ（式（５）および（６）参照）を入力画像の低次元の表現として使用することができ、かつマトリックスＳおよびＴに、上に説明した最適化プロセスを施すことができる。その結果得られる表現の次元数は、マトリックスＳおよびＴの大きさを変化させることにより、自由に調整することができる。また、最適化プロセスの間に注目焦点を形成することができる。
【００７２】
実施の形態５．
図５は色情報の処理を例示する図である。図５において、１はＶＳＰＤのアレイ、２は１個のＶＳＰＤ、１２はＶＳＰＤアレイ１の上に装着された色フィルタ、１３は色フィルタ１２の赤色の光に対して透明である部分、１４は色フィルタ１２の緑色の光に対して透明である部分を示し、１５は色フィルタ１２の黄色の光に対して透明である部分、１６は色フィルタ１２の青色の光に対して透明である部分を示す。
【００７３】
図６は修正されたＶＳＰＤ配置を有するＶＳＰＤアレイを示す図である。図６において、１はＶＳＰＤのＶＳＰＤアレイ、２は１個のＶＳＰＤを示す。
【００７４】
図５はこの発明を単純なセットアップで使用して、生物学上の網膜のそれと同様の方法で色情報を処理することを可能にする色フィルタ１２を示す。色フィルタ１２はＶＳＰＤアレイ１の表面上に置かれる。色フィルタ１２はセルに分割される。各セルは下のＶＳＰＤアレイ１の各ＶＳＰＤセルに整合する。その位置に依存して、フィルタセルは、赤色の光に対する透明部分１３、緑色の光に対する透明部分１４、黄色の光に対する透明部分１５または青色の光に対する透明部分１６の色の内のただ１つだけを伝達する。フィルタの隣接した列内の色は、透明部分１３および透明部分１４または、透明部分１５および透明部分１６を、交互に繰返す。フィルタの隣接した行内の色は、赤色および黄色または緑色および青色を、交互に繰返す。
【００７５】
フィルタのこの配置は、人間の網膜の構造から得ている。人間の網膜は、赤色、緑色および青色の光のためのセンサからの信号を、それらを脳に伝達する前に、赤色マイナス緑色の差信号および黄色マイナス青色の差信号に符号化する。この符号化の方法が、人間が赤色および緑色の間と、黄色および青色の間とに、それぞれ特に強い色のコントラストがあるという主観的な印象を持つ理由である。
【００７６】
全く同一の符号化をこの発明を使用して実現できる。この目的のために、感度は、
【００７７】
【数７】
0003607074.tif 000008
【００７８】
に従って設定される。このことは、感度ｓｉ  が対に分けられることを意味する。各対において、偶数の指数２ｉを有する感度は、透明部分１３および透明部分１５のフィルタを有するＶＳＰＤの行を制御し、かつ正の値に設定され、一方、奇数の指数２ｉ＋１を有する感度は、透明部分１４および透明部分１６のフィルタを有するＶＳＰＤの行を制御し、かつ相手方の感度の反転値、すなわち負の値に設定される。この発明のすべての他の画像処理動作は、この色符号化技術と組合わせることができる。その場合、処理は本来の画像に対しては行われず、色差信号、すなわち赤色マイナス緑色の差信号および黄色マイナス青色の差信号について行われる。
【００７９】
生物学上の網膜におけるセンサは、ＶＳＰＤアレイ１におけるセンサのようにアレイ状に配列されてはいない。ＶＳＰＤの六角形状の配列が、生物学上の網膜のセンサの構成により類似している。図６はＶＳＰＤ２の六角形状の配列を実現する２つの可能性を示す。図６（Ａ）は１行おきにＶＳＰＤ２をＤの距離だけ移動させ、図６（Ｂ）は各行の１列おきにＶＳＰＤ２を取除くことにより六角形状の配置を実現する。ただし、２Ｄは行方向の隣接ＶＳＰＤ２間の距離を示す。随意に、六角形状のＶＳＰＤ２の形状は、長方形状の形状の代わりに使用することができる。
【００８０】
実施の形態６．
以下、この発明の実施の形態６を図について説明する。図７は感度可変受光素子２次元アレイの構造であり、２１は２つの端子間の電圧の大きさにより光から電流への変換効率が変わる感度可変受光素子から成る受光エレメント、２２は制御電極、２３は複数の電圧データを記憶しそのデータの転送が可能でさらに記憶された電圧データの一部が制御電極に接続された構造を持つ制御回路、２４，２５，２６はそれぞれ制御回路２３に記憶された電圧データの一部である電圧ベクトル、２７は出力電極、２８は記憶したデータをシフトできる機能についた１次元メモリである。
【００８１】
感度可変受光素子の具体例としては、例えば図８に示されるような構造が挙げられる。半導体基板５０１の上に一対のショットキー電極５０２，５０３が設けられており、光から電流の変換効率は端子間の電圧の大きさに比例する。またその電圧の極性により電流の方向が変わる。
【００８２】
次に３×３のフィルタ行列と画像の積和演算の動作の説明をする。
今、制御回路２３に三つの電圧ベクトル２４，２５，２６が記憶されており、それぞれの電圧ベクトルは、ｉ−１，ｉ，ｉ＋１行目の３行の制御電極に電圧を印加するようになっているとする。入力画像が行列
Ｇ＝｛ｇ（ｉ，ｊ）｝……（２２）
で表されると、まず一番目の電圧ベクトル２４を制御電極２２に接続したときの、ｊ−１列目の出力は、
【００８３】
【数８】
0003607074.tif 000009
【００８４】
となる。次に１次元メモリ２８の中身を一つずつ右にシフトしてやると、上式の値はｊ列目のメモリに入ることになる。続いて２番目の電圧ベクトル２５を制御電極２２に接続すると、ｊ列目のメモリの中身は、上式の結果と足し合わされて、
【００８５】
【数９】
0003607074.tif 000010
【００８６】
となる。更に同様に、１次元メモリ２８の中身を一つずつ右にシフトさせた後、３番目の電圧ベクトル２６を制御電極２２に接続すると、ｊ＋１番目のメモリの中身は、
【００８７】
【数１０】
0003607074.tif 000011
【００８８】
となり、ｆ（ｉ，ｊ）は画素ｇ（ｉ，ｊ）の周りで行列
Ａ＝｛ａ（ｘ，ｙ）｝
による積和演算を行った結果に相当する。他の列についても全く同様の演算が行われており、このようにして任意の２次元積和演算が実行できる。今の例では電圧ベクトルをかける真中の行はｉ行であったが、これを上から下までスキャンアレイをＮ×Ｎ画素とすれば、３（Ｎ−２）回の繰り返しによって（Ｎ−２）×（Ｎ−２）画素の出力画像が得られる。
【００８９】
さらに、フィルタの大きさが（２ｎ＋１）×（２ｎ＋１）の場合も同様の動作を行えば、（２ｎ＋１）（Ｎ−２ｎ）回の繰り返しによって（Ｎ−２ｎ）×（Ｎ−２ｎ）画素の出力画像が
【００９０】
【数１１】
0003607074.tif 000012
【００９１】
という形で得られる。
また、（２ｎ＋１）×（２ｎ＋１）のマスクサイズの積和演算を２回（２種類）、直列に実行する処理は、（４ｎ＋１）×（４ｎ＋１）のフィルターマトリックスを使った処理に帰着できる。もっと多段の場合も同様である。
【００９２】
出力部は図９のように、切り替えスイッチ２９を用いたものでも良く、この場合データをシフトする機能を持たない１次元メモリ３０で良い。
【００９３】
受光素子は、図８に示したＭＳＭ構造に限らず、端子間電圧により光から電流への変換効率が変わるものならば何でも良い。例えば図１０に示したｐｎｐタイプ、また光導電体でも良い。もちろん、材料はシリコン、アモルファスシリコン、ガリウム砒素等何でも良い。
【００９４】
実施の形態７．
図１１、図１２は各受光エレメント２１の中にスイッチングゲート３６とキャパシタンス３５を作り込んだものの例である。３１は任意の出力電極からの電流を加える機構を持つ出力回路で、感度可変受光素子３２の一方の端子は直接出力端子３３に、他方の端子はキャパシタンス３５を介してアースに、かつスイッチングゲート３６を介して制御端子３４に接続されている。３７はゲート信号である。感度可変受光素子３２は、実施例１同様色々なものが考えられる。
【００９５】
次に３×３のフィルタ行列ａ（ｘ，ｙ）と画像の積和演算の動作の説明をする。
画素（ｉ，ｊ）に注目する。まず、光を照射する前にこの画素近傍の受光エレメント２１の光感度を設定する。例えば画素（ｉ−１，ｊ−１）を設定するには（ｉ−１）番目の制御電極にフィルタの要素を印加し画素（ｉ−１，ｊ−１）のスイッチングゲート３６をオンにする。これにより電圧がキャパシタンス３５に記憶される。光感度が設定したらスイッチングゲート３６はオフにする。同様にして３×３の光感度を設定する。次に画像ｇ（ｉ，ｊ）を照射するが、このとき（ｊ−１）列、ｊ列、（ｊ＋１）列の出力電極からの電流を加える。その結果
【００９６】
【数１２】
0003607074.tif 000013
【００９７】
となり、ｆ（ｉ，ｊ）は画素ｇ（ｉ，ｊ）の周りで行列ａ（ｘ，ｙ）の積和になる。これをすべての画素に対して実行すれば、任意の２次元フィルター行列と画像の積和が得られる。このとき、列に関してはＮ／３の演算は同時に実行できる。
【００９８】
同様にして３×３よりも大きなフィルタ行列との積和演算も可能である。
【００９９】
実施の形態８．
図１３も各受光エレメント２１の中にスイッチングゲート３６とキャパシタンス３５を作り込んだものの例である。ここでは感度可変受光素子３２の一方の端子はキャパシタンス３５を介してアースに、スイッチングゲート３６を介して出力端子３３に、他方の端子は直接、制御端子３４に接続されている。
【０１００】
このときの動作は以下のようになる。まず、一回目のクロックではスイッチングゲート３６を閉じたまま制御端子３４に電圧を印加する。これにより、感度可変受光素子３２からの光電流は、キャパシタンス３５に溜められる。そして次に同じ制御端子３４に電圧が印加されるときに、スイッチングゲート３６を開いてやると、感度可変受光素子３２からの光電流とキャパシタンス３５からの放電による電流が一緒になって出力端子３３に出力される。各画素においてこれを行えば、一度画像を記憶したのち、次にフレームでの画像との和や差をとれることになる。また、スイッチングゲート３６を開く前に複数回制御端子３４に様々な電圧を印加してやれば、複数の画像処理結果の足し合わせが可能となる。
【０１０１】
また、次のような動作をさせれば実質的に感度を向上させることができる。まずはスイッチングゲート３６を閉じたまま制御電極に電圧を印加する。これにより、感度可変受光素子３２からの光電流は、キャパシタンス３５に溜められてゆく。そしてあるクロックでスイッチングゲート３６を開いてやると、それまでの照射時間に溜められた電荷が放出される。これにより、感度可変受光素子３２単体に短いクロックでアクセスした場合よりも大きな電流値が得られる。
【０１０２】
図１３と同様の動作は、キャパシタンスとスイッチングゲートの組み合わせだけでなく、図１４のようなＣＣＤ的な動作を用いても実現できる。この場合、感度可変受光素子３２の一方の端子は直接、制御端子３４に接続されており、他方の端子は拡散によって作られた入力ダイオード３８に接続されている。転送される電荷が例えば正孔の場合、入力ダイオード３８と出力ダイオード４０はｐ型、基板はｎ型となる。３９は入力ゲートである。
【０１０３】
この場合、入力ゲート３９に電圧がかかっていない状態では、ｐ層の方がポテンシャルが低いため、正孔はまず入力ダイオード３８に溜められる。そしてある瞬間に入力ゲート３９に充分大きな電圧を加えて、表面ポテンシャルを下げてやると、入力ダイオード３８から出力ダイオード４０に電荷が流れ出し、出力端子３３から取り出されることになる。
【０１０４】
実施の形態９．
図１５は各受光エレメント２１が２個の感度可変受光素子３２から構成される例である。片方の受光素子は一方の端子は行毎に同じ制御端子２２に他方の端子は各列毎に同じ出力電極２７に接続される。他方の受光素子では一方の端子は列毎に同じ制御端子２２に他方の端子は各行毎に同じ出力電極２７に接続される。
【０１０５】
次に動作について説明する。
まず、一方の端子が行毎に同じ制御端子に接続されている受光素子について考える。各制御電極２２に制御電圧を加えると行毎に光感度が設定される。このとき画像を照射すると各光電流は列毎に加えられて出力電極２７から取り出される。このように縦方向の制御電圧ベクトルと画像の１次元積和演算が行われる。同様に、一方の端子が列毎に同じ制御電極２２に接続されている受光端子では横方向の制御電圧ベクトルと画像の１次元積和演算が実行される。これらの縦と横の両方向の処理結果が同時に得られる。
【０１０６】
また得られた両方向の出力信号を外部回路で合成すれば２次元的な画像処理も可能である。
【０１０７】
実施の形態１０．
図１６は感度可変受光素子の２次元アレイの両側から光を入射する構成の例を示す。図中、４１は感度可変受光素子の２次元アレイで、各エレメントが独立なアレイでも良いし、上記実施例で示したような構成のイメージセンサでもよい。４２，４３はそれぞれ光入力で、これは一様光でも線状の１次元パターンでも２次元パターンでもよい。
【０１０８】
両方の光が入力画像の場合は、２つの画像の和にたいして画像処理が行われる。
片方の光は入力画像で他方は各画素に対する制御信号の場合は、各画素に対してオフセットを加えてから画像処理が行われる。
【０１０９】
実施の形態１１．
図１７は１個だけがゼロボルト以外の電圧で他はすべてゼロボルトである電圧ベクトルに対しゼロボルトでない電圧の位置が任意に変わる制御回路を有する場合の構成例を示し、前記図１１と同一部分には同一符号を付して重複説明を省略する。
【０１１０】
このイメージセンサを用いた画像の検出の動作を説明する。
まず、１行目の制御電極２２だけ１Ｖを印加する。１行目の各画素は同じ光感度を持つことになる。この状態で画像を照射すると、１行目の各画素での光パワーに比例した電流が出力電極２７から取り出される。これは入力画像の１行目が検出されたことになる。そして、この１Ｖを印加する行を２，３，・・とずらしていけば、入力画像が行毎に検出される。１つの行内ではすべて並列に検出されるので出力回路３１からの画像信号の取り出しを並列にすれば、高速画像検出が可能になる。また、従来の画像信号との整合性を考慮して、出力回路３１からの画像信号はシリアル信号にしてもよい。
【０１１１】
また、この印加電圧を１Ｖから他の電圧を変えれば光感度も変わる。すなわち、入力光のパワーのレンジが変わっても制御電圧による補正により出力レベルを一定に保つことも可能である。
【０１１２】
また、ゼロボルト以外の電圧をすべての行に印加するのではなく、特定の行だけに印加すれば入力画像の部分画像のみの検出が可能になる。
【０１１３】
同様に一定間隔で電圧を印加すれば、任意の分解能で画像を検出することができる。粗い画像情報しか必要でないときは、分解能を落すことにより高速処理が可能になる。
【０１１４】
実施の形態１２．
図１８はこの発明の実施の形態１２に係る二つのｐ＋  ｎ−  接合を用いてｐ＋  層同士をつなげた対称構造の感度可変受光素子を示す断面図であり、５１は制御電圧ＶＢ  を印加する側の電極（以下「制御電極」と呼ぶ）、５２は出力電流Ｉｐｈを取り出す側の電極（以下「出力電極」と呼ぶ）、５３は正と負の領域にわたって出力を可変とすることができる電源（以下「可変電極」と呼ぶ）、５４はｐ＋  型半導体層（以下ｐ＋  層という）、５５はｎ−  型半導体層（以下ｎ−  層という）、５６は制御電極５１側のｐｎ接合部にできる空乏層、５７は出力電極５２側のｐｎ接合部にできる空乏層である。制御電極５１、出力電極５２とｐ＋  層５４は、それぞれオーミックコンタクトとなっている。また、ｐ＋  層５４、ｎ−  層５５には入射光を吸収するすべての半導体材料、例えば、ＧａＡｓ，ＡｌＧａＡｓ，ＩｎＧａＡｓ，Ｓｉ等が用いられる。
【０１１５】
つぎに動作について説明する。
図１８に示すように、入力光はこの感度可変受光素子に対して垂直方向から入射する。そして、制御電極５１にかける電圧ＶＢ  が０の場合、光が当って空乏層５６，５７付近に発生した電荷はｐｎ接合の電位障壁を超えられず、またその他の場所で発生した電荷もこの素子の対称性によって相殺され、出力電流Ｉｐｈは０となる。
【０１１６】
また制御電極５１にかけるＶＢ  を正とすると、出力電極５２側の空乏層５７が広がり、空乏層５７付近に発生した電荷は電極５１，５２間の電位差に引かれて正の出力電流Ｉｐｈを生み出す。このとき、出力電流Ｉｐｈの発生に主に寄与するのは、空乏層５７の内部および空乏層５７の拡散長の範囲内で発生した電荷であり、空乏層５７の厚さは制御電圧ＶＢ  に依存することから、出力電流Ｉｐｈは結局制御電圧ＶＢ  に依存することになる。
【０１１７】
さらに制御電圧ＶＢ  が負の場合には、制御電極５１側の空乏層５６が広がり、同様にして制御電圧ＶＢ  に依存する負の出力電流Ｉｐｈが得られることになる。以上のプロセスにより、図１８の感度可変受光素子は、制御電圧ＶＢ  によって出力電流Ｉｐｈが負から正まで、すなわち感度を負から正まで連続的に変えられることになる。なお、２つのｐ＋  層５４の不純物濃度は互いに変えることができ、また半導体材料も互いに異なるものとして、感度非対称な応答を示すようにすることもできる。
【０１１８】
実施の形態１３．
図１９はこの発明の実施の形態１３に係る感度可変受光素子を示す断面図であり、図中５１〜５４は図１８と同じである。また５８はｎ＋  型半導体層（以下ｎ＋  層という）、５９ａは制御電極５１側ｐ＋  層５４とｎ＋  層５８の間に挟まれるｉ（ｉｎｔｒｉｎｓｉｃ）型半導体層（以下ｉ層という）、５９ｂは出力電極５２側ｐ＋  層５４とｎ＋  層５８の間に挟まれるｉ型半導体層（以下ｉ層という）である。すなわち、本実施例に係る空乏層は、ｐ−ｉ−ｎ構造をなす。
【０１１９】
本実施の形態の感度可変受光素子の動作プロセスは前述の実施の形態１２と同様であるが、ｉ層５９ａ，５９ｂの方がｎ＋  層５８よりも空乏層が広がるため、接合間の容量が減り、応答速度が速くなる。なお、半絶縁製基板の上に直接ｐ＋  層が載った構造でもこれと同様の効果が得られる。
【０１２０】
実施の形態１４．
図２０はこの発明の実施の形態１４に係る感度可変受光素子を示す断面図であり、図中５１〜５７は図１８と同じである。また６０ａは制御電極５１側ｐ＋  層５４とｎ−  層５５の間に挟まれる薄いｎ＋  型半導体層（以下ｎ＋  層という）、６０ｂは出力電極５２側ｐ＋  層５４とｎ−  層５５の間に挟まれる薄いｎ＋  型半導体層（以下ｎ＋  層という）である。
【０１２１】
本実施の形態の感度可変受光素子の動作プロセスは実施の形態１２，１３とそれと同様であるが、ｎ＋  層６０ａ，６０ｂの方がｎ−  層５５よりも空乏層５６，５７が広がりにくいため、制御電圧ＶＢ  が小さいときには電圧の変化に対する空乏層５６，５７の広がり方の変化が小さい。しかし、制御電圧ＶＢ  がある程度大きくなると空乏層５６，５７がｎ＋  層６０ａ，６０ｂからｎ−  層５５まで達するため、電圧の変化に対する空乏層５６，５７の広がり方の変化が大きくなる。
【０１２２】
従って、本実施の形態の感度可変受光素子においては、制御電圧ＶＢ  が小さいうちは感度の変化が小さく、制御電圧ＶＢ  が大きくなると感度の変化も大きくなる。よって、本実施の形態の感度可変受光素子によれば、制御電圧ＶＢ  を０にセットしたときは、オフセットや電圧の揺らぎ等があった場合でも出力電流Ｉｐｈが抑えられ、揺らぎ等に対する耐性が上がる。
【０１２３】
実施の形態１５．
図２１はこの発明の実施の形態１５に係る感度可変受光素子を示す断面図であり、図中５１〜５７は図１８と、５９ａ，５９ｂは図１９と、また６０ａ、６０ｂは図２０と同じである。本実施の形態の感度可変受光素子は実施の形態１３と同様、空乏層についてｐ＋  −ｉ−ｎ−  構造を基本としているが、他方実施の形態１４と同様、ｐ＋  層５４とｉ層５９ａ，５９ｂの間にそれぞれ薄いｎ＋  層６０ａ，６０ｂを挟んでいる。
【０１２４】
本実施の形態の感度可変受光素子の動作プロセスは実施の形態１２〜１４とそれと同様であるが、空乏層について上述のようなｐ＋  −ｎ＋  −ｉ−ｎ−  構造となっているため、実施の形態１３のような速い応答速度と、実施の形態１４のような電圧の揺らぎに対する耐性の両方の効果が得られる。なお、この効果は、半絶縁性基板の上にｎ＋  層とｐ＋  層が載った構造においても得られる。
【０１２５】
実施の形態１６．
図２２はこの発明の実施の形態１６に係る感度可変受光素子を示す断面図であり、図中５１〜５７は図１８と、６０ａ，６０ｂは図２０と同じである。また６１ａと６２ａはｎ＋  層６０ａのそれぞれ上下に配置されたｎ＋＋型半導体層（以下ｎ＋＋層という）とｎ型半導体層（以下ｎ層という）、６１ｂと６２ｂはｎ＋  層６０ｂのそれぞれ上下に配置されたｎ＋＋層とｎ層である。すなわち、本実施の形態の感度可変受光素子は、実施の形態１４のそれに類似した構造となっているが、ｐ＋  層５４とｎ−  層５５の間に、ｎ＋＋層６１ａ，６１ｂ，ｎ＋  層６０ａ，６０ｂ，ｎ層６２ａ，６２ｂの順で不純物濃度が段階的に減少するｎ型層を挟んでいるため、電圧に対する感度の変化を線形にすることができる。
【０１２６】
実施の形態１７．
図２３はこの発明の実施例１７に係る感度可変受光素子を示す切欠斜視図であり、図中５１〜５７は図１８と同じである。本実施例においては、積層構造は実施例１２と同じであるが、制御電極５１とｐ＋  層５４の部分および出力電極５２とｐ＋  層５４の部分をそれぞれ櫛形にし、互いに歯の部分に組み入れている。
【０１２７】
本実施例の感度可変受光素子は実施の形態１２のそれと同様に動作するが、本実施例においては単位面積当たりの受光部の面積を実質的に増加させることができるため、感度を上げることができる。なお、本実施例においては、感度可変受光素子の積層構造を実施の形態１２に合わせたが、前述の実施の形態１３〜１６のいずれと合わせても同様に櫛形構造として感度を向上させることができる。
【０１２８】
実施の形態１８．
図２４はこの発明の実施の形態１８に係る感度可変受光素子を示す断面図であり、図中５１〜５７は図１８と同じである。本実施の形態においても、積層構造は実施の形態１２と同じであるが、制御電極５１および出力電極５２の面積をｐ＋  層５４の面積に比べ小さくしている。
【０１２９】
本実施例の感度可変受光素子も実施の形態１２のそれと同様に動作するが、ｐ＋  層５４は導電性が高いため、光電流Ｉｐｈの流通については、ｐ＋  層５４の頂面のすべてを電極５１，５２が覆っていなくても支障はない。そして、本実施の形態においては、電極５１と５２の面積がｐ＋  層５４の対応部分に比べて小さいため、入射光は、ｐ＋  頂面層の電極５１，５２に覆われていない部分からも透過して、直接空乏層５６，５７に当る。よって、本実施の形態によれば、透明電極を用いなくても電流出力が大きくなり、光利用率を上げることができる。なお、本実施の形態においては、感度可変受光素子の積層構造を実施の形態１２に合わせたが、実施の形態１３〜１６のいずれの積層構造も採用することができる。
【０１３０】
実施の形態１９．
図２５はこの発明の実施の形態１９に係る感度可変受光素子を示す断面図であり、図中５１〜５７は図１８と同じである。本実施の形態においても、積層構造は実施例１２および上記実施の形態１８と同じであるが、ｐ＋  層５４は、拡散によって製造され、コンパクトな平面構造になっている。なお実施の形態１３〜１７の両電極５１，５２間に段差のある積層構造は、いずれも拡散等によってこのような平面構造とすることができる。
【０１３１】
実施の形態２０．
図２６はこの発明の実施の形態２０に係る感度可変受光素子を示す断面図であり、図中５１〜５７は図１８と同じである。本実施の形態の感度可変受光素子は、実施例１８のｐ＋  層５４一部露出構造および実施例１９の平面構造の両方を採用しながら、実施の形態１７の櫛形構造を実現したものである。
【０１３２】
本実施の形態の感度可変受光素子は、実施の形態１７，１８および１９の各感度可変受光素子と同様に動作するが、ここでは、櫛形構造そのものはｐ＋  層５４自身によって構成されており、制御電極５１と出力電極５２は配線部にしかかぶっていない。本実施例によれば、実施の形態１９と同様のコンパクトな受光素子となり、かつ実施の形態１７および１８と同様感度と光利用率の高い受光素子となる。
【０１３３】
実施の形態２１．
図２７はこの発明の実施例２１に係る感度可変受光素子を示す断面図であり、図中５１，５３，５６，５７は図１８と同じである。また６４のｐ＋  半導体層（バンドキャップがより広い半導体層；以下ｐ＋  層という）と６５のｎ−  半導体層（バンドキャップがより狭い半導体層；以下ｎ−  層という）は、互いに吸収波長帯が異なり、ｐ＋  層６４はｎ−  層６５よりもバンドギャップが広くなるようにする。ｐ＋  層６４には例えばＡｌＧａＡｓを、またｎ−  層６５にはＧａＡｓを用いることができる。
【０１３４】
本実施の形態の感度可変受光素子は、基本的には実施の形態１２の各感度可変受光素子と同様に動作するが、素子の垂直上方から入射する光について、ｐ＋  層６４では吸収されずｎ−  層６５のみで吸収されるような波長を選択してやると、入射光が減衰せずに直接空乏層５６，５７に当るため、高い感度が得られる。
【０１３５】
実施の形態２２．
図２８はこの発明の実施の形態２２に係る感度可変受光素子を示す断面図であり、図中５１〜５３，５６，５７，６４，６５は図２７と同じである。本実施の形態においては、ｐ＋  層６４とｎ−  層６５の間に、ドープ先をｐ＋  層６４と同じ半導体にしたｎ−  層６６が挿入される。
【０１３６】
本実施の形態の感度可変受光素子は、基本的には実施の形態２１の各感度可変受光素子と同様に動作するが、入射光について、ｐ＋  層６４およびｎ−  層６６では吸収されずｎ−  層６５のみで吸収されるような波長を選択すると、制御電圧ＶＢ  が小さいときには空乏層５６，５７がｎ−  層６６の中でしか広がらないため感度が低く、他方制御電圧ＶＢ  がある程度大きくなると、空乏層５６，５７がｎ−  層６６からｎ−  層６５まで達するため感度が高くなる。よって、本実施の形態によれば、制御電圧ＶＢ  によって波長感度特性を変えることができる。
【０１３７】
実施の形態２３．
図２９（ａ）と（ｂ）は、それぞれこの発明の実施例２３に係る感度可変受光素子（一入力多出力型と多入力一出力型）を示す平面構成図であり、図中５１〜５３は図１８と同じである。両図においては、実施例１２の積層構造を採用する。
【０１３８】
これらの図に示す感度可変受光素子は、基本的には実施の形態１２のそれと同様に動作するが、図２９（ａ）の一入力多出力型の構成においては、制御電圧ＶＢ  を一つのラインで変えてやることにより、多くの受光部の感度を一度に変化させることができる。また、図２９（ｂ）の多入力一出力型の構成においては、各受光部の感度をそれぞれの制御電圧ＶＢ１，ＶＢ２，……等で変えながら受光することにより、各受光部からの出力の和を素子全体の出力として取り出す。なお、これら一入力多出力および多入力一出力の形は上記実施の形態１２〜２２のいずれかの受光素子についても実現できる。
【０１３９】
実施の形態２４．
図３０はこの発明の実施の形態２４に係る感度可変受光素子アレイを示す平面構成図であり、図中７０は感度可変受光素子アレイに配置される各感度可変受光素子、７１は正と負の領域にわたって出力を可変とすることができる共通制御電極（電源を接続される共通な電極）で、ここでは制御電圧ベクトル（……，Ｖｉ−１  ，Ｖｉ  ，Ｖｉ＋１  ，……）を図に表示する便宜のため、単一のブロックで表してある。また７２は出力電流を取り出す共通出力電極（電源を接続されない方の共通な電極）で、電極７１と同様、出力電流ベクトル（……，Ｉｊ−１  ，Ｉｊ  ，Ｉｊ＋１  ，……）を図に表示する便宜のため、単一のブロックで表してある。なお、各感度可変受光素子７０は、実施の形態１２の積層構造を有するものとする。
【０１４０】
本実施の形態の感度可変受光素子アレイは、上記実施の形態２３に係る図２９（ｂ）の多入力一出力の構成を、電源７１と縦方向の感度可変受光素子アレイ（……，Ｓｊ−１  ，Ｓｊ  ，Ｓｊ＋１  ，……）において組み入れ（縦方向の感度可変受光素子アレイの出力電流の和がそれぞれ……，Ｉｊ−１  ，Ｉｊ  ，Ｉｊ＋１  ，……となる）、また図２９（ａ）の一入力多出力の構成を、横方向の各配線（ライン）とこの配線に接続した横方向の感度可変受光素子アレイ（Ｓｊ  等、各Ｓｊ  等から出力がある）において組み入れている。
【０１４１】
この感度可変受光素子アレイにおいては、横方向の一つのライン上に並ぶ感度可変受光素子に印加する電圧を共通にする。そうすると、所定の光入力パターンに対して、横方向の各ラインに掛ける電圧のセット、制御電圧ベクトル（……，Ｖｉ−１  ，Ｖｉ  ，Ｖｉ＋１  ，……）に応じて、各感度可変受光素子７０からの出力電流値の演算結果（縦方向への和）が、縦方向の各ラインから電流出力ベクトル（……，Ｉｊ−１  ，Ｉｊ  ，Ｉｊ＋１  ，……）の形で並列に取り出される。よって、本実施の形態によれば、負の感度または負の重みをもたせることができる、光画像処理システムおよび光コンピューティングへの適用に適した感度可変受光素子アレイを得ることができる。なお、本実施の形態のような受光素子のアレイは、実施の形態１２〜２２のいずれの受光素子についても実現できる。
【０１４２】
実施の形態２５．
図３１はこの発明の実施の形態２５に係る感度可変受光素子アレイを示す平面構成図であり、図中７０〜７２は図３０と同じである。また７３はそれぞれ横方向の各感度可変受光素子の上方に位置を合わせてアレイ状に配置したＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ；発光ダイオード）、７４はＬＥＤ７３に電流（ＬＥＤ注入電流ベクトル（……，Ｊｊ−１  ，Ｊｊ  ，Ｊｊ＋１  ，……））を注入するための電極で、このベクトルを図に表示する便宜のため、単一のブロックで表してある。
【０１４３】
本実施例の感度可変受光素子アレイは、基本的には実施の形態２４のそれと同様に動作する。すなわち、各感度可変受光素子７０は、制御電圧可ベクトル（……，Ｖｉ−１  ，Ｖｉ  ，Ｖｉ＋１  ，……）により、各感度可変受光素子７０間で感度を変えながら、各ＬＥＤ７３からのＬＥＤ注入電流ベクトルに応じた強度パターンの光を受け取る。そして、列ベクトルたる制御電圧ベクトルと行ベクトルたるＬＥＤ注入電流ベクトルのベクトルマトリックス演算に相当する結果が電流出力（……，Ｉｊ−１  ，Ｉｊ  ，Ｉｊ＋１  ，……）として取り出される。なお、本実施例のような受光素子のアレイは、実施の形態１２〜２２のいずれの受光素子についても実現できる。
【０１４４】
実施の形態２６．
図３２はこの発明の実施の形態２６による人工網膜素子の構成を示す構成図である。図において、８１は感度可変受光素子ユニットがアレイ化された受光素子アレイである。このように多数の感度可変受光素子がアレイ化される場合には、制御電圧の印加方が問題となるが、アクティブマトリックス駆動法による図３２に示す構成で電圧印加は達成される。
【０１４５】
図３２において、８２は受光素子アレイ８１にＸ−データ信号９４を与えるＸデータドライバ、８３は受光素子アレイ８１にＹ−データ信号９５を与えるＹデータドライバ、８４は受光素子アレイ８１の出力信号９６の処理を行う信号処理回路である。
【０１４６】
また、各感度可変受光素子ユニットにおいて、９１はＧａＡｓ上に集積化された電界効果トランジスタ（ＦＥＴ）、９２はキャパシタ、９３は感度可変受光素子である。
【０１４７】
感度可変受光素子は、印加される制御電圧によって素子の光検出感度が変化するものである。そのような感度可変受光素子として、例えば、ＧａＡｓ基盤上に形成されたＭＳＭ（金属−半導体−金属）構造のものがある。これは、ＧａＡｓ上にＡｌによってショットキーコンタクトが形成されたものである。その構造は電極構造が対称形となっているので、印加される制御電圧の極性が変わることにより、検出感度のみならず、流れる光電流の方向、すなわち、感度の極性をも制御可能である。
【０１４８】
次に動作について説明する。
まず、Ｘデータドライバ８２が受光素子アレイ８１の第１行目にＸ−データ信号（ＦＥＴのゲート信号）９４を与えて１行目のＦＥＴ９１をオンすると同時に、Ｙデータドライバ８３が受光素子アレイ８１にＹ−データ信号９５を印加する。Ｙ−データ信号９５は、感度可変受光素子９３に対する感度制御信号となっている。そして、感度制御信号はキャパシタ９２に記憶されることになる。
【０１４９】
以上の処理をアレイ数ｎ（図３２の場合はｎ＝４）に等しい回数行えば、すべての感度可変受光素子ユニットに感度制御信号が記憶される。この状態で、例えば受光素子アレイ８１の上に設けられた発光素子アレイ（図示せず）を発光させ、出力信号９６を取り出せば、ベクトル−マトリックス演算が行える。
【０１５０】
そのような受光素子アレイ８１を人工網膜素子として使用する際の方法について、図３３を参照して、以下、説明する。図３３において、９７は感度可変受光素子ユニット、９４１〜９４ｎはそれぞれ受光素子アレイ８１の各行に与えられるＸ−データ信号、９５１〜９５ｎはそれぞれ受光素子アレイ８１の各列に与えられるＹ−データ信号を示す。また、９６１〜９６ｍはそれぞれ出力信号を示す。
【０１５１】
次に動作について説明する。
まず、Ｘデータドライバ８２は、受光素子アレイ８１の奇数行目に同時にＸ−データ信号９４１、９４３，・・・を印加する。それと同時に、Ｙデータドライバ８３は、Ｙ−データ信号９５１，９５２のみ印加する。ここで、Ｙ−データ信号９５１は正極性の信号、Ｙ−データ信号９５２は０Ｖ（感度０の信号）である。
【０１５２】
次に、Ｘデータドライバ８２は、受光素子アレイ８１の偶数行目に同時にＸ−データ信号９４２、９４４、・・・を印加し、それと同時に、Ｙデータドライバ８３は、Ｙ−データ信号９５１，９５２のみ印加する。ここでは、Ｙ−データ信号９５１は０Ｖ、Ｙ−データ信号９５２は負極性の信号である。なお、正極性の信号と負極性の信号の絶対値は等しい。このようにして、受光素子アレイ８１の第１列目と第２列目に、図３３に示すように、感度が設定されたことになる。
【０１５３】
このとき、受光素子アレイ８１にテレビカメラなどからの画像信号が照射されているとすると、第１列目と第２列目の各感度可変受光素子９３から信号が得られる。ここで、図３３に示すように、第１行目と第２行目と、第３行目と第４行目と・・・、第ｎ−１行目と第ｎ行目とからの出力をそれぞれ加え合わせた後出力する。そして、各出力信号９６１〜９６ｍは信号処理回路８４において記憶される。
【０１５４】
移動物体の抽出は、以下のように行われる。例えば、第１行目と第２行目の出力の和の出力信号９６１について説明する。受光素子アレイ８１の１行１列の要素の感度は正、１行２列および２行１列の要素の感度は０、２行２列の要素の感度は負であるから、その４要素によるブロックにおける画像信号が静止画像であるなら、出力信号は０である。そして、画像信号が動画像であるならば、出力信号は０にならない。
【０１５５】
画像には濃淡があり、各素子に照射される光量に差があるときには、静止画像の場合であっても和は０にならないが、通常、素子の集積度は高く隣り合った素子間で照射光量にほとんど差がないので、あるブロック内の各素子に対する照射光量は同じであるとみなせる。なお、画像のパターンが細かくブロック内の各素子の照射光量が等しくならない場合には、図３４に示すように、出力信号を微分すればよい。なお、図３４において、９９１〜９９ｍは微分器（微分要素）である。
【０１５６】
次に、３列目と４列目について、同様の処理を行う。すなわち、Ｘデータドライバ８２は、受光素子アレイ８１の奇数行目に同時にＸ−データ信号９４１，９４３，・・・を印加する。それと同時に、Ｙデータドライバ８３は、Ｙ−データ信号９５３，９５４のみ印加する。ここで、Ｙ−データ信号９５３は正極性の信号、Ｙ−データ信号９５４は０Ｖである。
【０１５７】
次に、Ｘデータドライバ８２は、受光素子アレイ８１の偶数行目に同時にＸ−データ信号９４２，９４４，・・・を印加し、それと同時に、Ｙデータドライバ８３は、Ｙ−データ信号９５３，９５４のみ印加する。ここでは、Ｙ−データ信号９５３は０Ｖ、Ｙ−データ信号９５４は負極性の信号である。そして、加算信号である出力信号９６１〜９６ｍが、第１列目と第２列目の処理の場合と同様に取り出され、信号処理回路８４はそれらを記憶する。
【０１５８】
さらに、第５列目と第６列目以降最終列までについても同様の処理を行う。最終列の処理終了後、信号処理回路８４は記憶している各信号を順に並べることにより、移動物体のみが含まれる出力画像を得ることができる。
【０１５９】
そして、以上の処理を繰り返せば、移動物体が移動している様子がわかる複数画像が得られる。なお、上記実施例では奇数列に正極性のＹ−データ信号を、そして、偶数列に負極性のＹ−データ信号を印加するようにしたが、極性を逆にしてもよい。
【０１６０】
実施の形態２７．
図３５はこの発明の第２の実施の形態による人工網膜素子における受光素子アレイの構成を示す構成図である。全体の構成は、図３２に示すものと同様である。この場合には、Ｘデータドライバ８２は第１の実施の形態の場合と同様に動作する。Ｙデータドライバ８３の動作タイミングは第１の実施の形態の場合と同じであるが、負極性信号の印加を行わない。すなわち、この実施の形態の場合には、Ｙデータドライバ８３は、第１の実施の形態において負極性の信号を印加したタイミングに対応したタイミングで、正極性の信号を受光素子アレイに印加する。従って、この場合には、図３５に示すような感度が設定される。
【０１６１】
そして、第１の実施の形態では２行の出力の和がとられたのに対して、ここでは、各差動増幅器９８１〜９８ｍが、各２行の出力の差をとる。なお、信号処理回路８４は、第１の実施例の場合と同様の処理を行う。このような構成すれば、Ｘデータドライバ８２およびＹデータドライバ８３による素子駆動はより簡単になる。
【０１６２】
なお、画像のパターンが細かいときや、物体の移動方向の識別が必要な場合には、差動増幅器９８１〜９８ｍを微分機能を有するものとすればよい。
【０１６３】
実施の形態２８．
図３６はこの発明の実施の形態２８による画像情報処理装置を示す構成図である。図において、１０１はパッケージにマウントされた受光デバイス（受光部）であり、１０２はその受光面を示す。１０３は受光デバイス１０１から処理された画像を入力する前処理部（受光部制御部）である。その他のものは同一符号を付して図５６に示すものと同一のものである。
【０１６４】
図３７は受光デバイス１０１の構造を示す斜視図である。図において、１０９は１対のショットキー電極よりなる１画素分の記憶機能を有する受光素子、１１０はＧａＡｓ基板（半導体）、１１１は受光素子１０９への電圧印加ライン、１１２は受光素子１０９からの光電流出力ラインである。ショットキー接合のショットキー界面には、界面トラップによるトラップキャリアが存在する。
【０１６５】
図３８は受光デバイス１０１の光電流出力方式を説明するための説明図である。図において、１１３は照射画像パターンまたは受光感度分布を示す。電圧印加ライン１１１に、順次、電圧Ｖｔ  ，Ｖｔ＋１  ，・・・，Ｖｔ＋ｎ  が加えられると、各時刻ｔ＋ｉ（ｉ＝０〜ｎ）において出力電流のセット（受光デバイス１０１上の各ライン上にある各受光素子１０９の光電流出力の和のセット）
Ｉ１，ｔ＋１  ，Ｉ２，ｔ＋１  ，・・・，Ｉｎ，ｔ＋１
が得られる。前処理部１０３は、各時刻における電流セットから入力画像パターンの形状を知ることができる。
【０１６６】
図３９は２つの画像の論理積（ＡＮＤ）画像を得る場合の動作を説明するための説明図である。図３９において、１１５は１番目の照射画像パターンを示し、１１６はこの画像パターン１１５によって形成された受光感度分布を示す。また、１１７は２番目の照射画像パターンを示し、１１８は最終的に形成された受光感度分布を示す。
【０１６７】
次に動作について説明する。
各受光素子１０９において、トラップ準位におけるトラップキャリア量は、例えば、前処理部１０３から電圧印加ライン１１１を介して加えられる印加電圧によって制御される。その結果形成される内部電界によって受光素子１０９に受光感度が発生する。
【０１６８】
列方向成分をｉ、行方向成分をｊとすると、（ｉ，ｊ）受光素子の感度は以下のように表される。
ηｉｊ（ｐ，Ｖ）＝αｆ（ｐ）ｇ（Ｖ）……（２８）
ここで、Ｖは、例えば、前処理部１０３から電圧印加ライン１１１を介して受光素子１０９に加えられる印加電圧、ｐはこの受光素子１０９に照射される光の強度、ｆ，ｇは原点を通る単調増加関数、αは正の定数である。また、ｉ＝１，・・・，Ｎ，ｊ＝１，・・・，Ｍである。なお、この受光感度は、印加電圧および入射光がなくなった後も保持されている。
【０１６９】
ここで、簡単のため、式（２８）を以下のように近似する。
ηｉｊ（ｐ，Ｖ）＝βｐＶ……（２９）
ここで、βは定数である。
【０１７０】
１番目の画像パターン１１５による光の強度をｐ１、そのときの印加電圧をＶ１とすると、１番目の画像パターン１１５による各受光素子１０９の感度は、
ηｉｊ（ｐ１ｉｊ，Ｖ１）＝βｐ１ｉｊＶ１……（３０）
であるから、２番目の画像パターン１１７が照射されたときの各受光素子１０９の受光量は、
ηｉｊ（ｐ１ｉｊ，Ｖ１）ｐ２ｉｊｉ  ＝βｐ１ｉｊｉ  Ｖ１ｐ２ｉｊ……（３１）
である。
【０１７１】
従って、各受光素子１０９の受光感度が式（２９）に示す状態で（図３９の（ｂ）に対応）、２番目の画像パターン１１７を照射しつつ、図３８に示すように、Ｖｔ＋ｉ  の電圧を電圧印加ライン１１１に印加すれば、各受光素子１０９からｐ１ｉｊｉ  ×ｐ２ｉｊｉ  に比例した光電流出力が光電流出力ライン１１２に出力される。
【０１７２】
すなわち、前処理部１０３は、各時刻における光電流出力ライン１１２から出力された電流セットから、図３９（ｄ）に示す最終的な受光感度分布１１８に対応した２つの画像パターン１１５，１１７のＡＮＤ画像を得ることができる。前処理部１０３は、このＡＮＤ画像を計算機１０４に送り、計算機１０４は、その表示部にＡＮＤ画像を表示することができる。
【０１７３】
実施の形態２９．
図４０は２つの画像パターン１１５，１１７の論理和（ＯＲ）画像を得る場合の動作を説明するための説明図である。この場合には、２番目の画像パターン１１７を照射する際にも、各受光素子１０９には電圧Ｖ１が印加される。
【０１７４】
１番目の画像パターン１１５の照射によって各受光素子１０９に生ずる受光感度分布は、
ηｉｊｉ  （ｐ１ｉｊｉ  ，Ｖ１）＝βｐ１ｉｊｉ  Ｖ１……（３２）
２番目の画像パターン１１７によって生ずる受光感度分布は、
ηｉｊ（ｐ２ｉｊ，Ｖ１）＝βｐ２ｉｊＶ１……（３３）
であるから、２番目の画像パターン１１７が照射された後の受光感度分布は、
ηｉｊｉ  （ｐ１ｉｊｉ  ，Ｖ１）＋ηｉｊ（ｐ２ｉｊ，Ｖ１）＝β（ｐ１ｉｊ＋ｐ２ｉｊ）Ｖ１……（３４）
となる（図４０（ｄ）に対応）。
【０１７５】
すなわち、受光感度分布は、２つの画像パターンのＯＲに比例した値になっている。そこで、受光デバイス１０１に一様光を照射しつつ、図３８に示すように、Ｖｔ＋ｉ  の電圧を印加電圧ライン１１１に印加すれば、各受光素子１０９から２つの画像パターンのＯＲに比例した光出力電流が得られる。前処理部１０３は、この光出力電流からＯＲ画像を認識することができる。
【０１７６】
実施の形態３０．
図４１は２つの画像パターン１１５，１１７の排他的論理和（ＥＸＯＲ）画像を得る場合の動作を説明するための説明図である。この場合には、２番目の画像パターン１１７を照射する際に、電圧印加ライン１１１に負電圧−Ｖ２が印加される。
【０１７７】
１番目の画像パターン１１５の照射によって各受光素子１０９に生ずる受光感度分布は、
ηｉｊ（ｐ１ｉｊ，Ｖ１）＝βｐ１ｉｊＶ１……（３５）
２番目の画像パターン１１７によって生ずる受光感度分布は、
ηｉｊ（ｐ２ｉｊ，−Ｖ１）＝−βｐ２ｉｊＶ１……（３６）
であるから、２番目の画像パターン１１７が照射された後の受光感度分布は、
ηｉｊ（ｐ１ｉｊ，Ｖ１）＋ηｉｊ（ｐ２ｉｊ，−Ｖ１）＝β（ｐ１ｉｊ−ｐ２ｉｊｉ  ）Ｖ１…（３７）
となる（図４１（ｄ）に対応）。
【０１７８】
すなわち、受光感度分布は、２つの画像パターンのＥＸＯＲに比例した値になっている。そこで、受光デバイス１０１に一様光を照射しつつ、図３８に示すように、Ｖｔ＋ｉ  の電圧を印加電圧ライン１１１に印加すれば、各受光素子１０９から２つの画像パターン１１５，１１７のＥＸＯＲに比例した光出力電流が得られる。前記処理部１０３は、この光出力電流からＥＸＯＲ画像を認識することができる。
【０１７９】
実施の形態３１．
図４２は画像パターン１１７の反転（ＮＯＴ）画像を得る場合の動作を説明するための説明図である。この場合には、１番目の画像パターンとして一様光１１４が照射される。また、２番目の画像パターン１１７が照射される際に、電圧印加ライン１１１に、負電圧−Ｖ１が印加される。
【０１８０】
一様光１１４の照射によって各受光素子１０９に生ずる受光感度分布は、
ηｉｊ（ｐ，Ｖ１）＝βｐＶ１……（３８）
２番目の画像パターン１１７によって生ずる受光感度分布は、
ηｉｊ（ｐ２ｉｊ，−Ｖ１）＝−βｐ２ｉｊＶ１……（３９）
であるから、２番目の画像パターン１１７が照射された後の受光感度分布は、
ηｉｊ（ｐ，Ｖ１）−ηｉｊ（ｐ２ｉｊ，Ｖ１）＝β（ｐ−ｐ２ｉｊ）Ｖ１＝β（１−ｐ２ｉｊ／ｐ）Ｖ１……（４０）
となる（図４２（ｃ）に対応）。
【０１８１】
すなわち、受光感度分布は、２番目の画像パターン１１７のＮＯＴに比例した値になっている。そこで、受光デバイス１０１に一様光を照射しつつ、図３８に示すように、Ｖｔ＋ｉ  の電圧を印加電圧ライン１１１に印加すれば、各受光素子１０９から２番目の画像パターン１１７のＮＯＴに比例した光出力電流が得られる。前処理部１０３は、この光出力電流からＮＯＴ画像を認識することができる。
【０１８２】
実施の形態３２．
図４３は移動している画像パターン１１５を検出する場合の動作を説明するための説明図である。すなわち、画像パターン１１５の移動にしたがって、移動軌跡に応じて受光感度分布１１６が変化する様子を示している。
【０１８３】
各受光素子１０９に電圧Ｖが印加された状態で、画像パターンが、すなわち、受光面における照射パターンが移動している場合に、光の強度をｐｉ（ｔ）ｊ（ｔ）とすると受光感度分布は以下のように表される。ここで、時刻ｔ＝０で照射が開始され、ｔ＝Ｔで照射が終了したとする。
【０１８４】
【数１３】
0003607074.tif 000014
【０１８５】
従って、時刻ｔ＝Ｔの後に、受光デバイス１０１に一様光を照射しつつ、図３８に示すように、Ｖｔ＋ｉ  の電圧を印加電圧ライン１１１に印加すれば、各受光素子１０９から画像パターン１１５の移動軌跡に応じた光出力電流が得られる。よって、前処理部１０３は、この光出力電流から移動軌跡を認識することができる。
【０１８６】
実施の形態３３．
図４４はある画像パターン１１５の移動を検出する場合の動作を説明するための説明図である。よって、この場合、１番目の画像パターン１１５と２番目の画像パターン１１７とは同じものである。移動する画像パターンの光の強度をｐｉ（ｔ）ｊ（ｔ）とする。この場合には、例えば前処理部１０３によって、時刻ｔ＝０において電圧印加ライン１１１に負電圧−Ｖ１が印加され、時刻ｔ＝Ｔにおいて正電圧Ｖ１が印加される。すると、時刻ｔ＝Ｔにおける受光感度分布１１８は以下のように表される。
ηｉｊｉ  （ｐ１ｉ（０）ｊ（０），−Ｖ１）＋ηｉｊ（ｐ１ｉ（Ｔ）ｊ（Ｔ），Ｖ１）＝β（ｐ１ｉ（Ｔ）ｊ（Ｔ）−ｐ１ｉ（０）ｊ（０））Ｖ１……（４２）
【０１８７】
すなわち、受光感度分布１１８は、２つの画像パターン１１５，１１７（この場合には同一のものである。）のＥＸＯＲに比例した値になっている。そこで、受光デバイス１０１に一様光を照射しつつ、図３８に示すように、Ｖｔ＋ｉ  の電圧を印加電圧ライン１１１に印加すれば、各受光素子１０９から２つの画像パターン１１５，１１７のＥＸＯＲに比例した光出力電流、すなわち、画像パターンの移動前と移動後の領域に対応した光出力電流が得られる。前処理部１０３は、この光出力電流から画像の移動を認識することができる。
【０１８８】
実施の形態３４．
図４５はある画像パターンがある領域に入っているかどうかを検出する場合の動作を説明するための説明図である。この場合には、１番目の画像パターン１１５が照射されるときに電圧印加ライン１１１に正電圧Ｖ１が印加され、２番目の画像パターン１１７が照射されるときにも正電圧Ｖ１が印加される。
【０１８９】
よって、図４５（ｂ）に示すように１番目の画像パターン１１５によって受光感度分布１１６が形成された状態で、２番目の画像パターン１１７が、図４５（ｃ）に示すように受光感度分布１１６が有意な領域に照射されると、その部分の受光感度分布１１８は高くなる。また、図４５（ｅ）に示すように受光感度分布１１６が有意でない領域に照射されると、図４５（ｆ）に示すように１番目の画像パターン１１５によって形成された受光感度分布１１６は変化しない。
【０１９０】
よって、受光デバイス１０１に一様光を照射しつつ、図３８に示すように、Ｖｔ＋ｉ  の電圧を印加電圧ライン１１１に印加すれば、各受光素子１０９から図４５（ｄ）または図４５（ｆ）に示す受光感度分布に応じた光出力電流が得られる。前処理部１０３は、この光出力電流から、１番目の画像パターン１１５による受光感度分布１１６に感度の高い部分があるかどうか調べることにより、ある領域（この場合には、１番目の画像パターン１１５が照射された領域）に、ある画像パターン（この場合には、２番目の画像パターン１１７）が入っているかどうかを認識することができる。
【０１９１】
実施の形態３５．
上記各実施の形態においてはすべての受光素子１０９に同一の電圧が印加されていたが、図４６（ａ）に示すように、各電圧印加ライン１１１のうちの特定の１つまたは複数のラインにのみ電圧が印加されるようにしてもよい。そして、一様光１１４が照射される。すると、図４６（ｂ）に示すように、電圧が印加されたラインにのみ感度を有する受光感度分布１１６が生ずる。
【０１９２】
次に、電圧を印加しない状態で画像パターン１１７が照射されると、前処理部１０３は、光出力電流を入力する。図４６（ｄ）に示すように、画像パターン１１７が受光感度のない部分に照射されると、光出力電流の値は小さい。しかし、図４６（ｃ）に示すように受光感度のある部分に照射されると、大きな光電流出力が出力される。前処理部１０３は、光出力電流の大小を検出することにより、有意な受光感度分布１１６を有する領域に画像パターン１１７があるかどうか検出することができる。
【０１９３】
なお、最初に照射される光として、一様光１１４を用いる代わりに空間的に変調された光を用い、所定の電圧印加パターンとそれらの光を組合わせて２次元的な受光感度分布を形成してもよい。例えば、ウォルシュパターンを受光感度分布として形成し、そこに画像パターンを照射すれば、その画像パターンのウォルシュ係数を得ることができる。
【０１９４】
実施の形態３６．
図４７は画像パターンの位置をより精密に検出する場合の動作を説明するための説明図である。この場合には、一様光１１４が照射される際に、各電圧出力ライン１１１に互いに異なる電圧Ｖ１，Ｖ２，・・・，Ｖｎが印加される。画像パターン１１７の位置が変われば各光電流出力の値も変化するので、前処理部１０３は、それらの出力電流の値によって画像パターンの位置を認識することができる。
【０１９５】
なお、隣合う電圧印加ライン１１１の電圧が、値は同じで極性が反対になるように印加電圧パターンを設定すると、画像パターンの所定の値以上の面積を有する部分について光電流出力を０にしつつ、孤立している線状部分については０でない出力が得られるようにでき、その結果、ライン検出が可能になる。
【０１９６】
また、印加電圧パターンを例えば正弦波状に変化させることにより、画像パターンのフーリエ変換像を得ることができる。
【０１９７】
更に、この場合にも、最初に照射される光として、一様光１１３を用いる代わりに空間的に変調された光を用い、所定の電圧印加パターンとそれらの光を組合わせて２次元的な受光感度分布を形成してもよい。
【０１９８】
実施の形態３７．
図４８は図３７に示したものとは異なる構造の受光デバイスの受光素子を示す断面図である。この場合には、ＧａＡｓ基板１１０上に３つのショットキー電極１１１ａ，１１２ａ，１１１ｂが設けられる。また、図４８（ａ）に示すように、ＧａＡｓ基板１１０の一部分にＡｌＧａＡｓ部１２０が形成される。そして、ＧａＡｓ上のショットキー電極１１１ａとＧａＡｓおよびＡｌＧａＡｓのショットキー電極１１２ａとによって受光素子＃１が形成され、ショットキー電極１１２ａとＡｌＧａＡｓ上のショットキー電極１１１ｂとによって受光素子＃２が形成される。なお、画像情報処理装置の全体構成は、図３６に示すものと同様のものである。
【０１９９】
ここで、ＡｌＧａＡｓのバンドギャップはＧａＡｓのそれよりも大きいので、受光素子＃１が波長λ１およびλ２（λ１＜λ２）で感度ηを有し、受光素子＃２が波長λ１で感度を有しつつλ２で感度を有しないようにすることができる。
【０２００】
次に動作について説明する。
画像パターン１１５（波長λ１）が照射される際に、電圧印加ライン１１１を通して、受光素子＃１には電圧Ｖが印加される受光素子＃２には電圧−２Ｖが印加される。よって、受光素子＃１の感度は、
η（ｐ，Ｖ）＝βｐＶ……（４３）
受光素子＃２の感度は、
η（ｐ，−２Ｖ）＝−２βｐＶ……（４４）
である。
【０２０１】
次に、受光デバイス１０１に一様光を照射しつつ、図３８に示すように、Ｖｔ＋ｉ  の電圧を印加電圧ライン１１１に印加すれば、各受光素子１０９の受光素子＃１および受光素子＃２１か光電流出力が生ずる。ここで、一様光１１４の波長をλ１とすると、受光素子＃１の出力と受光素子＃２の出力の合計は、
η（ｐ，Ｖ）＋η（ｐ，−２Ｖ）＝−βｐＶ……（４５）
に比例した値であり、その合計の光電流出力がショットキー電極１１２ａから光電流出力ライン１１２に出力される。
【０２０２】
また、一様光１１４の波長をλ２とすると、受光素子＃２の光電流出力は０になるので、出力の合計は、
η（ｐ，Ｖ）＋０＝βｐＶ……（４６）
に比例した値である。
【０２０３】
よって、読み出し時の一様光１１４の波長に応じて光電流出力の向きを制御することができる。前処理部１０３は、光電流出力から画像パターン１１５を認識できるとともに、光出力電流の向きを制御することによって他の画像パターンとの加算や減算を容易に行うことができる。
【０２０４】
なお、上記実施の形態では、ＧａＡｓとＡｌＧａＡｓとの組合せについて説明したが、バンドギャップの異なるものの組合せであれば他の組合せでもよく、例えば、ＧａＡｓとＩｎＧａＡｓとの組合せでもよい。
【０２０５】
また、上記各実施の形態では、印加電圧と光とによる受光感度制御について説明したが、電流注入のみによる感度制御やそれらと電流注入との組合せによる感度制御も可能である。
【０２０６】
さらに、上記各実施の形態では、２つの画像間の処理または１つの画像の位置認識などの場合について説明したが、３つ以上の画像間の処理に容易に拡張可能である。また、上記各実施の形態では、ＡＮＤ処理などの画像間の処理について説明したが、処理された画像についてさらに、認識、識別、分類などを行った後、画像解析の入力データとすることもできる。
【０２０７】
ところで、上記各実施の形態では、画像情報の最終的な読み取り方式として、図３に示す方式を用いた場合について説明したが、図４９に示す方式を採用することもできる。つまり、光電流出力ライン１１２から垂直方向の光電流出力Ｉｖ１〜Ｉｖｎを取り出すのみならず、水平方向の光電流出力Ｉｈ１〜Ｉｈｎをも光電流出力ライン１２４から取り出す構造とする。このようにして、画像パターンの垂直投影像および水平投影像を得ることができる。ニューラルネットワーク処理部１２５は、各投影像から元の画像パターンを再現する。
【０２０８】
実施の形態３８．
図５０はこの発明の一実施の形態による情報処理用素子の構造を示す断面図であって、この素子は、ＧａＡｓ基板１１０上に、ソース電極（信号電極）１２７、ドレイン電極（信号電極）１２８およびゲート電極（制御電極）１２９が形成されている。ゲート電極１２９はショットキー接合されている。ショットキー界面には、界面トラップによるトラップキャリアが存在する。なお、ソース電極１２７は接地される。
【０２０９】
次に動作について説明する。
この素子は記憶作用を果たすが、情報書き込み時には、ゲート電極１２９の負のバイアス電圧が印加され、ドレイン電極１２８−ソース電極１２７間に電流が流される。すると、キャリアの一部がゲート電極１２９下のトラップ準位１３０に蓄積される。この結果、ゲート電極１２９から見たしきい値電圧は高い状態（「０」状態）になる。ゲート電圧がしきい値電圧以下であれば、ドレイン電流は流れにくくなる。
【０２１０】
情報の消去時には、ゲート電圧が正にバイアスされ、トラップ準位１３０が空にされる。従って、しきい値電圧の低い「１」になる。読み出し時には、ゲート電極１２９に電圧が印加されることによってセルが選択され、ドレイン電極１２８に充分低い電圧が印加され、しきい値電圧の差に応じて「１」または「０」が読み出される。以上のように、この素子においては、不揮発的な記憶が可能である。
【０２１１】
実施の形態３９．
図５１は他の実施の形態による情報処理用素子の構造を示す断面図である。この場合には、ショットキー接合されたゲート電極１２９の他に、エピタキシャル成長によって形成されたアルミニウムのゲート電極（第２の制御電極）１３１も設けられる。このエピタキシャルアルミニウムのゲート電極１３１下にはトラップが形成されにくいので、記憶作用は出現しない。
【０２１２】
記憶作用はショットキー接合によるゲート電極１２９で実現され、ゲート電極１３１は、キャリアの変調作用を行う。すなわち、ゲート電極１３１は、外部からの制御にしたがってトラップキャリアの注入や引き抜きを行うためのフローティングゲートとして作用する。つまり、ゲート電極１３１の制御による蓄積電荷量によって空乏層の空間分布が制御され、その結果、コンダクタンスが変調される。
【０２１３】
なお、上記実施の形態では、エピタキシャルアルミニウムを用いた場合について説明したが、他の金属を用いてもよい。
【０２１４】
また、上記の２つの実施の形態では、ＧａＡｓ基板１１０を用いた場合について説明したが、他の半導体、例えば、ＳｉやＨｇＣｄＴｅなど、またはそれらの組合せを用いてもよい。また、上記各実施の形態では、ショットキー接合によるトラップ準位を用いた場合について説明したが、半導体内部のトラップ準位や異種半導体界面の準位、もしくは、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）における界面準位やポリＳｉ中のトラップ準位、またはそれらの組合せを用いてもよい。
【０２１５】
さらに、単一のＧａＡｓ基板１０の代わりに、シリコン３次元集積素子を用い、その最上層に上記各実施の形態による素子の機能を実現し、その下の層で他の機能を実現するようにしてもよい。また、光ニューロチップのように、発光素子をも集積化した構造であってもよい。あるいは、Ｓｉ上のＧａＡｓなどの化合物半導体成長技術によって、ＧａＡｓ上に受光素子を形成しＳｉ上に他の機能をもつ素子を形成するようにしてもよい。
【０２１６】
また、上記２つの実施の形態では、電流注入によってトラップキャリアを形成する場合について説明したが、実施の形態２８〜実施の形態３７に示すように、印加電圧と光によって、またはそれらと電流との組合せによってトラップキャリアを形成してもよい。
【０２１７】
【発明の効果】
以上のように、この発明によれば、制御回路に記憶された電圧ベクトルの一部が制御電極に印加できる構造であるので、各行の受光素子の光感度の設定を可能にし、各列毎に接続された出力電極は光電流の和を実行し、出力側のメモリのシフト機能あるいは可変接続機能は複数の出力電極からの電流の和を可能にする効果がある。
【０２１８】
また、この発明によれば、各受光エレメントにおけるスイッチングゲートは各行に印加される電圧が特定の列だけに印加されるようになり、またキャパシタンスは各受光エレメントに印加された電圧大きさを記憶できる効果がある。
【０２１９】
また。この発明によれば、各受光エレメントにおける感度可変受光素子の一方の端子を、キャパシタンスを介してアースに、スイッチングゲートを介して出力端子に接続するので、感度可変受光素子からの出力を各受光エレメント内で記憶できることになり、複数の画像処理結果の足し合わせが可能となり、感度可変受光素子に電圧をかけたままキャパシタンスに出力を溜めることにより、実質的に感度を向上させる効果がある。
【図面の簡単な説明】
【図１】この発明の動作原理を例示する図である。
【図２】エッジ抽出プロセスを例示する図である。
【図３】この発明の他の実施例を示す図である。
【図４】画像認識プロセスの最適化のためのアルゴリズムを例示する図である。
【図５】色情報の処理を例示する図である。
【図６】修正されたＶＳＰＤ配置を有するＶＳＰＤアレイを示す図である。
【図７】この発明装置に適用するイメージセンサの構成図である。
【図８】金属−半導体−金属構造を持つ感度可変受光素子の構造図である。
【図９】出力電極との可変接続部をもつ１次元メモリを表す図である。
【図１０】ｐ型半導体−ｎ型半導体−ｐ型半導体構造を持つ感度可変受光素子の構造図である。
【図１１】この発明装置に適用するイメージセンサの他の構成図である。
【図１２】受光エレメントの構造図である。
【図１３】受光エレメントの構造図である。
【図１４】受光エレメントの構造図である。
【図１５】この発明装置に適用するイメージセンサの他の構成図である。
【図１６】この発明装置に適用するイメージセンサの更に他の分解斜視図である。
【図１７】図１６のイメージセンサの構成図である。
【図１８】この発明装置に適用する感度可変受光素子を示す断面図である。
【図１９】この発明装置に適用する感度可変受光素子を示す断面図である。
【図２０】この発明装置に適用する感度可変受光素子を示す断面図である。
【図２１】この発明装置に適用する感度可変受光素子を示す断面図である。
【図２２】この発明装置に適用する感度可変受光素子を示す断面図である。
【図２３】この発明装置の適用する感度可変受光素子を示す切欠斜視図である。
【図２４】この発明装置に適用する感度可変受光素子を示す断面図である。
【図２５】この発明装置に適用する感度可変受光素子を示す断面図である。
【図２６】この発明装置に適用する感度可変受光素子を示す斜視図である。
【図２７】この発明装置に適用する感度可変受光素子を示す断面図である。
【図２８】この発明装置に適用する感度可変受光素子を示す断面図である。
【図２９】（ａ）と（ｂ）はそれぞれこの発明装置に適用する一入力多出力型感度可変受光素子アレイを示す平面構成図と、多入力一出力型感度可変受光素子アレイを示す平面構成図である。
【図３０】この発明装置に適用する感度可変受光素子アレイを示す平面構成図である。
【図３１】この発明装置に適用する感度可変受光素子アレイを示す平面構成図である。
【図３２】この発明装置に適用する人工網膜素子の構成を示す構成図である。
【図３３】受光素子アレイにおける感度パターンおよび出力の処理の一例を説明するための説明図である。
【図３４】受光素子アレイにおける感度パターンおよび出力の処理の他の例を説明するための説明図である。
【図３５】この発明装置に適用する人工網膜素子における受光素子アレイの感度パターンおよび出力の処理を説明するための説明図である。
【図３６】この発明装置の構成を示す構成図である。
【図３７】受光デバイスの構造を示す斜視図である。
【図３８】受光デバイスの光電流出力方式を説明するための説明図である。
【図３９】２つの画像のＡＮＤ画像を得る場合の動作を説明するための説明図である。
【図４０】２つの画像パターンＯＲ画像を得る場合の動作を説明するための説明図である。
【図４１】２つの画像パターンのＥＸＯＲ画像を得る場合の動作を説明するための説明図である。
【図４２】画像パターンＮＯＴ画像を得る場合の動作を説明するための説明図である。
【図４３】移動している画像パターンを検出する場合の動作を説明するための説明図である。
【図４４】画像パターンの移動を検出する場合の動作を説明するための説明図である。
【図４５】画像パターンがある領域に入っているかどうかを検出する場合の動作を説明するための説明図である。
【図４６】ある領域に画像パターンがあるかどうか検出する場合の動作を示す説明図である。
【図４７】画像パターンの位置をより精密に検出する場合の動作を説明するための説明図である。
【図４８】図３７に示したものとは異なる構造の受光デバイスの受光素子を示す断面図である。
【図４９】受光デバイスの他の光電流出力方式を説明するための説明図である。
【図５０】この発明装置に適用する情報処理用素子の構造を示す断面図である。
【図５１】この発明装置に適用する他の情報処理用素子の構造を示す断面図である。
【図５２】先行技術の画像処理システムを示す図である。
【図５３】従来のイメージセンサの構成図である。
【図５４】従来の感度可変受光素子を示す断面図である。
【図５５】従来の人工網膜素子の構成を示す構成図である。
【図５６】従来の画像情報処理装置の構成を示す構成図である。
【図５７】従来の記憶素子の一つであるＥＥＰＲＯＭの構造を示す断面図である。
【符号の説明】
２２  制御電極、２３  制御回路、２４，２５，２６  電圧ベクトル、２７  出力電極、２８  １次元メモリ、３０  １次元メモリ、３１  出力回路、３３  出力端子、３４  制御端子、３５  キャパシタンス、３６  スイッチングゲート、４１  ２次元アレイ、５１  制御電極（電極）、５２  出力電極（電極）、５３  可変電源（出力を正負にわたって可変にできる電源）、５４  ｐ＋  型半導体層、５５  ｎ−  型半導体層、５８，６０ａ，６０ｂ  ｎ＋  型半導体層、５９ａ，５９ｂ  ｉ型半導体層、６４  ＡｌＧａＡｓ半導体層（バンドギャップがより広い半導体層）、６５  ＧａＡｓ半導体層（バンドギャップがより狭い半導体層）、６６  ｎ−  ＡｌＧａＡｓ半導体層、７１  共通制御電極（電源を接続される共通な電極）、７２  共通出力電極（電源を接続されない方の共通な電極）、７３
アレイ状の発光ダイオード。
【図１】
0003607074.tif 000015
【図２】
0003607074.tif 000016
【図３】
0003607074.tif 000017
【図４】
0003607074.tif 000018
【図５】
0003607074.tif 000019
【図６】
0003607074.tif 000020
【図７】
0003607074.tif 000021
【図８】
0003607074.tif 000022
【図９】
0003607074.tif 000023
【図１０】
0003607074.tif 000024
【図１１】
0003607074.tif 000025
【図１２】
0003607074.tif 000026
【図１３】
0003607074.tif 000027
【図１４】
0003607074.tif 000028
【図１５】
0003607074.tif 000029
【図１６】
0003607074.tif 000030
【図１７】
0003607074.tif 000031
【図１８】
0003607074.tif 000032
【図１９】
0003607074.tif 000033
【図２０】
0003607074.tif 000034
【図２１】
0003607074.tif 000035
【図２２】
0003607074.tif 000036
【図２３】
0003607074.tif 000037
【図２４】
0003607074.tif 000038
【図２５】
0003607074.tif 000039
【図２６】
0003607074.tif 000040
【図２７】
0003607074.tif 000041
【図２８】
0003607074.tif 000042
【図２９】
0003607074.tif 000043
【図３０】
0003607074.tif 000044
【図３１】
0003607074.tif 000045
【図３２】
0003607074.tif 000046
【図３３】
0003607074.tif 000047
【図３４】
0003607074.tif 000048
【図３５】
0003607074.tif 000049
【図３６】
0003607074.tif 000050
【図３７】
0003607074.tif 000051
【図３８】
0003607074.tif 000052
【図３９】
0003607074.tif 000053
【図４０】
0003607074.tif 000054
【図４１】
0003607074.tif 000055
【図４２】
0003607074.tif 000056
【図４３】
0003607074.tif 000057
【図４４】
0003607074.tif 000058
【図４５】
0003607074.tif 000059
【図４６】
0003607074.tif 000060
【図４７】
0003607074.tif 000061
【図４８】
0003607074.tif 000062
【図４９】
0003607074.tif 000063
【図５０】
0003607074.tif 000064
【図５１】
0003607074.tif 000065
【図５２】
0003607074.tif 000066
【図５３】
0003607074.tif 000067
【図５４】
0003607074.tif 000068
【図５５】
0003607074.tif 000069
【図５６】
0003607074.tif 000070
【図５７】
0003607074.tif 000071