(57)【特許請求の範囲】
【請求項１】
画像の各画素が網点であるか否かを判定し判定結果を示す網点情報を出力すると共に、前記画像を出力する網点判定手段と、
前記画像に対して、拡大縮小処理とエッジ強調処理とのうちの少なくとも一方を含む画像処理を行い処理された画像を出力すると共に、前記網点判定手段から出力された前記網点情報を基に、該処理された画像の各画素が網点であるか否かを示す網点情報を出力する画像処理手段と、
前記画像処理手段から出力された網点情報が前記画像処理手段から出力された画像のある画素は網点であることを示せば該画素は網点であると判定し、前記画像処理手段から出力された網点情報が前記画像処理手段から出力された画像のある画素は網点でないことを示せば該画素は文字又は写真であると判定する像域判定手段と、
前記像域判定手段によって判定された結果に基づいて、前記画像処理手段から出力された画像の、網点・文字・写真の各像域に対して処理を行う像域分離処理手段と、
を備えることを特徴とする画像信号処理装置。
【請求項２】
前記画像処理手段は、拡大縮小処理を行う拡大縮小ブロックを含む複数の処理ブロックを有し、
前記拡大縮小ブロックは、前記複数の処理ブロックのうちの前記拡大縮小ブロックの直前の処理ブロック又は前記網点判定手段から出力された画像に対して拡大縮小処理を行い拡大縮小された画像を前記複数の処理ブロックのうちの前記拡大縮小ブロックの直後の処理ブロック又は前記像域判定手段へ出力すると共に、前記直前の処理ブロック又は前記網点判定手段から出力された網点情報を基に、拡大縮小処理された画像の各画素が網点であるか否かを示す網点情報を前記直後の処理ブロック又は前記像域判定手段へ出力することを特徴とする請求項１記載の画像信号処理装置。
【請求項３】
前記画像処理手段は、エッジ強調を行うエッジ強調ブロックを含む複数の処理ブロックを有し、
前記エッジ強調ブロックは、前記直前の処理ブロック又は前記網点判定手段から出力された画像に対してエッジ強調処理を行いエッジ強調された画像を前記複数の処理ブロックのうちの前記エッジ強調ブロックの直後の処理ブロック又は前記像域判定手段へ出力すると共に、前記直前の処理ブロック又は前記網点判定手段から出力された網点情報を前記直後の処理ブロック又は前記像域判定手段へ出力することを特徴とする請求項１記載の画像信号処理装置。
【請求項４】
前記画像処理手段は、ガンマ補正を行うガンマ補正ブロックを含む複数の処理ブロックを有し、
前記ガンマ補正ブロックは、前記複数の処理ブロックのうちの前記ガンマ補正ブロックの直前の処理ブロック又は前記網点判定手段から出力された画像に対してガンマ補正処理を行いガンマ補正された画像を前記複数の処理ブロックのうちの前記ガンマ補正ブロックの直後の処理ブロック又は前記像域判定手段へ出力すると共に、前記直前の処理ブロック又は前記網点判定手段から出力された網点情報を前記直後の処理ブロック又は前記像域判定手段へ出力することを特徴とする請求項１記載の画像信号処理装置。
【請求項５】
前記画像処理手段は、
前記網点判定手段から出力された画像に対して処理を行う複数の処理ブロックと、
前記複数の処理ブロックによって処理された画像と、該画像の各画素が網点か否かを示す網点情報とを圧縮する圧縮ブロックと、
前記圧縮ブロックによって圧縮された画像と網点情報とを記憶するメモリと、
前記メモリに記憶された圧縮された画像と網点情報とを読み出し、前記複数の処理ブロックによって処理された画像と前記網点情報とを復元し前記像域判定手段へ出力する復元ブロックと、
を有することを特徴とする請求項１記載の画像信号処理装置。
【請求項６】
前記像域分離処理手段は、前記画像処理手段で処理された画像の、網点・文字・写真の各像域に対してハーフトーン処理を行うことを特徴とする請求項１記載の画像信号処理装置。
【請求項７】
前記像域分離処理手段は、前記画像処理手段で処理された画像の、網点・文字・写真の各像域に対してＰＷＭ制御を行うことを特徴とする請求項１記載の画像信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力画像に対して像域分離を行う画像信号処理装置に関する。
【０００２】
【従来の技術】
入力した連続階調の画像が文字画像・写真画像・網点画像の何れであるかを判定（像域判定）し、それぞれの像域に最適な画像処理を行う像域分離処理回路が知られている。
【０００３】
図３７は、従来の像域分離処理回路の構成例を示す図である。入力画像を拡大縮小部１で拡大・縮小処理してから像域分離処理回路２へ入力する。像域分離処理回路２は、文字・写真・網点対応処理部３と文字・写真・網点判定回路４とで構成されている。文字・写真・網点判定回路４は判定結果を文字・写真・網点対応処理部３へ与え、当該文字・写真・網点対応処理部３が判定結果に基づいて文字・写真・網点の各像域に対応した処理を行うものである。
【０００４】
また、図３８は他の像域分離処理回路の構成例を示す図である。同図に示す例では、像域分離処理回路２の前段にエッジ強調部５を設け、入力画像をエッジ強調部５でエッジ強調処理してから文字・写真・網点判定回路４及び文字・写真・網点対応処理部３へ入力するように構成している。
【０００５】
ところが、像域分離処理の前に拡大・縮小処理やエッジ強調処理を行うと、像域判定の精度、特に網点画像の検出精度が落ち、正常に像域分離処理が出来なくなる問題が発生した。
【０００６】
一般的に、網点画像の判定方法としては画像の周期性に着目して網判定を行う方法が用いられるが、拡大縮小処理により周期構造の変化した画像に対しては、正常な判定が困難になる。
【０００７】
その対策として、固定された幾つかの倍率に対して、像域判定のパラメータ値を切り替えて対応する事が考えられる。
【０００８】
【発明が解決しようとする課題】
しかしながら、幾つかの固定された倍率に対して像域判定のパラメータ値を切り替えて対応する方式では、主・副走査方向の任意の倍率設定に対応し、かつエッジ強調やガンマ補正等の任意の画処理順序に対応させる事は、極めて困難である。
【０００９】
本発明は、以上のような実情に鑑みてなされたもので、像域分離処理の前に、任意倍率の拡大縮小処理を可能とする画像信号処理装置を提供することを目的とする。
【００１０】
また本発明は、像域分離処理の前に、拡大縮小処理やエッジ強調、ガンマ補正等の任意の画処理順序設定を可能とする画像信号処理装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の画像信号処理装置は、画像の各画素が網点であるか否かを判定し判定結果を示す網点情報を出力すると共に、前記画像を出力する網点判定手段と、前記画像に対して、拡大縮小処理とエッジ強調処理とのうちの少なくとも一方を含む画像処理を行い処理された画像を出力すると共に、前記網点判定手段から出力された前記網点情報を基に、該処理された画像の各画素が網点であるか否かを示す網点情報を出力する画像処理手段と、前記画像処理手段から出力された網点情報が前記画像処理手段から出力された画像のある画素は網点であることを示せば該画素は網点であると判定し、前記画像処理手段から出力された網点情報が前記画像処理手段から出力された画像のある画素は網点でないことを示せば該画素は文字又は写真であると判定する像域判定手段と、前記像域判定手段によって判定された結果に基づいて、前記画像処理手段から出力された画像の、網点・文字・写真の各像域に対して処理を行う像域分離処理手段と、を備える。
【００１２】
本発明では、最初に網点判定を行い、拡大縮小処理やエッジ強調処理画像処理などの画像処理の後に該網点判定の結果を用いて像域判定を行うことによって、像域分離処理の前に拡大縮小処理やエッジ強調処理を行なっても、拡大縮小処理やエッジ強調処理の影響を受けずに精度良く像域判定ができる。
【００１７】
【発明の実施の形態】
本発明の第１の態様は、画像の各画素が網点であるか否かを判定し判定結果を示す網点情報を出力すると共に、前記画像を出力する網点判定手段と、前記画像に対して、拡大縮小処理とエッジ強調処理とのうちの少なくとも一方を含む画像処理を行い処理された画像を出力すると共に、前記網点判定手段から出力された前記網点情報を基に、該処理された画像の各画素が網点であるか否かを示す網点情報を出力する画像処理手段と、前記画像処理手段から出力された網点情報が前記画像処理手段から出力された画像のある画素は網点であることを示せば該画素は網点であると判定し、前記画像処理手段から出力された網点情報が前記画像処理手段から出力された画像のある画素は網点でないことを示せば該画素は文字又は写真であると判定する像域判定手段と、前記像域判定手段によって判定された結果に基づいて、前記画像処理手段から出力された画像の、網点・文字・写真の各像域に対して処理を行う像域分離処理手段と、を備えることを特徴とする画像信号処理装置である。
【００１８】
このような構成を採用したことにより、像域分離処理の前に拡大縮小処理やエッジ強調処理を行なっても、拡大縮小処理やエッジ強調処理の影響を受けずに精度良く像域判定ができる。
【００１９】
本発明の第２の態様は、第１の態様の画像信号処理装置において、前記画像処理手段は、拡大縮小処理を行う拡大縮小ブロックを含む複数の処理ブロックを有し、前記拡大縮小ブロックは、前記複数の処理ブロックのうちの前記拡大縮小ブロックの直前の処理ブロック又は前記網点判定手段から出力された画像に対して拡大縮小処理を行い拡大縮小された画像を前記複数の処理ブロックのうちの前記拡大縮小ブロックの直後の処理ブロック又は前記像域判定手段へ出力すると共に、前記直前の処理ブロック又は前記網点判定手段から出力された網点情報を基に、拡大縮小処理された画像の各画素が網点であるか否かを示す網点情報を前記直後の処理ブロック又は前記像域判定手段へ出力する。
【００２０】
これにより、画像処理手段が拡大縮小処理を行う拡大縮小ブロックを含みどのような順序で処理が行われても、拡大縮小ブロックは拡大縮小された画像の網点情報を出力し、画像処理手段は処理された画像の網点情報を像域判定手段へ出力することができる。
【００２１】
本発明の第３の態様は、第１の態様の画像信号処理装置において、前記画像処理手段は、エッジ強調を行うエッジ強調ブロックを含む複数の処理ブロックを有し、前記エッジ強調ブロックは、前記直前の処理ブロック又は前記網点判定手段から出力された画像に対してエッジ強調処理を行いエッジ強調された画像を前記複数の処理ブロックのうちの前記エッジ強調ブロックの直後の処理ブロック又は前記像域判定手段へ出力すると共に、前記直前の処理ブロック又は前記網点判定手段から出力された網点情報を前記直後の処理ブロック又は前記像域判定手段へ出力する。
【００２２】
これにより、画像処理手段がエッジ強調処理を行うエッジ強調ブロックを含みどのような順序で処理が行われても、エッジ強調ブロックは入力された網点情報を出力し、画像処理手段は処理された画像の網点情報を像域判定手段へ出力することができる。
【００２３】
本発明の第４の態様は、第１の態様の画像信号処理装置において、前記画像処理手段は、ガンマ補正を行うガンマ補正ブロックを含む複数の処理ブロックを有し、前記ガンマ補正ブロックは、前記複数の処理ブロックのうちの前記ガンマ補正ブロックの直前の処理ブロック又は前記網点判定手段から出力された画像に対してガンマ補正処理を行いガンマ補正された画像を前記複数の処理ブロックのうちの前記ガンマ補正ブロックの直後の処理ブロック又は前記像域判定手段へ出力すると共に、前記直前の処理ブロック又は前記網点判定手段から出力された網点情報を前記直後の処理ブロック又は前記像域判定手段へ出力する。
【００２４】
これにより、画像処理手段がガンマ補正処理を行うガンマ補正ブロックを含みどのような順序で処理が行われても、ガンマ補正ブロックは入力された網点情報を出力し、画像処理手段は処理された画像の網点情報を像域判定手段へ出力することができる。
【００２５】
本発明の第５の態様は、第１の態様の画像信号処理装置において、前記画像処理手段は、前記網点判定手段から出力された画像に対して処理を行う複数の処理ブロックと、前記複数の処理ブロックによって処理された画像と、該画像の各画素が網点か否かを示す網点情報とを圧縮する圧縮ブロックと、前記圧縮ブロックによって圧縮された画像と網点情報とを記憶するメモリと、前記メモリに記憶された圧縮された画像と網点情報とを読み出し、前記複数の処理ブロックによって処理された画像と前記網点情報とを復元し前記像域判定手段へ出力する復元ブロックと、を有する。
【００２６】
複数の処理ブロックによって処理された画像と該画像の網点情報とを圧縮しメモリに保存し、復元した画像と網点情報とを像域判定手段に出力する。このような構成によって、圧縮復元処理を行っても処理された画像の網点情報を像域判定手段に出力することができる。
【００２７】
本発明の第６の態様は、第１の態様の画像信号処理装置において、前記像域分離処理手段は、前記画像処理手段で処理された画像の、網点・文字・写真の各像域に対してハーフトーン処理を行う。
【００２８】
これにより、画像処理手段で処理された画像の、網点・文字・写真の各像域に対してハーフトーン処理を行うことができる。
【００３０】
本発明の第７の態様は、第１の態様の画像信号処理装置において、前記像域分離処理手段は、前記画像処理手段で処理された画像の、網点・文字・写真の各像域に対してＰＷＭ制御を行う。
【００３１】
これにより、画像処理手段で処理された画像の、網点・文字・写真の各像域に対してＰＷＭ制御を行うことができる。
【００５６】
以下、本発明の画像信号処理装置に関する実施の形態について、図面を参照して具体的に説明する。
【００５７】
（実施の形態１）
本実施の形態１は、各種画像処理後に像域分離処理し、画像に適応したハーフトーン処理を実施する例である。
【００５８】
図１は実施の形態１に係る画像信号処理装置の全体構成図である。画像信号処理装置１００は、画像読み取り装置１０１で読み取られた画像データを入力画像とする。画像信号処理装置１００では、入力画像が最初に網点判定情報付加回路１０２に供給され、網点判定後に各画像処理ブロック（エッジ強調回路１０３、拡大縮小回路１０４、ガンマ補正回路１０５）へ供給されるように構成されている。
【００５９】
網点判定情報付加回路１０２は、１画素毎に網点画像であるか否かを判定し、その判定結果を網点情報データＤＤａとして、画像データＤＤｐと同期してその他の画像処理ブロックに出力する。
【００６０】
エッジ強調回路１０３、拡大縮小回路１０４、ガンマ補正回路１０５は、各々の入力段に一対のセレクタ（１０７，１０８）、（１０９，１１０）、（１１１，１１２）が設けられている。一方のセレクタ（１０７，１０９，１１１）には網点判定情報付加回路１０２の出力する画像データ及び他の各画像処理ブロック（１０３，１０４，１０５）の出力する処理結果が入力され、他方のセレクタ（１０８，１１０，１１２）には網点判定情報付加回路１０２の出力する判定結果及び他の各画像処理ブロック（１０３，１０４，１０５）から画処理データと同期して出力される網点情報データが入力される。
【００６１】
各画像処理ブロック（１０３，１０４，１０５）へ画像データを入力する順番は、画像処理順制御回路１０６が一方のセレクタ（１０７，１０９，１１１）を制御することにより決めている。また、画像処理順制御回路１０６は画像データと同期して対応する網点情報データが各画像処理ブロック（１０３，１０４，１０５）へ入力されるように他方のセレクタ（１０８，１１０，１１２）を制御している。さらに、画像処理順制御回路１０６は、一対のセレクタ１１３、１１４を制御して画処理結果及び対応する網点情報データを、後段の像域分離処理回路１１５へ出力するようにしている。
【００６２】
像域分離処理回路１１５は、文字・写真・網点判定回路１１６と、文字・写真・網点対応ハーフトーン処理回路１１７とから構成されている。なお、本実施の形態では、文字・写真・網点対応ハーフトーン処理回路１１７の出力信号をコーデック回路１１８で符号化してからモデム１１９を介して送信するように構成している。文字・写真・網点対応ハーフトーン処理回路１１７以降の処理についてはアプリケーションに応じて変形可能であり、送信する場合に限定されるものではない。
【００６３】
次に以上のように構成された本実施の形態の概略的な動作について説明する。
【００６４】
画像読み取り装置１０１で読み取られた画像データが、各画像処理ブロック（１０３、１０４、１０５）で処理される前に、網点判定情報付加回路１０２により画素毎に網点判定される。画像データ及び網点情報データは、画像処理順制御回路１０６の制御下で所定順に各画像処理ブロック（１０３、１０４、１０５）へ入力され、画像データがそれぞれ画像処理される。そして、任意の画処理順序の画像処理が終了した画像データＤＳｐと対応する網点情報データＤＳａとは、像域分離処理回路１１５の文字・写真・網点判定回路１１６及び文字・写真・網点対応ハーフトーン処理回路１１７へ入力される。ただし、文字・写真・網点対応ハーフトーン処理回路１１７へは画像データのみが入力される。
【００６５】
文字・写真・網点判定回路１１６では、網点情報データＤＳａに基づいて画素毎に文字、写真または網点写真かの判定を行う。具体的には、まず網点情報データＤＳａで入力画素が網点写真であるか否かを判定し、非網点写真部と判定された画素をさらに画像データＤＳｐの特徴（近傍画素との変化量、空間周波数分布等）から写真か文字かを判定する。
【００６６】
文字・写真・網点対応ハーフトーン処理回路１１７は、文字・写真・網点判定回路１１６から出力される判定結果（文字、写真、網点）に従って夫々に適した最適なハーフトーン処理を選択する。
【００６７】
ハーフトーン処理の選択一例を示す。例えば、文字判定結果に対しては単純２値化、写真判定結果に対しては写真用ハーフトーン処理、網点判定結果に対してはモアレ抑圧フィルタ処理後に網点画像用ハーフトーン処理を実施する。これにより、文字部は解像性・鮮鋭性が高く、写真部は階調性が高く、網点部はモアレが無く階調性が高いハーフトン画像が得られる。
【００６８】
次に、網判定情報付加回路１０２の具体的な構成及び動作について説明する。
【００６９】
図２は、網点判定情報付加回路１０２の構成図である。網判定情報付加回路１０２は、４×４シフト回路２０１の入力段に直列接続した３つのラインメモリ２０２，２０３，２０４を設置し、４×４の画素データを生成するように構成されている。４×４シフト回路２０１の出力段には４５度方向パワースペクトラム演算回路２０５と、１３５度方向パワースペクトラム演算回路２０６とが並列に設置されている。４５度方向パワースペクトラム演算回路２０５は、注目画素の周囲４５度方向のパワースペクトラムを演算で求める回路であり、１３５度方向パワースペクトラム演算回路２０６は注目画素の周囲１３５度方向のパワースペクトラムを演算で求める回路である。注目画素の周囲４５度方向のパワースペクトラム、１３５度方向のパワースペクトラムが所定のスライスレベル以上であれば網点写真部であると判定する。
【００７０】
４５度方向パワースペクトラム演算回路２０５は、Ｒ成分の２次元ＤＦＴ係数を発生する係数発生器２２１、この係数発生器２２１が発生する２次元ＤＦＴ係数と４×４シフト回路２０１から出力される４×４の画像データとの畳み込み演算を実行する畳み込み演算器２２２、畳み込み演算器２２２の出力を２乗演算する２乗演算器２２３を有する。また、Ｉ成分の２次元ＤＦＴ係数を発生する係数発生器２２４、この係数発生器２２４が発生する２次元ＤＦＴ係数と４×４シフト回路２０１から出力される４×４の画像データとの畳み込み演算を実行する畳み込み演算器２２５、畳み込み演算器２２５の出力を２乗演算する２乗演算器２２６を有する。さらに、２乗演算器２２３及び２２６の出力を加算する加算器２２７を有する。
【００７１】
１３５度方向パワースペクトラム演算回路２０６は、４５度方向パワースペクトラム演算回路２０５と同様に構成されている。すなわち、Ｒ成分の２次元ＤＦＴ係数を発生する係数発生器２３１、この係数発生器２３１が発生する２次元ＤＦＴ係数と４×４シフト回路２０１から出力される４×４の画像データとの畳み込み演算を実行する畳み込み演算器２３２、畳み込み演算器２３２の出力を２乗演算する２乗演算器２３３を有する。また、Ｉ成分の２次元ＤＦＴ係数を発生する係数発生器２３４、この係数発生器２３４が発生する２次元ＤＦＴ係数と４×４シフト回路２０１から出力される４×４の画像データとの畳み込み演算を実行する畳み込み演算器２３５、畳み込み演算器２３５の出力を２乗演算する２乗演算器２３６を有する。さらに、２乗演算器２３３及び２３６の出力を加算する加算器２３７を有する。
【００７２】
このように構成された４５度方向パワースペクトラム演算回路２０５並びに１３５度方向パワースペクトラム演算回路２０６は、以下の演算式に従った演算を実行する。
【００７３】
【数１】
0003706830.tif 000002
図３は上記畳み込み演算を実施するための畳み込み演算回路２２２、２３２の構成を示しており、図４は畳み込み演算回路２２２、２３２に組み込まれた掛け算器（ＭＰ）の構成を示している。掛け算器（ＭＰ）は、Ｐ（Ｘ，Ｙ）が０，±１の値しか取らない為、セレクタを用いた回路構成が可能である。
【００７４】
図５（ａ）〜（ｄ）は畳み込み演算回路２２２、２３２へ入力するＲ４５（Ｘ，Ｙ），Ｉ４５（Ｘ，Ｙ）,Ｒ１３５（Ｘ，Ｙ），Ｉ１３５（Ｘ，Ｙ）のテーブルデータの一例を示している。図５（ａ）は係数発生器２２１が発生する係数パターン、同図（ｂ）は係数発生器２２４が発生する係数パターン、同図（ｃ）は係数発生器２３１が発生する係数パターン、同図（ｄ）は係数発生器２３４が発生する係数パターンを夫々示している。
【００７５】
このようにして、４５度方向パワースペクトラム演算回路２０５から出力される演算結果はコンパレータ２０７に出力され、１３５度方向パワースペクトラム演算回路２０６から出力される演算結果はコンパレータ２０８に出力さる。
【００７６】
コンパレータ２０７、２０８にはスライスレベル制御回路２０９からそれぞれスライスレベルが設定されている。コンパレータ２０７，２０８の出力はＡＮＤゲート２１０を介して同期化処理部２１１へ出力される。同期化処理部２１１は、網点判定結果となる網判定情報Ｄａと注目画素の画素データＤｐとが同期して出力される。
【００７７】
このように、入力画像データを、注目画素（Ｄ１（２，２））を４×４の方形状に取り囲む１６点のデータＤ１（Ｘ，Ｙ）に変換し、注目画素に関して４５度方向及び１３５度方向のパワースペクトラムを求め、それぞれ所定値以上であれば網点写真であると判定する。そして、網点判定結果である網点情報データＤａと注目画素の画素データＤｐとを同期して出力するので、画像処理前の画像データから画素毎に網点情報データＤａを得ることが出来き、後続の画像処理ブロックへ網点判定情報Ｄａと注目画素の画素データＤｐとの組を提供できる。
【００７８】
次に、上記画像処理ブロック１０３、１０４、１０５が画像データと共に網点情報データを伝搬させることについて、拡大縮小回路１０４を例に説明する。
【００７９】
図６は拡大縮小回路１０４の全体構成を示す図である。同図に示す拡大縮小回路１０４は、拡大縮小制御回路６００により発生したデータパス制御信号（SISR，SIMM，SNON，SMRI，SMO1，SMO2，SOMM）によりセレクタ（SEL1，SEL2，SEL3，SEL4，SEL5，SEL6，SEL7）の選択状態が制御され、その選択状態に応じて副走査縮小補間回路６０１、主走査縮小補間回路６０２、ラインメモリ１、ラインメモリ２、主走査拡大補間回路６０３の接続関係が決まる。上記接続関係は、本拡大縮小処理回路に入力した画像データ(DZpi)の処理経路（以下、「データパス」という）を決める。入力画像データ(DZpi)及び網情報データ(DZai)は、拡大縮小制御回路６００が決めたデータパスを経由して、セレクタ（SEL7）より画像データ(DZpo)及び網情報データ(DZao)として出力される。
【００８０】
拡大縮小制御回路６００には、ページイネーブル信号(PAGEEN)とラインイネーブル信号（EZi)、主走査拡大縮小率データ、副走査縮小率データ、副走査補間モード（SMOD)が入力する。ラインイネーブル信号（EZi)で決まる１ライン周期毎に、データパス制御信号（SISR,SIMM,SNON,SMRI,SMO1,SMO2,SOMM)を発生させる。なお、データパス制御信号は、図７に示す「データパス制御信号」の真理値表に従って制御される。
【００８１】
また、拡大縮小制御回路６００は、ラインメモリ１、ラインメモり２に対し、ラインメモリ制御信号を発生する。ラインメモリ１に対してはライトイネーブル（MWE1)、ライトアドレス(MWA1)、リードアドレス(MRA1)、ラインメモリ２対してはライトイネーブル（MWE2)、ライトアドレス(MWA2)、リードアドレス(MRA2)を発生する。ラインイネーブル信号（EZi)で決まる１ライン周期毎に、ラインメモリ制御信号は制御される。なお、ラインメモリ制御信号は、図８に示す「ラインメモリ制御信号」の真理値表に従って制御される。
【００８２】
また、副走査縮小補間回路６０１には、副走査縮小処理機能設定が入力し、副走査縮小補正の機能を決定する。主走査縮小補間回路６０２には、主走査縮小処理機能設定が入力し、主走査縮小補正の機能を決定する。線形補間演算器１０４は、主走査縮小補間回路６０２と主走査拡大補間回路６０３とで共用するものであり、主走査拡大縮小率が１００％以上の場合は主走査拡大補間回路６０３からのデータ（DS1AD,DS2AD)で補間演算し、１００％未満の場合は主走査縮小補間回路６０２からのデータ（DS1BD,DS2BD)で補間演算する。
【００８３】
次に、以上のように構成された拡大縮小処理回路の基本的な動作について説明する。本実施の形態の拡大縮小処理回路は、主走査拡大縮小補間処理が主走査拡大補間回路６０３と主走査縮小補間回路６０２とで分離して実行される。主走査縮小補間回路６０２による縮小補間処理は、ラインメモリ１又はラインメモリ２に書き込む前に実行され、主走査拡大補間回路６０３による拡大補間処理は、ラインメモリ１又はラインメモリ２から読み出した後に実行される。
【００８４】
主副走査方向の縮小時は、ラインメモリ１、２のライトアドレスのカウントアップ周期を縮小率に応じてデータ入力周期より遅くし、同一アドレスに複数のデータが上書きされる事で縮小処理を実行する。
【００８５】
主走査方向の拡大時は、ラインメモリ１、２のリードアドレスのカウントアップ周期を拡大率に応じてデータ入力周期より遅くし、同一アドレスのデータを複数回読み出す事により拡大処理を実行する。
【００８６】
このような、主走査拡大処理を実現したことにより、データ入力周期より高速のラインメモリは必要では無くなり、データレートに起因した主走査拡大率の制限を撤廃することができる。
【００８７】
また、副走査縮小率に応じて、データの入力ライン単位に、現在ラインでの画像データ出力の有効・無効と次ラインでの画像データ出力の有効・無効を演算している。画像データ出力の有効とは、当該画像データを拡大縮小処理回路から出力することを意味する。また、画像データ出力の無効とは、縮小処理又は補間処理のために当該画像データが拡大縮小処理回路から出力される対象とならないことを意味する。
【００８８】
上記４つの状態に応じて副走査縮小補間回路６０１による副走査縮小補間処理、主走査縮小補間回路６０２による主走査縮小補間処理、主走査拡大補間回路６０３による主走査拡大補間処理のそれぞれの有効・無効と、ラインメモリ１、２に対する縮小ライト、拡大リードとを制御している。
【００８９】
これにより、主走査拡大縮小処理に必要なラインメモリと副走査縮小補間処理に必要なラインメモリを、画像データの入力ライン単位に時分割で共用化して、２本のラインメモリ１、２で対応できるようにしている。
【００９０】
また、次ラインでの画像データ出力が有効の場合にのみ主走査縮小補間回路６０２による主走査縮小補間処理とラインメモリ１、２に対する縮小ライトを実行し、次ラインでの画像データ出力が無効の場合は主走査縮小補間処理をかけずにラインメモリ１、２に等倍で書き込むものとする。
【００９１】
また、現在ラインでの画像データ出力が有効の場合にのみ主走査拡大補間回路６０３による主走査拡大補間処理とラインメモリ１、２に対する拡大リードを実行し、入力した画像データには副走査縮小補間をかけずに後段の主走査縮小補間回路６０２にデータを送る。
【００９２】
また、現在ラインでの画像データ無効の場合は、主走査ラインメモリのデータを等倍でリードし主走査拡大補間処理をかけずに、読み出したデータを副走査縮小補間回路６０１に入力し、もう一方から入力した画像データとの間で補間処理を行った後、後段の主走査縮小補間回路６０２にデータを送るようにしている。
【００９３】
次に、上記拡大縮小処理回路による主走査拡大縮小制御及び副走査縮小制御の詳細について説明する。
【００９４】
図９及び図１０に、副走査補間モードが加算平均補間（ＳＭＯＤ＝０）で副走査縮小率が１００％未満（本例では７１．４％）、主走査拡大縮小率が１００％未満の場合のタイミング図を示す。なお、図９に示すタイミング図と図１０に示すタイミング図とは一連のものである。
【００９５】
拡大縮小制御回路６００は、ラインイネーブル信号（EZi）の立ち上がりタイミングで、副走査の縮小率に応じて拡大縮小処理回路からデータ出力するか否かを決定する。
【００９６】
図９に示すタイミングチャートにおいて、ＣＵＰ２が１の場合はデータ出力し、０の場合はデータ出力しない事を表す。また、ＣＵＰ１は次のラインの出力状態を表し、ＣＵＰ１が１の場合は次のラインがデータ出力、ＣＵＰ１が０の場合は次ラインはデータ出力しない事を表している。拡大縮小制御回路６００におけるＣＵＰ１、ＣＵＰ２の発生については後述する。
【００９７】
ａ）現ラインが出力（ＣＵＰ2=1)，次ラインが出力（ＣＵＰ1=1)の場合のデータパスについて説明する。
【００９８】
入力した画像データ(DZpi)及び網情報データ(DZai)は、副走査縮小補間回路６０１を通らずセレクタ（SEL2）を介して主走査縮小補間回路６０２に入力されて、主走査方向の縮小補間処理が実行される。ラインメモリ１またはラインメモリ２のどちらか一方にライトされる。残るもう一方のラインメモリからは１ライン前にライトされていたデータがリードされる。この時のラインメモリに対するライトアドレスは、図１０に示すようにＲＷＡとなり主走査縮小率に応じて入力画像データクロック（ＣＫＶＤ）でカウントアップする場合としない場合とが存在する。カウントアップしない場合は、同一アドレスに上書きとなり、先行してライトされたデータは削除される（縮小ライト制御）。
【００９９】
また、リードアドレスはＥＲＷＡとなり入力画像データクロック（ＣＫＶＤ）に同期してアップカウントされる。ラインメモリ１またはラインメモリ２からリードされた画像データ及び網情報データは、主走査拡大補間回路６０３を通らずにセレクタ（SEL7）を介して画像データ(DZpo)及び網情報データ(DZao)として出力する。
【０１００】
ｂ）現ラインが出力（ＣＵＰ2=1)，次ラインが出力無し（ＣＵＰ1=0)の場合のデータパスについて説明する。
【０１０１】
入力した画像データ(DZpi)及び網情報データ(DZai)は、副走査縮小補間回路６０１と主走査縮小補間回路６０２を通らずセレクタ(SEL1)を介して、ラインメモリ１またはラインメモリ２のどちらか一方にライトされる。残るもう一方のラインメモリから１ライン前にライトされていたデータがリードされる。この時のラインメモリに対するライトアドレスは、図１０に示すようにＥＲＷＡとなり、それぞれ入力画像データクロック（ＣＫＶＤ）に同期してアップカウントされる。
【０１０２】
ラインメモリ１またはラインメモリ２からリードされた画像データ及び網情報データは、主走査拡大補間回路６０３を通らずにセレクタ(SEL7)を介して画像データ(DZpo)及び網情報データ(DZao)として出力する。
【０１０３】
ｃ）現ラインが出力無し（ＣＵＰ2=0)，次ラインが出力（ＣＵＰ1=1)の場合のデータパスについて説明する。
【０１０４】
入力した画像データ(DZpi)及び網情報データ(DZai)は、副走査縮小補間回路６０１の一方に入力される。後述の制御によりラインメモリ１またはラインメモリ２のどちらか一方からリードされた画像データ及び網情報データは、セレクタ(SEL5)を介して副走査縮小補間回路６０１のもう一方に入力される。副走査縮小補間回路６０１では、上記外部から入力した画像データ及び網情報データと今回帰還された画像データ及び網情報データとの間で副走査縮小補間処理を行う。副走査縮小補間処理結果である画像データはセレクタ(SEL2)を介して主走査縮小補間回路６０２に入力し、主走査方向の縮小補間処理が実行された後、ラインメモリ１またはラインメモリ２のどちらか一方にライトされる。残るもう一方のラインメモリからは１ライン前にライトされていたデータがリードされる。この時のラインメモリに対するライトアドレスは、図１０に示すようにＲＷＡとなり、主走査縮小率に応じて入力画像データクロック（ＣＫＶＤ）でカウントアップする場合としない場合が存在する（縮小ライト制御）。また、リードアドレスはＥＲＷＡとなり入力画像データクロック（ＣＫＶＤ）に同期してアップカウントされる。ラインメモリ１またはラインメモリ２からリードされた画像データ及び網情報データは、前述のセレクタ(SEL5)に入力する。このデータパスでは、画像データ(DZpo)及び網情報データ(DZao)の出力は行わない。
【０１０５】
ｄ）現ラインが出力無し（ＣＵＰ2=0)，次ラインが出力無し（ＣＵＰ1=0)の場合のデータパスについて説明する。副走査縮小率＜５０％で発生し、図９、図１０は存在しない状態である。
【０１０６】
入力した画像データ(DZpi)及び網情報データ(DZai)は、副走査縮小補間回路６０１の一方に入力される。後述の制御によりラインメモリ１またはラインメモリ２のどちらか一方からリードされた画像データ及び網情報データは、セレクタ(SEL5)を介して副走査縮小補間回路６０１のもう一方に入力され、両者の画像データ及び網情報データ間で副走査縮小補間処理を行う。副走査縮小補間処理結果は、主走査縮小補間回路６０２を通らずにセレクタ(SEL1)を介してラインメモリ１またはラインメモリ２のどちらか一方にライトされる。残るもう一方のラインメモリからは１ライン前にライトされていたデータがリードされる。この時のラインメモリに対するライトアドレスとリードアドレスは、図１０に示すようにＥＲＷＡとなり入力画像データクロック（ＣＫＶＤ）に同期してアップカウントされる。
【０１０７】
ラインメモリ１またはラインメモリ２からリードされた画像データ及び網情報データは、前述したようにセレクタ(SEL5)に入力する。このデータパスでは画像データ(DZpo)及び網情報データ(DZao)の出力は行わない。
【０１０８】
図１１及び図１２に、副走査補間モードが加算平均補間（ＳＭＯＤ＝０）で副走査縮小率が１００％未満（例では７１．４％）、主走査拡大縮小率が１００％以上の場合タイミング図を示す。
【０１０９】
拡大縮小制御回路６００は、ラインイネーブル信号（EZi）の立ち上がりタイミングで、副走査の縮小率に応じて、拡大縮小処理回路１００からデータ出力するか否かを決定する。図１１に示すタイミングチャートにおいてＣＵＰ２は現ラインの出力状態を表し、１の場合はデータ出力、０の場合はデータ出力しない事を表す。また、ＣＵＰ１は次のラインの出力状態を表し、１の場合は次のラインが出力、０の場合は出力しない事を表している。
【０１１０】
ａ）現ラインが出力（ＣＵＰ2=1)，次ラインが出力（ＣＵＰ1=1)の場合のデータパスについて説明する。
【０１１１】
入力した画像データ(DZpi)及び網情報データ(DZai)は、副走査縮小補間回路６０１と主走査縮小補間回路６０２を通らずセレクタ(SEL1)を介して、ラインメモリ１またはラインメモリ２のどちらか一方にライトされる。残るもう一方のラインメモリからは１ライン前にライトされていたデータがリードされる。この時のラインメモリに対するライトアドレスは、図１２に示すようにＥＲＷＡとなり入力画像データクロック（ＣＫＶＤ）に同期してアップカウントされる。また、リードアドレスはＭＲＡとなり主走査拡大率に応じて入力画像データクロック（ＣＫＶＤ）でカウントアップする場合としない場合が存在する。カウントアップしない場合は同一アドレスのデータが複数リードされる為画像の拡大処理が行われる。
【０１１２】
ラインメモリ１またはラインメモリ２からリードされた画像データ及び網情報データは、主走査拡大補間回路６０３により主走査拡大補間処理を行い、画像データ(DZpo)及び網情報データ(DZao)として出力する。
【０１１３】
ｂ）現ラインが出力（ＣＵＰ2=1)，次ラインが出力無し（ＣＵＰ1=0)の場合のデータパスについて説明する。
【０１１４】
入力した画像データ(DZpi)及び網情報データ(DZai)は、副走査縮小補間回路６０１と主走査縮小補間回路６０２を通らずセレクタ(SEL1)を介して、ラインメモリ１またはラインメモリ２のどちらか一方にライトされる。残るもう一方のラインメモリからは１ライン前にライトされていたデータがリードされる。この時のラインメモリに対するライトアドレスは、図１２に示すようにＥＲＷＡとなり入力画像データクロック（ＣＫＶＤ）に同期してアップカウントされる。またリードアドレスはＭＲＡとなり主走査拡大率に応じて入力画像データクロック（ＣＫＶＤ）でカウントアップする場合としない場合が存在する。
【０１１５】
ラインメモリ１またはラインメモリ２からリードされた画像データ及び網情報データは、主走査拡大補間回路６０３により主走査拡大補間処理を行い、画像データ(DZpo)及び網情報データ(DZao)として出力する。
【０１１６】
ｃ）現ラインが出力無し（ＣＵＰ2=0)，次ラインが出力（ＣＵＰ1=1)の場合のデータパスについて説明する。
【０１１７】
入力した画像データ(DZpi)及び網情報データ(DZai)は、副走査縮小補間回路６０１の一方に入力される。後述の制御によりラインメモリ１またはラインメモリ２のどちらか一方からリードされた画像データ及び網情報データは、セレクタ(SEL5)を介して副走査縮小補間回路６０１のもう一方に入力され、両者の画像データ及び網情報データ間で副走査縮小補間処理を行う。副走査縮小補間処理結果は、主走査縮小補間回路６０２を通さずにセレクタ(SEL1)を介して、ラインメモリ１またはラインメモリ２のどちらか一方にライトされる。残るもう一方のラインメモリからは１ライン前にライトされていたデータがリードされる。この時のラインメモリに対するライトアドレスとリードアドレスは、図１２に示すようにＥＲＷＡとなり入力画像データクロック（ＣＫＶＤ）に同期してアップカウントされる。
【０１１８】
ラインメモリ１またはラインメモリ２からリードされた画像データ及び網情報データは、入力段へ戻されてセレクタ(SEL5)に入力する。このデータパスでは画像データ(DZpo)及び網情報データ(DZao)の出力は行わない。
【０１１９】
ｄ）現ラインが出力無し（ＣＵＰ2=0)，次ラインが出力無し（ＣＵＰ1=0)の場合のデータパスについて説明する。なお、副走査縮小率＜５０％で発生し、図１１，１２には存在しない状態である。
【０１２０】
入力した画像データ(DZpi)及び網情報データ(DZai)は、副走査縮小補間回路６０１の一方に入力される。後述の制御によりラインメモリ１またはラインメモリ２のどちらか一方からリードされた画像データは、セレクタ(SEL5)を介して副走査縮小補間回路６０１のもう一方に入力される。そして、両者の画像データ及び網情報データ間で副走査縮小補間処理を行う。副走査縮小補間処理結果は、主走査縮小補間回路６０２を通らずにセレクタ(SEL1)を介してラインメモリ１またはラインメモリ２のどちらか一方にライトされる。残るもう一方のラインメモリからは１ライン前にライトされていたデータがリードされる。この時のラインメモリに対するライトアドレスとリードアドレスは、ＥＲＷＡとなり入力画像データクロック（ＣＫＶＤ）に同期してアップカウントされる。
【０１２１】
ラインメモリ１またはラインメモリ２からリードされた画像データ及び網情報データは、前述のＳＥＬ５に入力する。このデータパスでは画像データ(DZpo)及び網情報データ(DZao)の出力は行わない。
【０１２２】
図１３及び図１４に、副走査補間モードが線形補間（ＳＭＯＤ＝１）で副走査縮小率が１００％未満（例では７１．４％）、主走査拡大縮小率が１００％未満の場合タイミング図を示す。
【０１２３】
拡大縮小制御回路６００は、ラインイネーブル信号（EZi）の立ち上がりタイミングで、副走査の縮小率に応じて、拡大縮小処理回路からデータ出力するか否かを決定する。図１３のタイミングチャートにおいて、現ラインの出力状態を示すＣＵＰ２が１の場合は出力し、０の場合は出力しない事を表す。この副走査補間モードでは、ＣＵＰ１，２の論理に関係無くデータパスは次の様に固定となる。また、ラインメモリ１とラインメモリ２は、デュアルポート動作しリードとライトを同時に実行する事が可能でる。
【０１２４】
入力した画像データ(DZpi)及び網情報データ(DZai)は、副走査縮小補間回路６０１に入力すると共に、セレクタ(SEL1,3)を介してラインメモリ１にライトされる。ラインメモリ１のデュアルポート動作により、同時にデータをリードする。図１４に示すようにライトアドレスはＥＷＡ、リードアドレスはＥＲＡとなり入力画像データクロック（ＣＫＶＤ）に同期してアップカウントされ、常時リードアドレスが先行する様に例えばＥＲＡ＝ＥＷＡ＋１の様に制御されている。
【０１２５】
ラインメモリ１からリードされたデータは１ライン前のデータであり、セレクタ(SEL5)を介して副走査縮小補間回路６０１に入力される。副走査縮小補間回路６０１は、線形補間演算により補間処理を実行する。その副走査縮小補間処理された結果は、セレクタ(SEL2)を介し主走査縮小補間回路６０２に入力し、主走査縮小補間処理が行われる。主走査縮小補間処理結果は、セレクタ(SEL4)を介してラインメモリ２にライトされる。
【０１２６】
ラインメモリ２のデュアルポート動作により、同時に１ライン前にライトされていたデータをリードする。この時のライトアドレスはＲＷＡとなり主走査縮小率に応じて入力画像データクロック（ＣＫＶＤ）でカウントアップする場合としない場合が存在する。カウントアップしない場合は同一アドレスに上書きとなり、先行してライトされたデータは削除される。また、リードアドレスはＥＲＷＡとなり入力画像データクロック（ＣＫＶＤ）に同期してアップカウントされる。
【０１２７】
ラインメモリ２からリードされた画像データ及び網情報データは、主走査拡大補間回路６０３を通らずにセレクタ(SEL7)を介して画像データ(DZpo)及び網情報データ(DZao)として出力する。
【０１２８】
次に、拡大縮小制御回路６００の内部構成及び動作について詳細に説明する。図１５及び図１６は、拡大縮小制御回路６００の内部構成を示す図であるが、図１５は主に主走査縮小拡大に係わる構成（以下「主走査側ブロック１２００」という）を詳細に示したものであり、図１６は主に副走査縮小に係わる構成（以下「副走査ブロック１３００」という）を詳細に示したものである。
【０１２９】
図１５を参照しながら、主走査拡大縮小率設定に関係する処理について説明する。倍率判定回路１２０１は、入力した主走査拡大縮小率（MM）の値により、主走査拡大縮小率が１００％以上か未満かを判定する。この判定結果はＭＧ１００信号によって表される。
【０１３０】
（主走査拡大縮小率が１００％以上の場合）
ＭＧ１００信号を１とし、以下の処理により拡大リードアドレス(MRA)と主走査線形補間係数(BLKM)の発生を行う。まず、主走査拡大縮小率（MM）を逆数演算回路１２０２に入力して主走査拡大縮小率（MM）の逆数（1/MM)を求め、逆数（1/MM)を加算回路１２０３に入力する。加算回路１２０３により逆数（1/MM)と累積カウント値（ZMC)とを加算する。加算値は、セレクタ１２０４を介してＦＦ回路１２０５に入力し、ＦＦ回路１２０５から画像クロック(CKVD)に同期して次の累積カウント値（ZMC)として出力する。
【０１３１】
累積カウント値（ZMC)は、加算回路１２０３へ戻すと共に小数点以下抽出回路１２０６に入力する。小数点以下抽出回路１２０６は、累積カウント値（ZMC)の小数点以下をＦＦ回路１２０７に出力し、ＦＦ回路１２０７が画像クロック(CKVD)に同期して主走査線形補間係数(BLKM)として出力する。
【０１３２】
また、累積カウント値（ZMC)は、小数点以下切り捨て回路１２０８へ入力されている。小数点以下切り捨て回路１２０８は、累積カウント値（ZMC)の少数点以下を切り捨てた値(IZMC)を比較器１２０９及びＦＦ回路１２１０へ入力する。比較器１２０９は、累積カウント値（ZMC)の少数点以下を切り捨てた値(IZMC)とそのデータをＦＦ回路１２１０により画像クロック(CKVD)に同期して１クロックシフトしたデータ（IZMS）とを比較し、IZMC≠IZMSの場合はＲＣＵＰを１とし、それ以外の場合はＲＣＵＰを０とする。ＲＣＵＰは拡大リードアドレスカウンタ１２１１へ入力する。
【０１３３】
拡大リードアドレスカウンタ１２１１は、ラインイネーブルタイミング制御回路１２１２より制御信号を受ける。ラインイネーブルタイミング制御によりラインイネーブル信号（EZi)の先頭で拡大リードアドレスカウンタ１２１１がクリアされ、ＲＣＵＰが１の時は画像クロック(CKVD)に同期して反転無しの場合はアドレス値をインクリメントして拡大リードアドレス(MRA)を発生する。
【０１３４】
図１７に主走査拡大率１４２．８％の場合のタイミング図を示す。同時に示すように、リードアドレス(MRA)はプリセットアドレスである最小値（＝０）から順次インクリメントされていくが、ＲＣＵＰが１のときはインクリメントするが、ＲＣＵＰが０のときはインクリメントせずにそのままアドレスを維持する。このとき、主走査拡大率（＝１４２．８％）に応じてIZMC＝IZMSの場合が発生してＲＣＵＰが０の期間が生じる。この期間では画素クロックが発生してもリードアドレス(MRA)が同じ値を維持するように制御するので、リード対象のラインメモリ１又はラインメモリ２から同じアドレスのデータ（Ｄ１、Ｄ３、Ｄ５）が繰り返し読み出されることとなる。この結果、ラインメモリ１又はラインメモリ２から拡大リード制御の下で読み出された画像データ及び網情報データは、主走査方向に拡大されたデータ列となっている。
【０１３５】
このように、主走査拡大率が１００％以上の場合は、拡大リードアドレスカウンタ１２１１が主走査拡大率に応じて生成したＲＣＵＰの状態に基づいて入力画像データクロック(CKVD)に同期してリードアドレスをカウントアップさせる場合とカウントアップさせない場合とを存在させるようにしたので、当該リードアドレス(MRA)にしたがってラインメモリ１又はラインメモリ２の読み出しを実行すれば、図１７に示すように拡大処理された画像データ及び網情報データがラインメモリ１又はラインメモリ２から出力されることとなる。
【０１３６】
次に、主走査拡大縮小率が１００％未満の場合について説明する。図１５に示す倍率判定回路１２０１は、主走査拡大縮小率が１００％未満の場合であればＭＧ１００信号を０とする。
【０１３７】
ＭＧ１００信号が０となった場合は、以下の処理により縮小ライトアドレス(RWA)と縮小画素数カウント値(DPC)、主走査線形補間係数(BLKM)の発生を行う。
【０１３８】
後述するＷＣＵＰの状態により、ＷＣＵＰ＝１の場合、逆数演算回路１２０２で主走査拡大縮小率（MM）の逆数（1/MM)を求め、加算回路１２０３で累積カウント値（ZMC)と加算する。加算値はセレクタ１２０４を介してＦＦ回路１２０５へ入力され、そこから画像クロック(CKVD)に同期して次の累積カウント値（ZMC)として出力される。
【０１３９】
ＷＣＵＰ＝０の場合、累積カウント値（ZMC)をセレクタ１２０４を介して再びＦＦ回路１２０５へ入力して、そこから画像クロック(CKVD)に同期して次の累積カウント値（ZMC)として出力する。
【０１４０】
小数点以下抽出回路１２０６は、累積カウント値（ZMC)の小数点以下を主走査線形補間係数(BLKM)として出力する。
【０１４１】
また、比較器１２１８は、累積カウント値（ZMC)の少数点以下を切り捨てた値(IZMC)と画像クロック(CKVD)に同期した入力画素数カウンタ値（ERWA)とを比較し、IZMC＝ERWAの場合、前記ＷＣＵＰを１としそれ以外の場合は０とする。
【０１４２】
縮小ライトアドレスカウンタ１２１３は、ラインイネーブルタイミング制御回路１２１２によるラインイネーブルタイミング制御下のラインイネーブル信号（EZi)の先頭でカウンタクリアされ、前記ＷＣＵＰが１の時、画像クロック(CKVD)に同期しアドレス値をインクリメントし、縮小ライトアドレス(RWA)を発生させる。
【０１４３】
縮小リードアドレスカウンタ１２１４は、ラインイネーブルタイミング制御回路１２１２によるラインイネーブルタイミング制御下のラインイネーブル信号（EZi)の先頭でカウンタがクリアされ、画像クロック(CKVD)に同期し、アドレス値をインクリメントして縮小リードアドレス(RRA)を発生させる。
【０１４４】
一方、縮小画素数カウンタ１２１５は、ＷＣＵＰが１の時はカウンタ値をクリアし、画像クロック(CKVD)に同期して縮小画素数カウント値（DPC)をカウントアップさせる。
【０１４５】
図１８に主走査拡大率７１．４％の場合のタイミング図を示す。比較器１２１８の比較結果を示すＷＣＵＰが０のときは、縮小ライトアドレスカウンタ１２１３の発生するライトアドレス(RWA)が変化しない。ライトアドレス(RWA)が変化しなかった位置（３，５）では、次のデータが上書きされるので、データが主走査方向に縮小されることになる。
【０１４６】
次に、図１６を参照しながら副走査側ブロック１３００における副走査縮小率設定に関係する処理について説明する。
【０１４７】
後述するＣＵＰ１の状態が１の場合、逆数演算回路１３０１により副走査拡大縮小率（SM）の逆数（1/SM)を求め、加算回路１３０２により累積カウント値（ZSC)と加算し、その加算値をセレクタ１３０３を介してＦＦ回路１３０４に入力する。ＦＦ回路１３０４が画像クロック(CKVD)に同期して加算値を次の累積カウント値（ZSC)として出力する。
【０１４８】
ＣＵＰ１が０の場合、累積カウント値（ZSC)はセレクタ１３０３を介してＦＦ回路１３０４に入力する。そして、ＦＦ回路１３０４から画像クロック(CKVD)に同期して累積カウント値（ZSC)を次の累積カウント値（ZSC)として出力する。累積カウント値（ZSC)は、小数点以下抽出回路１３０５及び小数点以下切り捨て回路１３０６に入力される。
【０１４９】
小数点以下抽出回路１３０５は、累積カウント値（ZSC)の小数点以下を抽出して副走査線形補間係数(BLKS)として出力する。
【０１５０】
また、小数点以下切り捨て回路１３０６は、累積カウント値（ZSC)の小数点以下を切り捨てて、比較器１３０７へ入力する。比較器１３０７は、累積カウント値（ZSC)の少数点以下を切り捨てた値(IZSC)と、画像イネーブル入力(EZi)に同期してカウントアップする入力ラインカウンタ１３０８のカウント値（ILSC)とを比較し、IZSC＝ILSCの場合は前記ＣＵＰ１を１とし、それ以外の場合は０とする。
【０１５１】
前記ＣＵＰ１はＦＦ回路１３０９に入力され、そこで画像イネーブル入力(EZi)に同期してシフトしてＣＵＰ２として出力される。また、前記入力ラインカウンタ１３０８の出力信号（ILSC)は、最下位ビット抽出回路１３１０に入力される。最下位ビット抽出回路１３１０は、ILSCの最下位ビットを抽出してLMSELとして出力する。
【０１５２】
データパス・ラインメモリ制御回路１４００では、図７の真理値表に従いデータパス制御信号を発生し、図８の真理値表に従いラインメモリ制御信号を発生させる。
【０１５３】
図７において、データパス制御信号を決定するのは副走査補正モード(SMOD)、現ライン出力有効(ＣＵＰ２)、次ライン出力有効(ＣＵＰ１)信号の状態である。
【０１５４】
副走査補正モード(SMOD)は、副走査方向の縮小処理方法を選択する信号であり、SMOD=0の場合は縮小処理により間引かれる事が決定されたラインのデータを次ラインデータとの加算平均により、次ラインデータに反映させる処理であり、主走査倍率として拡大と縮小の両方に対応する事が可能である。
【０１５５】
SMOD=1の場合は、副走査縮小率の逆数の累積値で決まるライン位置情報により線形補間演算を行う処理であり、主走査倍率として縮小のみに対応する事が可能である。
【０１５６】
現ライン出力有効(ＣＵＰ２)は、０の場合は現ラインは間引きされるラインであり出力は発生せず、１の場合は次のラインは存続されるラインであり出力は発生する事を示している。
【０１５７】
次ライン出力有効(ＣＵＰ１)は、０の場合は次のラインは間引きされるラインであり、１の場合は次のラインは存続されるラインである事を示している。
【０１５８】
また、ＬＭＳＥＬ信号はラインイネーブル信号（EZi)に同期して、１，０が入れ替わる信号であり、０の場合はラインメモリ１がリード、ラインメモリ２がライトである。１の場合はラインメモリ１がライト、ラインメモリ２がリードとなる。
【０１５９】
図８において、ラインメモリ制御信号を決定するのは、副走査補正モード(SMOD)、現ライン出力有効(ＣＵＰ２)、次ライン出力有効(ＣＵＰ１)信号、主走査倍率、及び前述のＬＭＳＥＬ信号の状態である。
【０１６０】
副走査補正モード(SMOD)が０の場合、ラインメモリ１、ラインメモリ２は共にシングルポート動作となり、前述のＬＭＳＥＬ信号に応じてライン毎にリード状態またはライト状態とする。
【０１６１】
主走査倍率が１００％以上の場合、現ライン出力有効(ＣＵＰ２)が1（出力有り）の場合は、ライトアドレスは図１５の入力画素数カウンタ１２１６のアドレス(ERWA)とし、リードアドレスは図１５の拡大リードアドレス（MRA)とする。
【０１６２】
また、現ライン出力有効(ＣＵＰ２)が０（出力無し）の場合は、リードアドレス、ライトアドレス共に図１５の入力画素数カウンタ１２１６のアドレス(ERWA)とする。
【０１６３】
また、主走査倍率が１００％未満の場合は、現ライン出力無効(ＣＵＰ２＝０)，次ライン出力有効(ＣＵＰ１＝１)の場合は、ライトアドレスは図１５の縮小ライトアドレス(RWA)、リードアドレスは図１５の入力画素数カウンタのアドレス(ERWA)とする。
【０１６４】
現ライン出力有効(ＣＵＰ２＝１)，次ライン出力有効(ＣＵＰ１＝１)の場合は、ライトアドレスは図１５の縮小ライトアドレス(RWA)、リードアドレスは図１５の縮小リードアドレスカウンタ１２１４のアドレス(RRA)とする。
【０１６５】
現ライン出力無効(ＣＵＰ＝０)，次ライン出力無効(ＣＵＰ１＝０)の場合は、リードアドレス、ライトアドレス共に図１５の入力画素数カウンタ１２１６のアドレス(ERWA)とする。
【０１６６】
現ライン出力有効(ＣＵＰ２＝１)，次ライン出力無効(ＣＵＰ１＝０)の場合は、リードアドレスは図１５の縮小リードアドレスカウンタ１２１４のアドレス(RRA)、ライトアドレス共に図１５の入力画素数カウンタ１２１６のアドレス(ERWA)とする。
【０１６７】
次に、副走査補正モード(SMOD)が１の場合、ラインメモリ１、ラインメモリ２は共にデュアルポート動作となり、ラインメモリ１はライトアドレスが図１５の入力画素数カウンタ１２１６のアドレス(ERWA)と同一値の等倍ライトアドレス（EWA)とし、リードアドレスは図１５の入力画素数カウンタ１２１６のアドレス(ERWA)に１を足した等倍リードアドレス（ERA)する。
【０１６８】
ラインメモリ２は、リードアドレスに図１５の入力画素数カウンタ１２１６のアドレス(ERWA)、ライトアドレスに図１５の縮小ライトアドレス(RWA)とする。
【０１６９】
次に、主走査縮小補間回路６０２について説明する。図１９は主走査縮小補間回路６０２の構成図である。主走査縮小補間回路６０２に入力する画像データ(MRCIp)及び網情報データ(MRCIa)はセレクタ(SEL2)により選択される。画像データ(MRCIp)及び網情報データ(MRCIa)は、タップ付きシフトレジスタ１８０１を構成している先頭のＦＦ回路に入力する。タップ付きシフトレジスタ１８０１は、入力した画像データ(MRCIp)及び網情報データ(MRCIa)を画像クロック(CK)に同期させてシフトし、画像データ（PD1〜PD4)、網判定データ(AD1〜AD4)を発生させる。そして、外部の線形補間器に対してPD1をDS2BD,PD2をDS1BDとして出力する。
【０１７０】
先頭及び２番目のＦＦ回路から出力される画像データ（PD1，PD2）は、線形補間演算器６０４に対してDS2BD(PD1)、DS1BD（PD2）として出力される。
【０１７１】
また、平均値回路１８０２は、画像データ（PD1〜PD4)及び画素間引き数を示す信号であるDPCが入力し、画像データ（PD1〜PD4)の平均値を計算して出力する。最小値検出回路１８０３は、画像データ（PD1〜PD4)の中から最小値を選択して出力する。差分判定回路１８０４は、画像データ（PD1〜PD4)の差分を計算してその差分値を出力する。最小値検出回路１８０３及び差分判定回路１８０４は、黒細線を保存するために設けられたものである。平均値回路１８０２の出力はセレクタ１８０５及びセレクタ１８０６を介して補正画像出力(MRCOp)として出力される。以下、セレクタ１８０５及びセレクタ１８０６の選択動作を決める条件について詳述する。
【０１７２】
補正画像出力(MRCOp)は以下の条件に応じて、画像処理を選択する。
【０１７３】
主走査縮小補正処理選択が線形補間処理、主走査黒画素保存処理選択が保存処理無効に設定された場合は、外部の線形補間器の出力データBLODを補正画像出力(MRCOp)として出力する。
【０１７４】
主走査縮小補正処理選択が線形補間処理、主走査黒画素保存処理選択が保存処理有効に設定された場合は、PD1,PD2の値に応じて、
｜PD1−PD2｜＜主走査黒画素判定閾値
であれば、外部の線形補間器の出力データBLODを補正画像出力(MRCOp)として出力する。
｜PD1−PD2｜≧主走査黒画素判定閾値
であれば、最小値検出回路１８０３によりPD1とPD2を比較し低いレベルの方を補正画像出力(MRCOp)として出力する。
【０１７５】
主走査縮小補正処理選択が平均補間処理、主走査黒画素保存処理選択が保存処理無効に設定された場合は、DPCの値に応じて画像データ（PD1〜PD4)の平均値が平均値回路１８０２により演算され、外部の線形補間器の出力データBLODを補正画像出力(MRCOp)として出力する。
DPC=0の場合は、BLOD=PD1
DPC=1の場合は、BLOD=(PD1+PD2)/2
DPC=2の場合は、BLOD=(PD1+PD2+PD3)/3
DPC=3の場合は、BLOD=(PD1+PD2+PD3+PD4)/4
となる。
【０１７６】
主走査縮小補正処理選択が平均補間処理、主走査黒画素保存処理選択が保存処理有効に設定された場合は、DPCの値と画像データ（PD1〜PD4)間の隣接画素との差分値と主走査黒画素判定閾値により以下の様に補正画像出力(MRCOp)として出力する。
DPC=0の場合は、BLOD=PD1
DPC=1の場合は、
｜PD1−PD2｜＜主走査黒画素判定閾値
であれば、BLOD=(PD1+PD2)/2
｜PD1−PD2｜≧主走査黒画素判定閾値
であれば、BLOD=min(PD1,PD2)
なお、min（A,B,C・・)は、A,B,C・・中の最小値である。
DPC=2の場合は、
｜PD1−PD2｜≧主走査黒画素判定閾値または
｜PD2−PD3｜≧主走査黒画素判定閾値
であれば、BLOD=min(PD1,PD2,PD3)
それ以外の場合は、BLOD=(PD1+PD2+PD3)/3
DPC=3の場合は、
｜PD1−PD2｜≧主走査黒画素判定閾値または
｜PD2−PD3｜≧主走査黒画素判定閾値または
｜PD3−PD4｜≧主走査黒画素判定閾値
であれば、BLOD=min（PD1,PD2,PD3,PD4）
それ以外の場合は、BLOD=(PD1+PD2+PD3+PD4)/4
となる。
【０１７７】
また、上記主走査縮小補間回路６０２は、網情報データを後段の画像処理ブロックなどへ伝搬するために、網判定選択回路１８１０、網判定数多数決回路１８１１及びＯＲ処理回路１８１４を備えている。網判定選択回路１８１０は、シフトレジスタ１８０１の先頭及び２番目のＦＦ回路から出力される網情報データ(AD1,AD2)が入力され、さらに拡大縮小制御回路６００から出力された主走査線形補間係数(BLKM)が入力される。また、網判定数多数決回路１８１１は、シフトレジスタ１８０１の各ＦＦ回路から出力される網情報データ(AD1,AD2,AD3,AD4)が入力され、さらに拡大縮小制御回路６００から縮小画素数カウント値(DPC)が入力される。ＯＲ処理回路１８１４は、網判定数多数決回路１８１１と同じデータが入力される。網判定数多数決回路１８１１及びＯＲ処理回路１８１４の出力がセレクタ１８１３を介して選択され、セレクタ１８１３出力と網判定選択回路１８１０出力はセレクタ１８１２を介して網判定画像出力(MRCOa)として後段へ出力される。以下に、網判定画像出力(MRCOa)が画像処理を選択する条件について説明する。
【０１７８】
網判定画像出力(MRCOa)は以下の条件に応じて、画像処理を選択する。
【０１７９】
主走査縮小補正処理選択が線形補間処理の場合、網判定選択回路１８１０を使用して次のように選択する。
BLKM≦0.5の場合
MRCOa=AD1
BLKM＞0.5  の場合
MRCOa=AD2
となる。
【０１８０】
主走査縮小補正処理選択が平均補間処理、網判定処理選択が網判定数多数決を選択した場合は、網判定数多数決回路１８１１を使用して次のように選択する。DPC=0の場合は、MRCOa=AD1とする。
【０１８１】
DPC=1の場合は、AD1,AD2のうち少なくとも１個以上が網判定の場合、MRCOa=網判定とする。
【０１８２】
DPC=2の場合は、AD1,AD2,AD3のうち少なくとも２個以上が網判定の場合、MRCOa=網判定とする。
【０１８３】
DPC=3のは、AD1,AD2,AD3,AD4のうち少なくとも３個以上が網判定の場合、MRCOa=網判定とする。
【０１８４】
主走査縮小補正処理選択が平均補間処理、網判定処理選択がＯＲ処理を選択した場合は、ＯＲ処理回路１８１４を使用して次のように選択する。
【０１８５】
OR処理選択が単純ORの場合は次のようにする。
【０１８６】
DPC=0の場合は、AD1が網判定を条件に、MRCOa=網判定とする。
【０１８７】
DPC=1の場合は、AD1,AD2のうち何れかが網判定を条件に、MRCOa=網判定とする。
【０１８８】
DPC=2の場合は、AD1,AD2,AD3のうち何れかが網判定を条件に、MRCOa=網判定とする。
【０１８９】
DPC=3の場合は、AD1,AD2,AD3,AD4のうち何れかが網判定の場合、MRCOa=網判定とする。
【０１９０】
また、OR処理選択が隣接ORの場合、DPCの値に関係なく
AD1,AD2のうち何れかが網判定を条件に、MRCOa=網判定とする。
【０１９１】
次に、主走査拡大補間回路６０３について説明する。
【０１９２】
図２０は主走査拡大補間回路６０３の回路構成を示す図である。同図に示すように、主走査拡大補間回路６０３は直列接続されたＦＦ回路２００１、２００２からなるシフトレジスタと、網判定選択回路２００３とから構成されている。ＦＦ回路２００１のデータ入力端子には画像データ(MRCIp)と網情報データ(MRCIa)が入力され、ＣＥ端子にＲＣＵＰ信号が入力されるようにしている。ＦＦ回路２００１、２００２から出力される網情報データ(AD1,AD2)が網判定選択回路２００３へ入力され、ＦＦ回路２００１、２００２から出力される画像データ（PD1,PD2)が、線形補間演算器６０４に対してPD1をDS2AD、PD2をDS1ADとして出力する。
【０１９３】
かかる主走査拡大補間回路６０３では、シフトレジスタに入力した画像データ(MRCIp)と網情報データ(MRCIa)はＲＣＵＰ信号が”Ｈ”の時、画像クロック(CK)に同期してシフトし、画像データ（PD1〜PD2)と網判定データ(AD1〜AD2)を発生させる。外部の線形補間演算器６０４からの出力データ(BLOD)を入力し、主走査拡大補間画像データ（MMCOp)として出力する。
【０１９４】
網判定出力（MMCOa)は、網判定選択回路２００３を使用し、次のように発生する。
BLKM≦0.5  の場合
MRCOa=AD1
BLKM＞0.5  の場合
MRCOa=AD2
次に、副走査縮小補間回路６０１について説明する。
【０１９５】
図２１は副走査縮小補間回路６０１の回路構成を示す図である。同図に示すように、副走査縮小補正処理選択機能が平均補間処理、副走査黒画素保存処理が無効の場合、加算平均回路２１０１で計算される２つの画像データ入力（DZpi,MSRIp）の加算平均データ（SRAVp）を、セレクタ２１０７、２１０９を介して副走査縮小補間出力データ（SROp）として出力する。このときの副走査縮小補間画像出力データ（SROp）は
SROp=（DZpi+MSRIp)/2
となる。
【０１９６】
また、副走査縮小補正処理選択機能が平均補間処理、副走査黒画素保存処理が有効の場合は、差分判定回路２１０３において｜DZpi−MSRIp｜と副走査黒画素判定閾値とを比較し、
｜DZpi−MSRIp｜＜副走査黒画素判定閾値であれば、２つの画像データ入力（DZpi,MSRIp）の加算平均データ（SRAVp）を副走査縮小補間出力データ（SROp）として出力する。このときの副走査縮小補間画像出力データ（SROp）は
SROp=（DZpi+MSRIp)/2
となる。
【０１９７】
一方、｜DZpi−MSRIp｜≧副走査黒画素判定閾値であれば、最小値検出回路２１０４で検出される２つの画像データ入力（ DZpi, MSRIp ）のうち小さい方のデータを出力する。このときの副走査縮小補間画像出力データ（SROp）は
SROp=min（DZpi,MSRIp）
となる。
【０１９８】
また、副走査縮小補正処理選択機能が線形補間処理、副走査黒画素保存処理が無効の場合は、線形補間演算器２１０５にて、２つの画像データ入力（DZpi,MSRIp）と拡大縮小制御回路６００から与えられる線形補間係数（BLKS）とで線形補間演算を行い、演算結果を副走査縮小補間画像出力データ（SROp）として出力する。
【０１９９】
ここで、線形補間演算器２１０５は、以下の演算式により副走査縮小補間出力データ（SROp）を演算する。
【０２００】
SROp=MSRIp×（1-BLKS)＋DZpi×BLKS
また、副走査縮小補正処理選択機能が線形補間処理、副走査黒画素保存処理が有効の場合は、線形補間演算器２１０５、最小値検出回路２１０４、差分判定回路２１０３の出力を次のように選択出力する。
｜DZpi−MSRIp｜＜副走査黒画素判定閾値の場合
SROp=MSRIp×（1-BLKS)＋DZpi×BLKS
｜DZpi−MSRIp｜≧副走査黒画素判定閾値の場合
SROp=min（DZpi,MSRIp）
一方、網判定補正出力（SROa）は次のようにして選択される。
【０２０１】
副走査縮小補正処理選択機能が平均補間処理の場合は、２つの網判定データ入力（DZai,MSRIa）とＯＲ処理機能選択回路２１０２の出力及び拡大縮小制御回路６００からの制御信号(CUP)により、次の様に決定する。
【０２０２】
ＯＲ処理選択が単純ORの場合であれば、DZai,MSRIaどちらか一方が網判定のときに網判定補正出力（SROa）を網判定とする。このときの、網判定補正出力（SROa）は
SROa=DZai+MSRIa
となる。
【０２０３】
また、ＯＲ処理選択が隣接ＯＲで、制御信号(CUP1)が０で次ラインが出力されない場合は、DZaiが網判定のときにSROaを網判定とする。このときの、網判定補正出力（SROa）は
SROa=Dzai
となる。
【０２０４】
また、ＯＲ処理選択が隣接ＯＲで、制御信号(CUP1)が１で次ラインが出力される場合は、DZai,MSRIaどちらか一方が網判定のときに網判定補正出力（SROa）を網判定とする。このときの、網判定補正出力（SROa）は
SROa=DZai+MSRIa
となる。
【０２０５】
一方で、副走査縮小補正処理選択機能が線形補間処理の場合は、２つの網判定データ入力（DZai,MSRIa）と線形補間係数(BLKS)とにより次のように判定する。
BLKS≦0.5の場合
SROa=MSRIa
と判定する。
BLKS＞0.5の場合
SROa=DZai
と判定する。
【０２０６】
以上のように、拡大縮小回路１０４によれば、拡大の場合は出力される画素位置とその前後の網判定情報の関係により拡大された網判定情報を決定し、縮小の場合は出力される１画素に対応する入力画素範囲内の網判定情報の多数決または、ＯＲ条件により縮小された網判定情報を決定するので、拡大縮小処理をかけた場合でも網判定情報を次ブロックへ伝達することができる。
【０２０７】
次に、像域分離処理回路１１５の構成及び動作について詳細に説明する。
【０２０８】
図２２は、文字・写真・網点判定回路１１６の構成図である。同図に示すように、文字・写真・網点判定回路１１６では、入力した画像データ（DBi)は、文字・写真判定回路２２００に入力する。文字・写真判定回路２２００は、近傍画素との変化量や空間周波数分布等の特徴量から写真か文字かを判定し、文字・写真判定結果(CPD)を出力する。
【０２０９】
一方、上記画像データ（DBi)と同期して入力したた網判定データ及び前記文字・写真判定結果(CPD)は総合判定回路２２０１に入力する。総合判定回路２２０１は、図２３に示す判定論理に従い文字・写真・網の判定を行い、文字・写真・網判定結果(CPAD)を出力する。
【０２１０】
網判定データが網の場合は、文字・写真判定結果に関わらず、文字・写真・網判定は網判定とする。
【０２１１】
網判定データが非網の場合は、文字・写真判定結果が文字の場合、文字・写真・網判定は文字判定とする。
【０２１２】
文字・写真判定結果が写真の場合は、文字・写真・網判定は写真判定とする。
【０２１３】
図２４は、文字・写真・網点対応ハーフトーン処理回路１１７の構成図である。同図に示すように、文字・写真・網点対応ハーフトーン処理回路１１７は、文字・写真・網点判定回路１１６から文字・写真・網点判定結果（CPAD)が入力し、入力した文字・写真・網点判定結果により、前段の画像処理ブロックより入力する画像データ(DBi)に以下の画像処理を実行する。
【０２１４】
文字・写真・網点判定が文字の場合は、２値化処理部２４０１により所定の閾値と比較し、２値化処理された結果を、ハーフトーン処理結果(HTPo)としてセレクタ２４０５より出力する。
【０２１５】
文字・写真・網点判定が写真の場合は、写真用ハーフトーン処理部２４０２により、写真用に適した、階調表現に優れたスクリーン処理、誤差拡散処理等のハーフトーン処理を行い、処理結果をハーフトーン処理結果(HTPo)としてセレクタ２４０５より出力する。
【０２１６】
文字・写真・網点判定が網点の場合は、モアレ除去フィルタ処理部２４０３によりモアレ除去フィルタ処理後、網点写真用ハーフトーン処理部２４０４により網点用に適したモアレの発生し難い誤差拡散処理等のハーフトーン処理を行い、処理結果をハーフトーン処理結果(HTPo)としてセレクタ２４０５より出力する。
【０２１７】
（実施の形態２）
次に本発明の実施の形態２に係る画像信号処理装置について説明する。実施の形態２に係る画像信号処理装置は、各種画像処理後に像域分離処理し画像に適応した多値記録処理を実施し、及び途中に多値画像の画像圧縮と画像蓄積メモリを備える例である。
【０２１８】
図２５は、実施の形態２に係る画像信号処理装置の全体構成図である。任意の画処理順序の画像処理を行うブロック構成は前述した実施の形態１と同一構成をとる。任意の画処理順序の画像処理された網点情報データ(Dsa)と画像データ(DSp)は、多値画像データ圧縮復元回路２５００に入力し、多値画像データと網点情報データは共にデータ圧縮され、画像蓄積メモリ２５０１に記憶される。
【０２１９】
また、画像蓄積メモリ２５０１に蓄積された画像データを記録する場合は、画像蓄積メモリ２５０１から該当データを読み出し、多値画像データ圧縮復元回路２５００で網点情報データ(DHa)と画像データ(DHp)を復元し、像域分離処理回路２５０２の文字・写真・網点判定回路２５０３へ入力する。文字・写真・網点判定回路２５０３は、画素毎に文字・写真・網点写真かの判定を行う。文字・写真・網点判定回路２５０３における判定方法は、実施の形態１の判定方法と同一方法を用いる。その判定結果に従い文字・写真・網点に対応したＰＷＭデータとＰＷＭ制御信号を文字・写真・網点対応ＰＷＭ制御回路２５０４で発生する。
【０２２０】
具体的には、文字判定部に対しては、画像データ処理はスルーで、ＰＷＭ制御は１画素ＰＷＭ制御とする。また、写真判定部に対しては、画像データ処理は偶数と奇数画素の２画素平均化処理で、ＰＷＭ制御は２画素周期ＰＷＭ制御とする。さらに、網点写真部に対しては、画像データ処理はモアレ除去フィルタ処理後、偶数と奇数画素の２画素平均化処理で、ＰＷＭ制御は２画素周期ＰＷＭ制御する。
【０２２１】
上記処理により得られた、画像データとＰＷＭ制御信号を、レーザプリンタ２５０５に入力する。
【０２２２】
レーザプリンタ２５０５の信号処理部はＰＷＭ（パルス幅変調器）２５０６とＬＳＵ（レーザスキャンユニット）２５０７を有し、ＰＷＭ２５０６に入力した画像データとＰＷＭ制御信号はパルス信号に変換され、そのパルス信号はＬＳＵ２５０７でレーザビームに変換され、感光体上に記録走査を行う事により、多値記録を可能とする。
【０２２３】
文字・写真・網点部に応じて、ＰＷＭのパルス周期とデータ処理の選択を行う事により、文字部は解像性・鮮鋭性が高く、写真部は階調性が高く、網点部はモアレが無く階調性が高い記録画像が得られるものとなる。
【０２２４】
なお、多値画像データのメモリ蓄積が不要な場合は、画像処理順制御回路１０６がセレクタ２５０８を切り替え、画像処理された網点情報データ(Dsa)と画像データ(DSp)を直接像域分離処理回路２５０２に入力する事も可能である。
【０２２５】
図２６は、多値画像データ圧縮復元回路２５００の構成を示す図である。同図に示すように、網判定データと画像データをそれぞれ対応するブロック分割回路２６０１、２６０２へ入力する。ブロック分割回路２６０１、２６０２は、ラインメモリ２６０３を用いて各入力データを４×４画素のブロックに分割する。
【０２２６】
４×４画素にブロック化された網判定データは、網点数カウンタ２６０４により同ブロック内の網判定数がカウントされる。比較器２６０５において網点数カウント値と所定の網判定スライスとを比較し、網点数カウント値が大きい場合は同ブロックを網ブロックと判定し、ブロック網判定信号を網判定状態とする。なお、網判定スライスは網点判定スライス設定部２６０６から設定される。
【０２２７】
また、４×４画素にブロック化された画像データは、ＨＡＡＲ変換回路２６０７でＨＡＡＲ変換される。ＨＡＡＲ変換は、直交変換の一種であり、画像データをハール係数に変換する。ハール係数は量子化回路２６０８において所定の量子化テーブルにより量子化される。この時、量子化ブロック内では、前記ブロック網判定信号により、網判定の場合と非網判定の場合により量子化処理を切り替える。
【０２２８】
図２７にブロック網判定による量子化処理の一例を示す。同図に示すように、ブロック網判定が非網判定の場合は、高周波成分のハール係数までビットを割り振る。一方、網判定の場合は、高周波成分のハール係数のビットを切り捨て余ったビットを低周波のビット数を増す様に割り振る。
【０２２９】
これにより、網点画像部ではモアレの原因となる高周波成分がカットされ、低周波成分の量子化誤差も削減される為、良好な網点画像が復元出来る。一方、非網点部（文字部、写真部）は高周波成分がカットされない為、解像性の高い画像が復元出来る。
【０２３０】
量子化によって得られた、ＤＣ成分８ｂｉｔとＡＣ成分２３ｂｉｔとブロック網判定信号１ｂｉｔは、ブロックデータ生成部２６０９により３２ｂｉｔ単位のブロックデータにまとめられ、周波数別バンド化部２６１０を介してラインメモリ２６１１に書き込まれる。
【０２３１】
この時のラインメモリ２６１１上のデータ配置を図２８のビットマップデータ配置に示す。本実施の形態では、同図に示すように、網判定信号１ｂｉｔの配置は、後段のＪＢＩＧ符号化の圧縮率を考慮し、ＡＣの低周波成分の近傍に配置する。
【０２３２】
周波数別バンド化部２６１０は、ラインメモリ２６１１から、図２８の横方向に１ライン毎にデータの読み出しを行う。その結果、各ブロックに隣接するＤＣ成分が連続した１つのバンドとして読み出され、引き続きＡＣの低周波成分と網判定信号１ｂｉｔが連続した１つのバンドとして読み出され、引き続きＡＣの中間周波成分、高周波成分が各１つのバンドデータとして読み出され行く。実際にバンド化された画像データを図２９に示す。このようにバンド化された画像データはページメモリ２６１２に記憶された後、画像蓄積メモリ２５０１に保存する場合には、ＪＢＩＧ符号化回路２６１３でさらにデータに圧縮されてから画像蓄積メモリ２５０１に保存される。
【０２３３】
次に、画像蓄積メモリ２５０１に保存された画像データを復元する場合は、ＪＢＩＧ復号化回路２６１４でページメモリ２６１２上にビットマップデータを復元する。
【０２３４】
そして、ブロックデータ復元回路２６１５がページメモリ２６１２上のビットマップデータから復号に必要な１ブロック（３２ｂｉｔ）のデータを抽出し、ラインメモリ２６１６を用いてブロックデータを復元する。
【０２３５】
周波数成分復元回路２６１７により１ブロックのデータからＤＣ成分信号DD[7:0]とＡＣ成分信号DA[22:0]、それに網判定信号１bitが再生される。
【０２３６】
ＤＣ成分信号DD[7:0]とＡＣ成分信号DA[22:0]は逆量子化回路２６１８でハール係数（HB00[7:0]〜HB33[7:0]）に変換され、さらに逆ＨＡＡＲ変換回路２６１９により画像のブロックデータ（R00[7:0]〜R33[7:0]）が復元される。最後に、ラインメモリ２６２１を介して画像のブロックデータをラスターデータに変換し画像データ出力する。
【０２３７】
一方、網判定信号１bitと同一値を網判定のブロックデータとして、ラインメモリ２６２１を介して、網判定のラスターデータに変換し網判定データとして、画像データと同期して出力する。
【０２３８】
このように、網情報データは多値画像データ圧縮復元回路２５００においても保存され、後段の像域分離処理回路２５０２へ伝搬することができる。
【０２３９】
ここで、多値画像データ圧縮復元回路２５００におけるＨＡＡＲ変換の処理方法、ブロック網判定による逆量子化処理の処理方法、逆ＨＡＡＲ変換の処理方法について説明する。
【０２４０】
図３０に多値画像データ圧縮復元回路２５００におけるＨＡＡＲ変換の処理方法を示す。ＨＡＡＲ変換は、入力されたブロックデータ(Dxy)をハール係数データ(HAmn)に変換する処理であり、同図の基底パターン(Pmnxy)のデータ値を用い以下のように演算される。
【０２４１】
【数２】
0003706830.tif 000003
図３１に多値画像データ圧縮復元回路２５００におけるブロック網判定による逆量子化処理の処理方法を示す。復元された網判定信号（ＤＡＭＩ）により、逆量子化のｂｉｔ数と基底に対する配置を切り替え、ＨＡＡＲ係数に変換する。
【０２４２】
図３２に多値画像データ圧縮復元回路２５００における逆ＨＡＡＲ変換の処理方法を示す。逆ＨＡＡＲ変換は、入力されたハール係数データ(HAmn)をブロックデータ(Rxy)に変換する処理であり、同図の基底パターン(Pmnxy)のデータ値を用い以下のように演算される。
【０２４３】
【数３】
0003706830.tif 000004
次に、上記多値画像データ圧縮復元回路の変形例について説明する。図３３は変形例に係る多値画像データ圧縮復元回路の構成図である。なお、上記多値画像データ圧縮復元回路２５００と同一機能を有する部分には同一符号を付している。また、図３４に多値画像データ圧縮復元回路におけるブロック網判定方法の概念を示す。
【０２４４】
この多値画像データ圧縮復元回路は、４×４画素のブロックに分割された網判定データから網点判定数カウンタ２７０１により同ブロック内の網判定数をカウントして網点数カウント数(Ca)を求める。
【０２４５】
一方、現在処理しているブロックの周辺ブロックで既に網判定状態が決定されているブロックの判定結果を参照し、周辺ブロック網判定結果カウンタ２７０２によりその網判定数をカウントする。網判定スライス決定回路２７０３は、前記カウント数(Cd)に反比例する様にスライス(Th)を制御する。
【０２４６】
そして、比較器２７０４において網点数カウント数(Ca)とスライス(Th)とを比較し、網点数カウント数が大きい場合は同ブロックを網ブロックと判定し、ブロック網判定信号を網判定状態とし、また網点数カウント数が小さい場合は同ブロックを非網ブロックと判定する。
【０２４７】
また、ブロック網判定信号はブロック網判定結果メモリ２７０５に書き込まれ、次ブロック以降の周辺ブロックの参照データとして使用される。
【０２４８】
このように、周辺ブロックの網判定データに基づいて網点判定に使用するスライスを動的に制御するので、多値画像データ圧縮復元回路のブロック網判定信号の生成精度を高めることができる。
【０２４９】
次に、文字・写真・網点対応ＰＷＭ制御回路２５０４の詳細な構成及び動作について説明する。
【０２５０】
図３５は、文字・写真・網点対応ＰＷＭ制御回路２５０４の構成を示す図である。モアレ除去フィルタ処理部２８０１と、２画素加算平均化処理部２８０２とを備えており、セレクタ２８０３により画像データ(DBi)とモアレ除去フィルタ処理部２８０１の出力とを切り替え、もう一つのセレクタ２８０４により画像データ(DBi)と２画素加算平均化処理部２８０２の出力とを切り替える。
【０２５１】
文字・写真・網点判定結果（CPAD)により、画像データ入力(DBi)から入力した画像データに以下の画像処理を実行し、ＰＷＭ画像データ（PWDo）を出力する。
【０２５２】
文字・写真・網点判定が文字の場合は、画像データ(DBi)を無処理のまま出力する。
【０２５３】
また、文字・写真・網点判定が写真の場合は、画像データ(DBi)の偶数・奇数画素の２画素ペア毎に加算平均値を求め、その値を対応する偶数・奇数画素のデータ値として出力する。
【０２５４】
また、文字・写真・網点判定が網点の場合は、画像データ(DBi)をモアレ除去フィルタ処理した後、偶数・奇数画素の２画素ペア毎に加算平均値を求め、その値を対応する偶数・奇数画素のデータ値として出力する。
【０２５５】
また、ＰＷＭパルスモード制御部２８０５は、文字・写真・網点判定結果（CPAD)によりＰＷＭ制御データ（PWCo）を制御する。具体的には、以下の様にＰＷＭ制御データ（PWCo）を出力する。
【０２５６】
文字・写真・網点判定が文字の場合は、１画素周期のＰＷＭが発生する用に制御信号を発生する。
【０２５７】
また、文字・写真・網点判定が写真または網点の場合は、２画素周期のＰＷＭが発生する用に制御信号を発生する。
【０２５８】
図３６に文字・写真・網点対応ＰＷＭ制御の各信号と、その信号に発生するＰＷＭ出力信号のタイムチャートを示す。
【０２５９】
ＰＷＭ画像データ出力は、文字・写真・網判定入力が文字の場合は、画像データ入力のＰ１からＰ６信号がそのまま出力され、また文字・写真・網判定入力が写真の場合、Ｐ７からＰ１２までを奇数画素と偶数画素ペアで加算平均したデータをそれぞれの対応するデータとして出力する。この結果、奇数画素と偶数画素は同一値をとる。
【０２６０】
また、文字・写真・網判定入力が網の場合、画像データ入力から入力した画像データをモアレ除去フィルタ処理し、その結果得られるモアレ除去フィルタ出力データのＭ１３からＭ１８までを奇数画素と偶数画素ペアで加算平均したデータをそれぞれの対応するデータとして出力する。この結果、奇数画素と偶数画素は同一値をとる。
【０２６１】
ＰＷＭ制御データ出力は、文字・写真・網判定入力が文字の場合は、ＣＥＮＴＥＲモードを出力する。
【０２６２】
ＣＥＮＴＥＲモードでは、ＰＷＭ出力信号は、画像データ値に応じて１画素周期の中央から左右両方向にかつ均等にパルスが成長し、その結果は１画素周期のＰＷＭ信号となる。
【０２６３】
文字・写真・網判定入力が文字以外の場合は、奇数画素ではＲＩＧＨＴモード、偶数画素ではＬＥＦＴモードを出力する。
【０２６４】
ＲＩＧＨＴモードでは、ＰＷＭ出力信号は、画像データ値に応じて１画素周期の右側から左側に向けてパルスが成長する。ＬＥＦＴモードでは、ＰＷＭ出力信号は、１画素周期の左側から右側に向けてパルスが成長し、その結果は２画素周期のＰＷＭ信号となる。
【０２６５】
文字部は、1画素周期のＰＷＭとなる為、解像性・鮮鋭性の高い画像が印字出来る。一方、非文字部は、２画素周期のＰＷＭとなる為、印字ムラの影響が少なくなり階調性の高い画像が印字出来る。
【０２６６】
【発明の効果】
以上詳記したように本発明によれば、像域分離処理の前に、任意倍率の拡大縮小処理を可能とする画像信号処理装置を提供できる。また、像域分離処理の前に、拡大縮小処理やエッジ強調、ガンマ補正等の任意の画処理順序設定を可能とする画像信号処理装置を提供できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る画像信号処理装置の全体構成図
【図２】実施の形態１に係る画像信号処理装置における網点判定情報付加回路の構成図
【図３】図２に示す網点判定情報付加回路における畳み込み演算回路の構成図
【図４】図３に示す畳み込み演算回路における掛け算器の構成図
【図５】図２に示す網点判定情報付加回路における２次元ＤＦＴ係数のパターン構成を示す図
【図６】実施の形態１に係る画像信号処理装置における拡大縮小回路の構成図
【図７】実施の形態１に係る画像信号処理装置におけるデータパス制御のための論理値表を示す図
【図８】実施の形態１に係る画像信号処理装置におけるラインメモリ制御のための論理値表を示す図
【図９】上記実施の形態１における副走査縮小補間モードのタイムチャートを示す図
【図１０】上記実施の形態１における副走査縮小補間モードの図９の残りの部分のタイムチャートを示す図
【図１１】上記実施の形態１における副走査縮小補間モードの別のタイムチャートを示す図
【図１２】上記実施の形態１における副走査縮小補間モードの図１１の残りの部分のタイムチャートを示す図
【図１３】上記実施の形態１における副走査縮小補間モードの別のタイムチャートを示す図
【図１４】上記実施の形態１における副走査縮小補間モードの図１３の残りの部分のタイムチャートを示す図
【図１５】上記実施の形態１における拡大縮小制御回路の主走査側ブロックの構成図
【図１６】上記実施の形態１における拡大縮小制御回路の副走査側ブロックの構成図
【図１７】上記実施の形態１における主走査拡大処理のタイミング図
【図１８】上記実施の形態１における主走査縮小処理のタイミング図
【図１９】上記実施の形態１に係る画像信号処理装置における主走査縮小補間回路の構成図
【図２０】上記実施の形態１に係る画像信号処理装置における主走査拡大補間回路の構成図
【図２１】上記実施の形態１に係る画像信号処理装置における副走査縮小補間回路の構成図
【図２２】上記実施の形態１に係る画像信号処理装置における文字・写真・網点判定回路の構成図
【図２３】図２２に示す文字・写真・網点判定回路における総合判定の論理表を示す図
【図２４】上記実施の形態１に係る画像信号処理装置における文字・写真・網点対応ハーフトーン処理回路の構成図
【図２５】本発明の実施の形態２に係る画像信号処理装置の全体構成図
【図２６】実施の形態２に係る画像信号処理装置における多値画像データ圧縮復元回路の構成図
【図２７】多値画像データ圧縮復元回路におけるブロック網判定による量子化処理の概念図
【図２８】多値画像データ圧縮復元回路におけるビットマップデータのデータ配置図
【図２９】多値画像データ圧縮復元回路において周波数別バンド化されたビットマップデータを示す図
【図３０】多値画像データ圧縮復元回路におけるＨＡＡＲ変換の概念図
【図３１】多値画像データ圧縮復元回路におけるブロック網判定による逆量子化処理の概念図
【図３２】多値画像データ圧縮復元回路における逆ＨＡＡＲ変換の概念図
【図３３】実施の形態２に係る画像信号処理装置における多値画像データ圧縮復元回路の変形例の構成図
【図３４】図３３に示す多値画像データ圧縮復元回路におけるブロック網判定方式の概念図
【図３５】実施の形態２に係る画像信号処理装置における文字・写真・網点対応ＰＷＭ制御回路の構成図
【図３６】図３５に示す文字・写真・網点対応ＰＷＭ制御回路における文字・写真・網点対応ＰＷＭ制御のタイミング図
【図３７】従来の像域分離処理回路の構成図
【図３８】従来の他の像域分離処理回路の構成図
【符号の説明】
１００  画像信号処理装置
１０１  画像読み取り装置
１０２  網点判定情報付加回路
１０３  エッジ強調回路
１０４  拡大縮小回路
１０５  ガンマ補正回路
１０６  画像処理順制御回路
１１５  像域分離処理回路
１１６  文字・写真・網点判定回路
１１７  文字・写真・網点対応ハーフトーン処理回路
２５００  多値画像データ圧縮復元回路
２５０１  画像蓄積メモリ
２５０４  文字・写真・網点対応ＰＷＭ制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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