(57)【特許請求の範囲】
【請求項１】
１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性メモリ素子を有するメモリセルを、相交差する第１及び第２の方向にそれぞれ複数配列してなるメモリセルアレイ領域と、
前記メモリセルアレイ領域と前記第１の方向にて隣接して配置された選択領域と、
を有し、
前記メモリセルアレイ領域は、
前記第１の方向に沿って配列された複数のメモリセルの両側にて、前記第１の方向に沿って前記選択領域まで延長された不純物層にて形成された複数のサブビット線と、
前記第１の方向に沿って延び、前記複数のサブビット線の２倍の数の複数のコントロールゲート線と、
前記第２の方向に沿って延びる複数のワード線と、
を有し、
前記選択領域及び前記メモリセルアレイ領域上にて前記第１の方向に沿って延び、前記複数のサブビット線より少ない複数のメインビット線が設けられ、
前記選択領域は、前記複数のサブビット線を前記複数のメインビット線に選択して接続するサブビット選択回路を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１において、
前記選択領域は、前記第１の方向にて前記メモリセルアレイ領域を挟んだ両側に設けられた第１及び第２の選択領域を有することを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項２において、
前記複数のサブビット線のうちの偶数のサブビット線は、前記第１の選択領域まで延長され、
前記複数のサブビット線のうちの奇数のサブビット線は、前記第２の選択領域まで延長されていることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項３において、
前記第１の選択領域は、前記偶数のサブビット線を選択して、偶数のメインビット線に接続する偶数サブビット選択回路を有し、
前記第２の選択領域は、前記奇数のサブビット線を選択して、奇数のメインビット線に接続する奇数サブビット選択回路を有することを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項２乃至４のいずれかにおいて、
前記メモリセルアレイ領域は、前記複数のサブビット線の各々の両側に配置される各２本のコントロールゲート線を、前記複数のサブビット線の各々が前記選択領域に向けて延長される端部とは反対の端部にてそれぞれ接続する複数の共通接続部を有し、
前記複数の共通接続部の各々と前記選択領域とは、前記複数のサブビット線と同数の複数のサブコントロールゲート線によりそれぞれ接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項５において、
前記選択領域及び前記メモリセルアレイ領域上にて前記第１の方向に沿って延び、前記複数のサブコントロールゲート線より少ない複数のメインコントロールゲート線が設けられ、
前記選択領域は、前記複数のサブコントロールゲート線を前記複数のメインコントロールゲート線に選択して接続するサブコントロールゲート選択回路を有することを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項５または６において、
前記奇数のサブビット線の両側の各２本のコントロールゲート線は、前記第１の方向の一端に設けられた奇数の前記共通接続部にて共通接続され、
前記偶数のサブビット線の両側の各２本のコントロールゲート線は、前記第１の方向の他端側に設けられた偶数の前記共通接続部にて共通接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項７において、
前記奇数の共通接続部の各々は、奇数のサブコントロールゲート線の各々に接続され、前記奇数のサブコントロールゲート線の各々が前記第１の選択領域まで延長され、
前記偶数の共通接続部の各々は、偶数のサブコントロールゲート線の各々に接続され、前記偶数のサブコントロールゲート線の各々が前記第２の選択領域まで延長されていることを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項８において、
前記第１の選択領域は、前記奇数のサブコントロールゲート線を選択して、奇数のメインコントロールゲート線に接続する奇数サブコントロールゲート選択回路を有し、
前記第２の選択領域は、前記偶数のサブコントロールゲート線を選択して、偶数のメインコントロールゲート線に接続する偶数サブコントロールゲート選択回路を有することを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項１乃至９のいずれかにおいて、
前記メモリセルアレイ領域及び前記選択領域にて１単位のメモリブロックが構成され、複数のメモリブロックが前記第１の方向に沿って配列されていることを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求項１０において、
前記複数のメモリブロックの前記第１の方向の一端には、前記複数のメインビット線を駆動するメインビット線ドライバが設けられていることを特徴とする不揮発性半導体記憶装置。
【請求項１２】
請求項６において、
前記メモリセルアレイ領域及び前記選択領域にて１単位のメモリブロックが構成され、複数のメモリブロックが前記第１の方向に沿って配列され、
前記複数のメモリブロックの前記第１の方向の一端には、前記複数のメインビット線を駆動するメインビット線ドライバが設けられ、
前記複数のメモリブロックの前記第１の方向の他端には、前記複数のメインコントロールゲート線を駆動するメインコントロールゲート線ドライバが設けられていることを特徴とする不揮発性半導体記憶装置。
【請求項１３】
請求項１１または１２において、
前記複数のメモリブロックの第２の方向の一端には、前記ワード線を駆動するワード線ドライバが設けられていることを特徴とする不揮発性半導体記憶装置。
【請求項１４】
請求項１３において、
前記第２の方向にて前記ワード線ドライバを挟んだ両側に、前記複数のメモリブロックがそれぞれ配置されていることを特徴とする不揮発性半導体記憶装置。
【請求項１５】
請求項５乃至１４のいずれかにおいて、
前記複数のサブコントロールゲート線は、第１層の金属配線層であることを特徴とする不揮発性半導体記憶装置。
【請求項１６】
請求項１５において、
前記複数のワード線には、第２層の金属配線層が接続されることを特徴とする不揮発性半導体記憶装置。
【請求項１７】
請求項１６において、
前記複数のメインビット線及び前記複数のメインコントロールゲート線は、第３層の金属配線層であることを特徴とする不揮発性半導体記憶装置。
【請求項１８】
請求項１乃至１７のいずれかにおいて、
前記２つの不揮発性メモリ素子は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ膜を電荷のトラップサイトとして有することを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性メモリ素子を備えたメモリセルにて構成される不揮発性半導体記憶装置に関する。
【０００２】
【背景技術】
不揮発性半導体装置として、チャネルとゲートとの間のゲート絶縁層が、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜の積層体からなり、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide -Semiconductorまたは-substrate）型が知られている。
【０００３】
このＭＯＮＯＳ型不揮発性半導体記憶装置は、文献（Y.Hayashi,et al,2000 Symposium on VLSI Technology Digest of Technical Papers p.122-p.123）に開示されている。この文献には、１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性メモリ素子（ＭＯＮＯＳメモリセル）を備えたツインＭＯＮＯＳフラッシュメモリセルが開示されている。すなわち、１つのフラッシュメモリセルが、電荷のトラップサイトを２つ有している。
【０００４】
【発明が解決しようとする課題】
このツインＭＯＮＯＳフラッシュメモリセルを駆動するには、２本のビット線と、１本のワード線と、２本のコントロールゲート線とを要する。
【０００５】
これらの配線のうち、２本のビット線と２本のコントロールゲート線は通常は列方向に沿って配線される。このとき、その１列の複数のメモリセル群の幅内にて、４本の配線（２本のビット線と２本のコントロールゲート線）を同一層の金属配線とすることは、最小幅のライン＆スペースのフォトリソグラフィ工程を用いても困難である。
【０００６】
結果として、１列のメモリセル群の幅を広くして配線スペースを確保するしかない。しかし、このようにするとメモリセルの集積度が低下してしまい、近年の不揮発性半導体記憶装置の大容量化に対応できなくなる。
【０００７】
そこで、本発明は、１メモリセルが２トラップサイトを有しながらも、高集積な不揮発性半導体記憶装置を提供することにある。
【０００８】
本発明の他の目的は、ビット線に金属配線を用いることなく、不純物層を延長形成してビット線を配線することで、金属配線の配置に余裕度と自由度とをもたせることができる不揮発性半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置の一態様は、１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性メモリ素子を有するメモリセルを、相交差する第１及び第２の方向にそれぞれ複数配列してなるメモリセルアレイ領域と、前記メモリセルアレイ領域と前記第１の方向にて隣接して配置された選択領域とを有する。
【００１０】
前記メモリセルアレイ領域は、前記第１の方向に沿って配列された複数のメモリセルの両側にて、前記第１の方向に沿って前記選択領域まで延長された不純物層にて形成された複数のサブビット線と、前記第１の方向に沿って延び、前記複数のサブビット線の２倍の数の複数のコントロールゲート線と、前記第２の方向に沿って延びる複数のワード線とを有する。
【００１１】
前記選択領域及び前記メモリセルアレイ領域上にて前記第１の方向に沿って延び、前記複数のサブビット線より少ない複数のメインビット線が設けられている。前記選択領域は、前記複数のサブビット線を前記複数のメインビット線に選択して接続するサブビット選択回路を有する。
【００１２】
本発明の一態様では、複数のサブビット線がメモリセルアレイ領域より選択領域に向けて延びる不純物層にて形成されている。このため、複数のサブビット線を裏打ちする金属配線は不要である。よって、サブビット線の分の多数の金属配線を省略することができる。その分他の金属配線に割り当てられるスペースに余裕が生じ、金属配線の自由度が高められる。
【００１３】
さらに、サブビット線の数よりもメインビット線の数を少なくできるので、メインビット線が配置される層でも、配線スペースに余裕が生じ、配線の自由度が高められる。
【００１４】
こうして、１メモリセルが２トラップサイトを有していても、金属配線のためのスペースを確保するために集積度を低下させる必要がなくなり、高集積な不揮発性半導体記憶装置を提供できる。
【００１５】
本発明では、前記選択領域は、前記第１の方向にて前記メモリセルアレイ領域を挟んだ両側に設けられた第１及び第２の選択領域を有することができる。
【００１６】
複数のサブビット線及び複数のサブコントロールゲート線が延長される先の選択領域を２つに分割することで、各配線の自由度がさらに高まる。
【００１７】
本発明では、前記複数のサブビット線のうちの偶数のサブビット線は、前記第１の選択領域まで延長され、前記複数のサブビット線のうちの奇数のサブビット線は、前記第２の選択領域まで延長されてもよい。
【００１８】
このようにすると、サブビット線とメインビット線とを選択的に接続する回路を、奇数、偶数に応じて第１，第２の選択領域に分けて配置でき、回路レイアウトが容易となる。
【００１９】
すなわち、第１の選択領域は、前記偶数のサブビット線を選択して、偶数のメインビット線に接続する偶数サブビット選択回路を有する。一方第２の選択領域は、前記奇数のサブビット線を選択して、奇数のメインビット線に接続する奇数サブビット選択回路を有する。
【００２０】
前記メモリセルアレイ領域は、前記複数のサブビット線の各々の両側に配置される各２本のコントロールゲート線を、前記複数のサブビット線の各々が前記選択領域に向けて延長される端部とは反対の端部にてそれぞれ接続する複数の共通接続部を有することができる。この場合、前記複数の共通接続部の各々と前記選択領域とは、前記複数のサブビット線と同数の複数のサブコントロールゲート線によりそれぞれ接続される。
【００２１】
前記選択領域及び前記メモリセルアレイ領域上にて前記第１の方向に沿って延び、前記複数のサブコントロールゲート線より少ない複数のメインコントロールゲート線を設けることができる。この場合、前記選択領域は、前記複数のサブコントロールゲート線を前記複数のメインコントロールゲート線に選択して接続するサブコントロールゲート選択回路を有する。
【００２２】
こうすると、サブコントロールゲート線の数よりもメインコントロールゲート線の数を少なくできるので、メインビット線と同層にメインコントロールゲート線を配置しても、配線数のトータルが減る分配線スペースに余裕が生ずる。
【００２３】
前記奇数のサブビット線の両側の各２本のコントロールゲート線は、前記第１の方向の一端に設けられた奇数の前記共通接続部にて共通接続することができる。一方、前記偶数のサブビット線の両側の各２本のコントロールゲート線は、前記第１の方向の他端側に設けられた偶数の前記共通接続部にて共通接続することができる。
【００２４】
こうして、奇数と偶数の共通接続部の位置を第１の方向の互いに異なる一端、他端に交互に配置することで、それらに接続されるサブコントロールゲート線の延長方向を、奇数と偶数とで第１の方向の互いに逆向きに設定できる。
【００２５】
すなわち、前記奇数の共通接続部の各々は、奇数のサブコントロールゲート線の各々に接続され、前記奇数のサブコントロールゲート線の各々が前記第１の選択領域まで延長される。
【００２６】
一方、前記偶数の共通接続部の各々は、偶数のサブコントロールゲート線の各々に接続され、前記偶数のサブコントロールゲート線の各々が前記第２の選択領域まで延長される。
【００２７】
こうすると、メモリセルアレイ領域と選択領域とを接続するサブコントロールゲート線の長さを、最短にすることができる。
【００２８】
この場合、前記第１の選択領域は、前記奇数のサブコントロールゲート線を選択して、奇数のメインコントロールゲート線に接続する奇数サブコントロールゲート選択回路を有する。一方、前記第２の選択領域は、前記偶数のサブコントロールゲート線を選択して、偶数のメインコントロールゲート線に接続する偶数サブコントロールゲート選択回路を有する。
【００２９】
このように、コントロールゲート選択回路を第１，第２の選択領域に分散できるので、回路レイアウトが容易になる。
【００３０】
前記メモリセルアレイ領域及び前記選択領域にて１単位のメモリブロックを構成したとき、複数のメモリブロックを前記第１の方向に沿って配列することができる。こうして、不揮発性半導体記憶装置の記憶容量の大容量化を図ることができる。しかも、サブコントロールゲート線及びサブビット線の長さを短くでき、配線容量に起因した不具合を改善できる。また、各ブロック毎にデータ消去を一括して行うことができ、メモリ全体でデータ消去するものと比較して、その消去単位を小さくできる。
【００３１】
この場合、前記複数のメモリブロックの前記第１の方向の一端に、前記複数のメインビット線を駆動するメインビット線ドライバを設けることができる。
【００３２】
こうすると、複数のメインビット線を複数のメモリブロックで共用し、かつメインビット線ドライバも複数のメモリブロックで共用できる。
さらに加えて、前記複数のメモリブロックの前記第１の方向の他端に、前記複数のメインコントロールゲート線を駆動するメインコントロールゲート線ドライバを設けることができる。
【００３３】
こうすると、複数のメインコントロールゲート線を複数のメモリブロックで共用し、かつメインコントロールゲート線ドライバも複数のメモリブロックで共用できる。
【００３４】
前記複数のメモリブロックの第２の方向の一端には、前記ワード線を駆動するワード線ドライバが設けることができる。不揮発性半導体記憶装置の記憶容量をさらに大容量化するには、前記第２の方向にて前記ワード線ドライバを挟んだ両側に、前記複数のメモリブロックをそれぞれ配置しても良い。
【００３５】
なお、前記複数のサブコントロールゲート線は、例えば第１層の金属配線層で構成することができる。この第１層の金属配線装置と直交する第２層金属配線を、第２の方向に延びる複数のワード線に接続することができる。
【００３６】
この第２層の金属配線層とさらに直交する第３の金属配線層を、前記複数のメインビット線及び前記複数のメインコントロールゲート線とすることができる。
【００３７】
第１〜第３層のいずれにおいても、配線数が膨大にならないので配線の余裕度を確保することができる。
【００３８】
本発明の不揮発性半導体記憶装置のメモリセルに設けられる２つの不揮発性メモリ素子は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ膜を電荷のトラップサイトとして有することができるが、これに限らず他の構造を採用することができる。
【００３９】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００４０】
（メモリセル構造）
図１は不揮発性半導体記憶装置の一断面を示し、図２はその等価回路図である。図１において、１つのメモリセル１００は、シリコン基板上のＰ型ウェル１０２領域上にゲート酸化膜を介して例えばポリシリコンを含む材料にて形成されたワードゲート１０４と、コントロールゲート１０６Ａを含んで構成される不揮発性メモリ素子（ＭＯＮＯＳメモリセル）１０８Ａと、コントロールゲート１０６Ｂを含んで構成されるメモリ素子（ＭＯＮＯＳメモリセル）１０８Ｂとを有する。
【００４１】
２つのコントロールゲート１０６Ａ，１０６Ｂは、ワードゲート１０４の両側壁に形成され、ワードゲート１０４とはそれぞれ電気的に絶縁されている。
【００４２】
２つのメモリ素子１０８Ａ，１０８Ｂの各々は、ＭＯＮＯＳのＭ（Metal）に相当する２つのコントロールゲート１０６Ａ，１０６Ｂの一つと、ＭＯＮＯＳのＳ（Silicon）に相当するＰ型ウェル１０２との間に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積層したＯＮＯ膜１０９を有して構成される。なお、コントロールゲート１０６Ａ，１０６Ｂは、ドープトシリコン、シリサイドなどの導電材で構成することができる。
【００４３】
このように、１つのメモリセル１００は、２つのスプリットゲート（コントロールゲート１０６Ａ，１０６Ｂ）を備えた２つのＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有し、２つのＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂにて一つのワードゲート１０４を共用している。
【００４４】
この２つのＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂは、それぞれ電荷のトラップサイトとして機能する。２つのＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂの各々は、ＯＮＯ膜１０９にて電荷をトラップすることが可能である。
【００４５】
図１及び図２に示すように、行方向（図１及び図２の第２の方向Ｂ）に間隔をおいて配列された複数のワードゲート１０４は、ポリサイドなどで形成される１本のワード線ＷＬに共通接続されている。
【００４６】
また、図１に示すコントロールゲート１０６Ａ，１０６Ｂは、列方向（図１の紙面に垂直な第１の方向Ａ）に沿って伸び、列方向に配列される複数のメモリセル１００にて共用される。よって、以降は符号１０６Ａ，１０６Ｂをコントロールゲート線とも称する。
【００４７】
ここで、［ｉ］番目のメモリセル１００［ｉ］のコントロールゲート線１０６Ｂと、［ｉ＋１］番目のメモリセル１００［ｉ＋１］のコントロールゲート線１０６Ａとには、例えばコントロールゲート線より上層に形成される第２層目の金属層から成るサブコントロールゲート線ＣＧ［ｉ＋１］が接続されている。
【００４８】
Ｐ型ウェル１０２には、［ｉ］番目のメモリセル１００［ｉ］のＭＯＮＯＳメモリセル１０８Ｂと、［ｉ＋１］番目のメモリセル１００［ｉ＋１］のＭＯＮＯＳメモリセル１０８Ａとに共用される［ｉ＋１］番目の不純物層１１０［ｉ＋１］が設けられている。
【００４９】
これらの不純物層１１０［ｉ］，［ｉ＋１］，［ｉ＋２］は例えばＰ型ウェル内に形成され、列方向（図１の紙面に垂直な第１の方向Ａ）に沿って伸び、列方向に配列される複数のメモリセル１００にて共用されるビット線ＢＬ［ｉ］，［ｉ＋１］，［ｉ＋２］として機能する。よって、本実施の形態では、不純物層１１０［ｉ］，［ｉ＋１］，［ｉ＋２］と、サブビット線ＢＬ［ｉ］，［ｉ＋１］，［ｉ＋２］とは同じものを意味する。
【００５０】
（メモリセルからのデータ読み出し動作）
一つのメモリセル１００は、図２に示すように、ワードゲート１０４により駆動されトランジスタＴ２と、２つのコントロールゲート１０６Ａ，１０６Ｂによりそれぞれ駆動されるトランジスタＴ１，Ｔ３とを直列に接続したものと模式化することができる。
【００５１】
メモリセル１００の動作を説明するに際して、図３に示すように、隣接する２つのメモリセル１００［ｉ］，［ｉ＋１］の各所の電位の設定についてまず説明する。図３は、メモリセル１００［ｉ］のワードゲート１０４の右側のＭＯＮＯＳメモリセル１０８Ｂからのデータ読み出しについて説明する図である。なお、以下の動作説明において、トランジスタＴ１〜Ｔ３のしきい値電圧は２．５Ｖ未満と仮定する。
【００５２】
この場合、各ワードゲート１０４に例えば２．５Ｖを印加して、各トランジスタＴ２をオンさせる。また、メモリセル１００［ｉ］の左側のコントロールゲート１０６Ａに、サブコントロールゲート線ＣＧ［ｉ］を介してオーバライド電圧（例えば５Ｖ）を印加して、ＭＯＮＯＳメモリセル１０８Ａに相当するトランジスタＴ１をオンさせる。メモリセル１００［ｉ］の右側のコントロールゲート１０６Ｂの電位ＶCGとして、読み出し電位Ｖｒｅａｄを印加する。
【００５３】
このとき、ワードゲート１０４の右側のＭＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されていたか否かで、ＭＯＮＯＳメモリセル１０８Ｂに相当するトランジスタＴ３の動作は以下のように分かれる。
【００５４】
図４は、メモリセル１００［ｉ］の右側のコントロールゲート１０６Ｂへの印加電圧と、それによって制御されるＭＯＮＯＳメモリセル１０８Ｂに相当するトランジスタＴ３のソース−ドレイン間に流れる電流Ｉｄｓとの関係を示している。
【００５５】
図４に示すように、ＭＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されていない場合には、コントロールゲート電位ＶCGが低いしきい値電圧Ｖｌｏｗを超えると電流Ｉｄｓが流れる。これに対して、ＭＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されている場合には、コントロールゲート電位ＶCGが高いしきい値電圧Ｖｈｉｇｈを超えない限り電流Ｉｄｓが流れない。
【００５６】
ここで、データ読み出し時にコントロールゲート１０６Ｂに印加される電圧Ｖｒｅａｄは、２つのしきい値電圧Ｖｌｏｗ，Ｖｈｉｇｈのほぼ中間電圧（例えば２．５Ｖ）に設定されている。
【００５７】
従って、ＭＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されていない場合には電流Ｉｄｓが流れ、ＭＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されている場合には電流Ｉｄｓが流れないことになる。
【００５８】
ここで、データ読み出し時には、不純物層１１０［ｉ］（サブビット線ＢＬ［ｉ］）をセンスアンプに接続し、不純物層１１０［ｉ＋１］（サブビット線ＢＬ［ｉ＋１］）の電位ＶＤ［ｉ＋１］を１．５Ｖに設定しておく。こうすると、ＭＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されていない場合には電流Ｉｄｓが流れるため、オン状態のトランジスタＴ１，Ｔ２を介して、サブビット線ＢＬ［ｉ］に例えば２５μＡ以上の電流が流れる。これに対し、ＭＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されている場合には電流Ｉｄｓが流れないため、トランジスタＴ１，Ｔ２がオン状態であっても、サブビット線ＢＬ［ｉ］に流れる電流は例えば１０ｎＡ未満となる。よって、サブビット線ＢＬ［ｉ］に流れる電流をセンスアンプにて検出することで、ツインメモリセル１００［ｉ］のＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）からのデータ読み出しが可能となる。
【００５９】
なお、メモリセル１００［ｉ＋１］でもトランジスタＴ１，Ｔ２はオンしているが、トランジスタＴ３のコントロールゲート電位ＶCGは０Ｖとされ、図３の２つのしきい値電圧Ｖｌｏｗ，Ｖｈｉｇｈの双方より電位ＶCGが低いので、メモリセル１００［ｉ＋１］にてソース−ドレイン電流は流れることがない。よって、メモリセル１００［ｉ＋１］でのデータ蓄積状況が、メモリセル１００［ｉ］からのデータ読み出しに悪影響を与えることがない。
【００６０】
メモリセル１００［ｉ］の左側のＭＯＮＯＳメモリセル１０８Ａからデータを読み出すには、メモリセル１００［ｉ−１］，［ｉ］の各所の電位を、上記と同様に設定すればよい。
【００６１】
（メモリセルのプログラミング）
図５は、メモリセル１００［ｉ］のワードゲート１０４の右側のＭＯＮＯＳメモリセル１０８Ｂのデータプログラミングについて説明する図である。なお、このデータプログラミング動作の前には、後述するデータ消去動作が実施されている。
【００６２】
図５では、図３と同じく、サブコントロールゲート線ＣＧ［ｉ］の電位はオーバライド電位（例えば５Ｖ）とされ、サブコントロールゲート線ＣＧ［ｉ＋２］の電位は０Ｖとされている。しかし、各ワードゲート１０４の電位は、ワード線ＷＬにより例えば０．７７〜１Ｖ程度に設定される。また、メモリセル１００［ｉ］の右側のコントロールゲート１０８Ｂの電位は、サブコントロールゲート線ＣＧ［ｉ＋１］を介して、図４に示す書き込み電位Ｖｗｒｉｔｅ（例えば５〜６Ｖ）に設定され、［ｉ＋１］番目の不純物層１１０［ｉ＋１］の電位ＶＤ［ｉ＋１］は例えば４．５〜５Ｖに設定される。
【００６３】
こうすると、メモリセル１００［ｉ］のトランジスタＴ１，Ｔ２がそれぞれオンして、不純物層１１０［ｉ］に向けて電流Ｉｄｓが流れる一方で、ＭＯＮＯＳメモリセル１０８ＢのＯＮＯ膜１０９にはチャンネルホットエレクトロン（ＣＨＥ）がトラップされる。こうして、ＭＯＮＯＳメモリセル１０８Ｂのプログラミング動作が実施されて、データの「０」または「１」が書き込まれる。
【００６４】
（メモリセルのデータ消去）
図６は、ワード線ＷＬに接続された２つのメモリセル１００［ｉ］，［ｉ＋１］のデータ消去について説明する図である。
【００６５】
図６では、各ワードゲート１０４の電位は、ワード線ＷＬによって例えば０Ｖに設定され、サブコントロールゲート線ＣＧ［ｉ］，［ｉ＋１］，［ｉ＋２］によって、コントロールゲート１０６Ａ，１０６Ｂの電位は例えば−５〜−６Ｖに設定される。さらに、不純物層（サブビット線）１１０［ｉ］，［ｉ＋１］，［ｉ＋２］の各電位は３〜４Ｖ（Ｐ型ウェル電位と等しい）に設定される。
【００６６】
こうすると、各ＭＯＮＯＳメモリセル１０８Ａ，１０８ＢのＯＮＯ膜１０９にトラップされていた電子は、金属（Ｍ）に印加された−５〜−６Ｖと、シリコン（Ｓ）に印加された３〜４Ｖとで形成される電界により、トンネル効果により抜かれて消去される。これにより、複数メモリセルにて同時にデータ消去が可能となる。なお、消去動作としては、上述のものとは異なり、ビットとなる不純物層の表面のバンド−バンドトンネリングによりホットホールを形成し、蓄えられていたエレクトロンを消去するものであっても良い。
【００６７】
（不揮発性半導体記憶装置の全体構成）
上述のメモリセル１００を用いて構成される不揮発性半導体記憶装置について、図７及び図８を参照して説明する。
【００６８】
図７は不揮発性半導体記憶装置の平面レイアウト図であり、メモリ領域２００は例えば３２個のメモリブロック２０１に分割されている。このメモリ領域２００の第１の方向Ａの一端にはメインコントロールゲート線ドライバ２０２が、第１の方向Ａの他端にはメインビット線ドライバ２０４及びセンスアンプ２０６がそれぞれ設けられている。また、メモリ領域２００の第２の方向Ｂの一端にはワード線ドライバ２０８が設けられている。
【００６９】
メインコントロールゲート線ドライバ２０２は、ブロックＮｏ．０〜Ｎｏ．３１の各メモリブロック２０１に亘って第１の方向Ａに沿って延びる例えば第３層の金属配線層から成るメインコントロールゲート線ＭＣＧ０，ＭＣＧ１，…を駆動するものである。
【００７０】
同様に、メインビット線ドライバ２０４は、ブロックＮｏ．０〜Ｎｏ．３１の各メモリブロック２０１に亘って第１の方向Ａに沿って延びる例えば第３層の金属配線層から成るメインビット線ＭＢＬ０，ＭＢＬ１，…を駆動するものである。
【００７１】
図８は、２つのメモリ領域２００Ａ，２００Ｂを有する不揮発性半導体記憶装置を示している。このとき、メモリ領域２００Ａに対してメインコントロールゲート線ドライバ２０２Ａ，メインビット線ドライバ２０４Ａ及びセンスアンプ２０６Ａを設け、メモリ領域２００Ｂに対してメインコントロールゲート線ドライバ２０２Ｂ，メインビット線ドライバ２０４Ｂ及びセンスアンプ２０６Ｂを設けている。ワード線ドライバ２０８は２つのメモリ領域２００Ａ，２００Ｂの間に配置されて、両メモリ領域２００Ａ，２００Ｂに共用することができる。
【００７２】
図７及び図８のレイアウトに限らず、種々の変形実施が可能である。例えばメモリ領域２００での記憶容量を１６Ｍｂｉｔとした時、４つのメモリ領域２００を有する不揮発性半導体記憶装置の記憶容量は１６×４＝６４Ｍｂｉｔとなる。
【００７３】
１６Ｍｂｉｔの記憶容量を持つメモリ領域２００が３２分割された各メモリブロック２０１は、１ワード線ＷＬに２ｋ個（４ｋｂｉｔ）のメモリセル１００が接続され、各メモリブロックには１２８本のワード線ＷＬが配置される。従って、各メモリブロック２０１は３２ｋｗｏｒｄ＝６４ｋｂｙｔｅの記憶容量を有する。なお、図７及び図８の各メモリ領域２００（２００Ａ，２００Ｂ）では、出力端子Ｄ０〜Ｄ１５より、各１ビット計１６ビットのデータを同時にリードまたはライトすることができる。
【００７４】
（メモリブロックの構成）
次に、メモリ領域２００を例えば３２分割した１メモリブロック２０１の構成について、図９を参照して説明する。
【００７５】
図９は、図７及び図８に示す１メモリブロック２０１内の平面レイアウトを示している。図９において、メモリブロック２０１は相交差する第１及び第２の方向Ａ，Ｂにそれぞれメモリセル１００を複数配列してなるメモリセルアレイ領域２１０を有する。また、メモリセルアレイ領域を挟んだ両側であって、第１の方向Ａの両端には、第１の選択領域２２０と第２の選択領域２２２とが設けられている。第１の選択領域２２０は、奇数サブコントロールゲート選択回路２１２と、偶数サブビット選択回路２１６の各領域に分割されている。同様に、第２の選択領域２２２は、偶数サブコントロールゲート選択回路２１４と、奇数サブビット選択回路２１８の各領域に分割されている。
【００７６】
メモリブロック２０１内のメモリセルアレイ領域２１０の詳細を図１０〜図１１に示す。図１０〜図１１において、メモリセルアレイ領域２１０内には、第２の方向Ｂに向けて延びる例えば２５６本のワード線ＷＬ０〜ＷＬ２５５が設けられ、例えばポリサイドにて形成されている。この２５６本のワード線ＷＬ０〜ＷＬ２５５は、例えば第２層の金属配線層２１１を介して、図７に示すワード線ドライバ２０８と接続されている。
【００７７】
図１０に示すサブビット線ＢＬ０，ＢＬ１，…は、図１等に示す不純物層１１０［０］，１１０［１］，…であり、第１の方向Ａに向けて延びている。
【００７８】
図１に示すように、各サブビット線ＢＬ０，ＢＬ１，…の両側には、コントロールゲート線１０６Ａ，１０６Ｂが配置されている。従って、コントロールゲート線１０６Ａ，１０６Ｂの総数は、サブビット線ＢＬ０，ＢＬ１…の総数のほぼ２倍となる。
【００７９】
また、図１０において、偶数のサブビット線ＢＬ０，ＢＬ２，ＢＬ４，…は、第１の方向Ａの一端側に配置された第１の選択領域２２０の偶数サブビット選択回路２１６まで延長形成されている。奇数のサブビット線ＢＬ１，ＢＬ３，ＢＬ５，…は、第１の方向Ａの他端側に配置された第２の選択領域２２２の奇数サブビット選択回路２１８まで延長形成されている。従って、サブビット線ＢＬ０，ＢＬ１，…を第１，第２の選択領域２２０，２２２に引き出すのに、金属配線層を用いていない。なお、不純物層により形成されるサブビット線ＢＬ０，ＢＬ１，ＢＬ２，…の抵抗が大きい場合には、その不純物層の表面にシリサイドを形成して低抵抗化することができる。
【００８０】
図１１に示すように、偶数の各サブビット線ＢＬ０，ＢＬ２，…の両側の各２本のコントロールゲート線１０６Ａ，１０６Ｂは、第１の方向Ａの一端側の偶数の共通接続部１０７Ａにて共通接続されている。この偶数の共通接続部１０７Ａは、偶数の各サブビット線ＢＬ０，ＢＬ２，…の第１の方向Ａの一端の外側に配置されている。この偶数の共通接続部１０７Ａは、第１層の金属配線層にて形成される偶数のサブコントロールゲート線ＣＧ０，ＣＧ２，…の各々にコンタクトを介して接続されている。偶数のサブコントロールゲート線ＣＧ０，ＣＧ２，…の各々は、図１１に示すように第２の選択領域２２２の偶数サブコントロールゲート選択回路２１４の領域まで延長形成されている。
【００８１】
図１１に示すように、奇数の各サブビット線ＢＬ１，ＢＬ３，…の両側の各２本のコントロールゲート線１０６Ａ，１０６Ｂは、第１の方向Ａの他端側の奇数の共通接続部１０７Ｂにて共通接続されている。この奇数の共通接続部１０７Ｂは、奇数の各サブビット線ＢＬ１，ＢＬ３，…の第１の方向Ａの他端の外側に配置されている。この奇数の共通接続部１０７Ｂは、第１層の金属配線層にて形成される奇数のサブコントロールゲート線ＣＧ１，ＣＧ３，…の各々にコンタクトを介して接続されている。奇数のサブコントロールゲート線ＣＧ１，ＣＧ３，…の各々は、図１１に示すように第１の選択領域２２０の奇数サブコントロールゲート選択回路２１２の領域まで延長形成されている。
【００８２】
第１の選択領域２２０に設けられた偶数サブビット選択回路２１６は、図１０に示すように、偶数のサブビット線ＢＬ０，ＢＬ２のいずれか一方を、選択信号線ＳＥＬ（ＢＬ）０，ＳＥＬ（ＢＬ）２の電位に基づいて、第３層の金属配線層であるメインビット線ＭＢＬ０に切り換え接続するトランジスタ２３０，２３２を有する。トランジスタ２３４，２３６は、偶数のサブビット線ＢＬ４，ＢＬ６のいずれか一方をメインビット線ＭＢＬ２に接続する。
【００８３】
また、第２の選択領域２２２に設けられた奇数サブビット選択回路２１８は、図１０に示すように、奇数のサブビット線ＢＬ１，ＢＬ３のいずれか一方を、選択信号線ＳＥＬ（ＢＬ）１，ＳＥＬ（ＢＬ）３の電位に基づいて、第３層の金属配線層であるメインビット線ＭＢＬ１に切り換え接続するトランジスタ２４０，２４２を有する。トランジスタ２４４，２４６は、奇数のサブビット線ＢＬ５，ＢＬ７のいずれか一方をメインビット線ＭＢＬ３に接続する。
【００８４】
第１の選択領域２２０に設けられた奇数サブコントロールゲート選択回路２１２は、図１１に示すように、奇数のサブコントロールゲート線ＣＧ１，ＣＧ３のいずれか一方を、選択信号線ＳＥＬ（ＣＧ）１，ＳＥＬ（ＣＧ）３の電位に基づいて、第３層の金属配線層であるメインコントロールゲート線ＭＣＧ１に切り換え接続するトランジスタ２５０，２５２を有する。トランジスタ２５４，２５６は、奇数のサブコントロールゲート線ＣＧ５，ＣＧ７のいずれか一方をメインコントロールゲート線ＭＣＧ３に接続する。
【００８５】
また、第２の選択領域２２２に設けられた偶数サブコントロールゲート選択回路２１４は、図１１に示すように、偶数のサブコントロールゲート線ＣＧ０，ＣＧ２のいずれか一方を、選択信号線ＳＥＬ（ＣＧ）０，ＳＥＬ（ＣＧ）２の電位に基づいて、第３層の金属配線層であるメインコントロールゲート線ＭＣＧ０に切り換え接続するトランジスタ２６０，２６２を有する。トランジスタ２６４，２６６は、偶数のサブコントロールゲート線ＣＧ４，ＣＧ６のいずれか一方をメインコントロールゲート線ＭＣＧ２に接続する。
【００８６】
このように、メインコントロール線ドライバ２０２及びメインビット線ドライバ２０４にてメインコントロールゲート線ＭＣＧ及びメインビット線ＭＢＬを駆動しながら、奇数・偶数サブコントロールゲート選択回路２１２，２１４、奇数・偶数サブビット選択回路２１６，２１８にてメイン−サブの接続を切り換えることで、上述したメモリセル１００に対するデータ読み出し、データ書き込み（プログラム）及びデータ消去を実施することができる。
【００８７】
なお図１０において、例えば選択信号線ＳＥＬ（ＢＬ）０を、トランジスタ２３０，２３４のゲートに共通接続したが、２本の選択信号線ＳＥＬ（ＢＬ）を用いても良い。他の選択信号線ＳＥＬ（ＢＬ）１〜線ＳＥＬ（ＢＬ）３及び図１１に示す選択信号線ＳＥＬ（ＣＧ）０〜ＳＥＬ（ＣＧ）３も、それぞれの２本の選択信号線に分けることができる。
【００８８】
本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００８９】
例えば、不揮発性メモリ素子１０８Ａ，１０８Ｂの構造については、ＭＯＮＯＳ構造に限定されるものではない。１つのワードゲート１０４と２つのコントロールゲート１０６Ａ，１０６Ｂにより、２箇所にて独立して電荷をトラップできる他の種々のメモリセルを用いた不揮発性半導体記憶装置に、本発明を適用することができる。
【００９０】
また、不純物層であるサブビット線ＢＬの延長方向を、偶数、奇数で交互に逆方向としたが、同一方向にすることもできる。この場合、第１，第２の選択領域２２０，２２２の一方にサブビット選択回路２１６，２１８を設け、その他方にサブコントロールゲート選択回路２１２，２１４を設ければよい。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る不揮発性半導体記憶装置に用いられるメモリセルの断面図である。
【図２】図１に示すメモリセルの等価回路図である。
【図３】図１に示す不揮発性半導体記憶装置でのデータ読み出し動作を説明するための概略説明図である。
【図４】図１に示すメモリセルでのコントロールゲート電圧ＶCGとソース−ドレイン電流Ｉｄｓとの関係を示す特性図である。
【図５】図１に示す不揮発性半導体記憶装置でのデータ書き込み（プログラム）動作を説明するための概略説明図である。
【図６】図１に示す不揮発性半導体記憶装置でのデータ消去動作を説明するための概略説明図である。
【図７】図１に示す不揮発性半導体記憶装置全体の平面レイアウト図である。
【図８】図１に示す不揮発性半導体記憶装置全体の他の例を示す平面レイアウト図である。
【図９】図７または図８に示すメモリブロックの詳細を示す概略説明図である。
【図１０】メモリセルアレイ内でのサブビット線と、メインビット線との関係を示す配線図である。
【図１１】メモリセルアレイ内でのサブコントロールゲート線と、メインコントロールゲート線との関係を示す配線図である。
【符号の説明】
１００  メモリセル
１０２  シリコン基板
１０４  ワードゲート
１０６Ａ，１０６Ｂ  コントロールゲート（線）
１０７Ａ  偶数の共通接続部
１０７Ｂ  奇数の共通接続部
１０８Ａ，１０８Ｂ  不揮発性メモリ素子（ＭＯＮＯＳメモリセル）
１０９  ＯＮＯ膜
１１０  不純物層
２００，２００Ａ，２００Ｂ  メモリ領域
２０１  メモリブロック
２０２，２０２Ａ，２０２Ｂ  メインコントロールゲート線ドライバ
２０４，２０４Ａ，２０４Ｂ  メインビット線ドライバ
２０６，２０６Ａ，２０６Ｂ  センスアンプ
２０８  ワード線ドライバ
２１０  メモリセルアレイ領域
２１１  第２層金属配線
２１２  奇数サブコントロールゲート選択回路
２１４  偶数サブコントロールゲート選択回路
２１６  偶数サブビット選択回路
２１８  奇数サブビット選択回路
２２０  第１の選択領域
２２２  第２の選択領域
２３０〜２３６  偶数サブビット選択回路内のトランジスタ
２４０〜２４６  奇数サブビット選択回路内のトランジスタ
２５０〜２５６  奇数サブコントロールゲート選択回路内のトランジスタ
２６０〜２６６  偶数サブコントロールゲート選択回路内のトランジスタ
ＷＬ  ワード線
ＢＬ  サブビット線（不純物層）
ＭＢＬ  メインビット線（第３層金属配線）
ＣＧ  サブコントロールゲート線（第１層金属配線）
ＭＣＧ  メインコントロールゲート線（第３層金属配線）
Ｔ１〜Ｔ３  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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