(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１導電層と、
前記第１導電層上に形成された第２導電層と、
前記ゲート絶縁膜下に形成されたチャネル領域と、
前記半導体基板中に互いに離間して形成され、かつ前記チャネル領域がそれらの間に位置するようにして設けられたソース領域及びドレイン領域と、
前記第１導電層及び前記第２導電層間に形成された負荷と、
前記第１導電層及び前記ソース領域間に形成された負性微分抵抗とを具備することを特徴とする半導体装置。
【請求項２】
前記負荷は、抵抗層を具備し、前記負荷は、前記第１導電層及び前記第２導電層と共に抵抗素子として機能することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１導電層は第１導電型の半導体層であり、前記第２導電層は第２導電型の半導体層であり、前記負荷は、トンネル絶縁層を具備し、前記第１導電層及び前記第２導電層と共にエサキ・ダイオードとして機能することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１導電層は第１導電型の半導体層であり、前記第２導電層は第２導電型の半導体層であり、前記負荷は、前記第１導電層及び前記第２導電層との界面を具備し、前記負荷は、前記第１導電層及び前記第２導電層と共にエサキ・ダイオードとして機能することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記ソース領域は第１導電型の半導体領域であり、前記第１導電層は第２導電型の半導体層であり、前記負性微分抵抗はトンネル絶縁層を具備し、前記負性微分抵抗は、前記ソース領域及び前記第１導電層と共にエサキ・ダイオードとして機能することを特徴とする請求項１記載の半導体装置。
【請求項６】
前記ソース領域は第１導電型の半導体領域であり、前記第１導電層は第２導電型の半導体層であり、前記負性微分抵抗は、前記第１導電層及び前記ソース領域との界面を具備し、前記負性微分抵抗は、前記ソース領域及び前記第１導電層と共にエサキ・ダイオードとして機能することを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第２導電層は高電圧電源に接続され、前記ソース領域は低電圧電源に接続され、前記ドレイン領域はトランジスタに接続され、前記ドレイン領域に接続されたトランジスタのゲートにはワード線、ドレインにはビット線が接続されていることを特徴とする請求項１記載の半導体装置。
【請求項８】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１導電層と、
前記第１導電層上に形成された第２導電層と、
前記ゲート絶縁膜下に形成されたチャネル領域と、
前記半導体基板中に互いに離間して形成され、かつ前記チャネル領域がそれらの間に位置するようにして設けられたソース領域及びドレイン領域と、
前記第１導電層及び前記第２導電層間に形成された負性微分抵抗と、
前記第１導電層及び前記ソース領域間に形成された負荷とを具備することを特徴とする半導体装置。
【請求項９】
前記第１導電層は第１導電型の半導体層であり、前記第２導電層は第２導電型の半導体層であり、前記負性微分抵抗は、トンネル絶縁層を具備し、前記負性微分抵抗は、前記第１導電層及び前記第２導電層と共にエサキ・ダイオードとして機能することを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第１導電層は第１導電型の半導体層であり、前記第２導電層は第２導電型の半導体層であり、前記負性微分抵抗は、前記第１導電層及び前記第２導電層との界面を具備し、前記負性微分抵抗は、前記第１導電層及び前記第２導電層と共にエサキ・ダイオードとして機能することを特徴とする請求項８記載の半導体装置。
【請求項１１】
前記第２導電層は高電圧電源に接続され、前記ソース領域は低電圧電源に接続され、前記ドレイン領域はトランジスタに接続され、前記ドレイン領域に接続されたトランジスタのゲートにはワード線、ドレインにはビット線が接続されていることを特徴とする請求項８記載の半導体装置。
【請求項１２】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１導電層と、
前記第１導電層上に形成された第２導電層及び第３導電層と、
前記ゲート絶縁膜下に形成されたチャネル領域と、
前記半導体基板中に互いに離間して形成され、かつ前記チャネル領域をそれらの間に位置するようにして設けられたソース領域及びドレイン領域と、
前記第１導電層及び前記第２導電層間に形成された負性微分抵抗と、
前記第１導電層及び前記第３導電層間に形成された負荷とを具備することを特徴とする半導体装置。
【請求項１３】
前記第２導電層及び前記第３導電層のうちの一方と前記ソース領域は低電圧電源に接続され、前記第２導電層及び第３導電層のうち他方は高電圧電源に接続されていることを特徴とする請求項１２記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に負性微分抵抗特性を利用した機能デバイスやこれと負荷を用いた記憶デバイスに関する。
【０００２】
【従来の技術】
シリコンＬＳＩ回路の高性能化・高機能化を実現するために、エサキ・ダイオード等の負性微分抵抗による双安定特性をメモリセルに用いたＳＲＡＭが、高集積化に適したメモリとして提案されている。
【０００３】
図３３は、負性微分抵抗１００及び負荷１０１を用いたＳＲＡＭメモリセルの等価回路図である。
【０００４】
図３３において、負荷１０１と負性微分抵抗１００が高電圧電源Ｖｄｄと低電圧電源Ｖｓｓ間に直列に接続されている。この負荷１０１と負性微分抵抗１００の接続点（記憶ノード）とビット線ＢＬとの間にワード線ＷＬの電位により導通制御されるトランスファ用のＭＯＳ型トランジスタが挿入されメモリセルが構成されている。
【０００５】
このような負荷１０１及び負性微分抵抗１００を用いたＳＲＡＭの動作原理を、図３４を用いて説明する。図３４は負性微分抵抗１００及び負荷１０１としてともにエサキ・ダイオードを用い、これらを順方向に接続した場合の接続点（記憶ノード）における電圧電流特性を示している。
【０００６】
図３４に示すように、２つのエサキ・ダイオードの電圧電流特性Ｄ１（負荷用）、Ｄ２（負性微分抵抗用）により決まる２つの安定点Ｐ０、Ｐ１を２値情報に対応させて情報を記憶する。この２つの安定点のＰ０、Ｐ１の状態をトランスファ用のＭＯＳ型トランジスタによって読み出すわけである。
【０００７】
このような負性微分抵抗１００及び負荷１０１を用いたＳＲＡＭメモリセルは、従来のＳＲＡＭのメモリセルが４個或いは６個のＭＯＳ型トランジスタを必要としていたのに対して、１個のトランスファ用のＭＯＳトランジスタと、負荷１０１及び負性微分抵抗１００の２個の素子とにより構成できるので、メモリセルの占有面積を縮小化できるようになる（ＵＳＰ４５７３１４３）。
【０００８】
【発明が解決しようとする課題】
上記したように、負荷及び負性微分抵抗を用いたＳＲＡＭでは、従来のＳＲＡＭに比べてコンパクトなセルを構成することができるため、集積化に適している。
【０００９】
しかしながら上記した構成のＳＲＡＭでは、低消費電力と高速動作の両立が難しいという問題がある。これは待機時に消費電力を低く抑えようとすると安定点での電流をピコアンペアオーダー以下まで下げる必要があり、一方記憶情報を高速に読み出そうとするとビット線容量を充放電するために安定点での電流をマイクロアンペアオーダー以上に上げる必要があるからである。
【００１０】
これらの電流値の間には６桁以上の隔たりがあり、単に高電圧電源を制御するだけでは、双方を同時に実現することはできない。
【００１１】
本発明は、上記問題点を解決するためになされたものであり、低消費電力と高速動作を両立し、なおかつ集積化に優れた負性微分抵抗及び負荷を用いた半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明は、半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１導電層と、
前記第１導電層上に形成された第２導電層と、
前記ゲート絶縁膜下に形成されたチャネル領域と、
前記半導体基板中に互いに離間して形成され、かつ前記チャネル領域がそれらの間に位置するようにして設けられたソース領域及びドレイン領域と、
前記第１導電層及び前記第２導電層間に形成された負荷と、
前記第１導電層及び前記ソース領域間に形成された負性微分抵抗とを具備することを特徴とする半導体装置を提供する。
【００１３】
このとき、前記負荷は、半導体層及びトンネル絶縁層の積層構造を具備し、前記負荷は、前記第１導電層及び前記第２導電層と共に共鳴トンネル・ダイオードとして機能することが好ましい。
【００１４】
また、前記負荷は、抵抗層を具備し、前記負荷は、前記第１導電層及び前記第２導電層とあわせて抵抗素子として機能することが好ましい。
【００１５】
また、前記負荷は、前記第１導電層及び前記第２導電層との間に形成された半導体層と、前記半導体層の側面に形成された絶縁膜と、前記絶縁膜上に形成されたゲート電極とを具備し、前記負荷は、前記第１導電層及び前記第２導電層とあわせてＭＩＳ型トランジスタとして機能することが好ましい。
【００１６】
また、前記第１導電層は第１導電型の半導体層であり、前記第２導電層は第２導電型の半導体層であり、前記負荷は、トンネル絶縁層を具備し、前記第１導電層及び前記第２導電層と共にエサキ・ダイオードとして機能することが好ましい。
【００１７】
また、前記第１導電層は第１導電型の半導体層であり、前記第２導電層は第２導電型の半導体層であり、前記負荷は、前記第１導電層及び前記第２導電層との界面を具備し、前記負荷は、前記第１導電層及び前記第２導電層とあわせてエサキ・ダイオードとして機能することが好ましい。
【００１８】
また、前記第１導電層は第１導電型の半導体層であり、前記第２導電層は第２導電型の半導体層であり、前記負荷は、前記第１導電層及び前記第２導電層との間に形成された半導体層と、前記半導体層上に形成されたトンネル絶縁層と、前記半導体層の側面に形成された絶縁膜と、前記絶縁膜上に形成されたゲート電極とを具備し、前記負荷は、前記第１導電層及び前記第２導電層と共に３端子表面接合トンネル素子として機能することが好ましい。
【００１９】
また、前記ソース領域は第１導電型の半導体領域であり、前記第１導電層は第２導電型の半導体層であり、前記負性微分抵抗はトンネル絶縁層を具備し、前記負性微分抵抗は、前記ソース領域及び前記第１導電層と共にエサキ・ダイオードとして機能することが好ましい。
【００２０】
また、前記ソース領域は第１導電型の半導体領域であり、前記第１導電層は第２導電型の半導体層であり、前記負性微分抵抗は、前記第１導電層及び前記ソース領域との界面を具備し、前記負性微分抵抗は、前記ソース領域及び前記第１導電層と共にエサキ・ダイオードとして機能することが好ましい。
【００２１】
また、前記第２導電層は高電圧電源に接続され、前記ソース領域は低電圧電源に接続され、前記ドレイン領域はトランジスタに接続され、前記ドレイン領域に接続されたトランジスタのゲートにはワード線、ドレインにはビット線が接続されていることが好ましい。
【００２２】
また、前記半導体装置をスイッチング装置として用いてもよい。
【００２３】
また、本発明は、半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１導電層と、
前記第１導電層上に形成された第２導電層と、
前記ゲート絶縁膜下に形成されたチャネル領域と、
前記半導体基板中に互いに離間して形成され、かつ前記チャネル領域がそれらの間に位置するようにして設けられたソース領域及びドレイン領域と、
前記第１導電層及び前記第２導電層間に形成された負性微分抵抗と、
前記第１導電層及び前記ソース領域間に形成された負荷とを具備することを特徴とする半導体装置を提供する。
【００２４】
このとき、前記第１導電層は第１導電型の半導体層であり、前記第２導電層は第２導電型の半導体層であり、前記負性微分抵抗は、トンネル絶縁層を具備し、前記負性微分抵抗は、前記第１導電層及び前記第２導電層と共にエサキ・ダイオードとして機能することが好ましい。
【００２５】
また、前記第１導電層は第１導電型の半導体層であり、前記第２導電層は第２導電型の半導体層であり、前記負性微分抵抗は、前記第１導電層及び前記第２導電層との界面を具備し、前記負性微分抵抗は、前記第１導電層及び前記第２導電層と共にエサキ・ダイオードとして機能することが好ましい。
【００２６】
また、前記負性微分抵抗は、半導体層及びトンネル絶縁層との積層構造を具備し、前記負性微分抵抗は、前記第１導電層及び前記第２導電層と共にトンネル・ダイオードとして機能することが好ましい。
【００２７】
また、前記第１導電層は第１導電型の半導体層であり、前記第２導電層は第２導電型の半導体層であり、前記負性微分抵抗は、前記第１導電層及び前記第２導電層との間に形成された半導体層と、前記半導体層上に形成されたトンネル絶縁層と、前記半導体層の側面に形成された絶縁膜と、前記絶縁膜上に形成されたゲート電極とを具備し、前記負性微分抵抗は、前記第１導電層及び前記第２導電層と共に３端子表面接合トンネル素子として機能することが好ましい。
【００２８】
また、前記第２導電層は高電圧電源に接続され、前記ソース領域は低電圧電源に接続され、前記ドレイン領域はトランジスタに接続され、前記ドレイン領域に接続されたトランジスタのゲートにはワード線、ドレインにはビット線が接続されていることが好ましい。
【００２９】
また、前記半導体装置をスイッチング装置として用いてもよい。
【００３０】
また、本発明は、半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１導電層と、
前記第１導電層上に形成された第２導電層及び第３導電層と、
前記ゲート絶縁膜下に形成されたチャネル領域と、
前記半導体基板中に互いに離間して形成され、かつ前記チャネル領域をそれらの間に位置するようにして設けられたソース領域及びドレイン領域と、
前記第１導電層及び前記第２導電層間に形成された負性微分抵抗と、
前記第１導電層及び前記第３導電層間に形成された負荷とを具備することを特徴とする半導体装置を提供する。
【００３１】
このとき、前記第２導電層及び前記第３導電層のうちの一方と前記ソース領域は低電圧電源に接続され、前記第２導電層及び第３導電層のうち他方は高電圧電源に接続されていることが好ましい。
【００３２】
【発明の実施の形態】
以下、本発明の好ましい実施例を、図面を用いて説明する。
【００３３】
（実施例１）
図１は、本発明の実施例１にかかる半導体素子の断面図である。
【００３４】
図１に示すように、この半導体素子は、ｐ型シリコン基板（半導体基板）１の表面に形成されたシリコン酸化膜からなる膜厚５ｎｍ（ナノメートル）のゲート絶縁膜４と、このゲート絶縁膜４上に形成されたｐ＋型多結晶シリコンからなる第１導電層５及びこの上に形成された第２導電層７と、ゲート絶縁膜４下に形成されたチャネル領域９と、ｐ型シリコン基板１中に離間して形成され、チャネル領域９をそれらの間に位置するようにして設けられたｎ＋型シリコンからなるソース領域３及びドレイン領域２から構成されている。
【００３５】
また、ｎ＋型ソース領域３とｐ＋型第１導電層５間には、シリコン酸化膜からなるトンネル絶縁層８が形成されている。このトンネル絶縁層８は典型的には膜厚２ｎｍで電子が容易にトンネルできる厚さである。このｎ＋型ソース領域３／トンネル絶縁層８／ｐ＋型第１導電層５の積層構造により、高濃度のｐｎ接合を構成し、負性微分抵抗であるエサキ・ダイオードを構成している。
【００３６】
また、ｐ＋型第１導電層５とｐ＋型第２導電層７との間には、シリコン酸化膜からなる膜厚２ｎｍのトンネル絶縁層６が形成されている。このｐ＋型第１導電層５／トンネル絶縁層６／ｐ＋型第２導電層７の積層構成は非線形なトンネル抵抗特性を示し、負荷として機能する。
【００３７】
また、第２導電層７をｐ＋型の換わりにｎ＋型とし、ｐ＋型第１導電層５／トンネル絶縁層６／ｎ＋型第２導電層７の積層構造により、高濃度のｐｎ接合を構成し、負荷としてエサキ・ダイオードとしてもよい。
【００３８】
また、このときトンネル絶縁層６を省略して、ｐ＋型第１導電層５／ｎ＋型第２導電層７の積層構造により、高濃度のｐｎ接合を構成し、負荷としてエサキ・ダイオードとしてもよい。この場合ｐ型半導体不純物、ｎ型半導体不純物が相互に拡散しないようにする工夫が必要である。
【００３９】
この構成で第１導電層５をゲート電極と見なせば、ｎ＋型ソース領域３、ｎ＋型ドレイン領域２、ゲート絶縁膜４、チャネル領域９とでＭＯＳ型トランジスタを構成している。
【００４０】
また、ソース領域３は低電圧電源Ｖｓｓ（接地）に接続され、第２導電層７は高電圧電源Ｖｄｄに接続されている。
【００４１】
この構成により第１導電層５を記憶ノードとすることで双安定回路が構成される。
【００４２】
次に、図２に、図１に示す半導体装置の等価回路図を示す。
【００４３】
図２に示すように、この半導体装置では、ｎ＋半導体３／トンネル絶縁膜８／ｐ＋半導体５の積層構造で構成される負性微分抵抗１００（ここではエサキ・ダイオード）とｐ＋半導体５／トンネル絶縁膜６／ｐ＋半導体７で構成される負荷１０１（ここでは非線形なトンネル抵抗）の接続点Ｎである記憶ノード（第１導電層５）に前述したＭＯＳ型トランジスタのゲート電極（第１導電層５）が接続されている。また、このトランジスタのソース３が負性微分抵抗の低電圧電源Ｖｓｓ側の電極と接続された構造となっている。ＭＯＳ型トランジスタのソース３と負性微分抵抗１００のｎ＋半導体３が共用され、ＭＯＳ型トランジスタのゲート５と負性微分抵抗１００のｐ＋半導体５が共用されている。負荷１０１のｐ＋半導体とＭＯＳトランジスタのゲート５も共用されている。
【００４４】
次に、図３、図４を用いてこの半導体装置の動作原理を詳しく説明する。
【００４５】
図３は、負性微分抵抗として、ｎ＋型ソース領域３／トンネル絶縁層８／ｐ＋型第１導電層５で構成されるエサキ・ダイオード１００の電圧電流特性Ｄ１とｐ＋型第１導電層５／トンネル絶縁層６／ｐ＋型第２導電層７で構成される非線形なトンネル抵抗１０１の電圧電流特性Ｄ２を示している。図３中左側の等価回路図は、負荷１０１と負性微分抵抗１００を直列に接続したものである。
【００４６】
図３に示すように、これらの電圧電流特性Ｄ１、Ｄ２の交点に静的に安定な二値Ｐ０、Ｐ１をとることで情報を記憶させることができる。
【００４７】
図４は、記憶ノードである第１導電層５をゲート、ｎ＋型ソース領域３をソース、ｎ＋型ドレイン領域２をドレインとしたときのＭＯＳ型トランジスタのゲート電圧ドレイン電流特性である。
【００４８】
ここで、二つの安定点Ｐ０、Ｐ１の電流値を待機時の消費電力をできるだけ低くするために、ピコアンペアオーダに設定する。図４に示すようにＰ１の状態では、トランジスタはオン状態となり、マイクロアンペアオーダー以上の電流が流れる。一方、Ｐ０の状態では、トランジスタはオフ状態となり、電流は流れないことがわかる。
【００４９】
このように設定することで待機時の消費電力をできるだけ小さくでき、なおかつＭＯＳ型トランジスタの増幅効果を用いることによって高速動作を実現できる。
【００５０】
さらに本発明では、図１に示すように増幅用のＭＯＳ型トランジスタのゲート絶縁膜４上に負荷を形成することができ、また、ソース領域３とゲート絶縁膜４の端部に負性微分抵抗を作りこむことが可能となるので、回路の高集積化も同時に実現できる。
【００５１】
上述した設定には、ＭＯＳ型トランジスタのしきい値電圧がＰ０とＰ１の間になるよう、ｐ型シリコン基板１の不純物プロファイルを最適化するなどの工夫が必要である。
【００５２】
図５は、図１で説明した半導体素子にトランスファ用のトランジスタを接続したＳＲＡＭセルの断面図であり、図６はこの等価回路図である。
【００５３】
図５中、左側に形成された半導体素子１０３は、図１に説明した半導体素子と同じ構造となっている。右側に形成されたトランスファ用のＭＯＳ型トランジスタ１０４は、ソース領域２及びドレイン領域１２の間にチャネル領域１０５を有する。チャネル領域１０５上には、ゲート絶縁膜１０が形成され、このゲート絶縁膜１０上にゲート電極１１が形成されている。
【００５４】
図５、図６に示すように、トランスファ用のＭＯＳ型トランジスタ１０４のソース領域２は、図１の半導体素子１０３（左側）のドレイン領域２と接続されている。ここで図１の半導体素子１０３のドレイン領域２とトランスファ用のＭＯＳ型トランジスタ１０４（右側）のソース領域２はｎ＋シリコン領域２によって共有されているので、セルの作成領域を低減できる。また、トランスファ用のトランジスタのゲート絶縁膜１０を介して形成されたｐ＋型多結晶シリコンからなるゲート１１はワードラインＷＬと接続されている。またｎ＋型ドレイン１２はビットラインＢＬと接続されている。
【００５５】
このように図５に示す構成によってＳＲＡＭセルを構成している。このＳＲＡＭセルはトランスファ用のトランジスタ１０４と図１に示す半導体素子１０３の２素子分の領域で構成され省面積化が実現できる。
【００５６】
図７は上記ＳＲＡＭセルをマトリックス状に集積化した半導体記憶装置の概念図である。
【００５７】
図７に示すように、ワード線ＷＬとビット線ＢＬが格子状に配線され、左右、上下のメモリセルで共通化されている。このセルは、図５で説明した本発明の半導体素子１０３とトランスファ用のＭＯＳ型トランジスタ１０４の構造で実現される。図５中右側のトランスファ用のＭＯＳ型トランジスタ１０４において、ゲート１０はワード線ＷＬと接続されている。また、ｎ＋型ドレイン領域１２はビット線ＢＬと接続されている。電源線（Ｖｓｓ及びＶｄｄ）は、図７では省略されている。
【００５８】
前述の通り本発明では、メモリセルの省面積化が可能なため、高集積性に優れており、１ギガ・ビット以上の集積回路を実現することができる。
【００５９】
図３５は図７に示した半導体記憶装置の設計レイアウトである。
【００６０】
隣接する電源Ｖｓｓ線とビット線ＢＬを共通化するため、隣接するＳＲＡＭセルは、お互いに反転対象になっている。電源Ｖｓｓ線は、上下方向に金属配線され、ビット線ＢＬは左右方向に金属配線されている。また、電源Ｖｄｄ線、及びワード線ＷＬは、上下のセルで共通化されていて、上下方向に配線されている。このようなレイアウト配線は、多層配線技術を用いることで実現できる。
【００６１】
１セル辺りの占有面積は図３５の点線で囲まれている領域となる。この図から明らかなように、ほぼ１個分のトランジスタの占有領域相当でＳＲＡＭセルが実現できることとなり、高集積化に優れている。
【００６２】
次に、図８、図９、図１０を用いて実施例１で説明した半導体素子の製造方法を説明する。
【００６３】
先ず、図８に示すように、ｐ型シリコン基板１の表面に膜厚４ｎｍのシリコン酸化膜１３を形成した後、リソグラフィー技術とエッチング技術を組み合わせて、一部領域のシリコン基板１を露出させる。
【００６４】
次に、図９に示すように、熱酸化を施して、露出したｐ型シリコン基板１上に膜厚２  ｎｍのシリコン酸化膜を形成する。もともとシリコン酸化膜１３のある部分は酸化量が少なく、トータルで膜厚５ｎｍのシリコン酸化膜４が形成され、露出した部分には膜厚２ｎｍのシリコン酸化膜８が形成される。
【００６５】
次に、ボロンを高濃度に含む多結晶シリコン５を膜厚２００  ｎｍ堆積し、熱酸化により表面に膜厚２ｎｍのシリコン酸化膜６を形成する。再度、ボロンを高濃度に含む多結晶シリコン７を膜厚２００  ｎｍ堆積する。
【００６６】
次に、図１０に示すように、リソグラフィーによるパターニングを行い、異方性エッチングによりゲート部１４を加工する。これをマスクにして砒素のイオン注入を行いソース領域３及びドレイン領域２を形成する。ソース領域３とゲート部１４のオーバーラップ領域を作るには、斜めイオン注入が有効である。
【００６７】
このようにして実施例１にかかる半導体素子が形成できる。
【００６８】
次に、図１１、図１２、図１３を用いて、実施例１の半導体素子における別の製造方法を説明する。
【００６９】
先ず、図１１に示すように、ｐ型シリコン基板１の表面に膜厚４ｎｍのシリコン酸化膜１３を形成した後、リソグラフィーによるレジスト・パターンをマスクに砒素をイオン注入し、ソース領域３を形成する。さらに、シリコン酸化膜１３の一部を除去し一部領域のシリコン基板１を露出させる。
【００７０】
次に、図１２に示すように、熱酸化を施して、露出したシリコン基板１上に膜厚２ｎｍのシリコン酸化膜を形成する。もともとシリコン酸化膜１３のある部分は酸化量が少なく、トータルで５ｎｍ程度のシリコン酸化膜４が形成され、露出した部分には膜厚２ｎｍのシリコン酸化膜８が形成される。
【００７１】
次に、ボロンを高濃度に含む多結晶シリコン５を膜厚２００  ｎｍ堆積し、熱酸化により表面に膜厚２ｎｍのシリコン酸化膜６を形成する。再度、ボロンを高濃度に含む多結晶シリコン７を膜厚２００ｎｍ堆積する。
【００７２】
次に、図１３に示すように、リソグラフィーによるパターニングを行い、異方性エッチングによりゲート部１４を加工する。引き続き砒素のイオン注入を行い、ドレイン領域２を形成する。このようにして、ソース領域３とゲート部１４のオーバーラップ領域を形成することも有効である。
【００７３】
（実施例２）
図１４は、本発明の実施例２にかかる半導体装置の断面図である。
【００７４】
本実施例では、ｎ＋型ソース領域３とｐ＋型第１導電層５がゲート絶縁膜４の端部にて、直接接合されることによって負性微分抵抗であるエサキ・ダイオードを形成している。他の構造は実施例１で説明した半導体素子の構成と同様で、同一個所は同一番号を付してその説明を省略した。
【００７５】
本実施例では、エサキ・ダイオードのｐｎ接合間にトンネル絶縁膜を介していないので、不純物の拡散の制御に工夫が必要ではあるが、実施例１の半導体素子のトンネル絶縁膜８を形成するための酸化工程を省くことでコスト低減につながる。例えば、第１導電層５の多結晶シリコンの再成長条件を最適化することで不純物の相互拡散を低減することは可能である。
【００７６】
本実施例の半導体素子を用いても、図５、図６或いは図７に示すＳＲＡＭを構成することはもちろん可能である。
【００７７】
次に、図１５、図１６、図１７を用いて実施例２で説明した半導体素子の製造方法を説明する。
【００７８】
先ず、図１５に示すように、ｐ型シリコン基板１の表面に膜厚５ｎｍのシリコン酸化膜４を形成した後、リソグラフィー技術とエッチング技術を組み合わせて、一部領域のシリコン基板１を露出させる。
【００７９】
次に、図１６に示すように、ボロンを高濃度に含む多結晶シリコン５を膜厚２００  ｎｍ堆積し、熱酸化により表面に膜厚２ｎｍのシリコン酸化膜６を形成する。再度、ボロンを高濃度に含む多結晶シリコン７を膜厚２００ｎｍ堆積する。
【００８０】
次に、図１７に示すように、リソグラフィーによるパターニングを行い、異方性エッチングによりゲート部１４を加工する。これをマスクとして砒素のイオン注入を行い、ソース領域３及びドレイン領域２を形成する。このときソース領域３或いはドレイン領域２とゲート部１４のオーバーラップ領域を作るには、斜めイオン注入が有効である。
【００８１】
（実施例３）
図１８は、本発明の実施例３にかかる半導体装置の断面図である。
【００８２】
本実施例では、ｐ＋型高濃度第１導電層５とｐ＋型高濃度第２導電層７との間に、ｐ型低濃度多結晶シリコンからなる半導体層１５（抵抗）が形成され、ｐ型低濃度層１５の抵抗値によって決まる負荷となっている。他の構造は実施例１で説明した半導体素子の構成と同様で、同一個所は同一番号を付してその説明を省略した。
【００８３】
本実施例では、第１導電層５より上に形成された半導体層１５、第２導電層７の結晶成長を連続的に行うことができるので、工程を削減することができる。
【００８４】
本実施例の半導体素子を用いても、図５、図６或いは図７に示すＳＲＡＭを構成することはもちろん可能である。
【００８５】
（実施例４）
図１９は、本発明の実施例４にかかる半導体素子の断面図である。
【００８６】
本実施例では、ｐ＋型高濃度第１導電層５とｐ＋型高濃度第２導電層７との間に、ｎ型低濃度多結晶シリコンからなる半導体層１６が形成され、このｎ型低濃度半導体層１６及びｐ＋型高濃度第２導電層７の側面にシリコン酸化膜からなるゲート絶縁膜１８を介してｎ＋型高濃度多結晶シリコンからなる制御ゲート１７が形成されている。これらの構造により、縦型のＭＯＳ型トランジスタが負荷となって、双安定回路を構成している。他の構造は実施例１で説明した半導体素子の構成と同様で、同一個所は同一番号を付してその説明を省略した。
【００８７】
本実施例では、制御ゲート１７により負荷となるＭＯＳ型トランジスタを流れる電流を調整できる。つまり、本発明の本質である双安定回路動作を制御できるメリットがあり、メモリ機能のチューニングが実現可能になる。
【００８８】
本実施例の半導体素子を用いても、図５、図６或いは図７に示すＳＲＡＭを構成することはもちろん可能である。
【００８９】
（実施例５）
図２０は、本発明の実施例５にかかる半導体装置の断面図である。
【００９０】
本実施例では、ｐ＋型高濃度第１導電層５とｐ＋型高濃度第２導電層７との間に、トンネル絶縁膜６／半導体層２０／トンネル絶縁膜６の積層構造が積層され、共鳴トンネル・ダイオードを構成している。この構造により、共鳴トンネル・ダイオードが負荷となって、双安定回路を構成している。
【００９１】
共鳴トンネル・ダイオードを構成するトンネル絶縁膜６は典型的には膜厚２ｎｍのシリコン酸化膜であり、電子は容易にトンネルすることができる。半導体層２０は、非ドープのシリコンやシリコン・ゲルマニウムが好ましく、膜厚は４ｎｍ以下で薄いほど望ましい。また、絶縁膜／半導体層の積層構造を、複数回成長を繰り返して、複数の半導体層を積層した構造も有効である。
【００９２】
本実施例の半導体素子を用いても、図５、図６或いは図７に示すＳＲＡＭを構成することはもちろん可能である。
【００９３】
この構造において、上記共鳴トンネル・ダイオードを負性微分抵抗として用いる。そしてソース領域３をｐ＋型とし、ｐ＋型ソース領域／トンネル絶縁膜８／ｐ＋型第１導電層５の積層構造からなる非線形なトンネル抵抗特性を示す負荷として用いても良い。このときドレイン領域もｐ＋型とする。それぞれの構成はｐ、ｎは入れ替えても良い。
【００９４】
（実施例６）
図２１は、本発明の実施例６にかかる半導体素子の断面図である。
【００９５】
図２１に示すように、この半導体素子は、ｐ型シリコン基板（半導体基板）１の表面に形成されたシリコン酸化膜からなる厚さ５ｎｍのゲート絶縁膜４と、このゲート絶縁膜４上に形成されたｎ＋型多結晶シリコンからなる第１導電層１９及びこの上に形成されたｐ＋型多結晶シリコンからなる第２導電層７と、ゲート絶縁膜４下に形成されたチャネル領域９と、ｐ型シリコン基板１中に互いに離間して形成され、かつチャネル領域をそれぞれの間に位置して設けられたｎ＋型シリコンからなるソース領域３及びドレイン領域２から構成されている。
【００９６】
また、ｎ＋型ソース領域３とｎ＋型第１導電層１９間には、シリコン酸化膜からなるトンネル絶縁層８が形成されている。このトンネル絶縁層８は典型的には膜厚２ｎｍで電子が容易にトンネルできる厚さである。このｎ＋型ソース領域３／トンネル絶縁層８／ｎ＋型第１導電層１９の積層構造により、非線形なトンネル抵抗特性を示す負荷を構成している。
【００９７】
また、ｎ＋型第１導電層１９とｐ＋型第２導電層７との間には、シリコン酸化膜からなる厚さ２ｎｍのトンネル絶縁層６が形成されている。このｎ＋型第１導電層１９／トンネル絶縁層６／ｐ＋型第２導電層７の積層構造は高濃度のｐｎ接合を構成しており、負性微分抵抗であるエサキ・ダイオードを構成している。
【００９８】
この構成で第１導電層１９をゲート電極と見なせば、ｎ＋型ソース領域３、ｎ＋型ドレイン領域２、ゲート絶縁膜４、チャネル領域９とでＭＯＳ型トランジスタを構成している。
【００９９】
また、ソース領域３は低電圧電源Ｖｓｓ（接地）に接続され、第２導電層７は高電圧電源Ｖｄｄに接続されている。
【０１００】
この構成により第１導電層１９を記憶ノードとすることで双安定回路が構成される。
【０１０１】
図２２に示すように、この半導体装置では、負性微分抵抗１０６（ここではエサキ・ダイオード）と負荷１０７（ここでは非線形なトンネル抵抗）の接続点Ｎである記憶ノード（第１導電層１９）に前述したＭＯＳ型トランジスタのゲート電極（第１導電層１９）が接続され、このトランジスタのソース領域３が負荷の低電圧電源Ｖｓｓ側の電極と接続された構造となっている。
【０１０２】
また、図２２は、負性微分抵抗として、ｎ＋型第１導電層１９／トンネル絶縁層６／ｐ＋型第２導電層７で構成されるエサキ・ダイオード１０６の電圧電流特性Ｄ１とｎ＋型第１導電層１９／トンネル絶縁層８／ｎ＋型ソース領域３で構成される非線形なトンネル抵抗１０７の電圧電流特性Ｄ２を示している。
【０１０３】
図２２に示すように、これらの電圧電流特性Ｄ１、Ｄ２の交点に静的に安定な二値Ｐ０、Ｐ１をとることで情報を記憶させることができる。
【０１０４】
また、図４で示したようなＭＯＳ型トランジスタの特性をとるように設定する。
【０１０５】
次に、二つの安定点Ｐ０、Ｐ１の電流値を待機時の消費電力をできるだけ低くするために、ピコアンペアオーダーに設定する。図４と同様に、Ｐ１の状態では、トランジスタはオン状態となり、マイクロアンペアオーダー以上の電流が流れる。一方、Ｐ０の状態では、トランジスタはオフ状態となり、電流は流れない。
【０１０６】
このように設定することで待機時の消費電力をできるだけ小さくでき、なおかつＭＯＳ型トランジスタの増幅効果を用いることによって高速動作を実現できる。
【０１０７】
さらに本発明では、図２１に示すように増幅用のＭＯＳ型トランジスタのゲート絶縁膜４上に負性微分抵抗を形成することができ、また、ソース領域３とゲート絶縁膜４の端部に負荷を作りこむことが可能となるので、回路の高集積化も同時に実現できる。
【０１０８】
上述した設定には、ＭＯＳ型トランジスタのしきい値がＰ０とＰ１の間になるよう、ｐ型シリコン基板１の不純物プロファイルを最適化するなどの工夫が必要である。
【０１０９】
本実施例の半導体素子を用いても、図５、図６或いは図７に示すＳＲＡＭを構成することはもちろん可能である。
【０１１０】
（実施例７）
図２３は、本発明の実施例７にかかる半導体素子の断面図である。
【０１１１】
本実施例では、ｎ＋型第１導電層１９とｐ＋型第２導電層７が直接接合することによって負性微分抵抗であるエサキ・ダイオードを形成している。他の構造は実施例６で説明した半導体素子の構成と同様で、同一個所は同一番号を付してその説明を省略した。
【０１１２】
本実施例では、エサキ・ダイオードのｐｎ接合間にトンネル絶縁膜を介していないので、不純物の拡散の制御に工夫が必要ではあるが、実施例６の半導体素子のトンネル絶縁膜６を形成するための酸化工程を省くことでコスト低減につながる。例えば、第２導電層７の多結晶シリコンの再成長条件を最適化することで不純物の相互拡散を低減することは可能である。
【０１１３】
本実施例の半導体素子を用いても、図５、図６或いは図７に示すＳＲＡＭを構成することはもちろん可能である。
【０１１４】
（実施例８）
図２４は、本発明の実施例８にかかる半導体素子の断面図である。
【０１１５】
本実施例では、ゲート部にはｎ＋型高濃度第１導電層１９とｐ＋型高濃度第２導電層７との間に、ｐ型低濃度多結晶シリコンからなる半導体層２１／シリコン酸化膜２２が形成され、その周囲にシリコン酸化膜１８を介してｎ＋型高濃度の多結晶シリコンからなる制御ゲート１７が設けられている。この構成により縦型の三端子表面接合トンネル素子を構成し、負性微分抵抗を構成している。
【０１１６】
他の構造は実施例６で説明した半導体素子の構成と同様で、同一個所は同一番号を付してその説明を省略した。
【０１１７】
本実施例では、制御ゲート１７により三端子表面接合トンネル素子を流れる電流が調整できる。つまり、本発明の本質である双安定回路動作を制御できるメリットがあり、メモリ機能のチューニングが実現可能になる。
【０１１８】
本実施例の半導体素子を用いても、図５、図６或いは図７に示すＳＲＡＭを構成することはもちろん可能である。
【０１１９】
また、この構造において、前記縦型の三端子表面接合トンネル素子を負荷として用いる。そしてソース領域３をｐ＋型として、ｐ＋型ソース領域３／トンネル絶縁膜８／ｎ＋型の積層構造からなるエサキ・ダイオードを負性微分抵抗として構成することもできる。このときドレイン領域２もｐ＋型とする。またそれぞれのｐ、ｎは入れ替えても良い。
【０１２０】
（実施例９）
図２５は、本発明の実施例９にかかる半導体素子の断面図である。
【０１２１】
図２５に示すように、ｐ型シリコン基板（半導体基板）１と、ｐ型シリコン基板１上に形成されたシリコン酸化膜からなるゲート絶縁膜４と、  このゲート絶縁膜４上に形成されたｐ＋型多結晶シリコンからなる第１導電層５と、この第１導電層５上に形成されたｎ＋型多結晶シリコンからなる第２導電層７及びｐ＋型多結晶シリコンからなる第３導電層２２と、ゲート絶縁膜４下に形成されたチャネル領域９と、ｐ型シリコン基板１中に互いに離間して形成され、かつチャネル領域９をそれらの間に位置するようにして設けられたｎ＋型ソース領域３及びｎ＋型ドレイン領域２とから構成されている。
【０１２２】
第１導電層５と第２導電層７間には、ｐ型多結晶シリコンからなる半導体層２１が形成され、ｐ型半導体層２１及び第２導電層７の側面はシリコン酸化膜からなるゲート絶縁膜１８を介して、ｎ型多結晶シリコンからなる制御ゲート１７が形成されている。これらによって負性微分抵抗である縦型の三端子表面接合トンネル素子が形成されている。
【０１２３】
また、第１導電層５と第３導電層２２間には、ｐ型多結晶シリコンからなる半導体層２１が形成され、ｐ型半導体層２１及び第３導電層の側面はシリコン酸化膜からなるゲート絶縁膜１８を介して、ｎ型多結晶シリコンからなる制御ゲート１７が形成されている。これらによって負荷であるＭＯＳ型トランジスタが形成されている。
【０１２４】
低電圧電源Ｖｓｓ（接地）はソース領域３及び第２導電層７と共有化できる。また第３導電層２２は、高電圧電源（Ｖｄｄ）と接続されている。このように、負性微分抵抗と負荷をゲート部に同時に積層して作り込むことも有効である。
【０１２５】
このような構成においても、実施例１や実施例５と同様の効果を期待できる。
【０１２６】
（実施例１０）
図２６は、本発明の実施例１０にかかる半導体素子の断面図である。
【０１２７】
本実施例の半導体素子構造は、基本的には図１に示す素子構造と同様なので、同一個所は同一符号を付してその詳しい説明は省略する。本実施例の半導体素子は、ソース領域３が接地され、ドレイン領域２がドレイン電極と接続され、第２導電層７がゲート電極と接続されている。
【０１２８】
このようにスイッチ素子として使うことで、新規の機能デバイスが実現できる。
【０１２９】
図２７は、図２６で示した半導体素子の動作を説明するための概念図である。
【０１３０】
図１でも説明したように、この半導体素子は、ｎ＋型ソース３とｐ＋型多結晶シリコンからなる第１導電層５でエサキ・ダイオードが構成されている。また、ｐ＋型多結晶シリコンからなる第１導電層５とｐ＋型多結晶シリコンからなる第２導電層７との間にトンネル絶縁層６が形成され、非線形な抵抗が形成されている。
【０１３１】
図２７のグラフは、ｎ型ソース領域３を接地し、第２導電層７の電圧Ｖｉｎを変化させたときの、第１導電層５の電位Ｖｏｕｔをプロットした。このグラフから明らかなように、負性微分抵抗特性の存在により、第１導電層５の電位が不連続に変化する領域が現れる。
【０１３２】
また、図２８は、図２６で示した半導体素子の別の動作を説明するための特性図である。
【０１３３】
図２８のグラフは、第２導電層７にゲート電圧を与えたときの、ＭＯＳ型トランジスタのゲート電圧−ドレイン電流特性である。
【０１３４】
第１導電層５の電位が図２７のように不連続に変化するため、スイッチング特性にも不連続な変化が現れる。通常のＭＯＳ型トランジスタでは、オフ状態からオン状態への過渡領域において、ゲート電圧とともに徐々に電流が流れはじめ、その傾きは６０ｍＶ／ｄｅｃａｄｅを下回ることはない。これが、現行素子の低消費電力化を妨げる障害となっている。
【０１３５】
ところが、本実施例の半導体素子では、電流が急に流れ出すために過渡領域は少なく、実効的な傾きを６０ｍＶ／ｄｅｃａｄｅ以下にすることができる。従って、将来の超低消費電力に向けた要素素子として有効である。
【０１３６】
（実施例１１）
図２９は、本発明の実施例１１にかかる半導体素子の断面図である。
【０１３７】
本実施例の半導体素子構造は、基本的には図２１に示す素子構造と同様なので、同一個所は同一符号を付してその詳しい説明は省略する。本実施例の半導体素子は、ソース領域３が接地され、ドレイン領域２がドレイン電極と接続され、第２導電層７がゲート電極と接続されている。
【０１３８】
このようにスイッチ素子として使うことで、新規の機能デバイスが実現できる。
【０１３９】
図３０は、図２９で示した本発明に係る半導体装置の動作を説明するための概念図である。
【０１４０】
図２１でも説明したように、この半導体素子は、ｎ＋型多結晶シリコン第１導電層１９とｐ＋型多結晶シリコン第２導電層７でエサキ・ダイオードが構成されている。また、  ｎ＋型ソース領域３とｎ＋型多結晶シリコン第１導電層１９間にトンネル絶縁層８を介して、非線形な抵抗が形成されている。
【０１４１】
図３０のグラフは、ｎ型ソースを接地し、第２導電層７の電圧Ｖｉｎを変化させたときの、第１導電層１９の電位Ｖｏｕｔをプロットした。このグラフから明らかなように、負性微分抵抗特性の存在により、第１導電層１９の電位が不連続に変化する領域が現れる。
【０１４２】
また、図３１は、図２９で示した半導体素子の動作を説明するための特性図である。
【０１４３】
図３１のグラフは、第２導電層７にゲート電圧を与えたときの、ＭＯＳ型トランジスタのゲート電圧−ドレイン電流特性である。第１導電層１９の電位が図３０のように不連続に変化するため、スイッチング特性にも不連続な変化が現れ、通常のＭＯＳ型トランジスタでは得られない、Ｎ字型の電流電圧特性が実現できる。これを使った新規の機能デバイスの可能性が広がる。
【０１４４】
（実施例１２）
図３２は、本発明の実施例１２にかかる半導体素子の断面図である。
【０１４５】
この半導体素子は、図２９の半導体素子の第２導電層７上に、シリコン酸化膜からなる膜厚５ｎｍのゲート絶縁膜２３を介して、ｐ＋型多結晶シリコンからなる複数のゲート電極２４を設けた構造となっている。他の同一個所は同一符号を付してその詳しい説明は省略する。
【０１４６】
このような構造により、本実施例の半導体素子は、多入力一出力の機能デバイスが得られる。入力には連続的に変化する信号（アナログ）を用い、出力をデジタル信号で処理することも可能である。この素子では、ＣＭＯＳ回路では成しえない新しいアーキテクチャーへの応用が期待される。
【０１４７】
以上各実施例では、通常のシリコン基板を使って説明しているが、シリコン酸化膜が埋め込まれたＳＯＩ基板を用いることも、もちろん有効である。さらに、トンネル絶縁膜としてシリコン酸化膜を用いているが、窒素を含む絶縁膜であっても有効である。
【０１４８】
【発明の効果】
本発明によれば、記憶ノードの情報をトランジスタ増幅で読み出す構造になっているので、高速動作が実現できる。一方で、記憶ノードの電流は低く抑えたままなので、低消費電力も同時に実現できる。また、ＳＲＡＭセルを構成する素子数は二素子であり、集積化にも非常に適している。さらに、スイッチ素子としても、新規の機能デバイスを実現できる。
【図面の簡単な説明】
【図１】本発明の実施例１にかかる半導体素子の断面図。
【図２】本発明の実施例１にかかる半導体素子の等価回路図。
【図３】本発明の実施例１にかかる半導体素子の動作を説明するための概念図であり、図中左の等価回路図は、負荷と負性微分抵抗とを直列に接続した等価回路図、右のグラフはこの等価回路図の電圧電流特性図。
【図４】本発明の実施例１にかかる半導体素子の動作を説明するためのゲート電圧とドレイン電流の特性図。
【図５】本発明の実施例１にかかる半導体素子の断面図。
【図６】本発明の実施例１にかかる半導体素子の等価回路図
【図７】本発明の実施例１にかかる半導体素子をマトリックスアレイとした上面図。
【図８】本発明の実施例１にかかる半導体素子の製造工程断面図。
【図９】本発明の実施例１にかかる半導体素子の製造工程断面図。
【図１０】本発明の実施例１にかかる半導体素子の製造工程断面図。
【図１１】本発明の実施例１にかかる半導体素子の別の製造工程断面図。
【図１２】本発明の実施例１にかかる半導体素子の別の製造工程断面図。
【図１３】本発明の実施例１にかかる半導体素子の別の製造工程断面図。
【図１４】本発明の実施例２にかかる半導体素子の断面図。
【図１５】本発明の実施例２にかかる半導体素子の製造工程断面図。
【図１６】本発明の実施例２にかかる半導体素子の製造工程断面図。
【図１７】本発明の実施例２にかかる半導体素子の製造工程断面図。
【図１８】本発明の実施例３にかかる半導体素子の断面図。
【図１９】本発明の実施例４にかかる半導体素子の断面図。
【図２０】本発明の実施例５にかかる半導体素子の断面図。
【図２１】本発明の実施例６にかかる半導体素子の断面図。
【図２２】本発明の実施例６にかかる半導体素子の動作を説明するための概念図であり、図中左の等価回路図は、負性微分抵抗と負荷とを直列に接続し、これらの間にＭＯＳＦＥＴを接続した等価回路図、右のグラフはこの等価回路図の電圧電流特性図。
【図２３】本発明の実施例７にかかる半導体素子の断面図。
【図２４】本発明の実施例８にかかる半導体素子の断面図。
【図２５】本発明の実施例９にかかる半導体素子の断面図。
【図２６】本発明の実施例１０にかかる半導体素子の断面図。
【図２７】本発明の実施例１０にかかる半導体素子の動作を説明するための概念図であり、図中左の等価回路図は、負荷と負性微分抵抗とを直列に接続した等価回路図、右のグラフは電圧ＶｉｎＶｏｕｔ特性図。
【図２８】本発明の実施例１０にかかる半導体素子の動作を説明するためのゲート電圧ドレイン電流特性図。
【図２９】本発明の実施例１１にかかる半導体素子の断面図。
【図３０】本発明の実施例１１にかかる半導体素子の動作を説明するための概念図であり、図中左の等価回路図は、負性微分抵抗と負荷とを直列に接続した等価回路図、右のグラフはこの等価回路図の電圧ＶｉｎＶｏｕｔ特性図。
【図３１】本発明の実施例１１にかかる半導体素子の動作を説明するためのゲート電圧ドレイン電流特性図。
【図３２】本発明の実施例１２にかかる半導体素子の断面図。
【図３３】従来の負性微分抵抗を使った双安定等価回路図。
【図３４】従来の双安定回路を説明するための特性図。
【図３５】本発明の実施例１にかかる半導体素子をマトリックスアレイとしたときのレイアウト図。
【符号の説明】
１…ｐ型シリコン基板
２…ｎ＋型ドレイン領域
３…ｎ＋型ソース領域
４…ゲート絶縁膜
５…ｐ＋型多結晶シリコン下部ノード
６…トンネル絶縁層
７…ｐ＋型多結晶シリコン上部ノード
８…トンネル絶縁層
９…チャネル部
１０…ゲート絶縁層
１１…ｐ＋型多結晶ゲート電極
１２…ｎ＋型ドレイン領域
１３…酸化シリコン膜
１４…ゲート部
１５…ｐ型シリコン層
１６…ｎ型シリコン層
１７…制御ゲート
１８…ゲート絶縁膜
１９…ｎ＋型多結晶シリコン下部ノード
２０…半導体層
２１…ｐ型シリコン層
２２…ｎ＋型多結晶シリコン上部ノード
２３…絶縁膜
２４…ゲート電極
【図１】
0003623457.tif 000002
【図２】
0003623457.tif 000003
【図３】
0003623457.tif 000004
【図４】
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【図５】
0003623457.tif 000006
【図６】
0003623457.tif 000007
【図７】
0003623457.tif 000008
【図８】
0003623457.tif 000009
【図９】
0003623457.tif 000010
【図１０】
0003623457.tif 000011
【図１１】
0003623457.tif 000012
【図１２】
0003623457.tif 000013
【図１３】
0003623457.tif 000014
【図１４】
0003623457.tif 000015
【図１５】
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【図１６】
0003623457.tif 000017
【図１７】
0003623457.tif 000018
【図１８】
0003623457.tif 000019
【図１９】
0003623457.tif 000020
【図２０】
0003623457.tif 000021
【図２１】
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【図２２】
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【図２３】
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【図２４】
0003623457.tif 000025
【図２５】
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【図２６】
0003623457.tif 000027
【図２７】
0003623457.tif 000028
【図２８】
0003623457.tif 000029
【図２９】
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【図３０】
0003623457.tif 000031
【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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