(57)【特許請求の範囲】
【請求項１】
半導体基板に設けたドレイン電極とソース電極とゲート電極と、を備えた静電誘導トランジスタの駆動方法において、
前記半導体基板が、シリコン半導体基板よりバンドギャップが大きい半導体基板であって、
前記静電誘導トランジスタのオン状態で、前記ソース電極とゲート電極との間に印加する順方向のゲート電圧の値が、１.０（Ｖ）よりも大きく、かつ前記ソース電極と前記ゲート電極との間のビルトイン電圧以下に保たれる期間があり、
前記オン状態における前記ゲート電圧の値が、ステップ状に変化することを特徴とする静電誘導トランジスタの駆動方法。
【請求項２】
請求項１に記載の静電誘導トランジスタの駆動方法において、前記印加する順方向のゲート電圧の値が２.５Ｖ以下であることを特徴とする静電誘導トランジスタの駆動方法。
【請求項３】
請求項２に記載の静電誘導トランジスタの駆動方法において、前記半導体基板の半導体材料のバンドギャップが２.４ｅＶ 以上であることを特徴とする静電誘導トランジスタの駆動方法。
【請求項４】
請求項１に記載の静電誘導トランジスタの駆動方法において、前記半導体基板の半導体材料が、炭化シリコン、窒化ガリウム及びダイアモンドの内のいずれかであることを特徴とする静電誘導トランジスタの駆動方法。
【請求項５】
請求項１に記載の静電誘導トランジスタの駆動方法において、
前記静電誘導トランジスタが、
前記半導体基板の表面から前記半導体基板内に延び、前記半導体基板とは反対導電型を有する複数の半導体領域と、
前記半導体基板に接触する前記ドレイン電極と、
前記複数の半導体領域の間において前記半導体基板と接触する前記ソース電極と、
前記複数の半導体領域と接触する前記ゲート電極と、
を供え、
前記ビルトイン電圧が、前記半導体基板と前記半導体領域とのｐｎ接合のビルトイン電圧であることを特徴とする静電誘導トランジスタの駆動方法。
【請求項６】
請求項１に記載の静電誘導トランジスタの駆動方法において、前記オン状態における順方向のゲート電圧が、０（Ｖ）よりも大きくかつ前記ビルトイン電圧以下であることを特徴とする静電誘導トランジスタの駆動方法。
【請求項７】
請求項６に記載の静電誘導トランジスタの駆動方法において、前記オン状態における順方向のゲート電圧の値がステップ状に上昇することを特徴とする静電誘導トランジスタの駆動方法。
【請求項８】
請求項６に記載の静電誘導トランジスタの駆動方法において、前記オン状態における順方向のゲート電圧の値がステップ状に下降することを特徴とする静電誘導トランジスタの駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電力変換装置などに用いられる静電誘導トランジスタの駆動方法及び駆動回路に関する。
【０００２】
【従来の技術】
電力変換装置の大電力化かつ高周波化の要求にともなって、可制御電流が大きいだけでなく、低損失で、かつ高速に動作する半導体スイッチング素子の開発が望まれている。このような要求に応える方法として、以下に示す二つの方法がある。
【０００３】
一つは今日最も多用されているシリコンを素子材料に使い、素子構造や動作原理の組み合わせを見直して、既存素子の一層の高性能化を図る方法である。この方法には高度に確立した製造技術と多くの知見を活用できることから、素子性能の向上が容易である反面、性能がシリコンの持つ物理的理論限界で制限を受け、素子性能の大幅な向上は望めないという課題がある。
【０００４】
もう一つは、素子の原材料から見直して、シリコンの限界をはるかに越えた、高性能なパワー半導体素子を実現する方法がある。例えば、炭化けい素（以下  ＳｉＣと記す）を用いた場合、素子性能がシリコンを用いた素子の１０倍以上になることが、文献：IEEE Electron Device Letters, Vol. 10, No. 10, pp. 455(1989)に示されている。このように、ＳｉＣを利用することで、優れた素子性能のデバイスが実現できる理由は、アバランシェ降伏電界が大きいことにある。例えば、ＳｉＣはアバランシェ降伏電界がシリコンの約１０倍と大きく、素子のドリフト層の電気抵抗を約２桁小さくできることが、文献： IEEE Transaction ofElectron Devices, Vol. 40, No. 3, p. 645 (1993) に示されている。そのため、素子がオン状態の時に発生する電力損失を小さくできるとして、大きな期待がもたれている。
【０００５】
ＳｉＣを用いて次世代のパワー半導体素子を目指すには、ユニポーラ型であることが望ましい。高速，低損失かつ電圧制御という三つの基本要件を全て満たす大容量デバイスの実現が期待できるからである。
【０００６】
MOSFET(Metal Oxide Semiconductor Field Effect Transistor）は代表的なユニポーラ型スイッチング素子であるが、近年、ＳｉＣを用いたMOSFETの問題点が明らかになってきた。イオン注入によりｐベース領域を形成するＤＭＯＳ      （Double Diffusion ＭＯＳ）構造では反転層の電子移動度が小さく、ドリフト層の低抵抗を生かすことができないことが文献：Trans. Second International High Temperature Electronics Conference, pp. XI-3, June(1994）に示されている。また、トレンチＭＯＳ構造では、トレンチＳｉＯ2 膜の絶縁耐力不足のため、ＳｉＣがアバランシェ降伏する以前に、酸化膜で絶縁破壊を起こす。よって、ＳｉＣと酸化膜界面の電界が酸化膜の臨界電界を超えないようにするために、ドリフト層を厚くする必要があり、オン抵抗が著しく増大することが文献：    Proc．ISPSD96, pp. 119-122, May, (1996)に示されている。
【０００７】
他のユニポーラ型スイッチング素子としては、静電誘導トランジスタ（以下  ＳＩＴ(Static Induction Transistorの略称）と略記する）がある。ＳＩＴは接合型ＦＥＴの一種なので、上述したような酸化膜界面の移動度、および酸化膜の絶縁耐力の問題を回避できる。
【０００８】
以下、ＳＩＴの構造の概要と動作の要点を図２を参照して説明する。図２に示すＳＩＴが作り込まれる半導体基板１０は、例えばｎ型の高不純物濃度のドレイン領域１１上面にドリフト領域１２としてドレイン領域１１より低不純物濃度のエピタキシャル層を同じｎ型で成長させたもので、ドリフト領域１２の表面からｐ型のゲート領域１３を図示のように１対のやや深い島状に形成し、ｐ型のゲート領域１３の相互間のドリフト領域１２の表面部にｎ型のソース領域１４を高不純物濃度で形成し、ドレイン電極２５を介してドレイン領域１１からドレイン端子Ｄ，ゲート電極２６を介してゲート領域１３からゲート端子Ｇ，電極２７を介してソース領域１４からソース端子Ｓを導出してなる。このＳＩＴは、オフ状態ではゲート・ソース間に逆バイアスを加えることにより、ドリフト領域１２とゲート領域１３の間のｐｎ接合から空乏層は主にドリフト領域１２に伸びる。よって、ゲート領域１３と隣接する他のゲート領域１３の間のソース・ドレイン間の電流が流れるチャネルと呼ばれる領域に、電子に対するポテンシャル障壁が生じ、ソース・ドレイン間電圧をブロッキングすることができる。
【０００９】
【発明が解決しようとする課題】
ＳｉＣのＳＩＴを作製する場合、高ブロッキングゲインを得るためには、ＳｉのＳＩＴよりもゲートを微細に作り込む必要がある。その理由として次の二つのことが考えられる。一つは、ＳｉＣの場合、熱拡散によるドーパントのドライブインが困難なので、深いゲート層を形成することができないことである。もう一つは、ドリフト層の不純物濃度が高いため、空乏層チャネル領域でピンチしにくいことである。
【００１０】
このようにＳｉＣのＳＩＴの場合、ドリフト層の抵抗を低減できる反面、ゲートの微細化が必要であるため、ＳｉＣを用いたにも関わらずオン抵抗が上昇するという問題がある。
【００１１】
ゲートが微細化された従来のＳＩＴのオン抵抗を低減する手段として、ＳＩＴのゲートに順バイアスを加えて、オン電圧を低減するという手法が提案され［文献：IEDM Tech. Dig., pp. 676, (1978)］、バイポーラモードＳＩＴ（以下、  ＢＳＩＴと記す）と呼ばれている。ＢＳＩＴではゲートに順バイアスを加え、ゲート領域からドリフト領域に少数キャリアであるホールを注入することで、伝導度変調により、ドリフト領域１２の抵抗を低減する。
【００１２】
ＳＩＴが電圧駆動型であるのに対して、ＢＳＩＴは電流駆動型となるため、駆動電力が大きくなる。また、ターンオフの際に、少数キャリアの蓄積のために、ターンオフ時間やターンオフ損失が増加するという問題がある。
【００１３】
【課題を解決するための手段】
上記問題を解決するために、本発明では、ＳＩＴの順方向導通時に、ゲート領域とドリフト領域からなるｐｎ接合のビルトイン電圧の値よりも小さな値の順バイアス電圧をゲート・ソース間に印加する。
【００１４】
ゲート・ソース間に順バイアスを加えることにより、第一導電型ドリフト領域と第二導電型ゲート領域との接合に生ずる空乏層の幅が狭くなるため導通面積が広くなり、順方向導通時のオン電圧を低減することができる。また、このゲート順バイアスをビルトイン電圧よりも小さくすることで、ゲート領域からドレイン領域へ少数キャリアは注入されず、ゲート・ソース間には空乏層の容量分の電流しか流れないため、駆動電力を低く抑えられる。さらに、ＳＩＴ内に少数キャリアが蓄積されないので、ターンオフ時間やターンオフ損失が増大しない。すなわち、ユニポーラ素子の特質である高速スイッチング性能が失われることがない。
【００１５】
【発明の実施の形態】
図１は本発明の一実施例であるＳｉＣ−ＳＩＴのゲート駆動方法を示す。SITの接合構造は図２の従来例と同様であるが、半導体材料として単結晶ＳｉＣが用いられている。本実施例のＳＩＴは、１０Ｖ以上の大きさのゲート逆バイアス電圧が与えられるときに、９００Ｖ級の耐圧を有する。さらに、本ＳＩＴにおいて、ゲート電極とソース電極の間のビルトイン電圧すなわちゲート領域とドリフト領域の間のｐｎ接合のビルトイン電圧は約２.７Ｖ である。
【００１６】
図１に示すように、ドレイン電極が主電源の一端に接続されるとともに、ソース電極が同じ主電源の他端に接続される。ゲート電極及びソース電極はゲート駆動回路に接続され、これらの電極間にゲート電圧ＶG が与えられる。ゲート電極とソース電極の間は、ＶG が正の値の場合には順方向にバイアスされ、ＶG が負の値の場合には逆方向にバイアスされる。
【００１７】
本実施例においては、時刻が０〜１０μsec の範囲ではＶG を−２０Ｖとして、ＳＩＴをオフ状態にしている。このとき、ＳＩＴは、その耐圧に等しい９００Ｖまでの主電源電圧を阻止することができる。次に、時刻１０〜１１μsec の範囲では、ＶG を−２０Ｖから２.５Ｖ まで変化させる。ゲート電極とソース電極の間のバイアス方向が逆バイアスから順バイアスへ変わるので、ＳＩＴはターンオンする。次に、時刻１１〜２０μsec の範囲では、ＶG が０Ｖよりも大きくかつビルトイン電圧よりも小さな値に設定される。本実施例では、ビルトイン電圧が２.７Ｖ であるため、ＶG は２.５Ｖ に設定されている。このとき、ＳＩＴはオン状態を維持する。そして、ゲート電極とソース電極の間が順方向にバイアスされているため、後述する理由によりオン電圧が低くなる。次に、時刻２０〜  ２１μsec の範囲では、ＶG を２.５Ｖ から−２０Ｖまで変化させる。ゲート電極とソース電極の間のバイアス方向が順バイアスから逆バイアスへ変わるので、ＳＩＴはターンオフする。このとき、ターンオフ前のオン状態においてＶG の大きさがビルトイン電圧よりも小さいので、ＳＩＴの内部において、ゲート領域からドリフト領域へ少数キャリアがほとんど注入されない。このため、ＳＩＴのターンオフ時間やターンオフ損失が低減する。時刻２１μsec 以降は、上記のようなＶG の変化が繰り返される。
【００１８】
図３は、上記の実施例における順方向バイアス時のゲート電圧ＶG と、電流密度ＪＦが４００Ａ／cm2 でのオン電圧Ｖon及びターンオフ損失Ｅrrとの関係を示す。ＶG の範囲が０Ｖから２.５Ｖ までは、ＶG の増加に伴い、オン電圧Ｖonは１.２Ｖから０.５Ｖへ急激に低下する。しかし、ＶG が２.５Ｖから５.０Ｖまではほとんど違いが見られず、飽和特性を示す。一方、ターンオフ損失Ｅrrについては、ＶG が２.５Ｖ付近から急激に増加する。
【００１９】
ＶG の増加に伴い、オン電圧が低下する理由について説明する。図１の実施例において、ビルトイン電圧は約２.７Ｖ であることから、ＶG が０〜２.５Ｖ ではゲート領域からドリフト領域への少数キャリアの注入はほとんど起こらない。すなわち、伝導度変調はオン電圧低下の要因とはなり難い。本発明者の検討結果によれば、オン電圧低下の要因は、図１のＳＩＴのチャネル部Ｘ−Ｘ′においてゲート領域から広がる空乏層がＶG によって狭くなり、チャネル部のポテンシャル障壁が低下して導通面積が広がることである。以下、本発明者の検討結果を詳述する。
【００２０】
図４は、図１のチャネル部Ｘ−Ｘ′方向に沿った電子に対するポテンシャル障壁の分布を示す。比較のために、図２のＳｉ（シリコン）−ＳＩＴの場合についてもポテンシャル障壁の分布を示す。なお、ＶG は０Ｖすなわちノンバイアス状態である。
【００２１】
図４において、Ｓｉ及びＳｉＣの場合のビルトイン電圧は、それぞれ約０.７Ｖ及び約２.７Ｖ である。よって、シリコンに比べて、ＳｉＣのポテンシャル障壁は約４倍高いことになる。またビルトイン電圧とノンバイアス状態での空乏層幅Ｗの関係は式（１）で表すことができる。
【００２２】
【数１】
0003655049.tif 000002
【００２３】
ここで、εは誘電率、Ｖbiはビルトイン電圧、ｑは電子の単位電荷量、Ｎd はドリフト領域の不純物濃度である。ＳｉＣのビルトイン電圧はシリコンの約４倍となることから、εとＮd が同じ場合、ＳｉＣの空乏層はシリコンより約２倍広いことになる。ゲート電極とソース電極間を順方向にバイアスすることは、このような広い空乏層を狭めることにより、ポテンシャル障壁を低下させ導通面積を広げることに相当する。
【００２４】
図４より明らかなように、シリコンではノンバイアス状態でのポテンシャル障壁がもともと低いため、ゲート電極とソース電極間を順方向にバイアスしてポテンシャル障壁を下げてもその効果は小さい。一方、ＳｉＣではノンバイアス状態でもポテンシャル障壁が高いので、ポテンシャル障壁を下げて、導通面積を増やすことの効果が大きい。
【００２５】
他方、図３において、ＶG が２.７Ｖ 付近からターンオフ損失が急激に増加する理由は次のとおりである。ＶG がビルトイン電圧を越えると、ドリフト領域にゲート領域から少数キャリアであるホールが注入される。このホールがターンオフ時に残留キャリアとなるため、Ｅrrが増える。
【００２６】
上述したように、図１の実施例においては、ターンオフ前のオン状態において、ゲート電極とソース電極の間を順方向にバイアスするようなゲート電圧ＶG を与え、さらにＶG の値を０Ｖよりも大きくかつビルトイン電圧よりも小さくすることにより、ＳＩＴのオン電圧をノンバイアス状態よりも低減できることに加え、ターンオフスイッチング時に発生する損失も低減できる。
【００２７】
図５は、ビルトイン電圧Ｖbiと、ゲート電極とソース電極の間を順方向にバイアスするようにゲート電圧ＶG を与えるときのオン電圧の減少幅ΔＶF の関係を示す。ここで、ΔＶF はノンバイアス状態のオン電圧とゲート順バイアス状態のオン電圧の差である。ＶG の値はＶbiの９０％に設定されている。また、ＳＩＴの接合構造は図２と同様であり、ゲート深さＸj は２μｍ、チャネル幅Ｗchは  １.０μｍ 、ドリフト領域厚さＬn は８μｍ、ドリフト領域の不純物濃度Ｎd は１.５３×１０16／cm3 である。Ｖbiが２.０Ｖまでは、ゲート順バイアスの効果は僅かである。一方、Ｖbiが２.０Ｖ程度を越えると、オン電圧の低減幅ΔＶF が大きくなる。
【００２８】
図５において、Ｖbiが２.０Ｖ を越えるＳＩＴでゲート順バイアスがオン電圧の低減に有効な理由について、図６〜図８により説明する。なお、各図において、ＳＩＴの接合構造は、図５と同様である。
【００２９】
図６は、シリコンなどのビルトイン電圧Ｖbiが小さい半導体材料のＳＩＴにおいて、ゲート電極とソース電極の間がノンバイアス状態での空乏層２８の広がりを示す。ゲート領域１３とドリフト領域１２の接合からドリフト領域１２に伸びる空乏層により、導通時にチャネル部において電流が流れる領域の幅Ｗcurrent が狭くなっているが、チャネル部において空乏層が生じない領域が残っている。このため、ゲート電極とソース電極の間がノンバイアス状態でも比較的電流が流れやすい。従って、ゲート電極とソース電極の間を順方向にバイアスする場合、オン電圧の低減効果はあるものの著しいものではない。
【００３０】
他方、ＳｉＣなどＳｉよりもＶbiが大きな半導体材料のＳＩＴでは、チャネル部において空乏層が生じる領域がシリコンの場合よりも広くなる。このため、図７のようにＷcurrent は０になる。すなわち、チャネル部において空乏層がピンチオフしている。このとき、ゲート電極とソース電極の間がノンバイアス状態では、チャネル部全体において電子のポテンシャル障壁が高くなるため、ソース電極とドレイン電極間に電源電圧を加えても電流が流れにくい。このため、オン電圧が非常に高くなる。このような状態で、ゲート電極とソース電極の間をわずかに順方向にバイアスすると、Ｗcurrent が０よりもおおきくなるので、図６の場合と同様の状態になり急にオン電圧が低減する。
【００３１】
図８は、ビルトイン電圧ＶbiとＷcurrent(チャネルの導通幅）の関係を示す。Ｖbiが大きくなるにつれて、Ｗcurrent は減少する。Ｖbiが２Ｖを越えると    Ｗcurrentは０μｍ になる。このときのＳＩＴの内部は図７のような状態、すなわちゲート順バイアスの効果が顕著に表れる状態になる。
【００３２】
図６〜図８の説明から明らかなように、本発明の効果は、ゲートノンバイアス状態でビルトイン電圧Ｖbiによりチャネル領域において空乏層がピンチオフするようなＳＩＴにおいて特に顕著である。従って、本発明は、特にエネルギーバンドギャツプの大きな半導体材料によって製作されるＳＩＴにおいて、効果が大きい。
【００３３】
図９はバンドギャップＥg とビルトイン電圧Ｖbiの関係を示す。Ｅg とＶbiについては、式（２），式（３）の関係が知られている。
【００３４】
【数２】
0003655049.tif 000003
【００３５】
ここで、ｎi は真性キャリア濃度、Ｎc は導電帯の状態密度、Ｎv は価電子帯の状態密度、Ｅg はバンドギャップ、ｋはボルツマン定数、Ｔは絶対温度である。
【００３６】
【数３】
0003655049.tif 000004
【００３７】
ここで、ｑは電子の電荷、ＮA はアクセプタ濃度、ＮD はドナー濃度である。図９は、これらの関係から求めたものであり、Ｅg が大きい半導体材料ほどＶbiが大きいことを示す。前述したように、Ｖbiが２Ｖを越える場合には本発明の効果が大きい。従って、図９より、バンドギャップＥg は２.４ｅＶ を越える半導体材料を用いてＳＩＴを製作した場合、本発明の効果が特に大きくなる。具体的な半導体材料として、ＳｉＣ（Ｅg ：３.０ｅＶ），窒化ガリウムＧａＮ(Ｅg ：３.４ｅＶ），硫化亜鉛ＺｎＳ(Ｅg ：３.７ｅＶ），ダイアモンド（Ｅg ：５.５ｅＶ）などがある。
【００３８】
図５で述べたようなオン電圧の減少幅ΔＶF とビルトイン電圧Ｖbiの関係は、実際にはチャネル深さＸj ，チャネル幅Ｗch，ドリフト層濃度Ｎd によっても変化する。そこで、図１０に、Ｘj が０.５〜５.０μｍ，Ｗchが０.２〜５.０μｍ，Ｎd が５×１０14〜５×１０16cm-2の範囲で変化したときの、ΔＶF とＶbiの関係を示す。塗りつぶした部分が上記条件範囲での、ΔＶF の範囲である。この図から、ビルトイン電圧が１.１２Ｖ 以上、すなわちシリコン以上のバンドギャップを持つ半導体材料に対して、本発明のゲート駆動方法が有効であることがわかる。
【００３９】
図１１は本発明の実施例であるＳＩＴのゲート駆動回路を示す。本駆動回路は、直流電源８８と、直流電源８８の正極端子にコレクタ端子が接続されるＮＰＮトランジスタ８５と、ＮＰＮトランジスタ８５のエミッタ端子に一方の端子が接続される抵抗８４とを備える。抵抗８４の他方の端子がＳＩＴ８１のゲート端子に接続され、かつ直流電源８８の負極端子がＳＩＴ８１のソース端子に接続される。ＳＩＴのゲート・ソース間には、ツェナーダイオード８２が接続される。ここで、ツェナーダイオード８２のカソード及びアノードは、それぞれＳＩＴのゲート端子及びソース端子に接続される。ツェナーダイオード８２のツェナー電圧は、ＳＩＴのゲート・ソース間のビルトイン電圧の値以下にする。
【００４０】
図１１において、入力端子８９にオン指令信号が与えられると、ＮＰＮトランジタ８５がオンして、抵抗８４を介し直流電源８８からＳＩＴのゲート・ソース間に順バイアスオンゲート電圧が与えられる。このとき、ツェナーダイオード ８２により、ＳＩＴのゲート・ソース間に与えられるオンゲート電圧は、ビルトイン電圧以下の値になり、図１の駆動方法と同じ効果を生じる。なお、本実施例においては、逆バイアスオフゲート電圧を与える回路は省略されている。
【００４１】
図１２は本発明によるＳＩＴのゲート駆動回路の他の実施例を示す。図１１のツェナーダイオード８２がダイオード９１に置き換わっている。ダイオード９１以外の回路構成およびその動作は、図１２と同様である。但し、ダイオード９１のカソードはＳＩＴのソース端子に接続され、ダイオード９１のアノードはSITのゲートに接続される。ダイオード９１のビルトイン電圧はＳＩＴのゲート・ソース間のビルトイン電圧以下にする。これにより、ＳＩＴのゲート・ソース間に与えられるオンゲート電圧は、ビルトイン電圧以下の値になり、図１の駆動方法と同じ効果を生じる。なお、本実施例において、ＳＩＴ８１とダイオード９１の半導体材料を同一の材料にすると、温度変化によってビルトイン電圧が変化しても、ＳＩＴ８１のビルトイン電圧とダイオード９１のビルトイン電圧の大小関係は維持される。従って、温度変化に対するＳＩＴの動作安定性が良好になる。
【００４２】
図１３は、本発明によるＳＩＴの駆動方法の他の実施例を示す。ゲート電圧  ＶG は、ターンオン用ゲートパルスとターンオフ用ゲートパルスが交互に繰り返されるが、図１３は、主にターンオン用のゲートパルス１個を示すものである。図１３のＡにおいては、ターンオン用ゲートパルスの最大電圧はＳＩＴのゲート・ソース間ビルトイン電圧Ｖbiよりも小さいが、ターンオン及びターンオフ時にステップ状にＶG が上昇及び下降する。これにより、ターンオン及びターンオフ時にＳＩＴのインピーダンスが急激に変化せず緩やかに変化する。従って、回路の寄生インダクタンスや負荷のインダクタンスに過渡的に過電圧が発生することを防止できる。なお、ＶG のステップ状変化の段数および各ステップの電圧値は、適宜選択できる。
【００４３】
図１３のＢにおいては、ターンオン後一定期間すなわちＳＩＴのオン定常状態においてはＶG の値をＶbiよりも大きくし、ＳＩＴのゲート領域からドリフト領域へキャリアを注入してオン電圧を十分に低減する。さらに、ターンオフ用ゲートパルスへ移行する直前の一定期間、ＶG の値をＶbiよりも小さい値に保つ。これにより、ターンオフ用ゲートパルスが与えられるときには、ＳＩＴ内部の蓄積キャリアが減少しているので、ターンオフ損失が低減できる。
【００４４】
図１４は本発明による電力用ＳＩＴインバータ装置の実施例である。本インバータ装置は、一対の直流端子１２１及び１２２、並びに交流の相数に等しい３個の交流端子１３１〜１３３を備え、直流端子に直流電源を接続し、SIT101〜106をスイッチングすることにより、直流電力を交流電力に変換して交流端子に出力する。なお、SIT101〜106 にはそれぞれフライホイルダイオード１１１〜１１６が逆並列に接続される。直流端子間には、直列接続されたＳＩＴの組１０１と  １０２，１０３と１０４，１０５と１０６の各両端が接続される。各ＳＩＴの組における２個のＳＩＴの直列接続点からは交流端子Ｂ１〜Ｂ３が取り出される。図１４では省略されているが、SIT101〜106 は本発明による駆動方法または駆動回路によってスイッチング制御される。本発明の駆動方法または駆動回路を実施すれば、ＳＩＴインバータ装置の電力損失が小さくなる。
【００４５】
図１５は、整流装置（ＡＣ／ＤＣコンバータ）を、ＳＩＴのスイッチングによる同期整流回路で構成する場合のＳＩＴの順方向特性と、ＳＩＴと同じ耐圧を有するｐｎ接合ダイオードによる整流回路により構成する場合のｐｎ接合ダイオードの順方向特性を示す。ここで、ＳＩＴとｐｎ接合ダイオードの半導体材料はともにＳｉＣである。また、ＳＩＴは本発明による駆動方法または駆動回路により駆動される。図１５に示すように、ＳｉＣのｐｎ接合ダイオードは、電流が流れ始めてからのオン電圧ＶF の増加は少ないが、ビルトイン電圧Ｖbiが約２.７Ｖと大きいためにオン電圧の絶対値が大きくなる。このため、ＳｉＣのｐｎ接合ダイオードにより整流装置を構成すると、装置の電力損失が大きくなる。一方、本発明によれば、ＳＩＴの電力損失が低減でき、かつＳＩＴ内部の電流パスはｐｎ接合を通らないので、図１４に示すように順方向特性にＶbiの影響は現れない。従って、低損失の整流装置を実現できる。
【００４６】
【発明の効果】
以上説明したように、本発明によれば、ＳＩＴを低オン電圧かつ低スイッチング損失で駆動することができる。さらに、本発明によれば、ＳＩＴを用いる電力変換装置の電力損失が低減され、装置を小型化できる。
【図面の簡単な説明】
【図１】本発明の１実施例であるＳＩＴのゲート駆動方法。
【図２】ＳＩＴの断面構造図。
【図３】ゲート順バイアスと、オン電圧及びターンオフ損失の関係。
【図４】チャネル部におけるポテンシャル分布。
【図５】ビルトイン電圧とオン電圧低減幅の関係。
【図６】Ｖbiが小さな半導体材料で製作されるＳＩＴのゲートノンバイアス状態での断面図。
【図７】 Ｖbiが大きな半導体材料で製作されるＳＩＴのゲートノンバイアス状態での断面図。
【図８】ビルトイン電圧と導通幅の関係。
【図９】バンドギャップとビルトイン電圧の関係。
【図１０】チャネル幅，チャネル深さ，ドリフト層キャリア濃度を変えたときのビルトイン電圧とオン電圧低減幅の関係。
【図１１】本発明によるＳＩＴの駆動回路の１実施例。
【図１２】本発明によるＳＩＴの駆動回路の他の実施例。
【図１３】本発明による駆動方法の他の実施例。
【図１４】本発明の実施例であるＳＩＴインバータ装置の主回路。
【図１５】ＳｉＣ−ＳＩＴを同期整流回路に用いた場合の順方向特性。
【符号の説明】
１０…半導体基板、１１…ドレイン領域、１２…ドリフト領域、１３…ゲート領域、１４…ソース領域、２５…ドレイン電極、２６…ゲート電極、２７…ソース電極、２８…空乏層、８１…静電誘導トランジスタ、８２…ツェナーダイオード、８４…抵抗、８５…ＮＰＮトランジスタ、８８…直流電源、８９…入力端子、９１…ダイオード、１０１〜１０６…静電誘導トランジスタ、１１１〜１１６…フライホイールダイオード、１２１〜１２２…直流端子、１３１〜１３３…交流端子。
【図１】
0003655049.tif 000005
【図２】
0003655049.tif 000006
【図３】
0003655049.tif 000007
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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