(57)【特許請求の範囲】
【請求項１】
出力段にＣＭＯＳ回路を有し、複数の表示素子が接続されたラインを前記ＣＭＯＳ回路が駆動する表示素子駆動回路において、
前記ＣＭＯＳ回路は、Ｐチャネルの第１のトランジスタとＮチャネルの第２のトランジスタと、これら第１および第２のトランジスタを駆動する駆動回路とを備え、前記駆動回路が前記第１のトランジスタの第１のゲート入力容量を利用する第１の放電時定数と前記第２のトランジスタの第２のゲート入力容量を利用する第２の放電時定数を有する時定数回路を有し、前記時定数回路は、前記第１の放電時定数を決定するための、前記第１のゲートに接続される第１の抵抗と、前記第２の放電時定数を決定するための、前記第２のゲートに接続される第２の抵抗とを有し、前記第１および第２の抵抗は、前記第１の抵抗が前記第１のゲートと前記第２のゲートとの間に設けられることで直列に接続され、少なくとも前記第２の抵抗は、第３のトランジスタとして設けられてそのＯＮ抵抗が利用され、前記第１の放電時定数は、前記第１のゲート入力容量と前記第１の抵抗および前記第３のトランジスタのＯＮ抵抗との合成抵抗値により決定され、前記第２の放電時定数は、前記第２のゲート入力容量と前記第３のトランジスタのＯＮ抵抗の抵抗値とにより決定され、前記第１の放電時定数は、前記第２の放電時定数の１５倍かそれ以上であって、前記駆動回路は、所定の論理信号を受けたときに前記第３のトランジスタがＯＮすることで前記第２トランジスタをＯＦＦにしてから前記第１のトランジスタＯＮし、前記所定の論理信号は、ハイレベルおよびロウレベルのいずれか一方の信号である表示素子駆動回路。
【請求項２】
前記第３のトランジスタは前記第２のゲートと基準電位ラインとの間に設けられている請求項１記載の表示素子駆動回路。
【請求項３】
前記時定数回路は、さらに前記第１のトランジスタの第１のゲート入力容量を利用する第１の充電時定数と前記第２のトランジスタの第２のゲート入力容量を利用する第２の充電時定数を有し、前記第１の充電時定数を決定するための、前記第１のゲートに接続される第３の抵抗と、前記第２の充電時定数を決定するための、前記第２のゲートに接続される第４の抵抗とを有し、前記第３および第４の抵抗は、前記第４の抵抗が前記第１のゲートと前記第２のゲートとの間に設けられることで直列に接続され、少なくとも前記第３の抵抗は、第４のトランジスタとして設けられてそのＯＮ抵抗が利用され、前記第２の充電時定数は、前記第１の充電時定数の１５倍かそれ以上であって、前記駆動回路は、所定の論理信号が前記ハイレベルおよび前記ロウレベルのいずれか一方の信号であるときに他方のレベルの前記論理信号を受けたときに前記第４のトランジスタがＯＮすることで前記第１トランジスタをＯＦＦにしてから前記第２のトランジスタＯＮする請求項１記載の表示素子駆動回路。
【請求項４】
前記第３のトランジスタは前記第２のゲートと基準電位ラインとの間に設けられ、前記第４のトランジスタは前記第１のゲートと電源ラインとの間に設けられ、前記第４の抵抗は、第５のトランジスタとして設けられてそのＯＮ抵抗が利用され、前記第５のトランジスタは、前記第４のトランジスタとともにＯＮにされる請求項３記載の表示素子駆動回路。
【請求項５】
前記所定の論理信号は前記ハイレベルであり、前記ハイレベルの信号を受けて前記第３のトランジスタがＯＮにされて、前記ロウレベルの信号を受けて前記第４のトランジスタがＯＮにされてる請求項４記載の表示素子駆動回路。
【請求項６】
前記第３のトランジスタは前記第２のゲートと基準電位ラインとの間に設けられ、前記第４のトランジスタは前記第１のゲートと電源ラインとの間に設けられ、前記第１の抵抗は、第５のトランジスタとして設けられてそのＯＮ抵抗が利用され、前記第５のトランジスタは、前記第３のトランジスタとともにＯＮにされる請求項３記載の表示素子駆動回路。
【請求項７】
前記第３のトランジスタに接続されている側の前記第１の抵抗の一端が前記第２のトランジスタのゲートに接続され、前記第１の抵抗の他端が前記第１のトランジスタのゲートに接続されかつ前記第４のトランジスタに接続され、前記第５のトランジスタが前記第１の抵抗に並列に設けられている請求項６記載の表示素子駆動回路。
【請求項８】
前記第３のトランジスタはＮチャネルトランジスタであり、前記第４のトランジスタはＰチャネルトランジスタであり、前記第１の抵抗の一端が前記第３のトランジスタを介して接地され、前記第１の抵抗の他端が前記第４のトランジスタを介して前記電源ラインに接続され、第５のトランジスタが前記ハイレベルおよびロウレベルのいずれか一方を受けてＯＮになり、いずれか他方を受けてＯＦＦになる請求項７記載の表示素子駆動回路。
【請求項９】
出力段にＣＭＯＳ回路を有し、複数の表示素子が接続されたラインを前記ＣＭＯＳ回路が駆動する表示素子駆動回路において、
前記ＣＭＯＳ回路は、Ｐチャネルの第１のトランジスタとＮチャネルの第２のトランジスタと、これら第１および第２のトランジスタを駆動する駆動回路とを備え、前記駆動回路が前記第１のトランジスタの第１のゲート入力容量を利用する第１の時定数と前記第２のトランジスタの第２のゲート入力容量を利用する第２の時定数を有する時定数回路を有し、前記駆動回路が所定の論理信号を受けたときに前記第１および第２トランジスタのいずれか一方をＯＦＦにしてから前記第１および第２のトランジスタのいずれか他方をＯＮするように前記第１の時定数および前記第２の時定数のいずれか一方がいずれか他方に対して選択され、
前記駆動回路は、所定の論理信号を受けたときに前記第２トランジスタをＯＦＦにしてから前記第１のトランジスタＯＮするものであり、前記第１の時定数は、前記第２の時定数の１５倍かそれ以上であって、前記所定の論理信号は、ハイレベルおよびロウレベルのいずれか一方の信号であり、前記時定数回路は、前記第１の時定数を決定するための、前記第１のゲート入力容量に結合される第１の抵抗と、前記第２の時定数を決定するための、前記第２のゲート入力容量に結合される第２の抵抗とを有し、
前記表示素子は、有機ＥＬ素子であって、前記表示素子が接続されたラインは、前記有機ＥＬ素子の陰極側の端子が接続されるラインである表示素子駆動回路。
【請求項１０】
前記駆動回路は、電源ラインとグランド間にソース−ドレインが直列に接続された２個のＰチャネルトランジスタと、下流側の前記Ｐチャネルトランジスタのソースにドレインが接続された１個のＮチャネルトランジスタとを有し、前記Ｐチャネルトランジスタの前記電源ラインに接続されていない側のトランジスタに並列に前記第１の抵抗が接続され、前記第２の抵抗は、前記ＮチャネルトランジスタのＯＮ抵抗であり、前記第３の抵抗は、前記電源ライン側に接続された前記ＰチャネルトランジスタのＯＮ抵抗であり、前記第４の抵抗は、残りの前記ＰチャネルトランジスタのＯＮ抵抗である請求項３記載の表示素子駆動回路。
【請求項１１】
前記駆動回路は、電源ラインとグランド間にソース−ドレインが直列に接続された１個のＰチャネルトランジスタと、このＰチャネルトランジスタの下流にドレインとソースが直列に接続された２個のＮチャネルトランジスタとを有し、前記第１の抵抗は、前記Ｐチャネルトランジスタに接続された側のＮチャネルトランジスタのＯＮ抵抗であり、前記第２の抵抗は、残りの前記ＮチャネルトランジスタのＯＮ抵抗であり、前記第３の抵抗は、前記ＰチャネルトランジスタのＯＮ抵抗であり、前記第４の抵抗は、前記第１の抵抗に並列に設けられるものである請求項３記載の表示素子駆動回路。
【請求項１２】
出力段にＣＭＯＳ回路を有し、複数の表示素子が接続されたラインを前記ＣＭＯＳ回路が駆動する表示素子駆動回路において、
前記ＣＭＯＳ回路は、Ｐチャネルの第１のトランジスタとＮチャネルの第２のトランジスタと、これら第１および第２のトランジスタを駆動する駆動回路とを備え、前記駆動回路が前記第１のトランジスタの第１のゲート入力容量を利用する第１の充電時定数と前記第２のトランジスタの第２のゲート入力容量を利用する第２の充電時定数を有する時定数回路を有し、前記時定数回路は、前記第１の充電時定数を決定するための、前記第１のゲートに接続される第１の抵抗と、前記第２の充電時定数を決定するための、前記第２のゲートに接続される第２の抵抗とを有し、前記第１および第２の抵抗は、前記第２の抵抗が前記第１のゲートと前記第２のゲートとの間に設けられることで直列に接続され、少なくとも前記第１の抵抗は、第３のトランジスタとして設けられてそのＯＮ抵抗が利用され、前記第１の充電時定数は、前記第１のゲート入力容量と前記第３のトランジスタのＯＮ抵抗の抵抗値とにより決定され、前記第２の充電時定数は、前記第２のゲート入力容量と前記前記第３のトランジスタのＯＮ抵抗と第２の抵抗との合成抵抗値により決定され、前記第１の充電時定数は、前記第２の充電時定数の１／１５かそれ以下であって、前記駆動回路は、所定の論理信号を受けたときに前記第３のトランジスタがＯＮすることで前記第１トランジスタをＯＦＦにしてから前記第２のトランジスタＯＮし、前記所定の論理信号は、ハイレベルおよびロウレベルのいずれか一方の信号である表示素子駆動回路。
【請求項１３】
前記所定の論理信号は前記ロウレベルであり、前記ロウレベルの信号を受けて前記第３のトランジスタがＯＮにされる請求項１２記載の表示素子駆動回路。
【請求項１４】
請求項１〜１３のいずれかに１項記載された表示素子駆動回路を有する表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、表示素子駆動回路および表示装置に関し、詳しくは、有機ＥＬ素子を電流駆動する電流駆動回路のＣＭＯＳ出力段の貫通電流を抑制して消費電力を低減することができるような有機ＥＬ駆動回路および有機ＥＬ表示装置の改良に関する。
【０００２】
【従来の技術】
有機ＥＬ表示装置は、自発光による高輝度表示が可能であることから、小画面での表示に適し、携帯電話機、ＤＶＤプレーヤ、ＰＤＡ（携帯端末装置）等に搭載される次世代表示装置として現在注目されている。この有機ＥＬ表示装置には、液晶表示装置のように電圧駆動を行うと、輝度ばらつきが大きくなり、かつ、Ｒ（赤），Ｇ（緑），Ｂ（青）に感度差があることから制御が難しくなる問題点がある。
そこで、最近では、電流駆動のドライバを用いた有機ＥＬ表示装置が提案されている。例えば、特開平１０−１１２３９１号などでは、電流駆動により輝度ばらつきの問題を解決する技術が記載されている（特許文献１）。
【０００３】
携帯電話機用の有機ＥＬ表示装置の有機ＥＬ表示パネルでは、カラムラインの数が３９６個（１３２×３）の端子ピン、ローラインが１６２個のピンを持つものが提案され、カラムライン、ローラインの端子ピンはこれ以上に増加する傾向にある。
このような有機ＥＬ表示パネルの電流駆動回路の出力段は、アクディブマトリックス型でも単純マトリックス型のものでもピン対応に電流源の駆動回路、例えば、カレントミラー回路による出力回路が設けられている。そのドライブ段は、例えば、特願２００２−８２６６２号（特願２００１−８６９６７号と特願２００１−３９６２１９号の国内優先出願，対応ＵＳ出願１０，１０２，６７１号）のようにピン対応に多数の出力側トランジスタを有するパラレル駆動のカレントミラー回路（基準電流分配回路）を有していて、入力段となる手前の基準電流発生回路から基準電流を受けてピン対応に多数のミラー電流を発生することで基準電流をピン対応に分配して出力回路を駆動する。あるいはピン対応に分配されたこのミラー電流をさらにｋ倍（ｋは２以上の整数）の電流に増幅して出力回路を駆動する。そして、そのｋ倍電流増幅回路には、ピン対応にＤ／Ａ変換回路を設けたこの出願人の特願２００２−３３７１９号の出願がある。これは、カラム側のピン対応にＤ／Ａ変換回路が表示データを受けてこの表示データをピン対応にＡ／Ｄ変換してカラム方向の駆動電流を同時に生成する。
【０００４】
ところで、有機ＥＬ表示装置では、カラム側（有機ＥＬ素子の陽極側）の１ラインが電流吐出し側となり、ロー側（有機ＥＬ素子の陰極側）の１ラインが電流吸い込み側（シンク側）となって、ロー側の走査に応じてカラム側の電流駆動回路から駆動電流が有機ＥＬ素子（以下ＯＥＬ素子）の陽極側に出力される。ＯＥＬ素子の陰極側は、ＣＭＯＳのプッシュプル回路を介してグランドＧＮＤに接続され、前記の駆動電流をグランドへとシンクする。
ＯＥＬ素子は、容量性の素子であるので、このとき、駆動電流の一部を残留電荷として蓄積する。そのためマトリックス状にＯＥＬ素子を配置する表示装置にあっては、走査対象となっていない周囲のＯＥＬ素子から走査対象となっているＥＬ素子へ電荷が流れ込み、駆動対象でないＯＥＬ素子が発光し、あるいは駆動対象のＥＬ素子の輝度が変化して誤発光する問題がある。
ところで、マトリックス状に配置したＯＥＬ素子を電流駆動し、かつ、ＯＥＬ素子の陽極と陰極をグランドに落としてリセットするＥＬ素子の駆動回路が特許文献１として公知である。また、ＤＣ−ＤＣコンバータを用いてＯＥＬ素子を低消費電力で電流駆動する技術が特許文献２として公知である。
【０００５】
【特許文献１】
特開平９−２３２０７４号公報
【特許文献２】
特開２００１−１４３８６７号公報
【０００６】
図４は、一般的な有機ＥＬ表示パネルの概要を示す説明図である。１は、マトリックス状に配置されたＯＥＬ素子４を有する有機ＥＬ表示パネル、２は、カラム側の電流駆動回路、３は、ロー側の駆動回路、４は、ＯＥＬ素子であって、説明の都合上、コンデンサとして示してある。また、ロー側の駆動回路３のＣＭＯＳのプッシュプル回路はスイッチとして示してある。
有機ＥＬ表示パネル１にあっては、ＯＥＬ素子４の接合容量で決定された一定期間だけＯＥＬ素子４が駆動時点であらかじめ充電され、ＯＥＬ素子４の輝度を向上させ、輝度むらなどを防止している。そのために駆動する前にスイッチ回路ＳＷが一定期間ＯＮにされてＯＥＬ素子４の電荷が放電され、リセットされる。このリセットは、ロー側の駆動回路３の走査対象なるラインがロウレベル（Ｌｏｗレベル，以下“Ｌ”）になった初期の一定期間、スイッチ回路ＳＷをＯＮにしてカラム側の電流駆動回路２の出力が接続されている陽極側ライン（カラムライン）Ｘ1，Ｘ2，Ｘ3…をグランドＧＮＤへと落とすことで行われる。これによりＯＥＬ素子４の残留電荷が放電され、その後にカラム側の電流駆動回路２の出力電流がＯＥＬ素子４に加えられる。また、ロー側の駆動回路３においては走査対象以外のＯＥＬ素子４が逆バイアスされる。このようにしておかないと、走査対象のＯＥＬ素子４に流れ込む駆動電流が周囲のＯＥＬ素子４にも流れ込み、誤発光の原因になる。そのため、走査対象以外の陰極側ライン（ローライン）Ｙ1，Ｙ2，Ｙ3…は、ハイレベル（Ｈｉｇｈレベル，以下“Ｈ”）に固定される。
【０００７】
【発明が解決しようとする課題】
ロー側の駆動回路３のＣＭＯＳのプッシュプル回路は、図５に示すように、垂直方向の走査に応じて発生する“Ｌ”，“Ｈ”の０Ｖ，３Ｖ程度の電圧の論理信号（“Ｌ”，“Ｈ”あるいは“１”，“０”の論理値を持つ信号）をレベルシフタ５がゲート回路等（図示せず）を介して受ける。ここで、それが０Ｖ，２０Ｖ程度の高い電圧の論理信号にレベルシフトされる。レベルシフトされた“Ｈ”，“Ｌ”の論理信号は、出力回路６の入力段のインバータ７に入力される。そして、このインバータ７を介して高い電源ライン９（＋Ｖcc）の電圧（＝２０Ｖ）で動作するＣＭＯＳ出力段８を駆動する。なお、８ａは、ＣＭＯＳ出力段８の出力端子であり、ロー側の走査ラインＹiに接続されている。
この場合、上流側のＰチャネルトランジスタＴｒ1は、ＯＥＬ素子４を逆バイアスするので、そのＯＮ抵抗は、数百Ω程度と高く、ゲート−ソース間の寄生容量Ｃ1は小さい。
このゲート−ソース間の寄生容量あるいはゲート−サブストレート間の寄生容量はゲート入力容量として大きく影響する。そこで、以下では、ゲート入力容量としてこのゲート−ソース間の寄生容量を代表して取り上げて説明する。
【０００８】
一方、下流側のＮチャネルのトランジスタＴｒ2は、ローラインに多数接続されたＯＥＬ素子４から駆動電流を受けるので、その面積サイズが大きく、そのＯＮ抵抗は数Ωと小さい。その分、ゲート−ソース間の寄生容量Ｃ2も大きくなる。
下流側のトランジスタＴｒ2がこのような大きな寄生容量Ｃ2を持つと、このトランジスタＴｒ2がＯＮからＯＦＦへと移行する場合の過渡特性は、緩やかになり、上流側のトランジスタＴｒ1がＯＮしたときに電源ライン９からトランジスタＴｒ1，ＯＦＦするトランジスタＴｒ2を通して貫通電流がグランドＧＮＤへと流れる問題がある。
このときの電源ライン９の電源電圧は、２０Ｖ程度と高いので数十ｍＡという大きな電流が流れ、それが消費電力の増加につながり、ドライバＩＣを破壊する危険性もある。
トランジスタＴｒ1とトランジスタＴｒ2とのサイズ比（ゲート，ソースの面積比）が大きく相違するロー側の駆動回路３では、トランジスタＴｒ2の寄生容量Ｃ2が大きいので、抵抗等やバイパス回路を設ける一般的な貫通電流対策では効果が薄い。
この発明の目的は、このような従来技術の問題点を解決するものであって、電流駆動回路のＣＭＯＳ出力段の貫通電流を抑制して消費電力を低減することができる表示素子駆動回路および表示装置を提供することにある。
【０００９】
【課題を解決するための手段】
このような目的を達成するためのこの発明の表示素子駆動回路および表示装置の特徴は、出力段にＣＭＯＳ回路を有し、複数の表示素子が接続されたラインを前記ＣＭＯＳ回路が駆動する表示素子駆動回路において、
前記ＣＭＯＳ回路は、Ｐチャネルの第１のトランジスタとＮチャネルの第２のトランジスタと、これら第１および第２のトランジスタを駆動する駆動回路とを備え、前記駆動回路が前記第１のトランジスタの第１のゲート入力容量（ゲート−ソース間の寄生容量）を利用する第１の放電時定数と前記第２のトランジスタの第２のゲート入力容量（ゲート−ソース間の寄生容量）を利用する第２の放電時定数を有する時定数回路を有している。
そして、時定数回路は、第１の放電時定数を決定するための、第１のゲートに接続される第１の抵抗と、第２の放電時定数を決定するための、第２のゲートに接続される第２の抵抗とを有し、第１および第２の抵抗は、第１の抵抗が第１のゲートと第２のゲートとの間に設けられることで直列に接続され、少なくとも第２の抵抗は、第３のトランジスタとして設けられてそのＯＮ抵抗が利用され、第１の放電時定数は、第１のゲート入力容量と第１の抵抗および第３のトランジスタのＯＮ抵抗との合成抵抗値により決定され、第２の放電時定数は、第２のゲート入力容量と第３のトランジスタのＯＮ抵抗の抵抗値とにより決定され、第１の放電時定数は、第２の放電時定数の１５倍かそれ以上であって、駆動回路は、所定の論理信号を受けたときに第３のトランジスタがＯＮすることで第２トランジスタをＯＦＦにしてから第１のトランジスタＯＮし、所定の論理信号は、“Ｈ”および“Ｌ”のいずれか一方の信号である。
【００１０】
【発明の実施の形態】
ところで、第１および第２のトランジスタの動作においてそのＯＮ／ＯＦＦは、それぞれのトランジスタのゲート閾値との関係において決定される。そこで、この発明にあっては、第１および第２のトランジスタのゲート入力容量（ゲート−ソース間の寄生容量）を利用して、ＣＭＯＳ回路を駆動する駆動回路が“Ｈ”あるいは“Ｌ”いずれかの一方の論理信号を受けてＣＭＯＳ回路の出力に“Ｈ”の出力を発生する場合に、第１および第２の時定数を有する時定数回路を介して第２の時定数に応じて第２のトランジスタをＯＦＦに駆動し、第１の時定数に応じて第１のトランジスタをＯＮに駆動することにより第２トランジスタをＯＦＦさせてから第１のトランジスタＯＮさせる。第２のトランジスタを先にＯＦＦさせることにより、“Ｈ”出力の際にＣＭＯＳ回路において電源側からグランドＧＮＤ側に貫通電流が流れるのを阻止することができる。
これとは逆に、この発明では、前記第１トランジスタをＯＦＦにしてから前記第２のトランジスタＯＮするように、前記第１の時定数および前記第２の時定数のいずれか一方を、いずれか他方に対して選択することで、第１トランジスタをＯＦＦさせてから第２のトランジスタＯＮさせる。ことにより、“Ｌ”出力の際にＣＭＯＳ回路において電源側からグランドＧＮＤ側に貫通電流が流れるのを同様に阻止することができる。
【００１１】
なお、前記の時定数回路にさらに第３、第４の時定数を持たせる回路を設けて、ＣＭＯＳ回路を駆動する駆動回路が“Ｈ”あるいは“Ｌ”のいずれか他方の論理信号を受けてＣＭＯＳ回路の出力に“Ｌ”の出力を発生する場合にも、第３の時定数に応じて第１トランジスタをＯＦＦに駆動し、第４の時定数に応じて第２トランジスタをＯＮに駆動することにより第１トランジスタを先にＯＦＦさせてから第２のトランジスタＯＮさせる。第１トランジスタを先にＯＦＦさせることによりこのときにもＣＭＯＳ回路において電源側からグランドＧＮＤ側に貫通電流が流れるのを阻止することができる。
その結果、ＣＭＯＳ回路の駆動時、特に、ＣＭＯＳ回路から“Ｈ”を出力する時には、そのときの貫通電流が流れない分、消費電力を低減することができる表示素子駆動回路および表示装置を容易に実現できる。
【００１２】
【実施例】
図１は、この発明のＥＬ駆動回路を適用した一実施例のシフトレジスタを有するロー側の電流駆動回路を中心とするブロック図、図２は、時間差駆動回路のＣＭＯＳ出力段の駆動動作の説明図、そして図３は、電流駆動回路の他の実施例のブロック図である。
図１において、１０は、ロー側走査回路であって、シフトレジスタ１１と、このシフトレジスタ１１の各段からの出力を受けて動作する電流駆動回路１２，１２，…とから構成されている。
シフトレジスタ１１は、コントローラ１３に制御され、垂直走査のための１ビットのデータを受ける。各電流駆動回路１２，１２，…は、ロー側のラインＹ1，Ｙ2，…に対応してライン数分、設けられていて、これら電流駆動回路１２，１２，…により対応するロー側のラインＹ1，Ｙ2，…Ｙi-1，Ｙi，…が電流駆動される。なお、図１では、ロー側のラインＹi-1，Ｙi，に接続される電流駆動回路１２のみ図示し、そのうちロー側のラインＹiの電流駆動回路１２についてのみ、その内部回路をしていてある。
【００１３】
電流駆動回路１２は、コントローラ１３から放電パルス信号Ｐｄを受け、さらにシフトレジスタ１１の出力を受けるゲート回路１２１と、このゲート回路１２１の“Ｈ”，“Ｌ”の出力をレベルシフトするレベルシフタ１２２、そしてレベルシフタ１２２から“Ｈ”、“Ｌ”の信号を受ける出力回路１２３とからなる。出力回路１２３は、入力段に時間差駆動回路（時定数回路）１２４と、この時間差駆動回路１２４により駆動されるＣＭＯＳ出力段１２５とからなり、時間差駆動回路１２４の駆動によりＣＭＯＳ出力段１２５の下流側のＮチャネルトランジスタＴｒ2のＯＦＦ駆動と上流側のＰチャネルトランジスタＴｒ1のＯＮ駆動とに時間差を発生させる。これにより電流駆動回路１２が“Ｈ”を出力する際に貫通電流がグランドＧＮＤへと流れるのを阻止する。
なお、レベルシフタ１２２は、図５のレベルシフタ５に対応する回路であり、ＣＭＯＳ出力段１２５は、図５のＣＭＯＳ出力段８に対応する回路である。そして、１２５ａは、ＣＭＯＳ出力段１２５の出力端子であり、出力端子８ａに対応している。
【００１４】
時間差駆動回路１２４は、出力端子１２５ａに“Ｈ”出力を発生するときには、出力端子１２５ａの出力が“Ｌ”から“Ｈ”に変化する。このときにトランジスタＴｒ1，Ｔｒ2を異なる時定数の回路を介して駆動することで、トランジスタＴｒ2をＯＦＦさせてからトランジスタＴｒ1をＯＮさせる駆動信号を出力する。これによりトランジスタのＯＮ／ＯＦＦに時間差を持たせる。
逆に、出力端子１２５ａに“Ｌ”出力を発生するときには、出力端子１２５ａの出力が“Ｈ”から“Ｌ”に変化する。このときにもトランジスタＴｒ1，Ｔｒ2を異なる時定数の回路を介して駆動することで、トランジスタＴｒ1をＯＦＦさせてからトランジスタＴｒ2をＯＮさせる駆動信号を出力する。これらトランジスタのＯＮ／ＯＦＦに時間差を持たせる。
【００１５】
図２は、この時間差駆動回路１２４の駆動動作の説明図である。
トランジスタＴｒ1がＯＮ／ＯＦＦするゲートの閾値電圧ＶTH1を０．８５Ｖとし、トランジスタＴｒ2がＯＮ／ＯＦＦするゲートの閾値電圧ＶTH2を０．６０Ｖとした場合に、ゲート入力電圧が“Ｈ”から“Ｌ”に変化するとき（出力端子１２５ａに“Ｈ”を出力するとき）のトランジスタＴｒ１側の時定数をトランジスタＴｒ2に対して１８倍〜２０倍程度に採ると、トランジスタＴｒ1，Ｔｒ2のＯＮ／ＯＦＦの時間差として、図２に示すように、μsecオーダの時間差Ｔを持たせることができる。なお、図２中、グラフＡは、トランジスタＴｒ1のゲートを駆動する信号の電圧波形であり、グラフＢは、トランジスタＴｒ2のゲートを駆動する信号の電圧波形である。グラフＢの放電時定数は、グラフＡの放電時定数よりも１／１８より小さい。
【００１６】
その具体的な回路として時間差駆動回路１２４は、図１に示すように、電源ライン９とグランドＧＮＤとの間に順次にソース−ドレイン側が直列に接続されたＰチャネルのトランジスタＴｒ3，Ｔｒ4とＮチャネルのトランジスタＴｒ5とを有し、トランジスタＴｒ4のソース−ドレイン間に抵抗Ｒが接続されている回路である。トランジスタＴｒ3のソースは電源ライン９に接続され、そして、トランジスタＴｒ5のソースはグランドＧＮＤに接続されている。
ここで、トランジスタＴｒ3のＯＮ抵抗をＲ3、トランジスタＴｒ4のＯＮ抵抗をＲ4、トランジスタＴｒ5のＯＮ抵抗をＲ5とし、トランジスタＴｒ1のゲート−ソース間の寄生容量をＣ1、トランジスタＴｒ2のゲート−ソース間の寄生容量をＣ2＝ＫＣ1とする。ただし、所定のＫは、１より大きい定数である。
【００１７】
レベルシフタ１２２がシフトレジスタ１１の出力に応じて矩形波の“Ｈ”、“Ｌ”の信号を発生するとすれば、この矩形波が時間差駆動回路１２４の異なる時定数の回路を介してトランジスタＴｒ1，Ｔｒ2のゲートに供給される。このことで、それぞれのトランジスタのＯＮ／ＯＦＦするタイミングがずれる。この場合の時定数は、トランジスタＴｒ1，Ｔｒ2のゲート−ソース間の寄生容量Ｃ1，Ｃ2（＝ＫＣ1）とこれらのゲートに接続される抵抗値で決定される。
そこで、時間差駆動回路１２４が前記したような時間差のある駆動信号を発生するためには、抵抗Ｒの抵抗値Ｒは次の条件となる。
ＣＭＯＳ出力段１２５の出力端子１２５ａに“Ｌ”を出力するとき、言い換えれば、出力端子１２５ａの出力が“Ｈ”から“Ｌ”に変わるのとき（時間差駆動回路１２４がトランジスタＴｒ1，Ｔｒ2のゲート入力容量となる寄生コンデンサに対してそれぞれ充電動作をするとき）、
１８×Ｃ1×Ｒ3＜ＫＣ1×（Ｒ3＋Ｒ4）……(1)
ＣＭＯＳ出力段１２５の出力端子１２５ａに“Ｈ”を出力するとき、言い換えれば、出力端子１２５ａの出力が“Ｌ”から“Ｈ”に変わるのとき（時間差駆動回路１２４がトランジスタＴｒ1，Ｔｒ2のゲート入力容量となる寄生コンデンサに対してそれぞれ放電動作をするとき）、
Ｃ1×（Ｒ5＋Ｒ）＞１８×ＫＣ1×Ｒ5 ……(2)
ただし、ここでは、トランジスタＴｒ2の駆動波形についての時定数をトランジスタＴｒ1の駆動波形についての時定数に対して１８倍として動作時間差Ｔを
設定した場合である。
【００１８】
▲１▼式について説明すると、Ｃ1×Ｒ3はトランジスタＴｒ1をＯＦＦにするときのコンデンサＣ1についての充電時定数であり、ＫＣ1×（Ｒ3＋Ｒ4）は、トランジスタＴｒ2をＯＮにするときのコンデンサＣ2についての充電時定数である。トランジスタＴｒ1をＯＦＦにするときの充電時定数は、トランジスタＴｒ2をＯＮするときの充電時定数の１／１８より小さいという式である。これによりトランジスタＴｒ2がＯＮするよりも先にトランジスタＴｒ1がＯＦＦして出力端子１２５ａに“Ｌ”が出力される。
▲２▼式について説明すると、Ｃ1×（Ｒ5＋Ｒ）はトランジスタＴｒ1をＯＮにするときのコンデンサＣ1についての放電時定数であり、１８×ＫＣ1×Ｒ5は、トランジスタＴｒ2をＯＦＦにするときの放電時定数である。トランジスタＴｒ2をＯＦＦにするときの放電時定数は、トランジスタＴｒ1をＯＮするときの放電時定数の１／１８より小さいという式である。これによりトランジスタＴｒ1がＯＮするよりもこれにより先にトランジスタＴｒ2がＯＦＦして出力端子１２５ａに“Ｈ”が出力される。
【００１９】
ここで、▲２▼式の抵抗ＲとトランジスタＴｒ5のＯＮ抵抗Ｒ5との抵抗値の関係でこの発明における第１の時定数と第２の時定数を決定する。なお、トランジスタＴｒ5がこの発明の第３のトランジスタの具体例である。具体的には、抵抗値（Ｒ5＋Ｒ）が第１の時定数を決定し、抵抗値Ｒ5が第２の時定数を決定している。そして、トランジスタＴｒ5が“Ｈ”の信号を受けてＯＮすることで、第１および第２の時定数の回路が動作する。
また、▲１▼式のトランジスタＴｒ3のＯＮ抵抗Ｒ3とトランジスタＴｒ4のＯＮ抵抗Ｒ4との抵抗値の関係でこの発明における第３の時定数と第４の時定数を決定している。具体的には、抵抗値Ｒ3が第３の時定数を決定し、抵抗値（Ｒ3＋Ｒ4）が第４の時定数を決定する。なお、トランジスタＴｒ3がこの発明の第４のトランジスタの具体例である。そして、トランジスタＴｒ3，Ｔｒ4が“Ｌ”の信号を受けてＯＮすることで、第３および第４の時定数の回路が動作する。
【００２０】
これについて具体的に説明すると、
(1) 出力端子１２５ａの出力が“Ｈ”から“Ｌ”に変わるときには、トランジスタＴｒ1がＯＦＦしてトランジスタＴｒ2がＯＮする。これは、レベルシフタ１２２の出力が“Ｈ”から“Ｌ”に変わり、時間差駆動回路１２４が“Ｌ”の出力を受けてトランジスタＴｒ3，Ｔｒ4がＯＮして、トランジスタＴｒ5がＯＦＦになるときである。このとき、トランジスタＴｒ1のゲートは、抵抗Ｒ3と寄生容量Ｃ1の時定数回路を介して寄生容量Ｃ1が充電されて“Ｈ”の駆動信号を時間差駆動回路１２４から受けてトランジスタＴｒ1がＯＦＦに駆動される。このとき、トランジスタＴｒ2のゲートは、ＯＮ抵抗Ｒ3とトランジスタＴｒ4のＯＮ抵抗Ｒ4の和の抵抗値と寄生容量Ｃ2（＝ＫＣ1）の時定数回路を介して寄生容量Ｃ2が充電されて“Ｈ”の駆動信号を時間差駆動回路１２４から受けてトランジスタＴｒ2がＯＮに駆動される。ただし、Ｒ4＜＜Ｒとして抵抗の並列計算を無視する。
そこで、▲１▼式のようにこれらの間に１８倍以上の時定数差を設けることで、トランジスタＴｒ1を先にＯＦＦさせてからトランジスタＴｒ2をＯＮさせることができる。
【００２１】
(2) 出力端子１２５ａの出力が“Ｌ”から“Ｈ”に変わるときには、トランジスタＴｒ2がＯＦＦしてトランジスタＴｒ1がＯＮする。これは、レベルシフタ１２２の出力が“Ｌ”から“Ｈ”に変わり、時間差駆動回路１２４が“Ｈ”の出力を受けてトランジスタＴｒ3，Ｔｒ4がＯＦＦして、トランジスタＴｒ5がＯＮになるときである。このとき、トランジスタＴｒ1のゲートは、抵抗ＲとトランジスタＴｒ5のＯＮ抵抗Ｒ5の和の抵抗値と寄生容量Ｃ1とからなる時定数回路を介して寄生容量Ｃ1の電荷が放電されて“Ｌ”の駆動信号を時間差駆動回路１２４から受けてトランジスタＴｒ1がＯＮに駆動される。このとき、トランジスタＴｒ2のゲートは、トランジスタＴｒ5のＯＮ抵抗Ｒ5の抵抗値と寄生容量Ｃ2（＝ＫＣ1）の時定数回路を介して寄生容量Ｃ2の電荷が放電されて“Ｌ”の駆動信号を時間差駆動回路１２４から受けてトランジスタＴｒ2がＯＦＦに駆動される。
そこで、▲２▼式のようにこれらの間に１８倍以上の時定数差を設けることで、トランジスタＴｒ2を先にＯＦＦさせてからトランジスタＴｒ1をＯＮさせることができる。なお、ここで、時定数の倍数である１８の値は、現在あるＣＭＯＳ出力段１２５についてシミュレーションした値であって、この値は１５倍〜２２倍程度が好ましい。
【００２２】
ここで、▲１▼式，▲２▼式を変形すると、
▲１▼式より、
Ｒ4＞（１８−Ｋ）×Ｒ3／Ｋ    ……▲３▼
▲２▼式より、
Ｒ＞（１８Ｋ−１）×Ｒ5       ……▲４▼
となる。
そこで、これらを満足するように、Ｒ，Ｒ3，Ｒ4，Ｒ5の各抵抗値を設定することが必要である。ここで、前記の時定数の倍数を１５倍〜２２倍程度とすると、通常のＣＭＯＳ出力段１２５の駆動回路としてＰチャネルトランジスタのＯＮ抵抗Ｒ3，Ｒ4は、５００Ω〜１ｋΩ程度であり、ＮチャネルトランジスタのＯＮ抵抗Ｒ5は、１００Ω〜２５０Ω程度であるので、抵抗Ｒの抵抗値は、概算で５０ｋΩ〜５００ｋΩの範囲のものが選択できる。
【００２３】
図３は、さらに他の電流駆動回路１２ｂの実施例である。
この実施例では、図１の時間差駆動回路１２４のトランジスタＴｒ4をＮチャネルのトランジスタＴｒ7に置き換えた時間差駆動回路１２４ｂを有している。図３のトランジスタＴｒ7は、図１のトランジスタＴｒ4とはＯＮ／ＯＦＦ動作が逆になるので、時間差駆動回路１２４が“Ｌ”の信号を受けて“Ｈ”を出力してＣＭＯＳ出力段１２５の出力に“Ｌ”の出力を発生する場合においては、トランジスタＴｒ7がＯＦＦしているので、トランジスタＴｒ2をＯＮするための充電時定数の抵抗値が（Ｒ3＋Ｒ）となる。トランジスタＴｒ1をＯＦＦするための充電時定数の抵抗値は変わりがなくＲ3である。そこで、これら抵抗値とゲート入力容量Ｃ1，Ｃ2との関係で遅延時間が決定される。
また、時間差駆動回路１２４が“Ｈ”の信号を受けて“Ｌ”を出力してＣＭＯＳ出力段１２５の出力に“Ｈ”の出力を発生する場合においては、トランジスタＴｒ7がＯＮしているので、トランジスタＴｒ1をＯＮするための放電時定数の抵抗値が（Ｒ7＋Ｒ5）となる。トランジスタＴｒ2をＯＦＦするための放電時定数の抵抗値は変わりがなくＲ5である。そこで、これら抵抗値とゲート入力容量Ｃ1，Ｃ2との関係で遅延時間が決定される。ただし、抵抗値Ｒ7は、トランジスタのＴｒ7のＯＮ抵抗である。
【００２４】
そこで、ＣＭＯＳ出力段１２５の出力に“Ｈ”の出力を発生する場合において、抵抗値（Ｒ7＋Ｒ5）とゲート入力容量Ｃ1とによる時定数と、抵抗値Ｒとゲート入力容量Ｃ2とによる時定数との差において、トランジスタＴｒ2を先にＯＦＦすることができる。
この場合、第１の時定数は、抵抗値（Ｒ7＋Ｒ5）によって決定され、第２の時定数は、抵抗値Ｒ5によって決定される。また、第３の時定数は、抵抗値Ｒ3によって決定され、第４の時定数は、（Ｒ3＋Ｒ）によって決定される。
なお、この回路は、トランジスタＴｒ1のゲート−ソース間の寄生容量Ｃ1がトランジスタＴｒ2のゲート−ソース間の寄生容量Ｃ2より大きいときに有効な回路になる。
その動作説明は割愛するが、トランジスタＴｒ7は、この発明の第１の抵抗あるいは第５のトランジスタの具体例であり、図１のトランジスタＴｒ4は、この発明の第５のトランジスタの具体例である。
【００２５】
以上説明してきたが、実施例では、ＣＭＯＳ回路を駆動する時間差駆動回路１２４が“Ｌ”の信号を受けて“Ｈ”を出力してＣＭＯＳ出力段１２５の出力に“Ｌ”の出力を発生する場合、そしてその逆にＣＭＯＳ出力段１２５の出力に“Ｈ”の出力を発生する場合のそれぞれについて説明しているが、この発明は、貫通電流が大きい後者の“Ｈ”の出力を発生する場合のみ時間差で駆動するだけであってもよい。
ところで、実施例で示すように、時間差駆動回路１２４に“Ｈ”あるいは“Ｌ”を入力するレベルシフタ１２２は、反転アンプとなっている。そこで、この反転アンプを含めて時間差駆動回路とすれば、時間差駆動回路の前記の入力信号は、“Ｌ”と“Ｈ”が前記とは逆になる。したがって、時間差駆動回路の入力信号は、“Ｌ”と“Ｈ”いずれの論理信号であってもよい。どこかで、インバータが入れば、あるいは、ＮチャネルトランジスタとＰチャネルトランジスタとが逆になれば、駆動する論理信号は逆になる。
【００２６】
さらに、時間差遅延回路に入力される所定論理信号に応じてＣＭＯＳ回路の出力段のＰチャネルトランジスタをＯＦＦしてからＣＭＯＳ回路の出力段のＮチャネルトランジスタをＯＮするときには、実施例の第３および第４の時定数は、第１および第２の時定数として使用されてもよい。また、時間差遅延回路に入力される所定論理信号に応じてＣＭＯＳ回路の出力段のＮチャネルトランジスタをＯＦＦしてからＣＭＯＳ回路の出力段のＰチャネルトランジスタをＯＮするときには、実施例の第１および第２の時定数は、第３および第４の時定数として使用されてもよい。
さらに、この発明においては、実施例のＰチャネルトランジスタあるいはＮチャネルトランジスタのＯＮ抵抗は、例えば、これらＯＮ抵抗に直列に抵抗を接続して使用されてもよく、これらトランジスタのＯＮ抵抗とある他の抵抗とを組合わせて使用されてもよいことはもちろんである。
【００２７】
【発明の効果】
以上説明してきたように、この発明にあっては、第１および第２のトランジスタのゲート入力容量（ゲート−ソース間の寄生容量）を利用して、ＣＭＯＳ回路を駆動する駆動回路が“Ｈ”あるいは“Ｌ”いずれかの一方の論理信号を受けてＣＭＯＳ回路の出力に“Ｈ”あるいは“Ｌ”のいずれかの出力を発生する場合に、第１および第２の時定数を有する時定数回路を介して第２の時定数に応じて第２のトランジスタをＯＦＦに駆動し、第１の時定数に応じて第１のトランジスタをＯＮに駆動することにより第１および第２トランジスタの一方をＯＦＦさせてから第１および第２のトランジスタの他方をＯＮさせる。
その結果、ＣＭＯＳ回路から“Ｈ”あるいは“Ｌ”のいずれかを出力する駆動時にこの貫通電流が流れない分、消費電力を低減することができる表示素子駆動回路および表示装置を容易に実現できる。
【図面の簡単な説明】
【図１】図１は、この発明のＥＬ駆動回路を適用した一実施例のロー側のシフトレジスタの電流駆動回路を中心とするブロック図である。
【図２】図２は、時間差駆動回路のＣＭＯＳ出力段の駆動動作の説明図である。
【図３】図３は、電流駆動回路の他の実施例のブロック図である。
【図４】図４は、一般的な有機ＥＬ表示パネルの概要を示す説明図である。
【図５】図５は、図４におけるロー側の電流駆動回路の一例のブロック図である。
【符号の説明】
１…有機ＥＬ表示パネル、２…カラム側の電流駆動回路、
３…ロー側の駆動回路、４…ＥＬ素子、
５，１２２…レベルシフタ、６，１２３…出力回路、７…インバータ、
８，１２５…ＣＭＯＳ出力段、８ａ，１２５ａ…出力端子、９…電源ライン、
１０…ロー側の走査回路、１１…シフトレジスタ、１２…電流駆動回路、
１３…コントローラ、１２１…ゲート回路、
１２４…時間差駆動回路、
Ｔr1〜Ｔr7…ＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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