(57)【特許請求の範囲】
【請求項１】
メモリセルアレイと、前記メモリセルアレイの１ロウ又は１カラム内において一直線上に配置される複数の第１配線と、前記複数の第１配線上に配置され、一端から他端に向って信号を伝達する第２配線と、前記複数の第１配線をそれぞれ前記第２配線に接続する複数のコンタクトプラグとを具備し、前記複数の第１配線は、それぞれ前記複数の第１配線が属するロウ又はカラム内の全てのメモリセルのうち連続する複数のメモリセルに接続されていることを特徴とする不良解析用の半導体装置。
【請求項２】
メモリセルアレイと、前記メモリセルアレイの１ロウ又は１カラム内において一直線上に配置される複数の第１配線と、前記複数の第１配線上において一直線上に配置される複数の第２配線と、前記複数の第２配線上において一直線上に配置される複数の第３配線と、前記複数の第１配線をそれぞれ対応する前記複数の第２配線に接続する複数の第１コンタクトプラグと、前記複数の第２及び第３配線が直列に接続されるように前記複数の第２配線と前記複数の第３配線を互いに接続する複数の第２コンタクトプラグとを具備し、前記複数の第１配線は、それぞれ前記複数の第１配線が属するロウ又はカラム内の全てのメモリセルのうち連続する複数のメモリセルに接続され、直列に接続された前記複数の第２及び第３配線の一端から他端に向かって信号が伝達されることを特徴とする不良解析用の半導体装置。
【請求項３】
メモリセルアレイと、前記メモリセルアレイの１カラム内に配置され、互いに相補的な信号が印加される２本の第１配線と、前記２本の第１配線上に配置される２本の第２配線と、前記２本の第１配線の一方を前記２本の第２配線の一方に接続し、前記２本の第１配線の他方を前記２本の第２配線の他方に接続する複数のコンタクトプラグとを具備し、前記２本の第２配線は、前記２本の第１配線を経由して前記１カラム内のメモリセルに接続され、前記２本の第１配線の間隔及び前記２本の第２配線の間隔は、互いに隣接する２つのカラムに跨る２本の第１配線の間隔及び２本の第２配線の間隔よりも狭いことを特徴とする不良解析用の半導体装置。
【請求項４】
メモリセルアレイと、前記メモリセルアレイの１カラム内に配置され、互いに相補的な信号が印加される２本の第１配線と、前記２本の第１配線上又は下に配置される２本の第２配線と、前記２本の第１配線の一方を前記２本の第２配線の一方に接続し、前記２本の第１配線の他方を前記２本の第２配線の他方に接続する複数のコンタクトプラグとを具備し、前記２本の第１又は第２配線は、それぞれ前記２本の第１又は第２配線が属するカラム内の全てのメモリセルに接続され、前記２本の第１配線の間隔は、互いに隣接する２つのカラムに跨る２本の第１配線の間隔よりも狭く、前記２本の第２配線の間隔は、互いに隣接する２つのカラムに跨る２本の第２配線の間隔よりも広いことを特徴とする不良解析用の半導体装置。
【請求項５】
第１及び第２電源の間に直列接続され、第１インバータを構成する第１及び第２ＭＯＳトランジスタと、前記第１及び第２電源の間に直列接続され、第２インバータを構成すると共に前記第１インバータとフリップフロップ接続される第３及び第４ＭＯＳトランジスタと、前記第１及び第２ＭＯＳトランジスタのドレインと前記第３及び第４ＭＯＳトランジスタのゲートを接続する第１配線と、前記第３及び第４ＭＯＳトランジスタのドレインと前記第１及び第２ＭＯＳトランジスタのゲートを接続する第２配線とを具備し、前記第１及び第２ＭＯＳトランジスタのドレインと前記第１配線とのコンタクト部、前記第３及び第４ＭＯＳトランジスタのゲートと前記第１配線とのコンタクト部、前記第３及び第４ＭＯＳトランジスタのドレインと前記第２配線とのコンタクト部、及び、前記第１及び第２ＭＯＳトランジスタのゲートと前記第２配線とのコンタクト部は、それぞれ２箇所以上設けられ、前記第１及び第２ＭＯＳトランジスタのゲートの引き出し部と前記第３及び第４ＭＯＳトランジスタのゲートの引き出し部との間隔は、最小加工寸法に設定されていることを特徴とする不良解析用の半導体装置。
【請求項６】
請求項１記載の半導体装置のメモリセルアレイのＦＢＭによって、１ロウ又は１カラム内の連続する複数のメモリセルが不良であるときは、前記請求項１記載の複数のコンタクトプラグのうちの少なくとも１つが断線していることを検知することを特徴とするＬＳＩの不良解析方法。
【請求項７】
請求項２記載の半導体装置のメモリセルアレイのＦＢＭによって、１ロウ又は１カラム内の連続する複数のメモリセルを一単位とし、前記一単位のｎ（自然数）倍のメモリセル（但し、１ロウ又は１カラム内の全てのメモリセル以下）が不良であるときは、前記請求項２記載の複数の第２コンタクトプラグのうちの少なくとも１つが断線していることを検知することを特徴とするＬＳＩの不良解析方法。
【請求項８】
請求項３記載の半導体装置のメモリセルアレイのＦＢＭによって、１カラム内の全てのメモリセルが不良であるときは、前記１カラム内の２本の第１配線又は２本の第２配線が短絡していることを検知することを特徴とするＬＳＩの不良解析方法。
【請求項９】
請求項４記載の半導体装置のメモリセルアレイのＦＢＭによって、１カラム内の全てのメモリセルが不良であるときは、前記１カラム内の２本の第１配線が短絡していることを検知し、ロウ方向に隣接する２カラム内の全てのメモリセルが不良であるときは、前記ロウ方向に隣接する２カラムに跨る２本の第２配線が短絡していることを検知することを特徴とするＬＳＩの不良解析方法。
【請求項１０】
請求項５記載の半導体装置のメモリセルアレイのＦＢＭによって、単ビット不良が発生しているときは、前記請求項５記載の第１及び第２ＭＯＳトランジスタのゲートの引き出し部と第３及び第４ＭＯＳトランジスタのゲートの引き出し部とが短絡している、又は、前記請求項５記載の第１配線と第２配線とが短絡している、ことを検知することを特徴とするＬＳＩの不良解析方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルを有する不良解析用ＬＳＩに関し、工場での定期モニタリングに使用されるものである。
【０００２】
【従来の技術】
半導体製品は、一連のプロセスからなる製造ラインを経ることにより製造されるが、製造上の原因により、不良の半導体製品が製造される場合がある。この場合、不良原因を究明し、プロセスの一部を改良することで不良原因をなくし（プロセスフィードバック）、半導体製品の歩留りを向上させる必要がある。しかし、不良の半導体製品を解析し、不良原因を究明するとなると、その作業は、非常に困難なものとなる。
【０００３】
そこで、半導体製品の歩留り向上を目的として、当該半導体製品の製造ラインを用いて定期的に不良解析用のＬＳＩが製造される。この不良解析用ＬＳＩは、半導体製品の製造ラインを止めることなく、一定量だけ製造される。
【０００４】
不良解析用ＬＳＩは、不良解析のためだけに特別に製造されるものであるため、構造が簡単である。よって、この不良解析用ＬＳＩを解析すれば、不良が発生した場合の不良箇所の特定や不良原因の究明などが、実際の半導体製品を解析する場合に比べて容易となる。
【０００５】
ところで、図１９及び図２０に示すように、不良解析用ＬＳＩとして、チップ又はウェハ上のチップ領域にメモリセルアレイ（例えば、ＳＲＡＭセルアレイ）１１が形成されたものが知られている。メモリセルアレイを有する不良解析用ＬＳＩでは、いわゆるＦＢＭ（Fail Bit Map）システムを導入することにより、不良箇所の特定や不良原因の究明などがさらに容易となる。
【０００６】
ここで、ＦＢＭシステムとは、メモリセルアレイの各メモリセルの位置を桝目で表したマップを作成し、全てのメモリセルをテストし、不良のメモリセルの位置をマップ内に示すことで、不良のメモリセルの配置（カテゴリー）に基づき不良箇所の特定や不良原因の究明を行うシステムのことである。
【０００７】
なお、不良解析用ＬＳＩの配線構造は、不良のメモリセルの配置（カテゴリー）と不良箇所又は不良原因とが一対一に対応するように工夫されている。
【０００８】
【発明が解決しようとする課題】
表１は、ＦＢＭシステムを用いて、図１９及び図２０の不良解析用ＬＳＩの不良解析を行った場合におけるカテゴリーと不良箇所又は不良原因との関係を示したものである。
【０００９】
【表１】
0003657781.tif 000002
【００１０】
ここで、カテゴリーとは、不良解析により検出される不良メモリセルの配置（パターン）のことである。レイヤー（layer ）とは、不良が発生している層のことであり、ノード１，２は、不良が発生している配線のことであり、いずれも不良箇所を特定する。ｏ／ｓとは、断線（open）又は短絡（short ）のことであり、不良原因を特定する。
【００１１】
例えば、１．ワード線（ポリシリコン層）の断線、及び、２．ワード線（ポリシリコン層）とワード線（第１メタル層）を繋ぐコンタクトプラグ（タングステン層）の断線は、それぞれ実際の半導体製品（ロジック回路やメモリ回路など）のポリシリコン層の断線、ポリシリコン層と第１メタル層を繋ぐコンタクトプラグの断線に対応する。しかし、ＦＢＭシステムにより、従来の不良解析用ＬＳＩを解析しても、これらの不良（断線）は、カテゴリーとして表れない。
【００１２】
具体的には、図２１に示すように、従来の不良解析用ＬＳＩの構造では、ワード線（ポリシリコン層）１２及びその上層のワード線（第１メタル層）１３が共に同じ方向に一直線に伸び、かつ、両者は、複数箇所においてコンタクトプラグ１４により互いに接続されている。また、信号は、ワード線（第１メタル層）１３の一端から入力され、ワード線（ポリシリコン層、第１メタル層）１２，１３の他端は、行き止まりになっていて、どこにも接続されていない。また、互いに隣接する２つのコンタクトプラグ１４，１４の間においては、８個（ビット）のメモリセルがワード線（ポリシリコン層）１２に接続されている。
【００１３】
よって、メモリセルは、信号がワード線（第１メタル層）１３からコンタクトプラグ１４を経由してワード線（ポリシリコン層）１２に導かれることにより動作する。ここで、例えば、ワード線（ポリシリコン層）１２の断線やコンタクトプラグ１４の断線が発生したとしても、ワード線（ポリシリコン層）１２とワード線（第１メタル層）１３は、複数のコンタクトプラグ１４により互いに接続されているため、メモリセルは、何ら問題なく動作する。
【００１４】
つまり、図２２に示すように、ＦＢＭにカテゴリーが表れることがなく、ワード線（ポリシリコン層）の断線やコンタクトプラグの断線は、検出することができない。
【００１５】
また、ＳＲＡＭセルアレイを有する不良解析用ＬＳＩ（以下、ＳＲＡＭ−ＴＥＧ（Test Element Group）と称する）を用いた場合において、ＳＲＡＭ−ＴＥＧのメモリセルは、実際の半導体製品（ロジック回路やメモリ回路など）に形成されるメモリセルに対応している。
【００１６】
しかし、ＦＢＭシステムを用いて従来のＳＲＡＭ−ＴＥＧを解析しても、３．ＳＲＡＭセルの活性領域（ＳＤＧ領域）に対するコンタクトプラグの断線、ＳＲＡＭセル内のポリシリコン層に対するコンタクトプラグの断線、及びＳＲＡＭセル内のポリシリコン層の短絡は、全て同一カテゴリー（単ビット不良）として表れるため、これらの不良を区別することができない。
【００１７】
具体的には、図２３乃至図２５に示すように、従来のＳＲＡＭ−ＴＥＧの構造では、ＳＲＡＭセル（１ビット）は、４つのＭＯＳトランジスタＴ１〜Ｔ４と２つの転送トランジスタＴ５，Ｔ６から構成されている。なお、図２３及び図２４において、転送トランジスタＴ５，Ｔ６は、省略してある。また、図２４において、ハッチングで示す部分は、例えば、メタル層１Ａｌである。
【００１８】
ここで、ＳＲＡＭセルの活性領域（ＳＤＧ領域）に対するコンタクトプラグの断線、ＳＲＡＭセル内のポリシリコン層に対するコンタクトプラグの断線、及びはＳＲＡＭセル内のポリシリコン層の短絡は、いずれも１つのＳＲＡＭセルのみを動作させなくする。
【００１９】
つまり、図２６に示すように、上記３つの不良のうちいずれの不良が発生しても、ＦＢＭには単ビット不良のカテゴリーが表れる。
【００２０】
このように、従来は、半導体製品とは別に不良解析用ＬＳＩを定期的に製造し、この不良解析用ＬＳＩに基づいて不良解析を行っているが、従来の不良解析用ＬＳＩでは、不良を検出できなかったり、また、複数の異なる不良が同一カテゴリーで表れるため、不良箇所の特定や不良原因の究明が十分に行えないという欠点がある。
【００２１】
また、近年の半導体製品は、急激に配線の多層化が進行しており、例えば、従来の２層配線を用いたＳＲＡＭ−ＴＥＧでは、半導体製品の全ての不良箇所を特定したり、不良原因を究明することが非常に困難になっている。
【００２２】
本発明は、上記欠点を解決すべくなされたもので、その目的は、メモリセルを有する不良解析用ＬＳＩを定期的に製造し、ＦＢＭシステムにより不良解析を行う場合において、複数の異なる不良を異なるカテゴリーで容易に検出できるような不良解析用ＬＳＩの構造を提案し、不良箇所の特定や不良原因の究明、プロセスフィードバックを簡易に行えるようにし、半導体製品の歩留りの向上に貢献することである。
【００２３】
【課題を解決するための手段】
上記目的を達成するため、１．本発明の不良解析用の半導体装置は、メモリセルアレイと、前記メモリセルアレイの１ロウ又は１カラム内において一直線上に配置される複数の第１配線と、前記複数の第１配線上に配置され、一端から他端に向って信号を伝達する第２配線と、前記複数の第１配線をそれぞれ前記第２配線に接続する複数のコンタクトプラグとを備え、前記複数の第１配線は、それぞれ前記複数の第１配線が属するロウ又はカラム内の全てのメモリセルのうち連続する複数のメモリセルに接続されている。
【００２４】
２．本発明の不良解析用の半導体装置は、メモリセルアレイと、前記メモリセルアレイの１ロウ又は１カラム内において一直線上に配置される複数の第１配線と、前記複数の第１配線上において一直線上に配置される複数の第２配線と、前記複数の第１及び第２配線が直列に接続されるように前記複数の第１配線と前記複数の第２配線を互いに接続する複数のコンタクトプラグとを備え、前記複数の第１配線は、それぞれ前記複数の第１配線が属するロウ又はカラム内の全てのメモリセルのうち連続する複数のメモリセルに接続され、直列に接続された前記複数の第１配線の一端から他端に向って信号が伝達される。
【００２５】
３．本発明の不良解析用の半導体装置は、メモリセルアレイと、前記メモリセルアレイの１カラム内に配置され、互いに相補的な信号が印加される２本の第１配線と、前記２本の第１配線上に配置される２本の第２配線と、前記２本の第１配線の一方を前記２本の第２配線の一方に接続し、前記２本の第１配線の他方を前記２本の第２配線の他方に接続する複数のコンタクトプラグとを備え、前記２本の第１配線は、それぞれ前記２本の第１配線が属するカラム内の全てのメモリセルに接続され、前記２本の第１配線の間隔及び前記２本の第２配線の間隔は、互いに隣接する２つのカラムに跨る２本の第１配線の間隔及び２本の第２配線の間隔よりも狭い。
【００２６】
４．本発明の不良解析用の半導体装置は、メモリセルアレイと、前記メモリセルアレイの１カラム内に配置され、互いに相補的な信号が印加される２本の第１配線と、前記２本の第１配線上又は下に配置される２本の第２配線と、前記２本の第１配線の一方を前記２本の第２配線の一方に接続し、前記２本の第１配線の他方を前記２本の第２配線の他方に接続する複数のコンタクトプラグとを備え、前記２本の第１又は第２配線は、それぞれ前記２本の第１又は第２配線が属するカラム内の全てのメモリセルに接続され、前記２本の第１配線の間隔は、互いに隣接する２つのカラムに跨る２本の第１配線の間隔よりも狭く、前記２本の第２配線の間隔は、互いに隣接する２つのカラムに跨る２本の第２配線の間隔よりも広い。
【００２７】
５．本発明の不良解析用の半導体装置は、第１及び第２電源の間に直列接続され、第１インバータを構成する第１及び第２ＭＯＳトランジスタと、前記第１及び第２電源の間に直列接続され、第２インバータを構成すると共に前記第１インバータとフリップフロップ接続される第３及び第４ＭＯＳトランジスタと、前記第１及び第２ＭＯＳトランジスタのドレインと前記第３及び第４ＭＯＳトランジスタのゲートを接続する第１配線と、前記第３及び第４ＭＯＳトランジスタのドレインと前記第１及び第２ＭＯＳトランジスタのゲートを接続する第２配線とを備える。
【００２８】
また、前記第１及び第２ＭＯＳトランジスタのドレインと前記第１配線とのコンタクト部、前記第３及び第４ＭＯＳトランジスタのゲートと前記第１配線とのコンタクト部、前記第３及び第４ＭＯＳトランジスタのドレインと前記第２配線とのコンタクト部、及び前記第１及び第２ＭＯＳトランジスタのゲートと前記第２配線とのコンタクト部は、それぞれ２箇所以上設けられ、前記第１及び第２ＭＯＳトランジスタのゲートと前記第３及び第４ＭＯＳトランジスタのゲートの間隔の一部は、最小加工寸法に設定されている。
【００２９】
６．本発明のＬＳＩの不良解析方法では、半導体製品の製造ラインを用いて上述の１．の半導体装置を製造し、上述の１．の半導体装置のメモリセルアレイについて試験を行ってＦＢＭを作成し、１ロウ又は１カラム内の連続する複数のメモリセルが不良であるときは、複数の第１配線を第２配線に接続する複数のコンタクトプラグが断線していると判断する。
【００３０】
７．本発明のＬＳＩの不良解析方法では、半導体製品の製造ラインを用いて上述の２．の半導体装置を製造し、上述の２．の半導体装置のメモリセルアレイについて試験を行ってＦＢＭを作成し、１ロウ又は１カラム内の連続する複数のメモリセルを一単位とし、前記一単位のｎ（自然数）倍のメモリセル（但し、１ロウ又は１カラム内の全てのメモリセル以下）が不良であるときは、複数の第１配線と複数の第２配線を互いに接続する複数のコンタクトプラグが断線していると判断する。
【００３１】
８．本発明のＬＳＩの不良解析方法では、半導体製品の製造ラインを用いて上述の３．の半導体装置を製造し、上述の３．の半導体装置のメモリセルアレイについて試験を行ってＦＢＭを作成し、１カラム内の全てのメモリセルが不良であるときは、前記１カラム内の２本の第１配線又は２本の第２配線が短絡していると判断する。
【００３２】
９．本発明のＬＳＩの不良解析方法では、半導体製品の製造ラインを用いて上述の４．の半導体装置を製造し、上述の４．の半導体装置のメモリセルアレイについて試験を行ってＦＢＭを作成し、１カラム内の全てのメモリセルが不良であるときは、前記１カラム内の２本の第１配線が短絡していると判断し、ロウ方向に隣接する２カラム内の全てのメモリセルが不良であるときは、前記ロウ方向に隣接する２カラムに跨る２本の第２配線が短絡していると判断する。
【００３３】
１０．本発明のＬＳＩの不良解析方法では、半導体製品の製造ラインを用いて上述の５の半導体装置を製造し、上述の５の半導体装置のメモリセルアレイについて試験を行ってＦＢＭを作成し、単ビット不良が発生しているときは、第１及び第２ＭＯＳトランジスタのゲートと第３及び第４ＭＯＳトランジスタのゲートの間隔の一部が短絡していると判断する。
【００３４】
【発明の実施の形態】
以下、図面を参照しながら、本発明の半導体装置及びこれを用いたＬＳＩの不良解析方法について詳細に説明する。
【００３５】
図１は、本発明の半導体装置の概略を示している。
【００３６】
この半導体装置は、チップ又はウェハ内のチップ領域に形成された不良解析用ＬＳＩから構成される。不良解析用ＬＳＩは、実際の半導体製品（ロジック回路やメモリ回路など）に生じる不良を、実際の半導体製品に代えて解析するものであるため、独特な構造を有している。
【００３７】
例えば、不良解析用ＬＳＩは、複数（例えば、８×１６個）のメモリセルアレイ（例えば、ＳＲＡＭセルアレイ）１１を有する。図２に示すように、各メモリセルアレイ１１は、例えば、６４（ロウ方向）×６４（カラム方向）個のメモリセルから構成される。ロウデコーダ及びカラムデコーダは、メモリセルアレイのメモリセルを順次選択するためのものである。
【００３８】
図３は、図１及び図２のメモリセルアレイ内に形成されるワード線の構造の第１例を示すものである。
【００３９】
１ロウ内に配置されるワード線は、１ロウ内において一直線上に配置され、ロウ方向に伸びる複数本（例えば、８本）の第１配線１２と、１ロウ内において第１配線１２上に配置され、ロウ方向に伸びる第２配線１３とから構成される。複数本の第１配線１２は、ポリシリコン層から構成され、第２配線１３は、ポリシリコン層上の第１メタル層（例えば、第１アルミ層１Ａｌ）から構成される。複数本の第１配線１２は、それぞれコンタクトプラグ（例えば、タングステン層）１４を経由して第２配線１３に接続される。１本の第１配線１２には、ロウ方向に連続する複数個（例えば、８個）のメモリセルが接続される。
【００４０】
表２は、ＦＢＭシステムを用いて、図３のワード線を有する不良解析用ＬＳＩについて不良解析を行った場合におけるカテゴリーと不良箇所又は不良原因との関係を示したものである。
【００４１】
【表２】
0003657781.tif 000003
【００４２】
例えば、従来構造の不良解析用ＬＳＩ（表１の２．参照）では、ポリシリコン層と第１メタル層を繋ぐコンタクトプラグの断線は、ＦＢＭシステムのカテゴリーとして表れなかったが、新規構造（表２の２．参照）では、図４のＦＢＭに示すように、１ロウ（６４ビット）内における複数ビット（例えば、８ビット）の連続不良として表される。つまり、１つのコンタクトプラグが断線すると、そのコンタクトプラグに接続される複数個（例えば、８個）のメモリセルは、動作しなくなる。
【００４３】
よって、表２の２．に示すように、カテゴリーと不良箇所又は不良原因との関係を一対一に対応させておけば、不良解析用ＬＳＩの解析により、容易に、ポリシリコン層と第１メタル層を繋ぐコンタクトプラグの断線の有無を検知できる。
【００４４】
このように、本例によれば、メモリセルアレイ内のワード線の構造を独特なもの、即ち、ポリシリコン層からなる第１配線を複数に分断し、各々の第１配線をコンタクトプラグを経由して第１メタル層からなる第２配線に接続することにより、ポリシリコン層と第１メタル層を繋ぐコンタクトプラグの断線の有無を検知することが可能になる。
【００４５】
図５は、図１及び図２のメモリセルアレイ内に形成されるワード線の構造の第２例を示すものである。
【００４６】
１ロウ内に配置されるワード線は、１ロウ内において一直線上に配置され、ロウ方向に伸びる複数本（例えば、８本）の第１配線２１と、第１配線２１上において一直線上に配置され、ロウ方向に伸びる複数本（例えば、８本）の第２配線２２とから構成される。複数本の第１配線２１は、第１メタル層（例えば、第１アルミ層１Ａｌ）から構成され、複数本の第２配線２２は、第１メタル層上の第２メタル層（例えば、第２アルミ層２Ａｌ）から構成される。
【００４７】
コンタクトプラグ（例えば、タングステン層）２３は、複数本の第１配線２１及び複数本の第２配線２２がそれぞれ直列接続されるように、複数本の第１配線２１と複数本の第２配線２２を互いに接続する。
【００４８】
複数本の第１配線２１の直下には、ロウ方向に伸び、複数本の第１配線２１に一対一に対応して設けられる複数本の第３配線２４が配置されている。第３配線２４は、第１メタル層下のポリシリコン層から構成される。コンタクトプラグ（例えば、タングステン層）２５は、複数本の第１配線２１と複数本の第３配線２４を互いに接続する
また、複数本の第３配線２４には、それぞれロウ方向における連続する複数個（例えば、８個）のメモリセルが接続される。
【００４９】
表３は、ＦＢＭシステムを用いて、図５のワード線を有する不良解析用ＬＳＩについて不良解析を行った場合におけるカテゴリーと不良箇所又は不良原因との関係を示したものである。
【００５０】
【表３】
0003657781.tif 000004
【００５１】
表３の４．によれば、図６のＦＢＭに示すように、第１メタル層と第２メタル層を繋ぐコンタクトプラグの断線は、１ロウ（６４ビット）内における８ｎビットの連続不良として表される。なお、“８ｎビット”の８は、１本の第３配線２４に繋がるメモリセルの数に相当し（８以外でも可）、１ロウが６４ビットの場合には、ｎは、１以上８以下の自然数となる。つまり、第１及び第２メタル層を繋ぐコンタクトプラグ２３が断線すると、その断線箇所以降のワード線に接続される８ｎ個のメモリセルは、動作しなくなる。
【００５２】
よって、表２の４．に示すように、カテゴリーと不良箇所又は不良原因との関係を一対一に対応させておけば、不良解析用ＬＳＩの解析により、容易に、第１メタル層と第２メタル層を繋ぐコンタクトプラグの断線の有無を検知できる。
【００５３】
なお、本例では、図３に示した構造も含んでいるため、当然に、ポリシリコン層と第１メタル層を繋ぐコンタクトプラグ２５の断線も、ＦＢＭシステムのカテゴリーとして表すことができる。つまり、本例では、メモリセルアレイ内のワード線を用いて、二つのカテゴリーの不良を検知できる。
【００５４】
このように、本例によれば、メモリセルアレイ内のワード線の構造を独特なもの、即ち、第１メタル層からなる第１配線２１を複数に分断し、各々の第１配線２１をコンタクトプラグ２３と第２配線２２により直列接続しているため、第１メタル層と第２メタル層を繋ぐコンタクトプラグ２３の断線の有無を検知することが可能になる。
【００５５】
図７は、図１及び図２のメモリセルアレイ内に形成されるワード線の構造の第３例を示すものである。この例は、上述の第２例の変形例である。
【００５６】
１ロウ内に配置されるワード線は、１ロウ内において一直線上に配置され、ロウ方向に伸びる複数本（例えば、８本）の第１配線２１と、複数本の第１配線２１上において一直線上に配置される複数本の第２配線２２と、複数本の第２配線２２上において一直線上に配置される複数本の第４配線２６とから構成される。複数本の第１配線は、第１メタル層（例えば、第１アルミ層１Ａｌ）から構成され、複数本の第２配線は、第１メタル層上の第２メタル層（例えば、第２アルミ層２Ａｌ）から構成され、複数本の第４配線は、第２メタル層上の第３メタル層（例えば、第３アルミ層３Ａｌ）から構成される。
【００５７】
コンタクトプラグ（例えば、タングステン層）２３は、複数本の第１配線２１と複数本の第２配線２２を互いに接続する。コンタクトプラグ（例えば、タングステン層）２７は、複数本の第２配線２２と複数本の第４配線２６を互いに接続する。その結果、複数本の第１、第２及び第４配線２１，２２，２６は、直列接続される。
【００５８】
複数本の第１配線２１の直下には、ロウ方向に伸び、複数本の第１配線２１に一対一に対応して設けられる複数本の第３配線２４が配置されている。第３配線２４は、第１メタル層下のポリシリコン層から構成される。コンタクトプラグ（例えば、タングステン層）２５は、複数本の第１配線２１と複数本の第３配線２４を互いに接続する
また、複数本の第３配線２４には、それぞれロウ方向における連続する複数個（例えば、８個）のメモリセルが接続される。
【００５９】
本例によれば、上層のメタル層と下層のメタル層を繋ぐコンタクトプラグ２３，２７の断線を、１ロウ（６４ビット）内における８ｎビットの連続不良として表すことができる。この場合、第１メタル層と第２メタル層を繋ぐコンタクトプラグ２３の断線と、第２メタル層と第４メタル層を繋ぐコンタクトプラグ２７の断線とを区別できないが、これらを区別するには、いずれか一方を不良の発生し難い状態（同一箇所におけるコンタクトの数を増やすなど）にすればよい。
【００６０】
図９は、図１及び図２のメモリセルアレイ内に形成されるビット線の構造の第１例を示すものである。図１０は、図９のビット線の断面を示すものである。
【００６１】
１カラム内には、カラム方向に伸びる２本のビット線ＢＬ，／ＢＬが互いに平行に配置されている。２本のビット線ＢＬ，／ＢＬは、それぞれ１カラム内において一直線上に配置される複数本（例えば、３２本）の第１配線３１と、複数本の第１配線３１上に配置される第２配線３２とから構成される。複数本の第１配線３１及び第２配線３２は、共に、メタル層（例えば、アルミ層２Ａｌ，３Ａｌ）から構成される。
【００６２】
複数本の第１配線３１は、それぞれコンタクトプラグ（例えば、タングステン層）３３，３４及び第３配線（例えば、アルミ層１Ａｌ）３５を経由してメモリセルに接続されている。また、複数本の第１配線３１は、それぞれコンタクトプラグ（例えば、タングステン層）３６を経由して第２配線３２に接続されている。つまり、第２配線３２には、１カラム内の全てのメモリセルが接続されることになる。
【００６３】
１カラム内の２本のビット線ＢＬ，／ＢＬの間隔Ｗ１，Ｗ１’（例えば、Ｗ１＝Ｗ１’）は、実際の半導体製品のビット線ＢＬ，／ＢＬ同士の間隔（例えば、リソグラフィによる最小加工寸法）に等しくなるように設定されている。互いに異なるカラムに存在する２本のビット線ＢＬ，／ＢＬ同士の間隔Ｗ２，Ｗ２’（例えば、Ｗ２＝Ｗ２’）は、間隔Ｗ１，Ｗ１’よりも広くなっている。
【００６４】
通常、１カラム内の２本のビット線ＢＬ，／ＢＬは、相補的な信号（“１”又は“０”）を伝達するため、１カラム内において、ロウ方向に隣接する２本の第１又は第２配線３１，３２が短絡すると、正常な信号を伝達できなくなり、１カラム内の全てのメモリセル（６４ビット）が不良と判断される。
【００６５】
表４は、ＦＢＭシステムを用いて、図９及び図１０のビット線を有する不良解析用ＬＳＩについて不良解析を行った場合におけるカテゴリーと不良箇所又は不良原因との関係を示したものである。
【００６６】
【表４】
0003657781.tif 000005
【００６７】
表４の５．によれば、１カラム内においてロウ方向に隣接する２本の第１配線（例えば、アルミ層２Ａｌ）３１同士の短絡は、図１１のＦＢＭに示すように、１カラム（６４ビット）の連続不良として表される。つまり、１カラム内の２本の第１配線３１が短絡すると、そのカラムに存在する全て（６４ビット）のメモリセルは、動作しなくなる。
【００６８】
同様に、１カラム内においてロウ方向に隣接する２本の第２配線（例えば、アルミ層３Ａｌ）３２同士の短絡も、１カラム（６４ビット）の連続不良として表される。つまり、１カラム内の２本の第２配線３２が短絡しても、そのカラムに存在する全て（６４ビット）のメモリセルは、動作しなくなる。
【００６９】
よって、表４の５．に示すように、カテゴリーと不良箇所又は不良原因との関係を一対一に対応させておけば、不良解析用ＬＳＩの解析により、容易に、１カラム内の２本のビット線ＢＬ，／ＢＬの短絡を検知できる。
【００７０】
なお、本例では、１カラム内の２本の第１配線（例えば、アルミ層２Ａｌ）３１の短絡と１カラム内の２本の第２配線（例えば、アルミ層３Ａｌ）３２の短絡を区別することはできない。
【００７１】
図１２は、図１及び図２のメモリセルアレイ内に形成されるビット線の構造の第２例を示すものである。図１３は、図１２のビット線の断面を示すものである。
【００７２】
１カラム内には、カラム方向に伸びる２本のビット線ＢＬ，／ＢＬが互いに平行に配置されている。２本のビット線ＢＬ，／ＢＬは、それぞれ１カラム内において一直線上に配置される複数本（例えば、３２本）の第１配線３１と、複数本の第１配線３１上に配置される第２配線３２とから構成される。複数本の第１配線３１及び第２配線３２は、共に、メタル層（例えば、アルミ層２Ａｌ，３Ａｌ）から構成される。
【００７３】
複数本の第１配線３１は、それぞれコンタクトプラグ（例えば、タングステン層）３３，３４及び第３配線（例えば、アルミ層１Ａｌ）３５を経由してメモリセルに接続されている。また、複数本の第１配線３１は、それぞれコンタクトプラグ（例えば、タングステン層）３６を経由して第２配線３２に接続されている。つまり、第２配線３２には、１カラム内の全てのメモリセルが接続されることになる。
【００７４】
１カラム内の２本の第１配線（アルミ層２Ａｌ）の間隔Ｗ１は、実際の半導体製品のビット線ＢＬ，／ＢＬ同士の間隔（例えば、リソグラフィによる最小加工寸法）に等しくなるように設定されている。互いに隣接する２つのカラムに存在する２本の第１配線（アルミ層２Ａｌ）同士の間隔Ｗ２は、間隔Ｗ１よりも広くなっている。
【００７５】
また、互いに隣接する２つのカラムに存在する２本の第２配線（アルミ層３Ａｌ）の間隔Ｗ２’は、実際の半導体製品のビット線ＢＬ，／ＢＬ同士の間隔（例えば、リソグラフィによる最小加工寸法）に等しくなるように設定されている。１カラム内の２本の第２配線（アルミ層３Ａｌ）同士の間隔Ｗ１’は、間隔Ｗ２’よりも広くなっている。
【００７６】
通常、１カラム内の２本の第１配線（ビット線ＢＬ，／ＢＬ）３１は、相補的な信号（“１”又は“０”）を伝達するため、１カラム内において、ロウ方向に隣接する２本の第１配線３１が短絡すると、正常な信号を伝達できなくなり、１カラム内の全てのメモリセル（６４ビット）が不良と判断される。
【００７７】
また、互いに隣接する２つのカラムに存在する２本の第２配線（ビット線ＢＬ，／ＢＬ）３２が短絡した場合、当該２つのカラムにおいて正常な信号を伝達できなくなり、２カラム内の全てのメモリセル（６４ビット）が不良と判断される。
【００７８】
表５は、ＦＢＭシステムを用いて、図１２及び図１３のビット線を有する不良解析用ＬＳＩについて不良解析を行った場合におけるカテゴリーと不良箇所又は不良原因との関係を示したものである。
【００７９】
【表５】
0003657781.tif 000006
【００８０】
表５の５．によれば、図１４のＦＢＭに示すように、１カラム内においてロウ方向に隣接する２本の第１配線（例えば、アルミ層２Ａｌ）３１同士の短絡は、１カラム（６４ビット）の連続不良として表される。つまり、１カラム内の２本の第１配線３１が短絡すると、そのカラムに存在する全て（６４ビット）のメモリセルは、動作しなくなる。
【００８１】
また、互いに隣接する２つのカラムに存在する２本の第２配線（例えば、アルミ層３Ａｌ）３２同士が短絡すると、ＦＢＭにおいては、２カラム（６４×２ビット）の連続不良として表される。つまり、互いに隣接する２つのカラムに存在する２本の第２配線３２が短絡すると、その２つのカラム内に存在する全て（６４×２ビット）のメモリセルは、動作しなくなる。
【００８２】
よって、表５の５．に示すように、カテゴリーと不良箇所又は不良原因との関係を一対一に対応させておけば、不良解析用ＬＳＩの解析により、容易に、１カラム内の２本のビット線ＢＬ，／ＢＬの短絡を検知できる。
【００８３】
このように、本例では、２本の第１配線（例えば、アルミ層２Ａｌ）３１の短絡と２本の第２配線（例えば、アルミ層３Ａｌ）３２の短絡を区別することができる。
【００８４】
図１５は、図１及び図２のメモリセルアレイ内に形成されるメモリセル部の構造を示すものである。図１６は、図１５のメモリセル部上に形成されるメタル層（ハッチング部分、例えば、１Ａｌ）を示すものである。図１７は、図１５のデバイスの等価回路を示すものである。
【００８５】
本例では、ＳＲＡＭセルアレイを有する不良解析用ＬＳＩ（ＳＲＡＭ−ＴＥＧ（Test Element Group））を対象とする。
【００８６】
ＭＯＳトランジスタＴ１，Ｔ２は、電源ＶＤＤと電源（接地点）ＶＳＳの間に接続され、第１インバータを構成している。ＭＯＳトランジスタＴ３，Ｔ４は、電源ＶＤＤと電源（接地点）ＶＳＳの間に接続され、第２インバータを構成している。第１及び第２インバータは、フリップフロップ接続されている。
【００８７】
ＭＯＳトランジスタＴ１，Ｔ２のゲートは、ポリシリコン層４４から構成され、同様に、ＭＯＳトランジスタＴ３，Ｔ４のゲートも、ポリシリコン層４４から構成される。ＭＯＳトランジスタＴ１，Ｔ２のゲートの引き出し部とＭＯＳトランジスタＴ３，Ｔ４のゲートの引き出し部との間隔は、リソグラフィーにおける最小加工寸法に設定されている。
【００８８】
なお、図１５及び図１６において、転送トランジスタＴ５，Ｔ６は、省略してある。転送トランジスタＴ５，Ｔ６は、例えば、メモリセルを構成するＭＯＳトランジスタＴ１，Ｔ３に隣接して配置され、ビット線ＢＬ，／ＢＬとＭＯＳトランジスタＴ１，Ｔ３のドレインの間に接続される。
【００８９】
本例におけるメモリセル部の構造が従来構造と異なる点は、ＭＯＳトランジスタＴ１，Ｔ２のドレインと例えばメタル層からなる第１配線４１ａを繋ぐコンタクトプラグ４２ａを２つ設け、かつ、ＭＯＳトランジスタＴ３，Ｔ４のゲートと第１配線４１ａを繋ぐコンタクトプラグ４３ａを２つ設けている点にある。
【００９０】
同様に、ＭＯＳトランジスタＴ３，Ｔ４のドレインと例えばメタル層からなる配線４１ｂを繋ぐコンタクトプラグ４２ｂを２つ設け、かつ、ＭＯＳトランジスタＴ１，Ｔ２のゲートと配線４１ｂを繋ぐコンタクトプラグ４３ｂを２つ設けている。
【００９１】
つまり、ＭＯＳトランジスタＴ１〜Ｔ４の１つの拡散層（ドレイン）に対するコンタクト部を２箇所に設けることで、ＳＲＡＭセルの活性領域（ＳＤＧ領域）に対するコンタクトプラグ４２ａ，４２ｂの断線を原因とする不良が発生しないようにしている。
【００９２】
また、ＭＯＳトランジスタＴ１〜Ｔ４のゲートに対するコンタクト部を２箇所に設けることで、ＳＲＡＭセル内のポリシリコン層に対するコンタクトプラグ４３ａ，４３ｂの断線を原因とする不良が発生しないようにしている。
【００９３】
なお、配線４１ａは、ＭＯＳトランジスタＴ１，Ｔ２のドレインとＭＯＳトランジスタＴ３，Ｔ４のゲートを接続するためのもので、配線４１ｂは、ＭＯＳトランジスタＴ３，Ｔ４のドレインとＭＯＳトランジスタＴ１，Ｔ２のゲートを接続するためのものである。
【００９４】
これにより、ＳＲＡＭセル内のポリシリコン層４４又は配線４１ａ，４１ｂの短絡が所定のカテゴリー（単ビット不良）として表れるため、ＳＲＡＭセル内のポリシリコン層４４又は配線４１ａ，４１ｂの短絡を、ＳＲＡＭセルの活性領域（ＳＤＧ領域）に対するコンタクトプラグの断線やＳＲＡＭセル内のポリシリコン層に対するコンタクトプラグの断線と切り分けて検出することができる。
【００９５】
表６は、ＦＢＭシステムを用いて、図１５及び図１６のメモリセルを有する不良解析用ＬＳＩについて不良解析を行った場合におけるカテゴリーと不良箇所又は不良原因との関係を示したものである。
【００９６】
【表６】
0003657781.tif 000007
【００９７】
表６の３．によれば、図１８のＦＢＭに示すように、ＳＲＡＭセル内のポリシリコン層又はその上層のメタル層の短絡を単ビット不良として表すことができる。
【００９８】
なお、ＳＲＡＭセルの活性領域（ＳＤＧ領域）に対するコンタクトプラグの断線やＳＲＡＭセル内のポリシリコン層に対するコンタクトプラグの断線が発生する確立は非常に低く、これらの不良は、実質的に発生しないと考えてよい。
【００９９】
ところで、上述のいくつかの実施の形態を組み合わせて１つの不良解析用ＬＳＩを構成することができる。例えば、図３、図５及び図７のワード線のいずれか１つと、図９及び図１２のビット線のいずれか１つと、図１５のメモリセルとを用いて、１つの不良解析用ＬＳＩを構成することができる。
【０１００】
つまり、多層配線（ポリシリコン層、第１〜第３目メタル層）を利用することにより、いずれの組み合わせにおいても、配線同士が同じ層で交差することがない。
【０１０１】
【発明の効果】
以上、説明したように、本発明によれば、メモリセルを有する不良解析用ＬＳＩを定期的に製造し、ＦＢＭシステムにより不良解析を行う場合において、複数の異なる不良を異なるカテゴリーで容易に検出できるようになるため、不良箇所の特定や不良原因の究明、プロセスフィードバックを簡易に行え、半導体製品の歩留りの向上に貢献することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の概略を示す図。
【図２】図１のメモリセルアレイを示す図。
【図３】図１及び図２のメモリセルアレイ内のワード線の構造の第１例を示す図。
【図４】図３の半導体装置を用いたときのＦＢＭを示す図。
【図５】図１及び図２のメモリセルアレイ内のワード線の構造の第２例を示す図。
【図６】図５の半導体装置を用いたときのＦＢＭを示す図。
【図７】図１及び図２のメモリセルアレイ内のワード線の構造の第３例を示す図。
【図８】図７の半導体装置を用いたときのＦＢＭを示す図。
【図９】図１及び図２のメモリセルアレイ内のビット線の構造の第１例を示す図。
【図１０】図９のビット線のカラム方向の断面を示す図。
【図１１】図９の半導体装置を用いたときのＦＢＭを示す図。
【図１２】図１及び図２のメモリセルアレイ内のビット線の構造の第２例を示す図。
【図１３】図１２のビット線のカラム方向の断面を示す図。
【図１４】図１２の半導体装置を用いたときのＦＢＭを示す図。
【図１５】図１及び図２のメモリセルアレイ内のメモリセル部の構造の一例を示す図。
【図１６】図１５のメモリセル部上のメタル層を示す図。
【図１７】図１５のデバイスの等価回路を示す図。
【図１８】図１５の半導体装置を用いたときのＦＢＭを示す図。
【図１９】従来の半導体装置の概略を示す図。
【図２０】図１９のメモリセルアレイを示す図。
【図２１】図１９及び図２０のメモリセルアレイ内のワード線の構造の一例を示す図。
【図２２】図２１の半導体装置を用いたときのＦＢＭを示す図。
【図２３】図１８及び図１９のメモリセルアレイ内のメモリセル部の構造の一例を示す図。
【図２４】図２３のメモリセル部上のメタル層を示す図。
【図２５】図２３のデバイスの等価回路を示す図。
【図２６】図２３の半導体装置を用いたときのＦＢＭを示す図。
【符号の説明】
１１                          ：メモリセルアレイ、
１２                          ：第１配線（ポリシリコン層）、
１３                          ：第２配線（第１メタル層１Ａｌ）、
１４，２３，２５，２７，３３，３４，３６，４２ａ，４２ｂ，４３ａ，４３ｂ                              ：コンタクトプラグ（タングステン層）、
２１                          ：第１配線（第１メタル層１Ａｌ）、
２２                          ：第２配線（第２メタル層２Ａｌ）、
２４                          ：第３配線（ポリシリコン層）、
２６                          ：第４配線（第３メタル層３Ａｌ）、
３１                          ：第１配線（メタル層２Ａｌ）、
３２                          ：第２配線（メタル層３Ａｌ）、
３５                          ：第３配線（メタル層１Ａｌ）。
４１ａ，４１ｂ                ：配線（メタル層）、
４４                          ：ポリシリコン層。
【図１】
0003657781.tif 000008
【図２】
0003657781.tif 000009
【図３】
0003657781.tif 000010
【図４】
0003657781.tif 000011
【図５】
0003657781.tif 000012
【図６】
0003657781.tif 000013
【図７】
0003657781.tif 000014
【図８】
0003657781.tif 000015
【図９】
0003657781.tif 000016
【図１０】
0003657781.tif 000017
【図１１】
0003657781.tif 000018
【図１２】
0003657781.tif 000019
【図１３】
0003657781.tif 000020
【図１４】
0003657781.tif 000021
【図１５】
0003657781.tif 000022
【図１６】
0003657781.tif 000023
【図１７】
0003657781.tif 000024
【図１８】
0003657781.tif 000025
【図１９】
0003657781.tif 000026
【図２０】
0003657781.tif 000027
【図２１】
0003657781.tif 000028
【図２２】
0003657781.tif 000029
【図２３】
0003657781.tif 000030
【図２４】
0003657781.tif 000031
【図２５】
0003657781.tif 000032
【図２６】
0003657781.tif 000033