(57)【特許請求の範囲】
【請求項１】
半導体基板と、該半導体基板上に配置され第１導電型不純物を有する第１の半導体層と、該第１の半導体層上に形成され該第１の半導体層よりも高濃度に第１導電型不純物を有する第２の半導体層を有する、少なくとも２層以上の半導体層からなる半導体積層構造と、
上記第２の半導体層上にオーミック接触するよう配置された第１の電極と、上記第２の半導体層上に配置された，上記第２の半導体層に対してショットキ接触可能な第２の電極とからなるダイオード部と、
上記第２の半導体層に設けられた上記第１の半導体層に達する深さのリセス内に、該リセス内に露出した上記第１の半導体層上にショットキ接触するよう配置されたゲート電極と、上記第２の半導体層上の上記リセスを挟んで互いに対向する領域上に、該各領域にオーミック接触するよう配置されたソース電極およびドレイン電極とを有するトランジスタ部とを備えたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記第１の電極、ソース電極、およびドレイン電極は、複数の金属配線と接続されており、
上記第２の電極は該金属配線と同一材料よりなることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
上記第２の電極と第２の半導体層との間には絶縁物からなる保護膜が配置されていることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
上記第２の半導体層上の上記第２の電極を挟んで上記第１の電極に対向する領域上に、上記第２の電極との間隔が上記第１の電極と第２の電極との間の間隔と等間隔となるよう配置された，上記第２の半導体層にオーミック接触する第３の電極と、
上記第１の電極と第３の電極とにそれぞれ接続された、該２つの電極に互いに異なる電圧を印加する手段とを備えていることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
上記第２の半導体層上の、上記第２の電極を挟んで上記第１の電極に対向する領域上に、上記第２の半導体層にオーミック接触する第３の電極を備え、
上記第２の電極は、上記第１の電極と第３の電極との中間位置からオフセットした位置に配置されており、
上記第１の電極と第３の電極とは互いに接続されていることを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
上記半導体積層構造は、半導体基板上に順次配置された，バッファ層、アンドープ電子走行層、第１導電型不純物を有する電子供給層、及び該電子供給層よりも高濃度に第１導電型不純物を有するキャップ層からなると共に、該第１導電型不純物を有する電子供給層が上記第１の半導体層に、該キャップ層が上記第２の半導体層にそれぞれ相当することを特徴とする半導体装置。
【請求項７】
半導体基板上に、第１導電型不純物を有する第１の半導体層と、該第１の半導体層上に該第１の半導体層よりも高濃度に第１導電型不純物を有する第２の半導体層を有する、少なくとも２層以上の半導体層からなる半導体積層構造を形成する工程と、
上記半導体積層構造上に、第１の電極、ソース電極、及びドレイン電極を形成するための材料を堆積し、該材料を熱処理して上記第２の半導体層にオーミック接触する第１の電極、ソース電極、及びドレイン電極を形成する工程と、
上記半導体積層構造上にレジストを形成し、該レジストの、上記ソース電極とドレイン電極とに挟まれた領域内に開口部を設け、該レジストをマスクとして上記第２の半導体層を上記第１の半導体層が露出するようエッチングしてゲートリセスを形成する工程と、
上記レジストをマスクとして上記半導体積層構造上にゲート電極材料を堆積し、上記レジストを除去して、該ゲートリセス内に露出した上記第１の半導体層上にゲート電極を形成する工程と、
上記第１の電極の近傍の上記第２の半導体層上に、上記第２の半導体層にショットキ接触する第２の電極を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
上記第２の電極を形成する工程と同時に、該第２の電極の材料と同じ材料からなる，上記第１の電極、ソース電極、及びドレイン電極と接続された配線を形成する工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置，および半導体装置の製造方法に関し、特に、電圧を印加することにより容量を制御する可変容量素子を備えた半導体装置に関するものである。
【０００２】
【従来の技術】
従来から半導体ダイオードの電圧印加に対してその容量及び抵抗値の変化する性質が利用されてきた。マイクロ波やミリ波帯で動作させる回路においてはこのダイオードを電圧印加に対する可変容量素子として用いてきており、特に容量に対する変化を利用して回路の動作周波数を変化させるために利用されてきた。
【０００３】
このような従来のダイオードとしては、縦積み構造に代表される立体型の構造のものが主流であったが、近年、マイクロ波・ミリ波帯で動作する回路は、半導体製造技術を用いることで平面回路上にトランジスタやダイオード等を集積するようになっている。これらの能動素子に加えて、さらにキャパシタや伝送線路などの回路を集積したモノリシックマイクロ波集積回路（Monolithic Microwave  ＩＣ：以下ＭＭＩＣと略す）の開発が盛んになり、携帯電話などに代表される装置に用いられるようにマイクロ波回路の主流になってきている。
【０００４】
一方、ＭＭＩＣでは、特にミリ波に代表されるように超高周波で動作するトランジスタとしてＨＥＭＴ（High Electron Mobility Transistor ：高電子移動度トランジスタ）が良く用いられるようになってきた。そして、このＨＥＭＴ等のトランジスタとダイオードを同一基板上に作ることはマイクロ波およびミリ波回路を半導体基板上に製作する上で必須となりつつある。例えば、発振器などの場合、発振素子としてトランジスタを用い、周波数を変化するための同調回路部にダイオードが用いられる。
【０００５】
図１２は従来のダイオードとＨＥＭＴとを同一基板上の同一の半導体積層構造に集積した半導体装置の構造を示す断面図であり、図において、１００はダイオード部、２００はＨＥＭＴ部，５は半絶縁性ＧａＡｓ基板、４はバッファ層、３はアンドープＩｎＧａＡｓからなる電子走行層、２はｎ型のＡｌＧａＡｓからなる電子供給層、１はキャップ層で、このキャップ層１にオーミック接触するソース電極と，ドレイン電極との抵抗を下げるために、ｎ型不純物が上記電子供給層２よりも高濃度にドープされている。バッファ層４，電子走行層３，電子供給層２，キャップ層１は基板５上に順次積層されて、半導体積層構造を形成している。７，９は、それぞれＡｕＧｅ／Ｎｉ／Ａｕ等が順次積層されてなるソース電極，ドレイン電極、８ａはゲートリセスで、その底面には電子供給層２が露出している。８はＴｉ／Ａｌ／Ｍｏ等からなり、上記チャネル層２とショットキ接触するゲート電極、３８ａはその底面に電子供給層２が露出しているリセス、３８はＴｉ／Ａｌ／Ｍｏ等からなり、上記電子供給層２とショットキ接触するアノード電極で、上記リセス３８ａ及びアノード電極３８は、上記ゲートリセス８ａ及びゲート電極８と同時に形成される。１０はキャップ層１とオーミック接触するＡｕＧｅ／Ｎｉ／Ａｕ等からなるカソード電極で、この従来例においてはアノード電極３８の両側に設けられており、図示されていないが互いに短絡されている。１１はＳｉＯｘ等の絶縁膜からなる保護膜（パッシベーション膜）、１１はＴｉ／Ａｕ等からなる配線用金属、６はプロトン注入等により絶縁化されてなる，ダイオード部１００とＨＥＭＴ部２００とを素子分離するためのアイソレーション領域である。
【０００６】
次に製造方法について説明する。まず、基板５上にバッファ層４，電子走行層３，電子供給層２，キャップ層１をＭＯＣＶＤ（Metal-Organic Chemical Vapor Deposition:有機金属気相成長) 法等により順次エピタキシャル成長させて半導体積層構造を形成する。次に、該半導体積層構造のＨＥＭＴを形成する領域，およびダイオードを形成する領域の間にプロトン注入等を行い、アイソレーション領域６を形成する。続いて、キャップ層１上に、ソース電極，ドレイン電極，カソード電極を形成するためにＡｕＧｅ／Ｎｉ／Ａｕを形成した後、熱処理を行い、キャップ層１にオーミック接触するソース電極７，ドレイン電極９，カソード電極１０を形成する。次に、半導体積層構造の全面にレジスト（図示せず）を形成した後、このレジストのゲートリセス８ａ，リセス３８ａを形成する部分にフォトリソグラフィー技術を用いて開口部を設け、このレジストをマスクとしてキャップ層１をウエットエッチングして、ゲートリセス８ａ，リセス３８ａを形成し、さらに、上記レジストをマスクとしてＴｉ／Ａｌ／Ｍｏを蒸着し、レジスト上の上記Ｔｉ／Ａｌ／Ｍｏを上記レジストとともにリフトオフしてゲート電極８，アノード電極３８を形成し、半導体積層構造全面に保護膜１２を形成した後、上記保護膜１２の各電極上の部分に開口部を設け、該開口部上に金属配線を形成することにより、図１２に示すような半導体装置を得る。
【０００７】
次に動作について説明する。まず、ＨＥＭＴ部２００においては、アンドープの電子走行層３上にｎ型不純物を有する電子供給層２が配置されているため、この電子供給層２の電子走行層３との界面側に２次元電子ガス層が形成され、この２次元電子ガス層を電子が走行する。そして、この２次元電子ガス層には電子走行の障害となるドナーイオンが存在しないため、電子は高電子移動度を持つことができる。
【０００８】
ダイオード部１００においては、アノード電極３８にマイナスの電位をかけると、該アノード電極３８直下に形成される空乏層が印加される電位に応じて広がり、この空乏層が広がることによってダイオード部１００の容量が変化する。このような電圧印加に対して容量変化するダイオードは、一般にバラクタダイオードといわれる。
【０００９】
ここで、ダイオード部１００の容量はアノード電極３８直下の、不純物がドーピングされた能動層に形成される空乏層の大きさに依存しており、アノード電極３８にかかる電位によって空乏層の大きさを変えることで、その容量を制御することができるが、ダイオード部１００の容量は、電圧の印加によって無限に広がるわけではなく、半導体基板５上に形成された能動層、つまり不純物を有する層の厚みでその制御範囲が決まり、電圧の印加によって空乏層が広がり、この空乏層は能動層と絶縁層との界面まで広がる。
【００１０】
【発明が解決しようとする課題】
以上のように従来の半導体装置は構成されていたが、ＨＥＭＴ等のオーミック接触用のキャップ層を備えたトランジスタが形成されている半導体積層構造と同一の半導体積層構造に対してダイオードを形成するようにした半導体装置においては、トランジスタ部を形成する工程においてダイオード部も同時に形成すれば製造工程を簡略化できることから、ダイオード部とトランジスタ部とをほぼ同様の構造として、同時形成できるようにしている。即ち、ＨＥＭＴなどのトランジスタでは、トランジスタとしての性能を確保するためにリセスと呼ばれる溝が形成されており、ダイオード部にもトランジスタ部と同様のリセスを形成し、このリセス内にアノード電極を配置する構成として、このリセスとアノード電極とを、トランジスタのゲートリセス及びゲート電極と同時に形成するようにしている。例えば、ＨＥＭＴの場合には、ゲート耐圧の関係などから、このリセスが電子供給層の界面まで掘られているが、ダイオード部にもこのような電子供給層の界面まで掘られたリセスを設けるようにしている。この結果、アノード電極の下の能動層つまりキャリアが存在する層の厚さは、ゲート電極下の能動層の厚さ、つまり電子供給層２の厚さと同じとなっている。しかしながら、通常、ＨＥＭＴのゲート電極下の電子供給層２の厚さは非常に薄いために、ダイオード部１００の能動層つまり電子供給層２の厚さも同様に薄く、アノード電極３８下に空乏層の広がる範囲が非常に狭く、容量を調整できる電圧範囲は比較的狭いものとなってしまう。
【００１１】
したがって、ダイオードを電圧印加に対して容量変化するものとして利用する場合には、印加電圧に対して大きく容量値が変化するとともに、その変化は電圧に対して線形的に変化するものであることが望まれるにもかかわらず、ダイオードをＨＥＭＴ等のオーミック接触のためのキャップ層を備えたトランジスタと同一半導体積層構造に形成する場合、ダイオードの容量の制御範囲はトランジスタのゲート電極下の能動層の厚みで決定されるとともに、その厚さが非常に薄いものであるために、印加電圧に対して線形的に容量が変化する範囲が狭くて、発振器の発振周波数の変調範囲が狭くなり、所望の特性を備えた半導体装置が得られないという問題があった。
【００１２】
この発明は上記のような問題点を解消するためになされたものであり、オーミック接触のための層を備えたトランジスタとダイオードとを同じ半導体積層構造に集積するとともに、ダイオードの容量の制御範囲を広くすることができる半導体装置及びその製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板と、該半導体基板上に配置され第１導電型不純物を有する第１の半導体層と、該第１の半導体層上に形成され該第１の半導体層よりも高濃度に第１導電型不純物を有する第２の半導体層を有する、少なくとも２層以上の半導体層からなる半導体積層構造と、上記第２の半導体層上にオーミック接触するよう配置された第１の電極と、上記第２の半導体層上に配置された，上記第２の半導体層に対してショットキ接触可能な第２の電極とからなるダイオード部と、上記第２の半導体層に設けられた上記第１の半導体層に達する深さのリセス内に、該リセス内に露出した上記第１の半導体層上にショットキ接触するよう配置されたゲート電極と、上記第２の半導体層上の上記リセスを挟んで互いに対向する領域上に、該各領域にオーミック接触するよう配置されたソース電極およびドレイン電極とを有するトランジスタ部とを備えたものである。
【００１５】
また、上記半導体装置において、上記第１の電極、ソース電極、およびドレイン電極は、複数の金属配線と接続されており、上記第２の電極は該金属配線と同一材料よりなるようにしたものである。
【００１６】
また、上記半導体装置において、上記第２の電極と第２の半導体層との間に絶縁物からなる保護膜を配置するようにしたものである。
【００１７】
また、上記半導体装置において、上記第２の半導体層上の上記第２の電極を挟んで上記第１の電極に対向する領域上に、上記第２の電極との間隔が上記第１の電極と第２の電極との間の間隔と等間隔となるよう配置された，上記第２の半導体層にオーミック接触する第３の電極と、上記第１の電極と第３の電極とにそれぞれ接続された、該２つの電極に互いに異なる電圧を印加する手段とを備えているようにしたものである。
【００１８】
また、上記半導体装置において、上記第２の半導体層上の、上記第２の電極を挟んで上記第１の電極に対向する領域上に、上記第２の半導体層にオーミック接触する第３の電極を備え、上記第２の電極は、上記第１の電極と第３の電極との中間位置からオフセットした位置に配置されており、上記第１の電極と第３の電極とは互いに接続されているようにしたものである。
【００１９】
また、上記半導体装置において、上記半導体積層構造は、半導体基板上に順次配置された，バッファ層、アンドープ電子走行層、第１導電型不純物を有する電子供給層、及び該電子供給層よりも高濃度に第１導電型不純物を有するキャップ層からなるようにしたものである。
【００２０】
また、この発明に係る半導体装置の製造方法は、半導体基板上に、第１導電型不純物を有する第１の半導体層と、該第１の半導体層上に該第１の半導体層よりも高濃度に第１導電型不純物を有する第２の半導体層を有する、少なくとも２層以上の半導体層からなる半導体積層構造を形成する工程と、上記半導体積層構造上に、第１の電極、ソース電極、及びドレイン電極を形成するための材料を堆積し、該材料を熱処理して上記第２の半導体層にオーミック接触する第１の電極、ソース電極、及びドレイン電極を形成する工程と、上記半導体積層構造上にレジストを形成し、該レジストの、上記ソース電極とドレイン電極とに挟まれた領域内に開口部を設け、該レジストをマスクとして上記第２の半導体層を上記第１の半導体層が露出するようエッチングしてゲートリセスを形成する工程と、上記レジストをマスクとして上記半導体積層構造上にゲート電極材料を堆積し、上記レジストを除去して、該ゲートリセス内に露出した上記第１の半導体層上にゲート電極を形成する工程と、上記第１の電極の近傍の上記第２の半導体層上に、上記第２の半導体層にショットキ接触する第２の電極を形成する工程とを備えたものである。
【００２１】
また、上記半導体装置の製造方法において、上記第２の電極を形成する工程と同時に、該第２の電極の材料と同じ材料からなる，上記第１の電極、ソース電極、及びドレイン電極と接続された配線を形成する工程を含むようにしたものである。
【００２２】
【発明の実施の形態】
実施の形態１．
本発明の実施の形態１に係る半導体装置は、半導体基板と、該半導体基板上に配置された、第１導電型不純物を有する第１の半導体層上に、該第１の半導体層よりも高濃度に第１導電型不純物を有する第２の半導体層を配置してなる層をその表面側に有する、少なくとも２層以上の半導体層からなる半導体積層構造と、上記第２の半導体層上にオーミック接触するよう配置された第１の電極と、上記第２の半導体層上に配置された，上記第２の半導体層に対してショットキ接触可能な第２の電極とからなるダイオード部と、上記第２の半導体層に設けられた上記第１の半導体層に達する深さのリセス内に、該リセス内に露出した上記第１の半導体層上にショットキ接触するよう配置されたゲート電極と、上記第２の半導体層上の上記リセスを挟んで互いに対向する領域上に、該各領域にオーミック接触するよう配置されたソース電極およびドレイン電極とを有するトランジスタ部とを備えた構成としたものであり、これにより、オーミック接触のための層を備えたトランジスタ部とダイオード部とを同一の半導体積層構造に集積化した半導体装置において、ダイオード部の第２の電極の下部に位置するキャリアを有する層の厚さを、従来の第２の半導体層にリセスを形成してダイオード部を形成していた場合と比較して、第２の半導体層の厚さ分だけ厚くして、ダイオード部の空乏層の広がる範囲を広くすることができ、ダイオード部の容量が線形的に変化する範囲を広くして、ダイオード部の容量の制御範囲を広くすることができる作用効果が得られるものである。
【００２３】
また、上記半導体装置において、上記第１の電極、ソース電極、およびドレイン電極は、複数の金属配線と接続されており、上記第２の電極は該金属配線と同一材料よりなるようにした構成としたことにより、上記第２の電極を金属配線と同時に形成することができるため、製造工程を簡略化できるとともに、通常の金属配線を備えたトランジスタを形成する工程に新たな工程を加えることなく、ダイオード部を形成することができる作用効果が得られるものである。
【００２４】
以下、本発明の実施の形態１について説明する。
図１は本発明の実施の形態１による半導体装置の構造を示す断面図（図１(a))，該半導体装置を基板の上方からみた平面図（図１(b))，及び該半導体装置のダイオード部におけるアノード電圧と接合容量との関係を示す図（図１(c))であり、この半導体装置は、ダイオードと、トランジスタ，特にＨＥＭＴとを同一基板上に設けられた同一半導体積層構造に集積したものである。図において、１００はダイオード部、２００はＨＥＭＴ部，５は半絶縁性ＧａＡｓ基板、４はアンドープＧａＡｓ等からなるバッファ層、３は厚さが８０〜２５０オングストロームであるアンドープＩｎＧａＡｓからなる電子走行層、２は例えば不純物濃度が１×１０17〜２×１０19ｃｍ-3であり、厚さが３００〜５００オングストロームであるｎ型のＡｌＧａＡｓからなる電子供給層であり、これは、ｎ型のＡｌＧａＡｓの代わりに、基板５側の所定の高さ位置に、不純物を数原子層の厚さで１×１０12〜７×１０12ｃｍ-2程度の濃度にプレーナドープしてなるプレーナドープ層を備えたアンドープＡｌＧａＡｓを用いてもよい。１は不純物濃度が１×１０18〜２×１０19ｃｍ-3であり、厚さが３００〜２０００オングストロームであるｎ型のキャップ層で、該キャップ層１にオーミック接触するソース電極とドレイン電極との抵抗を下げるために、ｎ型不純物が上記電子供給層２よりも高濃度にドープされている。上記バッファ層４，電子走行層３，電子供給層２，キャップ層１は基板５上に順次積層されて、半導体積層構造を形成している。７，９は、それぞれＡｕＧｅ／Ｎｉ／Ａｕ等からなるソース電極，ドレイン電極、８ａはゲートリセスで、その底面には電子供給層２が露出している。８はＴｉ／Ａｌ／Ｍｏ等からなり、上記電子供給層２とショットキ接触するゲート電極、１１はＴｉ／Ａｕ等からなる金属配線、１３は上記キャップ層１とショットキ接触するアノード電極で、キャップ層１とショットキ接触可能な材料であればどのようなものを用いてもよいが、ここでは特に配線金属１１と同じ材料を用いており、上記配線金属１１と同時に形成することにより、アノード電極１３を形成する工程を簡略化している。１０はキャップ層１とオーミック接触するＡｕＧｅ／Ｎｉ／Ａｕ等からなるカソード電極で、アノード電極１３の両側にアノード電極１３に対して等間隔に設けられており、図示されていないが、互いに接続されて短絡されている。なお、このカソード電極１０は必ずしもアノード電極１３の両側に設ける必要はなく、アノード電極１３の一方側のみに一つのカソード電極を設けるようにしてもよいが、アノード電極とカソード電極との間の抵抗を減らすためには、アノード電極１３の両側に設けることが好ましい。１２はＳｉＯｘ等の絶縁膜からなる保護膜、６はプロトン注入等により絶縁化してなる，ダイオード部１００とＨＥＭＴ部２００とを素子分離するためのアイソレーション領域である。
【００２５】
図２はこの発明の実施の形態１に係る半導体装置の製造方法を示す断面図であり、図において、図１と同一符号は同一または相当する部分を示しており、１４はフォトレジストである。
【００２６】
次に製造方法について説明する。半導体装置の製造方法としては、例えばＧａＡｓからなる半絶縁性基板５に所望の特性を備えた電子供給層等をエピタキシャル成長法で形成する方法やイオン注入法で形成する方法があるが、ここでは、特にエピタキシャル成長法を用いた方法について説明する。
【００２７】
まず、図２(a) に示すように、半絶縁性基板５上にバッファ層４，電子走行層３，電子供給層２，キャップ層１をＭＯＣＶＤ法等により順次エピタキシャル成長させて半導体積層構造を形成する。次に、該半導体積層構造のＨＥＭＴを形成する領域，およびダイオードを形成する領域を除いた、素子形成に不要な領域にプロトン注入等を行い、絶縁化したアイソレーション領域６を形成する。その後、ソース電極，ドレイン電極およびカソード電極を形成するための金属を、キャップ層１に設け、これを熱処理して、キャップ層１にオーミック接触するソース電極７，ゲート電極８およびカソード電極１０を形成する（図２(b))。
【００２８】
続いて、上記半導体積層構造上の全面にフォトレジスト１４を形成し、電子ビーム（Electron Beam ：以下ＥＢと略す）露光法や光学露光法を用いて該レジスト１４をパターニングし、該レジスト１４をマスクとしてキャップ層１を等方性もしくは異方性エッチングすることによりゲートリセス８ａを形成する（図２(c))。このゲートリセス８ａの深さは電子供給層２に達する深さとなるようにする。さらに、上記レジスト１４をマスクとして、Ｔｉ等の熱処理等によっても半導体層と混ざりにくいバリアメタルを有するゲート電極材料を蒸着により形成し、上記レジスト１４上に設けられたゲート電極材料をレジスト１４とともにリフトオフして、電子供給層２にショットキ接触するゲート電極８を形成する（図２(d))。
【００２９】
その後、図２(e) に示すように、ＳｉＮやＳｉＯx 等の保護膜１２を半導体積層構造上の全面に形成し、ゲート電極８，ドレイン電極７，ソース電極９，カソード電極１０と金属配線とのコンタクトを取るために、保護膜１２の，これら各電極上の範囲をエッチングする。この時、２つのカソード電極１０に挟まれた，アノード電極を形成するための領域上の保護膜１２もエッチング除去して、キャップ層１を露出させておく。続いて、Ｔｉなどのバリアメタルを有している金属（例えばＴｉ／Ａｕなどの多層金属層）をメタライズして配線金属１１を形成する。この時、アノード電極を形成するための領域上の保護膜１２もエッチング除去されているため、この領域上にも金属配線１１と同じ材料からなる，キャップ層１とショットキ接触するアノード電極１３が形成され、図１に示すような半導体装置が形成される。
【００３０】
次に動作について説明する。まず、ＨＥＭＴ部２００においては、アンドープの電子走行層３上に電子を放出するイオンを不純物としてドープした電子供給層２が配置されており、ゲート電極８が該電子供給層２上に配置されている。電子供給層２の電子走行層３との界面側に２次元電子ガス層が形成され、この２次元電子ガス層を電子が走行するが、この２次元電子ガス層には電子走行の障害となるドナーイオンが存在しないため、電子は高電子移動度を持つことができる。そして、ゲート電極８に印加する電圧を変化させることにより、ゲート電極８下の２次元電子ガスの濃度を変化させてトランジスタとして動作させることができる。
【００３１】
ダイオード部１００においては、アノード電極１３がキャップ層１上にショットキ接触するよう配置されており、アノード電極１３下には金属と半導体との接触時に生じるバンドギャップの影響による空乏層が生成されている。そして、アノード電極１３にマイナスの電位をかけると、該アノード電極１８直下に形成される空乏層が印加される電位に応じて広がる。この空乏層が広がることによってダイオード部１００の容量が変化する。
【００３２】
この実施の形態１においては、ダイオード部１００とオーミック接触のためのキャップ層を備えたＨＥＭＴ部２００とを同一半導体積層構造に集積してなる半導体装置において、ダイオード部１００のアノード電極１３を、キャップ層１上の保護膜１２に形成した開口部内に露出したキャップ層１とショットキ接触するように形成している。このため、図１２において示したような従来のダイオード部とＨＥＭＴ部とを同一半導体積層構造に集積された半導体装置においては、ダイオード部のアノード電極がキャップ層に設けられたリセス内に露出した電子供給層上に設けられているため、空乏層の基板方向に伸びる範囲が、キャリアを有する電子供給層の厚さのみの範囲となって、電圧に対して空乏層が広がる範囲が狭くなってしまっていたが、本発明においては、キャップ層１上にリセスを設けることなくアノード電極１３を設けているので、空乏層の基板５方向に伸びる範囲を、キャリアを有するキャップ層１と、電子供給層２とを合わせた厚さの範囲とすることができ、従来の半導体装置よりも、ダイオード部１００の空乏層の広がる範囲を広くすることができる。このため、アノード電極１３に印加されるアノード電圧と、ダイオードの接合容量との関係は、図１(c) に示すようになり、この実施の形態１のダイオード部１００においては、従来のダイオード部に比べて、アノード電圧に対して容量が線形に変化する範囲を広くすることができる。
なお、図１(c)において、横軸はアノード電圧を示し、縦軸は接合容量を示している。
【００３３】
さらに、この実施の形態１においては、アノード電極１３は配線金属１１と同じ材料を用いて、配線金属１１と同時に形成するようにしているため、アノード電極１３を形成するための特別の工程を追加する必要はなく、従って、通常のＨＥＭＴを形成する工程を利用して、これに新たなプロセスを加えることなく、ダイオード部１００を形成できる。このため、ＨＥＭＴ部２００を形成する工程と同時にダイオード部１００を形成することができるため、製造工程を簡略化することができ、従来の半導体装置に比して、製造工程が複雑化することはない。
【００３４】
以上のように、この実施の形態１によれば、半導体基板５上に配置された、バッファ層４、電子走行層３、電子供給層２、キャップ層１からなる半導体積層構造と、キャップ層１上にオーミック接触するよう配置されたカソード電極１０と、キャップ層１上に配置された，上記キャップ層１に対してショットキ接触可能なアノード電極とからなるダイオード部１００と、上記キャップ層４に設けられた上記電子供給層２に達する深さのゲートリセス８ａ内に露出した上記電子供給層２上にショットキ接触するよう配置されたゲート電極８、並びに上記キャップ層１上の、上記リセス８ａを挟んで互いに対向する領域に、オーミック接触するよう配置されたソース電極７およびドレイン電極９とからなるＨＥＭＴ部２００とを備えるようにしたから、オーミック接触のためのキャップ層を備えたＨＥＭＴ部とダイオード部とを同一の半導体積層構造に集積化した半導体装置において、ダイオード部の空乏層の広がる範囲を広くすることができ、これにより、ダイオード部の容量が線形的に変化する範囲を広くすることができる効果がある。
【００３５】
また、上記カソード電極１０、ソース電極７，及びドレイン電極９上に配線金属１１を設けるとともに、上記アノード電極１３を配線金属１１と同一の材料により構成するようにしたから、アノード電極１３を、配線金属１１を形成する工程と同時に形成することができ、ＨＥＭＴ２００を製造する工程に新たな工程を加えることなく、ＨＥＭＴ２００と同時にダイオード部１００を形成することができ、製造工程を簡略化することができる効果がある。
【００３６】
ここで、この実施の形態１の半導体装置を使用して構成した回路の例について説明する。
図３はこの実施の形態１に係る半導体装置を用いたマイクロ波回路の構造を摸式的に示す図であり、この回路は、マイクロ波を取り扱う回路のうちの特に発振機能を有する回路である（以下、単に発振器と称する）。このタイプの発振器は一般に直列帰還型と呼ばれている。
【００３７】
図において、２０はこの実施の形態１に係る半導体装置のダイオード部、２１は外部変調用の端子、１５は共振回路、１６はＨＥＭＴ等の発振用のトランジスタ、１７は直列の帰還回路、１８は出力回路、１９は出力端子である。そして、上記回路のうちのいずれかに含まれるＨＥＭＴが、この実施の形態１に係る半導体装置のＨＥＭＴ部より構成されており、このＨＥＭＴと上記ダイオード部２０とが、同一の半導体積層構造に形成されている。
【００３８】
この回路では、帰還回路によって信号はループ利得を持ち、ある周波数に応じた条件にデバイスのインピーダンスが達したときに発振現象が起きる。発振周波数を決定するのは主に共振回路１５であるため、共振回路１５のインピーダンスを変化させるために通常バラクタとして機能するダイオードを接続し、電気的にその容量を変化させて共振器のインピーダンスの位相成分を変える。周波数に変調をかける場合には、その変調電圧に対して線形に発振周波数が変化することが求められ、その変化の範囲も広い範囲が要求される。このような電圧によって発振周波数を変化させる電圧制御発振器の発振周波数の電圧に対する線形変化の範囲は上述したダイオード部２０を用いた場合には、従来の技術のようなＨＥＭＴのソース電極，ドレイン電極に相当する電極を短絡してなるダイオードを用いるよりも空乏層の広がる範囲が広く確保される分広くなる。
【００３９】
また、この実施の形態１の半導体装置を、アナログ移相器に代表されるようにダイオードの接合容量によって通過位相を制御する回路に使用した場合にも、その可変範囲を大きく取ることが可能となるものである。図４は米国特許５，２０２，６４９号に開示されている、帯域制御を行うインピーダンス回路の構造を示す摸式図（図４(a))、この図４(a) における位相制御回路の構造を詳細に示す図（図４(b))、及びダイオードの電圧を変化させた場合における利得の周波数特性を示した図（図４(c))である。
【００４０】
図において、２２はトランジスタ、２３は入力端子、２４は入力側整合回路、２９は出力回路、２５は出力端子、２６は位相制御回路である。位相制御回路２６は、例えば図４(b) に示されるように、  設計周波数の１／４波長の電気長を有するストリップ線路２８、制御端子２７、ダイオード３０よりなるものである。この回路において、ダイオード３０として、本実施の形態１に係る半導体装置のダイオード部を使用することにより、帯域制御の範囲をさらに拡張することができる。
【００４１】
以上説明したように、この実施の形態１に係る半導体装置のダイオード部は、マイクロ波やミリ波を扱う回路に対して特に有効であり、さらに、このダイオードをハイブリッドMicrowave ＩＣに用いてもよく、また、ＭＭＩＣに用いても同様の効果を奏する。
【００４２】
実施の形態２．
この発明の実施の形態２に係る半導体装置は、上記実施の形態１に係る半導体装置において、上記第２の電極と第２の半導体層との間に保護膜を配置する構成としたものであり、これにより、ダイオード部の空乏層の広がる範囲を、保護膜の分だけ更に広くすることができ、ダイオード部の容量の制御範囲を更に広くすることができる作用効果がある。
【００４３】
以下、この実施の形態２の詳細について説明する。
図５はこの実施の形態２に係る半導体装置の構造を示す断面図（図５(a))，及びこの半導体装置のダイオード部における接合容量とアノード電圧との関係を示す図（図５(b))であり、図において、図１と同一符号は同一または相当する部分を示している。
【００４４】
上記実施の形態１に係る半導体装置においては、ダイオード部のアノード電極１３を、保護膜１２に形成した開口部内に設け、アノード電極１３とキャップ層１とが直接接触するようにしたが、この実施の形態２においては、アノード電極１３を保護膜１２上に設けるようにしたものであり、上記実施の形態１の製造方法と同様の製造方法により形成される。この場合においては、ダイオード部１００のアノード電極１３下に保護膜１２があるために、上記実施の形態１において示した半導体装置に対して、さらにダイオード部１００の空乏層の広がる範囲が増え、図５(b) に示すように、この実施の形態２においては、ダイオード部１００の容量が線形的に伸びるアノード電圧の範囲が広がり、アノード電圧に対して容量が線形的に変化する範囲を、上記実施の形態１に対して、さらに広げることができる効果がある。
【００４５】
実施の形態３．
図６は本発明の実施の形態３に係る半導体装置の構造を示す断面図であり、図において、図１と同一符号は同一または相当する部分を示しており、３００はＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transister ）部、５２は例えば不純物濃度が１×１０17〜３×１０18ｃｍ-3であるｎ型のＧａＡｓからなる動作層、５３はｎ型不純物を動作層５２よりも高濃度に、例えば１０倍程度の濃度に有するＧａＡｓからなるキャップ層である。
【００４６】
この実施の形態３に係る半導体装置は、実施の形態１において示した半導体装置において、半導体積層構造をバッファ層４，動作層５２，キャップ層５３により構成し、この半導体積層構造にトランジスタ部としてＨＥＭＴの代わりにＭＥＳＦＥＴ部３００を設けるようにしたものである。この半導体装置は、半導体基板５上に、バッファ層４，動作層５２，キャップ層５３を順次エピタキシャル成長させた後、上記実施の形態１と同様の製造工程を用いて各電極等を形成することにより製造される。
【００４７】
次に動作について説明する。ＭＥＳＦＥＴ部３００においては、ゲート電極８に電圧を印加することにより、ゲート電極８下の動作層５２に形成される空乏層の大きさを変化させて、ソース電極７とドレイン電極９との間に流れる電流を制御することができる。また、ダイオード部１００においては、アノード電極１３の下部に形成される空乏層の大きさをアノード電圧により制御することにより、ダイオードの容量を変化させることができる。
【００４８】
従来の、オーミック接触抵抗を下げるためのキャップ層を有するＭＥＳＦＥＴと，該ＭＥＳＦＥＴと同一の半導体積層構造に集積されたダイオード部とを備えた半導体装置においては、本願の従来の技術において説明したＨＥＭＴとダイオードとを同一の半導体積層構造に集積した半導体装置と同様に、製造工程を簡略化するために、ダイオード部のアノード電極が形成される部分も、ＭＥＳＦＥＴのゲート電極近傍と同様のリセスを有する構造とし、キャップ層の下の動作層にアノード電極を直接配置するようにして、ゲート電極とアノード電極とを同時に形成していたが、このような場合においても、上述した従来のＨＥＭＴとダイオードとを同一の半導体積層構造に集積した半導体装置と同様に、ダイオード部において空乏層の広がる範囲が動作層内のみに限られてしまい、空乏層の制御範囲が狭くなってしまうという問題があった。
【００４９】
しかるに、この実施の形態３に係る半導体装置においては、アノード電極１３をキャップ層５３上に設けたことにより、アノード電極１３の下部の能動層の厚さ、つまりキャリアを有する層の厚さをキャップ層５３と動作層５２との和として、従来のように、リセス内に露出した動作層上にアノード電極１３を設けた場合に比べて厚くすることができ、これにより、ダイオード部１００における空乏層の広がる範囲を従来よりも広くして、ダイオード部１００の容量の変動幅を広くすることができ、ダイオード部１００の容量が線形的に変化するアノード電圧の範囲を広くすることができる。
【００５０】
このように、この実施の形態３によれば、半導体基板５上に配置された、バッファ層４、動作層５２、キャップ層５３からなる半導体積層構造と、キャップ層５３上にオーミック接触するよう配置されたカソード電極１０と、キャップ層５３上に配置された，上記キャップ層５３に対してショットキ接触可能なアノード電極とからなるダイオード部１００と、上記キャップ層５３に設けられた上記キャップ層５３に達する深さのゲートリセス８ａ、及び該リセス８ａ内の上記動作層５２上にショットキ接触するよう配置されたゲート電極８、並びに上記キャップ層５３上の、上記リセス８ａを挟んで互いに対向する領域に、オーミック接触するよう配置されたソース電極７およびドレイン電極９とからなるＭＥＳＦＥＴ部３００とを備えるようにしたから、ダイオード部とＭＥＳＦＥＴ部とを同一の半導体積層構造に集積化した半導体装置において、ダイオード部の空乏層の広がる範囲を広くすることができ、これにより、ダイオードの容量が線形的に変化する範囲を広くすることができる効果がある。
【００５１】
実施の形態４．
本発明の実施の形態４に係る半導体装置は、上記実施の形態１に係る半導体装置において、上記第２の半導体層上の上記第２の電極を挟んで上記第１の電極に対向する領域上に、上記第２の電極との間隔が上記第１の電極と第２の電極との間の間隔と等間隔となるよう配置された，上記第２の半導体層にオーミック接触する第３の電極と、上記第１の電極と第３の電極とにそれぞれ接続された、該２つの電極に互いに異なる電圧を印加する手段とを備えている構成としたものであり、これにより、上記第１，第３の電極に電位差を発生させ、空乏層を第１の電極または第３の電極のいずれかの方向に傾けながら広がるようにすることができ、ダイオード部の空乏層の広がる範囲を広くすることができ、ダイオード部の容量の制御範囲を広くすることができる作用効果がある。
【００５２】
図７はこの発明の実施の形態４に係る半導体装置の構造を示す断面図であり、図において図１と同一符号は同一または相当する部分を示しており、４０は電位差の異なる２つの電圧を印加する電圧印加手段で、例えば異なる２つの電圧を出力可能な電源回路等が用いられる。１０ａ，１０ｂは第１，第２のカソード電極である。
【００５３】
図８はこの発明の実施の形態４に係る半導体装置の動作を説明するための、半導体装置の主要部の構造を示す断面図（図８(a) 〜(c))、及び２つのカソード電極間電位差を与えた場合のアノード電圧と接合容量との関係を示す図（図８(d))であり、図において、図１と同一符号は同一または相当する部分を示しており、４１は空乏層、４４，４５は接合容量が線形的に変化する領域を示している。
【００５４】
この実施の形態４に係る半導体装置は、上記実施の形態１に係る半導体装置において、ダイオード部１００のカソード電極を２つ設けるようにし、これらのカソード電極１０ａ，１０ｂをアノード電極１３の両側に、アノード電極１３に対して等間隔に配置するとともに、互いに短絡させずに、それぞれのカソード電極１０ａ，１０ｂを電圧印加手段と接続してそれぞれに異なる電圧を印加するようにしたものである。
【００５５】
通常、ダイオード部１００のアノード電極１３直下の空乏層４１の断面形状はほぼ半楕円状であり、アノード電極１３の中心に対してぼほ対称となっている（図８(a))。この時、上記実施の形態１に係る半導体装置のように、２つのカソード電極１０に電位差を与えないように、アノード電極１３に対して、空乏層４１が広がるような電圧を印加していくと、やがて空乏層４１は電子供給層２と電子走行層３との界面に達するとともに、横方向に広がる（図８(b))。この時に、ダイオード部１００の容量の変化はアノード電圧に対して線形でなくなる。
【００５６】
これに対し、この実施の形態４に示すように、カソード電極１０ａ，１０ｂ間に小さな電位差を加えるようにして、例えば、カソード電極１０ｂ側を高電位とすると、空乏層４１はカソード電極１０ｂ側に広がり，傾きながら分布する（図８(c))。このため、空乏層４１が電子供給層２と電子走行層３との界面に達するまでの距離が、カソード電極１０ａ，１０ｂ間に電位差がなく空乏層がアノード電極１３の直下方向に伸びる場合に比べて広くなるため、ダイオード部１００の容量が線形的に変化するアノード電圧の範囲を、電位差の存在しない場合よりも広くすることができる。図８(d) からも、ダイオード部１００の容量が線形的に変化するアノード電圧の範囲が、カソード電極１０ａ，１０ｂ間に電位差を与えることにより増加していることがわかる。
【００５７】
なお、この実施の形態４においては、実施の形態１に示した構造において、ダイオード部のカソード電極間に電位差を与えるようにした構造について説明したが、本発明は、上記実施の形態３に係る半導体装置においても適用できるものであり、このような場合においても、この実施の形態４と同様の効果を奏する。
【００５８】
実施の形態５．
本発明の実施の形態５に係る半導体装置は、上記実施の形態１に係る半導体装置において、上記第２の半導体層上の、上記第２の電極を挟んで上記第１の電極に対向する領域上に、上記第２の半導体層にオーミック接触する第３の電極を備え、上記第２の電極は、上記第１の電極と第３の電極との中間位置からオフセットした位置に配置されており、上記第１の電極と第３の電極とは互いに接続されている構成としたものであり、これにより、空乏層を第１の電極または第３の電極のいずれかの方向に傾けながら広がるようにすることができ、ダイオード部の空乏層の広がる範囲を広くすることができ、ダイオード部の容量の制御範囲を広くすることができる作用効果がある。
【００５９】
図９は本発明の実施の形態５に係る半導体装置のダイオード部の構造を示す断面図であり、図において、図９と同一符号は同一又は相当する部分を示しており、１０ｃ，１０ｄは互いに短絡されているカソード電極、１３ａはアノード電極で、このアノード電極１３ａは、カソード電極１０ｃ，１０ｄの両方から等間隔にある位置から、カソード電極１０ｃ，１０ｄのいずれか一方の方向にオフセットした位置に配置されている。
【００６０】
この実施の形態５に係る半導体装置は、上記実施の形態１に係る半導体装置において、ダイオード部１００のカソード電極を２つの互いに短絡されたカソード電極１０ｃ，１０ｄとするとともに、アノード電極１３ａをこれらの中心からいずれか一方の電極の方向にオフセットした位置に配置したものであり、この半導体装置のその他の部分の構成は、上記実施の形態１に示した構成と同様であるのでここでは省略している。
【００６１】
この実施の形態５に係る半導体装置においては、２つの互いに短絡されたカソード電極１０ａ，１０ｂを設けるとともに、アノード電極１３ａをこれらの中心から、いずれか一方の方向にオフセットした位置に配置したことにより、アノード電極１３ａに負電圧を印加すると、アノード電極１３ａの下部に形成される空乏層４１は、アノード電極１３ａ下から、アノード電極１３ａから離れた方の電極に向かって傾きながら、基板方向に伸びていく。例えば、図９に示すように、アノード電極１３ａをカソード電極１０ｃに近づけた位置に配置すると、空乏層４１はカソード電極１０ｄ側の方向に傾いて伸びていくため、アノード電極が２つのカソード電極の中間に位置している場合に比べて、空乏層の伸びる範囲を広くすることができ、上記実施の形態４に示した半導体装置と同様の効果を奏することができる。
【００６２】
なお、この実施の形態５においては、実施の形態１に示した構造において、ダイオード部のカソード電極間の、該カソード電極間の中心からオフセットした位置にアノード電極を配置した構造について説明したが、本発明は、上記実施の形態３に係る半導体装置の構造においても適用できるものであり、このような場合においても、実施の形態５と同様の効果を奏する。
【００６３】
なお、上記実施の形態１〜５においては、ＧａＡｓ基板を用いた半導体装置について説明したが、本発明は、その他の基板としてＩｎＰ基板等を用いた場合においても適用できるものであり、このような場合においても、上記実施の形態１〜５と同様の効果を奏する。
【００６４】
また、上記実施の形態１〜５においては、電子供給層や動作層として、ｎ型の不純物を有する半導体層を用いた場合について説明したが、本発明は、電子供給層や動作層として、ｐ型の不純物を有する半導体層を用いた場合においても適用できるものであり、このような場合においても、上記実施の形態１〜５と同様の効果を奏する。
【００６５】
また、上記実施の形態１〜５においてはダイオード部と同一半導体積層構造に集積するトランジスタとして、ＨＥＭＴまたはＭＥＳＦＥＴを用いた場合について説明したが、本発明は、オーミック接触用のキャップ層を備えたトランジスタであれば、どのようなトランジスタを集積した場合においても適用できるものであり、このような場合においても上記実施の形態１〜５と同様の効果を奏する。
【００６６】
実施の形態６．
図１０は本発明の実施の形態６に係る半導体装置の構造を示す断面図であり、図において、図１と同一符号は同一または相当する部分を示しており、６０はキャップ層１と同一材料からなるエピタキシャル層である。
【００６７】
また、図１１は本発明の実施の形態６に係る半導体装置の製造方法を示す断面図であり、図において、図１０と同一符号は同一または相当する部分を示している。
【００６８】
次に製造方法について説明する。まず、図１１(a) に示すように、半絶縁性の半導体基板５上に、バッファ層４，電子走行層３，電子供給層２，キャップ層１を順次エピタキシャル成長法で形成して半導体積層構造を形成し、ダイオードやトランジスタを形成する領域外の部分にはアイソレーションを目的としてプロトン注入等のイオン注入を行い、アイソレーション領域６を形成する。なお、エピタキシャル成長法を用いる代わりに、半導体基板に、イオン注入等を行うことにより、上記と同様の構造の半導体積層構造を形成するようにしてもよい。
【００６９】
続いて、図１１(b) に示すように、ダイオード部を形成するためのエピタキシャル層６０を上記半導体積層構造上にエピタキシャル成長法で形成する。なお、このエピタキシャル層６０はＨＥＭＴに用いられる半導体積層構造のような複雑な構造である必要はなく、この実施の形態６のようなオーミック抵抗を低減するためにキャップ層１と同じ材料からなる単層構造としたり、キャップ層１よりも高濃度に不純物を有する層としたり、逆方向耐圧を得るための低濃度層をショットキー形成層として用いた構造としたり、チャネル抵抗を低減するために不純物を中濃度に有する層が低濃度層の直下に配置されるよう積層した構造としても良く、通常のダイオードが形成可能な不純物を有するエピタキシャル層であればどのような構造のものでもよい。
【００７０】
次に、図１１(c) に示すように、エピタキシャル層６０上のダイオードを形成する領域上に、カソード電極を形成するための金属を蒸着法もしくはスパッタ法等でマスク等を用いて形成して、カソード電極１０を設け、続いて、エピタキシャル層６０のダイオードを形成する領域を除く領域をエッチングし除去する。このエッチングにおいて深さ方向の制御を容易にするために、予め、エピタキシャル層６０とキャップ層１との間に、エッチングストッパ層を設けておくようにしてもよい。
【００７１】
その後、上記実施の形態１において説明した方法と同様の方法により、ＨＥＭＴ部２００を形成し、その後、全面に保護膜１２を形成し、該保護膜１２のアノード電極を形成する領域，及び各電極の上部に設けられた保護膜をエッチングにより除去し（図１１(d))、配線金属１１および、該配線金属１１と同じ材料からなるアノード電極１３を形成する。
【００７２】
この実施の形態６においては、ＨＥＭＴ部２００を形成するために必要な半導体積層構造を形成した後、さらに、半導体積層構造のダイオード部１００を形成する領域上ににエピタキシャル層６０を設け、このエピタキシャル層６０にダイオード部を形成した構造としたことにより、従来の半導体装置においては電子供給層の厚さにより制限されていたアノード電極の下部に形成される空乏層の広がる範囲を、電子供給層２の厚さよりも広くすることが可能となり、同一の半導体基板上に、ダイオード部とトランジスタ部とを形成してなる半導体装置において、ダイオード部１００のアノード電極１３の下部に形成される空乏層の広がる範囲を広くして、ダイオード部１００の容量を線形的に変化させられる範囲を広くできる効果がある。
【００７３】
また、アノード電極１３と配線金属１１を同一材料としたことにより、これらを同時に形成でき、製造工程を簡略化することができる効果がある。
【００７４】
【発明の効果】
以上のように、この発明に係る半導体装置によれば、半導体基板と、該半導体基板上に配置され第１導電型不純物を有する第１の半導体層と、該第１の半導体層上に形成され該第１の半導体層よりも高濃度に第１導電型不純物を有する第２の半導体層を有する、少なくとも２層以上の半導体層からなる半導体積層構造と、上記第２の半導体層上にオーミック接触するよう配置された第１の電極と、上記第２の半導体層上に配置された，上記第２の半導体層に対してショットキ接触可能な第２の電極とからなるダイオード部と、上記第２の半導体層に設けられた上記第１の半導体層に達する深さのリセス内に、該リセス内に露出した上記第１の半導体層上にショットキ接触するよう配置されたゲート電極と、上記第２の半導体層上の上記リセスを挟んで互いに対向する領域上に、該各領域にオーミック接触するよう配置されたソース電極およびドレイン電極とを有するトランジスタ部とを備えるようにしたから、ダイオード部とトランジスタ部とを同一の半導体積層構造に集積化した半導体装置において、ダイオード部の空乏層の広がる範囲を広くし、容量が線形的に変化する範囲を広くして、これにより、ダイオード部の容量の制御範囲を広くすることができる効果がある。
【００７５】
また、この発明によれば、上記半導体装置において、上記第１の電極、ソース電極、およびドレイン電極は、複数の金属配線と接続されており、上記第２の電極は該金属配線と同一材料よりなるようにしたから、上記第２の電極を金属配線と同時に形成することができるため、製造工程を簡略化できるとともに、通常の金属配線を備えたトランジスタを形成する工程に新たな工程を加えることなく、ダイオード部を形成することができる。
【００７６】
また、この発明によれば、上記半導体装置において、上記第２の電極と第２の半導体層との間に絶縁物からなる保護膜を配置するようにしたから、ダイオード部の空乏層の広がる範囲を更に広くすることができ、ダイオード部の容量の制御範囲を更に広くすることができる効果がある。
【００７７】
また、この発明によれば、上記半導体装置において、上記第２の半導体層上の上記第２の電極を挟んで上記第１の電極に対向する領域上に、上記第２の電極との間隔が上記第１の電極と第２の電極との間の間隔と等間隔となるよう配置された，上記第２の半導体層にオーミック接触する第３の電極と、上記第１の電極と第３の電極とにそれぞれ接続された、該２つの電極に互いに異なる電圧を印加する手段とを備えているようにしたから、上記第１，第３の電極に電位差を発生させ、空乏層を第１の電極または第３の電極のいずれかの方向に傾けながら広がるようにすることができ、ダイオード部の空乏層の広がる範囲を広くすることができ、ダイオード部の容量の制御範囲を広くすることができる効果がある。
【００７８】
また、この発明によれば、上記半導体装置において、上記第２の半導体層上の、上記第２の電極を挟んで上記第１の電極に対向する領域上に、上記第２の半導体層にオーミック接触する第３の電極を備え、上記第２の電極は、上記第１の電極と第３の電極との中間位置からオフセットした位置に配置されており、上記第１の電極と第３の電極とは互いに接続されているようにしたから、空乏層を第１の電極または第３の電極のいずれかの方向に傾けながら広がるようにすることができ、ダイオード部の空乏層の広がる範囲を広くすることができ、ダイオード部の容量の制御範囲を広くすることができる効果がある。
【００７９】
また、この発明によれば、上記半導体装置において、上記半導体積層構造は、半導体基板上に順次配置された，バッファ層、アンドープ電子走行層、第１導電型不純物を有する電子供給層、及び該電子供給層よりも高濃度に第１導電型不純物を有するキャップ層からなるようにしたから、ダイオード部とトランジスタ部，特にＨＥＭＴとを同一の半導体積層構造に集積化した半導体装置において、ダイオード部の空乏層の広がる範囲を広くすることができ、これにより、ダイオード部の容量の制御範囲を広くすることができる効果がある。
【００８０】
また、この発明に係る半導体装置の製造方法によれば半導体基板上に、第１導電型不純物を有する第１の半導体層と、該第１の半導体層上に該第１の半導体層よりも高濃度に第１導電型不純物を有する第２の半導体層を有する、少なくとも２層以上の半導体層からなる半導体積層構造を形成する工程と、上記半導体積層構造上に、第１の電極、ソース電極、及びドレイン電極を形成するための材料を堆積し、該材料を熱処理して上記第２の半導体層にオーミック接触する第１の電極、ソース電極、及びドレイン電極を形成する工程と、上記半導体積層構造上にレジストを形成し、該レジストの、上記ソース電極とドレイン電極とに挟まれた領域内に開口部を設け、該レジストをマスクとして上記第２の半導体層を上記第１の半導体層が露出するようエッチングしてゲートリセスを形成する工程と、上記レジストをマスクとして上記半導体積層構造上にゲート電極材料を堆積し、上記レジストを除去して、該ゲートリセス内に露出した上記第１の半導体層上にゲート電極を形成する工程と、上記第１の電極の近傍の上記第２の半導体層上に、上記第２の半導体層にショットキ接触する第２の電極を形成する工程とを備えるようにしたから、ダイオード部とトランジスタ部とを同一の半導体積層構造に集積化するとともに、ダイオード部の空乏層の広がる範囲を広くすることができ、ダイオード部の容量の制御範囲を広くすることができる半導体装置を提供することができる効果がある。
【００８１】
また、この発明によれば、上記半導体装置の製造方法において、上記第２の電極を形成する工程と同時に、該第２の電極の材料と同じ材料からなる，上記第１の電極、ソース電極、及びドレイン電極と接続された配線を形成する工程を含むようにしたから、上記第２の電極を配線と同時に形成することができ、製造工程を簡略化できるとともに、通常の金属配線を備えたトランジスタを形成する工程に新たな工程を加えることなく、ダイオード部を形成することができる効果がある。
【図面の簡単な説明】
【図１】  本発明の実施の形態１に係る半導体装置を説明するための図である。
【図２】  本発明の実施の形態１に係る半導体装置の製造方法を示す断面工程図である。
【図３】  本発明の実施の形態１に係る半導体装置を用いたマイクロ波回路の一例を示す図である。
【図４】  本発明の実施の形態１に係る半導体装置を用いたマイクロ波回路の他の例を説明するための図である。
【図５】  本発明の実施の形態２に係る半導体装置を説明するための図である。
【図６】  本発明の実施の形態３に係る半導体装置の構造を示す断面図である。
【図７】  本発明の実施の形態４に係る半導体装置の構造を示す図である。
【図８】  本発明の実施の形態４に係る半導体装置の動作を説明するための図である。
【図９】  本発明の実施の形態５に係る半導体装置のダイオード部の構造を示す図である。
【図１０】  本発明の実施の形態６に係る半導体装置の構造を示す断面図である。
【図１１】  本発明の実施の形態６に係る半導体装置の製造方法を示す断面図である。
【図１２】  従来の半導体装置の構造を示す断面図である。
【符号の説明】
１，５３  キャップ層、２  電子供給層、３  電子走行層、４  バッファ層、５  半絶縁性基板、６  アイソレーション領域、７  ソース電極、８  ゲート電極、８ａ  ゲートリセス、９  ドレイン電極、１０，１０ａ〜１０ｄ  カソード電極、１１  金属配線、１２  保護膜、１３，３８  アノード電極、１４  フォトレジスト、１５  共振回路、１６，２２  トランジスタ、１７  帰還回路、
１８，２９  出力回路、１９，２５  出力端子、２０，３０  ダイオード、２１外部変調用端子、２３  入力端子、２４  入力側整合回路、２６  位相制御回路、２７  制御端子、２８  ストリップ線路、３８ａ  リセス、４０  電圧印加手段、４１  空乏層、４４，４５  線形変化領域、５２  動作層、６０  エピタキシャル層、１００  ダイオード部、２００  ＨＥＭＴ部、３００  ＭＥＳＦＥＴ部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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