(57)【特許請求の範囲】
【請求項１】
ＣＰＵ及びＬＣＤコントローラを含み、主記憶及びビデオメモリとして機能するＤＲＡＭに接続される半導体集積回路装置であって、
ＬＣＤコントローラが必要とする前記ビデオメモリ領域の表示用データを先読みして先読みバッファに保持する手段と、
ＬＣＤコントローラが必要とする前記表示用データの前記先読みバッファにおける保持状況に基づき前記ビデオメモリ領域へのアクセス要求の緊急度を判断する手段と、
前記ＤＲＡＭへのアクセス手順及びリフレッシュ動作の少なくともひとつを制御するＤＲＡＭコントローラと、
外部からのバス開放要求信号線に接続され、
前記ＤＲＡＭに対するアクセス要求が、ＤＲＡＭコントローラからのリフレッシュ要求＞前記ビデオメモリ領域への緊急度の高いアクセス要求＞外部からのバス開放要求＞ＣＰＵから前記主記憶領域へのアクセス要求＞前記ビデオメモリへの緊急度の低いアクセス要求の優先順位で実行されるよう制御するプライオリティ制御手段と、
を含むことを特徴とする半導体集積回路。
【請求項２】
ＣＰＵ及びＬＣＤコントローラを含み、主記憶及びビデオメモリとして機能するＤＲＡＭに接続される半導体集積回路装置であって、
ＬＣＤコントローラが必要とする前記ビデオメモリ領域の表示用データを先読みして先読みバッファに保持する手段と、
ＬＣＤコントローラが必要とする前記表示用データの前記先読みバッファにおける保持状況に基づき前記ビデオメモリ領域へのアクセス要求の緊急度を判断する手段と、
前記ＤＲＡＭに対するアクセス要求が、前記ビデオメモリ領域への緊急度の高いアクセス要求＞ＣＰＵから前記主記憶領域へのアクセス要求＞前記ビデオメモリへの緊急度の低いアクセス要求の優先順位で実行されるように制御するプライオリティ制御手段と、を含み、
前記ＣＰＵは、前記ＤＲＡＭに接続された第１のバスと、前記ＤＲＡＭ以外のデバイスに接続された第２のバスの少なくとも２つバスに別個に接続可能に構成されており、
前記プライオリティ制御手段は、
前記ＣＰＵのアクセス対象が前記ＤＲＡＭの領域か否か判断し、ＤＲＡＭ領域である場合には、前記ＤＲＡＭに対するアクセス要求が、前記ビデオメモリ領域への緊急度の高いアクセス要求＞ＣＰＵから前記主記憶領域へのアクセス要求＞前記ビデオメモリへの緊急度の低いアクセス要求の優先順位で実行されるように第１のバスを制御し、
前記ＤＲＡＭ以外のデバイスが接続された前記第２のバスの動作を制御する第２のバス動作手順制御回路を含み、
前記第２のバス動作手順制御回路は、
外部からのバス開放要求＞ＣＰＵから前記ＤＲＡＭ以外のデバイスへのアクセス要求の優先順位で第２のバスのバス動作を制御することを特徴とする半導体集積回路。
【請求項３】
請求項１乃至２のいずれかにおいて、
ＬＣＤコントローラからビデオメモリへの表示用データのアクセス要求を受け、要求された表示用データをＬＣＤコントローラに返す先読み制御回路を含み、
前記先読み制御回路は、
前記先読みバッファにＬＣＤコントローラが必要とする前記表示用データが保持されていない場合にＬＣＤコントローラから前記表示用データのアクセス要求を受けると、当該表示用データをアクセスするために前記ビデオメモリに対して緊急度の高いアクセス要求を行い、当該アクセス要求に応じて前記ビデオメモリ領域からアクセスした表示用データをＬＣＤコントローラに渡し、
前記先読みバッファにＬＣＤコントローラが必要とする前記表示用データが保持されている場合にＬＣＤコントローラから前記表示用データのアクセス要求を受けると、前記先読みバッファに保持されている当該表示用データをＬＣＤコントローラに渡し、
ＬＣＤコントローラのビデオメモリ読み出し論理に基づき所定のタイミングで、読み出しアドレスを生成し、生成された読み出しアドレスに基づき前記ビデオメモリに対して緊急度の低いアクセス要求を行い、当該アクセス要求に応じて前記ビデオメモリ領域からアクセスした表示用データを前記先読みバッファに保持する制御を行うことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置、マイクロコンピュータ及び電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
従来はＬＣＤコントローラ用のビデオメモリは、主記憶とは物理的に別のメモリ必要としていた。ここでＤＲＡＭコントローラを内蔵するマイクロプロセッサとＬＣＤコントローラを集積する場合、以下のような手法が考えられる。
【０００３】
第１に、ＬＣＤコントローラはマイクロプロセッサ用ＤＲＡＭコントローラとは異なる第２のＤＲＡＭコントローラを持ち、マイクロプロセッサ側の主記憶ＤＲＡＭと物理的に別のＤＲＡＭをビデオメモリとして外付けにする手法が考えられる。
【０００４】
この場合には主記憶ＤＲＡＭとは別のビデオメモリ用ＤＲＡＭが必要となり、部品数が増えコストが上昇するという欠点がある。特に小規模なＬＣＤ表示装置しか必要のない電子機器等においては、ビデオメモリ用ＤＲＡＭも容量の少ないもので足りる。しかしかかる小容量のＤＲＡＭは需要が少ないことから生産量も少ないためコストパフォーマンスが悪くコストの上昇を招く原因となる。
【０００５】
第２に、ＬＣＤコントローラはマイクロプロセッサ用ＤＲＡＭコントローラとは異なる第２のＤＲＡＭコントローラを持ち、マイクロプロセッサ側の主記憶ＤＲＡＭと物理的に別のＤＲＡＭをビデオメモリ用のオンチップメモリとして集積する手法が考えられる。
【０００６】
この場合にはオンチップにＤＲＡＭを集積した分、当該ＬＳＩチップの面積が増大しコストが上昇するという欠点がある。
【０００７】
第３に、ＬＣＤコントローラはマイクロプロセッサ用ＤＲＡＭコントローラ及びそれに接続される主記憶ＤＲＡＭとは異なるＳＲＡＭ等により構成されたビデオメモリを外付けまたはオンチップメモリとして集積する。
【０００８】
ＳＲＡＭを外付けにする場合には第１の手法の場合と同様の欠点を有し、ＳＲＡＭをオンチップメモリとして集積する場合には第２の手法の場合と同様の欠点を有する。さらに加えて、一般にＳＲＡＭはＤＲＡＭに比べ単位ビット数あたりのコストが高いのでコスト増を招くという欠点がある。
【０００９】
このように第１〜第３の手法はいずれもコストが高いという問題点を有している。そこで主記憶として用いられるＤＲＡＭの一部をビデオメモリに割り当てるという手法を採用するとコスト増を防ぐことが出来る。
【００１０】
しかしこの手法の場合、ＣＰＵからの主記憶へのアクセスとＬＣＤＣコントローラからビデオメモリへのアクセスの競合による処理速度の低下を招くという問題点があった。
【００１１】
本発明は以上のような問題点に鑑みてなされたものであり、その目的とするところは、処理速度を低下させずに主記憶の一部にビデオメモリを割り当てたＶＲＡＭを使用可能なマイクロプロセッサとＬＣＤコントローラを集積した半導体集積回路装置、マイクロコンピュータ及び電子機器の提供を目的とする。
【００１２】
【課題を解決するための手段】
本発明は、ＣＰＵ及びＬＣＤコントローラを含み、主記憶及びビデオメモリとして機能するＤＲＡＭに接続される半導体集積回路装置であって、ＬＣＤコントローラが必要とする前記ビデオメモリ領域の表示用データを先読みして先読みバッファに保持する手段と、ＬＣＤコントローラが必要とする前記表示用データの前記先読みバッファにおける保持状況に基づき前記ビデオメモリ領域へのアクセス要求の緊急度を判断する手段と、前記ＤＲＡＭに対するアクセス要求が、前記ビデオメモリ領域への緊急度の高いアクセス要求＞ＣＰＵから前記主記憶領域へのアクセス要求＞前記ビデオメモリへの緊急度の低いアクセス要求の優先順位で実行されるように制御するプライオリティ制御手段と、を含むことを特徴とする。
【００１３】
前記先読みバッファとは例えば、ＦＩＦＯ等で構成することが好ましい。
【００１４】
ここにおいてＬＣＤコントローラが必要とする前記表示用データの前記先読みバッファにおける保持状況とは，例えばＬＣＤコントローラが表示用データを要求したときに前記先読みバッファに当該要求データを保持しているか否かの状況でもよいし、また前記先読みバッファに保持されているデータ量の状況でもよい。
【００１５】
一般に主記憶として用いられるＤＲＡＭの一部をビデオメモリに割り当てるという手法を採用するとコスト増を防ぐことが出来るが、ＣＰＵからの主記憶へのアクセスとＬＣＤＣコントローラからビデオメモリへのアクセスの競合による処理速度の低下を招くという問題点があった。
【００１６】
しかし本発明によれば、ＬＣＤコントローラが必要とする前記ビデオメモリ領域の表示用データを先読みして先読みバッファに保持するため、ＬＣＤコントローラがビデオメモリの表示用データを先読みした場合に、先読みバッファに保持されている表示用データを渡すことが出来る。
【００１７】
従ってＬＣＤコントローラから表示用データを要求された場合に当該要求データがバッファにない場合のアクセス要求だけが緊急度の高いものとなり、これはＣＰＵのアクセス要求よりも優先して実行される必要がある。
【００１８】
これに対し先読みしてバッファに保持するためのアクセス要求は、あえてＣＰＵのアクセス要求に優先させる必要はなく、バスが空いているときにおこなえばよい。
【００１９】
本発明によればビデオメモリに対するアクセス要求の緊急度を判断して、競合した場合には緊急度の高い場合のみＣＰＵのアクセス要求に優先して実行する。
【００２０】
このため競合した場合には常にビデオメモリへのアクセス要求をＣＰＵにアクセス要求に優先して実行する場合にくらべ、ＣＰＵからのアクセスが待たされる場合が少なくなる。従ってＣＰＵからの主記憶へのアクセスとＬＣＤＣコントローラからビデオメモリへのアクセスの競合による処理速度の低下を招くことなく、主記憶として用いられるＤＲＡＭの一部をビデオメモリに割り当てることができる。
【００２１】
このように本発明によれば、処理速度を低下させずに主記憶の一部にビデオメモリを割り当てたＶＲＡＭを使用可能な、ＣＰＵ（またはマイクロプロセッサ）とＬＣＤコントローラを集積した半導体集積回路装置を提供することが出来る。
【００２２】
本発明の半導体集積回路装置は、ＬＣＤコントローラからビデオメモリへの表示用データのアクセス要求を受け、要求された表示用データをＬＣＤコントローラに返す先読み制御回路を含み、前記先読み制御回路は、前記先読みバッファにＬＣＤコントローラが必要とする前記表示用データが保持されていない場合にＬＣＤコントローラから前記表示用データのアクセス要求を受けると、当該表示用データをアクセスするために前記ビデオメモリに対して緊急度の高いアクセス要求を行い、当該アクセス要求に応じて前記ビデオメモリ領域からアクセスした表示用データをＬＣＤコントローラに渡し、前記先読みバッファにＬＣＤコントローラが必要とする前記表示用データが保持されている場合にＬＣＤコントローラから前記表示用データのアクセス要求を受けると、前記先読みバッファに保持されている当該表示用データをＬＣＤコントローラに渡し、ＬＣＤコントローラのビデオメモリ読み出し論理に基づき所定のタイミングで、読み出しアドレスを生成し、生成された読み出しアドレスに基づき前記ビデオメモリに対して緊急度の低いアクセス要求を行い、当該アクセス要求に応じて前記ビデオメモリ領域からアクセスした表示用データを前記先読みバッファに保持する制御を行うことを特徴とする。
【００２３】
本発明は、ＬＣＤコントローラからのアクセス要求は定期的に行われ優先度が高いが先読み可能である点、またＣＰＵからのアクセス要求のタイミングは規則性がなくかつ先読み不可能である点に着目して、上記先読み制御回路を設け、ＬＣＤコントローラに代わってビデオメモリの表示用データを先読みして先読みバッファに格納し、必要に応じてＬＣＤコントローラに渡す構成を採用した。
【００２４】
先読みはバスが空いているときにおこなえばよいので、効率良くバスを使用し、外部ＤＲＡＭに対するアクセスの競合の発生を減少させることが出来る。
【００２５】
本発明の半導体集積回路装置は、前記ＤＲＡＭへのアクセス手順及びリフレッシュ動作の少なくともひとつを制御するＤＲＡＭコントローラを含み、前記プライオリティ制御手段は、ＤＲＡＭコントローラからのリフレッシュ要求＞前記ビデオメモリ領域への緊急度の高いアクセス要求＞ＣＰＵから前記主記憶領域へのアクセス要求＞前記ビデオメモリへの緊急度の低いアクセス要求の優先順位で実行されるよう制御することを特徴とする。
【００２６】
ＤＲＡＭはＳＲＡＭ等に比べ単位ビット数あたりのコストは低いが、アクセス手順が複雑でリフレッシュ動作等が必要であるため、これらを制御するためのＤＲＡＭコントローラが必要となる。
【００２７】
本発明の半導体集積回路装置はこのＤＲＡＭコントローラを内蔵し、ＣＰＵからのアクセス要求とビデオメモリに対するアクセス要求とＤＲＡＭコントローラからのリフレッシュ要求の調整を内部で一括して行っている。
【００２８】
このためＤＲＡＭに対する各種要求を効率良く調整でき、処理速度の低下を防止することが出来る。
【００２９】
本発明の半導体集積回路装置の前記プライオリティ制御手段は、外部からのバス開放要求信号線に接続され、ＤＲＡＭコントローラからのリフレッシュ要求＞前記ビデオメモリ領域への緊急度の高いアクセス要求＞外部からのバス開放要求＞ＣＰＵから前記主記憶領域へのアクセス要求＞前記ビデオメモリへの緊急度の低いアクセス要求の優先順位で実行されるよう制御することを特徴とする。
【００３０】
本発明の半導体集積回路装置はＣＰＵからのアクセス要求とビデオメモリに対するアクセス要求とＤＲＡＭコントローラからのリフレッシュ要求と外部からのバス開放要求の調整を内部で一括して行っている。
【００３１】
このためＤＲＡＭに対する各種要求を効率良く調整でき、処理速度の低下を防止することが出来る。
【００３２】
本発明の半導体集積回路装置は、前記ＤＲＡＭに接続された第１のバスと、前記ＤＲＡＭ以外のデバイスに接続された第２のバスの少なくとも２つバスに別個に接続可能に構成されており、前記プライオリティ制御手段は、前記ＣＰＵのアクセス対象が前記ＤＲＡＭの領域か否か判断し、ＤＲＡＭ領域である場合には、前記ＤＲＡＭに対するアクセス要求が、前記ビデオメモリ領域への緊急度の高いアクセス要求＞ＣＰＵから前記主記憶領域へのアクセス要求＞前記ビデオメモリへの緊急度の低いアクセス要求の優先順位で実行されるように第１のバスを制御することを特徴とする。
【００３３】
本発明では、ＤＲＡＭに接続された第１のバスとＤＲＡＭ以外に接続された第２のバスの少なくとも２つのバスに別個に接続可能に構成されているので、第１のバスと第２のバスは並列動作が可能である。
【００３４】
従って、前記ＤＲＡＭについてのみＣＰＵのアクセス要求とビデオメモリに対するアクセス要求の競合の調整を図ればよい。このためＣＰＵの外部デバイスへのアクセス要求すべてについて競合の調整を行う場合に比べＣＰＵのアクセスが待たされる現象が減り、処理速度の低下を防止することが出来る。
【００３５】
本発明の半導体集積回路装置の前記プライオリティ制御手段は、内部のＤＲＡＭコントローラに接続され、前記ＤＲＡＭが接続された前記第１のバスの動作を制御する第１のバス動作手順制御回路を含み、前記第１のバス動作手順制御回路は、ＤＲＡＭコントローラからのリフレッシュ要求＞前記ビデオメモリ領域への緊急度の高いアクセス要求＞ＣＰＵから前記主記憶領域へのアクセス要求＞前記ビデオメモリへの緊急度の低いアクセス要求の優先順位で第１のバスのバス動作を制御することを特徴とする。
【００３６】
本発明の半導体集積回路装置は、前記ＤＲＡＭ以外のデバイスが接続された前記第２のバスの動作を制御する第２のバス動作手順制御回路を含み、前記第２のバス動作手順制御回路は、外部からのバス開放要求＞ＣＰＵから前記ＤＲＡＭ以外のデバイスへのアクセス要求の優先順位で第２のバスのバス動作を制御することを特徴とする。
【００３７】
本発明の半導体集積回路装置の前記プライオリティ制御手段は、ＣＰＵからのアクセスアドレスに基づき、ＣＰＵのアクセス対象を判断するメモリマップコントローラを含み、前記メモリマップコントローラの判断結果に基づき前記ＣＰＵのアクセス対象が前記ＤＲＡＭの領域か否か判断することを特徴とする。
【００３８】
本発明のマイクロコンピュータは上記いずれかに記載の半導体集積回路で構成されることを特徴とする。
【００３９】
本発明のマイクロコンピュータは、処理速度を低下させることなく主記憶として使用されるＤＲＡＭの一部をビデオメモリに割り当て可能であるため、コストパフォーマンスのよいＬＣＤを用いたマイクロコンピュータシステムを提供することが出来る。
【００４０】
本発明の電子機器は、上記記載のマイクロコンピュータと、前記マイクロコンピュータの処理対象となるデータの入力手段と、前記マイクロコンピュータにより処理されたデータを出力するためのＬＣＤ出力手段とを含むことを特徴とする。
【００４１】
本発明のマイクロコンピュータを電子機器に組みむことにより、低価格で処理速度の速いコストパフォーマンスの高い電子機器を提供することができる。
【００４２】
【発明の実施の形態】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００４３】
図１はＬＣＤコントローラからビデオメモリへのアクセスタイミングとＣＰＵから主記憶へのアクセスタイミングの従来例を示した図である。
【００４４】
ａ１からａ７はＬＣＤコントローラからビデオメモリへのアクセスタイミング４１０を示しており、ｂ１〜ｂ９はＣＰＵから主記憶へのアクセスタイミング４２０を示している。一般にＬＣＤコントローラはビデオメモリから例えば１画面分の表示データを複数回に分けて読みこんでＬＣＤに出力する制御を行っている。従って同図のａ１〜ａ７に示すように規則正しいアクセスタイミングを有している。これに対しＣＰＵが主記憶にアクセスするタイミングには同図のｂ１〜ｂ７に示すように規則性を有していないのが一般的である。
【００４５】
ここで４３０や４３２に示すように両者のアクセスが競合した場合には、ＬＣＤコントローラからのアクセス要求を優先してＣＰＵからのアクセス要求を待たせることになる。ＬＣＤコントローラからアクセス要求を優先するのはＬＣＤへの表示に不具合を発生させないためである。
【００４６】
従って通常両者の競合が生じた場合にはＣＰＵの処理が待たされることになり、これが処理速度の低下を招く原因となっていた。
【００４７】
そこで本発明者は、ＬＣＤコントローラからのアクセス要求は定期的に行われ優先度が高いが先読み可能である点、またＣＰＵからのアクセス要求のタイミングは規則性がなくかつ先読み不可能である点に着目して、ＬＣＤコントローラが必要とする表示データを先読みしすることで、ＣＰＵの処理の遅延させることなく外部ＤＲＡＭに対するアクセスの競合の発生を減少させることに成功した。
【００４８】
図２は、本実施の形態の第１実施例の半導体集積回路装置のブロック図である。
【００４９】
第１の実施例の半導体集積回路装置１０は１つのバス（アドレスバス７２、制御バス７４、データバス７６）に外部ＤＲＡＭデバイス８０とそれ以外のデバイス９０、９２が接続されている場合である。
【００５０】
本実施の形態の半導体集積回路装置は１０は、ＣＰＵ２２を含むマイクロプロセッサコア２０とＬＣＤコントローラ３０、先読み制御回路４０、アクセスプライオリティ制御回路５０、バス動作手順制御回路６０、バスインターフェース回路７０を含み、１つの外部バス（アドレスバス７２、制御バス７４、データバス７６）に外部ＤＲＡＭデバイス８０とそれ以外の外部非ＤＲＡＭデバイス９０や外部Ｉ／Ｏデバイス９２が接続されている。
【００５１】
ここで外部非ＤＲＡＭデバイス９０とは例えばＲＯＭやＳＲＡＭ等である。
また本実施の形態の外部ＤＲＡＭデバイス８０は主記憶として使用される領域８２とビデオメモリとして使用される領域８４を含んでいる。ビデオメモリ８４にはＬＣＤコントローラ３０が外部ＬＣＤ９６に表示を行うために必要とする表示用データが一時的に格納される。
【００５２】
ＬＣＤコントローラ３０は、先読み回路４０を介してビデオメモリ８４の表示用データを読んで、外部ＬＣＤ９６に表示するための制御を行う。
【００５３】
先読み制御回路４０は、ＬＣＤコントローラ３０が必要とするビデオメモリ８４の表示用データを先読みし、ＬＣＤコントローラ３０の要求に応じて表示用データをＬＣＤコントローラ３０に渡す処理を行う。
【００５４】
アクセスプライオリティ制御回路５０は、ＣＰＵ２２からの外部ＤＲＡＭデバイス８０に対するアクセスと先読み制御回路４０からの外部ＤＲＡＭデバイス８０に対するアクセスが所定のプライオリティで処理されるように制御するための回路である。
【００５５】
バス動作手順回路６０はＤＲＡＭコントローラ６２とメモリマップ制御回路６４を含み、前記プライオリティ制御回路５０からの制御信号に基づき外部バス（アドレスバス７２、制御バス７４、データバス７６）の動作を制御する。
【００５６】
ＤＭＡコントローラ６２は、前記外部ＤＲＡＭデバイス８０へのアクセス手順及びリフレッシュ動作の少なくともひとつを制御する処理を行う。
【００５７】
メモリマップ制御回路６４は、ＣＰＵのアクセスアドレスが前記外部ＤＲＡＭデバイス８０であるか否か判定するためのレジスタと判定論理（コンパレータ）を有しており、ＣＰＵ２２のアクセスアドレスが前記外部ＤＲＡＭデバイス８０であるか否を判定する処理を行う。
【００５８】
このように第１実施例の半導体集積回路装置１０は、主記憶８２及びビデオメモリ８４として機能する外部ＤＲＡＭデバイス８０に接続され、ＣＰＵ２２とＬＣＤコントローラ３０とＤＲＡＭコントローラ６２を含む。
【００５９】
ここで１つの外部ＤＲＡＭデバイス８０が主記憶領域８２とビデオメモリ領域８４を含むことによる外部ＤＲＡＭデバイス８０へのアクセスの競合による処理速度の低下を防ぐための構成について詳細に説明する。
【００６０】
図３は、先読み制御回路４０のブロック図の一例である。
【００６１】
先読み制御回路４０は先読みＶＲＡＭポインタ４２、制御回路４４、先読みフレームバッファ（ＦＩＦＯ）４０とを含み、ＬＣＤコントローラ３０に接続され、ＬＣＤコントローラ３０に代わって外部ＤＲＡＭデバイスのビデオメモリに対するアクセス要求を行う。
【００６２】
ＬＣＤコントローラ３０は所定のタイミングでＬＣＤＣアドレス信号線３２、ＬＣＤメモリ制御信号線３６に表示データのアドレス及びアクセス要求信号を出力してアクセス要求を行い、ＬＣＤＣデータ信号線３４を介して表示データを受け取る。
【００６３】
先読み制御回路４０は、ＬＣＤコントローラに代わって外部ＤＲＡＭデバイスのビデオメモリに対するアクセスを行い、ＬＣＤコントローラからＬＣＤＣアドレス信号線３２、ＬＣＤメモリ制御信号線３６を介して表示データのアクセス要求を受けると、ＬＣＤＣデータ信号線３４を介してＬＣＤコントローラに要求された表示用データを渡す処理を行う。
【００６４】
制御回路４４は、先読みＶＲＡＭポインタ４２に格納されているアドレス（前回アクセスアドレス）及びＬＣＤコントローラ３０がビデオメモリを読む論理に基づき、ビデオメモリに対する読み出しアドレス４３を生成して先読みＶＲＡＭポインタ４２にセットする。そして当該読み出しアドレス４３を所定のタイミングで内部アドレスバス２４に出力して外部ＤＲＡＭデバイスのビデオメモリに対するアクセス要求を行う。
【００６５】
ここで制御回路４４は当該アクセス要求の緊急度を判断して緊急度の高低を表す信号であるハイプライオリティリクエスト（緊急度高）４８、ロープライオリティリクエスト（緊急度低）４９を生成して、当該アクセス要求に同期してアクセスプライオリティ制御回路５０に向け出力する。
【００６６】
通常の先読み目的のアクセス要求は、原則としてＬＣＤコントローラ３０が表示用データを要求する前に必要となる表示用データを先読みして先読みフレームバッファ（ＦＩＦＯ）４６に保持出来るような所定のタイミングで行われる。
【００６７】
この場合には、ＬＣＤコントローラ３０が要求する表示データは先読みフレームバッファ（ＦＩＦＯ）４６に既に存在するか、または存在しない場合でも読み出しアドレスに対するＬＣＤコントローラ３０からのアクセス要求がまた発生していない状態であるので、緊急度を低くすることが出来る。従って通常の先読み目的の場合には、制御回路４４はロープライオリティリクエスト（緊急度低）を生成して出力する。
【００６８】
そして当該アクセス要求に対応して読まれたデータは先読みフレームバッファ（ＦＩＦＯ）４６に格納される。
【００６９】
これに対し先読みフレームバッファ（ＦＩＦＯ）４６が空の場合にＬＣＤコントローラから表示データのアクセス要求を受けた場合にアクセス要求を行う場合には制御回路４４はハイプライオリティリクエスト（緊急度高）を生成して出力する。
【００７０】
そして当該アクセス要求に対応して読まれた表示用データ４７は内部データバス２６を介して先読みフレームバッファ（ＦＩＦＯ）４６に入力され、保持されることなくＬＣＤＣデータ線３４を介してスルーでＬＣＤコントローラ３０に返される。
【００７１】
図４は先読み制御回路の動作例を説明するためのフローチャート図である。
【００７２】
ＬＣＤコントローラ３０から表示用データのリード要求があった場合に、要求された表示用データが先読みフレームバッファ（ＦＩＦＯ）４６に格納されている場合には、制御回路４４は先読みフレームバッファ（ＦＩＦＯ）４６の該当する表示用データをＬＣＤコントローラ３０に返す処理を行う（ステップＳ１０、Ｓ２０、Ｓ３０）。
【００７３】
ＬＣＤコントローラ３０から表示用データのリード要求があった場合に、要求された表示用データが先読みフレームバッファ（ＦＩＦＯ）４６に格納されていない場合には、要求された表示用データを緊急度の高いリクエストでアクセス要求する（ステップＳ１０、Ｓ２０、Ｓ４０）。
【００７４】
具体的には制御回路４４がＬＣＤコントローラ３０からＬＣＤＣアドレス信号線３２を介して送られてきたアクセスアドレス先読みＶＲＡＭポインタ４２にセットするとともに当該アドレスを読み出しアドレスとして内部アドレスバス２２に出力してアクセス要求を行う。それと同期して当該アクセス要求を緊急度を高くするために、アクセスプライオリティ制御回路５０に対してハイプライオリティリクエスト４８を出力する。
【００７５】
そして当該アクセス要求に応じて外部ＤＲＡＭデバイスのビデオメモリから読みこまれた表示用データをＬＣＤコントローラ３０にスルーで返す（ステップＳ５０）。
【００７６】
またＬＣＤコントローラ３０から表示用データのリード要求があった場合以外においては、ＬＣＤコントローラのビデオメモリ読み出し論理に基づき所定のタイミングで読み出しアドレスを生成して、緊急度の低いリクエストでアクセス要求を行う（ステップＳ６０）。
【００７７】
具体的には制御回路４４が先読みＶＲＡＭポインタに格納されているアドレスに基づいて次のアクセスアドレスを生成して先読みＶＲＡＭポインタ４２にセットするとともに当該アドレスを読み出しアドレスとして内部アドレスバス２４に出力してアクセス要求を行う。それと同期して当該アクセス要求を緊急度を低くするために、アクセスプライオリティ制御回路５０に対してロープライオリティリクエスト４９を出力する。
【００７８】
そして当該アクセス要求に応じて外部ＤＲＡＭデバイスのビデオメモリから読みこまれた表示用データを先読みフレームバッファ（ＦＩＦＯ）４６に格納する（ステップＳ７０）。
【００７９】
本実施の形態では、先読み制御回路４０が外部ＤＲＡＭデバイス８０のビデオメモリ８４に対してＬＣＤコントローラ３０が必要とする表示用データを先読みしてバッファに保持して必要に応じてＬＣＤコントローラ３０に渡す構成を採用しているため、通常ＬＣＤコントローラが要求する表示データはバッファに保持されている。従ってＬＣＤコントローラ３０からデータを要求された場合に当該要求データがバッファにない場合のアクセス要求だけが緊急度の高いものとなり、これはＣＰＵのアクセス要求よりも優先して実行される必要がある。
【００８０】
しかし先読みしてバッファに保持するためのアクセス要求は、あえてＣＰＵのアクセス要求に優先させる必要はなく、バスが空いているときにおこなえばよい。
【００８１】
このように本実施の形態では、ビデオメモリに対するアクセス要求の緊急度を判断して、効率良くバスを使用することが出来る。
【００８２】
次に図２を用いてアクセスプライオリティ制御回路５０がハイプライオリティリクエスト及びロープライオリティリクエストに基づき、外部ＶＲＡＭデバイスに対するアクセスの優先順位を制御する構成について説明する。
【００８３】
アクセスプライオリティ制御回路５０は、ＣＰＵ２２からのＲＥＡＤ／ＷＲＩＴＥ要求２８、先読み制御回路４０からのハイプライオリティリクエスト４８及びロープライオリティリクエスト４９、ＤＲＡＭコントローラ６２からのリフレッシュ要求６６、外部からの開放要求７２の信号線に接続されている。
【００８４】
ＣＰＵ２２は外部デバイスに対してアクセスを行う場合には内部アドレスバス２４にアクセスアドレスを出力するとともにアクセスプライオリティ制御回路５０に対してＲＥＡＤ／ＷＲＩＴＥ要求２８を出力する。
【００８５】
また先読み制御回路４０が外部ＤＲＡＭデバイス８０に対してアクセスを行う場合には内部アドレスバス２４に対して読み出しアドレスを出力するとともに、その緊急度に応じてアクセスプライオリティ制御回路５０に対してハイプライオリティリクエスト４８またはロープライオリティリクエスト４９を出力する。
【００８６】
ＤＲＡＭコントローラ６２は外部ＤＲＡＭデバイス８０のリフレッシュが必要となるタイミングでアクセスプライオリティ制御回路５０に対してリフレッシュ要求６６を出力する。
【００８７】
また外部からのバス開放要求があった場合には、アクセスプライオリティ制御回路５０に対して外部からのバス開放要求７２が入力される。
【００８８】
アクセスプライオリティ制御回路５０はこれら各信号線からの要求信号を受けると当該要求の優先度を判断して、バス動作手順制御回路６０にむけプライオリティ信号５２を出力する。
【００８９】
ここにおいてＤＲＡＭコントローラからのリフレッシュ要求＞前記ビデオメモリ領域への緊急度の高いアクセス要求＞外部からのバス開放要求＞ＣＰＵから前記主記憶領域へのアクセス要求＞前記ビデオメモリへの緊急度の低いアクセス要求の順で優先度が高くなる。
【００９０】
アクセスプライオリティ制御回路５０は優先度が高いほど優先して実行されるように、バス動作手順制御回路６０にむけプライオリティ信号５２を出力する。
【００９１】
図５はアクセスプライオリティ回路のプライオリティ信号５２の出力例について説明するためのフローチャート図である。
【００９２】
いずれかの信号線からの要求信号を受けると（ステップＳ１０）、それがＤＲＡＭコントローラからのリフレッシュ要求であれば、優先度５のプライオリティ信号をバス動作手順回路に向け出力する（ステップＳ２０、Ｓ３０）。
【００９３】
またそれが先読み制御回路からのハイクオリティリクエストによるアクセス要求であれば、優先度４のプライオリティ信号をバス動作手順回路に向け出力する（ステップＳ４０、Ｓ５０）。
【００９４】
またそれが外部からのバス開放要求であれば、優先度３のプライオリティ信号をバス動作手順回路に向け出力する（ステップＳ６０、Ｓ７０）。
【００９５】
またそれがＣＰＵからのＲＥＡＤ／ＷＲＩＴＥ要求であれば、優先度２のプライオリティ信号をバス動作手順回路に向け出力する（ステップＳ８０、Ｓ９０）。
【００９６】
またそれが先読み制御回路からのロープライオリティリクエストによるアクセス要求であれば、優先度１のプライオリティ信号をバス動作手順回路に向け出力する（ステップＳ１００、Ｓ１１０）。
【００９７】
なお優先度の値が大きいほど優先順位が高いものとする。
【００９８】
またこの先読み制御回路が、ＬＣＤコントローラが必要とする前記ビデオメモリ領域の表示用データを先読みして先読みバッファに保持する手段と、ＬＣＤコントローラが必要とする前記表示用データの前記先読みバッファにおける保持状況に基づき前記ビデオメモリ領域へのアクセス要求の緊急度を判断する手段として機能する。
【００９９】
そしてバス動作手順回路６０は前記プライオリティ信号が示す優先度に従った優先順位で実行されるようにバスの動作を制御する。優先度の異なる複数のアクセスが競合した場合には、優先度の高いアクセスが先に実行され、優先度の低いアクセスは待たされることになる。
【０１００】
図２に示すようにバス動作手順回路６０は外部ＤＲＡＭデバイス８０へのアクセス手順を制御するためのＤＲＡＭコントローラ６２と、他の外部デバイス９０、９２へのアクセス手順を制御する図示しない一般の回路とを含んでおり、実際にそのどちらに外部バス端子の制御をゆだねるかはアドレスを見て判断することになる。
【０１０１】
バス動作手順制御回路６０に内蔵されたメモリマップ制御回路６４は、ＤＲＡＭ領域を特定するためのアドレスが格納されたレジスタと、受け付けたアドレスがＤＲＡＭ領域内か否かを判定する論理回路を含み、受け付けたアドレスをみてＤＲＡＭコントローラ６２または図示しない一般の回路に制御を渡す。
【０１０２】
このように本実施の形態では、外部ＤＲＡＭデバイス８０のビデオメモリ８４に対するアクセス要求は緊急度の高いものだけが、ＣＰＵから前記主記憶領域へのアクセス要求より優先して実行される。このため外部ＤＲＡＭデバイス８０のビデオメモリ８４に対するアクセス要求が常にＣＰＵから前記主記憶領域へのアクセス要求より優先して実行される場合に比べ競合によりＣＰＵのアクセスが待たされる現象が減り、処理速度の低下を防止することが出来る。
【０１０３】
なおアクセスプライオリティ制御回路５０及びバス動作手順制御回路６０がＤＲＡＭに対するアクセス要求が、前記ビデオメモリ領域への緊急度の高いアクセス要求＞ＣＰＵから前記主記憶領域へのアクセス要求＞前記ビデオメモリへの緊急度の低いアクセス要求の優先順位で実行されるように制御するプライオリティ制御手段として機能する。
【０１０４】
次に半導体集積回路が外部ＤＲＡＭデバイスに接続された第１の外部バスと、前記外部ＤＲＡＭデバイス以外のデバイスに接続された第２の外部バスに別個に接続されている場合（第２実施例）について説明する。
【０１０５】
図６は、本実施の形態の第２実施例の半導体集積回路装置１００のブロック図である。
【０１０６】
第２実施例の半導体集積回路装置は１０は、ＣＰＵ２２を含むマイクロプロセッサコア２０とＬＣＤコントローラ３０、先読み制御回路４０、アクセスプライオリティ制御回路５０’、第１のバス動作手順制御回路１１０とこれに接続されたＤＲＡＭバス端子群１３０、第２のバス動作手順制御回路１２０とこれに接続されたその他のバスインターフェース・端子群１４０を含み、外部ＤＲＡＭデバイス８０は第１の外部バス（ＤＲＡＭ専用アドレスバス１３２、ＤＲＡＭ専用データバス１３４、ＤＲＡＭ専用制御バス１３６）でＤＲＡＭバス端子群１３０に接続されており、それ以外の外部非ＤＲＡＭデバイス９０や外部Ｉ／Ｏデバイス９２は第２の外部バス（アドレスバス１４２、制御バス１３４、データバス１３６）でその他のバスインターフェース・端子群１４０に接続されている。
【０１０７】
ここで図２と同一の番号を付した部分は同一の機能を有しているので説明を省略する。
【０１０８】
第１実施例ではＤＲＡＭ専用制御信号７８の端子を除き同じ信号端子を外部ＤＲＡＭデバイス８０と他の外部デバイス９０、９２で共用しているため、どちらかひとつしか動作できない。
【０１０９】
これに対し第２実施例では、ＤＲＡＭバス端子群１３０とその他のバスインターフェース・端子群１４０で完全に別々の端子を割り当てているので並列動作が可能である。
【０１１０】
ここでＣＰＵ２２及び先読み制御回路４０が外部ＤＲＡＭデバイス８０とやり取りする場合のデータやアドレスはＤＲＡＭバス端子群１３０を介して第１の外部バスでやり取りされ、ＣＰＵ２２が外部ＤＲＡＭデバイス８０以外の外部デバイス９０、９２とやり取りする場合のデータやアドレスはその他のバスインターフェース・端子群１４０を介して第２の外部バスでやり取りされる。
【０１１１】
このように第１の外部バスに対する要求と第２の外部バスに対する要求は別々に受け付けられるため、第１のバス動作制御手順回路１１０と第２のバス動作制御手順回路１１０がそれぞれ別々に第１の外部バス、第２の外部バスの動作手順の制御を行う。
【０１１２】
第２のバス動作制御手順回路１２０は、メモリマップ制御回路１２２を含む。メモリマップ制御回路１２２は、ＣＰＵから受けたアクセスアドレスが外部ＤＡＲＡＭデバイス８０以外の領域を示しているか判断する。そしてそれが外部ＤＡＲＡＭデバイス８０以外の領域を示している場合には、第２のバス動作制御手順回路１２０はアクセスアドレスをその他のバスインターフェース・端子群１４０に出力する。
【０１１３】
ここでその他のバスインターフェース・端子群１４０に接続された第２の外部バスに対して外部からのバス開放要求がある場合があるので、その場合にはＣＰＵからのアクセス要求よりも外部からのバス開放要求のほうを優先させるように、第２の外部バスの動作手順を制御する。
【０１１４】
アクセスプライオリティ制御回路５０’は、メモリマップ制御回路５２を含み、ＣＰＵ２２からのアクセスアドレスが外部ＤＲＡＭデバイス８０の領域であるか判断する。そしてこれが外部ＤＲＡＭデバイス８０の領域である場合には第１実施例の場合と同様に動作してプライオリティ信号を第１のバス動作手順制御回路１１０に向け出力する。
【０１１５】
また第１実施例の場合と同様にして、先読み制御回路からのアクセス要求及びＤＲＡＭコントローラ１１２からのリフレッシュ要求に対するプライオリティ信号を出力する。しかし第１の外部バスは外部ＤＡＲＡＭデバイス８０のみに接続されているため、第１実施例の場合と異なり第１の外部バスに対する外部からのバス開放要求は発生しない。
【０１１６】
従ってアクセスプライオリティ制御回路５０’は、ＤＲＡＭコントローラからのリフレッシュ要求＞前記ビデオメモリ領域への緊急度の高いアクセス要求＞ＣＰＵから前記主記憶領域へのアクセス要求＞前記ビデオメモリへの緊急度の低いアクセス要求の順で優先度を高くして実行されるように、第１のバス動作手順制御回路１１０にむけプライオリティ信号５２を出力する。
【０１１７】
第１のバス動作手順回路１１０はＤＲＡＭコントローラ１１２を含み、前記プライオリティ制御回路５０’からの制御信号に基づき第１の外部バス（ＤＲＡＭ専用アドレスバス１３２、ＤＲＡＭ専用データバス１３４、ＤＲＡＭ専用制御バス１３６）の動作を制御する。
【０１１８】
なお、図６では５２と１２２の２箇所にメモリマップ制御回路が記載されているが物理的には１個あれば十分でそれを５２と１２２で参照すれば足りる。
【０１１９】
このように第２実施例の半導体集積回路は外部ＤＲＡＭデバイスに接続された第１のバスと、前記外部ＤＲＡＭデバイス以外のデバイスに接続された第２のバスに接続可能に構成されているため、外部ＤＲＡＭデバイスについてのみＣＰＵのアクセス要求とビデオメモリに対するアクセス要求の競合の調整を図ればよい。
【０１２０】
このためＣＰＵの外部デバイスへのアクセス要求すべてにつて競合の調整を行う場合に比べＣＰＵのアクセスが待たされる現象が減り、処理速度の遅延を防止することが出来る。
【０１２１】
２．マイクロコンピュータ
図７は、本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【０１２２】
本マイクロコンピュータ７００は、ＣＰＵ５１０、キャッシュメモリ５２０、ＬＣＤコントローラ５３０、リセット回路５４０、プログラマブルタイマ５５０、リアルタイムクロック（ＲＴＣ）５６０、ＤＲＡＭコントローラ兼バスＩ／Ｆ５７０、割り込みコントローラ５８０、シリアルインターフェース５９０、バスコントローラ６００、Ａ／Ｄ変換器６１０、Ｄ／Ａ変換器６２０、入力ポート６３０、出力ポート６４０、Ｉ／Ｏポート６５０、クロック発生装置５６０、プリスケーラ５７０、及びそれらを接続する各種バス６８０等、各種ピン６９０等を含む。
【０１２３】
ＤＲＡＭコントローラ兼バスＩ／Ｆ５７０は、図２で説明した先読み制御回路４０、アクセスプライオリティ回路５０、バス動作制御手順回路６０等を含む。
【０１２４】
ＲＡＭ７２０は主記憶及びビデオメモリとして機能するＤＲＡＭを含む。
【０１２５】
本実施の形態のマイクロコンピュータは、処理速度を低下させることなく主記憶として使用されるＤＲＡＭの一部をビデオメモリに割り当て可能であるため、コストパフォーマンスのよいＬＣＤを用いたマイクロコンピュータシステムを提供することが出来る。
【０１２６】
３．電子機器
図８に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、マイクロコンピュータ（またはＡＳＩＣ）８１０、入力部８２０、メモリ８３０、電源生成部８４０、ＬＣＤ８５０、音出力部８６０を含む。
【０１２７】
ここで、入力部８２０は、種々のデータを入力するためのものである。マイクロコンピュータ８１０は、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリ８３０は、マイクロコンピュータ８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。
【０１２８】
音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。
【０１２９】
図９（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【０１３０】
図９（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【０１３１】
図９（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。
【０１３２】
本実施の形態のマイクロコンピュータを図９（Ａ）〜図９（Ｃ）の電子機器に組みむことにより、低価格で処理速度の速いコストパフォーマンスの高い電子機器を提供することができる。
【０１３３】
なお、本実施形態を利用できる電子機器としては、図９（Ａ）、（Ｂ）、（Ｃ）に示すもの以外にも、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等のＬＣＤを使用する種々の電子機器を考えることができる。
【０１３４】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】ＬＣＤコントローラからビデオメモリへのアクセスタイミングとＣＰＵから主記憶へのアクセスタイミングの従来例を示した図である。
【図２】本実施の形態の第１実施例の半導体集積回路装置のブロック図である。
【図３】本実施の形態の先読み制御回路のブロック図の一例である。
【図４】本実施の形態の先読み制御回路の動作例を説明するためのフローチャート図である。
【図５】本実施の形態のアクセスプライオリティ回路のプライオリティ信号の出力例について説明するためのフローチャート図である。
【図６】本実施の形態の第２実施例の半導体集積回路装置１００のブロック図である。
【図７】本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【図８】マイクロコンピュータを含む電子機器のブロック図の一例を示す。
【図９】図９（Ａ）（Ｂ）（Ｃ）は、種々の電子機器の外観図の例である。
【符号の説明】
１０    半導体集積回路装置
２０    マイクリプロセッサコア
２２    ＣＰＵ
３０    ＬＣＤコントローラ
４０    先読み制御回路
４２    先読みＶＲＡＭポインタ
４４    制御回路
４６    先読みフレームバッファ
４８    ハイプライオリティリクエスト
４９    ロープライオリティリクエスト
５０    アクセスプライオリティ回路
５２    メモリマップ制御回路
６０    バス動作手順制御回路
６２    ＤＲＡＭコントローラ
６４    メモリマップ制御回路
７０    バスインターフェイス回路
７２、７４、７６    外部バス
８０    外部ＤＲＡＭデバイス
８２    主記憶
８４    ビデオメモリ
９０    外部非ＤＲＡＭデバイス
９２    外部Ｉ／Ｏデバイス９２
１１０  第１のバス動作手順回路
１１２  ＤＲＡＭコントローラ
１２０  第２のバス動作手順回路
１２２  メモリマップ制御回路
１３０  ＤＲＡＭバス端子群
１３２、１３４、１３６    第１の外部バス
１４０  その他のバス・インターフェイス群・端子群
１４２、１４４、１４６    第２の外部バス
５１０  ＣＰＵ
５３０  ＬＣＤコントローラ
５４０  リセット回路
５５０  プログラマブルタイマ
５６０  リアルタイムクロック（ＲＴＣ）
５７０  ＤＲＡＭコントローラ兼バスＩ／Ｆ
５８０  割り込みコントローラ
５９０  シリアルインターフェース
６００  バスコントローラ
６１０  Ａ／Ｄ変換器
６２０  Ｄ／Ａ変換器
６３０  入力ポート
６４０  出力ポート
６５０  Ｉ／Ｏポート
６６０  クロック発生装置（ＰＬＬ）
６７０  プリスケーラ
６８０  各種バス
６９０  各種ピン
７００  マイクロコンピュータ
７１０  ＲＯＭ
７２０  ＲＡＭ
８００  電子機器
【図１】
0003722202.tif 000002
【図２】
0003722202.tif 000003
【図３】
0003722202.tif 000004
【図４】
0003722202.tif 000005
【図５】
0003722202.tif 000006
【図６】
0003722202.tif 000007
【図７】
0003722202.tif 000008
【図８】
0003722202.tif 000009
【図９】
0003722202.tif 000010