(57)【特許請求の範囲】
【請求項１】
内部に形成された半導体回路と、
第１の表面に形成された電極構造と、
前記第１の表面にＰＩ（ポリイミド樹脂）で形成された保護膜と、を備える半導体装置であって、
前記電極構造は、
ＡＬ（アルミニウム）で０．５μｍ以上の層厚を有するように形成され、前記半導体回路に接続された第１の電極層と、
前記第１の電極層の上にＮｉ（ニッケル）およびＣｕ（銅）の少なくともいずれかを含む第２の金属で湿式無電解メッキにより形成された金属メッキ層と、
を含み、
前記金属メッキ層は、前記保護膜をマスクとして前記第１の電極層の一部の領域に選択的に形成され、
前記第２の金属は、半導体装置の外部における取り出し電極とはんだ付け可能である、
半導体装置。
【請求項２】
前記半導体装置は、前記第１の表面とは反対の面である第２の表面に第３の金属で形成された第２の電極層をさらに備えるＭＯＳ型大電力用半導体装置であり、
前記第１の電極層は、ゲート電極およびソース電極のうち少なくとも１つの電極をなし、
前記第２の電極層は、ドレイン電極をなす、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
内部に形成された半導体回路と第１の表面に形成された電極構造とを含む半導体装置と、
前記半導体装置を支持する支持基板と、
リード端子と、
金属板と、
を備える半導体装置のパッケージであって、
前記電極構造は、第１の電極層と金属メッキ層とを有し、
前記第１の電極層は、第１の金属で形成され前記半導体回路に接続され、
前記金属メッキ層は、前記第１の電極層の上に第２の金属で形成され、
前記第２の金属は、半導体装置の外部における取り出し電極とはんだ付け可能であり、
前記リード端子は、第３の金属で形成され、前記第１の電極層に電気的に接続され、
前記金属板は、第４の金属で形成され、前記取り出し電極をなす金属板であって、前記リード端子を前記第１の電極層に前記金属メッキ層を介して接続する、
パッケージ。
【請求項４】
前記半導体装置は、前記第１の表面とは反対の面である第２の表面に第３の金属で形成された第２の電極層をさらに備えるＭＯＳ型大電力用半導体装置であり、
前記第１の電極層は、ゲート電極およびソース電極のうち少なくとも１つの電極をなし、
前記第２の電極層は、ドレイン電極をなす、
請求項３に記載のパッケージ。
【請求項５】
内部に形成された半導体回路と第１の表面に形成された電極構造とを含むＭＯＳ型大電力用半導体装置と、
フレーム板と、
リード端子と、
金属板と、
を備える半導体装置のパッケージであって、
前記電極構造は、第１の金属で形成され前記半導体回路に接続された第１の電極層と、前記第１の電極層の上に第２の金属で形成された金属メッキ層と、前記第１の表面とは反対の面である第２の表面に第３の金属で形成された第２の電極層と、を有し、前記第２の金属は、半導体装置の外部における取り出し電極とはんだ付け可能であり、前記第１の電極層と前記金属メッキ層は、ゲート電極およびソース電極のうち少なくとも１つの電極をなし、前記第２の電極層は、ドレイン電極をなし、
前記フレーム板は、第４の金属で形成され、前記半導体装置を前記第２の表面側で支持するとともに前記第２の電極層に接続され、
前記リード端子は、第５の金属で形成され、前記第１の電極層に電気的に接続され、
前記金属板は、第６の金属で形成され、前記取り出し電極をなす金属板であって、前記リード端子を前記第１の電極層に前記金属メッキ層を介して接続する、
パッケージ。
【請求項６】
前記半導体装置は、前記第１の表面に形成された保護膜をさらに備え、
前記金属メッキ層は、前記保護膜をマスクとして前記第１の電極層の一部の領域に選択的に形成される、請求項３乃至５のいずれかに記載のパッケージ。
【請求項７】
前記第１の金属は、ＡＬ（アルミニウム）であり、前記第１の電極層は、０．５μm以上の層厚を有する、請求項３乃至６のいずれかに記載のパッケージ。
【請求項８】
前記金属メッキ層は、湿式無電解メッキにより形成される、請求項３乃至７のいずれかに記載のパッケージ。
【請求項９】
前記第２の金属は、少なくともＮｉ（ニッケル）とＣｕ（銅）のいずれかを含む、請求項３乃至８のいずれかに記載のパッケージ。
【請求項１０】
前記保護膜は、ＰＩ（ポリイミド樹脂）で形成される、請求項６乃至９のいずれかに記載のパッケージ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の電極構造および半導体パッケージに関し、特に大電力素子の電極に使用されるものである。
【０００２】
【従来の技術】
近年、電力用半導体装置は、バイポーラ型から、ドライブ回路を小型化できる高入カインピーダンスのＭＯＳ型に移行しつつある。これは、従来、ＭＯＳ型半導体装置は概して小さな設計ルールを採用すると面積効率を上げることはできても物理的に加工できる寸法が限られていたが、近年の加工技術の進歩によりそれらの問題も解決されつつあるからである。スイッチング用途の大電力素子では許容損失効率が問題となるため、バイポーラ型に比べて原理的にスイッチング損失が少ない特性を有するＭＯＳ型が受け入れられてきたといえる。
【０００３】
半導体装置の特性は主に半導体チップの設計に依存する。ＭＯＳ型大電力用半導体装置は、一般的に微小な素子を並列に接続した形態で形成され、電流は、半導体チップの表面から裏面に（またはこれと逆に）垂直方向に取り出される。従って、半導体チップの表面に配置した多数の微小素子の面積効率を上げることと、全ての微小素子をバランス良く均一に動作させることが重要となる。
【０００４】
以下、従来の技術によるＭＯＳ型半導体装置の一例について図７〜図９を参照しながら説明する。なお、以下の各図において同一の部分には同一の参照番号を付してその説明を省略する。
【０００５】
図７は、最大ドレイン電流〜１００Ａ／最大許容損失３００Ｗクラスの代表的Ｎチャネル型パワーＭＯＳＦＥＴを含む半導体チップの略示断面図である。
【０００６】
図７に示す半導体チップ１００は、Ｎ＋半導体基板１と、このＮ＋半導体基板１上に形成されたＮ型ドレイン層３と、Ｎ型ドレイン層３の表面部に形成されたＰ型ベース層５と、Ｐ型ベース層５の表面部に形成されたＮ型ソース層７とを備える。半導体チップ１００はまた、トレンチ型のゲート配線層１３と、外部取り出し電極としてのＡＬ（アルミニウム）電極９５，９７と、Ｎ＋型半導体基板１の裏面側に形成されたドレイン電極１９とを備える。
【０００７】
図７に示す半導体チップ１００の一般的な製造方法として、Ｎ型ドレイン層３は気相成長法で形成し、Ｐ型ベース層５とＮ型ソース層７はイオン注入法および熱拡散法を用いて形成する。ゲート配線層１３はＮ型ソース層７およびＰ型ベース層５を貫通して形成されたトレンチ型の溝９の内表面にゲート酸化膜１１を形成し、その後、ゲート酸化膜１１を埋め込むようにポリシリコンを堆積することにより形成する。ＡＬ電極９５は半導体チップ１００表面のゲート領域に、また、ＡＬ電極９７はソース領域に形成する。ドレイン電極１９はＮｉ等の金属層でＮ＋型半導体基板１の裏面にバリアメタル１８を介して形成する。
【０００８】
ゲート電極９５に電位を与えると、Ｐ型ベース層５は、ゲート酸化膜１１に接した部分が反転してＮ化し、Ｎ型ソース層７とＮ型ドレイン層３を電位的に繋ぐチャネルを作り、これによりトランジスタとして機能する。その微小な素子、即ちセルは連続して多数並べた構造をなし、トレンチ溝９は、メッシュ状に可能な限り微細化して配置される。現在、セルの配置は、平方インチ当たり約３０００万セルの密度が実現されており、さらに微細化した製品の開発が進められている。
【０００９】
図８は、図７に示す半導体チップ１００の表面でのソース電極およびゲート電極の配置を示す平面図である。集積形成されたセルのゲート部は、ゲート配線層１３によりゲート電極９５に接続される。また、同図に示すように、ソース電極９７は、電流特性を配慮してチップの表面に可能な限り大きな面積を有するように配置される。
【００１０】
このように、半導体チップ１００ではトレンチ型のゲート電極を用いることにより、素子の微細化を進めてオン抵抗の低減を図っていた。
【００１１】
図９（ａ）は、図７に示す半導体装置チップ１００を組み込んだ半導体パッケージの従来例を示す側面図であり、（ｂ）は（ａ）に示す半導体パッケージの斜視図である。フレーム５１のうちフレーム放熱部５１ａは、半導体チップ１００の裏面のドレイン電極に、はんだまたは導電性樹脂などで固着されてドレイン端子となる。一方、半導体チップ１００の上面におけるゲート電極９５およびソース電極９７は、ＡＬまたはＡｕ（金）などで形成されたワイヤ１０３，１０４で外部リード端子５３，５４へそれぞれ引き出される。半導体チップ１００は、フレーム放熱部５１ａ、ワイヤ１０３，１０４および外部リード端子５３，５４の各ワイヤとの接続部の全体が封止樹脂５６で覆われた後、フレーム５１、リード端子５３，５４の曲げ成形および接続部の切断等の工程を経て個々の半導体装置となる。
【００１２】
前述したように、近年の半導体加工技術の進歩により、図７に示す半導体チップについても、チップの面積効率が向上し、比較的小さなサイズのチップで大電流が扱えるようになり、従って、小さなパッケージに搭載することも可能になった。
【００１３】
【発明が解決しようとする課題】
しかしながら、小型化したパッケージでは、外部リード端子との間で十分な接続面積を取ることができず、この結果、接続ワイヤの本数が制限されてしまうという問題が明らかになってきた。また、ワイヤの本数を増やすことにより電流容量を満足させても、多数のワイヤでの接続ではソース電極の一部にしか接続されず、ソース電極自体の横方向抵抗の大きさが問題になることが判ってきた。即ち、特性改善の余地が未だ残されているといえる。
【００１４】
現状での解決策としては、ＡＬ電極の厚さを従来の２〜３μｍから例えば〜１０μｍにし、横方向の断面積を大きくして抵抗値を下げたり、接続ワイヤの本数を増やすことにより対処している。しかし、半導体装置の製品としては、いずれの方法によっても材料費が増大してコストアップになるという問題がある。
【００１５】
また、比較的安価に形成できる湿式メッキ法により、例えばＮｉやＣｕなどのメッキ金属をソース電極の材料に選べば、図１０に示す半導体パッケージ３００のように、例えば電流容量が大きいＣｕ材で作られた接続板５５とのはんだ付けが可能となり、この接続板５５を介して外部リード端子５３，５４との間で大面積での接続が可能となり、組立て構造に起因する電流ロスを軽減できることが予想される。
【００１６】
しかし、ＮｉやＣｕなどのメッキ金属を直接Ｓｉ（シリコン）上に形成した場合、このＳｉの熱膨張率とＮｉやＣｕなどの重金属の熱膨張率とが相違するため、境界面、即ち、Ｓｉ−メッキ金属間で剥離現象が発生するおそれがある。また、このようなメッキ金属でなる電極をＳｉに接して配置する場合の影響として、Ｓｉ結晶の歪により例えば半導体装置の特性を変化させたり、ＰＮ接合のリーク電流を増大させるなどの不具合が生じることがある。この原因の１つは、Ｓｉと金属の物性である線膨張率（α）の違いと考えられる（Ｓｉ：α＝２．６×１０−６／ａｔ２０℃に対してＮｉ：α＝１３．４、Ｃｕ：α＝１６．５）。この線膨張率（α）の相違による影響を解消するため、バリアメタルとしてＳｉ（α＝２．６×１０−６／ａｔ２０℃）に近いαを有する金属であるＷ（タングステン：α＝４．５）やＭｏ（モリブデン：α＝４）などの金属層を、金属とＳｉとの合金層を介してそれぞれ設けるのが普通であり、やはり工程が複雑になりコストアップとなるという問題があった。
【００１７】
本発明は上記事情に鑑みてなされたものであり、その目的は、膨張率の相違による影響を受けることなく、低抵抗を実現する半導体装置の電極構造および半導体パッケージを提供することにある。
【００１８】
【課題を解決するための手段】
異種物質同士の膨張係数の相違に起因する歪みを除去する１つの方法として、これら異種物質同士を金属を介して固着させる方法が考えられる。このとき、仲介金属の柔らかさ（硬度）と延び（伸性）特性が歪みに影響するものと想像できる。
【００１９】
本願発明者は、この点に着目し、メッキ金属を外部リードとＳｉとの仲介金属とするのでなく、電極を構成する比較的柔らかなＡＬ層を仲介金属としたままで実験を繰り返した結果、このＡＬ層を、所定以上の厚さで形成し、このようなＡＬ層と外部リードとをはんだ付け可能なメッキ金属を介して固着させることが解決策として有効であることを確認した。
即ち、本発明は、以下の手段により上記課題の解決を図る。
【００２０】
まず、本発明の第１の態様によれば、
内部に形成された半導体回路と、
第１の表面に形成された電極構造と、
前記第１の表面にＰＩ（ポリイミド樹脂）で形成された保護膜と、を備える半導体装置であって、
前記電極構造は、
ＡＬ（アルミニウム）で０．５μｍ以上の層厚を有するように形成され、前記半導体回路に接続された第１の電極層と、
前記第１の電極層の上にＮｉ（ニッケル）およびＣｕ（銅）の少なくともいずれかを含む第２の金属で湿式無電解メッキにより形成された金属メッキ層と、
を含み、
前記金属メッキ層は、前記保護膜をマスクとして前記第１の電極層の一部の領域に選択的に形成され、
前記第２の金属は、半導体装置の外部における取り出し電極とはんだ付け可能である、
半導体装置が提供される。
【００２１】
上記半導体装置によれば、上記電極構造が上記第１の電極層の上に第２の金属で形成された金属メッキ層を含むので、上記第１の電極層の抵抗値を簡単に減少させることができる。
【００２２】
これにより、ウェーハ状態で上記第１の電極層の表面上だけに上記金属メッキ層を形成することができる。この結果、電極抵抗が小さい半導体装置を安価に製造することができる。
【００２３】
上記第１の金属は、ＡＬ（アルミニウム）であり、上記第１の電極層は、０．５μｍ以上の層厚を有することが望ましい。
【００２４】
また、上記金属メッキ層は、湿式無電解メッキにより形成されると良い。
上記第２の金属は、Ｎｉ（ニッケル）とＣｕ（銅）を含む。
【００２５】
また、上記半導体装置は、上記第１の表面に形成された保護膜をさらに備え、上記金属メッキ層は、上記保護膜をマスクとして上記第１の電極層の一部の領域に選択的に形成されると好適である。
【００２６】
ＮｉやＣｕに対してマスクエッチングを実行しようとすると、強酸でのエッチングが必要であるために困難な処理を伴う場合が多い。保護膜をマスクとして用いることにより、極めて単純な工程で金属メッキ層を形成できる。これにより、電極抵抗の小さい半導体装置を安価に製造することができる。
上記保護膜は、ＰＩ（ポリイミド樹脂）で形成されると良い。
【００２７】
また、本発明の第２の態様によれば、
内部に形成された半導体回路と第１の表面に形成された電極構造とを含む半導体装置と、
前記半導体装置を支持する支持基板と、
リード端子と、
金属板と、
を備える半導体装置のパッケージであって、
前記電極構造は、第１の電極層と金属メッキ層とを有し、
前記第１の電極層は、第１の金属で形成され前記半導体回路に接続され、
前記金属メッキ層は、前記第１の電極層の上に第２の金属で形成され、
前記第２の金属は、半導体装置の外部における取り出し電極とはんだ付け可能であり、
前記リード端子は、第３の金属で形成され、前記第１の電極層に電気的に接続され、
前記金属板は、第４の金属で形成され、前記取り出し電極をなす金属板であって、前記リード端子を前記第１の電極層に前記金属メッキ層を介して接続する、
パッケージが提供される。
【００２８】
上記半導体パッケージによれば、上述した本発明にかかる電極構造を有する半導体装置を組み込むので、上記金属メッキ層を介して上記外部リード端子と上記第１の電極層とを接続することが可能になる。これにより、金属線のワイヤに依存することなく、上記金属板を用いて上記第１の電極層の全体を容易に上記外部リード端子に接続することができる。この結果、電極抵抗が小さい半導体パッケージを提供することができる。
【００２９】
また、本発明の第３の態様によれば、
内部に形成された半導体回路と第１の表面に形成された電極構造とを含むＭＯＳ型大電力用半導体装置と、
フレーム板と、
リード端子と、
金属板と、
を備える半導体装置のパッケージであって、
前記電極構造は、第１の金属で形成され前記半導体回路に接続された第１の電極層と、前記第１の電極層の上に第２の金属で形成された金属メッキ層と、前記第１の表面とは反対の面である第２の表面に第３の金属で形成された第２の電極層と、を有し、前記第２の金属は、半導体装置の外部における取り出し電極とはんだ付け可能であり、前記第１の電極層と前記金属メッキ層は、ゲート電極およびソース電極のうち少なくとも１つの電極をなし、前記第２の電極層は、ドレイン電極をなし、
前記フレーム板は、第４の金属で形成され、前記半導体装置を前記第２の表面側で支持するとともに前記第２の電極層に接続され、
前記リード端子は、第５の金属で形成され、前記第１の電極層に電気的に接続され、
前記金属板は、第６の金属で形成され、前記取り出し電極をなす金属板であって、前記リード端子を前記第１の電極層に前記金属メッキ層を介して接続する、
パッケージが提供される。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態のいくつかについて図面を参照しながら説明する。
【００３２】
（１）半導体装置の電極構造の実施形態
図１は、本発明にかかる、半導体装置の電極構造の実施の一形態を含む半導体チップを示す略示断面図である。図７との対比において明らかなように、図１に示す半導体チップ１０の特徴は、ＡＬ層１５，１７が０．５μｍ以上の約４μｍの膜厚を有するように形成されている点と、これらＡＬ層１５，１７の上にそれぞれ形成された金属メッキ層３５，３７をさらに備え、ＡＬ層１５および金属メッキ層３５でゲート電極を構成し、ＡＬ層１７および金属メッキ層３７でソース電極を構成する点にある。半導体チップ１０のその他の構成は、図７に示す半導体チップと実質的に同一である。
【００３３】
本実施形態において、金属メッキ層３５，３７は、Ｎｉ（ニッケル）またはＣｕ（銅）などのはんだ付け可能な金属のメッキ処理により形成する。このメッキ処理は無電解メッキにより行う。従って、半導体装置の製造プロセスにおいてウェーハ状態での処理が可能であり、金属であるＡＬ電極の表面上にのみ、これらの金属メッキ層３５，３７を形成することができる。このように、本実施形態によれば、まず、ゲート電極およびソース電極が従来と同様の材料でなるＡＬ層１５，１７を含むので、ＡＬの柔らかさ（硬度）により、Ｓｉとの界面で剥離が発生するおそれが解消する。次に、ＡＬ層１５，１７と外部電極との仲介金属としてはんだ付け可能な金属で形成される金属メッキ層をゲート電極およびソース電極が含むので、単純な製造方法で電極抵抗が小さい電極構造を提供することができる。
【００３４】
図２は、半導体チップ１０のオン抵抗を従来技術との対比でシミュレーションにより示すグラフである。同図において、Ａは、図１に示す半導体チップ１０のオン抵抗を表わす。また、Ｂは、半導体チップ１０においてＡＬ層１５，１７の厚さを約０．５μｍで形成した場合のオン抵抗を表わす。さらに、Ｃは、半導体チップ１０と同様に約４μｍの厚さのＡＬ層を有するが、トレンチを有しないプレーナ型のＭＯＳＦＥＴのオン抵抗を表わす。ＡとＢの対比から、ＡＬ層１５，１７の厚みを０．５μｍから約４μｍに増大させることにより、オン抵抗が約１５ｍΩから約６ｍΩへと大幅に低減することが分かる。また、ＡとＣの対比からＡＬ層の厚さが同じであっても、トレンチを有することにより一層の微細化が実現できるので、オン抵抗が大幅に低減することが分かる。
【００３５】
また、金属メッキ層３５，３７の形成はメッキのプロセスを用いるため、保護膜としてのＰＩ（ポリイミド）層２１をメッキのマスクとして用いることができる。即ち、ＰＩ層２１でＡＬ層の表面を部分的にマスクした後にメッキ処理を実行することにより、ＰＩ層に覆われた領域以外の領域におけるＡＬ層の上にのみ選択的に金属メッキ層３５，３７を形成できる。一般的に、ＮｉやＣｕのマスクエッチングでは、強酸でのエッチングが必要であるために、エッチングレートの制御等、困難な処理を伴う場合が多い。本実施形態においては、ＰＩ層をマスクとして用いることにより、極めて単純な工程で金属メッキ層３５，３７を形成できる。この結果、電極抵抗の小さい半導体装置を安価に製造することができる。
【００３６】
湿式メッキ、いわゆる無電解メッキの方法は、例えば置換メッキ法や化学還元メッキ法を用いることができる。置換メッキ法は、電気化学順位の違い、即ち、溶液中の異種金属の電位差を利用する方法であり、また、化学還元メッキ法は、硫酸銅溶液中におけるＦｅ（鉄）表面上にＣｕ（銅）メッキができる例と還元剤、例えば次亜リン酸ソーダの力による金属イオン還元の活性化エネルギを利用する方法である。一般的に、大気中ではアルミニウム金属の特性上、表面にＡＬ２Ｏ３（アルミナ）が形成されている。従って、本実施形態では金属メッキ層が簡単に剥がれることを防止するために、メッキ前処理によりＡＬ２Ｏ３を除去した後にＡＬ層１５，１７の表面へメッキ処理を実行する。この前処理としては、いわゆるジンケート処理が望ましい。これは、強固なメッキ付着層を形成するため、ＡＬ層１５，１７の表面に置換メッキにより薄いＺｎ（亜鉛）層を形成する処理である。
【００３７】
（２）半導体パッケージの実施形態
本発明にかかる半導体パッケージの実施の一形態を図３に示す。図３（ａ）は、本実施形態の半導体パッケージ２０を示す側面図であり、同図（ｂ）はその斜視図である。
【００３８】
半導体パッケージ２０は、上述した半導体チップ１０を組み込んだものであり、図３（ｂ）に示すように、外部リード端子５３とソース電極１７（図１参照）とを接続する接続板５５を備える。接続板５５は、Ｃｕ板の打ち抜き材で形成される。半導体チップ１０のソース電極１７の表面には、上述したように、金属メッキ層３７（図１参照）が形成されているので、接続板５５は、はんだまたは導電性樹脂材により金属メッキ層３７に固着される。従って、半導体チップ１０のソース電極１７は、金属メッキ層３７、接続板５５を介して外部リード端子５３に接続される。また、半導体チップ１０のゲート電極１５の表面にも金属メッキ層３５（図１参照）が形成されており、ゲート電極１５は、この金属メッキ層３５、ゲートワイヤ１０４を介して外部リード端子５４に接続される。半導体パッケージ２０のその他の構成は、図１０に示した半導体パッケージ３００と実質的に同一である。
【００３９】
このように、本実施形態によれば、前述した本発明にかかる電極構造を有する半導体チップを組み込むので、パッケージのリード端子とチップのソース電極との接続においてＡＬやＡｕで形成されたワイヤに依存する必要がなく、Ｃｕ等で形成した接続板を用いることができる。これにより、ソース電極の表面全体を外部リードに接続できるので、電極抵抗を大幅に低減することができる。
【００４０】
本実施形態の半導体パッケージ２０と図９に示す従来の半導体パッケージ２００のチップオン抵抗をシミュレーションにより算出したところ、半導体パッケージ２００のチップオン抵抗が平均で８．３ｍΩであるのに対し、半導体パッケージ２０のチップオン抵抗は平均で６．０ｍΩであった。このことから、本実施形態により２．３ｍΩだけチップオン抵抗が改善されることが分かる。この抵抗値の改善は、前述した半導体装置の電極構造に起因するものである。この点を図４〜図７を参照しながら説明する。
【００４１】
図４は、図９に示す半導体パッケージ２００の要部を示す平面図である。半導体パッケージ２００において並列に配置された１１本の接続ワイヤ１０３は、それぞれ６０μｍφ、長さ２ｍｍの金線であり、１１．５ｍΩの抵抗値を有する。従って、ワイヤ１０３全体の抵抗値ＲＡｕワイヤＡｌｌは図５のグラフに示すとおり、
ＲＡｕワイヤＡｌｌ＝１．０５ｍΩ・・・・・・（１）
である。
【００４２】
次に、半導体パッケージ２００のＡＬ配線の抵抗値を算出する。図４に示すように、半導体チップ１００のサイズは幅３．７９ｍｍ、長さ２．６５であり、このうちＡＬ電極１５，１７のサイズは、全体として幅３．７９ｍｍ、長さ２．０５であり、また、その厚さは４μｍである。ＡＬの抵抗率をρＡｌ＝２．６５Ｅ−６（結晶ＡＬ）とすると、ＡＬ電極１５，１７の長さ方向の全抵抗値ＲＡｌは、
ＲＡｌ＝１．７４８×２．０５（ｍｍ）＝３．５８（ｍΩ）
である。
【００４３】
実際のチップのワイヤ接続位置とソース電極１７端部の中央までは約０．７３ｍｍであるため、ソース電極１７の横方向における平均の抵抗値ＲＡｌＡＶは、図６にも示すように、
ＲＡｌＡＶ＝１．７４８×０．７３（ｍｍ）＝１．２８（ｍΩ）・・・（２）
となる。
【００４４】
従って、Ａｕワイヤ抵抗とＡＬ電極抵抗の合計は、（１）と（２）から、
ＲＡｕワイヤＡｌｌ＋ＲＡｌＡＶ＝１．０５ｍΩ＋１．２８ｍΩ＝２．３３ｍΩ
となり、前述したチップオン抵抗の改善分とほぼ一致する。この値は、半導体パッケージ２００の平均チップオン抵抗８．３ｍΩの約２８％を占める。このことは、本実施形態により、チップオン抵抗の値が２８％改善されることを表わす。
【００４５】
以上、本発明の実施の形態について説明したが、本発明は上記形態に限ることなくその趣旨を逸脱しない範囲で種々変形して実施することができる。例えば、上述した半導体パッケージの実施形態では、外部リード端子とゲート電極およびソース電極との各接続において、ＡＬ層（ソース電極）１７と外部リード端子５３とは、接続板５５を介して接続する一方、ゲート電極の電流容量が少ないことから、ＡＬ層（ゲート電）１５と外部リード５４とはワイヤ１０４を介して接続することとした。しかしながら、ワイヤ１０４に代えて、例えばストライプ状の接続板を用いてゲート電極１５と外部リード５４とを接続しても良い。この場合は、接触面積が広がるので、電極抵抗をより一層節減することができる。
【００４６】
【発明の効果】
以上詳述したとおり、本発明は、以下の効果を奏する。
即ち、本発明によれば、Ｓｉとゲート電極およびソース電極との間で剥離を発生させるおそれもなく、抵抗値の減少を実現する半導体装置の電極構造が提供される。
【００４７】
また、本発明によれば、上述した効果を奏する半導体装置を搭載するので、チップオン抵抗を減少できる半導体パッケージが提供される。
【図面の簡単な説明】
【図１】本発明にかかる、半導体装置の電極構造の実施の一形態を含む半導体チップを示す略示断面図である。
【図２】図１に示す半導体チップのオン抵抗を従来技術との対比で示すグラフである。
【図３】（ａ）は、本発明にかかる半導体パッケージの実施の一形態を示す側面図であり、（ｂ）は（ａ）に示す半導体パッケージの斜視図である。
【図４】本発明の効果を説明するための従来の技術による半導体チップの平面図である。
【図５】図４に示す半導体チップに接続されるＡｕワイヤの抵抗値のグラフである。
【図６】図４に示す半導体チップ表面のＡＬ配線の抵抗値のグラフである。
【図７】従来の技術によるＮチャネル型パワーＭＯＳＦＥＴを含む半導体チップの略示断面図である。
【図８】図７に示すチップの表面におけるソース電極およびゲート電極の配置を示す平面図である。
【図９】（ａ）は、従来の技術により図７に示す半導体装置チップを組み込んだ半導体パッケージの一例を示す側面図であり、（ｂ）は（ａ）に示す半導体パッケージの斜視図である。
【図１０】（ａ）は、本願発明が解決しようとする課題を説明するための半導体パッケージを示す側面図であり、（ｂ）は（ａ）に示す半導体パッケージの斜視図である。
【符号の説明】
１  Ｎ＋半導体基板
３  Ｎ型ドレイン層
５  Ｐ型ベース層
７  Ｎ型ソース層
９  トレンチ溝
１０  半導体チップ
１１  ゲート酸化膜
１３  ゲート配線層
１５，１７  ＡＬ層
１９  ドレイン電極
２０  半導体パッケージ
２１  ＰＩ（ポリイミド）層
３５，３７  金属メッキ層
５１  フレーム
５１ａ  フレーム放熱部
５３，５４  外部リード端子
５５  接続板
５６  封止樹脂
１０３，１０４  ワイヤ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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