(57)【特許請求の範囲】
【請求項１】
同一基板上に絶縁物を介して、交流電源を整流する整流回路を構成するダイオードチップと，上記整流回路の一方の出力に設けられたサイリスタと，分離層を介して上記サイリスタと並列に抵抗とを形成した第１複合半導体チップとを搭載した電力用半導体モジュール。
【請求項２】
同一基板上に絶縁物を介して、交流電源を整流する整流回路を構成するダイオードチップと，上記ダイオードチップと逆並列に接続された回生用スイッチング素子チップと，上記整流回路の一方の出力に設けられたサイリスタと，上記サイリスタと逆方向に並列にダイオードとを形成した第２複合半導体チップと，半導体基板上に形成した半導体抵抗チップとを搭載した電力用半導体モジュール。
【請求項３】
同一基板上に絶縁物を介して、交流電源を整流する整流回路を構成するダイオードチップと，上記ダイオードチップと逆並列に接続された回生用スイッチング素子チップと，上記整流回路の一方の出力に設けられたサイリスタチップと，上記サイリスタと逆方向に並列にダイオードと抵抗とを形成した第３複合半導体チップとを搭載した電力用半導体モジュール。
【請求項４】
同一基板上に絶縁物を介して、交流電源を整流する整流回路を構成するダイオードチップと，上記ダイオードチップと逆並列に接続された回生用スイッチング素子チップと，上記整流回路の一方の出力に設けられたサイリスタと，上記サイリスタと逆方向に並列にダイオードと，抵抗とを形成した第４複合半導体チップとを搭載した電力用半導体モジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，電力用半導体モジュールに関するもので，特にコンデンサインプット型整流回路を起動する際に，起動電流を抑制する電力用半導体モジュールに関する。
【０００２】
【従来の技術】
コンデンサインプット型の整流回路に用いられる電力用半導体モジュールには，図８に示すものがある。すなわち１は交流電源が入力する入力端子で，２はダイオード２ａ〜２ｆにより構成される全波整流回路である。３はサイリスタで，起動時にはゲート信号がオフしており，定常時にはゲート信号が入力してオンする。４ａ，４ｂは出力端子で直流が出力する。７ａ，７ｂはサイリスタの両端を出力する補助端子である。
【０００３】
なお，１１は電力用半導体モジュール１０の外部に設けられた平滑用コンデンサ，１２は負荷，６ａは外付けの限流抵抗である。電力用半導体モジュール１０の起動時に，交流入力は全波整流回路２により整流される。ここで，サイリスタ３にゲート信号が入力されると，コンデンサ１１に電流が流れる。この時，コンデンサ１１は充電されていないため，大きな充電流が流れて，サイリスタ３を破損することがある。このため，電力用半導体モジュール１０の外付けに限流抵抗６ａを接続し，起動時，サイリスタ３にはゲート信号を入力せずにオフ状態で起動して，充電電流を抑制する。コンデンサ１１の充電が完了すると，サイリスタ３にゲート信号を入力し，オンする。
【０００４】
外付けの限流抵抗６ａは，ダイオード２ａ〜２ｆ及びサイリスタ３の定格サージ耐量，交流電源の容量，負荷１２が要求する時定数等によって決定される。通常，中容量（１０乃至３０Ｗ）の巻線型の低抵抗（１００乃至５００Ω）が選ばれる。一方，サイリスタ３のオンによりサイリスタ３のオン電圧（約１．５Ｖ）が抵抗１３に印加し，定常時の損失は１／２Ｗ以下となる。
【０００５】
【発明が解決しようとする課題】
しかし，電力用半導体モジュールに外付けに大きな限流抵抗が必要であり，このために大電流を流す端子を設ける必要があった。さらに，この電力用半導体モジュールを使用する場合，限流抵抗の配線作業を必要とするものであった。
【０００６】
【課題を解決するための手段】
請求項１記載の発明の電力用半導体モジュールは，交流電源を整流する整流回路を構成するダイオードチップと，上記整流回路の一方の出力に設けられたサイリスタと，分離層を介して上記サイリスタと並列に抵抗を形成された第１複合半導体チップとを搭載したものである。
【０００７】
すなわち，起動時交流電源がダイオードチップにより整流され，ダイオードチップの出力は第１複合半導体チップの抵抗を介して出力され，負荷側のコンデンサを充電する。コンデンサの充電電流はこの抵抗によって限流され，コンデンサが充電後，第１複合半導体チップのサイリスタがオンされる。
【０００８】
請求項２記載の発明は，同一基板上に絶縁物を介して、交流電源を整流する整流回路を構成するダイオードチップと，上記ダイオードチップと逆並列に接続された回生用スイッチング素子チップと，上記整流回路の一方の出力に設けられたサイリスタと，上記サイリスタと逆方向に並列にダイオードとを形成した第２複合半導体チップと，半導体基板上に形成した半導体抵抗チップとを搭載したものである。
【０００９】
すなわち，起動時交流電源がダイオードチップにより整流され，ダイオードチップの出力は半導体抵抗チップを介して出力され，負荷側のコンデンサを充電する。コンデンサの充電電流はこの抵抗によって限流され，コンデンサが充電後，第２複合半導体チップのサイリスタがオンされる。負荷がインダクタンス成分を有し，逆起電力が発生したとき，第２複合半導体チップのダイオードと，回生用スイッチング素子チップとを介してエネルギーを交流電源に回生する。
【００１０】
請求項３記載の発明は，同一基板上に絶縁物を介して、交流電源を整流する整流回路を構成するダイオードチップと，上記ダイオードチップと逆並列に接続された回生用スイッチング素子チップと，上記整流回路の一方の出力に設けられたサイリスタチップと，上記サイリスタと逆方向に並列にダイオードと抵抗とを形成した第３複合半導体チップとを搭載したものである。
【００１１】
すなわち，起動時交流電源がダイオードチップにより整流され，ダイオードチップの出力は半導体抵抗チップを介して出力され，負荷側のコンデンサを充電する。コンデンサの充電電流はこの抵抗によって限流され，コンデンサが充電後，第２複合半導体チップのサイリスタがオンされる。負荷がインダクタンス成分を有し，逆起電力が発生したとき，第２複合半導体チップのダイオードと，回生用スイッチング素子チップとを介してエネルギーを交流電源に回生する。
【００１２】
請求項４記載の発明は，同一基板上に絶縁物を介して、交流電源を整流する整流回路を構成するダイオードチップと，上記ダイオードチップと逆並列に接続された回生用スイッチング素子チップと，上記整流回路の一方の出力に設けられたサイリスタと，上記サイリスタと逆方向に並列にダイオードと，抵抗とを形成した第４複合半導体チップとを搭載したものである。
【００１３】
すなわち，起動時交流電源がダイオードチップにより整流され，ダイオードチップの出力は半導体抵抗チップを介して出力され，負荷側のコンデンサを充電する。コンデンサの充電電流はこの抵抗によって限流され，コンデンサが充電後，第２複合半導体チップのサイリスタがオンされる。負荷がインダクタンス成分を有し，逆起電力が発生したとき，第２複合半導体チップのダイオードと，回生用スイッチング素子チップとを介してエネルギーを交流電源に回生する。
【００１４】
【発明の実施の形態】
本発明を，その実施の形態を示した図１ないし図７に基づき説明する。図３は本発明の電力用半導体モジュールの回路図であり，従来技術の図８のものと異なる点は，図８のものは限流抵抗６ａが電力用半導体モジュール１０の外部に設けられているのに対し，図３のものは限流抵抗６が電力用半導体モジュール１０内に設けられたものである。
【００１５】
そして，図１（ａ）において，２１は低濃度のＮ型半導体基板であり，この半導体基板２１の両面の一部からＰ型不純物をイオン注入又は拡散して分離拡散層２２を形成する。この分離拡散層２２により分離された一方の半導体基板２１の表面からＰ型不純物をイオン注入又は拡散して第１のＰ型半導体層２３と第２のＰ型半導体層２４を形成する。第２Ｐ型半導体層２４の一部の表面からＮ型不純物をイオン注入又は拡散して第２のＮ型半導体層２５を形成し，第１のＰ型半導体層２３，Ｎ型半導体基板による第１のＮ型半導体層２１，第２のＰ型半導体層２４，第２Ｎ型半導体層２５によりサイリスタを形成する。
【００１６】
一方，分離拡散層２２により分離された他方の半導体基板の両表面から高濃度のＮ型不純物をイオン注入又は拡散して，Ｎ型半導体基板の第３Ｎ型半導体層２８の両側に第４Ｎ型半導体層２９ａと，第５Ｎ型半導体層２９ｂを形成する。この後，第１Ｐ型半導体層２３と分離拡散層２２と第４Ｎ型半導体層２９ａの表面，第２Ｎ型半導体層２５の表面，第２Ｐ型半導体層２４の表面，第５型半導体層２９ｂの表面にアルミニウムを蒸着，メッキ処理などを施し電極２６ａ，２６ｂ，２６ｃ，２６ｄを形成する。なお，第２Ｎ型半導体層２５の表面の電極２６ｂと第５Ｎ型半導体層２９ｂの表面の電極２６ｄは接続されている。
【００１７】
次に，分離拡散層２２により分離された他方の半導体基板に形成された第３乃至第５Ｎ型半導体層について説明する。今，Ｎ型半導体基板に，例えば比抵抗が５００Ωｃｍで，大きさが１ｍｍ角，厚みが４００μｍのＰ型半導体基板を使用すると，２００Ωの抵抗が得られる。なお，第４及び第５Ｎ型半導体層２９ａ，２９ｂは，電極２６ａ，２６ｄとのオーミック接触を確保するために設けられている。
【００１８】
このようにして形成された複合半導体チップは図１（ｂ）に示すようにサイリスタ３と抵抗６が並列に接続された第１の複合半導体チップ５ａとなる。
【００１９】
次に，図１により形成された複合半導体チップ５ａを搭載する電力用半導体モジュールについて図２により説明する。図２において，３２は絶縁基板であり，中央に熱伝導の良いセラミックスの絶縁層を有し，一方の面には分子結合され，配線用回路が構成された銅回路３４ａ，３４ｂ，３４ｃ，３４ｄ，３４ｅ，３４ｆ，３４ｇが所要位置に貼られ，このセラミックスの他方の面（裏面）には分子結合された銅回路（図示せず）が貼られている。この絶縁基板３２は，他方の面が半田を介して図示しない銅，鉄などの金属ベース上に載置されている。
【００２０】
上記銅回路３４ａ，３４ｂ，３４ｃ，３４ｄの所要個所に半田が載置され，その半田上に交流電源を整流する全波整流回路２のダイオード２ａ〜２ｆがダイオードチップ２ａ〜２ｆとして載置されている。また，ダイオードチップ２ｄ，２ｅ，２ｆとダイオードチップ２ａ，２ｂ，２ｃとは半田を介して中間端子３６ａ，３６ｂ，３６ｃにより接続されている。ダイオードチップ２ａ，２ｂ，２ｃと銅回路３４ｅとは半田を介して中間端子３６ｄ，３６ｅ，３６ｆにより接続され，銅回路３４ｅが整流回路２の＋出力となっている。さらに，銅回路３４ｅの一方の端子には半田を介して図１で示すサイリスタ３と抵抗６の第１の複合半導体チップ５ａが搭載されている。なお，図３で示す交流入力端子１ａ，１ｂ，１ｃは銅回路３４ａ，３４ｂ，３４ｃから取り出され，−の出力端子４ｂは銅回路３４ｄから取り出され，さらに，＋の出力端子４ａは複合半導体チップ５ａのサイリスタのカソードＫに接続される中間端子３６ｇを介して銅回路３４ｇから取り出される。また，サイリスタのゲートはワイヤ３７を介して銅回路３４ｇから取り出される。
【００２１】
また，図示しないが，入力端子，出力端子が半田を介して銅回路に載置し，リフロー炉によって相互間が半田付けされる。さらに，金属ベースに図示しない樹脂ケースが接着され，この樹脂ケース内に封止樹脂を注入して半導体チップを封止する。これによって図２の電力用半導体モジュールは，図３の回路を構成することになる。
【００２２】
この電力用半導体モジュールを交流電源２００Ｖの電源装置に適用した場合，ダイオード２ａ〜２ｆにより整流される全波整流回路２の出力には約３００Ｖが出力され，起動時，第１複合半導体チップ５ａの抵抗６には最大１，５Ａの電流が流れる。そして，コンデンサ１１の充電によって半導体抵抗６に流れる電流は減少していく。コンデンサ１１が３０００μＦの場合，約４０秒でコンデンサ１１の充電が完了する。コンデンサ１１の充電が完了すると，サイリスタ３にアノードファイヤ等によるゲート信号によってオンされ，半導体抵抗チップには電流がほとんど流れなくなる。
【００２３】
なお，起動時，コンデンサ１１の充電が完了するまで，複合半導体チップ５ａに流れる電流によって発生した熱は，絶縁基板３２，金属ベース，さらに図示しないフィンを介して放出する。
【００２４】
図４は他の実施の形態を示すブロック図であり，負荷にモータ１４を制御するインバータ１３が構成されている。また，サイリスタ３と逆並列にダイオード９が設けられ，さらに全波整流回路２と逆並列に回生用トランジスタ８ａ〜８ｆからなる回生回路８が設けられて電力用半導体モジュール内に搭載されている。
【００２５】
この電力用半導体モジュールは，図４と同じように全波整流回路２により交流電源を整流し，抵抗６を介してコンデンサ１１を予備充電し，コンデンサ１１の予備充電が完了すると，サイリスタ３はオンされる。コンデンサ１１の出力はインバータ１３を介してモータ１４に供給されモータ１４が制御される。そして，モータ１４に制動が掛かった時，電流がモータ１４，インバータ１３，出力端子４ａ，ダイオード９，回生回路８，入力端子１，交流電源，入力端子１，回生回路８，インバータ１３を介して流れる。すなわち，モータ１４が制動されたとき，モータ１４のエネルギーが交流電源に回生される。
【００２６】
次に，図４の回路に使用されるサイリスタ３と回生用ダイオード９の第２の複合半導体チップ５ｂを図５（ａ）により説明する。４１は低濃度のＮ型半導体基板であり，この半導体基板４１の一方の表面の所要個所と，他方の表面とからＰ型不純物をイオン注入又は拡散して第３のＰ型半導体層４３と第４のＰ型半導体層４４を形成する。第３Ｐ型半導体層４３の位置に対応する第４Ｐ型半導体層４４の位置の表面からＮ型不純物をイオン注入又は拡散して第７のＮ型半導体層４５を形成する。また，第３Ｐ型半導体層４３が形成されていないＮ型半導体基板４１の一方の表面から高濃度のＮ型不純物をイオン注入又は拡散して第８のＮ型半導体層４７を形成する。この後，第３Ｐ型半導体層４３と第８Ｎ型半導体層４７の表面，第７Ｎ型半導体層４５の表面，及び第８Ｎ型半導体層４７に対応する第４Ｐ型半導体層４４の表面，第３Ｐ型半導体層４３に対応する第４Ｐ型半導体層４４の表面にそれぞれアルミニウムを蒸着，メッキ処理などを施し電極４６ａ，４６ｂ，４６ｃを形成する。
【００２７】
これにより第３Ｐ型半導体層４３，Ｎ型半導体基板による第６Ｎ型半導体層４１，第４Ｐ型半導体層４４，第７Ｎ型半導体層４５によりサイリスタ３が形成され，第４Ｐ型半導体層４４，Ｎ型半導体基板による第６Ｎ型半導体層４１，第８Ｎ型半導体層４７によりダイオード９が形成され，このサイリスタ３とダイオード９により図５（ｂ）に示す第２複合半導体チップ５ｂが成形される。
【００２８】
次に，図１に示す分離拡散層の左側で示す半導体抵抗チップを別途形成する。すなわち，低濃度のＮ型半導体基板の両表面から高濃度のＮ型半導体不純物をイオン注入又は拡散してそれぞれ高濃度のＮ型半導体層の表面にアルミニウムによる電極を設けて半導体抵抗チップを形成する。
【００２９】
次に，従来の製法により形成された全波整流回路のダイオードチップ，ＩＧＢＴ，パイポーラトランジスタなどのスイッチング素子チップ，上記第２複合半導体チップ５ｂ，半導体抵抗チップとを用いて形成された図６に示す電力用半導体モジュールについて説明する。図６において，５２は絶縁基板であり，中央に熱伝導の良いセラミックスの絶縁層を有し，一方の面には分子結合され，配線用回路が構成された銅回路５４ａ，５４ｂ，５４ｃ，５４ｄ，５４ｅ，５４ｆ，５４ｇが所要位置に貼られ，このセラミックスの他方の面（裏面）には分子結合された銅回路（図示せず）が貼られている。この絶縁基板５２は，他方の面が半田を介して図示しない銅，鉄などの金属ベース上に載置されている。
【００３０】
上記銅回路５４ａ，５４ｂ，５４ｃ，５４ｄ，５４ｅの所要個所に半田が載置されている。すなわち，銅回路５４ａの半田上に交流電源を整流する全波整流回路２のダイオード２ａと回生用のスイッチング素子チップ８ｄが，銅回路５４ｂの半田上に交流電源を整流する全波整流回路２のダイオード２ｂと回生用のスイッチング素子チップ８ｅが，また，銅回路５４ｃの半田上に交流電源を整流する全波整流回路２のダイオード２ｃと回生用のスイッチング素子チップ８ｆが載置されている。また，銅回路５４ｄの所要個所にも半田が載置され，その半田上にダイオードチップ２ｄ，２ｅ，２ｆが載置されている。さらに，銅回路５４ｅの所要個所にも半田が載置され，その半田上にスイッチング素子チップ８ａ，８ｂ，８ｃと，サイリスタとダイオードからなる第２複合半導体チップ５ｂが載置されている。そして，銅回路５４ｆの所要個所には半田が載置され，その半田上に半導体抵抗チップ５ｃが載置されている。
【００３１】
ダイオードチップ２ｄ，２ｅ，２ｆとダイオードチップ２ａ，２ｂ，２ｃとは半田を介して中間端子５６ａ，５６ｂ，５６ｃにより接続されている。ダイオードチップ２ａ，２ｂ，２ｃと銅回路５４ｅとは半田を介して中間端子５６ｄ，５６ｅ，５６ｆにより接続されている。第２複合半導体チップ５ｂと銅回路５４ｆとは半田を介して中間端子５６ｍにより，半導体抵抗チップ５ｃと銅回路５４ｅとは半田を介して中間端子５６ｎにより接続されている。なお，図４で示す交流入力端子１ａ，１ｂ，１ｃは半田を介して銅回路５４ａ，５４ｂ，５４ｃから取り出され，−の出力端子４ｂは銅回路５４ｄから取り出され，＋の出力端子４ａは銅回路５４ｄから取り出される。第３複合半導体チップ５ｂのサイリスタのゲートはワイヤ５７を介して銅回路５４ｇから取り出される。
【００３２】
また，上記のようにそれぞれの半導体チップ，端子を搭載した金属ベースをリフロー炉によって加熱し，相互間の半田付けを行う。さらに，金属ベースに図示しない樹脂ケースが接着され，この樹脂ケース内に封止樹脂を注入して半導体チップを封止する。これによって図５の電力用半導体モジュールは，図４の回路を構成することになる。
【００３３】
次に，図４の回路に使用される他の実施の形態を図７により説明する。図７のものが図５のものと異なる点は，図５のものが，第２複合半導体チップ５ｂがサイリスタとダイオードにより形成され，さらに，この第２複合半導体チップと半導体抵抗チップにより構成されているが，図７のものはダイオードと抵抗によって第３の複合半導体チップ５ｄを形成し，この第３複合半導体チップ５ｄと従来技術によるサイリスタチップとにより構成されている。
【００３４】
上記第３複合半導体チップ５ｄは，図７に示すようにＮ型半導体基板６１の一方の表面の一部からＰ型不純物をイオン注入又は拡散し，第５Ｐ型半導体層６３を形成する。上記第５Ｐ型半導体層６３を除くＮ型半導体基板６１の一方の表面とＮ型半導体基板の他方の表面に高密度のＮ型不純物をイオン注入又は拡散して第１０Ｎ型半導体層６４ａと第１１Ｎ型半導体層６４ｂを形成する。この後，第５Ｐ型半導体層６３の表面及び第１０Ｎ型半導体層４６ｂの表面に，それぞれアルミニウムを蒸着，めっき処理などによって電極６５ａ，６５ｂを形成する。
【００３５】
これによって第５Ｐ型半導体層６３，Ｎ型半導体基板による第９Ｎ型半導体層６１，第１１Ｎ型半導体層６４ｂによりダイオードが形成され，第１０Ｎ型半導体層６４ａ，第９Ｎ型半導体層６１，第１１Ｎ型半導体層６４ｂにより抵抗が形成され，このダイオード９と抵抗６により図７（ｂ）に示す第３の複合半導体チップ５ｄが形成される。
【００３６】
上記第３複合半導体チップ５ｄと，従来技術によるサイリスタチップ，整流回路用ダイオードチップ，回生回路用スイッチング素子チップを用いて，図４の回路の電力用半導体モジュールを形成する。この場合電力用半導体モジュールは図６に示す第２複合半導体モジュール５ｂに代えてサイリスタチップを用い，半導体抵抗チップに代えて第３複合半導体チップ５ｄを用いる。
【００３７】
上記第３複合半導体チップ５ｄはＮ型半導体基板を用いているが，Ｐ型半導体基板であってもよい。この場合，Ｐ型半導体基板の両表面には高濃度の不純物をイオン注入又は拡散させてＰ型半導体層を形成させて抵抗を得る。
【００３８】
上記複合半導体チップは，サイリスタと抵抗の組み合わせ，サイリスタとダイオードの組み合わせ，ダイオードと抵抗の組み合わせで形成していたが，サイリスタ，ダイオード，抵抗の３要素を１つの半導体基板に形成してもよい。
【００３９】
また，上記実施の形態では，ダイオード２ａ〜２ｆによる３相全波整流回路で説明しているが，単相であってもよい。
【００４０】
【発明の効果】
請求項１記載の発明では，電力用半導体モジュールの起動時，負荷のコンデンサに流れる充電電流は，第１複合半導体チップの抵抗によって限流され，ダイオード，サイリスタ等の損傷を防止することができる。
【００４１】
請求項２記載の発明では，電力用半導体モジュールの起動時，負荷のコンデンサに流れる充電電流は，半導体抵抗チップの抵抗によって限流され，ダイオード，サイリスタ等の損傷を防止することができる。また，負荷がインダクタンス成分を有し逆起電力が生じたとき第２複合半導体チップのダイオードと回生用スイッチング素子チップを介してエネルギーを交流電源に回生し，省エネルギー効果が得られる。
【００４２】
請求項３記載の発明では，電力用半導体モジュールの起動時，負荷のコンデンサに流れる充電電流は，第３複合半導体チップの抵抗によって限流され，ダイオード，サイリスタ等の損傷を防止することができる。また，負荷がインダクタンス成分を有し逆起電力が生じたとき第３複合半導体チップのダイオードと回生用スイッチング素子チップを介してエネルギーを交流電源に回生し，省エネルギー効果が得られる。
【００４３】
請求項４記載の発明では，電力用半導体モジュールの起動時，負荷のコンデンサに流れる充電電流は，第４複合半導体チップの抵抗によって限流され，ダイオード，サイリスタ等の損傷を防止することができる。また，負荷がインダクタンス成分を有し逆起電力が生じたとき第４複合半導体チップのダイオードと回生用スイッチング素子チップを介してエネルギーを交流電源に回生し，省エネルギー効果が得られる。
【図面の簡単な説明】
【図１】本発明の電力用半導体モジュールに使用する複合半導体チップの一実施の形態を示す概略断面図と等価回路図である。
【図２】本発明の電力用半導体モジュールの一実施形態を示す概略内部配置図である。
【図３】図１の電気回路図である。
【図４】本発明の他の実施形態を示す電気回路図である。
【図５】図４の電力用半導体モジュールに使用する複合半導体チップの概略断面図と等価回路図である。
【図６】図４の電力用半導体モジュールの概略内部配置図である。
【図７】図４の電力用半導体モジュールに使用する他の複合半導体チップの概略断面図と等価回路図である。
【図８】従来の電力用半導体モジュールの電気回路図である。
【符号の説明】
１，１ａ，１ｂ，１ｃ  入力端子
２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ  ダイオードチップ
３  サイリスタ
４ａ，４ｂ  出力端子
５ａ  第１複合半導体チップ
６  抵抗
１１  コンデンサ
１２  負荷
１４  モータ
２１  第１Ｎ型半導体層
２２  分離層
２３  第１Ｐ型半導体層
２４  第２Ｐ型半導体層
２５  第２Ｎ型半導体層
２６ａ，２６ｂ，２６ｃ，２６ｄ  電極
２８  第３Ｎ型半導体層
２９ａ  第４Ｎ型半導体層
２９ｂ  第５Ｎ型半導体層
３４ａ，３４ｂ，３４ｃ，３４ｄ，３４ｅ，３４ｆ，３４ｇ  銅回路
３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，３６ｆ，３６ｇ  中間端子
【図１】
0003667554.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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