(57)【特許請求の範囲】
【請求項１】
入力された信号を取込んで出力する第１の動作状態と入力クロックの論理レベルが変化する直前に取込んだ信号を保持しながら出力する第２の動作状態が前記入力クロックの論理レベルによって切り替わり、入力として通常の入力と通常の入力の論理レベルが反転した反転入力を持ち、出力として通常の出力と通常の出力の論理レベルが反転した反転出力を持つ１個のラッチ回路と、入力信号の論理レベルを反転して出力する２ｎ個の反転回路を具備し、
前記２ｎ個の反転回路は、ある段の反転回路の出力が次の段の反転回路の入力に接続されるようにｎ個の反転回路が各々直列に接続された第１と第２の反転回路列をなし、前記ラッチ回路の通常出力は前記第１の反転回路列の初段の反転回路の入力に接続され、前記ラッチ回路の反転出力は前記第２の反転回路列の初段の反転回路の入力に接続され、前記ラッチ回路の通常入力は前記第２の反転回路列の最終段の反転回路の出力に接続され、前記ラッチ回路の反転入力は前記第１の反転回路列の最終段の反転回路の出力に接続され、
前記ラッチ回路の通常入力の論理レベルと反転入力の論理レベルが反転されて、それぞれ、前記ラッチ回路の通常出力と反転出力に出力される場合は前記ｎは奇数であり、前記ラッチ回路の通常入力の論理レベルと反転入力の論理レベルが反転されずに、それぞれ、前記ラッチ回路の通常出力と反転出力に出力される場合は前記ｎは偶数であり、
前記第１と第２の反転回路列内のｄ段目（１≦ｄ≦ｎ）の反転回路の入力又は出力を分周器の相補出力とする周波数分周器において、
前記ラッチ回路は、制御端子に入力される前記入力クロックの論理レベルによって入力と出力の導通状態と遮断状態を切り替える第１、第２、第３、第４の伝達ゲートと、入力信号の論理レベルを反転して出力する第１と第２の別の反転回路を具備し、
前記ラッチ回路の通常入力は前記第１の伝達ゲートの入力に接続され、前記ラッチ回路の反転入力は前記第２の伝達ゲートの入力に接続され、前記第１の伝達ゲートの出力は前記第１の別の反転回路の入力と前記第４の伝達ゲートの出力に接続され、前記第２の伝達ゲートの出力は前記第２の別の反転回路の入力と前記第３の伝達ゲートの出力に接続され、前記第１の別の反転回路の出力は前記ラッチ回路の通常出力と前記第３の伝達ゲートの入力に接続され、前記第２の別の反転回路の出力は前記ラッチ回路の反転出力と前記第４の伝達ゲートの入力に接続され、
前記第１、第２、第３、第４の伝達ゲートは、前記第１と第２の伝達ゲートが遮断状態のときは前記第３と第４の伝達ゲートが導通状態となり、前記第１と第２の伝達ゲートが導通状態のときは前記第３と第４の伝達ゲートが遮断状態となるように前記入力クロックによって制御されることを特徴とする周波数分周器。
【請求項２】
入力された信号を取込んで出力する第１の動作状態と入力クロックの論理レベルが変化する直前に取込んだ信号を保持しながら出力する第２の動作状態が前記入力クロックの論理レベルによって切り替わり、入力として通常の入力と通常の入力の論理レベルが反転した反転入力を持ち、出力として通常の出力と通常の出力の論理レベルが反転した反転出力を持つ１個のラッチ回路と、入力として通常の入力と通常の入力の論理レベルが反転した反転入力を持ち、出力として通常の出力と通常の出力の論理レベルが反転した反転出力を持つｎ個(ｎは任意の自然数)の反転回路を具備し、
前記ｎ個の反転回路はある段の通常出力と反転出力がそれぞれ次の段の通常入力と反転入力に接続されるようにｎ個の反転回路が直列に接続された反転回路列をなし、前記ラッチ回路の通常出力は前記反転回路列の初段の反転回路の通常入力に接続され、前記ラッチ回路の反転出力は前記反転回路列の初段の反転回路の反転入力に接続され、
前記ラッチ回路の通常入力の論理レベルと反転入力の論理レベルが反転されて、それぞれ、前記ラッチ回路の通常出力と反転出力に出力される場合は、前記ラッチ回路の通常入力は、前記反転回路列の最終段の反転回路の通常出力と反転出力のうち前記反転回路列の初段の通常入力と同じ論理レベルが出力される出力に接続され、前記ラッチ回路の反転入力は、前記反転回路列の最終段の反転回路の通常出力と反転出力のうち前記反転回路列の初段の反転入力と同じ論理レベルが出力される出力に接続され、
前記ラッチ回路の通常入力の論理レベルと反転入力の論理レベルが反転されずに、それぞれ、前記ラッチ回路の通常出力と反転出力に出力される場合は、前記ラッチ回路の通常入力は、前記反転回路列の最終段の反転回路の通常出力と反転出力のうち前記反転回路列の初段の反転入力と同じ論理レベルが出力される出力に接続され、前記ラッチ回路の反転入力は、前記反転回路列の最終段の反転回路の通常出力と反転出力のうち前記反転回路列の初段の通常入力と同じ論理レベルが出力される出力に接続され、
前記反転回路列内のｄ段目（１≦ｄ≦ｎ）の反転回路の通常入力と反転入力又は通常出力と反転出力を分周器の相補出力とする周波数分周器において、
前記ラッチ回路は、第１、第２、第３、第４、第５、第６のＮ型電界効果トランジスタと第１、第２の抵抗器と第１の電流源を具備し、
前記ラッチ回路の通常入力は前記第１のＮ型電界効果トランジスタのゲートに接続され、前記ラッチ回路の反転入力は前記第２のＮ型電界効果トランジスタのゲートに接続され、前記第１と第２のＮ型電界効果トランジスタのソースは共に前記第５のＮ型電界効果トランジスタのドレインに接続され、前記第１のＮ型電界効果トランジスタのドレインは前記ラッチ回路の反転出力と前記第１の抵抗器の一端と前記第３のＮ型電界効果トランジスタのドレインと前記第４のＮ型電界効果トランジスタのゲートに接続され、前記第２のＮ型電界効果トランジスタのドレインは前記ラッチ回路の通常出力と前記第２の抵抗器の一端と前記第４のＮ型電界効果トランジスタのドレインと前記第３のＮ型電界効果トランジスタのゲートに接続され、前記第１の抵抗器の他端と前記第２の抵抗器の他端は高電位電源に接続され、前記第３のＮ型電界効果トランジスタと前記第４のＮ型電界効果トランジスタのソースは共に前記第６のＮ型電界効果トランジスタのドレインに接続され、前記第５のＮ型電界効果トランジスタのゲートは前記入力クロックに接続され、前記第６のＮ型電界効果トランジスタのゲートは前記入力クロックの論理レベルが反転した信号に接続され、前記第５と第６のＮ型電界効果トランジスタのソースは共に前記第１の電流源の一端に接続され、前記第１の電流源の他端は低電位電源に接続され、
前記反転回路は、第７と第８のＮ型電界効果トランジスタと第３と第４の抵抗器と第２の電流源を具備し、
前記反転回路の通常入力は前記第７のＮ型電界効果トランジスタのゲートに接続され、前記反転回路の反転入力は前記第８のＮ型電界効果トランジスタのゲートに接続され、前記第７と第８のＮ型電界効果トランジスタのソースは共に前記第２の電流源の一端に接続され、前記第２の電流源の他端は前記低電位電源に接続され、前記第７のＮ型電界効果トランジスタのドレインは前記反転回路の反転出力と前記第３の抵抗器の一端に接続され、前記第８のＮ型電界効果トランジスタのドレインは前記反転回路の通常出力と前記第４の抵抗器の一端に接続され、前記第３の抵抗器と前記第４の抵抗器の他端は共に前記高電位電源に接続されることを特徴とする周波数分周器。
【請求項３】
請求項２に記載の周波数分周器において、
前記Ｎ型電界効果トランジスタの一部あるいはすべてをＮＰＮ型バイポーラトランジスタに置き換え、置き換えられた前記ＮＰＮ型バイポーラトランジスタのコレクタ、べ一ス、エミッタは、それぞれ、置き換える前の前記Ｎ型電界効果トランジスタのドレイン、ゲート、ソースが接続されていたノードに接続されることを特徴とする周波数分周器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路において、入力信号の周波数を２分の１に分周して出力する周波数分周器(以下、単に分周器という)に関するものである。
【０００２】
【従来の技術】
図１２に従来の分周器を示す。従来の分周器は、２個のラッチ回路Ｌ０１，Ｌ０２と反転回路ＩＶ０５からなる。ここで、反転回路とは入力の信号を反転して出力するものであり、ハイ(高レベル電圧、以下同じ)が入力されればロー(低レベル電圧、以下同じ)を出力し、ローが入力されればハイを出力する。ラッチ回路Ｌ０１の出力Ｑ０１はノード０３を介してラッチ回路Ｌ０２の入力Ｄ０２に接続され、ラッチ回路Ｌ０２の出力Ｑ０２は分周器の出力端子ＯＵＴに接続される。出力端子ＯＵＴは反転回路ＩＶ０５の入力に接続され、反転回路ＩＶ０５の出力はノード０１を介してラッチ回路Ｌ０１の入力Ｄ０１に接続される。
【０００３】
ラッチ回路Ｌ０１，Ｌ０２は、共に２個の反転回路と２個の相補型伝達ゲートからなる。ここで、相補型伝達ゲートとは、ゲート入力がハイの時にソース・ドレイン間が導通状態となり、ゲート入力がローの時にソース・ドレイン間が遮断状態となるＮ型電界効果トランジスタと、ゲート入力がローの時にソース・ドレイン間が導通状態となり、ゲート入力がハイの時にソース・ドレイン間が遮断状態となるＰ型電界効果トランジスタからなり、Ｎ型電界効果トランジスタとＰ型電界効果トランジスタのソース同士、ドレイン同士をそれぞれ接続して、一方を入力、他方を出力としたもので、Ｎ型電界効果トランジスタのゲートとＰ型電界効果トランジスタのゲートに互いに逆相の信号を与えて、入出力間の導通状態と遮断状態を切替えるものである。例えば、相補型伝達ゲートのＮ型電界効果トランジスタのゲートにハイを入力し、Ｐ型電界効果トランジスタのゲートにローを入力すると、相補型伝達ゲートは導通状態となり、逆に、Ｎ型電界効果トランジスタのゲートにローを、Ｐ型電界効果トランジスタのゲートにハイを入力すると、相補型伝達ゲートは遮断状態となる(以下、電界効果トランジスタを単にトランジスタという。)。
【０００４】
ラッチ回路Ｌ０１は相補型伝達ゲートＴＧ０１，ＴＧ０３と反転回路ＩＶ０１，ＩＶ０３からなる。ラッチ回路Ｌ０１の入力Ｄ０１は相補型伝達ゲートＴＧ０１の入力に接続され、ＴＧ０１の出力はノード０２を介して反転回路ＩＶ０１の入力に接続される。反転回路ＩＶ０１の出力はラッチ回路Ｌ０１の出力Ｑ０１に接続されると同時に反転回路ＩＶ０３の入力に接続され、ＩＶ０３の出力は相補型伝達ゲートＴＧ０３の入力に接続される。ＴＧ０３の出力はノード０２を介して、反転回路ＩＶ０１の入力と相補型伝達ゲートＴＧ０１の出力に接続される。分周器の入力クロックＣＫは相補型伝達ゲートＴＧ０１のＮ型トランジスタのゲートとＴＧ０３のＰ型トランジスタのゲートに接続され、反転入力クロックＣＫＮは相補型伝達ゲートＴＧ０１のＰ型トランジスタのゲートとＴＧ０３のＮ型トランジスタのゲートに接続される。
【０００５】
一方、ラッチ回路Ｌ０２は相補型伝達ゲートＴＧ０２，ＴＧ０４と反転回路ＩＶ０２，ＩＶ０４からなり、入力クロックＣＫと反転入力クロックＣＫＮの接続がお互いに入れ替わる以外はラッチ回路Ｌ０１の接続と同様である。すなわち、ラッチ回路Ｌ０２の入力Ｄ０２は相補型伝達ゲートＴＧ０２の入力に接続され、ＴＧ０２の出力はノード０４を介して反転回路ＩＶ０２の入力に接続される。反転回路ＩＶ０２の出力はラッチ回路Ｌ０２の出力Ｑ０２に接続されると同時に反転回路ＩＶ０４の入力に接続され、ＩＶ０４の出力は相補型伝達ゲートＴＧ０４の入力に接続される。ＴＧ０４の出力はノード０４を介して、反転回路ＩＶ０２の入力と相補型伝達ゲートＴＧ０２の出力に接続される。分周器の入力クロックＣＫは相補型伝達ゲートＴＧ０２のＰ型トランジスタのゲートとＴＧ０４のＮ型トランジスタのゲートに接続され、反転入力クロックＣＫＮは相補型伝達ゲートＴＧ２のＮ型トランジスタのゲートとＴＧ０４のＰ型トランジスタのゲートに接続される。
【０００６】
ここで、クロックの負荷に着目すると、従来の分周器においては、入力クロックＣＫは２個のＮ型トランジスタのゲートと２個のＰ型トランジスタのゲートを負荷として持ち、反転入力クロックＣＫＮも同様に２個のＮ型トランジスタのゲートと２個のＰ型トランジスタのゲートを負荷として持つ。
【０００７】
次に、図１３を用いて、従来の分周器の動作を説明する。入力クロックＣＫがハイ、反転入力クロックＣＫＮがローの時、相補型伝達ゲートＴＧ０１とＴＧ０４が導通状態、ＴＧ０２とＴＧ０３が遮断状態となる。すなわち、ラッチ回路Ｌ０１は入力Ｄ０１の信号を反転して出力Ｑ０１へ出力し(以下、これを反転モードという)、一方、ラッチ回路Ｌ０２においては入力Ｄ０２と出力Ｑ０２は相補型伝達ゲートＴＧ０２によって遮断されており、反転回路ＩＶ０２，ＩＶ０４、相補型伝達ゲートＴＧ０４によって形成されるループによって、入力クロックＣＫがハイに、反転入力クロックＣＫＮがローに変化して相補型伝達ゲートＴＧ０２が遮断される直前の信号が保持されている(以下、これをラッチモードという)。このとき、例えば、ノード０４の信号がローであるとすると、出力ＯＵＴはハイとなり、以下、ノード０１，０２，０３の信号はそれぞれロー、ロー、ハイとなる。
【０００８】
ここで、入力クロックＣＫがローに、反転入力クロックＣＫＮがハイに変化すると、相補型伝達ゲートＴＧ０２とＴＧ０３が導通状態に、ＴＧ０１とＴＧ０４が遮断状態に変化する。すなわち、ラッチ回路Ｌ０１はラッチモードに、ラッチ回路Ｌ０２は反転モードに移行する。よって、ラッチ回路Ｌ０１では入力クロックＣＫがローに変化する直前の信号(ここでは、ノード０２がロー、ノード０３がハイ)を保持し、ラッチ回路Ｌ０２ではノード０３の信号(ここではハイ)を新たに取り込み、分周器の出力端子ＯＵＴに出力する。これを各ゲートの伝播遅延時間を含めて説明すると、クロックＣＫ，ＣＫＮが変化してから、まず、相補型伝達ゲートの伝播遅延時間ｔ１だけ遅れて、ノード０４の信号がノード０３と同じハイに変化する。次に、ノード０４の信号が変化してから反転回路の伝播遅延時間ｔ２だけ遅れて、分周器の出力端子ＯＵＴがローに変化する。続いて、反転回路ＩＶ０５により、出力ＯＵＴが変化してから反転回路の伝播遅延時間ｔ２だけ遅れてノード０１の信号がハイに変化する。
【０００９】
この時点で、まだ、入力クロックＣＫがロー、反転入力クロックＣＫＮがハイのままであった場合には、ラッチ回路Ｌ０１はラッチモードのまま、すなわち、相補型伝達ゲートＴＧ０１が遮断状態であるため、入力クロックＣＫがハイに、反転入力クロックＣＫＮがローに変化してＴＧ０１が導通状態になるまで、これ以上信号は伝搬しない。この場合、ノード０２の信号は、入力クロックＣＫがハイに変化してから、相補型伝達ゲートの伝播遅延時間ｔ１だけ遅れて、ノード０１と同じハイに変化する。
【００１０】
図１３は、ノード０１が変化したときには、すでに入力クロックＣＫがハイに、反転入力クロックＣＫＮがローに変化して、ラッチ回路Ｌ０１は反転モードに、Ｌ０２はラッチモードになっている場合を表している。このときには、ノード０１の変化時には相補型伝達ゲートＴＧ０１はすでに導通状態になっているので、ラッチ回路Ｌ０１は直ちにノード０１の変化を取り込み、ノード０１が変化してから相補型伝達ゲートの伝播遅延時間ｔ１後にノード０２がハイに変化する。次いで、ノード０２がハイに変化してから、反転回路ＩＶ０１により、反転回路の伝播遅延時間ｔ２後にノード０３の信号がローに変化する。ノード０３の信号が変化するときは、入力クロックＣＫがハイで相補型伝達ゲートＴＧ０２が遮断状態であることが必要で、この条件が従来の分周器の最高動作周波数を決定する。このとき、ラッチ回路Ｌ０２はノード０４の信号ハイと出力ＯＵＴのローを保持している。
【００１１】
再び、入力クロックＣＫがローに、反転入力クロックＣＫＮがハイに変化すると、そのｔ１後にノード０４がローに、そのｔ２後に出力ＯＵＴがハイに、そのｔ２後にノード０１がローに、そのｔ１後にノード０２がローに、そのｔ２後にノード０３がハイに変化し、以下、同様の変化を繰り返す。その結果、入力クロックＣＫの立ち下がりに同期して、分周器の出力ＯＵＴはロー、ハイ、ローと変化を繰り返すことになる。これは、出力ＯＵＴは入力クロックＣＫの２分の１の周波数で動作していること、すなわち、図１２の回路は２分の１分周器として動作することを意味している。
【００１２】
ここで、図１２の従来の分周器の最高入力クロック周波数を求める。図１２の回路が２分の１分周器として動作する条件は、先に述べたように、ノード０３が変化するときに、入力クロックＣＫがハイであること、すなわち、図１３のＴｃ１が入力クロックの周期Ｔより小さいこと、となる。これは、
Ｔｃ１≦Ｔ
と表される。ここで、Ｔｃ１は、
0003682765.tif 000002
なので、Ｔｃ１≦Ｔは、        ｔ１×２＋ｔ２×３≦Ｔ
と表される。すなわち、従来の分周器の入力クロックの周波数ｆは、
ｆ≦１/(ｔ１×２＋ｔ２×３)
となる。よって、従来の分周器の最高入力クロック周波数ｆmaxc1は、
ｆmaxc1＝１/(ｔ１×２＋ｔ２×３)                      (1)
と求められる。このように、最高入力クロック周波数ｆmaxc1は、ノード０３からノード０４、出力ＯＵＴ、ノード０１、ノード０２、ノード０３という経路の素子遅延、すなわち、相補型伝達ゲート２個分と反転回路３個分の遅延の和によって決定される。ただし、ここでは簡単のため、素子の出力負荷(一般にファンアウト：fanoutという)の違いによる素子遅延の変化(一般に出力負荷が大きくなると素子遅延は大きくなる)は無視している。
【００１３】
【発明が解決しようとする課題】
従来の分周器は入力クロック(および反転入力クロック)の負荷が大きいという欠点がある。図１２に示す従来型分周器においては、入力クロックＣＫ、反転入力クロックＣＫＮそれぞれが、２個のＮ型トランジスタと２個のＰ型トランジスタ、合わせて４個のトランジスタのゲートを駆動しなければならない。入力クロックは分周器の中で最高の周波数で動作する信号である。その負荷が大きいと入力クロックの立ち上がり時間と立ち下がり時間が増大し、これにより入力クロックの周波数が制限される。これを防ぐためにクロックを駆動するバッファの駆動力を大きくすると、そのバッファ部分で消費する電力が増大してしまう。
【００１４】
また、従来の分周器の最高入力クロック周波数は、図１２のノード０３、ノード０４、出力ＯＵＴ、ノード０１、ノード０２、ノード０３の経路がクリティカルパスとなり、式(1)のように、上記経路上の素子、すなわち、反転回路３個と伝達ゲート２個の遅延値の合計の逆数で表される。これは、クロックバッファの駆動力を大きくしても改善されることはなく、これ以上の周波数で動作させることは原理上不可能である。
【００１５】
さらに、入力クロックの負荷が大きいために、入力クロックの立ち上がり時間と立ち下がり時間が増大するということを先に述べたが、一般に、ゲートヘの入力信号の立ち上がりと立ち下がり時間の増大に伴い、そのゲートの伝播遅延時間は増大する。例えば、「T.Sakurai and A.R.Newton,  "Alpha-power law MOSFET model and its applications to CMOS inverter delay and other formuas,"  IEEE Journal of Solid-State Circuits, vol.25,no.2, pp.584-594,April 1990」に示される例では、入力信号の立ち上がり・立ち下がり時間が２倍になると、伝播遅延時間は２０％程度増大する。よって、入力クロックの立ち上がり・立ち下がり時間の増大は、その入力クロックが接続される伝達ゲートの伝播遅延時間の増大につながる。これは、式(1)におけるｔ１が増大すること、すなわち、最高入力クロック周波数の低下を意味する。
【００１６】
本発明は、上記課題を解決するためになされたもので、入力クロック負荷とクリティカルパス遅延を削減し、より高速で動作する周波数分周器を得ることを目的とするものである。
【００１７】
【課題を解決するための手段】
上記課題を解決するために第１の発明の周波数分周器は、入力された信号を取込んで出力する第１の動作状態と入力クロックの論理レベルが変化する直前に取込んだ信号を保持しながら出力する第２の動作状態が前記入力クロックの論理レベルによって切り替わり、入力として通常の入力と通常の入力の論理レベルが反転した反転入力を持ち、出力として通常の出力と通常の出力の論理レベルが反転した反転出力を持つ１個のラッチ回路と、入力信号の論理レベルを反転して出力する２ｎ個の反転回路を具備し、前記２ｎ個の反転回路は、ある段の反転回路の出力が次の段の反転回路の入力に接続されるようにｎ個の反転回路が各々直列に接続された第１と第２の反転回路列をなし、前記ラッチ回路の通常出力は前記第１の反転回路列の初段の反転回路の入力に接続され、前記ラッチ回路の反転出力は前記第２の反転回路列の初段の反転回路の入力に接続され、前記ラッチ回路の通常入力は前記第２の反転回路列の最終段の反転回路の出力に接続され、前記ラッチ回路の反転入力は前記第１の反転回路列の最終段の反転回路の出力に接続され、前記ラッチ回路の通常入力の論理レベルと反転入力の論理レベルが反転されて、それぞれ、前記ラッチ回路の通常出力と反転出力に出力される場合は前記ｎは奇数であり、前記ラッチ回路の通常入力の論理レベルと反転入力の論理レベルが反転されずに、それぞれ、前記ラッチ回路の通常出力と反転出力に出力される場合は前記ｎは偶数であり、前記第１と第２の反転回路列内のｄ段目（１≦ｄ≦ｎ）の反転回路の入力又は出力を分周器の相補出力とする周波数分周器において、前記ラッチ回路は、制御端子に入力される前記入力クロックの論理レベルによって入力と出力の導通状態と遮断状態を切り替える第１、第２、第３、第４の伝達ゲートと、入力信号の論理レベルを反転して出力する第１と第２の別の反転回路を具備し、前記ラッチ回路の通常入力は前記第１の伝達ゲートの入力に接続され、前記ラッチ回路の反転入力は前記第２の伝達ゲートの入力に接続され、前記第１の伝達ゲートの出力は前記第１の反転回路の入力と前記第４の伝達ゲートの出力に接続され、前記第２の伝達ゲートの出力は前記第２の別の反転回路の入力と前記第３の伝達ゲートの出力に接続され、前記第１の別の反転回路の出力は前記ラッチ回路の通常出力と前記第３の伝達ゲートの入力に接続され、前記第２の別の反転回路の出力は前記ラッチ回路の反転出力と前記第４の伝達ゲートの入力に接続され、前記第１、第２、第３、第４の伝達ゲートは、前記第１と第２の伝達ゲートが遮断状態のときは前記第３と第４の伝達ゲートが導通状態となり、前記第１と第２の伝達ゲートが導通状態のときは前記第３と第４の伝達ゲートが遮断状態となるように前記入力クロックによって制御されることを特徴とするよう構成した。
【００１８】
第２の発明の周波数分周器は、入力された信号を取込んで出力する第１の動作状態と入力クロックの論理レベルが変化する直前に取込んだ信号を保持しながら出力する第２の動作状態が前記入力クロックの論理レベルによって切り替わり、入力として通常の入力と通常の入力の論理レベルが反転した反転入力を持ち、出力として通常の出力と通常の出力の論理レベルが反転した反転出力を持つ１個のラッチ回路と、入力として通常の入力と通常の入力の論理レベルが反転した反転入力を持ち、出力として通常の出力と通常の出力の論理レベルが反転した反転出力を持つｎ個(ｎは任意の自然数)の反転回路を具備し、
前記ｎ個の反転回路はある段の通常出力と反転出力がそれぞれ次の段の通常入力と反転入力に接続されるようにｎ個の反転回路が直列に接続された反転回路列をなし、前記ラッチ回路の通常出力は前記反転回路列の初段の反転回路の通常入力に接続され、前記ラッチ回路の反転出力は前記反転回路列の初段の反転回路の反転入力に接続され、
前記ラッチ回路の通常入力の論理レベルと反転入力の論理レベルが反転されて、それぞれ、前記ラッチ回路の通常出力と反転出力に出力される場合は、前記ラッチ回路の通常入力は、前記反転回路列の最終段の反転回路の通常出力と反転出力のうち前記反転回路列の初段の通常入力と同じ論理レベルが出力される出力に接続され、前記ラッチ回路の反転入力は、前記反転回路列の最終段の反転回路の通常出力と反転出力のうち前記反転回路列の初段の反転入力と同じ論理レベルが出力される出力に接続され、
前記ラッチ回路の通常入力の論理レベルと反転入力の論理レベルが反転されずに、それぞれ、前記ラッチ回路の通常出力と反転出力に出力される場合は、前記ラッチ回路の通常入力は、前記反転回路列の最終段の反転回路の通常出力と反転出力のうち前記反転回路列の初段の反転入力と同じ論理レベルが出力される出力に接続され、前記ラッチ回路の反転入力は、前記反転回路列の最終段の反転回路の通常出力と反転出力のうち前記反転回路列の初段の通常入力と同じ論理レベルが出力される出力に接続され、
前記反転回路列内のｄ段目（１≦ｄ≦ｎ）の反転回路の通常入力と反転入力又は通常出力と反転出力を分周器の相補出力とする周波数分周器において、
前記ラッチ回路は、第１、第２、第３、第４、第５、第６のＮ型電界効果トランジスタと第１、第２の抵抗器と第１の電流源を具備し、
前記ラッチ回路の通常入力は前記第１のＮ型電界効果トランジスタのゲートに接続され、前記ラッチ回路の反転入力は前記第２のＮ型電界効果トランジスタのゲートに接続され、前記第１と第２のＮ型電界効果トランジスタのソースは共に前記第５のＮ型電界効果トランジスタのドレインに接続され、前記第１のＮ型電界効果トランジスタのドレインは前記ラッチ回路の反転出力と前記第１の抵抗器の一端と前記第３のＮ型電界効果トランジスタのドレインと前記第４のＮ型電界効果トランジスタのゲートに接続され、前記第２のＮ型電界効果トランジスタのドレインは前記ラッチ回路の通常出力と前記第２の抵抗器の一端と前記第４のＮ型電界効果トランジスタのドレインと前記第３のＮ型電界効果トランジスタのゲートに接続され、前記第１の抵抗器の他端と前記第２の抵抗器の他端は高電位電源に接続され、前記第３のＮ型電界効果トランジスタと前記第４のＮ型電界効果トランジスタのソースは共に前記第６のＮ型電界効果トランジスタのドレインに接続され、前記第５のＮ型電界効果トランジスタのゲートは前記入力クロックに接続され、前記第６のＮ型電界効果トランジスタのゲートは前記入力クロックの論理レベルが反転した信号に接続され、前記第５と第６のＮ型電界効果トランジスタのソースは共に前記第１の電流源の一端に接続され、前記第１の電流源の他端は低電位電源に接続され、
前記反転回路は、第７と第８のＮ型電界効果トランジスタと第３と第４の抵抗器と第２の電流源を具備し、
前記反転回路の通常入力は前記第７のＮ型電界効果トランジスタのゲートに接続され、前記反転回路の反転入力は前記第８のＮ型電界効果トランジスタのゲートに接続され、前記第７と第８のＮ型電界効果トランジスタのソースは共に前記第２の電流源の一端に接続され、前記第２の電流源の他端は前記低電位電源に接続され、前記第７のＮ型電界効果トランジスタのドレインは前記反転回路の反転出力と前記第３の抵抗器の一端に接続され、前記第８のＮ型電界効果トランジスタのドレインは前記反転回路の通常出力と前記第４の抵抗器の一端に接続され、前記第３の抵抗器と前記第４の抵抗器の他端は共に前記高電位電源に接続されることを特徴とするよう構成した。
【００１９】
第３の発明の周波数分周器は、第２の発明において、前記Ｎ型電界効果トランジスタの一部あるいはすべてをＮＰＮ型バイポーラトランジスタに置き換え、置き換えられた前記ＮＰＮ型バイポーラトランジスタのコレクタ、べ一ス、エミッタは、それぞれ、置き換える前の前記Ｎ型電界効果トランジスタのドレイン、ゲート、ソースが接続されていたノードに接続されることを特徴とするよう構成した。
【００２６】
【発明の実施の形態】
本発明の周波数分周器は、ラッチ回路を１個しか用いていないことを最も主要な特徴とする。本発明における分周器の構成要素は１個のラッチ回路と１個あるいは複数個の反転回路である。従来の技術では、２個のラッチ回路を必要としているが、本発明においては、２個のラッチ回路のうちの１個は反転回路に置き換えられている。
【００２７】
本発明においては、ラッチ回路を１個しか用いていないので、ラッチ回路を２個必要とする従来の技術に比べて、入力クロックの負荷を半減できる。そのため、入力クロックの立ち上がり時間と立ち下がり時間が半減されるので(一般に、ゲート出力の立ち上がり時間、立ち下がり時間、伝播遅延時間は、いずれも、そのゲートの出力負荷に比例する)、入力クロック自身の周波数を高めることが可能となり、かつ、入力クロックが接続されるゲートの伝播遅延時間も２０％程度削減できる。さらに、従来の技術における２個のラッチ回路のうち１個は反転回路に置き換えられているので、ラッチ回路と反転回路の遅延差の分、図１２に示した従来の技術を基に考えれば伝達ゲート１個分の伝播遅延時間ｔ１の分、クリティカルパス遅延を削減できる。以上により、本発明の目的である、クロック負荷とクリティカルパス遅延の小さい、より高速な動作が可能な分周器を得ることができる。以下、詳しく説明する。
【００２８】
［第１の実施形態］
図１に本発明の第１の実施形態の分周器を示す。本発明の第１の実施形態の分周器は、１個のラッチ回路Ｌ１０１と２個の反転回路ＩＶ１０２，ＩＶ１０５からなる。ラッチ回路Ｌ１０１の出力Ｑ１０１はノード１０３を介して反転回路ＩＶ１０２の入力に接続され、反転回路ＩＶ１０２の出力は分周器の出力ＯＵＴとなり、かつ、反転回路ＩＶ１０５の入力に接続される。反転回路ＩＶ１０５の出力はノード１０１を介してラッチ回路Ｌ１０１の入力Ｄ１０１に接続される。
【００２９】
ラッチ回路Ｌ１０１は２個の相補型伝達ゲートＴＧ１０１，ＴＧ１０３と２個の反転回路ＩＶ１０１，ＩＶ１０３からなる。ラッチ回路Ｌ１０１の入力Ｄ１０１は相補型伝達ゲートＴＧ１０１の入力に接続され、ＴＧ１０１の出力はノード１０２を介して反転回路ＩＶ１０１の入力に接続される。反転回路ＩＶ１０１の出力はラッチ回路Ｌ１０１の出力Ｑ１０１に接続されると同時に反転回路ＩＶ１０３の入力に接続され、ＩＶ１０３の出力は相補型伝達ゲートＴＧ１０３の入力に接続される。ＴＧ１０３の出力はノード１０２を介して、反転回路ＩＶ１０１の入力と相補型伝達ゲートＴＧ１０１の出力に接続される。分周器の入力クロックＣＫは相補型伝達ゲートＴＧ１０１のＮ型トランジスタのゲートとＴＧ１０３のＰ型トランジスタのゲートに接続され、反転入力クロックＣＫＮは相補型伝達ゲートＴＧ１０１のＰ型トランジスタのゲートとＴＧ１０３のＮ型トランジスタのゲートに接続される。
【００３０】
上記では、１個のラッチ回路と２個、すなわち、偶数個の反転回路の例として構成を説明したが、反転回路ＩＶ１０５をラッチ回路Ｌ１０１の一部であるとみなすことも可能である。この場合、反転回路ＩＶ１０５の入力がラッチ回路の入力となり、ラッチ回路の出力にはラッチ回路の入力と同じ論理レベルが出力され、分周器は１個のラッチ回路と１個の反転回路からなると説明することも可能である。
【００３１】
次に、図２を用いて本発明の第１の実施形態の分周器の動作を説明する。入力クロックＣＫがロー、反転入力クロックＣＫＮがハイのとき、相補型伝達ゲートＴＧ１０１は遮断状態、ＴＧ１０３は導通状態である。すなわち、このときラッチ回路Ｌ１０１はラッチモードであり、相補型伝達ゲートＴＧ１０１が遮断状態になる直前の信号が保持されている。例えば、ノード１０２の信号がローであるとすると、ノード１０３、出力ＯＵＴ、ノード１０１の信号は、それぞれ、ハイ、ロー、ハイとなる。
【００３２】
ここで、入力クロックＣＫがハイに、反転入力クロックＣＫＮがローに変化すると、相補型伝達ゲートＴＧ１０１は導通状態、ＴＧ１０３は遮断状態となる。すなわち、ラッチ回路Ｌ１０１は反転モードに移行する。よって、ラッチ回路Ｌ１０１では、入力クロックＣＫがローに変化する直前のノード１０１の信号(ここではハイ)を取り込み、ノード１０３に出力する。このノード１０３に出力された信号は出力ＯＵＴ、ノード１０１と順に伝搬してゆく。これを各ゲートの伝播遅延時間を含めて説明すると、クロックＣＫ，ＣＫＮが変化してから、まず、相補型伝達ゲートＴＧ１０１の遅延時間ｔ１だけ遅れて、ノード１０２の信号がノード１０１と同じハイに変化する。次に、ノード１０２の信号が変化してから、反転回路ＩＶ１０１により、反転回路の遅延時間ｔ２だけ遅れて、ノード１０３の信号がローに変化する。続いて、反転回路ＩＶ１０２により、ノード１０３が変化してからｔ２後に出力ＯＵＴがハイに変化し、反転回路ＩＶ１０５により、出力ＯＵＴ変化してからｔ２後にノード１０１がローに変化する。
【００３３】
本発明による分周器が２分の１分周器として動作するためには、ノード１０１がローに変化する時点で、ラッチ回路Ｌ１０１は反転モードから次のラッチモードに移行しており、かつ、次の反転モードにはまだ移っていないことが必要である。すなわち、入力クロックＣＫがローに、反転入力クロックＣＫＮがハイになっていることが必要である。本条件により本発明による分周器は動作周波数に下限を持つが、以降説明するように、本発明によれば最高周波数を２０％以上増大させることができる。
【００３４】
上に述べた、ノード１０１が変化したときにラッチ回路Ｌ１０１がラッチモードである、という条件のもとでは、ノード１０１が変化したとき、相補型伝達ゲートＴＧ１０１は遮断状態となっていて、これ以上、信号の変化は伝搬しない。続いて、入力クロックＣＫがハイに、反転入力クロックＣＫＮがローに再び変化してラッチ回路Ｌ１０１が反転モードに移行すると、そのｔ１後にノード１０２がローに、そのｔ２後にノード１０３がハイに、そのｔ２後に出力ＯＵＴがローに、そのｔ２後にノード１０１がハイに変化する。ノード１０１がハイに変化したときは、ラッチ回路Ｌ１０１は再びラッチモードになっており、以下、Ｌ１０１が反転モードに移行して、ノード１０１の信号がノード１０２、出力ＯＵＴ、ノード１０１と順に伝搬していくという変化を繰り返す。その結果、入力クロックＣＫの立ち上がりに同期して、出力ＯＵＴがハイ、ロー、ハイと変化を繰り返すことになり、これは、出力ＯＵＴが入力クロックＣＫの２分の１の周波数で変化していることを意味する。すなわち、本発明における第１の実施形態の分周器である図１の回路は２分の１分周器として動作する。
【００３５】
以上、本発明における第１の実施形態の分周器の構成と動作を説明した。ここで、本発明における第１の実施形態の分周器の入力クロックの負荷に着目すると、入力クロックＣＫが駆動するのは１個のＮ型トランジスタのゲートと１個のＰ型トランジスタのゲートのみであり、反転入力クロックＣＫＮが駆動する負荷も同様である。図１２に示す従来の分周器の場合とくらべると、入力クロックの負荷が２分の１になっている。これにより、入力クロックの立ち上がり時間と立ち下がり時間が２分の１となるので、入力クロック自身の周波数を高めることが可能である。逆に、クロックを駆動するバッファの駆動力を小さくすることも可能であり、これは、クロックバッファの低消費電力化に直結する。配線による負荷を無視すれば、クロックの負荷が２分の１ということは、クロックの立ち上がり時間、立ち下がり時間、伝播遅延時間を保ったまま、クロックバッファの駆動力を２分の１に、すなわち、クロックバッファの消費電力を２分の１にすることが可能となる。
【００３６】
次に、本発明における第１の実施形態の分周器のクリティカルパスに着目し、そこから導かれる最高入力クロック周波数を求める。本分周器が２分の１分周器として動作する条件は、先に述べたように、図１において、ノード１０１が変化するときにラッチ回路Ｌ１０１がラッチモードとなっている、というものである。これは、本分周器のクリティカルパスであるノード１０１からノード１０２、ノード１０３、出力ＯＵＴを経由してノード１０１に戻る経路の遅延、すなわち図２のＴｎ１が入力クロックの周期Ｔより小さく、半周期Ｔ/２より大きい、ということになる。これは、
Ｔ/２≦Ｔｎ１≦Ｔ
と表される。ここで、Ｔｎ１は、
0003682765.tif 000003
と表される。すなわち、分周器の入力クロック周波数ｆは、
１/(２×(ｔ１＋ｔ２×３))≦ｆ≦１/(ｔ１＋ｔ２×３)
の範囲となる。よって、本発明による第１の実施形態の分周器の最高入力クロック周波数fmaxn1は、
fmaxn1＝１/(ｔ１＋ｔ２×３)                            (2)
と求められ、かつ、fmaxn1の２分の１の周波数が入力クロック周波数の下限となる。このように、最高入力クロック周波数fmaxn1（および入力クロック周波数の下限）は、相補型伝達ゲート１個分と反転回路３個分の遅延の和によって決定される。
【００３７】
ここで、式(1)で表される従来の分周器の最高入力クロック周波数fmaxc1と式(2)で表される本発明による第１の実施形態の分周器の最高入力クロック周波数fmaxn1を比較すると、本発明の方が、クリティカルパス遅延が伝達ゲート１個分の伝播遅延時間ｔ１だけ小さく、ｔ１とｔ２にどのような値が入ろうとも、
fmaxn1≧fmaxc1
という関係が成り立つ。すなわち、これは、本発明の分周器の方が、必ず、より高い周波数で動作可能であることを示している。
【００３８】
さらに、分周器の入力クロックを駆動するバッファに、従来例の場合と本発明の場合で同じ駆動力を持つバッファを用いたときには、先に述べた入力クロックの負荷の半減により、本発明における入力クロックの立ち上がり・立ち下がり時間が従来例に比べて半減する。その結果、本発明における相補型伝達ゲートＴＧ１０１の伝播遅延時間ｔ１は従来の分周器におけるそれに対して２０％程度小さくなるので、両者の最高入力クロック周波数の差は、式(1)、(2)で表される差よりさらに大きくなる。
【００３９】
ここで、相補型伝達ゲートと反転回路の伝播遅延時間が同等で、その値が２５psであると仮定して、従来例と本発明の最高入力クロック周波数を比較する。このとき、従来の分周器の最高入力クロック周波数fmaxc1は式(1)から
0003682765.tif 000004
となり、本発明の第１の実施形態の最高入力クロック周波数fmaxn1は式(2)から
0003682765.tif 000005
と求められる。すなわち、従来例に比べて１０/８＝１．２５倍の高速動作が可能となる。このとき、下限周波数は５ＧＨｚである。さらに、入力クロックの負荷の半減による入力クロックの立ち上がり・立ち下がり時間の半減の効果を加えると、相補型伝達ゲートの遅延ｔ１が２０％高速になるので、このときのfmaxn1は、
0003682765.tif 000006
とさらに高速になる。このように、本発明の分周器は、入力クロック周波数に下限を持つが、従来例に比較して約３０％の高速化が可能となる。
【００４０】
以上、本発明の第１の実施形態による高速化の効果を述べたが、これらに加えて、素子数の削減という効果もある。図１に示す本発明の第１の実施形態と図１２に示す従来例をトランジスタ数の点から比較すると、反転回路は通常Ｐ型トランジスタ１個とＮ型トランジスタ１個で構成されるので、従来例のトランジスタ数１８個に対して、本発明の第１の実施形態では１２個のトランジスタで分周器を構成できる。これは、分周器の面積の低減と消費電力の低減に直結する。
【００４１】
［第２の実施形態］
図３に本発明の第２の実施形態の分周器を示す。本発明の第２の実施形態の分周器は、図１に示す第１の実施形態の分周器からラッチ回路内の反転回路ＩＶ１０３と相補型伝達ゲートＴＧ１０３を削除したものである。すなわち、本発明の第２の実施形態の分周器は１個のラッチ回路Ｌ１０１’と２個の反転回路ＩＶ１０２，ＩＶ１０５からなる。ラッチ回路Ｌ１０１’の出力Ｑ１０１’はノード１０３を介して反転回路ＩＶ１０２の入力に接続され、反転回路ＩＶ１０２の出力は分周器の出力ＯＵＴとなり、かつ、反転回路ＩＶ１０５の入力に接続される。反転回路ＩＶ１０５の出力はノード１０１を介してラッチ回路Ｌ１０１’の入力Ｄ１０１’に接続される。ラッチ回路Ｌ１０１’は１個の相補型伝達ゲートＴＧ１０１と１個の反転回路ＩＶ１０１からなる。ラッチ回路Ｌ１０１’の入力Ｄ１０１’は相補型伝達ゲートＴＧ１０１の入力に接続され、ＴＧ１０１の出力はノード１０２を介して反転回路ＩＶ１０１の入力に接続され、反転回路ＩＶ１０１の出力はラッチ回路Ｌ１０１’の出力Ｑ１０１’に接続される。分周器の入力クロックＣＫは相補型伝達ゲートＴＧ１０１のＮ型トランジスタのゲートに接続され、反転入力クロックＣＫＮは相補型伝達ゲートＴＧ１０１のＰ型トランジスタのゲートに接続される。
【００４２】
本発明の第２の実施形態の分周器は、ラッチ回路Ｌ１０１’がダイナミック回路となっている点が第１の実施形態と異なるが、動作自体は第１の実施形態と同じであり、図２で表される。すなわち、入力クロックＣＫの立ち上がりに同期して出力ＯＵＴがハイ、ロー、ハイと変化して、２分の１分周器として動作する。２分の１分周器として動作する条件は、ノード１０１が変化するときに、ラッチ回路Ｌ１０１’がラッチモードとなっていて相補型伝達ゲートＴＧ１０１が遮断状態であること、である。
【００４３】
本発明の第２の実施形態においても、第１の実施形態と同種の効果が得られ、かつ、その効果はより大きい。まず、入力クロックが駆動すべき負荷は、入力クロックＣＫが１個のＮ型トランジスタのゲートのみ、反転入力クロックＣＫＮが１個のＰ型トランジスタのゲートのみと、従来例に比べて小さいのはもちろんのこと、第１の実施形態に比べてもさらに半減している。これにより、入力クロックの立ち上がり・立ち下がり時間がさらに短縮され、この短縮により、相補型伝達ゲートＴＧ１０１の遅延がさらに小さくなる。加えて、相補型伝達ゲートＴＧ１０１と反転回路ＩＶ１０１の出力負荷も第１の実施形態に比べて小さくなっているので、ＴＧ１０１とＩＶ１０１の伝播遅延時間も短くなる。以上の効果により、第２の実施形態では、第１の実施形態以上の高速化を図れることは必然である。さらに、分周器の構成は８個のトランジスタ数で済み、小面積化と低消費電力化の効果も大きい。
【００４４】
［第３の実施形態］
以上、本発明による第１と第２の実施形態について詳述したが、本発明においては、入力クロックの周波数に下限がある。しかしながら、本発明の基本となる技術思想、すなわち、１個のラッチ回路と１個あるいは複数個の反転回路によって分周器を構成するという思想に従いながら、クロック周波数の下限値を低くすることが可能である。その例を第３の実施形態として図４に示す。
【００４５】
第３の実施形態は、図３に示す第２の実施形態に２個の反転回路ＩＶ１０２−１とＩＶ１０２−２を追加したもので、１個の相補型伝達ゲートＴＧ１０１と５個の反転回路ＩＶ１０１，ＩＶ１０２，ＩＶ１０２−１，ＩＶ１０２−２，ＩＶ１０５からなる。相補型伝達ゲートＴＧ１０１のみでラッチ回路をなすとみなせは、１個のラッチ回路と５個の反転回路からなると考えられ、相補型伝達ゲートＴＧ１０１と反転回路ＩＶ１０１でラッチ回路をなすとみなせば、１個のラッチ回路と４個の反転回路からなると考えられる。その接続は、相補型伝達ゲートＴＧ１０１の出力が反転回路ＩＶ１０１の入力に接続され、反転回路ＩＶ１０１の出力が反転回路ＩＶ１０２の入力に接続され、以下、ＩＶ１０２の出力がＩＶ１０２−１の入力に、ＩＶ１０２−１の出力がＩＶ１０２−２の入力に、ＩＶ１０２−２の出力がＩＶ１０５の入力に、ＩＶ１０５の出力がＴＧ１０１の入力に、それぞれ接続される。ここでは、反転回路ＩＶ１０２−２の出力を分周器の出力ＯＵＴとした。入力クロックＣＫと反転入力クロックＣＫＮは、相補型伝達ゲートＴＧ１０１のＮ型トランジスタのゲートとＰ型トランジスタのゲートに、それぞれ接続される。図３に示す第２の実施形態と比較すれば、伝達ゲートＴＧ１０１と反転回路ＩＶ１０１で１個のラッチ回路が構成され、ラッチ回路の出力から反転回路ＩＶ１０２，ＩＶ１０２−１，ＩＶ１０２−２，ＩＶ１０５が直列に接続され、その直列に接続された反転回路列の出力がラッチ回路の入力に接続されるという構成である。
【００４６】
第３の実施形態の動作も、第１、第２の実施形態と同じように考えることができる。入力クロックＣＫがハイ、反転入力クロックＣＫＮがローになると、相補型伝達ゲートＴＧ１０１の入力(例えばハイ)がＴＧ１０１の出力に出力され、以下、その信号が順に、反転回路ＩＶ１０１，ＩＶ１０２−１，ＩＶ１０２−２，ＩＶ１０５の出力に(例えば、それぞれ、ロー、ハイ、ロー、ハイ、ローのように)伝搬していく。反転回路ＩＶ１０５の出力が変化したとき、入力クロックＣＫがロー、反転入力クロックＣＫＮがハイで相補型伝達ゲートＴＧ１０１が遮断状態であること、という動作条件は、先に述べた第１、第２の実施形態と全く同様である。本動作条件により、第３の実施形態においても、入力クロックＣＫの立ち上がりに同期して、出力ＯＵＴがハイ、ロー、ハイと変化し、２分の１分周器として動作する。
【００４７】
第３の実施形態においては、クリティカルパス遅延は、１個分の相補型伝達ゲートの遅延(ｔ１)のと５個分の反転回路の遅延(ｔ２×５)の和となるので、最高入力クロック周波数はその逆数の１/(ｔ１＋ｔ２×５)で表され、入力クロック周波数の下限は最高入力クロック周波数の２分の１で表される。ここで、第１の実施形態の説明時に用いたｔ１＝ｔ２＝２５psという値を用いると、第３の実施形態における入力クロックの周波数ｆの範囲は
１/(２×(２５ps＋２５ps×５))≦ｆ≦１/(２５ps＋２５ps×５)
すなわち、
３．３３ＧＨｚ≦ｆ≦６．６７ＧＨｚ
となる。このように、第１の実施形態の説明時に求めた下限周波数５ＧＨｚより低い周波数でも、本発明による分周器が使えるように拡張することが可能である。例えば、ｔ１＝ｔ２＝２５psを仮定すると、入力クロック周波数が９ＧＨｚのときは、第１あるいは第２の実施形態の分周器を使い、入力クロック周波数が４．５ＧＨｚのときは、第３の実施形態の分周器を使う、といった使いわけが可能である。
【００４８】
第３の実施形態においては、最高入力クロック周波数は、従来例より低くなってしまうが、ラッチ回路の個数は１個であるという本発明における技術思想に従っているので、入力クロックの負荷が半減されるという長所は、第１、第２の実施形態と全く同様である。これにより、入力クロックの立ち上がり時間と立ち下がり時間は従来例に比べて半減されるという効果が得られる。逆に、入力クロックの立ち上がり・立ち下がり時間を従来例と同じ値に設定した場合は、クロックを駆動するバッファの駆動力を小さくできるので、クロックのバッファの消費電力を低減できる。
【００４９】
［第４の実施形態］
図５に本発明による第４の実施形態を示す。本実施形態は、これまで説明してきた実施形態をさらに一般化したものである。第２の実施形態では１個の伝達ゲートと３個の反転回路からなり、第３の実施形態では１個の伝達ゲートと５個の反転回路からなるが、これらを一般化して、１個の伝達ゲートと奇数個の反転回路により分周器を構成する、とした例が第４の実施形態である。本実施形態においても、第３の実施形態と同様に、相補型伝達ゲートのみでラッチ回路をなすとみなせば、１個のラッチ回路と奇数個の反転回路からなると考えられ、相補型伝達ゲートと反転回路列の初段の反転回路でラッチ回路をなすとみなせば、１個のラッチ回路と偶数個の反転回路からなると考えられる。その接続は、Ｎ型トランジスタのゲートに入力クロックＣＫが接続されＰ型トランジスタのゲートに反転入力クロックＣＫＮが接続された相補型伝達ゲートと、直列に接続された奇数個の反転回路からなり、相補型伝達ゲートの出力が直列に接続された反転回路の初段の入力に接続され、直列に接続された反転回路の最終段の出力が相補型伝達ゲートの入力に接続される、である。本実施形態においても、第１、第２、第３の実施形態と同様に、入力クロックＣＫの立ち上がりに同期して出力が変化し、２分の１分周器として動作する。また、入力クロックの負荷もこれまで説明してきた実施形態と同様に、従来例に比べて低減されている。また、図５に示す第４の実施形態では、第２、第３の実施形態と同様に、ラッチ回路がダイナミツク型の回路となっているが、第１の実施形態のように、１個の反転回路と１個の相補型伝達ゲートをラッチ回路に付加してスタティック回路とすることも可能である。第４の実施形態の入力クロックの周波数ｆの範囲は、
１/(２×(ｔ１＋ｔ２×ｎ))≦ｆ≦１/(ｔ１＋ｔ２×ｎ)
となる。ここで、ｎは反転回路の段数であり、奇数であることが必要である。第１、第２の実施形態ではｎ＝３であり、第３の実施形態ではｎ＝５である。例えば、ここで、ｎ＝９、ｔ１＝ｔ２＝２５psを仮定すると、入力クロックの周波数ｆの範囲は、
２ＧＨｚ≦ｆ≦４ＧＨｚ
となる。このように、本発明による分周器は、高周波数動作の実現だけでなく、反転回路の段数を加減することで、高周波数から低周波数まで様々な周波数での使用が可能である。
【００５０】
［第１から第４の実施形態の変形例］
これまで説明してきた本発明による第１から第４の実施形態では、入力クロックＣＫの立ち上がりをトリガとして、２分の１分周された信号が出力されるようになっているが、入力クロックＣＫの立ち下がりをトリガとする構成も容易に実現できる。そのためには、入力クロックＣＫと反転入力クロックＣＫＮを入れ替えればよい。例えば、図１に示す第１の実施形態において、入力クロックＣＫを相補型伝達ゲートＴＧ１０１のＰ型トランジスタのゲートと相補型伝達ゲートＴＧ１０３のＮ型トランジスタのゲートに接続し、反転入力クロックＣＫＮを相補型伝達ゲートＴＧ１０１のＮ型トランジスタのゲートと相補型伝達ゲートＴＧ１０３のＰ型トランジスタのゲートに接続するように変更するのみで、入力クロックＣＫの立ち下がりに同期して、２分の１分周された信号が出力されるようになる。第２から第４の実施形態においても同様に、入力クロックＣＫと反転入力クロックＣＫＮを入れ替えれば、入力クロックＣＫの立ち下がりに同期して分周器が動作するようになる。この入力クロックＣＫと反転入力クロックＣＫＮの入れ替えによっても、本発明の特長である、ラッチ回路が１個だけであることによる入力クロックの負荷低減とクリティカルパス遅延の低減による高速化の効果を備えている。
【００５１】
また、本発明による第１から第４の実施形態では、伝達ゲートにＮ型トランジスタとＰ型トランジスタを備える相補型伝達ゲートを用いているが、伝達ゲートをＮ型トランジスタのみで構成することも、Ｐ型トランジスタのみで構成することも可能であり、これにより、さらに入力クロックの負荷を低減できる。この場合、第２、第３、第４の実施形態においては、反転入力クロックＣＫＮ(あるいは、入力クロックＣＫ)が不要となり、クロックによる消費電力を半減できる。一方、第１の実施形態においては、伝達ゲートＴＧ１０１をＮ型トランジスタのみで、伝達ゲートＴＧ１０３をＰ型トランジスタのみで構成することにより、反転入力クロックＣＫＮが不要となり、逆に、伝達ゲートＴＧ１０１をＰ型トランジスタのみで、伝達ゲートＴＧ１０３をＮ型トランジスタのみで構成することにより、入力クロックＣＫが不要となる。いずれの場合でも、ラッチ回路が１個だけであるという特長を備えているので、これまでと同様の高速化が行え、かつ、入力クロック負荷のさらなる低減化により、より一層の低消費電力化が可能となる。
【００５２】
［第５の実施形態］
図６に本発明による第５の実施形態を示す。第１から第４の実施形態では、反転入力と反転出力を持たない単相のラッチ回路を用いて分周器を構成しているが、反転入出力を持つ相補型のラッチ回路を備えた分周器が本実施形態である。以下に説明するように、反転入出力を持つことにより、クリティカルパス遅延がさらに低減される。
【００５３】
本発明による第５の実施形態は、１個のラッチ回路Ｌ１３１と２個の反転回路ＩＶ１３２とＩＶ１４２からなる。ラッチ回路Ｌ１３１の出力Ｑ１３１はノード１３３を介して反転回路ＩＶ１３２の入力に接続され、ラッチ回路Ｌ１３１の反転出力Ｑ１３１Ｎはノード１４３を介して反転回路ＩＶ１４２の入力に接続される。反転回路ＩＶ１３２の出力は分周器の出力ＯＵＴであると同時にラッチ回路Ｌ１３１の反転入力Ｄ１３１Ｎに接続され、反転回路ＩＶ１４２の出力は分周器の反転出力ＯＵＴＮであると同時にラッチ回路Ｌ１３１の入力Ｄ１３１に接続される。
【００５４】
ラッチ回路Ｌ１３１は４個の相補型伝達ゲートＴＧ１３１，ＴＧ１３３，ＴＧ１４１，ＴＧ１４３と２個の反転回路ＩＶ１３１，ＩＶ１４１からなる。ラッチ回路Ｌ１３１の入力Ｄ１３１は相補型伝達ゲートＴＧ１３１の入力に接続され、ＴＧ１３１の出力はノード１３２により反転回路ＩＶ１３１の入力と相補型伝達ゲートＴＧ１４３の出力に接続される。ラッチ回路Ｌ１３１の反転入力Ｄ１３１Ｎは相補型伝達ゲートＴＧ１４１の入力に接続され、ＴＧ１４１の出力はノード１４２により反転回路ＩＶ１４１の入力と相補型伝達ゲートＴＧ１３３の出力に接続される。反転回路ＩＶ１３１の出力はラッチ回路Ｌ１３１の出力Ｑ１３１であると同時に相補型伝達ゲートＴＧ１３３の入力に接続され、反転回路ＩＶ１４１の出力はラッチ回路Ｌ１３１の反転出力Ｑ１３１Ｎであると同時に相補型伝達ゲートＴＧ１４３の入力に接続される。入力クロックＣＫは相補型伝達ゲートＴＧ１３１，ＴＧ１４１のＮ型トランジスタのゲート、および、相補型伝達ゲートＴＧ１３３，ＴＧ１４３のＰ型トランジスタのゲートに接続され、反転入力クロックＣＫＮは相補型伝達ゲートＴＧ１３１，ＴＧ１４１のＰ型トランジスタのゲート、および、相補型伝達ゲートＴＧ１３３，ＴＧ１４３のＮ型トランジスタのゲートに接続される。
【００５５】
第５の実施形態においても、これまで説明した実施形態同様に入力クロックＣＫの立ち上がりに同期して、入力クロックが２分の１に分周されて出力ＯＵＴと反転出力ＯＵＴＮに出力される。入力クロックＣＫがローで反転入力クロックＣＫＮがハイのとき、相補型伝達ゲートＴＧ１３１，ＴＧ１４１は遮断状態となり、ＴＧ１３３，ＴＧ１４３は導通状態となる。このとき、ラッチ回路Ｌ１３１は信号を保持するラッチモードとなっている。ノード１３２の信号をロー、ノード１４２の信号をハイとすると、ノード１３３はハイ、出力ＯＵＴはロー、ノード１４３はロー、出力ＯＵＴＮはハイとなる。ここで、入力クロックＣＫがハイに、反転入力クロックＣＫＮがローに変化すると、ラッチ回路Ｌ１３１は反転モードに移行し、相補型伝達ゲートＴＧ１３１とＴＧ１４１が導通状態となるので、入力クロックが変化してから相補型伝達ゲートの伝播遅延時間ｔ１だけ遅れてノード１３２と１４２がそれぞれハイとローに変化する。次に、ノード１３２と１４２が変化してから反転回路の伝播遅延時間ｔ２後に、ノード１３３と１４３がそれぞれローとハイに変化し、そのｔ２後に出力ＯＵＴと反転出力ＯＵＴＮがそれぞれハイとローに変化する。本実施形態が２分の１分周器として動作するための条件は、これまで説明してきた第１から第４の実施形態の動作条件と同様であり、出力ＯＵＴと反転出力ＯＵＴＮが変化したとき、すなわち、ラッチ回路Ｌ１３１の反転入力Ｄ１３１Ｎと入力Ｄ１３１が変化したときに、入力クロックＣＫがローに、反転入力クロックＣＫＮがハイに変化していて、ラッチ回路Ｌ１３１がラッチモードになっていること、である。再び、入力クロックＣＫがハイに、反転入力クロックＣＫＮがローに変化すると、そのｔ１後にノード１３２と１４２はそれぞれローとハイに、そのｔ２後にノード１３３と１４３はそれぞれハイとローに、そのｔ２後に出力ＯＵＴと反転出力ＯＵＴＮはそれぞれローとハイに変化する。このようにして入力クロックＣＫの立ち上がりに同期して出力がハイ、ロー、ハイと変化し、２分の１分周器として動作する。
【００５６】
上述した動作条件は、ラッチ回路Ｌ１３１の入力Ｄ１３１からノード１３２と１３３を通って出力ＯＵＴに至る経路の遅延が入力クロックの半周期Ｔ/２以上で１周期Ｔ以下であると言い換えられる。この経路の遅延は、１個の相補型伝達ゲートと２個の反転回路の遅延の和であり、これは第１や第２の実施形態に比べて反転回路１段分小さいので、さらなる高速動作が可能となる。この動作条件は
Ｔ/２≦ｔ１＋ｔ２×２≦Ｔ
で表される。よって、入力クロックの周波数ｆの範囲は
１/(２×(ｔ１＋ｔ２×２))≦ｆ≦１/(ｔ１＋ｔ２×２)
で表され、ここでまた、ｔ１＝ｔ２＝２５psと仮定すると、入力クロック周波数ｆの範囲は、
６．６７ＧＨｚ≦ｆ≦１３．３ＧＨｚ
となる。よって、本仮定の場合、第５の実施形態の入力クロックの最高周波数は、従来例に比べて
１３．３ＧＨｚ/８ＧＨｚ＝１．６６倍
高く、第１の実施形態に比べても
１３．３ＧＨｚ/１０ＧＨｚ＝１．３３倍
高くなる。このように、本発明の第５の実施形態によれば、従来例に比べてはもちろんのこと、第１や第２の実施形態と比べても３０％以上の高速動作が可能である。また、入力クロックの負荷についても、従来技術では相補型の回路を用いてもラッチ回路が２個必要ことに変わりはないので、ラッチ回路が１個で済む本実施形態によれば、従来技術に比べて入力クロックの負荷は半減する。
【００５７】
［第６の実施形態］
図７に本発明による第６の実施形態を示す。第５の実施形態ではラッチ回路にスタティック回路を用いているが、第５の実施形態における２個の相補型伝達ゲートＴＧ１３３とＴＧ１４３を削除して、ラッチ回路をダイナミック回路とした分周器が第６の実施形態である。
【００５８】
第６の実施形態による分周器は、１個のラッチ回路Ｌ１３１’と２個の反転回路ＩＶ１３２とＩＶ１４２からなる。ラッチ回路Ｌ１３１’の出力Ｑ１３１’はノード１３３を介して反転回路ＩＶ１３２の入力に接続され、ラッチ回路Ｌ１３１’の反転出力Ｑ１３１Ｎ’はノード１４３を介して反転回路ＩＶ１４２の入力に接続される。反転回路ＩＶ１３２の出力は分周器の出力ＯＵＴであると同時にラッチ回路Ｌ１３１’の反転入力Ｄ１３１Ｎ’に接続され、反転回路ＩＶ１４２の出力は分周器の反転出力ＯＵＴＮであると同時にラッチ回路Ｌ１３１’の入力Ｄ１３１’に接続される。
【００５９】
ラッチ回路Ｌ１３１’は２個の相補型伝達ゲートＴＧ１３１，ＴＧ１４１と２個の反転回路ＩＶ１３１，ＩＶ１４１からなる。ラッチ回路Ｌ１３１’の入力Ｄ１３１’は相補型伝達ゲートＴＧ１３１の入力に接続され、ＴＧ１３１の出力はノード１３２により反転回路ＩＶ１３１の入力に接続される。ラッチ回路Ｌ１３１’の反転入力Ｄ１３１Ｎ’は相補型伝達ゲートＴＧ１４１の入力に接続され、ＴＧ１４１の出力はノード１４２により反転回路ＩＶ１４１の入力に接続される。反転回路ＩＶ１３１の出力はラッチ回路Ｌ１３１’の出力Ｑ１３１’であり、反転回路ＩＶ１４１の出力はラッチ回路Ｌ１３１’の反転出力Ｑ１３１Ｎ’である。入力クロックＣＫは相補型伝達ゲートＴＧ１３１，ＴＧ１４１のＮ型トランジスタのゲートに接続され、反転入力クロックＣＫＮは相補型伝達ゲートＴＧ１３１，ＴＧ１４１のＰ型トランジスタのゲートに接続される。
【００６０】
上記では、分周器は１個のラッチ回路Ｌ１３１’と２個の反転回路ＩＶ１３２とＩＶ１４２からなり、反転回路の段数は１段、すなわち、奇数段として構成を説明したが、ラッチ回路は相補型伝達ゲートＴＧ１３１とＴＧ１４１のみからなるとみなすことも可能である。この場合、分周器は１個のラッチ回路と４個の反転回路ＩＶ１３１，ＩＶ１３２，ＩＶ１４１，ＩＶ１４２からなり、反転回路の段数は、出力ＯＵＴ側、反転出力ＯＵＴＮ側とも２段であると説明することも可能である。
【００６１】
本実施形態においても、第５の実施形態と同様に、入力クロックＣＫの立ち上がりに同期して、入力クロックの２分の１の周波数の信号が出力される。本実施形態においては、第５の実施形態と同様の高速化の効果が得られることに加えて、２個の伝達ゲートを削除した分、負荷容量が低減されのるので、さらなる高速化が実現できる。また、入力クロックの負荷も、従来技術に対してはもちろんのこと、第５の実施形態と比べてもさらに低減されており、入力クロックの立ち上がり・立ち下がり時間を低減できる。
【００６２】
第５、第６の実施形態においても、第２の実施形態に反転回路を追加して第３、第４の実施形態を導いたように、反転回路の追加により様々な周波数範囲で動作させることが可能である。例えば、図６に示す第５の実施形態において、反転回路ＩＶ１３２と出力ＯＵＴの間と、反転回路ＩＶ１４２と反転出力ＯＵＴＮの間に、直列に接続された２個の反転回路を挿入することで、入力クロック周波数ｆの範囲は
１/(２×(ｔ１＋ｔ２×４))≦ｆ≦１/(ｔ１＋ｔ２×４)
となり、ここでまたｔ１＝ｔ２＝２５psと仮定すると、
４ＧＨｚ≦ｆ≦８ＧＨｚ
となる。
【００６３】
また、第５、第６の実施形態においても、第１から第４の実施形態のところで説明したのと同様に、入力クロックＣＫと反転入力クロックＣＫＮを入れ替えて、入力クロックＣＫの立ち下がりに同期して動作させることも可能であり、相補型伝達ゲートをＰ型トランジスタのみ、あるいは、Ｎ型トランジスタのみで構成することも可能である。いずれの構成にしても、使用するラッチ回路の個数は１であるという本発明の特長を備えており、高速動作が可能となる。
【００６４】
［第７の実施形態］
これまで説明してきた、分周器を１個のラッチ回路と１個あるいは複数の反転回路により構成するという本発明の技術思想は、電流モード型(Current Mode Logic、以下ＣＭＬ型という)の回路にも適用可能である。この例を第７の実施形態として図８に示す。
【００６５】
本発明による第７の実施形態は１個のラッチ回路Ｌ１１１と１個の反転回路ＩＶ１１１からなる。ラッチ回路Ｌ１１１の出力Ｑ１１１はノード１１１により反転回路ＩＶ１１１の入力Ｄ１２１に接続され、ラッチ回路Ｌ１１１の反転出力Ｑ１１１Ｎはノード１１２により反転回路ＩＶ１１１の反転入力Ｄ１２１Ｎに接続される。反転回路ＩＶ１１１の出力Ｑ１２１は分周器の反転出力ＯＵＴＮであると同時にラッチ回路Ｌ１１１の反転入力Ｄ１１１Ｎに接続され、反転回路ＩＶ１１１の反転出力Ｑ１２１Ｎは分周器の出力ＯＵＴであると同時にラッチ回路Ｌ１１１の入力Ｄ１１１に接続される。
【００６６】
上記では、反転回路の出力がラッチ回路の反転入力に接続され、反転回路の反転出力がラッチ回路の入力に接続されるとして説明したが、ラッチ回路のＤ１１１が反転入力であり、Ｄ１１１Ｎが入力であり、ラッチ回路では入力と反転入力の論理レベルが反転されて、それぞれ、ラッチ回路の出力と反転出力に出力されると考えることも可能である。この場合は、反転回路の出力がラッチ回路の入力に接続され、反転回路の反転出力がラッチ回路の反転入力に接続されることとなる。ただし、以下では、Ｄ１１１がラッチ回路Ｌ１１１の入力であり、Ｄ１１１Ｎがラッチ回路Ｌ１１１の反転入力であるとして、説明を続ける。
【００６７】
ラッチ回路Ｌ１１１は、６個のＮ型トランジスタＭ１１１，Ｍ１１２，Ｍ１１３，Ｍ１１４，Ｍ１１５，Ｍ１１６と、２個の抵抗器Ｒ１１１，Ｒ１１２と、電流源Ｉ１１１からなる。トランジスタＭ１１１のゲートとＭ１１２のゲートは、それぞれ、ラッチ回路Ｌ１１１の入力Ｄ１１１と反転入力Ｄ１１１Ｎに接続される。トランジスタＭ１１１のドレインとＭ１１２のドレインは、それぞれ、ラッチ回路Ｌ１１１の反転出力Ｑ１１１Ｎと出力Ｑ１１１に接続される。トランジスタＭ１１１のソースとＭ１１２のソースはお互いに接続され、かつ、トランジスタＭ１１５のドレインに接続される。トランジスタＭ１１３のゲートはＭ１１４のドレインに接続されると同時に、ラッチ回路Ｌ１１１の出力Ｑ１１１に接続される。トランジスタＭ１１４のゲートはＭ１１３のドレインに接続されると同時に、ラッチ回路Ｌ１１１の反転出力Ｑ１１１Ｎに接続される。トランジスタＭ１１３のソースとＭ１１４のソースはお互いに接続され、かつ、トランジスタＭ１１６のドレインに接続される。トランジスタＭ１１５のソースとＭ１１６のソースはお互いに接続され、かつ、電流源Ｉ１１１の片端に接続される。電流源Ｉ１１１の他端は低電位電源ＶＳＳに接続される。抵抗器Ｒ１１１の片端はラッチ回路Ｌ１１１の反転出力Ｑ１１１Ｎに接続され、他端は高電位電源ＶＤＤに接続される。抵抗器Ｒ１１２の片端はラッチ回路Ｌ１１１の出力Ｑ１１１に接続され、他端は高電位電源ＶＤＤに接続される。入力クロックＣＫはトランジスタＭ１１５のゲートに接続され、反転入力クロックＣＫＮはトランジスタＭ１１６のゲートに接続される。
【００６８】
反転回路ＩＶ１１１は、２個のＮ型トランジスタＭ１２１，Ｍ１２２と、２個の抵抗器Ｒ１２１，Ｒ１２２と、電流源Ｉ１２１からなる。トランジスタＭ１２１のゲートとＭ１２２のゲートは、それぞれ、反転回路ＩＶ１１１の入力Ｄ１２１と反転出力Ｄ１２１Ｎに接続される。トランジスタＭ１２１のドレインとＭ１２２のドレインは、それぞれ、反転回路ＩＶ１１１の反転出力Ｑ１２１Ｎと出力Ｑ１２１に接続される。トランジスタＭ１２１のソースとＭ１２２のソースはお互いに接続されると同時に、電流源Ｉ１２１の片端に接続される。電流源Ｉ１２１の他端は低電位電源ＶＳＳに接続される。抵抗器Ｒ１２１の片端はラッチ回路Ｌ１１１の反転出力Ｑ１２１Ｎに接続され、他端は高電位電源ＶＤＤに接続される。抵抗器Ｒ１２２の片端はラッチ回路Ｌ１１１の出力Ｑ１２１に接続され、他端は高電位電源ＶＤＤに接続される。
【００６９】
次に、図９を用いて図８に示す第７の実施形態の動作を説明する。入力クロックＣＫがローで、反転入力クロックＣＫＮがハイのとき、トランジスタＭ１１５は遮断状態で、Ｍ１１６は導通状態となる。よって、電流源Ｉ１１１の電流はトランジスタＭ１１６を流れることになる。これにより、トランジスタＭ１１１とＭ１１２の対は動作せず、ゲートとドレインがクロスカップルしたトランジスタＭ１１３とＭ１１４の対が、入力クロックがハイからローに変化する直前の信号を保持する。これをラッチモードとする。ここで、例えば、ラッチ回路Ｌ１１１の出力Ｑ１１１、すなわち、ノード１１１がローで、Ｌ１１１の反転出力Ｑ１１１Ｎ、すなわち、ノード１１２がハイとする。このとき、トランジスタＭ１１３のゲートはローなのでＭ１１３は遮断状態となっていて、Ｍ１１４のゲートはハイなのでＭ１１４は導通状態となっている。その結果、電流源Ｉ１１１の電流は、高電位電源ＶＤＤから抵抗器Ｒ１１２、トランジスタＭ１１４，Ｍ１１６を通って、電流源Ｉ１１１に流れ込む。反転回路ＩＶ１１１では、ノード１１１、すなわち、入力Ｄ１２１がローで、ノード１１２すなわち、反転入力Ｄ１２１Ｎがハイなので、トランジスタＭ１２１が遮断状態、Ｍ１２が導通状態となり、電流源Ｉ１２１の電流が抵抗器Ｒ１２２とトランジスタＭ１２２を流れる。これにより、反転回路ＩＶ１１１の出力Ｑ１２１、すなわち、分周器の反転出力ＯＵＴＮは電位が下がりローとなる。一方、反転回路ＩＶ１１１の反転出力Ｑ１２１Ｎ、すなわち、分周器の出力ＯＵＴはＲ１２１に電流が流れないのでハイとなる。
【００７０】
ここで、入力クロックＣＫがハイに、反転入力クロックＣＫＮがローに変化すると、ラッチ回路Ｌ１１１のトランジスタＭ１１５が導通状態に、Ｍ１１６が遮断状態に変化する。これにより、トランジスタＭ１１３とＭ１１４の対には電流が流れなくなって信号の保持がされなくなり、トランジスタＭ１１１とＭ１１２の対がラッチ回路Ｌ１１１の入力の信号を新たに取り込むようになる。これを反転モードとする。このとき、分周器の出力ＯＵＴ、すなわち、ラッチ回路Ｌ１１１の入力Ｄ１１１がハイで、分周器の反転出力ＯＵＴＮ、すなわち、ラッチ回路Ｌ１１１の反転入力Ｄ１１１Ｎがローである。よって、トランジスタＭ１１１は導通状態、Ｍ１１２は遮断状態となる。電流源Ｉ１１１の電流は抵抗器Ｒ１１１、トランジスタＭ１１１，Ｍ１１５を通って電流源Ｉ１１１流れるので、ラッチ回路の反転出力Ｑ１１１Ｎすなわち、ノード１１２は電位が下がりローに変化する。抵抗器Ｒ１１２には電流が流れないので、ラッチ回路の出力Ｑ１１１、すなわち、ノード１１１はハイに変化する。この変化は反転回路ＩＶ１１１に伝達され、反転回路ＩＶ１１１のトランジスタＭ１２１が導通状態、Ｍ１２２が遮断状態に変化する。これにより、出力ＯＵＴすなわち、ラッチ回路Ｌ１１１の入力Ｄ１１１はローに、反転出力ＯＵＴＮ、すなわち、ラッチ回路Ｌ１１１の反転入力Ｄ１１１Ｎはハイに変化する。
【００７１】
第１から第６の実施形態において説明してきたように、本実施形態においても同様に、２分の１分周器として動作するためには、ラッチ回路Ｌ１１１の入力が変化するとき、入力クロックＣＫがローに、反転入力クロックＣＫＮがハイに変化していて、ラッチ回路Ｌ１１１が次のラッチモードに移行していることが必要である。このとき、ラッチ回路Ｌ１１１では、トランジスタＭ１１５が遮断状態、Ｍ１１６が導通状態となっていて、トランジスタＭ１１３とＭ１１４のクロスカップルにより、ラッチ回路Ｌ１１１の出力Ｑ１１１はハイに、反転出力Ｑ１１１Ｎはローに保持されている。再び、入力クロックＣＫがハイに、反転入力クロックＣＫＮがローに変化すると、ラッチ回路Ｌ１１１は反転モードに移行し、ラッチ回路Ｌ１１１の入力信号を新たに取り込み、以下、同様の動作を繰り返す。その結果、第７の実施形態においても、入力クロックＣＫの立ち上がりに同期して、分周器の出力は、ハイ、ロー、ハイと変化を繰り返し、２分の１分周器として動作する。
【００７２】
以上、本発明による第７の実施形態の構成と動作を説明した。第７の実施形態における入力クロックの周波数ｆの範囲は、ＣＭＬ型ラッチ回路の伝播遅延時間をｔ３、ＣＭＬ型反転回路のそれをｔ４とすると、上述した動作条件により、クリティカルパス遅延はｔ３＋ｔ４となるので、
１/(２×(ｔ３＋ｔ４))≦ｆ≦１/(ｔ３＋ｔ４)
と表される。一方、従来技術によってＣＭＬ型の分周器を構成した場合、２個のラッチ回路を用いることになり、その入力クロックの周波数ｆの範囲は、
ｆ≦１/(ｔ３×２)
と表される。ＣＭＬ型回路の場合、速度性能の観点からラッチ回路を反転回路と比較すると、クロスカップルしたトランジスタ対による出力の負荷容量の増加と、出力から電流源に至る電流パスにおける通過トランジスタの増加(反転回路ＩＶ１１１では電流が通過するトランジスタ数は１個であるが、ラッチ回路Ｌ１１１では２個のトランジスタを通過する必要がある)による出力を駆動する力の低下により、ラッチ回路Ｌ１１１の方が反転回路ＩＶ１１１より伝播遅延時間は必ず大きくなる。よって、必ず
ｔ４≦ｔ３
となるので、本発明により、より高い周波数での分周器の動作が可能となる。
【００７３】
また、第７の実施形態においても、使用するラッチ回路は１個のみという本発明の技術思想に従っているので、ラッチ回路を２個用いる従来の技術に比べて入力クロックの負荷を低減できるので、入力クロックの立ち上がり時間と立ち下がり時間を短縮できる。
【００７４】
［第８の実施形態］
さらに、反転回路の段数を増やして、第２の実施形態から第３、第４の実施形態へ拡張したように、本実施形態においても、反転回路の段数を増やして周波数ｆの範囲を拡大するととができる。この例を第８の実施形態として図１０に示す。第３、第４の実施形態では、反転回路の段数が奇数段という制限があったが、第８の実施形態では、ラッチ回路、反転回路共に反転入出力を持つ相補型の回路なので、反転回路の段数を任意とできる。
【００７５】
図１０に示すように、第８の実施形態による分周器は、１個のラッチ回路Ｌ１１１と任意の個数の反転回路ＩＶ１１１からなる。ラッチ回路Ｌ１１１の出力Ｑ１１１は１段目の反転回路ＩＶ１１１の入力Ｄ１２１に接続され、ラッチ回路Ｌ１１１の反転出力Ｑ１１１Ｎは１段目の反転回路ＩＶ１１１の反転入力Ｄ１２１Ｎに接続され、１段目の反転回路ＩＶ１１１の出力Ｑ１２１は２段目の反転回路ＩＶ１１１の入力Ｄ１２１に接続され、１段目の反転回路ＩＶ１１１の反転出力Ｑ１２１Ｎは２段目の反転回路ＩＶ１１１の反転入力Ｄ１２１Ｎに接続され、以下、ｋ段目の反転回路ＩＶ１１１の出力Ｑ１２１はｋ＋１段目の反転回路ＩＶ１１１の入力Ｄ１２１に接続され、ｋ段目の反転回路ＩＶ１１１の反転出力Ｑ１２１Ｎはｋ＋１段目の反転回路ＩＶ１１１の反転入力Ｄ１２１Ｎに接続される。反転回路の個数がｎであるとき、最終段であるｎ段目の反転回路ＩＶ１１の出力Ｑ１２１は分周器の反転出力ＯＵＴＮであると同時に、ラッチ回路Ｌ１１１の反転入力Ｄ１１１Ｎに接続され、ｎ段目の反転回路ＩＶ１１１の反転出力Ｑ１２１Ｎは分周器の出力ＯＵＴであると同時に、ラッチ回路Ｌ１１１の入力Ｄ１１１に接続される。
【００７６】
本実施形態における２分の１分周器としての動作条件は、これまで説明してきた実施形態と同様、出力ＯＵＴ、すなわち、ラッチ回路Ｌ１１１の入力Ｄ１１１と、反転出力ＯＵＴＮ、すなわち、ラッチ回路Ｌ１１１の入力Ｄ１１１Ｎが変化したときに、入力クロックＣＫがロー、反転入力クロックＣＫＮがハイで、ラッチ回路Ｌ１１１がラッチモードである、となる。この条件は、１個のラッチ回路の遅延時間(ｔ３)とｎ個の反転回路の遅延持間(ｔ４×ｎ)の和が入力クロックの半周期より大きく、１周期より小さいと言い換えられるので、入力クロックの周波数ｆの範囲は、
１/(２×(ｔ３＋ｔ４×ｎ))≦ｆ≦１/(ｔ３＋ｔ４×ｎ)
と表され、本発明による分周器は、ＣＭＬ型の場合でも高周波数から低周波数まで動作可能となる。
【００７７】
［第９の実施形態］
これまで、トランジスタとして、電界効果トランジスタを用いた例を説明してきたが、第７、第８の実施形態に示すＣＭＬ型回路による分周器は、バイポーラトランジスタによる構成も可能である。この例を、第９の実施形態として図１１に示す。
【００７８】
第９の実施形態の分周器は、図８に示す第７の実施形態におけるＮ型電界効果トランジスタＭ１１１，Ｍ１１２，Ｍ１１３，Ｍ１１４，Ｍ１１５，Ｍ１１６，Ｍ１２１，Ｍ１２２をそれぞれＮＰＮ型バイポーラトランジスタＢ１１１，Ｂ１１２，Ｂ１１３，Ｂ１１４，Ｂ１１５，Ｂ１１６，Ｂ１２１，Ｂ１２２に置き換えたものであり、電界効果トランジスタのドレイン、ゲート、ソースが接続されていたノードに、それぞれ、バイポーラトランジスタのコレクタ、ベース、エミッタを接続している。本実施形態における動作は第７の実施形態の動作と全く同じであり、クロックの立ち上がりをトリガとして、出力に入力クロックの２分の１の周波数の信号が出力される。動作条件も同様で、第９の実施形態の分周器を構成するラッチ回路Ｌ１１１’の伝播遅延時間をｔ３’、反転回路ＩＶ１１１’の伝播遅延時間をｔ４’とすると、入力クロックの周波数ｆの範囲は、
１/(２×(ｔ３’＋ｔ４’))≦ｆ≦１/(ｔ３’＋ｔ４’)
と表される。本実施形態においても、ラッチ回路を２個用いる従来の技術に比べて、クリティカルパス遅延が小さく、かつ、入力クロックの負荷が小さいという、本発明の特長を備えており、高速な動作が可能である。
【００７９】
また、第９の実施形態においても、第７の実施形態から第８の実施形態への拡張例と同様に、反転回路の段数を任意に拡張して、動作周波数を高周波から低周波まで広くとることは容易に実現できる。
【００８０】
さらに、第７、第８、第９の実施形態で示してきた本発明によるＣＭＬ型の分周器の場合においても、入力クロックＣＫと反転入力クロックＣＫＮを入れ替えることによって、入力クロックＣＫの立ち下がりに同期して出力が変化する分周器を得ることが可能である。
【００８１】
［その他の実施形態］
なお、以上説明した各実施形態では、出力ＯＵＴや反転出力ＯＵＴＮの取り出しノードの変形例について説明しなかったが、第１から第４の実施形態の図１、図３、図４、図５の分周器ではラッチ回路Ｌ１０１の出力に直列接続されるｎ個の反転回路の反転回路列内のｄ段目（１≦ｄ≦ｎ）の反転回路の入力又は出力から出力ＯＵＴを取り出せば良い。また第５、第６の実施形態の図６、図７の分周器ではラッチ回路Ｌ１３１とＬ１３１’の出力と反転出力に各々直列接続されるｎ個の反転回路列内の同一のｄ段目の反転回路の入力あるいは出力から相補出力ＯＵＴ、ＯＵＴＮを取り出せば良い。さらに第７の実施形態の図８の分周器では図示の他にノード１１１と１１２から相補出力ＯＵＴ、ＯＵＴＮを取り出すことができる。さらに第８の実施形態の図１０の分周器ではｎ個の反転回路ＩＶ１１１の反転回路列内のｄ段目の反転回路の入力又は出力から相補出力ＯＵＴ、ＯＵＴＮを取り出せば良い。さらに、第９の実施形態の図１１の分周器では図示の他にノード１１１と１１２から相補出力ＯＵＴ、ＯＵＴＮを取り出すことができる。
【００８２】
【発明の効果】
以上説明したように、本発明においては、ラッチ回路を１個しか用いていないので、ラッチ回路を２個必要とする従来の分周器に対して、クリティカルパスとなる経路の遅延を小さくできるので、より高い周波数での動作が可能となる。また、入力クロックの負荷が低減されるので、入力クロックの立ち上がり・立ち下がり時間が小さくなり、入力クロック自身のより高速な動作が可能となる。この立ち上がり・立ち下がり時間の低減は、ラッチ回路の遅延を低減する効果もあり、この効果も、本発明による分周器の高速化に頁献する。逆に、入力クロックの立ち上がり・立ち下がり時間を従来例の場合と同じになるように、クロックバッファの駆動力を小さく設定すれば、クロックバッファで消費する電力を低減化できる。さらに、従来例に比べて少ないトランジスタ数で分周器を構成できるので、小面積化、低清費電力化が可能である。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態の分周器の回路図である。
【図２】  図１の分周器の動作を説明するための波形図である。
【図３】  本発明の第２の実施形態の分周器の回路図である。
【図４】  本発明の第３の実施形態の分周器の回路図である。
【図５】  本発明の第４の実施形態の分周器の回路図である。
【図６】  本発明の第５の実施形態の分周器の回路図である。
【図７】  本発明の第６の実施形態の分周器の回路図である。
【図８】  本発明の第７の実施形態の分周器の回路図である。
【図９】  図８の分周器の動作を説明するための波形図である。
【図１０】  本発明の第８の実施形態の分周器の回路図である。
【図１１】  本発明の第９の実施形態の分周器の回路図である。
【図１２】  従来の分周器の回路図である。
【図１３】  図１２の分周器の動作を説明するための波形図である。
【符号の説明】
ＴＧ１０１，ＴＧ１０３，ＴＧ１３１，ＴＧ１３３，ＴＧ１４１，ＴＧ１４３，ＴＧ０１，ＴＧ０２，ＴＧ０３，ＴＧ０４：相補型伝達ゲート
ＩＶ１０１，ＩＶ１０２，ＩＶ１０３，ＩＶ１０５，ＩＶ１０２−１，ＩＶ１０２−２，ＩＶ１３１，ＩＶ１３２，ＩＶ１４１，ＩＶ１４２，ＩＶ１１１，ＩＶ１１１’，ＩＶ０１，ＩＶ０２，ＩＶ０３，ＩＶ０４，ＩＶ０５：反転回路
Ｍ１１１，Ｍ１１２，Ｍ１１３，Ｍ１１４，Ｍ１１５，Ｍ１１６，Ｍ１２１，Ｍ１２２：Ｎ型電界効果トランジスタ
Ｉ１１１，Ｉ１２１：電流源
Ｂ１１１，Ｂ１１２，Ｂ１１３，Ｂ１１４，Ｂ１１５，Ｂ１１６，Ｂ１２１，Ｂ１２２：ＮＰＮ型バイポーラトランジスタ
Ｒ１１１，Ｒ１１２，Ｒ１２１，Ｒ１２２：抵抗器
Ｌ１０１，Ｌ１０１’，Ｌ１３１，Ｌ１３１’，Ｌ１１１，Ｌ１１１’，Ｌ０１，Ｌ０２：ラッチ回路
Ｄ１０１，Ｄ１０１’，Ｄ１３１，Ｄ１３１’，Ｄ１１１，Ｄ１１１’，Ｄ０１，Ｄ０２：それぞれ、ラッチ回路Ｌ１０１，Ｌ１０１’，Ｌ１３１，Ｌ１３１’，Ｌ１１１，Ｌ１１１’，Ｌ０１，Ｌ０２の入力
Ｄ１３１Ｎ，Ｄ１３１Ｎ’，Ｄ１１１Ｎ，Ｄ１１１Ｎ’：それぞれ、ラッチ回路Ｌ１３１，Ｌ１３１’，Ｌ１１１，Ｌ１１１’の反転入力
Ｑ１０１，Ｑ１０１’，Ｑ１３１，Ｑ１３１’，Ｑ１１１，Ｑ１１１’，Ｑ０１，Ｑ０２：それぞれ、ラッチ回路Ｌ１０１，Ｌ１０１’，Ｌ１３１，Ｌ１３１’，Ｌ１１１，Ｌ１１１’，Ｌ０１，Ｌ０２の出力
Ｑ１３１Ｎ，Ｑ１３１Ｎ’，Ｑ１１１Ｎ，Ｑ１１１Ｎ’：それぞれ、ラッチ回路Ｌ１３１，Ｌ１３１’，Ｌ１１１，Ｌ１１１’の反転出力
Ｄ１２１，Ｄ１２１’：それぞれ、反転回路ＩＶ１１１，ＩＶ１１１’の入力
Ｄ１２１Ｎ，Ｄ１２１Ｎ’：それぞれ、反転回路ＩＶ１１１，ＴＧ１１１’の反転入力
Ｑ１２１，Ｑ１２１’：それぞれ、反転回路ＩＶ１１１，ＩＶ１１１’の出力
Ｑ１２１Ｎ，Ｑ１２１Ｎ’：それぞれ、反転回路ＩＶ１１１，ＩＶ１１１’の反転出力
ＣＫ：分周器の入力クロック
ＣＫＮ：分周器の反転入力クロック
ＯＵＴ：分周器の出力
ＯＵＴＮ：分周器の反転出力
１０１，１０２，１０３，１３２，１３３，１４２，１４３，１１１，１１２，０１，０２，０３，０４：ノード
ＶＤＤ：高電位電源
ＶＳＳ：低電位電源
Ｔ：入力クロックの周期
ｔ１：相補型伝達ゲートの遅延時間
ｔ３：ラッチ回路の遅延時間
ｔ２，ｔ４：反転回路の遅延時間
Ｔｎ１，Ｔｎ２：本発明による分周器のクリティカルパスの遅延時間
Ｔｃ１：従来の分周器のクリティカルパスの遅延時間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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