(57)【特許請求の範囲】
【請求項１】
複数の命令を同時に実行する計算機に用いる並列処理計算機の命令組み合わせチェック装置において、
前記計算機において同時に実行される前記複数の命令と、命令実行に対する割込対象として予め設定された前記複数の命令に対応する複数の比較命令とを、各命令，比較命令の組毎にそれぞれ比較する命令比較回路と、
この命令比較回路による複数組の比較結果の内、少なくとも予め指定された全ての組における前記命令と前記比較命令とが一致するとき、前記複数の命令を同時に実行している前記計算機の命令実行部に対して割り込みを行う割込実行手段と
を備えたことを特徴とする並列処理計算機の命令組み合わせチェック装置。
【請求項２】
複数の命令を同時に実行する計算機に用いる並列処理計算機の命令組み合わせチェック装置において、
前記計算機において同時に実行される前記複数の命令と、命令実行に対する割込対象として予め設定された前記複数の命令に対応する複数の比較命令とを、各命令，比較命令の組毎にそれぞれ比較する命令比較回路と、
この命令比較回路による複数組の比較結果の内、少なくとも予め指定された何れかの組における前記命令と前記比較命令とが一致するとき、前記複数の命令を同時に実行している前記計算機の命令実行部に対して割り込みを行う割込実行手段と
を備えたことを特徴とする並列処理計算機の命令組み合わせチェック装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、並列処理計算機における実行命令の組み合わせが適切なものであるかをチェックする並列処理計算機の命令組み合わせチェック装置に関する。
【０００２】
【従来の技術】
近年、複数の命令を同時に実行する並列処理計算機が開発され、実用化されてきている。
例えばＶＬＩＷアーキテクチャを持つ並列処理計算機では、通常、並列した複数（通常は４つ）の命令を組み合わせ並列して実行できるようになっている。
【０００３】
ところが、元々、計算機による処理は、順次処理によって実現するものであるので、このような並列処理を行う場合、命令の組み合わせによっては、正常な処理が不能となってしまうことがある。
【０００４】
このような不都合に対し、命令の実行に関する４つのステージ、すなわち命令供給装置から命令を読み出す命令フェッチと、命令を解読するデコードと、命令に基づく演算と、演算結果をレジスタ等に書き込むライトバックとを有する４段パイプライン構造のＶＬＩＷアーキテクチャ計算機においては、演算結果がレジスタに書き込まれる前に割り込みをかけて演算を中止すれば、その命令は実行されなかったことになり、不都合は生じない。
【０００５】
したがって、命令フェッチ後、デコード、演算を行っている間に、不都合な命令であるか否かチェックすれば、計算処理の高速性を損なうことなく、不都合を回避することができる。
【０００６】
従来、このような不都合な命令の組み合わせによる不都合な、正しくない演算を回避するには、並列する複数の命令のうち特定位置の１命令をチェックすることで実現されていた。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のように並列する複数の命令のうち特定位置の１命令をチェックすることのより、不都合な命令の組み合わせを検出する方法では、不都合でない命令の組み合わせも検出されることになり、効率が悪い。
【０００８】
また、不都合でない命令の組み合わせが多く検出されれば、不都合でなくても一々割り込みが生じて演算結果を破棄することになり、計算の高速性も阻害されることになる。
【０００９】
さらに、このような不都合の命令のチェックは、計算機の制作段階における動作確認、検証時に行うことが多く、したがって、不都合な命令の組み合わせを検出する効率の向上が望まれている。
【００１０】
本発明は、このような実情を考慮してなされたもので、並列して同時に実行される命令に対してチェックを行い、この命令が不都合な組み合わせ命令であれば命令実行中の命令実行部に対して割込処理を行う並列処理計算機の命令組み合わせチェック装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、請求項１に対応する発明は、複数の命令を同時に実行する計算機に用いる並列処理計算機の命令組み合わせチェック装置において、計算機において同時に実行される複数の命令と、命令実行に対する割込対象として予め設定された複数の命令に対応する複数の比較命令とを、各命令，比較命令の組毎にそれぞれ比較する命令比較回路と、この命令比較回路による複数組の比較結果の内、少なくとも予め指定された全ての組における命令と比較命令とが一致するとき、複数の命令を同時に実行している計算機の命令実行部に対して割り込みを行う割込実行手段とを備えた並列処理計算機の命令組み合わせチェック装置である。
【００１２】
また、請求項２に対応する発明は、複数の命令を同時に実行する計算機に用いる並列処理計算機の命令組み合わせチェック装置において、計算機において同時に実行される複数の命令と、命令実行に対する割込対象として予め設定された複数の命令に対応する複数の比較命令とを、各命令，比較命令の組毎にそれぞれ比較する命令比較回路と、この命令比較回路による複数組の比較結果の内、少なくとも予め指定された何れかの組における命令と比較命令とが一致するとき、複数の命令を同時に実行している計算機の命令実行部に対して割り込みを行う割込実行手段とを備えた並列処理計算機の命令組み合わせチェック装置である。
【００１３】
【作用】
したがって、まず、請求項１に対応する発明の並列処理計算機の命令組み合わせチェック装置においては、命令比較回路によって、実行される複数の命令と予め不都合が生じるとわかっている複数の比較命令とがそれぞれ比較され、各命令，比較命令の組ごとに一致しているか否かの比較結果が出力される。
【００１４】
これらの各組の比較結果のうち、例えば並列処理計算機の動作確認をするために、これらの各組の比較結果のうち、チェックしたい組全ての比較結果が一致したときに割込を行うことができる。
【００１５】
すなわち、割込実行手段によって、予め指定された組全ての比較結果が一致したときに、当該計算機の命令実行部に対して割込が実行される。したがって、このようなときは、命令実行のライトバックステージの前に命令の実行を中止することができる。
【００１６】
次に、請求項２に対応する発明の並列処理計算機の命令組み合わせチェック装置においては、まず。命令比較回路において、請求項１に対応する発明と同様に作用する。
【００１７】
次に、割込実行手段によって、予め指定された組何れかの命令，比較命令の比較結果が一致したときに、当該計算機の命令実行部に対して割込が実行される。したがって、このようなときは、命令実行のライトバックステージの前に命令の実行を中止することができる。
【００１８】
【実施例】
以下、本発明の実施例について説明する。
（第１の実施例）
図１は本発明に係る第１の実施例の並列処理計算機の命令組み合わせチェック装置を用いた計算処理を説明する全体構成図であり、図２は同実施例の並列処理計算機の命令組み合わせチェック装置を示す詳細構成図である。
【００１９】
本実施例で用いる並列処理計算機は、４命令の同時処理が可能な４段パイプライン構造の４並列ＶＬＩＷアーキテクチャ計算機である。
図１に示すように、この計算機の命令実行部１においては、命令供給装置２からの４命令よりなる命令を読み出す命令フェッチステージ３と、命令を解読するデコードステージ４と、命令に基づく演算ステージ５と、演算結果をレジスタ等に書き込むライトバックステージ６との４つのステージが実行されて、命令の実行が実現されている。
【００２０】
この命令実行部１に対し、命令組み合わせチェック装置７は、デコード４の終了した組み合わせ命令が演算ステージ５に引き渡されると同時に同じ組み合わせ命令を受取り、組み合わせ命令が演算５されている間に並行して同命令をチェックをする。そして組み合わせ命令が不都合な組み合わせであった場合、命令組み合わせチェック装置７は、演算結果がレジスタ等にライトバック６される前に、割り込みをかけて演算処理を中止する。
【００２１】
図２に示す命令組み合わせチェック装置７には、命令実行部１から今回実行する組み合わせ命令を受け取り、受け取った組み合わせ命令のチェック結果データ及びチェック対象フィールド指定データを出力するチェック・条件設定部１００と、この命令チェック結果データ及びチェック対象フィールド指定データを受け取り、割込をかけるか否かの判定ビットを出力するＡＮＤ条件検出回路２００とが設けられている。
【００２２】
さらに、命令組み合わせチェック装置７には、ＡＮＤ条件検出回路２００からの判定ビットを受け取る割込出力レジスタ３００と、割込をかけてライトバックされる前に演算処理を中止するための判定ビットを命令実行部１に伝送する割込信号転送路３０１とが設けられている。
【００２３】
命令実行部１において、命令供給装置２は、各８ビットの４命令からなる３２ビットの組み合わせ命令を命令フェッチとしての第１のレジスタ３１に格納する。第１のレジスタ３１は、各８ビットの命令を格納可能な４つのフィールドｆ０〜ｆ３を有している。
【００２４】
第１のレジスタ３１に格納された組み合わせ命令は、１サイクル後に図示しないデコード手段を介してデコードされて、第２のレジスタ４１に格納される。第２のレジスタ４１は、各８ビットの命令を格納可能な４つのフィールドｆ０〜ｆ３を有している。
【００２５】
第２のレジスタ４１内の命令は、次のサイクルにおいて信号線ｌ１０ａ，ｌ１１ａ，ｌ１２ａ，ｌ１３ａを介して図示しない演算手段に入力され、演算ステージ５が実行される。
【００２６】
一方、第２のレジスタ４１内の組み合わせ命令は、信号線ｌ１０ｂ，ｌ１１ｂ，ｌ１２ｂ，ｌ１３ｂを介して出力するチェック・条件設定部１００に入力される。
【００２７】
チェック・条件設定部１００は、第２のレジスタ４１内のフィールドｆ３の命令が信号線ｌ１３ｃを介して入力される命令チェックレジスタ設定部１０１と、命令チェックレジスタ１０２と、命令比較回路１０３，１０４，１０５，１０６と、命令チェックフィールドレジスタ１０７とによって構成されている。
【００２８】
命令チェックレジスタ設定部１０１は、信号線ｌ１３ｃから入力された８ビット命令が命令チェックレジスタ設定であるとき、命令チェックレジスタ１０２に対し、信号線ｌ２ａを介して１ビットの書き込み許可信号を送ると共に、信号線ｌ２ｂを介して各８ビット合計３２ビットの命令チェックデータを転送する。
【００２９】
また、このとき、命令チェックレジスタ設定部１０１は、命令チェックフィールドレジスタ１０７に対し、信号線ｌ３ａを介して１ビットの書き込み許可信号を送ると共に、信号線ｌ３ｂを介して各１ビット合計４ビットのチェック対象フィールド指定データを転送する。
【００３０】
命令チェックレジスタ１０２は、各８ビットの命令チェックデータを格納可能な４つのフィールドｆ０〜ｆ３からなり、各フィールド内に収められる８ビットの比較命令としての命令チェックデータは、検出したい８ビット命令と同じ情報からなっている。したがって、命令チェックレジスタ１０２の各フィールドｆ０〜ｆ３は、第２のレジスタ４１の各フィールドｆ０〜ｆ３に対応している。
【００３１】
命令チェックフィールドレジスタ１０７は、各１ビットの４つのビットｂ０〜ｂ３からなり、それぞれのビットｂ０〜ｂ３に命令チェックレジスタ設定部１０１から転送されたそれぞれ１ビットのチェック対象フィールド指定データが収められている。
【００３２】
命令チェックフィールドレジスタ１０７の各ビットｂ０〜ｂ３は、命令チェックレジスタ１０２の各フィールドｆ０〜ｆ３に対応し、チェック対象フィールド指定データは、それぞれどのフィールドについて命令チェックを行うか指定する。例えばビットｂ０〜ｂ３がすべて「１」であれば、第２のレジスタ４１内フィールドｆ０〜ｆ３内の４命令すべてについてチェックを行うことになる。
【００３３】
命令比較回路１０３，１０４，１０５，１０６は、それぞれ第２のレジスタ４１及び命令チェックレジスタ１０２の各フィールドｆ０〜ｆ３に対応している。各命令比較回路１０３，１０４，１０５，１０６には、命令チェックレジスタ１０２に命令チェックデータが格納された１サイクル後、命令チェックレジスタ１０２から信号線ｌ４０，ｌ４１，ｌ４２，ｌ４３を介して命令チェックデータが入力される。
【００３４】
同時に、各命令比較回路１０３，１０４，１０５，１０６には、第２のレジスタ４１から命令チェックを行う対象の組み合わせ命令、すなわち命令チェックレジスタ設定部１０１に命令チェックレジスタ設定命令を送出した次のサイクルに第２のレジスタ４１に格納された組み合わせ命令が、信号線ｌ１０ｂ，ｌ１１ｂ，ｌ１２ｂ，ｌ１３ｂを介して入力される。
【００３５】
各命令比較回路は、第２のレジスタ４１の各フィールド内の命令と命令チェックレジスタ１０２の各フィールド内の命令チェックデータとを比較し、それぞれのフィールドについて一致不一致を判定し、それぞれ１ビットデータとして真偽のチェック結果データを信号線ｌ５０，ｌ５１，ｌ５２，ｌ５３から出力する。
【００３６】
図３は、命令比較回路１０３，１０４，１０５，１０６の詳細構成を示す図である。
それぞれの命令比較回路１０３，１０４，１０５，１０６には、８ビットの信号線ｌ１ｂ、すなわち信号線ｌ１０ｂ，ｌ１１ｂ，ｌ１２ｂ，ｌ１３ｂと、８ビットの信号線ｌ４、すなわち信号線ｌ４０，ｌ４１，ｌ４２，ｌ４３とが接続されている。
【００３７】
信号線はｌ１ｂは、各々１ビットの信号線である信号線ｌ１ｂａ，ｌ１ｂｂ，ｌ１ｂｃ，ｌ１ｂｄ，ｌ１ｂｅ，ｌ１ｂｆ，ｌ１ｂｇ，ｌ１ｂｈから構成され、信号線ｌ１ｂａ〜ｌ１ｂｈは、それぞれＥＸＣＬＵＳＩＶＥ  ＮＯＲ回路１１０，１１１，１１２，１１３，１１４，１１５，１１６，１１７に入力している。
【００３８】
同様に、信号線はｌ４は、各々１ビットの信号線である信号線ｌ４ａ，ｌ４ｂ，ｌ４ｃ，ｌ４ｄ，ｌ４ｅ，ｌ４ｆ，ｌ４ｇ，ｌ４ｈから構成され、信号線ｌ４ａ〜ｌ４ｈは、それぞれＥＸＣＬＵＳＩＶＥ  ＮＯＲ回路１１０，１１１，１１２，１１３，１１４，１１５，１１６，１１７に接続されている。
【００３９】
各ＥＸＣＬＵＳＩＶＥ  ＮＯＲ回路１１０〜１１７からの出力は全てＡＮＤ回路１２０に入力している。したがって、前述したように、信号線ｌ１ｂと信号線ｌ４との入力が一致しているとき、すなわち命令と命令チェックデータが一致しているときのみ、真「１」が出力される。
【００４０】
ＡＮＤ条件検出回路２００には、チェック・条件設定部１００からチェック結果データが信号線ｌ５０，ｌ５１，ｌ５２，ｌ５３を介して、チェック対象フィールド指定データが信号線ｌ６０，ｌ６１，ｌ６２，ｌ６３を介して入力される。
【００４１】
ＡＮＤ条件検出回路２００は、少なくともチェック対象フィールド指定データの指定するフィールドに対応するチェック結果データがすべて真であったとき、すなわち、命令のチェックをしたい対象のフィールドｆ０〜３のうち指定されたフィールドすべての命令がチェックすべき命令と一致する命令であったとき、割込出力レジスタ３００に対して判定ビットとして真「１」を出力し、それ以外のときは偽「０」を出力する。
【００４２】
ＡＮＤ条件検出回路２００において、命令チェックフィールドレジスタ１０７に接続される信号線ｌ６０，ｌ６１，ｌ６２，ｌ６３から分岐した信号線ｌ６０ａ，ｌ６１ａ，ｌ６２ａ，ｌ６３ａがＡＮＤ回路２０１，２０２，２０３，２０４に接続されている。また、同様に各命令比較回路１０３，１０４，１０５，１０６に接続される信号線ｌ５０，ｌ５１，ｌ５２，ｌ５３がＡＮＤ回路２０１，２０２，２０３，２０４に接続されている。
【００４３】
そして、各ＡＮＤ回路２０１〜２０４において、２つの信号のＡＮＤが判定される。
このＡＮＤについての真偽を示すビットは、信号線ｌ７０，ｌ７１，ｌ７２，ｌ７３を介して、ＥＸＣＬＵＳＩＶＥ  ＮＯＲ回路２０５，２０６，２０７，２０８に入力される。
【００４４】
また、ＥＸＣＬＵＳＩＶＥ  ＮＯＲ回路２０５，２０６，２０７，２０８には、命令チェックフィールドレジスタ１０７に接続される信号線ｌ６０，ｌ６１，ｌ６２，ｌ６３から分岐した信号線ｌ６０ｂ，ｌ６１ｂ，ｌ６２ｂ，ｌ６３ｂが接続されており、ＡＮＤ回路２０１〜２０４からの真偽ビットとチェック対象フィールド指定データとのＥＸＣＬＵＳＩＶＥ  ＮＯＲが判定される。そして、ＥＸＣＬＵＳＩＶＥ  ＮＯＲの真偽を示すビットが信号線ｌ８０，ｌ８１，ｌ８２，ｌ８３より出力される。
【００４５】
一方、命令チェックフィールドレジスタ１０７に接続される信号線ｌ６０，ｌ６１，ｌ６２，ｌ６３から分岐した信号線ｌ６０ｃ，ｌ６１ｃ，ｌ６２ｃ，ｌ６３ｃがＯＲ回路２０９に接続されている。ＯＲ回路２０９は、チェック対象フィールド指定データＯＲを取り、チェック対象のフィールドが存在しないときは、偽「０」ビット信号を信号線ｌ９に出力する。
【００４６】
信号線ｌ８０，ｌ８１，ｌ８２，ｌ８３と信号線ｌ９は、割込判定用ＡＮＤ回路２１０に接続されている。
割込判定用ＡＮＤ回路２１０は、各信号線ｌ８０，ｌ８１，ｌ８２，ｌ８３，ｌ９からの入力データに基づき、少なくともチェック対象フィールド指定データの指定するフィールドに対応するチェック結果データがすべて真であるか否かの最終的な判定を行う。
【００４７】
割込判定用ＡＮＤ回路２１０からの判定ビット出力は、上記ＡＮＤ回路２０１〜２０４，ＥＸＣＬＵＳＩＶＥ  ＮＯＲ回路２０５〜２０８及びＯＲ回路２０９の動作により、命令比較回路１０３〜１０６及び命令チェックフィールドレジスタ１０７からの出力に対し、図４に示す真理値表の通りとなる。
【００４８】
割込出力レジスタ３００は、伝送路ｌ１００を介して割込判定用ＡＮＤ回路２１０からの判定ビットを受け取って格納する。
１サイクル後、割込出力レジスタ３００は、割込信号転送路３０１を介して判定ビットを命令実行部１に伝送し、判定ビットが真「１」のとき、割込が成立して、ライトバックステージ６が実行される前に演算処理が中止される。
【００４９】
なお、割込実行手段は、例えばＡＮＤ条件検出回路２００と割込出力レジスタ３００と割込信号転送路とによって構成されている。
次に、以上のように構成された本実施例の並列処理計算機の命令組み合わせチェック装置の動作について説明する。
【００５０】
まず、組み合わせ命令をチェックするために、組み合わせ命令の４番目の命令すなわち第１のレジスタ３１のｆ３内に命令チェックレジスタ設定命令を入力する。
【００５１】
この命令チェックレジスタ設定命令は、第２のレジスタ４１のフィールドｆ３，信号線ｌ１３ｃを介して、命令チェックレジスタ設定部１０１に入力される。命令チェックレジスタ設定命令を受けた命令チェックレジスタ設定部１０１は、８ビット４組，合計３２ビットからなるチェックすべき組み合わせ命令を命令チェックレジスタ１０２に格納する。さらに、命令チェックレジスタ設定部１０１は、フィールドｆ０〜ｆ３の内、どのフィールドについてチェックを行うかの指定を命令チェックフィールドレジスタ１０７に対して行う。このとき、チェックすべき８ビット命令の入力されるべきフィールドは、組み合わせにより決まっており、これらのフィールドに入力される命令チェックのフィールド位置指定は、１〜４命令について、具体的には図４に示す組み合わせが考えられる。
【００５２】
次のサイクルで、チェックされるべき、すなわち実行される組み合わせ命令を格納した第２のレジスタ４１の内容と、命令チェックレジスタ１０２の内容とが命令比較回路１０３〜１０６に入力され、各８ビット命令のチェックが行われる。
【００５３】
そして、この命令チェック結果と、どのフィールドについてチェックを行うかの対象フィールド指定データとがＡＮＤ条件検出回路２００に入力される。
ＡＮＤ条件検出回路２００では、命令チェック結果がチェックを行うべき対象フィールドすべてについて真であったかが判定され、すなわちＡＮＤ条件がとられ、これが真であれば、ライトバックステージ６を中止すべき判定ビットが出力される。
【００５４】
以下、割込出力レジスタ３００より、割込信号転送路３０１を介して判定ビットが命令実行部１に伝送される。
そして、判定ビットが真「１」のとき、割込が成立して、ライトバックステージ６が実行される前に演算処理が中止される。
【００５５】
上述したように、本実施例による並列処理計算機の命令組み合わせチェック装置は、命令比較回路１０３〜１０６によって、命令実行部１で実行される組み合わせ命令と命令チェックデータとを比較して各命令各々の一致不一致を判定し、ＡＮＤ条件検出回路２００によって、命令チェック結果をチェックすべきフィールドのについてＡＮＤ条件を判定して、条件が満たされるとき、命令実行部１に対して割込をかけるようにしたので、実行されている組み合わせ命令の演算結果がライトバックされる前に演算を中止することができる。
【００５６】
したがって、不都合な命令の組み合わせを効率よく検出することができる。
また、不都合でない命令の組み合わせを検出することが少ないので、不必要な演算結果破棄することが少なく、計算の高速性を阻害せずに不都合な命令の組み合わせを検出することができる。
【００５７】
また、命令チェックの組み合わせは、自由に決めることができるので、計算機の制作段階における動作確認、検証を効率よく行うことができる。
なお、本実施例では、命令チェックレジスタ設定命令は、第２のレジスタ４１のフィールドｆ３から信号線ｌ１３ｃを介して、命令チェックレジスタ設定部１０１に入力されるとした。しかし、第２のレジスタ４１の他のフィールドｆ０，ｆ１，ｆ２と命令チェックレジスタ設定部１０１とをつなぐ、信号線ｌ１０ｃ，ｌ１１ｃ，ｌ１２ｃを設け、第２のレジスタ４１の何れのフィールドから命令チェックレジスタ設定命令が出力されたときでも、本実施例に係る命令組み合わせチェックが動作するようにしてもよい。
（第２の実施例）
図５は本発明に係る第２の実施例の並列処理計算機の命令組み合わせチェック装置を示す詳細構成図であり、図２と同一部分には同一符号を付して説明を省略し、ここでは異なる部分についてのみ述べる。
【００５８】
本実施例の装置では、ライトバックステージ６前に割込をかけるか否かの判定が、指定された対象フィールドに対する命令チェック結果のＯＲ条件で行われる。
【００５９】
したがって、第１の実施例におけるＡＮＤ条件検出回路２００に代えて、ＯＲ条件検出回路４００が設けられている。
ＯＲ条件検出回路４００には、チェック・条件設定部１００からチェック結果データが信号線ｌｂ５０，ｌｂ５１，ｌｂ５２，ｌｂ５３を介して、チェック対象フィールド指定データが信号線ｌｂ６０，ｌｂ６１，ｌｂ６２，ｌｂ６３を介して入力される。
【００６０】
ＯＲ条件検出回路４００は、少なくともチェック対象フィールド指定データの指定するフィールドに対応するチェック結果データの何れかが真であったとき、割込出力レジスタ３００に対して判定ビットとして真「１」を出力し、それ以外のときは偽「０」を出力する。
【００６１】
ＯＲ条件検出回路４００において、命令チェックフィールドレジスタ１０７に接続される信号線ｌｂ６０，ｌｂ６１，ｌｂ６２，ｌｂ６３がＡＮＤ回路４０１，４０２，４０３，４０４に接続されている。また、同様に各命令比較回路１０３，１０４，１０５，１０６に接続される信号線ｌｂ５０，ｌｂ５１，ｌｂ５２，ｌｂ５３がＡＮＤ回路４０１，４０２，４０３，４０４に接続されている。
【００６２】
そして、各ＡＮＤ回路４０１〜４０４において、２つの信号のＡＮＤが判定される。
このＡＮＤについての真偽を示すビットは、信号線ｌｂ７０，ｌｂ７１，ｌｂ７２，ｌｂ７３を介して、割込判定用ＯＲ回路４０５に入力される。
【００６３】
割込判定用ＯＲ回路４０５は、ＡＮＤ回路４０１〜４０４からの出力の何れかが「真」であれば、指定された対象フィールドに対応するチェック結果データの何れかが「真」であることになり、ＯＲ条件が成立する。したがって、割込判定用ＯＲ回路４０５は、このときは、割込出力レジスタ３００に判定ビットとして「真」（「１」）を出力し、これ以外のときは、判定ビットとして「偽」（「０」）を出力する。具体的には、判定ビットの出力は、図６に示す真理値表の通りとなる。
【００６４】
なお、割込実行手段は、例えばＯＲ条件検出回路４００と割込出力レジスタ３００と割込信号転送路とによって構成されている。
以上のように構成された本実施例の並列処理計算機の命令組み合わせチェック装置の動作は、上記説明の通り、割込条件の判定については、ＯＲ条件検出回路４００によって命令チェック結果データとチェック対象フィールド指定データとのＯＲ条件に基づいて行われる。
【００６５】
その他、組み合わせ命令のチェック、ライトバックステージ６への割り込み等の動作は第１の実施例の場合と同様である。
このように本実施例によれば、（構成；コンパクトに）したので、〜効果〜できる。
【００６６】
上述したように、本実施例による並列処理計算機の命令組み合わせチェック装置は、第１の実施例と同様な構成の他、ＡＮＤ条件検出回路２００に代えてＯＲ条件検出回路４００を設けて、命令チェック結果をチェックすべきフィールドのについてＯＲ条件を判定して、条件が満たされるとき、命令実行部１に対して割込をかけるようにしたので、第１の実施例と同様の効果が得られる他、ＯＲ条件に基づき、ＡＮＤ条件とは異なるチェック条件で計算機の動作チェックを行うことができる。
（第３の実施例）
図７は本発明に係る第３の実施例の並列処理計算機の命令組み合わせチェック装置を示す詳細構成図であり、図２，図３と同一部分には同一符号を付して説明を省略し、ここでは異なる部分についてのみ述べる。
【００６７】
この並列処理計算機の命令組み合わせチェック装置は、第１実施例におけるＡＮＤ条件検出回路２００と第２実施例におけるＯＲ条件検出回路４００とを組み合わせたものである。
【００６８】
チェック・条件設定部１００ｂには、両条件検出回路２００，４００にそれぞれにチェック対象フィールド指定データを入力するために２つの命令チェックフィールドレジスタ１０７ａ，１０７ｂが設けられている。
【００６９】
ＡＮＤ条件検出回路２００には、命令比較回路１０３〜１０６及び命令チェックフィールドレジスタ１０７ａから命令チェック結果データ及びチェック対象フィールド指定データが入力され、同様にＯＲ条件検出回路４００には、命令比較回路１０３〜１０６及び命令チェックフィールドレジスタ１０７ｂから命令チェック結果データ及びチェック対象フィールド指定データが入力されている。
【００７０】
そして、それぞれの条件検出回路２００，４００において、ＡＮＤ条件とＯＲ条件とに基づく、判定ビットが出力される。さらに、これらのＯＲがＯＲ回路５００において求められて、その結果が割込出力レジスタ３００に入力される。
【００７１】
以上のように構成された本実施例の並列処理計算機の命令組み合わせチェック装置の動作は、割込条件の判定については、ＡＮＤ条件検出回路２００とＯＲ条件検出回路４００とによって、命令チェック結果データとチェック対象フィールド指定データとのＡＮＤ条件とＯＲ条件との双方について行われる。さらに、ＯＲ回路５００にてこれらＯＲ条件が求められ、最終的な判定ビットが割込出力レジスタ３００に入力される。
【００７２】
その他、組み合わせ命令のチェック、ライトバックステージ６への割り込み等の動作は第１の実施例の場合と同様である。
このように本実施例によれば、（構成；コンパクトに）したので、〜効果〜できる。
【００７３】
上述したように、本実施例による並列処理計算機の命令組み合わせチェック装置は、第１，第２の実施例と同様な構成の他、ＡＮＤ条件検出回路２００とＯＲ条件検出回路４００との双方を設けたので、チェック条件の自由度をより広くすることができる。
また、本発明は、その要旨を逸脱しない範囲で種々変形が可能である。
【００７４】
【発明の効果】
以上詳記したように本発明によれば、命令比較回路によって組み合わせ命令の比較チェックをするので、並列して同時に実行される命令が不都合な組み合わせ命令であれば命令実行中の命令実行部に対して割込処理を行う並列処理計算機の命令組み合わせチェック装置を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る第１の実施例の並列処理計算機の命令組み合わせチェック装置を用いた計算処理を説明する全体構成図。
【図２】同実施例における並列処理計算機の命令組み合わせチェック装置を示す詳細構成図。
【図３】命令比較回路を示す詳細構成図。
【図４】ＡＮＤ条件検出回路における真偽値の関係を示す図。
【図５】本発明に係る第２の実施例の並列処理計算機の命令組み合わせチェック装置を示す詳細構成図。
【図６】ＯＲ条件検出回路における真偽値の関係を示す図。
【図７】本発明に係る第３の実施例の並列処理計算機の命令組み合わせチェック装置を示す詳細構成図。
【符号の説明】
１…命令実行部、２…命令供給装置、３…命令フェッチステージ、４…デコードステージ、５…演算ステージ、６…ライトバックステージ、７…命令組み合わせチェック装置、１００，１００ｂ…チェック・条件設定部１００、１０３，１０４，１０５，１０６…命令比較回路、１０７，１０７ａ，１０７ｂ…命令チェックフィールドレジスタ、２００…ＡＮＤ条件検出回路、２１０…割込判定用ＡＮＤ回路、３００…割込出力レジスタ、３０１…割込信号転送路、４００…ＯＲ条件検出回路、４０５…割込判定用ＯＲ回路。
【図１】
0003609473.tif 000002
【図２】
0003609473.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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