(57)【特許請求の範囲】
【請求項１】
半導体基板の一主面から所定の深さにかけて不純物領域を形成する工程、
上記不純物領域が形成された領域の上記半導体基板の一主面から上記所定の深さ未満の位置にピークを有するＧｅ注入層を形成する工程、
上記半導体基板上にＣｏ膜を所定の厚さに積層する工程、
第一の温度下において熱処理を行い上記Ｃｏ膜と上記半導体基板とを反応させ、上記半導体基板の表面から上記Ｇｅ注入層のピーク位置までの深さよりも薄い第一のコバルトシリサイド膜を形成する工程、
上記Ｃｏ膜のうち上記第一のコバルトシリサイド膜形成後、未反応のまま残されたＣｏを除去する工程、
第二の温度下において熱処理を行い上記第一のコバルトシリサイド膜を組成の異なる第二のコバルトシリサイド膜に変化させる工程を含み、
上記第二のコバルトシリサイド膜と上記半導体基板を構成するＳｉとの界面と同じ若しくはそれよりも浅い位置に、上記Ｇｅ注入層の上記ピークが位置し、
上記第二のコバルトシリサイド膜は上記半導体基板と上記不純物領域とのＰＮ接合面から離隔しており、
上記第一のコバルトシリサイド膜はＣｏＳｉ若しくはＣｏ2Ｓｉのいずれか一方、若しくは両方が混合された物質からなり、
上記第二のコバルトシリサイド膜はＣｏＳｉ2からなる、
ことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上のＭＯＳトランジスタのチャネル領域となる領域上にゲート絶縁膜を介してゲート電極を形成する工程、
上記ゲート電極の側断面に絶縁物質からなるサイドウォールを形成する工程、
少なくとも上記半導体基板のＭＯＳトランジスタのソース／ドレイン領域となる一主面及び上記ゲート電極の上面から所定の深さ未満の位置にピークを有するＧｅ注入層を形成する工程、
少なくとも上記ＭＯＳトランジスタの形成領域上にＣｏ膜を所定の厚さに積層する工程、
第一の温度下において熱処理を行い上記Ｃｏ膜と上記ゲート電極及び上記ソース／ドレイン領域となる領域に位置する半導体基板とを反応させ、上記半導体基板の表面から上記Ｇｅ注入層のピーク位置までの深さより薄い膜厚の第一のコバルトシリサイド膜を形成する工程、
上記Ｃｏ膜のうち上記第一のコバルトシリサイド膜形成後、未反応のまま残されたＣｏを除去する工程、
第二の温度下において熱処理を行い上記第一のコバルトシリサイド膜を組成の異なる第二のコバルトシリサイド膜に変化させる工程を含み、
上記第二のコバルトシリサイド膜と上記半導体基板を構成するＳｉとの界面と同じ若しくはそれよりも浅い位置に上記Ｇｅ注入層の上記ピークが位置し、
上記第二のコバルトシリサイド膜は上記半導体基板と上記不純物領域とのＰＮ接合面から離隔しており、
上記第一のコバルトシリサイド膜はＣｏＳｉ若しくはＣｏ2Ｓｉのいずれか一方、若しくは両方が混合された物質からなり、
上記第二のコバルトシリサイド膜はＣｏＳｉ2からなる、
ことを特徴とする半導体装置の製造方法。
【請求項３】
上記半導体基板は、シリコンから構成されており、
Ｇｅ注入層形成のためのＧｅ注入工程の前に、上記半導体基板の表面に対して上記シリコンのエッチングを行い、クリーニングする工程を含む、
ことを特徴とする請求項１、２のいずれか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
この発明はコバルトシリサイドを構成要素として有する半導体装置の製造方法に関し、特にコバルトシリサイドプロセスに関するものである。
【０００２】
【従来の技術】
マイクロプロセッサの様なロジックデバイスは、高集積、高速度動作が要求されてきている。サリサイドプロセスとは、トランジスタのソース／ドレイン領域等の不純物領域（不純物拡散領域または不純物注入領域）及びゲート電極等のポリシリコン層あるいはアモルファスシリコン層を選択的にシリサイド化し抵抗を下げるプロセスであり、写真製版の工程を不要とし、自己整合的に形成できるため、高集積半導体装置に適したプロセスである。
【０００３】
従来、サリサイドに用いられる金属としては、チタンが一般的であったが、クォーターミクロン以下の配線部に用いた場合においては、配線抵抗の増大、ゲート電極とソース／ドレイン領域間の短絡不良の発生、ゲート電極の側断面に付着して形成される絶縁膜からなるサイドウォール上にも金属シリサイドが成長する「オーバーグロース（這い上がり）」によるゲート電極とソース／ドレイン領域間の短絡不良の発生等の問題が生じていた。
【０００４】
近年では、チタンの代わりにコバルトを用いることにより、これらの問題が解決できることが明らかとなり、コバルトを用いたサリサイドプロセスが用いられるようになってきた。
しかし、コバルトを用いた場合には、チタンを用いたサリサイド工程においては問題とならなかった、シリサイド膜とシリコン基板との界面の凹凸が大きくなり、浅い接合に対しては接合リーク電流の不良が発生するという問題が発生した。
【０００５】
次に、従来の技術によるコバルトを用いたサリサイドプロセスについて工程順に説明する。
まず、図５（ａ）に示すように、半導体基板１０１の表面にＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法などによって膜厚５００ｎｍ程度の素子分離絶縁膜１０２を形成し、半導体基板１の表面に対して、例えばＡｓを１０〜１００ｋｅＶ、１Ｅ１４〜１Ｅ１６ｃｍ−２またはＢＦ２を２５〜５０ｋｅＶ、１Ｅ１４〜１Ｅ１６ｃｍ−２の条件で不純物イオン注入等を行うことによって不純物領域１０３を形成する。
【０００６】
次に、図５（ｂ）に示すように、スパッタリング法によって図５（ａ）に示した半導体装置の表面に、膜厚１０〜２０ｎｍとなるようにＣｏ（コバルト）膜１０４を積層する。
【０００７】
その後、図５（ｃ）に示すように、第一の温度、３５０〜５００℃で６０秒間アニールを行うことにより、活性領域の表面に第一のコバルトシリサイド膜１０５を形成する。このとき、第一のコバルトシリサイド膜１０５の膜厚はＣｏ膜１０４の膜厚の２倍程度の膜厚となり、第一のコバルトシリサイド膜１０５の下部には不純物領域１０３が存在する状態となっている。
【０００８】
次に、図５（ｄ）に示すように、薬品、例えば硫酸と過酸化水素水との混合液を用いて未反応のＣｏ膜１０４を溶解させ除去する。
その後、図５（ｅ）に示すように、第二の温度、７００〜９００℃で１０〜６０秒間の熱処理を施し、第一のコバルトシリサイド膜１０５を第二のコバルトシリサイド膜（ＣｏＳｉ２）１０６に変化させる。この第二のコバルトシリサイド膜１０６の膜厚は、Ｃｏ膜１０４の膜厚の３．５倍程度の膜厚となる。
【０００９】
第二のコバルトシリサイド膜１０６を形成した場合、シリコンからなる半導体基板１０１とこの第二のコバルトシリサイド膜１０６との界面が不均一となり、凹凸が大きく、つまり第二のコバルトシリサイド膜１０６の一部が極端に大きな膜厚を持つ状態となった場合、不純物領域１０３と半導体基板１０１とのＰ−Ｎ接合部にまで第二のコバルトシリサイド膜１０６が達する状態となり、この部分において接合リーク電流が大きくなるという問題が生じる。
【００１０】
第二のコバルトシリサイド膜１０６を形成した場合に局部的に膜厚が大きな部分が形成される原因としては、半導体装置に用いるシリコン基板は、（１００）配向基板を用いるが、ＣｏＳｉ２はシリコン基板の（１００）面に比べ（１１１）面との界面エネルギーが低いため、シリコン（１１１）面とＣｏＳｉ２とが接する界面が現れるためであると考えられている。
【００１１】
その他、従来の技術として特開平８−７８３６０号公報にサリサイドプロセスを用いた半導体装置の製造方法の一例が開示されている。この方法によれば、配線を必要とする部分（素子分離絶縁膜上）に、まずＳｉＧｅ膜を選択的にパターニングし、次に、全面にコバルト膜を所定の厚さに積層して熱処理を行うことでＭＯＳ（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのソース／ドレイン領域上及びゲート電極上にサリサイドを形成するとともに素子分離絶縁膜上のＳｉＧｅ膜をパターニングしていた部分には配線として用いることが可能な低抵抗な導電物質を形成することが可能となることが示されている。
【００１２】
しかし、上記のような方法を用いた場合においても、ソース／ドレイン領域上及びゲート電極上に形成するサリサイドはシリコンとコバルトとを熱処理によって反応させて金属シリサイド化するため、図５（ｅ）で示した場合と同様に、形成されたコバルトシリサイドはその膜厚が局部的に大きくなり、不純物領域と半導体基板とのＰ−Ｎ接合にまで達した場合には接合リーク電流が発生する等の問題の解決にはならない。
【００１３】
【発明が解決しようとする課題】
この発明は、コバルトを用いたサリサイドプロセスにおいて、形成したコバルトシリサイドが局部的に大きな膜厚を持つ状態となり、これがＰ−Ｎ接合に達した場合は接合リーク電流が発生するという問題を解決するためになされたものであり、界面形状の平滑なコバルトシリサイド膜を形成することを目的としており、良好なデバイス特性を持つ半導体装置の製造方法を目的としているものである。
【００１８】
【課題を解決するための手段】
この発明による半導体装置の製造方法は、半導体基板の一主面から所定の深さにかけて不純物領域を形成する工程、上記不純物領域が形成された領域の上記半導体基板の一主面から上記所定の深さ未満の位置にピークを有するＧｅ注入層を形成する工程、上記半導体基板上にＣｏ膜を所定の厚さに積層する工程、第一の温度下において熱処理を行い上記Ｃｏ膜と上記半導体基板とを反応させ、上記半導体基板の表面から上記Ｇｅ注入層のピーク位置までの深さよりも薄い第一のコバルトシリサイド膜を形成する工程、上記Ｃｏ膜のうち上記第一のコバルトシリサイド膜形成後、未反応のまま残されたＣｏを除去する工程、第二の温度下において熱処理を行い上記第一のコバルトシリサイド膜を組成の異なる第二のコバルトシリサイド膜に変化させる工程を含むものであり、上記第二のコバルトシリサイド膜と上記半導体基板を構成するＳｉとの界面と同じか若しくはそれより浅い位置に上記Ｇｅ注入層の上記ピークが位置し、上記第二のコバルトシリサイド膜は上記半導体基板と上記不純物領域とのＰＮ接合面から離隔しており、上記第一のコバルトシリサイド膜はＣｏＳｉ若しくはＣｏ2Ｓｉのいずれか一方、若しくは両方が混合された物質からなり、上記第二のコバルトシリサイド膜はＣｏＳｉ2からなる、ことを特徴とするものである。
【００２０】
また、この発明による半導体装置の製造方法は、半導体基板上のＭＯＳトランジスタのチャネル領域となる領域上にゲート絶縁膜を介してゲート電極を形成する工程、上記ゲート電極の側断面に絶縁物質からなるサイドウォールを形成する工程、少なくとも上記半導体基板のＭＯＳトランジスタのソース／ドレイン領域となる一主面及び上記ゲート電極の上面から所定の深さ未満の位置にピークを有するＧｅ注入層を形成する工程、少なくとも上記ＭＯＳトランジスタの形成領域上にＣｏ膜を所定の厚さに積層する工程、第一の温度下において熱処理を行い上記Ｃｏ膜と上記導電配線及び上記ソース／ドレイン領域となる領域に位置する半導体基板とを反応させ、上記半導体基板の表面から上記Ｇｅ注入層のピーク位置間での深さより薄い膜厚の第一のコバルトシリサイド膜を形成する工程、上記Ｃｏ膜のうち上記第一のコバルトシリサイド膜形成後、未反応のまま残されたＣｏを除去する工程、第二の温度下において熱処理を行い上記第一のコバルトシリサイド膜を組成の異なる第二のコバルトシリサイド膜に変化させる工程を含むものであり、上記第二のコバルトシリサイド膜と上記半導体基板を構成するＳｉとの界面と同じ若しくはそれより浅い位置に上記Ｇｅ注入層の上記ピークが位置し、上記第二のコバルトシリサイド膜は上記半導体基板と上記不純物領域とのＰＮ接合面から離隔しており、上記第一のコバルトシリサイド膜はＣｏＳｉ若しくはＣｏ2Ｓｉのいずれか一方、若しくは両方が混合された物質からなり、上記第二のコバルトシリサイド膜はＣｏＳｉ2からなる、ことを特徴とするものである。
【００２２】
また、このＧｅ注入層を形成する工程を含む半導体装置の製造方法においては、上記半導体基板は、シリコンから構成されており、Ｇｅ注入層形成のためのＧｅ注入工程の前に、半導体基板の表面に対して上記シリコンのエッチングを行い、クリーニングする工程を含むものとする。
【００２５】
【発明の実施の形態】
実施の形態１．
次に、この発明の実施の形態１である半導体基板の表面に形成するコバルトサリサイドが、半導体基板との界面において平滑な形状となり、接合リーク電流が発生しないような半導体装置の製造方法について説明する。
【００２６】
図１（ａ）はこの発明の実施の形態１によって半導体装置の一活性領域にコバルトシリサイド膜を形成した場合の断面図を示す。
図において１は単結晶シリコンからなる半導体基板、２はＬＯＣＯＳ分離方法によって形成されたシリコン酸化膜からなる素子分離絶縁膜、３は半導体基板１の表面の活性領域となる領域に不純物イオン注入又は拡散によって形成された不純物領域、４は不純物領域３内に不純物Ｇｅの注入を行うことによって形成されたＧｅ注入層、５は不純物領域の表面に形成されたコバルトシリサイド膜であり、半導体基板１との接合面は平滑な状態となっている。
【００２７】
図１（ａ）に示した断面構造の形成方法について工程順に説明する。
まず、図１（ｂ）に示すように半導体基板１に対して選択的に酸化を行い（ＬＯＣＯＳ酸化）、膜厚５００ｎｍ程度のシリコン酸化膜からなる素子分離絶縁膜２を形成する。次にイオン注入法、例えばＡｓを数十ｋｅＶ、１Ｅ１４〜１Ｅ１６ｃｍ−２の条件下において注入し、熱処理を施すことで不純物領域３を形成する。
【００２８】
次に、半導体基板１の表面をＣＦ４、Ｃ２Ｆ６の炭化フッ素と酸素とを含むガスのプラズマで最表面のシリコンを除去し、クリーニングを行う。半導体基板１の最表面のＳｉ層は酸素や炭素により汚染される場合が多く、Ｇｅイオン注入により酸素や炭素がＳｉ内部に入るとＣｏのシリサイド化反応時にＣｏＳｉ２中にこれら汚染物に取り込まれＣｏＳｉ２膜の抵抗が上昇する場合があるが、最表面のＳｉを除去することによりこの問題を解決することができる。
【００２９】
その後、イオン注入法により、Ｇｅを例えば数十ｋｅＶ、１Ｅ１５〜１Ｅ１７ｃｍ−２の条件で注入することでＧｅ注入層４を形成する。
この段階において形成するＧｅ注入層４は、後に形成する最初のコバルトシリサイド層よりも深い位置にピークがあり、かつそのピークは最終的に形成するコバルトシリサイド層５と半導体基板１を構成するＳｉとの界面と略同一、若しくはそれよりも浅く位置するように調整を行い形成する。
【００３０】
次に、図１（ｃ）に示すように、ＨＦ水溶液やＨＦ蒸気による処理またはスパッタエッチング処理を行うことで半導体基板１の表面の自然酸化等によって形成されたシリコン酸化膜を除去した後、スパッタリング法若しくはＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法によってＣｏ膜６を５〜１５ｎｍの膜厚となるように形成する。
【００３１】
その後、図１（ｄ）に示すように、第一の温度、３５０〜５５０℃の温度で６０秒間程度の熱処理を行い、不純物領域において、半導体基板１のシリコンとＣｏ膜６とを反応させ、（第一）コバルトシリサイド膜５ａを形成する。この時形成される（第一）コバルトシリサイド膜５ａはＣｏＳｉまたはＣｏ２Ｓｉのいずれか一方、若しくは両方からなる物質によって構成され、その膜厚はさきに積層されたＣｏ膜６の膜厚の２倍程度となっている。
また、Ｇｅ注入層のピーク位置が（第一）コバルトシリサイド５ａと半導体基板１のＳｉとの界面より深くなるよう、Ｇｅ注入エネルギーとＣｏ膜の膜厚とを調整しておく。
【００３２】
次に、図１（ｅ）に示すように、上記の第一の温度での熱処理後においても未反応な状態で残るＣｏ膜６を薬品、例えば硫酸と過酸化水素水との混合液を用いることによって溶解させ除去する。
その後、第二の温度、７００〜９００℃の温度で例えば１０〜６０秒間程度の熱処理を施し、最終的に形成する（第二）コバルトシリサイド膜５を得る。
【００３３】
最終的に形成される（第二）コバルトシリサイド膜５はＣｏＳｉ２により形成されており、その膜厚はさきに積層されるＣｏ膜６の膜厚の３．５倍程度となっている。この第二の温度での熱処理工程において、Ｃｏ膜６はＧｅよりもＳｉと選択的に反応するため、Ｇｅ注入層では相対的にシリサイド反応速度が遅くなる。
【００３４】
ここで、Ｇｅ注入層４の形成位置（深さ）は最終的に形成する（第二）コバルトシリサイド膜５の膜厚程度に設定してあるため、この（第二）コバルトシリサイド膜５はＧｅ注入層４の深さ程度になると反応速度が遅くなり、ほぼＧｅ注入層４のＧｅ不純物濃度のピーク近傍、若しくはピークからＧｅ注入層の底面の間の深さにまでコバルトシリサイド化反応が進んで反応が止まり、決定された膜厚に揃う。つまり、膜厚が不均一になるのを防止する効果があり、（第二）コバルトシリサイド膜５とＧｅ注入層４が形成されたＳｉ界面は平坦となり、（第二）コバルトシリサイド膜５は全体として、半導体基板１の表面に平滑な状態に形成される。
従って、図１（ａ）に示されたＧｅ注入層４は、図１（ｂ）において形成された段階のものよりも、より狭い範囲を示すものであり、（第二）コバルトシリサイド膜５を形成する際のコバルトシリサイド化反応がＧｅ不純物ピークの位置よりも深く、Ｇｅ注入層４の下面よりも浅い位置にまで及んでいる場合には、最終的に形成されるＧｅ注入層４はコバルトシリサイド化反応が及んでいない部分のみを指すものとして図中には記載されている。
【００３５】
以上の工程によって平滑な接合を持つ（第二）コバルトシリサイド膜５の形成が可能となり、図１（ａ）に示すような構造の半導体装置が得られる。半導体基板上にはＭＯＳトランジスタ等が作り込まれるが、本発明においては不純物領域上に形成される（第二）コバルトシリサイド膜５が、接合面を平滑に形成できるという点が特徴であるためその説明については省略する。
【００３６】
上記のようなサリサイドプロセスにおいて、Ｇｅ注入層４は第一回目の熱処理によって形成される（第一）コバルトシリサイド膜５ａの形成位置よりも深い位置にそのピークが形成されるように調整して形成されるため、半導体基板１のシリコンに接するＣｏ膜６はほぼ全てがシリサイド化される。つまり、Ｇｅ注入層４は（第一）コバルトシリサイド膜５ａを形成する際には、このシリサイド反応に対して何の影響も与えない。従って（第一）コバルトシリサイド膜５ａの膜厚は最初に積層されるＣｏ膜６の膜厚により制御性良く決定されるものである。
また、（第二）コバルトシリサイド膜５は（第一）コバルトシリサイド膜５ａより厚く、上記の用にＧｅ注入層のピーク位置を設定できる。
【００３７】
以上、示したように、この発明によれば、最終的に得られる（第二）コバルトシリサイド膜５（ＣｏＳｉ２）と半導体基板１を構成するシリコンとの界面が平滑な膜を制御性良く形成することが可能であり、その結果接合リーク電流が増大するのを抑制しながら所望の膜厚のコバルトシリサイド膜を得ることが可能となる。従って浅い接合上にコバルトシリサイド膜を形成する場合でも本発明によれば均一な膜厚のコバルトシリサイド膜を形成することが可能であり、高集積化された半導体装置の形成も可能になるという効果がある。
【００３８】
また、図１（ａ）に示すように、Ｇｅ注入層４のピークは（第二）コバルトシリサイド膜５と半導体基板１（不純物拡散領域３）との界面との略同一若しくはより浅く位置し、（第二）コバルトシリサイド膜５形成時のシリサイド反応時にＳｉと選択的に反応するため、Ｇｅはこの反応時に取り残されるように半導体基板１との界面に偏析し、その結果、Ｇｅ濃度の大きなＳｉＧｅ合金が形成される。ＧｅはバンドギャップがＳｉに比べて狭いため、ＳｉＧｅ合金層はＳｉに比べＧｅ濃度が大きくなるほど界面でのバンドギャップが狭くなり、その結果ＣｏＳｉ２層とＳｉとのバリアも低くなりコンタクト抵抗が減少するという特徴もある。コンタクト抵抗が低減するとトランジスタのドレイン電流が増大し駆動能力が向上し、半導体装置の動作速度の高速化も可能となる。
【００３９】
なお、半導体基板１上にＭＯＳＦＥＴ（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）が形成されており、ＭＯＳＦＥＴのソース／ドレイン領域にコバルトシリサイドを形成する場合に適応できることは言うまでもない。
また、上記の説明においては半導体基板１は単結晶シリコンからなるものであると説明したが、例えばＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板を用いた場合にも同様に平滑な接合面を形成する（第二）コバルトシリサイド膜５を形成することが可能であり、同様の効果を有する半導体装置を形成することが可能である。
【００４０】
また、この実施の形態１においては、不純物領域３は半導体基板１に直接形成された状態として記載したが、不純物領域３の導電型とは逆の導電型のウェルを半導体基板１内に形成しておき、そのウェル内に不純物領域３を形成するということが常識的に考えられるのは言うまでもない。
【００４１】
実施の形態２．
次に、この発明の実施の形態２について説明する。上述の実施の形態１においては、そのサリサイドプロセスにおいてＧｅ注入層４をＧｅを半導体基板１内に注入することで形成したが、この実施の形態では、半導体基板１の表面上にＧｅ膜８を積層するという点に相違がある。
最終的に得ようとする半導体装置のサリサイドプロセス終了時における断面図は図２（ａ）に示す通りであり、半導体基板１の一主面上にコバルトシリサイド膜７がＧｅ膜８を介して積層された構造となっている。
【００４２】
次に、この発明によるサリサイドプロセスについて工程順に説明する。
まず、実施の形態１において示した場合と同様に、半導体基板１の表面の所定の領域上に素子分離絶縁膜２を所定の厚さ、例えば５００ｎｍ程度の膜厚となるように形成し、不純物イオン注入法などにより不純物領域３を形成する。
【００４３】
その後、図２（ｂ）に示すように、例えば原材料をＧｅＨ４とし、温度５００〜６００℃、圧力０．１〜１Ｔｏｒｒの条件下において熱ＣＶＤ法により、半導体基板１上に選択的にＧｅ膜８を１０〜１５ｎｍの膜厚となるように積層する。
その後、ＳｉＨ４を原材料とし、同様の熱ＣＶＤ法によってＳｉ膜９を形成する。Ｓｉ膜９の膜厚は実施の形態１の図１（ｄ）の（第一）コバルトシリサイド膜５ａの膜厚よりも大きく、図１（ａ）の（第二）コバルトシリサイド膜５の膜厚とほぼ同じ若しくはそれ以下の厚さとなるように調整する。
【００４４】
次に、実施の形態１において示した図１（ｃ）〜（ｅ）の処理を同様に行い、最終的に第二の温度での熱処理を終えた段階で、図２（ａ）に示すような状態となり、半導体基板１の一主面上に積層されたＧｅ膜８の上層にコバルトシリサイド膜（ＣｏＳｉ２）７が所定の膜厚に積層された状態となる。
【００４５】
この実施の形態２において、Ｇｅ膜８は実施の形態１のＧｅ注入層４と同様の働きをし、コバルトシリサイド膜７を形成するための熱処理時に、コバルトがＳｉ膜９を消費し、シリサイド反応し、Ｓｉ膜９を全て消費するとＳｉ膜９の底面のＧｅ膜８、及びその近傍においては抑制され、結果的にコバルトシリサイド膜７はＧｅ膜８の形成位置よりも浅い位置に配置され、その底面は平滑な状態として形成される。
【００４６】
この実施の形態によれば、半導体基板１上にＧｅ膜８、Ｓｉ膜９を積層するため、最終的にコバルトシリサイド膜７を形成した場合においても、半導体基板１の表面のＳｉの消費を抑制することが可能であり、その結果さらに浅い接合を有する半導体装置でも、接合を破壊することが無い等の効果がある。
【００４７】
なお、Ｇｅ膜８として純粋なＧｅを用いる代わりに、ＧｅＨ４とＳｉＨ４とを原材料とする熱ＣＶＤ法により、ＧｅＳｉ合金を形成しても同様の効果を得ることが可能である。
また、Ｃｏ膜を形成する前にＳｉ膜９を形成し、この２つの膜形成を真空連続で行うことで、自然酸化膜等の形成防止を行うことも有効である。
【００４８】
実施の形態３．
次に、この発明の実施の形態１のコバルトシリサイドプロセスを用いてＭＯＳトランジスタを形成する場合について、その製造方法を工程順に説明する。
最終的に得る構造は図３（ａ）に示すようなＭＯＳトランジスタであり、図において、符号１０はゲート絶縁膜、１１はゲート電極、１３はゲート電極１１の側断面に付着して形成されたサイドウォール、１５は低濃度不純物領域１２と高濃度不純物領域１４からなるソース／ドレイン領域、１６はゲート電極１１及びソース／ドレイン領域１５内にイオン注入によって形成されたＧｅ注入層、１８はゲート電極１１及びソース／ドレイン領域１５の表面に形成されたコバルトシリサイド膜をそれぞれ示している。
【００４９】
このように形成された半導体装置においては、ソース／ドレイン領域上及びゲート電極の表面にはコバルトシリサイド膜ＣｏＳｉ２膜が積層された状態となっており、そのコバルトシリサイド膜の底面は平滑で、ソース／ドレイン領域上のコバルトシリサイド膜については、ソース／ドレイン領域とバルクシリコン（若しくはソース／ドレイン領域がウェル上に形成されている場合はウェル）との境界にコバルトシリサイド膜が接していない状態となっていなる特徴を持っている。
【００５０】
次に、上記のような半導体装置の製造方法について説明する。ここではサリサイド構造のＮＭＯＳトランジスタを例に挙げ、その製造方法について説明する。まず、図３（ｂ）に示すように、半導体基板１の所定の領域に対して選択的にＬＯＣＯＳ酸化を行うことによって素子分離絶縁膜２を形成する。
その後、図３（ｃ）に示すように、露出された半導体基板１の表面を熱酸化するなどしてゲート絶縁膜となるシリコン酸化膜１０ａを５〜１０ｎｍ程度の厚さとなるように形成する。
【００５１】
その後、図３（ｄ）に示すように、ＣＶＤ法若しくはスパッタリング法によって例えば２００〜５００ｎｍ程度の膜厚のポリシリコン膜１１ａを積層する。
次に、図３（ｅ）に示すように、ゲート電極を形成しようとする領域上に、ゲート長方向の寸法が０．１〜０．５μｍ程度のレジストパターンを形成し、これをマスクとしてポリシリコン膜１１ａを異方性エッチングして所定の寸法のゲート電極１１を得る。
【００５２】
さらに、少なくともソース／ドレイン領域を形成しようとする領域、つまりゲート電極１１を挟んだ領域に対し、例えば不純物Ａｓ（ヒ素）を注入し半導体基板１の表面上に選択的に低濃度不純物領域１２を形成する。
【００５３】
その後、図３（ｆ）に示すように、ゲート電極１１の側断面に絶縁膜からなるサイドウォール１３を形成する。さらに不純物としてＡｓを注入することで高濃度不純物領域１４を形成する。この段階において低濃度不純物領域１２及び高濃度不純物領域１４からなるソース／ドレイン領域１５が形成できる。
【００５４】
なお、ここでは、一例として低濃度不純物領域１２と高濃度不純物領域１４との形成深さを同程度としているが、低濃度不純物領域１２をより浅く形成することも可能である。
【００５５】
次に、図３（ｇ）に示すように、イオン注入法により、Ｇｅを例えば数十ｋｅＶ、１Ｅ１５〜１Ｅ１７ｃｍ−２の条件で注入することで、ソース／ドレイン領域１５及びゲート電極１１のそれぞれの上面から底面までの間の位置にＧｅ注入層１６を形成する。このＧｅ注入層１６はゲート電極１１及びソース／ドレイン領域１５の表面から所定の深さの位置に形成され、後に形成するコバルトシリサイド膜１８ａの形成を妨げない位置に配置する。
【００５６】
次に、図３（ｈ）に示すように、スパッタリング若しくはＣＶＤ法によってＣｏ膜１７を５〜１５ｎｍの膜厚となるように半導体装置の全面に積層する。
【００５７】
その後、図３（ｉ）に示すように、第一の温度、３５０〜５５０℃の温度で例えば６０秒間熱処理を行い、活性領域において、半導体基板１のシリコンとＣｏ膜１７とを反応させ、（第一）コバルトシリサイド膜１８ａを形成する。このコバルトシリサイド膜１８ａはＣｏＳｉまたはＣｏ２Ｓｉにより形成されており、ここで形成されるコバルトシリサイド膜１８ａの膜厚は、さきに積層されたＣｏ膜１７の膜厚の２倍程度となり、その組成はＣｏＳｉ若しくはＣｏ２Ｓｉ、またはそれらの混合物質となっている。
【００５８】
次に、図３（ｊ）に示すように、上記の第一の温度での熱処理後においても未反応な状態で残るＣｏ膜１７を、例えば硫酸と過酸化水素水の混合液からなる薬品を用いて、５０〜１００℃の温度において溶解させることにより除去する。
【００５９】
その後、第二の温度、７００〜９００℃の温度で１０〜６０秒間程度の熱処理を施し、最終的な組成がＣｏＳｉ２となる（第二）コバルトシリサイド膜１８を形成する。
なお、ＭＯＳトランジスタのソース／ドレイン領域と上層配線とを電気的に接続するコンタクトの形成についてはここでは説明を省略する。
【００６０】
このように、実施の形態１において示したコバルトシリサイド膜を形成するサリサイドプロセスをＭＯＳトランジスタの形成に用いることが可能である。この場合も、実施の形態１の場合と同様に、最終的に得られるコバルトシリサイド膜５（ＣｏＳｉ２）と半導体基板１を構成するシリコンとの界面が平滑な膜を制御性良く形成することが可能であり、その結果、接合リーク電流が増大するのを抑制つつ所望の膜厚のコバルトシリサイド膜を得ることが可能となる。
【００６１】
従って、浅い接合上にコバルトシリサイド膜を形成する場合でも、本発明を用いることで均一な膜厚のコバルトシリサイド膜を形成することが可能であり、高集積化された半導体装置の形成も可能になるという効果がある。
また、ＭＯＳトランジスタの形成に限らず、他の素子の形成に用いることが可能であることは言うまでもない。
【００６２】
また、図３（ａ）に示すように、実施の形態１と同様に、コバルトシリサイド膜１８と半導体基板１との界面にＧｅが偏析した状態となるため、部分的にＧｅ濃度の大きなＳｉＧｅ合金が形成される。ＧｅはバンドギャップがＳｉに比べて狭いため、ＳｉＧｅ合金層はＳｉに比べＧｅ濃度が大きくなるほど界面でのバンドギャップが狭くなり、その結果ＣｏＳｉ２層とＳｉとのバリアも低くなりコンタクト抵抗が減少するという特徴もある。コンタクト抵抗が低減するとトランジスタのドレイン電流が増大し駆動能力が向上し、半導体装置の動作速度の高速化も可能となるという効果がある。
【００６３】
実施の形態４．
次に、既に説明した発明の実施の形態２のコバルトシリサイドプロセスを用いてＭＯＳトランジスタを形成する方法を、この実施の形態４において説明する。最終的に形成するＭＯＳトランジスタの構成は図４（ａ）に示すような構造であり、図４（ａ）において、１９はソース／ドレイン領域１５及びゲート電極１１上に積層されたＧｅ膜であり、このＧｅ膜１９上にコバルトシリサイド（ＣｏＳｉ２）膜１８が形成されている。
【００６４】
次に、図４（ａ）に示す半導体装置の製造方法について説明する。
まず、実施の形態３において示した製造方法に従って図３（ｂ）〜図３（ｅ）までの処理を行い、ゲート電極１１及びソース／ドレイン領域１５を形成する。
【００６５】
その後、図４（ｂ）に示すように、露出したソース／ドレイン領域１５の表面及びゲート電極１１の表面に選択的にＧｅ層１９を１０〜１５ｎｍの厚さとなるように形成する。このＧｅ膜１９は露出したシリコン基板（半導体基板１）表面及びポリシリコン（ゲート電極１１）の表面のみに選択的に形成するものであり、温度５００〜６００℃、圧力０．１〜１ｔｏｒｒ、ＧｅＨ４流量５０〜１００ｓｃｃｍの条件下において形成することが可能である。この場合、Ｇｅ膜１９の成長速度は下地に依存しているため、シリコン酸化膜からなるサイドウォール１３及び素子分離絶縁膜２上には積層されず、ゲート電極１１上及びソース／ドレイン領域１５の表面のみに選択的に形成される。
【００６６】
次に、図４（ｃ）に示すように、選択的にＧｅ膜１９上にＳｉ膜２０を膜厚１０〜３０ｎｍ程度となるように積層する。このＳｉ膜２０は、温度５００〜６００℃、圧力０．１〜１ｔｏｒｒ、ＳｉＨ４流量５０〜１００ｓｃｃｍの条件下において形成することが可能である。この場合においても、Ｓｉ膜２０の成長速度は下地に依存しているため、シリコン酸化膜からなるサイドウォール１３及び素子分離絶縁膜２上には積層されず、Ｇｅ膜１９の表面のみに選択的に積層される。
【００６７】
その後、図４（ｄ）に示すように、ＣＶＤ法若しくはスパッタリング法によって半導体装置の全面に５〜１５ｎｍ程度の厚さにＣｏ膜１７を積層する。
次に、図４（ｅ）に示すように、３５０〜５００℃の温度下において１分間程度の熱処理を行い、Ｃｏ膜１７とＳｉ膜２０とを反応させ、ＣｏＳｉ若しくはＣｏ２Ｓｉ、又はそれらの混合物質からなるコバルトシリサイド膜１８ａを形成する。サイドウォール１３上及び素子分離絶縁膜２上に積層されたＣｏ膜１７についてはこの熱処理によってシリサイド化されないため、未反応の状態のＣｏ膜１７として残される。
【００６８】
次に、図４（ｆ）に示すように、未反応のＣｏ膜１７を、例えば硫酸と過酸化水素水の混合液からなる薬品を用いて、５０〜１００℃の温度において溶解させ、除去する。
【００６９】
その後、第二の温度、７００〜９００℃の温度で１０〜６０秒間程度の熱処理を施すことで、コバルトシリサイド膜１８ａとその下層に位置する未反応のＳｉ膜１９とを反応させることで、図４（ａ）に示した、組成がＣｏＳｉ２であるコバルトシリサイド膜１８を得る。
なお、ＭＯＳトランジスタのソース／ドレイン領域と上層に形成される配線とを電気的に接続するコンタクトの形成についてはここでは説明を省略する。
【００７０】
上記のような工程を経ることで、実施の形態２において示したコバルトシリサイド工程をＭＯＳトランジスタの形成に応用することが可能となる。また、ＭＯＳトランジスタの形成に限らず、この発明のコバルトシリサイド工程を他の素子の形成に用いることが可能であることは言うまでもない。
【００７１】
この実施の形態において、Ｇｅ膜１９は、例えば実施の形態１のＧｅ注入層４と同様の働きをし、コバルトシリサイド膜７を形成するための熱処理時に、シリサイド反応がＳｉ膜９の底面のＧｅ膜８、及びその近傍においては抑制され、その底面は平滑な形状に形成される。
【００７２】
また、実施の形態３において示したように、ＧｅはバンドギャップがＳｉに比べて狭いため、ＳｉＧｅ合金層はＳｉに比べＧｅ濃度が大きくなるほど界面でのバンドギャップが狭くなり、その結果ＣｏＳｉ２層とＳｉとのバリアも低くなりコンタクト抵抗が減少するという特徴もある。コンタクト抵抗が低減するとトランジスタのドレイン電流が増大し駆動能力が向上し、半導体装置の動作速度の高速化も可能となるという効果がある。
【００７３】
さらに、この実施の形態によれば、半導体基板１上にＧｅ膜１９、Ｓｉ膜２０を積層するため、最終的にコバルトシリサイド膜１８を形成した場合においても、半導体基板１の表面のＳｉの消費を抑制することが可能であり、その結果さらに浅い接合を有する半導体装置でも、接合を破壊することが無い等の効果がある。
【００７４】
なお、実施の形態２において示した場合と同様に、この実施の形態４においてもＧｅ膜１９として純粋なＧｅを用いる代わりに、ＧｅＨ４とＳｉＨ４とを原材料とする熱ＣＶＤ法により、ＧｅＳｉ合金を形成しても同様の効果を得ることが可能である。
また、Ｃｏ膜を形成する前にＳｉ膜２０を形成することで、自然酸化膜等の除去を行うことも有効である。
【００７９】
【発明の効果】
この発明の半導体装置の製造方法によれば、最終的に得られるコバルトシリサイド膜（ＣｏＳｉ2）と半導体基板を構成するシリコンとの界面が平滑な膜を制御性良く形成することが可能であり、その結果、接合リーク電流の発生を抑制しながら所望の膜厚のコバルトシリサイド膜を得ることが可能となる。従って浅い接合上にコバルトシリサイド膜を形成する場合でも本発明によれば均一な膜厚のコバルトシリサイド膜を形成することが可能であり、高集積化された半導体装置の形成も可能になるという効果がある。
さらに、この発明の製造方法によれば、第一のコバルトシリサイド膜はＣｏＳｉ若しくはＣｏ2Ｓｉのいずれか一方、若しくは両方が混合された物質からなり、第二のコバルトシリサイド膜はＣｏＳｉ2からなるものとすることによって、最終的に膜厚制御性が良く、平滑で低抵抗なコバルトシリサイド膜を得ることが可能になる。
【００８１】
さらに、この発明の製造方法によれば、Ｇｅ注入層はコバルトシリサイド膜と半導体基板（ソース／ドレイン領域）との界面と同一またはそれより浅い位置にピークを有し、コバルトシリサイド膜形成時にこのコバルトシリサイド膜と半導体基板との界面にＧｅが偏析するため、Ｇｅ濃度の大きなＳｉＧｅ合金が形成される。ＧｅはバンドギャップがＳｉに比べて狭いため、ＳｉＧｅ合金層はＳｉに比べＧｅ濃度が大きくなるほど界面でのバンドギャップが狭くなり、その結果ＣｏＳｉ2層とＳｉとのバリアも低くなりコンタクト抵抗が減少するという特徴もある。コンタクト抵抗が低減するとトランジスタのドレイン電流が増大し駆動能力が向上し、半導体装置の動作速度の高速化が可能な半導体装置を形成することが可能になるという効果がある。
さらに、この発明の製造方法によれば、第一のコバルトシリサイド膜はＣｏＳｉ若しくはＣｏ2Ｓｉのいずれか一方、若しくは両方が混合された物質からなり、第二のコバルトシリサイド膜はＣｏＳｉ2からなるものとすることによって、最終的に膜厚制御性が良く、平滑で低抵抗なコバルトシリサイド膜を得ることが可能になる。
【００８３】
さらに、この発明の製造方法によれば、半導体基板の表面のシリコンを除去し、クリーニングを行ことによって、半導体基板の最表面の酸素や炭素を除去し、不純物Ｇｅの注入により酸素や炭素がＳｉ内部に入り込むという現象を抑制できるという効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置及びその製造方法を示す図である。
【図２】この発明の実施の形態２による半導体装置の製造方法を示す図である。
【図３】この発明の実施の形態３による半導体装置及びその製造方法を示す図である。
【図４】この発明の実施の形態４による半導体装置及びその製造方法を示す図である。
【図５】従来の技術による半導体装置の製造方法を示す図である。
【符号の説明】
１．半導体基板
２．素子分離絶縁膜
３．不純物領域
４、１６．Ｇｅ注入層
５、５ａ、７、１８、１８ａ．コバルトシリサイド膜
６、１７．Ｃｏ膜
８、１９．Ｇｅ層
９、２０．Ｓｉ層
１０．ゲート酸化膜
１１．ゲート電極
１２．低濃度不純物領域
１３．サイドウォール
１４．高濃度不純物領域
１５．ソース／ドレイン領域
１０ａ．シリコン酸化膜
１１ａ．ポリシリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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