(57)【特許請求の範囲】
【請求項１】
電源電圧を少なくとも二つ以上のレベルに昇圧可能で、昇圧制御信号の入力に応じて、複数の昇圧レベルの内一つのレベルの昇圧電圧を選択して昇圧対象に供給する電圧発生手段と、
外部から入力される制御信号を受けて、上記電圧発生手段が選択すべき昇圧レベルを指示する上記昇圧制御信号を上記電圧発生手段に出力する制御手段とを有し、
上記電圧発生手段は、上記電源電圧が供給される電源端子と上記昇圧電圧の出力端子との間に接続され、昇圧電圧の出力期間中に上記電源電圧に応じたレベルに保持され、それ以外に基準電位に保持されている第１の昇圧制御信号に応じて、上記昇圧電圧の出力期間中に非導通となる第１のスイッチング素子と、
上記第１の昇圧制御信号が入力される入力端子に一方の電極が接続され、他方の端子が上記出力端子に接続されている第１のキャパシタとを含む第１の昇圧部と、
上記昇圧電圧の出力端子と昇圧ノードとの間に接続され、要求される昇圧電圧のレベルを指示する第２の昇圧制御信号及び上記第１の昇圧制御信号に応じて、上記昇圧電圧の出力期間中に導通または遮断する第２のスイッチング素子と、
上記第１の昇圧制御信号に応じた信号が入力される入力端子に一方の電極が接続され、他方の電極が上記昇圧ノードに接続されている第２のキャパシタとを含む第２の昇圧部を少なくとも一つ有する
昇圧回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、たとえば、メモリ装置に昇圧電圧を供給する昇圧回路に関するものである。
【０００２】
【従来の技術】
従来、キャパシタをメモリセルに用いた半導体記憶装置、たとえば、ＤＲＡＭにおいては、メモリアクセス時に、メモリセルからビット線あるいはビット線からメモリセルに無駄なく電荷を転送するために、メモリセルとビット線とを接続するアクセストランジスタのゲート電極に電源電圧ＶＣＣより少くなくともアクセストランジスタのしきい値電圧Ｖｔｈ分高く設定された電圧、いわゆる電源電圧ＶＣＣ＋αの電圧がアクセストランジスタのゲート電極が接続されたワード線に印加される。
【０００３】
これは、メモリセルとビット線とを接続するアクセストランジスタがレイアウト的、能力的にｎチャネルＭＯＳトランジスタ（以下ｎＭＯＳトランジスタという）により構成されることが多く、メモリセルからビット線あるいはビット線からメモリセルへの電荷を転送する場合にｎＭＯＳトランジスタのソース拡散層とドレイン拡散層間の電圧降下を避けるためであり、昇圧電圧が電源電圧ＶＣＣに対して十分高く設定されていれば、この電圧降下による影響を回避できるからである。
【０００４】
【発明が解決しようとする課題】
ところで、近年プロセスの微細化加工技術の進歩に伴い、アクセストランジスタのゲート絶縁膜の薄膜化が進み、これによりアクセストランジスタの耐圧レベルが低下し、ゲート絶縁膜に過度なストレスがかかり、トランジスタの信頼性上に好ましくない。特に電源電圧ＶＣＣを広範囲にわたって用いる場合には低電圧動作時の動作マージンを確保するため、昇圧レート（昇圧電圧と電源電圧との比）を高めに設定するが、高電圧動作時にアクセストランジスタのゲート絶縁膜に過度なストレスがかかるという相反する問題がある。
【０００５】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、広範囲にわたって用いる電源電圧に対応でき、低電圧での動作マージンを確保でき、高電圧下においてトランジスタのゲート絶縁膜にかかるストレスを回避できる昇圧回路を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、本発明は、電源電圧を少なくとも二つ以上のレベルに昇圧可能で、昇圧制御信号の入力に応じて、複数の昇圧レベルの内一つのレベルの昇圧電圧を選択して昇圧対象に供給する電圧発生手段と、外部からの制御信号を受けて、上記電圧発生手段が選択すべき昇圧レベルを指示する上記昇圧制御信号を上記電圧発生手段に出力する制御手段とを有する。
【０００８】
本発明によれば、制御手段により、外部からの制御信号に応じて昇圧レベルを指示する昇圧制御信号が発生され、電圧発生手段に出力される。電圧発生手段により、昇圧制御信号で指示されたレベルの昇圧電圧が発生され、昇圧回路の供給対象に出力される。
また、第２の制御信号に応じて、昇圧制御手段により昇圧回路の動作／停止状態が切り換えられる。動作状態に設定された場合、制御信号により設定されたレベルの昇圧電圧が発生され、停止状態に設定された場合に、電圧発生手段により電源電圧が出力される。
さらに、外部から第３の制御信号を受けて、タイミング制御手段により、電圧発生手段の昇圧動作のタイミングが制御される。
【０００９】
この結果、外部からの制御信号に応じて昇圧回路の昇圧レートの切り換えができ、低電圧動作時に昇圧レートを高く設定することにより、動作マージンを確保でき、高電圧動作時に昇圧レートを低く設定し、または昇圧動作を停止させることにより、トランジスタのゲート絶縁膜にかかるストレスを軽減でき、広範囲にわたって用いられる電源電圧に対応できる。
【００１０】
【発明の実施の形態】
第１実施形態
図１は本発明に係る昇圧回路の第１の実施形態を示す回路図である。
図１において、１０はタイミング制御部、２０は昇圧回路制御部、３０は昇圧電圧発生部、４０はメモリセルアレイ、ＴＣ  は昇圧停止信号ＢＴＯＦ（第２の制御信号）の入力端子、ＴＯＵＴ  は昇圧電圧ＶＯＵＴ  の出力端子をそれぞれ示している。
【００１１】
タイミング制御部１０はチップ起動信号ＲＡＳおよびアドレス信号ＡＤＲを受けて、所定の遅延時間を経過した後昇圧回路起動信号ＢＴＳＴを発生し、昇圧回路制御部２０に出力する。
【００１２】
昇圧回路制御部２０はタイミング制御部１０からの昇圧回路起動信号ＢＴＳＴおよび入力端子ＴＣ  からの昇圧停止信号ＢＴＯＦを受けて、これらの制御信号に応じて昇圧電圧発生部３０に昇圧回路制御信号ＢＣＴＬを出力する。
たとえば、入力端子ＴＣ  からハイレベルの昇圧停止信号ＢＴＯＦを受けたとき、昇圧回路制御部２０はタイミング制御部１０からの昇圧回路起動信号ＢＴＳＴがハイレベルに保持されている間に、ハイレベル、たとえば、電源電圧ＶＣＣレベルの昇圧回路制御信号ＢＣＴＬを発生し、昇圧電圧発生部３０に出力する。一方、入力端子ＴＣ  からローレベルの昇圧停止信号ＢＴＯＦを受けたとき、昇圧回路制御部２０は昇圧回路制御信号ＢＣＴＬをローレベルに保持する。
【００１３】
昇圧電圧発生部３０は昇圧回路制御部２０からの昇圧回路制御信号ＢＣＴＬを受け、これに応じて昇圧動作を行い、昇圧電圧ＶＯＵＴ  を発生し、メモリセルアレイ４０に供給する。
昇圧回路制御部２０からハイレベルの昇圧回路制御信号ＢＣＴＬが入力されている間に、昇圧電圧発生部３０は昇圧動作を行い、昇圧電圧ＶＯＵＴ  を発生し、メモリセルアレイ４０に供給する。一方、昇圧回路制御部２０からローレベルに保持された昇圧回路制御信号ＢＣＴＬを受けているとき、昇圧電圧発生部３０は昇圧動作を停止させ、電源電圧ＶＣＣをメモリセルアレイ４０に供給する。
【００１４】
図２は図１に示す昇圧回路のタイミングチャートである。
以下、上述した回路構成における動作を図２のタイミングチャートを参照しながら説明する。
なお、図２（ａ）はタイミング制御部１０のタイミングチャート、図２（ｂ）は昇圧回路制御部２０のタイミングチャートをそれぞれ示している。
【００１５】
図２（ａ）に示すように、時間ｔ０  においてチップ起動信号ＲＡＳがアクティブ状態、たとえば、ローレベルに切り換わる。なお、チップ起動信号ＲＡＳがアクティブ状態に切り換わる前にアドレス信号ＡＤＲが確定されたものとする。
【００１６】
タイミング制御部１０において、チップ起動信号ＲＡＳが入力されてから、アドレス信号ＡＤＲによって選択されたメモリセルが確定されるために十分な時間を確保するため、チップ起動信号ＲＡＳの立ち下がりエッジから所定の遅延時間ＴＤ  を経過した後、所定の時間内にハイレベルに保持される昇圧回路起動信号ＢＴＳＴが発生される。たとえば、図２（ａ）に示すように、チップ起動信号ＲＡＳの立ち下がりエッジが現れる時間ｔ０  から遅延時間ＴＤ  を経過した後の時間ｔ１  から時間ＴＰ  内にハイレベルに保持された昇圧回路起動信号ＢＴＳＴが発生される。
【００１７】
図２（ｂ）に示すように、昇圧回路制御部２０において、タイミング制御部１０からの昇圧回路起動信号ＢＴＳＴおよび入力端子ＴＣ  から入力された昇圧停止信号ＢＴＯＦを受けて、昇圧回路起動信号ＢＴＳＴがハイレベルに保持されている間に、昇圧停止信号ＢＴＯＦのレベルに応じて昇圧回路制御信号ＢＣＴＬが発生される。
入力端子ＴＣ  からハイレベルの昇圧停止信号ＢＴＯＦを受けたとき、昇圧回路起動信号ＢＴＳＴがハイレベルに保持されている間に、ハイレベル、たとえば、電源電圧ＶＣＣレベルの昇圧回路制御信号ＢＣＴＬが発生される。入力端子ＴＣ  からローレベルの昇圧停止信号ＢＴＯＦを受けたとき、昇圧回路制御信号ＢＣＴＬがローレベル、たとえば、接地電位ＧＮＤレベルに保持される。
【００１８】
また、チップ起動信号ＲＡＳがアクティブ状態になる前に、すなわち、チップ起動信号ＲＡＳが立ち下がりエッジが現れる時間ｔ０  の前に入力端子ＴＣ  から昇圧停止信号ＢＴＯＦが昇圧回路制御部２０に入力される。
【００１９】
昇圧電圧発生部３０において、昇圧回路制御部２０からの昇圧回路制御信号ＢＣＴＬに応じて動作され、昇圧電圧ＶＯＵＴ  が発生され、メモリセルアレイ４０に供給される。
昇圧回路制御部２０からハイレベルの昇圧回路制御信号ＢＣＴＬが入力されている間に、昇圧電圧発生部３０において、昇圧動作が行われ、昇圧電圧ＶＯＵＴ  が発生され、出力端子ＴＯＵＴ  に出力され、昇圧回路制御部２０からローレベルの昇圧回路制御信号ＢＣＴＬが入力されている間に、昇圧電圧発生部３０においては、昇圧動作が停止し、電源電圧ＶＣＣが出力端子ＴＯＵＴ  に出力される。
【００２０】
たとえば、低電圧動作時に、入力端子ＴＣ  にハイレベルの昇圧停止信号ＢＴＯＦを入力することで、昇圧回路制御部２０によりハイレベルの昇圧回路制御信号ＢＣＴＬが発生され、これに応じて昇圧電圧発生部３０により、電源電圧ＶＣＣ＋αの昇圧電圧ＶＯＵＴ  が発生される。なお、ここでαはアクセストランジスタを構成するｎＭＯＳトランジスタのしきい値電圧Ｖｔｈ以上の電圧とする。これにより低電圧動作時の動作マージンが確保され、メモリセルとビット線との間の電荷転送効率を改善できる。
【００２１】
また、高電圧動作時に、入力端子ＴＣ  にローレベルの昇圧停止信号ＢＴＯＦを入力することにより、昇圧電圧発生部３０の昇圧動作を停止させ、電源電圧ＶＣＣを出力させる。これにより、高電圧動作時にアクセストランジスタのゲート絶縁膜にかかるストレスを軽減でき、メモリ装置の信頼性の向上と消費電力の低減を図れる。
【００２２】
以上説明したように、本実施形態によれば、昇圧停止信号ＢＴＯＦの入力端子ＴＣ  に入力した信号のレベルを制御することにより、昇圧回路制御部２０により発生される昇圧回路制御信号ＢＣＴＬのレベルを調整し、これに応じて昇圧電圧発生部３０の昇圧電圧ＶＯＵＴ  のレベルを制御する。たとえば、低電圧動作時に、ハイレベルの昇圧停止信号ＢＴＯＦを入力し、昇圧電圧発生部３０を動作させて昇圧電圧ＶＯＵＴ  を出力させ、低電圧動作時の動作マージンを確保でき、高電圧動作時にローレベルの昇圧停止信号ＢＴＯＦを入力し、昇圧電圧発生部３０の昇圧動作を停止させて電源電圧ＶＣＣを出力させ、高電圧動作時におけるアクセストランジスタのゲート絶縁膜にかかるストレスを低減でき、回路の消費電力の低減を図れる。
【００２３】
第２実施形態
図３は本発明に係る昇圧回路の第２の実施形態を示す回路図であり、昇圧回路の具体的な構成例を示す図である。
図３において、ＴＲＡＳ  はチップ起動信号ＲＡＳ（第３の制御信号）の入力端子、ＴＡ０，ＴＡ１，…，ＴＡＮはアドレス信号ＡＤＳ０  ，ＡＤＳ１  ，…，ＡＤＳＮ  の入力端子、ＴＳ  は電圧制御信号ＶＯＬＴ（制御信号）の入力端子、ＴＣ  は昇圧停止信号ＢＴＯＦ（第２の制御信号）の入力端子、ＡＤＲＢＵＦ０  ，ＡＤＲＢＵＦ１  ，…，ＡＤＲＢＵＦＮ  はアドレスバッファ、１０はタイミング制御部、２０は昇圧回路制御部、３０は昇圧電圧発生部、４０はメモリセルアレイ、５０，６０はアドレスデコーダをそれぞれ示している。
【００２４】
図示のように、チップ起動信号ＲＡＳの入力端子ＴＲＡＳ  はアドレスバッファＡＤＲＢＵＦ０  ，ＡＤＲＢＵＦ１  ，…，ＡＤＲＢＵＦＮ  およびタイミング制御部１０に接続され、チップ起動信号ＲＡＳがアクティブ状態、たとえば、ローレベルに保持されたとき、アドレスバッファＡＤＲＢＵＦ０  ，ＡＤＲＢＵＦ１  ，…，ＡＤＲＢＵＦＮ  が導通状態に設定され、アドレス信号の入力端子ＴＡ０，ＴＡ１，…，ＴＡＮに入力されたアドレス信号ＡＤＳ０  ，ＡＤＳ１  ，…，ＡＤＳＮ  がアドレスバッファＡＤＲＢＵＦ０  ，ＡＤＲＢＵＦ１  ，…，ＡＤＲＢＵＦＮ  を介してアドレスデコーダ５０に入力され、アドレス信号ＡＤＲが発生される。
【００２５】
タイミング制御部１０はアドレス信号ＡＤＲおよびチップ起動信号ＲＡＳに応じて動作し、チップ起動信号ＲＡＳの立ち下がりエッジから所定の遅延時間を経過した後、昇圧回路起動信号ＢＴＳＴを発生し、昇圧回路制御部２０に出力する。
【００２６】
昇圧回路制御部２０はタイミング制御部１０からの昇圧回路起動信号ＢＴＳＴおよび入力端子ＴＳ  から入力された電圧制御信号ＶＯＬＴを受けて、昇圧電圧発生部３０に昇圧回路制御信号ＢＣＴＬを出力する。
図３に示すように、タイミング制御部１０はノアゲートＮＲＧＴ、遅延回路ＤＬＹ１  ，ＤＬＹ２  、ナンドゲートＮＧＴおよびインバータＩＮＶ０１，ＩＮＶ０２により構成されている。
ノアゲートＮＲＧＴの入力側にアドレスデコーダ５０からのアドレス信号ＡＤＲが入力され、ノアゲートＮＲＧＴの出力信号が遅延回路ＤＬＹ１  を介してナンドゲートＮＧＴに入力される。インバータＩＮＶ０１の入力端子にチップ起動信号ＲＡＳが入力され、インバータＩＮＶ０１の出力信号が遅延回路ＤＬＹ２  を介してナンドゲートＮＧＴに入力される。ナンドゲートＮＧＴの出力信号がインバータＩＮＶ０２に入力され、インバータＩＮＶ０２の出力信号が昇圧回路起動信号ＢＴＳＴとして、昇圧回路制御部２０に出力される。
【００２７】
また、図示していないが、タイミング制御部１０には入力端子ＴＣ  から入力された昇圧停止信号ＢＴＯＦを受けたとき、昇圧回路起動信号ＢＴＳＴの出力レベルをローレベル、たとえば、接地電位ＧＮＤに保持する制御回路を備えている。
【００２８】
昇圧電圧発生部３０は昇圧回路制御部２０からの昇圧回路制御信号ＢＣＴＬを受け、昇圧動作を行い、昇圧電圧ＶＯＵＴ  を発生してアドレスデコーダ６０に供給する。
【００２９】
アドレスデコーダ６０はアドレスデコーダ５０からのアドレス信号ＡＤＲに応じて、アドレス信号ＡＤＲによって指定されたメモリセルが接続されたワード線ＷＬｎ  に昇圧電圧発生部３０からの昇圧電圧ＶＯＵＴ  を印加し、メモリセルアレイ４０からアドレス信号ＡＤＲに応じてメモリセルを選択する。
【００３０】
上述したように、本第２の実施形態においては、電圧制御信号ＶＯＬＴの入力端子ＴＳ  に入力された電圧制御信号ＶＯＬＴのレベルに応じて、昇圧回路制御部２０によりタイミング制御部１０で発生された昇圧回路起動信号ＢＴＳＴがハイレベルに保持されている間に昇圧回路制御信号ＢＣＴＬが発生され、昇圧電圧発生部３０に入力される。昇圧電圧発生部３０は昇圧回路制御部２０からの昇圧回路制御信号ＢＣＴＬに応じたレベルの昇圧電圧ＶＯＵＴ  を発生し、アドレスデコーダ６０に供給する。
【００３１】
図４は昇圧回路制御部２０および昇圧電圧発生部３０の具体的な構成例を示す回路図である。
図示のように、昇圧回路制御部２０はインバータＩＮＶ１  ，ＩＮＶ２  ，ＩＮＶ３  およびナンドゲートＮＧＴ１  ，ＮＧＴ２  によって構成され、昇圧電圧発生部３０はインバータＩＮＶ１０，ＩＮＶ１１、ｐＭＯＳトランジスタＰＴ１  、ＰＴ２  および昇圧用キャパシタＣ１  ，Ｃ２  によって構成されている。
なお、インバータＩＮＶ１  ，ＩＮＶ２  ，ＩＮＶ３  およびナンドゲートＮＧＴ１  ，ＮＧＴ２  は電源電圧ＶＣＣを動作電圧とし、インバータＩＮＶ１０，ＩＮＶ１１は昇圧電圧発生部３０からの昇圧電圧ＶＯＵＴ  を動作電圧として受ける。
【００３２】
昇圧回路制御部２０において、入力端子ＴＩＮはインバータＩＮＶ１  の入力端子、ナンドゲートＮＧＴ１  ，ＮＧＴ２  の入力端子にそれぞれ接続されている。
入力端子ＴＩＮにはタイミング制御部１０からの昇圧回路起動信号ＢＴＳＴが入力され、入力端子ＴＳ  には電圧制御信号ＶＯＬＴが入力される。
ナンドゲートＮＧＴ１  の一方の入力端子が入力端子ＴＩＮに接続され、他方の入力端子がインバータＩＮＶ２  の出力端子に接続されている。インバータＩＮＶ２  の入力端子が電圧制御信号ＶＯＬＴの入力端子ＴＳ  に接続されている。
【００３３】
ナンドゲートＮＧＴ２  の一方の入力端子が昇圧回路起動信号ＢＴＳＴの入力端子ＴＩＮに接続され、他方の入力端子が電圧制御信号ＶＯＬＴの入力端子ＴＳ  に接続されている。ナンドゲートＮＧＴ２  の出力端子がインバータＩＮＶ３  を介して昇圧電圧発生部３０のキャパシタＣ２  の電極に接続されている。
【００３４】
昇圧電圧発生部３０において、ｐＭＯＳトランジスタＰＴ１  のドレイン拡散層が電源電圧ＶＣＣの供給線に接続され、ソース拡散層が昇圧電圧ＶＯＵＴ  の出力端子ＴＯＵＴ  に接続されている。
ｐＭＯＳトランジスタＰＴ２  のソース拡散層が昇圧電圧ＶＯＵＴ  の出力端子ＴＯＵＴ  に接続され、ドレイン拡散層がキャパシタＣ２  の電極に接続されている。
また、ｐＭＯＳトランジスタＰＴ１  ，ＰＴ２  のゲート電極がそれぞれインバータＩＮＶ１０，ＩＮＶ１１の出力端子に接続されている。
インバータＩＮＶ１０の入力端子が昇圧回路制御部２０のインバータＩＮＶ１  の出力端子に接続され、インバータＩＮＶ１１の入力端子が昇圧回路制御部２０のナンドゲートＮＧＴ１  の出力端子に接続されている。
【００３５】
キャパシタＣ１  の一方の電極が昇圧回路起動信号ＢＴＳＴの入力端子ＴＩＮに接続され、他方の電極が昇圧電圧ＶＯＵＴ  の出力端子ＴＯＵＴ  に接続されている。
キャパシタＣ２  の一方の電極がインバータＩＮＶ３  の出力端子に接続され、他方の電極がｐＭＯＳトランジスタＰＴ２  のドレイン拡散層に接続されている。
【００３６】
キャパシタＣ１  がブーストキャパシタ、キャパシタＣ２  はサブブーストキャパシタとして用いられている。電圧制御信号ＶＯＬＴの入力端子ＴＳ  にローレベルの信号が入力されたとき、ブーストキャパシタＣ１  のみが用いられ、サブブーストキャパシタＣ２  が使用されず、昇圧回路の昇圧レートが低く設定され、電圧制御信号ＶＯＬＴの入力端子ＴＳ  にハイレベルの信号が入力されたとき、ブーストキャパシタＣ１  およびサブブーストキャパシタＣ２  がともに昇圧動作に寄与し、昇圧回路の昇圧レートが高く設定される。
【００３７】
以下、上述した昇圧回路制御部２０および昇圧電圧発生部３０の構成において、図５に示す昇圧回路制御部２０および昇圧電圧発生部３０のタイミングチャートを参照しながら、昇圧回路の動作を説明する。
なお、図５（ａ）は電圧制御信号ＶＯＬＴの入力端子ＴＳ  にローレベルの信号が入力されている場合のタイミングチャートであり、図５（ｂ）は電圧制御信号ＶＯＬＴの入力端子ＴＳ  にハイレベルの信号が入力されている場合のタイミングチャートである。
【００３８】
図５（ａ）に示すように、昇圧回路起動信号ＢＴＳＴが入力端子ＴＩＮに入力される前に、入力端子ＴＩＮがローレベルに保持されるので、インバータＩＮＶ１  およびナンドゲートＮＧＴ１  の出力端子がハイレベルに保持され、インバータＩＮＶ１０の出力端子（ノードＮＤ４  ）およびインバータＩＮＶ１１の出力端子（ノードＮＤ６  ）がともにローレベル、たとえば、接地電位ＧＮＤに保持される。このため、ｐＭＯＳトランジスタＰＴ１  ，ＰＴ２  がともに導通状態にある。
【００３９】
また、昇圧回路起動信号ＢＴＳＴの入力端子ＴＩＮに接続されたノードＮＤ５  がローレベルに保持され、さらに、インバータＩＮＶ３  の出力端子、すなわち、ノードＮＤ７  がローレベルに保持されている。このため、キャパシタＣ１  ，Ｃ２  が電源電圧ＶＣＣによりチャージされ、昇圧電圧発生部３０の出力端子ＴＯＵＴ  に接続されたノードＮＤ３  およびキャパシタＣ２  とｐＭＯＳトランジスタＰＴ２  のドレイン拡散層との接続点により構成されたノードＮＤ８  がともに電源電圧ＶＣＣレベルに保持されてる。
【００４０】
入力端子ＴＩＮに時間ｔ１  から、時間幅ＴＰ  の間にハイレベルに保持された昇圧回路起動信号ＢＴＳＴが印加される。
昇圧回路起動信号ＢＴＳＴの立ち上がりエッジから、インバータＩＮＶ１  およびインバータＩＮＶ１０の遅延時間を経過した後、ノードＮＤ４  がハイレベルに切り換わり、またナンドゲートＮＧＴ１  およびインバータＩＮＶ１１の遅延時間を経過した後、ノードＮＤ６  もハイレベルに切り換わるので、ｐＭＯＳトランジスタＰＴ１  ，ＰＴ２  が非導通状態に切り換わる。
【００４１】
電圧制御信号ＶＯＬＴの入力端子ＴＳ  がローレベルに保持されたままなので、ノードＮＤ７  がローレベルに保持される。一方、ノードＮＤ５  に昇圧回路制御信号ＢＣＴＬが印加されているので、ハイレベル、たとえば、電源電圧ＶＣＣレベルに保持される。
キャパシタＣ１  の容量結合によって、ノードＮＤ３  、すなわち、出力端子ＴＯＵＴ  が昇圧され、たとえば、２ＶＣＣレベルまで昇圧される。これにより、昇圧回路起動信号ＢＴＳＴがハイレベルに保持されている間に、昇圧電圧発生部３０の出力端子ＴＯＵＴ  に約２ＶＣＣの昇圧電圧ＶＯＵＴ  が出力される。実際に、負荷電流などにより昇圧電圧ＶＯＵＴ  のレベルが２ＶＣＣまで昇圧できず、電源電圧ＶＣＣより高く、２ＶＣＣ以下の電圧が昇圧電圧ＶＯＵＴ  として、昇圧電圧発生部３０の出力端子ＴＯＵＴ  に出力される。
【００４２】
なお、インバータＩＮＶ１０，ＩＮＶ１１が昇圧電圧ＶＯＵＴ  を動作電圧として動作しているので、これらのインバータの出力端子がハイレベルに保持されたとき、ノードＮＤ４  およびノードＮＤ６  のレベルは昇圧電圧ＶＯＵＴ  のレベルとなる。
このため、ｐＭＯＳトランジスタＰＴ１  ，ＰＴ２  が非導通時に、ゲート電極に昇圧電圧ＶＯＵＴ  レベルの高電圧が印加され、ｐＭＯＳトランジスタＰＴ１  ，ＰＴ２  におけるリーク電流の発生が防止される。
【００４３】
以下、図５（ｂ）のタイミングチャートを参照しながら、電圧制御信号ＶＯＬＴの入力端子ＴＳ  にハイレベルの信号が入力されたときの昇圧動作について説明する。
なお、図５（ｂ）には電圧制御信号ＶＯＬＴの入力端子ＴＳ  、ノードＮＤ６  ，ＮＤ７  ，ＮＤ８  および出力端子ＴＯＵＴ  のタイミングチャートのみを示し、他のノードのタイミングチャートは図５（ａ）と同様である。
【００４４】
図示のように、電圧制御信号ＶＯＬＴがハイレベルに保持されているとき、昇圧回路起動信号ＢＴＳＴの立ち上がりエッジ、すなわち、時間ｔ１  からナンドゲートＮＧＴ２  、インバータＩＮＶ３  の遅延時間を経過した後、ノードＮＤ７  がハイレベルに切り換わる。
【００４５】
また、ナンドゲートＮＧＴ１  の出力端子がハイレベルに保持されるので、インバータＩＮＶ１１の出力端子がローレベルに保持され、ｐＭＯＳトランジスタＰＴ２  が導通状態に保持される。このため、ノードＮＤ８  とノードＮＤ３  、すなわち、昇圧電圧発生部３０の出力端子ＴＯＵＴ  が導通状態にあるｐＭＯＳトランジスタＰＴ２  を介して接続され、キャパシタＣ２  が昇圧電圧発生部３０の昇圧動作に使用される。
【００４６】
キャパシタＣ１  ，Ｃ２  の容量結合により、ノードＮＤ３  ，ＮＤ８  が昇圧され、キャパシタＣ１  のみが使用された場合より高いレベルの昇圧電圧ＶＯＵＴ  が出力端子ＴＯＵＴ  に出力される。
【００４７】
さらに、図３における昇圧停止信号ＢＴＯＦの入力端子ＴＣ  にハイレベル、たとえば、電源電圧ＶＣＣレベルの信号が入力されているとき、前述したように、タイミング制御部１０により昇圧回路起動信号ＢＴＳＴがローレベル、たとえば、接地電位ＧＮＤに保持される。これに応じて昇圧電圧発生部３０において、ノードＮＤ４  およびノードＮＤ５  がともにローレベルに保持されるので、ｐＭＯＳトランジスタＰＴ１  が導通状態に保持され、昇圧電圧発生部３０の出力端子ＴＯＵＴ  が導通状態にあるｐＭＯＳトランジスタＰＴ１  を介して電源電圧ＶＣＣの供給線に接続され、出力端子ＴＯＵＴ  に電源電圧ＶＣＣレベルの電圧が出力される。
すなわち、ハイレベルの昇圧停止信号ＢＴＯＦを受けたとき、昇圧電圧発生部３０の昇圧動作が停止し、電源電圧ＶＣＣレベルの電圧が出力端子ＴＯＵＴ  に出力される。
【００４８】
図６は本実施形態における昇圧電圧ＶＯＵＴ  と電源電圧ＶＣＣとの関係を示すグラフである。
図６に示すように、電源電圧ＶＣＣがローレベル、たとえば、電圧ＶＣＣ１  のレベル以下のとき、電圧制御信号ＶＯＬＴをハイレベルに設定することにより、昇圧電圧ＶＯＵＴ  の昇圧レート、すなわち、昇圧電圧ＶＯＵＴ  と電源電圧ＶＣＣとの比が高く設定される。電源電圧ＶＣＣが電圧ＶＣＣ１  のレベル以上、たとえば、図示の電圧ＶＣＣ１  から電圧ＶＣＣ２  の間にある場合には、電圧制御信号ＶＯＬＴをローレベルに設定することにより、昇圧電圧ＶＯＵＴ  の昇圧レートが低く設定される。
【００４９】
これにより、低電圧動作時に、昇圧レートが高く設定され、動作マージンを確保し、高電圧動作時に、昇圧レートが低く設定され、あるいは、昇圧停止信号ＢＴＯＦにより昇圧動作が停止し、電源電圧ＶＣＣレベルが電圧が供給され、メモリアクセス時に、アクセストランジスタのゲート絶縁膜に過度なストレスを加えることを回避できる。
【００５０】
以上説明したように、本実施形態によれば、昇圧電圧発生部３０に昇圧用キャパシタＣ１  ，Ｃ２  を設け、昇圧回路起動信号ＢＴＳＴがローレベルに保持されたとき、昇圧電圧発生部３０のｐＭＯＳトランジスタＰＴ１  ，ＰＴ２  をともに導通状態に設定し、キャパシタＣ１  ，Ｃ２  を電源電圧ＶＣＣレベルにチャージし、昇圧回路起動信号ＢＴＳＴがハイレベル保持されたとき、電圧制御信号ＶＯＬＴがハイレベルに設定された場合、キャパシタＣ１  ，Ｃ２  ともに昇圧動作に寄与し、ハイレベルの昇圧電圧ＶＯＵＴ  を発生し、電圧制御信号ＶＯＬＴがローレベルに設定された場合、キャパシタＣ２  が使用されず、キャパシタＣ１  のみが昇圧動作に寄与し、ローレベルの昇圧電圧ＶＯＵＴ  を発生するので、電源電圧ＶＣＣに応じて電圧制御信号ＶＯＬＴを設定することにより、低電圧動作時にハイレベルの昇圧電圧を発生し、高電圧動作時に昇圧電圧レベルを抑えるまたは昇圧動作を停止させることにより、広範囲にわたって用いられる電源電圧ＶＣＣに対応できる。
【００５１】
また、信頼性試験のとき、たとえば、メモリセルアレイ４０のアクセストランジスタのゲート絶縁膜などの耐圧試験を行うとき、電圧制御信号ＶＯＬＴをハイレベルに設定することにより、高い昇圧電圧ＶＯＵＴ  が発生され、加速試験が行われる。
さらに、チップ全体の信頼性試験を行うとき、電圧制御信号ＶＯＬＴをローレベルに設定し、昇圧レートを低く設定し、または昇圧動作を停止させ、電源電圧ＶＣＣを高いレベルに設定することにより、昇圧回路に過度なストレスを加えることなく、チップ全体に高い電源電圧でストレスを加えて測定時間を短縮することができる。
【００５２】
第３実施形態
図７は、本発明に係る昇圧回路の第３の実施形態を示す回路図である。
図７において、２０ａは昇圧回路制御部、３０ａは昇圧電圧発生部をそれぞれ示している。
図示のように、二つの電圧制御信号ＶＯＬＴ１  ，ＶＯＬＴ２  が設けられ、これら二つの電圧制御信号が入力端子ＴＳ１，ＴＳ２にそれぞれ入力される。
昇圧回路制御部２０ａにおいては、ナンドゲートＮＧＴ１  、インバータＩＮＶ２  、ナンドゲートＮＧＴ２  およびインバータＩＮＶ３  と略同じ接続関係を有するナンドゲートＮＧＴ３  、インバータＩＮＶ４  、ナンドゲートＮＧＴ４  およびインバータＩＮＶ５  が設けられている。
【００５３】
また、昇圧電圧発生部３０においては、サブブーストキャパシタＣ２  の他にサブブーストキャパシタＣ３  が設けられ、キャパシタＣ３  をノードＮＤ８  に接続または切り離しのためにｐＭＯＳトランジスタＰＴ３  およびインバータＩＮＶ１２が設けられている。
なお、インバータＩＮＶ１２は、ノードＮＤ８  の電圧を動作電圧として受ける。
【００５４】
キャパシタＣ１  ，Ｃ２  により構成された部分の昇圧動作が前述した第２の実施形態と同様であり、ここで、キャパシタＣ３  に関する昇圧動作についてのみ説明する。
入力端子ＴＩＮに入力された昇圧回路起動信号ＢＴＳＴがローレベルに保持されているとき、ノードＮＤ９  がローレベルに保持され、また、ナンドゲートＮＧＴ３  の出力端子がハイレベルに保持され、インバータＩＮＶ１２の出力端子がローレベルに保持されているので、ｐＭＯＳトランジスタＰＴ３  が導通状態にある。
同様に、昇圧回路起動信号ＢＴＳＴがローレベルに保持されているとき、ｐＭＯＳトランジスタＰＴ１  ，ＰＴ２  も導通状態にある。
ノードＮＤ９  がローレベルに保持されるため、キャパシタＣ３  が電源電圧ＶＣＣレベルにチャージされる。
【００５５】
昇圧回路起動信号ＢＴＳＴがハイレベルに切り換わったとき、ｐＭＯＳトランジスタＰＴ３  の導通状態が入力端子ＴＳ２に入力された電圧制御信号ＶＯＬＴ２  のレベルによって決まる。
たとえば、入力端子ＴＳ２にハイレベルの電圧制御信号ＶＯＬＴ２  が入力されているとき、インバータＩＮＶ１２の入力端子がハイレベルに保持され、インバータＩＮＶ１２出力端子がローレベルに保持されるので、ｐＭＯＳトランジスタＰＴ３  が導通状態にあり、また、ノードＮＤ９  が昇圧回路起動信号ＢＴＳＴの立ち上がりエッジから、ナンドゲートＮＧＴ２  およびインバータＩＮＶ５  の遅延時間を経過した後ハイレベルに切り換わり、ノードＮＤ１０、すなわち、キャパシタＣ３  とｐＭＯＳトランジスタＰＴ３  のドレイン拡散層との接続点がキャパシタＣ３  の容量結合により昇圧され、昇圧電圧が導通状態にあるｐＭＯＳトランジスタＰＴ２  とＰＴ３  を介して、昇圧電圧発生部３０の出力端子ＴＯＵＴ  に出力される。
【００５６】
一方、入力端子ＴＳ２にローレベルの電圧制御信号ＶＯＬＴ２  が入力されているとき、インバータＩＮＶ１２の入力端子がローレベルに保持され、インバータＩＮＶ１２の出力端子がハイレベルに保持されるので、ｐＭＯＳトランジスタＰＴ３  が非導通状態にある。
このため、キャパシタＣ３  が昇圧ノードＮＤ８  から切り離され、キャパシタＣ３  は昇圧電圧発生部３０の昇圧動作に寄与しない。
【００５７】
このように、入力端子ＴＳ１，ＴＳ２に入力された電圧制御信号ＶＯＬＴ１  ，ＶＯＬＴ２  のレベルを制御することにより、昇圧動作に寄与するキャパシタを調整でき、昇圧電圧発生部３０の出力端子ＴＯＵＴ  に出力された昇圧電圧ＶＯＵＴ  のレベルを多段階に調整できる。
たとえば、電圧制御信号ＶＯＬＴ１  ，ＶＯＬＴ２  をともにローレベルに設定することにより、キャパシタＣ２  ，Ｃ３  をともに昇圧電圧発生部３０の出力端子ＴＯＵＴ  から切り離され、キャパシタＣ１  のみ昇圧動作に寄与し、昇圧レートが低く設定される。
一方、電圧制御信号ＶＯＬＴ１  をハイレベル、電圧制御信号ＶＯＬＴ２  をローレベルに設定することにより、昇圧回路起動信号ＢＴＳＴがハイレベルに保持されているとき、ｐＭＯＳトランジスタＰＴ２  が導通状態に設定され、ｐＭＯＳトランジスタＰＴ３  が非導通状態に設定されるので、キャパシタＣ２  が昇圧動作に寄与し、キャパシタＣ３  が切り離される。このため、キャパシタＣ１  のみのときより高い昇圧電圧ＶＯＵＴ  が発生され、高い昇圧レートが得られる。
【００５８】
そして、電圧制御信号ＶＯＬＴ１  ，ＶＯＬＴ２  がともにハイレベルに設定することにより、昇圧回路起動信号ＢＴＳＴがハイレベルに保持されているとき、ｐＭＯＳトランジスタＰＴ２  ，ＰＴ３  がともに導通状態に設定され、キャパシタＣ２  ，Ｃ３  がともに昇圧動作に寄与するので、キャパシタＣ１  とＣ２  のみのときよりさらに高い昇圧電圧ＶＯＵＴ  が発生され、より高い昇圧レートが得られる。
【００５９】
このように、電圧制御信号ＶＯＬＴ１  ，ＶＯＬＴ２  の論理組み合わせを調整することにより、昇圧動作に寄与するキャパシタの数を制御でき、これにより、昇圧レートを多段階に設定することができ、広範囲にわたって用いられる電源電圧ＶＣＣに対して、昇圧電圧ＶＯＵＴ  を安定させる効果が得られる。
【００６０】
さらに、本第３の実施形態においても、昇圧停止信号ＢＴＯＦが入力されたとき、タイミング制御部１０により昇圧回路起動信号ＢＴＳＴがローレベルに保持され、昇圧電圧発生部３０ａの昇圧動作が停止し、出力端子ＴＯＵＴ  に電源電圧ＶＣＣレベルの電圧が出力される。このため、高電源電圧で動作する場合、昇圧回路の昇圧動作を停止させ、電源電圧を出力することにより、高電源電圧動作時のストレスを軽減でき、消費電力の低減を図れる。
【００６１】
以上説明したように、本実施形態によれば、昇圧電圧発生部３０ａに昇圧用キャパシタＣ１  ，Ｃ２  とＣ３  を設け、昇圧回路起動信号ＢＴＳＴがローレベルに保持されたとき、昇圧電圧発生部３０ａのｐＭＯＳトランジスタＰＴ１  ，ＰＴ２  とＰＴ３  をともに導通状態に設定し、キャパシタＣ１  ，Ｃ２  とＣ３  を電源電圧ＶＣＣレベルにチャージし、昇圧回路起動信号ＢＴＳＴがハイレベル切り換わったとき、電圧制御信号ＶＯＬＴ１  ，ＶＯＬＴ２  の論理を組み合わせることにより、昇圧動作に寄与するキャパシタの数を調整し、昇圧電圧ＶＯＵＴ  のレベルを多段階に調整し、また昇圧停止信号ＢＴＯＦにより昇圧動作を停止させるので、広範囲にわたって用いられた電源電圧ＶＣＣに対応でき、昇圧レートを多段階に設定でき、低電圧時の動作マージンを確保でき、高電圧時のストレスの軽減および消費電力の低減をを図れる。
【００６２】
【発明の効果】
以上説明したように、本発明の昇圧回路によれば、低電圧動作時に昇圧レートを上げて動作マージンを確保し、高電圧動作時に昇圧レートを下げてアクセストランジスタのゲート絶縁膜にかかるストレスを軽減でき、メモリ装置の信頼性の向上と消費電力の低減を図れる。
また、信頼性試験のとき、高電圧で昇圧レートを上げることでストレスを加えた加速試験を行い、測定時間の短縮を図れる利点がある。
【図面の簡単な説明】
【図１】本発明に係る昇圧回路の第１の実施形態を示す回路図である。
【図２】第１の実施形態におけるタイミングチャートである。
【図３】本発明に係る昇圧回路の第２の実施形態を示す回路図である。
【図４】第２の実施形態における昇圧回路制御部および昇圧電圧発生部の構成図である。
【図５】第２の実施形態におけるタイミングチャートである。
【図６】第２の実施形態における昇圧電圧ＶＯＵＴ  と電源電圧ＶＣＣとの関係を示すグラフである。
【図７】本発明に係る昇圧回路の第３の実施形態を示す回路図である。
【符号の説明】
１０…タイミング制御部、２０，２０ａ…昇圧回路制御部、３０，３０ａ…昇圧電圧発生部、４０…メモリセルアレイ、５０，６０…アドレスデコーダ、ＴＩＮ…昇圧回路起動信号ＢＴＳＴの入力端子、ＴＳ  ，ＴＳ１，ＴＳ２…電圧制御信号ＶＯＬＴ，ＶＯＬＴ１  ，ＶＯＬＴ２  入力端子、ＴＯＵＴ  …昇圧電圧ＶＯＵＴ  の出力端子、ＩＮＶ１  ，ＩＮＶ２  ，，ＩＮＶ５  ，ＩＮＶ１０，ＩＮＶ１１，ＩＮＶ１２…インバータ、ＮＧＴ１  ，ＮＧＴ２  ，ＮＧＴ３  ，ＮＧＴ４  ナンドゲート、ＰＴ１  ，ＰＴ２  ，ＰＴ３  …ｐＭＯＳトランジスタ、ＶＣＣ…電源電圧、ＧＮＤ…接地電位。
【図１】
0003612858.tif 000002
【図２】
0003612858.tif 000003
【図３】
0003612858.tif 000004
【図４】
0003612858.tif 000005
【図５】
0003612858.tif 000006
【図６】
0003612858.tif 000007
【図７】
0003612858.tif 000008