(57)【特許請求の範囲】
【請求項１】
複数の入力チャネルからの、データ位相及び／又はビット速度が互いに異なり得るデータをシリアル信号に多重化する方法であって、
複数の入力チャネルからそれぞれ到達したデータをそれぞれ別々のメモリに格納し、
該メモリから予め定められた順序でデータを取り出して、取り出したデータを、各入力チャネルに対して固定的に割り当てられたタイムスロットを有するフレーム構成のシリアル信号にデータの存在を示すタイミングデータとともに多重化するステップを具備し、
前記フレーム構成において、データの１ビットに対して複数の第１のビット収容位置とそれと同数の第２のビット収容位置が割り当てられ、該複数の第１のビット収容位置のすべてにはデータと同じ値が収容され、該複数の第２のビット収容位置には、データが存在するとき変化する値を有するタイミングデータが収容され、データが存在しないとき不変の値を有するタイミングデータが収容される方法。
【請求項２】
前記複数の入力チャネルからのデータは複数の通信回線のオーダワイヤデータであり、
前記フレーム構成を有するシリアル信号は単一のシリアル信号から成り、
前記複数の第１のビット収容位置の各々および前記複数の第２のビット収容位置の各々は該シリアル信号上で入力チャネル数の整数倍に等しい間隔で出現するように多重化される請求項１記載の方法。
【請求項３】
前記複数の入力チャネルからのデータは複数の通信回線のデータコミュニケーションチャネルデータであり、
前記フレーム構成を有するシリアル信号はデータを搬送する第１のシリアル信号とタイミングデータを搬送する第２のシリアル信号とから成り、
前記複数の第１のビット収容位置の各々および前記複数の第２のビット収容位置の各々はそれぞれ該第１のシリアル信号および第２のシリアル信号上で入力チャネル数に等しい間隔で出現するように多重化される請求項１記載の方法。
【請求項４】
複数の入力チャネルからの、データ位相及び／又はビット速度が互いに異なり得るデータをシリアル信号に多重化する多重化装置であって、
複数の入力チャネルからそれぞれ到達したデータをそれぞれ別々に格納する複数のメモリと、
該メモリから予め定められた順序でデータを取り出して、取り出したデータを、各入力チャネルに対して固定的に割り当てられたタイムスロットを有するフレーム構成のシリアル信号にデータの存在を示すタイミングデータとともに多重化する多重化部を具備し、
前記フレーム構成において、データの１ビットに対して複数の第１のビット収容位置とそれと同数の第２のビット収容位置が割り当てられ、該複数の第１のビット収容位置のすべてにはデータと同じ値が収容され、該複数の第２のビット収容位置には、データが存在するとき変化する値を有するタイミングデータが収容され、データが存在しないとき不変の値を有するタイミングデータが収容される装置。
【請求項５】
前記複数の入力チャネルからのデータは複数の通信回線のオーダワイヤデータであり、
前記フレーム構成を有するシリアル信号は単一のシリアル信号から成り、
前記複数の第１のビット収容位置の各々および前記複数の第２のビット収容位置の各々は該シリアル信号上で入力チャネル数の整数倍に等しい間隔で出現するように多重化される請求項４記載の装置。
【請求項６】
前記複数の入力チャネルからのデータは複数の通信回線のデータコミュニケーションチャネルデータであり、
前記フレーム構成を有するシリアル信号はデータを搬送する第１のシリアル信号とタイミングデータを搬送する第２のシリアル信号とから成り、
前記複数の第１のビット収容位置の各々および前記複数の第２のビット収容位置の各々はそれぞれ該第１のシリアル信号および第２のシリアル信号上で入力チャネル数に等しい間隔で出現するように多重化される請求項４記載の装置。
【発明の詳細な説明】
技術分野
本発明は、複数の入力チャネルからの、データ位相及び／又はビット速度が互いに異なり得るデータを多重化する方法と装置、特に、多数の通信回線からのオーバーヘッドデータを多重化する方法と装置に関する。
背景技術
SONET規格／SDH規格に準じた基幹伝送装置が幹線伝送路に導入されている。この種の装置では、大規模ASICの使用、光モジュールの小型化に伴い、ユニットの小型化が進んでいる。また、伝送能力向上への需要に伴い、１つの装置（シェルフ）あたりの回線収容能力の向上が要求されている。これらの為、およびこれらに加えて回線切り替え制御を効率よく行う事を目的として、多数の回線のオーバーヘッド情報（特に切り替え情報であるAPS（Auto Protection Switch）情報）の終端制御が集中管理される様になってきた。
この場合に、複数の回線のオーバーヘッドデータが１つのオーバーヘッドデータ終端部に集められてそこで終端されてAPS，DCC（Data Communication Channel）、OW（Order Wire）などが分離される。これらのうちDCCおよびOWなどはすべて低次群処理部へ送られて処理される。したがって、収容回線数が増えるにつれてオーバーヘッドデータ終端部と低次群処理部の間の信号線の数が膨大となるので信号を多重化して信号線の数を削減する必要がある。特に、オーバーヘッドデータ終端部を１つのASICで実現する場合、LSIのピン数には制限があるので、このことは必須となる。
一方、各回線のオーバーヘッドに含まれるDCC，OWの信号はデータの位相が互いに非同期であるので、単にそのまま多重化すると受信側の処理が複雑になり、回路規模が増大するという問題がある。
さらに、DCCではデータの位相ばかりかビット速度も異なる場合がある。この場合には、ビット速度が同じもの同志を多重化することになり、ビット速度の種類の数だけの信号線が必要になる。
発明の開示
したがって本発明の目的は、簡単な回路構成で、データ位相及び／又はビット速度が互いに異なる可能性のある多数の信号を多重化し得る方法と装置を提供することにある。
本発明によれば、複数の入力チャネルからの、データ位相及び／又はビット速度が互いに異なり得るデータをシリアル信号に多重化する方法であって、複数の入力チャネルからそれぞれ到達したデータをそれぞれ別々のメモリに格納し、該メモリから予め定められた順序でデータを取り出して、各入力チャネルに対して固定的に割り当てられたタイムスロットを有するフレーム構成のシリアル信号にデータの存在を示すタイミングデータとともに多重化するステップを具備する方法が提供される。
本発明によれば、複数の入力チャネルからの、データ位相及び／又はビット速度が互いに異なり得るデータをシリアル信号に多重化する多重化装置であって、複数の入力チャネルからそれぞれ到達したデータをそれぞれ別々に格納する複数のメモリと、該メモリから予め定められた順序でデータを取り出して、各入力チャネルに対して固定的に割り当てられたタイムスロットを有するフレーム構成のシリアル信号にデータの存在を示すタイミングデータとともに多重化する多重化部を具備する装置もまた提供される。
【図面の簡単な説明】
図１は本発明の一実施例に係る多重化回路の回路図；
図２は本発明の多重化方式を説明する図；
図３は受信側の回路の一例を示す図；
図４は受信側におけるデータの復元を説明する図；
図５は本発明が適用される基幹伝送装置の構成を示すブロック図；
図６は複数のチャネルから同期で入力されるOWデータを示す図；
図７はOW IF部54とOWユニット44の間のインターフェースを示す図；
図８はインターフェース信号のタイミングとデータフォーマットを示すタイミングチャート；
図９はOWデータ多重部62，68の構成を示すブロック図；
図10はOWデータ分離部64，70の回路図；
図11はDCC IF部56とDCCユニット46の間のインターフェースを示す図；
図12はインターフェース信号のタイミングとデータフォーマットを示すタイミングチャート；
図13はDCCデータ多重部72，78の回路構成を示す図；
図14はDCCデータ分離部74，80の構成を示すブロック図である。
発明を実施するための最良の形態
図１は本発明の一実施例に係る多重化回路の回路図である。図１において、ｎチャネルの、データ位相及び／又はビット速度が互いに異なり得るデータはそれぞれの受信クロックとともに別々のFIFO（先入れ先出しメモリ）10へ入力される。ｎチャネルからの受信データはそれぞれの受信クロック１〜ｎに同期してそれぞれのFIFO 10に一時的に収容される。それぞれのFIFO 10はデータの有／無を示すステータス信号をコントローラ12へ出力する。コントローラ12は受信クロック１〜ｎとは独立のクロックに同期して動作し、所定クロック数ごとに出力フレームの先頭を示すフレームタイミングを出力する。コントローラ12はまたFIFO 10からのステータス信号を所定の順序でスキャンし、データがあれば当該チャネルに予め割り当てられたタイミングで、パラレル／シリアル変換器14にデータをラッチさせ、予め割り当てられたタイミングでパラレル／シリアル変換器14にシリアルデータを出力させる。複数の各パラレル／シリアル変換器14から出力されるシリアル信号は互いに重ならないようにタイミングが調整されているので、OR回路16でそれらの論理和をとることにより多重化される。コントローラ12はさらにシリアル信号上の有効なデータのタイミングを示すタイミングデータを出力する。OR回路16から出力されるデータおよびデータのタイミングを示すタイミングデータはそれぞれフリップフロップ18，20で整形されて出力される。
図示された例ではデータとそのタイミングを表わすタイミングデータとがそれぞれ別々のラインで出力されるが、タイミングデータをデータと重複しないタイミングで出力してOR回路16へ入力してデータと多重化して１つのラインで出力する様にしても良い。
タイミングデータは入力データの１ビットに対して複数ビットが出力されデータについてもそれと同数のビットで同じ値で出力される。図２に入力データ１ビットに対して２ビットのデータとタイミングデータが出力される例を示す。図２において、有効なデータが出力されるとき、タイミングデータについては第１ビットとして“０”が第２ビットとして“１”が出力され、出力データについては第１および第２ビットとして入力データと同じ値の１または０が出力される。無効なデータが出力されるときはタイミングデータの第１および第２ビットとして“０”が出力される。
受信側の便宜を考慮して、タイミングデータをデータと別ラインで出力するときはデータおよびタイミングデータの第１ビットと第２ビットは、好ましくは、入力チャネル数の間隔でそれぞれのシリアル信号上に出現するようにタイミングが決められる。タイミングデータをデータに多重するときは第１ビットおよび第２ビットが入力チャネル数の整数倍の間隔でシリアル信号上に出現するようにタイミングが決められる。
図３は受信側の回路の一例を示す。シリアル信号をチャネル数に等しいビット数のパラレル信号に変換するシリアル／パラレル変換器22および24へデータおよびタイミングデータをそれぞれ入力することにより、各チャネルのデータおよびタイミングデータに分離される。フレームカウンタ26はフレームタイミングを示す信号を基準としてフロックをカウントし、入力チャネル数に等しい数のクロックが入力される毎にパルスを出力する。入力チャネル数に等しい数だけ設けられたフリップフロップ28はフレームカウンタ26が出力するパルスによりシリアル／パラレル変換器22の出力をラッチして各チャネルのデータを出力する。チャネル数に等しい数だけ設けられたフリップフロップ30も同様にフレームカウンタ26の出力パルスによりシリアル／パラレル変換器24の出力をラッチして各チャネルのタイミングデータを出力する。フリップフロップ32において各チャネルのデータを各チャネルのタイミングデータでラッチすることにより、図４に示すようにデータが復元される。
本発明では、図１のFIFO 10に互いに非同期である複数の入力データを一時収納し、コントローラ12が生成するタイミングで多重化することにより、互いに非同期である複数データの位相差が吸収される。未使用と設定されている入力チャネルについては、コントローラ12による監視を無効に設定する事でＰ／Ｓ部14へデータがラッチされることは無くなり、選択された任意の複数データを多重化することが可能となる。また、データの各ビットはデータの有無を示すタイミングデータとともに多重化されるので、入力チャネル間で転送レートが大きく異なっていても、１つのシリアルデータに多重する事が可能である。さらに、コントローラにチャネル毎に１Bitデータが表現するビット数を設定する事で、復元した際のクロックレートを元の信号に近づけるだけでなく、それぞれのチャネル毎にデューティ比を調整する事も可能となる。
図５は本発明の多重化方法および装置が利用される基幹伝送装置の構成を示す。
図５には、他局34と他局34からの複数の回線を収容する基幹伝送装置36が示されている。基幹伝送装置36内には回線インターフェース部38、主信号処理部40、及びオーバーヘッド（以下OH）データ終端部42、OW／DCCユニット44，46がある。装置36は回線インターフェース部38を最大ｎ個持ち、回線インターフェース部38には回線の種類に応じて複数の種類のカードが自由に搭載できる。OHデータ終端部42では各回線インターフェース部38及び主信号処理部40からの、OH情報の終端処理及び各種制御情報の集配を行なう。ここでは、終端するOHデータ中、OW情報とDCC情報の終端を例に挙げ説明を行なう。OHデータ終端部42で抽出した情報の内、OW情報／DCC情報はそれぞれOWユニット44／DCCユニット46へ転送され、データ終端される。図５に示した例ではOHデータ終端部42での各ブロック／ユニットとのインターフェースを１チップのASIC（以下、OH−ASIC48と呼ぶ）として実現している。OH−ASIC48では複数の回線インターフェース部38からフレームに多重されて転送されてきたシリアルデータをMUX／DMUX部50で分解し、各OHデータを抽出する。抽出された各OHデータのうち、OWデータとDCCデータはそれぞれOH制御部52からOWIF部54／DCC IF部56に出力される。なお、レジスタにて終端するようなOHデータ（APS等）に関しては、OH制御部52からOH処理部58へ送られ、それぞれのOHデータ処理を施されてCPU60に表示される。
OH制御部52から出力された複数チャネルのOWデータはOW IF部54内のOWデータ多重部62にて多重され、シリアルデータとしてOWユニット44へ転送される。転送された多重データはOWデータ分離部64にて元のOWデータに分離されて、音声データとしてクロック、タイミング、データが復元され、OWデータ／音声処理部（音声コーデック）66にて音声データに変換される。逆に、音声データはOWデータ／音声処理部66にてディジタルデータに変換され、OWデータ多重部68、OH−ASIC48のOWデータ分離部70、OH制御部52を介して、MUX／DMUX部50にて他のOHデータと共にフレームに多重され、シリアルデータとして各回線インターフェース部38へ送信される。DCCデータも同様にDCCデータ多重部72にて多重されたデータをDCCデータ分離部74にて分離し、DCCデータ処理部76にてDCC処理される。DCCデータ処理部76から回線インターフェース部38へのDCCデータの流れもOWデータと同様である。78はDCCデータ多重部、80はDCCデータ分離部である。
以下に、４チャネルの非同期なOWデータをOW IF部54からOWユニット44へ転送する場合の各ブロックの動作について述べる。
各局から受信されたOHデータは互いに非同期であり、OH制御部52から出力される各チャネルのOWデータも図６に示すように、互いに非同期になる。図７にOW IF部54とOWユニット44間のインターフェースを、インターフェース信号のタイミングとデータフォーマットを図８に、OWデータ多重部62，68の回路構成を図９に示す。
OH制御部52から出力される各チャネルのOWデータは図６に示すように125μsecよりもやや短かい間隔の８ビットのデータである。各チャネル（図示した例ではch−１〜ch−４の４チャネル）のOWデータは、同じくOH制御部52から出力される各チャネルのタイミング信号に従ってFIFO 80（図９）に書き込まれる。データコントロールブロック86はCLK生成部82およびTIM生成部84がベースクロックからそれぞれ生成した多重用クロックCLKと多重用タイミングTIMに基いてFIFO 80に書き込まれたデータを読み出し、図８に示す形式のフレームに多重化する。
図８において、TIMで規定される各フレームはチャネル数×３ビットで構成され、各チャネルに対して“RCLK”，“RTIM”，“RDAT”の３つのタイムスロットが定められる。データが存在するときそのチャネルのRDATには２フレームにわたってその値が同じ値で収容され、第１フレームのRCLKには“０”が収容され、第２フレームのRCLKには“１”が収容される。データがないときそのチャネルのRCLKには２フレームにわたって“１”が収容される。
すなわち、図７，８に示したOW信号の多重化は、図１を参照して説明した２つの例の中で、データとそのためのタイミングデータとを同一のシリアル信号に多重化する例に相当し、RDATは前述におけるデータに、RCLKは前述におけるタイミングデータに相当する。RTIMはバイトの区切りを示し、当該ビットがOWの上位４ビットの１つであるとき“０”が収容され、下位４ビットの１つであるとき“１”が収容される。データがないときRTIMには“１”が収容される。
OWデータ分離部64，70の回路構成を図10に示す。シリアル／パラレル変換器88により１フレーム（図示の例では12ビット）の信号がパラレル信号に変換されラッチ90においてTIMのタイミングでラッチすることにより、各チャネルのRCLK，RTIM，RDATが得られる。
なお、本実施例では、OH−ASIC／OWユニット間で４チャネルのOHデータを多重して転送しているが、４チャネルに限らず、回線インターフェース部で存在する任意のチャネルを選択的に多重することも可能である。
次に、20チャネルの非同期なDCCデータをDCC IF部56からDCCユニット46へ転送する場合の各ブロックの動作について述べる。
各局から受信されたOHデータは互いに非同期であり、OWデータと同様に、OH制御部52から出力される各チャネルのDCCデータも互いに非同期である。ここで、図11にDCC IF部56とDCCユニット46間のインターフェースを、インターフェース信号のタイムチャートとデータフォーマットを図12に、DCCデータ多重部72，78の回路構成図を図13に示す。DCCデータの多重では、図11，12に示したように、データ成分とクロック成分をそれぞれDATA_d，DATA_c信号に別々のシリアルデータとして多重する。
すなわち、本実施例でのDCCデータの多重化は、図１を参照して説明した２つの例の中で、データとそのためのタイミングデータを別々のシリアル信号に多重化する例に相当し、DATA_dは前述におけるデータに、DATA_cは前述におけるタイミングデータに相当する。
入力される各チャネルの１フレーム内にはセクションDCCの場合３バイトのDCCが存在し、それらがFIFO 92（図13）に一旦格納される。データコントロールブロック94はCLK生成部96およびTIM生成部98がベースクロックからそれぞれ生成したCLKとTIMに基いてFIFO 92に格納されているデータを読み出して図12に示す形式のフレームに多重化する。
図12において、DATA_dとDATA_cはTIMで規定される１フレームに１ビットのブランクと960ビットのデータを含んでいる。DATA_dのデータ部分は第１チャネルのDCCデータの１バイト目（Ｄ１バイト）のビット１の第１ビット（Ｄ１−１−１−１）から始まり、第２チャネルのＤ１バイトのビット１の第１ビット（Ｄ２−１−１−１）がそれに続く。第20チャネルのＤ１バイトのビット１の第１ビット（Ｄ20−１−１−１）の後には第１チャネルのＤ１バイトのビット１の第２ビット（Ｄ１−１−１−２）が続く、フレームの最後は第20チャネルのＤ３バイトのビット８の第２ビットである。
第１チャネルのＤ１バイトが存在するとき、Ｄ１−１−１−１及びＤ１−１−１−２の位置にはそのＤ１バイトの第１ビットの値が格納され、Ｃ１−１−１−１及びＣ１−１−１−２にはそれぞれ“０”と“１”が格納される。第１チャネルのＤ１バイトが存在しないときＣ１−１−１−１とＣ１−１−１−２には“０”が格納される。同様にして、ａチャネルのＤｘバイト（ａ＝１−12，ｘ＝１−３）のデータが存在するとき、Ｄａ−ｘ−ｙ−１とＤａ−ｘ−ｙ−２にはそのバイトのビットｙの値（ｙ＝１−８）が格納され、Ｃａ−ｘ−ｙ−１とＣａ−ｘ−ｙ−２にはそれぞれ“０”と“１”が格納される。ａチャネルのＤｘバイトが存在しないときＣａ−ｘ−ｙ−１とＣａ−ｘ−ｙ−２には“０”が格納される。
この様に、データの各ビットにはそのタイミングデータが付随しているので、チャネル間でDCCデータのビット速度が異なっていても上記の形式に多重化することができる。
DCCデータ分離部74，80の回路構成を図14に示す。シリアル／パラレル変換器100は連続する20ビットのシリアル信号をパラレル信号に変換する。フレームカウンタ102はTIMのタイミングを基準として、CLKを20回カウントする毎にパルスを出力する。このパルスを使ってシリアル／パラレル変換器100の出力をラッチ104でラッチすることにより、各チャネルのデータが分離される。この様な構成の回路がDATA_dとDATA_cのためにそれぞれ用意されており、各チャネルのデータとデータタイミングが復元される。
なおチャネル数の20は単なる例であり、必要な任意の数のチャネルからのDCCデータを多重化するように変形することは容易である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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