(57)【特許請求の範囲】
【請求項１】
半導体装置のキャパシタの製造方法において、
半導体基板上に前記半導体基板の所定領域を露出させるコンタクトホールを有する絶縁膜パターンを形成する段階と、
前記絶縁膜パターンの所定領域上に前記コンタクトホールを通して露出された半導体基板と接続される下部電極を形成する段階と、
前記下部電極の表面及び前記絶縁膜パターンの表面上に複数のＨＳＧ−Ｓｉ種子を形成する段階と、
前記下部電極の表面上に形成された前記複数のＨＳＧ−Ｓｉ種子を蝕刻マスクとして前記下部電極の表面を蝕刻することにより前記下部電極の表面に凹部を形成して変形された下部電極を形成する段階と、
前記下部電極の表面上に形成された前記複数のＨＳＧ−Ｓｉ種子を成長させＨＳＧ−Ｓｉを形成する段階とを含むことを特徴とする半導体装置のキャパシタの製造方法。
【請求項２】
前記下部電極の表面を蝕刻する段階は塩素含有気体を使用して行うことを特徴とする請求項１に記載の半導体装置のキャパシタの製造方法。
【請求項３】
前記塩素含有気体はＣｌ2、ＢＣｌ3、ＣｌＦ3及びＨＣｌ気体よりなるグループから選択された何れか１つであることを特徴とする請求項２に記載の半導体装置のキャパシタの製造方法。
【請求項４】
前記下部電極の表面を蝕刻する段階は蝕刻気体の入射角を変えながら異方性蝕刻することを特徴とする請求項１に記載の半導体装置のキャパシタの製造方法。
【請求項５】
前記複数のＨＳＧ−Ｓｉ種子を成長させる段階は前記複数のＨＳＧ−Ｓｉ種子が形成された基板を熱処理して行うことを特徴とする請求項１に記載の半導体装置のキャパシタの製造方法。
【請求項６】
前記熱処理は５６０〜６３０℃で行うことを特徴とする請求項５に記載の半導体装置のキャパシタの製造方法。
【請求項７】
前記ＨＳＧ−Ｓｉを形成する段階後に前記絶縁膜パターンの表面上に形成された前記複数のＨＳＧ−Ｓｉ種子を蝕刻して除去する段階を含むことを特徴とする請求項１に記載の半導体装置のキャパシタの製造方法。
【請求項８】
前記絶縁膜パターンの表面上に形成された前記複数のＨＳＧ−Ｓｉ種子を蝕刻して除去する段階は塩素含有気体を使用して行うことを特徴とする請求項７に記載の半導体装置のキャパシタの製造方法。
【請求項９】
前記塩素含有気体はＣｌ2、ＢＣｌ3、ＣｌＦ3及びＨＣｌ気体よりなるグループから選択された何れか１つであることを特徴とする請求項８に記載の半導体装置のキャパシタの製造方法。
【請求項１０】
半導体装置のキャパシタの製造方法において、
半導体基板上に前記半導体基板の所定領域を露出させるコンタクトホールを有する絶縁膜パターンを形成する段階と、
前記絶縁膜パターンの所定領域上に前記コンタクトホールを通して前記露出された半導体基板と接続される下部電極を形成する段階と、
前記下部電極の表面及び前記絶縁膜パターンの表面上に複数のＨＳＧ−Ｓｉ種子を形成する段階と、
前記下部電極の表面上に形成された前記複数のＨＳＧ−Ｓｉ種子のみを選択的に成長させ前記下部電極の表面上にＨＳＧ−Ｓｉを形成する段階と、
前記絶縁膜パターンの表面上に形成された前記複数のＨＳＧ−Ｓｉ種子を蝕刻して除去する段階とを含むことを特徴とする半導体装置のキャパシタの製造方法。
【請求項１１】
前記ＨＳＧ−Ｓｉを形成する段階は、シリコンソース気体を使用して化学気相蒸着方法として形成する段階を含むことを特徴とする請求項１０に記載の半導体装置のキャパシタの製造方法。
【請求項１２】
前記ＨＳＧ−Ｓｉを形成する段階は、前記複数のＨＳＧ−Ｓｉ種子が形成された基板を熱処理する段階を含むことを特徴とする請求項１０に記載の半導体装置のキャパシタの製造方法。
【請求項１３】
前記熱処理は５６０〜６３０℃で行うことを特徴とする請求項１２に記載の半導体装置のキャパシタの製造方法。
【請求項１４】
前記絶縁膜パターンの表面上に形成された前記複数のＨＳＧ−Ｓｉ種子を蝕刻して除去する段階は塩素含有気体を使用して行うことを特徴とする請求項１０に記載の半導体装置のキャパシタの製造方法。
【請求項１５】
前記塩素含有気体はＣｌ2、ＢＣｌ3、ＣｌＦ3及びＨＣｌ気体よりなるグループから選択された何れか１つであることを特徴とする請求項１４に記載の半導体装置のキャパシタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置のキャパシタの製造方法に係り、特にＨＳＧ−Ｓｉ（ｈｅｍｉｓｐｈｅｒｉｃａｌ  ｇｒａｉｎｅｄ  Ｓｉ）を用いて凹凸形下部電極を形成する半導体装置のキャパシタの製造方法に関する。
【０００２】
【従来の技術】
メモリセルの面積の減少によるセル静電容量の減少はＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の集積度の増加に深刻な障害となる。このようなセル静電容量の減少はメモリセルの読出能力を低下させ、ソフトエラー率の増加だけでなく低電圧での素子の動作を難しくする。従って、半導体メモリ装置の高集積化のため前記セル静電容量の減少は必ず解決されるべき問題である。
【０００３】
通常、約１．５μｍ２  のメモリセル面積を有する６４Ｍｂ  ＤＲＡＭにおいて、一般的な２次元構造のスタック形キャパシタを使用すれば五酸化タンタル（Ｔａ２  ０５  ）のような高誘電物質を使用しても十分な静電容量を得にくい。従って、最近には３次元的構造を有するキャパシタを提案してセル静電容量の増加を狙っている。富士通社のピン構造の下部電極、東芝社のボックス構造の下部電極及び三菱社の円筒構造の下部電極等がその主流である。
【０００４】
しかし、３次元構造のキャパシタはその製造工程の複雑性だけでなく製造過程で欠陥が発生しやすいので実際に適用するには容易でない。また、最近キャパシタの静電容量を増大させるため高誘電薄膜に対した接近が試されているが、まだ実用化には多くの問題点を有している。最近には静電容量を増大させるため局部的に面積を増加させる凹凸形下部電極の製造方法について多くの研究が進行されている。
【０００５】
このような凹凸形下部電極の製造方法の中、代表的なものとして下部電極の表面にＨＳＧ−Ｓｉを形成してその表面に凹凸を形成させることにより下部電極の表面積を増加させる方法がある。
現在、下部電極の表面にＨＳＧ−Ｓｉを形成する方法には、第１に非晶質シリコンから多結晶シリコンに相変態する温度でシリコンを化学気相蒸着する方法、第２に自然酸化膜のない非晶質シリコンを高真空でアニーリングする方法、第３にＳｉＨ４  やＳｉ２  Ｈ６  等の気体を用いた低圧化学気相蒸着（ＬＰＣＶＤ）方法でＨＳＧ−Ｓｉ種子を形成したりＳｉＨ４  やＳｉ２  Ｈ６  分子をビーム形として非晶質シリコンに照射してＨＳＧ−Ｓｉ種子を形成した後これを成長させる種子形成法等が研究されている。
【０００６】
前記方法のうち種子形成法を用いて凹凸形シリコン下部電極を形成する場合に下部電極の効果的な表面積の増加が報告されたことがある。［参照文献：Ｈ．Ｗａｔａｎａｂｅ  ｅｔ  ａｌ．，“Ａ  Ｎｅｗ  Ｃｙｌｉｎｄｒｉｃａｌ  Ｃａｐａｃｉｔｏｒ  Ｕｓｉｎｇ  Ｈｅｍｉｓｐｈｅｒｉｃａ１  Ｇｒａｉｎｅｄ  Ｓｉ（ＨＳＧ‐Ｓｉ）  ｆｏｒ  ２５６Ｍｂ  ＤＲＡＭｓ”ｉｎ  ＩＥＤＭ  ９２，ｐｐ．２５９−２６２］
図１乃至図３は従来の技術による半導体装置のキャパシタの製造方法を説明するための断面図である。
【０００７】
図１は絶縁膜パターン２０及び下部電極４０を形成する段階を説明するための断面図である。まず半導体基板１０上に絶縁膜、例えばシリコン酸化膜を形成し、写真／蝕刻工程により前記絶縁膜をパタニングすることにより前記半導体基板の所定の領域を露出させるコンタクトホールが形成された絶縁膜パターン２０を形成する。
【０００８】
次いで、前記コンタクトホールを埋込むように前記絶縁膜パターン２０が形成された基板の全面に不純物がドーピングされた非晶質シリコン膜を形成した後、これを通常の方法によりパタニングすることにより前記絶縁膜パターン２０の所定の領域上に前記コンタクトホールを通して前記露出された半導体基板と接続される円筒構造の下部電極４０を形成する。
【０００９】
図２はＨＳＧ−Ｓｉ種子等５０ａ、５０ｂを形成する段階を説明するための断面図であって、シリコンソース気体を用いて低圧化学気相蒸着（ＬＰＣＶＤ）方法として前記下部電極４０上にＨＳＧ−Ｓｉ種子等を形成する。この際前記ＨＳＧ−Ｓｉ種子等は前記下部電極４０の表面エネルギーが高い部分で先に形成されるので前記下部電極４０の表面に所々形成される。そして、前記シリコンソース気体は一般的にＳｉＨ４  、Ｓｉ２  Ｈ６  、Ｓｉ３  Ｈ８  、Ｓｉ４  Ｈ１０またはＳｉＨ２  Ｃｌ２  等の気体を使用する。
【００１０】
勿論、前記シリコンソース気体をビーム形として前記下部電極４０が形成された基板の全面に照射することにより前記下部電極４０上にＨＳＧ−Ｓｉ種子等を形成させることもできる。
前記ＨＳＧ−Ｓｉ種子の形成工程は非常に低い選択性を有するので前記下部電極４０にＨＳＧ−Ｓｉ種子等を形成する過程で前記絶縁膜パターン２０上にもＨＳＧ−Ｓｉ種子等が形成される。以下、前記下部電極４０上に形成されたＨＳＧ−Ｓｉ種子等を第１ＨＳＧ−Ｓｉ種子等５０ａ、前記絶縁膜パターン２０上に形成されたＨＳＧ−Ｓｉ種子等を第２ＨＳＧ−Ｓｉ種子等５０ｂと各々称する。
【００１１】
図３はＨＳＧ−Ｓｉ種子等５０ｃを形成する段階を説明するための断面図であって、前記第１及び第２シリコン種子等５０ａ、５０ｂが形成された基板を熱処理して前記第１ＨＳＧ−Ｓｉ種子等５０ａのみを選択的に成長させることにより前記下部電極４０上にＨＳＧ−Ｓｉ種子等５０ｃを形成する。従って、前記下部電極４０の表面積が増加することになる。このように前記第１ＨＳＧ−Ｓｉ種子等５０ａのみが選択的に成長されるのは前記熱処理過程で前記第１ＨＳＧ−Ｓｉ種子等５０ａは前記下部電極４０からシリコンが供給され成長する反面、前記第２ＨＳＧ−Ｓｉ種子等５０ｂには成長に必要なシリコンが供給されないからである。
【００１２】
この際、前記第２ＨＳＧ−Ｓｉ種子等５０ｂは前記絶縁膜パターン２０上に存在し続けるので前記下部電極４０と隣接したキャパシタの下部電極が電気的に短絡され半導体装置の誤動作を起こしやすい。また、前記下部電極４０の面積の増加は前記第１ＨＳＧ−Ｓｉ種子等５０ａの成長にのみ依存するので半導体装置の信頼性のある動作ができる十分なセル静電容量を確保しにくい。
【００１３】
次いで、前記ＨＳＧ−Ｓｉ種子等５０ｃが形成された基板の全面に誘電膜及び上部電極を順次的に形成してキャパシタを完成する（図示せず）。
【００１４】
【発明が解決しようとする課題】
前述したように従来の技術による半導体装置のキャパシタの製造方法によれば、前記第２ＨＳＧ−Ｓｉ種子等５０ｂが前記絶縁膜パターン２０上に存在するので相互隣接したキャパシタの下部電極等が電気的に短絡されやすいことだけでなく、前記下部電極４０の面積の増加が前記第１ＨＳＧ−Ｓｉ種子等５０ａの成長にのみ依存するので十分なセル静電容量を確保しにくく半導体装置の信頼性が劣る。
【００１５】
従って、本発明の技術的課題は前述した従来の問題点を解決することにより半導体装置の信頼性を向上させうる半導体装置のキャパシタの製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
前記技術的課題を達成するための本発明の第１実施例によれば、半導体装置のキャパシタの製造方法において、半導体基板上に前記半導体基板の所定領域を露出させるコンタクトホールを有する絶縁膜パターンを形成する段階と、前記絶縁膜パターンの所定領域上に前記コンタクトホールを通して前記露出された半導体基板と接続される下部電極を形成する段階と、前記下部電極の表面及び前記絶縁膜パターンの表面上にＨＳＧ−Ｓｉ種子等を形成する段階と、前記下部電極の表面上に形成されたＨＳＧ−Ｓｉ種子等を蝕刻マスクとして前記下部電極の表面を蝕刻することにより前記下部電極の表面に凹部を形成して変形された下部電極を形成する段階と、前記下部電極の表面上に形成されたＨＳＧ−Ｓｉ種子等を成長させＨＳＧ−Ｓｉ等を形成する段階とを含むことを特徴とする半導体装置のキャパシタの製造方法を提供する。
【００１７】
本発明による半導体装置のキャパシタの製造方法において、前記下部電極の表面を蝕刻する段階は塩素含有気体を使用して行うことを特徴とし、前記塩素含有気体はＣｌ２  、ＢＣｌ３  、ＣｌＦ３  及びＨＣｌ気体よりなるグループから選択された何れか１つであることを特徴とする。
本発明による半導体装置のキャパシタの製造方法において、前記下部電極の表面を蝕刻する段階は蝕刻気体の入射角を変えながら異方性蝕刻することが望ましい。
【００１８】
本発明による半導体装置のキャパシタの製造方法において、前記ＨＳＧ−Ｓｉ種子等を成長させる段階は前記ＨＳＧ−Ｓｉ種子等が形成された基板を熱処理して行うことを特徴とし、前記熱処理は５６０〜６３０℃で行うことが望ましい。本発明による半導体装置のキャパシタの製造方法において、前記ＨＳＧ−Ｓｉ等を形成する段階後に前記絶縁膜パターンの表面上に形成されたＨＳＧ−Ｓｉ種子等を蝕刻して除去する段階を含むことが望ましい。この際、前記絶縁膜パターンの表面上に形成されたＨＳＧ−Ｓｉ種子等を蝕刻して除去する段階は塩素含有気体を使用して行うことを特徴とし、前記塩素含有気体はＣｌ２  、ＢＣｌ３  、ＣｌＦ３  及びＨＣｌ気体よりなるグループから選択された何れか１つであることを特徴とする。
【００１９】
前記技術的課題を達成するための本発明の第２実施例によれば、半導体装置のキャパシタの製造方法において、半導体基板上に前記半導体基板の所定領域を露出させるコンタクトホールを有する絶縁膜パターンを形成する段階と、前記絶縁膜パターンの所定領域上に前記コンタクトホールを通して前記露出された半導体基板と接続される下部電極を形成する段階と、前記下部電極の表面及び前記絶縁膜パターンの表面上にＨＳＧ−Ｓｉ種子等を形成する段階と、前記下部電極の表面上に形成されたＨＳＧ−Ｓｉ種子等のみを選択的に成長させ前記下部電極の表面上にＨＳＧ−Ｓｉ等を形成する段階と、前記絶縁膜パターンの表面上に形成されたＨＳＧ−Ｓｉ種子等を蝕刻して除去する段階とを含むことを特徴とする半導体装置のキャパシタの製造方法を提供する。
【００２０】
本発明による半導体装置のキャパシタの製造方法において、前記ＨＳＧ−Ｓｉ等を形成する段階はシリコンソース気体を使用して化学気相蒸着方法として形成する段階を含むことを特徴とする。
本発明による半導体装置のキャパシタの製造方法において、前記ＨＳＧ−Ｓｉ等を形成する段階は、前記ＨＳＧ−Ｓｉ種子等が形成された基板を熱処理する段階を含むことが望ましく、前記熱処理は５６０〜６３０℃で行うことを特徴とする。
【００２１】
本発明による半導体装置のキャパシタの製造方法において、前記絶縁膜パターンの表面上に形成されたＨＳＧ−Ｓｉ種子等を蝕刻して除去する段階は塩素含有気体を使用して行うことを特徴とし、前記塩素含有気体はＣｌ２  、ＢＣｌ３  、ＣｌＦ３  及びＨＣｌ気体よりなるグループから選択された何れか１つであることを特徴とする。
【００２２】
【本発明の実施の形態】
以下、本発明の望ましい実施例等を、添付した図面に基づいて詳しく説明する。
（第１実施例）
図４乃至図７は本発明の第１実施例による半導体装置のキャパシタの製造方法を説明するための断面図である。
【００２３】
図４は半導体基板１１０上に絶縁膜パターン１２０及び下部電極１４０を形成する段階を説明するための断面図であり、図５は第１及び第２ＨＳＧ−Ｓｉ種子等１５０ａ、１５０ｂを形成する段階を説明するための断面図であって、図１及び図２の説明と同一な方法で絶縁膜パターン１２０、下部電極１４０、第１ＨＳＧ−Ｓｉ種子等１５０ａ及び第２ＨＳＧ−Ｓｉ種子等１５０ｂを形成する。
【００２４】
図６は変形された下部電極１４０ａを形成する段階を説明するための断面図であって、前記第１ＨＳＧ−Ｓｉ種子等１５０ａを蝕刻マスクとして前記下部電極１４０の表面を蝕刻することにより前記下部電極１４０の表面に凹部を形成して変形された下部電極１４０ａを形成する。この際、前記蝕刻過程はＣｌ２  、ＢＣｌ３  、ＣｌＦ３  またはＨＣｌ気体等のような塩素含有気体を使用して行うことが望ましい。
【００２５】
前記ＨＳＧ−Ｓｉ種子等１５０ａ、１５０ｂ及び絶縁膜パターン１２０は前記塩素含有気体に対して前記下部電極１４０より耐蝕刻性が良いので前記ＨＳＧ−Ｓｉ種子等１５０ａ、１５０ｂ及び絶縁膜パターン１２０は前記下部電極１４０ほど蝕刻されない。ここで、前記凹部を効率的に形成するためには入射角を変えながら異方性蝕刻することが望ましい。
【００２６】
図７はＨＳＧ−Ｓｉ等１５０ｃを形成する段階を説明するための断面図であって、前記変形された下部電極１４０ａが形成された基板を５６０〜６３０℃で熱処理して前記第１ＨＳＧ−Ｓｉ種子等１５０ａのみを選択的に成長させることにより前記変形された下部電極１４０ａ上にＨＳＧ−Ｓｉ等１５０ｃを形成する。このように前記第１ＨＳＧ−Ｓｉ種子等１５０ａのみが選択的に成長されるのは前記熱処理過程で前記第１ＨＳＧ−Ｓｉ種子等１５０ａは前記変形された下部電極１４０ａからシリコンが供給され成長する反面、前記第２ＨＳＧ−Ｓｉ種子等１５０ｂには成長に必要なシリコンが供給されないため成長できないからである。
【００２７】
このように本発明の実施例によれば、従来と異なって前記ＨＳＧ−Ｓｉ種子等１５０ａ、１５０ｂを形成した後、塩素含有気体を使用して前記下部電極１４０を蝕刻する段階をさらに行うことにより従来より屈曲のさらに激しい凹凸形下部電極を形成しうる。従って、下部電極の表面積の増加に因して従来より増加されたセル静電容量を確保しうる。
（第２実施例）
図８乃至図１１は本発明の第２実施例による半導体装置のキャパシタの製造方法を説明するための断面図である。
【００２８】
図８は絶縁膜パターン１２１及び下部電極１４１を形成する方法を説明するための断面図であり、図９は第１及び第２ＨＳＧ−Ｓｉ種子等１５１ａ、１５１ｂを形成する段階を説明するための断面図であって、図１及び図２の説明と同一な方法で絶縁膜パターン１２１、下部電極１４１、第１及び第２ＨＳＧ−Ｓｉ種子等１５１ａ、１５１ｂを形成する。
【００２９】
図１０はＨＳＧ−Ｓｉ等１５１ｃを形成する段階を説明するための断面図であって、前記第１及び第２ＨＳＧ−Ｓｉ種子等１５１ａ、１５１ｂが形成された基板を５６０〜６３０℃で熱処理して前記第１ＨＳＧ−Ｓｉ種子等１５１ａのみを選択的に成長させることにより前記下部電極１４１上にＨＳＧ−Ｓｉ等１５１ｃを形成する。このように前記第１ＨＳＧ−Ｓｉ種子等１５１ａのみが選択的に成長されるのは前記熱処理過程で前記第１ＨＳＧ−Ｓｉ種子等１５１ａは前記下部電極１４１からシリコンが供給され成長する反面、前記第２ＨＳＧ−Ｓｉ種子等１５１ｂには成長に必要なシリコンが供給されないため成長できないからである。
【００３０】
図１１は前記第２ＨＳＧ−Ｓｉ種子等１５１ｂを除去する段階を説明するための断面図であって、前記ＨＳＧ−Ｓｉ等１５１ｃが形成された基板の全面をＣｌ２  、ＢＣｌ３  、ＣｌＦ３  またはＨＣｌ気体等のような塩素含有気体を使用して蝕刻することにより前記第２ＨＳＧ−Ｓｉ種子等１５１ｂを除去する。
この際、前記ＨＳＧ−Ｓｉ等１５１ｃも多少蝕刻されその大きさが減少された変形されたＨＳＧ−Ｓｉ等１５１ｄが形成される。そして、前記第２ＨＳＧ−Ｓｉ種子等１５１ｂを除去する間、前記下部電極１４１も図６のような理由で蝕刻され、その表面に凹溝が形成された変形された下部電極１４１ａが形成される。従って、前記下部電極１４１の表面積に大きな変化はない。
【００３１】
このように本発明の実施例によれば、前記ＨＳＧ−Ｓｉ種子等１５１ａのみを選択的に成長させる段階後、塩素含有気体を使用して前記第２ＨＳＧ−Ｓｉ種子等１５１ｂを蝕刻して除去することにより静電容量の減少無しに相互隣接したキャパシタの下部電極が電気的に短絡されることを防止しうる。
また、第１実施例で図７のＨＳＧ−Ｓｉ等１５０ｃを形成する段階後に図１０のような蝕刻段階を行うことにより図７の第２ＨＳＧ−Ｓｉ種子等１５０ｂを除去する段階を含むことが望ましい（図示せず）。
【００３２】
【発明の効果】
前述したように本発明による半導体装置のキャパシタの製造方法によれば、下部電極の表面積を増加させ従来より増加されたセル静電容量を確保しうる。また、本発明による半導体装置のキャパシタの製造方法によれば、静電容量の減少無しに相互隣接したキャパシタの下部電極が電気的に短絡されることを防止しうる。
【００３３】
本発明は前記実施例に限定されなく、多くの変形が本発明の技術的思想内で当分野の通常の知識を有する者により可能であることは明白である。
【図面の簡単な説明】
【図１】従来の技術による半導体装置のキャパシタの製造方法を説明するための断面図である。
【図２】従来の技術による半導体装置のキャパシタの製造方法を説明するための断面図である。
【図３】従来の技術による半導体装置のキャパシタの製造方法を説明するための断面図である。
【図４】本発明の第１実施例による半導体装置のキャパシタの製造方法を説明するための断面図である。
【図５】本発明の第１実施例による半導体装置のキャパシタの製造方法を説明するための断面図である。
【図６】本発明の第１実施例による半導体装置のキャパシタの製造方法を説明するための断面図である。
【図７】本発明の第１実施例による半導体装置のキャパシタの製造方法を説明するための断面図である。
【図８】本発明の第２実施例による半導体装置のキャパシタの製造方法を説明するための断面図である。
【図９】本発明の第２実施例による半導体装置のキャパシタの製造方法を説明するための断面図である。
【図１０】本発明の第２実施例による半導体装置のキャパシタの製造方法を説明するための断面図である。
【図１１】本発明の第２実施例による半導体装置のキャパシタの製造方法を説明するための断面図である。
【符号の説明】
１１０    半導体基板
１２０    絶縁膜パターン
１４０    下部電極
１４０ａ  変形された下部電極
１５０ａ  第１ＨＳＧ−Ｓｉ種子等
１５０ｂ  第２ＨＳＧ−Ｓｉ種子等
１５０ｃ  ＨＳＧ−Ｓｉ等
【図１】
0003607434.tif 000002
【図２】
0003607434.tif 000003
【図３】
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【図４】
0003607434.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0003607434.tif 000010
【図１０】
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【図１１】
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