(57)【特許請求の範囲】
【請求項１】
第１，第２入力と出力を有するラッチ回路（６０）であって、前記第１入力はプログラム整数を受信し、前記出力はラッチ整数を導出する前記ラッチ回路；
入力と出力を有するデクリメント回路（６２）であって、前記入力は前記ラッチ回路の前記出力に結合され、前記出力は前記ラッチ回路の前記第２入力に結合される前記デクリメント回路；
第１，第２入力と出力を有する比較回路（６４）であって、前記第１入力は前記ラッチ整数を受信し、前記第２入力は一定の整数を受信する前記比較回路；及び
前記比較回路の前記出力に結合された入力を有し、第１，第２クロック信号に応答して動作し、第１出力信号を提供する遅延回路（６６〜８６）；
によって構成されることを特徴とするプログラム可能周波数分周器。
【請求項２】
第１，第２ディジタル入力信号の位相を比較し、出力信号を生成し、ループ・ノードにループ・ノード電圧を生成する第１手段（１４、１６）；
前記ループ・ノードに結合された入力を有し、前記ループ・ノード電圧によって決まる周波数で動作する発振器の信号を提供する電圧制御発振器（２４）；
前記発振器の信号を受信するように結合され、第１，第２クロック信号を提供する第２手段（２８）；
第１，第２データ入力、第１，第２負荷入力と出力を有するラッチ回路（６０）であって、前記第１データ入力はプログラム整数を受信し、前記出力はラッチ整数を提供し、前記第１，第２負荷入力は前記第１，第２クロック信号を受信する前記ラッチ回路；
入力，第１及び第２クロック入力と出力を有するデクリメント回路（６２）であって、前記入力は前記ラッチ回路の前記出力に結合され、前記出力は前記ラッチ回路の前記第２データ入力に結合され、前記第１，第２クロック入力は前記第１，第２クロック信号をそれぞれ受信する前記デクリメント回路；
第１，第２入力と出力を有する比較回路（６４）であって、前記第１入力は前記ラッチ整数を受信し、前記第２入力は一定の整数を受信する前記比較回路；及び
前記比較回路の前記出力に結合された入力を有し、前記第１，第２クロック信号に応答して動作し、前記第１手段の前記第２入力迄低減された周波数で動作する第２発振器信号を提供する遅延回路（６６〜８６）；
によって構成されることを特徴とする位相ロック・ループ。
【発明の詳細な説明】
【０００１】
【関連特許出願の参照】
本出願は、ラニーＬ．パーカ他によって１９９２年１０月２６日に出願され、同じ譲受人、コーデックス社に譲渡された「位相ロック・ループにおける位相ロックの検出」という名称の共願の米国特許出願第０７／９６６，８２４に関連する。
【０００２】
【産業上の利用分野】
本発明は、一般的に位相ロック・ループに関し、更に詳しくは、制御信号のパルス幅をロック検出回路迄拡張する位相ロック・ループのプログラム可能周波数分周器に関する。
【０００３】
【従来の技術および発明が解決しようとする課題】
位相ロック・ループ（ＰＬＬｓ）は、コンピュータ・システム用のモデムやクロック同期回路のような無数の電子的用途で見られる。従来のＰＬＬは、電圧制御発振器（ＶＣＯ）の入力信号と出力信号との間の位相差を監視する位相検出器を有す。位相検出器はチャージ・ポンプ用のアップ制御信号とダウン制御信号を発生し、ＶＣＯの入力のループ・ノードでループ・フィルタを充放電する。ループ・フィルタの両端に生じるループ電圧によって、ＶＣＯの出力周波数は決定される。チャージ・ポンプを駆動するアップ及びダウン制御信号によって、ＶＣＯの入力の適切なループ・ノード電圧を設定し、位相検出器で利用される信号の間の所定の位相関係を保持する。
【０００４】
入力信号が弱くなるかまたは異なった動作周波数に飛べば、ＰＬＬは位相ロックが外れるのが普通である。ロックが外れた状態は、ロック検出回路によって検出することができ、ＰＬＬが再び位相ロックを確立することができる迄、他のシステムの処理は中断する。１つのロック検出機構(scheme)は、位相検出器の出力でアップ制御信号とダウン制御信号を監視し、ＰＬローロック状態を確認する。もしアップ制御信号とダウン制御信号が脈動がなければ、ループ・ノードの電圧は実質的に一定のままであり、ＰＬＬは位相ロック状態にある。アップ制御信号とダウン制御信号が、ループ・フィルタを充電または放電するパルスを次々と発生して、ＶＣＯの入力電圧を調整すると、ループは動作状態になければならず、従って位相ロックが外れる。
【０００５】
通常の動作の間ループ・ノードは、チャージ・ポンプ回路を介して、絶えずリークするのでＶＣＯを制御する電圧を保持するためにときどきパルスを必要とする。しかし、これらの断続的なパルスは、ロックが外れた状態を示してはいけない。従来のロック検出回路は遅延回路を有し、所定のパルス幅未満のパルス幅を有する位相検出器からの短い断続的パルスを無視するように設計された、一連の直列結合したインバータによって構成される。アップ制御信号とダウン制御信号は、ロックが外れた状態をトリガするため少なくともこの遅延回路と同じ長さのパルス幅を有しなければならない。アップ制御信号とダウン制御信号のパルス幅は、温度とプロセスの変動の影響を受け、従って位相ロックを確認するための制御パラメータとして十分適さない。アップ制御信号とダウン制御信号のパルス幅は、位相検出器の入力信号の間の真の位相関係の精度に限定された単に粗い指示器にすぎない。
【０００６】
他の周知のロック検出機構は、位相検出器に加えられたＶＣＯの入力信号と出力信号の間の位相差を監視する。もしこれらの信号の遷移がタイムスロット・ウインドの外部で発生すれば、ループは位相ロックが外れた状態である。タイムスロット・ウインドは、一般的にＶＣＯの出力周波数から発生し、ロック検出器は入力信号の両方のエッジをチェックするので、タイムスロット・ウインドは入力信号が５０％のデューティ・サイクルを有することを必要とする。更に、タイムスロット・ウインドは、一般的にＶＣＯの出力周波数の周期と等しい周期を有する。ＶＣＯの出力周波数が、例えば２００ＭＨｚを超えて増加するのに従って、タイムスロット・ウインドの幅は使用不能になる点迄低下する可能性がある。５０％のデューティ・サイクルを有する入力信号の要求を取り除き、ＶＣＯの出力周波数とは無関係に、拡張可能な周期を有するタイムスロット・ウインドを設けることが好ましい。
【０００７】
【課題を解決するための手段】
簡単には、本発明はプログラム整数(program integer) を受け取る第１入力とラッチ整数(latch integer) を提供する出力を有するラッチ回路を有するプログラム可能周波数分周器によって構成される。デクリメント回路は、ラッチ回路の出力に結合された入力とラッチ回路の第２入力に結合された出力を有する。比較回路は、ラッチ整数を受け取る第１入力と一定の整数を受け取る第２入力を有する。遅延回路は、比較回路の出力に結合された入力を有し、第１及び第２クロック信号に応答して動作し、第１出力信号を提供する。
【０００８】
他の面では、本発明は発振器の信号の周波数を分周する方法であり、この方法は、プログラム整数をラッチしてラッチ整数を提供する段階、ラッチ整数を一定の整数と比較し、ラッチ整数が一定の整数と一致しない場合には、第１状態を有するフラグ信号を発生し、ラッチ整数が一定の整数と一致する場合には、第２状態を有するフラグ信号を発生する段階、フラグ信号が第１状態を有する場合、ラッチ整数をデクリメントする段階、及び第１，第２クロック信号に応答してフラグ信号を遅延させ、プログラム整数によって決まる周波数を有する第２発振器信号を発生する段階によって構成される。
【０００９】
【実施例】
図１は、従来の集積回路のプロセスを使用する集積回路として、製造するのに適した位相ロック・ループ（ＰＬＬ）１０を示す。例えば２．０ＭＨｚで動作するＲＥＦＣＬＫ信号を位相検出器１４の第１入力の入力１２に加え、チャージ・ポンプ１６用のＵＰ制御信号とＤＯＷＮ制御信号を導出する。チャージ・ポンプ１６は、正の電源導体とアース電位の間に直列に結合したＰ‐チャネル・トランジスタとＮ‐チャネル・トランジスタ（図示せず）によって構成することができ、ここでＰ‐チャネル・トランジスタはＵＰ制御信号に応答し、Ｎ‐チャネル・トランジスタはＤＯＷＮ制御信号に応答する。チャージ・ポンプのトランジスタのドレインの相互接続部は、ループ・ノード１８を駆動してループ・フィルタ２２を充放電する。このループ・フィルタ２２は、ループ・ノード１８とアース電位の間に結合されたコンデンサ（図示せず）によって構成される。ループ・ノード１８の電圧は、ＶＣＯ２４を制御して出力２６に発振器信号ＯＳＣＯＵＴを発生する。ＶＣＯ２４のＯＳＣＯＵＴ信号は逆位相発振器２８に加えられ、非重複(non-overlapping) 逆位相クロックＸＣＬＫとＹＣＬＫを発生する。ＸＣＬＫとＹＣＬＫクロック信号は、プログラム可能周波数分周回路３０を介して分周され、位相検出器１４の第２入力に加えるＯＳＣＯＵＴ／Ｎ信号を発生する。プログラム可能周波数分周回路３０は、ＰＬＬ１０のロック検出の特徴のための反転ＴＩＭＥＳＬＯＴ信号、ＳＡＭＰＬＥ  ＣＬＯＣＫ信号とＸＦＥＲ  ＣＬＯＣＫ信号を発生する。
【００１０】
ＰＬＬ１０の動作は、下記の通りに行われる。位相検出器１４の第１入力に加えられるＲＥＦＣＬＫ信号は、この位相検出器１４の第２入力に加えられるＯＳＣＯＵＴ／Ｎ信号と協働し、これらの間の位相関係に従って、ＵＰ制御信号またはＤＯＷＮ制御信号を発生する。もしＯＳＣＯＵＴ／Ｎ信号がＲＥＦＣＬＫ信号よりも遅延すれば、即ち、ＯＳＣＯＵＴ／Ｎ信号の周波数がＲＥＦＣＬＫ信号に対して低く過ぎれば、ＵＰ制御信号は脈動する。または、もしＯＳＣＯＵＴ／Ｎ信号がＲＥＦＣＬＫ信号よりも先行すれば、ＤＯＷＮ制御信号は脈動してＶＣＯ２４から供給される発振器の信号の周波数を減少させる。チャージ・ポンプ１６は、ＵＰ制御信号とＤＯＷＮ制御信号に応答し、ループ・ノード１８を充放電する。ループ・ノード１８に発生した電圧は、ＶＣＯ２４を駆動し、ＯＳＣＯＵＴ信号に対して最高例えば２００ＭＨｚを発生する。この信号は、プログラム可能分周回路３０によって下方に分周され、位相検出器１４の第２入力にＯＳＣＯＵＴ／Ｎ信号を発生する。制御信号Ｎは、プログラム可能周波数分周回路３０の除数を選択する。従って、位相検出器１４は、ＲＥＦＣＬＫ信号とＯＳＣＯＵＴ／Ｎ信号の間の位相差を監視し、チャージ・ポンプ１６に対して必要に応じてＵＰ及びＤＯＷＮ制御信号を発生し、ループ・ノード１８とＶＣＯ２４を駆動してＲＥＦＣＬＫ信号とＯＳＣＯＵＴ／Ｎ信号の間に所定の位相関係を保持する。
【００１１】
逆位相クロック発生器２８を図２に示す。ここでＯＳＣＯＵＴは、インバータ３２，３３，３４と３６を介してＡＮＤゲート３８の第１入力に加えられる。インバータ３２の出力は、インバータ４０と４２を介して、ＡＮＤゲート４４の第１入力と結合する。ＡＮＤゲート３８の出力は、ＸＣＬＫクロック信号を発生し、インバータ４６を介してＡＮＤゲート４４の第２入力に加えられる。同様に、ＡＮＤゲート４４の出力はＹＣＬＫクロック信号を発生し、インバータ４８を介してＡＮＤゲート３８の第２入力に加えられる。ノード５０のインバータ３４の出力は、インバータ５２を介してインバータ４２の入力に結合され、一方ノード５４のインバータ４０の出力はインバータ５６を介してインバータ３６の入力に結合される。
【００１２】
ＯＳＣＯＵＴが論理ゼロに切り替わると、インバータ３２の出力は論理１になる。ノード５４はＯＳＣＯＵＴからインバータ２個分だけ遅れるに過ぎないが、ノード５０はＯＳＣＯＵＴからインバータ３個分だけ遅れるから、ノード５０が論理１に切り替わる前に、インバータ４０はノード５４を論理ゼロに切り替えようとする。しかし、ＯＳＣＯＵＴが論理ゼロに変化した後、ノード５０はインバータ２個の遅延分がまだ論理ゼロの状態にあるから、論理ゼロへのノード５４の遷移速度はインバータ５２によって低下される。インバータ３４の出力が状態が変化する迄、インバータ５２はノード５４を論理１に保持しようと動作する。ＯＳＣＯＵＴが論値１に切り替わる場合にも、同様の筋書きに従う。従って、インバータ３６と４２の遷移は、１８０゜位相がずれて重なり、ほぼ５０％のマークで交差し、これによってＯＳＣＯＵＴとノード５０，５４との間の等しくない数のインバータによって課せられた遅延の差を解消する。
【００１３】
インバータ３６の出力が論理ゼロの場合、ＡＮＤゲート３８の出力のＸＣＬＫクロック信号は論理ゼロになる。ＡＮＤゲート４４は、論理１のＹＣＬＫクロック信号を発生するためにインバータ４２と４６の出力から論理１を受信する。インバータ４２の出力が論理ゼロになると、ＹＣＬＫクロック信号は論理ゼロになる。ＡＮＤゲート３８は論理１のＸＣＬＫクロック信号を発生するためにインバータ３６と４８の出力から論理１を受信する。従って、ＸＣＬＫクロック信号とＹＣＬＫクロック信号は重複せず、実質的に５０％のマークで逆位相に切り替わり、ＯＳＣＯＵＴの周波数で動作する。ＯＳＣＯＵＴ信号とＸＣＬＫ信号は、同相で動作する。
【００１４】
図３は、ラッチ６０を有するプログラム可能周波数分周回路３０のさらなる詳細を示す。このラッチ６０は、プログラム整数Ｎとデクリメント回路６２からの出力をそれぞれ受信する第１及び第２入力、ＩＮ１とＩＮ２を有する。ラッチ６０の出力は、デクリメント回路６２の入力と比較回路６４のＩＮ１入力に結合される。比較回路６４のＩＮ２入力は、一定の整数Ｋを受信する。トランジスタ６６は、比較回路６４の出力でプルアップ装置として機能する。トランジスタ６６のゲートはアース電位を受信し、一方このトランジスタ６６のソースは例えば５．０ボルトで動作する電源電位ＶDDを受信する。比較回路６４からの出力信号は、トランジスタ６８，７２のゲートにそれぞれ加えられたＸＣＬＫとＹＣＬＫクロック信号に応答し、トランジスタ６８，インバータ７０，トランジスタ７２とインバータ７４を介してノード７６に供給される。インバータ８０はノード７６に結合される入力とノード８２に結合される出力を有す。ＡＮＤゲート８４は、ノード７６に結合された１つの入力を有し、一方その第２入力はＸＣＬＫクロック信号を受信する。ＡＮＤゲート８６は、ノード８２に結合された１つの入力を有し、一方その第２入力はＸＣＬＫクロック信号を受信する。ＡＮＤゲート８４，８６の出力は、それぞれラッチ６０の負荷入力、ＬＤ１とＬＤ２に結合される。ラッチ６０のＰＡＳＳ入力は、ＹＣＬＫクロック信号を受信する。
【００１５】
２００ＭＨｚで動作するＶＣＯ出力周波数を考える。もし反転ＴＩＭＥＳＬＯＴの所望の周期が例えば５００ｎｓであれば、プログラム可能分周回路３０を設定し、例えば整数１００によって２００ＭＨｚのＸＣＬＫとＹＣＬＫクロック信号を分周することができる。従って、プログラム整数Ｎは、９９（１００より１少ない）、即ち、「１１０００１１」に等しく設定される。比較回路６４は、１００番目のＯＳＣＯＵＴクロック周期毎に論理１のＦＬＡＧパルスを発生する。ＦＬＡＧパルスの周期は、ＯＳＣＯＵＴの周期と同じである。このＦＬＡＧパルスは、遅延回路（１１４〜１３８）によって長くされ、反転ＴＩＭＥＳＬＯＴとＸＦＥＲ  ＣＬＯＣＫ信号用の所望のパルス幅（少なくとも１ＸＣＬＫクロック周期）を達成する。
【００１６】
ＦＬＡＧは、最初論理１であると仮定する。論理１のＸＣＬＫクロック信号は、トランジスタ６８をオンし、論理１をインバータ７０に転送する。次の論理１のＹＣＬＫクロック信号は、トランジスタ７２をオンし、論理ゼロをインバータ７０からインバータ７４に転送する。従って、ＦＬＡＧが論理１になった後、ＸＣＬＫクロック信号とＹＣＬＫクロック信号の１つの周期に続いて、ノード７６は論理１になり、ノード８２は論理ゼロになる。ラッチ６０のＬＤ１入力は、次の論理１のＸＣＬＫクロック信号でＡＮＤゲート８４から論理１を受信し、ＩＮ１入力からプログラム整数Ｎをロードする。ラッチ６０は、整数「１１０００１１」を有し、次の論理１のＹＣＬＫクロック信号の後、そのＯＵＴ出力に同じ整数を提供する。デクリメント回路６２は、ラッチ６０から「１１０００１１」を受信し、ＸＣＬＫクロック信号とＹＣＬＫクロック信号の各周期毎に１をデクリメントする。
【００１７】
ラッチ６０の１つの実施例を図４に示す。ここでトランジスタ９０，９２のゲートは、ＬＤ１入力，ＬＤ２入力をそれぞれ受信する。トランジスタ９０，９２のソースは、共にインバータ９４の入力に結合される。パス・トランジスタ９６は、インバータ９４の出力とインバータ９８の入力の間に結合され、ラッチ６０のＰＡＳＳ入力に応答して動作する。ＬＤ１入力が論理１であると、トランジスタ９０はＩＮ１入力に加えられた論理状態をインバータ９４に転送する。論理１のＹＣＬＫクロック信号は、トランジスタ９６が反転論理状態をインバータ９４から転送することを可能にし、ＩＮ１入力に加えられたのと同じ論理状態をラッチ６０のＯＵＴ出力に導出する。または、ＬＤ２入力が論理１であると、トランジスタ９２はＩＮ２入力に加えられた論理状態をインバータ９４に転送する。論理１のＹＣＬＫクロック信号は、トランジスタ９６が反転論理状態をインバータ９４から転送することを可能にし、ＩＮ２入力に加えられたのと同じ論理状態をラッチ６０のＯＵＴ出力に導出する。ラッチ回路９０〜９８は、加えられたディジタル信号の最下位ビットをラッチする。９０〜９８のようなラッチ回路は、加えられたディジタル信号の各ビットに対して提供される。
【００１８】
比較回路６４は、ラッチ６０からの「１１０００１１」を整数Ｋ＝「００００００１」と比較する。比較回路６４の１つの実施例は、排他的ＯＲゲート１００，トランジスタ１０２，排他的ＯＲゲート１０４とトランジスタ１０６として図５に示す。比較回路１００〜１０２は、加えられたディジタル信号の最下位ＢＩＴ０を比較し、一方比較回路１０４〜１０６は、第２最下位ＢＩＴ１を比較する。１００〜１０２のような比較回路を比較回路６４のＩＮ１，ＩＮ２入力に加えられたディジタル信号の各ビットに対して提供する。この例では、整数Ｋ＝「００００００１」とラッチ６０からの「１１０００１１」の最下位ビットは一致し、これによって排他的ＯＲゲート１００の出力は論理０になる。トランジスタ１０２は、これによって禁止される。第２最下位ビットは一致せず、排他的ＯＲゲート１０４は論理１を発生する。トランジスタ１０６はオンし、比較回路６４のＯＵＴ出力を論理０にする。トランジスタ１０２と１０６のドレインは共に結合され、その結果、ラッチ６０の出力信号と整数Ｋとの間の１つの不一致のみによって、論理０のＦＬＡＧを導出する。
【００１９】
図３に戻って、ＸＣＬＫとＹＣＬＫクロック信号の後続の周期の間、論理０のＦＬＡＧはトランジスタ６８，７２及びインバータ７０，７４を通過する。ノード７６は論理０になり、ノード８２は論理１になる。次の論理１のＸＣＬＫクロック信号は、ＡＮＤゲート８６の出力に論理１を導出し、ラッチ６０のＩＮ２入力を動作可能にする。ＸＣＬＫとＹＣＬＫクロック信号の前の周期の間に、デクリメント回路６２によって１だけデクリメントされて「１１０００１０」になった値「１１０００１１」は、ラッチ６０にロードされ、デクリメント回路６２と比較回路６４に転送される。値「１１０００１０」は、ＸＣＬＫとＹＣＬＫクロック信号の次の周期の間に、デクリメント回路６２によって再びデクリメントされる。値「１１０００１０」は、整数Ｋ＝「００００００１」と比較される。ディジタル信号はまだ一致しないので、ＦＬＡＧは論理０のままである。ノード７６，８２は、それぞれ論理０，論理１のままである。ラッチ６０の値が「００００００１」迄デクリメントされて整数Ｋ＝「００００００１」と一致する迄、このプロセスを継続し、一致した時点で比較回路６４はＯＳＣＯＵＴに等しいパルス幅を有する論理１のＦＬＡＧパルスを導出する。
【００２０】
論理１のＦＬＡＧは、ＸＣＬＫとＹＣＬＫクロック信号の後続の周期の間トランジスタ６８，７２及びインバータ７０，７４を通過する。ノード７６は論理１になり、ノード８２は論理０になる。ＦＬＡＧパルスが論理１になった後、ノード８２の論理０はＸＣＬＫクロック信号の第２のハイ(high)状態の間トランジスタ１０８を通過する。インバータ１１０はこの信号の補数をとり、トランジスタ１１２のゲートに論理１のＳＡＭＰＬＥ  ＣＬＯＣＫ出力信号を導出する。トランジスタ１１２はオンし、インバータ１１６の出力のＯＳＣＯＵＴ／Ｎ出力信号が論理１になるのに従って、インバータ１１４の入力を論理１にする。
【００２１】
ノード７６の論理１によって、ラッチ６０のＬＤ１入力はプログラム整数Ｎ＝「１１０００１１」を再ロードすることが可能になる。新しいラッチの値は、ノード７６が論理１になった後、ＹＣＬＫクロック信号の次のハイ状態で比較回路６４に転送される。この新しいラッチの値と整数Ｋを比較すると、不一致が生じ、ＦＬＡＧ信号は論理０に戻る。ＸＣＬＫとＹＣＬＫクロック信号の次の周期の間ノード７６，８２は、それぞれ論理０，論理１に切り替わって戻り、上述した過程を反復する。従って、プログラム可能分周回路３０は、ＯＳＣＯＵＴのＮ番目のサイクル毎に１度、ＯＳＣＯＵＴと同じパルス幅を有する論理１のＦＬＡＧパルスを導出する。
【００２２】
反転ＴＩＭＥＳＬＯＴのパルス幅を広くするため、ノード８２が論理０になった後、ＸＣＬＫクロック信号の次のハイ状態の間にトランジスタ１１８がオンし、論理０状態をインバータ１２０に転送する。インバータ１２０は、この信号の補数をとり、ＹＣＬＫクロック信号のハイ状態の間にこの信号をトランジスタ１２２を介して転送し、インバータ１２４は再びこの信号の補数をとる。インバータ１２４からの論理０は、ＸＣＬＫクロック信号の別のハイ状態の間にトランジスタ１２６を介して転送される。インバータ１２８はこの信号の補数をとり、ＹＣＬＫクロック信号の別のハイ状態の間にこの信号をトランジスタ１３０を介して転送し、インバータ１３２は再びこの信号の補数をとる。ＸＣＬＫクロック信号の次のハイ状態によって、インバータ１３２からの論理０がトランジスタ１３４を介して転送され、インバータ１３６の出力に論理１を導出する。トランジスタ１３８はオンし、インバータ１１４の入力を論理０にする。この段階で、ノード８２は論理１に切り替わって戻り、トランジスタ１１２をオフする。ＯＳＣＯＵＴ／Ｎ出力信号は、インバータ１１６に従って論理０になる。トランジスタ１１８，１２２，１２６，１３０と１３４及びインバータ１２０，１２４，１２８，１３２と１３６は、遅延回路として動作し、ＯＳＣＯＵＴ／Ｎ信号の論理０の状態を長くする。この遅延は、ノード８２とトランジスタ１３８のゲートとの間に設けたトランジスタ‐インバータ対を多少とも提出することによって調整することができる。
【００２３】
ＯＳＣＯＵＴ／Ｎ信号もまた、インバータ１４２が信号の補数をとるＹＣＬＫクロック信号のハイ状態の間に、トランジスタ１４０を介して転送する。トランジスタ１４６は、補数をとった信号をＸＣＬＫクロック信号の次のハイ状態の間にインバータ１４８に転送する。インバータ１５０によって反転された後、インバータ１４８の出力信号は、反転ＴＩＭＥＳＬＯＴ出力信号を提供する。インバータ１４８の出力信号もまた、ＹＣＬＫクロック信号の別のハイ状態の間にトランジスタ１５２を介して転送する。インバータ１５４はこの信号の補数をとり、ＸＣＬＫクロック信号の別のハイ状態の間にこの信号をトランジスタ１５６を介して転送する。インバータ１５８は、出力にＸＦＥＲ  ＣＬＯＣＫ出力信号を導出する。トランジスタ１４０，１４６，１５２と１５６及びインバータ１４２，１４８，１５０，１５４と１５８は、ＯＳＣＯＵＴ／Ｎ信号の０に向かう（論理１から論理０に向かう）遷移の中心に反転ＴＩＭＥＳＬＯＴを設定するように動作し、ＸＦＥＲ  ＣＬＯＣＫ信号をＸＣＬＫとＹＣＬＫクロック信号の１周期後に導出する。トランジスタ１４０，１４６及びインバータ１４２，１４８と１５０は、反転ＴＩＭＥＳＬＯＴのパルス幅を広げるように動作する。
【００２４】
図１に戻って、ＲＥＦＣＬＫ信号とＯＳＣＯＵＴ／Ｎ信号は、ロック検出回路１６０の第１，第２入力に加えられる。プログラム可能分周回路３０からの反転ＴＩＭＥＳＬＯＴ信号もまた、このロック検出回路１６０に加えられ、反転ＴＩＭＥＳＬＯＴ信号の０に向かう遷移の時点と、この反転ＴＩＭＥＳＬＯＴのウインドの正に向かう遷移の時点で、ＲＥＦＣＬＫ信号とＯＳＣＯＵＴ／Ｎ信号が論理０になると、ＤＥＴＥＣＴ信号を発生する。反転ＴＩＭＥＳＬＯＴのウインドは、反転ＴＩＭＥＳＬＯＴ信号のロー(low) 状態と定義する。
【００２５】
ロック検出回路１６０からのＤＥＴＥＣＴ信号は、プログラム可能分周回路３０からＳＡＭＰＬＥ  ＣＬＯＣＫとＸＦＥＲ  ＣＬＯＣＫ信号が４ビットのマスタ／スレーブ・シフト・レジスタ１６４のクロック入力に加えられる間に、このシフト・レジスタ１６４のデータ入力に加えられる。ＸＦＥＲ  ＣＬＯＣＫ信号がデータ比スレーブ部分に転送する間に、ＳＡＭＰＬＥ  ＣＬＯＣＫはこのシフト・レジスタ１６４のマスタ部分の入力データをラッチする。全体としての効果は、隣接するビットのロケーション(location)の間でデータをシフトすることである。シフト・レジスタ１６４は、各ビット位置にＡＮＤゲート１６６の入力に結合されるタップ点を有し、ＬＯＣＫ信号を出力１６８に提供する。ＬＯＣＫ信号をロックが外れた状態を示すロー状態に駆動するには、シフト・レジスタ１６４にシフトする偽のＤＥＴＥＣＴ信号（論理０）がただ１つあればよい。４ビットのシフト・レジスタ１６４から論理０を完全にシフトして、ＬＯＣＫ信号の真の状態を再び確立するには、ＤＥＴＥＣＴ信号は少なくとも４周期のＳＡＭＰＬＥ  ＣＬＯＣＫとＸＦＥＲ  ＣＬＯＣＫの間真の状態（論理１）に戻らなければならない。真のＬＯＣＫ信号を発生するために必要な連続する真のＤＥＴＥＣＴ信号の数を増やすためには、シフト・レジスタ１６４の幅を更に広くする、例えば１２ビット以上にすることができることを理解されたい。
【００２６】
ロック検出回路１６０のさらなる詳細図を図６に示し、ここでＲＥＦＣＬＫ信号とＯＳＣＯＵＴ／Ｎ信号はＮＡＮＤゲート１７０の第１及び第２入力に加えられる。ＮＡＮＤゲート１７０の出力は、反転ＴＩＭＥＳＬＯＴ信号を受信するために結合するゲートを有するトランジスタ１７２のドレインに結合される。トランジスタ１７２のソースは、ゲートを有するタインバータ１７４，１７６を介してＮＯＲゲート１７８の第１入力に結合される。ＲＥＦＣＬＫ信号とＯＳＣＯＵＴ／Ｎ信号は、ＮＯＲゲート１７８の第２及び第３入力に加えられる。トランジスタ１８０は、インバータ１７４〜１７６の周囲にラッチ・フィードバック回路を提供する、インバータ１７６の出力に結合されたドレイン，インバータ１７４の入力に結合されたソースと正の電源電位ＶDDを受信するように結合されたゲートを有する。ＮＯＲゲート１７８の出力は、トランジスタ１８４のドレインに結合され、一方トランジスタ１８４のゲートは、インバータ１８６によって補数をとられた反転ＴＩＭＥＳＬＯＴ信号を受信する。トランジスタ１８４のソースは、インバータ１８８，１９０を介してインバータ１９４の入力に結合される。トランジスタ１９６は、インバータ１９０の出力に結合されたドレイン，インバータ１８８の入力に結合されたソースと正の電源電位ＶDDを受信するように結合されたゲートを有する。インバータ１９４の出力は、反転ＴＩＭＥＳＬＯＴ信号を受信するように結合されたゲートとインバータ２０２の入力に結合されたソースを有するトランジスタ２００のドレインに結合される。インバータ２０２の出力は、ＤＥＴＥＣＴ信号を提供する。
【００２７】
ロック検出回路１００の動作は、図７の波形から最もよく理解されたい。図７は、位相ロックの状態とロックが外れた状態の検出を示す。図７の時間ｔ0 の直前の通常の動作の間、ＯＳＣＯＵＴ／Ｎ信号とＲＥＦＣＬＫ信号は、いずれも論理１であり、ＮＡＮＤゲート１７０の出力に論理０を導出し、ＮＯＲゲート１７８の出力に論理０を導出する。時間ｔ0 の前では、図７の反転ＴＩＭＥＳＬＯＴ信号はハイであり、トランジスタ１７２をオンし、論理０をＮＯＲゲート１７８の第１入力に転送する。トランジスタ１８０は、論理０をラッチしてインバータ１７４の入力に戻す。
【００２８】
反転ＴＩＭＥＳＬＯＴ信号が論理０になると、インバータ１８６によってトランジスタ１７２はオフし、トランジスタ１８４はオンする。反転ＴＩＭＥＳＬＯＴ信号の０に向かう遷移によって、ＲＥＦＣＬＫ信号とＯＳＣＯＵＴ／Ｎ信号の論理状態を標本化する。もしいずれも論理１であれば、ＮＡＮＤゲート１７０の出力は論理０である。これ以外の場合には、ＮＡＮＤゲート１７０の出力は、論理１である。ＲＥＦＣＬＫ信号とＯＳＣＯＵＴ／Ｎ信号は、図７の時間ｔ0 と時間ｔ1 との間にいずれも論理０に遷移し、ＮＯＲゲート１７８の出力にトランジスタ１８４及びインバータ１８８，１９０を介して転送される論理１を導出する。インバータ１９４は、その出力に論理０を導出する。トランジスタ１９６は、インバータ１８８の入力で論理１をラッチする。時間ｔ1 の後反転ＴＩＭＥＳＬＯＴ信号は論理１に戻るので、トランジスタ２００は論理０をインバータ１９４からインバータ２０２に転送し、論理１のＤＥＴＥＣＴ信号を提供する。反転ＴＩＭＥＳＬＯＴ信号の正に向かう遷移によって、ＲＥＦＣＬＫ信号とＯＳＣＯＵＴ／Ｎ信号の論理状態を再び標本化する。もしいずれも論理０であり、インバータ１７６の出力が論理０であれば、ＮＯＲゲート１７８の出力は論理１である。これ以外の場合には、ＮＯＲゲート１７８の出力は論理０である。反転ＴＩＭＥＳＬＯＴ信号のゼロに向かう遷移の時点にＲＥＦＣＬＫ信号とＯＳＣＯＵＴ／Ｎ信号が、論理１であり、この反転ＴＩＭＥＳＬＯＴ信号の正に向かう時点には論理０である限り、ＤＥＴＥＣＴ信号はＰＬＬ１０のロック状態を示す論理１のままである。
【００２９】
さて、ＰＬＬ１０はもはや位相ロック状態でないので時間ｔ2 の後でＲＥＦＣＬＫ信号の周波数が変化する。図７の時間ｔ3 の直前には、ＯＳＣＯＵＴ／Ｎ信号とＲＥＦＣＬＫ信号はいずれも論理１であり、ＮＡＮＤゲート１７０の出力に論理０を導出し、ＮＯＲゲート１７８の出力に論理０を導出する。時間ｔ3 前には、反転ＴＩＭＥＳＬＯＴ信号はハイであり、トランジスタ１７２をオンして論理０をＮＯＲゲート１７８の第１入力に転送する。トランジスタ１８０は、インバータ１７８の入力で論理０をラッチする。
【００３０】
反転ＴＩＭＥＳＬＯＴ信号が論理０になると、インバータ１８６によってトランジスタ１７２がオフされ、トランジスタ１８４がオンされ、これによってＲＥＦＣＬＫ信号とＯＳＣＯＵＴ／Ｎ信号の論理状態を標本化する。ＯＳＣＯＵＴ／Ｎ信号は時間ｔ3 と時間ｔ4 との間に論理０に遷移するが、ＲＥＦＣＬＫ信号は論理１のままである。ＮＯＲゲート１７８の論理０の出力は、トランジスタ１８４，インバータ１８８，１９０を介して転送される。トランジスタ１９６は、インバータ１８８の入力で論理０をラッチする。反転ＴＩＭＥＳＬＯＴ信号は時間ｔ4 の後論理１に戻るので、トランジスタ２００は論理１をインバータ１９４からインバータ２０２に転送し、ＰＬＬ１０の位相ロックの消失を示す論理０のＤＥＴＥＣＴ信号を導出する。正に向かうサンプリングは、ＯＳＣＯＵＴ／Ｎ信号との位相が外れたＲＥＦＣＬＫ信号を検出する。論理０のＤＥＴＥＣＴ信号は、出力端子１６８のＬＯＣＫ信号を論理０の偽の状態に駆動される次のＳＡＭＰＬＥ  ＣＬＯＣＫ信号で図１のシフト・レジスタ１６４に移る。従って、ＰＬＬ１０のロック検出の特徴がＲＥＦＣＬＫ信号の周波数の変化を検出し、偽のＬＯＣＫ信号を導出する。
【００３１】
０に向かう反転ＴＩＭＥＳＬＯＴの標本化の前にもしＲＥＦＣＬＫ信号が論理０に切り替わると、同様の「位相ロックの存在しない」結果が次に生じる。反転ＴＩＭＥＳＬＯＴ信号が論理０に切り替わると、論理１におけるＮＡＮＤゲート１７０の出力は、インバータ１７６の出力でラッチする。ＮＯＲゲート１７８は、反転ＴＩＭＥＳＬＯＴ信号の間、論理０を提供し続け、ＤＥＴＥＣＴ信号は論理０になり、これによってロックが外れた状態を示す。
【００３２】
要約すると、反転ＴＩＭＥＳＬＯＴ信号がゼロに向かって遷移する前にＮＡＮＤゲート１７８の出力が論理０であるので、ＲＥＦＣＬＫ信号とＯＳＣＯＵＴ／Ｎ信号はいずれも論理１でなければならない。更に、ＰＬＬ１０の位相ロック状態を示すため反転ＴＩＭＥＳＬＯＴ信号の正に向かう遷移の時間迄にＮＯＲゲート１１８の出力が論理１であるので、ＲＥＦＣＬＫ信号とＯＳＣＯＵＴ／Ｎ信号はいずれも論理０でなければならない。
【００３３】
本発明の特定の実施例を図示して説明したが、当業者は更に変形と改良が可能であろう。本発明はここに示した特定の形態に限定されるものではなく、前記請求項は本発明の精神と範囲から乖離しない全ての変形を包含することを意図するものであると理解されたい。
【図面の簡単な説明】
【図１】プログラム可能分周回路とロック検出回路を有する位相ロック・ループを示すブロック図である。
【図２】図１の逆位相クロック発生器を示す概略図である。
【図３】図１のプログラム可能分周回路を示す概略図である。
【図４】図３のラッチ回路を示す概略図である。
【図５】図３の比較回路を示す概略図である。
【図６】図１のロック検出回路を示す概略図である。
【図７】位相ロックの監視を示す波形である。
【符号の説明】
１４  位相検出器
１６  チャージ・ポンプ
２２  ループ・フィルタ
２４  電圧制御発振器（ＶＣＯ）
２８  逆位相クロック発生器
３０  プログラム可能周波数分周回路
６０  ラッチ回路
６２  デクリメント回路
６４  比較回路
６６〜８６  遅延回路
１６０  ロック検出回路
１６４  シフト・レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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