(57)【特許請求の範囲】
【請求項１】
（Ａ）半導体基板上に層間絶縁膜を形成し、該層間絶縁膜にコンタクトホールを形成し、さらに該コンタクトホール内にプラグを形成し、
（Ｂ）該プラグを含む前記層間絶縁膜上に第１絶縁膜を形成し、前記プラグ上の第１絶縁膜に溝を形成してプラグの表面を露出させ、
（Ｃ）該溝を含む前記第１絶縁膜上に第１導電膜を形成し、該第１導電膜を化学的機械的研磨法によってエッチバックすることにより前記溝内に下部電極を形成し、
（Ｄ）該下部電極を含む第１絶縁膜上に第２絶縁膜を形成し、前記下部電極上の第２絶縁膜に溝を形成して下部電極の表面を露出させ、
（Ｅ）該溝の側壁にＴｉＯ2又はＴａＯ2からなる絶縁膜サイドウォールスペーサを形成し、
（Ｆ）前記溝及び絶縁膜サイドウォールスペーサを含む前記第２絶縁膜上に高誘電体膜又は強誘電体膜及び第２導電膜をこの順で形成し、
（Ｇ）前記高誘電体膜又は強誘電体膜及び第２導電膜を化学的機械的研磨法によって同時にエッチバックすることによりキャパシタ絶縁膜及び上部電極を形成することからなる半導体記憶装置の製造方法。
【請求項２】
下部電極及び上部電極が、Ｐｔ、Ｒｕ、Ｉｒ、ＩｒＯ2／Ｒｕ又はＩｒＯ2／Ｉｒにより形成されてなる請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
高誘電体膜が（Ｂａ，Ｓｒ）ＴｉＯ3、強誘電体膜がＰｂＴｉxＺｒ1-xＯ3又はＳｒＢｉ2Ｔａ2Ｏ9である請求項１に記載の半導体記憶装置の製造方法。
【請求項４】
プラグの下層又は上層に、バリアメタルを形成する請求項１に記載の半導体記憶装置の製造方法。
【請求項５】
バリアメタルが、ＴｉＮ又はＴａＳｉＮである請求項４に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置の製造方法に関し、より詳細には、強誘電体メモリ及びＤＲＡＭを高集積化するために、ＣＭＰ法を用いた電極形成により微細化キャパシタを形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
従来の１トランジスタ・１キャパシタ（又は２トランジスタ・２キャパシタ）構造を有する強誘電体メモリセルは、図３に示すように、トランジスタＴｒ上に絶縁膜３０を介して平面型キャパシタＣｐが形成された構造が採られており、トランジスタＴｒとキャパシタＣｐとが完全に分離されている。よって、絶縁膜３０上にキャパシタＣｐを形成した後、キャパシタＣｐとトランジスタＴｒとを局所配線３１で接続している。
しかし、図３に示すような構造では、メモリセルの占有面積が大きくなり、高集積化には向いていない。
そこで、図４に示すように、ＭＯＳＦＥＴのソース領域３２上にポリシリコン又はタングステン等からなるコンタクトプラグ３３を形成し、このコンタクトプラグ３３上にスタック型キャパシタＣｐを形成する強誘電体メモリセルやＤＲＡＭ等が提案されている。
【０００３】
図４に示すようなスタック型キャパシタは、通常、下記の手法により形成されている。すなわち、トランジスタ、トランジスタ上に層間絶縁膜、層間絶縁膜にコンタクトホール、コンタクトホール内にコンタクトプラグが形成された半導体基板において、コンタクトプラグ上にＩｒ、ＩｒＯ2／Ｉｒ、Ｐｔ、Ｒｕ、ＲｕＯ2／Ｒｕ等の導電膜を堆積し、ドライエッチング法により、導電膜をパターニングし、下部電極（ノード電極）を形成する。続いて、強誘電体膜（ＰＺＴ、ＳＢＴ等）又は高誘電体膜（ＢＳＴ等）を堆積し、さらに、上部電極材料としてのＩｒ、ＩｒＯ2、Ｐｔ、Ｒｕ、ＲｕＯ2等の導電膜を堆積し、ドライエッチング法により、導電膜及び強誘電体膜（又は高誘電体膜）をパターニングし、共通プレート（又はドライブ線）を形成する。
【０００４】
しかし、上部電極又は下部電極に用いるＰｔ、Ｉｒ、ＩｒＯ2等の導電膜は、通常ドライエッチングで使用するハロゲン化ガスとの反応性が低く、また、反応生成物の揮発性も低いためエッチレートが低く、微細加工が難しい。しかも、サブミクロン以下のパターンでは、マイクロローディング効果の影響も大きく、反応生成物の導電膜への付着又パーティクルの発生等の問題がある。
そのため、この種のメモリを高集積化するのに、Ｐｔ、Ｉｒ等の不活性金属の微細加工技術の確立が不可欠になっている。
そこで、強酸又は強アルカリ性の電解液を含むスラリーを用いた化学的機械研磨法（ＣＭＰ法）によりエッチバックする方法が、特開平９−１４８５３７号公報及び特開平７−２２５１８号公報等に提案されている。
【０００５】
例えば、特開平９−１４８５３７号公報によれば、図５に示したように、トランジスタ、トランジスタ上に層間絶縁膜４０、層間絶縁膜４０にコンタクトホール、コンタクトホール内にコンタクトプラグ４１が形成された半導体基板において、コンタクトプラグ４１上にＳｉＯ2膜４２を形成する。その後、コンタクトプラグ４１上であって、このＳｉＯ2膜４２にマスクを用いて開口部を形成し、この開口部内に下部電極４３／強誘電体４４／上部電極４５／ＴＥＯＳ膜４６を順次堆積する。続いて、これら膜を同時にＣＭＰ研磨することにより、ＳｉＯ2膜４２に形成した開口部内に凹形状の孤立キャパシタＣｐを形成するとともに、この孤立キャパシタ表面の凹部にＴＥＯＳ膜４６を埋設する。さらに、この孤立キャパシタＣｐの凹部のＴＥＯＳ膜４６に、マスクを用いてドライエッチングによりコンタクトホールを開口した後、このコンタクトホールを含むキャパシタ上に、金属膜を形成し、この金属膜をマスクを用いてパターニングして共通プレート電極４７を形成する。
【０００６】
しかし、このような工程では、コンタクトプラグ４１上のＳｉＯ2 膜４２に開口部を形成するためのマスク、ＴＥＯＳ膜４６にコンタクトホールを開口するためのマスク、共通プレート電極４７にパターニングするためのマスクと、３枚のマスクが必要となるとともに、ＳｉＯ2 膜４２の開口部内にキャパシタを形成する際のＣＭＰ工程及びＴＥＯＳ膜４６にコンタクトホールを形成するためのドライエッチ工程が必要となる。また、形成されたキャパシタ上にコンタクトホールを形成する必要があり、微細化がさらに進んだ場合に、コンタクトホールの形成自体が困難となるという問題も有している。
【０００７】
また、特開平７−２２５１８号公報によれば、図６に示したように、トランジスタ、層間絶縁膜５０、層間絶縁膜５０にコンタクトホール、コンタクトホール内にコンタクトプラグ５１が形成された半導体基板において、コンタクトプラグ５１上にＳｉＯ2膜５２を形成する。その後、コンタクトプラグ５１上であって、このＳｉＯ2膜５２にマスクを用いて開口部を形成し、この開口部上に導電膜を堆積し、ＣＭＰ工程により、コンタクトプラグ５１と接続された孤立の蓄積電極５３を形成する。次いで、蓄積電極５３上に強誘電体膜５４及びＳｉＯ2膜５５を順次堆積し、その後、ＳｉＯ2膜５５であって、蓄積電極５３上に、マスクを用いてドライブ線に対応する溝を形成し、導電膜を堆積する。続いて、この導電膜をＣＭＰ研磨することにより、孤立したドライブ線５６を形成する。
しかし、この工程では、メモリアレイ周辺の回路部上において強誘電体膜を加工する際、強誘電体膜上にドライエッチングによるプラズマダメージが導入され、強誘電体特性が劣化するという問題がある。
【０００８】
【課題を解決するための手段】
本発明によれば、（Ａ）半導体基板上に層間絶縁膜を形成し、該層間絶縁膜にコンタクトホールを形成し、さらに該コンタクトホール内にプラグを形成し、
（Ｂ）該プラグを含む前記層間絶縁膜上に第１絶縁膜を形成し、前記プラグ上の第１絶縁膜に溝を形成してプラグの表面を露出させ、
（Ｃ）該溝を含む前記第１絶縁膜上に第１導電膜を形成し、該第１導電膜を化学的機械的研磨法によってエッチバックすることにより前記溝内に下部電極を形成し、
（Ｄ）該下部電極を含む第１絶縁膜上に第２絶縁膜を形成し、前記下部電極上の第２絶縁膜に溝を形成して下部電極の表面を露出させ、
（Ｅ）該溝の側壁にＴｉＯ2又はＴａＯ2からなる絶縁膜サイドウォールスペーサを形成し、
（Ｆ）前記溝及び絶縁膜サイドウォールスペーサを含む前記第２絶縁膜上に高誘電体膜又は強誘電体膜及び第２導電膜をこの順で形成し、
（Ｇ）前記高誘電体膜又は強誘電体膜及び第２導電膜を化学的機械的研磨法によって同時にエッチバックすることによりキャパシタ絶縁膜及び上部電極を形成することからなる半導体記憶装置の製造方法が提供される。
【００１０】
【発明の実施の形態】
本発明の参考例となる半導体装置の製造方法によれば、まず、（ａ）半導体基板上に層間絶縁膜を形成し、該層間絶縁膜にコンタクトホールを形成し、さらに該コンタクトホール内にプラグを形成する。
【００１１】
本発明で使用することができる半導体基板は、通常半導体装置を形成するために使用される基板であれば特に限定されるものではなく、シリコン、ゲルマニウム等の半導体、ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体等からなる基板を使用することができる。なかでも、シリコン基板が好ましい。この半導体基板は、ロコス法やトレンチ素子分離法による素子分離膜が形成されていてもよいし、トランジスタ、キャパシタ又は抵抗等の素子、配線、絶縁膜等が単独又は組み合わせられて形成されていてもよい。
【００１２】
この半導体基板上に、層間絶縁膜を形成する。この際の層間絶縁膜は、絶縁性を有する膜であれば、その材料は特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜、ＰＳＧ、ＢＰＳＧ等の単層又は多層からなる絶縁膜が挙げられる。これらの絶縁膜は、例えば、ＣＶＤ法等の公知の方法にしたがって形成することができる。層間絶縁膜の膜厚は、通常層間絶縁膜として機能する膜厚であればよく、例えば、７００〜３０００ｎｍ程度が挙げられる。
この層間絶縁膜にコンタクトホールを形成する。コンタクトホールの形成方法は、特に限定されるものではなく、例えば、フォトリソグラフィ及びエッチング工程によって形成することができる。コンタクトホールの大きさは、層間絶縁膜の下層と上層との電気的な接続を確保できる大きさであれば特に限定されない。
【００１３】
このコンタクトホール内にプラグを形成する。プラグは導電性材料によってその表面を平坦に形成することが好ましい。例えば、チタン、タンタル、タングステン等の高融点金属、ポリシリコンの単層膜又は積層膜が挙げられる。また、プラグの下層又は上層に、他の導電材料との密着性を確保等のために、ＴｉＮ，ＴａＳｉＮ等からなるバリアメタルが形成されていてもよい。これらプラグ、バリアメタル等は、公知の方法、例えば、スパッタリング法、真空蒸着法等と、エッチバック、好ましくはＣＭＰ法によるエッチバックとを組み合わせることにより形成することができる。
【００１４】
次いで、（ｂ）プラグを含む層間絶縁膜上に第１絶縁膜を形成し、プラグ上の第１絶縁膜に溝を形成する。
第1絶縁膜は、通常、プラグを含む層間絶縁膜上の全面に形成することが好ましい。第1絶縁膜は、絶縁性を有する膜であれば、その材料は特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜、ＴｉＯ2、ＴａＯ2等の単層又は多層からなる絶縁膜が挙げられる。なお、プラグ上に形成される後述する下部電極との密着性を高めるために、ＴｉＯ2／ＳｉＯ2の積層膜が好ましい。これらの絶縁膜は、例えば、ＣＶＤ法等の公知の方法にしたがって形成することができる。また、第1絶縁膜の膜厚は、例えば、２０００〜３０００ｎｍ程度が挙げられる。
【００１５】
この第1絶縁膜に溝を形成する。この溝は、プラグ上であって、その底部がプラグにまで至っており、プラグ全体を被覆し、さらにプラグの外周部上にまで広げて形成することが好ましい。つまり、この溝の大きさにより、後工程で形成する下部電極の大きさがほぼ決定されることになる。溝は、公知の方法、例えばフォトリソグラフィ及びエッチング工程によって形成することができる。なお、第1絶縁膜に溝を形成した後、上述した他の第1絶縁膜材料によって第1絶縁膜の側壁にサイドウォールスペーサを形成してもよい。
【００１６】
さらに、（ｃ）溝を含む第１絶縁膜上に第１導電膜を形成し、第１導電膜を化学的機械的研磨法によってエッチバックすることにより下部電極を形成する。
【００１７】
第1導電膜は、通常、溝を含む第１絶縁膜上全面に形成することが好ましい。第1導電膜は、通常の電極材料で形成するのであれば特に限定されるものではないが、なかでも、Ｐｔ、Ｒｕ、Ｉｒ、ＩｒＯ2／Ｒｕ又はＩｒＯ2／Ｉｒの単層膜や積層膜が好ましい。この第1導電膜は、先の工程で形成した溝の深さよりも薄い膜厚、例えば、５００〜２０００Å程度の膜厚で形成することが好ましい。第1導電膜は、公知の方法、例えばＣＶＤ法、ＭＯＣＶＤ法、スパッタリング法、メッキ法、エレクトロプレート法により形成することができ、なかでも、被覆特性の観点から、ＭＯＣＶＤ法及びエレクトロプレート法が好ましい。具体的には、ＭＯＣＶＤ法の場合には、比較的蒸気圧の高いＰｔ、Ｉｒ等の有機金属錯体を原料に用いて、熱分解する方法が挙げられ、エレクトロプレート法の場合には、Ｈ2〔ＰｔＣｌ4〕、Ｈ2〔Ｐｔ（ＮＯ2）〕、Ｈ2〔Ｐｔ（ＣＮ）4〕、Ｉｒ2（ＳＯ4）3、Ｍ・Ｉｒ（ＳＯ4）2・１２Ｈ2Ｏ等の電解液を電気分解する方法が挙げられる。なお、エレクトロプレート法の場合は、同じ金属で構成されるシード層が必要であるため、あらかじめ、第1導電膜とする金属膜を、シード層として、スパッタリング法、イオンメタルプラズマ法等により成膜する。
【００１８】
第1導電膜を化学的機械的研磨法によってエッチバックすることにより溝内にのみ下部電極を形成する。つまり、溝内以外の第1絶縁膜上に存在する第1導電膜をエッチング除去する。ここで、化学的機械的研磨法は、ＣｅＯ2、ＺｒＯ2、Ａｌ2０3等の研磨剤に、第1導電膜を構成する金属を溶解させる溶液を混ぜ合わせたスラリーを１５０〜２００ｓｃｃｍ程度の供給量で、回転プレート上の被エッチング部に塗布することにより供給し、ＣＭＰ法により研磨する方法である。第1導電膜を構成する金属を溶解させる溶液としては、例えば、Ｐｔの場合には王水、Ｉｒの場合には水酸化ナトリウム又はカリウム／ＫＮＯ3等の溶液を挙げることができる。なお、第1導電膜の膜厚が、溝の深さよりも薄い場合には、下部電極は溝内にのみ凹部形状に形成することができる。また、第1導電膜の膜厚が、溝の深さとほぼ同等又は溝の深さより厚い場合には、下部電極は溝内に、表面が第1絶縁膜と面一に、平坦な形状に形成することができる。
【００１９】
さらに、（ｄ）下部電極を含む第１絶縁膜上に高誘電体膜又は強誘電体膜及び第２導電膜をこの順で形成する。高誘電体膜又は強誘電体膜及び第２導電膜は、下部電極を含む第1絶縁膜上全面に形成することが好ましい。ここで、高誘電体膜又は強誘電体膜は、キャパシタ絶縁膜として機能するものであり、例えば、高誘電体膜としては（Ｂａ，Ｓｒ）ＴｉＯ3が挙げられ、強誘電体膜としてはＰｂＴｉxＺｒ1-xＯ3（０＜ｘ＜１）又はＳｒＢｉ2Ｔａ2Ｏ9等が挙げられる。これらの膜の膜厚は、例えば、５００〜２０００Å程度が挙げられる。これらの膜は、公知の方法、例えばＭＯＣＶＤ法、スパッタリング法、ＭＯＤ法、ゾルゲル法等により形成することができる。なお、これら膜を成膜した後には、例えば、４００〜８００℃程度の温度範囲、酸素、酸素／窒素、酸素／アルゴン雰囲気中等で３０秒間〜数時間程度アニール処理を施すことが好ましい。
【００２０】
第2導電膜は、上述した第1導電膜と同様の材料で、同様の膜厚で、同様の成膜方法で形成することができる。なお、第1導電膜と第2導電膜とは必ずしも同じ材料、同じ膜厚で形成する必要はなく、半導体装置の特性、その下層又は上層に配置される素子や絶縁膜等に応じて、適宜調整することができる。
【００２１】
続いて、（ｅ）高誘電体膜又は強誘電体膜及び第２導電膜を同時にパターニングすることによって、キャパシタ絶縁膜及び上部電極を形成する。
高誘電体膜又は強誘電体膜及び第２導電膜は、フォトリソグラフィ及びエッチング工程により、溝と同じ大きさ又は溝よりも大きくパターニングしてもよい。これにより、溝内のみに配置する下部電極と、キャパシタ絶縁膜及び上部電極によるキャパシタを形成することができる。
なお、下部電極は、ノード電極として、上部電極は共通プレート電極又はドライブラインとして機能するように形成することができる。
【００２２】
一方、本発明の半導体装置の製造方法によれば、工程（Ａ）〜（Ｃ）において、上述した工程（ａ）〜（ｃ）と同様に下部電極を形成する。なお、ここで形成される下部電極は、溝内であって、表面が第1絶縁膜と面一に、平坦な形状に形成することが好ましい。
【００２３】
次いで、（Ｄ）下部電極を含む第１絶縁膜上に第２絶縁膜を形成し、下部電極上の第２絶縁膜に溝を形成する。
第2絶縁膜としては、第1絶縁膜と同様の材料を同様の方法で形成することができる。第2絶縁膜の膜厚は、後の工程で形成する上部電極等の膜厚を決定するものであるため、上部電極等の膜厚に対応させた膜厚で形成することが好ましい。例えば、２０００〜５０００Å程度が挙げられる。
【００２４】
下部電極上の第2絶縁膜に溝を形成する。ここで、溝は、工程（ｂ）における第1絶縁膜に溝を形成する方法と同様の方法により形成することができる。溝の大きさは特に限定されるものではないが、下部電極を覆い、さらにその外周部にまで広がるような大きさで形成することが好ましい。
【００２５】
さらに、（Ｅ）溝の側壁に絶縁膜サイドウォールスペーサを形成する。この際の絶縁膜サイドウォールスペーサは、上述した第1絶縁膜と同様の材料、好ましくは、ＴｉＯ2又はＴａＯ2膜を、膜厚２００〜１０００Å程度で形成し、ＲＩＥ法によりエッチバックすることによって形成することができる。この絶縁膜サイドウォールスペーサにより、シリコン酸化膜と後工程で形成する高誘電体膜又は強誘電体膜との接触によるこれら膜の劣化を防止することができる。
【００２６】
次いで、（Ｆ）溝及び絶縁膜サイドウォールスペーサを含む第２絶縁膜上に高誘電体膜又は強誘電体膜及び第２導電膜をこの順で形成する。高誘電体膜又は強誘電体膜及び第２導電膜は、通常第2絶縁膜上全面に形成することが好ましい。なお、これら膜の形成は、上述した工程（ｄ）における膜と同様の材料、方法により形成することができる。
【００２７】
続いて、（Ｇ）高誘電体膜又は強誘電体膜及び第２導電膜を化学的機械的研磨法によって同時にエッチバックすることによりキャパシタ絶縁膜及び上部電極を形成する。なお、この際のエッチバックは、工程（ｃ）におけるエッチバックと同様の方法で行うことができる。これにより、上部電極が、溝内に、表面が第２絶縁膜と面一に、平坦な形状に形成することができる。
【００２８】
以下に、この発明の半導体装置の製造方法について、図面に基いて説明する。なお、これらの実施例によってはこの発明は限定されない。
【００２９】
参考例
まず、図１（ａ）に示したように、トランジスタが形成されたシリコン基板１上に膜厚１〜１．５μｍ程度のＳｉＯ2膜２、膜厚５００Å程度のＳｉＮ膜３による層間絶縁膜を形成する。この層間絶縁膜にコンタクトホールを形成し、例えば、膜厚１０００〜３０００Å程度のドープドポリシリコン膜を堆積し、ＲＩＥ法にてエッチバックしてドープドポリシリコン膜をコンタクトホール内に埋め込んで、プラグ４を形成する。次に、プラグ４上にＴｉＮ，ＴａＳｉＮ膜等を堆積し、ＣＭＰ工程によりエッチバックすることにより、表面が平坦なバリアメタル５を形成する。
【００３０】
続いて、図１（ｂ）に示したように、膜厚２０００〜３０００Å程度のＳｉＯ2膜６及び膜厚２００〜１０００Å程度のＴｉＯ2膜７からなる第１絶縁膜を堆積し、プラグ４上であって、キャパシタの蓄積電極に対応する部分に開口を形成する。なお、第１絶縁膜をＴｉＯ2／ＳｉＯ2の２層膜とした場合には、後工程で強誘電体膜を堆積する際に、第１絶縁膜と強誘電体膜との密着性を維持することができる。
【００３１】
さらに、図１（ｃ）に示したように、開口を含む第１絶縁膜上に、膜厚５００〜２０００Å程度のＰｔ膜８ａを形成する。ここで、Ｐｔ膜８ａは、比較的蒸気圧の高いＰｔの有機金属錯体を原料に用いて、熱分解法により成膜した。
【００３２】
続いて、図１（ｄ）に示したように、ＣＭＰ法により、開口外に存在するＰｔ膜８ａを研磨し、開口内にのみ凹形状の下部電極となるノード電極８を形成する。ここで、ＣＭＰ法は、ＣｅＯ2、ＺｒＯ2、Ａｌ2Ｏ3等の研磨剤にＰｔを溶解させる王水等の溶液を混ぜ合わせたスラリーを用いて、化学的に機械研磨する方法である。
【００３３】
次に、図１（ｅ）に示したように、ノード電極８上に、例えば、ＭＯＣＶＤ法により、膜厚５００〜２０００Åで、強誘電体膜としてＰＺＴ膜９を形成し、７００℃程度の温度で、１０分間程度アニール処理を施す。その後、例えば、ＭＯＣＶＤ法により、膜厚５００〜２０００Å程度のＩｒ膜１０を形成し、ノード電極８が形成された開口よりも広い幅でキャパシタ絶縁膜を形成するとともにドライブラインを形成するか、メモリセルアレイの外部でプレート電極を形成する。このような方法によれば、キャパシタの上部電極となるプレート電極上にコンタクトホールを形成し、さらにドライブラインを形成する必要がなくなり、製造工程を簡略化できる。
【００３４】
実施例
まず、図２（ａ）に示したように、参考例と同様にシリコン基板１上に層間絶縁膜、コンタクトホール、プラグ４及びバリアメタル５を形成する。
続いて、図２（ｂ）に示したように、膜厚１０００〜３０００Å程度の層間ＳｉＯ2膜６及び膜厚２００〜１０００Å程度の層間ＴｉＯ2膜７からなる第１絶縁膜を堆積し、プラグ４上であって、キャパシタの蓄積電極に対応する部分に開口を形成する。さらに、開口を含む第１絶縁膜上に、膜厚５００〜２０００Å程度のＰｔ膜１８ａを形成する。ここで、Ｐｔ膜１８ａは、比較的蒸気圧の高いＰｔの有機金属錯体を原料に用いて、熱分解するＭＯＣＶＤ法により成膜した。
続いて、図２（ｃ）に示したように、ＣＭＰ法により、開口外に存在するＰｔ膜１８ａをＣＭＰ法によって研磨し、開口内を埋め込む形状の下部電極となるノード電極１８を形成する。
【００３５】
次に、図２（ｄ）に示したように、ノード電極１８を含むＴｉＯ2膜７上に、ＳｉＯ2膜１６からなる第２絶縁膜を形成し、ノード電極１８上であって、キャパシタのドライブ線に対応する部分に開口を形成する。この開口上に膜厚２００〜１０００Å程度のＴｉＯ2膜１７を堆積し、エッチバックすることにより、ＳｉＯ2膜１６側壁にＴｉＯ2膜１７によるサイドウォールスペーサを形成する。
【００３６】
さらに、図２（ｅ）に示したように、開口を含むＴｉＯ2膜１７上に、例えば、ＭＯＣＶＤ法により、膜厚５００〜２０００Åで、強誘電体膜としてＰＺＴ膜１９ａを形成し、７００℃程度の温度で、１０分間程度、アニール処理を施す。その後、例えば、ＭＯＣＶＤ法により、膜厚５００〜２０００Å程度のＩｒ膜２０ａを形成する。
【００３７】
続いて、図２（ｆ）に示したように、上記のＣＭＰ法と同様の方法により、開口外に存在するＰＺＴ膜１９ａ及びＩｒ膜２０ａをＣＭＰ法により研磨し、開口内を埋め込む形状の強誘電体膜１９及びドライブライン２０を形成する。
このような方法によれば、コンタクトプラグ４上の第１絶縁膜に開口部を形成するためのマスク、ノード電極１８上の第２絶縁膜に開口部を形成するためのマスクと２枚のマスクを使用するのみでよく、製造工程を簡略化できる。しかも、ドライエッチングは行わないため、強誘電体膜へのプラズマダメージを低減することができる。
【００３８】
【発明の効果】
本発明によれば、１トランジスタ・１キャパシタ構造のＤＲＡＭ又は強誘電体メモリデバイスにおけるキャパシタ形成工程において、ＳｉＯ2膜に形成された溝部に下部電極、あるいは下部電極、キャパシタ絶縁膜、上部電極のいずれもを形成し、ＣＭＰ法でパターニングするため、製造プロセスを複雑化させることなく、かつ強誘電体にエッチングダメージを与えることなく、高集積化に対応した微細キャパシタを形成することが可能となり、高集積、微細化に対応できる半導体装置を製造することができる。
【図面の簡単な説明】
【図１】  本発明の半導体装置の製造方法の参考例を示す要部の概略断面工程図である。
【図２】  本発明の半導体装置の製造方法の実施例を示す要部の概略断面工程図である。
【図３】  従来の平面型キャパシタを有する強誘電体メモリセル構造を示す要部の概略断面図である。
【図４】  従来のスタック型キャパシタを有する強誘電体メモリセル構造を示す要部の概略断面図である。
【図５】  従来の強誘電体メモリセルの製造工程を説明するための要部の概略断面図である。
【図６】  従来の別の強誘電体メモリセルの製造工程を説明するための要部の概略断面図である。
【符号の説明】
１  シリコン基板（半導体基板）
２  ＳｉＯ2膜（層間絶縁膜）
３  ＳｉＮ膜（層間絶縁膜）
４  プラグ
５  バリアメタル
６、１６  ＳｉＯ2膜（第１絶縁膜）
７、１７  ＴｉＯ2膜（第１絶縁膜）
８ａ、１８ａ  Ｐｔ膜
８  ノード電極（下部電極）
９、１９ａ  ＰＺＴ膜
１０、２０ａ  Ｉｒ膜
１６  ＳｉＯ2膜（第２絶縁膜）
１７  ＴｉＯ2膜（絶縁膜サイドウォールスペーサ）
１９  強誘電体膜
２０  ドライブライン（上部電極）
【図１】
0003655113.tif 000002
【図２】
0003655113.tif 000003
【図３】
0003655113.tif 000004
【図４】
0003655113.tif 000005
【図５】
0003655113.tif 000006
【図６】
0003655113.tif 000007