(57)【特許請求の範囲】
【請求項１】
ＬＯＣＯＳ酸化膜に囲まれた活性化領域上にゲート酸化膜が形成され、前記ＬＯＣＯＳ酸化膜直下、かつ前記ゲート酸化膜の側方の基板にオフセットドレイン領域が形成されたＬＯＣＯＳオフセット構造を持つＥＭＯＳトランジスタと、前記オフセットドレイン領域、前記オフセットドレイン領域上のＬＯＣＯＳ酸化膜および前記ＬＯＣＯＳ酸化膜上に形成されたゲート電極で構成される三層構造と、からなるトランジスタ対と、前記トランジスタ対を前記オフセットドレイン領域によって少なくともｎ個連結したトランジスタ列と、前記トランジスタ列をゲート電極によって少なくとも２n個連結したトランジスタアレイからなり、前記少なくともｎ個のトランジスタ対のゲート電極にそれぞれ入力信号とその反対信号を印加し、前記トランジスタアレイの一方のオフセットドレイン領域にそれぞれ少なくとも２n階調の入力電圧を印加し、前記トランジスタアレイの他方のオフセットドレイン領域に入力電圧のうち１値の電圧のみが出力されるよう、前記トランジスタ対の配置を行ったことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マトリックス型の液晶表示装置のドライバーにおける出力選択回路に関する。
【０００２】
【従来の技術】
液晶ドライバーは半導体集積回路によって構成され、複数の出力端子をもち、各々の出力端子は、２n値の階調電圧から１値を出力選択回路にて選択し、液晶に所定の電圧を印加するものである。
【０００３】
近年、液晶表示装置の大型化や高精細化に伴い、液晶ドライバーの出力選択回路も、階調数の増加や画素数の増加に伴うアナログスイッチ数の増加、液晶データラインの負荷増大や液晶書き込み時間の短縮に伴うスイッチトランジスタサイズの増大が必要となり、チップサイズは年々増大する傾向にある。
【０００４】
図９は、特開平１０−２６０６６４号公報にて開示された従来の液晶ドライバーにおける出力選択回路の例である。
【０００５】
従来例の出力選択回路はエンハンスメント型トランジスタ（以下ＥＭＯＳトランジスタ）とディプレッション型のトランジスタ（以下ＤＭＯＳトランジスタ）のアレイで構成され、エンハンスメント型とディプレッション型の配置を設定することで所望の出力が得られる。図９では、その一例として３ビットの出力選択回路を示す。上下に走るトランジスタのゲート電極にＬ１〜Ｌ３とそれらの反転信号が印加され、左右に走るトランジスタのオフセットドレイン領域に各出力に対応するＶ１〜Ｖ８が左側から印加され、その出力Ｑには所定の出力が得られる。例えばＬ１〜Ｌ３が“０００”の時は、出力ＱにはＶ１の値が得られ、Ｌ１〜Ｌ３が“０１０”の時は、出力ＱにはＶ３の値が得られる。
【０００６】
出力選択回路に用いられる各スイッチングトランジスタは、液晶表示装置を駆動するために必要な出力電圧に耐えるよう、例えば、ＬＯＣＯＳオフセット構造やＬＤＤオフセット構造のようなオフセットドレイン構造をもつトランジスタが用いられる。
【０００７】
図２と図４はそれぞれ、以上のような出力選択回路を、ＬＯＣＯＳオフセット構造のトランジスタにて構成した場合の断面図と平面図である。図２と図４において、１１はシリコン単結晶基板、１２はゲート酸化膜、１３ａ〜１３ｆはポリシリコンゲート電極、１４はＬＯＣＯＳ酸化膜、１５はオフセットドレイン領域、１６はＤＭＯＳトランジスタのチャネル領域、１７はＬＯＣＯＳ酸化膜１４に囲まれた活性化領域、２０ａ〜２０ｃはそれぞれ共役の関係にあるトランジスタ対であり、図２は図４のＢ〜Ｂ′における断面に相当する。
【０００８】
また、図６と図８はそれぞれ、以上のような出力選択回路を、ＬＤＤオフセット構造のトランジスタにて構成した場合の断面図と平面図である。同図において、１１はシリコン単結晶基板、１２はゲート酸化膜、１３ａ〜１３ｆはポリシリコンゲート電極、１５はオフセットドレイン領域、１６はＤＭＯＳトランジスタのチャネル領域、１７はＬＯＣＯＳ酸化膜１４に囲まれた活性化領域、１８はＬＤＤサイドウォール、１９はソース／ドレイン領域、２０ａ〜２０ｃはそれぞれ共役の関係にあるトランジスタ対であり、図６は図８のＤ〜Ｄ′における断面に相当する。
【０００９】
【発明が解決しようとする課題】
しかしながら、近年の液晶表示装置の大型化や高精細化に伴い、上述した液晶ドライバーの出力選択回路は、アナログスイッチ数の増加やスイッチトランジスタサイズの増大が必要となり、チップサイズが増加するという課題があった。
【００１０】
また、ＤＭＯＳトランジスタを形成するために、パターン焼き付け工程、不純物注入工程、洗浄の追加工程が必要となり、プロセス工程数の増加とプロセスコストの増加を伴うという課題があった。
【００１１】
以上の課題に鑑み、本発明の目的は、チップサイズを縮小し、同時にプロセス工程数を削減しうる出力選択回路を提供することにある。
【００１２】
【課題を解決するための手段】
本発明の出力選択回路は、上記課題を解決するため、ＬＯＣＯＳオフセット構造をもつＥＭＯＳトランジスタと、前記トランジスタのどちらか一方のＬＯＣＯＳオフセットドレイン領域の延長上にゲート電極をもつ寄生トランジスタとからなり、上記２種類のトランジスタを対称の位置にもつ２種類のトランジスタ対と、上記トランジスタ対をオフセットドレイン領域にて少なくともｎ個連結したトランジスタ列と、上記トランジスタ列をゲート電極にて少なくとも２n個連結したトランジスタアレイで構成されている。また、上記の少なくともｎ個のトランジスタ対のゲート電極にそれぞれ入力信号とその反対信号を印加し、上記トランジスタアレイの一方のオフセットドレイン領域にそれぞれ少なくとも２n階調の入力電圧を印加し、上記トランジスタアレイの他方のオフセットドレイン領域に入力電圧のうち１値の電圧のみが出力されるよう、上記２種類のトランジスタ対を配置する。このように、ＤＭＯＳトランジスタの代わりに寄生トランジスタを用い、さらに、寄生トランジスタのゲート長を小さくすることで、共役するトランジスタ対面積は縮小され、図３に示す通りチップサイズを縮小することができるのである。またＤＭＯＳトランジスタを使用しないため、ＤＭＯＳ形成工程のプロセス工程数削減が可能となるのである。
【００１３】
また、本発明のもうひとつの出力選択回路は、上記課題を解決するため、ＬＤＤオフセット構造をもつＥＭＯＳトランジスタと、同じくＬＤＤオフセット構造からなりチャネル部にて両側のオフセットドレイン領域が接するほど小さなゲート長をもつＥＭＯＳトランジスタとを、オフセットドレイン領域にて対称の位置に接続した２種類のトランジスタ対からなる。上記トランジスタ対をオフセットドレイン領域にて少なくともｎ個連結したトランジスタ列と、上記トランジスタ列をゲート電極にて少なくとも２n個連結したトランジスタアレイで構成されている。また、上記の少なくともｎ個のトランジスタ対のゲート電極にそれぞれ入力信号とその反対信号を印加し、上記トランジスタアレイの一方のオフセットドレイン領域にそれぞれ少なくとも２n階調の入力電圧を印加し、上記トランジスタアレイの他方のオフセットドレイン領域に入力電圧のうち１値の電圧のみが出力されるよう、上記２種類のトランジスタ対を配置する。このように、ＤＭＯＳトランジスタの代わりにゲート長を小さくしたＥＭＯＳトランジスタを使用することで、共役トランジスタ対の面積は縮小でき、図７に示す通りチップサイズを縮小することができるのである。またＤＭＯＳトランジスタを使用しないため、ＤＭＯＳ形成工程のプロセス工程数削減が可能となるのである。
【００１４】
【発明の実施の形態】
以下本発明について、図面を参照して説明する。
【００１５】
図１は本発明の第１の実施の形態による出力選択回路の断面図である。同図において、１１はシリコン単結晶基板、１２はゲート酸化膜、１３ａ〜１３ｆはポリシリコンゲート電極、１４はＬＯＣＯＳ酸化膜、１５はオフセットドレイン領域、１７はＬＯＣＯＳ酸化膜１４に囲まれた活性化領域、２０ａ〜２０ｃはそれぞれ共役の関係にあるトランジスタ対である。また、図３は本発明の第１の実施の形態における出力選択回路の平面図であり、図１は図３のＡ〜Ａ′における断面図に相当する。
【００１６】
本実施の形態において、出力選択回路を構成するＥＭＯＳトランジスタ１３ｂ、１３ｄ、１３ｆは従来例と同じ構造であるが、従来例におけるＤＭＯＳトランジスタのゲート電極１３ａ、１３ｃ、１３ｅを、本発明ではそれぞれ共役の関係にあるＥＭＯＳトランジスタ１３ｂ、１３ｄ、１３ｆのオフセットドレイン領域１５とＬＯＣＯＳ酸化膜１４の延長上に配置し、ゲート長を配線遅延の影響がない程度まで小さくする。これはいわゆる寄生トランジスタ構造であり、従来例におけるＤＭＯＳトランジスタと同様の機能を果たす。すなわち、共役の関係にあるＥＭＯＳトランジスタのオフセットドレイン領域１５が、隣接する共役トランジスタ対のオフセットドレイン領域と直接接続されているために、寄生トランジスタのゲート電極のＯＮ／ＯＦＦに関わらず、出力電圧を右隣接する共役トランジスタ対に伝えることができるのである。
【００１７】
このように、ＤＭＯＳトランジスタの代わりに寄生トランジスタを用い、さらに、寄生トランジスタのゲート長を小さくすることで不要となったスペースに、図７に示す通り、共役トランジスタ対のＥＭＯＳトランジスタを配置することで、チップサイズを縮小することができるのである。またＤＭＯＳトランジスタを使用しないため、ＤＭＯＳ形成工程の省略が可能となるのである。
【００１８】
なお、本実施の形態の出力選択回路は、従来例の出力選択回路に対し新規な構造を有しないため、マスクレイアウトの変更と、ＤＭＯＳトランジスタのチャネル領域１６を削除することで具現化できることは容易に理解できる。
【００１９】
図５は本発明の第２の実施の形態による出力選択回路の断面図である。同図において、１１はシリコン単結晶基板、１２はゲート酸化膜、１３ａ〜１３ｆはポリシリコンゲート電極、１５はオフセットドレイン領域、１８はＬＤＤサイドウォール、１９はソース／ドレイン領域である。また、図７は本発明の実施の形態２における出力選択回路の平面図であり、図５は図７のＣ〜Ｃ′における断面図に相当する。
【００２０】
本実施の形態において、出力選択回路を構成するＥＭＯＳトランジスタ１３ｂ、１３ｄ、１３ｆは従来例と同じ構造であるが、従来例におけるＤＭＯＳトランジスタのゲート電極１３ａ、１３ｃ、１３ｅのゲート長を、本発明ではゲート電極の両側に形成されたオフセットドレイン領域１５がチャネル領域で接合し、且つ配線遅延の影響がない程度まで小さくする。このチャネル領域でオフセットドレイン領域が接合した構造は一種のＤＭＯＳトランジスタであり、従来例におけるＤＭＯＳトランジスタと同様の機能を果たす。すなわち、共役の関係にあるＥＭＯＳトランジスタのオフセットドレイン領域１５が、隣接する共役トランジスタ対のオフセットドレイン領域とチャネル領域で直接接続されているために、ゲート電極のＯＮ／ＯＦＦに関わらず、出力電圧を右隣接する共役トランジスタ対に伝えることができるのである。
【００２１】
このように、ＤＭＯＳトランジスタの代わりにゲート長を小さくしたＥＭＯＳトランジスタを使用することで不要となったスペースに、図７に示す通り、共役トランジスタ対のＥＭＯＳトランジスタを配置することにより、チップサイズを縮小することができるのである。またＤＭＯＳトランジスタを使用しないため、ＤＭＯＳ形成工程の省略が可能となるのである。
【００２２】
なお、本実施の形態の出力選択回路は、従来例の出力選択回路に対し新規な構造を有しないため、マスクレイアウトの変更と、ＤＭＯＳトランジスタのチャネル領域１６を削除することで具現化できることは容易に理解できる。
【００２３】
なお、本実施の形態では、ソース／ドレイン領域を構成に加えているが、オフセットドレイン領域のみでスイッチングトランジスタを連結してもよいことは、第１の実施の形態より明らかである。
【００２４】
さらに、本発明は液晶ドライバーを一例として説明したが、例えばＰＤＰパネル用ドライバーやプリンタードライバーなどのあらゆるドライバーの出力選択回路に適応できることはいうまでもない。
【００２５】
【発明の効果】
以上に説明した通り、本発明による出力選択回路は、ＤＭＯＳトランジスタのゲート長を小さくすることによりチップサイズを縮小し、同時にＤＭＯＳチャネル注入を省略することでプロセス工程数およびコストの削減可能な出力選択回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における出力選択回路の断面図
【図２】従来例におけるＬＯＣＯＳオフセット構造による出力選択回路の断面図
【図３】本発明の第１の実施の形態における出力選択回路の平面図
【図４】従来例におけるＬＯＣＯＳオフセット構造による出力選択回路の平面図
【図５】本発明の第２の実施の形態における出力選択回路の断面図
【図６】従来例におけるＬＤＤオフセット構造による出力選択回路の断面図
【図７】本発明の実施の形態２における出力選択回路の平面図
【図８】従来例におけるＬＤＤオフセット構造による出力選択回路の平面図
【図９】従来例の出力選択回路の回路図
【符号の説明】
１１  シリコン単結晶基板
１２  ゲート酸化膜
１３ａ〜１３ｆ  ポリシリコンゲート電極
１４  ＬＯＣＯＳ酸化膜
１５  オフセットドレイン領域
１６  ＤＭＯＳトランジスタのチャネル領域
１７  ＬＯＣＯＳ酸化膜１４に囲まれた活性化領域
１８  ＬＤＤサイドウォール
１９  ソース／ドレイン領域
２０ａ〜２０ｃ  それぞれ共役の関係にあるトランジスタ対
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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