(57)【特許請求の範囲】
【請求項１】
基板上に形成された単結晶半導体からなるバッファ層と、
このバッファ層上に形成され、該バッファ層とは格子定数が異なる歪みＳｉ層と、
この歪みＳｉ層上に形成され、該Ｓｉ層とは格子定数が異なる単結晶希土類酸化物のゲート絶縁膜と、
このゲート絶縁膜上に形成されたゲート電極と、
を具備してなることを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、結晶質の半導体材料であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート電極は、結晶質のＳｉＧｅであることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記ゲート絶縁膜は、単結晶のＣｅＯ2 ，ＰｒＯ2 ，ＣａＯ2 ，ＴｂＯ2 ，ＰｒＯ2 ，Ｄｙ2 Ｏ3 ，Ｅｒ2 Ｏ3 ，Ｅｕ2 Ｏ3 ，Ｇｄ2 Ｏ3 ，Ｈｏ2 Ｏ3 ，Ｉｎ2 Ｏ3 ，Ｌａ2 Ｏ3 ，Ｌｕ2 Ｏ3 ，Ｎｄ2 Ｏ3 ，Ｐｒ2 Ｏ3 ，Ｓｍ2 Ｏ3 ，Ｔｂ2 Ｏ3 ，ＴＩ2 Ｏ3 ，Ｔｍ2 Ｏ3 ，Ｙ2 Ｏ3 ，Ｙｂ2 Ｏ3 の何れかあることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記バッファ層は、単結晶のＳｉＧｅであることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記バッファ層は、ＳＯＩ基板の上に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項７】
基板上に形成された単結晶ＳｉＧｅの第１のゲート電極と、
第１のゲート電極上に形成された単結晶ＣｅＯ2 の第１のゲート絶縁膜と、
第１のゲート絶縁膜上に形成され、且つ一部が第１のゲート絶縁膜よりも外側に延在して形成された単結晶の歪みＳｉ層と、
この単結晶の歪みＳｉ層上の第１のゲート絶縁膜と対向する位置に形成された単結晶ＣｅＯ2 の第２のゲート絶縁膜と、
第２のゲート絶縁膜上に形成された単結晶ＳｉＧｅの第２のゲート電極と、
を具備してなることを特徴とする半導体装置。
【請求項８】
基板上に形成された単結晶半導体からなるバッファ層と、
このバッファ層上に形成され、該バッファ層とは格子定数が異なる歪みＳｉ層と、
この歪みＳｉ層上に形成され、該Ｓｉ層とは格子定数が異なる単結晶希土類酸化物のゲート絶縁膜と、
このゲート絶縁膜上に形成されたゲート電極と、
を具備してなることを特徴とする素子形成用基板。
【請求項９】
前記ゲート電極は、結晶質の半導体材料であることを特徴とする請求項８記載の素子形成用基板。
【請求項１０】
前記ゲート電極は、結晶質のＳｉＧｅであることを特徴とする請求項９記載の素子形成用基板。
【請求項１１】
前記ゲート絶縁膜は、単結晶のＣｅＯ2 ，ＰｒＯ2 ，ＣａＯ2 ，ＴｂＯ2 ，ＰｒＯ2 ，Ｄｙ2 Ｏ3 ，Ｅｒ2 Ｏ3 ，Ｅｕ2 Ｏ3 ，Ｇｄ2 Ｏ3 ，Ｈｏ2 Ｏ3 ，Ｉｎ2 Ｏ3 ，Ｌａ2 Ｏ3 ，Ｌｕ2 Ｏ3 ，Ｎｄ2 Ｏ3 ，Ｐｒ2 Ｏ3 ，Ｓｍ2 Ｏ3 ，Ｔｂ2 Ｏ3 ，ＴＩ2 Ｏ3 ，Ｔｍ2 Ｏ3 ，Ｙ2 Ｏ3 ，Ｙｂ2 Ｏ3 の何れかあることを特徴とする請求項８記載の素子形成用基板。
【請求項１２】
前記バッファ層は、単結晶のＳｉＧｅであることを特徴とする請求項８記載の素子形成用基板。
【請求項１３】
前記バッファ層は、ＳＯＩ基板の上に形成されていることを特徴とする請求項８記載の素子形成用基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、歪みＳｉチャネルを有する半導体装置に係わり、特にゲート絶縁膜やゲート電極構造の改良をはかった半導体装置及び素子形成用基板に関する。
【０００２】
【従来の技術】
近年、Ｓｉ−ＭＯＳＦＥＴの高性能化の指標の一つである電子移動度を向上させる方法として、Ｓｉ層に歪みを印加する技術が注目されている。Ｓｉ層に歪みを印加すると、そのバンド構造が変化し、チャネル中のキャリアの散乱が抑制されるため、移動度の向上が期待できる。具体的には、Ｓｉ基板上にＳｉよりも格子定数の大きな材料からなる混晶層、例えばＧｅ濃度２０％のＳｉＧｅ混晶層（以下、単にＳｉＧｅ層と記す）を形成し、このＳｉＧｅ層上にＳｉ層を形成すると、格子定数の差によって歪みが印加された歪みＳｉ層が形成される。
【０００３】
このような歪みＳｉ層を半導体デバイスのチャネルに用いると、無歪みチャネル層を用いた場合の約１．７６倍と大幅な電子移動度の向上を達成できることが報告されている（Ｊ．Ｗｅｌｓｅｒ，  Ｊ．Ｌ．Ｈｏｙｌ，Ｓ．Ｔａｇｋａｇｉ，  ａｎｄ  Ｊ．Ｆ．Ｇｉｂｂｏｎｓ，ＩＥＤＭ  ９４−３７３）。
【０００４】
また、電子移動度向上のためにＭＯＳＦＥＴの短チャネル化を進めると、浮遊容量の影響が大きくなり、期待通りに電子移動度を向上することが困難になる。これを解決するため、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造上に上記半導体チャネル層を設ける構造が注目されている。本構造を導入することによって、浮遊容量の低減や素子分離が容易となり、従来よりも更なる低消費電力化、高集積化が実現すると期待されている。
【０００５】
一方、微細化の一途を辿るＭＯＳＦＥＴでは、従来の酸化膜／Ｓｉ基板でゲート絶縁膜／チャネル層を形成する構造では、およそ２０１０年以降に微細化限界に到達することが予測されている（ＩＴＲＳ  Ｒｏａｄｍａｐ  ２０００）。ここに、リソグラフィの限界などと共に、この微細化限界に最初に到達すると考えられている課題の一つとして、数ｎｍよりも膜厚が薄くなるために急激にトンネルリーク電流が増大し低消費電力化に反すること、或いは薄膜化による膜質劣化による動作不良などが予見される酸化膜膜厚の極薄化限界がある。
【０００６】
１ｎｍ膜厚の酸化膜におけるリーク電流の増大に関する検討の結果、上記のＩＴＲＳのロードマップが妥当であることも既に実データとして示されている（Ｍ．Ｈｉｒｏｓｅ  ｅｔ  ａｌ．，  Ｓｅｍｉｃｏｎｄ．  Ｓｃｉ．  Ｔｅｃｈｎｏｌ．  １５，４８５（２０００））。従って、今後の微細化を継続し、高機能化，高性能化，高速化などの素子特性向上を引き続き目指すには、チャネル層の改良だけでなく、酸化膜の代替技術を開発する必要があった。
【０００７】
【発明が解決しようとする課題】
このように従来、歪みＳｉチャネル層を備えた半導体デバイスにおいては、Ｓｉ基板上に直接チャネル層が形成されるデバイスに比べると高性能化が期待できるものの、今後の更なる高性能化を目指す場合、チャネル層以外の構造にも新たな技術の導入が必要と考えられている。
【０００８】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、歪みＳｉチャネル層を用いた構成において、微細化に伴うゲート絶縁膜の膜質劣化やリーク電流増大を抑制し、より一層の素子特性向上をはかり得る半導体装置及び素子形成用基板を提供することにある。
【０００９】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
【００１０】
即ち本発明は、歪みＳｉチャネル層を用いた半導体装置において、基板上に形成された単結晶半導体からなるバッファ層と、このバッファ層上に形成され、該バッファ層とは格子定数が異なる歪みＳｉ層と、この歪みＳｉ層上に形成され、該Ｓｉ層とは格子定数が異なる単結晶希土類酸化物のゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、を具備してなることを特徴とする。
【００１１】
ここで、本発明の望ましい実施態様としては次のものが挙げられる。
【００１２】
（１）  ゲート電極は、結晶質の半導体材料であること。
（２）  ゲート電極は、結晶質のＣｅＯ２  であること。
【００１３】
（３）  ゲート絶縁膜は、単結晶のＣｅＯ２  ，ＰｒＯ２  ，ＣａＯ２  ，ＴｂＯ２  ，ＰｒＯ２  ，Ｄｙ２  Ｏ３  ，Ｅｒ２  Ｏ３  ，Ｅｕ２  Ｏ３  ，Ｇｄ２  Ｏ３  ，Ｈｏ２  Ｏ３  ，Ｉｎ２  Ｏ３  ，Ｌａ２  Ｏ３  ，Ｌｕ２  Ｏ３  ，Ｎｄ２  Ｏ３  ，Ｐｒ２  Ｏ３  ，Ｓｍ２  Ｏ３  ，Ｔｂ２  Ｏ３  ，ＴＩ２  Ｏ３  ，Ｔｍ２  Ｏ３  ，Ｙ２  Ｏ３  ，Ｙｂ２  Ｏ３  の何れかあること。
【００１４】
（４）  バッファ層は、単結晶のＳｉＧｅであること。
（５）  バッファ層は、ＳＯＩ基板の上に形成されていること。
（６）  バッファ層からゲート電極までの全ての層を、同一チャンバ内でエピタキシャルで成長形成すること。
【００１５】
また本発明は、デュアルゲート構造を有する半導体装置において、基板上に形成された単結晶ＳｉＧｅの第１のゲート電極と、この第１のゲート電極上に形成された単結晶ＣｅＯ２  の第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成され、且つ一部が第１のゲート絶縁膜よりも外側に延在して形成された単結晶Ｓｉ層と、この単結晶Ｓｉ層上の第１のゲート絶縁膜と対向する位置に形成された単結晶ＣｅＯ２  の第２のゲート絶縁膜と、この第２のゲート絶縁膜上に形成された単結晶ＳｉＧｅの第２のゲート電極と、を具備してなることを特徴とする。
【００１６】
（作用）
本発明によれば、チャネル層に歪みＳｉ層を用いていることから移動度の向上が期待されることに加え、ゲート絶縁膜にチャネル層とは異なる格子定数の希土類酸化物の結晶絶縁層を用いていることから、ゲート絶縁膜における誘電率を増大させることができ、素子の微細化に伴うゲート絶縁膜の薄膜化によるリーク電流の増加を抑えることが可能となる。従って、チャネル層の高速化限界とゲート絶縁膜の薄膜化限界との課題を同時に解決することができる。
【００１７】
ここで、格子緩和したＳｉの上にＣｅＯ２  をエピタキシャル成長した場合の報告（Ｒ．Ａ．ＭｃＫｅｅ  ｅｔ  ａｌ．，  Ｓｃｉｅｎｃｅ  ２９３，４６８（２００１），或いは  Ｙ．Ｎｉｓｈｉｋａｗａ  ｅｔ  ａｌ．，  Ｅｘｔ．  ａｂｓｔｒａｃｔｓ，  ＳＳＤＭ  ２００１，  １７４））では、誘電率が１０を優に超える絶縁層が形成できることが判っており、従来の酸化膜に比べてＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）が同じならば、５桁以上のリーク低減が可能であることが判っている。格子緩和したＳｉＧｅ上の歪みＳｉの場合には、Ｓｉに引っ張り歪みが与えられており、その上のＣｅＯ２  に対しては格子緩和Ｓｉの場合よりも大きな引っ張り歪みが生じることになり、更なる誘電率の向上効果が期待される。
【００１８】
また、ゲート絶縁膜の上に更にゲート電極を結晶層で形成することが可能であり、その結果、チャネル層，ゲート絶縁膜，及びゲート電極を連続して、場合によっては低温で形成することが可能である。さらには、上記構造が絶縁層上に形成されることによって所謂ＳＯＩ構造が形成され、低消費電力化にも効果がある。従って、従来は製造できなかったガラスなどの融点の低い基板上での素子形成、所謂ダマシン構造での素子の形成などが実現でき、高品質で高性能な半導体素子を、工程数削減による低コストでの形成が可能であると共に、製造された素子の低消費電力化も可能となる。
【００１９】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００２０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置の素子構造を示す断面図である。
【００２１】
単結晶のＳｉ基板１１上には、バッファ層として単結晶のＳｉＧｅ層１２が積層されている。薄膜の積層は、通常、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）、ＭＢＥ（ｍｏｌｅｃｕｌａｒ  ｂｅａｍ  ｅｐｉｔａｘｙ）プロセスなどにより形成する。例えばＳｉＧｅ層をＣＶＤで形成する場合は、Ｓｉの原料ガスとＧｅの原料ガスとを、例えば５５０℃に加熱したＳｉ基板１１上に導入して、例えば５０ｎｍ厚みのＳｉＧｅ層１２を形成する。このとき、ＳｉＧｅ層１２の表面側のＧｅ組成は、典型的には５％以上６０％未満であり、２０％以上５０％未満が好ましい。
【００２２】
ＳｉＧｅ層１２は、該層中に転位を導入するなどして下地のＳｉ基板１１との格子定数差による歪みを緩和せしめ、該結晶の表面側では緩和ＳｉＧｅとなるように歪みを開放する必要がある。そのために、ＳｉＧｅ層１２はＧｅ濃度が基板表面に垂直な結晶成長方向に向かって変えることで、格子定数を基板に垂直な方向に変える場合がある。
【００２３】
また、貼り合わせや酸化濃縮法（Ｔ．Ｔｅｚｕｋａ  ｅｔ  ａｌ．，ＩＥＤＭ  Ｔｅｃｈ．  Ｄｉｇ．，９４６（２００１））によって歪み緩和が実現されたＳｉＧｅ層１２をＳｉ基板１１上に形成してもよい。その結果、ＳｉＧｅ層１２は、本発明の目的であるＳｉチャネル層へ歪みを印加するストレッサーとしての機能を有することができる。なお、張り合わせ法では、予め歪み緩和したＳｉＧｅ層１２を形成した支持基板をＳｉ基板１１の面に直接、或いは酸化膜を介して接着し、その後にＳｉＧｅ層１２を形成した支持基板を剥離することで、緩和ＳｉＧｅ層１２だけを残す。
【００２４】
格子緩和したＳｉＧｅ層１２上には、ＭＯＳＦＥＴのチャネル層となる厚さ２０ｎｍの単結晶のＳｉ層１３が形成されている。このとき、ＳｉＧｅとＳｉとの格子定数差のために、Ｓｉ層１３に引っ張り歪みが与えられる。ここで、ＳｉＧｅ層／Ｓｉ層の界面での格子定数差は、｜Δｄ｜＞０．０１％以上であればよく、特に｜Δｄ｜＜０．０２％〜４％の範囲が望ましい。
【００２５】
引っ張り歪みが与えられた歪みＳｉ層１３上には、厚さ３ｎｍの単結晶の絶縁層１４、例えば分子線エピタキシー法（ＭＢＥ法）を用いて酸化セリウム（ＣｅＯ２  ）膜が形成されている。このＣｅＯ２  膜１４上には、ゲート電極としてのポリＳｉ層１５が２００ｎｍの厚さに形成されている。ここで、ＣｅＯ２  膜１４はＳｉ基板上、特にＳｉ（１１１）面上にエピタキシャル成長する膜である。なお、単結晶のゲート絶縁膜１４としては、Ｓｉ基板上でエピタキシャル成長する絶縁膜であれば、ＣｅＯ２  膜に限定されず、これ以外の希土類酸化物、例えばＰｒＯ２  を用いることができる。更には、希土類酸化物以外の材料を用いることも可能である。
【００２６】
また、ＣｅＯ２  膜に代表される希土類酸化物を用いることで、絶縁膜の誘電率が１０以上となり、これを用いてトランジスタを作製すると、リーク電流を低減させ、実行酸化膜厚（ｔｅｆｆ）が１．０ｎｍ程度の極めて高性能なトランジスタを作製することができる。
【００２７】
図２に、比較のために従来のＭＯＳＦＥＴ構造の典型例を示す。図１と異なる点は、前記結晶絶縁層１４の替わりにアモルファスＳｉ酸化膜（ＳｉＯ２  ）１６が形成されていることである。ここで、ＳｉＯ２  膜１６の比誘電率は約３．８と小さく、最新の１００ｎｍノードの素子においては、酸化膜厚を１ｎｍオーダと薄くしなくてはならない。その結果、薄膜絶縁膜形成そのものが非常に困難であり、仮に歩留まりを確保できるに足る均一な極薄酸化膜が形成できたとしても、トンネル電流の増加は大きく、素子動作時の消費電力増加が避けられない。従って、論理素子用デバイスとして採用することは難しい。
【００２８】
このように本実施形態によれば、ゲート絶縁膜１４として単結晶のＣｅＯ２  を用いているので、ゲート絶縁膜１４における誘電率を増大させることができ、素子の微細化に伴うゲート絶縁膜の薄膜化によるリーク電流の増加を抑えることが可能となる。このため、素子形成層として歪みＳｉチャネル層を用いたことによる移動度の向上と相俟って、高速動作が可能で信頼性の高いＭＯＳＦＥＴを実現することができる。
【００２９】
（第２の実施形態）
図３は、本発明の第２の実施形態に係わる半導体装置の素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３０】
本実施形態が、先に説明した第１の実施形態と異なる点は、ゲート電極１７として単結晶のＳｉ若しくはＳｉＧｅを用いたことにある。単結晶のゲート絶縁膜１４上に形成されるゲート電極１７として単結晶Ｓｉを用いる場合、シラン（ＳｉＨ４  ）やジシラン（Ｓｉ２  Ｈ６  ）、ジクロクシラン（ＳｉＨ２  Ｃｌ２  ）や四塩化シラン（ＳｉＣｌ４  ）などの化合物ガスを原料ガスとして用いたＣＤＶ法や、ＭＢＥ法などを使用して、およそ４００℃から１０００℃の温度範囲の中で、典型的に５００℃〜７００℃と低温で形成することができる。この結晶成長の際には、不純物の同時添加が可能であり、ｐ型のゲート電極の形成にはＢやＳｂが、またｎ型のゲート電極の形成にはＡｓやＰが付加される。
【００３１】
また、ゲート電極１７として単結晶ＳｉＧｅを用いる場合には、ＣＶＤ法では上記のＳｉ原料ガスに加えＧｅ原料ガス、例えばＧｅＨ４  ガス（ゲルマンガス）を用いればよい。ゲート電極１７がＳｉＧｅの場合、ゲート絶縁膜１４としてのＣｅＯ２  により大きな引っ張り歪みを与えることになるので、誘電率の向上効果に更に有利である。
【００３２】
なお、一般にゲート電極の形成では、ゲートポリＳｉ中にイオン注入によって例えばリンを４×１０１５ｃｍ−２注入し、引き続いておよそ５００℃〜１１００℃程度の温度で、典型的には９５０℃，１分以下程度の活性化アニールを施す必要がある。しかしながら、このアニールプロセスが前記の通り高温のため、半導体層１３の歪み緩和や、結晶欠陥の発生などが生じ、デバイス特性を劣化させる可能性がある。これに対し本実施形態の場合は、低温でのゲート電極形成と活性化が同時に実現できる特徴を有し、デバイス特性の維持と工程数の削減によるプロセスコストの低減が期待できる。
【００３３】
このように本実施形態によれば、ＭＯＳＦＥＴのチャネル層となる歪みＳｉ層１３上に形成するゲート絶縁膜１４として単結晶のＣｅＯ２  を用いたことに加え、ゲート電極１７として単結晶のＳｉ又はＳｉＧｅを用いたことにより、第１の実施形態と同様の効果が得られるのは勿論のこと、バッファ層１２からゲート電極１７までの全ての層を同一チャンバ内でエピタキシャル成長することができる。従って、高品質で高性能なＭＯＳＦＥＴを、工程数削減による低コストでの形成が可能となる。
【００３４】
（第３の実施形態）
図４は、本発明の第３の実施形態に係わる半導体装置の素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３５】
本実施形態が先に説明した第２の実施形態と異なる点は、Ｓｉ基板１１とＳｉＧｅ層１２との間に埋め込み絶縁層１８としてＳｉＯ２  膜を形成したことにある。この絶縁層１８は、例えばドライ酸化膜，ウェット酸化膜などの熱酸化、デポ（ＣＶＤ）、溶液処理によるウェット酸化などの通常用いられる方法で形成できる。
【００３６】
図４では、ＳｉＯ２  膜を例としたが、絶縁層としての役割を果たす材料であれば良く、有機，無機の幅広い材料が適用できる。この場合に必要な条件は、絶縁層１８の上にチャネルとしてのＳｉ層１３に歪みを印加するストレッサー層、即ち図４ではＳｉＧｅ層１２が形成できることである。従って、Ｓｉ基板１１は、あくまで支持基板であり、熱履歴や化学処理などの素子作製プロセスに耐え得る材質であればその役割を妨げない。
【００３７】
このような構成であれば、第２の実施形態と同様の効果が得られるのは勿論のこと、素子形成基板がＳＯＩ構造となるためにデバイスとしての消費電力の低減が可能となる。
【００３８】
（第４の実施形態）
図５は、本発明の第４の実施形態に係わる半導体装置の素子構造を示す断面図である。なお、図４と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３９】
この実施形態は、基本的には第３の実施形態の構造を採用し、これをより具体化したものである。即ち、第３の実施形態と同様に、Ｓｉ基板１１上に絶縁層１８としてＳｉＯ２  膜が形成され、その上に単結晶の歪み緩和ＳｉＧｅ層１２、単結晶の歪みＳｉ層１３、単結晶のＣｅＯ２  層からなるゲート絶縁膜１４、単結晶のＳｉＧｅ層からなるゲート電極１７が形成され、ゲート電極１７とゲート絶縁膜１４はゲート構造に加工されている。歪みＳｉ層１３及びゲート電極１７の上には層間絶縁膜２１が形成され、この絶縁膜２１にコンタクトホールが形成されている。そして、絶縁膜２１上に、ソース，ドレイン及びゲートにそれぞれ接続されるアルミニウム配線２２が形成されている。なお、図中の２３，２４は素子領域を分離するための素子分離絶縁膜を示している。
【００４０】
本実施形態は、第３の実施形態と同様に全ての層構造をエピタキシャル成長で形成することが可能であるので、図では詳細には示さないが、例えば高温プロセスを必要とする素子を形成後に、完全に素子分離絶縁膜に囲まれた中に半導体装置を形成することが可能である。即ち、ＣＶＤによる埋め込み型の高性能トランジスタを作成することも可能である。
【００４１】
（第５の実施形態）
図６は、本発明の第５の実施形態に係わる半導体装置の素子構造を示す断面図である。なお、図５と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４２】
この実施形態は、第３の実施形態を改良し、デュアルゲート構造にしたものである。即ち、Ｓｉ基板１１上に絶縁層１８としてＳｉＯ2 膜が形成され、その上に単結晶のＳｉＧｅ層（第１のゲート電極）３７、単結晶のＣｅＯ2 層（第１のゲート絶縁膜）３４、単結晶のＳｉ層１３が形成されている。ここで、ＳｉＧｅ層３７は第１のゲート電極として機能し、ＣｅＯ2 層３４は第１のゲート絶縁膜として機能するものである。そして、Ｓｉ層１３上に、第３の実施形態と同様に、単結晶のＣｅＯ2 からなるゲート絶縁膜（第２のゲート絶縁膜）１４、単結晶のＳｉＧｅ層からなるゲート電極（第２のゲート電極）１７が形成され、ゲート電極１７とゲート絶縁膜１４はゲート構造に加工されている。また、Ｓｉ層１３及びゲート電極１７の上には、第４の実施形態と同様に、層間絶縁膜２１、配線２２が形成されている。
【００４３】
なお、図では第１のゲート電極３７に対する配線は示していないが、例えば第１のゲート電極３７を紙面表裏方向に延長し、トランジスタ部以外で専用の配線２２とコンタクトするようにすればよい。
【００４４】
このように本実施形態では、チャネル層となる単結晶のＳｉ層１３の上側だけでなく下側にもゲート絶縁膜を介してゲート電極を形成したデュアルゲート構造となっているため、Ｓｉ層１３中を移動するキャリアの制御をより精密に行うことが可能となる。具体的には、従来のＭＯＳ構造トランジスタ動作にて微細化と共に顕著となる閾値電圧の制御などに有効であり、従来構造よりも高性能化を達成することが可能である。
【００４５】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、格子緩和のバッファ層としてＳｉＧｅを用いたが、この代わりには、Ｂ，Ａｓ，Ｐ，Ｓｉ，Ｃ，Ｇｅ，Ｇａ，Ｉｎ，Ａｌ或いはそれらの混晶層で形成される層を用いることも可能である。具体的には、ＳｉＣ，ＳｉＧｅＣ，ＧａＡｓ，ＩｎＰ，ＩｎＧａＡｌＰなどを用いることが可能である。
【００４６】
また実施形態では、単結晶のゲート絶縁膜としてＣｅＯ２  を用いたが、この代わりに、希土類酸化物の構造：ＣａＦ２  構造を有しＧｅ，Ｌｉ，Ｎ，Ｓｉ，Ｔｉ，Ｕのいずれか１元素を含む窒化物、Ａｍ，Ｃｅ，Ｃｍ，Ｋ，Ｌｉ，Ｎａ，Ｎｐ，Ｐａ，Ｐｏ，Ｐｕ，Ｒｂ，Ｔｂ，Ｔｈ，Ｕ，Ｚｒ，Ｏのいずれか１元素を含む酸化物、Ｃ−希土構造（Ｃ−ｒａｒｅ  ｅａｒｔｈ  ｓｔｒｕｃｔｕｒｅ）を有しＢｅ，Ｎ，Ｃａ，Ｃｄ，Ｍｇ，Ｕ，Ｚｎのいずれか１元素を含む窒化物、Ｄｙ，Ｅｒ，Ｅｕ，Ｇｄ，Ｈｏ，Ｉｎ，Ｌａ，Ｌｕ，β−ＭｎＮｄ，Ｐｒ，Ｓｃ，Ｓｍ，Ｔｂ，Ｔｌ，Ｔｍ，Ｙのいずれか１元素を含む酸化物、パイロクロア構造を有しＮａ，Ｃａ，Ｎｂ，Ｆ，Ｌａ，Ｂａ，Ｓｒ，Ｏのいずれか１元素を含むオキシフッ化物、Ｃａ，Ｓｂ，Ｔａ，Ｎｂ，Ｃｄ，Ｄｙ，Ｒｕ，Ｔｉ，Ｅｒ，Ｓｎ，Ｇｄ，Ｈｏ，Ｌａ，Ｚｒ，Ｈｆ，Ｐｒ，Ｓｃ，Ｓｍ，Ｔｂ，Ｔｃ，Ｔｍ，Ｙ，Ｙｂ，Ｃｅのいずれか１元素を含む酸化物、ＣａＷＯ４  構造（ｓｃｈｅｅｌｉｔｅ）を有しＣｓ，Ｃｒ，Ｋ，Ｆ，Ｏのいずれか１元素を含むハロゲン化物、Ａｇ，Ｉ，Ｒｅ，Ｂａ，Ｍｏ，Ｗ，Ｂｉ，Ａｓ，Ｃａ，Ｗ，Ｃｄ，Ｇｅ，Ｈｆ，Ｈ，Ｒｅ，Ｒｕ，Ｎ，Ｈ，Ｎａ，Ｔｃ，Ｐｂ，Ｒｂ，Ｓｒ，Ｔｈ，Ｔｌ，Ｕ，Ｙ，Ｎｂ，Ｏのいずれか１元素を含む酸化物、Ｋ，Ｂｉ，Ｍｏ，Ｗ，Ｌｉ，Ｌａ，Ｎａ，Ｃｅ，Ｂ，Ｔｉ，Ｅｒ，Ｅｕ，Ｈｏ，Ｇｄ，Ｌｕ，Ｎｄ，Ｓｍ，Ｐｒ，Ｔｂ，Ｔｍ，Ｙ，Ｏのいずれか１元素を含む複酸化物、等を用いることも可能である。
【００４７】
これらのうちでは特に、ＣｅＯ２  ，ＰｒＯ２  ，ＣａＯ２  ，ＴｂＯ２  ，ＰｒＯ２  ，Ｄｙ２  Ｏ３  ，Ｅｒ２  Ｏ３  ，Ｅｕ２  Ｏ３  ，Ｇｄ２  Ｏ３  ，Ｈｏ２  Ｏ３  ，Ｉｎ２  Ｏ３  ，Ｌａ２  Ｏ３  ，Ｌｕ２  Ｏ３  ，Ｎｄ２  Ｏ３  ，Ｐｒ２  Ｏ３  ，Ｓｍ２  Ｏ３  ，Ｔｂ２  Ｏ３  ，ＴＩ２  Ｏ３  ，Ｔｍ２  Ｏ３  ，Ｙ２  Ｏ３  ，Ｙｂ２  Ｏ３  が望ましい。
【００４８】
また、各層の膜厚は仕様に応じて適宜変更可能である。例えば、バッファ層としてのＳｉＧｅ層の厚さとしては３０〜５００ｎｍの範囲で選択すればよい。同様に、チャネルとなる歪みＳｉ層の厚さとしては５〜５０ｎｍの範囲、ゲート絶縁膜としてのＣｅＯ２  膜の厚さとしては０．５〜１０ｎｍの範囲、ゲート電極としては５０ｎｍ〜２μｍの範囲で選択すればよい。
【００４９】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００５０】
【発明の効果】
以上詳述したように本発明によれば、歪みＳｉチャネル層を用いた構成において、ゲート絶縁膜としてＣｅＯ２  等の単結晶希土類酸化物を用いることにより、微細化に伴うゲート絶縁膜の膜質劣化やリーク電流増大を抑制することができ、より一層の素子特性向上をはかることができる。
【００５１】
また、ＭＯＳＦＥＴの高性能化のネックであるチャネルと絶縁膜の課題を同時解決し、ＳＯＩ化で高性能で低消費電力トランジスタを実現することが可能になる。しかも、結晶成長で一度にＭＯＳ構造を形成できるため、コスト低減はもとより、ダマシンプロセスとしての応用も可能であり、製造プロセスの大幅な簡略化と高性能化との両立も可能である。
【図面の簡単な説明】
【図１】第１の実施形態に係わる半導体装置の素子構造を示す断面図。
【図２】従来のＭＯＳＦＥＴ構造の典型例を示す断面図。
【図３】第２の実施形態に係わる半導体装置の素子構造を示す断面図。
【図４】第３の実施形態に係わる半導体装置の素子構造を示す断面図。
【図５】第４の実施形態に係わる半導体装置の素子構造を示す断面図。
【図６】第５の実施形態に係わる半導体装置の素子構造を示す断面図。
【符号の説明】
１１…Ｓｉ基板
１２…格子緩和ＳｉＧｅ層（バッファ層）
１３…歪みＳｉ層（チャネル層）
１４，３４…ＣｅＯ２  膜（ゲート絶縁膜）
１５…ポリＳｉ膜（ゲート電極）
１６…ＳｉＯ２  膜（ゲート絶縁膜）
１７，３７…単結晶Ｓｉ又はＳｉＧｅ膜（ゲート電極）
１８…ＳｉＯ２  膜（埋め込み絶縁層）
２１…層間絶縁膜
２２…アルミニウム配線
２３…素子分離絶縁膜
２４…素子分離絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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