(57)【特許請求の範囲】
【請求項１】
基板に複数の走査線と、複数のデータ線と、前記各走査線と前記各データ線とに接続されたスイッチング素子と、前記スイッチング素子に接続された画素電極とを有する電気光学装置の駆動回路であって、
クロック信号に応じて入力信号を順次シフトして出力する複数の単位回路と、前記複数の単位回路のそれぞれに対応して設けられ、各々は、対応する単位回路から出力される信号のアクティブ期間を、制限信号にしたがって制限し、サンプリング信号として出力する一方、
自段に対応してパルス幅を制限した信号のアクティブ期間と、後段に対応してパルス幅が制限された信号のアクティブ期間とがオーバーラップする第１の場合には、前記制限信号にかかわらず、自段に対応する単位回路の出力信号を非アクティブにしてサンプリング信号として出力するパルス幅制限回路と、
前記データ線にそれぞれ対応して設けられ、各々は、前記パルス幅制限回路によるサンプリング信号にしたがって画像信号をサンプリングして、対応するデータ線に供給するスイッチと
を具備することを特徴とする電気光学装置の駆動回路。
【請求項２】
前記制限信号は複数系列で供給され、そのうち、一の系列の制限信号が、複数の単位回路のいずれかに対応するものであり、
自段に対応して供給される制限信号と、後段に対応して供給される制限信号とのオーバーラップを検出する検出回路を備え、
前記パルス幅制限回路は、前記検出回路によってオーバーラップが検出された場合を、前記第１の場合とする
ことを特徴とする請求項１記載の電気光学装置の駆動回路。
【請求項３】
前記検出回路は、自段に対応して供給される制限信号と、後段に対応して供給される制限信号との論理積またはその否定を出力する第１のゲート回路を含み、
前記パルス幅制限回路は、自段の単位回路から出力される信号と、自段に対応して供給される制限信号と、前記第１のゲート回路による出力信号との論理積またはその否定を出力する第２のゲート回路を含む
ことを特徴とする請求項２記載の電気光学装置の駆動回路。
【請求項４】
前記制限信号は複数系列で供給され、そのうち、一の系列の制限信号は、複数の単位回路のいずれかに対応するものであり、
自段に対応するサンプリング信号と、後段に対応して供給される制限信号とのオーバーラップを検出する検出回路を備え、
前記パルス幅制限回路は、前記検出回路によってオーバーラップが検出された場合を、前記第１の場合とする
ことを特徴とする請求項１記載の電気光学装置の駆動回路。
【請求項５】
前記検出回路は、自段に対応するサンプリング信号と、後段に対応して供給される制限信号との論理積またはその否定を出力する第１のゲート回路を含み、
前記パルス幅制限回路は、自段の単位回路から出力される信号と、自段に対応して供給される制限信号と、前記第１のゲート回路による出力信号との論理積またはその否定を出力する第２のゲート回路を含む
ことを特徴とする請求項４記載の電気光学装置の駆動回路。
【請求項６】
前記パルス幅制限回路は、
自段に対応してパルス幅を制限した信号のアクティブ期間と、後段に対応するサンプリング信号のアクティブ期間とのオーバーラップを検出する検出回路を備え、
前記パルス幅制限回路は、前記検出回路によってオーバーラップが検出された場合を、前記第１の場合とする
ことを特徴とする請求項１記載の電気光学装置の駆動回路。
【請求項７】
前記検出回路は、
自段に対応してパルス幅を制限した信号のアクティブ期間と、後段に対応するサンプリング信号との論理和またはその否定を出力するゲート回路を含む
ことを特徴とする請求項６記載の電気光学装置の駆動回路。
【請求項８】
前記パルス幅制限回路は、さらに、
自段に対応してパルス幅を制限した信号のアクティブ期間と、前段に対応してパルス幅が制限された信号のアクティブ期間とがオーバーラップする第２の場合でも、前記制限信号にかかわらず、自段に対応する単位回路の出力信号を非アクティブとする
ことを特徴とする請求項１記載の電気光学装置の駆動回路。
【請求項９】
複数の単位回路は、入力信号を、双方向にシフト可能である
ことを特徴とする請求項１記載の電気光学装置の駆動回路。
【請求項１０】
前記画像信号は、時間軸に伸長されてｍ（ｍは２以上の整数とする）本の系統に変換されたものであり、
前記データ線は、ｍ本毎にブロック化され、
ブロック化されたｍ本のデータ線に対応するスイッチが、１つのサンプリング信号によって同時に駆動される
ことを特徴とする請求項１記載の電気光学装置の駆動回路。
【請求項１１】
前記スイッチは相補型であり、前記パルス幅制限回路は、相補型のスイッチに対して、それぞれ正転および反転のサンプリング信号を供給する
ことを特徴とする請求項１または１０記載の電気光学装置の駆動回路。
【請求項１２】
請求項１乃至１１のいずれか記載の電気光学装置の駆動回路によって駆動されることを特徴とする電気光学装置。
【請求項１３】
前記一対の基板のうち、一方の基板には、
マトリクス状に配置された画素電極と、
前記画素電極および前記データ線の間に介挿されるとともに、前記走査線に供給される走査信号にしたがって開閉するトランジスタと
をさらに備えることを特徴とする請求項１２記載の電気光学装置。
【請求項１４】
請求項１２または１３記載の電気光学装置を備える
ことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、いわゆるゴーストやクロストークなどの発生を抑えて高品位な表示が可能な電気光学装置、および、その駆動回路、並びに、この電気光学装置を表示部に用いた電子機器に関する。
【０００２】
【従来の技術】
従来の電気光学装置、例えば、液晶装置の駆動回路は、画像表示領域に配線されたデータ線や走査線などに、画像信号や走査信号などを所定タイミングで供給するためのデータ線駆動回路や、走査線駆動回路、サンプリング回路などから構成されている。
【０００３】
このうち、データ線駆動回路は、一般には、複数のラッチ回路（シフトレジスタ回路）を備え、水平走査期間の最初に供給される転送信号をクロック信号に応じて順次シフトして、これをサンプリング信号として出力するものであり、同様に、走査線駆動回路は、複数のラッチ回路を備え、垂直走査期間の最初に供給される転送信号をクロック信号に応じて順次シフトして、これを走査信号として出力するものである。また、サンプリング回路は、各データ線毎に設けられるサンプリング用のスイッチを備え、外部から供給される画像信号を、データ線駆動回路によるサンプリング信号にしたがいサンプリングして、各データ線に供給するものである。
【０００４】
【発明が解決しようとする課題】
しかしながら、互いに排他的となるべきサンプリング信号が、何らかの理由によりオーバーラップして出力されると、あるデータ線に本来サンプリングされるべき画像信号は、これに隣接するデータ線にもサンプリングされてしまう。この結果、いわゆるゴーストやクロストークなどが発生して、表示品位が低下する、という問題が生じる。
【０００５】
特に、最近では、ドットクロックの高周波数化に対処すべく、１系統の画像信号を複数のｍ系統にシリアル−パラレル変換（相展開）するとともに、これらｍ系統の画像信号をサンプリング信号にしたがって同時にサンプリングして、ｍ本のデータ線に供給する技術が開発されているが、このような技術において、サンプリング信号がオーバーラップして出力されると、ｍ本単位にゴーストやクロストークなどが発生するので、表示品位の低下は、より深刻な問題となる。
【０００６】
本発明は、上述した事情に鑑みてなされたもので、その目的とするところは、データ線駆動回路から出力されるサンプリング信号のオーバーラップを防止して、ゴーストやクロストークなどに起因する表示品位の低下を抑えた電気光学装置の駆動回路、および、電気光学装置、並びに、この電気光学装置を表示部に用いた電子機器を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため本発明に係る電気光学装置の駆動回路にあっては、基板に複数の走査線と、複数のデータ線と、前記各走査線と前記各データ線に接続されたスイッチング素子と、前記スイッチング素子に接続された画素電極とを有する電気光学装置の駆動回路であって、クロック信号に応じて入力信号を順次シフトして出力する複数の単位回路と、前記複数の単位回路のそれぞれに対応して設けられ、各々は、対応する単位回路から出力される信号のアクティブ期間を、制限信号にしたがって制限し、サンプリング信号として出力する一方、自段に対応してパルス幅を制限した信号のアクティブ期間と、後段に対応してパルス幅が制限された信号のアクティブ期間とがオーバーラップする第１の場合には、前記制限信号にかかわらず、自段に対応する単位回路の出力信号を非アクティブにしてサンプリング信号として出力するパルス幅制限回路と、前記データ線にそれぞれ対応して設けられ、各々は、前記パルス幅制限回路によるサンプリング信号にしたがって画像信号をサンプリングして、対応するデータ線に供給するスイッチとを具備することを特徴としている。
【０００８】
本発明によれば、原則的には、各単位回路から出力される信号のアクティブ期間が、制限信号にしたがって制限され、これがサンプリング信号として出力される。ただし、例外的に、自段に対応してパルス幅を制限した信号のアクティブ期間と、後段に対応してパルス幅が制限された信号のアクティブ期間とがオーバーラップする第１の場合には、パルス幅を制限する制限信号にかかわらず、自段に対応する単位回路の出力信号が非アクティブにされて、これがサンプリング信号として出力される。このため、原則的にも、例外的にも、各サンプリング信号におけるアクティブ期間のオーバーラップが未然に防止される。したがって、このようなサンプリング信号にしたがって画像信号をサンプリングすれば、同一画像信号が異なるデータ線にサンプリングされてしまう事態が回避されるので、いわゆるゴーストやクロストークなどの発生が抑えられることとなる。
【０００９】
ここで、本発明において、前記制限信号は複数系列で供給され、そのうち、一の系列の制限信号が、複数の単位回路のいずれかに対応するものであり、自段に対応して供給される制限信号と、後段に対応して供給される制限信号とのオーバーラップを検出する検出回路を備え、前記パルス幅制限回路は、前記検出回路によってオーバーラップが検出された場合を、前記第１の場合とすることが望ましい。この構成によれば、自段に対応して供給される制限信号と、後段に対応して供給される制限信号とのオーバーラップが検出されると、自段に対応する単位回路の出力信号が非アクティブ状態にされて、これが自段に対応するサンプリング信号として出力されるので、各サンプリング信号におけるアクティブ期間のオーバーラップが防止されることとなる。
【００１０】
このような具体的構成とすべく、本発明では、前記検出回路は、自段に対応して供給される制限信号と、後段に対応して供給される制限信号との論理積またはその否定を出力する第１のゲート回路を含み、前記パルス幅制限回路は、自段の単位回路から出力される信号と、自段に対応して供給される制限信号と、前記第１のゲート回路による出力信号との論理積またはその否定を出力する第２のゲート回路を含むことが望ましいと考える。こうすれば、構成が比較的簡易となるので、第１、第２ゲート回路の構成素子を、画像信号をサンプリングするスイッチや、画素を駆動する素子と共通プロセスで形成することが容易となる。
【００１１】
また、本発明において、前記制限信号は複数系列で供給され、そのうち、一の系列の制限信号は、複数の単位回路のいずれかに対応するものであり、自段に対応するサンプリング信号と、後段に対応して供給される制限信号とのオーバーラップを検出する検出回路を備え、前記パルス幅制限回路は、前記検出回路によってオーバーラップが検出された場合を、前記第１の場合とすることが望ましい。この構成によれば、自段に対応するサンプリング信号と、後段に対応して供給される制限信号とのオーバーラップが検出されると、自段に対応する単位回路の出力信号が非アクティブ状態にされて、これが自段に対応するサンプリング信号として出力されるので、各サンプリング信号におけるアクティブ期間のオーバーラップが防止されることとなる。
【００１２】
このような具体的構成とすべく、本発明では、前記検出回路は、自段に対応するサンプリング信号と、後段に対応して供給される制限信号との論理積またはその否定を出力する第１のゲート回路を含み、前記パルス幅制限回路は、自段の単位回路から出力される信号と、自段に対応して供給される制限信号と、前記第１のゲート回路による出力信号との論理積またはその否定を出力する第２のゲート回路を含むことが望ましいと考える。こうすれば、構成が比較的簡易となるので、第１、第２ゲート回路の構成素子を、画像信号をサンプリングするスイッチや、画素を駆動する素子と共通プロセスで形成することが容易となる。
【００１３】
一方、本発明において、前記パルス幅制限回路は、自段に対応してパルス幅を制限した信号のアクティブ期間と、後段に対応するサンプリング信号のアクティブ期間とのオーバーラップを検出する検出回路を備え、前記パルス幅制限回路は、前記検出回路によってオーバーラップが検出された場合を、前記第１の場合とすることが望ましい。この構成によれば、自段に対応してパルス幅を制限した信号のアクティブ期間と、後段に対応するサンプリング信号のアクティブ期間とのオーバーラップが検出されると、自段に対応する単位回路の出力信号が非アクティブ状態にされて、これが自段に対応するサンプリング信号として出力されるので、制限信号を監視することなく、各サンプリング信号におけるアクティブ期間のオーバーラップが防止されることとなる。
【００１４】
このような具体的構成とすべく、本発明では、前記検出回路は、自段に対応してパルス幅を制限した信号のアクティブ期間と、後段に対応するサンプリング信号との論理和またはその否定を出力するゲート回路を含むことが望ましいと考える。こうすれば、構成が比較的簡易となるので、第１、第２ゲート回路の構成素子を、画素信号をサンプリングするスイッチや、画素を駆動する素子と共通プロセスで形成することが容易となる。
【００１５】
ところで、本発明において、前記パルス幅制限回路は、さらに、自段に対応してパルス幅を制限した信号のアクティブ期間と、前段に対応してパルス幅が制限された信号のアクティブ期間とがオーバーラップする第２の場合でも、前記制限信号にかかわらず、自段に対応する単位回路の出力信号を非アクティブとすることが望ましい。このような構成によっても、第１の場合と同様に、各サンプリング信号におけるアクティブ期間のオーバーラップを防止できるからである。
【００１６】
また、本発明において、複数の単位回路は、入力信号を、双方向にシフト可能であることも望ましい。これにより、電気光学装置の用途に応じてシフト方向を変更して、正転像および反転像の表示が可能となる。
【００１７】
さらに、本発明において、前記画像信号は、時間軸に伸長されてｍ（ｍは２以上の整数とする）本の系統に変換されたものであり、前記データ線は、ｍ本毎にブロック化され、ブロック化されたｍ本のデータ線に対応するスイッチが、１つのサンプリング信号によって同時に駆動されることが望ましい。これによれば、画像信号をサンプリングするスイッチ等の性能を高めることなく、ドットクロックの高周波数化に対処できるとともに、表示の高コントラスト化を図ることが可能となる。
【００１８】
加えて、本発明において、前記スイッチは相補型であり、前記パルス幅制限回路は、相補型のスイッチに対して、それぞれ正転および反転のサンプリング信号を供給することが望ましい。これによれば、サンプリング用のスイッチにおける入力インピーダンスが高められるので、１つのサンプリング信号によって同時にｍ個のサンプリング用スイッチが駆動される場合であっても、パルス幅制限回路に高い駆動能力を持たせないで済む。
【００１９】
また、上記目的を達成するために、本発明に係る電気光学装置にあっては、上記電気光学装置の駆動回路によって駆動されることを特徴としている。これによれば、ゴーストやクロストークのない高品位な表示が可能となる。
【００２０】
ここで、本発明において、前記一対の基板のうち、一方の基板には、マトリクス状に配置された画素電極と、前記画素電極および前記データ線の間に介挿されるとともに、前記走査線に供給される走査信号にしたがって開閉するトランジスタとをさらに備えることが望ましい。これによれば、トランジスタによりオン画素とオフ画素とを電気的に分離できるので、コントラストやレスポンスなどが良好であり、かつ、高精細な表示が可能となる。
【００２１】
さらに、上記目的を達成するために、本発明に係る電気機器にあっては、上記電気光学装置を備えることを特徴としているので、ゴーストやクロストークのない高品位な表示が可能となる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２３】
＜第１実施形態＞
まず、本発明の第１実施形態に係る電気光学装置について、電気光学材料として液晶を用いた液晶装置を例にとって説明する。
【００２４】
＜液晶装置の全体構成＞
図１は、この液晶装置の電気的な構成を示すブロック図である。この図に示されるように、液晶装置は、液晶パネル１００と、タイミングジェネレータ２００と、画像信号処理回路３００とを備える。このうち、タイミングジェネレータ２００は、各部で使用されるタイミング信号や制御信号など（必要に応じて後述する）を出力するものである。また、画像信号処理回路３００内部におけるＳ／Ｐ変換回路３０２は、１系統の画像信号Ｖｉｄｅｏを入力すると、これを６系統の画像信号にシリアル−パラレル変換して出力するものである。ここで、画像信号を６系統にシリアル−パラレル変換する理由は、サンプリング回路１５０において、サンプリング用のスイッチ１５１を構成する薄膜トランジスタ（Thin Film Transistor:以下ＴＦＴと称する。）のソース領域への画像信号の印加時間を長くして、サンプリング時間および充放電時間を十分に確保するためである。
【００２５】
一方、増幅・反転回路３０４は、シリアル−パラレル変換された画像信号のうち、反転が必要となるものを反転させ、この後、適宜、増幅して画像信号ＶＩＤ１〜ＶＩＤ６として液晶パネル１００に対し並列的に供給するものである。なお、反転するか否かについては、一般には、データ信号の印加方式が▲１▼走査線１１２単位の極性反転であるか、▲２▼データ線１１４単位の極性反転であるか、▲３▼画素単位の極性反転であるかに応じて定められ、その反転周期は、１水平走査期間またはドットクロック周期に設定される。ただし、本実施形態にあっては説明の便宜上、▲１▼走査線１１２単位の極性反転である場合を例にとって説明するが、本発明をこれに限定する趣旨ではない。ここで、本実施形態における極性反転とは、画像信号の振幅中心電位を基準として正極性と負極性に交互に電圧レベルを反転させることをいう。また、６系統の画像信号ＶＩＤ１〜ＶＩＤ６を液晶パネル１００への供給するタイミングは、図１に示される液晶装置では同時とするが、ドットクロックに同期して順次ずらしてもよく、この場合は後述するサンプリング回路にて６系統の画像信号を順次サンプリングする構成となる。
【００２６】
＜液晶パネルの構成＞
次に、液晶パネル１００の電気的な構成について説明する。液晶パネル１００は、後述するように、素子基板と対向基板とが互いに電極形成面を対向して貼付された構成となっている。このうち、素子基板にあっては、図においてＸ方向に沿って平行に複数本の走査線１１２が配列して形成され、また、これと直交するＹ方向に沿って平行に複数本のデータ線１１４が形成されている。そして、これらの走査線１１２とデータ線１１４との各交点においては、各画素を制御するためのスイッチたるＴＦＴ１１６のゲート電極が走査線１１２に接続される一方、ＴＦＴ１１６のソース電極がデータ線１１４に接続されるとともに、ＴＦＴ１１６のドレイン電極が画素電極１１８に接続されている。そして、各画素は、画素電極１１８と、対向基板に形成された共通電極（後述）と、これら両電極間に挟持された液晶とによって構成される結果、走査線１１２とデータ線１１４との各交点に対応して、マトリクス状に配列することとなる。なお、このほかに、蓄積容量（図示省略）が、各画素毎に、電気的にみて、画素電極１１８と共通電極とに挟持された液晶に対して並列に形成される構成としても良い。
【００２７】
さて、駆動回路１２０は、少なくとも走査線駆動回路１３０、データ線駆動回路１４０およびサンプリング回路１５０からなり、後述するように、透明性および絶縁性を有するガラス等からなる素子基板の対向面にあって、表示領域の周辺部に形成されるものである。ここで、駆動回路１２０の構成素子は、画素を駆動するＴＦＴ１１６と共通の製造プロセスで形成されるＰチャネル型ＴＦＴおよびＮチャネル型ＴＦＴを組み合わせて構成されるため、製造効率の向上や、製造コストの低下、素子特性の均一化などが図られている。
【００２８】
＜データ線駆動回路の構成＞
次に、本実施形態に係るデータ線駆動回路１４０について説明する。データ線駆動回路１４０は、水平走査期間の最初に供給される転送開始パルスＤＸ−ＲまたはＤＸ−Ｌを、クロック信号ＣＬＸおよびその反転クロック信号ＣＬＸINVにしたがって順次シフトすることによって、サンプリング信号Ｓ１〜Ｓｎを所定の順番で出力するものである。
【００２９】
図２は、データ線駆動回路１４０の構成を示すブロック図である。この図において、クロック信号ＣＬＸ、その反転クロック信号ＣＬＸINV、転送開始パルスＤＸ−Ｒ（ＤＸ−Ｌ）およびイネーブル信号（パルス幅制限信号）ＥＮＢ１、ＥＮＢ２は、いずれも図１におけるタイミングジェネレータ２００によって、画像信号ＶＩＤ１〜ＶＩＤ６と同期して供給されるものである。なお、実際には、これら信号には、タイミングジェネレータ２００から供給される低論理振幅信号を、図示しないレベルシフタによって高論理振幅信号に変換された信号が用いられる。このように論理振幅を変換する理由は、液晶パネル１００に各種信号を供給するタイミングジェネレータ２００は、一般にＣＭＯＳ回路で構成されるので、その出力電圧は３〜５Ｖ程度であるのに対し、データ線駆動回路１４０の構成素子は、画素を駆動するＴＦＴ１１６と同一プロセスで形成されるＴＦＴであるので、１２Ｖ程度の比較的高い動作電圧が要求されるからである。
【００３０】
さて、データ線駆動回路１４０は、（ｎ＋１）段に接続されたラッチ回路１４３０を備えており、１個のラッチ回路１４３０は、クロック信号ＣＬＸおよびその反転クロック信号のレベル遷移（立ち下がり、立ち上がり）時において、その直前の入力レベルをラッチして出力するとともに、後段に位置するラッチ回路１４３０の入力信号として供給するものである。
【００３１】
ここで、各ラッチ回路１４３０は、図においてＲ方向およびＬ方向の双方向に転送可能であり、Ｒ方向転送の場合には、ラッチ回路１４３０の左側から転送開始パルスＤＸ−Ｒが入力される一方、Ｌ方向の転送の場合には、ラッチ回路１４３０の右側から転送開始パルスＤＸ−Ｌが入力される構成となっている。このため、後段とは、Ｒ方向転送の場合には右側を意味し、Ｌ方向転送の場合には左側を意味することになる。また、データ線駆動回路１４０を双方向に駆動するには、ｎを奇数で構成すれば、イネーブル信号ＥＮＢ１、ＥＮＢ２を転送方向によって切り換える必要がなくなり、外部回路の負荷を低減できる。
【００３２】
ラッチ回路１４３０の具体的構成としては、例えば、図３（ａ）に示される構成が考えられる。この図において、転送制御信号Ｒは、Ｒ方向転送の場合にアクティブとなって、クロックドインバータ１４４４の動作を許可する信号であり、転送制御信号Ｌは、Ｌ方向転送の場合にアクティブとなって、クロックドインバータ１４５４の動作を許可する信号である。また、奇数段のクロックドインバータ１４３２は、クロック信号ＣＬＸの立ち上がり（反転クロック信号ＣＬＸINVの立ち下がり）において入力信号を取り込んで反転するとともに、次の立ち上がりまで保持するものであり、同段のクロックドインバータ１４３６は、反対に、反転クロック信号ＣＬＸINVの立ち上がり（クロック信号ＣＬＸの立ち下がり）において入力信号を取り込んで反転するとともに、次の立ち上がりまで保持するものである。なお、偶数段にあっては、入力されるクロック信号ＣＬＸおよび反転クロック信号ＣＬＸINVの関係が、奇数段のものとは入れ替わっているので、偶数段のクロックドインバータ１４３２、１４３６の取り込み・保持のタイミングについても、それぞれ奇数段のものと入れ替わったものとなる。
【００３３】
このような構成において、Ｒ方向転送の場合、転送制御信号Ｒによってクロックドインバータ１４４４の動作が許可されるが、クロックドインバータ１４５４の動作は禁止されるので、クロックドインバータ１４３２の出力は、クロックドインバータ１４４４により反転されて、当該ラッチ回路１４３０の出力信号とされるとともに、この反転信号がクロックドインバータ１４３６の入力に帰還されることになる。この際、奇数段のクロックドインバータ１４３２には、クロック信号ＣＬＸの立ち上がりで入力信号を取り込む一方、これに続く偶数段のクロックドインバータ１４３２は、反転クロック信号ＣＬＸINVの立ち上がりで入力信号を取り込むので、偶数段のクロックドインバータ１４４４から出力される信号Ｓ（ｉ＋１）’は、その前段のクロックドインバータ１４４４から出力される信号Ｓｉ’よりも、クロック信号ＣＬＸ（反転クロック信号ＣＬＸINV）の半周期だけ遅延したものとなる。したがって、第１段〜第ｎ段のラッチ回路１４３０からそれぞれ出力される信号Ｓ１’〜Ｓｎ’は、１番最初に入力される転送開始パルスＤＸ−Ｒを、クロック信号ＣＬＸの半周期ずつ順次シフトしたものとなる。
【００３４】
一方、Ｌ方向転送の場合、転送制御信号Ｌによってクロックドインバータ１４５４の動作が許可されるが、クロックドインバータ１４４４の動作は禁止されるので、クロックドインバータ１４３６の出力は、クロックドインバータ１４５４により反転されて、当該ラッチ回路１４３０の出力信号とされるとともに、この反転信号がクロックドインバータ１４３２の入力に帰還されることになる。したがって、Ｌ方向転送におけるラッチ回路１４３０の等価回路は、Ｒ方向転送のものを左右反転させたものとなるから、結局、第（ｎ＋１）段〜第２段のラッチ回路１４３０からそれぞれ出力される信号Ｓｎ’〜Ｓ１’は、１番最初に入力される転送開始パルスＤＸ−Ｌを、クロック信号ＣＬＸの半周期ずつ順次シフトしたものとなる。
【００３５】
なお、ｉは、第１段〜第（ｎ＋１）段のラッチ回路１４３０を一般化して説明するためものである。また、双方向に転送を行う必要がないのであれば、例えば、Ｌ方向転送のみを行うのであれば、ラッチ回路１４３０を、図３（ｂ）に示されるように、インバータ１４３４により転送方向を固定化した構成としても良い。さらに、ラッチ回路１４３０は、単位回路としての一例であり、このほかに、フリップフロップや、容量回路などを用いても良いし、これらを適宜組み合わせて用いても良い。
【００３６】
さて、説明を再び図２に戻すと、信号Ｓｉ’（Ｒ方向転送の場合に第ｉ段のラッチ回路１４３０から出力される信号、または、Ｌ方向転送の場合に第（ｉ＋１）段のラッチ回路１４３０から出力される信号）は、３入力型ＮＡＮＤ回路１４６４の第１入力端に供給されている。また、ＮＡＮＤ回路１４６４の第２入力端には、ｉが奇数であればイネーブル信号ＥＮＢ１が供給される一方、ｉが偶数であればイネーブル信号ＥＮＢ２が供給されている。さらに、ＮＡＮＤ回路１４６４の第３入力端には、ＮＡＮＤ回路１４６２の出力信号、詳細には、イネーブル信号ＥＮＢ１およびＥＮＢ２の否定論理積信号が供給されている。ここで、イネーブル信号ＥＮＢ１、ＥＮＢ２は、信号Ｓ１’〜Ｓｎ’の隣接同士において同時にＨレベルとなるのを避けるために用いられる信号であって、それぞれクロック信号ＣＬＸ（反転クロック信号ＣＬＸINV）の半周期よりも短いパルス幅を有し、本来的には、互いにオーバーラップしないような信号である。
【００３７】
各段に対応するＮＡＮＤ回路１４６４の出力信号は、それぞれインバータ１４６６によって反転されて、これが、データ線駆動回路１４０のサンプリング信号Ｓ１〜Ｓｎとして出力される構成となっている。尚、インバータ１４６６は、１段、３段、５段、というように複数段設けるようにしても良い。
【００３８】
＜サンプリング回路＞
説明を再び図１に戻して、次に、サンプリング回路１５０について説明する。サンプリング回路１５０は、６本のデータ線１１４を１群（ブロック）とし、これらの群に属するデータ線１１４に対し、サンプリング信号Ｓ１〜Ｓｎにしたがって、画像信号ＶＩＤ１〜ＶＩＤ６をそれぞれサンプリングして供給するものである。詳細には、サンプリング回路１５０は、各データ線１１４毎に設けられるスイッチ１５１からなり、各スイッチ１５１は、データ線１１４の一端と、画像信号ＶＩＤ１〜ＶＩＤ６のいずれかが供給される信号線との間に介挿されるとともに、そのゲートにサンプリング信号が供給される構成となっている。
【００３９】
ここで、スイッチ１５１の具体的構成については、例えば、図４（ａ）に示されるように、Ｎチャネル型ＴＦＴにより構成しても良いし、同図（ｂ）に示されるように、Ｐチャネル型ＴＦＴにより構成しても良いし、また、同図（ｃ）に示されるように、相補型ＴＦＴにより構成しても良い。なお、図２に示される構成にあっては、図４（ａ）に示されるＮチャネル型ＴＦＴを用いた場合を想定しているので、Ｐチャネル型ＴＦＴを用いる場合には、サンプリング信号Ｓｉをレベル反転させた信号ＳｉINVを生成する必要があり、さらに、相補型ＴＦＴを用いる場合には、サンプリング信号Ｓｉおよびその反転信号ＳｉINVをそれぞれ供給する信号線も必要となる。また、サンプリング回路１５０を構成するスイッチ１５１としてのＴＦＴは、いずれの型を用いるにしても、上述のように集積化や、製造コスト、素子の均一性などの観点から、画素電極１１８を制御するＴＦＴ１１６と共通の製造プロセスにより形成されることが望ましい。
【００４０】
＜走査線駆動回路＞
次に、走査線駆動回路１３０について説明するが、走査線駆動回路１３０の構成は、出力信号の引き出し方向と、入力される信号とが異なる以外、基本的にデータ線駆動回路１４０の構成と同様である。すなわち、走査線駆動回路１３０は、データ線駆動回路１５０を９０度左回転して配置したものであり、図１に示されるように、パルスＤＸ−Ｒ（ＤＸ−Ｌ）および転送制御信号Ｒ（Ｌ）の替わりに、パルスＤＹ−Ｄ（ＤＹ−Ｕ）および転送制御信号Ｄ（Ｕ）を入力するとともに、クロック信号ＣＬＸおよびその反転クロック信号ＣＬＸINVの替わりに、水平走査期間毎に、クロック信号ＣＬＹおよびその反転クロック信号ＣＬＹINVを入力する構成となっている。
【００４１】
ここで、垂直走査方向が下方向である場合には、垂直走査期間の最初にパルスＤＹ−Ｄが供給されるとともに、転送制御信号Ｄがアクティブとなる一方、垂直走査方向が上方向である場合には、垂直走査期間の最初にパルスＤＹ−Ｕが供給されるとともに、転送制御信号Ｕがアクティブとなる。また、クロック信号ＣＬＹと、その反転信号ＣＬＹINVと、パルスＤＹ−Ｕ（またはＤＹ−Ｄ）とは、図１におけるタイミングジェネレータ２００によって、画像信号ＶＩＤ１〜ＶＩＤ６と同期して供給されるものであり、さらに、これらの信号と、転送制御信号Ｒ（Ｌ）とは、いずれも、図示しないレベルシフタによって高論理振幅の信号に変換されたものである。
【００４２】
また、これらのクロック信号の周波数を低く設定することにより、相隣接した走査線に供給される走査信号が実質的に重ならないようにすることが十分に可能なので、走査線駆動回路１３０においてパルス幅を狭めるためのＮＡＮＤ回路と、これに続くインバータとによるシンプルな構成にしても問題はない。
【００４３】
＜第１実施形態の動作＞
次に、上述した構成に係る液晶装置における動作について説明する。なお、以下においては説明の便宜上、垂直走査方向を下方向とし、水平走査方向を右（Ｒ）方向とする。
【００４４】
この場合、走査線駆動回路１３０には、垂直走査期間の最初にパルスＤＹ−Ｄが供給され、クロック信号ＣＬＹおよびその反転クロック信号ＣＬＹINVによって順次シフトされて、各走査線１１２に出力される。これにより、複数の走査線１１２が１本ずつ線順次に下方向に選択されることとなる。
【００４５】
また、１系統の画像信号Ｖｉｄｅｏは、画像信号処理回路３００によって、図５に示されるように、画像信号ＶＩＤ１〜ＶＩＤ６に分配されるとともに、時間軸に対して６倍に伸長される。さらに、ある走査線が選択される期間の最初、すなわち水平走査期間の最初において、データ線駆動回路１４０には、同図に示されるように、転送開始パルスＤＸ−Ｒが供給される。
【００４６】
ここで、通常の動作において、イネーブル信号ＥＮＢ１、ＥＮＢ２は、タイミングジェネレータ２００から、図５に示されるようにＨレベル（アクティブ）期間が互いにオーバーラップしないように供給されるので、図２におけるＮＡＮＤ回路１４６２の出力信号は、継続してＨレベルとなり、Ｌレベルに遷移しない。このため、ＮＡＮＤ回路１４６４の出力は、ｉが奇数であれば、信号Ｓｉおよびイネーブル信号ＥＮＢ１のみに依存し、また、ｉが偶数であれば、信号Ｓｉおよびイネーブル信号ＥＮＢ２のみに依存することになる。
【００４７】
このため、信号Ｓ１’〜Ｓｎ’は、すなわち、第１段〜第ｎ段のラッチ回路１４３０によって、最初に供給される転送開始パルスＤＸ−Ｒを、クロック信号ＣＬＸおよびその反転クロック信号ＣＬＸINVの半周期ずつ毎に順次シフトした信号Ｓ１’〜Ｓｎ’は、イネーブル信号ＥＮＢ１、ＥＮＢ２のＨレベル期間ＳＭＰａに制限されて、これが図５に示されるように、サンプリング信号Ｓ１〜Ｓｎとして順次出力されることとなる。
【００４８】
ここで、サンプリング信号Ｓ１がＨレベルとなると、この群に属する６本のデータ線１１４に、それぞれ画像信号ＶＩＤ１〜ＶＩＤ６がサンプリングされて、これらの画像信号ＶＩＤ１〜ＶＩＤ６が現時点で選択された走査線１１２と交差する６個の画素に、当該ＴＦＴ１１６によってそれぞれ書き込まれることとなる。この後、サンプリング信号Ｓ２がＨレベルとなると、今度は、次の６本のデータ線１１４にそれぞれ画像信号ＶＩＤ１〜ＶＩＤ６がサンプリングされ、これらの画像信号ＶＩＤ１〜ＶＩＤ６がその時点で選択された走査線１１２と交差する６個の画素に、当該ＴＦＴ１１６によってそれぞれ書き込まれることとなる。
【００４９】
以下同様にして、サンプリング信号Ｓ３、Ｓ４、……、Ｓｎが順次Ｈレベルとなると、各サンプリング信号に属する６本のデータ線１１４にそれぞれ画像信号ＶＩＤ１〜ＶＩＤ６がサンプリングされ、これらの画像信号ＶＩＤ１〜ＶＩＤ６がその時点で選択された走査線１１２と交差する６個の画素にそれぞれ書き込まれることとなる。そして、この後、次の走査線１１２が選択され、再び、サンプリング信号Ｓ１〜Ｓｎが順次出力されて、同様な書き込みが繰り返し実行されることとなる。
【００５０】
このような駆動方式では、データ線１１４を１本毎に駆動する方式と比較すると、各スイッチ１５１による画像信号のサンプリング時間が６倍となるので、各画素における充放電時間が十分に確保される。このため、高コントラスト化が図られることになる。さらに、データ線駆動回路１４０におけるラッチ回路１４３０の段数、および、クロック信号ＣＬＸおよびその反転クロック信号ＣＬＸINVの周波数が、それぞれ１／６に低減されるので、段数の低減化と併せて低消費電力化も図られることとなる。
【００５１】
ところで、イネーブル信号ＥＮＢ１、ＥＮＢ２は、Ｈレベル期間が互いにオーバーラップしないようにタイミングジェネレータ２００によって生成されるが、何らかの理由により、例えば、信号線の容量分・抵抗分に起因する信号波形の鈍化・遅延や、レベルシフタの能力低下などの理由により、図６に示されるように、期間ＯＶＬにおいて互いにオーバーラップしてしまう場合がある。このような場合、単純に、イネーブル信号ＥＮＢ１、ＥＮＢ２によって信号Ｓ１’〜Ｓｎ’のパルス幅を制限する構成であると、サンプリング信号Ｓ１〜ＳｎのＨレベル期間もオーバーラップして、ある１群に属するデータ線１１４にサンプリングされるべき画像信号ＶＩＤ１〜ＶＩＤ６が、その群に隣接する群に属するデータ線１１４にもサンプリングされる結果、いわゆるゴーストやクロストークなどが生じて表示品位の低下を招くことになる。このことは、１群を構成するデータ線１１４が多数であればある程、顕著となる。
【００５２】
これに対し、本実施形態では、イネーブル信号ＥＮＢ１、ＥＮＢ２のＨレベルが期間ＯＶＬにおいて互いにオーバーラップすると、図２におけるＮＡＮＤ回路１４６２の出力信号がＬレベルに遷移するため、これを第３入力端に入力するＮＡＮＤ回路１４６４の出力は、無条件にＨレベルとなる。したがって、ＮＡＮＤ回路１４６４の出力をインバータ１４６６により反転したサンプリング信号Ｓｉは、たとえ信号Ｓｉ’がＨレベルであっても、強制的に非アクティブ状態たるＬレベルとされる。すなわち、サンプリング信号Ｓ１〜Ｓｎは、例えば、隣接するサンプリング信号Ｓ１、Ｓ２は、図６に示されるように、同時にＨレベルとはならない。このため、本実施形態によれば、イネーブル信号ＥＮＢ１、ＥＮＢ２が互いにオーバーラップしたとしても、サンプリング信号はオーバーラップしないので、上記ゴーストやクロストークなどが抑えられる結果、表示品位の低下が防止されることとなる。
【００５３】
さらに、設計時にイネーブル信号ＥＮＢ１、ＥＮＢ２のオーバーラップを意識せずに、サンプリング信号におけるＨレベル期間の拡大を図ることが可能となる。すなわち、単純に、イネーブル信号ＥＮＢ１、ＥＮＢ２によって信号Ｓ１’〜Ｓｎ’のパルス幅を制限する構成において、イネーブル信号ＥＮＢ１、ＥＮＢ２のＨレベル期間を拡大すると、それだけサンプリング信号がオーバーラップする可能性が高くなるが、本実施形態によれば、サンプリング信号のオーバーラップを防止しつつ、イネーブル信号ＥＮＢ１、ＥＮＢ２におけるＨレベル期間を拡大することが可能である。このため、サンプリング信号がＨレベルとなる期間を拡大することができるのである。実際、図６において、サンプリング信号がＨレベルとなる期間ＳＭＰｂは、図５における期間ＳＭＰａよりも拡大している。したがって、本実施形態によれば、サンプリング信号のＨレベル期間が拡大するのに伴い、各スイッチ１５１によるサンプリング時間も拡大するので、各画素における充放電時間もさらに確保されることになる。このため、さらなる高コントラスト化も図られることになる。
【００５４】
なお、第１実施形態においては、水平走査方向を右（Ｒ）方向として説明したが、反対に、左（Ｌ）方向とする場合には、各ラッチ回路１４３０が、Ｒ方向転送時の構成を左右反転させたものとなる。このため、サンプリング信号が、Ｓｎ、Ｓ（ｎ−１）、……、Ｓ２、Ｓ１という順番で出力される点において相違するのみであるから、その動作について説明は省略する。垂直走査期間を上方向とする場合も同様である。
【００５５】
＜第２実施形態＞
上述した第１実施形態にあっては、通常、ラッチ回路から出力される信号のパルス幅を、イネーブル信号ＥＮＢ１またはＥＮＢ２のＨレベル期間に制限して出力するが、イネーブル信号ＥＮＢ１、ＥＮＢ２のＨレベル期間がオーバーラップする場合には、ラッチ回路の出力信号を強制的にＬレベルとする構成により、サンプリング信号のオーバーラップを未然に防止して、ゴースト等の発生を抑えるものであったが、本発明は、これ以外の構成でもゴーストの発生を抑えることが可能である。そこで、第１実施形態とは異なる第２実施形態について説明する。
【００５６】
図７は、この第２実施形態に係るデータ線駆動回路の構成を示すブロック図である。この図に示されるデータ線駆動回路１４０が、図２に示される第１実施形態と相違する点は、ＮＡＮＤ回路１４６４の第３入力端に供給される信号が２入力型ＮＡＮＤ回路１４６８の出力信号である点にある。ここで、ＮＡＮＤ回路１４６８の一方の入力端には、ｉが奇数であればイネーブル信号ＥＮＢ２が供給される一方、ｉが偶数であればイネーブル信号ＥＮＢ１が供給されている。また、ＮＡＮＤ回路１４６８の他方の入力端には、サンプリング信号Ｓｉが帰還して供給されている。
【００５７】
さて、ｉが奇数であるサンプリング信号Ｓｉにとって、イネーブル信号ＥＮＢ２は、Ｒ方向転送であればサンプリング信号Ｓ（ｉ＋１）のＨレベル期間を規定する信号であり、Ｌ方向転送であればサンプリング信号Ｓ（ｉ−１）のＨレベル期間を規定する信号である。すなわち、いずれの転送方向であっても、イネーブル信号ＥＮＢ２は、当該サンプリング信号Ｓｉの前段及び後段に相当するサンプリング信号においてＨレベル期間を規定する信号である。同様に、ｉが偶数であるサンプリング信号Ｓｉにとって、イネーブル信号ＥＮＢ１は、当該サンプリング信号Ｓｉの前段及び後段に相当するサンプリング信号においてＨレベル期間を規定する信号である。
【００５８】
このため、単純に、イネーブル信号ＥＮＢ１、ＥＮＢ２によって信号Ｓ１’〜Ｓｎ’のパルス幅を制限する従来構成にとって、ｉが奇数であるサンプリング信号ＳｉのＨレベル期間とイネーブル信号ＥＮＢ２のＨレベル期間とがオーバーラップすること、および、ｉが偶数であるサンプリング信号ＳｉのＨレベル期間とイネーブル信号ＥＮＢ１のＨレベル期間とがオーバーラップすることは、サンプリング信号Ｓｉと、この前段あるいは後段に相当するサンプリング信号とのＨレベル期間がオーバーラップすることを意味することにほかならない。
【００５９】
これに対し、本実施形態において、ｉが奇数であるサンプリング信号ＳｉのＨレベル期間とイネーブル信号ＥＮＢ２のＨレベル期間とがオーバーラップすると、ｉが奇数に相当するＮＡＮＤ回路１４６８の出力信号がＬレベルに遷移するため、これを第３入力端に入力するＮＡＮＤ回路１４６４の出力は、無条件にＨレベルとなる。同様に、ｉが偶数であるサンプリング信号ＳｉのＨレベル期間とイネーブル信号ＥＮＢ１のＨレベル期間とがオーバーラップすると、ｉが偶数に相当するＮＡＮＤ回路１４６８の出力信号がＬレベルに遷移するため、ＮＡＮＤ回路１４６４の出力は無条件にＨレベルとなる。
【００６０】
したがって、第２実施形態にあっても、第１実施形態と同様に、ＮＡＮＤ回路１４６４の出力をインバータ１４６６により反転したサンプリング信号Ｓ１〜Ｓｎは、同時にＨレベルとはならないので、ゴーストやクロストークなどによる表示品位の低下を防止することが可能となる。
【００６１】
＜第３実施形態＞
上述した第１、第２実施形態にあっては、イネーブル信号がオーバーラップする場合や、あるサンプリング信号と、この後段に対応して供給されるイネーブル信号とがオーバーラップする場合に、当該サンプリング信号を強制的にＬレベルとする構成であったが、イネーブル信号を監視しなくても、サンプリング信号のオーバーラップを未然に防ぐことは可能である。そこで、イネーブル信号を監視しないで、サンプリング信号のオーバーラップを防止する第３実施形態について説明する。
【００６２】
図８は、この第３実施形態に係るデータ線駆動回路の構成を示すブロック図である。この図に示されるように、本実施形態に係るデータ線駆動回路１４０には、ｉが奇数である信号Ｓｉ’のパルス幅をイネーブル信号ＥＮＢ１にしたがって制限する一方、ｉが偶数である信号Ｓｉ’のパルス幅をイネーブル信号ＥＮＢ２にしたがって制限するＮＡＮＤ回路１４７２に加え、３入力型ＮＯＲ回路１４７４およびインバータ１４７６、１４７８が、各ＮＡＮＤ回路１４７２に対応して備えられている。
【００６３】
ここで、ＮＯＲ回路１４７４の第１入力端には、Ｒ方向転送の場合に前段となる（Ｌ方向転送の場合に後段となる）サンプリング信号Ｓ（ｉ−１）が供給され、第２入力端には、ＮＡＮＤ回路１４７２の出力信号が供給され、さらに、第３入力端には、Ｒ方向転送の場合に後段となる（Ｌ方向転送の場合に前段となる）サンプリング信号Ｓ（ｉ＋１）が供給されている。ただし、図において、最左端に位置するＮＯＲ回路１４７４の第１入力端、および、最右端に位置するＮＯＲ回路１４７４の第３入力端には、それぞれ、対応する信号が存在しないので、Ｌレベル信号が供給されている。
【００６４】
そして、各ＮＯＲ回路１４７４による否定論理和信号は、インバータ１４７６、１４７８を順次介することにより正転されて、これが、サンプリング信号Ｓ１〜Ｓｎとして出力される構成となっている。
【００６５】
このような構成において、通常、各ラッチ回路１４３０の出力信号Ｓｉ’〜Ｓｎ’のパルス幅は、それぞれイネーブル信号ＥＮＢ１、ＥＮＢ２のＨレベル期間に制限されるので、これによるサンプリング信号Ｓ１〜ＳｎのＨレベル期間が同時にＨレベルになることはない。
【００６６】
ただし、何らかの理由により、イネーブル信号ＥＮＢ１、ＥＮＢ２のＨレベル期間がオーバーラップすると、各ＮＡＮＤ回路１４７２の出力信号、特に、隣接するＮＡＮＤ回路１４７２の出力信号同士においても、オーバーラップが発生するが、第３実施形態によれば、自段のＮＡＮＤ回路１４７２による出力信号が、後段または前段のサンプリング信号とオーバーラップすると、ＮＯＲ回路１４７４の出力は強制的にＬレベルとなる。
【００６７】
したがって、第３実施形態にあっても、各インバータ１４７８による反転信号、すなわち、各ＮＯＲ回路１４７４の出力を正転したサンプリング信号Ｓ１〜Ｓｎは、第１および第２実施形態と同様に、同時にＨレベルとはならないので、ゴーストやクロストークなどによる表示品位の低下を防止することが可能となる。
【００６８】
なお、第３実施形態にあっては、オーバーラップを検出する際に、第１および第２実施形態のように、イネーブル信号ＥＮＢ１、ＥＮＢ２を監視しないので、各ＮＯＲ回路１４７４への入力信号を生成する構成についても、種々のものが適用可能である。例えば、図９（ａ）に示されるように、各ラッチ回路１４３０への入力信号および出力信号（すなわち、あるラッチ回路による出力信号と、その後段のラッチ回路による出力信号）の否定論理積を２入力型ＮＡＮＤ回路１４８２により求めて、これを各ＮＯＲ回路１４７４への入力信号としても良い。また、同図（ｂ）に示されるように、各ラッチ回路１４３０の入力信号と、出力信号と、１系列のイネーブル信号ＥＮＢ３との否定論理積を３入力型ＮＡＮＤ回路１４８４により求めて、これを各ＮＯＲ回路１４７４への入力信号としても良い。さらに、同図（ｃ）に示されるように、各ラッチ回路１４３０の出力信号をゲートとして開閉するアナログスイッチ１４８６を設けるとともに、このアナログスイッチ１４８６を介したイネーブル信号ＥＮＢ３を、各ＮＯＲ回路１４７４の入力端に供給する構成としても良い。
【００６９】
ここで、イネーブル信号ＥＮＢ３は、図１０に示されるように、イネーブル信号ＥＮＢ１、ＥＮＢ２の２系統による機能を１系統に負わせた信号に相当し、通常では、ノッチ状のＬレベル期間を有するものである。ただし、何らかの理由により、Ｌレベル期間が消滅すると、実質的にＨレベル期間が継続することになるので、ラッチ回路１４３０から出力される信号のＨレベル期間を狭めるという本来の機能が喪失するが、図８におけるＮＯＲ回路１４７４によって、サンプリング信号Ｓ１〜Ｓｎのオーバーラップは未然に防止されることとなる。また、イネーブル信号が１系統ですむため、周辺回路の負荷低減できるばかりでなく、外部回路接続用端子及びイネーブル信号線を削減でき、液晶装置の微細化に有利である。
【００７０】
＜液晶パネルの構成例＞
次に、上述した各実施形態に係るデータ線駆動回路１４０を有する液晶パネル１００の全体構成について図１１および図１２を参照して説明する。ここで、図１１は、液晶パネル１００の構成を示す斜視図であり、図１２は、図１１におけるＡ−Ａ’線の断面図である。
【００７１】
これらの図に示されるように、液晶パネル１００は、画素電極１１８等が形成されたガラスや、半導体、石英などの素子基板１０１と、共通電極１０８等が形成されたガラスなどの透明な対向基板１０２とが、スペーサ１０３の混入されたシール材１０４によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせられるとともに、この間隙に電気光学材料としての液晶１０５が封入された構造となっている。なお、シール材１０４は、対向基板１０２の基板周辺に沿って形成されるが、液晶１０５を封入するために一部が開口している。このため、液晶１０５の封入後に、その開口部分が封止材１０６によって封止されている。
【００７２】
ここで、素子基板１０１の対向面であって、シール材１０４の外側一辺においては、上述したデータ線駆動回路１４０およびサンプリング回路１５０が形成されて、Ｙ方向に延在するデータ線１１４を駆動する構成となっている。さらに、この一辺には複数の外部回路接続端子１０７が形成されて、タイミングジェネレータ２００および画像信号処理回路３００からの各種信号を入力する構成となっている。また、この一辺に隣接する２辺には、２個の走査線駆動回路１３０が形成されて、Ｘ方向に延在する走査線１１２をそれぞれ両側から駆動する構成となっている。なお、走査線１１２に供給される走査信号の遅延が問題にならないのであれば、走査線駆動回路１３０を片側１個だけに形成する構成でも良い。ほかに、素子基板１０１において、データ線１１４への画像信号の書込負荷を低減するため、各データ線１１４を、画像信号に先行するタイミングにおいて所定電位にプリチャージするプリチャージ回路を形成しても良い。
【００７３】
一方、対向基板１０２の共通電極１０８は、素子基板１０１との貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材によって、素子基板１０１との電気的導通が図られている。ほかに、対向基板１０２には、液晶パネル１００の用途に応じて、例えば、第１に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第２に、例えば、クロムやニッケルなどの金属材料や、カーボンやチタンなどをフォトレジストに分散した樹脂ブラックなどの遮光膜が設けられる。なお、色光変調の用途の場合には、カラーフィルタは形成されずに遮光膜が対向基板１０２に設けられる。
【００７４】
くわえて、素子基板１０１および対向基板１０２の対向面には、それぞれ所定の方向にラビング処理された配向膜（図示省略）などが設けられる一方、その各背面側には配向方向に応じた偏光板（図示省略）がそれぞれ設けられる。ただし、液晶１０５として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜や偏光板などが不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
【００７５】
なお、駆動回路１２０等の周辺回路の一部または全部を、素子基板１０１に形成する替わりに、例えば、ＴＡＢ（Tape Automated Bonding）技術を用いてフィルムに実装された駆動用ＩＣチップを、素子基板１０１の所定位置に設けられる異方性導電フィルムを介して電気的および機械的に接続する構成としても良いし、駆動用ＩＣチップ自体を、ＣＯＧ（Chip On Grass）技術を用いて、素子基板１０１の所定位置に異方性導電フィルムを介して電気的および機械的に接続する構成としても良い。
【００７６】
＜変換数と１群を構成するデータ線数との関係＞
ところで、上述の説明では、サンプリング回路１５０は、１群とする６本のデータ線１１４に対して、６系統に変換された画像信号ＶＩＤ１〜ＶＩＤ６を同時にサンプリングして供給するとともに、画像信号ＶＩＤ１〜ＶＩＤ６の印加をデータ線群毎に順次行うように構成したが、変換数および同時に印加するデータ線数（すなわち、１群を構成するデータ線数）は、「６」に限られるものではない。例えば、サンプリング回路１５０におけるスイッチ１５１の応答速度が十分に高いのであれば、画像信号をパラレルに変換することなく１本の信号線にシリアル伝送して、各データ線１１４毎に順次サンプリングするように構成しても良い。また、変換数および同時に印加するデータ線の数を「３」や、「１２」、「２４」等として、３本や、１２本、２４本等のデータ線に対して、３系統変換や、１２系統変換、２４系統変換等して並列供給させた画像信号を同時に供給する構成としても良い。なお、変換数および同時に印加するデータ線数としては、カラーの画像信号が３つの原色に係る信号からなることとの関係から、３の倍数であることが制御や回路などを簡易化する上で好ましい。
【００７７】
＜素子基板の構成など＞
また、各実施形態においては、液晶パネル１００の素子基板１０１をガラス等の透明な絶縁性基板により構成して、当該基板上にシリコン薄膜を形成するとともに、当該薄膜上にソース、ドレイン、チャネルが形成されたＴＦＴによって、画素のスイッチング素子（ＴＦＴ１１６）や駆動回路１２０の素子を構成するものとして説明したが、本発明はこれに限られるものではない。
【００７８】
例えば、素子基板１０１を半導体基板により構成して、当該半導体基板の表面にソース、ドレイン、チャネルが形成された絶縁ゲート型電界効果トランジスタによって、画素のスイッチング素子や駆動回路１２０の素子を構成しても良い。このように素子基板１０１を半導体基板により構成する場合には、透過型の電気光学装置として用いることができないため、画素電極１１８をアルミニウムなどで形成して、反射型として用いられることとなる。また、単に、素子基板１０１を透明基板として、画素電極１１８を反射型にしても良い。
【００７９】
さらに、上述した実施の形態にあっては、画素のスイッチング素子を、ＴＦＴで代表される３端子素子として説明したが、ダイオード等の２端子素子で構成しても良い。ただし、画素のスイッチング素子として２端子素子を用いる場合には、走査線１１２を一方の基板に形成し、データ線１１４を他方の基板に形成するとともに、２端子素子を、走査線１１２またはデータ線１１４のいずれか一方と、画素電極１１８との間に形成する必要がある。この場合、画素は、二端子素子が接続される画素電極１１８と、対向基板に形成される信号線（データ線１１４または走査線１１２の一方）と、これらの間に挟持される液晶とから構成されることとなる。
【００８０】
さらに、電気光学材料としては、液晶のほかに、エレクトロルミネッセンス素子などを用いて、その電気光学効果により表示を行う表示装置にも適用可能である。すなわち、本発明は、上述した液晶装置と類似の構成を有するすべての電気光学装置に適用可能である。
【００８１】
＜電子機器＞
次に、上述した液晶装置を各種の電子機器に適用される場合について説明する。この場合、電子機器は、図１３に示されるように、主に、表示情報出力源１０００、表示情報処理回路１００２、電源回路１００４、液晶パネル１００、駆動回路１２０、および、タイミングジェネレータ２００により構成される。尚、駆動回路１２０は液晶パネル１００に内蔵されても良いことは言うまでもない。このうち、表示情報出力源１０００は、ＲＯＭ（Read Only Memory）や、ＲＡＭ（Random Access Memory）などのメモリ、各種ディスクなどのストレージユニット、画像信号を同調出力する同調回路等を備え、タイミングジェネレータ２００により生成される各種のクロック信号に基づいて、所定フォーマットの画像信号などの表示情報を表示情報処理回路１００２に供給するものである。次に、表示情報処理回路１００２は、上述したＳ／Ｐ変換回路３０２や、増幅・反転回路３０４のほか、ローテーション回路、ガンマ補正回路、クランプ回路等の周知の各種回路を備え、入力した表示情報の処理を実行して、その画像信号をクロック信号ＣＬＫとともに、駆動回路１２０に供給するものである。また、電源回路１００４は、各構成要素に所定の電源を供給するものである。なお、図１３において、クロック信号ＣＬＫは、表示情報処理回路１００２を介して供給されているが、図１に示されるように、タイミングジェネレータ２００から駆動回路１２０に直接供給されて、画像処理回路３００の上位構成である表示情報処理回路１００２が、タイミングジェネレータ２００によるクロック信号に同期して動作する構成としても良いのは言うまでもない。
【００８２】
次に、上述した液晶装置を具体的な電子機器に用いた例のいくつかについて説明する。
【００８３】
＜その１：プロジェクタ＞
まず、この液晶パネルをライトバルブとして用いたプロジェクタについて説明する。図１４は、このプロジェクタの構成を示す平面図である。この図に示されるように、プロジェクタ１１００内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、内部に配置された３枚のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に分離されて、各原色に対応するライトバルブとしての液晶パネル１００Ｒ、１００Ｂおよび１００Ｇにそれぞれ導かれる。ここで、Ｂ色の光は、他のＲ色やＧ色と比較すると、光路が長いので、その損失を防ぐために、入射レンズ１１２２、リレーレンズ１１２３および出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。
【００８４】
さて、液晶パネル１００Ｒ、１００Ｂおよび１００Ｇの構成は、上述した液晶パネル１００と同等であり、画像信号処理回路（図示省略）から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。このダイクロイックプリズム１１１２において、Ｒ色およびＢ色の光は９０度に屈折する一方、Ｇ色の光は直進する。したがって、各色の画像が合成される結果、投射レンズ１１１４を介して、スクリーン１１２０にカラー画像が投射されることとなる。
【００８５】
ここで、各液晶パネル１００Ｒ、１００Ｂおよび１００Ｇによる表示像について着目すると、液晶パネル１００Ｇによる表示像は、液晶パネル１００Ｒ、１００Ｂによる表示像に対して左右反転していることが必要となる。このため、水平走査方向は、液晶パネル１００Ｇと、液晶パネル１００Ｒ、１００Ｂとでは互いに逆方向の関係となる。なお、液晶パネル１００Ｒ、１００Ｂおよび１００Ｇには、ダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。
【００８６】
＜その２：モバイル型コンピュータ＞
次に、この液晶パネルを、モバイル型のパーソナルコンピュータに適用した例について説明する。図１５は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示ユニット１２０６とから構成されている。この液晶表示ユニット１２０６は、先に述べた液晶パネル１００の背面にバックライトを付加することにより構成されている。
【００８７】
＜その３：携帯電話＞
さらに、この液晶パネルを、携帯電話に適用した例について説明する。図１６は、この携帯電話の構成を示す斜視図である。図において、携帯電話１３００は、複数の操作ボタン１３０２のほか、受話口１３０４、送話口１３０６とともに、液晶パネル１００を備えるものである。この液晶パネル１００にも、必要に応じてその背面にバックライトが設けられる。
【００８８】
なお、電子機器としては、図１４〜図１６を参照して説明した他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種電子機器に対して、各実施形態の液晶装置、さらには電気光学装置が適用可能なのは言うまでもない。
【００８９】
【発明の効果】
以上説明したように本発明によれば、データ線駆動回路から出力されるサンプリング信号のオーバーラップが未然に防止されるので、ゴーストやクロストークなどに起因する表示品位の低下を抑えることが可能となる。
【図面の簡単な説明】
【図１】  本発明の第１実施形態に係る駆動回路を適用した液晶装置の全体構成を示すブロック図である。
【図２】  同液晶装置におけるデータ線駆動回路の構成を示すブロック図である。
【図３】  （ａ）、（ｂ）は、それぞれ同データ線駆動回路のラッチ回路の構成例を示す回路図である。
【図４】  （ａ）〜（ｃ）は、それぞれ同液晶装置におけるサンプリング回路のスイッチ構成を示す回路図である。
【図５】  同データ線駆動回路の動作を説明するためのタイミングチャートである。
【図６】  同データ線駆動回路の動作を説明するためのタイミングチャートである。
【図７】  本発明の第２実施形態に係るデータ線駆動回路の構成を示すブロック図である。
【図８】  本発明の第３実施形態に係るデータ線駆動回路の構成を示すブロック図である。
【図９】  本発明に適用可能なラッチ回路周辺の構成を示すブロック図である。
【図１０】  信号ＥＮＢ３を用いた場合の動作を説明するためのタイミングチャートである。
【図１１】  同液晶パネルの構造を示す斜視図である。
【図１２】  同液晶パネルの構造を説明するための一部断面図である。
【図１３】  同液晶装置が適用される電子機器の概略構成を示すブロック図である。
【図１４】  同液晶装置を適用した電子機器の一例たるプロジェクタの構成を示す断面図である。
【図１５】  同液晶装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図１６】  同液晶装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【符号の説明】
１００……液晶パネル
１０１……素子基板
１０２……対向基板
１１６……ＴＦＴ
１２０……駆動回路
１３０……走査線駆動回路
１４０……データ線駆動回路
１５０……サンプリング回路
１５１……スイッチ
１４３０……ラッチ回路
１４６２、１４６８、１４７２、１４８２、１４８４……ＮＡＮＤ回路
１４７４……ＮＯＲ回路
１４８６……アナログスイッチ
【図１】
0003635972.tif 000002
【図２】
0003635972.tif 000003
【図３】
0003635972.tif 000004
【図４】
0003635972.tif 000005
【図５】
0003635972.tif 000006
【図６】
0003635972.tif 000007
【図７】
0003635972.tif 000008
【図８】
0003635972.tif 000009
【図９】
0003635972.tif 000010
【図１０】
0003635972.tif 000011
【図１１】
0003635972.tif 000012
【図１２】
0003635972.tif 000013
【図１３】
0003635972.tif 000014
【図１４】
0003635972.tif 000015
【図１５】
0003635972.tif 000016
【図１６】
0003635972.tif 000017