(57)【特許請求の範囲】
【請求項１】
メモリセルの制御ゲートがワード線に接続され、ドレインがビット線に接続され、ソースがソース線に接続され、前記メモリセルは複数のワード線と複数のビット線の交差箇所にマトリクス状に配置され、データを格納するメモリセルユニットが同一のビット線に接続され、且つ異なるワード線に接続された複数の前記メモリセルから構成されたメモリセルアレイと、
前記データの読み出し動作時に、前記メモリセルユニットに接続された複数の前記ワード線を多重選択して、前記メモリセルユニットを構成する前記複数のメモリセルを選択状態にするワード線選択部と、
ダミーセルの制御ゲートがダミーワード線に接続され、ドレインがダミービット線に接続され、ソースがダミーソース線に接続され、前記ダミービット線にリファレンス電圧を生成するダミーセルユニットが同一のダミービット線に接続され、且つ異なるダミーワード線に接続された複数の前記ダミーセルから構成されたダミーセルアレイと、
前記データの読み出し動作時に、前記ダミーセルユニットに接続された複数の前記ダミーワード線を多重選択して、前記複数のダミーセルを活性化状態にするダミーワード線選択部とを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
メモリセルの制御ゲートがワード線に接続され、ドレインがビット線に接続され、ソースがソース線に接続され、前記メモリセルは複数のワード線と複数のビット線の交差箇所にマトリクス状に配置され、データを格納するメモリセルユニットが同一のビット線に接続され、且つ異なるワード線に接続された複数の前記メモリセルから構成されたメモリセルアレイと、
前記データの読み出し動作時に、前記メモリセルユニットに接続された複数の前記ワード線を多重選択して、前記メモリセルユニットを構成する前記複数のメモリセルを選択状態にするワード線選択部とを備え、
前記メモリセルアレイは、前記複数のメモリセルを単位にして消去動作が一括で行える消去ブロックを複数個有するフラッシュメモリであり、前記メモリセルユニットを構成する前記複数のメモリセルの各々がそれぞれ異なる前記消去ブロックに属しており、
前記ワード線選択部は、制御信号に基づいて、前記データの読み出し動作時に、該当ワード線の多重選択を行い、プログラム・プログラムベリファイ、及びイレーズベリファイ動作時に、前記ワード線の単一選択と多重選択の切り換えを行い、イレーズ動作時に、該当消去ブロックの単一消去と複数消去の切り換えを行い、前記メモリセルユニットを構成する前記複数のメモリセルへの前記プログラム・プログラムベリファイ、及び前記イレーズ・イレーズベリファイ動作の対象メモリセル数を前記ワード線の単一選択か多重選択、及び前記消去ブロックの単一消去か複数消去に基づいて切り換えることを特徴とする不揮発性半導体記憶装置。
【請求項３】
メモリセルの制御ゲートがワード線に接続され、ドレインがビット線に接続され、ソースがソース線に接続され、前記メモリセルは複数のワード線と複数のビット線の交差箇所にマトリクス状に配置され、データを格納するメモリセルユニットが同一のビット線に接続され、且つ異なるワード線に接続された複数の前記メモリセルから構成されたメモリセルアレイと、
前記データの読み出し動作時に、前記メモリセルユニットに接続された複数の前記ワード線を多重選択して、前記メモリセルユニットを構成する前記複数のメモリセルを選択状態にするワード線選択部と、
前記メモリセルアレイからの読み出しデータを判定するセンス部とを備え、
前記ワード線に第１の昇圧電圧を印加して前記メモリセルを多重選択し、且つ前記センス部の起動タイミングが第１の所定値に設定された第１の読み出しモードと、
前記ワード線に前記第１の昇圧電圧よりも低い第２の昇圧電圧を印加して前記メモリセルを多重選択し、且つ前記センス部の起動タイミングが前記第１の所定値よりも遅い第２の所定値に設定された第２の読み出しモードとを有し、
半導体製造工程または検査工程時に、前記第１の読み出しモードと前記第２の読み出しモードのいずれかが使用可能となるか、または装置使用時にいずれかの読み出しモードを自由に選択可能であることを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記メモリセルは低いしきい値電圧を有するイレーズ状態と、前記イレーズ状態よりも高いしきい値電圧を有するプログラム状態をとり、
前記不揮発性半導体記憶装置は、
前記第１の読み出しモードで用いる前記第１の昇圧電圧で読み出しデータを判定するのに必要な第１の書き込みしきい値電圧をプログラム後に判定する第１のプログラムベリファイモードと、
前記第２の読み出しモードで用いる前記第２の昇圧電圧で読み出しデータを判定するのに必要な、前記第１の書き込みしきい値電圧よりも低い第２の書き込みしきい値電圧をプログラム後に判定する第２のプログラムベリファイモードとを有し、
前記データの読み出し動作時に使用する前記ワード線の昇圧電圧に応じて、前記メモリセルへの書き込みしきい値電圧を変更することを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセルアレイは、前記第１の読み出しモードで読み出し可能なブロックと、前記第２の読み出しモードで読み出し可能なブロックとを含むことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
メモリセルの制御ゲートがワード線に接続され、ドレインがビット線に接続され、ソースがソース線に接続され、前記メモリセルは複数のワード線と複数のビット線の交差箇所にマトリクス状に配置され、データを格納するメモリセルユニットが単一の前記メモリセルから構成される第１のブロックと、同一のビット線に接続され、且つ異なるワード線に接続された複数の前記メモリセルから構成される第２のブロックとをそれぞれ１つ以上有するメモリセルアレイと、
前記データの読み出し動作時に、入力アドレスに基づいて、前記第１のブロックに属するメモリセルユニットが選択された場合、該当ワード線の単一選択に切り換え、前記第２のブロックに属するメモリセルユニットが選択された場合、該当ワード線の多重選択に切り換えるワード線選択部と、
前記メモリセルアレイからの読み出しデータを判定するセンス部と、
前記データの読み出し動作時に、前記ワード線選択部を制御して、該当ワード線を単一選択または多重選択させて前記メモリセルユニットを構成する前記単一または複数のメモリセルを選択状態にし、また前記センス部を制御して、前記第２のブロックの読み出し動作時における前記センス部の起動タイミングを前記第１のブロックの読み出し動作時に比べて速くする制御部とを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項７】
メモリセルの制御ゲートがワード線に接続され、ドレインがビット線に接続され、ソースがソース線に接続され、前記メモリセルは複数のワード線と複数のビット線の交差箇所にマトリクス状に配置され、データを格納するメモリセルユニットが単一の前記メモリセルから構成される第１のブロックと、同一のビット線に接続され、且つ異なるワード線に接続された複数の前記メモリセルから構成される第２のブロックのいずれかのブロック状態をとり得るブロックが１つ以上設けられたメモリセルアレイと、
各ブロックが前記第１のブロックか前記第２のブロックかであるかの情報を格納するデータ格納部と、
前記データ格納部の情報と入力アドレスに基づいて、読み出し対象となる選択メモリセルユニットのメモリセルが前記単一のメモリセルか前記複数のメモリセルかを判定する判定部と、
前記判定部の判定結果に基づいて、選択メモリセルユニットのワード線を、前記第１のブロックに対しては該当ワード線の単一選択に切り換え、前記第２のブロックに対しては該当ワード線の多重選択に切り換えるワード線選択部と、
前記メモリセルアレイからの読み出しデータを判定するセンス部と、
前記データの読み出し動作時に、前記判定部の判定結果に基づいて、前記ワード線選択部を制御して、前記ワード線を単一選択または多重選択させて前記メモリセルユニットを構成する前記単一または複数のメモリセルを選択状態にし、また前記センス部を制御して、前記第２のブロックの読み出し動作時における前記センス部の起動タイミングを前記第１のブロックの読み出し動作時に比べて速くし、さらに前記データ格納部に格納する情報を変更する制御部とを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項８】
前記不揮発性半導体記憶装置は、
ダミーセルの制御ゲートがダミーワード線に接続され、ドレインがダミービット線に接続され、ソースがダミーソース線に接続され、前記ダミービット線にリファレンス電圧を生成するダミーセルユニットが同一のダミービット線に接続され、且つ異なるダミーワード線に接続された複数の前記ダミーセルから構成されたダミーセルアレイと、
前記データの読み出し動作時に、前記第１のブロックの選択時は、前記ダミーワード線の単一選択により前記単一のダミーセルを選択し、前記第２のブロックの選択時は、前記ダミーワード線の複数選択により前記複数のダミーセルを選択して、前記単一のダミーセルまたは前記複数のダミーセルを活性化状態にするダミーワード線選択部とを備えたことを特徴とする請求項６または７記載の不揮発性半導体記憶装置。
【請求項９】
前記ワード線選択部は、前記第２のブロックに対するプログラム・プログラムベリファイ、及びイレーズ・イレーズベリファイ動作時に、前記制御部からの制御信号に基づいて、前記ワード線の単一選択と多重選択の切り換えを行うことにより、前記メモリセルユニットを構成する前記複数のメモリセルへの前記プログラム・プログラムベリファイ、及び前記イレーズ・イレーズベリファイ動作の対象メモリセル数を切り換えることを特徴とする請求項６または７記載の不揮発性半導体記憶装置。
【請求項１０】
前記メモリセルアレイは、前記複数のメモリセルを単位にして消去動作が一括で行える消去ブロックを複数個有するフラッシュメモリであり、前記第２のブロックに属する前記メモリセルユニットを構成する前記複数のメモリセルの各々がそれぞれ異なる前記消去ブロックに属しており、
前記ワード線選択部は、前記制御部からの制御信号に基づいて、前記データの読み出し動作時に、該当ワード線の単一選択または多重選択を行い、前記第２のブロックにおけるプログラム・プログラムベリファイ、及びイレーズベリファイ動作時に、前記ワード線の単一選択と多重選択の切り換えを行い、イレーズ動作時に、該当消去ブロックの単一消去と複数消去の切り換えを行い、前記メモリセルユニットを構成する前記複数のメモリセルへの前記プログラム・プログラムベリファイ、及び前記イレーズ・イレーズベリファイ動作の対象メモリセル数を前記ワード線の単一選択か多重選択、および前記消去ブロックの単一消去か複数消去に基づいて切り換えることを特徴とする請求項６または７記載の不揮発性半導体記憶装置。
【請求項１１】
前記不揮発性半導体記憶装置は、
前記ワード線に第１の昇圧電圧を印加して前記メモリセルを多重選択し、且つ前記センス部の起動タイミングが第１の所定値に設定された第１の読み出しモードと、
前記ワード線に第１の昇圧電圧よりも低い第２の昇圧電圧を印加して前記メモリセルを多重選択し、且つ前記センス部の起動タイミングが前記第１の所定値よりも遅い第２の所定値に設定された第２の読み出しモードとを有し、
前記第１のブロックに対しては第１の読み出しモードで読み出し動作を行い、前記第２のブロックに対しては、半導体製造工程または検査工程時に、前記第１の読み出しモードと前記第２の読み出しモードのいずれかが使用可能となるか、または装置使用時にいずれかの読み出しモードを自由に選択可能であることを特徴とする請求項６から１２のいずれか一項記載の不揮発性半導体記憶装置。
【請求項１２】
前記メモリセルは低いしきい値電圧を有するイレーズ状態と、前記イレーズ状態よりも高いしきい値電圧を有するプログラム状態をとり、
前記不揮発性半導体記憶装置は、
前記第１の読み出しモードで用いる前記第１の昇圧電圧で読み出しデータを判定するのに必要な第１の書き込みしきい値電圧をプログラム後に判定する第１のプログラムベリファイモードと、
前記第２の読み出しモードで用いる前記第２の昇圧電圧で読み出しデータを判定するのに必要な、前記第１の書き込みしきい値電圧よりも低い第２の書き込みしきい値電圧をプログラム後に判定する第２のプログラムベリファイモードとを有し、
前記データの読み出し動作時に使用する前記ワード線の昇圧電圧に応じて、前記メモリセルへの書き込みしきい値電圧を変更することを特徴とする請求項１１記載の不揮発性半導体記憶装置。
【請求項１３】
前記第２のブロックは、前記第１の読み出しモードで読み出し可能なブロックと前記第２の読み出しモードで読み出し可能なブロックとを含むことを特徴とする請求項１２記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置、特に電気的にデータの書き換えが可能なメモリであるＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）に関する。
【０００２】
【従来の技術】
近年、不揮発性半導体記憶装置、特にフラッシュメモリは、電気的にデータの書き換えが可能であり、且つ電源を切った状態でもデータを保持することができるため様々な分野で使用されており、例えば、携帯電話、デジタルカメラ、シリコンオーディオプレーヤー等の携帯端末にデータ格納用として用いられている。また、マイクロコンピュータ等のシステムＬＳＩにも書き換え可能なプログラム格納領域としてフラッシュメモリは混載されており、セット機器の開発期間の短縮を実現している。このフラッシュメモリには、高速及び低消費電力読み出し動作の実現が強く求められている。
【０００３】
図１０は、フラッシュメモリにおけるしきい値電圧Ｖｔｈの分布、及び読み出し動作時の選択ワード線電圧Ｖｃｇの状態を示している。プログラム動作では、メモリセルのフローティングゲートにＣＨＥ（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）注入、またはＦＮ（Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ）トンネル電流により電子を注入することで、しきい値電圧を高い状態に設定する（以下、この状態のメモリセルをプログラムセルと呼ぶ）。また、イレーズ動作では、フローティングゲート中の電子をＦＮ（Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ）トンネル電流により引き抜くことで、しきい値電圧を低い状態に設定する（以下、この状態のメモリセルをイレーズセルと呼ぶ）。
【０００４】
読み出し動作は、読み出し対象のメモリセルのドレインが接続されたビット線を所定の電圧Ｖｐｒｅにプリチャージし、プリチャージ完了後に、ゲートが接続されたワード線に正の電圧Ｖｃｇｈを印加してメモリセルを選択状態にする。図１１に、メモリセル選択後のビット線電位の変化を示す。メモリセルがプログラムセルの場合は、メモリセル電流が流れないため、ビット線はプリチャージ電圧Ｖｐｒｅを維持する。一方、イレーズセルの場合は、メモリセルに電流が流れるため、時間と共にビット線電位がプリチャージ電圧Ｖｐｒｅから引き下げられる。このように、メモリセルがプログラムセルの場合とイレーズセルの場合ではビット線電位が異なるため、このビット線電位と比較するリファレンスビット線の電圧を両者の中間のレベルに設定し、両ビット線の差電圧を差動型センスアンプで増幅することで、メモリセルのデータを判定することができる。ここで、差動型センスアンプは、安定且つ正しいデータを出力するために、両ビット線の差電圧が十分に大きくなった時点で起動する必要がある。
【０００５】
フラッシュメモリの読み出し動作で高速読み出しを実現するためには、プログラムセルとイレーズセルのビット線電位差を短時間で大きくとり、センスアンプを速い時間で起動する必要がある。そのためには、イレーズセルの活性化状態時におけるメモリセル電流を増やす必要がある。従来、メモリセル電流を増やす方法としては、選択ワード線の電圧をより高い電圧に昇圧する、というワード線昇圧方式が一般的であった。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来の不揮発性半導体記憶装置で高速読み出しを実現するために行われてきたワード線昇圧方式では、以下の問題があった。
【０００７】
第１に、ワード線に高い昇圧電圧を印加する必要があるため、この高い昇圧電圧を発生する昇圧回路において消費電力が増大し、チップ全体の消費電力が増大するという問題があった。
【０００８】
第２に、プログラムセルは高いワード線昇圧電圧が印加されても且つトオフ状態である必要があるため、そのしきい値電圧は高い値に設定しておく必要がある。このため、メモリセルの書き込み時間が増大するという問題があった。さらに、プログラムセルのしきい値電圧が高いと、フローティングゲートにかかる電界が高くなるため、電源を切った状態におけるフローティングゲート中の電子の保持特性が低下するという問題もあった。
【０００９】
本発明は、上記従来の問題点を解決するもので、高速・低消費電力読み出し動作が行え、さらに、メモリセルアレイを構成する各ブロック領域を高速読み出し領域、低消費電力読み出し領域等に自由に切り換え可能とする不揮発性半導体記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第１の不揮発性半導体記憶装置は、メモリセルの制御ゲートがワード線に接続され、ドレインがビット線に接続され、ソースがソース線に接続され、メモリセルは複数のワード線と複数のビット線の交差箇所にマトリクス状に配置され、データを格納するメモリセルユニットが同一のビット線に接続され、且つ異なるワード線に接続された複数のメモリセルから構成されたメモリセルアレイと、データの読み出し動作時に、メモリセルユニットに接続された複数のワード線を多重選択して、メモリセルユニットを構成する複数のメモリセルを選択状態にするワード線選択部と、ダミーセルの制御ゲートがダミーワード線に接続され、ドレインがダミービット線に接続され、ソースがダミーソース線に接続され、ダミービット線にリファレンス電圧を生成するダミーセルユニットが同一のダミービット線に接続され、且つ異なるダミーワード線に接続された複数のダミーセルから構成されたダミーセルアレイと、データの読み出し動作時に、ダミーセルユニットに接続された複数のダミーワード線を多重選択して、複数のダミーセルを活性化状態にするダミーワード線選択部とを備えたことを特徴とする。
【００１１】
この構成によれば、読み出し電流が複数のメモリセル電流の和となるため、従来と同じワード線昇圧電圧でも大きな読み出し電流を得ることができ、高速読み出しが実現できる。また、メモリセルユニットをトランジスタサイズの小さい、すなわちゲート負荷容量の小さい複数のメモリセルに分割して同時に選択することで、メモリセルユニット部の選択時間の高速化を実現することが容易となる。一方、ワード線の昇圧電圧を下げても従来と同等またはそれ以上の読み出し電流を得ることができるため、アクセス速度を落とすことなく低消費電力読み出し動作が実現できる。さらに、この高速・低消費電力読み出しは、既存のメモリセルアレイを変更することなく、デコーダ部と制御部の周辺回路を変更するのみで実施可能である。さらに、ダミーセルユニットをトランジスタサイズの小さい、すなわちゲート負荷容量の小さい複数のダミーセルに分割して同時に活性化することで、ダミーセルユニット部の活性化時間の高速化を実現することができ、正確なリファレンス電圧を生成することが可能となる。
【００１６】
前記の目的を達成するため、本発明に係る第２の不揮発性半導体記憶装置は、メモリセルの制御ゲートがワード線に接続され、ドレインがビット線に接続され、ソースがソース線に接続され、メモリセルは複数のワード線と複数のビット線の交差箇所にマトリクス状に配置され、データを格納するメモリセルユニットが同一のビット線に接続され、且つ異なるワード線に接続された複数のメモリセルから構成されたメモリセルアレイと、データの読み出し動作時に、メモリセルユニットに接続された複数のワード線を多重選択して、メモリセルユニットを構成する複数のメモリセルを選択状態にするワード線選択部とを備え、メモリセルアレイは、複数のメモリセルを単位にして消去動作が一括で行える消去ブロックを複数個有するフラッシュメモリであり、メモリセルユニットを構成する複数のメモリセルの各々がそれぞれ異なる消去ブロックに属しており、ワード線選択部は、制御信号に基づいて、データの読み出し動作時に、該当ワード線の多重選択を行い、プログラム・プログラムベリファイ、及びイレーズベリファイ動作時に、ワード線の単一選択と多重選択の切り換えを行い、イレーズ動作時に、該当消去ブロックの単一消去と複数消去の切り換えを行い、メモリセルユニットを構成する複数のメモリセルへのプログラム・プログラムベリファイ、及びイレーズ・イレーズベリファイ動作の対象メモリセル数をワード線の単一選択か多重選択、及び消去ブロックの単一消去か複数消去に基づいて切り換えることを特徴とする。
【００１７】
この構成によれば、メモリセルユニットを構成する複数のメモリセルがそれぞれ異なる消去ブロックに属しているため、ブロック毎の一括消去が可能なフラッシュメモリにおいても、プログラム、プログラムベリファイ、及びイレーズベリファイ動作だけでなく、イレーズ動作もメモリセルユニットを構成する個々のメモリセル毎に実施することが可能となり、各メモリセルの書き込みしきい値電圧分布、及び消去しきい値電圧分布を精度高く設定することが可能となる。
【００１８】
前記の目的を達成するため、本発明に係る第３の不揮発性半導体記憶装置は、メモリセルの制御ゲートがワード線に接続され、ドレインがビット線に接続され、ソースがソース線に接続され、メモリセルは複数のワード線と複数のビット線の交差箇所にマトリクス状に配置され、データを格納するメモリセルユニットが同一のビット線に接続され、且つ異なるワード線に接続された複数のメモリセルから構成されたメモリセルアレイと、データの読み出し動作時に、メモリセルユニットに接続された複数のワード線を多重選択して、メモリセルユニットを構成する複数のメモリセルを選択状態にするワード線選択部と、メモリセルアレイからの読み出しデータを判定するセンス部とを備え、ワード線に第１の昇圧電圧を印加してメモリセルを多重選択し、且つセンス部の起動タイミングが第１の所定値に設定された第１の読み出しモードと、ワード線に第１の昇圧電圧よりも低い第２の昇圧電圧を印加してメモリセルを多重選択し、且つセンス部の起動タイミングが第１の所定値よりも遅い第２の所定値に設定された第２の読み出しモードとを有し、半導体製造工程または検査工程時に、第１の読み出しモードと第２の読み出しモードのいずれかが使用可能となるか、または装置使用時にいずれかの読み出しモードを自由に選択可能であることを特徴とする。
【００１９】
この構成によれば、第１の読み出しモードを使用すれば高速読み出しを実現でき、第２の読み出しモードを使用すれば低消費電力読み出しを実現することができるため、高速読み出しモード、及び低消費電力読み出しモードという異なる２つの読み出し動作を実現することができる。
【００２０】
この場合、メモリセルは低いしきい値電圧を有するイレーズ状態と、イレーズ状態よりも高いしきい値電圧を有するプログラム状態をとり、第１の不揮発性半導体記憶装置は、第１の読み出しモードで用いる第１の昇圧電圧で読み出しデータを判定するのに必要な第１の書き込みしきい値電圧をプログラム後に判定する第１のプログラムベリファイモードと、第２の読み出しモードで用いる第２の昇圧電圧で読み出しデータを判定するのに必要な、第１の書き込みしきい値電圧よりも低い第２の書き込みしきい値電圧をプログラム後に判定する第２のプログラムベリファイモードとを有し、データの読み出し動作時に使用するワード線の昇圧電圧に応じて、メモリセルへの書き込みしきい値電圧を変更することが好ましい。
【００２１】
この構成によれば、第２のプログラムベリファイモードを使用すれば、第２の読み出しモードで読み出すメモリセルブロックへの書き込みしきい値電圧を低く設定することができ、このブロックにおけるプログラム時間を高速化することが可能となる。さらに、書き込みしきい値電圧を低く設定することで、メモリセルのフローティングゲートにかかる電界が小さくなるため、電源を切った状態におけるフローティングゲート中の電子の保持特性が向上し、デバイスの信頼性向上を図ることができる。
【００２２】
この場合、メモリセルアレイは、第１の読み出しモードで読み出し可能なブロックと、第２の読み出しモードで読み出し可能なブロックとを含むことが好ましい。
【００２３】
この構成によれば、１つのフラッシュメモリにおいて、高速読み出し領域、及び低消費電力読み出し領域を混在させて持たせることが可能となる。
【００２４】
前記の目的を達成するため、本発明に係る第４の不揮発性半導体記憶装置は、メモリセルの制御ゲートがワード線に接続され、ドレインがビット線に接続され、ソースがソース線に接続され、メモリセルは複数のワード線と複数のビット線の交差箇所にマトリクス状に配置され、データを格納するメモリセルユニットが単一のメモリセルから構成される第１のブロックと、同一のビット線に接続され、且つ異なるワード線に接続された複数のメモリセルから構成される第２のブロックとをそれぞれ１つ以上有するメモリセルアレイと、データの読み出し動作時に、入力アドレスに基づいて、第１のブロックに属するメモリセルユニットが選択された場合、該当ワード線の単一選択に切り換え、第２のブロックに属するメモリセルユニットが選択された場合、該当ワード線の多重選択に切り換えるワード線選択部と、メモリセルアレイからの読み出しデータを判定するセンス部と、データの読み出し動作時に、ワード線選択部を制御して、該当ワード線を単一選択または多重選択させてメモリセルユニットを構成する単一または複数のメモリセルを選択状態にし、またセンス部を制御して、第２のブロックの読み出し動作時におけるセンス部の起動タイミングを第１のブロックの読み出し動作時に比べて速くする制御部とを備えたことを特徴とする。
【００２５】
この構成によれば、第１のブロックは従来と同等のメモリセルブロック領域で、高速・低消費電力読み出しは実現できないが、メモリセルユニットが１つのメモリセルで構成されているため、大容量のメモリセル領域を構成することができ、また、第２のブロックは前述したように高速・低消費電力読み出し動作を実現することができるため、メモリ容量を優先させた領域と高速・低消費電力読み出しを優先させた領域の双方を持たせることが可能となる。
【００２６】
前記の目的を達成するため、本発明に係る第５の不揮発性半導体記憶装置は、メモリセルの制御ゲートがワード線に接続され、ドレインがビット線に接続され、ソースがソース線に接続され、メモリセルは複数のワード線と複数のビット線の交差箇所にマトリクス状に配置され、データを格納するメモリセルユニットが単一のメモリセルから構成される第１のブロックと、同一のビット線に接続され、且つ異なるワード線に接続された複数のメモリセルから構成される第２のブロックのいずれかのブロック状態をとり得るブロックが１つ以上設けられたメモリセルアレイと、各ブロックが第１のブロックか第２のブロックかであるかの情報を格納するデータ格納部と、データ格納部の情報と入力アドレスに基づいて、読み出し対象となる選択メモリセルユニットのメモリセルが単一のメモリセルか複数のメモリセルかを判定する判定部と、判定部の判定結果に基づいて、選択メモリセルユニットのワード線を、第１のブロックに対しては該当ワード線の単一選択に切り換え、第２のブロックに対しては該当ワード線の多重選択に切り換えるワード線選択部と、メモリセルアレイからの読み出しデータを判定するセンス部と、データの読み出し動作時に、判定部の判定結果に基づいて、ワード線選択部を制御して、ワード線を単一選択または多重選択させてメモリセルユニットを構成する単一または複数のメモリセルを選択状態にし、またセンス部を制御して、第２のブロックの読み出し動作時におけるセンス部の起動タイミングを第１のブロックの読み出し動作時に比べて速くし、さらにデータ格納部に格納する情報を変更する制御部とを備えたことを特徴とする。
【００２７】
この構成によれば、データ格納部（レジスタ）に格納したデータに基づいて、メモリセルアレイの各ブロックにおけるメモリセルユニットを構成するメモリセル数が決定されるため、データ格納部のデータを変更することで、メモリセルアレイの構成を、メモリ容量優先領域、高速読み出し領域、低消費電力読み出し領域と自由に設定して使用することが可能となる。
【００２８】
第４及び第５の不揮発性半導体記憶装置は、ダミーセルの制御ゲートがダミーワード線に接続され、ドレインがダミービット線に接続され、ソースがダミーソース線に接続され、ダミービット線にリファレンス電圧を生成するダミーセルユニットが同一のダミービット線に接続され、且つ異なるダミーワード線に接続された複数のダミーセルから構成されたダミーセルアレイと、データの読み出し動作時に、第１のブロックの選択時は、ダミーワード線の単一選択により単一のダミーセルを選択し、第２のブロックの選択時は、ダミーワード線の複数選択により複数のダミーセルを選択して、単一のダミーセルまたは複数のダミーセルを活性化状態にするダミーワード線選択部とを備えることが好ましい。
【００２９】
この構成によれば、前述したように、ダミーセルユニット部の活性化時間の高速化を実現することができ、正確なリファレンス電圧を生成することが可能となる。さらに、ダミーワード線の単一選択時と多重選択時におけるダミーワード線１本当たりの負荷容量は変わらないため、ダミーワード線の単一選択時と多重選択時におけるダミーセル活性化時間の差異をなくすことが可能となる。
【００３０】
この場合、ワード線選択部は、第２のブロックに対するプログラム・プログラムベリファイ、及びイレーズ・イレーズベリファイ動作時に、制御部からの制御信号に基づいて、ワード線の単一選択と多重選択の切り換えを行うことにより、メモリセルユニットを構成する複数のメモリセルへのプログラム・プログラムベリファイ、及びイレーズ・イレーズベリファイ動作の対象メモリセル数を切り換えることが好ましい。
【００３１】
この構成によれば、メモリセルユニットを構成する複数のメモリセルに対して、個々のメモリセル毎にプログラム・プログラムベリファイ、及びイレーズ・イレーズベリファイ動作が可能となるため、各メモリセルの書き込みしきい値電圧分布、及び消去しきい値電圧分布を精度高く設定することが可能となる。
【００３２】
また、メモリセルアレイは、複数のメモリセルを単位にして消去動作が一括で行える消去ブロックを複数個有するフラッシュメモリであり、第２のブロックに属するメモリセルユニットを構成する複数のメモリセルの各々がそれぞれ異なる消去ブロックに属しており、ワード線選択部は、制御部からの制御信号に基づいて、データの読み出し動作時に、該当ワード線の単一選択または多重選択を行い、第２のブロックにおけるプログラム・プログラムベリファイ、及びイレーズベリファイ動作時に、ワード線の単一選択と多重選択の切り換えを行い、イレーズ動作時に、該当消去ブロックの単一消去と複数消去の切り換えを行い、メモリセルユニットを構成する複数のメモリセルへのプログラム・プログラムベリファイ、及びイレーズ・イレーズベリファイ動作の対象メモリセル数をワード線の単一選択か多重選択、及び消去ブロックの単一消去か複数消去に基づいて切り換えることが好ましい。
【００３３】
この構成によれば、メモリセルユニットを構成する複数のメモリセルがそれぞれ異なる消去ブロックに属しているため、ブロック毎の一括消去が可能なフラッシュメモリにおいても、プログラム、プログラムベリファイ、及びイレーズベリファイ動作だけでなく、イレーズ動作もメモリセルユニットを構成する個々のメモリセル毎に実施することが可能となり、各メモリセルの書き込みしきい値電圧分布、及び消去しきい値電圧分布を精度高く設定することが可能となる。
【００３４】
第４及び第５の不揮発性半導体記憶装置は、ワード線に第１の昇圧電圧を印加してメモリセルを多重選択し、且つセンス部の起動タイミングが第１の所定値に設定された第１の読み出しモードと、ワード線に第１の昇圧電圧よりも低い第２の昇圧電圧を印加してメモリセルを多重選択し、且つセンス部の起動タイミングが第１の所定値よりも遅い第２の所定値に設定された第２の読み出しモードとを有し、第１のブロックに対しては第１の読み出しモードで読み出し動作を行い、第２のブロックに対しては、半導体製造工程または検査工程時に、第１の読み出しモードと第２の読み出しモードのいずれかが使用可能となるか、または装置使用時にいずれかの読み出しモードを自由に選択可能であることが好ましい。
【００３５】
この構成によれば、第１の読み出しモードを使用すれば高速読み出しを実現でき、第２の読み出しモードを使用すれば低消費電力読み出しを実現することができるため、１つのフラッシュメモリにおいて高速・低消費電力といった異なる読み出し動作を実現することができる。
【００３６】
この場合、メモリセルは低いしきい値電圧を有するイレーズ状態と、イレーズ状態よりも高いしきい値電圧を有するプログラム状態をとり、第４および第５の不揮発性半導体記憶装置は、第１の読み出しモードで用いる第１の昇圧電圧で読み出しデータを判定するのに必要な第１の書き込みしきい値電圧をプログラム後に判定する第１のプログラムベリファイモードと、第２の読み出しモードで用いる第２の昇圧電圧で読み出しデータを判定するのに必要な、第１の書き込みしきい値電圧よりも低い第２の書き込みしきい値電圧をプログラム後に判定する第２のプログラムベリファイモードとを有し、データの読み出し動作時に使用するワード線の昇圧電圧に応じて、メモリセルへの書き込みしきい値電圧を変更することが好ましい。
【００３７】
この構成によれば、第２のプログラムベリファイモードを使用すれば、第２の読み出しモードで読み出すメモリセルブロックへの書き込みしきい値電圧を低く設定することができ、前述したように、このブロックにおけるプログラム時間の高速化、及びデバイスの信頼性向上を図ることが可能となる。
【００３８】
また、第２のブロックは、第１の読み出しモードで読み出し可能なブロックと第２の読み出しモードで読み出し可能なブロックとを含むことが好ましい。
【００３９】
この構成によれば、１つのフラッシュメモリにおいて、通常のメモリ容量優先領域、高速読み出し領域、低消費電力読み出し領域を混在させて持たせることが可能となる。
【００４０】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００４１】
（第１の実施形態）
図１は、本発明の第１の実施形態による不揮発性半導体記憶装置の構成図である。図１において、メモリセルアレイ５０はＮＯＲ型のフラッシュメモリであり、データを格納するメモリセルユニットが同一のビット線に接続され、且つ異なるワード線に接続された２つのメモリセルから構成されることを特徴とする。以下の説明では、メモリセルユニットは２つのメモリセルから構成されているものとして説明するが、３つ以上のメモリセルから構成されていてもよい。
【００４２】
具体的に説明すると、メモリセルユニットＭＵ１１１は、同一のビット線ＢＬ１に接続されたメモリセルで且つ異なるワード線ＷＬ１１ａとＷＬ１１ｂに接続されたメモリセルであるＭ１１１ａとＭ１１１ｂから構成される。同様に、メモリセルユニットＭＵ１１２は、同一のビット線ＢＬ２に接続されたメモリセルで且つ異なるワード線ＷＬ１１ａとＷＬ１１ｂに接続されたメモリセルであるＭ１１２ａとＭ１１２ｂから、メモリセルユニットＭＵ１１ｋは、同一のビット線ＢＬｋに接続されたメモリセルで且つ異なるワード線ＷＬ１１ａとＷＬ１１ｂに接続されたメモリセルであるＭ１１ｋａとＭ１１ｋｂから構成されている。
【００４３】
また、メモリセルユニットＭＵ１２１は、同一のビット線ＢＬ１に接続されたメモリセルで且つ異なるワード線ＷＬ１２ａとＷＬ１２ｂに接続されたメモリセルであるＭ１２１ａとＭ１２１ｂから、メモリセルユニットＭＵ１２２は、同一のビット線ＢＬ２に接続されたメモリセルで且つ異なるワード線ＷＬ１２ａとＷＬ１２ｂに接続されたメモリセルであるＭ１２２ａとＭ１２２ｂから、メモリセルユニットＭＵ１２ｋは、同一のビット線ＢＬｋに接続されたメモリセルで且つ異なるワード線ＷＬ１２ａとＷＬ１２ｂに接続されたメモリセルであるＭ１２ｋａとＭ１２ｋｂから構成されている。これらのメモリセルユニットが複数個接続されて第１のブロック（Ｂｌｏｃｋ１）５０ａを構成している。
【００４４】
ここで、第１のブロック５０ａに属するメモリセルのソース線は全て共通に接続されており、ソース線ＳＬ１としてソース線ドライバ１０に接続されている。このような構成をしたブロックが、メモリセルアレイ５０内には、第１のブロック５０ａ、第２のブロック（Ｂｌｏｃｋ２）５０ｂ、…、第ｍのブロック（Ｂｌｏｃｋｍ）５０ｃまで合計ｍ個存在する。ブロック毎にメモリセルのソース線が共通に接続されているため、消去動作時には、該当ブロックの全ワード線に負の高電圧を、ソース線に正の高電圧を印加することでブロック単位での一括消去動作が行える。
【００４５】
入力アドレスは行アドレスと列アドレスから構成され、ロウアドレスバッファ・デコーダ８は、行アドレスの入力により、ワード線多重・単一選択ドライバ９とソース線ドライバ１０を駆動する。ここで、ワード線多重・単一選択ドライバ９は、読み出し動作時に、一度に複数のワード線を多重選択することを特徴とする。このワード線多重選択動作は、制御信号ＭＵＬＴＩＷＬにより制御される。これにより、メモリセルユニットを構成する２つのメモリセルを同時に選択することができる。
【００４６】
コラムアドレスバッファ・デコーダ６は、列アドレスの入力により、コラムセレクタ７を駆動する。コラムセレクタ７は、ビット線ＢＬ１からビット線ＢＬｋまでのｋ本のビット線から１本のビット線を選択して、センスアンプ（ＳＡ）２の第１の入力端３に接続する役割を果たす。具体的に説明すると、コラムゲートＹ１はコラムゲート信号ＹＧ１によりビット線ＢＬ１の選択を行い、コラムゲートＹ２はコラムゲート信号ＹＧ２によりビット線ＢＬ２の選択を行い、コラムゲートＹｋはコラムゲート信号ＹＧｋによりビット線ＢＬｋの選択を行う。また、コラムセレクタ７は、ダミービット線ＤＢＬをセンスアンプ２の第２の入力端４に接続する役割も果たしており、コラムゲートＹＤはコラムゲート信号ＹＧＤによりダミービット線ＤＢＬをセンスアンプ２に接続する。
【００４７】
ダミーワード線多重・単一選択ドライバ１１は、読み出し動作時に、ダミーワード線ＤＷＬａとＤＷＬｂを同時に多重選択することを特徴とする。このダミーワード線多重選択動作は、制御信号ＭＵＬＴＩＷＬにより制御される。ダミーセルアレイ１２は、ダミービット線ＤＢＬに接続され、読み出し動作時に、メモリセルが接続されたビット線の電圧と比較するためのリファレンス電圧をダミービット線ＤＢＬに発生させる役割を果たす。ここで、ダミーセルアレイ１２は、２つのダミーセルＤＣａとＤＣｂから構成されており、読み出し動作時には、ダミーワード線多重・単一選択ドライバ１１によりダミーワード線ＤＷＬａとＤＷＬｂを多重選択することで、ダミーセルＤＣａとＤＣｂを同時に活性化する。ここで、ダミーセルＤＣａとＤＣｂのトランジスタサイズは、それぞれ、メモリセルがイレーズセルの場合に流す電流量の半分の値になるように設定されており、さらに、ダミーセルＤＣａとＤＣｂのトランジスタサイズは全く同一のサイズに設定されている。
【００４８】
センスアンプ２は、第１の入力端３の電圧と第２の入力端４の電圧を比較する差動型増幅回路であり、制御信号ＳＡＥによりセンスアンプの起動タイミングが制御される。ラッチ回路１は、センスアンプ２の出力データをラッチする回路であり、制御信号ＤＬにより出力データのラッチタイミングが制御される。プリチャージ回路５は、コラムセレクタ７により選択されたビット線とダミービット線を所定の電圧Ｖｐｒｅにプリチャージする回路であり、制御信号ＮＰＲＥによりプリチャージ動作が制御される。さらに、選択されたビット線とダミービット線間のイコライズ動作も行う。リセットトランジスタ１３は、全ビット線とダミービット線の電圧を接地電位にリセットする役割を果たし、制御信号ＢＬＲＳＴによりリセットトランジスタ１３の活性化状態が制御される。
【００４９】
制御回路１４は、モード信号ＭＯＤＥ及びトリガー信号ＮＴＲＧを入力することで、読み出し動作、プログラム動作、イレーズ動作等の各種の動作を制御する役割を果たす。具体的には、前に説明した制御信号ＤＬ、ＳＡＥ、ＮＰＲＥ、ＢＬＲＳＴ、ＭＵＬＴＩＷＬは、制御回路１４から出力される制御信号である。また、制御回路１４は昇圧回路１５の動作も制御する。さらに、制御回路１４は、制御信号として図示していないが、ワード線の選択タイミングやコラムセレクタ７の開閉タイミング等の制御も行っている。
【００５０】
昇圧回路１５は、読み出し動作、プログラム動作、イレーズ動作時に必要な電圧を発生する回路であり、出力電圧Ｖｃｇはワード線多重・単一選択ドライバ９に入力されて、そこから選択ワード線に必要な電圧が供給される。出力電圧Ｖｄｃｇはダミーワード線多重・単一選択ドライバ１１に入力されて、そこから選択ダミーワード線に必要な電圧が供給される。出力電圧Ｖｓｌはソース線ドライバ１０に入力されて、そこから選択ソース線に必要な電圧が供給される。これらの出力電圧は制御回路１４により制御される。
【００５１】
以下、上述のように構成された不揮発性半導体記憶装置の読み出し動作について詳細に説明する。本実施形態における読み出し動作は、従来よりも高速に読み出し動作が行える第１の読み出しモードと、従来と同等又はそれ以上のアクセス速度でありながら低消費電力読み出しが行える第２の読み出しモードを実現することができる。
【００５２】
まず、高速読み出しが実現できる第１の読み出しモードについて詳細に説明する。図５（ａ）は、第１の読み出しモード動作時におけるタイミングチャートである。ここでは、メモリセルＭ１１１ａとＭ１１１ｂから構成されるメモリセルユニットＭＵ１１１からデータを読み出す場合について説明する。
【００５３】
時刻Ｔ０以前は、全コラムゲートＹ１〜ＹＤは閉じており（コラムゲート信号ＹＧ１〜ＹＧＤは接地電位レベル）、ＢＬＲＳＴ信号が論理「Ｈ」レベルであるため、リセットトランジスタ１３が活性化状態となっており、全ビット線の電圧は接地電位になっている。また、全ワード線と全ソース線も接地電位になっており、メモリセルの全端子は接地電位に固定されている。
【００５４】
ここで、読み出しアドレスを入力して、時刻Ｔ０でＮＴＲＧ信号を論理「Ｌ」レベルにすることで読み出し動作が開始する。このタイミングでＢＬＲＳＴ信号は論理「Ｌ」レベルとなり、リセットトランジスタ１３は非活性化状態となる。また、コラムゲート信号ＹＧ１とＹＧＤが正の電圧レベルとなり、選択されたビット線ＢＬ１とダミービット線ＤＢＬが、それぞれ、センスアンプ２の第１の入力端３と第２の入力端４に接続される。さらに、ＮＰＲＥ信号が論理「Ｌ」レベルであるから、選択されたビット線ＢＬ１とダミービット線ＤＢＬは、プリチャージ回路５により所定のビット線電圧Ｖｐｒｅにプリチャージされる。ここで、プリチャージ回路５は、両ビット線間のイコライズ動作も行っているため、ビット線ＢＬ１とダミービット線ＤＢＬのビット線プリチャージ電圧は等しい電圧Ｖｐｒｅになっている。
【００５５】
ビット線へのプリチャージ動作が完了すると、時刻Ｔ１から読み出し動作を行う。時刻Ｔ１で、ＮＰＲＥ信号が論理「Ｈ」レベルとなり、プリチャージ回路５によるプリチャージ動作とイコライズ動作が停止する。これと同時に、メモリセルユニットＭＵ１１１に接続されるワード線ＷＬ１１ａとＷＬ１１ｂが多重選択され、そのワード線に昇圧回路１５で発生した昇圧電圧Ｖｃｇｈが印加される。また、ダミーセルアレイ１２に接続されるダミーワード線ＤＷＬａとＤＷＬｂも多重選択される。これにより、メモリセルユニットＭＵ１１１を構成するメモリセルＭ１１１ａとＭ１１１ｂ、及びダミーセルアレイ１２を構成するダミーセルＤＣａとＤＣｂが活性化状態となる。
【００５６】
ここで、メモリセルユニットの活性化時間は比較的高速である。これは、複数のメモリセルをそれぞれ異なるワード線で選択しているため、１つのワード線から見た負荷容量は従来に比べて全く増大していないからである。そこで、ダミーセルアレイも複数のダミーセルで構成し、異なるダミーワード線で同時に活性化させる。こうすることで、１つのダミーワード線が駆動する負荷容量を減少させることができるため、ダミーセルアレイの活性化時間を高速化することができる。
【００５７】
図６（ａ）に、このときのメモリセルのしきい値電圧分布、及び選択ワード線への印加電圧の状態を示す。メモリセルユニットＭＵ１１１がイレーズセルであれば、メモリセルに電流が流れるため、ビット線の電圧はプリチャージ電圧Ｖｐｒｅから接地電位に向且つて降下していく。また、プログラムセルであれば、メモリセルに電流が流れないため、ビット線の電圧はプリチャージ電圧Ｖｐｒｅを維持する。一方、ダミービット線ＤＢＬの電圧は、メモリセルユニットの状態に関係なく、ダミーセルＤＣａとＤＣｂにより、プリチャージ電圧Ｖｐｒｅから接地電位に向且つて降下する。ここで、前述したようにダミーセルＤＣａとＤＣｂが流す電流量は、それぞれ、メモリセルがイレーズセルの場合に流す電流量の半分になるように設定されているため、ダミービット線ＤＢＬが接地電位に向且つて降下するスピードは、メモリセルがイレーズセルの場合に比べて遅くなっている。
【００５８】
図７は、読み出し動作時におけるビット線・ダミービット線の電位変化を示す図である。図７には、読み出し動作が開始する時刻Ｔ１（図５）からの電位変化を示している。図７（ａ）は、従来のメモリセルユニットが１つのメモリセルで構成された場合におけるワード線単一選択方式のビット線・ダミービット線の電位変化を示しており（図１１と同一）、図７（ｂ）は、メモリセルユニットが複数のメモリセルで構成された場合におけるワード線多重選択方式のビット線・ダミービット線の電位変化を示している。
【００５９】
ダミービット線の電位変化は、メモリセルユニットがプログラムセル、及びイレーズセルの場合にとり得るビット線電位の中間の電位をとりながら変化していくため、ダミービット線ＤＢＬの電圧をリファレンス電圧としてビット線の電圧をセンスアンプ２により比較することで、メモリセルのデータを判定することができる。ここで、メモリセルのデータをセンスアンプ２が正しく判定するためには、ビット線とダミービット線の差電圧がある程度大きいことが求められる。
【００６０】
そこで、従来のメモリセルユニットが１つのメモリセルで構成された場合におけるワード線単一選択方式では、センスアンプ２を起動する時間は、図７（ａ）に示すように、時刻Ｔ２ａに設定されていたが、メモリセルユニットを複数のメモリセルで構成するワード線多重選択方式では、読み出し電流が複数のメモリセル電流の和となるため、イレーズセルのビット線降下スピードが高速となり、図７（ｂ）に示すように、センスアンプ２の起動時間を従来のＴ２ａからＴ２ｂへと速く設定することができる。したがって、センスアンプ２の起動時間を速く設定することが可能となるため、従来よりも高速読み出しが可能となる。
【００６１】
さらに、メモリセルユニットを構成する複数のメモリセルは同一のビット線に接続されているため、ワード線多重選択方式にすることによるビット線負荷容量の増加は全くない。これが、読み出し速度の更なる高速化を実現している要因の一つとなっている。すなわち、ビット線負荷容量が同じ状態で読み出し電流を増やすことができるので、読み出し電流の増加分が直接ビット線電圧降下速度の高速化をもたらすことになり、高速読み出しを実現することができる。
【００６２】
ここで、センスアンプ２の起動時間Ｔｓａは、図５（ａ）のタイミングチャートで説明すると、ＮＴＲＧ信号が論理「Ｌ」レベルになる時刻Ｔ０から、センスアンプ２が起動する時刻Ｔ２までの時間であり、Ｔｓａ＝Ｔ２−Ｔ０である。
【００６３】
センスアンプ２が時刻Ｔ２で起動した後、読み出しデータ（ＤａｔａＯｕｔ）が判定され、時刻Ｔ３で読み出しデータが確定する。ここで、読み出しデータのアクセスタイムＴａｃｃは、ＮＴＲＧ信号が論理「Ｌ」レベルになる時刻Ｔ０から、データが確定する時刻Ｔ３までの時間であり、Ｔａｃｃ＝Ｔ３−Ｔ０である。センスアンプ起動時間Ｔｓａが高速化されるため、当然アクセス時間Ｔａｃｃも高速化される。
【００６４】
その後、時刻Ｔ４で、ＤＬ信号が論理「Ｈ」レベルに立ち上がり、センスアンプ２の出力データがラッチ回路１によりラッチされる。これと同時に、ＳＡＥ信号は論理「Ｌ」レベルとなりセンスアンプ２の動作は停止する。また、ワード線ＷＬ１１ａとＷＬ１１ｂ、及びダミーワード線ＤＷＬａとＤＷＬｂも接地電位に戻され、メモリセルＭ１１１ａとＭ１１１ｂ、及びダミーセルＤＣａとＤＣｂは非活性化状態となる。コラムゲート信号ＹＧ１とＹＧＤも接地電位に戻され、ビット線ＢＬ１及びダミービット線ＤＢＬとセンスアンプ２の接続は遮断される。また、ＢＬＲＳＴ信号が論理「Ｈ」レベルとなって、リセットトランジスタ１３が活性化状態となるため、全ビット線とダミービット線の電圧は再び接地電位になる。その後、時刻Ｔ５で、ＮＴＲＧ信号を論理「Ｈ」レベルにすることで、読み出し動作が終了する。
【００６５】
次に、低消費電力読み出しが実現できる第２の読み出しモードの動作について詳細に説明する。ここでも、メモリセルＭ１１１ａとＭ１１１ｂから構成されるメモリセルユニットＭＵ１１１からデータを読み出す場合について説明する。図５（ｂ）に読み出し動作時のタイミングチャート、図６（ｂ）にメモリセルのしきい値電圧分布、及び選択ワード線への印加電圧の状態を示す（低消費電力読み出しモード１）。第２の読み出しモードの読み出し動作は第１の読み出しモードとほとんど同じであり、ここでは、動作が異なる部分のみの説明を行う。
【００６６】
第２の読み出しモードでは、制御回路１４により、昇圧回路１５から出力電圧Ｖｃｇとして、第１の読み出しモード時の出力電圧Ｖｃｇｈよりも低い電圧であるＶｃｇｌが出力されるよう制御される。昇圧回路１５が、従来よりも低い電圧を出力すればよいので、昇圧回路１５の消費電力を低減することができ、これによりチップ全体の低消費電力動作が実現できる。
【００６７】
昇圧回路の出力電圧Ｖｃｇの値がＶｃｇｌであるため、読み出し動作時の選択ワード線には、第１の読み出しモードよりも低い電圧であるＶｃｇｌが印加される。ここで、メモリセルユニットがイレーズセルの場合に流れる読み出し電流は、選択ワード線への印加電圧がＶｃｇｈの場合に比べると少なくなる。しかしながら、メモリセルユニットが複数のメモリセルで構成されているため、従来のメモリセルユニットが１つのメモリセルで構成されたものと同等又はそれ以上のメモリセル電流を得ることができる。
【００６８】
第２の読み出しモードにおいて、メモリセルユニットがイレーズセルの場合にビット線電圧を降下させるスピードは第１の読み出しモードに比べて遅いので、センスアンプ２の起動タイミングは、制御回路１４によって、従来と同等程度の起動タイミングで起動するように制御される。
【００６９】
また、ダミービット線のリファレンス電圧も第１の読み出しモードの場合とは異なる電圧を生成する必要があるが、ここでは、図５（ｂ）に示すように、ダミーワード線ＤＷＬａとＤＷＬｂに印加する電圧を下げることで、必要なリファレンス電圧を生成している。これにより、従来と同等またはそれ以上のアクセス速度を実現しつつ、従来よりも低消費電力で読み出し動作を実現することができる。
【００７０】
なお、本実施形態では、ダミーワード線に印加する電圧を変えることで、第２の読み出しモードに必要なリファレンス電圧を生成したが、ダミーワード線に印加する電圧は同じにして、ダミーセルＤＣａとＤＣｂとは異なるトランジスタサイズであるダミーセルを別途設け、このダミーセルに接続されたダミーワード線を選択することで、第２の読み出しモードに必要なリファレンス電圧を生成してもよい。
【００７１】
ここで、第２の読み出しモードで読み出す際のプログラムセルのしきい値電圧は、選択ワード線印加電圧Ｖｃｇｌが印加されたときに、メモリセル電流が流れないしきい値電圧であればよいので、第１の読み出しモードに比べて低いしきい値電圧でよいことになる。このときのメモリセルのしきい値電圧分布、及び選択ワード線への印加電圧の状態を図６（ｃ）に示す（低消費電力読み出しモード２）。このように、第２の読み出しモードで読み出し動作を行うときは、プログラムセルのしきい値電圧を低い値に設定できるため、メモリセルへの書き込み時間を高速化することができる。さらに、プログラムセルのしきい値電圧を低く設定することで、メモリセルのフローティングゲートにかかる電界が小さくなるため、電源を切った状態におけるフローティングゲート中の電子の保持特性が向上し、デバイスの信頼性向上を図ることができる。
【００７２】
以上のように、データを格納するメモリセルユニットを、同一のビット線に接続されたメモリセルで、且つ異なるワード線に接続された複数のメモリセルで構成することにより、従来と同等の選択ワード線印加電圧Ｖｃｇｈを印加すれば、高速読み出し動作を実現することができ、また、従来よりも低い選択ワード線印加電圧Ｖｃｇｌを印加すれば、従来と同等又はそれ以上のアクセス速度を実現しつつ低消費電力で読み出し動作を実現できる。
【００７３】
次に、プログラム動作・プログラムベリファイ動作について詳細に説明する。プログラム動作は、選択ワード線に正の高電圧を、ソース線に接地電位を、選択ビット線に正の高電圧を印加し、メモリセルのドレイン端で発生したホットエレクトロンをゲートに印加した正の高電圧でフローティングゲートに注入するＣＨＥ（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）方式でプログラム動作を行う。プログラム終了後には、メモリセルのしきい値電圧を検出して、十分な書き込みしきい値電圧になっているかを判定するプログラムベリファイ動作を行う。これらの動作は、図１には図示していないが、プログラム回路、及びベリファイ回路により行われる。ここでも、メモリセルＭ１１１ａとＭ１１１ｂから構成されるメモリセルユニットＭＵ１１１に対してのプログラム動作・プログラムベリファイ動作について詳細に説明する。
【００７４】
本実施形態におけるプログラム動作は、動作対象のメモリセル数の違いにより第１と第２のプログラム動作を行うことができ、プログラムベリファイ動作は、動作対象のメモリセル数、及び判定しきい値電圧の違いより第１〜第４のプログラムベリファイ動作を行うことができる。
【００７５】
図８（ａ）は、第１のプログラム動作、及び第１のプログラムベリファイ動作時の選択ワード線ＷＬ１１ａとＷＬ１１ｂにおける電圧印加状態を示す。第１のプログラムモードＰｒｏｇｒａｍ１に設定して、時刻Ｔ１０で、ＮＴＲＧ信号を論理「Ｌ」レベルにすることで、第１のプログラム動作が開始される。第１のプログラムモードは、メモリセルユニットを構成する複数のメモリセルに対して同時にプログラム動作を行うモードである。したがって、２本の選択ワード線ＷＬ１１ａとＷＬ１１ｂは、時刻Ｔ１０で、接地電位からプログラム動作に必要な正の高電圧Ｖｐｐまで上昇する。所定の時間プログラム動作を行い、時刻Ｔ１１でＮＴＲＧ信号を論理「Ｈ」レベルにすることで、プログラム動作は停止し、選択ワード線ＷＬ１１ａとＷＬ１１ｂは再び接地電位に戻される。
【００７６】
次に、時刻Ｔ１２で、第１のプログラムベリファイモードＰｒｏｇｒａｍ  Ｖｅｒｉｆｙ１に設定して、時刻Ｔ１３でＮＴＲＧ信号を論理「Ｌ」レベルにすることで、第１のプログラムベリファイ動作が開始される。第１のプログラムベリファイモードは、メモリセルユニットを構成する複数のメモリセルに対して同時にプログラムベリファイ動作を行うモードである。したがって、２本の選択ワード線ＷＬ１１ａとＷＬ１１ｂは、時刻Ｔ１３で、接地電位からプログラムベリファイ動作に必要な正の電圧Ｖｐｖｈまで上昇する。さらに、第１のプログラムベリファイモードは、図６（ａ）に示すように、プログラムセルのしきい値電圧が、第１の高速読み出し動作を実現するのに必要なしきい値電圧であることを判定するモードである。ここでは、２本の選択ワード線ＷＬ１１ａとＷＬ１１ｂに正の電圧Ｖｐｖｈを印加し、このときに流れる電流値が一定の値以下であることを検出してプログラムセルのベリファイ動作を行う。所定の時間プログラムベリファイ動作を行い、時刻Ｔ１４でＮＴＲＧ信号を論理「Ｈ」レベルにすることで、プログラムベリファイ動作は終了し、選択ワード線は再び接地電位に戻される。
【００７７】
図８（ｂ）は、第２のプログラム動作、及び第２のプログラムベリファイ動作時の選択ワード線ＷＬ１１ａとＷＬ１１ｂにおける電圧印加状態を示す。第２のプログラムモードＰｒｏｇｒａｍ２に設定して、時刻Ｔ１０でＮＴＲＧ信号を論理「Ｌ」レベルにすることで、第２のプログラム動作が開始される。第２のプログラムモードは、メモリセルユニットを構成する複数のメモリセルのうち１つのメモリセルに対してのみプログラム動作を行うモードである。図８（ｂ）は、メモリセルＭ１１１ａのみへのプログラム動作を行うときの状態を示したものであり、選択ワード線ＷＬ１１ａのみが、時刻Ｔ１０で、接地電位からプログラム動作に必要な正の高電圧Ｖｐｐまで上昇し、メモリセルＭ１１１ａへのプログラム動作が行われる。このとき、ワード線ＷＬ１１ｂは接地電位のままであり、メモリセルＭ１１１ｂへのプログラム動作は行われない。所定の時間プログラム動作を行い、時刻Ｔ１１でＮＴＲＧ信号を論理「Ｈ」レベルにすることで、プログラム動作は停止し、選択ワード線ＷＬ１１ａは再び接地電位に戻される。
【００７８】
次に、時刻Ｔ１２で、第２のプログラムベリファイモードＰｒｏｇｒａｍ  Ｖｅｒｉｆｙ２に設定して、時刻Ｔ１３でＮＴＲＧ信号を論理「Ｌ」レベルにすることで、第２のプログラムベリファイ動作が開始される。第２のプログラムベリファイモードは、メモリセルユニットを構成する複数のメモリセルのうち、１つのメモリセルに対してのみプログラムベリファイ動作を行うモードである。図８（ｂ）は、メモリセルＭ１１１ａのみへのプログラムベリファイ動作を行うときの状態を示したものであり、選択ワード線ＷＬ１１ａのみが、時刻Ｔ１３で、接地電位からプログラムベリファイ動作に必要な正の電圧Ｖｐｖｈまで上昇し、メモリセルＭ１１１ａへのプログラムベリファイ動作が行われる。このとき、ワード線ＷＬ１１ｂは接地電位のままであり、メモリセルＭ１１１ｂへのプログラムベリファイ動作は行われない。さらに、第２のプログラムベリファイモードは、第１のプログラムベリファイモードと同様に、プログラムセルのしきい値電圧が、第１の高速読み出し動作を実現するのに必要なしきい値電圧であることを判定するモードである。所定の時間プログラムベリファイ動作を行い、時刻Ｔ１４でＮＴＲＧ信号を論理「Ｈ」レベルにすることで、プログラムベリファイ動作は終了し、選択ワード線ＷＬ１１ａは再び接地電位に戻される。
【００７９】
ここで、第２のプログラムモードと第２のプログラムベリファイモードでは、対象メモリセル数がメモリセルユニット単位ではなく、個々のメモリセルを指定する必要があるため、入力アドレスビット数は、読み出し動作時に必要なアドレスビット数よりも多くのビット数が必要になる。本実施形態では、メモリセルユニットが２つのメモリセルから構成されているので、個々のメモリセルを指定するためには、読み出し動作時に必要なアドレスビット数よりもさらに１ビットだけ必要となる。
【００８０】
このように、第１のプログラムモード、及び第１のプログラムベリファイモードでは、メモリセルユニットを構成する複数のメモリセルに対して同時にプログラム、プログラムベリファイ動作を行うことができるため、高速なプログラム、プログラムベリファイ動作が実現できる。一方、第２のプログラムモード、及び第２のプログラムベリファイモードでは、個々のメモリセルに対してプログラム、プログラムベリファイ動作を行うことができるため、個々のメモリセルにおけるしきい値電圧を正確に設定することが可能となる。
【００８１】
これらのモードを備えることで、例えば、プログラム動作の初期段階では、第１のプログラムモード、及び第１のプログラムベリファイモードでプログラム動作を高速に行い、メモリセルのしきい値電圧が目標しきい値電圧付近に近づいてきたら、今度は、第２のプログラムモード、及び第２のプログラムベリファイモードを用いて個々のメモリセルに対してプログラム動作を行い、個々のメモリセルを正確なしきい値電圧に設定する、といったプログラム動作が可能となる。
【００８２】
図８（ｃ）は、第１のプログラム動作、及び第３のプログラムベリファイ動作時の選択ワード線ＷＬ１１ａとＷＬ１１ｂにおける電圧印加状態を示す。第１のプログラム動作は前に説明したものと同様であり、メモリセルユニットを構成する複数のメモリセルに対して同時にプログラム動作を行うものである。
【００８３】
次に、時刻Ｔ１２で、第３のプログラムベリファイモードＰｒｏｇｒａｍ  Ｖｅｒｉｆｙ３に設定して、時刻Ｔ１３でＮＴＲＧ信号を論理「Ｌ」レベルにすることで、第３にプログラムベリファイ動作が開始される。第３のプログラムベリファイモードは、第１のプログラムベリファイモードと同様で、メモリセルユニットを構成する複数のメモリセルに対して同時にプログラムベリファイ動作を行うものであるが、プログラム動作を終了させる判定しきい値電圧が異なる。第３のプログラムベリファイモードは、図６（ｃ）に示すように、プログラムセルのしきい値電圧が、第２の低消費電力読み出し動作を実現するのに必要なしきい値電圧であることを判定するモードである。ここでは、２本の選択ワード線ＷＬ１１ａとＷＬ１１ｂに、第１のプログラムベリファイ動作時にワード線に印加した電圧Ｖｐｖｈよりも低い電圧であるＶｐｖｌを印加し、このときに流れる電流値が一定の値以下であることを検出して、プログラムセルのベリファイ動作を行う。
【００８４】
図８（ｄ）は、第２のプログラム動作、及び第４のプログラムベリファイ動作時の選択ワード線ＷＬ１１ａとＷＬ１１ｂにおける電圧印加状態を示す。第２のプログラム動作は前に説明したものと同様であり、メモリセルユニットを構成する個々のメモリセルに対してプログラム動作を行うものである。
【００８５】
次に、時刻Ｔ１２で、第４のプログラムベリファイモードＰｒｏｇｒａｍ  Ｖｅｒｉｆｙ４に設定して、時刻Ｔ１３でＮＴＲＧ信号を論理「Ｌ」レベルにすることで、第４のプログラムベリファイ動作が開始される。第４のプログラムベリファイモードは、第２のプログラムベリファイモードと同様で、メモリセルユニットを構成する個々のメモリセルに対してプログラムベリファイ動作を行うものであり、さらに、第３のプログラムベリファイモードと同様で、プログラムセルのしきい値電圧が、第２の低消費電力読み出し動作を実現するのに必要なしきい値電圧であることを判定するモードである。
【００８６】
このように、第３及び第４のプログラムベリファイモードを備えることで、プログラムセルのしきい値電圧が、第２の低消費電力読み出しモードを実現するのに必要なしきい値電圧であることを判定することができ、第１及び第２のプログラムベリファイ動作で判定させるしきい値電圧よりも低いしきい値電圧でプログラム動作を終了させることができるため、前述したように、高速なプログラム動作を実現できるとともに、デバイスの信頼性向上を図ることができる。
【００８７】
以上、第１・第２の読み出しモード、第１・第２のプログラムモード、及び第１〜第４のプログラムベリファイモードの動作を説明してきたが、これらのモードを備えることで、１つのフラッシュメモリチップにおいて、様々な性能のフラッシュメモリを実現することができる。
【００８８】
例えば、全てのメモリセルユニットを第１・第２のプログラムベリファイモードを用いてプログラム動作を行い、読み出し動作時に第１の高速読み出しモードで読み出すことで、高速読み出し動作を実現するフラッシュメモリとなる（図６（ａ）の状態）。また、第２の低消費電力読み出しモードで読み出すことで、アクセス速度は従来と同等程度であるが低消費電力読み出し動作を実現できるフラッシュメモリとなる（図６（ｂ）の状態）。すなわち、第１・第２のプログラムベリファイモードを用いてプログラム動作を行っておけば、読み出し動作時に、第１又は第２の読み出しモードを選択することで、自由に高速読み出し、又は低消費電力読み出しを実現することができる。また、読み出し動作を第２の低消費電力読み出し動作のみで行うとすれば、第３・第４のプログラムベリファイモードを用いてプログラム動作を行うことで、プログラム時間の高速化を実現することができる（図６（ｃ）の状態）。さらに、第１の高速読み出しモードで読み出す領域と第２の低消費電力読み出しモードで読み出す領域を１つのフラッシュメモリ内に混在させることで、ブロック毎に性能の異なる領域を持たせることができる。
【００８９】
ここで、第１・第２の読み出しモードの選択、第１・第２のプログラムモードの選択、及び第１〜第４のプログラムベリファイモードの選択を、外部から入力したモード信号により決定できるようにすれば、ユーザーが自由に使用モードを選択することができる。ここで、ユーザーは自分が使用したいモードを外部から入力する必要がある。
【００９０】
一方、フラッシュメモリの仕様が予め決まっているのであれば、外部からは読み出し・プログラム・プログラムベリファイのいずれかのモードを指定するのみで、チップ内部で詳細な各種モードが選択されるように制御することもできる。例えば、フラッシュメモリアレイの全領域を第１の高速読み出し領域で使用する場合は、第１・第２のプログラムモード、及び第１・第２のプログラムベリファイモードが選択され、読み出し動作時は、第１の高速読み出しモードが選択される。また、フラッシュメモリアレイの全領域を第２の低消費電力読み出し領域で使用するときは、第１・第２のプログラムモード、及び第３・第４のプログラムベリファイモードが選択され、読み出し動作時は、第２の低消費電力読み出しモードが選択される。さらに、フラッシュメモリアレイ内に高速読み出しモードで使用する領域と、低消費電力読み出しモードで使用する領域を混在させるときは、入力アドレス基づいて各種のモードがチップ内部で選択される。これらの制御を半導体製造工程又は検査工程において決定することができるようにしておけば、１つのフラッシュメモリチップで、様々な性能を有するフラッシュメモリを出荷することが可能となる。
【００９１】
（第２の実施形態）
図２は、本発明の第２の実施形態による不揮発性半導体記憶装置の構成図である。第２の実施形態は、前述した図１に示す第１の実施形態とは、メモリセルアレイ６０の構成のみが異なるので、ここではメモリセルアレイ６０の構成についてのみ説明する。その他の構成は図１と同様であり、読み出し動作、プログラム動作、プログラムベリファイ動作も同様であるので、ここでは説明を省略する。
【００９２】
本実施形態において、データを格納するメモリセルユニットは同一のビット線に接続され、且つ異なるワード線に接続された複数のメモリセルから構成され、さらにメモリセルユニットを構成する複数のメモリセルがそれぞれ異なる消去ブロックに配置されていることを特徴とする。
【００９３】
具体的に説明すると、メモリセルユニットＭＵ１１１は、同一のビット線ＢＬ１に接続されたメモリセルで、且つ異なるワード線ＷＬ１１ａとＷＬ１１ｂに接続されたメモリセルであるＭ１１１ａとＭ１１１ｂから構成されている。メモリセルＭ１１１ａは１番目のブロック６０ａに属しており、メモリセルＭ１１１ｂはｌ番目のブロック６０ｃに属している。その他のメモリセルユニットに対しても同様であるので説明を省略する。このように、メモリセルユニットを構成する複数のメモリセルをそれぞれ異なるブロックに属したメモリセルで構成することで、プログラム動作だけでなく、イレーズ動作も個々に行うことが可能となる。
【００９４】
イレーズ動作は、選択ソース線に正の高電圧を、選択ワード線に負の高電圧を印加することで行う。また、イレーズベリファイ動作は、選択ゲートに正の電圧を印加して、メモリセルに流れる電流値が所定の値以上であることを、図２には図示していないが、ベリファイ回路により判定する。以下、イレーズ動作、及びイレーズベリファイ動作時の動作を詳細に説明する。ここでも、メモリセルＭ１１１ａとＭ１１１ｂから構成されるメモリセルユニットＭＵ１１１に対してのイレーズ動作、及びイレーズベリファイ動作について説明する。本実施形態におけるイレーズ動作、及びイレーズベリファイ動作は、動作対象のメモリセル数の違いにより、第１と第２のイレーズ動作、及び第１と第２のイレーズベリファイ動作を行うことができる。
【００９５】
図９（ａ）は、第１のイレーズ動作、及び第１のイレーズベリファイ動作時の選択ワード線ＷＬ１１ａとＷＬ１１ｂにおける電圧印加状態を示す。第１のイレーズモードＥｒａｓｅ１に設定して、時刻Ｔ２０でＮＴＲＧ信号を論理「Ｌ」レベルにすることで、第１のイレーズ動作が開始される。第１のイレーズモードは、メモリセルユニットを構成する複数のメモリセルが属する複数のブロックに対して同時にイレーズ動作を行うモードである。したがって、時刻Ｔ２０で、ソース線ＳＬ１とＳＬｌが正の高電圧に、選択ワード線ＷＬ１１ａとＷＬ１１ｂを含む１番目のブロック６０ａとｌ番目のブロック６０ｃに接続される全ワード線が負の高電圧Ｖｎｎに設定される。所定の時間イレーズ動作を行い、時刻Ｔ２１でＮＴＲＧ信号を論理「Ｈ」レベルにすることで、イレーズ動作は停止し、ソース線ＳＬ１とＳＬｌ及び選択ワード線ＷＬ１１ａとＷＬ１１ｂは再び接地電位に戻される。
【００９６】
次に、時刻Ｔ２２で、第１のイレーズベリファイモードＥｒａｓｅ  Ｖｅｒｉｆｙ１に設定して、時刻Ｔ２３でＮＴＲＧ信号を論理「Ｌ」レベルにすることで、第１のイレーズベリファイ動作が開始される。第１のイレーズベリファイモードは、メモリセルユニットを構成する複数のメモリセルに対して同時にイレーズベリファイ動作を行うモードである。したがって、２本の選択ワード線ＷＬ１１ａとＷＬ１１ｂは、時刻Ｔ２３で、接地電位からイレーズベリファイ動作に必要な正の電圧Ｖｅｖまで上昇する。所定の時間イレーズベリファイ動作を行い、時刻Ｔ２４でＮＴＲＧ信号を論理「Ｈ」レベルにすることで、イレーズベリファイ動作は終了し、選択ワード線は再び接地電位に戻される。
【００９７】
図９（ｂ）は、第２のイレーズ動作、及び第２のイレーズベリファイ動作時の選択ワード線ＷＬ１１ａとＷＬ１１ｂにおける電圧印加状態を示す。第２のイレーズモードＥｒａｓｅ２に設定して、時刻Ｔ２０でＮＴＲＧ信号を論理「Ｌ」レベルにすることで、第２のイレーズ動作が開始される。第２のイレーズモードは、メモリセルユニットを構成する複数のメモリセルが属する複数のブロックに対して個々にイレーズ動作を行うモードである。図９（ｂ）は、メモリセルユニットＭＵ１１１においてメモリセルＭ１１１ａのみへのイレーズ動作を行うときの状態を示したものであり、時刻Ｔ２０で、ソース線ＳＬ１が正の高電圧に、選択ワード線ＷＬ１１ａを含む１番目のブロック６０ａに接続される全ワード線が負の高電圧Ｖｎｎに設定され、メモリセルＭ１１１ａを含む１番目のブロック６０ａのイレーズ動作が行われる。このとき、ソース線ＳＬｌとｌ番目のブロックに接続される全ワード線は接地電位のままであり、メモリセルＭ１１１ｂを含むｌ番目のブロック６０ｃのイレーズ動作は行われない。所定の時間イレーズ動作を行い、時刻Ｔ２１でＮＴＲＧ信号を論理「Ｈ」レベルにすることで、イレーズ動作は停止し、選択ワード線ＷＬ１１ａは再び接地電位に戻される。
【００９８】
次に、時刻Ｔ２２で、第２のイレーズベリファイモードＥｒａｓｅ  Ｖｅｒｉｆｙ２に設定して、時刻Ｔ２３でＮＴＲＧ信号を論理「Ｌ」レベルにすることで、第２のイレーズベリファイ動作が開始される。第２のイレーズベリファイモードは、メモリセルユニットを構成する複数のメモリセルのうち、１つのメモリセルに対してのみイレーズベリファイ動作を行うモードである。図９（ｂ）は、メモリセルユニットＭＵ１１１においてメモリセルＭ１１１ａのみへのイレーズベリファイ動作を行うときの状態を示したものであり、選択ワード線ＷＬ１１ａのみが、時刻Ｔ２３で、接地電位からイレーズベリファイ動作に必要な正の電圧Ｖｅｖまで上昇し、メモリセルＭ１１１ａへのイレーズベリファイ動作が行われる。このとき、ワード線ＷＬ１１ｂは接地電位のままであり、メモリセルＭ１１１ｂへのイレーズベリファイ動作は行われない。所定の時間イレーズベリファイ動作を行い、時刻Ｔ２４でＮＴＲＧ信号を論理「Ｈ」レベルにすることで、イレーズベリファイ動作は終了し、選択ワード線ＷＬ１１ａは再び接地電位に戻される。
【００９９】
このように、第１のイレーズモード、及び第１のイレーズベリファイモードでは、メモリセルユニットを構成する複数のメモリセルに対して同時にイレーズ、イレーズベリファイ動作を行うことができるため、高速なイレーズ、イレーズベリファイ動作が実現できる。一方、第２のイレーズモード、及び第２のイレーズベリファイモードでは、個々のメモリセルに対してイレーズ、イレーズベリファイ動作を行うことができるため、個々のメモリセルにおけるしきい値電圧を正確に設定することが可能となる。
【０１００】
これらのモードを備えることで、例えば、イレーズ動作の初期段階では、第１のイレーズモード、及び第１のイレーズベリファイモードでイレーズ動作を高速に行い、メモリセルのしきい値電圧が目標しきい値電圧付近に近づいてきたら、今度は、第２のイレーズモード、及び第２のイレーズベリファイモードを用いて個々のメモリセルに対してイレーズ動作を行い、個々のメモリセルを正確なしきい値電圧に設定する、といったイレーズ動作が可能となる。
【０１０１】
（第３の実施形態）
図３は、本発明の第３の実施形態による不揮発性半導体記憶装置の構成図である。第３の実施形態は、第１及び第２の実施形態とは、メモリセルアレイ７０の構成のみが異なるので、メモリセルアレイ７０の構成についてのみ説明する。その他の構成は図１及び図２と同様である。本実施形態では、メモリセルアレイ７０は、メモリセルユニットが複数のメモリセルから構成されるブロックと、１つのメモリセルから構成されるブロックとを有していることが大きな特徴である。
【０１０２】
図３において、複数のメモリセルから構成されるブロックは、１番目のブロック７０ａとｍ番目のブロック７０ｄであり、それぞれのブロックに属するメモリセルによりメモリセルユニットが構成される。また、１つのメモリセルから構成されるブロックは、２番目のブロック７０ｂから（ｍ−１）番目のブロック７０ｃまでである。本実施形態では、上記メモリアレイ構成において説明を行うが、実際には、各ブロックにおけるメモリセルユニットを構成するメモリセル数は様々な組み合わせをとることが可能である。
【０１０３】
ここで、メモリセルユニットが複数のメモリセルから構成されるブロックに対する読み出し動作、プログラム・プログラムベリファイ動作、及びイレーズ・イレーズベリファイ動作は、第１及び第２の実施形態で説明したものと同一であるので説明を省略する。以下、メモリセルユニットが１つのメモリセルから構成されるブロックとして、メモリセルＭ２１１から構成されるメモリセルユニットＭＵ２１１を読み出す場合について説明する。
【０１０４】
図５（ｃ）は、メモリセルユニットＭＵ２１１の読み出し動作時におけるタイミングチャートである。読み出し原理は、図５（ａ）及び図５（ｂ）で説明したものと同一であるので、動作が異なる部分についてのみ説明する。
【０１０５】
図５（ｃ）において、時刻Ｔ１で読み出し動作に入ると、選択ワード線ＷＬ２１の電圧は接地電位から正の電圧Ｖｃｇｈになる。ここで選択ワード線は単一選択である。また、選択メモリセル数が１つであるため、読み出し電流がワード線多重選択方式と比べて半分となり、リファレンス電圧を生成するダミーワード線もＤＷＬａの１本のみが選択される。また、センスアンプ起動時間は、従来のものと同一であり、メモリセルユニットが複数のメモリセルから構成されるものと比較すると遅いタイミングで起動するように設定されている。
【０１０６】
このように、メモリセルユニットが１つのメモリセルから構成されている場合は、メモリセルユニットが複数のメモリセルから構成される場合に比べて、高速・低消費電力読み出しは困難であるが、メモリセルユニットが１つのメモリセルで構成されているため、大容量のメモリセルアレイブロック領域を実現できる。したがって、メモリセルユニットが複数のメモリセルで構成されるブロックを設けることで、高速・低消費電力読み出しを優先した領域を、単一のメモリセルで構成されるブロックを設けることで、メモリ容量を優先した領域を配置することが可能となる。
【０１０７】
これらの異なった領域の読み出し動作は、ロウアドレスバッファ・デコーダ８が、入力された行アドレスに基づいて、読み出し対象領域が多重選択ブロックか単一選択ブロックかを判定し、その判定結果ＪＲＥＳＵＬＴが制御回路１４に入力されて、制御回路１４は、ワード線及びダミーワード線を多重選択するか単一選択するかの制御、及びセンスアンプ２の起動タイミング等の制御を行う。また、これらの制御は、読み出し動作だけでなく、プログラム動作時、及びイレーズ動作時に対しても同様に行われる。
【０１０８】
（第４の実施形態）
図４は、本発明の第４の実施形態による不揮発性半導体記憶装置の構成図である。以下、第１〜第３の実施形態と異なる部分についてのみ説明する。
【０１０９】
図４において、メモリセルアレイ８０は、１番目のブロック８０ａからｍ番目のブロック８０ｄまで合計ｍ個のブロックを有しており、各ブロックは、メモリセルユニットが１つのメモリセルから構成されるブロックにもなり得るし、メモリセルユニットが複数のメモリセルから構成されるブロックにもなり得る。メモリセルユニットの構成は、レジスタ２１に格納するデータにより決まる。また、読み出し動作時の選択ワード線電圧、センスアンプ起動タイミング、及びプログラム時のプログラムセルしきい値電圧等もレジスタ２１に格納するデータにより決まる。ここでは、１番目のブロックとｍ番目のブロックをペアにして、メモリセルユニットが２つのメモリセルから構成されるブロックを構成し、さらに、このブロックは、第１の読み出しモードで高速読み出し可能な領域であるとし、２番目のブロックから（ｍ−１）番目のブロックまでを、従来通りのメモリセルユニットが１つのメモリセルから構成されるブロックに設定するとして説明を進める。読み出し動作、プログラム動作、イレーズ動作を行う際は、レジスタ２１にメモリセルアレイ８０のブロック構成情報を予め格納しておく必要があり、このブロック構成情報は、外部からレジスタ２１に設定してもよいし、また、フラッシュメモリのある領域に格納されており、この領域に格納された情報をレジスタ２１に転送する操作を行うことで設定してもよい。
【０１１０】
ここでは、２つのメモリセルから構成されるメモリセルユニットＭＵ１１１と１つのメモリセルから構成されるメモリセルユニットＭＵ２１１を読み出す場合について説明する。読み出し動作は前述の実施形態で説明したものと同一である。
【０１１１】
図５（ａ）に、メモリセルユニットＭＵ１１１を読み出す場合のタイミングチャートを、図５（ｃ）に、メモリセルユニットＭＵ２１１を読み出す場合のタイミングチャートを示す。メモリセルユニットＭＵ１１１のアドレスを入力すると、メモリセルアレイ８０のブロック構成情報を格納したレジスタ２１のデータと行アドレスが比較回路２２により比較され、このとき、レジスタ２１には、メモリセルユニットＭＵ１１１は２つのメモリセルから構成されるブロックで、１番目のブロック８０ａとｍ番目のブロック８０ｄのメモリセルから構成されているという情報が格納されているので、比較回路２２は、制御回路１４にワード線・ダミーワード線の多重選択を行い、さらに、高速読み出しモードを実施するように命令する。制御回路１４は、比較回路２２からの判定結果ＪＲＥＳＵＬＴを受けて、ワード線・ダミーワード線の多重選択を行うように、また、昇圧回路１５に対しては、選択ワード線に印加する正の高電圧Ｖｃｇｈを発生させるよう各種制御信号を送る。さらに、制御回路１４は、センスアンプ２が従来よりも速い時間で起動するようＳＡＥ信号の制御を行う。これにより、高速読み出し動作が実現される。
【０１１２】
また、メモリセルユニットＭＵ２１１を読み出す際は、レジスタ２１のブロック構成情報と行アドレスが比較回路２２により比較されて、比較回路２２は、ワード線・ダミーワード線の単一選択を行うよう制御回路１４に命令する。制御回路１４は、比較回路２２からの判定結果ＪＲＥＳＵＬＴを受けて、ワード線・ダミーワード線の単一選択を行うように、また、昇圧回路１５に対しては選択ワード線に印加する正の高電圧Ｖｃｇｈを発生させるよう各種制御信号を送る。さらに、制御回路１４は、センスアンプ２が従来通りの起動時間で起動するようＳＡＥ信号の制御を行う。これにより、従来どおりの読み出し動作が実行される。以後の読み出し動作の詳細は、前の実施形態で説明した動作と同一であるので説明を省略する。
【０１１３】
また、プログラム動作、プログラムベリファイ動作、及びイレーズ動作、イレーズベリファイ動作も、レジスタ２１に格納されたブロック構成情報と行アドレスを比較回路２２で比較し、この判定結果ＪＲＥＳＵＬＴに基づいて、制御回路１４がワード線の多重選択または単一選択を行なわせ、また昇圧回路１５の出力電圧を切り換える。以後のプログラム動作、プログラムベリファイ動作、及びイレーズ動作、イレーズベリファイ動作の詳細は、前に説明した動作と同一であるので説明を省略する。
【０１１４】
以上のように、レジスタ２１に格納するデータによって、メモリセルアレイの各ブロックにおけるメモリセルユニットを構成するメモリセル数、読み出し動作時の選択ワード線電圧、センスアンプ起動タイミング、及びプログラムセルのしきい値電圧等を変えることができるため、半導体製造工程又は検査工程でレジスタ２１に格納するデータを決めておけば、１つのフラッシュメモリチップで、様々な性能を有したフラッシュメモリを出荷することができる。
【０１１５】
例えば、全ブロックのメモリセルユニットを複数のメモリセルで構成した高速読み出しチップ、全ブロックのメモリセルユニットを複数のメモリセルで構成した低消費電力読み出しチップ、全ブロックのメモリセルユニットを複数のメモリセルで構成して高速読み出し領域と低消費電力読み出し領域が混在したチップ、メモリセルユニットが複数のメモリセルで構成されたブロックと１つのメモリセルで構成されたブロックが混在しており、高速・低消費読み出し領域と大きなメモリ容量が得られる従来の読み出し領域が混在したチップ、全ブロックのメモリセルユニットを１つのメモリセルで構成した、メモリ容量の大きなチップなど、様々な性能のチップを実現することができる。
【０１１６】
また、これらのレジスタ設定をユーザー側で行なうことで、ユーザー側で、メモリセルアレイの各ブロックにおける読み出し性能（高速アクセス・低消費電力・メモリ容量）を自由に決めることが可能となる。
【０１１７】
なお、本発明の不揮発性半導体記憶装置は、上述の例示にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更等を加えたものに対しても本発明に含まれるのは勿論である。
【０１１８】
【発明の効果】
以上説明したように、本発明の不揮発性半導体記憶装置は、データを格納するメモリセルユニットが同一のビット線に接続されたメモリセルで、且つ異なるワード線に接続された複数のメモリセルから構成されるブロックを設けており、このブロックの読み出し動作時には、該当ワード線を多重選択することで複数のメモリセルを選択する。このとき、大きなセル電流を得ることができるため高速読み出しを実現することができる。さらに、このブロックに対しては、選択ワード線の昇圧電圧を下げても十分なセル電流を得ることができるため、低消費電力読み出し動作を実現することができる。
【０１１９】
また、このブロックにおけるメモリセルユニットのプログラム動作、プログラムベリファイ動作、及びイレーズ動作、イレーズベリファイ動作の対象メモリセル数を１つ又は複数と変えることができるようにすることで、高速で高精度なプログラム動作とイレーズ動作を実現することができる。
【０１２０】
さらに、ワード線の単一選択・多重選択、及び昇圧電圧をデータ格納部に格納するデータで制御することにより、メモリセルアレイの性能を自由に変えることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成図
【図２】本発明の第２の実施形態に係る不揮発性半導体記憶装置の構成図
【図３】本発明の第３の実施形態に係る不揮発性半導体記憶装置の構成図
【図４】本発明の第４の実施形態に係る不揮発性半導体記憶装置の構成図
【図５】本発明の実施形態における読み出し動作時の各部の電圧変化を示すタイミングチャート
【図６】本発明の実施形態におけるメモリセルのしきい値電圧の分布を示す図
【図７】本発明の実施形態における読み出し動作時のビット線電位の変化を示す図
【図８】本発明の実施形態におけるプログラム及びプログラムベリファイ動作時のワード線の電圧変化を示すタイミングチャート
【図９】本発明の実施形態におけるイレーズ及びイレーズベリファイ動作時のワード線の電圧変化を示すタイミングチャート
【図１０】従来の不揮発性体記憶装置におけるメモリセルのしきい値電圧の分布を示す図
【図１１】従来の不揮発性半導体記憶装置における読み出し動作時のビット線電位の変化を示す図
【符号の説明】
１  ラッチ回路
２  センスアンプ
３  センスアンプ２の第１の入力端
４  センスアンプ２の第２の入力端
５  プリチャージ回路
６  コラムアドレスバッファ・デコーダ
７  コラムセレクタ
８  ロウアドレスバッファ・デコーダ
９  ワード線多重・単一選択ドライバ
１０  ソース線ドライバ
１１  ダミーワード線多重・単一選択ドライバ
１２  ダミーセルアレイ
１３  リセットトランジスタ
１４  制御回路
１５  昇圧回路
２１  レジスタ（データ格納部）
２２  比較回路
５０、６０、７０、８０  メモリセルアレイ
５０ａ〜５０ｃ、６０ａ〜６０ｄ、７０ａ〜７０ｄ、８０ａ〜８０ｄ  メモリセルブロック
ＹＧ１〜ＹＧｋ、ＹＧＤ  コラムゲート信号
Ｙ１〜Ｙｋ、ＹＤ  コラムゲート
ＢＬ１〜ＢＬｋ  ビット線
ＤＢＬ  ダミービット線
ＷＬ１１ａ、ＷＬ１１ｂ、ＷＬ１２ａ、ＷＬ１２ｂ、ＷＬ２１、ＷＬ２２  ワード線
ＤＷＬａ、ＤＷＬｂ  ダミーワード線
ＳＬ１〜ＳＬｍ  ソース線
ＭＵ１１１〜ＭＵ１２ｋ、ＭＵ２１１〜ＭＵ２２ｋ  メモリセルユニット
Ｍ１１１ａ〜Ｍ１２ｋｂ、Ｍ２１１〜Ｍ２２ｋ、Ｍ１１１〜Ｍ１２ｋ、Ｍｍ１１〜Ｍｍ２ｋ  メモリセル
ＤＣａ、ＤＣｂ  ダミーセル
ＭＯＤＥ  モード信号
ＮＴＲＧ  動作制御信号
ＤＬ  データラッチ制御信号
ＳＡＥ  センスアンプ起動制御信号
ＮＰＲＥ  プリチャージ制御信号
ＢＬＲＳＴ  ビット線リセット制御信号
ＭＵＬＴＩＷＬ  ワード線単一・多重選択制御信号
ＪＲＥＳＵＬＴ  判定結果信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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