(57)【特許請求の範囲】
【請求項１】
複数の光電変換素子と、それぞれの光電変換素子に一端が接続された複数の転送スイッチと、該複数の転送スイッチのもう一端に共通接続された信号入力部と、該信号入力部に接続された増幅部と、前記光電変換素子における蓄積期間中に前記信号入力部をリセットするリセットスイッチとを有する画素ブロックを水平方向及び垂直方向に２次元状に配置してなる固体撮像装置において、
水平方向に配列された一ラインの複数の画素ブロックの各々に含まれる前記複数の転送スイッチは複数の転送制御線にそれぞれ共通接続され、
水平方向に配列された一ラインの複数の画素ブロックの各々に含まれる前記リセットスイッチはリセット制御線に接続され、
水平方向に配列された複数の画素ブロックからなる画素ブロックラインを垂直方向に順次選択するための垂直走査クロックを前記画素ブロックラインごとに順次出力する垂直走査手段と、
各画素ブロックラインの前記複数の転送制御線のうちの一つの転送制御線を選択する転送クロックと、前記垂直走査クロックとの入力によって、前記垂直走査クロックにより選択される画素ブロックラインにおける、前記転送クロックにより選択される転送制御線に、該転送制御線に接続される前記転送スイッチをオンにするパルスを出力するとともに、各画素ブロックラインの前記リセット制御線を選択するリセットクロックと、前記垂直走査クロックとの入力によって、前記垂直走査クロックにより選択される画素ブロックラインにおける、前記リセット制御線に接続される前記リセットスイッチをオンにするパルスを出力する演算処理手段と、
を有し、
前記転送スイッチ、前記リセットスイッチは、ハイレベルのクロックによりオンになり、
前記演算処理手段は、
前記転送クロックと前記垂直走査クロックとが第１ＮＡＮＤゲートに入力され、前記第１ＮＡＮＤゲートの出力がＮＯＴゲートに入力され、前記ＮＯＴゲートの出力が前記転送制御線に接続されるように構成され、前記リセットクロックと前記垂直走査クロックとが第２ＮＡＮＤゲートに入力され、前記第２ＮＡＮＤゲートの出力が前記リセット制御線に接続されるように構成されている、若しくは、
前記転送クロックと前記垂直走査クロックとが第１ＮＯＲゲートに入力され、前記第１ＮＯＲゲートの出力が前記転送制御線に接続されるように構成され、前記リセットクロックと前記垂直走査クロックとが第２ＮＯＲゲートに入力され、前記第２ＮＯＲゲートの出力がＮＯＴゲートに入力され、前記ＮＯＴゲートの出力が前記リセット制御線に接続されるように構成されている、
ことを特徴とする固体撮像装置。
【請求項２】
請求項１に記載の固体撮像装置と、前記固体撮像装置へ光を結像する光学系と、前記固体撮像装置からの出力信号を処理する信号処理回路とを有することを特徴とする固体撮像システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像信号を得る固体撮像装置およびそれを用いた固体撮像システムに関し、特にＣＭＯＳコンパチブルＸＹアドレス型増幅型固体撮像装置およびそれを用いた固体撮像システムに関するものである。
【０００２】
【従来の技術】
従来、固体撮像装置としては光電変換を可能とする金属等の導電体と酸化物等の絶縁体と半導体からなるＭＯＳ構造を有し、光キャリヤの移動方式でＦＥＴ型とＣＣＤ型とに分けられる。この固体撮像装置は太陽電池、イメージカメラ、複写機、ファクシミリなどの種々の方面に使用され、技術的にも変換効率や集積密度の改良改善が図られている。このような固体撮像装置の一つに、ＣＭＯＳプロセスコンパチブルのセンサ（以後、ＣＭＯＳセンサという。）がある。このタイプのセンサはセンサはIEEE Transactions on Electron Device Vol.41 pp452〜453 1994などの文献で発表されている。また、ＣＭＯＳセンサの別の例として、特開平９−４６５９６号公報で画素の縮小化に好適でかつ画素信号の加算、非加算の切り替えが任意に行なえる例が開示されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記従来例において、画素の縮小にともなって垂直走査回路のピッチも狭ピッチ化を図っていかなければ縮小化の十分な効果が得られない。
【０００４】
また、加算非加算の切り替え動作を効率よく行なう走査回路についても十分な検討がなされていなかった。
【０００５】
本発明は、上述した従来技術のＣＭＯＳセンサに好適な走査手段を提供し、より一層の縮小化および効率的な加算非加算動作を行なうことを目的とする。
【０００６】
【課題を解決するための手段及び作用】
本発明の固体撮像装置は、複数の光電変換素子と、それぞれの光電変換素子に一端が接続された複数の転送スイッチと、該複数の転送スイッチのもう一端に共通接続された信号入力部と、該信号入力部に接続された増幅部と、前記光電変換素子における蓄積期間中に前記信号入力部をリセットするリセットスイッチとを有する画素ブロックを水平方向及び垂直方向に２次元状に配置してなる固体撮像装置において、
水平方向に配列された一ラインの複数の画素ブロックの各々に含まれる前記複数の転送スイッチは複数の転送制御線にそれぞれ共通接続され、
水平方向に配列された一ラインの複数の画素ブロックの各々に含まれる前記リセットスイッチはリセット制御線に接続され、
水平方向に配列された複数の画素ブロックからなる画素ブロックラインを垂直方向に順次選択するための垂直走査クロックを前記画素ブロックラインごとに順次出力する垂直走査手段と、
各画素ブロックラインの前記複数の転送制御線のうちの一つの転送制御線を選択する転送クロックと、前記垂直走査クロックとの入力によって、前記垂直走査クロックにより選択される画素ブロックラインにおける、前記転送クロックにより選択される転送制御線に、該転送制御線に接続される前記転送スイッチをオンにするパルスを出力するとともに、各画素ブロックラインの前記リセット制御線を選択するリセットクロックと、前記垂直走査クロックとの入力によって、前記垂直走査クロックにより選択される画素ブロックラインにおける、前記リセット制御線に接続される前記リセットスイッチをオンにするパルスを出力する演算処理手段と、
を有し、
前記転送スイッチ、前記リセットスイッチは、ハイレベルのクロックによりオンになり、
前記演算処理手段は、
前記転送クロックと前記垂直走査クロックとが第１ＮＡＮＤゲートに入力され、前記第１ＮＡＮＤゲートの出力がＮＯＴゲートに入力され、前記ＮＯＴゲートの出力が前記転送制御線に接続されるように構成され、前記リセットクロックと前記垂直走査クロックとが第２ＮＡＮＤゲートに入力され、前記第２ＮＡＮＤゲートの出力が前記リセット制御線に接続されるように構成されている、若しくは、
前記転送クロックと前記垂直走査クロックとが第１ＮＯＲゲートに入力され、前記第１ＮＯＲゲートの出力が前記転送制御線に接続されるように構成され、前記リセットクロックと前記垂直走査クロックとが第２ＮＯＲゲートに入力され、前記第２ＮＯＲゲートの出力がＮＯＴゲートに入力され、前記ＮＯＴゲートの出力が前記リセット制御線に接続されるように構成されている、
ことを特徴とする。
【０００７】
上記構成においては、走査手段の回路規模を簡略化し、面積も縮小できる。
【０００８】
また本発明の固体撮像システムは上記本発明の固体撮像装置を用いたものである。
【０００９】
【実施例】
以下、本発明の実施例について図面を用いて詳細に説明する。
【００１０】
［第一の実施例］
図１は本発明の第一の実施例を示したものである。同図において、１−１，１−２はフォトダイオードなどの光電変換素子、５−１，５−２は転送スイッチＭＯＳトランジスタ、４はリセット用ＭＯＳトランジスタ、２はソースフォロワアンプの入力ＭＯＳトランジスタ、３は垂直選択ＭＯＳトランジスタ、７はソースフォロワ負荷トランジスタ、８は暗出力転送ＭＯＳトランジスタ、９は明出力転送トランジスタ、１０は暗出力蓄積容量、１１は明出力蓄積容量、１２−１，１２−２はそれぞれ暗出力，明出力を転送するための水平転送ＭＯＳトランジスタ、１３−１，１３−２は水平出力線リセットＭＯＳトランジスタ、１４は差動出力アンプ、１５は水平走査回路である。１６は画素ブロックごとに１段ずつ配置された垂直走査手段、１７は演算処理部であり本実施例ではＡＮＤゲートおよびＮＡＮＤゲートで構成している。垂直走査手段１６，演算処理部１７を合わせて垂直走査回路を構成する。
【００１１】
図２に画素部の断面図を示す。同図において、２０１はＰ型ウエル、２０２はゲート酸化膜、２０３−１，２０３−２はポリＳｉなどで形成された転送ＭＯＳトランジスタのゲート電極、２０４は信号入力部となるｎ+ フローティングディフュージョン（ＦＤ）部、２０５−１，２０５−２は光電変換部である。ＦＤ部２０４はそれぞれの転送ＭＯＳトランジスタ２０３−１，２０３−２を介して二つの光電変換部２０５−１，２０５−２と接続される。同図において、二つの転送ＭＯＳトランジスタ５−１，５−２のドレインとＦＤ部２０４を共通化して微細化とＦＤ部２０４の容量低減による感度向上を図っているが、２つの転送ＭＯＳトランジスタ５−１，５−２に対してそれぞれにドレインを設け、その間を金属配線で接続してＦＤ部としてもよい。
【００１２】
次に図３のタイミングチャートを用いて動作を簡単に述べる。同図において、Ｖ１，Ｖ２は垂直走査手段１６から順次出力される垂直走査タイミングクロック、φRESは演算処理部１７に入力される外部リセットクロック、φSELは演算処理部１７に入力される外部垂直選択クロック、φTX1，φTX2は同じく演算処理部１７に入力される第一、第二の外部転送クロックである。
【００１３】
先ず、転送スイッチ５、リセットスイッチ４をオンすることにより光電変換素子１をリセットする。次に転送スイッチ５をオフした後、蓄積動作にはいる。蓄積時間終了時、垂直走査回路１６からのタイミングクロックＶ1とφSELのＡＮＤ演算によって、時刻Ｔ0において垂直選択クロックφsel1をハイとし、垂直選択ＭＯＳトランジスタ３をオンさせ、第一、第二ラインの画素に対応するソースフォロワアンプを動作させる。次に同様に垂直走査回路１６からのタイミングクロックＶ1とφRESのＮＡＮＤ演算によって、リセットクロックφres1をロウとし、ＦＤ部２０４のリセットを止め、ＦＤ部２０４をフローティング状態とした後、時刻Ｔ1においてクロックφTNをハイとしＦＤ部２０４の暗電圧をソースフォロワ動作で蓄積容量ＣTN１０に出力する。
【００１４】
次に第一ラインの画素の光電変換出力を行なうために時刻Ｔ2において垂直走査回路１６からのタイミングクロックＶ1とφTX1のＡＮＤ演算によって、転送クロックφtx11をハイとして転送ＭＯＳトランジスタ５を導通し、信号電荷をＦＤ部２０４へ転送する。電荷が転送されることによりＦＤ部２０４の電位が光に応じて変化することになる。時刻Ｔ3においてクロックφTSをハイとしこのＦＤ部２０４の電圧をソースフォロワ動作で蓄積容量ＣTS11に出力する。この時点で第一ラインの画素の暗出力、光出力はそれぞれ蓄積容量ＣTN10、ＣTS11に蓄積されており、時刻Ｔ4に水平出力線リセットクロックφHCを一時ハイとして水平出力線をリセットし、水平転送期間において水平走査回路１５の走査タイミング信号により水平出力線に画素の暗出力と光出力が出力される。この時、差動増幅器１４によって二つの出力の差動出力Ｖoutを取れば、画素のランダムノイズ、固定パターンノイズを除去したＳ／Ｎ比の良い信号が得られる。
【００１５】
第二ラインの信号読出しへの切り替えは、上記で説明した読み出しのシークエンスのうち外部転送クロックφTX1の代わりに同じタイミングで転送クロックφTX2をクロック動作させることで容易に切り替えを行ない出力することができる。
【００１６】
本実施例においては、第一、第二の二つのラインの画素列を制御する間に一度だけ垂直の走査タイミング信号を発生させることでセンサの読み出し動作を行なうことができる。従って、垂直走査手段の回路構成を簡略化できるので、画素の縮小に連動して走査手段の縮小ができ、小型の固体撮像装置を実現できるものである。
【００１７】
また本実施例では第一、第二ラインのどちらを読み出す際にも必要な、リセットクロックφres、垂直選択クロックφselを発生する回路は、第一、第二の二つのラインで一組の回路を設けそれを共用しているので、やはり回路規模を縮小し小型化に貢献している。
【００１８】
二画素の信号をＦＤ部２０４上で加算して読み出す際も本実施例の回路構成を全く変えずに印加パルスのタイミングのみの変更で実現できる。上下２画素の加算の場合のタイミングチャートを図４に示す。非加算モードの図３では転送クロックφtx11とφtx21のタイミングを１ライン分ずらしていたが、加算の場合は同じタイミングになる。すなわち光電変換素子１−１，１−２から同時に読み出すために、まずクロックφTNをハイとして垂直出力線からノイズ成分を読み出し次に転送クロックφtx11とφtx21をそれぞれ同時にハイ、ロウとしてＦＤ部２０４に転送する。これにより同時刻に上下二つの光電変換素子１の信号をＦＤ部２０４で加算することが可能となる。
【００１９】
本実施例では外部転送クロックφTX1、φTX2のタイミングを変更するだけで容易にこの機能を実現できるものである。
【００２０】
本実施例中の演算処理部１７はＡＮＤゲートとＮＡＮＤゲートで構成した場合を例にとって説明したがこれに限るものではない。
【００２１】
図１１に演算処理部をＯＲゲートおよびＮＯＲゲートで構成した場合の本実施例の構成例を示す。図１２は本構成例の場合の動作タイミングチャートである。本構成例でも、垂直走査タイミングクロックとクロックφRES、φSEL、φTX1、φTX2を演算処理部で演算処理することで所望のクロックを発生させることができる。また本構成例で示した画素部構成の場合は、ＡＮＤゲートおよびＮＡＮＤゲートで構成したときよりＯＲゲートおよびＮＯＲゲートで構成した方がさらにゲートを構成するトランジスタ数を削減でき、さらに回路規模を簡略化できるものである。
【００２２】
［第二の実施例］
図５に本発明による第二実施例の模式説明図を示す。本実施例はＹ方向４画素を１画素ブロックにした例で、４画素に対し一段の垂直走査手段１６を設けたことを特徴とする。
【００２３】
本実施例においては、第一〜第四の四つのラインの画素列を制御する間に一度だけ垂直の走査タイミング信号を発生させることでセンサの読み出し動作を行なうことができるので、前記実施例にくらべ垂直走査手段の回路構成をさらに簡略化できるので、画素の縮小に連動して走査手段の縮小ができ、より小型の固体撮像装置を実現できるものである。
【００２４】
また同様にリセットクロックφres、垂直選択クロックφselを発生する回路は、第一〜第四の四つのラインで一組の回路を設けそれを共用しているので、やはり回路規模を縮小することができる。
【００２５】
勿論、Ｙ方向４画素の信号をＦＤ部２０４上で任意の組み合わせで加算して読み出す際も本実施例の回路構成を全く変えずに印加パルスのタイミングのみの変更で容易に実現できる。
【００２６】
［第三の実施例］
図６に本発明による第三実施例の模式説明図を示す。本実施例は演算処理部１７をトランスファーゲート６０１とスイッチＭＯＳトランジスタ６０２で構成した実施例である。６０３はインバータであり、垂直走査タイミングクロックの反転信号を生成する。
【００２７】
本実施例の動作を図３のタイミングチャートを用いて説明する。まず上記第一の実施例と同様に光電変換素子をリセットした後蓄積動作に入る。蓄積時間終了時、垂直走査手段１６からのタイミング出力Ｖ１をハイにすることによってトランスファーゲート６０１−１〜６０１−４をオンする。外部クロックφSEL，φRES，φTX1，φTX2はトランスファーゲート６０１−１〜６０１−４を介して画素部に伝えられ、実施例１で説明したのと同様のタイミングで各画素を動作させるクロックとして働く。第一、第二ラインの信号を読み出した後、垂直走査タイミングクロックＶ１はロウになるのでスイッチＭＯＳトランジスタ６０２がオンして第一、第二ラインに対応する垂直選択ＭＯＳトランジスタ３のゲートおよび転送ＭＯＳトランジスタ５のゲートはオフする電位に固定される。またリセットＭＯＳトランジスタ４のゲートはオンする電位に固定される。
【００２８】
本実施例においても上記第一、第二の実施例と同様の効果が得られることはいうまでもない。またさらに、本実施例では演算処理部１７の回路規模を実施例１，２よりさらに縮小することができるものである。また、本実施例では、外部クロックがトランスファーゲート６０１を介して直接画素部トランジスタのゲートに伝えられるので、クロックの振幅が実施例１，２ではロジックゲートの電源電圧で一意に決定されてしまっていたのに対し、入力する外部クロックの振幅を変えることで自由にクロックの振幅を変化させることができる。たとえば、転送ＭＯＳトランジスタのオフ時のゲート電圧を蓄積期間中にＭＯＳの閾値電圧よりやや高めに設定しておくことで、強い光が光電変換素子１に入射した時に発生した過剰電荷を転送ＭＯＳトランジスタおよびリセットＭＯＳトランジスタを通して電源ＶDDに捨てる、横型オーバーフロードレイン動作を行なうこともできる。
【００２９】
［第四の実施例］
図７に本発明による第四実施例の模式説明図を示す。本実施例は外部クロックの入力部と演算処理部の間にデコーダ回路７０１を設け、外部より入力するクロック数の削減を図ったものである。
【００３０】
図８にデコーダ回路を、図９にその動作タイミングチャートを示す。同図に示すように外部クロックφTXはデコーダクロックφDEC1，φDEC2がハイかロウかに応じてφTX1〜φTX4のいずれかに振り分けられ出力される。出力されたφTX1〜φTX4と垂直走査タイミングクロックとのＡＮＤ演算によって転送クロックを生成する。
【００３１】
本実施例では、デコーダ回路７０１を設けたことで外部クロックの数を実施例２と比較して一つ減らすことができる。本実施例はＹ方向４画素を１画素ブロックにした例であるが、たとえば８画素を１画素ブロックにした場合、実施例２では外部転送クロックは８クロック必要だが、本実施例では一つの外部転送クロックと三つのデコーダクロックの計四つで同様の動作を実現することができるものである。
【００３２】
そのため、外部クロックを削減することができ、本固体撮像装置の制御が容易になる、クロック配線を敷設する面積を縮小することができるといった新たな効果を得ることができる。
【００３３】
上記第一〜第四の実施例の走査手段はシフトレジスタ回路を用いても良いし、デコーダ回路を用いても良い。シフトレジスタ回路はデコーダ回路に比べ回路規模をより縮小することができる。また、デコーダ回路はシフトレジスタ回路に比べ、画素列を選択する順序を自由に選ぶことができ、さまざまな信号読み出し順を実現することができる。
【００３４】
図１０に撮像システム概略図を示す。同図に示すように、光学系７１、絞り８０を通って入射した画像光はＣＭＯＳセンサ７２上に結像する。ＣＭＯＳセンサ７２上に配置されている画素アレーによって光情報は電気信号へと変換され、ノイズ除去されて出力される。その出力信号は信号処理回路７３によって予め決められた方法によって信号変換処理され、出力される。信号処理された信号は、記録系、通信系７４により情報記録装置により記録、あるいは情報転送される。記録、あるいは転送された信号は再生系７７により再生される。絞り８０、ＣＭＯＳセンサ７２、信号処理回路７３はタイミング制御回路７５により制御され、光学系７１、タイミング制御回路７５、記録系・通信系７４、再生系７７はシステムコントロール回路７６により制御される。
【００３５】
【発明の効果】
以上説明したように、本発明によれば周辺回路を縮小した固体撮像装置を実現できるため、小型化、収量アップによる低コスト化、パッケージの小型化、光学系の小型化、外部制御回路の簡略化といった効果が得られる。
【図面の簡単な説明】
【図１】本発明の第一の実施例の模式説明図である。
【図２】本発明の第一の実施例の画素部断面図である。
【図３】本発明の第一の実施例の第一のタイミングチャートである。
【図４】本発明の第一の実施例の第二のタイミングチャートである。
【図５】本発明の第二の実施例の模式説明図である。
【図６】本発明の第三の実施例の模式説明図である。
【図７】本発明の第四の実施例の模式説明図である。
【図８】デコーダ回路の回路構成図である。
【図９】デコーダ回路の動作タイミングチャートである。
【図１０】本発明による撮像システム概略を示す図である。
【図１１】演算処理部をＯＲゲートおよびＮＯＲゲートで構成した場合の構成例を示す図である。
【図１２】図１１の構成例の動作タイミングチャートである。
【符号の説明】
１  光電変換素子
２  ソースフォロワ入力ＭＯＳトランジスタ
３  垂直選択ＭＯＳトランジスタ
４  リセット用ＭＯＳトランジスタ
５  転送スイッチＭＯＳトランジスタ
７  ソースフォロア負荷トランジスタ
８  暗出力転送ＭＯＳトランジスタ
９  明出力転送トランジスタ
１０  暗出力蓄積容量
１１  明出力蓄積容量
１２  水平転送ＭＯＳトランジスタ
１３  水平出力線リセットＭＯＳトランジスタ
１４  差動出力アンプ
１５  水平走査回路
１６  垂直走査手段
１７  演算処理部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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