(57)【特許請求の範囲】
【請求項１】
標準位相器を用いて多チャンネル回路の位相を所定値に合わせるようにしたデータ記録再生装置において、
前記標準位相器を外部に設けると共に、多チャンネル回路に応じた前記標準位相器の出力信号と、前記多チャンネル回路に応じた出力信号との位相差情報を得るようにし、
前記位相差情報を入力する入力端子と、前記位相差情報に応じた位相調整値データを得る位相調整値データ生成手段と、前記多チャンネル回路の各々に設けられた移相器と、該移相器の位相量を調整する電子的可変抵抗手段と、該電子的可変抵抗手段の電子的可変量を前記位相調整値データに基づき決定する移相手段と、前記位相調整値データを記憶する記憶手段とを有する
ことを特徴とするデータ記録再生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は標準位相器を用いて多チャンネル回路の位相を所定値に合わせるようにしたデータ記録再生装置に関する。
【従来の技術】
従来、信号記録再生装置の一例としてデータレコーダが知られおり、かつこのデータレコーダとして種々のチャンネル数およびバンド数を有するものが提案されているが、多地点から収集されたデータを一つのデータ記録再生装置に記録する必要があるため、多チャンネル多バンドを記録再生可能にしたものが多く、一例として１２８チャンネル・６バンド型のデータ記録再生装置が実用化されている。
【０００２】
しかしながらこの種のデータレコーダにおいては、信号記録再生回路のチャンネル間における信号入力と出力間における位相量および信号再生回路におけるこの位相量の各々またはこれら記録再生回路トータルの位相量を厳密に測定し、これらの位相量を予め定められた位相量に合わせ込むための信号記録再生回路の位相調整作業が必要とされる。
【０００３】
この必要とされる理由は、特にデータレコーダで記録し再生したデータ或いは再生したデータを利用する際には、再生されたデータの周波数情報だけでなく、再生されたデータの位相差情報も利用上必要なデータとされるからであり、例えば雑音などの発生源位置を特定するため、推定された発生源から離れた多地点にセットした複数のセンサーで収集した多チャンネルデータからチャンネル間の相対的な位相差情報を生成しこの位相差情報からこの位置の特定をする場合に、これら多チャンネルデータを記録再生する各回路系の位相量が予め基準として定められた位相量に対してばらつきがあると、このばらつきがこの収集したデータ上では誤差データとなり、正しい測定結果が得られなくなるからである。
【０００４】
その対策として、従来のこの種のデータレコーダの調整時においては、予め各チャンネルの各バンドの信号記録再生回路毎に、可変抵抗器で位相を調整できる移相器を組み込んでおき、これら各チャンネルの各バンド毎の信号記録回路或いは信号再生回路の信号入出力間の位相を、別途用意した標準位相器の信号入出力間の位相と比較しながらこの可変抵抗器を手作業で調整することでこの両者間の位相合わせ作業を行う必要があった。
【０００５】
【発明が解決しようとする課題】
斯る信号位相量調整装置においては、信号位相量を基準の位相量に合わせるための位相調整用可変抵抗器が多数必要となる。たとえば１２８チャンネル・６バンド構成のデータレコーダの場合は、之等記録回路或いは再生回路側に於て、これら位相調整用可変抵抗器を７６８個必要とし、さらに記録回路側と再生回路側の各々で位相調整をおこなうようにした場合はさらにその２倍の個数を必要とする。
【０００６】
したがって、この信号位相量を基準の位相量に合わせるための手作業が極めて多くなり作業工数が増大するとともに、これら多数の位相調整用可変抵抗器をプリント配線基板上に配設するためのスペースを必要とし、データ記録再生装置の小型化を妨げる要因となるため、これら課題の解決が必要とされていた。
【０００７】
本発明は斯る点に鑑み、この位相量調整を自動化しかつ手作業を必要とする位相調整用可変抵抗器を省略できるようにし、この信号位相量を基準の位相量に合わせるための作業をきわめて容易に行うことを可能にするとともにこの位相量調整上プリント配線基板上に必要なスペースを縮小可能とし、データ記録再生装置の小型化をできるようにすることを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、標準位相器を用いて多チャンネル回路の位相を所定値に合わせるようにしたデータ記録再生装置において、標準位相器を外部に設けると共に、多チャンネル回路に応じた標準位相器の出力信号と、多チャンネル回路に応じた出力信号との位相差情報を得るようにし、位相差情報を入力する入力端子と、位相差情報に応じた位相調整値データを得る位相調整値データ生成手段と、多チャンネル回路の各々に設けられた移相器と、この移相器の位相量を調整する電子的可変抵抗手段と、この電子的可変抵抗手段の電子的可変量を位相調整値データに基づき決定する移相手段と、位相調整値データを記憶する記憶手段とを有するものである。
【０００９】
【発明の実施の形態】
以下図１〜図５を参照して本発明の位相調整装置の１実施例につき説明しよう。
【００１０】
図１は、データ記録・再生装置の一例として１６チャンネル・６バンド構成のデータ記録・再生装置６０の構成を示す回路ブロック図である。尚、本例においては、この６バンドの各記録再生周波数帯域幅を、一例として、第１バンドは直流〜２０ＫＨｚ、第２バンドは直流〜１０ＫＨｚ、第３バンドは直流〜５ＫＨｚ、第４バンドは直流〜２．５ＫＨｚ、第５バンドは直流〜１．２５ＫＨｚそして第６バンドは直流〜０．６２５ＫＨｚに設定し、かつ第１バンドの記録再生周波数帯域幅では２時間、第２バンドのこの帯域幅では４時間、第３バンドのこの帯域幅では８時間、第４バンドのこの帯域幅では１６時間、第５バンドと第６バンドのこの帯域幅では３２時間の記録・再生がおこなえるように設定されている場合について説明する。尚、このように記録時間の増加に逆比例して記録再生周波数帯域幅を狭める理由は、周知のように、データ記録再生装置の記録再生データ容量が有限であることによる。
【００１１】
図１に於て６１はデ−タ記録再生装置６０全体を制御するマイクロコンピュ−タ（以下の説明に於ては原則としてマイコンというものとする）、６２はマイコン６１のデ−タメモリ、６３はクロック信号発生器、６４はデジタルシグナルプロセッサ、６５はデ−タインタ−フェ−ス、６６はデ−タ記録・再生部、６７はメモリデ−タバス、６８は外部デ−タバスそして６８ａは外部デ−タバスタ−ミナルである。尚このマイコン６１はＣＰＵ、ワ−クＲＡＭ、プログラム格納ＲＯＭ等、このＣＰＵ動作上必要な機能を有した周知のマイコン、例えば１チップ型マイコンである。
【００１２】
また以下の説明では原則として、このデジタルシグナルプロセッサをＤＳＰ、デ−タインタ−フェ−スをＤＩ／Ｆ、そしてデ−タ記録・再生部をＤＲ／Ｐというものとする。
【００１３】
尚このデ−タメモリ６２は、一例としてＳＲＡＭ等の不揮発性メモリで構成され、装置６０の電源（図示せず）がオフとされてもこのデ−タメモリ６２に記憶されたデ−タの内容が失われない如くなされているものとする。
【００１４】
そして、６１ｂはマイコン６１から出力される調整値デ−タの出力バスライン、６１ｃはマイコン６１から出力されるイネ−ブル信号の出力バスライン、６１ｄはマイコン６１から出力されるクロック信号の出力バスラインそして６１ｅはこの調整値デ−タのマイコン６１への戻りバスラインである。
【００１５】
また、７０は記録信号処理部で、この記録信号処理部７０はＣＨ１〜ＣＨ１６の１６チャンネルで構成され、この各チャンネルＣＨ１〜ＣＨ１６の各々が記録信号入力端子７１、記録ラインアンプ７２、記録側ロ−パスフィルタ７３及びアナログデジタル変換器７４で構成されている。尚、以下ではこの記録ロ−パスフィルタを原則として記録ＬＰＦ、このアナログデジタル変換器を原則としてＡＤＣというものとする。
【００１６】
また、各チャンネルの各々にはＣＨ１〜ＣＨ１６、各チャンネルの各々の記録信号入力端子７１にはＩＮ−１〜１６、記録ラインアンプ７２には７２−１〜１６、記録ＬＰＦ７３には７３−１〜１６そしてＡＤＣ７４には７４−１〜１６の符号を付して説明に供するものとする。
【００１７】
そして、記録信号処理部７０のチャンネルＣＨ１の記録信号入力端子ＩＮ−１は記録ラインアンプ７２−１の入力側に接続され、この記録ラインアンプ７２−１の出力側は記録ＬＰＦ７３−１の入力側に接続され、記録ＬＰＦ７３−１の出力側はＡＤＣ７４−１の入力側に接続され、そしてＡＤＣ７４−１の出力側はＤＳＰ６４の入力側に接続される如く構成されている。またＡＤＣ７４−１には分周クロックバス６３ｅを通じて分周クロックが供給されるように構成されている。
【００１８】
そして記録信号処理部７０のチャンネルＣＨ２〜チャンネルＣＨ１６についても、このチャンネルＣＨ１と同一に構成されている如くなされているので、図１においてはチャンネルＣＨ１及びチャンネルＣＨ１６のみを示し、ＣＨ２〜ＣＨ１５は省略した。
【００１９】
尚、図示せざるも、各記録ＬＰＦ７３−１〜１６の周波数通過帯域特性を、これら第１バンド〜第６バンドの間でのバンド切り替えに応じて、切り替えを行うことができるよう構成されているものとする。
【００２０】
そしてこのＤＳＰ６４は、ＡＤＣ７４−１〜１６から入力された最小１チャンネル最大１６チャンネル分のデジタルデ−タをＤＩ／Ｆ６５に記録用信号として供給する機能と、このＤＩ／Ｆ６５からの再生ＰＣＭデ−タを１６チャンネルのＤＡＣ８１−１〜１６に分配・供給する機能を具備する如く構成されている。
【００２１】
そしてＤＳＰ６４からＤＩ／Ｆ６５に供給されたこの信号は、このＤＩ／Ｆ６５で記録信号デ−タの形に変換され、この記録信号デ−タがＤＲ／Ｐ６６に供給され、この供給された記録信号デ−タがＤＲ／Ｐ６６に記録される。そしてこのＤＲ／Ｐ６６から再生されたデ−タがＤＩ／Ｆ６５に供給され、ここでこの再生されたデ−タがＰＣＭデ−タに変換され、この変換されたＰＣＭデ−タがＤＳＰ６４に供給されてＤＡＣ８１−１〜１６の内の対応するＤＡＣに分配・供給される如くに構成される。尚、これらＤＡＣ８１−１〜１６については後に説明する。
【００２２】
そして、８０はＣＨ１〜ＣＨ１６の１６チャンネルで構成された再生信号処理部で、この再生信号処理部８０は、この各チャンネルＣＨ１〜ＣＨ１６の各々が、デジタルアナログ変換器８１と、再生ロ−パスフィルタ８２と、移相器８３と、抵抗値をデジタルデ−タで設定し得るデジタルポテンショメ−タ８４と、再生ラインアンプ８５と、再生信号出力端子８６で構成される。尚、以下ではこの再生ロ−パスフィルタを原則として再生ＬＰＦ、このデジタルアナログ変換器を原則としてＤＡＣそしてこのデジタルポテンショメ−タを原則としてＥＶというものとする。
【００２３】
また、各チャンネルＣＨ１〜ＣＨ１６の各々のＤＡＣ８１に８１−１〜１６、再生ＬＰＦ８２に８２−１〜１６、移相器８３に８３−１〜１６、ＥＶ８４に８４−１〜１６、再生ラインアンプ８５に８５−１〜１６そして再生信号出力端子８６にＯＵＴ−１〜１６の符号を付して説明に用いるものとする。
【００２４】
そして、この再生信号処理部８０のチャンネルＣＨ１のＤＡＣ８１−１の入力側はＤＳＰ６４の再生出力側に接続され、このＤＡＣ８１−１の出力側は再生ＬＰＦ８２−１の入力側に接続され、この再生ＬＰＦ８２−１の出力側は移相器８３−１の入力側に接続され、この移相器８３−１の出力側は再生ラインアンプ８５−１の入力側に接続され、そしてこの再生ラインアンプ８５−１の出力側は再生信号出力端子ＯＵＴ１に接続されるように構成されている。そして分周クロックバス６３ｅがＤＡＣ８１−１及び再生ＬＰＦ８２−１のクロック入力に接続されるように構成されている。
【００２５】
尚、再生信号処理部８０のチャンネルＣＨ２〜チャンネルＣＨ１６も、このチャンネルＣＨ１と同一接続構成とされているので、説明を省略し、また図１に於てはチャンネルＣＨ１及びチャンネルＣＨ１６のみを示しチャンネルＣＨ２〜ＣＨ１５は省略した。
【００２６】
そして、９０はデータ記録・再生装置６０の外部に設けたコンピュ−タ（以下の説明では、原則としてＥＸＴＣＰＵというものとする）で、このＥＸＴＣＰＵ９０は、外部デ−タ入出力ポ−ト９１とデ−タバス９２とを有し、このデ−タバス９２を通じてデータ記録・再生装置６０の外部デ−タバスタ−ミナル６８ａに接続し得るように構成されている。そしてこの外部デ−タバスタ−ミナル６８ａは、データ記録・再生装置６０の外部デ−タバス６８を介してマイコン６１のデ−タ入出力ポ−トに接続されている。尚、このＥＸＴＣＰＵ９０は卓上型コンピュ−タ等周知の汎用コンピュ−タを使用することでよい。
【００２７】
そして、クロック信号発生器６３はＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）６３ａとＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）６３ｂと分周器６３ｃとより構成し、ＰＬＬ６３ａ→ＶＣＯ６３ｂ→分周器６３ｃ内に設けた分周比固定分周器（図示せず）→帰還回路６３ｄ→ＰＬＬ６３ａと閉ル−プを構成し、基準クロックバス６５ａを通じてＤＩ／Ｆ６５からこのＰＬＬ回路６３ａに供給される基準クロック信号の周波数と位相に追尾したクロック信号を分周器６３ｃに供給するように構成されている。
【００２８】
また本例では、このクロック信号を分周した分周クロック信号を、分周クロック信号バス６３ｅに供給するために分周器６３ｃ内に設けた分周比可変分周器（図示せず）の分周比は、マイコン６１から制御バス６１ａを通じて制御されて変更され得る如く構成する。尚、このマイコン６１からのこの分周比制御はデ−タ記録・再生装置６０の操作パネル（図示せず）又はＥＸＴＣＰＵ９０から行うようにすればよく、或いはマイコン６１が記録チャンネル数・再生チャンネル数を判断しておこなうようにすればよい。
【００２９】
そして本例においては、再生ＬＰＦ８２−１〜１６を、一例として、この再生ＬＰＦ８２−１〜１６に供給するクロック信号の周波数の切り替えにより周波数通過帯域特性を変更可能かつＩＣ化したスイッチトキャパシタフイルタ（ｓｗｉｔｃｈｅｄ−ｃａｐａｃｉｔｏｒ  ｆｉｌｔｅｒ：以下の説明では原則としてＳＣＦというものとする）で構成する如くなしている。
【００３０】
よって本例に於ては、再生ＬＰＦ８２−１〜１６として、このＳＣＦを使用することにより、この再生ＬＰＦ８２−１〜１６に第１の周波数の分周クロック信号を供給したときに第１バンド（直流〜２０ＫＨｚ）、第２の周波数の分周クロック信号を供給したときに第２バンド（直流〜１０ＫＨｚ）、第３の周波数の分周クロック信号を供給したときに第３バンド（直流〜５ＫＨｚ）、第４の周波数の分周クロック信号を供給したときに第４バンド（直流〜２．５ＫＨｚ）、第５の周波数の分周クロック信号を供給したときに第５バンド（直流〜１．２５ＫＨｚ）そして第６の周波数の分周クロック信号を供給したときに第６バンド（直流〜０．６２５ＫＨｚ）の周波数通過帯域特性に、これら再生ＬＰＦ８２−１〜１６を設定せしめ得る如くなしている。
【００３１】
そして更に本例においては、ＤＳＰ６４は標準信号発生部（図示せず）を具備し、このＤＳＰ６４にこの第１の周波数の分周クロック周波数を供給したときに２０ＫＨｚの標準信号を、この第２の周波数の分周クロック周波数を供給したときに１０ＫＨの標準信号を、この第３の周波数の分周クロック周波数を供給したときに５ＫＨｚの標準信号を、この第４の周波数の分周クロック周波数を供給したときに２．５ＫＨｚの標準信号を、この第５の周波数の分周クロック周波数を供給したときに１．２５ＫＨｚの標準信号をそしてこの第６周波数の分周クロック周波数を供給したときに０．６２５ＫＨｚの標準信号を各々デジタル信号として、この標準信号発生部から生成せしめ得る如くなしている。
【００３２】
そしてこの標準信号発生部は、後に説明する位相調整時において動作させる如くに構成され、かつこの位相調整時に、各ＤＡＣ８１−１〜１６及びこれら標準信号（以下の説明では原則として位相調整用標準信号というものとする）の出力端子８１ａに供給し得るごとく構成されている。
【００３３】
又本例においては、この位相調整用標準信号出力端子８１ａの他、クロック信号バス６３ｅに接続されたこのクロック信号バス６３ｅからの分周クロック信号の出力端子８１ｂを設ける如く構成されている。
【００３４】
次に図１に示した構成において、記録信号入力端子に供給された被記録信号がデ−タ記録部６６で記録されるまでの動作について説明する。
【００３５】
記録を行う場合は、記録時に使用する記録周波数帯域に応じてマイコン６１から分周器６３ｃの分周比を選択し、分周器６３ｃから分周クロック信号バス６３ｅに得られる分周クロックの周波数をこの第１の周波数の分周クロック信号〜第６の周波数の分周クロック信号の間で設定して分周クロックバス６３ｅに供給する如くなす。
【００３６】
そしてこれらの設定状態において、記録信号入力端子の各々に記録信号を供給し、記録信号が供給されたチャンネルの記録ラインアンプ７２で、この記録信号を所定の信号レベルに調整し、この所定の信号レベルに調整したこの記録信号を記録ＬＰＦ７３に供給し、記録ＬＰＦ７３でこの記録周波数帯域に応じてこの第１バンド〜第６バンドの間で定められたバンド毎に周波数帯域幅を制限し、この周波数帯域幅に制限したこの記録信号をＡＤＣ７４に供給し、ＡＤＣ７４でこの分周クロック信号バス６３ｅから供給されるこの使用チャンネル数に応じた第１〜第６の周波数の分周クロック信号に同期してＰＣＭデ−タに変換し、これらＰＣＭデ−タをＤＳＰ６４に供給し、ＤＲ／Ｐ６６で記録する如くなす。
【００３７】
次に図１に示した構成において、ＤＲ／Ｐ６６に記録された被記録信号が再生信号出力端子８６に出力されるまでの再生動作について説明する。
【００３８】
この再生動作にあたっては、ＤＲ／Ｐ６６を再生状態となして、再生されるチャンネル数をマイコン６１に入力し、マイコン６１からこの再生周波数帯域に応じたデ−タを制御バス６１ａを通じて分周器６３ｃに供給して分周比を選定し、分周器６３ｃから分周クロックバス６３ｅに供給されるクロック信号の周波数を、この再生チャンネル数に応じてこの第１の周波数の分周クロック信号〜第６の周波数の分周クロック信号間で選択する如くなす。
【００３９】
この選択状態においてＤＲ／Ｐ６６に記録されている被記録データを再生し、この再生データをＤＩ／Ｆ６５に供給してＰＣＭデータに変換し、このＰＣＭデータをＤＳＰ６４に供給し、ＤＳＰ６４から各チャンネルのＤＡＣ８１−１〜１６に供給する。
【００４０】
この供給を受けた各チャンネルに於て、この分配を受けたデジタル信号を、この変換されたデジタル信号のチャンネル数に応じてこの第１の周波数の分周クロック信号〜第６の周波数の分周クロック信号の間から選択されて分周クロックバス６３ｅから供給される分周クロック周波数に同期させて、ＤＡＣ８１でアナログ信号に変換し、この変換したアナログ信号をＳＣＦで構成された再生ＬＰＦ８２に供給し、この再生ＬＰＦ８２においてこの分周クロック周波数のクロックで定まる周波数帯域幅に制限する。
【００４１】
この周波数帯域幅に制限したこのアナログ信号を移相器８３に供給してこの移相器８３で所定の位相を与え、この所定の位相を与えたこのアナログ信号を再生ラインアンプ８５で所定の信号レベルとし、所定の信号レベルとしたこのアナログ信号を再生信号出力端子に供給する如くなす。
【００４２】
次に、本例による移相器８３とＥＶ８４との間に接続構成及び動作の詳細について説明する。
【００４３】
ＥＶ８４−１は１６チャンネル構成の移相器８３のうちのチャンネルＣＨ１の移相器８３−１の位相を調整するためのＥＶ、・・・・・、ＥＶ８４−１６はチャンネルＣＨ１６の移相器の位相を調整するためのＥＶである。尚、本例においてはＣＨ２〜１５の各々にも移相器８３−２〜１５を具備しており、この各々の移相器８３−２〜１５の各々の位相を調整するためのＥＶとしてＥＶ８４−２〜１５を具備せしめられているが、これら移相器８３−１〜１６は同一構成とされ、そしてＥＶ８４−１〜１６も同一構成でありかつ移相器８３とＥＶ８４とはＣＨ１〜ＣＨ１６とも同一の接続関係とされているので、図１ではＣＨ１及びＣＨ１６のみを示し、ＣＨ２〜ＣＨ１５は省略して示した。
【００４４】
即ち、移相器８３は、各チャンネル毎に設けた移相器８３−１〜１６で構成され、移相器８３−１の入力側は再生ＬＰＦ８２−１の出力側に接続され、・・・・・、移相器８３−１６の入力側は再生ＬＰＦ８２−１６の出力側に接続される如くになして、各移相器８３の入力側が各再生ＬＰＦ８２の出力側に接続された構成となされている。そして各移相器８３−１〜１６には、移相器８３−１に位相調整データ入力端子８３ａ−１、・・・・・、移相器８３−１６に位相調整データ入力端子８３ａ−１６を具備せしめる如くになして、移相器８３−１〜１６の各々に位相調整データ入力端子８３ａ−１〜８３ａ−１６を具備せしめたメータ構成となされている。
【００４５】
そしてＥＶ８４は、チャンネルＣＨ１にＥＶ８４−１、・・・・・、チャンネルＣＨ１６にＥＶ８４−１６が具備せしめられた構成となされており、この各ＥＶ８４−１〜１６は、スライダの引き出し端子ＷＯと、デ−タ入力端子ＤＩＮと、デ−タ出力端子ＤＯＵＴと、クロック信号入力端子ＣＬＫと、書き込みイネ−ブル信号入力端子ＥＮと、後に説明する抵抗器１０５の低位側の引き出し端子ＬＯを具備せしめた構成となされている。
そして各スライダの引き出し端子ＷＯと各位相調整デ−タ入力端子８３ａは、ＥＶ８４−１のスライダの引き出し端子ＷＯが移相器８３−１の位相調整デ−タ入力端子８３ａ−１に、・・・・・、ＥＶ８４−１６のスライダの引き出し端子ＷＯが移相器８３−１６の位相調整デ−タ入力端子８３ａ−１６に接続される如くに、各々接続されて構成されている。
【００４６】
そして、ＥＶ８４−１〜ＥＶ８４−１６の各位相調整値データ入力端子ＤＩＮ及び位相調整値データ出力端子ＤＯＵＴは、ＥＶ８４−１のデータ入力端子ＤＩＮがマイコン６１の位相調整値データ出力バスライン６１ｂに接続され、ＥＶ８４−１の位相調整値データ出力端子ＤＯＵＴがＥＶ８４−２（図示せず）の位相調整値データ入力端子ＤＩＮに接続され、・・・・・・、ＥＶ８４−１５（図示せず）の位相調整値データ出力端子ＤＯＵＴがＥＶ８４−１６位相調整値データ入力端子ＤＩＮに接続され、ＥＶ８４−１６の位相調整値データ出力端子ＤＯＵＴが位相調整値データの戻りバスライン６１ｅに接続されて、マイコン６１の位相調整値データ出力バスライン６１ｂと位相調整値データの戻りバスライン６１ｅの間で閉ル−プ回路を構成する如くに接続された構成となされている。
【００４７】
そして、ＥＶ８４−１〜８４−１６の書き込みイネーブル信号入力端子ＥＮの各々は、マイコン６１から出力されるイネーブル信号の出力バスライン６１ｃに接続され、このＥＶ８４−１〜８４−１６のクロック信号入力端子ＣＬＫの各々は、マイコン６１から出力されるクロック信号の出力バスライン６１ｄに接続される如く構成される。
【００４８】
次に、図２に示した回路ブロック図に基づき、ＥＶ８４を構成するＥＶ８４−１〜１６の各々の内部回路構成の一例を説明する。尚、ＥＶ８４ー１〜１６の各々は全てこの図２に示した回路で構成される如くなされる。
【００４９】
ＥＶ８４は、直列入力直列出力型シフトレジスタ１０１、制御ロジック１０２、スライダレジスタ１０３、抵抗タップ切り替え部１０４、抵抗器１０５、引き出し線群１０６、データ入力端子ＤＩＮ、データ出力端子ＤＯＵＴ、クロック信号入力端子ＣＬＫ、書き込みイネーブル信号入力端子ＥＮ、スライダの引き出し端子ＷＯ、抵抗器１０５の低位側の引き出し端子ＬＯ、抵抗器１０５の高位側の引き出し端子ＨＯを具備する如きデジタルポテンショメータで構成される。
【００５０】
シフトレジスタ１０１ａの入力側が入力端子ＤＩＮに接続され、出力側が出力端子ＤＯＵＴに接続され、そしてこのシフトレジスタ１０１出力がデータライン１０１を通じてスライドレジスタ１０３のデータ入力側に接続されている。
【００５１】
そして制御ロジック１０２のクロック入力側が入力端子ＣＬＫに接続され、この制御ロジック１０２の書き込みイネーブル信号入力側が端子ＥＮに接続され、この制御ロジック１０２の出力側の一方がスライダレジスタ１０３の制御入力に接続され、この制御ロジック１０２の出力側の他方がシフトレジスタ１０１の制御入力に接続されている。そしてスライダレジスタ１０３の出力側が抵抗タップ切り替え部１０４に接続され、引き出し端子ＬＯがア−スされる如く構成される。
【００５２】
尚、図２においては、このマルチプレクサの部分を機械的なロータリースイッチで表したが、この部分をロジック回路にする等で各ＥＶ８４−１〜１６をＩＣ化しても良いことは勿論であり、また、シフトレジスタ１０１及びスライダーレジスタを更に多ビット構成として、抵抗タップ切り替え部１０４及び抵抗器１０５を更に多段化するようにしても良いことは勿論である。
【００５３】
次にこれらデジタルポテンショメ−タＥＶ１〜１６を設定するためのデ−タを生成しマイコン６１のメモリ６２に蓄積する構成について図３に基づき説明する。
【００５４】
また図３において、１点鎖線枠で囲んだ部分は図１に示したデータ記録・再生装置６０と同一構成であるため、図３においてはデータ記録・再生装置６０の外部と接続用の端子部のみを図１と同一の符号を付して示し、データ記録・再生装置６０側の構成は省略して示した。
【００５５】
図３において１１１はデジタルアナログ変換器（図示せず）内蔵の標準位相器、１１２は、一例として高速フーリエアナライザを用いた位相差分析器で、この標準位相器１１１には、データ記録・再生装置６０側の出力端子８１ａに接続された位相調整用標準信号の入力端子１１１ａと、出力端子８１ｂに接続された分周クロック信号の入力端子１１１ｂ及び標準位相アナログ信号出力端子１１１ｃを具備せしめられている。
【００５６】
そしてこの位相差分析器１１２には、データ記録・再生装置６０側の再生信号出力端子を構成する出力端子ＯＵＴ−１〜１６に選択的に接続される再生信号入力端子１１２ａと、位相誤差信号出力端子１１２ｂと、標準位相アナログ信号出力端子１１１ｃからの標準位相アナログ信号を入力する標準位相アナログ信号入力端子１１２Ｃを具備せしめられている。尚この標準位相アナログ信号については後に詳細に説明する。
【００５７】
又本例に於ては、これらＥＸＴＣＰＵ９０と、標準位相器１１１と、位相差分析器１１２は、データ記録・再生装置６０の生産ラインにおける調整或いは保守作業の目的で設けられているため、このデータ記録・再生装置６０に対して、これらＥＸＴＣＰＵ９０と、標準位相器１１１と、位相差分析器１１２は、着脱自在となるように構成される如くなされている。
【００５８】
そして、この第１バンドの位相量調整時には２０ＫＨｚの信号が、この第２バンドの位相量調整時には１０ＫＨｚの信号が、この第３バンドの位相量調整時には５ＫＨｚの信号が、この第４バンドの位相量調整時には２．５ＫＨｚの信号が、この第５バンドの位相量調整時には１．２５ＫＨｚの信号が、そしてこの第６バンドの位相量調整時には０．６２５ＫＨｚの標準信号が、この出力端子８１ａからこの標準位相器１１１の入力端子１１１ａに対してデジタル信号のかたちで供給される如くなされる。
【００５９】
そしてこの標準位相器１１１の分周クロック信号の入力端子１１１ｂに供給される分周クロック信号は、この第１バンドの位相量調整時には第１の周波数の、この第２バンドの位相量調整時には第２の周波数の、この第３バンドの位相量調整時には第３の周波数の、この第４バンドの位相量調整時には第４の周波数の、この第５バンドの位相量調整時には第５の周波数の、そしてこの第６バンドの位相量調整時には第６の周波数の分周クロック信号が供給される如くなされる。
【００６０】
そして、これら各バンドに対応した分周クロック信号により各バンド毎に同期を取った状態で、第１バンドの位相量調整時には２０ＫＨｚの信号が、第２バンドの位相量調整時には１０ＫＨｚの信号が、第３バンドの位相量調整時には５ＫＨｚの信号が、第４バンドの位相量調整時には２．５ＫＨｚの信号が、第５バンドの位相量調整時には１．２５ＫＨｚの信号が、そして第６バンドの位相量調整時には０．６２５ＫＨｚの信号が、各々アナログ標準信号として、入力端子１１１ａに対して供給されるこれらデジタル標準信号に対して各々標準位相量を持った状態で、標準位相器１１１の標準位相アナログ信号出力端子１１１ｃから出力される如くなされる。
【００６１】
そして、分周クロック信号の周波数切り替えに応じた、第１バンド〜第６バンドの切り替えにより選択された標準位相アナログ信号が、この出力端子１１１ｃから位相差分析器１１２の標準位相信号の入力端子１１２Ｃに供給され、この位相差分析器１１２の再生信号入力端子１１２ａには再生信号出力端子８６を構成する各ＯＵＴ１〜１６からの再生信号が選択的に供給される如くなされる。そして位相差分析１１２での第１バンド〜第６バンド毎の各チャンネルのこの位相比較の結果得られた位相誤差デ−タが、位相誤差信号出力端子１１２ｂからＥＸＴＣＰＵ９０の外部デ−タ入出力ポート９１に供給される。
【００６２】
そしてＥＸＴＣＰＵ９０において、この位相誤差デ−タをマイコン６１が読み取ることのできるデ−タフォ−マットに変換し、この変換したこの位相誤差デ−タを、デ−タバス９２、外部デ−タバスタ−ミナル６８ａ、そして外部デ−タバス６８を通じてマイコン６１に供給する如くなす。
【００６３】
次に本例におけるマイコン６１によるＥＶ８４−１〜ＥＶ８４−１６の自動位相調整処理手順について図４に示したフローチャート用いて説明する。尚図４に示すフローチャートの説明中、Ｓ１，Ｓ２，‥‥‥は処理手順のステップ番号を示す。尚この場合図３に示した如く、ＥＸＴＣＰＵ９０と、標準位相器１１１と、位相差分析器１１２が、このデータ記録再生装置６０に接続されているものとして説明する。
【００６４】
先ずＥＶ８４−１の第１バンドの自動位相調整には、マイコン６１からの制御により、クロック信号発生器６３の分周器６３ｃから分周クロック信号バス６３ｅに第１の周波数の分周クロック信号を供給し、この第１の分周クロック信号に基づきＤＳＰ６４からＤＡＣ８１−１の入力及び位相調整用標準信号出力端子８１ａに２０ＫＨｚのデジタル標準信号を供給し、この第１の周波数の分周クロック信号を出力端子８１ｂに供給する。そしてこの出力端子８１ａから標準位相器１１１の位相調整用標準信号入力端子１１１ａにこの２０ＫＨｚのデジタル標準信号を供給し、出力端子８１ｂから分周クロック信号の入力端子１１１ｂにこの分周クロック信号を供給する（ステップＳ１）。
【００６５】
次にＤＡＣ８１−１に供給されたこの２０ＫＨｚのこのデジタル標準信号は、このＤＡＣ８１−１で２０ＫＨｚのアナログ信号に変換され後、第１の周波数の分周クロック信号で第１バンドに周波数通過帯域特性を設定された再生ＬＰＦ８２−１に供給される。そしてこの再生ＬＰＦ８２−１で通過周波数帯域制限されたこの２０ＫＨｚのアナログ信号は移相器８３−１に供給されて所定の位相量を加えられて後、再生ラインアンプ８５−１を経由して再生信号出力端子ＯＵＴ１から位相差分析器１１２の再生信号入力端子１１２ａに供給される。
【００６６】
標準位相器１１１の位相調整用標準信号入力端子１１１ａに供給したこの２０ＫＨｚの位相調整用標準信号は、標準位相器１１１標準の位相量を付加した２０ＫＨｚの標準位相アナログ信号に変換せしめられてから、位相差分析器１１２の標準位相アナログ信号入力端子１１２Ｃに供給される。
【００６７】
そして位相差分析器１１２において標準位相アナログ信号入力端子１１２Ｃに供給されたこの２０ＫＨｚの標準位相アナログ信号と、この再生信号出力端子ＯＵＴ１から位相差分析器１１２の再生信号入力端子１１２ａに供給されたこの２０ＫＨｚのこのアナログの再生信号とが位相比較される（ステップＳ２）。
【００６８】
次にこの位相比較の結果よりこの両方の２０ＫＨｚの信号の間の位相差が規格値内にあるかを判断する（ステップＳ３）。
【００６９】
位相差分析器１１２においてこの両方の２０ＫＨｚの信号の間の位相差が規格値内、一例としてこの２０ＫＨｚの１波長を３６０度として１度以内にあると判断された場合は、この位相比較の結果得られた位相差が規格値内にあるとのデ−タ（以下では原則として位相差ゼロデータというものとする）が、位相誤差信号出力端子１１２ｂからＥＸＴＣＰＵ９０の外部デ−タ入出力ポート９１に供給される。
【００７０】
次にＥＸＴＣＰＵ９０において、この位相差ゼロデ−タをマイコン６１が読み取ることのできるデ−タフォ−マットに変換し、この変換した位相差ゼロデ−タを、デ−タバス９２、外部デ−タバスタ−ミナル６８ａ、そして外部デ−タバス６８を通じてマイコン６１に供給する如くなす（ステップＳ４）。
【００７１】
この位相差ゼロデータを受け取ったマイコン６１は、ＥＶ８４ー１のバンド１として設定されているこの所定の位相調整値データを確定させて、ＥＶ８４ー１のバンド１の位相調整値データとしてデ−タメモリ６２に格納して（ステップＳ５）このＥＶ８４ー１のバンド１の自動位相調整処理手順を終了する。
【００７２】
一方ステップＳ３においてこの位相差が規格値内にないと判断された場合は、この位相差情報を位相差分析器１１２の位相誤差信号出力端子１１２ｂからＥＸＴＣＰＵ９０の位相差データ入出力ポート９１にフィードバックする。
【００７３】
次にＥＸＴＣＰＵ９０において、この規格値内にない位相差情報をマイコン６１が読み取ることのできるフォ−マットに変換し、この変換した位相差情報を、デ−タバス９２、外部デ−タバスタ−ミナル６８ａ、そして外部デ−タバス６８を通じてマイコン６１に供給する如くなす（ステップＳ６）。
【００７４】
次にマイコン６１においてこの位相差情報に基づきこの位相差を位相差ゼロとする位相調整値デ−タを求める（ステップＳ７）。
【００７５】
次にこの位相調整値データをシリアルデータとして、マイコン６１から位相デ−タ出力バスライン６１ｂを通じてＥＶ８４−１のデータ入力端子ＤＩＮに送りだす（ステップＳ８）。
【００７６】
次にこの位相調整値データをシフトレジスタ１０１に記憶させ、次にイネーブル信号出力バスライン６１ｃからＥＶ８４−１の端子ＥＮに書き込みイネーブル信号を送って、この位相調整値データでこのＥＶ８４−１のスライダーレジスタ１０３の内容を更新し、このスライダーレジスタ１０３ラッチする（ステップＳ９）。
【００７７】
次にこのＥＶ８４−１のシフトレジスタ１０１に記憶させたこの位相調整値データを、マイコン６１の位相調整値データ出力バスライン６１ｂと位相調整値データの戻りバスライン６１ｅの間で構成したこの閉ル−プ回路の位相調整値データの戻りバスライン６１ｅを通じてマイコン６１にフィ−ドバックする（ステップＳ１０）。
【００７８】
次にこのマイコン６１側のこの位相調整値データとこのフィ−ドバックした位相調整値データとをマイコン６１側で比較して、ＥＶ８４−１のシフトレジスタ１０１に記憶させたこの位相調整値データが正しいデータであるか否かを判断する（ステップＳ１１）。
【００７９】
そしてこのステップＳ１１でのこの判断で正しいデ−タであると判断された場合はステップＳ２に戻り、ステップ２からステップＳ１１までのステップを再度実行し、ステップＳ３でこの両方の２０ＫＨｚの信号の間の位相差がこの規格値内にあると判断され、そしてＳ５に至った場合に、ＥＶ８４ー１のバンド１の位相調整値データとしてデ−タメモリ６２に格納してこのＥＶ８４ー１のバンド１の自動位相調整処理手順を終了する。
【００８０】
これに対してこのステップＳ１１で、正しいデータでないと判断された場合はステップＳ８に戻り、ステップＳ８からステップＳ１１までのステップを再度実行しステップＳ１１で正しいデータであると判断された場合はステップＳ２に戻り、ステップ２からステップＳ１１までのステップを再度実行し、Ｓ３でこの両方の２０ＫＨｚの信号の間の位相差が規格値内にあると判断されてステップＳ５に至った場合に、ＥＶ８４ー１のバンド１の位相調整値データとしてデータメモリ６２に格納してこのＥＶ８４ー１のバンド１の自動位相調整処理手順を終了する。
【００８１】
同様にＥＶ８４−１〜ＥＶ８４−１６の第２（第３、第４、第５、及び第６）バンドの自動位相調整には、マイコン６２からの制御により、クロック信号発生器６３の分周器６３ｃから分周クロック信号バス６３ｅに第２（第３、第４、第５、及び第６）の周波数の分周クロック信号を供給し、この第２（第３、第４、第５、及び第６）の分周クロック信号に基づきＤＳＰ６４からＤＡＣ８１−１の入力及び位相調整用標準信号出力端子８１ａに１０（５、２．５、１．２５、及び０．６２５）ＫＨｚのデジタル標準信号を供給し、この第２（第３、第４、第５、及び第６）の周波数の分周クロック信号を出力端子８１ｂに供給する。そしてこの出力端子８１ａから標準位相器１１１の位相調整用標準信号入力端子１１１ａにこの１０（５、２．５、１．２５、及び０．６２５）ＫＨｚのデジタル標準信号を供給し、出力端子８１ｂから分周クロック信号の入力端子１１１ｂにこの分周クロック信号を供給する（ステップＳ１）。
【００８２】
図４に基づき説明したこれらステップＳ２〜ステップＳ１１までの各ステップをこのステップＳ１での設定に基づき、分周クロック信号をこの第２（第３、第４、第５、及び第６）の周波数の分周クロック信号、デジタル標準信号をこの１０（５、２．５、１．２５、及び０．６２５）ＫＨｚの状態で実行することにより、このＥＶ８４ー１のバンド２（３、４、５、及び６）の自動位相調整処理手順を終了させる。
【００８３】
そして図４にフローチャートで示したこれらチャンネルＣＨ１のＥＶを構成するＥＶ８４−１の設定動作と同様な設定動作をチャンネルＣＨ２のＥＶを構成するＥＶ８４−２に実施する場合は、位相分析器１１２の再生信号入力端子１１２ａの再生信号出力端子８６に対する接続をＯＵＴ２に、・・・・・、チャンネルＣＨ１６のＥＶを構成するＥＶ８４−１６に実施する場合は位相分析器１１２の再生信号入力端子１１２ａの再生信号出力端子８６に対する接続をＯＵＴ１６に切り替る。
【００８４】
そして、このチャンネルＣＨ１について説明したこの自動位相調整処理手順をチャンネルＣＨ２からチャンネルＣＨ１６までのすべてのチャンネルについて実施することにより、この１６チャンネル６バンドの再生信号処理部８０のＤＡＣ８１から再生信号出力端子８６までの全ての位相が標準位相器１１１の位相に一致するよう、各移相器８３の各々のＥＶ８４−１〜１６を調整するとともにこの調整値データをデータメモリ６２内に格納することができる。
【００８５】
次に  図４に示した設定手順に従いデ−タメモリ６２内に格納された各ＥＶ８４−１〜１６の調整値データに基づく、デ−タ再生時の各ＥＶ８４−１〜１６の本例におけるマイコン６１による設定手順について図５を用いて説明する。尚図５に示すフローチャートの説明中、Ｓ２１，Ｓ２２，・・・，Ｓ２５は処理手順（ステップ）の番号を示す。
【００８６】
電源（図示せず）を投入しマイコン６１をスタートさせ、クロック信号発生器６３から分周クロックバス６３ｅに、この第１の分周クロック信号を供給し、再生ＬＰＦ８２−１を第１バンドの周波数帯域に設定し、デ−タメモリ６２に格納された本例における各ＥＶ８４ー１〜１６の調整値データを、ＥＶ８４−１６，・・・・，８４−１の順にデータメモリ６２内からマイコン６１に読み出す（ステップ２１）。
【００８７】
次にこの読み出したこれら調整値データを、この読み出し順序にしたがって位相データの出力バスライン６１ｂを通じ、ＥＶ８４−１のＤＩＮ〜シフトレジスタ１０１〜ＤＯＵＴ→，・・・・・，→ＥＶ８４−１６のＤＩＮ〜シフトレジスタ１０１と、ＥＶ８４−１６のこの調整値データがこのＥＶ８４−１６のシフトレジスタ１０１に格納されるまでマイコン６１のクロック信号により送り出す（ステップ２２）。
【００８８】
次にイネ−ブル信号の出力バスライン６１ｃを通じて書き込みイネーブル信号をマイコン６１から各ＥＶ８４−１〜１６のイネーブル端子ＥＮに対して供給し、各ＥＶ８４ー１〜１６のシフトレジスタ１０１に格納された調整値データをスライダレジスタ１０３に書き込ませ、各スライダレジスタ１０３ラッチする（ステップＳ２３）。
【００８９】
次に各ＥＶ８４ー１〜１６のシフトレジスタ１０１に格納されているこれら各ＥＶ８４ー１〜１６の各調整値データを、この閉ル−プを通じてＥＶ８４−１６のＤＯＵＴからデータ戻りバスライン６１ｅよりマイコン６１に読み取る（ステップＳ２４）。
【００９０】
そして、マイコン６１に於て読み取ったこれら各調整値データとデ−タメモリ６２に格納されている各ＥＶ８４−１〜１６の各調整値データと比較する（ステップＳ２５）。
【００９１】
この比較の結果がこれら全てのデータで一致すれば、正しい調整データにより各ＥＶ８４−１〜１６が設定されたと判断し、バンド１としてのこれらＥＶの設定作業を終了する。
【００９２】
これに対して、このステップＳ２５でのこの比較の結果でこれら調整値データの少なくとも一部に不一致があったときには、この調整値データにデータ化け等のエラ−が発生したと判断し、ステップＳ２２に戻りこのステップＳ２２からステップＳ２５迄の各ステップを再履行し、ステップＳ２５でこの不一致がみられなかった場合に、正しい調整データにより各電子ボリュームが設定されたと判断して、バンド１としてのこれら各ＥＶの設定作業を終了する。
【００９３】
そして次に、再生周波数帯域が他のバンド２〜６に変更された場合について説明する。
【００９４】
この場合は、この変更されたバンドの再生周波数帯域に対応した周波数の分周クロック信号を、クロック信号発生器６３から分周クロックバス６３ｅに供給する如くなして、再生ＬＰＦ８２−１の通過帯域周波数を設定し、この設定状態でこれらＥＶの設定作業手順Ｓ２１〜２６を実行する如くなせばよい。
【００９５】
尚、本例においては再生信号処理部８０の位相を標準位相器１１１の位相に合わせるようにしたが、本発明においてはこれに限定されることなく、記録信号処理部７０および再生信号処理部８０双方の位相を標準位相器１１１の位相に合わせるようにしてもよい。この場合は、一例として、記録信号処理部７０の各チャンネルにも移相器８３と同様な移相器及びＥＶ８４と同様なＥＶを配設し、再生信号処理部８０について説明したと同様な位相設定を可能となせばよい。
【００９６】
【発明の効果】
本発明によれば、多チャンネル多バンド回路の位相調整を自動化でき、また従来これら回路の数の増加に比例して増加する手動調整用の可変抵抗器を廃止でき構成が簡単になる。
また、複数台のデータ記録再生装置を同期運転（信号の記録及び／又は再生）する際、全てのデータ記録再生装置の多チャンネルの位相を所定の位相とすることができ、多チャンネル間の位相誤差をなくすことができる。
【図面の簡単な説明】
【図１】位相調整装置の一例を示した回路ブロック図である。
【図２】デジタルポテンショメ−タの一例を示した回路ブロック図である。
【図３】位相比較装置の一例を示した回路ブロック図である。
【図４】位相調整フローの一例を示したチャート図である。
【図５】位相調整値データ設定フローの一例を示したチャート図である。
【符号の説明】
６０  データ記録再生装置、６１  マイクロコンピュータ、６３  クロック信号発生器、６４  デジタルシグナルプロセッサ、６５  データインターフェース、６６  データ記録・再生部、７０  記録信号処理部、８０  再生信号処理部、８１  デジタルアナログ変換器、８２  再生ローパスフィルタ、８３  移相器、８４  デジタルポテンショメータ、８５  再生ラインアンプ、８６  再生信号出力端子、９０  コンピュータ、１１１  標準位相器、１１２  位相差分析器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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