(57)【特許請求の範囲】
【請求項１】
半導体基板上に複数の半導体素子を形成する基板工程と、
前記複数の半導体素子の間を接続する、銅或いは銅を主成分とする合金から成る配線を層間絶縁膜を介して複数の配線層において形成する配線工程とを有し、
前記配線工程は、製造途中の前記配線の温度を前記配線のストレスマイグレーションが最も加速される温度の前後４０℃の温度帯で保持する１又は２以上の段階を具備することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に複数の半導体素子を形成する工程と、
前記複数の半導体素子の間を接続する、銅或いは銅を主成分とする合金から成る配線を層間絶縁膜を介して複数の配線層において形成する配線工程とを有し、
前記配線工程は、前記半導体装置の温度を、前記配線のストレスマイグレーションが最も加速される温度の前後４０℃の第１温度帯にある基準温度に対して前後４０℃の第２温度帯の内で１回或いは複数回昇降する段階を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記配線工程は、
前記半導体基板の上方に前記層間絶縁膜を堆積する段階と、
前記層間絶縁膜にコンタクトホール及び配線溝を形成する段階と、
前記層間絶縁膜の上に前記配線を形成する為の銅或いは銅を主成分とする合金から成る金属膜を堆積する段階と、
前記金属膜の温度を前記温度帯で保持する段階と、
前記金属膜の一部を除去して前記コンタクトホール及び前記配線溝に埋め込まれた前記配線を形成する段階と
を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記配線工程は、
複数の半導体素子が形成された半導体基板の上方に前記層間絶縁膜を堆積する段階と、
前記層間絶縁膜にコンタクトホール及び配線溝を形成する段階と、
前記層間絶縁膜の上に前記配線を形成する為の銅或いは銅を主成分とする合金から成る金属膜を堆積する段階と、
前記金属膜の一部を除去して前記コンタクトホール及び前記配線溝に埋め込まれた前記配線を形成する段階と、
前記配線の温度を前記温度帯で保持する段階と
を有することを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特に、半導体装置の不良品をスクリーニングする試験方法及びスクリーング効果を盛り込んだ半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置は、その主な特徴の１つとして他の電子部品には無い高い信頼性を有する。半導体装置の高い信頼性は、故障率の高い初期不良を除去する為のスクリーニングによって作りこまれる。高い信頼性を維持したまま短期間に半導体装置を開発する為に、通常使用条件よりも厳しい条件の下で一定の故障メカニズムを促進させる加速試験が一般的に行われている。
【０００３】
半導体装置のスクリーニングは、熱的ストレスあるいは電気的ストレス等を半導体装置に加えたとき、これらのストレスによって簡単に劣化しやすい不具合（潜在不良）を取り除くことを目的とする。半導体装置の故障要因は多岐にわたり、発生する故障モードも多種多様である。よって、故障モードによって様々なスクリーニング方法が存在する。
【０００４】
この中で最も効果的なスクリーニング方法として、ゲート酸化膜不良の除去等を目的としたバーンイン（Ｂｕｒｎ−ｉｎ）が知られている。バーンインは、１００℃〜１５０℃の雰囲気中で、実使用電界の１〜２倍の電界を印加し、スタンドバイ状態或いはダイナミック状態で一定時間保持する方法である。ゲート酸化膜の寿命は、一般的にゲート酸化膜に加わる電界の−１乗に比例する。よって、バーンインは、効果的にゲート酸化膜の寿命を加速させることが出来、ゲート酸化膜不良のスクリーニングとして有効である。
【０００５】
【発明が解決しようとする課題】
一方、半導体装置の製造工程において、配線工程は多くの故障要因を有する。配線材料に銅を使用することに起因する断線もその１つである。高温放置或いは温度サイクルにより配線が断線不良を起すストレスマイグレーションと呼ばれる故障モードが広く知られている。ストレスマイグレーションとは、配線パターンに層間絶縁膜との熱膨張係数差によって働く応力による、或いは外部からの熱などにより配線が破壊されることである。ストレスマイグレーションの寿命は、半導体装置に加えられる電界とは無関係であるため、バーンインによるスクリーニングは出来ない。従って、ストレスマイグレーションによる断線不良を製品出荷前の段階で除去することが出来ず、半導体装置の信頼性を低下させる要因となっている。
【０００６】
本発明はこのような従来技術の問題点を解決するために成されたものであり、その目的は、市場において発生するＣｕ配線の不良を低減することができる半導体装置の製造方法を提供することである。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の特徴は、半導体基板上に複数の半導体素子を形成する基板工程と、複数の半導体素子の間を接続する、銅或いは銅を主成分とする合金から成る配線を層間絶縁膜を介して複数の配線層において形成する配線工程とを有する半導体装置の製造方法であって、配線工程は、製造途中の配線の温度を配線のストレスマイグレーションが最も加速される温度の前後４０℃の温度帯で保持する１又は２以上の段階を具備することである。
【０００８】
本発明の第２の特徴は、半導体基板上に複数の半導体素子を形成する工程と、複数の半導体素子の間を接続する、銅或いは銅を主成分とする合金から成る配線を層間絶縁膜を介して複数の配線層において形成する配線工程とを有する半導体装置の製造方法であって、配線工程は、半導体装置の温度を、配線のストレスマイグレーションが最も加速される温度の前後４０℃の第１温度帯にある基準温度に対して前後４０℃の第２温度帯の内で１回或いは複数回昇降する段階を有することである。
【０００９】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。図面の記載において同一あるいは類似の部分には同一あるいは類似な符号を付している。ただし、図面は模式的なものであり、層の厚みと幅との関係、各層の厚みの比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１０】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置の試験方法は、銅（Ｃｕ）或いはＣｕを主成分とする合金から成る配線（以後、「Ｃｕ配線」と呼ぶ）を有する半導体装置に発生するＣｕ配線のストレスマイグレーションによる初期不良を除去する加速試験工程を有する。図１に示すように、加速試験工程Ｓ１００は、半導体装置の温度をＣｕ配線のストレスマイグレーションが最も加速される温度の前後４０℃の温度帯で０．４時間以上保持する段階Ｓ１１と、Ｃｕ配線の断線不良を検査する段階Ｓ１２とを有する。以下に、加速試験工程Ｓ１００について具体的に述べる。
【００１１】
（イ）Ｓ１１段階において、まず、半導体装置の温度を、室温からＣｕ配線のストレスマイグレーションが最も加速される温度の前後４０℃の温度帯まで上げる。以後、Ｃｕ配線のストレスマイグレーションが最も加速される温度を「最加速温度」と呼ぶ。なお、昇温速度あるいは昇温方法などは特に問わず、スクリーニングにおける通常の高温放置試験と同様な手段により半導体装置を加熱する。
【００１２】
（ロ）次に、最加速温度の前後４０℃の温度帯において、半導体装置を０．４時間以上放置する。この間、半導体装置に、電気的ストレス或いは機械的ストレスは加えない。最加速温度の前後４０℃の温度帯及び放置時間（０．４時間以上）については後述する。
【００１３】
（ハ）次に、半導体装置の温度を最加速温度の前後４０℃の温度帯から室温まで下げる。降温速度あるいは降温方法などは特に問わず、スクリーニングにおける通常の高温放置試験と同様な手段により半導体装置を冷却する。
【００１４】
（ニ）最後に、Ｓ１２段階において、ストレスマイグレーションの寿命が加速されたＣｕ配線に発生する断線不良の有無を検査する。以上の手順を経て、加速試験工程Ｓ１００は終了する。
【００１５】
次に、最加速温度の前後４０℃の温度帯及び放置時間（０．４時間以上）について、図２乃至図６を参照して説明する。Ｃｕ配線のストレスマイグレーションの加速性は、Ｃｕ配線から成るビアコンタクトチェーンを用いて評価することができる。例えば、図２に示すようにビアコンタクトチェーンは、３５μｍ×２０μｍの方形状の下層Ｃｕ配線１２と、下層Ｃｕ配線１２主表面に接続されたＣｕから成るビアコンタクト１１と、ビアコンタクト１１に接続された上層Ｃｕ配線１０とを有する。図２に示した部分は、ビアコンタクトチェーンの一部の構成を示したものである。図２には示さないが、上層Ｃｕ配線１０は更にビアコンタクトを介して隣接する他の下層Ｃｕ配線に接続されている。即ち、ビアコンタクトチェーンは、ビアコンタクト１１を介して下層Ｃｕ配線１２と上層Ｃｕ配線１０とが交互に繰り返し接続された構成を有する。
【００１６】
図３において、横軸は加速試験工程Ｓ１００における半導体装置の試験温度を示し、縦軸はストレスマイグレーションの加速度係数を示す。加速度係数とは、１００℃における通常使用条件に対する加速試験工程の加速割合を示す。図３に示すように、Ｃｕ配線のストレスマイグレーションの加速性は、加速試験工程における半導体装置の温度に依存し、ある温度において極大点を持つ。極大点においてＣｕ配線のストレスマイグレーションが最も加速される。極大点は前述の「最加速温度」に相当する。図２に示したビアコンタクトチェーンにおいて、最加速温度は１９０℃であった。この時の加速度係数は１３．５であった。また、加速試験工程における加速度系数は７以上であることが望ましい。加速度系数が７以上である為には、図３に示すように最加速温度（１９０℃）の前後４０℃の温度帯において半導体装置を保持する必要がある。つまり、最加速温度が１９０℃である場合、１５０℃〜２３０℃の温度帯において加速試験を実施することが望ましい。ただし、加速性の極大点は、Ｃｕ配線の配線デザイン，配線膜厚，配線材料，層間絶縁膜の種類によって多少異なる。
【００１７】
図４は、チップ製造工程が終了した後、パッケージ組立工程前に加速試験工程を実施し、試験時間に対する不良確率（故障率）をプロットしたものである。この時の加速試験工程における試験温度は２２５℃である。試験時間の経過とともに、不良確率が減少している。従って、ストレスマイグレーションによるＣｕ配線の不良が初期不良であり、スクリーニング可能である事がわかる。
【００１８】
図５は、図４と同様に、チップ製造工程が終了した後、パッケージ組立工程前に加速試験工程を実施し、試験時間に対する累積不良確率をワイブル確率紙上にプロットしたものである。この時の加速試験工程における試験温度は２２５℃である。半導体装置の通常動作時の温度が１００℃であることを想定すると、図３から２２５℃の試験温度は８．８倍の加速性を有することになる。従って、加速試験工程を実施せずに製品出荷した後１年間通常動作させた時の累積不良確率は、２４時間×３６５日／８．８＝９８５時間の試験時間における累積不良確率に相当する。図５中のＦ１は、９８５時間の試験時間における累積不良確率を示す。Ｆ１における累積不良確率は、４０１．１ｐｐｍである。また、図５中のＦ２は、９８６時間の試験時間における累積不良確率を示す。Ｆ２における累積不良確率は、４０１．２ｐｐｍである。更に、図５中のＦ３は、１時間の試験時間における累積不良確率を示す。Ｆ３における累積不良確率は、１８１．９ｐｐｍである。従って、加速試験工程を２２５℃において１時間行ってから製品出荷した後１年間通常動作させた時の累積不良確率は、９８６時間（Ｆ２）と１時間（Ｆ３）との累積不良確率の差に相当し、４０１．２−１８１．９＝２１９．３ｐｐｍである。
【００１９】
図６は、図４及び図５に示した加速試験の結果より導かれる加速試験工程の試験時間と、出荷後１年間でのストレスマイグレーションによる残留不良確率との関係を示す。加速試験工程をまったく実施しなかった場合、残留不良確率は４００ｐｐｍ程度となる。加速試験工程を実施しなかった場合の残留不良確率は、図５のＦ１に示す９８５時間における累積不良確率（４０１．１ｐｐｍ）に相当している。また、加速試験工程を１時間実施した場合の残留不良確率は、図５に示した９８６時間（Ｆ２）と１時間（Ｆ３）との累積不良確率の差に相当し、２２０ｐｐｍ程度である。また、図６に示すように、加速試験工程を０．４時間実施した場合、予想される残留不良確率は２５０ｐｐｍまで下げることが可能である。通常の半導体装置の製品出荷後１年間での許容残留不良確率は５００ｐｐｍであり、ストレスマイグレーションによる不良は、この半分程度であれば問題ないと考えられる。
【００２０】
上述したように、第１の実施の形態に係る半導体装置の試験方法によれば、加速試験工程Ｓ１００を行うことにより、Ｃｕ配線を有する半導体装置に発生するＣｕ配線のストレスマイグレーションによる初期不良を出荷前の段階で除去可能であり、市場不良の低減が可能である。
【００２１】
また、０．４時間以上の加速試験工程Ｓ１００を実施することにより、図６に示すように半導体装置の製品出荷後１年以内のストレスマイグレーションによる残留不良確率を３００ｐｐｍ以下にすることができる。
【００２２】
第１の実施の形態に係る半導体装置の試験方法を実施した後に、半導体装置に起こりうるストレスマイグレーションによるＣｕ配線の不良の一例を図７を参照して説明する。加速試験工程Ｓ１００を実施する前は、図２に示したビアコンタクトチェーンと同様に、下層Ｃｕ配線１２と上層Ｃｕ配線１０とがＣｕから成るビアコンタクト１１を介して接続されていた。しかし、図１に示した加速試験工程Ｓ１００を実施することにより、下層Ｃｕ配線１２の主表面のうちビアコンタクト１１に接する部分にボイド１３が発生する。ボイド１３の発生により、下層Ｃｕ配線１２とビアコンタクト１１との間で接続不良が生じることがある。
【００２３】
図７に示す接続不良が発生する不良メカニズムは次のように考えられる。Ｃｕ配線を形成する場合、通常、Ｃｕ配線の上にＣｕの拡散を防止するための拡散防止膜を形成する。また、下層Ｃｕ配線１２にビアコンタクト１１を接続させる場合、接続部分の拡散防止膜を選択的に除去し、拡散防止膜の開口部分にビアコンタクト１１を接続させる。例えば、反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）法などを用いて拡散防止膜の開口を形成した場合、開口部分の下層Ｃｕ配線１２にＲＩＥによるダメージが生じる。また、拡散防止膜の開口後のデガスや下層Ｃｕ配線１２表面の酸化物等の還元を目的とした熱処理によって、開口部分の下層Ｃｕ配線１２に局所的な応力が増加する。Ｃｕ配線中のＣｕ結晶粒のグレインサイズを成長させるためのアニールなどの熱処理を施す際に生成されたボイドが、前述の加速試験により、開口部分の下層Ｃｕ配線１２（ビアコンタクト１１の底面）に下層Ｃｕ配線１２内のボイドが集約して接続不良を引き起こしてしまう。従って、第１の実施の形態に係る半導体装置の試験方法を用いることにより、図７に示すようなＣｕ配線のストレスマイグレーションによる初期不良を効率的に除去することが可能になると考えられる。
【００２４】
（第１の実施の形態の変形例１）
第１の実施の形態に係る半導体装置の試験方法は、図１に示した加速試験工程Ｓ１００の代わりに、図８に示すように温度の昇降を実施する加速試験工程Ｓ２００を有していても構わない。図８に示すように、加速試験工程Ｓ２００は、半導体装置の温度の昇降を最加速温度の前後４０℃の温度帯にある基準温度に対して前後４０℃の間で１回或いは複数回実施する段階Ｓ２１と、Ｃｕ配線の断線不良を検査する段階Ｓ２２とを有する。以下に、図９を参照して加速試験工程Ｓ２００について具体的に述べる。
【００２５】
（イ）Ｓ２１段階において、まず、半導体装置の温度を室温から最加速温度１の前後４０℃の温度帯２にある基準温度まで上げる。基準温度は、最加速温度１を中心とした前後４０℃の温度帯２に含まれていればどの温度であっても構わない。なお、昇温速度あるいは昇温方法などは特に問わず、スクリーニングにおける通常の高温放置試験と同様な手段により半導体装置を加熱する。
【００２６】
（ロ）次に、半導体装置の温度を基準温度より４０℃高い温度まで更に上げる。その後、半導体装置の温度を基準温度より４０℃低い温度まで下げる。このように、基準温度に対して前後４０℃の間で、半導体装置の温度の昇降を１回或いは複数回実施する。この間、半導体装置に、電気的ストレス或いは機械的ストレスは加えない。
【００２７】
（ハ）次に、半導体装置の温度を室温まで下げる。降温速度あるいは降温方法などは特に問わず、スクリーニングにおける通常の高温放置試験と同様な手段により半導体装置を冷却する。
【００２８】
（ニ）最後に、Ｓ２２段階において、ストレスマイグレーションの寿命が加速されたＣｕ配線に発生する断線不良の有無を検査する。以上の手順を経て、加速試験工程Ｓ２００は終了する。
【００２９】
なお、図９には、基準温度を最加速温度１よりも４０℃高い温度に設定した場合の温度サイクル３と、基準温度を最加速温度１よりも４０℃低い温度に設定した場合の温度サイクル４とを示した。Ｓ２１段階は、温度サイクル３及び４の間で半導体装置の温度の昇降を１回或いは複数回実施する。
【００３０】
第１の実施の形態の変形例１によれば、加速試験工程Ｓ２００を行うことにより、第１の実施の形態と同様に、Ｃｕ配線を有する半導体装置に発生するＣｕ配線のストレスマイグレーションによる初期不良を出荷前の段階で除去可能であり、市場不良の低減が可能である。
【００３１】
（第１の実施の形態の変形例２）
第１の実施の形態の変形例２においては、図１及び図８に示した加速試験工程Ｓ１００、Ｓ２００を実施する時期について説明する。加速試験工程Ｓ１００、Ｓ２００は、一連の半導体製造工程の途中において実施することができる。
【００３２】
（イ）一連の半導体製造工程は、図１０に示すように、Ｓ３０段階においてウェハ投入から開始される。その後、Ｓ３１段階において基板工程を実施する。基板工程Ｓ３１は、ウェハ上部に素子分離領域、ウェル領域などを形成し、素子形成領域にソース／ドレインなどの電極領域を形成し、ウェハ上にゲート酸化膜を介してゲート電極を形成する工程である。基板工程Ｓ３１によって、ウェハ上に複数の半導体素子が形成される。
【００３３】
（ロ）次に、Ｓ３２段階において配線工程を実施する。配線工程Ｓ３２は、複数の半導体素子が形成されたウェハ上に層間絶縁膜及びＣｕ配線を交互に形成して、複数の配線層からなる多層配線構造を形成する工程である。Ｃｕ配線はウェハ上の半導体素子に接続される。また、異なる配線層に形成されたＣｕ配線は層間絶縁膜中に形成されたビアコンタクトを介して相互に接続される。多層配線構造によって接続された複数の半導体素子は半導体集積回路を形成している。配線工程の詳細については、第２の実施の形態において述べる。
【００３４】
（ハ）次に、Ｓ３３段階においてウェハ検査工程を実施する。ウェハ検査工程Ｓ３３は、ウェハ上に形成された半導体集積回路に対して、半導体チップごとに良否をチェックし、正常に動作しない不良チップを除去する工程である。
【００３５】
（ニ）次に、Ｓ３４段階においてパッケージ組立工程を実施する。パッケージ組立工程Ｓ３４は、ウェハから半導体チップへ個片化（ダイシング）することから始まる。そして、半導体チップをリードフレームへダイボンディングし、半導体チップのボンディングパッドとリードピンとをリードボンディングする。その後、所定の金型を用いて半導体チップ及びリードフレームをモールド樹脂で成型し、モールド樹脂の表面に製造番号、製造メーカーなどを捺印する。以上の手順を経てパッケージ組立工程Ｓ３４が終了する。
【００３６】
（ホ）最後に、Ｓ３５段階において、出来上がった半導体装置に対して自動ＩＣテスタなどを用いてその特性を検査し、不良品を選別する。その後、Ｓ３６段階において製品として出荷される。
【００３７】
上述した一連の半導体装置の製造工程において、図１及び図８に示した加速試験工程Ｓ１００、Ｓ２００を、パッケージ組立工程（Ｓ３４）終了後から製品出荷（Ｓ３６）前までの間に実施する。なお、加速試験工程Ｓ１００、Ｓ２００は、配線工程（Ｓ３２）の最終段階、或いはチップ配線工程（Ｓ３２）終了後からパッケージ組立工程（Ｓ３４）を行う前の間で行っても構わない。また、加速試験工程Ｓ１００、Ｓ２００はパッケージ組立工程（Ｓ３４）の途中で行うことも可能である。
【００３８】
（第２の実施の形態）
第２の実施の形態においては、図１に示した加速試験工程Ｓ１００を盛り込んだ半導体装置の製造方法について述べる。
【００３９】
図１１に示すように、第２の実施の形態に係る半導体装置は、半導体基板５１の上に第１乃至第１１の配線層５２〜６２が配置され、第１１の配線層６２の上に表面保護膜６３が配置された多層配線構造を有する。半導体基板５１においては、素子分離領域２３により複数の素子形成領域が区分され、各素子形成領域にはソース領域２４、２６、ドレイン領域２５、２７、及びゲート電極２８を有する複数のＭＯＳトランジスタが配置されている。第１乃至第１１の配線層５２〜６２は、複数層から成る層間絶縁膜と、コンタクトと、Ｃｕ配線とをそれぞれ有する。第１の配線層５２においては、層間絶縁膜の中に、ＭＯＳトランジスタのドレイン領域２５に接続されたコンタクト３２が配置され、コンタクト３２の上にはＣｕ配線３６が配置されている。第２の配線層５３においては、層間絶縁膜の中に、Ｃｕ配線３６に接続されたＣｕから成るビアコンタクトが配置され、ビアコンタクトの上にはＣｕ配線４３が配置されている。第３乃至第１１の配線層５４〜６２は、第２の配線層５３と同様な構成を有する。
【００４０】
次に、第２の実施の形態に係る半導体装置の製造方法を説明する。第２の実施の形態に係る半導体装置の製造方法は、図１２に示すように、基板工程Ｓ３００及び配線工程Ｓ４００を有する。
【００４１】
（イ）先ず、Ｓ３００段階において基板工程を実施する。Ｓ３００段階は、図１０におけるＳ３１段階（基板工程）に相当する。具体的には、図１５（ａ）に示すように、半導体基板の上部に絶縁物から成る素子分離領域２３及びゲート酸化膜を形成する。素子分離領域２３に囲まれたｎ型ＭＯＳトランジスタが形成される領域にはｐウェル（ｐ−ｗｅｌｌ）２１を形成し、ｐ型ＭＯＳトランジスタが形成される領域にはｎウェル（ｎ−ｗｅｌｌ）２２を形成する。そして、第１のゲート電極２８ａをゲート酸化膜の上に形成する。第１のゲート電極２８ａ及び素子分離領域２３をマスクとしてｎ型／ｐ型不純物を半導体基板中にドープして第１のソース領域２４ｂ、２６ｂ及び第１のドレイン領域２５ｂ、２７ｂを形成する。第１のゲート電極２８ａの側壁に面した絶縁膜（サイドウォール）を形成し、サイドウォールをマスクとして、第２のソース領域２４ａ、２６ａ及び第２のドレイン領域２５ａ、２７ａを形成する。最後に、シリサイド膜から成る第２のゲート電極２８ｂを形成する。以上の手順を経て基板工程Ｓ３００は終了する。
【００４２】
（ロ）次に、第１乃至第１１の配線層の製造工程Ｓ４０１〜Ｓ４１１を有する配線工程Ｓ４００を実施する。第１の配線層の製造工程Ｓ４０１は、図１３に示すように、Ｓ５１段階〜Ｓ５８段階を有する。先ず、Ｓ５１段階において、図１５（ａ）に示す第１の層間絶縁膜２９、３０を半導体基板上に堆積する。第１の層間絶縁膜２９は、化学的気相成長（Chemical Vapor Deposition：ＣＶＤ）法を用いて堆積されたリン或いはボロンを含んだシリコン酸化膜（ＳｉＯ２膜）である。そして、化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）を用いて第１の層間絶縁膜３０を平坦化する。
【００４３】
（ハ）次に、第１の層間絶縁膜２９、３０を選択的にエッチングしてコンタクトホールを形成する。コンタクトホールの底部には第１のドレイン領域２５ｂが表出している。そして、Ｓ５２段階において、コンタクトホールにコンタクトプラグ３１、３２を埋め込む。
【００４４】
（ニ）次に、Ｓ５３段階において、図１５（ｂ）に示すように、第２の層間絶縁膜３３を堆積する。次に、Ｓ５４段階において、ＲＩＥ法を用いて第２の層間絶縁膜３３を選択的にエッチングして配線溝３４を形成する。配線溝３４の底部にはコンタクトプラグ３１、３２が表出している。
【００４５】
（ホ）次に、Ｓ５５段階において、図１５（ｃ）に示すように、タンタル（Ｔａ）或いはＴａを含む合金から成るバリアメタル３５及びＣｕ或いはＣｕを主成分とする合金から成る金属膜（以後「Ｃｕ金属膜」と呼ぶ）３６をＰＶＤ方式あるいはＣＶＤ方式を用いて堆積する。バリアメタル３５及びＣｕ金属膜３６は、配線溝３４の内部にも堆積される。なお、Ｃｕ金属膜３６は，ＰＶＤ方式やＣＶＤ方式及び電界めっき方式や無電界めっき方式によって成膜すればよい。
【００４６】
（ヘ）次に、Ｓ５６段階において、Ｃｕ粒子のグレインサイズを成長させることを目的とした熱処理を施す。この熱処理は、Ｃｕ配線に対しての信頼性を向上させるものであり、３００℃程度の処理が妥当である。
【００４７】
（ト）次に、Ｓ５７段階において、ＣＭＰを用いてバリアメタル３５及びＣｕ金属膜３６の平坦化を行う。図１６（ａ）に示すように配線溝３４の内部に埋め込まれたバリアメタル３５及びＣｕ金属膜３６から成る第１の配線が形成される。次に、Ｓ５８段階において、シリコン窒化膜（Ｓｉ３Ｎ４膜）などから成る拡散防止膜３７を成膜する。拡散防止膜３７は、Ｃｕの拡散を防止するための膜である。以上の手順を経て図１３に示した第１の配線層の製造工程Ｓ４０１は終了する。
【００４８】
（チ）次に、図１２の第２の配線層の製造工程Ｓ４０２を実施する。第２の配線層の製造工程Ｓ４０２は、図１４に示すように、Ｓ４１段階〜Ｓ４６段階を有する。先ず、Ｓ４１段階において図１６（ｂ）に示すように拡散防止膜３７の上にＣＶＤ法により層間絶縁膜３８、３９を堆積する。次に、Ｓ４２段階において、フォトリソグラフィ法及びＲＩＥ法を用いて、コンタクトホール４０及び配線溝４１を形成する。コンタクトホール４０の底部には拡散防止膜３７が表出している。
【００４９】
（リ）次に、コンタクトホール４０の底部に表出した拡散防止膜３７を選択的に除去して、Ｃｕ金属膜３６を一部表出させる。そして、表出したＣｕ金属膜３６を洗浄することを目的としたウェット処理或いは熱処理を施す。そして、Ｓ４３段階において、図１７（ａ）に示すようにＴａ或いはＴａを含む合金から成るバリアメタル４２及びＣｕ金属膜４３をＰＶＤ方式やＣＶＤ方式及び電界めっき方式や無電界めっき方式により堆積する。バリアメタル４２及びＣｕ金属膜４３は、コンタクトホール４０及び配線溝３４の内部にも堆積される。従って、バリアメタル４２は、コンタクトホール４０の底部において第１の配線層のＣｕ金属膜３６と接続される。
【００５０】
（ヌ）次に、Ｓ４４段階において、１５０℃〜２３０℃の温度帯において２０分間の熱処理を施す。この熱処理は、図１３のＳ５６段階（熱処理）とは異なり、第１の配線層のＣｕ金属膜３６のスクリーニング効果を上げることを目的とする。従って、Ｓ４４段階では、製造途中のＣｕ配線を最加速温度の前後４０℃の温度帯において２０分間保持する。熱処理における雰囲気を窒素雰囲気とすることで、製造途中のＣｕ配線の酸化を防止することが出来る。なおここでは２００℃の温度において熱処理を加える。
【００５１】
（ル）次に、Ｓ４５段階において、ＣＭＰを用いてバリアメタ４２５及びＣｕ金属膜４３の平坦化を行う。図１７（ｂ）に示すようにコンタクトホール４０及び配線溝４１の内部に埋め込まれたバリアメタル４２及びＣｕ金属膜４３から成る第２の配線が形成される。次に、Ｓ４６段階において、シリコン窒化膜（Ｓｉ３Ｎ４膜）などから成る拡散防止膜４４を成膜する。以上の手順を経て図１４に示した第２の配線層の製造工程Ｓ４０２は終了する。
【００５２】
（ヲ）その後、図１４に示した第２の配線層の製造工程Ｓ４０２と同様な手順を繰り返し実施して、第３乃至第１１の配線層５４〜６２を形成し、第１１の配線層６２の上に表面保護膜６３を形成する。以上の工程を経て、図１１に示した半導体装置を製造することができる。
【００５３】
第２乃至第１１の配線層５３〜６２の各製造工程において、図１４のＳ４４段階の熱処理（２００℃、２０分）を実施することで、既に形成されている第１乃至第１０の配線層５２〜６１のＣｕ金属膜に対して、スクリーニングを実施することができる。即ち、各配線層の製造工程に図１のＳ１１段階に相当する熱処理を盛り込むことで、各配線層のＣｕ配線のストレスマイグレーションの加速試験を実施することができる。これにより、例えば第１の配線層５１のＣｕ金属膜３６に対しては、合計２００℃，２００分間の熱処理を施すことなる。よって、図６に示した試験時間と残留不良率との関係から、Ｃｕ配線のストレスマイグレーションによる初期不良を除去する為に十分なスクリーニングを実施することが出来る。
【００５４】
なお、熱処理におけるウェハの雰囲気は、窒素雰囲気以外の雰囲気、例えば、アルゴン等の不活性ガス雰囲気、真空雰囲気、或いは例えば水素、水素と窒素の混合ガス、アンモニア等及びそれらを含む還元雰囲気であっても同様なスクリーニング効果が得られる。
【００５５】
また、第２の実施の形態では、図１４に示したように、バリアメタル４２及びＣｕ金属膜４３を堆積した（Ｓ４３）後、バリアメタル４２及びＣｕ金属膜４３を平坦化してＣｕ配線を形成する（Ｓ４５）前に、Ｃｕ配線のストレスマイグレーションを加速させる為の熱処理（Ｓ４４）を行ったが、本発明はこれに限定されない。Ｃｕ金属膜４３を平坦化してＣｕ配線を形成した（Ｓ４５）後に、Ｃｕ配線に対して熱処理（Ｓ４４）を施しても構わない。更には、拡散防止膜の堆積（Ｓ４６）の後に熱処理（Ｓ４４）を施しても構わない。
【００５６】
【発明の効果】
以上説明したように、本発明によれば、市場において発生するＣｕ配線の不良を低減することができる半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る半導体装置の試験方法に含まれる加速試験工程Ｓ１００を示すフローチャートである。
【図２】本発明の発明者が行ったＣｕ配線のストレスマイグレーションの加速性についての実験に使用したビアコンタクトチェーンを示す斜視図である。
【図３】図２に示したビアコンタクトチェーンにおけるストレスマイグレーションの加速度係数と試験温度との関係を示すグラフである。
【図４】加速試験工程を実施した後の不良確率と試験時間との関係を示すグラフである。
【図５】図４に示した加速試験工程を実施した後の累積不良確率と試験時間との関係を示すグラフである。
【図６】加速試験工程の実施時間と残留不良確率との関係を示すグラフである。
【図７】第１の実施の形態に係る半導体装置の試験方法を実施した後の半導体装置に起こりうるストレスマイグレーションによるＣｕ配線の不良の一例を示す斜視図である。
【図８】第１の実施の形態の変形例１に係る半導体装置の試験方法に含まれる加速試験工程Ｓ２００を示すフローチャートである。
【図９】図８のＳ２１段階における半導体装置の温度の昇降を例示するグラフである。
【図１０】第１の実施の形態の変形例２に係る一連の半導体装置の製造工程を示すフローチャートである。
【図１１】第２の実施の形態に係る多層配線構造を有する半導体装置を示す断面図である。
【図１２】第２の実施の形態に係る半導体装置の製造方法全体を示すフローチャートである。
【図１３】図１２の第１の配線層の製造工程Ｓ４０１に含まれる段階を示すフローチャートである。
【図１４】図１２の第２乃至第１１の配線層の製造工程Ｓ４０２〜Ｓ４１１に含まれる段階を示すフローチャートである。
【図１５】図１５（ａ）乃至（ｃ）は、第２の実施の形態に係る半導体装置の製造方法における主要な製造工程を示す工程断面図である（その１）。
【図１６】図１６（ａ）及び（ｂ）は、第２の実施の形態に係る半導体装置の製造方法における主要な製造工程を示す工程断面図である（その２）。
【図１７】図１７（ａ）及び（ｂ）は、第２の実施の形態に係る半導体装置の製造方法における主要な製造工程を示す工程断面図である（その３）。
【符号の説明】
１    最加速温度
２    温度帯
３、４    温度サイクル
１０    上層Ｃｕ配線
１１    ビアコンタクト
１２    下層Ｃｕ配線
１３    ボイド
２９、３０    第１の層間絶縁膜
３１、３２    コンタクトプラグ
３３    第２の層間絶縁膜
３４、４１    配線溝
３５、４２    バリアメタル
３６、４３    Ｃｕ金属膜
３７、４４    拡散防止膜
３８、３９    層間絶縁膜
４０    コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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