(57)【特許請求の範囲】
【請求項１】
複数のコンパレータを用いて、アナログ信号と複数の参照電圧とを同時に比較し、前記アナログ信号をディジタル信号に変換するＡＤコンバータであって、
前記コンパレータは、サンプル期間に前記アナログ信号を選択出力し、第１および第２の比較期間に第１の参照電圧を選択出力する第１のスイッチ群と、前記サンプル期間にアナログ信号を選択出力し、前記第１の比較期間に前記第１の参照電圧を選択出力し、前記第２の比較期間に前記第１の参照電圧に隣り合う第２の参照電圧を選択出力する第２のスイッチ群と、その一端がそれぞれ前記第１および第２のスイッチ群の出力に接続され、その他端が短絡されて比較結果とされ、前記サンプル期間に前記アナログ信号をサンプリングし、前記第１の比較期間に前記アナログ信号と前記第１の参照電圧とを比較し、前記第２の比較期間に前記アナログ信号と前記第１および第２の参照電圧の中間電圧とを比較する第１および第２の容量と、前記第１および第２の容量の比較結果を増幅する増幅回路とを有することを特徴とするＡＤコンバータ。
【請求項２】
前記ＡＤコンバータは２段階並列型ＡＤコンバータであって、前記コンパレータは下位コンパレータである請求項１に記載のＡＤコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ信号（アナログ入力電圧）を、これに対応する所定ビット数のディジタル信号（ディジタルデータ）に変換するＡＤコンバータに関するものである。
【０００２】
【従来の技術】
ビデオ信号のディジタル処理等の用途のように、アナログ−ディジタル変換速度に高速性かつ高信頼性が要求される分野においては、一般的に、並列型（フラッシュ型）あるいは２段階並列型（２ステップフラッシュ型）のＡＤコンバータが用いられている。
【０００３】
並列型ＡＤコンバータは、ディジタル信号のビット数に応じて、基準電圧を均等に分圧して発生される参照電圧の各々とアナログ信号とを、コンパレータにより全て同時に比較した後、エンコーダにより、その比較結果をエンコードしてディジタル信号を出力するものであって、例えばディジタル信号のビット数がＮビットのときに、直列接続された２N 個の抵抗素子、２N −１個のコンパレータ等を有して構成される。
【０００４】
並列型ＡＤコンバータにおいては、アナログ信号と全ての参照電圧とを並列に比較し、アナログ信号に最も近い参照電圧を検出しているため、変換速度が高速であるという利点を有している反面、コンパレータが２N −１個も必要になるため、ディジタル信号のビット数を増加させるにつれて、例えば１０ビットでは１０００個以上のコンパレータが必要となり、消費電力が増大するとともに、その面積が増大する、変換精度が低下する等の問題点がある。
【０００５】
２段階並列型ＡＤコンバータは、ディジタル信号の上位および下位ビットの２段階に分割して変換動作を行うものであって、まず、上位ビット数に応じて、基準電圧を均等に分圧して発生される上位参照電圧の各々とアナログ信号とを全て同時に比較した後、下位ビット数に応じて、上位比較結果に応じて決定される範囲の電圧を均等に分圧して発生される下位参照電圧の各々とアナログ信号とを全て同時に比較するものである。
【０００６】
ここで、図４に、２段階並列型ＡＤコンバータの概念図を示す。図示例の２段階並列型ＡＤコンバータ１０は、「最新アナログ・ディジタル変換技術（ｐｐ１４９−１５３：杉本泰博、松澤昭共著：ミマツデータシステム発行）」において説明されているものであって、クロックジェネレータ１２、マトリクススイッチ１４、上位および下位コンパレータ１６および１８Ｒ，１８Ｌ、上位および下位エンコーダ２０および２２Ｒ，２２Ｌ、加算器２４を有している。
【０００７】
また、図５に、上位および下位コンパレータの概念図を示す。同図はチョッパ型コンパレータの一例であって、上位コンパレータ１６ａは、スイッチＳＷ１，ＳＷ２ｃ，ＳＷ３，ＳＷ４、容量Ｃｃ１，Ｃｃ２、インバータ４０ａ，４０ｂ，４０ｃおよびラッチ４２を有し、同様に、下位コンパレータ１８ａは、スイッチＳＷ１，ＳＷ２ｆ，ＳＷ３，ＳＷ４、容量Ｃｆ１，Ｃｆ２、インバータ４４ａ，４４ｂ，４４ｃおよびラッチ４６を有する。
【０００８】
次いで、図６に示されるタイミングチャートを参照しながら、図４および図５に示される２段階並列型ＡＤコンバータ１０の動作について説明する。
アナログ信号Ｖinをディジタル信号Ｖout に変換するに際しては、まず、アナログ信号Ｖinのサンプル期間において、上位コンパレータ１６ａのスイッチＳＷ１，ＳＷ３，ＳＷ４および下位コンパレータ１８ａのスイッチＳＷ１，ＳＷ３，ＳＷ４がオン状態とされる。
【０００９】
上位および下位コンパレータ１６ａ，１８ａのスイッチＳＷ１がオン状態とされることによって、容量Ｃｃ１および容量Ｃｆ１の一端には、ともにアナログ信号ＶINが印加される。また、上位および下位コンパレータ１６ａ，１８ａのスイッチＳＷ３，ＳＷ４がオン状態とされることによって、インバータ４０ａ，４０ｂおよびインバータ４４ａ，４４ｂの入力端および出力端がそれぞれ短絡され、その入力端および出力端の電圧は同電位である電圧Ｖb とされる。ここで、電圧Ｖb は、インバータ４０ａ，４０ｂおよびインバータ４４ａ，４４ｂのＰＭＯＳ／ＮＭＯＳトランジスタのサイズ比により変化し、それらのサイズが等しい場合は、電源電圧Ｖdd／２となる。
【００１０】
このとき、容量Ｃｃ１および容量Ｃｆ１の両端には、それぞれアナログ信号ＶINおよび電圧Ｖb が印加されるため、容量Ｃｃ１および容量Ｃｆ１は、その両端の電圧差（アナログ信号ＶIN−電圧Ｖb ）によって、次第に充電または放電される。
【００１１】
次いで、上位ビットの比較期間において、上位および下位コンパレータ１６ａ，１８ａのスイッチＳＷ１，ＳＷ３，ＳＷ４がオフ状態とされ、その後、上位コンパレータのスイッチＳＷ２ｃがオン状態とされる。これにより、容量Ｃｃ１および容量Ｃｆ１にアナログ信号ＶINがサンプリングされるとともに、容量Ｃｃ１の一端には、アナログ信号ＶINの代わりに上位参照電圧Ｖrcが印加され、その結果、アナログ信号ＶINと上位参照電圧Ｖrcとの比較が行われる。
【００１２】
即ち、容量Ｃｃ１は、その一端の印加電圧の変化量（アナログ信号ＶIN−上位参照電圧Ｖrc）に応じて充電または放電されるにつれ、その他端の電圧が電圧Ｖb から（アナログ信号ＶIN−上位参照電圧Ｖrc＋電圧Ｖb ）に変動する。この容量Ｃｃ１の他端の電圧変化は、インバータ４０ａ，４０ｂ，４０ｃによってハイレベルまたはローレベルに増幅され、上位比較結果としてラッチ４２に保持されるとともに、この上位比較結果に応じて選択信号が出力される。
【００１３】
このとき、マトリクススイッチ１４においては、上位コンパレータ１６から出力される選択信号に応じて、下位参照電圧Ｖrfの電圧範囲が決定され、下位コンパレータ１８Ｒ，１８Ｌに下位参照電圧Ｖrfが印加される。なお、上述する上位ビットの比較期間は下位ビットのホールド期間であって、下位コンパレータ１８Ｒ，１８Ｌにおいては、容量Ｃｆ１にサンプリングされたアナログ信号ＶINが保持されている。
【００１４】
次いで、下位ビットの比較期間において、下位コンパレータ１８ａのスイッチＳＷ２ｆがオン状態とされる。このとき、上位ビットの比較動作の場合と全く同じように、下位コンパレータ１８ａの容量Ｃｆ１の一端には、サンプリングされたアナログ信号ＶINの代わりに下位参照電圧Ｖrfが印加される。その結果、アナログ信号ＶINと下位参照電圧Ｖrfとの比較が行われ、その下位比較結果はラッチ４６に保持される。
【００１５】
最後に、上位および下位比較結果は、それぞれ上位および下位エンコーダ２０および２２Ｒ，２２Ｌによってエンコードされ、加算機２４によって加算されてディジタル信号Ｖout として出力される。
【００１６】
なお、図示例の２段階並列型ＡＤコンバータ１０においては、クロックジェネレータ１２により生成される基本クロックの周波数で変換動作を完了させるために、２系列の下位コンパレータ１８Ｒ，１８Ｌおよび下位エンコーダ２２Ｒ，２２Ｌを設けて交互に動作させ、下位ビットの変換を交互に行っている。これにより、全体的な変換速度を向上することができるとともに、下位コンパレータを低速で動作させて、変換精度を向上させている。
【００１７】
２段階並列型ＡＤコンバータにおいては、ディジタル信号の上位および下位ビットに変換動作を分割しているため、並列型ＡＤコンバータと比較して変換速度は低下するが、コンパレータの個数を大幅に削減することができるという利点がある。しかしながら、２段階並列型ＡＤコンバータにおいても、コンパレータの個数は、ディジタル信号のビット数を増加させるとともに増大し、特にビット数が大きくなると、コンパレータの個数が急激に増大するという問題点がある。
【００１８】
この問題点を解決するために、例えば特開平６−１２０８２７号公報には、例えば下位コンパレータにおいて、パイプライン動作をしつつ、隣り合う２つの下位比較結果の中間電圧を容量補間するＡＤコンバータが開示されている。
【００１９】
ここで、図７に、同公報に開示されたＡＤコンバータの下位コンパレータの概念図を示す。図示例の下位コンパレータ４８は、コンパレータ５０ａ，５０ｂ，５０ｃ，…およびコンパレータ５２ａ，５２ｂ，…を有している。また、個々のコンパレータ５０ａ，５０ｂ，５０ｃ，…は、スイッチＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８１、容量Ｃ１，Ｃ２およびインバータ５４ａ，５４ｂを有し、個々のコンパレータ５２ａ，５２ｂ，…は、スイッチＳＷ８２、容量Ｃ３１，Ｃ３２およびインバータ５６を有している。
【００２０】
同公報に開示されたＡＤコンバータにおいて、アナログ信号Ｖinをディジタル信号に変換するに際しては、まず、アナログ信号Ｖinのサンプル期間に、図示していない上位コンパレータにアナログ信号Ｖinがサンプリングされるのと同時に、図７に示される下位コンパレータ４８においてもスイッチＳＷ６，ＳＷ７がオン状態とされ、容量Ｃ１にアナログ信号Ｖinがサンプリングされる。
【００２１】
次いで、上位ビットの比較期間に、図示していない上位コンパレータにおいて、アナログ信号Ｖinと上位参照電圧との比較が行われ、上位比較結果が出力されるとともに選択信号が出力される。これにより、マトリクススイッチにおいて下位参照電圧の範囲が決定される。なお、下位ビットはホールド期間であって、下位コンパレータ４８のスイッチＳＷ６，ＳＷ７はオフ状態とされ、スイッチＳＷ８１，ＳＷ８２はオン状態とされる。
【００２２】
次いで、下位ビットの比較期間において、下位コンパレータ４８のスイッチＳＷ５がオン状態とされ、アナログ信号Ｖinと下位参照電圧Ｖrf1 ，Ｖrf2 ，Ｖrf3 ，…との比較が行われて、下位比較結果はインバータ５４ａにより増幅出力される。
【００２３】
このとき、スイッチＳＷ８１，ＳＷ８２はオン状態とされているため、コンパレータ５０ａ，５０ｂ，５０ｃ，…の容量Ｃ２には、それぞれコンパレータ５０ａ，５０ｂ，５０ｃ，…の下位比較結果（インバータ５４ａの増幅出力）がサンプリングされる。同様に、コンパレータ５２ａ，５２ｂ，…の容量Ｃ３１，Ｃ３２には、それぞれコンパレータ５０ａ，５０ｂ、コンパレータ５０ｂ，５０ｃ、…の下位比較結果がサンプリングされる。
【００２４】
次いで、スイッチＳＷ５，ＳＷ８１，ＳＷ８２がオフ状態とされる。
このとき、コンパレータ５０ａ，５０ｂ，５０ｃ，…においては、インバータ５４ａから出力される下位比較結果と電圧Ｖb との比較、即ち、アナログ信号Ｖinと下位参照電圧Ｖrf1 ，Ｖrf2 ，Ｖrf3 ，…との比較が行われる。
【００２５】
コンパレータ５２ａにおいては、容量Ｃ３１，Ｃ３２によって、コンパレータ５０ａ，５０ｂの下位比較結果が電圧分割され、その電圧分割された中間電圧と電圧Ｖb との比較、即ち、アナログ信号Ｖinと下位参照電圧Ｖrf1 ，Ｖrf2 の中間電圧との比較が行われる。また、コンパレータ５２ｂ，…においても、同様にしてアナログ信号Ｖinと隣り合う２つの下位参照電圧の中間電圧との比較が行われる。
【００２６】
そして、上位および下位比較結果は、例えばそれぞれ上位および下位エンコーダによってエンコードされ、加算機によって加算されてディジタル信号として出力される。
【００２７】
同公報に開示されたＡＤコンバータによれば、下位比較結果である増幅電圧をパイプライン動作によって転送することにより、微分非直線性誤差を向上することができ、図４に示されるＡＤコンバータ１０においては２系列を必要とした下位コンパレータを１系列にすることができ、容量によって比較結果を分割する標本化回路を複数段接続することによって、インバータ数を削減し、分解能および微分非直線性を向上し、消費電力を削減することができるとしている。
【００２８】
しかしながら、同公報に開示されたＡＤコンバータにおいては、例えばインバータ５４ａによって増幅出力された下位比較結果を、容量Ｃ３１，Ｃ３２によって電圧分割して、隣り合う２つの下位参照電圧の中間電圧を補間しているため、正確に中間電圧を補間するのが難しいという問題点がある。
【００２９】
通常、ＡＤコンバータにおいては、その変換精度を向上させるために、個々のコンパレータを同一サイズとし、同一特性が得られるように設計されている。ところが、個々のコンパレータの特性を完全に同一とすることはできず、個々のコンパレータにおいて、例えばスイッチ、容量、インバータ等に必ず誤差を有している。
【００３０】
このため、同公報に開示されたＡＤコンバータのように、インバータ５４ａによって増幅出力された下位比較結果を容量Ｃ３１，Ｃ３２で電圧分割すると、スイッチＳＷ５，ＳＷ６，ＳＷ７、容量Ｃ１、インバータ５４ａ等の特性の誤差が含まれてしまうため、中間電圧を正確に補間するのは困難である。しかも、インバータ５４ａのゲイン（増幅率）を高くしすぎると、正しい中間電圧を補間することができなくなるため、インバータ５４ａのゲインを低くする必要がある。
【００３１】
例えば、図８に示されるように、アナログ信号Ｖinが、下位参照電圧Ｖrf1 と（下位参照電圧Ｖrf1 ＋下位参照電圧Ｖrf2 ）／２との間にある場合、コンパレータ５０ａの下位比較結果は、アナログ信号Ｖin＜下位参照電圧Ｖrf1 よりローレベルとなり、コンパレータ５４ｂの下位比較結果は、アナログ信号Ｖin＞下位参照電圧Ｖrf2 であるためハイレベル、コンパレータ５２ａの下位比較結果は、アナログ信号Ｖin＞（下位参照電圧Ｖrf1 ＋下位参照電圧Ｖrf2 ）／２であるためローレベルとなるはずである。
【００３２】
ところが、インバータ５４ａのゲインを高くしすぎて、例えばコンパレータ５０ａ，５０ｂの比較結果がそれぞれ完全にグランド、電源電圧まで増幅されてしまうと、容量Ｃ３１，Ｃ３２は、グランドと電源電圧との中間電圧を補間することになるため、アナログ信号Ｖinと（下位参照電圧Ｖrf1 ＋下位参照電圧Ｖrf2 ）／２との比較を行うことができない。
【００３３】
従って、比較結果が失われないように、インバータ５４ａのゲインを、下位比較結果がグランドまたは電源電圧まで増幅されない範囲以内に下げる必要がある。
しかしながら、インバータ５４ａのゲインを低くすると、インバータ５４ａの電源からグランドへの貫通電流が増加するため、消費電力が増大するという問題点がある。
【００３４】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点をかえりみて、コンパレータの個数を増加させずに、ディジタル信号のビット数を増加させることができ、その消費電力を削減することができるＡＤコンバータを提供することにある。
【００３５】
【課題を解決するための手段】
上記目的を達成するために、本発明は、複数のコンパレータを用いて、アナログ信号と複数の参照電圧とを同時に比較し、前記アナログ信号をディジタル信号に変換するＡＤコンバータであって、
前記コンパレータは、サンプル期間に前記アナログ信号を選択出力し、第１および第２の比較期間に第１の参照電圧を選択出力する第１のスイッチ群と、前記サンプル期間にアナログ信号を選択出力し、前記第１の比較期間に前記第１の参照電圧を選択出力し、前記第２の比較期間に前記第１の参照電圧に隣り合う第２の参照電圧を選択出力する第２のスイッチ群と、その一端がそれぞれ前記第１および第２のスイッチ群の出力に接続され、その他端が短絡されて比較結果とされ、前記サンプル期間に前記アナログ信号をサンプリングし、前記第１の比較期間に前記アナログ信号と前記第１の参照電圧とを比較し、前記第２の比較期間に前記アナログ信号と前記第１および第２の参照電圧の中間電圧とを比較する第１および第２の容量と、前記第１および第２の容量の比較結果を増幅する増幅回路とを有することを特徴とするＡＤコンバータを提供するものである。
【００３６】
ここで、前記ＡＤコンバータは２段階並列型ＡＤコンバータであって、前記コンパレータは下位コンパレータであるのが好ましい。
【００３７】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明のＡＤコンバータを詳細に説明する。
【００３８】
本発明のＡＤコンバータは、例えば２段階並列型ＡＤコンバータに適用する場合には、図４に示される２段階並列型ＡＤコンバータ１０と同じ内部構成を有するものである。即ち、本発明のＡＤコンバータは、２段階並列型ＡＤコンバータに適用する場合、クロックジェネレータ１２、マトリクススイッチ１４、上位および下位コンパレータ１６および１８Ｒ，１８Ｌ、上位および下位エンコーダ２０および２２Ｒ，２２Ｌ、加算器２４等を有して構成される。
【００３９】
なお、本発明のＡＤコンバータは、基本的に、並列型ＡＤコンバータや２段階並列型ＡＤコンバータ等のように、アナログ信号と複数の参照電圧とを同時に比較する方式を採用するあらゆる種類のＡＤコンバータに対して適用可能なものであるが、以下の実施例においては、２段階並列型ＡＤコンバータに適用した場合を例に挙げて、図４に示される２段階並列型ＡＤコンバータ１０の概念図を参照しながら説明を行うものとする。
【００４０】
図４に示される２段階並列型ＡＤコンバータ１０において、まず、クロックジェネレータ１２は、２段階並列型ＡＤコンバータ１０の動作を制御する基本クロックを発生するものである。
【００４１】
また、マトリクススイッチ１４は、ディジタル信号Ｖout の上位ビット数に応じて、基準電圧Ｖrb，Ｖrtを均等に分圧して上位参照電圧Ｖrcを発生するとともに、ディジタル信号Ｖout の下位ビット数に応じて、選択信号に応じて決定される電圧範囲を均等に分圧して下位参照電圧Ｖrfを発生するものであって、マトリクススイッチ１４には基準電圧Ｖrb，Ｖrtおよび選択信号が入力され、マトリクススイッチ１４からは上位および下位参照電圧Ｖrc，Ｖrfが出力されている。
【００４２】
上位コンパレータ１６は、アナログ信号Ｖinと上位参照電圧Ｖrcとを比較するものであって、上位コンパレータ１６にはアナログ信号Ｖinおよび上位参照電圧Ｖrcが入力され、上位コンパレータ１６からは上位比較結果および選択信号が出力されている。
【００４３】
同様に、下位コンパレータ１８Ｒ，１８Ｌは、アナログ信号Ｖinと下位参照電圧Ｖrfとを比較するものであって、下位コンパレータ１８Ｒ，１８Ｌには、ともにアナログ信号Ｖinおよび下位参照電圧Ｖrfが入力され、下位コンパレータ１８Ｒ，１８Ｌからは、それぞれ下位比較結果が出力されている。
【００４４】
上位および下位エンコーダ２０および２２Ｒ，２２Ｌは、それぞれ上位および下位比較結果をエンコードするものであって、上位および下位エンコーダ２０および２２Ｒ，２２Ｌにはそれぞれ上位および下位比較結果が入力されている。
なお、下位コンパレータ１８Ｒ，１８Ｌおよび下位エンコーダ２２Ｒ，２２Ｌは、下位ビットの変換を交互に行うことによって、その変換速度および変換精度を向上させるために２組設けられている。
【００４５】
加算器２４は、上位および下位エンコーダ２０および２２Ｒ，２２Ｌの出力を加算するものであって、加算器２４には、上位および下位エンコーダ２０および２２Ｒ，２２Ｌの出力が入力され、加算器２４からは変換結果となるディジタル信号Ｖout が出力されている。
【００４６】
ここで、図１に、下位コンパレータの一実施例の概念図を示す。
図示例の下位コンパレータ１８ｂは、本発明を２段階並列型ＡＤコンバータ１０に適用した場合の下位コンパレータ１８Ｒ，１８Ｌの部分的な概念図を示すものであって、図示例においては、同一構成を有する３つのコンパレータ２６ａ，２６ｂ，２６ｃが示されている。なお、同図においては、マトリクススイッチ１４を構成する抵抗素子Ｒ１，Ｒ２，Ｒ３，…も図示されている。
【００４７】
図示例の下位コンパレータ１８ｂにおいて、まず、コンパレータ２６ａは、スイッチＳＷ１０，ＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４，ＳＷ１５，ＳＷ１６，ＳＷ１７、容量Ｃ１１，Ｃ１２，Ｃ１３、インバータ２８ａ，２８ｂ，２８ｃ、およびラッチ３０ａ，３０ｂを有している。
【００４８】
なお、スイッチＳＷ１０は、容量Ｃ１１，Ｃ１２の一端の負荷容量を一致させるために設けられているダミースイッチであって、例えば配線長等を調整することによって、容量Ｃ１１，Ｃ１２の一端の負荷容量を一致させることができれば、必ずしも設ける必要はないものである。
【００４９】
また、スイッチＳＷ１０，ＳＷ１１，ＳＷ１２およびスイッチＳＷ１３，ＳＷ１４，ＳＷ１５は、それぞれ第１および第２のスイッチ群を構成するものであって、容量Ｃ１１，Ｃ１２は、それぞれ第１および第２の容量を構成するものである。また、インバータ２８ａ，２８ｂ，２８ｃ、スイッチＳＷ１６，ＳＷ１７および容量Ｃ１３は、比較結果を増幅するための増幅回路を構成するものであって、その個数はインバータのゲインに応じて適宜決めればよい。
【００５０】
コンパレータ２６ａにおいて、スイッチＳＷ１０，ＳＷ１１，ＳＷ１２の一端は、それぞれグランド、アナログ信号Ｖinおよび下位参照電圧Ｖrf1 に接続され、その他端は短絡されて容量Ｃ１１の一端に接続されている。同様に、スイッチＳＷ１３，ＳＷ１４，ＳＷ１５の一端は、それぞれアナログ信号Ｖin、下位参照電圧Ｖrf1 および下位参照電圧Ｖrf2 に接続され、その他端は短絡されて容量Ｃ１２の一端に接続されている。
【００５１】
また、容量Ｃ１１，Ｃ１２の他端は短絡されてインバータ２８ａに入力され、インバータ２８ａの出力端は容量Ｃ１３の一端に接続され、容量Ｃ１３の他端はインバータ２８ｂに入力され，インバータ２８ｂの出力端はインバータ２８ｃに入力され、インバータ２８ｃの出力端は、ラッチ３０ａ，３０ｂに入力されている。また、スイッチＳＷ１６，ＳＷ１７の両端は、それぞれインバータ２８ａ，２８ｂの入力端および出力端に接続されている。
【００５２】
なお、ダミースイッチであるスイッチＳＷ１０は常にオフ状態とされ、スイッチＳＷ１１，ＳＷ１３，ＳＷ１６，ＳＷ１７は制御信号φ１によって、そのオン状態またはオフ状態を制御され、以下同様に、スイッチＳＷ１２は制御信号φ２、スイッチＳＷ１４は制御信号φ３、スイッチＳＷ１５は制御信号φ４によって、そのオン状態またはオフ状態を制御される。
【００５３】
同様に、コンパレータ２６ｂは、スイッチＳＷ２０，ＳＷ２１，ＳＷ２２，ＳＷ２３，ＳＷ２４，ＳＷ２５，ＳＷ２６，ＳＷ２７、容量Ｃ２１，Ｃ２２，Ｃ２３，インバータ３２ａ，３２ｂ，３２ｃおよびラッチ３４ａ，３４ｂを有し、コンパレータ２６ｃは、スイッチＳＷ３０，ＳＷ３１，ＳＷ３２，ＳＷ３３，ＳＷ３４，ＳＷ３５，ＳＷ３６，ＳＷ３７、容量Ｃ３１，Ｃ３２，Ｃ３３，インバータ３６ａ，３６ｂ，３６ｃおよびラッチ３８ａ，３８ｂを有している。
【００５４】
コンパレータ２６ｂは、コンパレータ２６ａのスイッチＳＷ１２，ＳＷ１４，ＳＷ１５に対応するスイッチＳＷ２２，ＳＷ２４，ＳＷ２５の一端に、それぞれ下位参照電圧Ｖrf2 ，Ｖrf2 ，Ｖrf3 が接続され、コンパレータ２６ｃは、スイッチＳＷ３２，ＳＷ３４，ＳＷ３５の一端に、それぞれ下位参照電圧Ｖrf3 ，Ｖrf3 ，Ｖrf4 が接続される点を除いて、コンパレータ１２ａと同一構成を有するものであるから、ここでは、その構成についての詳細な説明を省略する。
【００５５】
なお、同図においては、３つのコンパレータ２６ａ，２６ｂ，２６ｃだけしか図示されていないが、例えばコンパレータ２６ａ，２６ｂ，２６ｃ以降のコンパレータ２６ｄ，２６ｅ，２６ｆ，…は、上記コンパレータ２６ａ，２６ｂ，２６ｃと同一構成を有するものであることは言うまでもないことである。
【００５６】
また、上位コンパレータ１６としては、本実施例においては、図５に示される構成を有するものを用いる。即ち、図５に示されるように、上位コンパレータ１６ａは、スイッチＳＷ１，ＳＷ２ｃ，ＳＷ３，ＳＷ４、容量Ｃｃ１，Ｃｃ２、インバータ４０ａ，４０ｂ，４０ｃおよびラッチ４２を有し、スイッチＳＷ１，ＳＷ２ｃの一端は、それぞれアナログ信号Ｖinおよび上位参照電圧Ｖrcに接続され、その他端は短絡されて容量Ｃc1の一端に接続されている。
【００５７】
また、容量Ｃｃ１の他端はインバータ４０ａに入力され、インバータ４０ａの出力端は容量Ｃｃ２の一端に接続され、容量Ｃｃ２の他端はインバータ４０ｂに入力され、インバータ４０ｂの出力端はインバータ４０ｃに入力され、インバータ４０ｃの出力端はラッチ４２に入力されている。また、スイッチＳＷ３，ＳＷ４の両端は、それぞれインバータ４０ａ，４０ｂの入力端および出力端に並列接続されている。
【００５８】
なお、本実施例のように、本発明を２段階並列型ＡＤコンバータ１０に適用した場合のクロックジェネレータ１２、マトリクススイッチ１４、上位および下位エンコーダ２０および２２Ｒ，２２Ｌ、加算器２４等の構成要件については、従来公知のあらゆる種類のものを用いることができる。
本発明を適用するＡＤコンバータ１０は、基本的に、以上のような構成を有するものである。
【００５９】
次に、図２に示されるタイミングチャートを参照しながら、図５に示される上位コンパレータ１６ａおよび図１に示される下位コンパレータ１８ｂのコンパレータ２６ａを例に挙げて、ＡＤコンバータ１０の動作について説明する。
【００６０】
なお、図１に示される下位コンパレータ１８ｂにおいて、スイッチＳＷ１１〜ＳＷ１７は、それぞれ対応する制御信号φ１，φ２，φ３，φ４がハイレベルのときにオン状態とされ、ローレベルのときにオフ状態にされるものとする。また、図５に示される上位コンパレータ１６ａにおいて、スイッチＳＷ１，ＳＷ３，ＳＷ４は制御信号φ１により制御され、スイッチＳＷ２ｃは図示していない制御信号により制御されているものとする。
【００６１】
アナログ信号Ｖinをディジタル信号に変換するに際しては、まず、アナログ信号Ｖinのサンプル期間ｔ１において、制御信号φ１がハイレベルとされる。
これにより、上位コンパレータ１６ａのスイッチＳＷ１，ＳＷ３，ＳＷ４、および、下位コンパレータ１８ｂのスイッチＳＷ１１，ＳＷ１３，ＳＷ１６，ＳＷ１７（スイッチＳＷ２１，ＳＷ２３，ＳＷ２６，ＳＷ２７、スイッチＳＷ３１，ＳＷ３３，ＳＷ３６，ＳＷ３７，…）がオン状態とされる。
【００６２】
このとき、上位コンパレータ１６ａにおいて、スイッチＳＷ１をオン状態とすることによって、容量Ｃｃ１の一端には、アナログ信号Ｖinが印加される。また、スイッチＳＷ３，ＳＷ４をオン状態とすることによって、インバータ４０ａ，４０ｂの入力端および出力端はそれぞれ短絡され、その入力端および出力端の電圧は同電位である電圧Ｖb とされる。ここで、電圧Ｖb はインバータ４０ａ，４０ｂのＰＭＯＳ／ＮＭＯＳトランジスタのサイズ比により変化し、それらのサイズが等しい場合は、電源電圧Ｖdd／２となる。
【００６３】
同様に、下位コンパレータ１８ｂにおいて、スイッチＳＷ１１，ＳＷ１３をオン状態とすることによって、容量Ｃ１１，Ｃ１２の一端には、同じアナログ信号Ｖinが印加される。また、スイッチＳＷ１６，ＳＷ１７をオン状態とすることによって、インバータ４０ａ，４０ｂの入力端および出力端はそれぞれ短絡され、その入力端および出力端の電圧は同電位である電圧Ｖb とされる。同様に、電圧Ｖb はインバータ２８ａ，２８ｂのＰＭＯＳ／ＮＭＯＳトランジスタのサイズ比により変化し、それらのサイズが等しい場合は、電源電圧Ｖdd／２となる。
【００６４】
従って、上位コンパレータ１６ａの容量Ｃｃ１および下位コンパレータ１８ｂの容量Ｃ１１，Ｃ１２の両端には、それぞれアナログ信号ＶINおよび電圧Ｖb が印加されるため、容量Ｃｃ１および容量Ｃ１１，Ｃ１２は、その両端の電圧差（アナログ信号ＶIN−電圧Ｖb ）によって次第に充電または放電される。
【００６５】
次いで、上位ビットの比較期間ｔ２において、まず、制御信号φ１がローレベルとされ、上位コンパレータ１６ａのスイッチＳＷ１，ＳＷ３，ＳＷ４および下位コンパレータ１８ｂのスイッチＳＷ１１，ＳＷ１３，ＳＷ１６，ＳＷ１７がオフ状態とされた後、上位コンパレータ１６ａのスイッチＳＷ２ｃが、図示していない制御信号によってオン状態とされる。
【００６６】
これにより、容量Ｃｃ１および容量Ｃ１１，Ｃ１２にアナログ信号ＶINがサンプリングされるとともに、容量Ｃｃ１の一端には、アナログ信号ＶINの代わりに上位参照電圧Ｖrcが印加され、その結果、アナログ信号ＶINと上位参照電圧Ｖrcとの比較が行われる。
【００６７】
即ち、容量Ｃｃ１は、その一端の印加電圧の変化量（アナログ信号ＶIN−上位参照電圧Ｖrc）に応じて充電または放電されるにつれ、その他端の電圧も同様に電圧Ｖb から（アナログ信号ＶIN−上位参照電圧Ｖrc＋電圧Ｖb ）に変動する。そして、この容量Ｃｃ１の他端の電圧変化は、インバータ４０ａ，４０ｂ，４０ｃによってハイレベルまたはローレベルに増幅され、上位比較結果としてラッチ４２に保持されるとともに、この上位比較結果に応じて選択信号が出力される。
【００６８】
このとき、マトリクススイッチ１４においては、上位コンパレータ１６（１６ａ）から出力される選択信号に応じて、下位参照電圧Ｖrfの電圧範囲が決定され、下位コンパレータ１８Ｒ，１８Ｌ（１８ｂ）に下位参照電圧Ｖrf（Ｖrf1 ，Ｖrf2 ，Ｖrf3 ，…）が印加される。なお、上位ビットの比較期間ｔ２は下位ビットのホールド期間であって、下位コンパレータ１８ｂの容量Ｃ１１，Ｃ１２には、サンプリングされたアナログ信号ＶINが保持されている。
【００６９】
次いで、下位ビットの第１の比較期間ｔ３において、まず、制御信号φ２，φ３がハイレベルとされ、下位コンパレータ１８ｂのスイッチＳＷ１２，ＳＷ１４がオン状態とされる。
これにより、容量Ｃ１１，Ｃ１２の一端には、サンプリングされたアナログ信号ＶINの代わりに下位参照電圧Ｖrf1 が印加され、その結果、アナログ信号ＶINと下位参照電圧Ｖrf1 との比較が行われる。
【００７０】
即ち、容量Ｃ１１，Ｃ１２は、その一端の印加電圧の変化量（アナログ信号ＶIN−下位参照電圧Ｖrf1 ）に応じて充電または放電されるにつれ、その他端の電圧も同様に電圧Ｖb から（アナログ信号ＶIN−下位参照電圧Ｖrf1 ＋電圧Ｖb ）に変動する。そして、この容量Ｃ１１，Ｃ１２の他端の電圧変化は、インバータ２８ａ，２８ｂ，２８ｃによってハイレベルまたはローレベルに増幅され、第１の下位比較結果としてラッチ３０ａに保持される。
【００７１】
次いで、下位ビットの第２の比較期間ｔ４において、制御信号φ３がローレベルとされ、スイッチＳＷ１４がオフ状態とされた後、制御信号φ４がハイレベルとされ、スイッチＳＷ１５がオン状態とされる。
これにより、容量Ｃ１１の一端には下位参照電圧Ｖrf1 が印加されたままの状態で、容量Ｃ１２の一端に、下位参照電圧Ｖrf1 の代わりに下位参照電圧Ｖrf2 が印加され、その結果、アナログ信号ＶINと（下位参照電圧Ｖrf1 ＋下位参照電圧Ｖrf2 ）／２との比較が行われる。
【００７２】
即ち、容量Ｃ１１の一端の印加電圧は変化していないため、その他端の電圧も変化しない。また、容量Ｃ１２は、その一端の印加電圧の変化量（下位参照電圧Ｖrf1 −下位参照電圧Ｖrf2 ）に応じて充電または放電されるにつれ、その他端の電圧も同様に変化しようとするため、容量Ｃ１１による他端の電圧変化は、容量Ｃ１１，Ｃ１２によって電圧分割され、容量Ｃ１１，Ｃ１２の他端の電圧変化は（下位参照電圧Ｖrf1 −下位参照電圧Ｖrf2 ）／２となる。
【００７３】
従って、容量Ｃ１１，Ｃ１２の他端の電圧は、（アナログ信号ＶIN−下位参照電圧Ｖrf1 ＋電圧Ｖb ）から、（アナログ信号ＶIN−（下位参照電圧Ｖrf1 ＋下位参照電圧Ｖrf2 ）／２＋電圧Ｖb ）に変動する。そして、この容量Ｃ１２の他端の電圧変化は、インバータ２８ａ，２８ｂ，２８ｃによってハイレベルまたはローレベルに増幅され、第２の下位比較結果としてラッチ３０ｂに保持される。
【００７４】
最後に、上位比較結果、第１および第２の下位比較結果は、それぞれ上位および下位エンコーダ２０および２２Ｒ，２２Ｌによってエンコードされ、加算機２４によって加算されてディジタル信号Ｖout として出力される。
本発明のＡＤコンバータ１０は、基本的に、以上のように動作する。
【００７５】
なお、本発明のＡＤコンバータについて、本発明を２段階並列型ＡＤコンバータに適用した場合を例に挙げて説明したが、本発明のＡＤコンバータは、上記実施例には限定されるものではない。
【００７６】
上記実施例においては、例えば下位参照電圧Ｖrf1 ，Ｖrf2 の中間電圧（下位参照電圧Ｖrf1 ＋下位参照電圧Ｖrf2 ）／２を容量Ｃ１１，Ｃ１２によって補間しているが、さらに下位参照電圧Ｖrf1 と、補間された中間電圧（下位参照電圧Ｖrf1 ＋下位参照電圧Ｖrf2 ）／２との中間電圧を補間するように構成して、隣り合う２つの下位参照電圧間の電圧を２分割、３分割、４分割、…してもよい等、本発明の要旨を逸脱しない範囲において、各種の改良や変更を行ってもよいのは勿論のことである。
【００７７】
また、本発明のＡＤコンバータに用いられる上位コンパレータとしては、容量とスイッチの構成を下位コンパレータと同一とした図３のように構成することもできる。ここで、図３の制御信号φ３により制御されるスイッチは常時オフ状態とする。また、制御信号φ１、φ２’の動作タイミングは、図５の上位コンパレータ１６ａの動作と同一とする。こうすることにより、上位および下位コンパレータでサンプリング電位が狂うことを防止することが可能となる。
【００７８】
【発明の効果】
以上詳細に説明したように、本発明のＡＤコンバータは、個々のコンパレータにおいて、並列接続された第１および第２の容量により、まず、アナログ信号と第１の参照電圧との比較を行い、次いで、アナログ信号と第１の参照電圧およびこれに隣り合う第２の参照電圧の中間電圧との比較を行うものである。
本発明のＡＤコンバータによれば、第１および第２の容量によって第１および第２の参照電圧の中間電圧を補間するため、コンパレータのインバータ数を増加させることなく、ディジタル信号のビット数を増加させることができる。また、第１および第２の容量には、アナログ信号および参照電圧が直接印加されるため、第１および第２の参照電圧の中間電圧を正確に補間することができ、変換精度を向上させることができる。また、インバータのゲインを高くすることができるため、貫通電流を削減することができ、消費電力を低減することができる。
【図面の簡単な説明】
【図１】  本発明のＡＤコンバータの下位コンパレータの一実施例の構成回路図である。
【図２】  本発明のＡＤコンバータの動作を表す一実施例のタイミングチャートである。
【図３】  本発明のＡＤコンバータの上位コンパレータの一実施例の概念図である。
【図４】  ２段階並列型ＡＤコンバータの一例の概念図である。
【図５】  チョッパ型コンパレータの一例の概念図である。
【図６】  ２段階並列型ＡＤコンバータの動作を表す一例のタイミングチャートである。
【図７】  ２段階並列型ＡＤコンバータの別の概念図である。
【図８】  アナログ信号と参照電圧との関係を表す概念図である。
【符号の説明】
１０  ＡＤコンバータ
１２  クロックジェネレータ
１４  マトリクススイッチ
１６，１６ａ  上位コンパレータ
１８Ｒ，１８Ｌ，１８ａ，１８ｂ，４８  下位コンパレータ
２０  上位エンコーダ
２２Ｒ，２２Ｌ  下位エンコーダ
２４  加算器
２６ａ，２６ｂ，２６ｃ  コンパレータ
２８ａ，２８ｂ，２８ｃ，３２ａ，３２ｂ，３２ｃ，３６ａ，３６ｂ，３６ｃ，４０ａ，４０ｂ，４０ｃ，４４ａ，４４ｂ，４４ｃ，５４ａ，５４ｂ，５６インバータ
３０ａ，３０ｂ，３４ａ，３４ｂ，３８ａ，３８ｂ，４２，４６  ラッチ
Ｒ１，Ｒ２，Ｒ３  抵抗素子
Ｖrb，Ｖrt  基準電圧
Ｖrc  上位参照電圧
Ｖrf，Ｖrf1 ，Ｖrf2 ，Ｖrf3   下位参照電圧
Ｖin  アナログ信号
Ｖout   ディジタル信号
ＳＷ１，ＳＷ２ｃ，ＳＷ２ｆ，ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８１，ＳＷ８２，ＳＷ１０，ＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４，ＳＷ１５，ＳＷ１６，ＳＷ１７，ＳＷ２０，ＳＷ２１，ＳＷ２２，ＳＷ２３，ＳＷ２４，ＳＷ２５，ＳＷ２６，ＳＷ２７，ＳＷ３０，ＳＷ３１，ＳＷ３２，ＳＷ３３，ＳＷ３４，ＳＷ３５，ＳＷ３６，ＳＷ３７  スイッチ
Ｃｃ１，Ｃｃ２，Ｃｆ１，Ｃｆ２，Ｃ１，Ｃ２，Ｃ３１，Ｃ３２，Ｃ１１，Ｃ１２，Ｃ１３，Ｃ２１，Ｃ２２，Ｃ２３，Ｃ３１，Ｃ３２，Ｃ３３  容量
φ１，φ２，φ３，φ４  制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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