(57)【特許請求の範囲】
【請求項１】
第１導電型のソース領域およびドレイン領域、
ソース領域とドレイン領域との間に形成された第２導電型のチャネル領域、
チャネル領域の上に、チャネル領域と絶縁して形成された導電体層であるメモリゲート、
下部導電体層の上に形成された強誘電体層、
強誘電体層の上に形成された導電体層であるコントロールゲート、
を備えた不揮発性メモリ素子をマトリクス状に接続した不揮発性メモリであって、
各列の同一行の不揮発性メモリ素子のドレイン領域を接続するドレインライン、
各列の同一行の不揮発性メモリ素子のコントロールゲートを接続するコントロールゲートライン、
各行の同一列の不揮発性メモリ素子のソース領域およびチャネル領域を接続するソースライン、
を備えた不揮発性メモリにおいて、
各コントロールゲートラインに接続され、不揮発性メモリ素子のしきい値電圧と実質的に等しい基準電圧をそれぞれ供給する基準電圧発生回路であって、
前記不揮発性メモリ素子と同じ構造を有し、同じプロセスによって製造される基準電圧発生用素子のドレイン領域とメモリゲートとコントロールゲートとを電気的に短絡し、ドレイン領域に基準電流を与えることにより、ドレイン領域から基準電圧を得るようにした基準電圧発生回路、
を備えたことを特徴とする不揮発性メモリ。
【請求項２】
第１導電型のソース領域およびドレイン領域、
ソース領域とドレイン領域との間に形成された第２導電型のチャネル領域、
チャネル領域の上に、チャネル領域と絶縁して形成された導電体層であるメモリゲート、
下部導電体層の上に形成された強誘電体層、
強誘電体層の上に形成された導電体層であるコントロールゲート、
を備えた不揮発性メモリ素子をマトリクス状に接続した不揮発性メモリであって、
各列の同一行の不揮発性メモリ素子のドレイン領域を接続するドレインライン、
各列の同一行の不揮発性メモリ素子のコントロールゲートを接続するコントロールゲートライン、
各行の同一列の不揮発性メモリ素子のソース領域およびチャネル領域を接続するソースライン、
を備えた不揮発性メモリにおいて、
各ドレインラインに接続され、ドレイン電流を検出して不揮発性メモリ素子の記録情報を判定するドレイン電流判定回路であって、
前記不揮発性メモリ素子と同じ構造を有し、同じプロセスによって製造される第１の電流判定用素子のドレイン領域とメモリゲートとコントロールゲートとを電気的に短絡し、ドレイン領域に不揮発性メモリ素子のしきい値電圧に対応した電流を与え、
前記不揮発性メモリ素子と同じ構造を有し、同じプロセスによって製造される第２の電流判定用素子のメモリゲートとコントロールゲートとを電気的に短絡し、コントロールゲートを前記第１の電流判定用素子のコントロールゲートと接続し、ドレイン領域に前記不揮発性メモリ素子のしきい値電圧に対応した電流の半分を与え、
第２の電流判定用素子のコントロールゲート電極に不揮発性メモリのドレイン領域を接続し、
第２の電流判定用素子がＯＮ状態となるか、ＯＦＦ状態となるかによって、ドレイン電流の判定を行うドレイン電流判定回路、
を備えたことを特徴とする不揮発性メモリ。
【請求項３】
請求項１または請求項２の不揮発性メモリにおいて、
各列のドレインラインを互いに接続する統合ドレインライン、
各ドレインラインごとに設けられ、各ドレインラインを統合ドレインラインを介してドレイン電流検出手段に接続するか否かのスイッチングをするドレインスイッチング手段、
を設けるとともに、
対象となる不揮発性メモリ素子の接続されたドレインラインに設けられたドレインスイッチング手段をオンにし、他のドレインスイッチング手段をオフとするように構成したこと
を特徴とするもの。
【請求項４】
請求項１または請求項２の不揮発性メモリにおいて、
各列のドレインラインを互いに接続する統合ドレインライン、
各ドレインラインごとに設けられ、各ドレインラインを統合ドレインラインを介してドレイン電流検出手段に接続するか否かのスイッチングをするドレインスイッチング手段、
各ソースラインごとに設けられ、各ソースラインを接地電圧に接続するか否かまたは基準電圧に接続するか否かのスイッチングをするソーススイッチング手段、
各コントロールゲートラインごとに設けられ、書き込みのためのＨレベルの電圧またはＬレベルの電圧を印加するか否かのスイッチングをするコントロールゲートスイッチング手段、
を備えことを特徴とするもの。
【請求項５】
請求項４の不揮発性メモリにおいて、
不揮発性メモリの各行に対応して設けられ、第１の選択入力を受けて、前記ドレインスイッチング手段をオン・オフさせるとともに、第１の選択入力をコントロールゲートスイッチング手段のオン・オフの少なくとも一条件として用いる第１の選択手段、
不揮発性メモリの各列に対応して設けられ、第２の選択入力を受けて、前記ソーススイッチング手段をオン・オフさせる第２の選択手段、
を備えことを特徴とするもの。
【請求項６】
請求項４または請求項５の不揮発性メモリにおいて、
何れの行にも選択入力が与えられていない場合には、すべてのコントロールゲートスイッチング手段をオフにして、コントロールゲートに基準電圧を与え、すベてのソーススイッチング手段をオンにして、ソースに接地電圧を与えるようにしたことを特徴とするもの。
【請求項７】
請求項１、２、３、４、５または６の不揮発性メモリにおいて、
各列の同一行の不揮発性メモリ素子のコントロールゲートは、コントロールゲート保護スイッチング手段を介して、コントロールゲートラインに接続されていることを特徴とするもの。
【請求項８】
請求項７の不揮発性メモリにおいて、
対象となる不揮発性メモリ素子の属する列のコントロールゲート保護スイッチング手段をオンとして、対象となる不揮発性メモリ素子の属する列以外の列のコントロールゲート保護スイッチング手段をオフとして、読み出しおよび書き込み動作を行うことを特徴とするもの。
【請求項９】
請求項１、２、３、４、５、６または７の不揮発性メモリにおいて、
各列の同一行の不揮発性メモリ素子のドレイン領域は、ドレイン保護スイッチング手段を介して、ドレインラインに接続されていることを特徴とするもの。
【請求項１０】
請求項９の不揮発性メモリにおいて、
対象となる不揮発性メモリ素子の属する行のドレイン保護スイッチング手段をオンとして、対象となる不揮発性メモリ素子の属する行以外の行のドレイン保護スイッチング手段をオフとして、読み出しおよび書き込み動作を行うことを特徴とするもの。
【請求項１１】
請求項１の不揮発性メモリに情報を書き込む方法であって、
対象となる不揮発性メモリ素子が接続されたソースラインに、不揮発性メモリ素子のしきい値電圧と実質的に等しい電圧を基準電圧として印加し、他のソースラインをフローティング状態とし、
対象となっていない不揮発性メモリ素子が接続されたコントロールゲートラインに、不揮発性メモリ素子のしきい値電圧と実質的に等しい電圧を基準電圧として印加するとともに、対象となる不揮発性メモリ素子が接続されたコントロールゲートラインに、前記基準電圧よりも大きいＨレベルの電圧を印加して、対象となる不揮発性メモリ素子の誘電体層を第１の状態に分極させるか、または前記基準電圧よりも小さいＬレベルの電圧を印加して、対象となる不揮発性メモリ素子の誘電体層を第２の状態に分極させることにより、情報の書き込みを行うこと
を特徴とする書き込み方法。
【請求項１２】
請求項１の不揮発性メモリに書き込まれた情報を読み出す方法であって、
対象となる不揮発性メモリ素子が接続されたソースラインを接地し、他のソースラインをフローティング状態とし、
全てのコントロールゲートラインに、不揮発性メモリ素子のしきい値電圧と実質的に等しい電圧を基準電圧として印加し、
対象となる不揮発性メモリが接続されたドレインラインに流し得る電流が、前記しきい値電圧に対応する電流よりも小さいか大きいかを判定して、書き込まれた情報を非破壊的に読み出すこと、
を特徴とする読み出し方法。
【請求項１３】
請求項１の不揮発性メモリのスタンバイ方法であって、
コントロールゲートラインの全てに不揮発性メモリ素子のしきい値電圧と実質的に等しい電圧を基準電圧を印加し、ソースラインの全てに接地電圧を印加するスタンバイ方法。
【請求項１４】
書き込み時には請求項１１の書き込み方法を用い、読み出し時には請求項１２の読み出し方法を用い、スタンバイ時には請求項１３のスタンバイ方法を用いる請求項１の不揮発性メモリの動作方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は不揮発性メモリに関するものである。
【０００２】
【従来の技術】
強誘電体を用いた不揮発性メモリが近年注目を集め、その構造や回路構成が種々提案されている。図２２に、米国特許公報４，８８８，７３３号に開示された、不揮発性メモリセルの構成を示す。強誘電体キャパシタ２の両側には、トランジスタ１８，２０が接続されている。トランジスタ１８，２０のゲートは、ワードライン８に接続されている。また、トランジスタ１８のソースはビットライン１４に接続され、トランジスタ２０のソースはビットライン１６に接続されている。
【０００３】
トランジスタ１８，２０を導通させるとともに、ビットライン１４、１６間に電圧を印加すると、強誘電体キャパシタ２が分極する。その後、ビットライン１４、１６間の電圧印加を止めても、分極状態は保持される。印加する電圧の極性を逆にすることにより、分極の極性を逆にすることができる。これにより、情報を不揮発的に記憶することができる。
【０００４】
記憶された情報を読み出す場合には、強誘電体キャパシタ２に電圧を印加し、分極状態が反転するかどうかによって、記憶された分極の状態を知ることができる。なお、読み出しによって記憶内容が破壊されるので、読み出しの直後に再書込を行うようにしている。
【０００５】
また、強誘電体キャパシタを用いた不揮発性メモリとして、２つのキャパシタと２つのトランジスタとによって１セルを構成したものも提案されている（米国特許公報第４，８７３，６６４号）。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のような従来の不揮発性メモリには、次のような問題点があった。
【０００７】
第一に、米国特許公報４，８８８，７３３号に示されたものでは、１つのセル当たり、強誘電体キャパシタの他に２つのトランジスタが必要であり、構成が複雑であった。同様に、米国特許公報第４，８７３，６６４号に示されたものでは、１つのセル当たり、２つの強誘電体キャパシタと２つのトランジスタが必要であり、構成が複雑であった
第二に、読出時に記憶内容を破壊してしまうので、再書込が必要であり、制御が複雑となっていた。
【０００８】
この発明は上記のような問題点を解決して、簡易な構成で、非破壊読み出しを行うことのできる不揮発性メモリを提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明の不揮発性メモリは、第１導電型のソース領域およびドレイン領域、ソース領域とドレイン領域との間に形成された第２導電型のチャネル領域、チャネル領域の上に、チャネル領域と絶縁して形成された導電体層であるメモリゲート、下部導電体層の上に形成された強誘電体層、強誘電体層の上に形成された導電体層であるコントロールゲート、を備えた不揮発性メモリ素子をマトリクス状に接続した不揮発性メモリであって、各列の同一行の不揮発性メモリ素子のドレイン領域を接続するドレインライン、各列の同一行の不揮発性メモリ素子のコントロールゲートを接続するドレインライン、各行の同一列の不揮発性メモリ素子のソース領域およびチャネル領域を接続するソースライン、を備えている。
【００１０】
この発明の不揮発性メモリは、各列のドレインラインを互いに接続する統合ドレインラインと、各ドレインラインごとに設けられ、各ドレインラインを統合ドレインラインを介してドレイン電流検出手段に接続するか否かのスイッチングをするドレインスイッチング手段とを設けるとともに、対象となる不揮発性メモリ素子の接続されたドレインラインに設けられたドレインスイッチング手段をオンにし、他のドレインスイッチング手段をオフとするように構成したことを特徴としている。
【００１１】
この発明の不揮発性メモリは、各列のドレインラインを互いに接続する統合ドレインラインと、各ドレインラインごとに設けられ、各ドレインラインを統合ドレインラインを介してドレイン電流検出手段に接続するか否かのスイッチングをするドレインスイッチング手段と、各ソースラインごとに設けられ、各ソースラインを接地電圧に接続するか否かまたは基準電圧に接続するか否かのスイッチングをするソーススイッチング手段、各コントロールゲートラインごとに設けられ、書き込みのためのＨレベルの電圧またはＬレベルの電圧を印加するか否かのスイッチングをするコントロールゲートスイッチング手段とを備えている。
【００１２】
この発明の不揮発性メモリは、不揮発性メモリの各行に対応して設けられ、第１の選択入力を受けて、前記ドレインスイッチング手段をオン・オフさせるとともに、第１の選択入力をコントロールゲートスイッチング手段のオン・オフの少なくとも一条件として用いる第１の選択手段と、不揮発性メモリの各列に対応して設けられ、第２の選択入力を受けて、前記ソーススイッチング手段をオン・オフさせる第２の選択手段とを備えている。
【００１３】
この発明の不揮発性メモリは、各コントロールゲートラインに、それぞれ不揮発性メモリ素子のしきい値電圧と実質的に等しい基準電圧を供給する基準電圧発生回路が接続されていることを特徴とする。
【００１４】
この発明の不揮発性メモリは、何れの行にも選択入力が与えられていない場合には、すべてのコントロールゲートスイッチング手段をオフにして、コントロールゲートに基準電圧を与え、すべてのソーススイツチング手段をオンにして、接地電圧を与えるようにしたことを特徴とする。
【００１５】
この発明の不揮発性メモリは、各列の同一行の不揮発性メモリ素子のコントロールゲートは、コントロールゲート保護スイッチング手段を介して、コントロールゲートラインに接続されていることを特徴とする。
【００１６】
この発明の不揮発性メモリは、対象となる不揮発性メモリ素子の属する列のコントロールゲート保護スイッチング手段をオンとして、対象となる不揮発性メモリ素子の属する列以外の列のコントロールゲート保護スイッチング手段をオフとして、読み出しおよび書き込み動作を行うことを特徴とする。
【００１７】
この発明の不揮発性メモリは、各列の同一行の不揮発性メモリ素子のドレイン領域は、ドレイン保護スイッチング手段を介して、ドレインラインに接続されていることを特徴とする。
【００１８】
この発明の不揮発性メモリは、対象となる不揮発性メモリ素子の属する行のドレイン保護スイッチング手段をオンとして、対象となる不揮発性メモリ素子の属する行以外の行のドレイン保護スイッチング手段をオフとして、読み出しおよび書き込み動作を行うことを特徴とする。
【００１９】
この発明の書き込み方法は、対象となる不揮発性メモリ素子が接続されたソースラインに、不揮発性メモリ素子のしきい値電圧と実質的に等しい電圧を基準電圧として印加し、他のソースラインをフローティング状続とし、対象となっていない不揮発性メモリ素子が接続されたコントロールゲートラインに、不揮発性メモリ素子のしきい値電圧と実質的に等しい電圧を基準電圧として印加するとともに、対象となる不揮発性メモリ素子が接続されたコントロールゲートラインに、前記基準電圧よりも大きいＨレベルの電圧を印加して、対象となる不揮発性メモリ素子の誘電体層を第１の状態に分極させるか、または前記基準電圧よりも小さいＬレベルの電圧を印加して、対象となる不揮発性メモリ素子の誘電体層を第２の状態に分極させることにより、情報の書き込みを行うことを特徴とする。
【００２０】
この発明の読み出し方法は、対象となる不揮発性メモリ素子が接続されたソースラインを接地し、他のソースラインをフローティング状態とし、全てのコントロールゲートラインに、不揮発性メモリ素子のしきい値電圧と実質的に等しい電圧を基準電圧として印加し、対象となる不揮発性メモリが接続されたドレインラインに流し得る電流が、前記しきい値電圧に対応する電流よりも小さいか大きいかを判定して、書き込まれた情報を非破壊的に読み出すことを特徴とする。
【００２１】
この発明のスタンバイ方法は、コントロールゲートラインの全てに不揮発性メモリ素子のしきい値電圧と実質的に等しい電圧を基準電圧を印加し、ソースラインの全てに接地電圧を印加することを特徴とする。
【００２３】
【作用および発明の効果】
この発明の不揮発性メモリは、同一行の不揮発性メモリ素子のコントロールゲートをコントロールゲートラインによって接続し、同一列の不揮発性メモリ素子のソース領域およびチャネル領域をソースラインによって接続している。したがって、各行のコントロールゲートラインおよび各列のソースラインに印加する電圧を選択して、所望の素子に対する書き込み読み出しを行うことができる。
【００２４】
この発明の不揮発性メモリは、対象となる不揮発性メモリ素子の接続されたドレインラインに設けられたドレインスイッチング手段をオンにし、他のドレインスイッチング手段をオフとするように構成したことを特徴としている。したがって、読み出し動作の際に、対象となるドレインライン以外のドレインラインの電流による影響を排除することができる。
【００２５】
この発明の不揮発性メモリは、各ドレインラインごとにドレインスイッチング手段と、各ソースラインごとにソーススイッチング手段とを備えている。したがって、これらのスイッチング手段を制御して、対象とする素子を選択して、書き込み、読み出しを行うことができる。
【００２６】
この発明の不揮発性メモリは、各行ごとに第１の選択手段を備えており、各列ごとに第２の選択手段を備えている。したがって、対象とする素子の属する、行および列に対応する選択手段に選択入力を与えることにより、対象とする素子を選択して、書き込み、読み出しを行うことができる。
【００２７】
この発明の不揮発性メモリは、各コントロールゲートラインに、それぞれ不揮発性メモリ素子のしきい値電圧と実質的に等しい基準電圧を供給する基準電圧発生回路が接続されている。したがって、ソースラインが接地された場合であっても、各素子に書き込まれた内容が変化してしまうおそれがない。
【００２８】
この発明の不揮発性メモリは、何れの行にも選択入力が与えられていない場合には、すべてのソーススイッチング手段をオンにして、接地電圧を与えるようにしている。したがって、書き込み、読み出しが行われていない際に、強誘電体層の両端に不測の電圧が印加されて、記録内容が変化してしまうおそれがない。
【００２９】
この発明の不揮発性メモリは、各列の同一行の不揮発性メモリ素子のコントロールゲートは、コントロールゲート保護スイッチング手段を介して、コントロールゲートラインに接続されていることを特徴とする。したがって、対象となる素子の属する列以外の列のコントロールゲート保護スイッチング手段をオフにして、対象となる素子以外の素子に対する、電圧のまわりこみを防止することができる。すなわち、対象となる素子以外の素子に対する、誤書き込み、誤消去を防止することができる。
【００３０】
この発明の不揮発性メモリは、各列の同一行の不揮発性メモリ素子のドレイン領域は、ドレイン保護スイッチング手段を介して、ドレインラインに接続されていることを特徴としている。したがって、対象となる素子の属する行以外の行のドレイン保護スイッチング手段をオフにして、対象となる素子以外の素子に対する、電圧のまわりこみを防止することができる。すなわち、対象となる素子以外の素子に対する、誤書き込み、誤消去を防止することができる。
【００３１】
この発明の書き込み方法および動作方法は、対象となる素子のみに対し、ソースに、不揮発性メモリ素子のしきい値電圧と実質的に等しい電圧を基準電圧として印加し、、かつコントロールゲートラインにＨまたはＬの電圧を印加するようにしている。したがって、対象となっていない素子に対して影響を与えず、対象となる素子に対してのみ書き込みを行うことができる。
【００３２】
この発明の読み出し方法および動作方法は、対象となる素子のみに対し、ソースを接地し、かつコントロールゲートラインに基準電圧を印加するようにしている。したがって、対象となっていない素子に対して影響を与えず、対象となる素子からの読み出しを行うことができる。
【００３３】
この発明のスタンバイ方法および動作方法は、コントロールゲートラインの全てに不揮発性メモリ素子のしきい値電圧と実質的に等しい電圧を基準電圧を印加し、ソースラインの全てに接地電圧を印加することを特徴としている。したがって、スタンバイ状態において、各素子の書き込み内容が変化するおそれがない。
【００３４】
【実施例】
図２に、この発明の一実施例による不揮発性メモリ素子Ｍの構造を示す。シリコン基板２０に、ソース領域２２とドレイン領域２４が形成されている。チャネル領域２６の上には、酸化シリコン（SiO2)や窒化シリコン(SiN)等による絶縁層２８が設けられている。絶縁層２８の上には白金等による下部導電体層３０が設けられている。その上にはＰＺＴ等の強誘電体層３２が設けられ、さらにその上には白金等による上部導電体層３４が設けられている。なお、下部導電体層３０、上部導電体層３４としては上記白金の他に、RuOx,IrOx,ITO等の酸化物導電体や、Pb,Au,Ag,Al,Ni等の金属を用いることができる。
【００３５】
図２の不揮発性メモリ素子Ｍを記号で表すと、図３のようになる。上部導電体層３４にはコントロールゲート電極ＣＧが接続され、下部導電体層３０にはメモリゲート電極ＭＧが接続され、ソース領域２２にはソース電極Ｓが接続され、ドレイン領域２４にはドレイン電極Ｄが接続されている。
【００３６】
この不揮発性メモリ素子Ｍに情報を記録する場合には、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間に、電圧を印加する。これにより、強誘電体３２が分極し、電圧を取り去った後も分極状態を維持する。印加する電圧の極性を変えることにより、極性の異なる２つの分極状態を得ることができる。たとえば、コントロールゲート電極ＣＧ側に対してメモリゲート電極ＭＧに低い電圧を与えると、強誘電体３２はコントロールゲート電極ＣＧ側を負極性として分極する（第１の状態に分極）。反対に、メモリゲート電極ＭＧ側に高い電圧を与えると、強誘電体３２はコントロールゲート電極ＣＧ側を正極性として分極する（第２の状態に分極）。このようにして、２つの状態を不揮発的に記録することができる。
【００３７】
不揮発性メモリ素子Ｍを、図４Ｂのように接続して、その特性を測定した結果を図４Ａに示す。コントロールゲートＣＧとメモリゲートＭＧとを短絡し、コントロールゲートＣＧに印加する電圧を変化させた場合、ドレイン電続ＩDがどのように変化するのかを示したのが、図４Ａの特性曲線βである。なお、強誘電体層３２のキャパシタは、絶縁層２８のキャパシタに比べて極めて大きい。したがって、強誘電体層３２が分極していない状態におけるコントロールゲートＣＧとドレイン電流の関係（特性）は、コントロールゲートＣＧとメモリゲートＭＧとを短絡した時の特性にほぼ近似することができる。
【００３８】
この特性曲線βから明らかなように、強誘電体層３２の両端が短絡されている場合（上記のように強誘電体が分極していない場合とほぼ等価である）には、この不揮発性メモリ素子ＭはＶrefのしきい値電圧を有することが分る。つまり、不揮発性メモリ素子Ｍは、外部から電圧を印加しなくとも、メモリゲートＭＧを負として、基板（チャネル）Ｂを正とした電圧が印加されたと等しい電荷を有するように形成されている。なお、このしきい値電圧Ｖrefは、製造時の動作定数を選択することにより調整可能である。
【００３９】
このような特性を利用すれば、メモリゲートＭＧを用いなくとも書き込みが可能である。
【００４０】
コントロールゲート電極ＣＧ側を正極として分極している場合（第２の状態に分極している場合）には、チャネルを形成するために必要なコントロールゲート電極ＣＧの電圧は小さくなる。また、コントロールゲート電極ＣＧ側を負極として分極している場合（第１の状態に分極している場合）には、チャネルを形成するために必要なコントロールゲート電極ＣＧの電圧は大きくなる。したがって、両電圧の間にある電圧をコントロールゲート電極ＣＧに与え、チャネルが形成されるか否かによって、記録した情報の読み出しを行うことができる。
【００４１】
上記の関係を、図４Ａ、図４Ｂを用いて説明する。図４Ａにおいて、曲線βは、コントロールゲート電極ＣＧとメモリゲート電極ＭＧを短絡した場合の、コントロールゲート電圧ＶCGとドレイン電流ＩDの特性を示すものである。コントロールゲート電圧ＶCGを上昇させていくと、ドレイン電流ＩDは増加する。さらにコントロールゲート電圧ＶCGを上昇させると、抵抗Ｒによって決定される設定最大ドレイン電流ＩOMAXにて、ドレイン電流の増加が止る。
【００４２】
曲線αは、コントロールゲート電極ＣＣ側を正極として、強誘電体３２が分極している場合（第２の状態に分極している場合）の、特性を示すものである。曲線βの場合と同じような傾向を求すが、強誘電体３２の分極の影響により、小さなコントロールゲート電圧ＶCGにてドレイン電流が流れている。また、小さなコントロール電圧ＶCGにてドレイン電流が設定最大ドレイン電流ＩOMAXに達している。
【００４３】
曲線γは、コントロールゲート電極ＣＧ側を負極として、強誘電体３２が分極している場合（第１の状態に分極している場合）の、特性を示すものである。曲線βの場合と同じような傾向を示すが、強誘電体３２の分極の影響により、大きなコントロールゲート電圧ＶCGにてドレイン電流が流れ始めている。また、大きなコントロール電圧ＶCGにてドレイン電流が設定最大ドレイン電流ＩOMAXに達している。
【００４４】
読み出しの際には、前記しきい値電圧Ｖrefを基準電圧としてコントロールゲートＣＧに与える。この時のドレイン電流ＩDが、基準電流Ｉsよりも大きいか（点Ｘ）、小さいか（点Ｙ）により、記憶されている情報を知ることができる。なお、点Ｘと点Ｙとを識別できるような電圧であれば、しきい値電圧Ｖref以外の電圧を基準電圧として与えても読み出しを行うことができる。しかし、上述のように、実質的にしきい値電圧Ｖrefと等しい電圧を基準電圧として用いれば、（しきい値電圧Ｖrefと相殺されて）読み出し時に強誘電体層３２の両端に外部印加電圧による影響が与えられず、書き込み内容を変化させることなく読み出すことができる。
【００４５】
次に、図３の不揮発性メモリ素子Ｍをマトリクス状に接続して構成した不揮発性メモリを、図ｌに示す。各列の同一行にあるメモリ素子（たとえば、Ｍ11、Ｍ12、Ｍ13・・・）のドレインＤは、ドレインラインＤＬ1、ＤＬ2、ＤＬ3・・・に接続されている。各ドレインラインＤＬ1、ＤＬ2、ＤＬ3・・・は、それぞれ、ドレインスイッチング手段であるトランジスタＱO1、ＱO2、ＱO3・・・を介して、統合ドレインラインＤＬに接続されている。統合ドレインラインＤＬには、抵抗Ｒを介して電源電圧ＶDDが接続されている。
【００４６】
各列の同一行にあるメモリ素子（たとえば、Ｍ11、Ｍ12、Ｍ13・・・）の、コントロールゲート電極ＣＧは、コントロールゲートラインＣＧＬ1、ＣＧＬ2、ＣＧＬ3・・・に接続されている。また、各行の同一列にあるメモリ素子（たとえば、Ｍ12、Ｍ22、Ｍ32・・・）の、ソース電極Ｓおよび基板（チャネル）Ｂは、ソースラインＳＬ1、ＳＬ2、ＳＬ3・・・に接続されている。なお、各メモリ素子のメモリゲートは、どこにも接続されず、フローティング状態にされている。
【００４７】
図５に、メモリ素子Ｍ22を対象とした場合の、書込時、読出時、スタンバイ時に、各ラインに与える電圧を表にして示す。
【００４８】
書込時には、ソースラインＳＬ2だけを基準電圧とし、他のソースラインＳＬ1、ＳＬ3・・・はフローティング状態としている。さらに、コントロールゲートラインＣＧＬ2だけに、記録する情報の電圧（５Ｖ（ＶDD）または接地電圧）を与え、他のコントロールゲートラインＣＧＬ1、ＣＧＬ3・・・には基準電圧（しきい値電圧）Ｖrefを与えている。
【００４９】
ソースラインＳＬ1、ＳＬ3・・・は、フローティング状態であるから、これに接続されたメモリ素子Ｍ11、Ｍ21、Ｍ31・・・、Ｍ13、Ｍ23、Ｍ33・・・は、コントロールゲートＣＧに電圧が印加されても、されなくても、強誘電体層３２の両端には電圧が生じない。したがって、これらの素子には、書き込みによる影響が与えられない。ソースラインＳＬ2は基準電圧であるから、これに接続されたメモリ素子Ｍ12、Ｍ22、Ｍ32・・・は、コントロールゲートＣＧに印加される電圧によって、強誘電体層３２の両端に電圧が生じる。ここで、メモリ素子Ｍ12とＭ32のコントロールゲートＣＧには、基準電圧Ｖrefが印加されているので、強誘電体層３２の両端には電圧が生じない。メモリ素子Ｍ22のコントロールゲートＣＧには、ＶDDまたは接地電圧が印加されている。したがって、メモリ素子Ｍ22の強誘電体層３２の両端には電圧が生じる。
【００５０】
このようにして、メモリ素子Ｍ22の強誘電体層３２のみに、記録する情報に応じた電圧が印加されて分極が行われる。つまり、記録する情報に応じて、メモり素子Ｍ22の強誘電体層３２が、第ｌの状態または第２の状態に分極する。
【００５１】
読出時には、ソースラインＳＬ2だけを接地電圧とし、他のソースラインＳＬ1、ＳＬ3・・・はフローティング状態としている。さらに、全てのコントロールゲートラインＣＧＬ1、ＣＣＬ2、ＣＧＬ3・・・に基準電圧Ｖrefを与えている。また、対象となるメモリ素子Ｍ22が接続されたドレインラインＤＬ2のトランジス夕ＱO2のみをオンにして、統合ドレインラインＤＬに接続する。
【００５２】
ソースラインＳＬ1、ＳＬ3・・・は、フローティング状態である。したがって、これに接続されたメモリ素子Ｍ11、Ｍ12、Ｍ13・・・、Ｍ13、Ｍ23、Ｍ33・・・は、オンであるかオフであるかにかかわらず、ドレイン電流を流さない。また、ドレインラインＤＬ1、ＤＬ3・・・のトランジスタＱO1、ＱO3・・・はオフである。したがって、ドレインラインＤＬ1、ＤＬ3・・・に接続されたメモリ素子Ｍ11、Ｍ12、Ｍ13・・・Ｍ31、Ｍ32、Ｍ33・・・は、オンであるかオフであるかにかかわらず、ドレイン電流を流さない（図５において、これらの素子に関しＩ＝Ｏとしているのはこの意味である）。したがって、メモリ素子Ｍ22の書き込み内容に応じて（強誘電体層の分極方向に応じて）、統合ドレインラインＤＬに、設定最大ドレイン電流ＩOMAXか（図４の点Ｘ）、Ｏか（図４の点Ｙ）の電流が流れる。この２つの状態を、基準電流ＩSによって判断し（つまり、基準電流ＩSよりも大きいか小さいかによって判断し）、情報を読み出すことができる。つまり、非破壊的に記録情報を読み出すことができる。
【００５３】
以上のようにして、所望のメモリ素子に対して、記録、読み出しを行うことができる。
【００５４】
上記の実施例では、書き込みのためにメモリゲートＭＧに印加する基準電圧をしきい値電圧と等しい電圧とし、読み出しのためにメモリゲートＭＧに印加する基準電圧をしきい値電圧と等しい電圧としている。したがって、書き込み、読み出しの際に、対象となるメモリ素子以外の素子に与える影響を小さくすることができる。また、書き込み時の電圧と読み出し時の電圧を等しくすることにより、周辺回路を簡素化することができる。
【００５５】
なお、書き込みのためにメモリゲートＭＧに印加する電圧は、設定最大ドレイン電続ＩOMAXとゼロとの間の電流に対応する電圧（中間電圧）であれば、読み出しのためにメモリゲートＭＧに印加する電圧と異なっていてもよい。
【００５６】
ところで、図ｌの回路を動作させるには、基準電圧Ｖrefを発生する回路が必要である。図４からも明らかなように、メモリを構成するメモリ素子に合致した、正確な基準電圧Ｖrefが得られなければ、誤まった読み出しや書き込みを生じるおそれがある。この実施例では、図６に示すような基準電圧発生回路４０を用いることによって、適正な基準電圧Ｖrefを得るようにしている。
【００５７】
図において、基準電圧発生用素子４２は、基準電圧Ｖrefを必要としているメモリ素子Ｍと同じ構造のものを用いる。つまり、集積回路において、同じプロセスでメモリ素子Ｍと同時に形成する。コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ドレイン電極Ｄを短絡するとともに、ドレイン電極Ｄに基準電流ＩS（図４参照）の定電流源４４を接続する。この素子４２は、コントロールゲート電極ＣＧとメモリゲート電極ＭＧが短絡されているので、図４のβで示す特性を有する。また、ドレインにはＩSの電流が与えられているので、コントロールゲート電極ＣＧの電圧は、基準電圧Ｖrefとなる。素子４２は、メモリ素子Ｍと同じ構造、同じプロセスで作られる。したがって、製造時や動作時にメモリ素子Ｍの特性が変動しても、素子４２の特性も同じように変動するので、この基準電圧Ｖrefは、当該メモリ素子Ｍとの相対的な関係において適切な値を維持できる。
【００５８】
なお、中間電圧が必要な場合には、電流源４４に代えて、その中間電圧に対応した電流源を設ければよい。
【００５９】
また、図１の回路を動作させるには、ドレイン電流を判定する回路が必要である。上記図ｌの説明においては、ドレインラインＤＬに流れるドレイン電流が基準電流ＩSよりも大きいか小さいかによって、注目するメモリ素子Ｍ22の記録情報を判定する方法を説明した。つまり、注目するメモリ素子Ｍ22が第１の状態に分極している場合には、基準電流ＩSよりも小さいドレイン電流ＩDしか流れず、第２の状態に分極している場合には、基準電流ＩSよりも大きいドレイン電流ＩDが流れるように、統合ドレインラインＤＬに抵抗Ｒを介して電源電圧ＶDDを与えている。この統合ドレインラインＤＬを流れる電流を、電流計測回路で計測すれば、判定を行うことができるが、回路構成が複雑となる。
【００６０】
そこで、図７のような、ドレイン電流判定回路５０を用いることもできる。この場合、図１の抵抗Ｒは不要である。第ｌの電流判定用素子５２、第２の電流判定用素子５４は、メモリ素子Ｍと同じ構造、同じプロセスで作られたものである。素子５２のドレイン電極Ｄには、設定最大ドレイン電流ＩOMAXの約１／２の電流ＩS（しきい値電圧に対応した電圧）の定電流源５６が接続されている。また、素子５４のドレイン電極Ｄには、ＩS／２の定電流源５８が接続されている。この回路の端子６０に、統合ドレインラインＤＬ（図ｌ）を接続する。
【００６１】
注目するメモリ素子Ｍ22が、第２の状態に分極しており、ＩSを越えるドレイン電流を流す能力を有している場合には、定電流源５６の電流ＩSが、当該メモリ素子Ｍ22に流れ込み、素子５２には流れ込まない。このため素子５２がｏｆｆとなり、素子５４もｏｆｆとなる。また、注目するメモリ素子Ｍ22が、第１の状態に分極しており、ＩSを越えるドレイン電流を流す能力を有していない場合には、定電流源５６の電流ＩSが、当該メモリ素子Ｍ22に流れ込まないため、素子５２には流れ込む。このため素子５２がｏｎとなり、素子５４もｏｎとなる。したがって、読み出し出力端子６３から、注目するメモリ素子Ｍ22に書き込まれた情報に対応した読み出し出力を得ることができる。この判定回路５０においても、図６と同様、素子５６、５８がメモリ素子Ｍと同じ構造、同じプロセスで作られているので、特性変動による誤動作がない。
【００６２】
なお、動作入力端子６１が「Ｌ」である場合には、トランジスタ５３がｏｆｆであるので、上記のように動作する。しかし、動作入力端子６１が「Ｈ」である場合には、トランジスタ５３がｏｎとなり、定電流源５６の電流がトランジスタ５３を介して流れるので、読み出し出力端子６３は「Ｌ」に固定される。
【００６３】
なお、図６、図７の定電流源は、図８のような回路によって実現できる。メモり素子Ｍと同じ構成の電流発生用素子６２の、メモリゲート電極ＭＧとコントロールゲート電極ＣＧとを短絡し、これに電源電圧ＶDDを与えている。また、ドレイン電極Ｄには、カレントミラ一回路５５の入力側が接続されている。したがって、素子６２のドレインには、素子形状・能力に応じた設定最大ドレイン電流IOMAXが続れる。カレントミラ一回路５５の出力側５５ａには、抵抗Ｒａが接続されている。この抵抗Ｒａの抵抗値を選択することにより、出力側５５ａから、基準電流ＩS（ＩOMAX／２）を得ることができる。同様に、出力側５５ｂには、ＩS／２（ＩOMAX／４）の電流が得られるような抵抗Ｒｂが接続されている。
【００６４】
なお、上記実施例では、抵抗値を変えることによって所望の出力電流を得ているが、出力側のトランジスタの幅（トランジスタワイド）を変えてトランジスタの特性を変化させ、所望の出力電流を得るようにしてもよい。また、双方を変化させて所望の出力電流を得てもよい。
【００６５】
この回路においても、メモリ素子Ｍと同じ構造、同じプロセスで作った素子６２によって基本となる設定最大ドレイン電流Ｉomaxを得ているので、変動誤差をキャンセルすることができる。
【００６６】
図９に、図６の基準電圧発生回路４１、図７のドレイン電流判定回路５０を用いて不揮発性メモリを構成した場合の回路図を示す。図面では、簡単のため、２×２のマトリクス部分のみを表しているが、ｎ×ｎ個のメモリ素子Ｍを配置している。記録時における各端子への印加電圧の状況を図１２に示す。なお、ここでは、メモリ素子Ｍ22に書き込みを行うものとする。端子Ｗ／Ｒは、書き込みの際には「Ｈ」とする。これにより、ドレイン電流判定回路５０の動作人力端子６１が「Ｈ」となって、ドレイン電流判定回路５０は読み出し動作を行わない（読み出し出力端子６３を「Ｌ」に固定する）。なお、この実施例では、「Ｈ」を５Ｖ、「Ｌ」を０Ｖとした。また、メモリ素子のしきい値電圧Ｖref（図４Ａ参照）を２．５Ｖとした。
【００６７】
書き込みの対象となるメモリ素子Ｍ22が属する行の端子Ｃ2のみを「Ｈ」とし、他の行の端子Ｃ1・・・を「Ｌ」にする。これを受けて、第１の選択手段ＣＳ1、ＣＳ2・・・のうち、対象となるメモリ素子Ｍ22が属する行の選択手段ＣＳ2は、トランジスタＱM2をオンにする。他の行の選択手段ＣＳ1・・・は、トランジス夕ＱM1・・・をオフにする。
【００６８】
また、書き込みの対象となるメモリ素子Ｍ22が属する列の端子Ｌ2のみを「Ｈ」とし、他の列の端子Ｌ1・・・を「Ｌ」にする。これにより、対象となるメモリ素子Ｍ22の属する列のソーススイッチング手段ＱS2がオンとなり、その他の列のソーススイッチング手段ＱS1・・・がオフとなる。したがって、対象となるメモり素子Ｍ22が属する列のソースラインＳＬ2は基準電圧が印加され、他の列のソースラインＭＧＬ1・・・がフローティング状態となる。
【００６９】
この状態で、記録したい電圧（情報）を、端子ＩＮから「Ｈ」または「Ｌ」で与える。この電圧は、トランジスタＱR2（端子Ｗ／ＲがＨの時にオン）、トランジスタＱM2（端子Ｃ2がＨの時にオン）を介して、対象となるメモリ素子Ｍ22が属する行のコントロールゲートラインＣＧＬ2に印加される。なお、他の行のコントロールゲートラインＣＧＬ1・・・には、端子Ｃ1・・・が「Ｌ」であるため、トランジスタＱM1・・・がオフとなって、基準電圧Ｖrefが印加される。
【００７０】
メモリ素子Ｍ22のソース、基板（チャネル）には基準電圧が印加され、コントロールゲートには記録したい電圧が印加される。したがって、メモリ素子Ｍ22の強誘電体層は、記録したい電圧に応じて分極する。なお、記録したい電圧は、メモリ素子Ｍ22と同じ行のメモリ素子Ｍ21・・・のコントロールゲートにも印加される。しかし、メモリ素子Ｍ21・・・のソース、基板は、フローティング状態とされているので、これらの強誘電体層は書き込み電圧の影響を受けない。また、メモリ素子Ｍ22と同じ列のメモリ素子Ｍ21・・・のソース、基板にも、接地電圧が印加される。しかし、メモリ素子Ｍ12・・・のコントロールゲートには、基準電圧Ｖrefが印加されるので、これらの強誘電体層は書き込み電圧の影響を受けない。
【００７１】
なお、対象となるメモリ素子Ｍ22と行、列の双方が異なるメモリ素子Ｍ11・・・においては、ソース、基板がフローティング状態にされ、コントロールゲートに基準電圧Ｖrefが印加されているので、これらの強誘電体層は書き込み電圧の影響を受けない。
【００７２】
以上のように、対象となるメモリ素子Ｍ22のみに対し、選択的に書き込みを行うことができる。
【００７３】
図１０に、読み出しの際の動作状況を示す。なお、ここでは、メモリ素子Ｍ22を対象として読み出しを行うものとする。図１２にあるように、端子Ｗ／Ｒを「Ｌ」、端子Ｃ1に「Ｌ」、端子Ｃ2に「Ｈ」、端子Ｌ1に「Ｌ」、端子Ｌ2に「Ｈ」を印加する。読み出し出力は、端子ＯＵＴに得られる。
【００７４】
端子Ｗ／Ｒは、読み出しの際には「Ｈ」とする。これにより、ドレイン電流判定回路５０の動作入力端子６１が「Ｌ」となって、ドレイン電流判定回路５０は読み出し動作を行なう。つまり、ドレイン電流に基づいて記録された情報を判定し、端子ＯＵＴから出力する。また、端子Ｗ／Ｒを「Ｌ」とすることにより、トランジスタＱR1、ＱR2・・・がオフとなって、端子ＩＮの電圧が、コントロールゲートラインに影響を与えることがないようにしている。
【００７５】
読み出しの対象となるメモリ素子Ｍ22が属する行の端子Ｃ2、列の端子Ｌ2のみを「Ｈ」とする点は、書き込みの場合と同様である。したがって、メモリ素子Ｍ22の属するドレインラインＤＬ2のドレインスイッチング手段であるトランジス夕ＱO2がオンとなり、他のドレインラインＤＬ1のトランジスタＱO1がオフとなる。さらに、対象となるメモリ素子Ｍ22が属する列のソースラインＳＬ2が接地され、他の列のソースラインＭＧＬ1・・・がフローティング状態となる。また、対象となるメモリ素子Ｍ22の属するコントロールゲートラインＣＧＬ2を含めて、全てのメモリ素子のコントロールゲートラインＣＧＬ1・・・に基準電圧Ｖrefが印加される。
【００７６】
メモリ素子Ｍ22のソース、基板は接地され、コントロールゲートには基準電圧Ｖrefが印加される。したがって、メモリ素子Ｍ22の強誘電体が第２の状態に分極していれば図４Ａの点Ｘの電流に対応するチャネルが形成され、第１の状態に分極していればチャネルが形成されない（点Ｙ）。さらに、メモリ素子Ｍ22のソースは接地されているので、メモリ素子Ｍ22は、形成されたチャネルに応じた電流を流す能力を有する状態となる。
【００７７】
なお、メモリ素子Ｍ22と同じ行のメモリ素子Ｍ21・・・においては、ソース、基板がフローティング状態とされるので、電流を流す能力を有する状態とはならない。また、メモリ素子Ｍ22と同じ列のメモリ素子Ｍ12・・・のソース、基板にも接地電圧が与えられるが、トランジスタＱO1がオフであるため、電流を流す能力を有する状態とはならない。また、メモリ素子Ｍ22と行、列の双方が異なるメモリ素子Ｍ11・・・においても、ソースがフローティング状態とされるので、チャネルが形成されず、電流を流す能力を有する状態とはならない。
【００７８】
したがって、メモリ素子Ｍ22の属する行のドレインラインＤＬ2は、記録内容に応じた電流能力を有することとなる。統合ドレインラインＤＬには、このドレインラインＤＬ2のみが接続されている。したがって、メモリ素子Ｍ22の書き込み内容に応じて（強誘電体層の分極方向に応じて）、統合ドレインラインＤＬに、設定最大ドレイン電流ＩOMAXか（図４の点Ｘ）、Ｏか（図４の点Ｙ）の電流が流れる。統合ドレインラインＤＬは、ドレイン電流判定回路５０の判定入力端子６０に接続されている。したがって、メモリ素子Ｍ22の記録内容に応じて、出力端子ＯＵＴから読み出し出力が得られる。
【００７９】
図１１に、スタンバイ時の動作状況を示す。この実施例では、対象となる素子を選択するための端子Ｃ1、Ｃ2・・・、Ｌ1、Ｌ2・・・を全て「Ｌ」にすれば（アドレス選択を行わなければ）、自動的にスタンバイ状態となるようにしている。全てのメモリ素子Ｍ11、Ｍ12・・・、Ｍ21、Ｍ22・・・において、コントロールゲートに基準電圧が印加され、ソース、基板がフローティング状態とされて、書き込み内容の変動が防止される。
【００８０】
ところで、図１や図９に示すような回路においては、強誘電体の特性やバイアスの選択によっては、次のような誤動作を生じる場合もある。図１３に、不揮発性メモリ素子Ｍ22のコントロールゲートに「Ｈ」レベルを与えて、書き込みを行う場合の状態を示す。対象となるメモリ素子Ｍ22に書き込みを行う場合には、ソースラインＳＬ2を基準電圧とし、他のソースラインＳＬ1、ＳＬ3・・・は、フローティング状態とする。ここで、メモリ素子Ｍ22ヘの書き込み時には、メモリＭ22はオンとなるため、ドレインラインＤＬ2は基準電位となる。
【００８１】
この時、メモリ素子Ｍ22と同じ行にあるメモリ素子Ｍ21、Ｍ23・・・のうち、記憶状態によってオンとなるものも存在する。たとえば、メモリ素子Ｍ21がオンになったとする。すると、メモリ素子Ｍ21のドレイン・ソース間が導通して、ソースが基準電位となる。一方、書き込みのためコントロールゲートラインＣＧＬ2に与えられた電圧により、メモリ素子Ｍ21のコントロールゲートには、「Ｈ」レベルの電圧が印加されている。したがって、メモリ素子Ｍ21に誤書き込みを起こすおそれがある。
【００８２】
図１４に、メモリ素子Ｍ22の読み出しを行う場合の状態を示す。対象となるメモリ素子Ｍ22の内容を読み出す場合には、コントロールゲートラインＣＧＬ2を基準電圧Ｖrefにする。また、ソースラインＳＬ2を接地電圧とし、他のソースラインＳＬ1、ＳＬ3・・・をフローティング状態とする。ここで、メモリ素子Ｍ22がオンとなるような記憶状態にあれば、ドレインラインＤＬ2が接地電圧になる。
【００８３】
この時、同一行のメモリ素子Ｍ21、Ｍ23・・・のコントロールゲートにも基準電圧Ｖrefが与えられる。したがって、記憶状態によっては、これらのメモリ素子Ｍ21、Ｍ23がオンとなる。たとえば、メモリ素子Ｍ21がオンとなった場合には、メモリ素子Ｍ21のドレインの接地電圧が、メモリ素子Ｍ21のソース、ソースラインＳＬ1、メモリ素子Ｍ11のソースの経路で伝達される。一方、メモリ素子Ｍ11のコントロールゲートには、基準電圧Ｖrefが印加されている。したがって、メモリ素子Ｍ11に対して、誤書き込みを起こすおそれがある。
【００８４】
上記のような問題点を解決したのが、図１５、図１６に示す回路である。この実施例では、各メモリ素子のコントロールゲートにコントロールゲート保護スイッチング手段であるコントロールゲート保護トランジスタＨＣ11、ＨＣ12・・・ＨＣ21、ＨＣ22・・・を設けている。同一行のメモリ素子は、コントロールゲート保護トランジスタを介して、同一のコントロールゲートラインに接続されている。また、このコントロールゲート保護トランジスタＨＣ11、ＨＣ21・・・は、選択端子Ｌ1に「Ｈ」が与えられるとオンとなり、コントロールゲート保護トランジスタＨＣ12、ＨＣ22・・・は、選択端子Ｌ2に「Ｈ」が与えられるとオンとなる。つまり、対象となるメモリ素子の属する列以外のコントロールゲート保護トランジスタは、オフとなるように構成されている。
【００８５】
さらに、各メモリ素子のドレインにドレイン保護スイッチング手段であるドレイン保護トランジスタＨＤ11、ＨＤ12・・・ＨＤ21、ＨＤ22・・・を設けている。同一行のメモリ素子は、ドレイン保護トランジスタを介して、同一のドレインラインに接続されている。また、このドレイン保護トランジスタＨＤ11、ＨＤ12・・・は、選択端子Ｃ1に「Ｈ」が与えられるとオンとなり、ドレイン保護トランジスタＨＤ21、ＨＤ22・・・は、選択端子Ｃ2に「Ｈ」が与えられるとオンとなる。つまり、対象となるメモリ素子の属する行以外のドレイン保護トランジスタは、オフとなるように構成されている。
【００８６】
図１６、図１７に、書き込み時の動作状態を示す。ここでは、メモリ素子Ｍ22を書き込みの対象とするメモリ素子として説明する。この場合には、端子Ｃ2だけを「Ｈ」とし、他の端子Ｃ1・・・を「Ｌ」とするとともに、端子Ｌ2だけを「Ｈ」とし、他の端子Ｌ1・・・を「Ｌ」とする。これにより、保護トランジス夕ＨＣ12、ＨＣ22・・・がオンとなり、対象とするメモリ素子Ｍ22に、コントロールゲートラインＣＧＬ2を介して、書き込みに必要な電圧が印加される。一方、保護トランジスタＨＣ11、ＨＣ21・・・は、オフであるから、メモリ素子Ｍ11、Ｍ21・・・のコントロールゲートは、コントロールゲートラインＣＧＬ1から切り離される。したがって、図ｌ３、図１４に示すような経路が形成されず、誤書き込みや誤消去のおそれがない。
【００８７】
また、端子Ｃ2だけを「Ｈ」とし、他の端子Ｃ1・・・を「Ｌ」としているので、保護トランジスタＨＤ21、ＨＣ22・・・がオンとなり、対象とするメモリ素子Ｍ22が、統合ドレインラインＤＬに接続される。一方、保護トランジスタＨＣ11、ＨＣ12・・・は、オフであるから、メモリ素子Ｍ11、Ｍ12・・・のドレインは、ドレインラインＤＬ1から切り離される。したがって、図１３、図１４に示すような経路が形成されず、誤書き込みや誤消去のおそれがない。
【００８８】
図１７、図１８は、メモリ素子Ｍ22を対象として読み出す場合の動作状態を示すものである。読み出しの際においても、対象メモリ素子Ｍ22の属する列以外の列の保護トランジスタＨＣ11、ＨＣ21・・・はオフとなる。また、対象メモリ素子Ｍ22の属する行以外の行の保護トランジスタＨＤ11、ＨＤ12・・・はオフとなる。したがって、図１３、図１４の太線で示すような経路が形成されず、誤書き込みや誤消去のおそれがない。
【００８９】
図１９、図２０は、スタンバイ時の動作状態を示すものである。スタンバイ時には、端子Ｃ1、Ｃ2・・・、Ｌ1、Ｌ2・・・をすべて「Ｌ」とする。端子Ｌ1、Ｌ2・・・の反転出力Ｒiは、スタンバイ判定回路であるアンド回路９１に与えられる。したがって、スタンバイ判定回路９１からは、「Ｈ」の判定出力ＲOが得られる。これにより、トランジスタＱZ1、ＱZ2・・・がオンとなって、全てのコントロールゲート保護トランジスタＨＣ11、ＨＣ12・・・、ＨＣ21、ＨＣ22・・・がオンとなる。また、全てのトランジスタＱV1、ＱV2・・・がオンとなって、全てのソースラインＳＬ1、ＳＬ2・・・が接地電位となる。したがって、各メモリ素子のコントロールゲートに基準電圧Ｖrefが印加され、強誘電体層の両端に外部電圧が印加されない。したがって、スタンバイ時において、全てのメモリ素子の書き込み内容の変化を防ぐことができる。
【００９０】
また、端子Ｃ1、Ｃ2・・・が「Ｌ」であるから、全てのドレイン保護トランジスタＨＤ11、ＨＤ12・・・、ＨＤ21、ＨＤ22・・・がオフとなる。したがって、各メモリ素子のドレインが、ドレインラインから切り離される。したがって、スタンバイ時において、全てのメモリ素子の書き込み内容の変化を防ぐことができる。
【００９１】
なお、上記各実施例マトリクス配置に代えて、図２１に示すようなペアセル構造にしてマトリクスを構成してもよい。
【００９２】
なお、この上記各実施例によれば、メモリゲートＭＧをフローティング状態にして、書き込みおよび読み出しを行なうことができるので、メモリゲートＭＧを制御するラインが不要となり、構成を簡素化することができる。
【００９３】
また、上記各実施例では、ソーススイッチング手段によって、ソースラインを接地するか否かをスイッチングしているが、基準電圧を与えるか否かをスイッチングするようにしてもよい。
【図面の簡単な説明】
【図ｌ】この発明の一実施例による不揮発性メモリの回路図である。
【図２】図１の不揮発性メモリに用いた不揮発性メモリ素子Ｍの構造を示す図である。
【図３】図２の不揮発性メモリ素子Ｍのシンボルを示す図である。
【図４】図４Ａは、不揮発性メモリ素子Ｍの特性を示す図である。図４Ｂは、図４Ａの特性を測定した時の回路を示す図である。
【図５】図ｌの回路において、各モードでの印加電圧を示す表である。
【図６】基準電圧発生回路４１を示す図である。
【図７】ドレイン電流判定回路５０を示す図である。
【図８】電流発生回路を示す図である。
【図９】この発明の一実施例による不揮発性メモリの書き込みモードに於ける各部の電圧状況を示す図である。
【図１０】この発明の一実施例による不揮発性メモリの読み出しモードに於ける各部の電圧状況を示す図である。
【図ｌｌ】この発明の一実施例による不揮発性メモリのスタンバイモードに於ける各部の電圧状況を示す図である。
【図１２】図９の回路において、各モードでの印加電圧を示す表である。
【図１３】書き込み時における電圧印加経路を示す図である。
【図１４】読み出し時における電圧印加経路を求す図である。
【図１５】コントロールゲート保護スイッチング手段およびドレイン保護スイッチング手徴を設けた実施例の書き込みモードに於ける各部の電圧状況を示す図である。
【図１６】コントロールゲート保護スイッチング手段およびドレイン保護スイッチング手段を設けた実施例の書き込みモードに於ける各部の電圧状況を示す図である。
【図１７】コントロールゲート保護スイッチング手段およびドレイン保護スイッチング手段を設けた実施例の読み出しモードに於ける各部の電圧状況を示す図である。
【図１８】コントロールゲート保護スイッチング手段およびドレイン保護スイッチング手段を設けた実施例の読み出しモードに於ける各部の電圧状況を求す図である。
【図１９】コントロールゲート保護スイッチング手段およびドレイン保護スイッチング手段を設けた実施例のスタンバイモードに於ける各部の電圧状況を示す図である。
【図２０】コントロールゲート保護スイッチング手段およびドレイン保護スイッチング手段を設けた実施例のスタンバイモードに於ける各部の電圧状況を示す図である。
【図２１】他のマトリクス構成を示す図である。
【図２２】従来の不揮発性メモリの回路を示す図である。
【符号の説明】
ＣＧ・・・コントロールゲート
ＣＧＬ1、ＣＧＬ2・・・コントロールゲートライン
ＭＧ・・・メモリゲート
ＭＧＬ1、ＭＣＬ2・・・メモリゲートライン
ＤＬ・・・ドレインライン
ＳＬ1・・・・ソースライン
Ｍ・・・不揮発性メモリ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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