(57)【特許請求の範囲】
【請求項１】
第１の領域で半導体層の表面に金属シリサイド又は高融点金属よりなる第１の導電層を形成する工程と、
前記第１の導電層と前記半導体層の上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜のうち前記第１の導電層の上にホールを形成する工程と、
前記ホール内面と前記第１の絶縁膜の上に沿って高融点金属シリサイド又は溶融温度１７００℃以上の高融点金属よりなる第２の導電層を形成し、該第２の導電層を前記第１の導電層に接続する工程と、
前記第２の導電層上に配線又はプラグとして第３の導電層を形成する工程と、
前記第３の導電層と前記第１の絶縁膜の上に第２の絶縁膜を形成する工程と、
第２の領域において前記半導体層の上方にある前記第２の絶縁膜の上にキャパシタ素子を６７５℃以上の温度で形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記第２の導電層を構成する前記高融点金属を、タングステン、タンタル、モリブデンのいずれかから形成する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の導電層を構成する前記金属シリサイドはコバルトシリサイド、タングステンシリサイドのいずれかである請求項１に記載の半導体装置の製造方法。
【請求項４】
前記半導体層の表面に前記第１の導電層を形成する工程は、不純物を含む多結晶シリコン層の上にタングステンを含む層を形成する工程である請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第２の導電層を構成する前記高融点金属シリサイドは、タングステン、タンタル、モリブデン、又はチタンのシリサイドである請求項１に記載の半導体装置の製造方法。
【請求項６】
前記キャパシタ素子と前記第２の絶縁膜の上に第３の絶縁膜を形成する工程と、
前記第３の導電層に繋がる第２のホールを前記第３の絶縁膜に形成する工程と、
前記第２のホールと前記第２の導電層と第３の導電層を介して前記第１の導電層に電気的に接続される第４の導電層を前記第３の絶縁膜の上に形成する工程をさらに有する請求項１に記載の半導体装置の製造方法。
【請求項７】
前記第３の導電層はＣＶＤ法により形成されたタングステンを含む請求項１に記載の半導体装置の製造方法。
【請求項８】
前記第３の導電層はＣＶＤ法により形成されたタングステン膜であって、該タングステン膜と前記第２の導電層の間には窒化チタンよりなるバリアメタル層を形成する工程を含む請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、高融点金属又は高融点金属シリサイドと金属配線の接続構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）と半導体論理回路を混載した半導体装置においては、シリサイド層又はサリサイド構造に金属配線を接続する構造が採用されている。
そのような半導体装置のうち論理回路においては、例えば図１に示すようなＭＯＳトランジスタと金属配線を接続する構造を有している。
【０００３】
図１において、ＭＯＳトランンジスタ１００  は、シリコン基板１０１  の上にゲート絶縁膜１０２  を挟んで形成されたゲート電極１０３  と、ゲート電極１０３  の両側の斜め下方に形成されたソース領域１０４  、ドレイン領域１０５  とを有している。
それらのソース領域１０４  とドレイン領域１０５  は、シリコン基板１０１  の不純物拡散層１０４ａ、１０５ａの上にシリサイド層１０４ｂ、１０５ｂが自己整合的に形成されたサリサイド構造を有している。また、ゲート電極１０３  は、不純物含有の多結晶シリコン層１０３ａの上にシリサイド層１０３ｂが自己整合的に形成されたサリサイド構造か、或いは、多結晶シリコン層１０３ａの上にシリサイド層１０３ｂがＣＶＤ法により形成されたポリサイド構造を有している。
【０００４】
そのようなＭＯＳトランンジスタ１００  は層間絶縁膜１０６  に覆われ、その層間絶縁膜１０６  にはソース領域１０４  、ドレイン領域１０５  、ゲート電極１０３  につながる第１〜第３のホール１０６ａ，１０６ｂ，１０６ｃが形成されている。そして、第１〜第３のホール１０６ａ，１０６ｂ，１０６ｃ内では、チタンよりなるコンタクト金属層１０７ａ，１０７ｂ，１０７ｃと、窒化チタンよりなるバリア金属層１０８ａ，１０８ｂ，１０８ｃと、タングステンよりなるプラグ１０９  が順に形成されている。
【０００５】
さらに、層間絶縁膜１０６  上には第１〜第３のホール１０６ａ，１０６ｂ，１０６ｃ内のプラグ１０９  に接続されるタングステンよりなる配線１１０，１１１，１１２  が形成されている。
以上のようなＭＯＳトランンジスタ１００  、層間絶縁膜１０６  、プラグ１０９  、配線１１０，１１１，１１２  の形成を終えた後に、メモリセル領域でキャパシタを形成することになる。
【０００６】
【発明が解決しようとする課題】
しかし、上記したプラグ１０９  を形成した後に、ホール１０６ａ，１０６ｂ，１０６ｃ内に７００℃程度の熱が加わると、プラグ１０９  とシリサイド層１０４ｂ、１０５ｂとのコンタクト抵抗が増加することを本願発明者が発見した。これは、次のような理由によるものと考えられる。
【０００７】
即ち、コンタクト金属層１０７ａ，１０７ｃ  をチタンにより構成すると、チタンの融点が１６６０℃と比較的低い温度であるために、チタン製のコンタクト金属層１０７ａ，１０７ｃ  とシリサイド層１０４ｂ、１０５ｂの接続部分での耐熱性が十分でないことによるものであるか、又は、シリサイド層１０３ｂ、１０４ｂ、１０５ｂ中のシリコンがコンタクト金属中に拡散することによりコンタクト抵抗が上昇したと考えられる。
【０００８】
そのようなコンタクト金属層とシリサイド層とのコンタクト抵抗が上昇するような温度の熱が加えられる工程として、メモリセル領域にキャパシタ誘電体膜を形成する工程が例に挙げられる。
本発明の目的は、絶縁膜のホールを通して形成されるコンタクト金属層とその下のシリサイド層とのコンタクト抵抗の熱処理による増加を防止することができる半導体装置及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記した課題は、第１の領域（Ｂ）で半導体層（１、４）の表面に金属シリサイド又は高融点金属よりなる第１の導電層（５，１０ｂ）を形成する工程と、前記第１の導電層（５，１０ｂ）と前記半導体層（１、４）の上に第１の絶縁膜（１１）を形成する工程と、前記第１の絶縁膜（１１）のうち前記第１の導電層（１０ｂ）の上にホール（１１ｂ）を形成する工程と、前記ホール（１１ｂ，１１ｃ）内面と前記第１の絶縁膜（１１）の上に沿って高融点金属シリサイド又は溶融温度１７００℃以上の高融点金属よりなる第２の導電層（１２）を形成し、該第２の導電層（１２）を前記第１の導電層（５，１０ｂ）に接続する工程と、前記第２の導電層（１２）上に配線又はプラグとして第３の導電層（１４）を形成する工程と、前記第３の導電層（１４）と前記第１の絶縁膜（１１）の上に第２の絶縁膜（１８）を形成する工程と、第２の領域（Ａ）において前記半導体層（１、４）の上方にある前記第２の絶縁膜（１８）の上に６７５℃以上の温度でキャパシタ素子（Ｑ）を形成する工程とを有することを特徴とする半導体装置の製造方法によって解決する。
【００１２】
その半導体装置の製造方法において、前記第２の導電層（１４）を構成する前記高融点金属は、タングステン、タンタル、モリブデンのいずれかから形成されることを特徴とする。
【００１３】
その半導体装置の製造方法において、前記第１の導電層（１０ｂ）を構成する前記金属シリサイドはコバルトシリサイド、タングステンシリサイドのいずれかであることを特徴とする。
【００１４】
その半導体装置の製造方法において、前記半導体層（４）の表面に前記第１の導電層（５）を形成する工程は、不純物を含む多結晶シリコン層の上にタングステンを含む層を形成する工程であることを特徴とする。
その半導体装置の製造方法において、前記第２の導電層（１２）を構成する前記高融点金属シリサイドは、タングステン、タンタル、モリブデン、又はチタンのシリサイドであることを特徴とする。
【００１５】
その半導体装置の製造方法において、前記キャパシタ素子（Ｑ）と前記第２の絶縁膜（１８）の上に第３の絶縁膜（２４）を形成する工程と、前記第３の導電層（２４）に繋がる第２のホール（２４ａ）を前記第３の絶縁膜（２４）に形成する工程と、前記第２のホール（２４ａ）と前記第２の導電層（１２）と第３の導電層（１４）を介して前記第１の導電層（１０ｂ）に電気的に接続される第４の導電層（２５〜２７）を前記第３の絶縁膜（２４）の上に形成する工程をさらに有することを特徴とする。
【００１６】
その半導体装置の製造方法において、前記第３の導電層（１４）はＣＶＤ法により形成されたタングステンを含むことを特徴とする。
その半導体装置の製造方法において、前記第３の導電層（１４）はＣＶＤ法により形成されたタングステン膜であって、該タングステン膜と前記第２の導電層（１２）の間には窒化チタンよりなるバリアメタル層（１３）を形成する工程を含むことを特徴とする。
【００１７】
なお、上記した図番と括弧付き符号は発明の理解を容易にするために引用されたものであって、本願発明はそれらに限定されるものではない。次に、本発明の作用について説明する。
【００１８】
本発明によれば、第１の絶縁膜のホール内に形成されて金属シリサイドよりなる第１の導電層に接続される複数の導電層のうち、第１の導電層に接続する第２の導電層を高融点金属シリサイド又は融点１７００℃以上の高融点金属から形成している。
そのような材料から第２の導電膜を形成し、その上にタングステンなどのプラグ又は配線を形成した後の工程において、７００℃程度で加熱処理を行ったところ、第１の導電層と第２の導電層のコンタクト抵抗が増加しないことが実験によって確かめられた。
【００１９】
そのような第１の導電層としては、例えばＭＯＳトランジスタのソース、ドレインを構成するサリサイド構造（例えばコバルトサリサイド構造）がある。また、第１の導電層を構成する材料として、タングステンシリサイド、タンタルシリサイド、モリブデンシリサイド、チタンシリサイドなどがある。
また、そのような第１の導電層に絶縁膜のホールを通して接続される第２の導電層として、スパッタにより形成された融点３４１０℃のタングステンや、融点２９９６℃のタンタルや、モリブデンなどがある。また、ゲート部においては、ポリサイド（例えば、半導体層の上に形成されたタングステンシリサイド）やポリメタル（半導体層の上に形成されたタングステンとタングステンナイトライド）などがある。
【００２０】
以上のように、熱処理の際の第１の導電層と第２の導電層とのコンタクト抵抗の増加が抑制されることから、キャパシタの上方にある導電層を直接第１の導電層に接続する必要はなくなり、その導電層を第２の導電層に接続してもよくなる。これによりキャパシタの上方にある導電層からの接続孔の深さを浅くすることができ、半導体装置の製造が容易になる。
【００２１】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
図２〜図７は、本発明の実施形態を示す半導体装置の製造工程を示す断面図である。
まず、図２（ａ）  に示すような状態になるまでの工程を説明する。
【００２２】
図２に、シリコン基板１のうちのメモリ領域Ａと周辺回路領域Ｂの周辺の素子分離領域に溝２ａを形成し、その溝２ａ内にＳｉＯ２膜２ｂを充填することにより、素子分離領域にＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）とよばれる素子分離構造２を形成する。
続いて、シリコン基板（半導体基板）１を熱酸化してゲート絶縁膜３を６ｎｍの厚さに形成する。さらに、不純物含有の多結晶シリコン膜４とタングステンシリサイド（ＷＳｉ２）膜５と絶縁保護膜３０をそれぞれ６０ｎｍ、２００ｎｍ、２００ｎｍの厚さにＣＶＤ法によって順に形成する。絶縁保護膜３０は例えば窒化シリコン又は酸化シリコンから構成される。
【００２３】
その後に、レジストをＷＳｉ２膜５上に塗布し、これを露光、現像してゲート電極形成用のレジストパターン６ａ，６ｂを形成する。
次に、レジストパターン６ａ，６ｂをマスクに使用して保護絶縁膜３０とＷＳｉ２膜５と多結晶シリコン膜４をエッチングする。これによりパターニングされたＷＳｉ２膜５と多結晶シリコン膜４はメモリ領域Ａと周辺回路領域Ｂでそれぞれゲート電極５ａ、５ｂとして使用される。そのゲート電極５ａ，５ｂの構造はポリサイド構造となっている。
【００２４】
なお、ゲート電極は、多結晶シリコン膜の上に金属膜を形成し、これを加熱して得られるシリサイド構造としてもよいし、多結晶シリコン膜の上にタングステンとタングステンナイトライドを形成したポリメタル構造としてもよい。
その後に、ゲート電極５ａ、５ｂとシリコン基板１の上に酸化シリコン、窒化シリコンのような絶縁膜を形成し、ついで、反応性イオンエッチング（ＲＩＥ）によって基板面に略垂直方向にその絶縁膜をエッチングして複数のゲート電極５ａ，５ｂのそれぞれの側面に残す。それらのゲート電極５ａ，５ｂの各側面に残存された絶縁膜は図２（ｂ）  に示すようにサイドウォール７ａ、７ｂとして使用される。
【００２５】
次に、不純物をシリコン基板１にイオン注入することにより、不純物注入領域８ａ，８ｂ、９ａ，  ９ｂを各ゲート電極５ａ，５ｂの両側のシリコン基板１に形成する。これによりメモリ領域Ａと周辺回路領域Ｂのそれぞれで複数のＭＯＳトランジスタが完成する。
その不純物としては、活性領域にｎ型ＭＯＳトランジスタを形成するしょうとする場合には砒素（Ａｓ）を使用し、また、活性領域にｐ型ＭＯＳトランジスタを形成しようとする場合には硼素（Ｂ）を使用する。
【００２６】
続いて、図２（ｃ）  に示すように、不純物注入領域８ａ，８ｂ、９ａ，  ９ｂをＲＴＡ（ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌｉｎｇ  ）処理により活性化することにより、ゲート電極５ａ、５ｂの両側の不純物注入領域８ａ，８ｂ、９ａ，  ９ｂをソース、ドレインとなる不純物拡散層８ｓ、８ｄ、９ｓ，９ｄに変える。
その後に、シリコン基板１の表面をフッ酸（ＨＦ）により清浄化する。
【００２７】
次に、図３（ａ）  に示すように、ゲート電極５ａ，５ｂ、シリコン基板１の上にコバルト（Ｃｏ）膜１０を１０ｎｍの厚さに形成する。その後に、図３（ｂ）  に示すように、シリコン基板１とコバルト膜１０を５００℃の温度でＲＴＡ処理することにより、コバルト膜１０とシリコン基板１を反応させて不純物拡散層８ｓ，  ８ｄ、９ｓ，  ９ｄの表面にコバルトシリサイド層１０ａ、１０ｂを形成する。これにより、ゲート電極５ａ，５ｂの両側のシリコン基板１にはサリサイド構造が形成される。
【００２８】
なお、メモリセル領域Ａにおいてはそのようなサリサイド構造を形成しなくてもよく、この場合には、サリサイド構造を形成する際に、メモリセル領域Ａのシリコン基板１を絶縁膜又はレジストで覆いながら行う。
次に、未反応のコバルト膜１０を除去し、ついで８００℃のＲＴＡ処理を行った後に、図３（ｃ）  に示すように、シリコン基板１の上にＳｉＯ２よりなる第１の層間絶縁膜１１をプラズマＣＶＤ法により１．０μｍの厚さに形成する。その後に、第１の層間絶縁膜１１を３００ｎｍ程度の厚さ分だけ化学機械研磨（ＣＭＰ）処理して第１の層間絶縁膜１１の上面を平坦化する。
【００２９】
次に、図４（ａ）  に示すように、レジストと反応性イオンエッチングを用いるフォトリソグラフィー法により、第１の層間絶縁膜１１に直径が例えば０．３μｍのコンタクトホール１１ａ〜１１ｃを形成する。それらのコンタクトホール１１ａ〜１１ｃが形成される場所は、例えば、メモリ領域Ａのビット線接続側の不純物拡散層８ｄの上と、周辺回路領域Ｂで選ばれた不純物拡散層９ｄ，  ９ｓの上と、ゲート電極５ａ，５ｂの上である。第１の層間絶縁膜１１上のレジストはコンタクトホール１１ａ〜１１ｃを形成した後に除去される。
【００３０】
続いて、アルゴンスパッタエッチングにより第１の層間絶縁膜１１の表面とコンタクトホール１１ａ〜１１ｃ内を清浄化した後に、図４（ｂ）  に示すように、第１の層間絶縁膜１１上とコンタクトホール１１ａ〜１１ｃ内に耐熱性向上のためのタングステンのような金属よりなるコンタクト金属膜１２と窒化チタンよりなるバリア金属膜１３とタングステンよりなるプラグ１４を順に形成する。
【００３１】
コンタクト金属膜１２をタングステンから形成する条件として、スパッタ装置のチャンバ内の電極に印可される電力を２．０ｋｗ、圧力を５ｍＴｏｒｒ  とし、アルゴン（Ａｒ）ガスをチャンバ内に導入して１０〜８０ｎｍ（例えば４０ｎｍ）の厚さに形成する。また、バリア金属膜１３を窒化チタンから形成する条件として、スパッタ装置のチャンバ内の電極に印可される電力を７．０ｋｗ、圧力を２ｍＴｏｒｒ  とし、アルゴンガスと窒素ガス（Ｎ２）をチャンバ内に導入して１０〜１００ｎｍ（例えば５０ｎｍ）の厚さに形成する。
【００３２】
コンタクト金属膜１２としては、融点１７００℃以上のタングステン、タンタル、モリブデンなどの高融点金属、又はタングステンシリサイド、モリブデンシリサイド、タンタルシリサイドのような高融点金属シリサイドを用いてもよい。なお、コンタクト金属膜１２の形成とバリア金属膜１３の形成は、その場処理（Ｉｎｓｉｔｕ）により行い、指向性の高いコリメート（ｃｏｌｌｉｍａｔｅ  ）やロングスロー（ｌｏｎｇ−ｔｈｒｏｗ）やＩＭＰ（ｉｏｎｉｚｅｄ  ｍｅｔａｌ  ＰＶＤ  ）技術を用いるのが好ましい。
【００３３】
なお、バリア金属膜１３である窒化チタンを形成する場合には四塩化チタンを反応ガスに用いてＣＶＤ法により成長してもよく、この場合、その膜厚を５〜５０ｎｍ（例えば２０ｎｍ）とする。
ゲート電極５ａ，５ｂを構成するタングステンシリサイド５ａ，５ｂと不純物拡散層８ｓ，８ｄ，９ｓ，９ｄ上のシリサイド層１０ａ，１０ｂにそれぞれ接続されるコンタクト金属膜１２を構成する材料として、スパッタにより形成したタングステン膜の代わりに膜厚１０〜８０ｎｍのタンタルや膜厚１０〜８０ｎｍのタングステンシリサイドのような高融点金属メタルを用いてもよい。
【００３４】
また、バリア金属膜１３とその下に存在するシリコンとの相互拡散を防止するために、コンタクト金属膜１２としてチタンシリサイド膜をスパッタ法またはＣＶＤ法により形成したものを用いてもよい。このチタンシリサイド膜は、チタンを１とした場合にシリコンを１〜３（例えば２）の割合で含有させる。
プラグ１４を構成するタングステンは、六フッ化タングステン（ＷＦ６  ）を用いるＣＶＤ法によって３００ｎｍの膜厚に形成する。ＷＦ６  はシリコンを浸食することが知られているが、本実施形態ではその浸食がバリア金属膜１３によって阻止されている。
【００３５】
この後に、図４（ｃ）  に示すように、第１の層間絶縁膜１１の上に存在するコンタクト金属膜１２、バリア金属膜１３、プラグ１４をＣＭＰ法によって研磨して除去する一方、コンタクトホール１１ａ〜１１ｃ内に選択的に残存させる。
次に、アルゴンスパッタエッチングにより第１の層間絶縁膜１１の表面を清浄化した後に、スパッタ法により窒化チタン膜１５を２０〜１００ｎｍの厚さに形成し、ついで、窒化チタン膜１５の上にＣＶＤ法によりタングステン膜１６を５０〜４００ｎｍ（例えば２００ｎｍ）の厚さに形成する。
【００３６】
そして、タングステン膜１５とその下の窒化チタン膜１６は、フォトレジストと反応性イオンエッチング法によってパターニングされて図５（ａ）  に示すような配線１７ａ〜１７ｃとなる。この配線１７ａ〜１７ｃは、メモリ領域Ａではビット線として使用される。
次に、図５（ｂ）  に示すように、プラズマＣＶＤ法によりＳｉＯ２よりなる第２の層間絶縁膜１８を７００ｎｍの厚さに形成する。その後に第２の層間絶縁膜１８の表面をＣＭＰ法により研磨して平坦化する。
【００３７】
続いて、第２の層間絶縁膜１８の上にレジスト１９を塗布し、これを露光、現像してメモリ領域Ａのうちキャパシタ接続側の不純物拡散層８ｓの上に窓１９ａを形成する。
そして、窓１９ａを通して第１及び第２の層間絶縁膜１１、１８を反応性イオンエッチング法によりエッチングして蓄積電極用のコンタクトホール１８ａを形成する。
【００３８】
次に、図５（ｃ）  に示すように、蓄積電極用のコンタクトホール１８ａ内と第２の層間絶縁膜１８の上に、燐を２×１０２１／ｃｍ３  程度ドープした非晶質シリコン膜２０をＣＶＤ法により１．０μｍの厚さに成長する。その後に、非晶質シリコン膜２０の上にレジストを塗布し、これを現像して蓄積電極用のレジストパターン２１を形成する。
【００３９】
この後に、反応性イオンエッチング法によりレジストパターン２１に覆われない部分の非晶質シリコン膜２０をエッチングし、これにより図６（ａ）  に示すようにパターニングされた非晶質シリコン膜２０を蓄積電極２０ａとして使用する。その蓄積電極２０はメモリ領域ＡのＭＯＳトランジスタの一つの不純物拡散層８ｓに接続される。
【００４０】
そのレジストパターン２１を除去した後に、蓄積電極２０ａの表面と第２の層間絶縁膜１８の上に窒化シリコン膜をＣＶＤ法により４ｎｍの厚さに形成する。窒化シリコン膜の形成条件として、成長温度を６００〜８００℃（例えば７００℃）とし、成長時間を１００〜４００分とする。その後に、酸素雰囲気中で窒化シリコン膜を温度７００℃、６０分間でアニールすることにより、酸化された窒化シリコン膜を図６（ｂ）  に示すキャパシタの誘電体膜２２として使用する。
【００４１】
なお、誘電体膜２２を構成する材料としてスパッタにより形成された酸化タンタル（Ｔａ２Ｏ５  ）を用いてもよい。誘電体膜２２としてＴａ２Ｏ５  膜を使用する場合にはＴａ２Ｏ５  膜を成長した後に６００〜７５０℃（例えば７００℃）で酸素雰囲気中でアニールして結晶性を改善する処理が必要である。
次に、対向電極（セルプレート）２３となる非晶質シリコン膜をＣＶＤ法により１００ｎｍの厚さに形成する。その非晶質シリコン膜は、例えば不純物である燐を２×１０２１／ｃｍ３  の濃度でドープして成長される。
【００４２】
なお、対向電極２３を構成する材料としてＣＶＤ法により形成される窒化チタン等を用いてもよい。
続いて、図６（ｃ）  に示すように、レジストと反応性イオンエッチングを用いるフォトリソグラフィー法によりて非晶質シリコン膜をパターニングしてセルプレート２３として使用するとともにその下の誘電体膜２２をセルプレート２３と同じ平面形状にパターニングする。
【００４３】
以上のような対向電極２０ａと誘電体膜２２と蓄積電極２３によってキャパシタＱが構成されることになる。
その後に、キャパシタＱと第２の層間絶縁膜１８の上に第３の層間絶縁膜２４をプラズマＣＶＤ法により１５００ｎｍの膜厚に形成した後に、第３の層間絶縁膜２４の表面をＣＭＰ法により研磨して平坦化する。さらに、図７（ａ）  に示すように、レジストと反応性イオンエッチングを用いて、周辺回路領域Ｂの所定の不純物拡散層９ｄ、９ｓの上にある第２及び第３の層間絶縁膜１８、２４にビアホール２４ａ，２４ｂを形成する。
【００４４】
さらに、アルゴンスパッタを用いて第３の層間絶縁膜２４の表面とビアホール２４ａ，２４ｂ内を清浄化した後に、図７（ｂ）  に示すように、ビアホール２４ａ，２４ｂ内にチタンよりなるコンタクト金属膜２５と窒化チタンよりなるバリア金属膜２６とタングステンよりなるプラグ２７をそれぞれ４０ｎｍ、２０ｎｍ、３００ｎｍの厚さとなるように順に形成する。
【００４５】
コンタクト金属膜２５を構成するチタンの形成は、ＩＭＰ法が用いられる。バリア金属膜２６を構成する窒化チタンの成長にはＣＶＤ法が使用され、プラグ２７を構成するタングステンの形成にはＣＶＤ法が使用される。また、第３の層間絶縁膜２４の上に形成されたそれら３層の膜はＣＭＰ法によって除去される。
また、第３の層間絶縁膜２４の上には、ビアホール２４ａ，２４ｂ内のプラグ２７に接続される上側の配線２８ａ，２８ｂが形成される。
【００４６】
上側の配線２８ａ，２８ｂは、第３の層間絶縁膜２４の表面をアルゴンスパッタによって清浄化した後に、膜厚２０ｎｍのチタンと、膜厚５０ｎｍの窒化チタンと、膜厚０．４μｍのアルミニウムと、膜厚１０ｎｍのチタンと、膜厚５０ｎｍの窒化チタンを順に形成し、これをフォトリソグラフィー法によってパターニングすることによって得られる。
【００４７】
次に、上記した実施形態におけるコンタクト金属膜１２とコバルトシリサイド層とのコンタクト抵抗の変化、従来のコンタクト金属膜とコバルトシリサイド層とのコンタクト抵抗の変化を実験したところ、表１のようになり、本発明によってアニール後のコンタクト抵抗の上昇が抑制されることがわかった。
なお、表１において、アニール温度の７００℃は、キャパシタの誘電体膜の成長や誘電体膜の結晶性改善用のアニールによく用いられる温度６７５℃〜８００℃の１つの例として選択された値である。
【００４８】
【表１】
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【００４９】
また、従来では、そのようなコンタクト抵抗の上昇を押さえるために次のような方法を採用していた。即ち、キャパシタを形成した後に、シリコン基板内のソース、ドレインに繋がるホールを上記した第１〜第３の層間絶縁膜に開口し、そのホールを通してプラグを形成することにより、第３の層間絶縁膜の上の配線とソース、ドレインとを電気的に接続していた。
【００５０】
これに対して本発明では、上記したようにキャパシタを形成する前に第１の層間絶縁膜１１にプラグを形成してもシリサイド層とプラグとのコンタクト抵抗の上昇を抑制することができるので、キャパシタを形成した後のホールの深さを１．５μｍ程度と浅くすることができ、ホールの形成が容易になる。
【００５１】
【発明の効果】
以上述べたように本発明によれば、第１の絶縁膜のホール内に形成されて金属シリサイドよりなる第１の導電層に接続される複数の導電層のうち、第１の導電層に接続する第２の導電層を高融点金属シリサイド又は融点１７００℃以上の高融点金属から形成したので、第２の導電膜の上にタングステンなどのプラグ又は配線を形成した後に７００℃程度で加熱処理を行っても第２の導電層と第１の導電層とのコンタクト抵抗の増加を防止することができる。
【図面の簡単な説明】
【図１】図１は、一般的なＭＯＳトランジスタと配線接続を示す断面図である。
【図２】図２（ａ）  〜（ｃ）  は、本発明の一実施形態の製造工程を示す断面図（その１）である。
【図３】図３（ａ）  〜（ｃ）  は、本発明の一実施形態の製造工程を示す断面図（その２）である。
【図４】図４（ａ）  〜（ｃ）  は、本発明の一実施形態の製造工程を示す断面図（その３）である。
【図５】図５（ａ）  〜（ｃ）  は、本発明の一実施形態の製造工程を示す断面図（その４）である。
【図６】図６（ａ）  〜（ｃ）  は、本発明の一実施形態の製造工程を示す断面図（その５）である。
【図７】図７（ａ），（ｂ）  は、本発明の一実施形態の製造工程を示す断面図（その６）である。
【符号の説明】
１…シリコン基板（半導体基板）、２…素子分離構造、３…ゲート絶縁膜、４…多結晶シリコン膜、５…タングステンシリサイド膜、５ａ，５ｂ…ゲート電極、６ａ，６ｂ…レジストパターン、７ａ，７ｂ…サイドウォール、８ａ，８ｂ、９ａ，  ９ｂ…不純物注入領域、８ｓ，  ８ｄ、９ｓ，  ９ｄ…不純物拡散層、、１０…コバルト膜、１０ａ、１０ｂ…コバルトシリサイド層、１１…第１の層間絶縁膜、１２…コンタクト金属膜、１３…バリア金属膜、１４…プラグ、１５…窒化チタン、１６…タングステン膜、１７ａ〜１７ｃ…配線、１８…第２の層間絶縁膜、１９…レジスト、２０…非晶質シリコン膜、２０ａ…蓄積電極、２１…レジストパターン、２２…誘電体膜、２３…対向電極（セルプレート）、２４…第３の層間絶縁膜、２４ａ，２４ｂ…ビアホール、２５…コンタクト金属膜、２６…バリア金属膜、２７…プラグ、２８ａ，２８ｂ…配線、３０…絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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