(57)【特許請求の範囲】
【請求項１】
外部から供給される電圧を降圧して内部電圧とし内部回路に供給する内部降圧回路と、
前記内部回路のスタンバイ時に前記内部電圧の上昇を抑制する上昇抑制手段を有し、
前記上昇抑制手段は、前記内部電圧を検出して帰還電圧を生成し、前記内部降圧回路の内部電圧を出力するトランジスタを駆動するｎチャネルＭＯＳトランジスタのバックゲートに印加することを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記上昇抑制手段は、前記内部電圧を基準電圧と差動増幅して前記帰還電圧を生成することを特徴とする半導体集積回路。
【請求項３】
請求項１記載の半導体集積回路において、
前記上昇抑制手段は、前記内部電圧を分圧して前記帰還電圧を生成することを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に関し、内部降圧回路を有する半導体集積回路に関する。
半導体集積回路においては、集積度が進むにつれトランジスタの信頼性確保や消費電流の削減といった目的から、駆動電圧を下げる必要がある。ところが、駆動電圧は外部インターフェース等の関係から自由に設定出来ないため、内部降圧回路を使用して外部から供給される駆動電圧を変換し、所望の電圧を得ている。
【０００２】
【従来の技術】
図１１及び図１２は従来回路の各例の回路図を示す。図１１に示すｐＭＯＳ型降圧回路は、内部電圧Ｖｉｉを差動増幅回路１０で基準電圧Ｖｒｅｆ  と差動増幅し、その増幅電圧をｐチャネルＭＯＳトランジスタＰ１  のゲートに印加することにより内部電圧Ｖｉｉを一定値とする。
【０００３】
図１２に示すｎＭＯＳ型降圧回路は、ｐチャネルＭＯＳトランジスタＰ２  のドレインにダイオード接続したｎチャネルＭＯＳトランジスタＮ１  及び抵抗Ｒ１  ，Ｒ２  による分圧回路を接続して、Ｒ１  ，Ｒ２  の接続点の電圧Ｖ１  を差動増幅回路１０に供給する。ここで得られた電圧Ｖ１  と基準電圧Ｖｒｅｆ  との差電圧をＭＯＳトランジスタＰ２  のゲートに印加し、ＭＯＳトランジスタＰ２  のドレイン電圧をｎチャネルＭＯＳトランジスタＮ２  のゲートに印加する。そしてＭＯＳトランジスタＮ２  のソースから内部電圧Ｖｉｉを出力する。
【０００４】
【発明が解決しようとする課題】
従来のｐＭＯＳ型降圧回路は、帰還動作を行っているため、位相余裕が充分にないと発振のおそれがあり、たとえばアクティブ／スタンバイで負荷の変化が大きい場合には位相余裕の取り方が困難となり電圧Ｖｉｉが不安定となる。また、ｐチャネルＭＯＳトランジスタＰ１  のゲートを駆動しているため、ドレイン・ソース間電流Ｉｄｓの変化が急峻で電源電圧ＶＣＣにノイズを与え易い等の問題があった。
【０００５】
また、従来のｎＭＯＳ型降圧回路は、ＭＯＳトランジスタＮ２  のゲート電圧発生部で電圧Ｖ１  を帰還しているものの、負荷の変化が変化がないため安定化設計し易い。またＭＯＳトランジスタＮ２  の出力は帰還していないので発振のおそれはなく、ＭＯＳトランジスタＮ２  のゲート・ソース間電圧は急変しないのでｐＭＯＳ型降圧回路と比較して電源電圧ＶＣＣにノイズを与えにくい。
【０００６】
しかし、この回路はＭＯＳトランジスタＮ２  の出力を帰還していないため、内部電圧Ｖｉｉを使用するＤＲＡＭ等の内部回路がスタンバイモードを持続すると内部電圧Ｖｉｉが上昇していく。このため、スタンバイモードが長く持続した後のＤＲＡＭの１回目のアクセス時と、アクセスが数回連続したときとでは、内部電圧Ｖｉｉから作られるハイレベル判定のための閾値ＶＩＨが変動し、また、内部電圧Ｖｉｉから作られるセンスアンプのプリチャージ電圧Ｖｐｒが変動する。これによってローレベル判定のマージンが小さくなるという問題があった。
【０００７】
本発明は上記の点に鑑みなされたもので、スタンバイ時の内部電圧の上昇を抑制することにより、内部回路としてのＤＲＡＭのＶＩＨの変動をおさえローレベル判定のマージンが小さくなることを防止できる半導体集積回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
図１及び図３は本発明の参考図、図２は本発明の原理図を示す。
【００１０】
請求項１に記載の発明は、図２に示すように外部から供給される電圧を降圧して内部電圧とし内部回路に供給する内部降圧回路と、
前記内部回路のスタンバイ時に前記内部電圧の上昇を抑制する上昇抑制手段Ｍ１を有し、
前記上昇抑制手段Ｍ１は、前記内部電圧を検出して帰還電圧を生成し、前記内部降圧回路の内部電圧を出力するトランジスタＱ1 を駆動するｎチャネルＭＯＳトランジスタＱ2 のバックゲートに印加する。
【００１１】
このため、スタンバイ時に内部電圧が上昇すると、内部電圧を出力するトランジスタを駆動するｎチャネルＭＯＳトランジスタのバックゲートに印加される帰還電圧が変化して上記駆動用のＭＯＳトランジスタの閾値が変化し、上記出力用のトランジスタの駆動力が変化することによって内部電圧を略一定に保持できる。
【００１２】
請求項２に記載の発明は、請求項１記載の半導体集積回路において、
前記上昇抑制手段は、前記内部電圧を基準電圧と差動増幅して前記帰還電圧を生成する。
これによって、帰還電圧が内部電圧の検出値より低い場合はもちろん高い場合にも上記帰還電圧を生成できる。
【００１３】
請求項３に記載の発明は、請求項１記載の半導体集積回路において、
前記上昇抑制手段は、前記内部電圧を分圧して前記帰還電圧を生成する。
これによって簡単な回路で帰還電圧を生成できる。
【００１５】
【発明の実施の形態】
図４は本発明の第１実施例の回路図を示す。同図中、ｐチャネルＭＯＳトランジスタＰ２  のドレインにダイオード接続したｎチャネルＭＯＳトランジスタＮ１  及び抵抗Ｒ１  ，Ｒ２  による分圧回路を接続して、抵抗Ｒ１  ，Ｒ２  の接続点の電圧Ｖ１  を差動増幅回路１０に供給する。ここで得られた電圧Ｖ１  と基準電圧Ｖｒｅｆ  との差電圧の増幅電圧をＭＯＳトランジスタＰ２  のゲートに印加し、ＭＯＳトランジスタＰ２  のドレイン電圧をｎチャネルＭＯＳトランジスタＮ２  のゲートに印加する。そしてＭＯＳトランジスタＮ２  のソースから出力ライン１２に内部電圧Ｖｉｉを出力する。ＭＯＳトランジスタＮ２  のバックゲートには電源電圧ＶＳＳが印加されている。
【００１６】
出力ライン１２には低域フィルタ１４と差動増幅回路１８とからなる上昇抑制手段としての帰還回路が接続されている。低域フィルタ１４は抵抗Ｒ３  とＭＯＳ容量Ｃ１  とから構成されており、内部電圧Ｖｉｉの高域成分のノイズを除去して差動増幅回路１８に供給する。差動増幅回路１８はノイズを除去された内部電圧Ｖｉｉと基準電圧Ｖｒｅｆ  との差動増幅を行い、その差電圧の増幅電圧をバックゲート電圧Ｖｂとしてダイオード接続したＭＯＳトランジスタＮ１  のバックゲートに印加する。
【００１７】
ここで、内部電圧ＶｉｉとＭＯＳトランジスタＮ２  のゲート・ソース間電流ＩＶｉｉとの関係は図５に示すようになる。また、ＭＯＳトランジスタＮ１  のバックゲート・ソース間電圧Ｖｂｓと閾値電圧との関係は図６に示すようになる。つまり、スタンバイモードとなって内部電圧Ｖｉｉが上昇するとＭＯＳトランジスタＮ１  のバックゲート電圧Ｖｂが上昇してＭＯＳトランジスタＮ１  の閾値が低下し、ＭＯＳトランジスタＮ２  のゲート電圧が低下することにより内部電圧Ｖｉｉが略一定に保持される。
【００１８】
図７は本発明の第２実施例の回路図を示す。同図中、ｐチャネルＭＯＳトランジスタＰ２  のドレインにダイオード接続したｎチャネルＭＯＳトランジスタＮ１  及び抵抗Ｒ１  ，Ｒ２  による分圧回路を接続して、抵抗Ｒ１  ，Ｒ２  の接続点の電圧Ｖ１  を差動増幅回路１０に供給する。ここで得られた電圧Ｖ１  と基準電圧Ｖｒｅｆ  との差電圧の増幅電圧をＭＯＳトランジスタＰ２  のゲートに印加し、ＭＯＳトランジスタＰ２  のドレイン電圧をｎチャネルＭＯＳトランジスタＮ２  のゲートに印加する。そしてＭＯＳトランジスタＮ２  のソースから出力ライン１２に内部電圧Ｖｉｉを出力する。ＭＯＳトランジスタＮ２  のバックゲートには電源電圧ＶＳＳが印加されている。
【００１９】
出力ライン１２には分圧抵抗Ｒ４  ，Ｒ５  と、抵抗Ｒ４  と共に低域フィルタを構成するＭＯＳ容量Ｃ２  とにより上昇抑制手段としての帰還回路２０が接続されている。帰還回路は内部電圧Ｖｉｉを分圧し、かつ、高域成分のノイズを除去してバックゲート電圧ＶｂとしてＭＯＳトランジスタＮ１  のバックゲートに印加する。この実施例は帰還回路２０で増幅が必要のない場合の回路である。スタンバイモードとなって内部電圧Ｖｉｉが上昇するとＭＯＳトランジスタＮ１  のバックゲート電圧Ｖｂが上昇してＭＯＳトランジスタＮ１  の閾値が低下し、ＭＯＳトランジスタＮ２  のゲート電圧が低下することにより内部電圧Ｖｉｉが下がる方向となり、Ｖｉｉが略一定に保持される。
【００２０】
図８は本発明の第３実施例の回路図を示す。同図中、ｐチャネルＭＯＳトランジスタＰ２  のドレインにダイオード接続したｎチャネルＭＯＳトランジスタＮ１  及び抵抗Ｒ１  ，Ｒ２  による分圧回路を接続して、抵抗Ｒ１  ，Ｒ２  の接続点の電圧Ｖ１  を差動増幅回路１０に供給する。ここで得られた電圧Ｖ１  と基準電圧Ｖｒｅｆ  との差電圧の増幅電圧をＭＯＳトランジスタＰ２  のゲートに印加し、ＭＯＳトランジスタＰ２  のドレイン電圧をｎチャネルＭＯＳトランジスタＮ２  のゲートに印加する。そしてＭＯＳトランジスタＮ２  のソースから出力ライン１２に内部電圧Ｖｉｉを出力する。ＭＯＳトランジスタＮ２  のバックゲートには電源電圧ＶＳＳが印加されている。  出力ライン１２には分圧抵抗Ｒ６  ，Ｒ７  ，Ｒ８  及びアナログスイッチ２３，２４よりなる上昇抑制手段としての帰還回路２２が設けられている。アナログスイッチ２３，２４は端子２５より供給される信号ｒａｓｚ及びインバータ２６によるその反転信号でスイッチングされ、スタンバイモード時にアナログスイッチ２３のみがオンし抵抗Ｒ６  ，Ｒ７  の接続点の電圧が出力され、アクティブモード時にはアナログスイッチ２４のみがオンとなり、抵抗Ｒ７  ，Ｒ８  の接続点の電圧が出力される。アナログスイッチ２３，２４の出力電圧はバックゲート電圧ＶｆとしてＭＯＳトランジスタＮ１  のバックゲートに印加される。つまり、アクティブモード時に対してスタンバイモード時には小さな分圧比で高くされた内部電圧Ｖｉｉの分圧電圧がトランジスタＮ１  のバックゲートに印加される。
【００２１】
これによってスタンバイモードとなって内部電圧Ｖｉｉが上昇するとＭＯＳトランジスタＮ１  のバックゲート電圧Ｖｆが低下し、ＭＯＳトランジスタＮ２  のゲート電圧が低下することにより内部電圧Ｖｉｉが略一定に保持される。
図９は本発明の第４実施例の回路図を示す。同図中、ｐチャネルＭＯＳトランジスタＰ２  のドレインにダイオード接続したｎチャネルＭＯＳトランジスタＮ１  及び抵抗Ｒ１  ，Ｒ２  による分圧回路を接続して、抵抗Ｒ１  ，Ｒ２  の接続点の電圧Ｖ１  を差動増幅回路１０に供給する。ここで得られた電圧Ｖ１  と基準電圧Ｖｒｅｆ  との差電圧の増幅電圧をＭＯＳトランジスタＰ２  のゲートに印加し、ＭＯＳトランジスタＰ２  のドレイン電圧をｎチャネルＭＯＳトランジスタＮ２  のゲートに印加する。そしてＭＯＳトランジスタＮ２  のソースから出力ライン１２に内部電圧Ｖｉｉを出力する。
【００２２】
出力ライン１２には低域フィルタ１４と差動増幅回路２８とからなる上昇抑制手段としての帰還回路が接続されている。低域フィルタ１４は抵抗Ｒ３  とＭＯＳ容量Ｃ１  とから構成されており、内部電圧Ｖｉｉに含まれるノイズ等の高域成分を除去して差動増幅回路２８に供給する。差動増幅回路２８は基準電圧Ｖｒｅｆ  とノイズを除去された内部電圧Ｖｉｉとの差動増幅を行い、その差電圧の増幅電圧をＭＯＳトランジスタＮ２  のバックゲートに印加する。なお、ＭＯＳトランジスタＮ１  のバックゲートは電源電圧ＶＳＳが印加されている。
【００２３】
ここで、スタンバイモードとなって内部電圧Ｖｉｉが上昇するとＭＯＳトランジスタＮ１  のバックゲート電圧が低下し、ＭＯＳトランジスタＮ２  の閾値電圧が大きくなり、そのソース電圧が低下することにより内部電圧Ｖｉｉが略一定に保持される。
図１０は本発明の第５実施例の回路図を示す。同図中、ｐチャネルＭＯＳトランジスタＰ２  のドレインにダイオード接続したｎチャネルＭＯＳトランジスタＮ１  及び抵抗Ｒ１  ，Ｒ２  による分圧回路を接続して、抵抗Ｒ１  ，Ｒ２  の接続点の電圧Ｖ２  を差動増幅回路１０に供給する。また、抵抗Ｒ１  と並列に抵抗Ｒ１０とスイッチＳＷとの上昇抑制手段としての直列接続回路が接続されている。スイッチＳＷには端子３０より信号ｒａｓｚが供給される。ここで得られた電圧Ｖ２  と基準電圧Ｖｒｅｆ  との差電圧の増幅電圧をＭＯＳトランジスタＰ２  のゲートに印加し、ＭＯＳトランジスタＰ２  のドレイン電圧をｎチャネルＭＯＳトランジスタＮ２  のゲートに印加する。そしてＭＯＳトランジスタＮ２  のソースから出力ライン１２に内部電圧Ｖｉｉを出力する。ＭＯＳトランジスタＮ２  のバックゲートには電源電圧ＶＳＳが印加されている。
【００２４】
ここで、スイッチＳＷは信号ｒａｓｚによってスタンバイモード時にオンし、アクティブモード時にオフする。つまり、アクティブモードではＭＯＳトランジスタＮ１  のソース電圧は抵抗Ｒ１  ，Ｒ２  で分圧されているがスタンバイモードでは抵抗Ｒ１  と並列に抵抗Ｒ１０が接続されて抵抗Ｒ１  ，Ｒ１０の合成抵抗値が小さくなり、ＭＯＳトランジスタＮ１  のソース電圧が低下してＭＯＳトランジスタＮ２  のゲート電圧が低下する。これにより、内部電圧Ｖｉｉが一定に保持される。
【００２５】
【発明の効果】
上述の如く、請求項１に記載の発明によれば、スタンバイ時に内部電圧が上昇すると、内部電圧を出力するトランジスタを駆動するｎチャネルＭＯＳトランジスタのバックゲートに印加される帰還電圧が変化して上記駆動用のＭＯＳトランジスタの閾値が変化し、上記出力用のトランジスタの駆動力が変化することによって内部電圧を略一定に保持できる。
【００２９】
また、請求項２に記載の発明によれば、帰還電圧が内部電圧の検出値より低い場合はもちろん高い場合にも上記帰還電圧を生成できる。
【００３０】
また、請求項３に記載の発明によれば、簡単な回路で帰還電圧を生成できる。
【図面の簡単な説明】
【図１】本発明の参考図である。
【図２】本発明の原理図である。
【図３】本発明の参考図である。
【図４】本発明の第１実施例の回路図である。
【図５】本発明を説明するための特性図である。
【図６】本発明を説明するための特性図である。
【図７】本発明の第２実施例の回路図である。
【図８】本発明の第３実施例の回路図である。
【図９】本発明の第４実施例の回路図である。
【図１０】本発明の第５実施例の回路図である。
【図１１】従来回路の回路図である。
【図１２】従来回路の回路図である。
【符号の説明】
１０，１８，２８  差動増幅回路
１２  出力ライン
１４  低域フィルタ
２０，２２  帰還回路
Ｐ1 ，Ｐ2   ｐチャネルＭＯＳトランジスタ
Ｎ1 ，Ｎ2   ｎチャネルＭＯＳトランジスタ
Ｒ1 〜Ｒ10  抵抗
Ｃ1 ，Ｃ2   ＭＯＳ容量
Ｍ１  上昇抑制手段
【図１】
0003621237.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003621237.tif 000008
【図８】
0003621237.tif 000009
【図９】
0003621237.tif 000010
【図１０】
0003621237.tif 000011
【図１１】
0003621237.tif 000012
【図１２】
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