(57)【特許請求の範囲】
【請求項１】
複数の走査信号線と、複数の映像信号線と、複数の画素と、各画素に設けられた薄膜トランジスタと画素電極を有し、前記薄膜トランジスタは前記画素電極に接続されたソース電極と前記映像信号線に接続されたドレイン電極と半導体層を有する液晶表示装置において、
絶縁膜を介して前記走査信号線上の領域に、前記半導体層と前記ソース電極にチャネル長およびチャネル幅を規定する部分から離して設けた調整パターンを設け、該調整パターンの大きさを前記走査信号線の入力端子側より終端側で大きくすることを特徴とする液晶表示装置。
【請求項２】
前記薄膜トランジスタのうち隣接する複数の薄膜トランジスタは順次グループ化され、前記半導体層と前記ソース電極の大きさは前記走査信号線の入力端子側から終端側へかけてグループ毎に順次大きくなることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記各グループに割り当てられる領域は、前記走査信号線の入力端子側から終端側へかけて順次大きくなることを特徴とする請求項２に記載の液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は液晶表示装置の製造方法に係り、特に、アクティブ・マトリックス型の液晶表示装置の製造方法に関する。
【０００２】
【従来の技術】
この種の液晶表示装置は、液晶を介して互いに対向配置される一対の透明基板のうち一方の透明基板の液晶側の面にｘ方向に延在しｙ方向に並設されたゲート信号線とｙ方向に延在しｘ方向に並設されたドレイン信号線とが備えられ、これら各信号線に囲まれた各領域を画素領域としている。
【０００３】
そして、画素領域のそれぞれには、前記ゲート信号線からの走査信号によってオンされる薄膜トランジスタと、このオンされた薄膜トランジスタを介して前記ドレイン信号線からの映像信号が印加される画素電極とが備えられている。
【０００４】
このような液晶表示装置はコントラストを良好に構成でき、特にカラー液晶表示装置では欠かせない技術となっている。
【０００５】
なお、ゲートバスラインの波形歪みにより末端付近のＴＦＴ駆動能力が低下するのを防止するために、ＴＦＴのサイズをゲートバスラインの末端に行くに従い大きくする先行技術には特開平９−２５８２６１号公報がある。しかし上記先行技術には、ＴＦＴのサイズを変えずに、ゲート、ソース間容量（Ｃｇｓ）を介して、画素電極に入り込む電圧（ΔＶ）の量を一定にするという思想は全くなかった。
【０００６】
従って先に述べた先行技術では、ＴＦＴのサイズが表示領域の各場所毎に異なるので、ＴＦＴの駆動条件が各場所毎に異なり、液晶表示装置の最適駆動条件を見つけるのが難しく、液晶表示装置の設計も複雑になるという課題があった。
【０００７】
【発明が解決しようとする課題】
しかし、このような液晶表示装置において、近年における大型化および高精細化の傾向にともない、いわゆるフリッカと称される画面のちらつきが無視できない問題として発生するに到った。特に表示領域の対角線の長さが３４ｃｍ（１３型）以上の液晶表示装置では無視出来ない問題になってきた。
【０００８】
そこで、本発明者等はフリッカの生じる原因を追及した結果、次のことが判明するに到った。
【０００９】
まず、ゲート信号線を長く形成しなければならないことから、該信号線の抵抗と容量の影響によって、それに入力される走査信号線が終端側にかけて波形歪みが生じてしまうことになる。
【００１０】
この波形歪みは、薄膜トランジスタのゲート・オフのタイミングを遅らせることになるとともに、ゲート・オフ時のゲート・ソース間容量を介して飛び込む電圧によるソース電極電位低下成分を小さくさせてしまう。このことは、ゲート信号線の入力端子側に対して終端側のソース電極電位が高くなることを意味する。
【００１１】
このため、画素電極と液晶を介して対向する電極（共通電極）は表示面内に一様に一定の電位が印加されていることから、該液晶に印加される電圧はゲート信号線の入力端子側と終端側とで異なってしまうことになる。
【００１２】
そして、液晶の分極を回避するため液晶に印加される電位を反転させる交流化駆動が行われているため、ゲート信号線の入力端子側と終端側とで液晶の印加電圧の大小関係が交流化駆動の1/2周期毎に反転することになり、輝度変化による画面のちらつきが生じることになる。
【００１３】
特に１３型の液晶表示装置は縦２０ｃｍ、横２７ｃｍの表示領域を有し、ゲート信号線の長さは２７ｃｍ以上になり、ゲート信号線の入力端子側と終端側では、ゲート・ソース間容量を介して飛び込む電圧の差は、無視出来ない程大きくなる。
【００１４】
従ってゲート信号線の長さが２７ｃｍ以上（１３型以上）の液晶表示装置では、もはや共通電極の電位を調節するだけでは、フリッカを完全に消すことが困難な状況になってきた。
【００１５】
また、フォトリソグラフィ技術を用いた選択エッチングによって各信号線および薄膜トランジスタを形成する場合、露光装置の光学系の歪みあるいは透明基板の撓み等によって、各画素領域毎の薄膜トランジスタのパターンを完全に均一化することが困難となっている。
【００１６】
この場合、該パターンのばらつきによって薄膜トランジスタのゲート・ソース間容量が均一でなくなると、ゲート・オフ時のゲート・ソース間容量によるソース電位の低下量が画面内で一定でなくなる。
【００１７】
したがって、この場合においても、上述したと同様の理由で、輝度変化による画面のちらつきが生じることになる。
【００１８】
本発明は、このような事情に基づいてなされたものであり、その目的は、表示画面の大きな液晶表示装置でもフリッカの発生を完全に抑制できる液晶表示装置の製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００２０】
すなわち、本発明による液晶表示装置の製造方法は、複数の画素と、これら各画素のうちの幾つかをグループ分けしそれら各グループ毎の画素の駆動を担当する走査信号線とを備える液晶表示装置を試料とし、
前記走査信号線の延在方向に沿って各画素における容量を一定にするための補正値を該走査信号線の延在距離との関係で得る工程と、
前記補正値を区画する各区分に対応して走査信号線の延在距離を区画する各区分を決定する工程と、
前記走査信号線の延在距離の各区分に対応する画素にそれぞれ対応する区分の補正値に応じた容量補正を行う工程と、を備えることを特徴とするものである。
【００２１】
このように構成された液晶表示装置の製造方法は、上述した試料を基にして、走査信号線の延在距離を区画する各区分ごとに、必要とする容量補正値を決定でき、その容量補正値に基づいて容量の補正を行うことができる。
【００２２】
このため、極めて簡単な方法で、走査信号線の延在方向に沿って形成される各画素の容量をほぼ均一化させることができるようになる。
【００２３】
したがって、表示画面の大きな液晶表示装置でもフリッカの発生を完全に抑制できる液晶表示装置を得ることができるようになる。
【００２４】
【発明の実施の形態】
以下、本発明による液晶表示装置の一実施例を図面を用いて説明をする。
【００２５】
実施の形態１
《液晶表示パネルの等価回路》
図２は、液晶表示パネルを構成する透明基板のうち一方の透明基板（ＴＦＴ基板）側の等価回路を示す回路図である。同図は回路図ではあるが、実際の幾何学的配置に対応して描かれている。
【００２６】
図２におけるＴＦＴ基板ＴＦＴ−ＬＣＤの液晶側の面には、そのｘ方向に延在しｙ方向に並設されるゲート信号線（走査信号線とも呼ぶ。）ＧＬと、これらゲート信号線ＧＬに絶縁されｙ方向に延在しｘ方向に並設されるドレイン信号線（映像信号線とも呼ぶ。）ＤＬとが形成されている。
【００２７】
ゲート信号線ＧＬとドレイン信号線ＤＬとで囲まれる矩形状の領域は画素領域を構成するようになっており、これら各画素領域には一方のゲート信号線ＧＬからの走査信号（電圧）の供給によってオンされる薄膜トランジスタＴＦＴと、このオンされた薄膜トランジスタＴＦＴを介して一方のドレイン信号線から供給される映像信号（電圧）が印加される画素電極ＩＴＯ１とが備えられている。
【００２８】
この画素電極ＩＴＯ１は、たとえばIndium-Tin-Oxideからなる透明導電層から構成されている。
【００２９】
また、この画素電極ＩＴＯ１と他方のゲート信号線ＧＬとの間には付加容量素子Ｃａｄｄが備えられ、薄膜トランジスタＴＦＴがオフした際に画素電極ＩＴＯ１に印加された映像信号を長く蓄積できるように構成されている。
【００３０】
なお、各画素電極ＩＴＯ１の部分にはＲ、Ｇ、Ｂのいずれかの記号が付されているが、それらは色の三原色である赤、緑、青を示し、それぞれの画素領域において対応する色を担当するようになっている。具体的にはＴＦＴ基板（第１の透明基板ＳＵＢ１）と対向して配置されるフィルタ基板（第２の透明基板ＳＵＢ２）側に対応する色のフィルタが形成されるようになっている。
【００３１】
そして、このような表示パネルには、外付け回路として走査信号線駆動回路部１０４および映像信号線駆動回路部１０３が接続されるようになっている。
【００３２】
走査信号線駆動回路１０４からは各ゲート信号線に順次走査信号が入力され、そのタイミングに合わせて映像信号線駆動回路部１０３から各ドレイン信号線に映像信号が入力されるようになっている。
【００３３】
さらに、走査信号線駆動回路部１０４および映像信号線駆動回路部１０３には電源部１０２およびコントローラ部１０１が接続され、これにより各回路部には電源供給がなされるとともに信号等を送信するようになっている。
【００３４】
なお、このように構成されたＴＦＴ基板ＴＦＴと液晶を介して対向配置される他の透明基板（フィルタ基板）の液晶側の面には、画素領域の枠を縁取るようにしてブラックマトリックス層が形成され、画素領域を被うようにし、かつその周辺が該ブラックマトリックス層ＢＭ上に重畳するようにしてカラーフィルタが形成されている。
【００３５】
そして、これらブラックマトリックス層およびカラーフィルタをも覆って形成される保護膜を介して透明導電層からなる共通電極が形成されている。
【００３６】
さらに、この共通電極の上面には液晶の配向を規制する配向膜が形成されている。
【００３７】
《画素領域の構成》
図３は、図２の点線枠Ａに対応する画素領域の具体的な構成を示す平面図である。
【００３８】
なお、図３のIV−IV線における断面図を図４に、V−V線における断面図を図５に、VI−VI線における断面図を図６に示している。
【００３９】
まず、透明基板ＳＵＢ１の液晶側の面に、そのｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬが形成されている。
【００４０】
このゲート信号線ＧＬは、たとえばアルミニゥムからなる導電層ｇｌの表面にアルミ酸化膜ＡＯＦ（陽極化成によって形成）が形成された材料から構成されている。
【００４１】
そして、このゲート信号線ＧＬと後述するドレイン信号線ＤＬとで囲まれる画素領域の大部分には、透明導電膜（たとえばIndium-Tin-Oxide）からなる画素電極ＩＴＯ１が形成されている。
【００４２】
画素領域の図面左下側のゲート信号線ＧＬ上の一部は薄膜トランジスタＴＦＴの形成領域となっており、この領域には、たとえばＳｉＮからなるゲート絶縁膜ＧＩ、ｉ型非晶質Ｓｉからなる半導体層ＡＳ、ドレイン電極ＳＤ２およびソース電極ＳＤ１が順次積層されて形成されている。
【００４３】
なお、ソース、ドレインは本来その間のバイアス極性によって決まるもので、この液晶表示装置の回路ではその極性は動作中反転するので、ソース、ドレインは動作中入れ替わると理解されたい。しかし、この明細書では画素電極ＩＴＯ１と直接接続される側の電極をソース電極として固定して表現する。
【００４４】
そして、ドレイン電極ＳＤ２およびソース電極ＳＤ１はドレイン信号線ＤＬと同時に形成されるようになっている。
【００４５】
すなわち、ドレイン信号線ＤＬは、その形成領域に、予め薄膜トランジスタＴＦＴのゲート絶縁膜ＧＩ、半導体層ＡＳの形成と同時に形成された絶縁膜ＧＩ、半導体層ＡＳ上に形成され、たとえばクロムとアルミニゥムの順次積層体によって形成されている（図５参照）。ドレイン信号線ＤＬの形成領域に絶縁膜ＧＩ、半導体層ＡＳを形成しているのは、たとえばドレイン信号線ＤＬの段差乗り越えを少なくするためである。
【００４６】
薄膜トランジスタＴＦＴのドレイン電極ＳＤ２はドレイン信号線ＤＬと一体に形成され、またソース電極ＳＤ１はドレイン電極ＳＤ２と所定のチャネル長分だけ離間されて形成されているとともに前記画素電極ＩＴＯ１の一部に延在されて直接重畳されて形成されている。
【００４７】
また、付加容量素子Ｃａｄｄは、図６に示すように、ゲート信号線（薄膜トランジスタＴＦＴを駆動するゲート信号線と隣接する他のゲート信号線）ＧＬを一方の電極、ドレイン信号線ＤＬと同時に形成する導電層ｄ１及び画素電極ＩＴＯ１と同時に形成され導電層ｄ１と重畳する導電層ＩＴＯ２を他方の電極とし、それらの間に介在される絶縁膜である、アルミニウムの酸化膜ＡＯＦ（窒化シリコン膜ＧＩでもよい）を誘電体膜として構成されている。
【００４８】
絶縁膜ＧＩ、半導体層ＡＳは、薄膜トランジスタＴＦＴにおけるそれらの形成と同時に形成されるようになっており、また、他方の電極である導電層ｄ１は前記画素電極ＩＴＯ１の一部に延在されて直接重畳されて形成されている。
【００４９】
そして、このように構成された画素領域の表面にはＳｉＮからなる保護膜ＰＳＶ１が形成され、液晶の薄膜トランジスタＴＦＴへの直接の接触による特性劣化を回避するようになっている。
【００５０】
また、保護膜ＰＳＶ１の表面の全域には液晶の配向を規制するための配向膜（図示せず）が形成されている。
【００５１】
《ＴＦＴの動作》
図１５はＴＦＴアクティブマトリックス液晶表示装置の単位画素の等価回路を示す図である。
【００５２】
薄膜トランジスタＴＦＴはソース電極に対してゲート電極を正の電圧によりバイアスすることによってオン状態（ソースとドレイン間の抵抗値が小さくなる）となり、ゲート電極に供給されるバイアスを零に近くすることによってオフ状態、すなわちソースとドレイン間の抵抗値が大きくなるという伝達特性を持つ。
【００５３】
図１６には、図１５に示した液晶表示装置の動作の一例を説明するための波形図が示されている。
【００５４】
なお、図１６において示された各信号ＶＧ、ＶＤ及び画素ＰＩＸの電圧ＰＸＶは、それらが互いに重なることによって各波形の区別が不明瞭になるのを防止するために、信号ＶＧ、ＶＤ及びＰＸＶの順に時間的にずらして描いている。
【００５５】
走査信号（ゲート信号）ＶＧのハイレベルに応じて選択されたゲート信号線Ｇｉ（ＧＬ）に結合される画素ＰＩＸに映像信号線ＤＬから供給される映像信号（ドレイン信号）ＶＤの書き込みが行われる。このとき、画素ＰＩＸの電圧ＰＸＶは、図１６に点線で示すように、上記オン状態にされるＴＦＴが抵抗成分をもつこと、及び画素ＰＩＸが容量性素子Ｃｐｉｘであることから、それに応じた時定数に従って立ち上がる。図１６では最初は、画素（又は液晶セル）を高い階調の状態にする正のレベルの映像信号ＶＤが示されている。次のゲート信号線Ｇｉ＋１（ＧＬ）の選択に応じて、図１６に示された走査信号ＶＧは、ハイレベルの選択レベルからロウレベルの非選択レベルにされる。これによって、ＴＦＴはオフ状態にされるから上記書き込まれた映像信号ＶＤは、容量性素子Ｃｐｉｘとして作用する画素ＰＩＸに保持される。走査信号ＶＧのハイレベルからロウレベルの切り換えに応じて、画素の電圧ＰＸＶは、画素ＰＩＸ（あるいはＴＦＴのソース電極またはドレイン電極の中で画素電極に接続される電極。以下説明の都合上、ソース電極として扱う。）とＴＦＴのゲート電極間の寄生容量Ｃｇｓによって電位低下成分ΔＶが生じる。なお、走査信号ＶＧのロウレベルからハイレベルの切り換えで、ゲート・ソース間のカップリングＣｇｓにより画素ＰＩＸに飛び込む電圧は、ドレイン号線Ｘｉ（ＤＬ）からの映像信号ＶＤの書き込みにより打ち消すことが出来るが、走査信号ＶＧのハイレベルからロウレベルの切り換え時に画素ＰＩＸに飛び込む電圧は、映像信号ＶＤの書き込みにより打ち消すことが出来ない。
【００５６】
図１６では、この後１フレームの間、低い階調レベルの映像信号ＶＤが供給されるように描かれている。
【００５７】
一般に液晶表示装置は交流駆動を行っているために、走査信号ＶＧの１周期毎に映像信号ＶＤの極性は、正／負のように切り替えられて供給される。
【００５８】
すなわち図１６に示すように、走査信号ＶＧが再びハイレベルの選択レベルにされると、映像信号ＶＤは、負極性の所望の階調レベルにされる。なお、図１６では負極性の高階調レベルにした例を示している。この場合においても、上記オン状態にされるＴＦＴが抵抗成分をもつこと、及び画素ＰＩＸが容量性素子Ｃｐｉｘであることから、画素の電圧ＰＸＶはそれに応じた時定数に従って立ち下がる。次のゲート信号線Ｇｉ＋１（図示せず）の選択に応じて、図１６に示された走査信号ＶＧは、ハイレベルの選択レベルからロウレベルの非選択レベルにされる。これによって、ＴＦＴはオフ状態にされるから上記映像信号ＶＤは、容量性素子Ｃｐｉｘとして作用する画素ＰＩＸに保持される。
【００５９】
走査信号ＶＧのハイレベルからロウレベルの切り換えに応じて、画素の電圧ＰＸＶはＴＦＴのゲート電極とソース電極間の寄生容量Ｃｇｓによって上記と同様電位低下成分ΔＶが生じる。また正極性の時と同様に、走査信号ＶＧのロウレベルからハイレベルの切り換えで、ゲート・ソース間のカップリングＣｇｓにより画素ＰＩＸに飛び込む電圧は、ドレイン信号線Ｘｉからの映像信号ＶＤの書き込みにより打ち消すことが出来るが、走査信号ＶＧのハイレベルからロウレベルの切り換え時に画素ＰＩＸに飛び込む電圧は、映像信号ＶＤの書き込みにより打ち消すことが出来ない。従って負極性の時も正極性と同様にゲート・ソース間のカップリングＣｇｓにより画素ＰＩＸに飛び込む電圧は、画素の電圧ＰＸＶを負の方向に低下させる。
【００６０】
図１６では、この後１フレームの間、負極性の低い階調レベルの映像信号ＶＤが供給されるように描かれている。
【００６１】
以上に説明の通り、液晶交流駆動の正極性及び負極性共に、走査信号ＶＧがハイレベルからロウレベルに変化すると、ＴＦＴのゲート電極とソース電極間の寄生容量Ｃｇｓによって、画素の電圧ＰＸＶは、書き込む時点の映像信号ＶＤのレベルに対して、図１６に点線で示すように、電位低下成分ΔＶが生じる。
【００６２】
従って液晶表示パネルの共通電極ＣＯＭに与えられるバイアス電圧Ｖｃｏｍは、図１６に二点鎖線で示すように、上記画素の電圧ＰＸＶの、正極性及び負極性の間の、実質的な中間のレベル（最適な共通電極電圧）に設定される。すなわち共通電極ＣＯＭに、画素電圧ＰＸＶの電位低下ΔＶを考慮した、最適な共通電極電圧を与えることにより、液晶の実質的な交流駆動を行うことが出来る。
【００６３】
もし共通電極ＣＯＭに与えられるバイアス電圧Ｖｃｏｍが上述した最適な共通電極電圧からずれた場合は、液晶交流駆動の正極性と負極性の期間で液晶に印加される電圧Ｖｌｃに差を生じ、フリッカと呼ばれる周期的な輝度変化を生じ、表示画質が著しく低下する。
【００６４】
《保持容量素子の動作》
図１５において、Ｃｇｓは先に述べた薄膜トランジスタＴＦＴのゲート電極とソース電極との間に形成される寄生容量である。寄生容量Ｃｇｓの誘電体はゲート電極とソース電極間の層間絶縁膜である。Ｃｐｉｘは透明画素電極ＰＩＸと共通透明画素電極ＣＯＭとの間に形成される液晶容量である。液晶容量Ｃｐｉｘの誘電体膜は液晶及び配向膜である。Ｖｌｃは液晶に印加される電圧である。
【００６５】
保持容量素子Ｃａｄｄは、薄膜トランジスタＴＦＴがスイッチングするとき、画素電極電位ＰＸＶに対する走査信号の電位変化ΔＶＧの影響を低減するように働く。この様子を式で表すと式１となる。
【００６６】
【数１】
ΔＶ＝｛Cgs／（Cgs＋Cds1＋Cds2＋Cadd＋Cpix）｝×ΔＶＧ…式１
ここでΔＶは、先に説明した、走査信号の電位変化ΔＶＧによる画素電圧ＰＸＶの電位低下成分を表す。この電位低下成分ΔＶは液晶に加わる直流成分の原因となるが、保持容量Ｃａｄｄを大きくすればする程、上記画素電圧ＰＸＶの電位低下成分ΔＶを小さくすることができる。また、保持容量素子Ｃａｄｄは放電時間を長くする作用もあり、薄膜トランジスタＴＦＴがオフした後の映像情報を長く蓄積する。液晶に印加される直流成分の低減は、液晶の寿命を向上し、液晶表示画面の切り替え時に前の画像が残るいわゆる焼き付きを低減することができる。
【００６７】
なお、図１５及び式１でＣｄｓ１は薄膜トランジスタのソース電極ＳＤ１とドレイン電極ＳＤ２間の寄生容量で、画素電極ＰＩＸとドレイン信号線Ｄｉ間の容量でもある。
【００６８】
またＣｄｓ２は画素電極ＰＩＸと、それと隣接するドレイン信号線Ｄｉ＋１間の寄生容量を示し、Ｃｇｄはゲート電極とドレイン電極間の寄生容量を示す。
【００６９】
図３に示すように、ゲート電極ＧＬはｉ型半導体層ＡＳを覆うように大きくされている分、ソース電極ＳＤ１，ドレイン電極ＳＤ２とのオーバラップ面積が増え、従って寄生容量Ｃｇｓが大きくなり、画素電極電位ＰＸＶは走査信号ＶＧの影響を受け易くなるという逆効果が生じる。しかし、保持容量素子Ｃａｄｄを設けることにより、画素電極電位ＰＸＶが寄生容量Ｃｇｓの影響を受け難くするという効果がある。
【００７０】
本実施形態では画素の容量がおよそ１５０ｆＦなので、保持容量素子Ｃａｄｄの容量は、書き込み特性を考慮し、およそ１００ｆＦにしている。寄生容量Ｃｇｓがおよそ１５ｆＦなので、保持容量素子Ｃａｄｄの容量は寄生容量Ｃｇｓの６倍以上になっている。
【００７１】
また図２、図３及び図６では隣接する画素のゲート信号線ＧＬの一部と画素電極ＩＴＯ１を絶縁膜を介して重ねることにより、保持容量Ｃａｄｄを形成している、付加容量方式の例を示しているが、保持容量Ｃａｄｄはこれに限るものでなく、図１２、図１３及び図１４に示すように、ゲート信号線ＧＬとは別に容量線ＣＬを設け容量線ＣＬと画素電極ＩＴＯ１を絶縁膜を介して重ねることにより、保持容量Ｃａｄｄを形成する蓄積容量方式でもよい。本実施例において付加容量方式は、開口率が高く出来るという長所と、ゲート信号線ＧＬの分布容量が大きくなる短所を持つ。また本実施例において蓄積容量方式はゲート信号線ＧＬの分布容量を小さく出来る長所と、開口率が容量線ＣＬを設けた分低下する点及び製造工程が増える等の短所がある。
【００７２】
《寄生容量Ｃｇｓのばらつき防止対策》
従来は液晶表示装置の表示領域は１０型（対角２５．４ｃｍ）よりも小さかったので、ゲート電極・ソース電極間の寄生容量Ｃｇｓの製造上のばらつきは少なく、共通電極ＣＯＭに与える最適な共通電極電圧Ｖｃｏｍは一義的に決まった。
【００７３】
しかし、液晶表示装置の表示領域が１３型（対角３４ｃｍ）よりも大きくなると、寄生容量Ｃｇｓの製造上のばらつきが大きくなり、共通電極ＣＯＭに与える最適な共通電極電圧Ｖｃｏｍは表示領域の各部分で大きく異なり、一義的に決まらないという課題が生じるようになった。
【００７４】
上記課題を解決するために、本実施例では、特に、前記薄膜トランジスタＴＦＴのソース電極ＳＤ１において、その拡大図である図１に示すように、画素電極ＩＴＯ１と接続される部分であってゲート電極と重畳する部分から重畳しなくなる部分にて、その幅が薄膜トランジスタのチャネル幅ｗよりも小さく形成されている。
【００７５】
すなわち、同図において、ドレイン電極ＳＤ２はドレイン信号線ＤＬからゲート信号線ＧＬ上をその走行方向に沿って延在された後に画素電極ＩＴＯ１側へ指向するように屈曲されて形成されている。
【００７６】
この場合、ドレイン電極ＳＤ２として実質的に機能するのは画素電極ＩＴＯ１側へ指向された屈曲部であり、その長さは薄膜トランジスタＴＦＴのチャネル幅ｗを決定づけることになる。
【００７７】
また、ソース電極ＳＤ１はこのドレイン電極ＳＤ２の屈曲部と対向してチャネル長ｌに相当する分だけ離間されて配置され、そのまま、画素電極ＩＴＯ１側へ延在されて該画素電極ＩＴＯ１との接続が図られている。
【００７８】
従ってソース電極ＳＤ１のドレイン電極ＳＤ２と対向している辺の長さが前記チャネル幅となる。
【００７９】
ここで、該ソース電極ＳＤ１の延在方向に直交する幅ｗ0の長さが前記チャネル幅ｗより小さく形成されている。
【００８０】
このように構成されるソース電極ＳＤ１は、それを形成する際にたとえば図中ｙ方向に位置ずれを起こして形成されても、該ソース電極ＳＤ１のゲート信号線ＧＬに対する重畳部の面積は大きく変化することはない。ソース電極ＳＤ１の延在方向に直交する幅ｗ0の長さが比較的小さく形成されているからである。
【００８１】
また、図中ｘ方向に位置ずれを起こした場合には、該ソース電極ＳＤ１のゲート信号線ＧＬに対する重畳部の面積の変化は全くないことになる。
【００８２】
このことから、たとえ回転方向θに位置ずれを起こしても、該ソース電極ＳＤ１のゲート信号線ＧＬに対する重畳部の面積は大きく変化することはない。
【００８３】
したがって、各画素領域の薄膜トランジスタＴＦＴは、そのゲート電極とソース電極との容量Ｃｇｓをほぼ均一に形成できることになり、フリッカの発生を抑制できることになる。
【００８４】
このような効果は、ドレイン電極ＳＤ２とソース電極ＳＤ１とのパターンを図１に示したもののみによって得られるというものではなく、たとえば、図７（ａ）ないし図７（ｄ）に示すような各パターンにすることによっても同様に得られることはいうまでもない。
【００８５】
この場合、上述した実施例では、ソース電極ＳＤ１は画素電極ＩＴＯ１に接続させるための延在部を除いてドレイン電極ＳＤ２と対称関係にあるように構成したものである。
【００８６】
しかし、図８に示すように、ソース電極ＳＤ１をそれと接続させるための画素電極ＩＴＯ１と反対側の方向にそのまま延在させてゲート信号線ＧＬを越えるようにして形成するようにしてもよいことはいうまでもない。
【００８７】
この場合、このソース電極ＳＤ１が、隣接する画素領域の画素電極ＩＴＯ１と接続してしまうのを回避するため、該ゲート信号線ＧＬに一部切欠きＧＬＣを設けるようにして、該ゲート信号線ＧＬを越えるように構成している。
【００８８】
換言すれば、実質的に電極として機能しない他の部分と一体的に形成されるソース電極ＳＤ１はゲート信号線ＧＬと交差するようにして形成されていることにある。
【００８９】
このように構成されるソース電極ＳＤ１は、それを形成する際にたとえば図中ｘ方向はもちろんのこと、たとえｙ方向に位置ずれを起こして形成されても、該ソース電極ＳＤ１のゲート信号線ＧＬに対する重畳部の面積は全く変化することはない。
【００９０】
このことから、たとえ回転方向θに位置ずれを起こしても、該ソース電極ＳＤ１のゲート信号線ＧＬに対する重畳部の面積は全く変化することはない。
【００９１】
したがって、各画素領域の薄膜トランジスタＴＦＴは、そのゲート電極とソース電極との容量Ｃｇｓを均一に形成できることになり、フリッカの発生を大幅に抑制できることになる。
【００９２】
さらに、この実施例では、特に、ゲート信号線ＧＬに沿って配列されるそれぞれの薄膜トランジスタＴＦＴにおいて、そのゲート電極（ゲート信号線ＧＬ）とソース電極ＳＤ１との間の容量Ｃｇｓが、ゲート信号線の入力端子側で小さく終端側で大きくなるように構成されている。
【００９３】
すなわち、図９（ａ）はゲート信号線ＧＬの入力端子側の薄膜トランジスタを示し、図９（ｂ）はゲート信号線ＧＬの終端側の薄膜トランジスタを示している。
【００９４】
図９（ａ）、図９（ｂ）から明らかになるように、図９（ｂ）に示す薄膜トランジスタＴＦＴのソース電極ＳＤ１側の半導体層ＡＳが図９（ａ）に示すそれよりも大きく形成されることによって（その過剰分を符号Ｉで示している）、終端側の薄膜トランジスタＴＦＴのゲート信号線ＧＬとソース電極ＳＤ１との間の容量Ｃｇｓが大きくなるようになっている。
【００９５】
すなわち、入力端子側の薄膜トランジスタのソース電極近傍の半導体層ＡＳがゲート信号線ＧＬと重なる面積よりも、終端側の薄膜トランジスタのソース電極近傍の半導体層ＡＳがゲート信号線ＧＬと重なる面積が大きくなっている。
【００９６】
この場合、ゲート信号線ＧＬの入力端子側から終端側へかけての各薄膜トランジスタＴＦＴの容量Ｃｇｓは順次大きくなるように構成しても、あるいは、隣接する複数の各薄膜トランジスタを順次グループ化し、これらグループ毎に順次大きくなるように構成してもよい。
【００９７】
このように構成することによって、ゲート信号線ＧＬへの走査信号の波形歪みによる画素電極ＩＴＯ１の電位の正方向へのシフトを、飛び込み電圧の前記容量Ｃｇｓに依存する画素電極ＩＴＯ１の電位の負方向へのシフトで相殺させることで、ゲート信号線ＧＬの入力端子側と終端側の各液晶に印加される電圧を等しくさせている。
このため、輝度変化による画面のちらつきを押さえることができる。
【００９８】
一般に液晶パネルにおける１ラインの書込み時間は、走査信号線駆動回路部１０４から出力されるＴＦＴオン信号の幅で決まる時間内に完了する。
【００９９】
しかしながら、ＴＦＴオン信号は、水平走査周波数によってその幅が一義的に決まる矩形状パルスであり、一般に、矩形状パルスでは、その立ち上がりや立ち下がりの電流変化分（ｄｉ／ｄｔ）が大きいため、信号経路中の時定数の影響を受けやすく、実際の立ち上がりや立ち下がり波形が時定数カーブに沿った曲線的な波形（以下、この曲線的な波形のことを“波形歪み”と称し曲率が大きい波形のことを“波形歪みが大きい”という）になるから、しかも、その波形歪みは信号経路の終端に近づくにつれて大きくなるから、前述の画素電圧ＰＸＶの電位低下成分ΔＶは走査信号線の終端になるにつれて少なくなり、その結果、走査信号線の入力端子側に対して終端側の画素電圧（ソース電極電位）が高くなる。
【０１００】
かかる問題点は、特に、画素数を増大した場合や、画面サイズ（特に走査線方向のサイズ）を大きくした場合に顕著である。
【０１０１】
図１５の分布容量（Ｃｇｓ、Ｃａｄｄ、Ｃｇｄ等）が画素数や画面サイズに比例して大きくなるからである。
【０１０２】
以下上記問題点を具体的に説明する。
図１７は液晶表示パネルの１ライン分の等価回路である。この図において、ＧＴＭはＴＦＴオン信号の入力端子（すなわち図２の走査信号線駆動回路１０４の出力に接続する端子）であり、この端子ＧＴＭは、走査信号線駆動回路１０４と液晶表示パネルとの間の配線１１を通して、液晶表示パネルのゲート信号線ＧＬに接続されている。Ｒ１１及びＣ１１は配線１１の抵抗成分と容量成分をそれぞれ表している。ゲート信号線ＧＬは画素単位に等価されており、各画素のＲ１２及びＣ１２は各画素の抵抗分と容量分（分布容量とも呼び、Ｃｇｓ＋Ｃａｄｄ＋Ｃｇｄに相当）をそれぞれ表している。
【０１０３】
今ゲート信号線ＧＬの二つの点ａ、ｃに注目し、それぞれの点におけるＴＦＴオン信号の波形歪みを考える。ａは端子ＧＴＭに最も近い点である。この点ａのＴＦＴオン信号を便宜的にＶＧａとする。ｃは端子ＧＴＭから最も遠い（言い換えれば走査信号線の終端の）点である。この点ｃのＴＦＴオン信号を便宜的にＶＧｃとする。
【０１０４】
図１８（ａ）は端子側、図１８（ｂ）は中央部、図１８（ｃ）は終端側のＴＦＴの駆動波形を示す図である。いずれの信号ＶＧａ、ＶＧｃも、１水平走査期間内に割当てられた所定の書き込み期間Ｔｘで立ち上がりから立ち下がりまで変化する矩形パルスである。信号ＶＧａの波形歪みは、Ｒ１１とＣ１１の時定数によって生じた微少なものであるが、信号ＶＧｃの波形歪みは、このＲ１１とＣ１１の時定数に、さらに１ラインの画素数のＲ１２とＣ１２を含めた時定数によって生じた大きなものである。このため、信号ＶＧａの立ち下がりｔｆｌに比べて信号ＶＧｃの立ち下がりｔｆｒが相当に遅くなっている。遅れの程度は、画素数が増えるほど、また、画面サイズが大きくなるほど顕著になる。上述の分布容量（すなわちＣ１２）が増大するからである。
【０１０５】
すなわち、ｔｆｒ＞ｔｆｌの関係となり、その差は主に上述の分布容量の大きさに依存する。
【０１０６】
従って先に説明した式１の関係から、端子側の画素電圧の低下成分ΔＶｌは終端側画素電圧の低下成分ΔＶｒよりも大きくなる。
【０１０７】
従来は単位画素の寄生容量（Ｃｇｓ、Ｃｄｓ１、Ｃｄｓ２）及び保持容量（Ｃａｄｄ）は、画素電極の駆動条件を等しくするため、表示領域のどの場所でも一定になるように設計するのが常識であった。従って従来の技術では、先に述べた最適な共通電極の電圧Ｖｃｏｍは、実際は、ゲート信号線ＧＬの端子側と終端側で異なっていた。
【０１０８】
しかし従来は、表示画面のサイズが１０型（縦１５ｃｍ、横２１ｃｍ）よりも小さく、ゲート信号線ＧＬも長くなかったので（２１ｃｍ以下）、入力端子側の画素と終端側の画素の間で、画素電極の電位低下成分ΔＶの差は無視出来る程小さく、液晶表示装置の駆動マージン（特に最適な共通電極電圧Ｖｃｏｍのマージン）に余裕があったので、本発明の解決する課題を認識することが出来なかった。
【０１０９】
従って従来の技術では、１ラインの画素数が多い場合や、表示領域のゲート信号線方向の長さが長くなると（少なくともゲート信号線の長さが２７ｃｍ以上の液晶表示装置では）、もはや表示領域の全画素について共通電極に与える電圧を最適にすることは出来なくなってきた。
【０１１０】
上記の課題を解決するために、上述した実施例では、薄膜トランジスタＴＦＴのソース電極ＳＤ１側の半導体層ＡＳの大きさを異ならしめることによって、その容量Ｃｇｓを異ならしめるようにしたものである。
【０１１１】
また上述した実施例では薄膜トランジスタＴＦＴのチャネル形成領域（ソース電極ＳＤ１とドレイン電極ＳＤ２の間の領域）以外の部分で半導体層ＡＳの大きさを異ならせているので、ゲート・ソース間容量Ｃｇｓを入力端子側と終端側で変えたことにより、ＴＦＴのサイズ（具体的にはチャネル長ｌ及びチャネル幅ｗ）が変わることがなく、液晶表示装置の設計が容易である。
【０１１２】
また、式１から明らかなように画素電極の電位低下成分ΔＶを各画素間で差が少なくなるように調節する方法は、上述の実施例のように、ゲート・ソース間容量Ｃｇｓを調節する方法に限らず、保持容量素子Ｃａｄｄを調節する方法、液晶容量Ｃｐｉｘ（具体的には画素電極ＩＴＯ１の面積あるいは画素電極ＩＴＯ１と共通電極ＣＯＭ（図示せず）間の距離）を調節する方法、ソース・ドレイン間容量Ｃｄｓ１を調節する方法あるいは画素電極ＩＴＯ１とそれと隣接するドレイン信号線ＤＬ間の寄生容量Ｃｄｓ２を調節する方法であってもよい。
【０１１３】
しかしゲート・ソース間容量Ｃｇｓを調節する上述の実施例の方が、式１の分子がゲート・ソース間容量Ｃｇｓのみで構成されていることから明らかなように、少ないゲート・ソース間容量Ｃｇｓの変化量で、画素電極の電位低下成分ΔＶを、広いダイナミックレンジで調節することが出来る。従って上述の実施例ではゲート・ソース間容量Ｃｇｓを変化させるためのスペースが少なくて済むので、画素の開口率を大きくすることが出来る。
【０１１４】
また、ゲート・ソース間容量Ｃｇｓ、保持容量素子Ｃａｄｄ、液晶容量Ｃｐｉｘ、ソース・ドレイン容量Ｃｄｓ１及び画素電極ドレイン信号線間容量Ｃｄｓ２を組み合わせて調節すれば、さらに広いダイナッミクレンジで画素電極の電位低下成分ΔＶを調節することが出来る。
【０１１５】
なお、保持容量素子Ｃａｄｄ、液晶容量Ｃｐｉｘ、ソース・ドレイン容量Ｃｄｓ１あるいは画素電極ドレイン信号線間容量Ｃｄｓ２により、画素電極の電位低下成分ΔＶを調節する場合は、それらの容量が式１の分母を構成していることから明らかなように、走査信号駆動波形の歪みが大きくなる終端側の画素（ｃ）でそれらの容量を小さくし、走査信号駆動波形の歪みが少ない入力端子側の画素（ａ）でそれらの容量を大きくすれば良い。
【０１１６】
またゲート・ソース間容量Ｃｇｓを調節する方法は半導体層ＡＳのゲート信号線ＧＬとの重なり面積を調節するものに限るものではなく、図１０に示すように、ゲート信号線ＧＬに対するソース電極ＳＤ１のオーバーラップ領域の該ゲート信号線ＧＬに図示に示すような突起部ＧＬＰを延在させて構成し、この突起部ＧＬＰの面積をゲート信号線ＧＬの入力端子側で小さく終端側で大きく形成するようにしても同様の効果を得ることができるようになる。
【０１１７】
さらに、図１１に示すように、ゲート信号線ＧＬに対するソース電極ＳＤ１のオバーラップ領域を該ゲート信号線ＧＬの幅方向の長さを変えることによって異ならしめるようにしてもよいことはいうまでもない。
【０１１８】
すなわち、ゲート信号線ＧＬに沿って配列される各画素領域を、互いに隣接する複数の画素領域毎にグループ化し、この各グループ化された画素領域のゲート信号線ＧＬをその入力端子側から終端側へかけて順次幅を広げる（ソース電極ＳＤ１の画素電極ＩＴＯ１と接続される側の幅を広げる）構成となっている。
【０１１９】
また、図１２、図１３及び図１４に示す、保持容量Ｃａｄｄに蓄積容量方式を採用している液晶表示装置の場合は、画素電極ＩＴＯ１と容量線ＣＬの重なる面積を入力端子側から終端側へかけて順次幅を広げる構成にすることによっても、画素電極の電位低下成分ΔＶを調節することが出来る。図１３及び図１４に示す実施例では、容量線ＣＬの幅Ｗ３を調節することにより、電位低下成分ΔＶを調節している。
【０１２０】
蓄積容量方式の液晶表示装置は、ゲート信号線ＧＬの分布容量が少ないので、走査信号ＶＧの波形歪みの影響を少なく出来る特徴を有する。しかし蓄積容量方式の液晶表示装置でも、上述の実施例のようにゲート・ソース間容量Ｃｇｓや保持容量Ｃａｄｄを調節して、入力端子側と終端側の電位低下成分ΔＶの差を小さくすることにより、走査信号ＶＧの波形歪みの影響を皆無に出来るので、最大級の表示画面を有する液晶表示装置を実現出来る。
【０１２１】
また、ゲート信号線ＧＬに入力した信号波形の歪みは、入力端から終端にいくに従って、単調に増加する。
【０１２２】
図１７のｂ部はゲート信号線（走査信号線）ＧＬの中央部を示し、その部分のＴＦＴ駆動波形を図１８（ｂ）に示す。図１８（ａ）は図１７のａに示す入力端子側のＴＦＴ駆動波形を示し、図１８（ｃ）は図１７のｃに示す終端側のＴＦＴ駆動波形を示す。図１８（ａ）、図１８（ｂ）及び図１８（ｃ）を比較すると明らかなように、中央部の走査信号ＶＧｂの立ち下がり時間ｔｆは入力端子側の立下り時間ｔｆｌと終端側の立下り時間ｔｆｒの間にある。すなわちｔｆｌ＜ｔｆ＜ｔｆｒの関係にある。従って、寄生容量が全ての画素で同等になるように設計した、従来の液晶表示装置では、中央部の画素電極の電位低下成分ΔＶは、入力端子側の電位低下成分ΔＶｌと出力端子側の電位低下成分ΔＶｒの間にある。すなわちΔＶｌ＞ΔＶ＞ΔＶｒの関係にある。
【０１２３】
したがって、ゲート信号線ＧＬの中央部分に対応する画素電極ＩＴＯの電圧の正方向へのシフト量は、ゲート信号線ＧＬの入力端に対応する画素電極ＩＴＯよりも多く、ゲート信号線ＧＬの終端に対応する画素電極ＩＴＯより少ない。
【０１２４】
ゆえに、ゲート信号線ＧＬの中央部分に接続される薄膜トランジスタＴＦＴのゲート電極とソース電極ＳＤ１の間の容量Ｃｇｓを、ゲート信号線ＧＬの入力端に接続される薄膜トランジスタＴＦＴの容量Ｃｇｓより大きく、ゲート信号線ＧＬの終端に接続される薄膜トランジスタＴＦＴの容量Ｃｇｓより小さくすることにより、入力端および終端の画素電極ＩＴＯと中央部の画素電極ＩＴＯに飛び込むゲート信号の漏洩成分を均一にすることができ、最適な共通電極電圧も入力端および終端の画素と中央部の画素で異なることがなく、表示領域の中央部でフリッカが発生することがない。
【０１２５】
なお、ここでゲート信号線の入力端および終端の画素電極ＩＴＯ１は表示に寄与する画素電極ＩＴＯ１で議論しており、遮光膜で遮光された画素電極ＩＴＯ１や未完成の画素の画素電極などの、表示に寄与しない画素電極ＩＴＯ１は除外して考えるのが妥当であることは、それらがフリッカと無関係であることからいうまでもない。
【０１２６】
しかし、ゲート信号線の入力端および終端の画素電極ＩＴＯ１で、遮光されている画素電極ＩＴＯ１に対応する画素にも、入力端側の薄膜トランジスタＴＦＴの容量Ｃｇｓよりも終端側の薄膜トランジスタＴＦＴの容量Ｃｇｓを大きくする構成を採用することにより、液晶に直流成分が加わることがなく、液晶の寿命を向上させる効果を奏することができる。
【０１２７】
本実施例では、ゲート信号線ＧＬに入力される走査信号の波形歪みによるフリッカ防止対策、および露光装置の光学系の歪み等によるソース電極ＳＤ１の位置ずれによるフリッカ防止対策を施した液晶表示装置を説明したものであるが、これら各防止対策のうちいずれか一方を施すように構成してもよいことはいうまでもない。
【０１２８】
しかし、ソース電極ＳＤ１の位置ずれによるフリッカ防止対策を施した液晶表示装置に、ゲート信号線ＧＬに入力される走査信号の波形歪みによるフリッカ防止対策を行うことにより、画素電極の電位低下成分ΔＶを高い精度で調節することが出来、表示領域を最大級まで拡大しても、液晶表示パネルの駆動マージン（特に共通電極電圧Ｖｃｏｍのマージン）を十分に確保することが出来る。
【０１２９】
《容量の補正方法》
つぎに、各画素の容量の補正を行い、走査信号線の延在方行に沿ってそれら各画素の容量の均一化を図る方法の一実施例について、図３９を用いて説明する。
【０１３０】
同図（ａ）は、走査信号線の延在方向を横軸にとった場合の容量補正値（この場合、一例としてＣｇｓ）を示したグラフである。
【０１３１】
ここで、このグラフは、たとえば各画素をすべて均一のパターンとして形成した液晶表示装置（試料）からのデータとしたものあるが、必ずしも均一のパターンからなる画素を有する液晶表示装置に限定されることはない。容量補正された液晶表示装置を試料として、さらに容量補正する場合もあるからである。このグラフを得る方法については後に詳述する。
【０１３２】
また、同図（ｂ）は、容量補正の対象となる液晶表示装置の表示領域（画素の集合体）ＡＲを前記グラフと対応づけて描いたものである。
【０１３３】
まず、同図（ａ）において、補正値をたとえば等間隔に区画する。この実施例の場合は、補正値を６等分に区画している。しかし、この区画数は必ずしもこの値に限定されることはない。けだし、この区画数は図３９（ａ）の特性のカーブが緩やかな場合は少なく、急俊な場合は多くとることによって表示領域面におけるフリッカの発生を充分に防止できるからである。
【０１３４】
そして、補正値の上記区画によって、表示領域をその走査信号線の延在方法に沿ってＡ領域からＦ領域までの６つの領域に区分する。ここで、たとえばＡ領域を例にとって考えると、走査信号線と直交する映像信号線の延在方向においてすべてＡ領域となる。映像信号線の延在方向に形成される各画素は容量に点においてほぼ同一の条件であるという理由に基づくものである。
【０１３５】
そして、走査信号線の延在方法における各区分において、Ｂ領域のＡ領域に対する補正量、Ｃ領域のＢ領域に対する補正量、Ｄ領域のＣ領域に対する補正量、Ｅ領域のＤ領域に対する補正量、Ｆ領域のＥ領域に対する補正量、はすべて同一であるという関係にある。これら各領域は補正値を等間隔に区画し、それに対応づけて得られた領域であるからである。
【０１３６】
図４０は、これら各領域において、薄膜トランジスタＴＦＴのソース電極ＳＤ１、半導体層ＡＳ、ゲート絶縁膜ＧＩのパターンを変更させている一実施例を示した図である。なお、図４０は図１に対応する図であり、これに限定されることはなく、上述した各実施例及び後に示す各実施例のそれぞれの場合においても適用できることはいうまでもない。
【０１３７】
同図において、たとえば（ａ）はＢ領域の薄膜トランジスタＴＦＴのパターンを、（ｂ）はＣ領域の薄膜トランジスタＴＦＴのパターンを、（ｃ）はＥ領域のパターンを示している。
【０１３８】
同図（ａ）は、薄膜トランジスタＴＦＴのソース電極ＳＤ１、半導体層ＡＳ、ゲート絶縁膜ＧＩは、それぞれ、外方に突出した突起ＰＲが形成され、その突起ＰＲに相当する分だけの面積が大きくなっている。
【０１３９】
ここで、この突起ＰＳは、本実施例による容量補正の際に用いられる最小単位のパターン（基準となる最小単位があるのではなく、設計者によって任意に定められるパターンである）に相当するものであり、Ｃ領域、Ｄ領域、Ｅ領域、およびＦ領域の各薄膜トランジスタＴＦＴの容量を補正するための基準パターンとなるものである。
【０１４０】
すなわち、同図（ｂ）において、薄膜トランジスタＴＦＴのソース電極ＳＤ１、半導体層ＡＳ、ゲート絶縁膜ＧＩは、それぞれ、外方に突出した突起ＰＲが形成されているのは同図（ａ）と同じであるが、同図（ａ）と比較して、突起ＰＲの面積が２倍となっている。換言すれば、薄膜トランジスタＴＦＴのソース電極ＳＤ１、半導体層ＡＳ、ゲート絶縁膜ＧＩには、それぞれ、同図（ａ）に示した突起ＰＲと同じ面積のものが２個設けられている。
【０１４１】
同図（ｃ）においては、薄膜トランジスタＴＦＴのソース電極ＳＤ１、半導体層ＡＳ、ゲート絶縁膜ＧＩは、それぞれ、外方に突出した突起の面積ＰＲが、同図（ａ）と比較して４倍となっている。
【０１４２】
すなわち、このことから明らかとなるように、同図（ａ）に示した各パターンを基準として、Ｂ領域、Ｃ領域、Ｄ領域、Ｅ領域、Ｆ領域毎に一つづつ突起ＰＲ（最小パターン）が増加している関係にある。
【０１４３】
このことは、各画素の容量補正をするために、各画素のパターンを変更してフォトマスクを設計・作成する際において、各パターンの面積を考慮した変更（換言すればパターン形状の大幅な変更にまで及ぶ）がなく、その煩雑な作業を回避できるという多大な効果をともなうことはいうまでもない。
【０１４４】
上述した実施例では、容量補正値を区分する際に等間隔に区画したものであるが、必ずしも等間隔にする必要はないことはいうまでもない。たとえば特性カーブの状態によってある個所の区分が他の個所の区分の倍数とすること等が、表示領域にて発生するフリッカを回避するのに適当な場合があるからである。
【０１４５】
また、上述した実施例は、各画素のパターンの変更に際して、そのフォトマスクを設計・作成したものである。しかし、これに限定されることなく、露光パターン（フォトマスク）の光源に対する移動（回転も含む概念）によって該画素のパターンを変更するようにしてもよいことはいうまでもない。
【０１４６】
たとえば、図４１（ａ）にＣｇｓを形成する薄膜トランジスタＴＦＴのゲートとソースのパターングリッド図を示す。通常は同図に示すようにゲートとソースのパターングリッドは一致するため、フォトマスクで画素パターンを変化させていない限り、表示領域内の画素は任意の部分で同一のものが形成される。
【０１４７】
ここで、パターン形成時のフォトグラフィ工程において、同図（ｂ）に示すように、ゲートパターングリッドに対してソースパターングリッドにオフセットを加えて形成すると、同様の効果が得られる。
【０１４８】
この場合、隣接する領域において各パターンがほぼ連続に変化し、明確な領域分けはできないが、任意の部分で走査信号線の入力側の画素のＣｇｓをＣｇｓ１、走査信号線の主力側の画素のＣｇｓをＣｇｓ２とした場合、Ｃｇｓ２＞ｃｇｓ１の関係を得ることができるようになる。
【０１４９】
また、互いに隣接する複数の画素に対して一のフォトマスクを形成し、このフォトマスクを表示領域内でいわゆるステップアンドリピートしながら選択露光する際に、Ａ領域ないしＦ領域の各領域ごとに該フォトマスクを適当に光源に対して移動（回転をも含む概念）させるようにしてもよいことはいうまでもない。
【０１５０】
また、上述した実施例では、補正値を区画する各区分に対応して走査信号線の延在距離を区画するようにしたものである。しかし、これに限定されることなく、たとえば図４２に示すように、走査信号線の延在距離を区画する各区分に対応して補正値を区画するようにしてもよいことはいうまでもない。
【０１５１】
この場合、表示領域面から補正が必要な領域を区分けして行う場合において有効となる。
【０１５２】
さらに、上述した実施例では、Ｃｇｓの補正について説明したものである。しかし、たとえばＣａｄｄ、Ｃｓｄ等の場合においては、図４３に示すようにな特性（走査信号線の延在距離に対する容量補正量）が得られることから、この特性に基づき、上述したと同様の工程を経て、容量の補正を行うようにしてもよい。
【０１５３】
ここで、走査信号線の延在方向を横軸にとった場合のＣｇｓの容量補正値を示したグラフ（図３９（ａ））を得る方法の一実施例について説明する。
【０１５４】
（１）光学測定による表示領域内の最適Ｖｃｏｍを測定する。
【０１５５】
まず、最適Ｖｃｏｍを測定するには、特定階調の中間調と黒を空間分解したパターンを表示させる。この空間分解したパターンとしては、図に示すように市松模様あるいはストライプラインがある。
【０１５６】
これらのパターンは反転駆動による輝度平滑がキャンセルされるため、Ｖｃｏｍが変化すると輝度変化あるいはチラツキを生じることになる。
【０１５７】
図４５（ｂ）、（ｂ’）は、その（ａ）、（ａ’）に対してＶｃｏｍが変化して輝度変化が生じていることを示している。
【０１５８】
このため、Ｖｃｏｍを変化させ輝度の時間変動を測定（スペクトロアナライザ等で）することで、図４６に示すように、最適Ｖｃｏｍを得、これを表示領域面の各点で測定する。
【０１５９】
（２）仕上がりによるＶｃｏｍ変動
そして、上記（１）の工程で測定した面内の各点での薄膜トランジスタＴＦＴのパターンを確認する。
【０１６０】
まず、該パターンから、Ｃｇｓ、Ｃａｄｄ、Ｃｐｘを構成するパターンの面積を算出する。
【０１６１】
そして、誘電体膜の比誘電率から容量を求める。さらに、この容量から各点での飛込み電圧ΔＶｓを算出する。
【０１６２】
（３）Ｖｃｏｍ補正
（１）で求めたＶｃｏｍ分布と（２）で求めた飛込み電圧ΔＶｓ分布を比較し（図４７参照）、Ｖｃｏｍ面内分布から飛込み電圧ΔＶｓ分布を除く（図４８参照）。
【０１６３】
そして、これによりＶｃｏｍ面内分布が求められる（図４９参照）。その後、算出されたＶｃｏｍ分布をフラットにし、飛込み電圧ΔＶｓ分布を求め（図５０参照）、これからＣｇｓの分布が求められる（図５１参照）。
【０１６４】
なお、Ｃａｄｄ、Ｃｓｄの場合の特性も同様に算出できることはいうまでもない。
【０１６５】
《透明基板ＳＵＢ１の製造方法》
つぎに、図３に示す液晶表示装置の第１の透明絶縁基板（薄膜トランジスタ基板）ＳＵＢ１側の製造方法について、図１９〜図２１を参照して説明する。なお、同図において、中央の文字は工程名の略称であり、左側は薄膜トランジスタＴＦＴ（IV−IV切断線）、右側は保持容量Cadd（VI-VI切断線）の断面形状で見た加工の流れを示す。工程ＢおよびＤを除き、工程Ａ〜Ｇの工程は各写真（ホト）処理に対応して区分けしたもので、各工程のいずれの切断図もホト処理後の加工が終わり、ホトレジストを除去した段階を示している。なお、上記写真（ホト）処理とは本説明ではホトレジストの塗布からマスクを使用した選択露光を経て、それを現像するまでの一連の作業を示すものとし、繰り返しの説明は避ける。以下区分した工程にしたがって説明する。
【０１６６】
工程Ａ、図１９
７０５９ガラス（商品名）からなる第１の透明絶縁基板ＳＵＢ１の両面に酸化シリコン膜ＳＩＯをディップ処理により設けた後、５００℃、６０分間のベークを行なう。なお、このＳＩＯ膜は透明絶縁膜ＳＵＢ１の表面凹凸を緩和するために形成するが、凹凸が少ない場合、省略できる工程である。膜厚が２８００ÅのＡｌ−Ｔａ、Ａｌ−Ｔｉ−Ｔａ、Ａｌ−Ｐｄ等からなる第１導電膜ｇ１をスパッタリングにより設ける。ホト処理後、リン酸と硝酸と氷酢酸との混酸液で第１導電膜ｇ１を選択的にエッチングする。
【０１６７】
工程Ｂ、図１９
レジスト直描後（前述した陽極酸化パターン形成後）、３％酒石酸をアンモニアによりＰＨ６．２５±０．０５に調整した溶液をエチレングリコール液で１：９に稀釈した液からなる陽極酸化液中に基板ＳＵＢ１を浸漬し、化成電流密度が０．５ｍＡ／ｃｍ2になるように調整する（定電流化成）。つぎに、所定のＡｌ２Ｏ３膜厚が得られるのに必要な化成電圧１２５Ｖに達するまで陽極酸化（陽極化成）を行なう。その後、この状態で数１０分保持することが望ましい（定電圧化成）。これは均一なＡｌ２Ｏ３膜を得る上で大事なことである。それによって、導電膜ｇ１が陽極酸化され、走査信号線（ゲートライン）ＧＬ上および側面に自己整合的に膜厚が１８００Åの陽極酸化膜ＡＯＦが形成され、薄膜トランジスタＴＦＴのゲート絶縁膜の一部となる。
【０１６８】
工程Ｃ、図１９
膜厚が１４００ÅのＩＴＯ膜からなる導電膜ＩＴＯをスパッタリングにより設ける。ホト処理後、エッチング液として塩酸と硝酸の混酸液で導電膜ＩＴＯを選択的にエッチングすることにより、保持容量Caddの一方の電極および透明画素電極ＩＴＯ１を形成する。
【０１６９】
工程Ｄ、図２０
プラズマＣＶＤ装置にアンモニアガス、シランガス、窒素ガスを導入して、膜厚２０００Åの窒化Ｓｉ膜を設け、プラズマＣＶＤ装置にシランガス、水素ガスを導入して、膜厚が２０００Åのｉ型非晶質Ｓｉ膜を設けたのち、プラズマＣＶＤ装置に水素ガス、ホスフィンガスを導入して膜厚が３００ÅのＮ＋型の非晶質Ｓｉ膜ｄ０を設ける。この成膜は同一ＣＶＤ装置で反応室を変え連続して行なう。
【０１７０】
工程Ｅ、図２０
ホト処理後、ドライエッチングガスとしてＳＦ６、ＢＣ１を使用してＮ＋型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳをエッチングする。続けて、ＳＦ６を使用して窒化Ｓｉ膜ＧＩをエッチングする。もちろん、ＳＦ６ガスでＮ＋型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳおよび窒化Ｓｉ膜ＧＩを連続してエッチングしても良い。
【０１７１】
このように３層のＣＶＤ膜をＳＦ６を主成分とするガスで連続的にエッチングすることにより、ｉ型非晶質Ｓｉ膜ＡＳおよび窒化Ｓｉ膜ＧＩの側壁をテーパ形状に加工することが出来る。上記テーパ形状のため、その上部にソース電極ＳＤ１が形成された場合も断線の確率は著しく低減される。Ｎ＋型非晶質Ｓｉ膜ｄ０のテーパ角度は９０度に近いが、厚さ３００Åと薄いために、この段差での断線の確率は非常に小さい。したがって、Ｎ＋型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳ、窒化Ｓｉ膜ＧＩの平面パターンは厳密には同一パターンではなく、断面が順テーパ形状となるため、Ｎ＋型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳ、窒化Ｓｉ膜ＧＩの順に大きなパターンとなる。
【０１７２】
工程Ｆ、図２１
膜厚が６００ÅのＣｒからなる第１導電膜ｄ１をスパッタリングにより設ける。ホト処理後、第１導電膜ｄ１を硝酸第２セリウムアンモニウム溶液でエッチングし、ドレイン信号線ＤＬ、ソース電極ＳＤ１、ドレイン電極ＳＤ２を形成する。
【０１７３】
ここで本実施例では、工程Ｅに示すように、Ｎ＋型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳ、窒化Ｓｉ膜ＧＩが順テーパとなっているため、ソース電極ＳＤ１を第１導電膜ｄ１のみで形成してもソース電極ＳＤ１が断線することがない。
【０１７４】
つぎに、ドライエッチング装置にＳＦ６、ＢＣ１を導入してＮ＋型非晶質Ｓｉ膜ｄ０をエッチングすることにより、ソースとドレイン間のＮ＋型半導体膜ｄ０を選択的に除去する。
【０１７５】
工程Ｇ、図２１
プラズマＣＶＤ装置にアンモニアガス、シランガス、窒素ガスを導入して、膜厚が０．６μｍの窒化Ｓｉ膜を設ける。ホト処理後、ドライエッチングガスとしてＳＦ６を使用してエッチングすることにより、保護膜ＰＳＶ１を形成する。保護膜としてはＣＶＤで形成したＳｉＮ膜のみならず、有機材料を用いたものも使用できる。
【０１７６】
《ホトマスクの設計》
第１の基板ＳＵＢ１の各層のパターンはホトリソグラフィにより形成される。
図２２（ａ）はパターン形成方法の１例を示す図である。
【０１７７】
ＭＳＫ１は基板に転写する為のパターンＰＡＴが形成されたホトマスクである。ＭＳＫ１は一つで、液晶表示パネルの一層の全パターンが形成されている。
【０１７８】
ＳＵＢ１は主面にホトレジストが塗布された基板である。図２２（ａ）の例では、一つの基板ＳＵＢ１に一つの液晶表示パネルのパターンを形成する例を示している。しかし一つのマザーガラス基板に複数の液晶表示パネルのパターンを形成しても良い。
【０１７９】
ホトマスクにはアライメントマークＡＬＭが設けられ、基板に設けたアライメントマークＡＬＭ’とホトマスクのアライメントマークＡＬＭを合わせることにより、第１の基板ＳＵＢ１の各層間の合せを行う。
【０１８０】
水銀灯などの光源ＬＩＴで発生した紫外線等の光は、レンズ光学系ＬＥＮで均一な面光源に加工され、反射鏡ＭＩＲに送られる。
【０１８１】
反射鏡ＭＩＲに送られた、光はスリットＳＬＴに向けて反射され、スリットＳＬＴを通った光は線状の光となりホトマスクＭＳＫ１を照らす。
【０１８２】
ホトマスクＭＳＫ１を透過した線状の光は基板ＳＵＢ１上に当たりホトレジストを感光させる。
【０１８３】
このとき、光の当たるｅの部分のみホトマスクＭＳＫ１のパターンＰＡＴが基板ＳＵＢ１上に転写される。
【０１８４】
図２２（ａ）の矢印に示す方向に、基板及びホトマスクに対して、スリットＳＬＴや反射鏡ＭＩＲを相対的に移動させることにより、ホトマスクＭＳＫ１のパターンＰＡＴが基板ＳＵＢ１のパターンＰＡＴ’として転写される。
【０１８５】
図２２（ｂ）は図２２（ａ）に示す方法で用いる。ホトマスクＭＳＫ１のパターンＰＡＴの例を示すものである。
【０１８６】
図９に示す実施例を基に説明すると、図２２（ｂ）に示すホトマスクＭＳＫ１は半導体層ＡＳのパターンが形成されている。
【０１８７】
ゲート信号線ＧＬの延在する方向はｘであるとすると、図２２（ｂ）のａは入力端子側の半導体層ＡＳ、ｂは終端側の半導体層ＡＳのパターンを示している。図２２（ｂ）のＩの部分は、先に述べた、ゲート・ソース間容量Ｃｇｓを調節する為のパターンである。
【０１８８】
図２２（ａ）、図２２（ｂ）に示す、一つのホトマスクＭＳＫ１に液晶表示パネルの一つの層の全パターンを形成し、基板ＳＵＢ１の所望の層（例えば半導体層ＡＳ）をパターン形成する方法によれば、同じ露光条件で、入力端子側と、終端側のパターンを形成することが出来るので、画素電極の電位低下成分ΔＶを調節する為のパターンＩを高い精度で形成することが出来る。
【０１８９】
従って、電位低下成分ΔＶを精度良くコントロールすることが出来るので、液晶表示パネルを駆動する時のマージン（特に共通電極電圧Ｖｃｏｍのマージン）が向上する。
【０１９０】
なお、図２２（ａ）に示すように、基板ＳＵＢ１上のパターンＰＡＴ’の形成には、反射鏡ＭＩＲやスリットＳＬＴを移動させて露光しているので、機械的な部分の精度により、基板上のパターンＰＡＴ’にゆがみを生じることがある。
【０１９１】
しかし、図１、図７（ａ）〜図７（ｄ）及び図８で示した、ソース電極ＳＤ１の延在方向に直交する幅Ｗ0の長さが前記チャネル幅Ｗより小さく形成する構成とすることにより、ソース電極ＳＤ１とゲート信号線ＧＬの合せずれによる、ゲート、ソース間容量Ｃｇｓの変動が少なくなる為、露光工程のゆがみの影響を小さく出来る。
【０１９２】
図２３（ａ）は第１の基板ＳＵＢ１にパターンを形成する方法の他の例を示すものである。
【０１９３】
図２２（ａ）と異なる点は、基板ＳＵＢ１上のパターンＰＡＴ’を複数のブロックパターンＰＡＴi、ＰＡＴii、ＰＡＴiii、ＰＡＴiｖに分け、各ブロック毎に１枚のホトマスクＭＳＫi、ＭＳＫii、ＭＳＫiii、ＭＳＫiｖを用いるものである。
【０１９４】
図２３（ｂ）は、図２３（ａ）に示す方法で用いる複数のホトマスクＭＳＫi、ＭＳＫii、ＭＳＫiii、ＭＳＫiｖのパターンの例を示すものである。
【０１９５】
図９に示す実施例を基に説明すると、図２３（ｂ）は半導体層ＡＳのホトマスクの例を示している。ゲート信号線ＧＬの延在する方向はｘであるとすると、ホトマスクＭＳＫi、ＭＳＫiｖは入力端子側、ホトマスクＭＳＫii、ＭＳＫiiiは終端側のホトマスクを示している。また図２３（ｂ）に示すａは入力端子側の半導体層ＡＳのパターン，ｂは終端側の半導体層ＡＳのパターンを示している。図２３（ｂ）のＩの部分は先に述べたゲート・ソース間容量Ｃｇｓを調節する為のパターンである。
【０１９６】
その他、特に説明しない点は先に述べた図２２（ａ）、図２２（ｂ）に示す実施例と同じである。
【０１９７】
図２３（ａ）に示す実施例によれは、一つの液晶表示装置の一つの層のパターンＰＡＴ’を複数のホトマスクＭＳＫi、ＭＳＫii、ＭＳＫiii、ＭＳＫiｖにより形成するので、表示画面の大きな液晶表示装置を作ることが出来る。
【０１９８】
しかし図２３（ａ）に示す実施例では、入力端子側と終端側で、電位低下成分ΔＶを調節するパターンＩを、異なるホトマスクで形成する必要があるので、高い精度で電位低下成分ΔＶを調節することが困難である。
【０１９９】
また、図２３（ａ）に示す実施例では、基板ＳＵＢ１の各ブロックパターンＰＡＴi’、ＰＡＴii’、ＰＡＴiii’、ＰＡＴiｖ’の間の境界領域では、複数回重なって露光される為、パターンが他の部分に比べ細くなる。
【０２００】
従って、複数回露光する部分を避けた部分に、電位低下成分ΔＶを調節するパターンＩを設ける必要がある。
【０２０１】
それに対し、図２２（ａ）に示す実施例は、一枚のホトマスクＭＳＫ１で液晶表示装置の一つの層の全パターンＰＡＴ’を形成するので、境界領域がなく、電位低下成分ΔＶを調節するパターンＩを設ける為の制約が少ない。
【０２０２】
しかし、最大級の表示領域を有する液晶表示装置を製造する場合には、電位低下成分ΔＶを調節するパターンＩの精度を考えなければ、図２３（ａ）に示す実施例の方が適している。
【０２０３】
上述した図２２（ａ）、図２２（ｂ）あるいは図２３（ａ）、図２３（ｂ）に示されるパターンの形成方法は、半導体層ＡＳに、電位低下成分ΔＶを調節するパターンＩを設けた例を示しているが、その他の層に電位低下成分ΔＶを調節するパターンＩを設けても良い。
【０２０４】
例えば、図１０、図１１に示す実施例においては、ゲート信号線ＧＬを形成する工程（第１フォト）のホトマスクに、図２２（ａ）、図２２（ｂ）あるいは図２３（ａ）、図２３（ｂ）に示すパターンの形成方法を用いても良い。またソース電極ＳＤ１を形成する工程（第４フォト）で用いるホトマスクに、図２２（ａ）、図２２（ｂ）あるいは図２３（ａ）、図２３（ｂ）に示すパターンの形成方法を用いても良い。
【０２０５】
《ゲート信号線ＧＬを両端で駆動する場合》
図２４は、走査信号線駆動波形ＶＧの波形歪みを低減する為に、ゲート信号線ＧＬの左右両端に走査信号線駆動回路部１０４を設けた例の、液晶表示装置の等価回路である。図２４に示す構成の液晶表示装置では、ゲート信号線ＧＬの終端は存在しない。
【０２０６】
しかし図２４に示す構成の液晶表示装置でも、２つの走査信号線駆動回路部１０４から遠い中央部の画素Ｂの走査信号ＶＧの波形歪みは、２つの走査信号線駆動回路部１０４に近い側の画素Ａ、Ｃの走査信号ＶＧの波形歪みよりも、大きい。
【０２０７】
従って図２４に示す両側駆動の液晶表示装置でも、入力端子から遠い側の画素Ｂのゲート・ソース間容量Ｃｇｓを、入力端子に近い側の画素Ａ、Ｃのゲート・ソース間容量Ｃｇｓよりも、大きくすることにより、走査信号ＶＧの波形歪みによる画素電極の電位低下成分ΔＶの差を小さくすることが出来る。
【０２０８】
具体的なゲート・ソース間容量Ｃｇｓの調節方法は、図９、図１０、図１１に示す実施例の通りである。
【０２０９】
なお、図２４に示す両側駆動の液晶表示装置でも、画素電極の電位低下成分ΔＶの差を小さくする方法は、ゲート・ソース間容量Ｃｇｓを調節するものに限らず、保持容量Ｃａｄｄ、液晶容量Ｃｐｉｘ、ソース・ドレイン間容量Ｃｄｓ１、あるいは画素電極ドレイン信号線間容量Ｃｄｓ２を調節するものであってもよい。
【０２１０】
また、本実施例ではゲート電極形成、ゲート絶縁膜形成、半導体層形成、ソース・ドレイン電極形成の順序で形成する逆スタガ構造の薄膜トランジスタＴＦＴを示した。
【０２１１】
しかし、本発明は逆スタガ構造の薄膜トランジスタＴＦＴを用いた液晶表示装置に限定するものではなく、半導体層上にゲート絶縁膜を介してゲート電極を形成する正スタガ構造の薄膜トランジスタＴＦＴを用いる液晶表示装置に本発明を適用してもよい。
【０２１２】
実施の形態２
また、本発明は、いわゆる縦電界方式の液晶表示装置を一実施例として説明したものである。しかし、一方の透明基板の液晶側の面に互いに対向する一対の電極を設け、これら各電極の間に該透明基板と平行に電界を生じさせる横電界方式（In Plain Switching 方式）の場合にも全く事情が同じであることから、この横電界方式の液晶表示装置にも適用することができる。
【０２１３】
図２５は本発明を適用した横電界方式のアクティブ・マトリクス方式カラー液晶表示装置の一画素とその周辺を示す平面図である。
【０２１４】
図２６は図２５の３−３切断線における断面を示す図である。図２５、図２６に示すように、液晶層ＬＣを基準にして下部透明ガラス基板ＳＵＢ１側には薄膜トランジスタＴＦＴ、蓄積容量Ｃｓｔｇ、画素電極ＰＸおよび対向電極ＣＯＭ２が形成され、上部透明ガラス基板ＳＵＢ２側にはカラーフィルタＦＩＬ、遮光用ブラックマトリクスパターンＢＭが形成されている。
【０２１５】
また、透明ガラス基板ＳＵＢ１、ＳＵＢ２のそれぞれの内側（液晶ＬＣ側）の表面には、液晶の初期配向を制御する配向膜ＯＲＩ１、ＯＲＩ２が設けられており、透明ガラス基板ＳＵＢ１、ＳＵＢ２のそれぞれの外側の表面には、偏光軸が直交して配置された（クロスニコル配置）偏光板が設けられている。
【０２１６】
図２５に示すように、各画素はゲート信号線（走査信号線または水平信号線）ＧＬと、対向電圧信号線（共通電極配線）ＣＯＭ１と、隣接する２本のドレイン信号線（映像信号線または垂直信号線）ＤＬとの交差領域内（４本の信号線で囲まれた領域内）に配置されている。各画素は薄膜トランジスタＴＦＴ、蓄積容量Ｃｓｔｇ、画素電極ＰＸおよび対向電極ＣＯＭ２を含む。ゲート信号線ＧＬ、対向電圧信号線ＣＯＭ１は図では左右方向に延在し、上下方向に複数本配置されている。ドレイン信号線ＤＬは上下方向に延在し、左右方向に複数本配置されている。画素電極ＰＸは薄膜トランジスタＴＦＴと接続され、対向電極ＣＯＭ２は対向電圧信号線ＣＯＭ１と一体になっている。
【０２１７】
ドレイン信号線ＤＬに沿って上下に隣接する２画素では、図２５のＡ線で折曲げたとき、平面構成が重なり合う構成となっている。これは、対向電圧信号線ＣＯＭ１をドレイン信号線ＤＬに沿って上下に隣接する２画素で共通化し、対向電圧信号線ＣＯＭ１の電極幅を拡大することにより、対向電圧信号線ＣＯＭ１の抵抗を低減するためである。これにより、外部回路から左右方向の各画素の対向電極ＣＯＭ２へ対向電圧を十分に供給することが容易になる。
【０２１８】
画素電極ＰＸと対向電極ＣＯＭ２は互いに対向し、各画素電極ＰＸと対向電極ＣＯＭ２との間の電界により液晶ＬＣの光学的な状態を制御し、表示を制御する。画素電極ＰＸと対向電極ＣＯＭ２は櫛歯状に構成され、それぞれ、図の上下方向に長細い電極となっている。
【０２１９】
ゲート信号線ＧＬは終端側の画素のゲート電極ＧＴに十分に走査電圧が印加するだけの抵抗値を満足するように電極幅を設定する。また、対向電圧信号線ＣＯＭ１も終端側の画素の対向電極ＣＯＭ２に十分に対向電圧が印加できるだけの抵抗値を満足するように電極幅を設定する。
【０２２０】
図２５において、符号Ｉで示す部分が、画素電極の電位低下成分ΔＶを調節する部分である。符号Ｉで示す部分は画素電極Ｐｘと一体に形成されており、ゲート信号線ＧＬと絶縁膜ＧＩを介して重ねることにより、ゲート・ソース間容量Ｃｇｓを構成している。
【０２２１】
従って図２５に示す実施例では、ゲート・ソース間容量調節パターンＩとゲート信号線ＧＬの重なる部分の面積を、入力端子に近い側の画素で小さくし、入力端子から遠い側の画素で大きくすることにより、画素電極の電位低下成分ΔＶの画素間の差を少なくしている。
【０２２２】
横電界方式の液晶表示装置は視角特性が広い特徴がある。従って表示領域の大きな液晶表示装置に、横電界方式を採用することにより、視角特性が狭いために画面の一部が見えなくなるという従来の問題を解決することが出来る。
【０２２３】
従って横電界方式の液晶表示装置に本発明を適用することにより、ゲート信号線ＧＬが長くなったことによる駆動波形の歪みの影響を少なく出来るので、最大級の表示領域を有する液晶表示装置を実現することが出来る。
【０２２４】
横電界方式の液晶表示装置においても、画素電極の電位低下成分ΔＶを調節する方法はゲート・ソース間容量Ｃｇｓを調節する方法に限らず、保持容量Ｃａｄｄ、液晶容量Ｃｐｉｘ、ソース・ドレイン間容量Ｃｄｓ１あるいは画素電極ドレイン信号線間容量Ｃｄｓ２を調節するものであってもよい。
【０２２５】
実施の形態３
次に、ゲート・ソース間容量Ｃｇｓを調節する他の実施例を図２７（ａ）及び図２７（ｂ）に示す。
【０２２６】
図２７（ａ）及び図２７（ｂ）は図３に示す画素の平面図の、薄膜トランジスタＴＦＴの近辺の部分を示した図である。図２７（ａ）及び図２７（ｂ）に記載の無い部分の構成は図３に示す画素の構成と同じである。
【０２２７】
図２７（ａ）は入力端子側の画素の薄膜トランジスタＴＦＴ、図２７（ｂ）は入力端子から遠い側の薄膜トランジスタＴＦＴの構成を示す。
【０２２８】
本実施例では薄膜トランジスタＴＦＴのチャネル長ｌの方向をゲート信号線ＧＬの延在する方向と垂直に配置している。
【０２２９】
本実施例では、半導体層ＡＳに設けた調節パターンＩ１と、ソース電極ＳＤ１に設けた調節パターンＩ２の２つの部分で、ゲート・ソース間容量Ｃｇｓを調節し、画素電極の電位低下成分ΔＶの画素間の差を少なくしている。従って本実施例では、狭い領域に調節パターンＩ１及び調節パターンＩ２を設けることが出来るので、画素の開口率を向上することが出来る。
【０２３０】
また図２７（ａ）及び図２７（ｂ）に示すように、本実施例ではソース電極ＳＤ１に設けた調節パターンＩ２を、薄膜トランジスタＴＦＴのチャネル長ｌ及びチャネル幅Ｗを規定する部分から離して設けているので、ソース電極ＳＤ１に調節パターンＩ２を設けたことにより薄膜トランジスタＴＦＴの駆動能力が変わることもない。
【０２３１】
実施の形態４
図２８（ａ）及び図２８（ｂ）はゲート・ソース間容量Ｃｇｓを調節する別の実施例を示す。
【０２３２】
図２８（ａ）及び図２８（ｂ）も図３に示す画素の平面図の、薄膜トランジスタＴＦＴの近辺の部分を示した図である。図２８（ａ）及び図２８（ｂ）に記載の無い部分の構成は図３に示す画素の構成と同じである。
【０２３３】
図２８（ａ）は入力端子側の画素の薄膜トランジスタＴＦＴ、図２８（ｂ）は入力端子から遠い側の薄膜トランジスタＴＦＴの構成を示す。
【０２３４】
本実施例では薄膜トランジスタＴＦＴのゲート電極ＧＴをゲート信号線ＧＬから分岐して設けている。
【０２３５】
本実施例では、薄膜トランジスタＴＦＴのゲート電極ＧＴの、ソース電極ＳＤ１と重なる部分に、切り欠きパターンＩ３を設けてゲート・ソース間容量Ｃｇｓを調節し、画素電極の電位低下成分ΔＶの画素間の差を少なくしている。従って本実施例では、遮光性金属膜からなるゲート電極ＧＴに突起を設ける場合と異なり、開口率を犠牲にすることがない。
【０２３６】
図２８（ａ）及び図２８（ｂ）に示すゲート電極ＧＴに設けた切り欠きパターンＩ３により、走査信号の波形歪みによる画素電極の電位低下成分ΔＶの差を小さくするためには、入力端子に近い画素程切り欠きパターンＩ３の切り欠き量を多くすればよい。
【０２３７】
また図２８（ａ）及び図２８（ｂ）に示す本実施例でも、ゲート電極ＧＴに設けた調節パターンＩ３を、薄膜トランジスタＴＦＴのチャネル長ｌ及びチャネル幅Ｗを規定する部分から離して設けているので、ゲート電極ＧＴに調節パターンＩ３を設けたことにより薄膜トランジスタＴＦＴの駆動能力が変わることがない。
【０２３８】
実施の形態５
次に、画素の開口率を高くした液晶表示装置に、走査信号の波形歪みによる画素電極の電位低下成分ΔＶの差を小さくする対策を施した実施例を説明する。
【０２３９】
《画素領域の構成》
図２９（ａ）は、本実施例の、図２の点線枠Ａに対応する画素領域の具体的な構成を示す平面図である。
【０２４０】
なお、図２９（ａ）のIV−IV線における断面図を図３０に、V−V線における断面図を図３１に、VI−VI線における断面図を図３２に示している。
【０２４１】
液晶表示パネルは図３０に示すように、液晶ＬＣを基準に第１の透明基板ＳＵＢ１側には薄膜トランジスタＴＦＴおよび画素電極ＩＴＯ１が形成され、第２の透明基板ＳＵＢ２側にはカラーフィルタＦＩＬ、ブラックマトリックスパターン（第１の遮光膜）ＢＭ１が形成されている。
【０２４２】
図３０において、ＰＯＬ１は第１の透明基板ＳＵＢ１に設けられる第１偏光板、ＰＯＬ２は第２の透明基板ＳＵＢ２に設けられる第２偏光板である。
【０２４３】
まず、ガラス等から成る第１の透明基板ＳＵＢ１の液晶側の面に、そのｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬが形成されている。
【０２４４】
このゲート信号線ＧＬは、クロム、モリブデン、クロムとモリブデンの合金、アルミニウム、タンタルあるいはチタン等からなる導電層ｇｌで構成されている。またゲート信号線ＧＬの配線抵抗を下げるために、上述した導電膜の積層膜を用いてゲート信号線ＧＬを構成してもよい。またゲート信号線ＧＬにアルミニウムを用いる場合は、ヒロックやホイスカ等の突起を無くすために、タンタル、チタンあるいはニオブ等の金属を少量添加した合金を用いてもよい。
【０２４５】
そして、このゲート信号線ＧＬと後述するドレイン信号線ＤＬとで囲まれる画素領域の大部分には、透明導電膜（たとえばIndium-Tin-Oxide）からなる画素電極ＩＴＯ１が形成されている。
【０２４６】
画素領域の図面左下側のゲート信号線ＧＬ上の一部は薄膜トランジスタＴＦＴの形成領域となっている。薄膜トランジスタＴＦＴは、たとえばＳｉＮからなるゲート絶縁膜ＧＩ、ｉ型非晶質Ｓｉからなる半導体層ＡＳ、不純物を含んだ非晶質Ｓｉからなる半導体層ｄ０、ドレイン電極ＳＤ２およびソース電極ＳＤ１が順次積層されて形成されている。
【０２４７】
そして、ドレイン電極ＳＤ２およびソース電極ＳＤ１はドレイン信号線ＤＬと同時に形成されるようになっている。
【０２４８】
ドレイン信号線ＤＬは、図３１に示すように絶縁膜ＧＩ、半導体層ＡＳ及び不純物を含んだ非晶質Ｓｉからなる半導体層ｄ０上に形成され、クロム、モリブデン、クロムとモリブデンの合金、アルミニウム、タンタルあるいはチタン等の導電膜の単層あるいは積層体によって形成されている。ドレイン信号線ＤＬの形成領域に半導体層ＡＳ及び不純物を含んだ半導体層ｄ０を形成しているのは、たとえばドレイン信号線ＤＬが半導体層ＡＳ及び不純物を含んだ半導体層ｄ０の段差による断線を防止するためである。
【０２４９】
薄膜トランジスタＴＦＴのドレイン電極ＳＤ２はドレイン信号線ＤＬと一体に形成され、またソース電極ＳＤ１はドレイン電極ＳＤ２と所定のチャネル長ｌの分だけ離間されて形成されている。
【０２５０】
ソース電極ＳＤ１及びドレイン電極ＳＤ２の上には絶縁膜からなる保護膜ＰＳＶ１が設けられている。保護膜ＰＳＶ１は、液晶の薄膜トランジスタＴＦＴへの直接の接触による特性劣化を回避するようになっている。保護膜ＰＳＶ１は窒化シリコン膜あるいはポリイミド等の有機樹脂膜のように耐湿性の良い膜から成る。
保護膜ＰＳＶ１の上には画素電極ＩＴＯ１が形成されている。
【０２５１】
ソース電極ＳＤ１上の保護膜ＰＳＶ１には、ソース電極ＳＤ１と画素電極ＩＴＯ１を電気的に接続するためのスルーホールＣＯＮＴが設けられている。
【０２５２】
また、保持容量素子Ｃａｄｄは、図３２に示すように、ゲート信号線（薄膜トランジスタＴＦＴを駆動するゲート信号線と隣接する他のゲート信号線）ＧＬを一方の電極、画素電極ＩＴＯ１と同時に形成される導電層を他方の電極とし、それらの間に介在される絶縁膜ＧＩ、保護膜ＰＳＶ１を誘電体膜として構成されている。
【０２５３】
絶縁膜ＧＩ、保護膜ＰＳＶ１は、薄膜トランジスタＴＦＴにおけるそれらの形成と同時に形成されるようになっており、また、他方の電極である導電層は前記画素電極ＩＴＯ１と同時に形成されている。
【０２５４】
また、画素電極ＩＴＯ１の表面の全域には液晶の配向を規制するための配向膜ＯＲＩ１が形成されている。
【０２５５】
本実施例では、画素電極ＩＴＯ１とゲート信号線ＧＬ及びドレイン信号線ＤＬの間には絶縁膜である保護膜ＰＳＶ１が存在するので、画素電極ＩＴＯ１とゲート信号線ＧＬあるいは画素電極ＩＴＯ１とドレイン信号線ＤＬが平面的に重なったとしても短絡することがない。従って本実施例では画素電極ＩＴＯ１を大きく形成することが出来るので、画素の開口が大きくなる、液晶容量Ｃｐｉｘが増えるので保持容量Ｃａｄｄを小さくすることが出来る等の特徴を有する。
【０２５６】
ガラス等から成る第２の透明基板ＳＵＢ２の内側（液晶ＬＣ側）の表面には、第１遮光膜ＢＭ１、カラーフィルタＦＩＬ、共通透明電極ＣＯＭ及び上部配向膜ＯＲＩ２が順次積層して設けられている。
【０２５７】
第１遮光膜ＢＭ１は、クロム、アルミニウム等の遮光性金属膜や、アクリル等の樹脂膜に染料、顔料あるいはカーボンなどを添加した遮光性の有機膜からなる。
共通透明電極ＣＯＭはＩＴＯ（Indium-Tin-Oxide）等の透明導電膜からなる。
【０２５８】
カラーフィルタＦＩＬはアクリル等の有機樹脂膜からなる基材に、染料あるいは顔料を添加したものからなる。
【０２５９】
またカラーフィルタＦＩＬの染料や顔料が液晶ＬＣを汚染するのを防止するために、カラーフィルタＦＩＬと共通透明電極ＣＯＭの間に、アクリル等の有機樹脂膜からなるカラーフィルタ保護膜を設けてもよい。
【０２６０】
《第２遮光膜ＢＭ２》
本実施例では、図２９（ａ）、図３１に示すように、ドレイン信号線ＤＬが形成される第１の透明基板ＳＵＢ１上に、遮光性の金属膜からなる、第２遮光膜ＢＭ２が設けられている。第２遮光膜ＢＭ２はゲート信号線ＧＬを構成する導電膜ｇ１と同じ材料で、ゲート信号線ＧＬと同層に形成される。
【０２６１】
この第２遮光膜ＢＭ２は平面構造上は図２９（ａ）に示すようにドレイン信号線ＤＬに沿って画素電極ＩＴＯ１とオーバラップし、しかも、ドレイン信号線ＤＬとは重ならないように形成されている。一方、断面構造的には図３１に示すように、第２遮光膜ＳＵＢ２はドレイン信号線ＤＬとゲート絶縁膜ＧＩによって絶縁分離されている。このため、第２遮光膜ＢＭ２とドレイン信号線ＤＬが短絡する可能性は小さい。また、画素電極ＩＴＯ１と第２遮光膜ＢＭ２はゲート絶縁膜ＧＩ及び保護膜ＰＳＶ１で絶縁分離されている。
【０２６２】
第２遮光膜ＢＭ２は、１画素の画素に対する画素電極の透過部の面積、すなわち開口率を向上させ、表示パネルの明るさを向上させる機能を有する。図２８に示した表示パネルにおいて、バックライトＢＬは第１の透明基板ＳＵＢ１の一方の側に設定される。バックライトＢＬは第２の透明基板ＳＵＢ２側に設けても良いが、以下では、便宜上バックライトが第１の透明基板ＳＵＢ１側から照射され、第２の透明基板ＳＵＢ２側から観察する場合を例に示す。照射光は第１の透明基板ＳＵＢ１を透過し、第１の透明基板ＳＵＢ１上の遮光性の膜（ゲート信号線ＧＬ、ドレイン信号線ＤＬ及び第２遮光膜ＢＭ２）が形成されていない部分から液晶ＬＣに入る。この光は第２の透明基板ＳＵＢ２に形成された共通電極ＣＯＭと第１の透明基板ＳＵＢ１に形成された画素電極ＩＴＯ１間に印加された電圧で制御される。
【０２６３】
表示パネルが、画素電極ＩＴＯ１に電圧を加えると光の透過率が低下する、ノーマリホワイトモードでは、本実施例のように第２遮光膜ＢＭ２が形成されていない場合、第２の透明基板ＳＵＢ２に設けた第１遮光膜ＢＭ１で画素電極ＩＴＯ１の周囲を広く覆う必要があり、さもないと、ドレイン信号線ＤＬあるいはゲート信号線ＧＬと画素電極ＩＴＯ１の隙間から電圧で制御出来ない光が漏れ、表示のコントラストが低下する。また、第２の透明基板ＳＵＢ２と第１の透明基板ＳＵＢ１は液晶を挟んで張り合わせてあり、合わせマージンを大きくとる必要があり、第１の透明基板ＳＵＢ１に第２遮光膜ＢＭ２を設ける本実施例に比べて開口率が小さくなる。
【０２６４】
また、本実施例では、第２遮光膜ＳＵＢ２には、ゲート信号線ＧＬと同じ遮光性の金属膜ｇ１を使用したが、光を遮断出来るものであればよく、アクリル等の樹脂膜に染料、顔料あるいはカーボン等を含有させて遮光膜にした、絶縁性の遮光膜であってもよい。
【０２６５】
《画素電極の電位低下成分ΔＶを均一にする方法》
図２９（ａ）は入力端子側の画素の平面構造、図２９（ｂ）は入力端子から遠い側（例えば終端側）の画素の平面構造の一部を示す。
【０２６６】
本実施例も薄膜トランジスタＴＦＴのチャネル長ｌの方向をゲート信号線ＧＬの延在する方向と垂直に配置している。
【０２６７】
本実施例では、画素電極ＩＴＯ１に、画素電極ＩＴＯ１を選択するゲート信号線ＧＬと重なる部分１を設けて、ゲート・ソース間容量Ｃｇｓを調節し、画素電極の電位低下成分ΔＶの画素間の差を少なくしている。
【０２６８】
図２９（ａ）に示す画素電極ＩＴＯ１に設けた調節パターンＩ４で、走査信号の波形歪みによる画素電極の電位低下成分ΔＶの差を小さくするためには、入力端子から遠い画素になる程調節パターンＩ４とゲート信号線ＧＬの重なる面積を、入力端子に近い側の画素よりも所定量ｄだけ多くすればよい。
【０２６９】
本実施例では、ゲート・ソース間容量Ｃｇｓを画素毎に調節するため、画素電極ＩＴＯ１を、該画素電極ＩＴＯ１を選択するゲート信号線ＧＬと重なる部分まで延在して設けているので、遮光性の金属から成るゲート信号線ＧＬが画素電極の縁を覆う第１遮光膜ＢＭ１と同じ機能を果たす。従って画素電極ＩＴＯ１とゲート信号線ＧＬとの重なる部分１を覆う第１遮光膜ＢＭ１を、矢印に示すゲート信号線ＧＬの方向に、後退させることが出来、画素の開口を拡大することが出来る。
【０２７０】
また本実施例では、画素電極ＩＴＯ１と隣接する画素のゲート信号線ＧＬとの重なる部分に設ける保持容量Ｃａｄｄの部分も、隣接する画素のゲート信号線ＧＬが遮光性の金属からなるので第１遮光膜ＢＭ１と同じ機能を果たす。従って第１遮光膜ＢＭ１をゲート信号線ＧＬが露出する位置まで後退させることが出来、画素の開口が向上する。
【０２７１】
また本実施例では、ゲート・ソース間容量Ｃｇｓの誘電体に保護膜ＰＳＶ１と絶縁膜ＧＩを用いている。保護膜ＰＳＶ１と絶縁膜ＧＩの同じ場所にピンホールが存在する可能性は極めて少ないので、ゲート・ソース間容量Ｃｇｓを調節する部分Ｉ４で、画素電極ＩＴＯ１とゲート信号線ＧＬが短絡する問題もない。
【０２７２】
実施の形態６
次に、ゲート・ソース間容量Ｃｇｓを調節する他の実施例を図３３（ａ）及び図３３（ｂ）に示す。
【０２７３】
図３３（ａ）及び図３３（ｂ）は図２９（ａ）に示す画素の平面図の、薄膜トランジスタＴＦＴの近辺の部分を示した図である。図３３（ａ）及び図３３（ｂ）に記載の無い部分の構成は図２９（ａ）に示す画素の構成と同じである。
【０２７４】
図３３（ａ）は入力端子側の画素の薄膜トランジスタＴＦＴ、図３３（ｂ）は入力端子から遠い側の薄膜トランジスタＴＦＴの構成を示す。
【０２７５】
本実施例では薄膜トランジスタＴＦＴのチャネル長ｌの方向をゲート信号線ＧＬの延在する方向と垂直に配置している。
【０２７６】
本実施例では、ソース電極ＳＤ１と重なる部分の、ゲート信号線ＧＬに設けた調節パターンＩ５で、ゲート・ソース間容量Ｃｇｓを調節し、画素電極の電位低下成分ΔＶの画素間の差を少なくしている。
【０２７７】
図３３（ａ）及び図３３（ｂ）に示すゲート信号線ＧＬに設けた調節パターンＩ５で、走査信号の波形歪みによる画素電極の電位低下成分ΔＶの差を小さくするためには、入力端子から遠い画素になる程調節パターンＩ５とソース電極ＳＤ１の重なる面積を多くすればよい。
【０２７８】
実施の形態７
図３４（ａ）及び図３４（ｂ）は、ゲート・ソース間容量Ｃｇｓを調節する他の実施例を示す。
【０２７９】
図３４（ａ）及び図３４（ｂ）も図２９（ａ）に示す画素の平面図の、薄膜トランジスタＴＦＴの近辺の部分を示した図である。図３４（ａ）及び図３４（ｂ）に記載の無い部分の構成は図２９（ａ）に示す画素の構成と同じである。
【０２８０】
図３４（ａ）は入力端子側の画素の薄膜トランジスタＴＦＴ、図３４（ｂ）は入力端子から遠い側の薄膜トランジスタＴＦＴの構成を示す。
【０２８１】
本実施例も薄膜トランジスタＴＦＴのチャネル長ｌの方向をゲート信号線ＧＬの延在する方向と垂直に配置している。
【０２８２】
本実施例では、ゲート信号線ＧＬに、画素電極ＩＴＯ１と重なる、調節パターンＩ６設けて、ゲート・ソース間容量Ｃｇｓを調節し、画素電極の電位低下成分ΔＶの画素間の差を少なくしている。
【０２８３】
図３４（ａ）及び図３４（ｂ）に示すゲート信号線ＧＬに設けた調節パターンＩ６で、走査信号の波形歪みによる画素電極の電位低下成分ΔＶの差を小さくするためには、入力端子から遠い画素の程調節パターンＩ６と画素電極ＩＴＯ１の重なる面積を、入力端子に近い側の画素よりも多くすればよい。
【０２８４】
実施の形態８
図３５（ａ）及び図３５（ｂ）はゲート・ソース間容量Ｃｇｓを調節する別の実施例を示す。
【０２８５】
図３５（ａ）及び図３５（ｂ）も図２９（ａ）に示す画素の平面図の、薄膜トランジスタＴＦＴの近辺の部分を示した図である。図３５（ａ）及び図３５（ｂ）に記載の無い部分の構成は図２９（ａ）に示す画素の構成と同じである。
【０２８６】
図３５（ａ）は入力端子側の画素の薄膜トランジスタＴＦＴ、図３５（ｂ）は入力端子から遠い側の薄膜トランジスタＴＦＴの構成を示す。
【０２８７】
本実施例では薄膜トランジスタＴＦＴのゲート電極ＧＴをゲート信号線ＧＬから分岐して設けている。
【０２８８】
本実施例では、薄膜トランジスタＴＦＴのソース電極ＳＤ１の、ゲート電極ＧＴと重なる２個所の部分に、調節パターンＩ７及びＩ７’を設けてゲート・ソース間容量Ｃｇｓを調節し、画素電極の電位低下成分ΔＶの画素間の差を少なくしている。
【０２８９】
図３５（ａ）及び図３５（ｂ）に示すソース電極ＳＤ１に設けた調節パターンＩ７及びＩ７’により、走査信号の波形歪みによる画素電極の電位低下成分ΔＶの差を小さくするためには、入力端子から遠い画素になる程調節パターンＩ７とＩ７’のトータルの面積を多くすればよい。
【０２９０】
また図３５（ａ）及び図３５（ｂ）に示す本実施例では、半導体層ＡＳの幅をソース電極ＳＤ１の幅よりも小さくして、半導体層ＡＳの幅により薄膜トランジスタＴＦＴのチャネル幅Ｗを規定している。そして、ゲート・ソース間容量Ｃｇｓを調節するパターンＩ７及びＩ７’は半導体層ＡＳと重ならない部分に設けているので、ソース電極ＳＤ１に調節パターンＩ７、Ｉ７’を設けたことにより薄膜トランジスタＴＦＴの駆動能力が変わることがない。
【０２９１】
また図３５（ａ）、図３５（ｂ）に示す実施例では、ゲート電極ＧＴにより半導体層ＡＳを遮光し、薄膜トランジスタＴＦＴの誤動作を防止するために、半導体層ＡＳを、平面的に、ゲート電極ＧＴの存在する領域内のみに設けている。従って半導体層ＡＳをゲート電極ＧＴにより完全に遮光する場合は、ソース電極ＳＤ１とゲート電極ＧＴの間には半導体層ＡＳが無い部分が有り、ゲート・ソース間容量Ｃｇｓが大きくなるデメリットを有する。しかし、本実施例では、ゲート・ソース間容量Ｃｇｓを調節して、画素電極の電位低下成分ΔＶの差を少なくしているので、半導体層ＡＳをゲート電極ＧＴにより完全に遮光したことによるゲート・ソース間容量Ｃｇｓが大きくなるデメリットを少なくすることが出来る。
【０２９２】
実施の形態９
図３６（ａ）及び図３６（ｂ）は、保持容量Ｃａｄｄを調節する他の実施例を示す。
【０２９３】
図３６（ａ）及び図３６（ｂ）は、本実施例の画素の平面構造を示す図である。
【０２９４】
図３６（ａ）及び図３６（ｂ）も図２９（ａ）に示す画素構造の液晶表示装置と同じ構造をしている。従って本実施例で特に記載しない部分の構成は図２９（ａ）に示す画素の構成と同じである。
【０２９５】
図３６（ａ）は入力端子側の画素、図３６（ｂ）は入力端子から遠い側の画素の構成を示す。
【０２９６】
本実施例では、画素電極ＩＴＯ１と隣接する画素のゲート信号線ＧＬが重なる部分の面積を変えて、保持容量Ｃａｄｄを調節し、画素電極の電位低下成分ΔＶの画素間の差を少なくしている。
【０２９７】
図３６（ａ）及び図３６（ｂ）に示す保持容量Ｃａｄｄを調節し、走査信号の波形歪みによる画素電極の電位低下成分ΔＶの差を小さくするためには、入力端子に近い側の画素よりも、入力端子から遠い画素のゲート信号線ＧＬと画素電極ＩＴＯ１の重なる面積を、ｄに示す所定の量だけ減らして、保持容量Ｃａｄｄを小さくすればよい。
【０２９８】
実施の形態１０
図３７（ａ）及び図３７（ｂ）は、液晶容量Ｃｐｉｘを調節する他の実施例を示す。
【０２９９】
図３７（ａ）及び図３７（ｂ）は、本実施例の画素の平面構造を示す図である。
【０３００】
図３７（ａ）及び図３７（ｂ）も図２９（ａ）に示す画素構造の液晶表示装置と同じ構造をしている。従って本実施例で特に記載しない部分の構成は図２９（ａ）に示す画素の構成と同じである。
【０３０１】
図３７（ａ）は入力端子側の画素、図３７（ｂ）は入力端子から遠い側の画素の構成を示す。
【０３０２】
本実施例では、画素電極ＩＴＯ１の面積を変えて、共通電極ＣＯＭとの重なる面積を変えて、液晶容量Ｃｐｉｘを調節し、画素電極の電位低下成分ΔＶの画素間の差を少なくしている。
【０３０３】
図３７（ａ）及び図３７（ｂ）に示す画素電極ＩＴＯ１の面積を変えて、走査信号の波形歪みによる画素電極の電位低下成分ΔＶの差を小さくするためには、入力端子に近い側の画素よりも、入力端子から遠い画素電極の面積を、ｄに示す所定の量だけ減らして、液晶容量Ｃｐｉｘを小さくすればよい。
【０３０４】
なお本実施例では、図３７(ａ)、図３７(ｂ)に示すように画素電極ＩＴＯ１の面積を変えても、第１遮光膜ＢＭ１の開口面積は入力端子に近い画素と入力端子から遠い画素で同じにしている。さらに本実施例では、第１遮光膜ＢＭ１で覆われた部分の画素電極ＩＴＯ１の形状を変えることで、画素電極の面積を変え、液晶容量Ｃｐｉｘを調節しているので、入力端子に近い画素と入力端子から遠い画素で光の通る開口に差が無く、輝度差を生じない。
【０３０５】
実施の形態１１
図３８（ａ）及び図３８（ｂ）は、第２の遮光膜ＢＭ２を遮光性の金属膜で形成し、第２の遮光膜ＢＭ２と画素電極ＩＴＯ１の重なる面積を調節する他の実施例を示す。
【０３０６】
図３８（ａ）及び図３８（ｂ）は、本実施例の画素の平面構造を示す図である。
【０３０７】
図３８（ａ）及び図３８（ｂ）も図２９（ａ）に示す画素構造の液晶表示装置と同じ構造をしている。従って本実施例で特に記載しない部分の構成は図２９（ａ）に示す画素の構成と同じである。
【０３０８】
図３８（ａ）は入力端子側の画素、図３８（ｂ）は入力端子から遠い側の画素の構成を示す。
【０３０９】
本実施例では、第２の遮光膜ＢＭ２と隣接する画素のゲート信号線ＧＬを電気的に接続し、第２の遮光膜ＢＭ２と画素電極ＩＴＯ１の重なる面積を変えて、画素電極の電位低下成分ΔＶの画素間の差を少なくしている。
【０３１０】
本実施例では、第２の遮光膜ＢＭ２は隣接する画素のゲート信号線ＧＬと電気的に接続しているので、第２の遮光膜ＢＭ２と画素電極ＩＴＯ１の重なる部分は保持容量Ｃａｄｄと同じ働きをする。
【０３１１】
図３８（ａ）及び図３８（ｂ）に示す第２の遮光膜ＢＭ２と画素電極ＩＴＯ１の重なる面積を変えて、走査信号の波形歪みによる画素電極の電位低下成分ΔＶの差を小さくするためには、入力端子に近い側の画素の第２の遮光膜ＢＭ２と画素電極ＩＴＯ１の重なる面積を、入力端子から遠い側の画素よりも、ｄに示す所定の量だけ増やして、保持容量Ｃａｄｄを大きくすればよい。
【０３１２】
また本実施例では、画素電極ＩＴＯ１の面積を変えずに、保持容量電極として働く第２の遮光膜ＢＭ２の画素電極ＩＴＯ１と重なる部分の面積を変えているので、保持容量Ｃａｄｄが画素毎に変わっても、液晶容量Ｃｐｉｘは変わることがない。従って保持容量Ｃａｄｄと液晶容量Ｃｐｉｘとを独立して設定出来るので、画素の設計が容易である。
【０３１３】
なお、第２の遮光膜ＢＭ２と画素電極ＩＴＯ１の重なる面積を変えると、画素の開口が変わる問題があるが、図３８（ａ）及び図３８（ｂ）に示すように、第２の透明基板ＳＵＢ２に設けられた第１の遮光膜ＢＭ１で覆われた領域内で第２の遮光膜ＢＭ２と画素電極ＩＴＯ１の重なる面積を変えることにより、画素の開口が変わる問題を解決することが出来る。
【０３１４】
また、本実施例では第２の遮光膜ＢＭ２をゲート信号線ＧＬに電気的に接続する例を示したが、第２の遮光膜ＢＭ２を電気的に浮いた状態で、画素電極ＩＴＯ１との重なる面積を変えても画素電極の電位低下成分ΔＶの差を小さくすることは可能である。第２の遮光膜ＢＭ２を電気的に浮いた状態にした場合は、画素電極ＩＴＯ１との重なる面積を変えた場合は、ソース・ドレイン間容量Ｃｄｓ１や画素電極とドレイン信号線間容量Ｃｄｓ２を変えることが出来る。この場合、入力端子に近い側の画素になる程第２の遮光膜ＢＭ２と画素電極ＩＴＯ１との重なる面積を増やせばよい。
【０３１５】
しかしソース・ドレイン間容量Ｃｄｓ１及び画素電極ドレイン信号線間容量Ｃｄｓ２を増やすことは、画素間のクロストークの問題があることから、図３８（ａ）、図３８（ｂ）に示すように第２の遮光膜ＢＭ２をゲート信号線ＧＬに接続する方が好ましい。
【０３１６】
【発明の効果】
以上説明したことから明らかなように、本発明による液晶表示装置の製造方法によれば、フリッカの発生を簡単な構成で抑制できるようになる。
【図面の簡単な説明】
【図１】本発明による液晶表示装置の一実施例を示す要部平面図である。
【図２】本発明による液晶表示装置の一実施例を示す等価回路図である。
【図３】本発明による液晶表示装置の画素領域の一実施例を示す平面図である。
【図４】図３のIV−IV線における断面図である。
【図５】図３のV−V線における断面図である。
【図６】図３のVI−VI線における断面図である。
【図７】（ａ）乃至（ｄ）は本発明による液晶表示装置の他の実施例を示す説明図である。
【図８】本発明による液晶表示装置の他の実施例を示す平面図である。
【図９】（ａ）及び（ｂ）は本発明による液晶表示装置の他の実施例を示す平面図である。
【図１０】（ａ）及び（ｂ）は本発明による液晶表示装置の他の実施例を示す平面図である。
【図１１】（ａ）及び（ｂ）は本発明による液晶表示装置の他の実施例を示す平面図である。
【図１２】本発明による液晶表示装置の他の実施例を示す等価回路図である。
【図１３】本発明による液晶表示装置の画素領域の他の実施例を示す平面図である。
【図１４】図１３のVI−VI線における断面図である。
【図１５】ＴＦＴアクティブ・マトリックス液晶表示装置の単位画素の等価回路を示す図である。
【図１６】ＴＦＴアクティブ・マトリックス液晶表示装置の駆動波形図である。
【図１７】液晶表示パネルの１ライン分の等価回路である。
【図１８】（ａ）は端子側の、（ｂ）は中央部の、（ｃ）は終端側の画素の薄膜トランジスタＴＦＴの駆動波形図である。
【図１９】薄膜トランジスタ基板ＳＵＢ１の製造方法を示す工程図である。
【図２０】薄膜トランジスタ基板ＳＵＢ１の製造方法を示す工程図である。
【図２１】薄膜トランジスタ基板ＳＵＢ１の製造方法を示す工程図である。
【図２２】（ａ）はホトリソグラフィにより薄膜トランジスタ基板ＳＵＢ１にパターンを形成する方法を示す図、（ｂ）はホトマスクのパターンの例を示す図である。
【図２３】（ａ）はホトリソグラフィにより薄膜トランジスタ基板ＳＵＢ１にパターンを形成する他の方法を示す図、（ｂ）はホトマスクのパターンの他の例を示す図である。
【図２４】ゲート信号線の左右両端に走査信号線駆動回路部１０４を設けた、他の実施例の、液晶表示装置の等価回路である。
【図２５】本発明を適用した、横電界方式のアクティブ・マトリックス液晶表示装置の単位画素を示す平面図である。
【図２６】図２５の３−３切断線における断面を示す図である。
【図２７】（ａ）及び（ｂ）は本発明による液晶表示装置の他の実施例を示す、画素の主要部分の平面図である。
【図２８】（ａ）及び（ｂ）は本発明による液晶表示装置の他の実施例を示す、画素の主要部分の平面図である。
【図２９】（ａ）及び（ｂ）は本発明による液晶表示装置の他の実施例を示す画素部の平面図である。
【図３０】図２９のIV−IV線における断面図である。
【図３１】図２９のV−V線における断面図である。
【図３２】図２９のVI−VI線における断面図である。
【図３３】（ａ）及び（ｂ）は本発明による液晶表示装置の他の実施例を示す、画素の主要部分の平面図である。
【図３４】（ａ）及び（ｂ）は本発明による液晶表示装置の他の実施例を示す、画素の主要部分の平面図である。
【図３５】（ａ）及び（ｂ）は本発明による液晶表示装置の他の実施例を示す、画素の主要部分の平面図である。
【図３６】（ａ）及び（ｂ）は本発明による液晶表示装置の他の実施例を示す、画素の平面図である。
【図３７】（ａ）及び（ｂ）は本発明による液晶表示装置の他の実施例を示す、画素の平面図である。
【図３８】（ａ）及び（ｂ）は本発明による液晶表示装置の他の実施例を示す、画素の平面図である。
【図３９】本発明による液晶表示装置の製造方法の一実施例を示す説明図である。
【図４０】本発明による液晶表示装置の製造方法によって得られる画素パターンの一実施例を示す平面図である。
【図４１】本発明による液晶表示装置の製造方法の他の実施例を示す説明図である。
【図４２】本発明による液晶表示装置の製造方法の他の実施例を示す説明図である。
【図４３】本発明による液晶表示装置の製造方法の他の実施例を示す説明図である。
【図４４】本発明による液晶表示装置の製造において試料の特性を得るための一つの工程を示すための説明図である。
【図４５】本発明による液晶表示装置の製造において試料の特性を得るための一つの工程を示すための説明図である。
【図４６】本発明による液晶表示装置の製造において試料の特性を得るための一つの工程を示すための説明図である。
【図４７】本発明による液晶表示装置の製造において試料の特性を得るための一つの工程を示すための説明図である。
【図４８】本発明による液晶表示装置の製造において試料の特性を得るための一つの工程を示すための説明図である。
【図４９】本発明による液晶表示装置の製造において試料の特性を得るための一つの工程を示すための説明図である。
【図５０】本発明による液晶表示装置の製造において試料の特性を得るための一つの工程を示すための説明図である。
【図５１】本発明による液晶表示装置の製造において試料の特性を得るための一つの工程を示すための説明図である。
【符号の説明】
ＧＬ…ゲート信号線、ＤＬ…ドレイン信号線、ＩＴＯ１…画素電極、ＴＦＴ…薄膜トランジスタ、ＧＩ…ゲート絶縁膜、ＡＳ…半導体層、ＳＤ１…ソース電極、ＳＤ２…ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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