(57)【特許請求の範囲】
【請求項１】
第１の電源が接続される電源端子と、前記第１の電源よりも電圧レベルが高い第２の電源の電圧を持つ信号が入力される入力端子と、電圧出力端子とを有するとともに、
前記入力端子に接続され、前記信号が持つ第２の電源の電圧を降下する電圧降下回路と、
前記電源端子に接続されると共に前記電圧降下回路の出力を受け、前記第１の電源が立ち上がっている場合には前記第１の電源の電圧を前記電圧出力端子から出力し、前記第１の電源の電圧が立ち上がっていない状態で前記入力端子に前記第２の電源の電圧の信号が与えられた場合には、前記電圧降下回路により降下された電圧を前記電圧出力端子から出力するスイッチ回路とを備えた
ことを特徴とする電圧供給回路。
【請求項２】
前記スイッチ回路は、
前記第１の電源の電圧が前記電源端子に供給されている場合に限り、前記電圧降下回路の出力から前記電圧出力端子へのパスを遮断するように構成される
ことを特徴とする請求項１記載の電圧供給回路。
【請求項３】
前記スイッチ回路は、
一端が前記電圧降下回路の出力側に接続され、他端が前記電圧出力端子に接続され、ゲートが前記電源端子に接続されたＰチャネル型トランジスタと、
前記Ｐチャネル型トランジスタのゲートと前記他端とに接続された抵抗素子とを備える
ことを特徴とする請求項２記載の電圧供給回路。
【請求項４】
前記スイッチ回路は、
前記第１の電源の電圧が前記電源端子に供給されている場合には、前記電圧降下回路の出力から前記電圧出力端子へのパスを遮断すると共に、前記電源端子から前記電圧出力端子へのパスをオン状態にし、一方、
前記第１の電源の電圧が前記電源端子に供給されていない状態で前記入力端子に前記第２の電源の電圧を持つ信号が入力された場合には、前記電源端子から前記電圧出力端子へのパスを遮断すると共に、前記電圧降下回路の出力から前記電圧出力端子へのパスをオン状態にするように構成されている
ことを特徴とする請求項１記載の電圧供給回路。
【請求項５】
前記スイッチ回路は、
一端が前記電圧降下回路の出力側に接続され、他端が抵抗素子を介して接地電源に接続され、ゲートが前記電源端子に接続された第１のＰチャネル型トランジスタと、
一端が前記第１のＰチャネル型トランジスタの他端に接続され、他端が前記電圧出力端子に接続され、ゲートが前記電源端子に接続された第２のＰチャネル型トランジスタと、
一端が前記電源端子に接続され、他端が前記電圧出力端子に接続され、ゲートが前記第１のＰチャネル型トランジスタの他端に接続された第３のＰチャネル型トランジスタとを備えた
ことを特徴とする請求項４記載の電圧供給回路。
【請求項６】
前記スイッチ回路において、
ゲートが前記電源端子に接続される請求項３記載のＰチャネル型ＭＯＳトランジスタ又は請求項５記載の第１のＰチャネル型ＭＯＳトランジスタは、その基板が前記入力端子に接続され、その基板と前記電源端子とが、抵抗素子とダイオード素子とを介して接続される
ことを特徴とする請求項３又は５記載の電圧供給回路。
【請求項７】
前記スイッチ回路において、
ゲートが前記電源端子に接続される請求項３記載のＰチャネル型ＭＯＳトランジスタ又は請求項５記載の第１のＰチャネル型ＭＯＳトランジスタは、その基板が前記電圧降下回路の基板と分離され且つ前記電圧出力端子に接続される
ことを特徴とする請求項３又は５記載の電圧供給回路。
【請求項８】
前記電圧降下回路の内部ノードは、
前記電圧出力端子からの電圧出力時にオン状態となるスイッチ回路と、ダイオード素子とを介して接地電源に直列接続されている
ことを特徴とする請求項１、２、３、４、５、６又は７記載の電圧供給回路。
【請求項９】
前記入力端子は、コンデンサ素子を介して前記電圧出力端子と接続される
ことを特徴とする請求項１、２、３、４、５、６、７又は８記載の電圧供給回路。
【請求項１０】
前記電圧出力端子は、他のコンデンサ素子を介して接地電源に接続される
ことを特徴とする請求項９記載の電圧供給回路。
【請求項１１】
前記電圧出力端子は、他のダイオード素子を介して接地電源に接続される
ことを特徴とする請求項９又は１０記載の電圧供給回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、異なる電源電圧で動作する回路間でインターフェースを行うための回路に関するものである。
【０００２】
【従来の技術】
近年、電子機器の低消費電力化の要求やプロセスの微細化により、トランジスタの耐圧が低下している。このような状況では、ＬＳＩの周辺素子とのインターフェースのために、トランジスタの何れかの端子にそのゲート酸化膜の耐圧以上の電圧がかかってもそのゲート酸化膜が破壊することのない回路構成が利用されている。
【０００３】
ゲート酸化膜耐圧以上の電圧がかかってもゲート酸化膜が破壊することのない従来のインターフェース回路の一例を図１１に示す。同図において、１０１は入力端子であって、ＬＳＩ外で高電圧（例えば５Ｖ）で動作する回路からの信号が入力される。１０２は出力端子であって、ＬＳＩ内で低電圧（例えば３．３Ｖ）で動作する回路へ信号を出力する。１０３は低電圧電源（例えば３．３Ｖ）に接続される電源端子、１０４は低電圧（３．３Ｖ）で動作するＣＭＯＳインバータで構成される論理ゲートである。
【０００４】
また、１０５はＮチャネル型ＭＯＳトランジスタであって、そのゲートは前記電源端子１０３に、ソースは入力端子１０１に、ドレインはＮチャネル型ＭＯＳトランジスタ１０６、１０８及びＰチャネル型ＭＯＳトランジスタ１０７の各ゲートに接続されている。１０９はＰチャネル型ＭＯＳトランジスタであって、そのゲートは入力端子１０１に接続されている。前記Ｐチャネル型ＭＯＳトランジスタ１０９及びＮチャネル型ＭＯＳトランジスタ１０６は、共に、ソースが電源端子１０３に、ドレインがＰチャネル型ＭＯＳトランジスタ１０７のソースに接続されている。Ｐチャネル型ＭＯＳトランジスタ１０７及びＮチャネル型ＭＯＳトランジスタ１０８のドレインは、共に、低電圧動作するＣＭＯＳインバータ１０４の入力側に接続され、Ｎチャネル型ＭＯＳトランジスタ１０８のソースは接地電源に接続されている。
【０００５】
前記低電圧動作のＣＭＯＳインバータ１０４は、電源端子１０３を介して低電圧電源（３．３Ｖ）と接地電源との間に配置され、その出力側は、電圧出力端子１０２に接続されている。１１０は、前記Ｎチャネル型ＭＯＳトランジスタ１０５とゲートが共通接続された３個のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ１０６〜１０８のゲートとの間の中間ノードである。
【０００６】
以上のように構成されたインターフェース回路について、以下、その動作について説明する。尚、トランジスタのゲート酸化膜の耐圧を４．６Ｖとして説明する。
【０００７】
入力端子１０１にＬレベル（０Ｖ）の信号が入力された時は、Ｐチャネル型ＭＯＳトランジスタ１０９はオン状態である。中間ノード１１０の電位も０Ｖになるので、Ｐチャネル型ＭＯＳトランジスタ１０７もオン状態となり、一方、２個のＮチャネル型ＭＯＳトランジスタ１０６及び１０８はオフ状態になるので、低電圧動作のＣＭＯＳインバータ１０４の入力側は３．３Ｖとなり、電圧出力端子１０２にはＬレベル（０Ｖ）が出力される。
【０００８】
これに対し、入力端子１０１にＨレベル（５Ｖ）の信号が入力された時は、Ｐチャネル型ＭＯＳトランジスタ１０９はオフ状態になる。この時、Ｎチャネル型ＭＯＳトランジスタの閾値電圧をＶｔｎとすると、Ｎチャネル型ＭＯＳトランジスタ１０５は、そのソース又はドレインの電位が（３．３Ｖ−Ｖｔｎ）の以上になるとオフ状態になるので、中間ノード１１０の電位は（３．３Ｖ−Ｖｔｎ）まで上昇する。この時、Ｎチャネル型ＭＯＳトランジスタ１０６はソース電位が３．３Ｖであるため、Ｐチャネル型ＭＯＳトランジスタ１０７のソース電位は（３．３Ｖ−２Ｖｔｎ）までしか上昇しない。従って、このＰチャネル型ＭＯＳトランジスタ１０７は完全なオフ状態である。一方、Ｎチャネル型ＭＯＳトランジスタ１０８はオン状態であるため、低電圧動作のＣＭＯＳインバータ１０４の入力側は０Ｖとなり、電圧出力端子１０２にはＨレベル（３．３Ｖ）が出力される。
【０００９】
ここで、入力端子１０１にＨレベル（５Ｖ）の信号が入力された場合において、Ｎチャネル型ＭＯＳトランジスタ１０５のドレインには前記信号のＨレベル（５Ｖ）の電圧がかかっているが、ゲート電圧が３．３Ｖであるので、Ｎチャネル型ＭＯＳトランジスタ１０５のゲート酸化膜には耐圧以上の電圧は印加されない。また、Ｐチャネル型ＭＯＳトランジスタ１０９のゲートにも前記信号の電圧（５Ｖ）がかかっているが、そのソース電圧及びドレイン電圧が各々３．３Ｖ、（３．３Ｖ−２Ｖｔｎ）であるので、このゲート酸化膜にも耐圧以上の電圧は印加されていない。
【００１０】
【発明が解決しようとする課題】
しかしながら、図１１に示した前記従来のインターフェース回路では、ＬＳＩ内の低電圧電源（３．３Ｖ）が立ち上がっている場合には、既述のようにＮチャネル型及びＰチャネル型ＭＯＳトランジスタ１０５、１０９のゲート酸化膜にはその耐圧以上の電圧は印加されないが、ＬＳＩ内の低電圧電源（３．３Ｖ）が立ち上がっていない状態で入力端子１０１にＨレベル（５Ｖ）が印加された場合には、Ｎチャネル型及びＰチャネル型ＭＯＳトランジスタ１０５、１０９のゲート酸化膜にその規定耐圧以上の電圧（５Ｖ）が印加されることになるため、ゲート酸化膜の破壊という信頼性上重大な問題を引き起こす可能性が出てくる。
【００１１】
これを防止するために、例えば、システム側において低電圧電源（３．３Ｖ）が立ち上っていない状態でＬＳＩ外からゲート酸化膜の規定耐圧以上の電圧（５Ｖ）がかかることが決してないという電源立ち上げのシーケンスを設けることが考えられるが、この破壊防止策は、インターフェース回路を使う側で行わなければならず、使用の制限が発生することになる。
【００１２】
本発明は前記の問題を解決するためになされたものであり、その目的は、既述のように内部電源が立ち上がっている状態ではトランジスタの端子にゲート酸化膜の耐圧以上の電圧がかかってもゲート酸化膜が破壊することのない回路構成のインターフェース回路において、内部電源が立ち上がっていない状態でゲート酸化膜の耐圧以上の電圧がかかった場合においても、トランジスタのゲート酸化膜が破壊しないように、インターフェース回路に電圧を供給する電圧供給回路を提供することにある。
【００１３】
【課題を解決するための手段】
この目的を達成するために、本発明の電圧供給回路では、電源が立ち上がっている場合は本来の電源から電圧を供給し、電源が立ち上がってない場合には、入力端子から入力される信号の電圧からその入力電圧より低い所定の電圧を生成して電圧供給する構成にしたものである。
【００１４】
具体的に、請求項１記載の発明の電圧供給回路は、第１の電源が接続される電源端子と、前記第１の電源よりも電圧レベルが高い第２の電源の電圧を持つ信号が入力される入力端子と、電圧出力端子とを有するとともに、前記入力端子に接続され、前記信号が持つ第２の電源の電圧を降下する電圧降下回路と、前記電源端子に接続されると共に前記電圧降下回路の出力を受け、前記第１の電源が立ち上がっている場合には前記第１の電源の電圧を前記電圧出力端子から出力し、前記第１の電源の電圧が立ち上がっていない状態で前記入力端子に前記第２の電源の電圧の信号が与えられた場合には、前記電圧降下回路により降下された電圧を前記電圧出力端子から出力するスイッチ回路とを備えたことを特徴とする。
【００１５】
請求項２記載の発明は、前記請求項１記載の電圧供給回路において、前記スイッチ回路は、前記第１の電源の電圧が前記電源端子に供給されている場合に限り、前記電圧降下回路の出力から前記電圧出力端子へのパスを遮断するように構成されることを特徴とする。
【００１６】
請求項３記載の発明は、前記請求項２記載の電圧供給回路において、前記スイッチ回路は、一端が前記電圧降下回路の出力側に接続され、他端が前記電圧出力端子に接続され、ゲートが前記電源端子に接続されたＰチャネル型トランジスタと、前記Ｐチャネル型トランジスタのゲートと前記他端とに接続された抵抗素子とを備えることを特徴とする。
【００１７】
請求項４記載の発明は、前記請求項１記載の電圧供給回路において、前記スイッチ回路は、前記第１の電源の電圧が前記電源端子に供給されている場合には、前記電圧降下回路の出力から前記電圧出力端子へのパスを遮断すると共に、前記電源端子から前記電圧出力端子へのパスをオン状態にし、一方、前記第１の電源の電圧が前記電源端子に供給されていない状態で前記入力端子に前記第２の電源の電圧を持つ信号が入力された場合には、前記電源端子から前記電圧出力端子へのパスを遮断すると共に、前記電圧降下回路の出力から前記電圧出力端子へのパスをオン状態にするように構成されていることを特徴とする。
【００１８】
請求項５記載の発明は、前記請求項４記載の電圧供給回路において、前記スイッチ回路は、一端が前記電圧降下回路の出力側に接続され、他端が抵抗素子を介して接地電源に接続され、ゲートが前記電源端子に接続された第１のＰチャネル型トランジスタと、一端が前記第１のＰチャネル型トランジスタの他端に接続され、他端が前記電圧出力端子に接続され、ゲートが前記電源端子に接続された第２のＰチャネル型トランジスタと、一端が前記電源端子に接続され、他端が前記電圧出力端子に接続され、ゲートが前記第１のＰチャネル型トランジスタの他端に接続された第３のＰチャネル型トランジスタとを備えたことを特徴とする。
【００１９】
請求項６記載の発明は、前記請求項３又は５記載の電圧供給回路において、前記スイッチ回路において、ゲートが前記電源端子に接続される請求項３記載のＰチャネル型ＭＯＳトランジスタ又は請求項５記載の第１のＰチャネル型ＭＯＳトランジスタは、その基板が前記入力端子に接続され、その基板と前記電源端子とが、抵抗素子とダイオード素子とを介して接続されることを特徴とする。
【００２０】
請求項７記載の発明は、前記請求項３又は５記載の電圧供給回路において、前記スイッチ回路において、ゲートが前記電源端子に接続される請求項３記載のＰチャネル型ＭＯＳトランジスタ又は請求項５記載の第１のＰチャネル型ＭＯＳトランジスタは、その基板が前記電圧降下回路の基板と分離され且つ前記電圧出力端子に接続されることを特徴とする。
【００２１】
請求項８記載の発明は、前記請求項１、２、３、４、５、６又は７記載の電圧供給回路において、前記電圧降下回路の内部ノードは、前記電圧出力端子からの電圧出力時にオン状態となるスイッチ回路と、ダイオード素子とを介して接地電源に直列接続されていることを特徴とする。
【００２２】
請求項９記載の発明は、前記請求項１、２、３、４、５、６、７又は８記載の電圧供給回路において、前記入力端子は、コンデンサ素子を介して前記電圧出力端子と接続されることを特徴とする。
【００２３】
請求項１０記載の発明は、前記請求項９記載の電圧供給回路において、前記電圧出力端子は、他のコンデンサ素子を介して接地電源に接続されることを特徴とする。
【００２４】
請求項１１記載の発明は、前記請求項９又は１０記載の電圧供給回路において、前記電圧出力端子は、他のダイオード素子を介して接地電源に接続されることを特徴とする。
【００２５】
以上により、請求項１〜１１記載の発明では、インターフェース回路に供給すべき電源（第１の電源）が立ち上がっている場合には、スイッチ回路がこの電源の電圧を電圧出力端子から出力し、一方、第１の電源の電圧が立ち上がっていない状態で入力端子にインターフェース回路への入力信号（第２の電源の電圧の信号）が与えられた場合には、この信号の電圧を降下させた電圧降下回路からの出力が前記スイッチ回路により電圧出力端子から出力される。
【００２６】
従って、第１の電源の電圧が立ち上がっていない状態であっても、この電圧が立ち上がっている状態とほぼ同電位の電圧が電源としてインターフェース回路に供給されるので、インターフェース回路を使用する側で電源立ち上げのシーケンス等を考慮することなく、インターフェース回路内のトランジスタのゲート酸化膜の破壊の発生が有効に防止される。
【００２７】
また、請求項２及び３記載の発明では、第１の電源電圧が立ち上がっていない状態で入力端子に第２の電源電圧の信号が入力された場合には、入力端子から電源端子を経て第１の電源に電流が流れるものの、電圧供給回路を比較的小さな回路規模で構成することができる。特に、請求項３記載の発明では、スイッチ回路を構成するトランジスタの数が１個と最小限であるので、スイッチ回路を小面積で構成して、回路規模を効果的に小さくできる。
【００２８】
更に、請求項４及び５記載の発明では、第１の電源電圧が立ち上がっていない状態で入力端子に第２の電源電圧の信号が入力された場合にも、入力端子から電源端子を経て第１の電源に流れる電流のパスを遮断することができる。しかも、請求項５記載の発明では、スイッチ回路を構成するトランジスタの数が３個と少ないので、回路規模を有効に小さくしながら、入力端子から電源端子を経て第１の電源に流れる電流のパスを遮断できる。
【００２９】
加えて、請求項６記載の発明では、第１の電源電圧が立ち上がっている状態で、入力端子の信号の電圧が低くて第１の電源の電位よりもダイオード素子のビルトイン電圧以上低い場合には、Ｐチャネル型又は第１のＰチャネル型ＭＯＳトランジスタにおいて、そのゲートから抵抗素子及びダイオード素子を経て基板に電流が流れるので、このＰチャネル型又は第１のＰチャネル型ＭＯＳトランジスタがデュアルゲートプロセスで製造された場合にそのゲート電極に基板電位よりも高い電圧を印加する時のＶｔ特性の変動（経時的低下）の発生等を、比較的小さなレイアウトでもって有効に防止することができる。
【００３０】
更に加えて、請求項７記載の発明では、Ｐチャネル型又は第１のＰチャネル型ＭＯＳトランジスタのゲート電位は常にその基板の電位以下に制限される。従って、前記請求項６記載の発明と比較して、抵抗素子及びダイオード素子を不要としつつ、デュアルゲートプロセスでのＰチャネル型ＭＯＳトランジスタのゲートに基板電位よりも高い電圧を印加する時のＶｔ特性の変動の発生等を有効に防止することができる。
【００３１】
また、請求項８記載の発明では、第１の電源電圧が立ち上がっている状態で入力端子の信号が第２の電源電圧から０Ｖに変化した際に、電圧降下回路の内部ノードが過渡的に０Ｖ以下の負電圧に低下しても、電流が接地電源からダイオード素子及びスイッチ回路を経て前記負電位の内部ノードに流れるので、この内部ノードの負電位の状態は短期間に解消される。従って、電圧降下回路内のトランジスタのゲート酸化膜に規定耐圧以上の電圧がかかることを抑制、防止することができる。
【００３２】
更に、請求項９記載の発明では、第１の電源の電圧が立ち上がっていない状態で入力端子に第２の電源の電圧の信号が与えられた場合には、この信号の電圧がかかるコンデンサ素子によって電圧出力端子の電位が直ちに上昇するので、電圧出力端子の電圧上昇の反応スピードを速くすることができ、過渡応答を改善することができる。
【００３３】
加えて、請求項１０記載の発明では、入力端子と電圧供給端子間に配置したコンデンサ素子、及び接地電源と電圧出力端子間に配置した他のコンデンサ素子により、入力端子の信号の電圧変化に応じた電圧出力端子の出力電圧の変化の反応スピードを調整することができ、過渡的に出力端子の電圧が高くなり過ぎたりすることを抑制することが可能である。
【００３４】
更に加えて、請求項１１記載の発明では、入力端子の信号の電圧が低下した場合に、電圧出力端子の電圧がコンデンサ素子により前記信号の電圧低下に伴って０Ｖ以下の負電位に降下した際であっても、この電圧出力端子には電流が接地電源から他のダイオード素子を介して流れ込む。従って、電圧出力端子からの出力電圧が０Ｖ以下の負電位になることを防止することができる。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００３６】
（第１の実施の形態）
図１は、本発明の第１の実施の形態の電圧供給回路を示す。同図において、２０１は電源端子であって、本電圧供給回路が備えられるＬＳＩに第１の電源として内蔵される低電圧（例えば３．３Ｖ）の電源が接続される。２０２は前記電源端子２０１に接続される低電圧電源よりも電圧レベルが高い第２の電源の電圧（例えば５Ｖ）を持つ信号が入力される入力端子、２０３はこの電圧供給回路の電圧出力端子である。
【００３７】
２０４は前記入力端子２０２に接続された電圧降下回路であって、入力端子２０２に入力された信号の電圧（５Ｖ）を降下させる。この電圧降下回路２０４は、直列に接続されたＰチャネル型ＭＯＳトランジスタ２０５、２０６を備える。その一方のＰチャネル型ＭＯＳトランジスタ２０５は、そのソースが入力端子２０２に接続され、そのゲートは自己のドレインに接続されている。また、他方のＰチャネル型ＭＯＳトランジスタ２０６は、そのゲートが自己のドレインに接続されている。また、この２個のＰチャネル型ＭＯＳトランジスタ２０５、２０６の基板は、共に前記入力端子２０２に接続されている。
【００３８】
２０７はスイッチ回路であって、前記電源端子２０１に接続されると共に、前記電圧降下回路２０４により降下された電圧を受ける。このスイッチ回路２０７は、Ｐチャネル型ＭＯＳトランジスタ（Ｐチャネル型トランジスタ）２０８と抵抗素子２０９とにより構成されている。このＰチャネル型ＭＯＳトランジスタ２０８は、一端であるソースが電圧降下回路２０４のＰチャネル型ＭＯＳトランジスタ２０６のドレインに接続されていて、電圧降下回路２０４により最終的に降圧された電圧を受けると共に、他端であるドレインと基板とが電圧出力端子２０３に接続され、ゲートが電源端子２０１に接続されている。抵抗素子２０９は、前記Ｐチャネル型ＭＯＳトランジスタ２０８のゲートとドレインとの間に配置されている。
【００３９】
図１に示した電圧供給回路は次の通り使用される。例えば、図１１に示したインターフェース回路（すなわち、内部電源が立ち上がっている場合にトランジスタの端子にそのゲート酸化膜の耐圧以上の電圧がかかってもゲート酸化膜が破壊しないように構成された回路）に電圧を供給する場合には、図１１のインターフェース回路の入力端子１０１に入力される信号を図１の電圧供給回路の入力端子２０２に入力し、図１の電圧供給回路の電圧出力端子２０３から出力される電圧を図１１のインターフェース回路の電源端子１０３に供給し、更に、図１の電圧供給回路の電源端子２０１にＬＳＩ内部の低電圧電源を接続する。
【００４０】
以上のように構成された電圧供給回路について、以下、その動作を図１を参照しながら説明する。
【００４１】
先ず、電源端子２０１に接続されたＬＳＩ内の低電圧電源（３．３Ｖ）が立ち上がっていない状態、すなわち０Ｖで、入力端子２０２にＨレベル（５Ｖ）の信号が入力された場合について説明する。電圧降下回路２０４を構成するＰチャネル型ＭＯＳトランジスタ２０５及び２０６の基板バイアス効果を考慮した閾値電圧を１Ｖとすると、５Ｖの入力が与えられた電圧降下回路２０４の出力電圧、すなわちＰチャネル型ＭＯＳトランジスタ２０６のドレインの電圧は３Ｖになる。電源端子２０１に接続された低電圧電源は０Ｖであるので、スイッチ回路２０７内のＰチャネル型ＭＯＳトランジスタ２０８はオン状態となる。従って、電圧降下回路２０４の出力電圧（３Ｖ）が電圧出力端子２０３から出力される。この時、電圧出力端子２０３は抵抗素子２０９を経て電源端子２０１と接続されているので、この抵抗素子２０９及び電源端子２０１を介してＬＳＩ内の低電圧電源に電流が流れることになる。
【００４２】
次に、電源端子２０１に接続されたＬＳＩ内の低電圧電源（３．３Ｖ）が立ち上がっている状態、すなわち３．３Ｖの場合について説明する。このとき、入力端子２０２にＨレベル（５Ｖ）の信号が入力された場合の電圧降下回路２０４の出力電圧は既述の通り３Ｖであるので、入力端子２０２の信号の電圧が０Ｖから５Ｖの間の任意の電位において電圧降下回路２０４の出力電圧は３Ｖ以下である。一方、Ｐチャネル型ＭＯＳトランジスタ２０８のゲートの電位は３．３Ｖであるので、このＰチャネル型ＭＯＳトランジスタ２０８はオフ状態になる。その結果、電圧出力端子２０３には、電源端子２０１に接続された低電圧電源（３．３Ｖ）から抵抗素子２０９を介して電圧が供給される。電圧出力端子２０３がハイインピーダンスであるとき、その出力電圧は３．３Ｖである。
【００４３】
以上の動作により、ＬＳＩ内の低電圧電源（３．３Ｖ）が立ち上がっている場合は、電圧降下回路２０４の降下電圧を電圧出力端子２０３に出力するパスをスイッチ回路２０７のＰチャネル型ＭＯＳトランジスタ２０８のオフ動作により遮断して、ＬＳＩ内の低電圧電源から電源端子２０１を経て電圧出力端子２０３に低電圧（３．３Ｖ）を供給する。一方、ＬＳＩ内の低電圧電源が立ち上がっていない状態で入力端子２０２にＨレベル（５Ｖ）の電圧の信号が入力された場合には、入力端子２０２の電圧を電圧降下回路２０４で低電圧（３Ｖ）に降下して電圧出力端子２０３から出力する。
【００４４】
従って、本実施の形態では、トランジスタのゲート酸化膜耐圧を４．６Ｖとすると、本電圧供給回路の入力端子２０２に図１１のインターフェース回路の入力端子１０１を接続し、本電圧供給回路の電圧出力端子２０３を前記インターフェース回路の電源端子１０３に接続すれば、この図１１のインターフェース回路を使う側で電源立ち上げのシーケンス等を考慮することなく、図１１のインターフェース回路内のトランジスタのゲート酸化膜の破壊を防止することができる。
【００４５】
尚、ＬＳＩ内の低電圧電源の電圧（３．３Ｖ）、入力端子２０２に入力される信号のＨレベルの電圧（５Ｖ）、基板バイアス効果を考慮した閾値電圧（１Ｖ）等の値が異なる場合には、電圧降下回路２０４内の直列接続されたＰチャネル型ＭＯＳトランジスタの個数を変更すれば、同様に、ＬＳＩ内の低電圧電源が立ち上がっている場合にはこの低電圧電源から電圧を供給し、ＬＳＩ内の低電圧電源が立ち上がっていない状態で入力端子２０２にＨレベルの信号が入力された場合には、入力端子２０２の電圧を電圧降下回路２０４で降下して電圧出力端子２０３から出力させることが可能な電圧供給回路を実現できる。
【００４６】
（第２の実施の形態）
次に、本発明の第２の実施の形態について図２の電圧供給回路を参照しながら説明する。
【００４７】
図２において、本実施の形態の電圧供給回路では、図１に示した第１の実施の形態の電圧供給回路のスイッチ回路２０７をスイッチ回路２１１に変更している。
【００４８】
即ち、図２に示したスイッチ回路２１１は、第１、第２及び第３のＰチャネル型ＭＯＳトランジスタ２０８、２１４、２１３を備える。前記第１のＰチャネル型ＭＯＳトランジスタ２０８では、その一端であるソースは電圧降下回路２０４のＰチャネル型ＭＯＳトランジスタ２０６のドレインに接続されて電圧降下回路２０４で最終的に降下された電圧を受け、他端であるドレインは抵抗素子２１２を介して接地電源に接続され、ゲートは前記電源端子２０１に接続されている。また、前記第２のＰチャネル型ＭＯＳトランジスタ２１４では、その一端であるソースは前記第１のＰチャネル型ＭＯＳトランジスタ２０８のドレインに接続され、他端であるドレイン及び基板は電圧出力端子２０３に接続され、ゲートは前記電源端子２０１に接続されている。更に、第３のＰチャネル型ＭＯＳトランジスタ２１３では、その一端であるソースは前記電源端子２０１に接続され、他端であるドレイン及び基板は電圧出力端子２０３に接続され、ゲートは前記第１のＰチャネル型ＭＯＳトランジスタ２０８のドレインに接続されている。また、第１のＰチャネル型ＭＯＳトランジスタ２０８の基板は、電圧出力端子２０３ではなく、Ｈレベルの電圧（５Ｖ）の信号が入力される入力端子２０２に接続されている。スイッチ回路２１１では、前記第１の実施の形態におけるスイッチ回路２０７のように抵抗素子２０９は備えない。
【００４９】
その他の構成は、図１に示す電圧供給回路の構成と同様であり、図１と同様の機能を有する構成部分には同一の符号を付けて、その詳細な説明を省略する。
【００５０】
以上のように構成された電圧供給回路について、以下、図２を参照しながら、その動作を説明する。
【００５１】
先ず、電源端子２０１に接続されたＬＳＩ内の低電圧電源（３．３Ｖ）が立ち上がっていない状態、すなわち０Ｖで、入力端子２０２にＨレベル（５Ｖ）の信号が入力された場合について説明する。電圧降下回路２０４は、図１に示した第１の実施の形態と同様の動作で、出力電圧、すなわちＰチャネル型ＭＯＳトランジスタ２０６のドレイン電圧は３Ｖになる。電源端子２０１に接続された低電圧電源は０Ｖであるので、スイッチ回路２１１内のＰチャネル型ＭＯＳトランジスタ２０８及び２１４はオン状態、Ｐチャネル型ＭＯＳトランジスタ２１３はオフ状態となる。従って、電圧降下回路２０４の出力電圧（３Ｖ）がスイッチ回路２１１の２個のＰチャネル型ＭＯＳトランジスタ２０８、２１４を経て電圧出力端子２０３から出力される。この時、抵抗素子２１２は、入力端子２０２から電圧降下回路２０４及びスイッチ回路２１１のＰチャネル型ＭＯＳトランジスタ２０８を経て接地電源へ流れる電流を小さく制限している。
【００５２】
次に、電源端子２０１に接続されたＬＳＩ内の低電圧電源（３．３Ｖ）が立ち上がっている状態、すなわち３．３Ｖの場合について説明する。この時、図１に示した第１の実施の形態と同様の動作で入力端子２０２の電圧が０Ｖから５Ｖの間の任意の電位において電圧降下回路２０４の出力電圧は３Ｖ以下である。一方、電源端子２０１に接続された低電圧電源は３．３Ｖであるので、スイッチ回路２１１内のＰチャネル型ＭＯＳトランジスタ２０８及び２１４はオフ状態となり、Ｐチャネル型ＭＯＳトランジスタ２１３のゲート電圧は０Ｖとなる。従って、このＰチャネル型ＭＯＳトランジスタ２１３はオン状態となり、電圧出力端子２０３からは電源端子２０１に接続された低電圧電源の電圧３．３Ｖが出力される。
【００５３】
以上の動作により、ＬＳＩ内の低電圧電源が立ち上がっている場合は、入力端子２０２のＨレベルの電圧（５Ｖ）を電圧降下回路２０４で降下して電圧出力端子２０３から出力するパスをスイッチ回路２１１の第１及び第２のＰチャネル型ＭＯＳトランジスタ２０８、２１４のオフにより遮断すると共に、電源端子２０１から電圧出力端子２０３へのパスをスイッチ回路２１１の第３のＰチャネル型ＭＯＳトランジスタで２１３のオンによりオン状態にして、ＬＳＩ内の低電圧電源（３．３Ｖ）から電圧出力端子２０３に電圧を供給し、一方、ＬＳＩ内の低電圧電源が立ち上がっていない状態で入力端子２０２にＨレベルの電圧（５Ｖ）の信号が入力された場合には、この入力端子２０２に入力された信号の電圧を電圧降下回路２０４で降下して電圧出力端子２０３から出力するパスをスイッチ回路２１１の第１及び第２のＰチャネル型ＭＯＳトランジスタ２０８、２１４のオンによりオン状態にすることにより、入力端子２０２の信号の電圧（５Ｖ）を低電圧（３Ｖ）に降下して電圧出力端子２０３に出力する。
【００５４】
また、スイッチ回路２１１が３個のＰチャネル型ＭＯＳトランジスタ２０８、２１３、２１４により構成されるので、第１の実施の形態と比べて、素子数が増えて面積的に大きくなるが、電源端子２０１に接続されたＬＳＩ内の低電圧電源が立ち上がっていない状態で入力端子２０２にＨレベル（５Ｖ）の信号が入力されたときには、入力端子２０２から電源端子２０１を経て低電圧電源に電流が流れることがないという効果を有する。
【００５５】
（第２の実施の形態の変形例）
図３の電圧供給回路は、図２に示した第２の実施の形態の電圧供給回路のスイッチ回路２１１において、第３及び第２のＰチャネル型ＭＯＳトランジスタ２１３、２１４を、各々アナログスイッチ２２１及びアナログスイッチ２２２に置換したものである。この構成では、図２の電圧供給回路よりも素子数が増え、面積的には大きくなるが、応答性を良好にすることができるという効果を有する。
【００５６】
（第３の実施の形態）
次に、本発明の第３の実施の形態について、図４の電圧供給回路を参照しながら説明する。
【００５７】
本実施の形態の図４の電圧供給回路では、図２に示した第２の実施の形態の電圧供給回路のスイッチ回路２１１の第１のＰチャネル型ＭＯＳトランジスタ２０８において、入力端子２０２に接続された基板とゲートとの間にダイオード機能素子（ダイオード素子）２３２を配置すると共に、前記ゲートと電源端子２０１との間に抵抗素子２３１を配置している。前記ダイオード機能素子２３２は、その正電極ノードが第１のＰチャネル型ＭＯＳトランジスタ２０８のゲートに、その負電極ノードが第１のＰチャネル型ＭＯＳトランジスタ２０８の基板及び入力端子２０２に接続されている。尚、このダイオード機能素子２３２は、トランジスタにより構成可能である。その他の構成は、図２に示した電圧供給回路の構成と同様であり、図２と同様の機能を有する構成部分には同一の符号を付けて、その詳細な説明を省略する。
【００５８】
本電圧供給回路では、電源端子２０１に接続されたＬＳＩ内の低電圧電源が立ち上がっていない状態、すなわち０Ｖで、入力端子２０２にＨレベル（５Ｖ）の信号が入力された場合については、ダイオード機能素子２３２にかかる電圧が逆方向電圧となるので、電源端子２０１に接続された低電圧電源と入力端子２０２の間に電流は流れることはなく、図２に示した第２の実施の形態と同様の動作となる。
【００５９】
一方、電源端子２０１に接続されたＬＳＩ内の低電圧電源が立ち上がっている状態、すなわち３．３Ｖの場合において、ＬＳＩ内の低電圧電源の電圧が入力端子２０２に入力された信号の電圧よりも高い際には、電源端子２０１から抵抗素子２３１及びダイオード機能素子２３２を介して入力端子２０２に電流が流れるが、Ｐチャネル型ＭＯＳトランジスタ２０８のゲート電位と基板電位の電位差は小さくなる。その他は、図２に示した第２の実施の形態と同様の動作となる。抵抗素子２３１は、電源端子２０１から入力端子２０２に流れる電流量を小さく制限している。
【００６０】
従って、本実施の形態においても、前記第２の実施の形態と同様の作用効果を奏すると共に、次の作用効果も奏する。すなわち、本実施の形態では、第２の実施の形態と比べて、低電圧電源（３．３Ｖ）が立ち上がっている状態では、入力端子２０２の信号の電圧が低電圧電源の電位と比べてダイオード機能素子２３２のビルトイン電圧以上低い時には、電源端子２０１からダイオード機能素子２３２を経て入力端子２０２に電流が流れるが、Ｐチャネル型ＭＯＳトランジスタ２０８のゲート電位と基板電位との電位差が小さくなるので、比較的小さなレイアウトでもって、デュアルゲートプロセスでのＰチャネル型ＭＯＳトランジスタ２０８のゲート電極に基板電位よりも高い電圧を印加する場合の閾値（Ｖｔ）特性の変動（経時的低下）の発生等を防止することができる。
【００６１】
尚、図１に示した第１の実施の形態の電圧供給回路においても、スイッチ回路２０７のＰチャネル型ＭＯＳトランジスタ２０８の基板を電圧出力端子２０３に代えて入力端子２０２に接続し、この基板と電源端子２０１とを本実施の形態と同様に抵抗素子及びダイオード素子により接続しても良い。
【００６２】
（第４の実施の形態）
次に、本発明の第４の実施の形態について図５の電圧供給回路を参照しながら説明する。
【００６３】
図５に示した本実施の形態の電圧供給回路では、図２に示した第２の実施の形態の電圧供給回路のスイッチ回路２１１内の第１のＰチャネル型ＭＯＳトランジスタ２０８において、その基板を電圧降下回路２０４の構成トランジスタ２０５、２０６の基板及び入力端子２０２とは分離して、電圧出力端子２０３に接続した構成である。その他の構成は、図２に示した電圧供給回路の構成と同様であるので、図２と同様の機能を有する構成部分に同一の符号を付けて、その詳細な説明を省略する。
【００６４】
以上のように構成された電圧供給回路について、以下、図５を参照しながらその動作を説明する。
【００６５】
先ず、電源端子２０１に接続されたＬＳＩ内の低電圧電源が立ち上がっていない状態、すなわち０Ｖで、入力端子２０２にＨレベル（５Ｖ）の信号が入力された場合には、図２に示した第２の実施の形態と同様の動作で電圧出力端子２０３からは電圧３Ｖが出力される。このとき、スイッチ回路２１１の第１のＰチャネル型ＭＯＳトランジスタ２０８のゲート電位は０Ｖであるので、このＰチャネル型ＭＯＳトランジスタ２０８のゲート電位は基板電位（すなわち、電圧出力端子２０３の電圧３Ｖ）よりも低い。
【００６６】
次に、電源端子２０１に接続されたＬＳＩ内の低電圧電源が立ち上がっている状態、すなわち３．３Ｖの場合には、図２に示した第２の実施の形態と同様の動作で電圧出力端子２０３からはその低電圧３．３Ｖが出力される。このとき、スイッチ回路２１１の第１のＰチャネル型ＭＯＳトランジスタ２０８のゲート電位は３．３Ｖであるので、このＰチャネル型ＭＯＳトランジスタ２０８のゲート電位は基板の電位（３．３Ｖ）と同じであって、高くはならない。
【００６７】
従って、本実施の形態においても、第２の実施の形態の作用効果を奏すると共に、次の作用効果を奏する。すなわち、本実施の形態では、第３の実施の形態と比べて、スイッチ回路２１１の第１のＰチャネル型ＭＯＳトランジスタ２０８の基板を電圧降下回路２０４とは別ウェルにしてレイアウトする必要があり、面積的に大きくなる可能性があるものの、図４の電圧供給回路のように抵抗素子２３１及びダイオード機能素子２３２が不要であり、且つ電源端子２０１から入力端子２０２に電流が流れることもなく、デュアルゲートプロセスでのＰチャネル型ＭＯＳトランジスタ２０８のゲート電極に基板電位よりも高い電圧を印加する場合の閾値（Ｖｔ）特性の経時的低下等を防止することができる。
【００６８】
前記の作用効果は、第１の実施の形態のスイッチ回路２０７においてＰチャネル型ＭＯＳトランジスタ２０８の基板が電圧出力端子２０３に接続されているので、第１の実施の形態の電圧供給回路においても同様に奏される。
【００６９】
（第５の実施の形態）
次に、本発明の第５の実施の形態について、図６の電圧供給回路を参照しながら説明する。
【００７０】
図６の電圧供給回路において、２４１は電圧降下回路２０４内の２個のＰチャネル型ＭＯＳトランジスタ２０５、２０６間の内部ノード、２４２は電圧降下回路２０４内のＰチャネル型ＭＯＳトランジスタ２０６とスイッチ回路２１１内の第１のＰチャネル型ＭＯＳトランジスタ２０８との間の電圧降下回路２０４内の内部ノードである。
【００７１】
前記一方の内部ノード２４１は、直列に接続されたＮチャネル型ＭＯＳトランジスタ（スイッチ回路）２４３及びダイオード機能素子（ダイオード素子）２４４を介して接地電源に接続される。前記他方の内部ノード２４２は、同様に、直列に接続されたＮチャネル型ＭＯＳトランジスタ２４５（スイッチ回路）及びダイオード機能素子（ダイオード素子）２４６を介して接地電源に接続されている。前記２個のＮチャネル型ＭＯＳトランジスタ２４３、２４５のゲートは、共に電圧出力端子２０３に接続されていて、電圧出力端子２０３からの電圧出力時にその電圧（３．３Ｖ又は３Ｖ）によりオン状態となる。前記ダイオード機能素子２４４、２４６は、共に、その正電極ノードが接地電源に接続されている。このダイオード機能素子２４４、２４６はトランジスタにより構成可能である。
【００７２】
その他の構成は、図２に示した電圧供給回路の構成と同様であり、図２と同様の機能を有する構成部分には同一の符号を付けて、その詳細な説明を省略する。
【００７３】
従って、本実施の形態の電圧供給回路では、図２に示した第２の実施の形態と同様の作用効果を奏すると共に、次の作用効果も奏する。すなわち、本実施の形態では、電源端子２０１に接続されたＬＳＩ内の低電圧電源が立ち上がっている状態、すなわち３．３Ｖの状態で、入力端子２０２の信号の電圧がある電圧から低い電圧に変化した時に、内部ノード２４１及び２４２が過渡的に０Ｖ以下になってＰチャネル型ＭＯＳトランジスタ２０５、２０６、２０８のゲート酸化膜に規定耐圧以上の電圧がかかることを防止することができるという効果を有する。
【００７４】
前記の効果を詳述する。図７は、図２に示す電圧供給回路において、電源端子２０１に接続された低電圧電源が立ち上がっている状態、すなわち３．３Ｖの状態で、入力端子２０２の信号の電圧が５Ｖから０Ｖに変化した時の内部ノード２４１及び２４２の電位のタイミングチャートを示す。同図において、入力端子２０２の信号の電圧が５Ｖから０Ｖに変化した時、Ｐチャネル型ＭＯＳトランジスタ２０５及び２０６のカップリング容量によって、内部ノード２４１及び２４２の電位が過渡的に各々−１Ｖ及び−２Ｖに落ちると、Ｐチャネル型ＭＯＳトランジスタ２０８のゲート電位は３．３Ｖであるため、このＰチャネル型ＭＯＳトランジスタ２０８のゲート酸化膜には規定耐圧以上である５．３Ｖの電圧がかかることになる。しかし、本実施の形態では、この時、Ｎチャネル型ＭＯＳトランジスタ２４３及び２４５は、そのゲート電位が共に電圧出力端子２０３の３．３Ｖであって、オン状態となるので、各内部ノード２４１及び２４２にはダイオード機能素子２４４、２４６を介して接地電源より電流が流れる。従って、これら内部ノード２４１及び２４２の電位は素早く０Ｖに近づくので、Ｐチャネル型ＭＯＳトランジスタ２０８のゲート酸化膜に規定耐圧以上の電圧がかかることを極めて短時間に制限できる。
【００７５】
尚、ＬＳＩ内の低電圧電源の電圧（３．３Ｖ）、入力端子２０２の信号のＨレベルの電圧（５Ｖ）、基板バイアス効果を考慮した閾値電圧（１Ｖ）等の値が変更になった場合には、電圧降下回路２０４内で直列に接続されるＰチャネル型ＭＯＳトランジスタの個数も変更されるが、この場合には、当然のことながら、電圧降下回路の内部ノード数も増減するため、それらの内部ノードを、各々、直列に接続されたＮチャネル型ＭＯＳトランジスタ及びダイオード機能素子を介して接地電源に接続する。これにより、各内部ノードが過渡的に０Ｖ以下になってトランジスタのゲート酸化膜に規定耐圧以上の電圧がかかることを有効に抑制することができる。
【００７６】
（第６の実施の形態）
次に、本発明の第６の実施の形態について、図８の電圧供給回路を参照しながら説明する。
【００７７】
図８において、２５１は、入力端子２０２と電圧出力端子２０３との間に設けられたコンデンサ素子である。また、２５２は、スイッチ回路２１１の第２のＰチャネル型ＭＯＳトランジスタ２１４と電圧出力端子２０３との間に設けられた抵抗素子である。コンデンサ素子２５１はトランジスタにより構成可能である。その他の構成は、図２に示す電圧供給回路の構成と同様であるので、図２と同様の機能を有する構成部分には同一の符号を付けて、その詳細な説明を省略する。
【００７８】
以上のように構成された電圧供給回路では、図２に示した第２の実施の形態と同様の作用効果を奏すると共に、次の作用効果をも奏する。すなわち、本実施の形態では、電源端子２０１に接続されたＬＳＩ内の低電圧電源が立ち上がっていない状態、すなわち０Ｖの状態で、入力端子２０２にある電圧の信号が入力された場合には、過渡的にコンデンサ素子２５１により電圧出力端子２０３の電位を上昇させた後、これに若干遅れて、電圧降下回路２０４の降下電圧をスイッチ回路２１１及び抵抗素子２５２を介して電圧出力端子２０３に出力する。従って、電圧出力端子２０３の電圧変化の反応スピードを速くすることができ、過渡応答を改善することができるという効果を有する。
【００７９】
前記抵抗素子２５２は、電源端子２０１に低電圧電源の電圧（３．３Ｖ）が供給されない状態で、入力端子２０２に高レベル（５Ｖ）の信号が入力された際に、スイッチ回路２１１の第２のＰチャネル型ＭＯＳトランジスタ２１４のゲート- ドレイン間に高電圧（５Ｖ）がかかる状態となることを防止する機能を奏する。
【００８０】
（第６の実施の形態の変形例）
次に、前記第６の実施の形態の変形例について、図９の電圧供給回路を参照しながら説明する。
【００８１】
図９において、２７１は、電圧出力端子２０３と接地電源との間に設けられたコンデンサ素子である。このコンデンサ素子２７１はトランジスタにより構成可能である。その他の構成は、図８に示した電圧供給回路の構成と同様であるので、図８と同様の機能を有する構成部分には同一の符号を付けて、その詳細な説明を省略する。
【００８２】
以上のように構成された電圧供給回路は、図８に示した第６の実施の形態と同様の作用効果を奏すると共に、次の作用効果をも奏する。すなわち、本実施の形態では、第６の実施の形態と比べて、素子数が増えるので面積的に大きくなるが、ＬＳＩ内の低電圧電源（３．３Ｖ）が立ち上がっていない状態、すなわち０Ｖの状態で、入力端子２０２にある電圧の信号が入力された場合に、過渡的にコンデンサ素子２５１により電圧出力端子２０３の電位が上昇して、その電位変化の反応スピードが速くなるが、この反応スピードをコンデンサ素子２７１により調整することができる。このことは、反応スピードを速くしながらその反応スピードを調整することにより、電圧出力端子２０３の電圧が高くなり過ぎて電圧出力端子２０３から電圧供給を受ける回路内のトランジスタのゲート酸化膜に規定耐圧以上の電圧がかかることを防止することができるという効果を有する。
【００８３】
（第７の実施の形態）
次に、本発明の第７の実施の形態について、図１０の電圧供給回路を参照しながら説明する。
【００８４】
図１０において、２６１は、電圧出力端子２０３と接地電源との間に設けられたダイオード機能素子（他のダイオード素子）であって、その正電極ノードは接地電源に接続されている。このダイオード機能素子２６１はトランジスタにより構成可能である。その他の構成は、図８に示す電圧供給回路の構成と同様であるので、図８と同様の機能を有する構成部分に同一の符号を付けて、その詳細な説明を省略する。
【００８５】
以上のように構成された電圧供給回路では、図８に示した第６の実施の形態と同様の作用効果を奏すると共に、次の作用効果をも奏する。すなわち、本実施の形態では、第６の実施の形態と比べて、素子数が増えるので面積的に大きくなるが、ＬＳＩ内の低電圧電源（３．３Ｖ）が立ち上がっている、いないに関係なく、入力端子２０２の信号がある電圧から低い電圧に変化した時に、コンデンサ素子２５１により電圧出力端子２０３の電位が０Ｖ以下に落ちると、ダイオード素子２６１を介して接地電源より電流が流れ、電圧出力端子２０３の電位が素早く０Ｖに近づくので、電圧出力端子２０３からの出力電圧が長い期間０Ｖ以下の負電圧になることを抑制して、電圧出力端子２０３から電圧供給を受ける回路内のトランジスタのゲート酸化膜に規定耐圧以上の電圧がかかることを有効に抑制又は防止することができる効果を奏する。
【００８６】
尚、本実施の形態は、図８に示した電圧供給回路にダイオード素子２６１を付加する構成の他に、図９に示した電圧供給回路にダイオード素子２６１を付加した構成としても良いのは勿論である。
【００８７】
【発明の効果】
以上に説明したように、請求項１〜１１記載の発明の電圧供給回路によれば、インターフェース回路を使用する側で電源立ち上げのシーケンス等を考慮することなく、インターフェース回路内のトランジスタのゲート酸化膜の破壊の発生を有効に抑制、防止できるという顕著な効果を奏する。特に、請求項３、５記載の発明では、備えるスイッチ回路を少ないトランジスタ数で構成したので、回路規模を有効に小さくできる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の電圧供給回路の構成を示す回路図である。
【図２】本発明の第２の実施の形態の電圧供給回路の構成を示す回路図である。
【図３】第２の実施の形態の電圧供給回路の変形例を示す回路図である。
【図４】本発明の第３の実施の形態の電圧供給回路の構成を示す回路図である。
【図５】本発明の第４の実施の形態の電圧供給回路の構成を示す回路図である。
【図６】本発明の第５の実施の形態の電圧供給回路の構成を示す回路図である。
【図７】同電圧供給回路の動作を説明するタイミングチャート図である。
【図８】本発明の第６の実施の形態の電圧供給回路の構成を示す回路図である。
【図９】同電圧供給回路の変形例を示す回路図である。
【図１０】本発明の第７の実施の形態の電圧供給回路の構成を示す回路図である。
【図１１】内部電源が立ち上がっている場合においてゲート酸化膜が破壊することのない従来のインターフェース回路を示す回路図である。
【符号の説明】
２０１                    電源端子
２０２                    入力端子
２０３                    電圧出力端子
２０４                    電圧降下回路
２０７、２１１            スイッチ回路
２０８                    Ｐチャネル型ＭＯＳトランジスタ
（第１のＰチャネル型ＭＯＳトランジスタ）
２１３                    第３のＰチャネル型ＭＯＳトランジスタ
２１４                    第２のＰチャネル型ＭＯＳトランジスタ
２３１                    抵抗素子
２３２、２４４、２４６    ダイオード機能素子（ダイオード素子）
２４３、２４５            Ｎチャネル型ＭＯＳトランジスタ
（スイッチ回路）
２５１                    コンデンサ素子
２６１                    ダイオード機能素子（他のダイオード素子）
２７１                    コンデンサ素子（他のコンデンサ素子）
【図１】
0003722741.tif 000002
【図２】
0003722741.tif 000003
【図３】
0003722741.tif 000004
【図４】
0003722741.tif 000005
【図５】
0003722741.tif 000006
【図６】
0003722741.tif 000007
【図７】
0003722741.tif 000008
【図８】
0003722741.tif 000009
【図９】
0003722741.tif 000010
【図１０】
0003722741.tif 000011
【図１１】
0003722741.tif 000012