(57)【特許請求の範囲】
【請求項１】
平行に設けられた複数のアドレス電極と、前記アドレス電極と交差する方向に平行に設けられた複数の走査電極と、前記アドレス電極と走査電極との間に放電空間を有するプラズマディスプレイパネル装置において、
前記アドレス電極を表示データに従って駆動するアドレスドライバと、
前記複数の走査電極に、所定の順番で、かつ連続する前記走査パルスを互いに重なりあうタイミングで印加する走査用ドライバとを有し、
前記走査パルスは、前記アドレス電極との間に放電に必要な第１の電圧を印加する第１の期間と、当該第１の期間の後であって、前記アドレス電極との間に前記第１の電圧より低い第２の電圧を印加する第２の期間とを有することを特徴とするプラズマディスプレイパネル装置。
【請求項２】
請求項１において、前記連続する走査パルスは、少なくとも前記第１の期間は重なり合わないことを特徴とするプラズマディスプレイパネル装置。
【請求項３】
請求項２において、前記第２の電圧は、前記アドレス電極と前記走査電極との間に放電が発生しない程度の電圧であることを特徴とするプラズマディスプレイパネル装置。
【請求項４】
平行に設けられた複数のアドレス電極と、前記アドレス電極と交差する方向に平行に設けられた複数の走査電極と、前記アドレス電極と走査電極との間に放電空間を有するプラズマディスプレイパネル装置において、
前記アドレス電極を表示データに従って駆動するアドレスドライバと、
前記複数の走査電極に、所定の順番で、かつ連続する前記走査パルスを互いに重なりあうタイミングで印加する走査用ドライバとを有し、
前記走査パルスは、前記アドレス電極との間に第１の電圧を印加する第１の期間と、当該第１の期間の後であって、前記走査電極を高いインピーダンス状態にする第２の期間とを有し、前記連続する走査パルスは、少なくとも前記第１の期間は重なり合わないことを特徴とするプラズマディスプレイパネル装置。
【請求項５】
請求項４において、前記第１の電圧は、前記アドレス電極と前記走査電極との間に放電が発生する程度の電圧であることを特徴とするプラズマディスプレイパネル装置。
【請求項６】
請求項１乃至５のいずれかにおいて、前記走査パルスは、配列された前記走査電極に対して順次印加されることを特徴とするプラズマディスプレイパネル装置。
【請求項７】
請求項１乃至５のいずれかにおいて、前記走査パルスは、配列された前記走査電極に対してランダムに印加されることを特徴とするプラズマディスプレイパネル装置。
【請求項８】
平行に設けられた複数のアドレス電極と、前記アドレス電極と交差する方向に平行に設けられた複数の走査電極と、前記アドレス電極と走査電極との間に放電空間を有するプラズマディスプレイパネル装置において、
前記アドレス電極を表示データに従って駆動するアドレスドライバと、
前記複数の走査電極に、所定の順番で、かつ連続する前記走査パルスを互いに重なりあうタイミングで印加する走査用ドライバとを有し、
前記走査パルスは、奇数番目または偶数番目に配列された前記走査電極に対して、順次印加され、その後偶数番目または奇数番目に配列された前記走査電極に対して、順次印加されることを特徴とするプラズマディスプレイパネル装置。
【請求項９】
請求項１乃至８のいずれかにおいて、前記走査パルスが前記走査電極に印加されて、前記表示データに従って放電を発生させるアドレス期間と、前記アドレス期間中に放電したセルに対して所定の期間維持放電を発生させる維持放電期間とを有するサブフレームを、複数回繰り返して、前記維持放電期間に基づく輝度の階調表示を行うことを特徴とするプラズマディスプレイパネル装置。
【請求項１０】
平行に設けられた複数のアドレス電極と、前記アドレス電極と交差する方向に平行に設けられた複数の走査電極と、前記アドレス電極と走査電極との間に放電空間を有するプラズマディスプレイパネルの駆動方法において、
前記アドレス電極を表示データに従って駆動し、前記複数の走査電極に、所定の順番で、かつ連続する前記走査パルスを互いに重なりあうタイミングで印加し、
前記走査パルスは、前記アドレス電極との間に放電に必要な第１の電圧を印加する第１の期間と、当該第１の期間の後であって、前記アドレス電極との間に前記第１の電圧より低い第２の電圧を印加する第２の期間とを有することを特徴とするプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プラズマディスプレイパネル装置に関し、特に、アドレス放電期間を短くして、１フレーム内のサブフレーム数を増やすことで、輝度の階調数を増加させることができるプラズマディスプレイパネル装置及びその駆動方法に関する。
【０００２】
【従来の技術】
プラズマディスプレイパネル装置（以下ＰＤＰ装置）は、大画面で広い視野角を有するフラットディスプレイとして注目されている。特に、最近開発された３電極、面放電、交流駆動型のＰＤＰ装置は、フルカラー表示が可能であり、テレビ受像機やコンピュータ表示装置等の普及が見込まれている。
【０００３】
図１２は、従来のＰＤＰの駆動波形を示す図である。３電極・面放電・交流型のＰＤＰは、一方の基板にアドレス電極Ａを有し、もう一方の基板にアドレス電極とは垂直方向に配置されたＸ電極及びＹ電極を有する。Ｙ電極は、走査パルスが印加されることから、走査電極とも称される。ＰＤＰの駆動方法は、概略的には、図示される通り、全面書込と全面消去を行うリセット期間ＲＳＴと、表示データに従って選択的に放電を行うアドレス期間ＡＤＤと、アドレス期間で点灯したセルについて維持放電を行う維持放電期間ＳＵＳとからなる。
【０００４】
リセット期間ＲＳＴでは、全てのＹ電極をグランド電位に保ち、全てのＸ電極に高い電圧の書込パルスＶｓ＋Ｖｗを印加する。この書込パルスの印加により、全てのセルが点灯する。そして、書込パルスの印加が終了する立ち下がり時に、全面放電で蓄積された電荷による電界により再度全面放電が発生し、全てのセルの壁電荷の蓄積をなくす。
【０００５】
続くアドレス期間ＡＤＤにおいて、Ｙ電極にマイナスのスキャンパルス−Ｖｙが順次印加され、それに同期して表示データに従ってアドレス電極ＡにプラスのアドレスパルスＶａが選択的に印加される。その結果、両パルス−Ｖｙ，Ｖａの合成電圧が、アドレス電極とＹ電極との間に印加されて、アドレス放電が発生する。その結果、点灯したセルには壁電荷が蓄積される。そして、維持放電期間ＳＵＳにおいて、Ｘ電極とＹ電極に交互に維持放電パルスＶｓを印加することにより、上記の壁電荷を蓄積したセルについて、複数回の維持放電を発生させる。この維持放電回数により、セルの輝度が制御される。
【０００６】
図１２には、リセット期間とアドレス期間とサステイン期間とが示され、これらの期間によって１つのサブフィールドが構成される。１フレーム内は、上記の維持放電期間が所定の割合に重み付けされた複数のサブフィールドで構成され、サブフィールドを選択的に点灯することで、表示データに従う輝度を表示することができる。従って、１フレーム期間内に存在するサブフィールドの数が多いほど、輝度の階調数を大きくすることができ、明るさの変化をより高品質に表示することができる。
【０００７】
【発明が解決しようとする課題】
１フレーム期間は、例えば６０Ｈｚの場合、約１６．５ｍｓと限られているので、その１フレーム期間内に実行できるサブフレームの数も限定される。図１２に示される通り、サブフレーム期間は、リセット期間、アドレス期間、維持放電期間からなるが、維持放電期間は、１フレーム期間内の維持放電回数の合計数は、最大輝度値に対応して決められている。また、リセット期間は、各サブフィールドの最初または最後に１回行わなければならない。そして、アドレス期間では、走査電極であるＹ電極に順次、またはランダムに走査パルス−Ｖｙを印加し、それに同期して各表示ライン毎のアドレスパルスＶａを印加することで、所定のセルを点灯する。
【０００８】
そして、従来例では、走査パルス−Ｖｙはオーバーラップすることなく時分割でＹ電極に印加されるので、４８０本の走査線を有する場合は、１つのサブフレーム内のアドレス期間は、走査パルスの期間（３μｓ）×４８０の時間を要する。従って、１フレーム内に８サブフレームが存在する場合は、アドレス期間の合計は、１１．５２ｍｓにも及ぶことになる。
【０００９】
上記の様に、従来の駆動方法では、アドレス期間が比較的長く、１フレーム内に実行できるサブフレームの数に限界があり、輝度の階調数を上げることが困難であった。
【００１０】
そこで、本発明の目的は、サブフレーム内のアドレス期間を短くして、１フレーム内のサブフレーム数を増加したプラズマディスプレイパネル装置を提供することにある。
【００１１】
更に、本発明の目的は、サブフレーム内のアドレス期間を短くすると共に、アドレス放電時の放電の干渉を少なくしたプラズマディスプレイパネル装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明は、アドレス電極を表示データに従って駆動しながら、走査電極に走査パルスを印加し、両電極の交差位置のセルを点灯させる時に、連続する走査パルスを、一部オーバーラップさせることを特徴とする。その結果、複数の走査電極を駆動するアドレス期間を短くすることができ、サブフレームに要する時間を短くし、１フレーム内のサブフレーム数を増やすことができる。
【００１３】
更に、本発明は、一部オーバラップさせる走査パルスを、放電可能な電圧を有する第１の期間と、それより低い電圧を有するか或いは高いインピーダンス状態の第２の期間とで構成し、連続する走査パルスについて、少なくとも第１の期間どうしの時間的重なりをなくし、第２の期間と後続の走査パルスとをオーバーラップさせる。第１の期間内で放電を完了させ、第２の期間において走査電極上に壁電荷を引き寄せることで、アドレス期間の動作に支障を与えることはない。
【００１４】
上記の目的を達成するために、本発明は、平行に設けられた複数のアドレス電極と、前記アドレス電極と交差する方向に平行に設けられた複数の走査電極と、前記アドレス電極と走査電極との間に放電空間を有するプラズマディスプレイパネル装置において、
前記アドレス電極を表示データに従って駆動するアドレスドライバと、
前記複数の走査電極に、所定の順番で、かつ連続する前記走査パルスを互いに重なりあうタイミングで印加する走査用ドライバとを有することを特徴とする。
【００１５】
上記の発明によれば、アドレス期間を短縮することができ、サブフレーム期間を短縮し、１フレーム内のサブフレーム数を増やして輝度の階調数を増やすことができる。
【００１６】
更に、上記の発明において、前記走査パルスは、前記アドレス電極との間に第１の電圧を印加する第１の期間と、当該第１の期間の後であって、前記アドレス電極との間に前記第１の電圧より低い第２の電圧を印加する第２の期間とを有し、
前記連続する走査パルスは、少なくとも前記第１の期間は重なり合わないことを特徴とする。
【００１７】
更に、上記の発明において、前記走査パルスは、前記アドレス電極との間に第１の電圧を印加する第１の期間と、当該第１の期間の後であって、前記走査電極を高いインピーダンス状態にする第２の期間とを有し、
前記連続する走査パルスは、少なくとも前記第１の期間は重なり合わないことを特徴とする。
【００１８】
上記の発明において、前記走査パルスは、配列された前記走査電極に対して順次印加される単相駆動方式、或いは、奇数番目または偶数番目に配列された前記走査電極に対して、順次印加され、その後偶数番目または奇数番目に配列された前記走査電極に対して、順次印加される２相駆動方式で印加される。或いは、ランダム駆動方式で印加される。特に２相駆動方式やランダム駆動方式の場合は、連続する走査対象の走査電極どうしの干渉を防止することができる。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。以下の実施の形態例では、３電極面放電ＡＣ型のＰＤＰ装置を例にして説明するが、本発明は種々の構成のＰＤＰ装置に適用できる。
【００２０】
図１は、実施の形態例における３電極・面放電・ＡＣ型のＰＤＰパネルの平面図である。図１に示されたＰＤＰは、背面ガラス基板１０に垂直方向に配列された複数のアドレス電極１２が設けられ、アドレス電極１２の間にリブ（隔壁）２０が設けられ、前面ガラス基板１４に水平方向に交互に配置されたＸ電極１６とＹ電極１８が設けられる。Ｘ電極１６は、通常複数の電極が共通に接続され、後述するＸ共通ドライバによって駆動される。Ｙ電極は、アドレス期間において次々にスキャンパルス（走査パルス）が印加される走査電極の機能と、維持放電期間において共通に維持放電パルスが印加される表示電極又は維持放電電極の機能とを有する。
【００２１】
図２、３は、図１のＰＤＰの断面図である。図２には、Ｘ電極またはＹ電極に沿った断面構造が示され、図３には、アドレス電極に沿った断面構造が示される。背面ガラス基板１０上にはアドレス電極１２が設けられ、その上に誘電体層２２、リブ（隔壁）２０が設けられる。誘電体層２２上であってリブ２０の間には蛍光体２４が設けられる。前面ガラス基板１４は、背面ガラス基板１０と放電空間を隔てて設けられる。前面ガラス基板１４上には、Ｘ電極１６とＹ電極１８が設けられ、その上に誘電体層２２が設けられる。また、前面ガラス基板の誘電体層２２の上にはＭｇＯからなる保護層が設けられる。図２に示される通り、アドレス電極１２とＹ電極１８との間には対向電極間容量Ｃｇが寄生的に形成され、また、Ｘ電極１６とＹ電極１８との間にも、アドレス電極間と同様の隣接電極間容量Ｃａが寄生的に形成される。
【００２２】
図４は、図１，２，３のＰＤＰの駆動回路のブロック図である。パネル１に設けられたアドレス電極はアドレスドライバ２により駆動され、Ｘ電極はＸ電極共通ドライバ４により駆動され、Ｙ電極はアドレス期間中に走査ドライバ６により駆動され、維持放電期間中にＹ電極共通ドライバ８により駆動される。各ドライバは、制御回路３０から制御信号を供給されてその駆動動作を制御される。
【００２３】
制御回路３０には、表示データ制御部３２、走査ドライバ制御部３４、及び共通ドライバ制御部３６等を有し、コンピュータやチューナ等からクロックＣＬＫ、表示データＤＡＴＡ、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ等を供給される。表示データ制御部３２は、表示データＤＡＴＡを受信して必要なＡ／Ｄ変換、階調調整、データ変換等を行って、アドレスドライバ２に表示用のデータ信号を供給する。また、走査ドライバ制御部３４は、同期信号に同期して走査ドライバ６に走査制御信号を供給する。更に、共通ドライバ制御部３６は、リセット期間時の書込パルスや消去パルスの印加、及び維持放電期間での維持パルス印加の為の制御信号を生成し、各ドライバ４，８に供給する。
【００２４】
図５は、放電現象を説明するための図である。図５の例には、走査電極Ｙ１，Ｙ２に走査パルス−Ｖｙが連続して印加された時の放電と壁電荷の形成が示される。アドレス電極ＡにアドレスパルスＶａを印加しながら、走査電極であるＹ電極に走査パルス−Ｖｙを印加する。その時、Ｘ電極には高い電位Ｖａが印加される。その結果、時刻ｔ１において、アドレス電極とＹ電極との間に電圧Ｖａ＋Ｖｙが印加される。駆動回路からのパルスの印加に応答して、電極の寄生容量が充電され、ある程度の遅延時間後の時刻ｔ２で、セルのアドレス電極とＹ電極との間が放電開始電圧を超え、放電が開始する。時刻ｔ３にて、放電によって発生した放電空間内の電荷が、それぞれアドレス電極、Ｘ電極、Ｙ電極にそれぞれ引き寄せ開始される。そして、時刻ｔ４にて各極性の壁電荷がそれぞれの電極の電位に応じて引き寄せられ、吸着される。その時点で、引き寄せられた壁電荷によりパネル内の電極間の電位差が生じなくなり、放電が終了する。そして、時刻ｔ５で走査パルス−Ｖｙの印加が終了する。
【００２５】
図５中に示される通り、Ｙ電極に印加する走査パルスを破線の如く低いパルスにすると、アドレス電極とＹ電極間に印加される電圧が低くなり、放電と壁電荷の生成は、破線の如く遅くなる。このことは、裏を返せば、走査パルス−Ｖｙとアドレス電極のアドレスパルスＶａを適切に選択すれば、走査パルスが印加される時刻ｔ１からｔ５の期間のうちの、前半で放電を終了し、後半でその放電によって発生した電荷を電極に引き寄せて終了することができることを意味する。本発明はかかる知見に基づいてなされている。
【００２６】
図６は、本発明の放電現象を説明するための図である。図５に示した通り、走査パルスの印加期間中の前半は放電が発生し、後半は放電により発生したプラスとマイナスの電荷が、それぞれの電極に引き寄せられることから、実施の形態例では、Ｙ電極Ｙ１，Ｙ２に示される様に、走査パルスを、放電に必要な電圧−Ｖｙ１を有する第１の期間Ｔ１と、発生した電荷の引き寄せに必要な少し低い電圧−Ｖｙ２を有する第２の期間とで構成する。そして、第１の期間Ｔ１については、前後する走査パルス間で重ならないようにし、走査パルスの第２の期間Ｔ２と、それに続く走査パルスの第１の期間Ｔ１とを重ねるようにする。
【００２７】
そのように走査パルスをＹ電極Ｙ１，Ｙ２に印加すると、Ｙ電極Ｙ１に対する走査パルスの印加に対して、期間Ｔ１において放電が発生し、期間Ｔ２において発生したプラスの電荷がＹ電極Ｙ１上の誘電体層またはＭｇＯ層の表面に引き寄せられ、壁電荷として残される。そして、期間Ｔ２において、Ｙ電極Ｙ１に電圧−Ｖｙ２が印加されて電荷の引き寄せが行われている間に、Ｙ電極Ｙ２に電圧−Ｖｙ１の電圧が印加されてアドレス電極とＹ電極Ｙ２との間で、放電が発生する。更に、図示しないが、後続する走査パルスにより次の放電が発生している間に、期間Ｔ２において、電圧−Ｖｙ２によりＹ電極Ｙ２にプラスの電荷が引き寄せられる。
【００２８】
上記の如く、走査パルスの放電を発生する第１の期間と発生した電荷を引き寄せる第２の期間のうち、先行する走査パルスの第２の期間と後続する走査パルスとを時間的に重ねることにより、各走査電極での放電現象を重ねることなく、１本の走査電極に対するアドレスパルスＶａの印加期間を短くすることができる。但し、それぞれの第１の期間については、互いに重ならないようにして、誤放電を防止する。
【００２９】
図６のＹ電極Ｙ３，Ｙ４には、別の走査パルスの例が示される。この走査パルスは、前半の期間Ｔ１においては、上記と同様に、放電に必要な電圧−Ｖｙ１を有するパルスであり、後半の期間Ｔ２において、Ｙ電極Ｙ３，Ｙ４はハイインピーダンス或いは開放状態にされる。この後半期Ｔ２においては、Ｙ電極がハイインピーダンス状態にあるので放電電流が流れることはなく、前半の放電で発生したプラスの電荷がＹ電極に引き寄せられ、その電位は徐々にグランド電位ＧＮＤに近づく。
【００３０】
そして、Ｙ電極Ｙ１，Ｙ２の場合と同様に、Ｙ電極Ｙ３への走査パルスの期間Ｔ２と後続するＹ電極Ｙ４への走査パルスの期間Ｔ１とを重ねることで、１本の走査電極に対するアドレスパルスＶａの印加期間を短くすることができる。
【００３１】
図６に示した方法では、先に発生した放電による電荷が放電空間に存在する間に、次の走査電極とアドレス電極との間に放電を発生させることが必要である。従って、前後する走査パルスが印加される走査電極の位置が、できるだけ離間していることが望まれる。そのためには、例えば、奇数番目のＹ電極について順次走査パルスを印加した後に、偶数番目のＹ電極について順次走査パルスを印加する２相走査方式、或いはランダムな順番でＹ電極に走査パルスを印加するランダム走査方式が、好ましい。連続する放電セルの位置が距離的に十分離間しておれば、互いに干渉しあうことはなくなり、走査パルスを一部時間的に重ねても、誤動作を起こすことはない。
【００３２】
図７は、第１の実施の形態例の駆動波形を示す図である。この実施の形態例では、Ｙ電極に印加する走査パルスは、放電が発生する程度に大きい電圧−Ｖｙ１を有する期間と、その後放電により発生した電荷を引き寄せるためのより低い電圧−Ｖｙ２を有する期間とを有し、電圧−Ｖｙ２の期間と次の走査パルスとを、時間的にオーバーラップさせる。但し、電圧−Ｖｙ１の期間は、互いに重なり合わないようにする。また、走査パルスは、Ｙ電極に対して順番に印加される単相駆動方式で印加される。
【００３３】
この実施の形態例のリセット期間ＲＳＴとサステイン期間ＳＵＳは、図１２の従来例と同じ駆動波形を有する。そして、アドレス期間ＡＤＤにおいて、走査パルスの一部の期間を前後する走査パルス同士で時間的にオーバーラップさせることで、１つの走査に対するアドレスパルスＶａの期間を短くする。
【００３４】
図７の例では、放電を行うための電圧−Ｖｙ１の印加期間が３／２μｓ＝１．５μｓになっているので、４８０ラインの場合は、８サブフレームで、アドレス期間の合計が、１．５μｓ×４８０×８＝５．７６ｍｓと、従来例に比較して短くなる。即ち、サステイン期間ＳＵＳが、１フレームで４００回維持放電を必要とすると、その時間は６μｓ×４００＝２．４ｍｓ、リセット期間ＲＳＴが、０．３ｍｓ×８＝２．４ｍｓを必要とすると、１フレームのトータルの時間は、１０．５６ｍｓに短縮される。６０Ｈｚの場合、１フレームの時間は約１６．５ｍｓであるので、図７の駆動方法によれば、更にサブフレームの数を増やすことができる。サブフレームの数を増やすことにより、輝度の階調数を増やすことができ、画質を上げることができる。即ち、従来例と本発明とを比較するサブフレーム数を示す図８に示される通り、１フレームを、従来の８サブフレームから例えば１０のサブフレームにすることができる。
【００３５】
図９は、本実施の形態例の駆動回路を示す図である。図９には、Ｙ走査ドライバ６、Ｙ共通ドライバ８、そしてＸ共通ドライバ４が示される。図７に示した駆動波形を実現するために、Ｙドライバ側には、走査用のＣＭＯＳトランジスタＱ１，Ｑ２と、ダイオードＤ１，Ｄ２と、維持放電用の電圧Ｖｓを印加するためのトランジスタＱ３と、走査パルス用の電圧−Ｖｙ１，−Ｖｙ２を印加するためのトランジスタＱ４，Ｑ５と、更に、グランド電位ＧＮＤを印加するためのトランジスタＱ６とを有する。走査用トランジスタＱ１，Ｑ２、及び走査パルス用の電圧−Ｖｙ１，−Ｖｙ２を印加するためのトランジスタＱ４，Ｑ５は、各Ｙ電極毎に設けられ、それ以外のトランジスタはＹ電極に共通に設けられる。
【００３６】
また、Ｘドライバ４には、アドレス期間の電圧Ｖａｘを印加するトランジスタＱ７、サステイン期間の維持放電用の電圧Ｖｓを印加するトランジスタＱ８、及びグランド電位に接続するトランジスタＱ９、全面書込電圧Ｖｓ＋Ｖｗを印加するトランジスタＱ１０とを有する。これらのトランジスタは、制御回路３０からの制御信号によって、その導通、非導通が制御される。
【００３７】
リセット期間ＲＳＴにおいて、トランジスタＱ１０を導通させて、全てのＸ電極に全面書込電圧Ｖｓ＋Ｖｗを印加し、トランジスタＱ６を導通させて、ダイオードＤ２を介して全てのＹ電極をグランド電位にする。
【００３８】
アドレス期間ＡＤＤにおいて、トランジスタＱ７を導通させて、Ｘ電極に電圧Ｖａを印加する。一方、Ｙ電極側は、トランジスタＱ６を導通させてトランジスタＱ１にグランド電位を供給し、走査用のドライバトランジスタＱ１を導通させて、Ｙ電極をグランド電位にする。そして、走査対象のＹ電極に対しては、トランジスタＱ１の代わりにトランジスタＱ２を導通させ、トランジスタＱ５を導通しながら、Ｙ電極に最初の走査パルスの電圧−Ｖｙ１を印加する。そして、トランジスタＱ２の導通中に、トランジスタＱ５を非導通にしてからトランジスタＱ４を導通させ、Ｙ電極に後半の走査パルスの電圧−Ｖｙ２を供給する。この時、ダイオードＤ１、Ｄ２は逆バイアスになる。
【００３９】
次に、サステイン期間においては、Ｙ共通ドライバ回路８内のトランジスタＱ３の導通と、Ｘ共通ドライバ回路４内のトランジスタＱ９の導通を同時に行う。それにより、全てのＹ電極にはダイオードＤ１を介して、維持放電パルスＶｓが印加される。その後、Ｘ共通ドライバ回路４内のトランジスタＱ８とＹ共通ドライバ回路８内のトランジスタＱ６とを同時に導通する。それにより、全てのＸ電極には維持放電パルスＶｓが印加される。上記の動作を交互に行うことにより、Ｙ電極とＸ電極に交互に維持放電パルスＶｓが印加される。
【００４０】
図１０は、第２の実施の形態例の駆動波形を示す図である。この例の場合も、Ｙ電極に印加する走査パルスは、放電用の電圧−Ｖｙ１と電荷引き寄せ用の電圧−Ｖｙ２とを有し、第１の実施の形態例と同様に一部が時間的にオーバーラップする。但し、この例は、アドレス期間ＡＤＤにおいて、奇数番目のＹ電極に走査パルスを順次印加し、その後、偶数番目のＹ電極に走査パルスを順次印加する。従って、アドレス期間ＡＤＤにおいて、前半は奇数番目のＸ電極に電圧Ｖａが印加され、後半に偶数番目のＸ電極に電圧Ｖａが印加される。上記の奇数、偶数の順番は逆でも良い。
【００４１】
走査パルスの一部を時間的に重ねてアドレス期間の短縮を図っているので、後続するアドレス放電時に、その前の走査電極（Ｙ電極）とアドレス電極との間のセル領域では、放電空間内の電荷の引き寄せが行われている。従って、この未だ引き寄せられていない電荷が、誤って次に走査されたＹ電極に引き寄せられることを防止する必要がある。第２の実施の形態例の如く、２相駆動方式を取ると、前後する走査電極（Ｙ電極）は、空間的に十分離れた位置にあり、お互いの干渉はなくなり、上記のような問題を防止することができる。
【００４２】
第２の実施の形態例の場合は、奇数Ｘ電極と偶数Ｙ電極とがそれぞれ共通に接続され、それぞれの共通ドライバによって駆動される。また、Ｙ電極の走査は、制御回路３０からの制御信号により、とびとびに供給される。尚、３ｎ＋１番目のＹ電極、３ｎ＋２番目のＹ電極、３ｎ＋３番目のＹ電極をそれぞれ順次走査する３相駆動式であっても、同様の効果を期待できる。更に、ランダムにＹ電極を駆動するランダム駆動方式であっても良い。
【００４３】
図１１は、第３の実施の形態例の駆動波形を示す図である。この例は、図６のＹ電極Ｙ３，Ｙ４に与えた走査パルスを、単相駆動方式で与えた例である。この例では、図６で説明した通り、走査パルスの前半は放電に必要な電圧−Ｖｙ１をＹ電極に供給し、後半はＹ電極をハイインピーダンス状態或いは開放状態にする。連続する走査パルスの後半と前半とが時間的に重なりあう。そのためには、図９で示した駆動回路において、トランジスタＱ２を導通させる走査期間の前半はトランジスタＱ４を導通し、後半はトランジスタＱ４を非導通にして、Ｙ電極をハイインピーダンス状態にする。Ｙ電極はどこにも接続されないオープンの状態になり、ガス空間内のプラスの電荷を引き寄せながら、徐々にその電位がグランドレベルに近づく。そして、走査期間終了時に、トランジスタＱ２を非導通、トランジスタＱ１を導通させて、Ｙ電極をグランド電位に引き上げる。
【００４４】
第３の実施の形態例の走査パルスを、第２の実施の形態例の如く２相駆動方式でＹ電極に印加することもできる。かかる場合は、連続する走査パルスが、距離的に離間したＹ電極に印加されるので、お互いの干渉を少なくすることができる。もちろん、３相駆動方式、ランダム駆動方式でも良い。
【００４５】
【発明の効果】
以上、本発明によれば、アドレス期間において、走査パルスの一部を時間的に重ねて走査電極に印加するので、全体のアドレス期間を短縮することができる。そのため、１つのサブフレームに要する時間を短くし、１つのフレーム期間内のサブフレーム数を増やすことができ、輝度の階調数を増やすことができる。
【図面の簡単な説明】
【図１】実施の形態例における３電極・面放電・ＡＣ型のＰＤＰパネルの平面図である。
【図２】図１のＰＤＰの断面図である。
【図３】図１のＰＤＰの断面図である。
【図４】図１，２，３のＰＤＰの駆動回路のブロック図である。
【図５】放電現象を説明するための図である。
【図６】本発明の放電現象を説明するための図である。
【図７】第１の実施の形態例の駆動波形を示す図である。
【図８】従来例と本発明とを比較するサブフレーム数を示す図である。
【図９】本実施の形態例の駆動回路を示す図である。
【図１０】第２の実施の形態例の駆動波形を示す図である。
【図１１】第３の実施の形態例の駆動波形を示す図である。
【図１２】従来のＰＤＰの駆動波形を示す図である。
【符号の説明】
１２          アドレス電極
１６          Ｘ電極
１８          Ｙ電極、走査電極
４、６、８    電極ドライバ
３０          制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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