(57)【特許請求の範囲】
【請求項１】
Ｎ個の位相ループ遅延セル（１３０、１３１、１３２、１３３、１３４）のチェーンにおける、遅延量を制御すべき遅延セルの順序を決定する方法であって、該方法が
Ｎ個の遅延セルのチェーンに与えられる、１個のセルの基本遅延（Ｔｅ）のｊ倍に等しい全体遅延に各値が対応する１からＮの値ｊのための、第一の動作ループ（１１６、．．．、１２８）を含み、この第一のループの動作が、
前記チェーンのセルの列に各値が対応する１からＮの値ｉのための第二の動作ループ（１１８、．．．、１２７）を含み、
該第二のループの動作により、各セルにチェーンの全体遅延を一様に配分する理想的な遅延に対して列ｉのセルの出力遅延エラー（ａ（ｊ、ｉ））を計算し、該エラーの計算が、
列ｉのセルに追加する基本遅延（Ｔｅ）の制御前に前記エラーの第一の値を計算し、
前記列ｉのセルに追加する基本遅延の制御後、第一の値が所定の閾値より大きい場合、前記エラーの第二の値を計算するように行われることを特徴とする方法。
【請求項２】
ゼロからＮ−１の値を持つ所定の各閾値に対して第一の動作ループを作動する第三の動作ループを含むことを特徴とする請求項１に記載の遅延セルの順序決定方法。
【請求項３】
第二の動作ループは、列ｉより大きいセルの列ｋのための第一のエラー値が、ある値より下がらないことをチェックする第四の動作ループを含むことを特徴とする請求項２に記載の遅延セルの順序決定方法。
【請求項４】
所定の閾値に対してエラーの最小値（ｍｉｎｉ）および最大値（ｍａｘｉ）を計算するステップ（１２３から１２６）を含むことを特徴とする請求項１から３のいずれか一項に記載の遅延セルの順序決定方法。
【請求項５】
前記閾値、最小エラー値、最大エラー値、および第一のループの出力における決定順序を編集するステップ（１２９）を含むことを特徴とする請求項４に記載の遅延セルの順序決定方法。
【請求項６】
前記編集するステップ（１２９）がまた、エラー値ａ（ｊ、ｉ）を編集することを特徴とする請求項５に記載の遅延セルの順序決定方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、立ち上がり逓倍回路に関する。このような回路は、たとえば、同一の基準クロック信号から、位相のずれた複数のクロック信号を得る場合に有効である。また、基準クロック信号より周波数が大きいクロック信号を得る場合にも有効である。
【０００２】
【従来の技術】
ＦＲ２６５８０１５（ＵＳ５２６０６０８、ＵＳ５５４８２３５、ＵＳ５８３８１７８）は、周波数逓倍器を構成できる位相ロック回路を記載している。電圧制御されるＶＣＯタイプの既知の回路と比べると、この回路は、応答時間が短く、耐雑音性に優れるという長所を有する。その遅延回路は、遅延回路の入力信号と出力信号との間の位相コンパレータの出力信号により制御される。その遅延回路は、各セルの基本遅延増分Ｔｅを制御信号が制御するようにカスケード接続されたＮ個のセルから構成される。制御信号は、Ｎ個のセルに同時に入るので、遅延回路の最小遅延増分は、各セルの基本遅延増分ＴｅのＮ倍になる。こうした従来技術の遅延回路により、基本遅延増分ＴｅのＮ倍の精度で入出力間の位相エラーを良く修正することができる。
【０００３】
本発明の目的は、基本遅延増分ＴｅのＮ倍の精度よりも高い精度で遅延回路の入出力間の位相エラーを修正することにある。これは、基本遅延増分Ｔｅの最小値が回路の構成技術によって必然的に制御されるにもかかわらず、高い周波数に到達できるという長所をもつ。本発明の解決方法によれば、位相コンパレータの出力信号は、Ｎ個のセルを同時に制御するのではなく、各セルを別々に制御する。
【０００４】
従来の解決方法は、全てのセルの同時制御が信号の動作周期（ｄｕｔｙ  ｃｙｃｌｅ）を維持するので、明白なものではない。実際、従来技術の遅延回路では、一度に１個のセルの遅延を増分する場合でも問題が提起される。基本遅延増分Ｔｅの位相エラーが発生すると、その修正前に、各セルの出力信号が理想的な位相に対してＴｅ／Ｎのｎ倍の位相エラー状態になる。このとき、ｎは、遅延回路の入力にある第一のセルのための１から、遅延回路の出力にある最終セルのためのＮまで変わる。
【０００５】
カスケード接続順の各セルの連続増分制御は、申し分のないものというわけではない。第一のセルで基本遅延増分Ｔｅを修正すると、理想的な位相に対して（Ｎ−１）Ｔｅ／Ｎの位相エラーが発生し、その後、各セルで（Ｎ−ｎ）Ｔｅ／Ｎの位相エラーが発生して、最終セルまで続く。最終セルでは、（Ｎ−Ｎ）Ｔｅ／Ｎのエラーがゼロになる。この結果、セルの全部または一部の出力信号を組み合わせる周波数逓倍器では、動作周期（Ｎ−１）Ｔｅ／Ｎが変わることがある。位相エラーにより、ｎ番目のセルからクロック信号がずれてくる。この現象は、さらに増幅されて、基本遅延増分Ｔｅより大きい遅延回路全体の位相エラーとなる。
【０００６】
カスケード接続の逆の順序で各セルを連続増分制御しても、やはり満足のいくものではない。遅延回路の中央セルから始めても、問題を先行セル群と後続セル群とに振り向けるだけであり、さらに後で修正するときに考慮するセル群の選択の問題が加わる。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、カスケード接続セルからなり、入力に位相ループバックした遅延回路を用いて立ち上がり逓倍回路を構成し、上記の従来技術の不都合を回避することにある。
【０００８】
本発明の目的は、位相ループバックされるＮ個の遅延セルのチェーンで遅延セルの順序を決定する方法にある。
【０００９】
【課題を解決するための手段】
この方法は、Ｎ個の遅延セルのチェーンに与えられる、１個のセルの基本遅延のｊ倍に等しい全体遅延に各値が対応する１からＮの値ｊのための第一の作動ループを含む。この第一のループの作動が、前記チェーンのセルの一列に各値が対応する１からＮの値ｉのための第二の作動ループを含み、第二のループの作動により、各セルにチェーンの全体遅延を一様に配分する理想的な遅延に対して列ｉのセルの出力遅延エラーを計算する。このエラーの計算は、列ｉのセルに追加する基本遅延の制御前に前記エラーの第一の値を計算し、前記列ｉのセルに追加する基本遅延の制御後、第一の値が所定の閾値より大きい場合、前記エラーの第二の値を計算するように行われる。
【００１０】
本発明の方法によって決定される順序により、立ち上がり逓倍回路を構成することができる。追加基本遅延は、所定の順序で新しいセルに徐々に与えられるので、全てのセルの間で公平に配分された理想的な遅延に対して、各セルの出力におけるエラーが最小化される。３から２０、またそれ以上の値Ｎに対してこの方法を実施すると、最大エラーは、基本遅延相当であることが分かった。
【００１１】
【発明の実施の形態】
本発明の特徴および長所は、例示のために与えられ、添付図面に関してなされた以下の説明から、明らかになるであろう。
【００１２】
図１を参照すると、Ｎ個の遅延セル１３０、１３１、１３２、１３３、１３４がカスケード接続されており、セル１３０が発振信号ＣＬを入力で受信して、発振信号ＣＬ０を出力で発生し、セル１３１が発振信号ＣＬ０を入力で受信して、発振信号ＣＬ１を出力で発生し、セル１３２が発振信号ＣＬ１を入力で受信して、発振信号ＣＬ２を出力で発生し、セル１３３が発振信号ＣＬ２を入力で受信して、発振信号ＣＬ３を出力で発生し、セル１３４が発振信号ＣＬ３を入力で受信して、発振信号ＣＬ４を出力で発生する。各信号は、各セルに固有の遅延を伴って、入力で受信した信号と同じ周波数でセルの出力で発生する。セル１３０、．．．、１３４の遅延がこのように累積されると、信号ＣＬに関して信号ＣＬ４の位相ずれが起きる。
【００１３】
信号ＣＬ４と信号ＣＬの位相とを既知の位相コンパレータ１１で比較し、位相の進みまたは遅れの二者択一の結果を出す。信号ＣＬ４の位相が信号ＣＬの位相より小さい場合、位相コンパレータ１１は、信号ＩＮＣを発生する。信号ＣＬ４の位相が信号ＣＬの位相より大きい場合、位相コンパレータ１１は、信号ＤＥＣを発生する。
【００１４】
信号ＩＮＣは、周期的でない二進カウンタ−デカウンタ１２を増分する。以下の説明では、このカウンタ−デカウンタを単にカウンタ１２とする。信号ＤＥＣは、二進カウンタ１２をデクリメントする。カウンタ１２の値は、２個の信号ＲＥＧとＣＴＬとに分解される。重み付けの小さいビットは、適切な符号化により、第一の信号ＲＥＧを構成する。重み付けの大きいビットは、適切な符号化により、第二の信号ＣＴＬを構成する。重み付けの小さいビット数は、セル１３０、．．．、１３４の数を符号化するように選択される。図１の例では、セル数は５個、重み付けの小さいビット数は３個であって、５個の二進値、たとえば自然順序で０００、００１、０１０、０１１、１００に符号化する。これらの二進値は、カウンタの内部状態である。他の二進値は、重み付けの大きいビットを構成する。
【００１５】
カウンタ１２は、数Ｎが重み付けの小さいビットに到達するたびに、これらのビットをゼロにし、重み付けの大きいビットが示す値を増分する送りを発生するように構成されている。セル数Ｎが２の累乗である場合、カウンタ１２は従来のカウンタである。セル数Ｎが、たとえば図１の場合のように２の累乗ではない場合、カウンタ１２は、当業者にとって自明の方法で変更される。セル数が５である場合、カウンタ１２の組み合わせ回路は、コード選択により、値１００の増分によって、最も小さい重み付けのビットを１にするのではなく最も大きい重み付けのビットをゼロにし、大きい重み付けのビットの方に送りを伝える。反対に、カウンタがデクリメントすると、状態０００の次は状態１００になる。
【００１６】
信号ＣＴＬは、各セル１３０から１３４を直接制御する。これについては、図２に関して後で詳しく説明する。信号ＣＴＬの各ビットは、異なる導線で伝えられる。図１の例では、重み付けの大きい３個のビットにより８個の値を符号化できる。図を簡略化するために、３本の斜線で消した１本の線により導線全体を示した。３本の斜線は、この線が、３本の並列導線を含むことを示している。
【００１７】
信号ＲＥＧは、各セル１３０から１３４を間接的に制御する。これについては、図２に関して後で詳しく説明する。信号ＲＥＧのビットは、組み合わせ回路１４によりデコードされる。組み合わせ回路１４は、存在する遅延セルと同数の１ビットの信号、すなわち、セル１３０に送る二進信号３０、セル１３１に送る二進信号３１、セル１３２に送る二進信号３２、セル１３３に送る二進信号３３、セル１３４に送る二進信号３４を発生する。
【００１８】
Ｎ＝５の場合、重み付けの小さい３個のビットの内部状態に応じて、下の真理表に従って符号化される５個の信号ＲＥＧ１、ＲＥＧ２、ＲＥＧ３、ＲＥＧ４、ＲＥＧ５を生成する。
【表１】
0003676730.tif 000002
【００１９】
実際には、Ｎ−１個の信号だけが重要であり、増分のたびに信号ＲＥＧをリセットすることによって、送りの伝播により信号ＣＴＬが増分され、信号ＣＴＬを増分せずに信号ＲＥＧ１からＲＥＧ５の全てを１にする同じ作用が働く。これについては後述する。従って、信号ＲＥＧ５は、必ずしも生成されるとは限らない。
【００２０】
後で説明するが、本発明による方法により、組み合わせ回路１４のトラックをエッチングすることができ、信号３０、３１、３２、３３、３４の一つに各信号ＲＥＧ１、ＲＥＧ２、ＲＥＧ３、ＲＥＧ４、場合によってはＲＥＧ５を割り当てる。
【００２１】
図１に示した回路の始動時、カウンタ１２の値はゼロである。図２に関して後述するように、信号ＣＴＬおよび信号ＲＥＧは、そのとき、カスケード接続されたＮ個のセル１３０から１３４のそれぞれに対して遅延の最小値を制御する。各セルの最小の遅延は、基準信号ＣＬに対して最終信号ＣＬ４の位相を遅延させるように選択され、期間２πよりずっと短い。その結果、位相コンパレータ１１の入力で負のずれが生じるので、位相コンパレータ１１の入力でゼロ以上の位相ずれを生じる遅延がセル１３０から１３４でカウンタ値により制御されるまで、カウンタ１２を増分する。位相コンパレータ１１の入力の正のずれはカウンタ１２で減算する。
【００２２】
最終信号ＣＬ４が基準信号ＣＬと同位相にあるとき、各信号ＣＬ１からＣＬ４は、先行する各信号ＣＬ０からＣＬ３とほぼ同じ期間の部分だけ、規則正しく位相をずらす。端子１１０で信号ＣＬ０を回復し、端子２１０で信号ＣＬ１を、端子３１０で信号ＣＬ２を、端子４１０で信号ＣＬ３を、端子５１０で信号ＣＬ４を回復することによって、信号ＣＬの立ち上がり周波数を正確に倍にした立ち上がり周波数逓倍器が得られる。
【００２３】
次に、セル１３０について、図２に関して詳しく説明する。
【００２４】
セル１３０は、一定数Ｍ個の遅延素子１１３、２１３、３１３、４１３、５１３、６１３、７１３、８１３を含む。遅延素子１１３は、入力で信号ＣＬを受信する。遅延素子２１３は、入力で、遅延素子１１３の出力を受信する。遅延素子３１３は、入力で、遅延素子２１３の出力を受信する。遅延素子４１３は、入力で、遅延素子３１３の出力を受信する。遅延素子５１３は、入力で、遅延素子４１３の出力を受信する。遅延素子６１３は、入力で、遅延素子５１３の出力を受信する。遅延素子７１３は、入力で、遅延素子６１３の出力を受信する。遅延素子８１３は、入力で、遅延素子７１３の出力を受信する。信号ＣＬ０は、セル１３０のノード３で得られる。スイッチ１５が、遅延素子１１３の出力とノード３との間に接続されている。スイッチ２５が、遅延素子２１３の出力とノード３との間に接続されている。スイッチ３５が、遅延素子３１３の出力とノード３との間に接続されている。スイッチ４５が、遅延素子４１３の出力とノード３との間に接続されている。スイッチ５５が、遅延素子５１３の出力とノード３との間に接続されている。スイッチ６５が、遅延素子６１３の出力とノード３との間に接続されている。スイッチ７５が、遅延素子７１３の出力とノード３との間に接続されている。スイッチ８５が、遅延素子８１３の出力とノード３との間に接続されている。
【００２５】
切り換えスイッチ２は、スイッチ１５、２５、３５、４５、５５、６５、７５、８５の中から一個のみを導通にする。かくして、スイッチ１５、２５、３５、４５、５５、６５、７５、８５のうちの導通スイッチによって、ノード３で得られる信号ＣＬ０は、それぞれ、遅延素子１１３の出力信号、遅延素子２１３の出力信号、遅延素子３１３の出力信号、遅延素子４１３の出力信号、遅延素子５１３の出力信号、遅延素子６１３の出力信号、遅延素子７１３の出力信号、遅延素子８１３の出力信号のいずれかに等しい。
【００２６】
切り換えスイッチ２は、図３に関して詳しく説明するように、信号３０によって制御される。切り換えスイッチ２の出力で、導線１９は、スイッチ１５を制御するように構成され、導線２９は、スイッチ２５を制御するように構成され、導線３９は、スイッチ３５を制御するように構成され、導線４９は、スイッチ４５を制御するように構成され、導線５９は、スイッチ５５を制御するように構成され、導線６９は、スイッチ６５を制御するように構成され、導線７９は、スイッチ７５を制御するように構成され、導線８９は、スイッチ８５を制御するように構成される。導線１９は、２個のスイッチ１６、１７の後段に接続される。導線２９は、２個のスイッチ２６、２７の後段に接続される。導線３９は、２個のスイッチ３６、３７の後段に接続される。導線４９は、２個のスイッチ４６、４７の後段に接続される。導線５９は、２個のスイッチ５６、５７の後段に接続される。導線６９は、２個のスイッチ６６、６７の後段に接続される。導線７９は、２個のスイッチ７６、７７の後段に接続される。導線８９は、２個のスイッチ８６、８７の後段に接続される。信号３０は、スイッチ１７、２７、３７、４７、５７、６７、７７、８７の導通状態を直接制御する。インバータ４により得られる信号３０の逆転状態により、スイッチ１６、２６、３６、４６、５６、６６、７６、８６の導通状態が制御される。一方がアースに接続される導線８は、他方でスイッチ１７の前段に接続される。導線１８は、スイッチ１６とスイッチ２７との前段に接続される。導線２８は、スイッチ３７とスイッチ２６との前段に接続される。導線３８は、スイッチ３６とスイッチ４７との前段に接続される。導線４８は、スイッチ５７とスイッチ４６との前段に接続される。導線５８は、スイッチ５６とスイッチ６７との前段に接続される。導線６８は、スイッチ７７とスイッチ６６との前段に接続される。導線７８は、スイッチ７６とスイッチ８７との前段に接続される。導線８８は、スイッチ８６の前段に接続される。かくして、信号３０がゼロであるとき、各導線１９、２９、３９、４９、５９、６９、７９、８９の電気的状態は、それぞれ各導線１８、２８、３８、４８、５８、６８、７８、８８の電気的状態と同じになる。信号３０が１であるとき、各導線１９、２９、３９、４９、５９、６９、７９、８９の電気的状態は、それぞれ各導線８、１８、２８、３８、４８、５８、６８、７８の電気的状態と同じになる。
【００２７】
図２を参照すると、デコーダ１が、入力で信号ＣＴＬを受信する。各導線１８、２８、３８、４８、５８、６８、７８、８８は、デコーダ１の出力に接続される。周知のように、デコーダ１は、信号ＣＴＬの各値に導線１８、２８、３８、４８、５８、６８、７８、８８のうちのただ一つの高い値を対応させるように構成されている。そのため、信号ＣＴＬのゼロ値は、導線１８の高い値と、別の導線の低い値とに対応する。制御信号ＣＴＬの最大値は、導線８８の高い状態と、他の全ての導線の低い状態とに対応する。信号３０がゼロであるとき、スイッチ１５、２５、３５、４５、５５、６５、７５、８５のうちの導通スイッチは、信号ＣＴＬの値に対応する列のスイッチである。信号３０が１であるとき、スイッチ１５、２５、３５、４５、５５、６５、７５．８５のうちの導通スイッチは、信号ＣＴＬの値のすぐ上にある列のスイッチである。このように、信号ＣＴＬの各値に対して、ノード３で得られる信号ＣＬ０は、信号３０がゼロである時は信号ＣＴＬの値と同じ列の、信号３０が１である時はすぐ上の列の、遅延素子１１３、２１３、３１３、４１３、５１３、６１３、７１３、８１３の出力信号に等しい。
【００２８】
各遅延セル１３１、１３２、１３３、１３４は、遅延セル１３０と同じである。図２に関する前述の説明は、信号３０を信号３１に、信号ＣＬ０を信号ＣＬ１に、信号ＣＬを信号ＣＬ０に代えることによってセル１３１に適用され、信号３０を信号３２に、信号ＣＬ０を信号ＣＬ２に、信号ＣＬを信号ＣＬ１に代えることによってセル１３２に適用され、信号３０を信号３３に、信号ＣＬ０を信号ＣＬ３に、信号ＣＬを信号ＣＬ２に代えることによってセル１３３に適用され、信号３０を信号３４に、信号ＣＬ０を信号ＣＬ４に、信号ＣＬを信号ＣＬ３に代えることによってセル１３４に適用される。
【００２９】
全ての信号３０、３１、３２、３３、３４がゼロである場合、遅延は、全てのセル１３０、１３１、１３２、１３３、１３４に対して同じである。この遅延は、各セル１３０、．．．１３４の同じスイッチ１５、２５、・・・８５に対して導通状態を制御する信号ＣＴＬから直接発生する。従って、各信号ＣＬ０、ＣＬ１、．．．ＣＬ４は、各セルにおける同番号の遅延素子１１３、２１３、．．．８１３の後段で得られる。その結果、第一のセル１３０の入力に対して最終セル１３４の出力の遅延全体が、各セルの出力に等分に配分される。
【００３０】
本発明により、遅延素子１１３、．．．、８１３から得られる基本遅延にそれぞれ等しい増分によって、セル１３０、．．．１３４のチェーンの全体遅延を変化させることができる。
【００３１】
遅延の増加は、図４に関して説明する方法による決定順序で信号３０、３１、．．．３４を順に１にすることによって得られる。遅延の減少は、信号３０、．．．３４を逆の順序で順にゼロにすることによって得られる。
【００３２】
図４を参照すると、この方法は、値ｊが１からＮに変わるステップ１１６から１２８による第一の動作ループを含む。値ｊは、基本遅延のｊ倍に等しい遅延セル１３０、．．．１３４のチェーンの出力の追加遅延に対応する。値ｊは、第一のループに含まれないステップ１１５で１に初期化される。第一のループの動作は、ステップ１１８から１２７による第二の作ループを含む。１からＮの値ｉに対し、第二のループを順に通過する。値ｉは、遅延セルのチェーンでセル１３０、．．．１３４の列に対応する。値ｉは、第二のループに含まれないステップ１１７で１に初期化される。図１の構成では、値ｉ＝１が、セル１３０の列を示す。列ｉの各セルに対して、第一のエラーａ（ｊ、ｉ）をステップ１１８で計算する。
【００３３】
値ａ（ｊ、ｉ）は、ｉ＝１の値に対してステップ１１７でｊに初期化される。列ｉ＝１のセルは、図１のセル１３０である。チェーンの最終セル１３４の出力で基本遅延のｊ倍に等しい遅延を得て、この遅延をチェーンのＮ個のセルに同様に配分するには、第一のセル１３０の出力における理想的な遅延が、基本遅延Ｔｅのｊ／Ｎ倍に等しい。セル１３０の追加基本遅延を制御する前では、値ａ（ｊ、１）は、理想的な遅延に対するエラーの値であり、その単位は、セル１３０、．．．、１３４の総数Ｎで割った基本遅延である。ここでは、正のエラー値が、適切な信号に対する進みに相当するものとする。
【００３４】
列ｉの次の各セルの追加基本遅延を制御する前に、理想的な遅延の（ｉ−１）倍に等しい遅延を伴う先行セルの信号を入力で受信すると、エラー値ａ（ｊ、ｉ）がセル１３０と同じ単位、すなわち、数Ｎで割った基本遅延のｊ倍になる。従って、先行セルの出力信号の遅延をａ（ｊ、ｉ−１）の値と共に受信する場合、エラー値ａ（ｊ、ｉ）は、ａ（ｊ、ｉ−１）＋ｊに等しくなる。
【００３５】
第二のループでは、ステップ１１８が列ｉ＝ｉ＋１の次の各セルに対して、前述のように第一のエラー値を計算する。
【００３６】
ステップ１１７の作動後、第二のループは、値Ｌ（ｉ）がゼロであるかどうかテストするステップ１１９から始まる。セルチェーン１３０、．．．、１３４のセルの列ｉ全体に対して、値Ｌ（ｉ）は、第一のループの初期化ステップ１１５でゼロに初期化される。列ｉの各セルに対して、ゼロ値Ｌ（ｉ）は、このセルで追加基本遅延が制御されないことを示す。
【００３７】
ステップ１１９のテスト結果が正である場合、ステップ１２０は、ステップ１１９の前に計算された第一のエラー値が、所定の閾値より大きいかどうかテストする。以下、閾値を決定する可能性について説明する。
【００３８】
ステップ１２０のテスト結果が正である場合、ステップ１２１では、変数ｒ（ｊ）に値ｉをあてはめる。変数ｒ（ｊ）は、遅延セルのチェーン１３０、．．．、１３４の出力で基本遅延のｊ倍を得られるように、追加基本遅延の割り当てを制御するセルの列を示す。かくして、変数ｒ（ｊ）の値ｉから、遅延セル１３０、．．．１３４のチェーンのセルへの基本遅延の割り当てを制御する順序が完全なものになる。列ｉのセルが、追加基本遅延の割り当てのために保留されたことを示すために、値Ｌ（ｉ）は１になる。
【００３９】
ステップ１２２では、第一のエラー値ａ（ｊ、ｉ）からＮを引くことにより第二のエラー値ａ（ｉ、ｊｉ）を計算する。実際、前述のように、各セルの理想的な遅延単位は基本遅延をＮで割ったものに等しい。従って、列ｉのセルに基本遅延を与えることが、エラーａ（ｊ、ｉ）から理想的な遅延のＮ倍を引くことになる。
【００４０】
ステップ１１９のテスト結果が負である場合、これは、列ｉのセルに基本遅延を与えることが、ｊより前の値に対して既に制御されていたことを意味する。その場合、ステップ１２２が直接作動されて、このセルに前に与えられた基本遅延を考慮する。
【００４１】
ステップ１２０のテスト結果が負である場合、エラーａ（ｊ、ｉ）は、ステップ１１８で前に計算された第一の値に留まる。ステップ１２１、１２２は、ステップ１２３を直接、作動するように短絡されている。
【００４２】
ステップ群１２３から１２６は、ここでは、最大と称される最も大きいエラー値と、同じく最小と称される最も小さいエラー値とを示すことを目的とする。ループの出力にあるステップ１２９でエラーの最小値および最大値と共に使用される閾値を編集することにより、エラー範囲［最小、最大］に対する閾値の影響を見積もることができる。最小および最大値は、ステップ１１５で初期化される。
【００４３】
ステップ１２３は、現行のエラー値ａ（ｊ、ｉ）が現行の最小値未満であるかどうかテストする。テスト結果が正である場合、最小値がステップ１２４で現行のエラー値とされる。テスト結果が負である場合、ステップ１２５は、現行のエラー値ａ（ｊ、ｉ）が現行の最大値より大きいかどうかテストする。ステップ１２５のテスト結果が正である場合、最大値は、ステップ１２６の現行のエラー値にされる。テスト結果が負である場合、ステップ１２６をとばして、ステップ１２４の後段に直接接続する。
【００４４】
ステップ１２７では、列ｉがＮ未満であるかどうか、すなわち列ｉが最終セルの列でないかどうかテストする。テスト結果が正である場合、第二のループは、ステップ１１８で閉じられて、次の値ｉ＝ｉ＋１に対してステップ１１８から１２７を実行する。ステップが負である場合、列ｉは、Ｎ個のセルのチェーンの最終セル１３４の列である。基本遅延が列ｒ（ｊ）のセルに与えられたので、エラーａ（ｊ、Ｎ）は、ゼロになる。ステップ１２７のテスト結果が負である場合、第二のループから出て第一のループのステップ１２８を実行する。
【００４５】
ステップ１２８は、値ｊがＮより小さいかどうかテストする。テスト結果が正である場合、ステップ１１６で第一のループを閉じて、次の値ｊ＝ｊ＋１に対してステップ１１６から１２８を実行する。テスト結果が負である場合、ｊ＝Ｎである。チェーンの出力の追加遅延は、基本遅延ＴｅのＮ倍であり、各セルが、基本遅延Ｔｅに等しい追加遅延を発生するように制御される。ステップ１２８のテスト結果が負である場合、第一のループから出て、ステップ１２９を実行する。
【００４６】
ステップ１２９は、各値ｊに対して、セルチェーン１３０、．．．、１３４の列ｒ（ｊ）を編集する。１からＮの値ｊに対する値ｒ（ｊ）の連続は、チェーンの出力の追加遅延が、基本遅延ＴｅのＮ倍に基本遅延Ｔｅを変えていくとき、基本遅延Ｔｅを伴う遅延セルの順序を決定する。ステップ１２８の前にステップ１２９を順に実行することによって同じ結果が得られる。後述するように、遅延セルの順序を用いて、組み合わせ回路１４を構成する。
【００４７】
ステップ１２０において所定の方法で使用される閾値は、有利には、第一のループの外の第三のループにより自動的に決定される。第三のループは、ステップ１１４でゼロに初期化された閾値をステップ１３５で制御値Ｎ−１に変化させる。ステップ１３５は、閾値がＮ−１の値に達したときにステップ１３７で終了する。実際、第一のループにおける遅延単位は、Ｔｅ／Ｎである。閾値の最大値は、第一のループの遅延単位としてのＮ−１に等しいので、エラーがＴｅ＊（Ｎ−１）／Ｎより大きくなると、すなわちエラーが基本遅延値Ｔｅに達すると、列ｉのセルで修正を実施することができる。
【００４８】
第三のループでは、ステップ１２９が、現行の閾値に対して、ｊが１からＮと変化するとき、列ｒ（ｊ）からなる順序を編集する。ステップ１２９の後に、ステップ１３５は、閾値がＮ−１未満であるかどうかテストする。正の場合には、ステップ１３６を開始して閾値を増分し、その後、ステップ１１５をスタートする。ステップ１１５は、新しい閾値で第一のループを作動する。ステップ１１４の後、第一回目のステップ１１５がスタートする。負の場合には、終了ステップ１３７に進む。
【００４９】
ステップ１２９により各経路で閾値、最小エラー値、最大エラー値、および順序ｒ（ｊ）１Ｎが編集され、組み合わせ回路１４を構成するための順序ｒ（ｊ）１Ｎを選択することができる。順序ｒ（ｊ）１Ｎは、許容できる最小エラー、最大エラー、を与える。第一のループによって生じるエラーａ（ｊ、ｉ）をステップ１２９がテーブルとして編集するとき、追加情報が得られる。追加情報は、場合によっては、第三のループによって複数の同等の選択が提示されるとき、選択を誘導する役割をする。
【００５０】
図５は、追加ステップ１３８から１４３を示す。追加ステップは、ステップ１２０と１２１との間に挿入されて、列ｉのセルにおける修正後、エラーが、あまりに低い負のレベルより下がらないようにすることができる。
【００５１】
実際、本方法により決定される順序は、第一のセルから最終セルへの連続順序ではない。従って、列ｉのセルに基本遅延を与える場合、ｉよりも大きい列ｋの一つまたは複数のセルに対して、これよりも前に基本遅延を与えてあったということもあり得る。
【００５２】
ステップ１３９から１４３は、第四のループを構成し、第二のループで考慮したセルの列ｉに続くセルの列ｋに対する第三のエラー値ｂ（ｋ）を推定する。
【００５３】
ステップ１３８は、現行の値ｉに等しい値ｋで第四のループを初期化し、ステップ１２２が実行された場合は列ｉのセルに対して生じる第二のエラー値で第三のエラー値ｂ（ｋ）を初期化する。
【００５４】
その後、ステップ１３９は、値ｋを増分し、セルの各列ｋに対して、ステップ１１８と同様に、結果として生ずるエラーｂ（ｋ）を計算する。
【００５５】
ステップ１４０は、基本遅延が列ｋのセルに既に与えられたかどうかチェックする。Ｌ（ｋ）＝０の場合、現行の値ｊより小さいｊ値に対して列ｋのセルには全く基本遅延が与えられていない。ステップ１４０のテストの結果が負である場合、ステップ１４１を開始して、列ｋのセルに以前に与えられた基本遅延Ｔｅを考慮する。ステップ１２２と同様に、ステップ１４１は、エラーｂ（ｋ）から値Ｎを引く。すなわち、Ｎ個のセルに対して均質に配分されたＮ番目の基本遅延ＴｅのＮ倍を引く。
【００５６】
テスト１４０の結果が正である場合、ステップ１３９で計算された第一の値ｂ（ｋ）にエラーを残すようにステップ１４１をとばす。
【００５７】
次に、ステップ１４２は、エラー値ｂ（ｋ）が後述するような所定値よりも小さいかどうか試験する。
【００５８】
ステップ１４２の試験結果が正である場合、本方法は、ステップ１２２の後段で、第四のループから直接出る。これはステップ１２０の試験結果が負である場合と同じ結果になる。すなわち、基本遅延は列ｉのセルに与えられない。列ｉのセルの出力エラーは、ステップ１１８で計算された第一の値に留まる。
【００５９】
低い値は、たとえば所定値１−Ｎとすることができる。その場合、第四のループは、列ｉよりも大きい列ｋのセルの出力エラーが負の値１−Ｎより小さくならないようにする。次のｉの値に対して第二のループが続く場合、別のセルに追加遅延を与える。Ｎの値が大きい場合、低い値の中でもさらに低い値を選択することが可能である。
【００６０】
ステップ１４２のテスト結果が負である場合、ｋがＮより小さい限りにおいて、ステップ１３９を作動する。ｋが値Ｎに達すると、本方法は第四のループから出て、図４に関して説明したのと同様にステップ１２１を作動させる。
【００６１】
第四のループは、必要不可欠というわけではないが、列ｉのセルに基本遅延Ｔｅを与える場合、チェーンの任意のセルの出力エラーが、所定の負の値より小さくならないようにしている。
【００６２】
前述のように、本方法により、それぞれ所定の閾値に対して、ｊが１からＮであるとき、複数の順序ｒ（ｊ）を編集することができる。各閾値に対する最小および最大エラーの編集により、エラーを最小化する順序を選択できる。
【００６３】
本方法は、図６に関して後述するようなステップ１４４、１４５の挿入により、さらに改善される。
【００６４】
ステップ１４４は、ステップ１２６とステップ１２７との間に入る。ステップ１４４は、ステップ１２６の所定の最大値が値Ｇより小さいかどうかテストする。テスト結果が正である場合、図４に関して説明した基本的方法と同様にステップ１２７を作動させる。
【００６５】
ステップ１４４のテスト結果が負である場合、ステップ１３５を作動することにより本方法が第一のループから直接出るようにする。かくして、最大エラー値がＧより大きい場合、順序ｒ（ｊ）と対応する閾値とは、ステップ１２９で編集されない。
【００６６】
値Ｇは、たとえばＮ−１とする。これにより、セルの出力エラーが、基本遅延Ｔｅ／Ｎの（Ｎ−１）倍を越えないこと、すなわち、エラーが基本遅延Ｔｅより小さくなる。
【００６７】
ステップ１４５は、ステップ１２４とステップ１２７との間に挿入される。ステップ１４５は、ステップ１２４の所定の最小値が、値Ｅより大きいかどうかテストする。結果が正である場合は、図４に関して説明した基本的方法と同様にステップ１２７を作動する。
【００６８】
ステップ１４５のテスト結果が負である場合、ステップ１３５を作動させることにより本方法が第一のループから直接出るようにする。かくして、最小エラー値がＥより小さい場合、ステップ１２９では、順序ｒ（ｊ）とそれに対応する閾値が編集されない。
【００６９】
値Ｅは、たとえば１−Ｎとされる。これにより、セルの出力エラーが基本遅延Ｔｅ／Ｎの（Ｎ−１）倍に等しい負の値より小さくならないようにすることができる。すなわち、負の値は、基本遅延Ｔｅの絶対値未満となる。
【００７０】
これは、Ｎの値が大きい場合、特に有利である。何故なら、先験的にかけ離れたエラーを与える順序を編集しないために、結果の検討が用意になるからである。
【００７１】
Ｎの一定値に対して−Ｔｅから＋Ｔｅの値にエラーを限定することが、結果を全く編集できないという観点から、あまりに制約的である場合、たとえば、＋Ｎまたは−Ｎにそれぞれ値Ｇを増加するか、値Ｅを減少するか、あるいはその両方を実施してもよい。値Ｇを１だけ増加しても、値Ｅを１だけ減少しても、絶対値としては、基本遅延ＴｅをＮで割った分しかエラーは増加しない。
【００７２】
付表１は、Ｎ＝５のときステップ１２９で編集される結果の一例を挙げたものである。閾値がゼロである場合、正の最大エラーｍａｘｉは１であり、負の最大エラーｍｉｎｉは、−４である。最も狭い範囲のエラーは、閾値＝０と閾値＝４とに対して得られる。
【００７３】
得られた結果の中で順序を選択することにより、回路１４を構成できる。選択された順序が閾値＝０に対応する順序であると仮定する。図７は、選択した順序：１、３、４、２、５で基本遅延Ｔｅを適用するように構成された回路を示す。
【００７４】
組み合わせ回路１４は、入力で信号ＲＥＧを受信する。信号ＲＥＧの最も小さい重み付けビットは、ここでは左側に示した。組み合わせ回路１４は、Ｎ＝５の場合に先に説明した真理表に従って信号ＲＥＧ１、ＲＥＧ２、ＲＥＧ３、ＲＥＧ４、ＲＥＧ５を論理ゲートにより既知の方法で生成する組み合わせコンポーネント２４を含む。
【００７５】
閾値ゼロに対して本方法から生ずる順序でセル１３０、１３１、１３２、１３３、１３４に基本遅延Ｔｅを与えるように、信号ＲＥＧ１は、信号３０に対応する回路１４の出力に送られ、信号ＲＥＧ２は、信号３２に対応する回路１４の出力に送られ、信号ＲＥＧ３は、信号３３に対応する回路１４の出力に送られ、信号ＲＥＧ４は、信号３１に対応する回路１４の出力に送られる。信号ＲＥＧ５は、信号３４に対応する回路１４の出力に送られる。信号ＲＥＧ５は、常にゼロであるが、必ずしもこの最終出力に接続されるとは限らない。
【００７６】
かくして、信号ＲＥＧがゼロであるとき、セル１３０から１３４は全て、信号ＣＴＬにより制御される最初の遅延と同じ遅延を有する。信号ＲＥＧが１であるとき、追加基本遅延はセル１３０に与えられる。信号ＲＥＧが２であるとき、追加基本遅延はセル１３０、１３２に与えられる。信号ＲＥＧが３であるとき、追加基本遅延は、セル１３０、１３２、１３３に与えられる。信号ＲＥＧが４であるとき、追加基本遅延は、セル１３０、１３２、１３３、１３１に与えられる。信号ＲＥＧの値が４以上になると、０にリセットされ、信号ＣＴＬが１だけ増分されるので、各セル１３０、１３２、１３３、１３１、１３４に与えられる基本遅延を最初の遅延に加えることができる。このサイクルは、信号ＣＬ４が信号ＣＬと同位相になるまで続けられる。
【００７７】
全てのセルに等分に配分される理想的な遅延に対して各セルの出力に委ねられるエラーは、常に基本遅延値Ｔｅより小さい。
【００７８】
【表２】
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【図面の簡単な説明】
【図１】本発明による位相ロック回路を概略的に示す図である。
【図２】本発明による遅延セルを概略的に示す図である。
【図３】本発明による遅延セルをさらに詳しく示す図である。
【図４】本発明による方法の実施例を示す図である。
【図５】本発明による方法を詳しく示す。
【図６】本発明による方法を詳しく示す。
【図７】セル数の特定値に対する組み合わせ回路を示す図である。
【符号の説明】
１  デコーダ
２  切り換えスイッチ
３  ノード
１１  位相コンパレータ
１２  カウンタ
１４  組み合わせ回路
２４  組み合わせコンポーネント
１５、２５、３５、４５、５５、６５、７５、８５  スイッチ
１６、２６、３６、４６、５６、６６、７６、８６  スイッチ
１７、２７、３７、４７、５７、６７、７７、８７  スイッチ
１８、２８、３８、４８、５８、６８、７８、８８  導線
１９、２９、３９、４９、５９、６９、７９、８９  導線
３０、３１、３２、３３、３４  二進信号
１１０、２１０、３１０、４１０、５１０  端子
１１３、２１３、３１３、４１３、５１３  遅延素子
６１３、７１３、８１３  遅延素子
１３０、１３１、１３２、１３４  遅延セル
ＣＬ０、ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４  発振信号
ＣＴＬ、ＤＥＣ、ＩＮＣ  信号
ＲＥＧ１、ＲＥＧ２、ＲＥＧ３、ＲＥＧ４、ＲＥＧ５  信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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