(57)【特許請求の範囲】
【請求項１】
外部制御された遅延量だけ入力信号をｎ段階（ｎは自然数）に遅延させて出力信号として導出する可変遅延バッファ回路であって、ＣＭＯＳ回路を構成するＭＯＳトランジスタの縦属接続段数が互いに異なるｎ個のクロックドインバータ回路と、これらｎ個のクロックドインバータ回路を外部制御信号に応じて択一的に有効状態に設定する制御回路とを含み、この有効状態に設定されたクロックドインバータ回路に前記入力信号を入力し該クロックドインバータ回路から前記出力信号を導出するようにしたことを特徴とする可変遅延バッファ回路。
【請求項２】
前記ｎ個のクロックドインバータ回路のうち縦属接続段数が最も少ないものと同一の縦属接続段数を有する第１のインバータ回路と、前記ｎ個のクロックドインバータ回路のうち縦属接続段数が最も多いものと同一の縦属接続段数を有する第２のインバータ回路とを更に含み、これら両インバータ回路から出力信号が送出されていないタイミングで前記外部制御信号に応じて前記ｎ個のクロックドインバータ回路のうち有効状態にすべきものを選択するようにしたことを特徴とする請求項１記載の可変遅延バッファ回路。
【請求項３】
前記ｎ個のクロックドインバータ回路は、縦属接続されたＭＯＳトランジスタのうちの１つのゲート端子に前記外部制御信号を印加して該トランジスタをオンオフ制御することを特徴とする請求項１又は２記載の可変遅延バッファ回路。
【請求項４】
前記ゲート端子に前記外部制御信号を印加するトランジスタは、縦属接続されたＭＯＳトランジスタのうちクロックドインバータ回路の出力端子に最も近い位置に接続されたトランジスタであることを特徴とする請求項３記載の可変遅延バッファ回路。
【請求項５】
前記ゲート端子に前記外部制御信号を印加するトランジスタは、縦属接続されたＭＯＳトランジスタのうち電源に最も近い位置に接続されたトランジスタであることを特徴とする請求項３記載の可変遅延バッファ回路。
【請求項６】
前記制御回路によって有効状態に設定されていないクロックドインバータ回路には、そのＣＭＯＳ回路を構成するＭＯＳトランジスタのうちの少なくとも１つのゲート端子に該トランジスタをオフ状態にする電圧レベルを印加することを特徴とする請求項３〜５のいずれかに記載の可変遅延バッファ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は可変遅延バッファ回路に関し、特に半導体集積回路で実現された可変遅延バッファ回路に関する。
【０００２】
【従来の技術】
従来の可変遅延バッファ回路の一例が特開平１０―２６１９４３号公報に記載されている。この従来の可変遅延バッファ回路について図４を参照して説明する。同図を参照すると、同公報に記載されている回路は、入力端子ＩＮ１をＰチャネル型ＭＯＳトランジスタＭＰ２２のゲート電極とＮチャネル型ＭＯＳトランジスタＭＮ２６のソース電極に接続し、入力端子ＩＮ２をＰチャネル型ＭＯＳトランジスタＭＰ２５のゲート電極に接続し、入力端子ＰＲをＮチャネル型ＭＯＳトランジスタＭＮ２２、ＭＮ２５のゲート電極に接続して構成されている。
【０００３】
また、入力端子ＸＰＲをＰチャネル型ＭＯＳトランジスタＭＰ２３、ＭＰ２４のゲート電極に接続し、Ｐチャネル型ＭＯＳトランジスタＭＰ２２のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ２２のドレイン電極とＮチャネル型ＭＯＳトランジスタＭＮ２３のゲート電極とＰチャネル型ＭＯＳトランジスタＭＰ２６のソース電極に接続し、Ｐチャネル型ＭＯＳトランジスタＭＰ２５のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ２５のドレイン電極とＰチャネル型ＭＯＳトランジスタＭＰ２６のドレイン電極とＮチャネル型ＭＯＳトランジスタＭＮ２４のゲート電極に接続している。
【０００４】
さらに、遅延制御端子ＳＡをインバータ回路４の入力に接続し、インバータ回路４の出力をＮチャネル型ＭＯＳトランジスタＭＮ２６のゲート電極に接続し、遅延制御端子ＳＢをＰチャネル型ＭＯＳトランジスタＭＰ２６のゲート電極に接続し、Ｐチャネル型ＭＯＳトランジスタＭＰ２３のドレイン電極を出力端子ＯＵＴ１とＮチャネル型ＭＯＳトランジスタＭＮ２３のドレイン電極に接続し、Ｐチャネル型ＭＯＳトランジスタＭＰ２４のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ２４、ＭＮ２６のドレイン電極と出力端子ＯＵＴ２に接続している。
【０００５】
なお、正電源ＶＤＤをＰチャネル型ＭＯＳトランジスタＭＰ２２、Ｎチャネル型ＭＯＳトランジスタＭＮ２２、ＭＮ２３、ＭＮ２４、ＭＮ２５のソース電極に接続し、負電極ＶＳＳをＮチャネル型ＭＯＳトランジスタＭＮ２２、ＭＮ２３、ＭＮ２４、ＭＮ２５のソース電極に接続している。
【０００６】
次に、かかる構成からなる遅延素子の動作について説明する。遅延素子が動作する前に、それぞれ入力端子ＰＲ及びＸＰＲから入力されるプリチャージ信号及びその反転信号に応じて上段及び下段の回路がプリチャージされる。入力端子ＩＮ１、ＩＮ２に入力される信号の立上りエッジがそれぞれ所定の遅延時間を経て出力端子ＯＵＴ１及びＯＵＴ２へ伝播されていく。遅延制御端子ＳＡ、ＳＢが共にハイレベルに保持されているとき、上段と下段の回路は遅延素子として動作する。遅延制御端子ＳＡがハイレベル、ＳＢがローレベルのとき入力端子ＩＮ１に入力された信号は遅延素子１段分の遅延時間で下段の出力端子ＯＵＴ２へ出力される。遅延制御端子ＳＡがローレベルのときＮチャネル型ＭＯＳトランジスタＭＮ２６はオン状態となり、入力端子ＩＮ１から入力される信号は遅延素子を通さずに出力端子ＯＵＴ２へ出力される。
【０００７】
ここで、このような遅延素子を図５に示されているようにｎ個（ｎは自然数）接続して可変遅延バッファ回路を構成する場合を考える。この場合、遅延素子１−１から１−ｎに入力された遅延制御端子７−１〜７−ｎに設定する制御信号により、遅延バッファ回路の遅延時間を制御することができる。これにより、入力端子３に入力されてから出力端子５から出力されるまでの遅延時間をｎ段階に制御することができるのである。なお、同図においては、入力端子３に入力される信号を反転して各遅延素子１−１〜１−ｎの入力端子ＸＰＲに印加するインバータ回路２が設けられている。
【０００８】
【発明が解決しようとする課題】
上述した従来の可変遅延バッファ回路においては、設定可能な遅延量の範囲を大きくすると、選択回路の接続段数が増えるため消費電力が大きくなるという欠点がある。また、制御信号の切替えタイミングによっては、可変遅延バッファ回路の出力信号にグリッチ（ｇｌｉｔｃｈ）ノイズが発生するため、この出力信号がフリップフロップ回路のクロック信号として用いられると、誤動作が生じるという欠点がある。さらに、選択回路をシリアルに接続する回路構成をとるため、自動配置レイアウトでの配線引き回しにより遅延時間の精度がとれなくなるという欠点がある。
【０００９】
本発明は上述した従来技術の欠点を解決するためになされたものであり、その目的は消費電力を低くかつ遅延時間の精度を向上させ、制御信号に応じた遅延を実現すると共に、制御信号の切り替え時にグリッチノイズを発生しない可変遅延バッファを提供することである。
【００１０】
【課題を解決するための手段】
本発明による可変遅延バッファ回路は、外部制御された遅延量だけ入力信号をｎ段階（ｎは自然数）に遅延させて出力信号として導出する可変遅延バッファ回路であって、ＣＭＯＳ回路を構成するＭＯＳトランジスタの縦属接続段数が互いに異なるｎ個のクロックドインバータ回路と、これらｎ個のクロックドインバータ回路を外部制御信号に応じて択一的に有効状態に設定する制御回路とを含み、この有効状態に設定されたクロックドインバータ回路に前記入力信号を入力し該クロックドインバータ回路から前記出力信号を導出するようにしたことを特徴とする。
【００１１】
また本発明による他の可変遅延バッファ回路は、前記ｎ個のクロックドインバータ回路のうち縦属接続段数が最も少ないものと同一の縦属接続段数を有する第１のインバータ回路と、前記ｎ個のクロックドインバータ回路のうち縦属接続段数が最も多いものと同一の縦属接続段数を有する第２のインバータ回路とを更に含み、これら両インバータ回路から出力信号が送出されていないタイミングで前記外部制御信号に応じて前記ｎ個のクロックドインバータ回路のうち有効状態にすべきものを選択するようにしたことを特徴とする。
【００１２】
要するに本回路は、複数の異なる遅延量を有するクロックドインバータ回路のうち、制御信号で指定された回路のみをアクティブにすることにより、消費電力を低減することができるのである。さらにクロックドインバータを構成するＣＭＯＳ（Complementary Metal Oxide Semiconductor ）回路のＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタの縦積みの段数（縦属接続段数）を変えることにより、自動配置レイアウトによる配線引回しをなくし、遅延時間の精度を向上することができるのである。
【００１３】
【発明の実施の形態】
次に、本発明の実施の一形態について図面を参照して説明する。なお、以下の説明において参照する各図においては、他の図と同等部分には同一符号が付されている。
【００１４】
図１は本発明による可変遅延バッファ回路の第１の実施形態の構成を示すブロック図である。同図には、遅延値を４通り（ｎ＝４）設定可能な可変遅延バッファ回路の構成が示されている。つまり、クロックドインバータ回路Ｘ１を構成するＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタの縦積みの段数をｍ＝２、クロックドインバータ回路Ｘ２を構成するＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタの縦積みの段数をｍ＝３、クロックドインバータ回路Ｘ３を構成するＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタの縦積みの段数をｍ＝４、クロックドインバータ回路Ｘ４を構成するＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタの縦積みの段数をｍ＝５とすることによって、遅延時間を５段階に変化させることができるのである。
【００１５】
同図においては、正電源ＶＤＤをＰチャネル型ＭＯＳトランジスタＭＰ１、ＭＰ３、ＭＰ６、ＭＰ１０、ＭＰ１５、ＭＰ２０のソース電極とＮチャネル型ＭＯＳトランジスタＭＮ１５、ＭＮ１６、ＭＮ１７、ＭＮ１８、ＭＮ２０のゲート電極に接続し、負電源ＶＳＳをＮチャネル型ＭＯＳトランジスタＭＮ２、ＭＮ５、ＭＮ９、ＭＮ１４、ＭＮ１９、ＭＮ２１のソース電極とＰチャネル型ＭＯＳトランジスタＭＰ１６、ＭＰ１７、ＭＰ１８、ＭＰ１９、ＭＰ２１のゲート電極に接続している。
【００１６】
また、入力端子３をインバータ回路８の入力に接続し、インバータ回路８の出力をＰチャネル型ＭＯＳトランジスタＭＰ１、ＭＰ３、ＭＰ６、ＭＰ１０、ＭＰ１５、ＭＰ２０のゲート電極とＮチャネル型ＭＯＳトランジスタＭＮ２、ＭＮ５、ＭＮ９、ＭＮ１４、ＭＮ１９、ＭＮ２１のゲート電極に接続している。
【００１７】
クロックドインバータ回路Ｘ１においては、Ｐチャネル型ＭＯＳトランジスタＭＰ１のドレイン電極をＰチャネル型ＭＯＳトランジスタのＭＰ２のソース電極に接続し、Ｎチャネル型ＭＯＳトランジスタＭＮ２のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ１のソース電極に接続している。
【００１８】
クロックドインバータ回路Ｘ２においては、Ｐチャネル型ＭＯＳトランジスタＭＰ３のドレイン電極をＰチャネル型ＭＯＳトランジスタＭＰ４のソース電極に接続し、Ｐチャネル型ＭＯＳトランジスタＭＰ４のドレイン電極をＰチャネル型ＭＯＳトランジスタＭＰ５のソース電極に接続している。また、Ｎチャネル型ＭＯＳトランジスタＭＮ５のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ４のソース電極に接続し、Ｎチャネル型ＭＯＳトランジスタＭＮ４のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ３のソース電極に接続している。
【００１９】
さらに、クロックドインバータ回路Ｘ３においては、Ｐチャネル型ＭＯＳトランジスタＭＰ６のドレイン電極をＰチャネル型ＭＯＳトランジスタＭＰ７のソース電極に接続し、Ｐチャネル型ＭＯＳトランジスタＭＰ７のドレイン電極をＰチャネル型ＭＯＳトランジスタＭＰ８のソース電極に接続し、Ｐチャネル型ＭＯＳトランジスタＭＰ８のドレイン電極をＰチャネル型ＭＯＳトランジスタＭＰ９のソース電極に接続している。また、Ｎチャネル型ＭＯＳトランジスタＭＮ９のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ８のソース電極に接続し、Ｎチャネル型ＭＯＳトランジスタＭＮ８のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ７のソース電極に接続し、Ｎチャネル型ＭＯＳトランジスタＭＮ７のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ６のソース電極に接続している。
【００２０】
そして、クロックドインバータ回路Ｘ４においては、Ｐチャネル型ＭＯＳトランジスタＭＰ１０のドレイン電極をＰチャネル型ＭＯＳトランジスタＭＰ１１のソース電極に接続し、Ｐチャネル型ＭＯＳトランジスタＭＰ１１のドレイン電極をＰチャネル型ＭＯＳトランジスタＭＰ１２のソース電極に接続し、Ｐチャネル型ＭＯＳトランジスタＭＰ１２のドレイン電極をＰチャネル型ＭＯＳトランジスタＭＰ１３のソース電極に接続し、Ｐチャネル型ＭＯＳトランジスタＭＰ１３のドレイン電極をＰチャネル型ＭＯＳトランジスタＭＰ１４のソース電極に接続している。また、Ｎチャネル型ＭＯＳトランジスタＭＮ１４のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ１３のソース電極に接続し、Ｎチャネル型ＭＯＳトランジスタＭＮ１３のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ１２のソース電極に接続し、Ｎチャネル型ＭＯＳトランジスタＭＮ１２のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ１１のソース電極に接続し、Ｎチャネル型ＭＯＳトランジスタＭＮ１１のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ１０のソース電極に接続している。
【００２１】
インバータ回路ＸＢにおいては、Ｐチャネル型ＭＯＳトランジスタＭＰ１５のドレイン電極をＰチャネル型ＭＯＳトランジスタＭＰ１６のソース電極に接続し、Ｐチャネル型ＭＯＳトランジスタＭＰ１６のドレイン電極をＰチャネル型ＭＯＳトランジスタＭＰ１７のソース電極に接続し、Ｐチャネル型ＭＯＳトランジスタＭＰ１７のドレイン電極をＰチャネル型ＭＯＳトランジスタＭＰ１８のソース電極に接続し、Ｐチャネル型ＭＯＳトランジスタＭＰ１８のドレイン電極をＰチャネル型ＭＯＳトランジスタＭＰ１９のソース電極に接続している。また、Ｎチャネル型ＭＯＳトランジスタＭＮ１９のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ１８のソース電極に接続し、Ｎチャネル型ＭＯＳトランジスタＭＮ１８ドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ１７のソース電極に接続し、Ｎチャネル型ＭＯＳトランジスタＭＮ１７ドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ１６のソース電極に接続し、Ｎチャネル型ＭＯＳトランジスタＭＮ１６ドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ１５のソース電極に接続している。
【００２２】
インバータ回路ＸＡにおいては、Ｐチャネル型ＭＯＳトランジスタＭＰ２０のドレイン電極をＰチャネル型ＭＯＳトランジスタＭＰ２１のソース電極に接続し、Ｎチャネル型ＭＯＳトランジスタＭＮ２１のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ２０のソース電極に接続し、Ｐチャネル型ＭＯＳトランジスタＭＰ２１のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ２０のドレイン電極と２入力ＮＯＲ回路９の第１の入力に接続し、Ｐチャネル型ＭＯＳトランジスタＭＰ１９のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ１５のドレイン電極と２入力ＮＯＲ回路９の第２の入力に接続している。
【００２３】
なお、制御端子７−１をＤＦＦ回路１０−１のＤ入力に接続し、制御端子７−２をＤＦＦ回路１０−２のＤ入力に接続し、制御端子７−３をＤＦＦ回路１０−３のＤ入力に接続し、制御端子７−４をＤＦＦ回路１０−４のＤ入力に接続し、２入力ＮＯＲ回路９の出力をＤＦＦ回路１０−１、１０−２、１０−３、１０−４のクロック入力に接続している。
【００２４】
そして、ＤＦＦ回路１０−１のＱ出力をインバータ回路８−１の入力とＮチャネル型ＭＯＳトランジスタＭＮ１のゲート電極に接続し、インバータ回路８−１の出力をＰチャネル型ＭＯＳトランジスタＭＰ２のゲート電極に接続し、ＤＦＦ回路１０−２のＱ出力をインバータ回路８−２の入力とＮチャネル型ＭＯＳトランジスタＭＮ３、ＭＮ４のゲート電極に接続し、インバータ回路８−２の出力をＰチャネル型ＭＯＳトランジスタＭＰ４、ＭＰ５のゲート電極に接続し、ＤＦＦ回路１０−３のＱ出力をインバータ回路８−３の入力とＮチャネル型ＭＯＳトランジスタＭＮ６、ＭＮ７、ＭＮ８のゲート電極に接続し、インバータ回路８−３の出力をＰチャネル型ＭＯＳトランジスタＭＰ７、ＭＰ８、ＭＰ９のゲート電極に接続し、ＤＦＦ回路１０−４のＱ出力をインバータ回路８−４の入力とＮチャネル型ＭＯＳトランジスタＭＮ１０、ＭＮ１１、ＭＮ１２、ＭＮ１３のゲート電極に接続し、インバータ回路８−４の出力をＰチャネル型ＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１４のゲート電極に接続している。
【００２５】
Ｐチャネル型ＭＯＳトランジスタＭＰ２、ＭＰ５、ＭＰ９、ＭＰ１４のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ１、ＭＮ３、ＭＮ６、ＭＮ１０のドレイン電極と出力端子５を接続して構成している。
【００２６】
次に、図１の各部の動作について説明する。クロックドインバータ回路Ｘ１の遅延時間は正電源ＶＤＤからＰチャネル型ＭＯＳトランジスタＭＰ１、ＭＰ２を介して出力端子５に流れる充電電流か、出力端子５からＮチャネル型ＭＯＳトランジスタＭＮ１、ＭＮ２を介して負電源ＶＳＳに流れる放電電流により決定される。同様に、クロックドインバータ回路Ｘ２の遅延時間は正電源ＶＤＤからＰチャネル型ＭＯＳトランジスタＭＰ３、ＭＰ４、ＭＰ５を介して出力端子５に流れる充電電流か、出力端子５からＮチャネル型ＭＯＳトランジスタＭＮ３、ＭＮ４、ＭＮ５を介して負電源ＶＳＳに流れる放電電流により決定され、クロックドインバータ回路Ｘ３の遅延時間は正電源ＶＤＤからＰチャネル型ＭＯＳトランジスタＭＰ６、ＭＰ７、ＭＰ８、ＭＰ９を介して出力端子５に流れる充電電流か、出力端子５からＮチャネル型ＭＯＳトランジスタＭＮ６、ＭＮ７、ＭＮ８、ＭＮ９を介して負電源ＶＳＳに流れる放電電流により決定され、クロクッドインバータ回路Ｘ４の遅延時間は正電源ＶＤＤからＰチャネル型ＭＯＳトランジスタＭＰ１０、ＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１４を介して出力端子５に流れる充電電流か、出力端子５からＮチャネル型ＭＯＳトランジスタＭＮ１０、ＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４を介して負電源ＶＳＳに流れる放電電流により決定される。
【００２７】
クロックドインバータ回路Ｘ１、Ｘ２、Ｘ３、Ｘ４に流れる充放電電流はＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタのオン抵抗の値に依存する。すなわち、クロックドインバータ回路Ｘ１、Ｘ２、Ｘ３、Ｘ４の遅延時間はＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの縦積みの段数（縦属接続段数）が多いほどオン抵抗の値が大きくなり、縦積みの段数が少ないほどオン抵抗の値は小さくなる。第１の実施例におけるクロックドインバータＸ１、Ｘ２、Ｘ３、Ｘ４の遅延時間をそれぞれ、ＴＤＸ１、ＴＤＸ２、ＴＤＸ３、ＴＤＸ４とすると、Ｐチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタの縦積みの段数の関係から、ＴＤＸ４＞ＴＤＸ３＞ＴＤＸ２＞ＴＤＸ１となる。自動配置レイアウトの工程においてＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタのトランジスタの縦積みはＰチャネル拡散またはＮチャネル拡散で接続を行うため配線の引き回しに起因する遅延時間の精度は劣化しない。
【００２８】
ここで、遅延制御端子７−１、７−２、７−３、７−４に入力される制御信号はどれか１本がハイレベルとなるように制御されているものとする。ＤＦＦ回路１０−１の出力はハイレベル、ＤＦＦ回路１０−２、１０−３、１０−４の出力はローレベルに設定されているとすると、インバータ回路８−１の出力はローレベル、Ｐチャネル型ＭＯＳトランジスタＭＰ２とＮチャネル型ＭＯＳトランジスタＭＮ１がオン状態となり、Ｐチャネル型ＭＯＳトランジスタＭＰ４、ＭＰ５、ＭＰ７、ＭＰ８、ＭＰ９、ＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１４及びＮチャネル型ＭＯＳトランジスタＭＮ３、ＭＮ４、ＭＮ６、ＭＮ７、ＭＮ８、ＭＮ１０、ＭＮ１１、ＭＮ１２、ＭＮ１３はオフ状態となる。
【００２９】
このときクロックドインバータ回路Ｘ２、Ｘ３、Ｘ４の出力はハイインピーダンス状態となり充放電電流は流れない。入力端子３の信号がローレベルからハイレベルに変化すると、インバータ回路８の出力はハイレベルからローレベルに変化し、Ｐチャネル型ＭＯＳトランジスタＭＰ１はオフ状態からオン状態、Ｎチャネル型ＭＯＳトランジスタＭＮ２はオン状態からオフ状態となり出力端子５にはローレベルからハイレベルに変化する。入力端子３の信号がハイレベルからローレベルに変化すると、インバータ回路８の出力はローレベルからハイレベル、Ｐチャネル型ＭＯＳトランジスタＭＰ１はオン状態からオフ状態、Ｎチャネル型ＭＯＳトランジスタＭＮ２はオフ状態からオン状態となり出力端子５にはハイレベルからローレベルが出力される。
【００３０】
以下同様にしてＤＦＦ回路１０−２の出力がハイレベル、ＤＦＦ回路１０−１、１０−３、１０−４の出力がローレベルのときは、クロックドインバータ回路Ｘ２だけがアクティブとなり、ＤＦＦ回路１０−３の出力がハイレベル、ＤＦＦ回路１０−１、１０−２、１０−４の出力がローレベルのときは、クロックドインバータ回路Ｘ３だけがアクティブとなり、ＤＦＦ回路１０−４の出力がハイレベル、ＤＦＦ回路１０−１、１０−２、１０−３の出力がローレベルのときはクロックドインバータ回路Ｘ４だけがアクティブとなるように制御され、遅延制御信号に応じた遅延を得ることができる。いずれの場合もクロックドインバータ回路Ｘ１〜Ｘ４のうちどれか１つだけが、アクティブ（有効状態）となるため充放電電流が低減され低消費電力化が可能となる。
【００３１】
図２は図１の可変遅延バッファ回路の遅延制御信号切り替え時の動作を示すタイムチャートである。遅延制御端子７−１〜７−４はクロックドインバータ回路Ｘ１がアクティブとなるように設定されているものとする。入力端子３からの信号がローレベルからハイレベルに変化すると、インバータ回路８の出力はハイレベルからローレベルに変化し、出力端子５からはクロックドインバータ回路Ｘ１を介してローレベルからハイレベルに変化し、遅延制御端子で設定された遅延を得ることができる。
【００３２】
このときインバータ回路ＸＡ及びＸＢはクロックドインバータ回路Ｘ１とＸ４を構成するＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの縦積みの段数が同じであるため、クロックドインバータ回路Ｘ１とインバータ回路ＸＡの遅延時間とクロックドインバータ回路Ｘ４とインバータ回路ＸＢの遅延時間は等しくなる。入力端子３の信号がハイレベルで遅延制御端子７−１〜７−４がクロックドインバータ回路Ｘ１からＸ４がアクティブとなるように変化したとき、インバータ回路ＸＡ、ＸＢの出力がともにローレベルとなったタイミングで２入力ＮＯＲ回路９の出力はハイレベルとなり、遅延制御端子７−１〜７−４で設定される遅延制御信号をＤＦＦ回路１０−１〜１０−４に取込む。データがローレベルのタイミングで遅延制御信号を更新するため、遅延制御信号切り替え時にグリッチノイズは発生しない。
【００３３】
要するに、本実施形態の可変遅延バッファ回路は、外部制御された遅延量だけ入力信号をｎ段階（ｎは自然数）に遅延させて出力信号として導出する可変遅延バッファ回路であり、ＣＭＯＳ回路を構成するＭＯＳトランジスタの縦属接続段数が互いに異なるｎ個のクロックドインバータ回路と、これらｎ個のクロックドインバータ回路を外部制御信号に応じて択一的に有効状態に設定する制御回路とを含み、この有効状態に設定されたクロックドインバータ回路に入力信号を入力しそのクロックドインバータ回路から出力信号を導出するようにしているのである。また、本実施形態の可変遅延バッファ回路は、ｎ個のクロックドインバータ回路のうち縦属接続段数が最も少ないものと同一の縦属接続段数を有する第１のインバータ回路と、ｎ個のクロックドインバータ回路のうち縦属接続段数が最も多いものと同一の縦属接続段数を有する第２のインバータ回路とを更に含み、これら両インバータ回路から出力信号が送出されていないタイミングで外部制御信号に応じてｎ個のクロックドインバータ回路のうち有効状態にすべきものを選択するようにしているのである。なお、ｎ個のクロックドインバータ回路は、縦属接続されたＭＯＳトランジスタのうちの１つのゲート端子に外部制御信号を印加してそのトランジスタをオンオフ制御する構成である。
【００３４】
図３には、本発明による可変遅延バッファ回路の第２の実施形態が示されている。図３には、第１の実施形態の場合と同様に、遅延値を４通り（ｎ＝４）設定可能な可変遅延バッファ回路の構成が示されている。つまり、クロックドインバータ回路Ｘ１を構成するＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタの縦積みの段数をｍ＝２、クロックドインバータ回路Ｘ２を構成するＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタの縦積みの段数をｍ＝３、クロックドインバータ回路Ｘ３を構成するＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタの縦積みの段数をｍ＝４、クロックドインバータ回路Ｘ４を構成するＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタの縦積みの段数をｍ＝５とすることによって、遅延時間を５段階に変化させることができるのである。
【００３５】
同図においては、正電源ＶＤＤをＰチャネル型ＭＯＳトランジスタＭＰ１、ＭＰ３、ＭＰ６、ＭＰ１０、ＭＰ１５、ＭＰ２０のソース電極とＮチャネル型ＭＯＳトランジスタＭＮ１６、ＭＮ１７、ＭＮ１８、ＭＮ１９、ＭＮ２１のゲート電極に接続し、負電源ＶＳＳをＮチャネル型ＭＯＳトランジスタＭＮ２、ＭＮ５、ＭＮ９、ＭＮ１４、ＭＮ１９、ＭＮ２１のソース電極とＰチャネル型ＭＯＳトランジスタＭＰ１５、ＭＰ１６、ＭＰ１７、ＭＰ１８、ＭＰ２０のゲート電極に接続している。
【００３６】
また、入力端子３をインバータ回路８の入力に接続し、インバータ回路８の出力をＰチャネル型ＭＯＳトランジスタＭＰ２、ＭＰ５、ＭＰ９、ＭＰ１４、ＭＰ１９、ＭＰ２１のゲート電極とＮチャネル型ＭＯＳトランジスタＭＮ１、ＭＮ３、ＭＮ６、ＭＮ１０、ＭＮ１５、ＭＮ２０のゲート電極に接続している。
【００３７】
クロックドインバータ回路Ｘ１においては、Ｐチャネル型ＭＯＳトランジスタＭＰ１のドレイン電極をＰチャネル型ＭＯＳトランジスタのＭＰ２のソース電極に接続し、Ｎチャネル型ＭＯＳトランジスタＭＮ２のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ１のソース電極に接続している。
【００３８】
クロックドインバータ回路Ｘ２においては、Ｐチャネル型ＭＯＳトランジスタＭＰ３のドレイン電極をＰチャネル型ＭＯＳトランジスタＭＰ４のソース電極に接続し、Ｐチャネル型ＭＯＳトランジスタＭＰ４のドレイン電極をＰチャネル型ＭＯＳトランジスタＭＰ５のソース電極に接続している。また、Ｎチャネル型ＭＯＳトランジスタＭＮ５のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ４のソース電極に接続し、Ｎチャネル型ＭＯＳトランジスタＭＮ４のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ３のソース電極に接続している。
【００３９】
さらに、クロックドインバータ回路Ｘ３においては、Ｐチャネル型ＭＯＳトランジスタＭＰ６のドレイン電極をＰチャネル型ＭＯＳトランジスタＭＰ７のソース電極に接続し、Ｐチャネル型ＭＯＳトランジスタＭＰ７のドレイン電極をＰチャネル型ＭＯＳトランジスタＭＰ８のソース電極に接続し、Ｐチャネル型ＭＯＳトランジスタＭＰ８のドレイン電極をＰチャネル型ＭＯＳトランジスタＭＰ９のソース電極に接続し、Ｎチャネル型ＭＯＳトランジスタＭＮ９のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ８のソース電極に接続し、Ｎチャネル型ＭＯＳトランジスタＭＮ８のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ７のソース電極に接続し、Ｎチャネル型ＭＯＳトランジスタＭＮ７のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ６のソース電極に接続している。
【００４０】
そして、クロックドインバータ回路Ｘ４においては、Ｐチャネル型ＭＯＳトランジスタＭＰ１０のドレイン電極をＰチャネル型ＭＯＳトランジスタＭＰ１１のソース電極に接続し、Ｐチャネル型ＭＯＳトランジスタＭＰ１１のドレイン電極をＰチャネル型ＭＯＳトランジスタＭＰ１２のソース電極に接続し、Ｐチャネル型ＭＯＳトランジスタＭＰ１２のドレイン電極をＰチャネル型ＭＯＳトランジスタＭＰ１３のソース電極に接続し、Ｐチャネル型ＭＯＳトランジスタＭＰ１３のドレイン電極をＰチャネル型ＭＯＳトランジスタＭＰ１４のソース電極に接続し、Ｎチャネル型ＭＯＳトランジスタＭＮ１４のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ１３のソース電極に接続し、Ｎチャネル型ＭＯＳトランジスタＭＮ１３のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ１２のソース電極に接続し、Ｎチャネル型ＭＯＳトランジスタＭＮ１２のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ１１のソース電極に接続し、Ｎチャネル型ＭＯＳトランジスタＭＮ１１のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ１０のソース電極に接続している。
【００４１】
インバータ回路ＸＢにおいては、Ｐチャネル型ＭＯＳトランジスタＭＰ１５のドレイン電極をＰチャネル型ＭＯＳトランジスタＭＰ１６のソース電極に接続し、Ｐチャネル型ＭＯＳトランジスタＭＰ１６のドレイン電極をＰチャネル型ＭＯＳトランジスタＭＰ１７のソース電極に接続し、Ｐチャネル型ＭＯＳトランジスタＭＰ１７のドレイン電極をＰチャネル型ＭＯＳトランジスタＭＰ１８のソース電極に接続し、Ｐチャネル型ＭＯＳトランジスタＭＰ１８のドレイン電極をＰチャネル型ＭＯＳトランジスタＭＰ１９のソース電極に接続し、Ｎチャネル型ＭＯＳトランジスタＭＮ１９のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ１８のソース電極に接続し、Ｎチャネル型ＭＯＳトランジスタＭＮ１８ドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ１７のソース電極に接続し、Ｎチャネル型ＭＯＳトランジスタＭＮ１７ドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ１６のソース電極に接続し、Ｎチャネル型ＭＯＳトランジスタＭＮ１６ドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ１５のソース電極に接続している。
【００４２】
インバータ回路ＸＡにおいては、Ｐチャネル型ＭＯＳトランジスタＭＰ２０のドレイン電極をＰチャネル型ＭＯＳトランジスタＭＰ２１のソース電極に接続し、Ｎチャネル型ＭＯＳトランジスタＭＮ２１のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ２０のソース電極に接続し、Ｐチャネル型ＭＯＳトランジスタＭＰ２１のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ２０のドレイン電極と２入力ＮＯＲ回路９の第１の入力に接続し、Ｐチャネル型ＭＯＳトランジスタＭＰ１９のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ１５のドレイン電極と２入力ＮＯＲ回路９の第２の入力に接続している。
【００４３】
なお、制御端子７−１をＤＦＦ回路１０−１のＤ入力に接続し、制御端子７−２をＤＦＦ回路１０−２のＤ入力に接続し、制御端子７−３をＤＦＦ回路１０−３のＤ入力に接続し、制御端子７−４をＤＦＦ回路１０−４のＤ入力に接続し、２入力ＮＯＲ回路９の出力をＤＦＦ回路１０−１、１０−２、１０−３、１０−４のクロック入力に接続している。
【００４４】
そして、ＤＦＦ回路１０−１のＱ出力をインバータ回路８−１の入力とＮチャネル型ＭＯＳトランジスタＭＮ２のゲート電極に接続し、インバータ回路８−１の出力をＰチャネル型ＭＯＳトランジスタＭＰ１のゲート電極に接続し、ＤＦＦ回路１０−２のＱ出力をインバータ回路８−２の入力とＮチャネル型ＭＯＳトランジスタＭＮ４、ＭＮ５のゲート電極に接続し、インバータ回路８−２の出力をＰチャネル型ＭＯＳトランジスタＭＰ３、ＭＰ４のゲート電極に接続し、ＤＦＦ回路１０−３のＱ出力をインバータ回路８−３の入力とＮチャネル型ＭＯＳトランジスタＭＮ７、ＭＮ８、ＭＮ９のゲート電極に接続し、インバータ回路８−３の出力をＰチャネル型ＭＯＳトランジスタＭＰ６、ＭＰ７、ＭＰ８のゲート電極に接続し、ＤＦＦ回路１０−４のＱ出力をインバータ回路８−４の入力とＮチャネル型ＭＯＳトランジスタＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４のゲート電極に接続し、インバータ回路８−４の出力をＰチャネル型ＭＯＳトランジスタＭＰ１０、ＭＰ１１、ＭＰ１２、ＭＰ１３のゲート電極に接続している。
【００４５】
Ｐチャネル型ＭＯＳトランジスタＭＰ２、ＭＰ５、ＭＰ９、ＭＰ１４のドレイン電極をＮチャネル型ＭＯＳトランジスタＭＮ１、ＭＮ３、ＭＮ６、ＭＮ１０のドレイン電極と出力端子５を接続して構成している。
【００４６】
つまり、同図の回路と図１の回路とは、各クロックドインバータ回路に対するインバータ回路８，８−１〜８−４やＤＦＦ回路１０−１〜１０−４の接続状態が異なるのである。
【００４７】
要するに、第１の実施形態の可変遅延バッファ回路では縦属接続されたＭＯＳトランジスタのうちクロックドインバータ回路の出力端子に最も近い位置に接続されたトランジスタのゲート端子に外部制御信号を印加して制御しているのに対し、第２の実施形態の可変遅延バッファ回路では縦属接続されたＭＯＳトランジスタのうち電源に最も近い位置に接続されたトランジスタのゲート端子に外部制御信号を印加して制御しているのである。そして、有効状態に設定されていないクロックドインバータ回路には、そのＣＭＯＳ回路を構成するＭＯＳトランジスタのうちの少なくとも１つのゲート端子にそのトランジスタをオフ状態にする電圧レベルを印加しているのである。
【００４８】
次に、図３の各部の動作について説明する。クロックドインバータ回路Ｘ１の遅延時間は正電源ＶＤＤからＰチャネル型ＭＯＳトランジスタＭＰ１、ＭＰ２を介して出力端子５に流れる充電電流か、出力端子５からＮチャネル型ＭＯＳトランジスタＭＮ１、ＭＮ２を介して負電源ＶＳＳに流れる放電電流により決定される。同様に、クロックドインバータ回路Ｘ２の遅延時間は正電源ＶＤＤからＰチャネル型ＭＯＳトランジスタＭＰ３、ＭＰ４、ＭＰ５を介して出力端子５に流れる充電電流か、出力端子５からＮチャネル型ＭＯＳトランジスタＭＮ３、ＭＮ４、ＭＮ５を介して負電源ＶＳＳに流れる放電電流により決定され、クロックドインバータ回路Ｘ３の遅延時間は正電源ＶＤＤからＰチャネル型ＭＯＳトランジスタＭＰ６、ＭＰ７、ＭＰ８、ＭＰ９を介して出力端子５に流れる充電電流か、出力端子５からＮチャネル型ＭＯＳトランジスタＭＮ６、ＭＮ７、ＭＮ８、ＭＮ９を介して負電源ＶＳＳに流れる放電電流により決定され、クロクッドインバータ回路Ｘ４の遅延時間は正電源ＶＤＤからＰチャネル型ＭＯＳトランジスタＭＰ１０、ＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１４を介して出力端子５に流れる充電電流か、出力端子５からＮチャネル型ＭＯＳトランジスタＭＮ１０、ＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４を介して負電源ＶＳＳに流れる放電電流により決定される。
【００４９】
クロックドインバータ回路Ｘ１、Ｘ２、Ｘ３、Ｘ４に流れる充放電電流はＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタのオン抵抗の値に依存する。すなわちクロックドインバータ回路Ｘ１、Ｘ２、Ｘ３、Ｘ４の遅延時間はＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの縦積みの段数が多いほどオン抵抗の値が大きくなり、縦積みの段数が少ないほどオン抵抗の値が小さくなる。第２の実施例におけるクロックドインバータＸ１、Ｘ２、Ｘ３、Ｘ４の遅延時間をそれぞれ、ＴＤＸ１、ＴＤＸ２、ＴＤＸ３、ＴＤＸ４とすると、Ｐチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタの縦積みの段数の関係から、ＴＤＸ４＞ＴＤＸ３＞ＴＤＸ２＞ＴＤＸ１となる。自動配置レイアウトの工程においてＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタのトランジスタの縦積みはＰチャネル拡散またはＮチャネル拡散で接続を行うため配線の引き回しに起因する遅延時間の精度は劣化しない。
【００５０】
ここで、遅延制御端子７−１、７−２、７−３、７−４に入力される制御信号はどれか１本がハイレベルとなるように制御されているものとする。ＤＦＦ回路１０−１の出力はハイレベル、ＤＦＦ回路１０−２、１０−３、１０−４の出力はローレベルに設定されているとすると、インバータ回路８−１の出力はローレベル、Ｐチャネル型ＭＯＳトランジスタＭＰ１とＮチャネル型ＭＯＳトランジスタＭＮ２がオン状態となり、Ｐチャネル型ＭＯＳトランジスタＭＰ３、ＭＰ４、ＭＰ６、ＭＰ７、ＭＰ８、ＭＰ１０、ＭＰ１１、ＭＰ１２、ＭＰ１３及びＮチャネル型ＭＯＳトランジスタＭＮ４、ＭＮ５、ＭＮ７、ＭＮ８、ＭＮ９、ＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４はオフ状態となる。
【００５１】
このときクロックドインバータ回路Ｘ２、Ｘ３、Ｘ４の出力はハイインピーダンス状態となり充放電電流は流れない。入力端子３の信号がローレベルからハイレベルに変化すると、インバータ回路８の出力はハイレベルからローレベルに変化し、Ｐチャネル型ＭＯＳトランジスタＭＰ２はオフ状態からオン状態、Ｎチャネル型ＭＯＳトランジスタＭＮ１はオン状態からオフ状態となり出力端子５にはローレベルからハイレバルに変化する。入力端子３の信号がハイレベルからローレベルに変化すると、インバータ回路８の出力はローレベルからハイレベル、Ｐチャネル型ＭＯＳトランジスタＭＰ２はオン状態からオフ状態、Ｎチャネル型ＭＯＳトランジスタＭＮ１はオフ状態からオン状態となり出力端子５にはハイレベルからローレベルが出力される。
【００５２】
以下同様にしてＤＦＦ回路１０−２の出力がハイレバル、ＤＦＦ回路１０−１、１０−３、１０−４の出力がローレベルのときは、クロックドインバータ回路Ｘ２だけがアクティブとなり、ＤＦＦ回路１０−３の出力がハイレベル、ＤＦＦ回路１０−１、１０−２、１０−４の出力がローレベルのときは、クロックドインバータ回路Ｘ３だけがアクティブとなり、ＤＦＦ回路１０−４の出力がハイレベル、ＤＦＦ回路１０−１、１０−２、１０−３の出力がローレベルのときはクロックドインバータ回路Ｘ４だけがアクティブとなるように制御され、遅延制御信号に応じた遅延を得ることができる。いずれの場合もクロックドインバータ回路Ｘ１〜Ｘ４のうちどれか１つだけが、アクティブ（有効状態）となるため充放電電流が低減され低消費電力化が可能となる。
【００５３】
請求項の記載に関連して本発明は更に次の態様をとりうる。
【００５４】
（１）入力信号と前記入力信号を遅延させた信号を遅延制御信号によって遅延量を設定する可変遅延バッファ回路において、入力端子を第１のインバータ回路の入力に接続し、前記第１のインバータ回路の出力を第１から第ｎのクロックドインバータ回路の第１の入力と前記第１から第ｎのクロックドインバータ回路の最小遅延量を有する第２の第２のインバータ回路と最大遅延量を有する第３のインバータ回路の入力に接続し、前記第１から第ｎのクロックドインバータ回路の出力を出力端子に接続し、第１から第ｎの遅延制御端子を前記第１から第ｎのＤＦＦ回路の第１の入力に接続し、前記第１から第ｎのＤＦＦ回路の出力を前記第１から第ｎのクロックドインバータ回路の第２の入力に接続し、前記第２、第３のインバータ回路の出力をそれぞれ２入力ＮＯＲ回路の第１、第２の入力に接続し、前記２入力ＮＯＲ回路の出力を前記第１から第ｎのＤＦＦ回路の第２の入力に接続して構成することを特徴とする可変遅延バッファ回路。
【００５５】
（２）異なる遅延量を有する前記第１から第ｎのクロックドインバータ回路は、第１の入力端子を第１のＰチャネル型ＭＯＳトランジスタ及び第１のＮチャネル型ＭＯＳトランジスタのゲート電極に接続し、第２の入力端子を第４のインバータ回路の入力と前記第２から第ｍのＮチャネル型ＭＯＳトランジスタのゲート電極に接続し、正電源を前記第１のＰチャネル型ＭＯＳトランジスタのソース電極に接続し、前記第１のＰチャネル型ＭＯＳトランジスタのドレイン電極を第２のＰチャネル型ＭＯＳトランジスタのソース電極に接続し、前記第２のＰチャネル型ＭＯＳトランジスタのドレイン電極を第３のＰチャネル型ＭＯＳトランジスタのソース電極に接続し、以下同様にして第ｍ−１のＰチャネル型ＭＯＳトランジスタのドレイン電極を第ｍのＰチャネル型ＭＯＳトランジスタ回路のソース電極に接続し、負電源を前記第１のＮチャネル型ＭＯＳトランジスタのソース電極に接続し、前記第１のＮチャネル型ＭＯＳトランジスタのドレイン電極を前記第２のＮチャネル型ＭＯＳトランジスタのソース電極に接続し、前記第２のＮチャネル型ＭＯＳトランジスタのドレイン電極を前記第３のＮチャネル型ＭＯＳトランジスタのソース電極に接続し、以下同様にして第ｍ−１のＮチャネル型ＭＯＳトランジスタのドレイン電極を前記第ｍのＮチャネル型ＭＯＳトランジスタのソース電極に接続し、前記第４のインバータ回路の出力を前記第２から第ｍのＰチャネル型ＭＯＳトランジスタのゲート電極に接続し、出力端子を前記第ｍのＰチャネル型ＭＯＳトランジスタ及び前記第ｍのＮチャネル型ＭＯＳトランジスタのドレイン電極に接続して構成することを特徴とする（１）記載の可変遅延バッファ回路。
【００５６】
（３）異なる遅延量を有する前記第１から第ｎのクロックドインバータ回路は、第１の入力端子を第ｍのＰチャネル型ＭＯＳトランジスタ及び第ｍのＮチャネル型ＭＯＳトランジスタのゲート電極に接続し、第２の入力端子を第４のインバータ回路の入力と前記第１から第ｍ−１のＮチャネル型ＭＯＳトランジスタのゲート電極に接続し、正電源を第１のＰチャネル型ＭＯＳトランジスタのソース電極に接続し、前記第１のＰチャネル型ＭＯＳトランジスタのドレイン電極を第２のＰチャネル型ＭＯＳトランジスタのソース電極に接続し、前記第２のＰチャネル型ＭＯＳトランジスタのドレイン電極を第３のＰチャネル型ＭＯＳトランジスタのソース電極に接続し、以下同様にして第ｍ−１のＰチャネル型ＭＯＳトランジスタのドレイン電極を第ｍのＰチャネル型ＭＯＳトランジスタ回路のソース電極に接続し、負電源を前記第１のＮチャネル型ＭＯＳトランジスタのソース電極に接続し、前記第１のＮチャネル型ＭＯＳトランジスタのドレイン電極を前記第２のＮチャネル型ＭＯＳトランジスタのソース電極に接続し、前記第２のＮチャネル型ＭＯＳトランジスタのドレイン電極を前記第３のＮチャネル型ＭＯＳトランジスタのソース電極に接続し、以下同様にして前記第ｍ−１のＮチャネル型ＭＯＳトランジスタのドレイン電極を第ｍのＮチャネル型ＭＯＳトランジスタのソース電極に接続し、前記第４のインバータ回路の出力を前記第１から第ｍ−１のＰチャネル型ＭＯＳトランジスタのゲート電極に接続し、出力端子を前記第ｍのＰチャネル型ＭＯＳトランジスタ及び前記第ｍのＮチャネル型ＭＯＳトランジスタのドレイン電極に接続して構成することを特徴とする（１）記載の可変遅延バッファ回路。
【００５７】
【発明の効果】
以上説明したように本発明は、遅延制御端子で指定された遅延を有するクロックドインバータ回路のみをアクティブにすることにより、消費電力を低減することができるという効果がある。また、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの縦積みの段数を変えることにより、自動配置レイアウトによる配線引き回しをなくし、充放電電流を微調整でき、設定遅延時間の精度を向上することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の第１の形態による可変遅延バッファ回路の構成を示す回路図である。
【図２】図１の可変遅延バッファ回路の動作を示すタイムチャートである。
【図３】本発明の実施の第２の形態による可変遅延バッファ回路の構成を示す回路図である。
【図４】従来技術による遅延素子の構成を示す回路図である。
【図５】従来技術による可変遅延バッファ回路の構成を示す回路図である。
【符号の説明】
１−１〜１−ｎ  選択回路
２−１〜２−ｎ  遅延回路
３  入力端子
４  制御入力端子
５，６  出力端子
７−１〜７−ｎ  遅延制御端子
８，８−１〜８−４，ＸＡ〜ＸＢ  インバータ回路
９  ２入力ＮＯＲ回路
１０−１〜１０−４  ＤＦＦ回路
Ｘ１〜Ｘ４  クロックドインバータ回路
ＭＰ１〜ＭＰ２１  Ｐチャネル型ＭＯＳトランジスタ
ＭＮ１〜ＭＮ２１  Ｎチャネル型ＭＯＳトランジスタ
ＶＤＤ  正電源
ＶＳＳ  負電源
【図１】
0003667571.tif 000002
【図２】
0003667571.tif 000003
【図３】
0003667571.tif 000004
【図４】
0003667571.tif 000005
【図５】
0003667571.tif 000006