(57)【特許請求の範囲】
【請求項１】
半導体基板上に還元性を有するチタン膜を形成する工程と、
半導体基板上に自然に形成された自然酸化膜を、熱処理を行うことによりチタン膜で還元する工程と、
半導体基板上に半導体基板とチタン膜とを反応させたチタンシリサイド膜を拡散律速により形成する工程と、
前記チタンシリサイド膜以外の膜を除去して前記チタンシリサイド膜を露出させる工程と、
半導体基板上のチタンシリサイド膜上に細線効果のない金属膜を形成する工程と、
半導体基板の表層部分に半導体基板と上記細線効果のない金属膜とを反応させたシリサイド膜を熱処理を行うことにより形成する工程
とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
細線効果のない金属膜がコバルト膜である請求項１に記載の半導体装置の製造方法。
【請求項３】
細線効果のない金属膜がニッケル膜である請求項１に記載の半導体装置の製造方法。
【請求項４】
５００℃以下で熱処理を行うことにより、半導体基板とチタン膜とを反応させたチタンシリサイド膜を形成する請求項１に記載の半導体装置の製造方法。
【請求項５】
５００℃以下で熱処理を行うことにより、半導体基板とチタン膜とを反応させたチタンシリサイド膜を１〜１０ｎｍの膜厚に形成する請求項１又は４に記載の半導体装置の製造方法。
【請求項６】
コバルト膜を１〜１０ｎｍの膜厚に形成する請求項２に記載の半導体装置の製造方法。
【請求項７】
細線効果のない金属膜を形成する工程と、半導体基板と該金属膜とを反応させたシリサイド膜を形成する工程との間に、前記金属膜上に該金属膜の自然酸化を防止するための保護膜を形成する工程を含む請求項１〜６のいずれかに記載の半導体装置の製造方法。
【請求項８】
保護膜がチタン窒化膜である請求項７に記載の半導体装置の製造方法。
【請求項９】
第１の金属膜を形成する工程の前に、塩酸と過酸化水素水と水との混合液中で半導体基板を酸化する工程を含む請求項１〜８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
自然酸化膜を還元するときの熱処理が、第１の金属膜を形成したときの基板温度で行われる請求項１〜９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
チタンシリサイド膜を露出させる工程が、ウエットエッチングである請求項１〜１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
半導体基板上に還元性を有するチタン膜を形成する工程の前に、基板を洗浄して自然酸化膜を除去する工程を含む請求項１〜１１のいずれかに記載の半導体装置の製造方法。
【請求項１３】
請求項１〜１２のいずれかの方法により製造される半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板の表層部にシリサイド膜を有する半導体装置の製造方法及びその方法により製造される半導体装置に関する。
【０００２】
【従来の技術】
近年の半導体装置において、素子微細化の進展により装置の性能や集積度が著しく向上している。なかでも０．３５μｍ以下の微小な設計ルールが適用される高速デバイスにおいては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｅｒ）のソース・ドレイン部の寄生抵抗を減少させる必要があり、拡散層をサリサイド（ＳＡＬＩＣＩＤＥ  ；  Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｓｉｌｉｃｉｄｅ  ；  自己整合的シリサイド）化して低抵抗化を図る技術が行われている。このサリサイド技術とは、一般に、シリコン基板に形成した拡散層の表層部分を、ゲート電極やフィールド酸化膜（素子分離膜）と自己整合的にシリサイド化（例えばチタン等の金属とシリコンとの化合物化）させることにより、層間絶縁膜上に形成した配線層とのコンタクト抵抗を低減させようとする技術である。
【０００３】
素子微細化によりゲートの縮小が進展してゲート長が短くなると、拡散層の接合面深さ（基板表面から拡散層と基板との接合面までの深さ）が相対的に深くなり、サリサイドと拡散層との接合面が拡散層と基板との接合面に近づくと、ショートチャネル効果により横方向（ソース・ドレイン間）のリーク電流が大きくなり、素子特性が劣化する要因となる。したがって、ゲート長を短くする場合には、拡散層の接合面深さを浅くする（シャロウ・ジャンクション化）必要がある。このような事情から、拡散層をサリサイド化するにはシリサイド膜をできるだけ薄く形成する必要がある。すなわち、接合面深さに対してシリサイド膜を十分に薄くしないと、例えばシリサイド化反応時の金属原子の拡散により、シリサイド自体が縦方向の接合リークを引き起こす原因となる。しかしながら、従来の０．３５μｍまたは０．２５μｍの微小な設計ルールにおいて、チタン膜からなる薄いシリサイド層を形成した場合には、細線効果（線幅が細くなるにつれてシート抵抗が増大すること）が著しくなり、サリサイド技術を用いる効果がなくなってしまう。
【０００４】
この問題に対して、０．１８μｍ以下の微小な設計ルールでは、細線効果のないコバルト（Ｃｏ）シリサイドを用いる技術が検討されている。しかしながら、コバルトをシリサイド化の材料として使用する場合には、コバルトはチタンと異なりシリコン表面の自然酸化膜に対して還元性を有さないため、自然酸化膜が存在する部分においてはシリサイド化されず、反応が斑になり、形成不良を生じる問題があった。
【０００５】
この問題に対して、特開平１０−９８０１２号公報では、コバルト膜の下にチタン膜を形成する方法が提案されている。以下、この方法を図３を用いて説明する。
【０００６】
まず、図３（ａ）に示すように、シリコン基板１１１上に、通常のＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）プロセスにより、素子分離用のフィールド絶縁膜１１２を選択的に形成してＭＯＳＦＥＴ形成領域を画定した後、このＭＯＳＦＥＴ形成領域にゲート絶縁膜１１３を介して多結晶シリコン等からなるゲート電極１１４を選択的に形成する。次に、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を形成するために、活性領域（シリコン基板１１１表層のソース・ドレイン領域となる領域）に不純物をイオン注入して低濃度不純物拡散層を形成した後、ＬＤＤ構造の形成に必要なサイドウォール１１５をゲート電極１１４の側面に形成し、さらに、上記低濃度不純物拡散層に不純物を選択的にイオン注入して高濃度不純物拡散層としてのソース領域１１６およびドレイン領域１１７を形成する。このとき、既にソース領域１１６、ドレイン領域１１７およびゲート電極１１４の表面には自然酸化膜（ＳｉＯ２）１１８が形成されている。ここで、シリサイド膜を形成する前に基板を洗浄し、ソース領域１１６、ドレイン領域１１７およびゲート電極１１４の表面に形成された自然酸化膜１１８を除去する。なお、この洗浄によって自然酸化膜１１８は薄くはなるものの、実際は完全に除去されずに残存し、あるいは洗浄後に再び自然酸化膜が形成されることもある。このため、図３（ｂ）に示すように、自然酸化膜を還元するため、薄いチタン膜１２０をシリコン基板全面に形成し、続いてシリサイド形成用としてのコバルト膜１２１を形成する。次に、図３（ｃ）に示すように、いわゆるＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）処理を行うことにより、ゲート電極１１４、ソース領域１１６およびドレイン領域１１７におけるシリコンとコバルト膜１２１とを反応させ、シリサイド膜１２２を形成する。次に、図３（ｄ）に示すように、フィールド絶縁膜１１２およびサイドウォール１１５上の未反応のチタン膜１２０及びコバルト膜１２１を選択的エッチングによって除去した後、さらに、シリサイド膜１２２の低抵抗化のため、第２回目のＲＴＡ処理を行う。これにより、ゲート電極１１４、ソース領域１１６およびドレイン領域１１７上にのみ自己整合的にシリサイド膜１２２が形成されたサリサイド構造を有するＭＯＳＦＥＴが形成される。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記の方法において、細線効果のない薄くて均一なシリサイド膜を得るには、シリサイド膜中の主成分がコバルトになるよう下地のチタン膜を薄く制御する必要があり、さらなる微細化や薄膜化には適さない。
【０００８】
すなわち、コバルトシリサイドは、通常、コバルト膜の約３．５倍の膜厚で形成され、チタンシリサイドは、通常、チタン膜の約２．４倍の膜厚で形成される。そして細線効果を抑えるためにはチタンシリサイド膜の膜厚をコバルトシリサイド膜の膜厚の２割程度に制御する必要がある。従って、例えばコバルト膜の膜厚が５ｎｍであれば、コバルトシリサイドの膜厚は約１７．５ｎｍになり、この場合、チタンシリサイドの膜厚をコバルトシリサイドの膜厚の２割程度（約３．５ｎｍ）にするためには、チタン膜の膜厚を約１．４ｎｍ程度の薄さにしなければならない。このような薄さに制御良く形成するのは非常に困難であるという問題がある。また、チタン膜は酸素と反応しやすいために、チタン膜を薄くすればするほど雰囲気の影響が大きくなり、基板表面側からの酸化の影響により、自然酸化膜に対する還元性が期待できなくなるという問題がある。
【０００９】
【課題を解決するための手段】
上記の問題に鑑み、本発明者は鋭意研究した結果、半導体基板上に還元性を有する第１の金属膜を形成して自然酸化膜を還元した後、拡散律速により第１の金属膜からなるシリサイド膜を形成し、未反応の第１の金属膜を除去した後、第２の金属膜からなるシリサイド膜を形成することにより、上記の課題を解決することを見出し、本発明を完成するに至った。
【００１０】
かくして本発明によれば、半導体基板上に還元性を有するチタン膜を形成する工程と、半導体基板上に自然に形成された自然酸化膜を、熱処理を行うことによりチタン膜で還元する工程と、半導体基板上に半導体基板とチタン膜とを反応させたチタンシリサイド膜を拡散律速により形成する工程と、前記チタンシリサイド膜以外の膜を除去して前記チタンシリサイド膜を露出させる工程と、半導体基板上のチタンシリサイド膜上に細線効果のない金属膜を形成する工程と、半導体基板の表層部分に半導体基板と上記細線効果のない金属膜とを反応させたシリサイド膜を熱処理を行うことにより形成する工程とを含むことを特徴とする半導体装置の製造方法。
【００１１】
また、本発明によれば、上記の方法により製造される半導体装置が提供される。
【００１２】
【発明の実施の形態】
以下、本発明を図面に基づいて詳細に説明する。
【００１３】
図１は本発明の一実施の形態を示す工程断面図である。
【００１４】
まず、図１（ａ）に示すように、通常のＬＯＣＯＳプロセスにより、半導体基板としてのｐ型シリコン基板１１上に素子分離用のフィールド絶縁膜１２を選択的に形成してＭＯＳＦＥＴ形成領域を画定する。
【００１５】
半導体基板を構成する材料としては、製造する半導体装置に合わせて公知のものから適宜選択され、例えばシリコン、Ｇｅ、Ｓｎ、Ｓｅ等の元素半導体や、ＧａＡｓ、ＧａＰ、ＡｌＧａＡｓ等の化合物半導体、ＳｎＯ２、ＺｎＯ等の酸化物半導体が挙げられる。中でも本発明の効果が顕著であるという点で、シリコンが好ましい。
【００１６】
次に、熱酸化法等により、ＭＯＳＦＥＴ形成領域のシリコン基板１１の表面を酸化し、ゲート絶縁膜１３を３ｎｍ程度に形成する。次に、減圧ＣＶＤ法等を用いて、多結晶シリコン（ポリシリコン）膜からなるゲート電極層を２００ｎｍ程度に形成する。なお、ゲート電極層は、多結晶シリコン上にＷＳｉＸ（タングステンシリサイド）層を積層したポリサイド構造としてもよい。次に、ゲート電極層上にフォトレジスト膜（図示せず）を形成してフォトリソグラフィ工程によりパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして、ゲート電極層を選択的にエッチング加工し、ゲート電極１４を形成する。次に、ＬＤＤ構造を形成するために、活性領域（シリコン基板１１表層のソース・ドレイン領域となる領域）に、ｎ−不純物をイオン注入して低濃度のｎ−不純物拡散層を形成した後、絶縁膜の形成およびその異方性エッチングにより、ＬＤＤ構造を形成するのに必要なサイドウォール１５をゲート電極１４の側面に形成する。さらに、ｎ−不純物拡散層にｎ＋不純物を選択的にイオン注入して高濃度のｎ＋不純物拡散層としてのソース領域１６およびドレイン領域１７を形成する。このとき、ソース領域１６、ドレイン領域１７およびゲート電極１４の表面には、既に自然酸化膜（ＳｉＯ２）１８が形成されている。次に、例えば、１％濃度の希フッ酸により基板を洗浄して自然酸化膜１８を除去する。但し、この洗浄によれば自然酸化膜は薄くなるものの、実際には完全に除去できず、あるいは洗浄後に再び自然酸化膜が形成されてしまう。
【００１７】
なお、自然酸化膜を除去した後、基板全体を例えば水酸化アンモニウムと過酸化水素水と水との混合液又は塩酸と過酸化水素水と水との混合液に浸液することにより、基板上に酸化膜を均一に形成すると、不均一な自然酸化膜の形成を抑えることが可能となり、シリサイド膜をより均一に形成することができるので好ましい。上記の混合液の中でも、シリサイド膜をさらに均一に形成できるという点で、塩酸と過酸化水素水と水との混合液を用いるのが好ましい。
【００１８】
水酸化アンモニウムと過酸化水素水と水との使用割合は１：１：５であるの
が好ましいが、水は４〜５０の範囲内で調節できる。
【００１９】
塩酸と過酸化水素水と水との使用割合は１：１：５であるのが好ましいが、水は４〜５０の範囲内で調節できる。
【００２０】
次に、図１（ｂ）に示すように、シリコン基板１１全面に還元性を有する第１の金属膜としてのチタン（Ｔｉ）膜２０を２０ｎｍ程度の膜厚に形成する。
【００２１】
第１の金属膜は、例えばスパッタリング等の公知の方法により形成される。この実施の形態では、基板温度約３５０℃でスパッタリングが行われるが、この温度に限定されず、通常、３００〜４５０℃程度で行うことができる。
【００２２】
第１の金属膜としては、自然酸化膜に対して還元性を有するものであれば特に限定されないが、本発明の効果が良好に得られるという点において、チタン膜を用いるのが好ましい。また、第１の金属膜の膜厚は、自然酸化膜を十分に還元できるような膜厚であり、得られるシリサイド膜が細線効果を及ぼすような膜厚でなければ特に限定されないが、通常、１０〜４０ｎｍ程度が好ましい。
【００２３】
次に、熱処理を行うことで、チタン膜２０により自然酸化膜１８を還元し、さらに拡散律速によりシリコン基板１１とチタン膜２０とを反応させてチタンシリサイド膜２５を膜厚３ｎｍ程度に形成する。
【００２４】
なお、熱処理の温度は、通常、チタン膜を形成したときの基板温度、あるいはチタンシリサイド膜を形成する際に行われる温度であり、特に限定されないが、例えば５００℃以下が好ましく、２００〜４００℃程度がさらに好ましい。また、チタンシリサイド膜２５の膜厚は、１〜１０ｎｍが好ましく、２〜５ｎｍがさらに好ましい。
【００２５】
次に、未反応の第１の電極層であるチタン膜を選択的に除去する。
【００２６】
未反応の第１の電極層の除去は、例えばウエットエッチング等の公知の方法により行うことができる。この実施の形態では、硫酸と過酸化水素水の４対１の混合液を用いてウエットエッチングが行われるが、このような条件には限定されず、公知の薬液が、適当な割合で使用することができる。
【００２７】
次に、図１（ｃ）に示すように、第２の金属膜としてのコバルト膜２１をシリコン基板１１全面に５ｎｍ程度の膜厚に形成する。
【００２８】
第２の金属膜は、第１の金属膜と同様に、例えばスパッタリング等の公知の方法により形成される。
【００２９】
第２の金属膜としては、例えばコバルト膜、ニッケル膜等が挙げられるが、細線効果がないという点において、コバルト膜を用いるのが好ましい。コバルト膜の膜厚は１〜１０ｎｍが好ましく、３〜８ｎｍがさらに好ましい。
【００３０】
次に、図１（ｄ）に示すように、熱処理を行うことにより、ゲート電極１４、ソース領域１６およびドレイン領域１７におけるシリコンとコバルト膜２１とを反応させてシリコン基板の表層にコバルトシリサイド膜２２を１７．５ｎｍ程度の膜厚に形成する。
【００３１】
熱処理を行う方法は、用いられる第２の金属膜の種類に合わせて公知の方法を用いることができ、例えば、ＲＴＡ処理により行うことができる。具体的には、この実施の形態においては、窒素雰囲気中、大気圧、５５０℃、６０秒の条件でＲＴＡ処理が行われるが、特にこの条件に限定されるものではない。
【００３２】
コバルトシリサイド膜の膜厚は３．５〜３５ｎｍ程度が好ましい。なお、シリコン酸化膜とコバルト膜とは反応しにくいため、フィールド絶縁膜１２及びサイドウォール１５上にはコバルトシリサイド膜は形成されず、未反応のコバルト膜２１が残存する。次に、図示しないが、フィールド絶縁膜１２及びサイドウォール１５上の未反応のコバルト膜２１を、例えば、硫酸と過酸化水素水の４対１の混合液で選択的にウエットエッチングして除去する。次に、コバルトシリサイド膜２２の低抵抗化のため、第２回目のＲＴＡ処理を、例えば窒素雰囲気中、大気圧、７００℃、３０秒の条件で行うことができる。このようにして、ゲート電極１４、ソース領域１６およびドレイン領域１７にのみ自己整合的にコバルトシリサイド膜２２が形成され、サリサイド構造を構成する。なお、その後、図示しないが、層間絶縁膜、配線層および基板配線間コンタクト等を形成した後、保護膜を形成して、ｎチャネル型のＭＯＳＦＥＴを製造する。
【００３３】
次に、本発明の他の実施の形態を図面に基づいて説明する。
【００３４】
図２は本発明の他の実施の形態を示す工程断面図である。
【００３５】
なお、他の実施の形態における、チタン膜２０を形成するまでの工程［図２（ａ）、（ｂ）、（ｃ）］は、上記実施の形態［図１（ａ）、（ｂ）、（ｃ）］と同様に行われるので、説明を省略する。
【００３６】
他の実施の形態では、図２（ｃ）に示すように、第２の金属膜としてのコバルト膜２１をシリコン基板１１全面に５ｎｍ程度の膜厚に形成した後、さらに、その上に保護膜としてのチタン窒化膜（ＴｉＮ幕）２４を３０ｎｍ程度の膜厚に形成する。
【００３７】
保護膜を形成することにより、その後のＲＴＡ処理工程において、ＲＴＡ装置に運ぶまでの間、第２の金属膜が一旦、大気に晒されて酸化されるのを防止することができ、また、シリサイド膜中に酸素が取り込まれるのを効果的に阻止できる。このため、シリサイド膜の低抵抗化を図る上で一層の効果がある。
【００３８】
保護膜としては、以降の選択的エッチング時に未反応の第２の金属膜と同様にエッチングされるものが好ましく、例えばチタン窒化膜等が挙げられる。また、保護膜の膜厚は２０〜４０ｎｍ程度が好ましい。
【００３９】
次に、熱処理を行うことによりシリコン基板１１とコバルト膜２１とを反応させて、コバルトシリサイド膜２２を形成した後、未反応のコバルト膜およびチタン窒化膜を、例えば硫酸と過酸化水素水の４対１の混合液でウエットエッチングして除去する。
【００４０】
その他の工程および作用は、上記の実施の形態と同様である。
【００４１】
以上、２つの実施の形態を挙げて本発明の製造方法を説明したが、本発明はこれらの実施の形態に限定されるものではなく、その均等の範囲で種々変形可能である。従って、上記の各実施の形態ではソース・ドレインをサリサイド化して構成したｎチャネル型のＭＯＳＦＥＴの製造方法について説明したが、本発明の方法は、例えばｐチャネル型のＭＯＳＦＥＴやＣＭＯＳ（相補型ＭＯＳ）ＦＥＴの製造方法としても適用でき、さらにＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型構造のデバイスの製造方法としても適用可能である。
【００４２】
【発明の効果】
以上のとおり、本発明の半導体装置の製造方法によれば、あらかじめ還元性を示す第１の金属膜を形成し、熱処理を行うことによって、下地の自然酸化膜を還元するので、自然酸化膜の存在によってシリサイド膜が形成されない、あるいはシリサイド膜の膜厚が不均一化するという不都合を回避できる。
【００４３】
また、拡散律速により、半導体基板と第１の金属膜とからなるシリサイド膜を薄く形成できることから、半導体基板と第２の金属膜とからなるシリサイド膜の特性に対する影響を低く抑えることができる。
【００４４】
また、未反応の第１の金属膜を除去した上で第２の金属膜を形成してシリサイド化を行うようにしたので、第１の金属膜に起因する細線効果を回避することもできる。
【００４５】
特に、第１の金属膜としてチタン膜を用い、第２の金属膜として細線効果のないコバルト膜を用いた場合であって、５００℃以下の温度またはチタン膜を形成するときの基板温度で熱処理を行うことにより、チタン膜で形成されるシリサイド膜の膜厚を１０ｎｍ以下とし、かつコバルト膜の膜厚を１０ｎｍ以下とし、チタン膜を用いて自然酸化膜を還元することにより、自然酸化膜によるコバルトシリサイドを形成するときの悪影響をなくすることができる。すなわち、ウェハ内におけるシリサイド膜の膜厚を薄く、かつ十分に均一化できる上、最終的に得られるシリサイド膜において、コバルトシリサイド成分に対してチタンシリサイド成分を少なく抑えることが可能となる。これにより、細線部を含めたシート抵抗のばらつきを小さくすることが可能となり、チタン膜の膜厚をコバルト膜の膜厚以下に薄く制御する必要もなくなる。
【００４６】
したがって、本発明の方法によれば、今後、ソース・ドレインをサリサイド化したＭＯＳＦＥＴのシャロウ・ジャンクション化の発達に対応して、コバルトシリサイドを主成分とするシリサイド膜を、簡便な方法で薄く均一に形成することができるため、細線効果及びジャンクションリークがなく、拡散領域、ゲート領域、コンタクト部の寄生抵抗の低減を図ることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る半導体装置の製造方法を示す工程断面図である。
【図２】本発明の他の実施の形態に係る半導体装置の製造方法を示す工程断面図である。
【図３】従来の半導体装置の製造方法を示す工程断面図である。
【符号の説明】
１１、１１１  シリコン基板
１２、１１２  フィールド絶縁膜
１３、１１３  ゲート絶縁膜
１４、１１４  ゲート電極
１５、１１５  サイドウォール
１６、１１６  ソース領域
１７、１１７  ドレイン領域
１８、１１８  自然酸化膜
２０、１２０  チタン膜（第１の金属膜）
２１、１２１  コバルト膜（第２の金属膜）
２２、１２２  コバルトシリサイド膜
２４  チタン窒化膜（保護膜）
２５  チタンシリサイド
【図１】
0003614782.tif 000002
【図２】
0003614782.tif 000003
【図３】
0003614782.tif 000004