(57)【特許請求の範囲】
【請求項１】
画像表示装置であって、
入力される調整前画像信号を調整して、調整済み画像信号を出力するための第１の画像信号調整部と、
前記調整済み画像信号に基づいて画像を表示するための画像表示部と、
を備え、
前記第１の画像信号調整部は、
前記調整前画像信号の水平ブランキング期間が、所定の期間より小さい場合に、前記調整前画像信号をサンプリングするドットクロック信号の周波数を大きくすることにより、前記調整前画像信号の水平同期期間と水平有効画素数とを維持したまま、前記調整前画像信号の前記水平ブランキング期間を前記所定の期間以上となるように調整することを特徴とする画像表示装置。
【請求項２】
請求項１記載の画像表示装置であって、
前記第１の画像信号調整部は、
前記調整前画像信号の前記水平ブランキング期間が、前記所定の期間以上である場合には、前記水平ブランキング期間の調整を行わなずに、前記調整前画像信号を前記調整済み画像信号として出力する、画像表示装置。
【請求項３】
請求項１または２記載の画像表示装置であって、さらに、
入力される原画像信号を調整して、前記第１の画像信号調整部に入力するための前記調整前画像信号を出力する第２の画像信号調整部を備え、
前記第２の画像信号調整部は、
前記原画像信号の水平同期期間と水平有効画素数とを調整して前記調整前画像信号を出力する、画像表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、画像表示装置に関する。
【０００２】
【従来の技術】
画像表示装置は、画像を表示するための画像表示部を備える。パーソナルコンピュータやビデオレコーダから画像表示装置に入力される原画像信号は、通常、画像表示部の仕様に適した信号となっていない。このため、画像表示装置には、通常、入力された原画像信号を画像表示部に適した画像信号に調整するための調整部が備えられている。この調整部では、入力される原画像信号によって表される画像の解像度（有効画素数）や、入力される原画像信号の同期期間などの調整が行われる。
【０００３】
図１は、画像表示部に入力される画像信号と、その画像信号に同期する水平同期信号を示す説明図である。図１（Ａ）には、水平同期信号ＨＳＹＮＣの１水平同期期間１Ｈが示されている。図１（Ｂ）には、図１（Ａ）に示す水平同期信号ＨＳＹＮＣの１水平同期期間１Ｈに対応する期間の画像信号ＶＳが示されている。図１（Ｂ）に示すように、画像信号ＶＳの１水平同期期間１Ｈは、有効画素データが存在する表示期間ＤＰと、有効画素データが存在しない水平ブランキング期間ＢＰとによって構成されている。
【０００４】
ところで、水平ブランキング期間ＢＰにおいては、画像表示部において所定の処理が実行される場合がある。例えば、液晶パネル（アクティブマトリクス駆動方式）では、通常、入力される画像信号の水平ブランキング期間ＢＰ内に、画像のコントラストを良好に保つための「プリチャージ」と呼ばれる処理が行われる。このプリチャージに要する時間は、液晶パネルによって異なるが、５μsec 程度必要なものもある。
【０００５】
【発明が解決しようとする課題】
しかし、近年の画像の高解像度化に伴い、画像信号に含まれる有効画素数が増加し、表示期間ＤＰが大きくなる傾向がある。換言すれば、画像の高解像度化により、１水平同期期間内の水平ブランキング期間ＢＰが小さくなる傾向がある。このため、既存のスキャンコンバータなどの調整部を用いる場合、調整部と液晶パネルとの組み合わせによっては、プリチャージ処理のための水平ブランキング期間ＢＰを確保することが困難となる場合がある。
【０００６】
この発明は、従来技術における上述の課題を解決するためになされたものであり、画像信号のブランキング期間を画像表示部に適した長さに調整するための技術を提供することを目的とする。
【０００７】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明の装置は、画像表示装置であって、
入力される調整前画像信号を調整して、調整済み画像信号を出力するための第１の画像信号調整部と、
前記調整済み画像信号に基づいて画像を表示するための画像表示部と、
を備え、
前記第１の画像信号調整部は、
前記調整前画像信号の水平ブランキング期間が、所定の期間より小さい場合に、前記調整前画像信号をサンプリングするドットクロック信号の周波数を大きくすることにより、前記調整前画像信号の水平同期期間と水平有効画素数とを維持したまま、前記調整前画像信号の前記水平ブランキング期間を前記所定の期間以上となるように調整することを特徴とする。
【０００８】
本発明の装置を用いれば、調整前画像信号の水平ブランキング期間が画像表示部に適していない場合にも、調整前画像表示信号を調整することにより、画像表示部に適した水平ブランキング期間を確保することができる。
【０００９】
上記の装置において、
前記第１の画像信号調整部は、
前記調整前画像信号の前記水平ブランキング期間が、前記所定の期間以上である場合には、前記水平ブランキング期間の調整を行わなずに、前記調整前画像信号を前記調整済み画像信号として出力することが好ましい。
【００１０】
このようにすれば、第１の画像信号調整部に入力される調整前画像信号が、画像表示部に適した水平ブランキング期間を有している場合には、調整前画像信号の調整を行わずに済むという利点がある。
【００１１】
上記の装置において、さらに、
入力される原画像信号を調整して、前記第１の画像信号調整部に入力するための前記調整前画像信号を出力する第２の画像信号調整部を備え、
前記第２の画像信号調整部は、
前記原画像信号の水平同期期間と水平有効画素数とを調整して前記調整前画像信号を出力するようにしてもよい。
【００１２】
このような第２の画像信号調整部を備えれば、第１の画像信号調整部において調整可能な調整前画像信号を準備することができる。
【００１３】
【発明の他の態様】
この発明は、以下のような態様も含んでいる。第１の態様は、画像表示部に画像を表示する方法であって、
（ａ）入力される調整前画像信号を調整して、調整済み画像信号を出力する工程と、
（ｂ）前記調整済み画像信号に基づいて前記画像表示部に画像を表示する工程と、
を備え、
前記工程（ａ）は、
前記調整前画像信号の水平ブランキング期間が、所定の期間より小さい場合に、前記調整前画像信号をサンプリングするドットクロック信号の周波数を大きくすることにより、前記調整前画像信号の水平同期期間と水平有効画素数とを維持したまま、前記調整前画像信号の前記水平ブランキング期間を前記所定の期間以上となるように調整することを特徴とする画像表示方法である。
【００１４】
この方法も用いる場合にも、上記の装置と同様の作用・効果を有し、調整前画像信号を、画像表示部に適した水平ブランキング期間を有するように調整することができる。
【００１５】
【発明の実施の形態】
Ａ．画像表示装置の全体構成：
次に、本発明の実施の形態を実施例に基づき説明する。図２は、本発明の実施例としての画像表示装置の電気的構成を示す説明図である。この装置は、ＣＰＵ１００と、ビデオデコーダ１１０と、同期分離回路１２０と、ＡＤ変換部１２２と、ビデオプロセッサ１３０と、フレームメモリ１４０と、ブランキング期間調整回路１５０と、液晶パネル駆動回路２００と、液晶パネル２１０とを備えている。ＣＰＵ１００とビデオプロセッサ１３０とブランキング期間調整回路１５０とは、バス１００ａを介して接続されている。なお、ブランキング期間調整回路１５０が本発明における第１の画像信号調整部に相当し、ビデオプロセッサ１３０とフレームメモリ１４０とが本発明における第２の画像信号調整部に相当する。また、液晶パネル駆動回路２００と液晶パネル２１０とが本発明の画像表示部に相当する。
【００１６】
ビデオデコーダ１１０には、ビデオレコーダやテレビなどから出力されたアナログ画像信号ＡＶ１が入力される。アナログ画像信号ＡＶ１は、輝度信号と色信号と同期信号とが重畳された信号である。ビデオデコーダ１１０は、入力されたアナログ画像信号ＡＶ１から、Ｒ，Ｇ，Ｂの３色のデジタル色信号で構成されるデジタル画像信号ＤＶ１を生成して出力するとともに、垂直および水平同期信号Ｖ／ＨＳＹＮＣ１を分離して出力する。出力されたデジタル画像信号ＤＶ１と同期信号Ｖ／ＨＳＹＮＣ１とは、ビデオプロセッサ１３０に入力される。
【００１７】
一方、同期分離回路１２０には、パーソナルコンピュータから出力されたアナログ画像信号ＡＶ２が入力される。アナログ画像信号ＡＶ２は、アナログ色信号と同期信号とを含んでいる。同期分離回路１２０は、アナログ画像信号ＡＶ２から垂直および水平同期信号Ｖ／ＨＳＹＮＣ２と、３色の色信号で構成されるアナログ色信号ＡＶ２’とを分離して出力する。分離された同期信号Ｖ／ＨＳＹＮＣ２はビデオプロセッサ１３０に入力され、アナログ色信号ＡＶ２’はＡＤ変換部１２２に入力される。
【００１８】
ＡＤ変換部１２２は、３つのＡＤ変換器を含んでいる。ＡＤ変換部１２２は、アナログ色信号ＡＶ２’に含まれる３色の色信号のそれぞれを順次ＡＤ変換して、３色のデジタル色信号で構成されるデジタル画像信号ＤＶ２を出力する。デジタル画像信号ＤＶ２は、ビデオプロセッサ１３０に入力される。なお、ＡＤ変換部１２２におけるアナログ色信号ＡＶ２’のＡＤ変換は、ビデオプロセッサ１３０から出力されるドットクロック信号ＤＣＬＫ２（後述する）に従って実行される。
【００１９】
ビデオプロセッサ１３０は、画像データＤＴをフレームメモリ１４０に書き込んだり、フレームメモリ１４０から画像データＤＴ’を読み出したりするための回路である。ビデオプロセッサ１３０は、その内部において、入力された２つのデジタル画像信号ＤＶ１，ＤＶ２のうちのいずれか一方を選択し、また、入力された２つの同期信号Ｖ／ＨＳＹＮＣ１，Ｖ／ＨＳＹＮＣ２のうちのいずれか一方を選択する。選択されたデジタル画像信号の画像データＤＴは、フレームメモリ１４０に書き込まれる。また、書き込まれた画像データＤＴは、フレームメモリ１４０から画像データＤＴ’として読み出される際に調整され、デジタル画像信号ＤＶｂとしてビデオプロセッサ１３０から出力される。この調整は、デジタル画像信号ＤＶｂが液晶パネル２１０に適した同期期間および有効画素数を有するようにするために行われる。ただし、本実施例において、ビデオプロセッサ１３０から出力されるデジタル画像信号ＤＶｂは、液晶パネル２１０に適した水平ブランキング期間を有していない。このため、デジタル画像信号ＤＶｂは、ブランキング期間調整回路１５０において、さらに調整される。また、ビデオプロセッサ１３０は、デジタル画像信号ＤＶｂとともに、デジタル画像信号ＤＶｂの各画素データをサンプリングするのに適したドットクロック信号ＤＣＬＫｂと、同期信号Ｖ／ＨＳＹＮＣｂとを出力する。なお、ビデオプロセッサ１３０の内部構成および動作については、後述する。
【００２０】
ブランキング期間調整回路１５０（図２）は、ビデオプロセッサ１３０から入力されたデジタル画像信号ＤＶｂの水平ブランキング期間を液晶パネル２１０に適するように調整して、調整済みのデジタル画像信号ＤＶｃを出力する機能を有している。本実施例の液晶パネル２１０に適した水平ブランキング期間は、約５．０μｓ以上であるため、約５．０μｓ以上の水平ブランキング期間を有するように調整される。本実施例においては、ブランキング期間調整回路１５０は、デジタル画像信号ＤＶｂの１水平同期期間を維持したまま、水平ブランキング期間を調整する。また、ブランキング期間調整回路１５０は、デジタル画像信号ＤＶｃとともに、デジタル画像信号ＤＶｃの各画素データをサンプリングするのに適したドットクロック信号ＤＣＬＫｃと、同期信号Ｖ／ＨＳＹＮＣｃとを出力する。
ブランキング期間調整回路１５０の内部構成および動作については、さらに後述する。
【００２１】
ブランキング期間調整回路１５０から出力されたデジタル画像信号ＤＶｃとドットクロック信号ＤＣＬＫｃと同期信号Ｖ／ＨＳＹＮＣｃとは、液晶パネル駆動回路２００に入力される。液晶パネル駆動回路２００は、液晶パネル２１０を駆動するための回路である。液晶パネル駆動回路２００は、液晶パネル２１０の各駆動素子を駆動するための画素データに応じた電圧信号や、液晶パネル２１０のプリチャージ処理に必要なプリチャージ信号などを含む駆動信号ＤＳを出力する。
【００２２】
液晶パネル２１０は、駆動信号ＤＳに基づいて、各駆動素子を駆動し、表示画面上に画像を表示させる。このとき、液晶パネル２１０は、ブランキング期間調整回路１５０において得られた約５．０μｓ以上の水平ブランキング期間内にプリチャージ処理を行う。
【００２３】
Ｂ．画像表示装置における処理の概要：
図３は、３種類のデジタル画像信号ＤＶａ，ＤＶｂ，ＤＶｃとその水平同期信号ＨＳＹＮＣａ，ＨＳＹＮＣｂ，ＨＳＹＮＣｃとの関係を示す説明図である。また、図４は、図３に示す３種類のデジタル画像信号ＤＶａ，ＤＶｂ，ＤＶｃの水平同期期間や水平ブランキング期間などの値を示す説明図である。
【００２４】
図３（Ａ−１），（Ａ−２）は、図２のビデオプロセッサ１３０に入力される水平同期信号ＨＳＹＮＣａとデジタル画像信号ＤＶａとを示している。図３（Ｂ−１），（Ｂ−２）は、図２のビデオプロセッサ１３０から出力される水平同期信号ＨＳＹＮＣｂとデジタル画像信号ＤＶｂとを示している。図３（Ｃ−１），（Ｃ−２）は、図２のブランキング期間調整回路１５０から出力される水平同期信号ＨＳＹＮＣｃとデジタル画像信号ＤＶｃとを示している。なお、図３（Ａ−２），（Ｂ−２），（Ｃ−２）に示すデジタル画像信号ＤＶａ，ＤＶｂ，ＤＶｃは、それぞれ図３（Ａ−１），（Ｂ−１），（Ｃ−１）に示す水平同期信号ＨＳＹＮＣａ，ＨＳＹＮＣｂ，ＨＳＹＮＣｃと同期する信号である。
【００２５】
図３，図４に示すように、本実施例の３種類のデジタル画像信号ＤＶａ，ＤＶｂ，ＤＶｃは、同じ垂直同期期間（１６．６７ｍｓ）と水平同期期間（１５．６３μｓ）を有している。しかし、各デジタル画像信号ＤＶａ，ＤＶｂ，ＤＶｃの各画素データをサンプリングするためのドットクロック信号ＤＣＬＫａ，ＤＣＬＫｂ，ＤＣＬＫｃは、それぞれ「１０８．０ＭＨｚ」，「１１３．５ＭＨｚ」，「１２９．８ＭＨｚ」と異なっている。したがって、各デジタル画像信号ＤＶａ，ＤＶｂ，ＤＶｃに含まれる水平ドット数（１水平期間内に含まれるドット数）も、それぞれ異なる。
【００２６】
ここで、ビデオプロセッサ１３０に入力されるデジタル画像信号ＤＶａ（図３（Ａ−１），（Ａ−２），図４）は、その１水平同期期間１Ｈａ内に１６８８個（＝１５．６３（μｓ）×１０８．０（ＭＨｚ））のドットを含んでいるものと仮定している。デジタル画像信号ＤＶａの１水平同期期間１Ｈａ内の有効画素数は１２８０ドットであるため、水平ブランキング期間ＢＰａ内には４０８個（＝１６８８−１２８０）のブランクドットが含まれる。したがって、水平ブランキング期間ＢＰａは、約３．７８μｓ（＝４０８／１０８．０（ＭＨｚ））となっている。
【００２７】
なお、後述するように、ビデオプロセッサ１３０は、入力されるデジタル画像信号ＤＶａの解像度（１水平同期期間内の有効画素数×１垂直同期期間内の有効ライン数）を液晶パネル２１０に適した値に調整して、調整されたデジタル画像信号ＤＶｂを出力する機能を有している。したがって、入力されるデジタル画像信号の解像度としては、ＶＧＡ，ＸＧＡ，ＳＶＧＡなどの種々の規格の値を取り得る。
【００２８】
ビデオプロセッサ１３０において調整されたデジタル画像信号ＤＶｂ（図３（Ｂ−１），（Ｂ−２），図４）は、その１水平同期期間１Ｈｂ内に１７７４個（＝１５．６３（μｓ）×１１３．５（ＭＨｚ））のドットを含んでいる。また、デジタル画像信号ＤＶｂの１水平同期期間１Ｈｂ内の有効画素数は１３６６ドットに調整されている。この有効画素数の調整は、液晶パネル２１０（図２）に適するように行われる。すなわち、本実施例において用いられる液晶パネル２１０では、表示可能な水平方向の画素数と垂直方向のライン数との比が「４：３」であるため、この比となるように有効画素数が調整されている。図４に示すように、デジタル画像信号ＤＶａの解像度が１２８０画素×１０２４ラインである場合には、１３６６画素×１０２４ラインとなるように調整される。本実施例のビデオプロセッサ１３０（図２）は、有効画素数を調整する際に、ブランクドット数を維持するように調整を行う。従って、水平ブランキング期間ＢＰｂ内には入力されたデジタル画像信号ＤＶａのブランクドット数と同じ４０８個のブランクドットが含まれている。ただし、出力されるデジタル画像信号ＤＶｂのドットクロック信号ＤＣＬＫｂの周波数（１１３．５ＭＨｚ）が入力されたデジタル画像信号ＤＶａのドットクロック信号ＤＣＬＫａの周波数（１０８．０ＭＨｚ）より大きいため、デジタル画像信号ＤＶｂの水平ブランキング期間ＢＰｂは、デジタル画像信号ＤＶａの水平ブランキング期間ＢＰａより小さく、約３．５９μｓ（＝４０８／１１３．５（ＭＨｚ））となっている。
【００２９】
ブランキング期間調整回路１５０において調整されたデジタル画像信号ＤＶｃ（図３（Ｃ−１），（Ｃ−２），図４）は、その１水平同期期間１Ｈｃ内に２０２８個（＝１５．６３（μｓ）×１２９．８（ＭＨｚ））のドットを含んでいる。このとき、デジタル画像信号ＤＶｃの１水平同期期間１Ｈｃ内の有効画素数は１３６６ドットのまま維持される。したがって、水平ブランキング期間ＢＰｃ内には６６２ドット（＝２０２８−１３６６）含まれることになる。このとき、水平ブランキング期間ＢＰｃは、約５．１０μｓ（＝６６２／１２９．８（ＭＨｚ））となり、液晶パネル２１０に適した水平ブランキング期間（約５．０μｓ以上）に調整（拡大）されている。この水平ブランキング期間の拡大は、デジタル画像信号ＤＶｃに含まれる各画素データをサンプリングするためのドットクロック信号ＤＣＬＫｃの周波数（１２９．８ＭＨｚ）を、デジタル画像信号ＤＶｂに含まれる各画素データをサンプリングするためのドットクロック信号ＤＣＬＫｂの周波数（１１３．５ＭＨｚ）より大きくすることによって実現されている。なお、ドットクロック信号ＤＣＬＫｃの周波数ｆDCLKc は、次の式（１）によって決定される。
【００３０】
ｆDCLKc ＝（１Ｈｃ内の有効画素数）／（１Ｈｃ−ＢＰｃ）    ……（１）
【００３１】
ここで、１Ｈｃはデジタル画像信号ＤＶｃの１水平同期期間（μｓ）を示しており、ＢＰｃは水平ブランキング期間（μｓ）を示している。上記のように、水平ブランキング期間ＢＰｃとして約５．１０μｓ確保する場合には、ドットクロック信号ＤＣＬＫの周波数ｆDCLKc は、約１２９．８ＭＨｚ（＝１３６６／（１５．６３−５．１０））と決定される。
【００３２】
なお、本実施例においては、図３（Ａ−２），（Ｂ−２），（Ｃ−２）に示すように、１水平期間内における最後の有効画素データの発生時期が、ほぼ同じとなるように、換言すれば、フロントポーチの期間を一定に保つように調整されている。
【００３３】
以上の説明からも分かるように、本実施例におけるデジタル画像信号ＤＶａ，ＤＶｂ，ＤＶｃは、それぞれ本発明における原画像信号、調整前画像信号、調整済み画像信号に相当する。
【００３４】
Ｃ．ビデオプロセッサの内部構成：
図５は、ビデオプロセッサ１３０の内部構成を示す説明図である。ビデオプロセッサ１３０は、サンプリングクロック生成部１３１と、データセレクタ１３２と、制御部１３４と、書込・読出制御部１３６とを備えている。制御部１３４は、バス１００ａを介してＣＰＵ１００と接続されており、ＣＰＵ１００からの指示に基づいてビデオプロセッサ１３０内の各部を制御する。
【００３５】
データセレクタ１３２には、２つのデジタル画像信号ＤＶ１，ＤＶ２が入力されている。データセレクタ１３２は、制御部１３４から供給される選択信号ＳＥＬ１に基づいて、２つのデジタル画像信号ＤＶ１，ＤＶ２のうちのいずれか一方を選択し、デジタル画像信号ＤＶａ（図３（Ａ−２））として出力する。
【００３６】
サンプリングクロック生成部１３１には、図２のビデオデコーダ１１０から出力された第１の同期信号Ｖ／ＨＳＹＮＣ１と、同期分離回路１２０から出力された第２の同期信号Ｖ／ＨＳＹＮＣ２とが入力されている。サンプリングクロック生成部１３１は、制御部１３４から供給される制御信号ＣＴＲＳに基づいて、第１と第２の同期信号のうちのいずれか一方を同期信号Ｖ／ＨＳＹＮＣａ（図３（Ａ−１））として選択する。なお、サンプリングクロック生成部１３１は、第２の同期信号Ｖ／ＨＳＹＮＣ２を選択した場合には、前述のＡＤ変換部１２２（図２）に供給するためのドットクロック信号ＤＣＬＫａをドットクロック信号ＤＣＬＫ２として出力する。また、サンプリングクロック生成部１３１は、制御信号ＣＴＲＣを出力する。制御信号ＣＴＲＣには、選択された同期信号Ｖ／ＨＳＹＮＣａと、データセレクタ１３２において選択されたデジタル画像信号ＤＶａの各画素データをサンプリングするのに適したドットクロック信号ＤＣＬＫａとが含まれている。制御信号ＣＴＲＣは制御部１３４に入力され、制御部１３４によって実行される書込・読出制御部１３６の処理に利用される。
【００３７】
書込・読出制御部１３６は、選択されたデジタル画像信号ＤＶａの画像データＤＴをフレームメモリ１４０へ書き込むとともに、フレームメモリ１４０から画像データＤＴ’を読み出し、デジタル画像信号ＤＶｂとして出力する機能を有している。画像データＤＴの書き込み処理および画像データＤＴ’の読み出し処理は、書込・読出制御部１３６において生成される書込制御信号ＣＴＲＷ１および読出制御信号ＣＴＲＲ１に従って行われる。
【００３８】
書込制御信号ＣＴＲＷ１は、制御部１３４を介して入力される書込用のドットクロック信号ＤＣＬＫａと同期信号Ｖ／ＨＳＹＮＣａとに基づいて生成される。一方、読出制御信号ＣＴＲＲ１は、制御部１３４から入力される読出用のドットクロック信号ＤＣＬＫｂと同期信号Ｖ／ＨＳＹＮＣｂとに基づいて生成される。
【００３９】
読出用のドットクロック信号ＤＣＬＫｂは、書込・読出制御部１３６から出力されるデジタル画像信号ＤＶｂの各画素データをサンプリングするのに適した信号である。本実施例の読出用のドットクロック信号ＤＣＬＫｂは、制御部１３４に入力される制御信号ＣＴＲＣに含まれる同期信号Ｖ／ＨＳＹＮＣａに基づいて生成されている。読出用のドットクロック信号ＤＣＬＫｂは、例えば、制御部１３４に入力される水平同期信号ＨＳＹＮＣａを制御部１３４内部の図示しないＰＬＬ回路を用いて生成することができる。この場合には、読出用のドットクロック信号ＤＣＬＫｂは、同期信号Ｖ／ＨＳＹＮＣａと同期した信号となる。また、制御部１３４は、入力された同期信号Ｖ／ＨＳＹＮＣａを読出用のドットクロック信号ＤＣＬＫｂを用いてサンプリングすることにより、ドットクロック信号ＤＣＬＫｂと同期する同期信号Ｖ／ＨＳＹＮＣｂを生成する。したがって、本実施例の同期信号Ｖ／ＨＳＹＮＣｂは、選択された同期信号Ｖ／ＨＳＹＮＣａとほぼ同じ垂直および水平同期期間を有している（図４）。なお、読出用のドットクロック信号ＤＣＬＫｂおよび同期信号Ｖ／ＨＳＹＮＣｂは、書込用のドットクロック信号ＤＣＬＫａおよび同期信号Ｖ／ＨＳＹＮＣａと非同期で生成されるようにしてもよい。
【００４０】
書込・読出制御部１３６は、フレームメモリ１４０に記憶された画像データＤＴ’を読み出す際に、画像データの調整を行う。具体的には、フレームメモリ１４０に記憶された有効画素数を、液晶パネル２１０に適した有効画素数となるように調整する。この有効画素数の調整は、読出用のドットクロック信号ＤＣＬＫｂの周波数を、書込用のドットクロック信号ＤＣＬＫａの周波数と異なる周波数とすることによって実現されている。ドットクロック信号ＤＣＬＫｂの周波数は、デジタル画像信号ＤＶｂに含まれる有効画素数が、液晶パネル２１０に適した垂直および水平方向の画素数の比となるように決定されている。具体的には、ドットクロック信号ＤＣＬＫｂの周波数は、同期信号Ｖ／ＨＳＹＮＣａから決定できるデジタル画像信号ＤＶａに含まれる有効画素数を用いて決定される。すなわち、通常、画像信号の有効画素数は、その垂直および水平同期信号の周期と１対１で対応付けられるので、この関係を記憶したテーブル等を用いることにより、同期信号から画像信号に含まれる有効画素数を求めることができる。求められたデジタル画像信号ＤＶａに含まれる有効画素数と液晶パネル２１０に適した有効画素数との関係から、読出用のドットクロック信号ＤＣＬＫｂを決定することができる。すなわち、読出用のドットクロック信号ＤＣＬＫｂの周波数ｆDCLKb は、例えば、次の式（２）によって決定される。
【００４１】
ｆDCLKb ＝（４／３×ＮＬａ＋ＮＢＰａ）／１Ｈｂ       ……（２）
【００４２】
ここで、ＮＬａ、ＮＢＰａは、それぞれデジタル画像信号ＤＶａのライン数と、水平ブランキング期間ＢＰａに含まれるブランクドット数とを示している。また、１Ｈｂはデジタル画像信号ＤＶｂの１水平同期期間（μｓ）を示している。したがって、デジタル画像信号ＤＶａのライン数が１０２４である場合には、ドットクロック信号ＤＣＬＫｂの周波数ｆDCLKb は、前述のように、約１１３．５ＭＨｚ（＝（４／３×１０２４＋４０８）／１５．６３）と決定される。
【００４３】
なお、図４に示すように、有効画素数が増加する場合には、増加する画素データは、隣接する画素データを用いて補完しながら生成することが好ましい。
【００４４】
ビデオプロセッサ１３０（図２）から出力されるデジタル画像信号ＤＶｂと、ドットクロック信号ＤＣＬＫｂと、同期信号Ｖ／ＨＳＹＮＣｂとは、ブランキング期間調整回路１５０での処理に用いられる。
【００４５】
Ｄ．ブランキング期間調整回路の内部構成：
図６は、ブランキング期間調整回路１５０の内部構成の一例を示す説明図である。ブランキング期間調整回路１５０は、ＦＩＦＯメモリ１５２と、タイミング制御部１５４と、クロック生成部１５６とを備えている。なお、タイミング制御部１５４とクロック生成部１５６とは、バス１００ａに接続されている。ビデオプロセッサ１３０（図２）から出力されたデジタル画像信号ＤＶｂは、ＦＩＦＯメモリ１５２に入力される。また、同期信号Ｖ／ＨＳＹＮＣｂは、タイミング制御部１５４およびクロック生成部１５６に入力され、ドットクロック信号ＤＣＬＫｂは、タイミング制御部１５４に入力される。
【００４６】
タイミング制御部１５４は、書込制御信号ＣＴＲＷ２を生成し、生成した書込制御信号ＣＴＲＷ２に基づいて、デジタル画像信号ＤＶｂの有効画素データをＦＩＦＯメモリ１５２に書き込む。また、タイミング制御部１５４は、読出制御信号ＣＴＲＲ２を生成し、読出制御信号ＣＴＲＲ２に基づいて、ＦＩＦＯメモリ１５２からデジタル画像信号ＤＶｃの有効画素データを読み出す。
【００４７】
書込制御信号ＣＴＲＷ２は、タイミング制御部１５４に入力されるドットクロック信号ＤＣＬＫｂおよび同期信号Ｖ／ＨＳＹＮＣｂに基づいて生成される。書込制御信号ＣＴＲＷ２は、ドットクロック信号ＤＣＬＫｂと、ＦＩＦＯメモリ１５２へのデジタル画像信号ＤＶｂの書き込みを可能とする書込イネーブル信号ＷＥＮとを含んでいる。書込イネーブル信号ＷＥＮは、後述するように、デジタル画像信号ＤＶｂの有効画素が存在する期間についてのみ出力される。
【００４８】
また、読出制御信号ＣＴＲＲ２は、クロック生成部１５６から供給されるドットクロック信号ＤＣＬＫｃと、タイミング制御部１５４内で生成される同期信号Ｖ／ＨＳＹＮＣｃとに基づいて生成される。同期信号Ｖ／ＨＳＹＮＣｃは、タイミング制御部１５４に入力される同期信号Ｖ／ＨＳＹＮＣｂをドットクロック信号ＤＣＬＫｃを用いてサンプリングすることによって生成される。読出制御信号ＣＴＲＲ２は、ドットクロック信号ＤＣＬＫｃと、ＦＩＦＯメモリ１５２からのデジタル画像信号の読み出しを可能とする読出イネーブル信号ＲＥＮとを含んでいる。読出イネーブル信号ＲＥＮは、後述するように、デジタル画像信号ＤＶｃに有効画素が含まれることとなる期間についてのみ出力される。
【００４９】
クロック生成部１５６には、同期信号Ｖ／ＨＳＹＮＣｂが入力されており、この同期信号に基づいてドットクロック信号ＤＣＬＫｃを出力する。ドットクロック信号ＤＣＬＫｃは、クロック生成部１５６内部に備えられた図示しないＰＬＬ回路において生成される。なお、本実施例においては、ＰＬＬ回路の逓倍数は、前述した式（１）で決定され、バス１００ａを介してＣＰＵ１００により予め設定されている。これにより、出力されるドットクロック信号ＤＣＬＫｃの周波数は、図４に示すように１２９．８ＭＨｚとなる。
【００５０】
ＦＩＦＯメモリ１５２は、入力されたデジタル画像信号ＤＶｂの水平ブランキング期間を調整するために用いられるメモリである。ＦＩＦＯメモリ１５２に書き込まれたデジタル画像信号ＤＶｂは、タイミング制御部１５４から出力されたドットクロック信号ＤＣＬＫｃに従って読み出され、デジタル画像信号ＤＶｃとして出力される。このとき、図３（Ｂ−２），（Ｃ−２），図４において説明したように、２つのデジタル画像信号ＤＶｂ，ＤＶｃの間の有効画素数および同期期間は維持され、水平ブランキング期間ＢＰｃが液晶パネル２１０に適するように調整される。なお、本実施例のＦＩＦＯメモリ１５２の動作は、図６に示すように、ドットクロック信号ＤＣＬＫｂと書込イネーブル信号ＷＥＮとを含む書込制御信号ＣＴＲＷ２、および、ドットクロック信号ＤＣＬＫｃと読出イネーブル信号ＲＥＮとを含む読出制御信号ＣＴＲＲ２によって制御されているが、これに代えてアドレスを指定することによって制御されるようにしてもよい。
【００５１】
図７は、ＦＩＦＯメモリ１５２へのデジタル画像信号ＤＶｂの書き込み動作、および、ＦＩＦＯメモリ１５２からのデジタル画像信号ＤＶｃの読み出し動作を示す説明図である。図７（Ａ）は、図６のタイミング制御部１５４から出力される水平同期信号ＨＳＹＮＣｃを示しており、図３（Ｃ−１）と同じである。図７（Ｂ）は、ＦＩＦＯメモリ１５２に入力されるデジタル画像信号ＤＶｂを示しており、図３（Ｂ−２）と同じである。図７（Ｃ）は、ＦＩＦＯメモリ１５２から出力されるデジタル画像信号ＤＶｃを示しており、図３（Ｃ−２）と同じである。また、図７（Ｄ）は、ＦＩＦＯメモリ１５２に書き込まれるデジタル画像信号ＤＶｂの有効画素と、ＦＩＦＯメモリ１５２から読み出されるデジタル画像信号ＤＶｃの有効画素との関係を示している。図７（Ｄ）において、縦軸は、ＦＩＦＯメモリ１５２に書き込まれる画素数、あるいは、ＦＩＦＯメモリ１５２から読み出される画素数を示している。横軸は、時間ｔを示している。直線Ｌｂは、ＦＩＦＯメモリ１５２に書き込まれるデジタル画像信号ＤＶｂの有効画素の累積数を示しており、直線Ｌｃは、ＦＩＦＯメモリ１５２から読み出されるデジタル画像信号ＤＶｃの有効画素の累積数を示している。
【００５２】
図７（Ｂ），（Ｄ）から分かるように、デジタル画像信号ＤＶｂの有効画素は、時刻ｔ１においてＦＩＦＯメモリ１５２への書き込みが開始され、時刻ｔ３において１３６６ドットのすべての有効画素の書き込みが終了する。また、図７（Ｃ），（Ｄ）から分かるように、ＦＩＦＯメモリ１５２に書き込まれた有効画素は、時刻ｔ２において読み出しが開始され、時刻ｔ３において１３６６ドットのすべての有効画素の読み出しが終了する。なお、時刻ｔ１と時刻ｔ２の間には、約１．５１μｓ（＝５．１０−３．５９）の時間があるため、この期間に約１７２ドット（＝１．５１（μｓ）×１１３．５（ＭＨｚ））の有効画素データがＦＩＦＯメモリ１５２に書き込まれる。このように、複数の有効画素データを予めＦＩＦＯメモリ１５２に記憶し、より大きな周波数を有するドットクロック信号ＤＣＬＫｃを用いて読み出すことにより、デジタル画像信号ＤＶｂに含まれる有効画素数を維持したまま、ブランキング期間を大きくすることが可能となる（図７（Ｂ），（Ｃ））。また、デジタル画像信号ＤＶｂの複数の有効画素データを予めＦＩＦＯメモリ１５２に記憶しておくことにより、図７（Ｄ）に示すような２つの直線Ｌｂ，Ｌｃの関係を実現することができる。すなわち、ＦＩＦＯメモリ１５２から出力される有効画素の累積数（直線Ｌｃ）が、ＦＩＦＯメモリ１５２に書き込まれる有効画素の累積数（直線Ｌｂ）を超えない関係を実現することができる。
【００５３】
なお、図７（Ｄ）においては、図示の便宜上、デジタル画像信号ＤＶｂの有効画素の書込終了時刻ｔ３と、デジタル画像信号ＤＶｃの有効画素の読出終了時刻ｔ３’とが、ほぼ同じとなっている。しかし、実際には、ＦＩＦＯメモリ１５２に画素データを一旦書き込んでから読み出すため、少なくともこの時間分だけ、デジタル画像信号ＤＶｂの有効画素の書込終了時刻ｔ３がデジタル画像信号ＤＶｃの有効画素の読出終了時刻ｔ３’より早い。
【００５４】
ところで、デジタル画像信号ＤＶｂの有効画素のＦＩＦＯメモリ１５２への書込開始時刻ｔ１および書込終了時刻ｔ３は、図６のタイミング制御部１５４において決定される。タイミング制御部１５４は、書込開始時刻ｔ１から書込終了時刻ｔ３までの間に、前述の書込イネーブル信号ＷＥＮを出力する。書込開始時刻ｔ１は、例えば、図７（Ａ）に示す水平同期信号ＨＳＹＮＣｃとほぼ同じ水平同期信号ＨＳＹＮＣｂ（図３（Ｂ−１））の立ち上がりエッジが発生する時刻ｔ０から最初の有効画素データが存在するまでの所定の期間（ｔ１−ｔ０）を、ドットクロック信号ＤＣＬＫｂのパルス数を用いてカウントすることにより決定すればよい。なお、この期間（ｔ１−ｔ０）は、バス１００ａを介してタイミング制御部１５４に入力されている。また、書込終了時刻ｔ３は、書込開始時刻ｔ１からドットクロック信号ＤＣＬＫｂのパルス数をカウントし、カウント数が「１３６６」に達した時刻とすればよい。
【００５５】
一方、デジタル画像信号ＤＶｃを構成する有効画素のＦＩＦＯメモリ１５２からの読出開始時刻ｔ２および読出終了時刻ｔ３’も、図６のタイミング制御部１５４において決定される。タイミング制御部１５４は、読出開始時刻ｔ２から読出終了時刻ｔ３’までの間に、前述の読出イネーブル信号ＲＥＮを出力する。読出開始時刻ｔ２は、例えば、図７（Ａ）の水平同期信号ＨＳＹＮＣｃの立ち上がりエッジが発生する時刻ｔ０から有効画素データが存在するまでの所定の期間（ｔ２−ｔ０）を、クロック生成部１５６から出力されるドットクロック信号ＤＣＬＫｃのパルス数を用いてカウントすることにより決定すればよい。なお、この期間（ｔ２−ｔ０）は、バス１００ａを介してタイミング制御部１５４に入力されている。また、読出終了時刻ｔ３は、読出開始時刻ｔ２からドットクロック信号ＤＣＬＫｃのパルス数をカウントし、カウント数が「１３６６」に達した時刻とすればよい。
【００５６】
図７（Ｄ）に示すような関係で、ＦＩＦＯメモリ１５２にデジタル画像信号ＤＶｂの有効画素を書き込み、ＦＩＦＯメモリ１５２からデジタル画像信号ＤＶｃを構成する有効画素を読み出す場合には、図７（Ｂ）に示すように、ＦＩＦＯメモリ１５２として約１７２ドット分のメモリ容量が必要である。なお、このメモリ容量は、図７（Ｄ）の関係からも分かるように、必要最小限のメモリ容量である。すなわち、図７（Ｄ）においては、書込終了時刻ｔ３と読出終了時刻ｔ３’とがほぼ同時刻となるようにしているが、読出終了時刻ｔ３’が書込終了時刻ｔ３よりも比較的後になる場合には、ＦＩＦＯメモリ１５２として必要となるメモリ容量は大きくなる。一般に、ＦＩＦＯメモリ１５２のメモリ容量は、２つのデジタル画像信号ＤＶｂ，ＤＶｃの関係に基づいて決定すればよい。
【００５７】
以上、説明したように、ブランキング期間調整回路１５０は、ビデオプロセッサ１３０から出力されたデジタル画像信号ＤＶｂが液晶パネル２１０に適した水平ブランキング期間を有していない場合に、ドットクロック信号の周波数を変更することにより、水平ブランキング期間を調整する。したがって、このようなブランキング期間調整回路１５０を備えた画像表示装置においては、画像表示部に適した所定の水平ブランキング期間を確保し、水平ブランキング期間に必要な処理をうまく実行することが可能となる。
【００５８】
Ｅ．ブランキング期間調整回路の変形例：
図８は、ブランキング期間調整回路の変形例を示す説明図である。図８のブランキング期間調整回路１５０ａは、図６に示したブランキング期間調整回路１５０に、セレクタ３５１と、ブランキング期間判定部３５３とを追加した構成を有している。なお、ブランキング期間判定部３５３とタイミング制御部１５４とクロック生成部１５６とは、バス１００ａに接続されている。
【００５９】
図８においては、ブランキング期間調整回路１５０ａに入力されたデジタル画像信号ＤＶｂは、セレクタ３５１とＦＩＦＯメモリ１５２とに入力される。ＦＩＦＯメモリ１５２に入力されたデジタル画像信号ＤＶｂは、ＦＩＦＯメモリ１５２を介してデジタル画像信号ＤＶｃ’としてセレクタ３５１に入力される。セレクタ３５１は、入力された２つのデジタル画像信号ＤＶｂ，ＤＶｃ’のうち、いずれか一方を選択し、デジタル画像信号ＤＶｃとして出力する。なお、セレクタ３５１の選択動作は、ブランキング期間判定部３５３から出力される選択信号ＳＥＬ２によって制御される。
【００６０】
ブランキング期間判定部３５３は、ブランキング期間調整回路１５０ａに入力されたデジタル画像信号ＤＶｂが液晶パネル２１０（図２）に適した水平ブランキング期間ＢＰｂを有するか否かを判断する。具体的には、ブランキング期間判定部３５３に入力される水平同期信号ＨＳＹＮＣｂと、ドットクロック信号ＤＣＬＫｂと、バス１００ａを介して入力されるデジタル画像信号ＤＶｂに含まれる有効画素数とに基づいて、水平ブランキング期間ＢＰｂを判断する。すなわち、水平同期信号ＨＳＹＮＣｂの１周期内に発生するドットクロック信号ＤＣＬＫｂのパルス数をカウントすることによって、１水平同期期間に含まれる水平ドット数を得ることができる。また、水平ドット数と有効画素数とから、ブランクドット数を得ることができる。このブランクドット数とドットクロック信号ＤＣＬＫｂとから、水平ブランキング期間ＢＰｂを得る。このように得られた水平ブランキング期間ＢＰｂと、液晶パネル２１０（図２）が要求する水平ブランキング期間とを比較することにより、デジタル画像信号ＤＶｂが液晶パネル２１０に適した水平ブランキング期間ＢＰｂを有するか否かを判断することができる。なお、液晶パネル２１０が要求する水平ブランキング期間は、バス１００ａを介してＣＰＵ１００により予め設定されている。
【００６１】
ブランキング期間判定部３５３において、デジタル画像信号ＤＶｂが液晶パネル２１０に適した水平ブランキング期間ＢＰｂを有していると判断される場合には、デジタル画像信号ＤＶｂの調整を行う必要がない。したがって、この場合には、ブランキング期間判定部３５３は、セレクタ３５１においてデジタル画像信号ＤＶｂを選択するための選択信号ＳＥＬ２を出力する。セレクタ３５１は、この選択信号ＳＥＬ２に従って、デジタル画像信号ＤＶｂを選択し、デジタル画像信号ＤＶｃとして出力する。このとき、タイミング制御部１５４は、入力された同期信号Ｖ／ＨＳＹＮＣｂを同期信号Ｖ／ＨＳＹＮＣｃとしてそのまま出力し、入力されたドットクロック信号ＤＣＬＫｂをドットクロック信号ＤＣＬＫｃとしてそのまま出力する。
【００６２】
一方、ブランキング期間判定部３５３において、デジタル画像信号ＤＶｂが液晶パネル２１０に適した水平ブランキング期間ＢＰｂを有していないと判断される場合には、デジタル画像信号ＤＶｂの調整を行う必要がある。この場合には、ブランキング期間判定部３５３は、セレクタ３５１においてＦＩＦＯメモリ１５２を介したデジタル画像信号ＤＶｃ’を選択するための選択信号ＳＥＬ２を出力する。セレクタ３５１は、この選択信号ＳＥＬ２に従って、デジタル画像信号ＤＶｃ’を選択し、デジタル画像信号ＤＶｃとして出力する。
【００６３】
また、デジタル画像信号ＤＶｂが液晶パネル２１０に適した水平ブランキング期間ＢＰｂを有していないと判断される場合には、ブランキング期間判定部３５３は、クロック周波数制御信号ＣＴＲＦを出力する。クロック周波数制御信号ＣＴＲＦは、クロック生成部１５６から出力されるドットクロック信号ＤＣＬＫｃ’の周波数を制御するための信号である。クロック生成部１５６は、クロック周波数制御信号ＣＴＲＦに従って、デジタル画像信号ＤＶｃの水平ブランキング期間ＢＰｃが液晶パネル２１０に適した期間となるような周波数を有するドットクロック信号ＤＣＬＫｃ’を出力する。具体的には、クロック生成部１５６内の図示しないＰＬＬ回路に入力される水平同期信号ＨＳＹＮＣｂの逓倍数の設定を変更することによってドットクロック信号ＤＣＬＫｃの周波数が決定される。すなわち、上記のクロック周波数制御信号ＣＴＲＦは、デジタル画像信号ＤＶｂに含まれる有効画素数を維持したまま、所望の水平ブランキング期間を確保することができるような周波数を決定するための逓倍数を与える信号である。この逓倍数（ドットクロック信号ＤＣＬＫｃの周波数）は、前述した式（１）に従って決定される。このようにして生成されたドットクロック信号ＤＣＬＫｃ’を用いれば、ＦＩＦＯメモリ１５２から適切な水平ブランキング期間ＢＰｃを有するデジタル画像信号ＤＶｃを出力することが可能となる。なお、このとき、タイミング制御部１５４は、クロック生成部１５６から入力されたドットクロック信号ＤＣＬＫｃ’をドットクロック信号ＤＣＬＫｃとして出力し、入力された同期信号Ｖ／ＨＳＹＮＣｂをドットクロック信号ＤＣＬＫｃ’でサンプリングすることにより得られる信号を同期信号Ｖ／ＨＳＹＮＣｃとして出力する。
【００６４】
以上、説明したように、本実施例のブランキング期間調整回路１５０ａは、ブランキング期間判定部３５３を備えている。したがって、ブランキング期間調整回路１５０ａに入力されたデジタル画像信号ＤＶｂが液晶パネル２１０に適したブランキング期間を有しているか否かを判断することができる。これにより、デジタル画像信号ＤＶｂのブランキング期間が液晶パネル２１０に適していない場合にのみブランキング期間の調整を行い、適している場合にはブランキング期間の調整を省略することが可能となる。また、液晶パネルによっては、ブランキング期間が不要なものもある。この場合には、ブランキング期間調整回路１５０ａは、１水平同期期間を維持したままで、水平同期信号ＨＳＹＮＣｂとデジタル画像信号ＤＶｂとの関係を調整し、ブランキング期間ＢＰｃを小さくするようにしてもよい。このとき、ドットクロック信号ＤＣＬＫｃ’は、ほぼ１水平同期期間ですべての有効画素データをサンプリングするような周波数の小さなクロック信号とすればよい。
【００６５】
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば以下のような変形も可能である。
【００６６】
（１）上記実施例では、第２の画像信号調整部であるビデオプロセッサ１３０およびフレームメモリ１４０が、第１の画像信号調整部であるブランキング期間調整回路１５０，１５０ａと、別個にパッケージされている場合、例えば、第２の画像信号調整部として既存の回路を利用した場合について説明した。しかし、本発明は、第１と第２の画像信号調整部が一緒にパッケージされるような場合にも適用できる。すなわち、第１の画像信号調整部として、ＰＬＤ（プログラマブル・ロジック・デバイス）が用いられている場合には、第２の画像信号調整部の構成を既存の構成に追加するという比較的容易な設計変更で、１パッケージ化された第１と第２の画像信号調整部を備えたＰＬＤを得ることができる。
【００６７】
（２）上記実施例では、液晶パネル２１０を備えた画像表示装置について説明したが、本発明は、画像信号の水平ブランキング期間が画像表示部に適していない種々の画像表示装置に適用することができる。すなわち、画像表示部としては、液晶パネルに限られず、ＣＲＴやＰＤＰ（プラズマディスプレイパネル）なども適用可能である。また、画像表示装置の一態様である投写型表示装置にも適用可能である。この場合には、画像表示部として、液晶パネル、マイクロミラー型光変調装置などを利用することができる。なお、マイクロミラー型光変調装置としては、例えば、ＤＭＤ（デジタルマイクロミラーデバイス）（ＴＩ社の商標）を用いることができる。
【００６８】
（３）上記実施例において、ハードウェアによって実現されていた構成の一部をソフトウェアに置き換えるようにしてもよい。
【図面の簡単な説明】
【図１】画像表示部に入力される画像信号と、その画像信号に同期する水平同期信号を示す説明図である。
【図２】本発明の実施例としての画像表示装置の電気的構成を示す説明図である。
【図３】３種類のデジタル画像信号ＤＶａ，ＤＶｂ，ＤＶｃとその水平同期信号ＨＳＹＮＣａ，ＨＳＹＮＣｂ，ＨＳＹＮＣｃとの関係を示す説明図である。
【図４】図３に示す３種類のデジタル画像信号ＤＶａ，ＤＶｂ，ＤＶｃの水平同期期間やブランキング期間などの値を示す説明図である。
【図５】ビデオプロセッサ１３０の内部構成を示す説明図である。
【図６】ブランキング期間調整回路１５０の内部構成の一例を示す説明図である。
【図７】ＦＩＦＯメモリ１５２へのデジタル画像信号ＤＶｂの書き込み動作、および、ＦＩＦＯメモリ１５２からのデジタル画像信号ＤＶｃの読み出し動作を示す説明図である。
【図８】ブランキング期間調整回路の変形例を示す説明図である。
【符号の説明】
１００…ＣＰＵ
１００ａ…バス
１１０…ビデオデコーダ
１２０…同期分離回路
１２２…ＡＤ変換部
１３０…ビデオプロセッサ
１３１…サンプリングクロック生成部
１３２…データセレクタ
１３４…制御部
１３６…書込・読出制御部
１４０…フレームメモリ
１５０，１５０ａ…ブランキング期間調整回路
１５２…ＦＩＦＯメモリ
１５４…タイミング制御部
１５６…クロック生成部
２００…液晶パネル駆動回路
２１０…液晶パネル
３５１…セレクタ
３５３…ブランキング期間判定部
ＢＰ，ＢＰａ，ＢＰｂ，ＢＰｃ…水平ブランキング期間
ＤＰ…表示期間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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