(57)【特許請求の範囲】
【請求項１】
第１のパルス幅変調信号と、前記第１のパルス幅変調信号の相補信号としての第２のパルス幅変調信号とを出力するパルス幅変調波形発生装置であって、
第１のパルス幅変調信号が第１のレベルから第２のレベルに切り替わった後、第２のパルス幅変調回路が第２のレベルから第１のレベルに切り替わる迄の第１の遅延時間と、前記第２のパルス幅変調信号が前記第１のレベルから前記第２のレベルに切り替わった後、前記第１のパルス幅変調回路が前記第２のレベルから前記第１のレベルに切り替わる迄の第２の遅延時間とを有し、
クロック信号を受けカウント値及びカウント方向信号を出力するアップダウンカウンタと、
前記アップダウンカウンタのカウント値と比較用レジスタのデータとを比較し、それらが一致すると一致検出信号を出力する比較器と、
ＰＭＷ信号の出力極性を示す出力極性制御信号を出力する出力極性制御回路と、
前記一致検出信号の出力を受けて前記第１の遅延時間をもって第１の遅延信号を出力する第１の遅延回路と、
前記一致検出信号の出力を受けて前記第２の遅延時間をもって第２の遅延信号を出力する第２の遅延回路と、
前記第１及び第２の遅延信号と、前記カウント方向信号及び前記出力極性制御信号とを受ける選択回路と、を備え、
前記選択回路は、前記カウント方向信号と前記出力極性制御信号とにより、前記第１の遅延信号又は前記第２の遅延信号のいずれかを選択して出力すると共に、出力極性制御信号の値が変わる毎に前記第１の遅延信号と前記第２の遅延信号との選択順序を入れ替えて出力し、
波形成形部は、選択回路から受けた前記第１又は第２の遅延信号に基づいて前記第１及び第２の遅延時間を有する前記第１及び第２のパルス幅信号を出力する
ことを特徴とするパルス幅変調波形発生装置。
【請求項２】
第１のパルス幅変調信号と、前記第１のパルス幅変調信号の相補信号としての第２のパルス幅変調信号とを出力するパルス幅変調波形発生装置であって、
第１のパルス幅変調信号が第１のレベルから第２のレベルに切り替わった後、第２のパルス幅変調回路が第２のレベルから第１のレベルに切り替わる迄の第１の遅延時間と、前記第２のパルス幅変調信号が前記第１のレベルから前記第２のレベルに切り替わった後、前記第１のパルス幅変調回路が前記第２のレベルから前記第１のレベルに切り替わる迄の第２の遅延時間とを有し、
クロック信号を受けカウント値及びカウント方向信号を出力するアップダウンカウンタと、
前記アップダウンカウンタのカウント値と比較用レジスタのデータとを比較し、それらが一致すると一致検出信号を出力する比較器と、
ＰＭＷ信号の出力極性を示す出力極性制御信号を出力する出力極性制御回路と、
前記一致検出信号と前記出力極性制御信号を受けて第１または第２の遅延回路の動作開始を行う第１又は第２の動作開始信号を出力する選択回路と、
前記第１の動作開始信号を受けて前記第１の遅延時間をもって第１の遅延信号を出力する第１の遅延回路と、
前記第１の動作開始信号を受けて前記第２の遅延時間をもって第２の遅延信号を出力する第２の遅延回路と、
前記第１及び第２の遅延回路から受けた前記第１及び第２の遅延信号に基づいて前記第１及び第２の遅延時間を有する前記第１及び第２のパルス幅信号を出力する波形成形部とを有し、
前記第１の遅延時間と前記第２の遅延時間とは、前記出力極性制御信号に対応して順序が入れ替わることを特徴とするパルス幅変調波形発生装置。
【請求項３】
前記第１の遅延時間及び前記第２の遅延時間は、それぞれ前記パルス幅変調波波形発生回路が駆動するパワー素子のスイッチング時間に対応して個別に設定されることを特徴とする請求項１又は２記載のパルス幅変調波波形発生装置。
【請求項４】
各相ごとに第１のパルス幅変調信号と、前記第１のパルス幅変調信号の相補信号としての第２のパルス幅変調信号とを出力する３相パルス幅変調波形発生装置であって、
第１のパルス幅変調信号が第１のレベルから第２のレベルに切り替わった後、第２のパルス幅変調回路が第２のレベルから第１のレベルに切り替わる迄の第１の遅延時間と、前記第２のパルス幅変調信号が前記第１のレベルから前記第２のレベルに切り替わった後、前記第１のパルス幅変調回路が前記第２のレベルから前記第１のレベルに切り替わる迄の第２の遅延時間とを有し、
クロック信号を受けカウント値及びカウント方向信号を出力するアップダウンカウンタと、
前記アップダウンカウンタのカウント値と比較用レジスタのデータとを比較し、それらが一致すると一致検出信号を出力する比較器と、
ＰＭＷ信号の出力極性を示す出力極性制御信号を出力する出力極性制御回路と、
前記一致検出信号の出力を受けて前記第１の遅延時間をもって第１の遅延信号を出力する第１の遅延回路と、
前記一致検出信号の出力を受けて前記第２の遅延時間をもって第２の遅延信号を出力する第２の遅延回路と、
前記第１及び第２の遅延信号と、前記カウント方向信号及び前記出力極性制御信号とを受ける選択回路と、を備え、
前記選択回路は、前記カウント方向信号と前記出力極性制御信号とにより、前記第１の遅延信号又は前記第２の遅延信号のいずれかを選択して出力すると共に、出力極性制御信号の値が変わる毎に前記第１の遅延信号と前記第２の遅延信号との選択順序を入れ替えて出力し、
波形成形部は、選択回路から受けた前記第１又は第２の遅延信号に基づいて前記第１及び第２の遅延時間を有する前記第１及び第２のパルス幅信号を出力することを特徴とする３相パルス幅変調波形発生装置。
【請求項５】
各相ごとに第１のパルス幅変調信号と、前記第１のパルス幅変調信号の相補信号としての第２のパルス幅変調信号とを出力する３相パルス幅変調波形発生装置であって、
第１のパルス幅変調信号が第１のレベルから第２のレベルに切り替わった後、第２のパルス幅変調回路が第２のレベルから第１のレベルに切り替わる迄の第１の遅延時間と、前記第２のパルス幅変調信号が前記第１のレベルから前記第２のレベルに切り替わった後、前記第１のパルス幅変調回路が前記第２のレベルから前記第１のレベルに切り替わる迄の第２の遅延時間とを有し、
クロック信号を受けカウント値及びカウント方向信号を出力するアップダウンカウンタと、
前記アップダウンカウンタのカウント値と比較用レジスタのデータとを比較し、それらが一致すると一致検出信号を出力する比較器と、
ＰＭＷ信号の出力極性を示す出力極性制御信号を出力する出力極性制御回路と、
前記一致検出信号と前記出力極性制御信号を受けて第１または第２の遅延回路の動作開始を行う第１又は第２の動作開始信号を出力する選択回路と、
前記第１の動作開始信号を受けて前記第１の遅延時間をもって第１の遅延信号を出力する第１の遅延回路と、
前記第１の動作開始信号を受けて前記第２の遅延時間をもって第２の遅延信号を出力する第２の遅延回路と、
前記第１及び第２の遅延回路から受けた前記第１及び第２の遅延信号に基づいて前記第１及び第２の遅延時間を有する前記第１及び第２のパルス幅信号を出力する波形成形部とを有し、
前記第１の遅延時間と前記第２の遅延時間とは、前記出力極性制御信号に対応して順序が入れ替わることを特徴とする３相パルス幅変調波形発生装置。
【請求項６】
前記第１の遅延時間及び前記第２の遅延時間は、それぞれ前記パルス幅変調波波形発生回路が駆動するパワー素子のスイッチング時間に対応して個別に設定されることを特徴とする請求項４又は５記載の三相パルス幅変調波波形発生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、３相パルス幅変調波形発生装置に関し、特に交流電動機等を可変速制御するパルス幅変調インバータに用いられる３相パルス幅変調波形発生装置に関する。
【０００２】
【従来の技術】
従来、３相モータを制御するために図１５に示すパルス幅変調（以下ＰＷＭと記す。）インバータが用いられる。先ずＡＣ／ＤＣ変換回路１０２により交流電源１０１が所望の直流電圧に変換される。次にパワーモジュール１０３を構成する高電位電源電圧側の上アーム１０４と低電位電源電圧側の下アーム１０５とに含まれる６つのパワートランジスタのスイッチングによりこの直流電圧が３相交流電圧に変換されてモータ１０６のコイルに印加される。図１６に示すように、三角波キャリア信号がＰＷＭ変調されて生成されたＵ相、Ｖ相及びＷ相のＰＷＭ電圧によりＵ相、Ｖ相及びＷ相の３相交流電圧が復元される。６つのパワートランジスタは、マイクロコンピュータ制御の３相パルス幅変調波形発生装置から出力されるＵ相ＰＷＭ信号、／Ｕ相ＰＷＭ信号、Ｖ相ＰＷＭ信号、／Ｖ相ＰＷＭ信号、Ｗ相ＰＷＭ信号及び／Ｗ相ＰＷＭ信号により駆動される。／Ｕ相ＰＷＭ信号はＵ相ＰＷＭ信号の相補信号であり、／Ｖ相ＰＷＭ信号はＶ相ＰＷＭ信号の相補信号であり、／Ｗ相ＰＷＭ信号はＷ相ＰＷＭ信号の相補信号である。Ｕ相、Ｖ相及びＷ相のそれぞれについて、上下アームにおいて対応する２つのパワートランジスタが相補的にオンオフしてプッシュプル動作を行う。
【０００３】
６つのパワートランジスタによる上アーム１０４と下アーム１０５とが同時にオンすると短絡による過電流が流れるので、これを回避するためにＵ相、Ｖ相及びＷ相のそれぞれについて、Ｕ相ＰＷＭ信号及び／Ｕ相ＰＷＭ信号、Ｖ相ＰＷＭ信号及び／Ｖ相ＰＷＭ信号、Ｗ相ＰＷＭ信号及び／Ｗ相ＰＷＭ信号の各出力波形のオンオフ間、オフオン間に短絡防止時間いわゆるデッドタイムを設ける必要がある。例えば特許文献１には、上アームと下アームとのオンオフ間、オフオン間に遅延回路に設定したデッドタイムを有するＰＷＭ波形を生成する技術が記載されている。その構成を図１７に示す。図１７に示すように、アップダウンカウンタ２０１をカウントクロック２０４で動作させる。そして、書き替え可能な比較用レジスタ２０２の値とアップダウンカウンタ２０１の値とが一致すると、比較器２０３から一致検出信号２０８が出力されて遅延回路２０５に入力され、遅延回路２０５が短絡防止用のデッドタイムのカウント動作を開始する。また、出力極性制御回路２１３からＰＷＭ信号の出力極性切り替え時に制御信号２１５が出力されて遅延回路２０５に入力され、遅延回路２０５がデッドタイムのカウント動作を開始する。デッドタイムのカウント動作が終了すると遅延回路２０５から遅延信号２１０が出力される。波形生成部２０６にアップダウンカウンタ２０１からアップカウントとダウンカウントとのカウント方向を示すカウント方向信号２０９と、一致検出信号２０８と、遅延信号２１０と、出力極性制御回路２１３からのＰＷＭ信号の出力極性を示す制御信号２１４と、が入力される。波形生成部２０６から出力停止信号２０７により制御されるトライステートバッファを介してＵ相ＰＷＭ信号２１１と／Ｕ相ＰＷＭ信号２１２とが出力される。Ｕ相ＰＷＭ信号２１１は、正極性時はアップカウント時の一致検出信号２０８により論理１レベルを出力し、ダウンカウント時の一致検出信号２０８による遅延信号２１０により論理０レベルを出力する。逆極性時は、アップカウント時の一致信号２０８による遅延信号２１０により論理０レベルを出力し、ダウンカウント時の一致検出信号２０８により論理１レベルを出力する。また、正極性時から逆極性時へ切り替わった時の制御信号２１５により論理１レベルを出力し、逆極性時から正極性時へ切り替わった時の制御信号２１５による遅延信号２１０により論理０レベルを出力する。／Ｕ相ＰＷＭ信号２１２は、正極性時はアップカウント時の一致検出信号２０８による遅延信号２１０により論理０レベルを出力し、ダウンカウント時の一致検出信号２０８により論理１レベルを出力する。逆極性時は、アップカウント時の一致検出信号２０８により論理１レベルを出力し、ダウンカウント時の一致検出信号２０８による遅延信号２１０により論理０レベルを出力する。また、正極性時から逆極性時へ切り替わった時の制御信号２１５による遅延信号２１０により論理０レベルを出力し、逆極性時から正極性時へ切り替わった時の制御信号２１５により論理１レベルを出力する。以上の構成により、上アームのパワートランジスタと下アームのパワートランジスタとが同時にオンしないように短絡防止用のデッドタイムを確保することができる。なお、Ｖ相及び／Ｖ相のＰＷＭ信号生成、Ｗ相及び／Ｗ相のＰＷＭ信号生成についても同様であり説明を省略するが、アップダウンカウンタ２０１は３相共用である。
【０００４】
【特許文献１】
特開平１０−１１２９８２号公報（図１）
【０００５】
【発明が解決しようとする課題】
ところで、上アームのパワートランジスタと下アームのパワートランジスタとでは駆動能力即ちスイッチング時間が異なるため、上アームのパワートランジスタと下アームのパワートランジスタとが両方オフする時間を減らして最適な相補スイッチング動作を行うためには、上アームのデッドタイムと下アームのデッドタイムとを個別に設定する必要がある。
【０００６】
しかし、図１７に示す従来例の３相パルス幅変調波形発生装置ではデッドタイム値を任意に設定できるようになっているが、デッドタイム値を決定する遅延回路を１つしか備えておらず上アームと下アームとで同じ遅延回路を用いる構成となっており、また上アームと下アームとで個別にデッドタイム値を設定可能な制御構成にもなっていないため、上アームと下アームとのデッドタイム値は同じとなる。したがって、上アームと下アームとのうちスイッチング時間が長い方に合わせて上アームと下アームとの共通のデッドタイムを設定しなければならず、上アームのパワートランジスタと下アームのパワートランジスタとが両方オフする時間が増大し、最適な相補スイッチング動作を行うことができないという問題があった。
【０００７】
本発明はかかる問題点に鑑みてなされたものであって、上アームと下アームとについて個別にデッドタイム値を設定することができる３相パルス幅変調波形発生装置を提供することを目的とする。
【０００８】
【解決を解決するための手段】
本発明のパルス幅変調波形発生装置は、第１のパルス幅変調信号と、前記第１のパルス幅変調信号の相補信号としての第２のパルス幅変調信号とを出力するパルス幅変調波形発生装置であって、第１のパルス幅変調信号が第１のレベルから第２のレベルに切り替わった後、第２のパルス幅変調回路が第２のレベルから第１のレベルに切り替わる迄の第１の遅延時間と、前記第２のパルス幅変調信号が前記第１のレベルから前記第２のレベルに切り替わった後、前記第１のパルス幅変調回路が前記第２のレベルから前記第１のレベルに切り替わる迄の第２の遅延時間とを有し、クロック信号を受けカウント値及びカウント方向信号を出力するアップダウンカウンタと、前記アップダウンカウンタのカウント値と比較用レジスタのデータとを比較し、それらが一致すると一致検出信号を出力する比較器と、ＰＭＷ信号の出力極性を示す出力極性制御信号を出力する出力極性制御回路と、前記一致検出信号の出力を受けて前記第１の遅延時間をもって第１の遅延信号を出力する第１の遅延回路と、前記一致検出信号の出力を受けて前記第２の遅延時間をもって第２の遅延信号を出力する第２の遅延回路と、前記第１及び第２の遅延信号と、前記カウント方向信号及び前記出力極性制御信号とを受ける選択回路と、を備え、前記選択回路は、前記カウント方向信号と前記出力極性制御信号とにより、前記第１の遅延信号又は前記第２の遅延信号のいずれかを選択して出力すると共に、出力極性制御信号の値が変わる毎に前記第１の遅延信号と前記第２の遅延信号との選択順序を入れ替えて出力し、波形成形部は、選択回路から受けた前記第１又は第２の遅延信号に基づいて前記第１及び第２の遅延時間を有する前記第１及び第２のパルス幅信号を出力することを特徴とする。
【０００９】
また、本発明のパルス幅変調波形発生装置は、第１のパルス幅変調信号が第１のレベルから第２のレベルに切り替わった後、第２のパルス幅変調回路が第２のレベルから第１のレベルに切り替わる迄の第１の遅延時間と、前記第２のパルス幅変調信号が前記第１のレベルから前記第２のレベルに切り替わった後、前記第１のパルス幅変調回路が前記第２のレベルから前記第１のレベルに切り替わる迄の第２の遅延時間とを有し、クロック信号を受けカウント値及びカウント方向信号を出力するアップダウンカウンタと、  前記アップダウンカウンタのカウント値と比較用レジスタのデータとを比較し、それらが一致すると一致検出信号を出力する比較器と、ＰＭＷ信号の出力極性を示す出力極性制御信号を出力する出力極性制御回路と、前記一致検出信号と前記出力極性制御信号を受けて第１または第２の遅延回路の動作開始を行う第１又は第２の動作開始信号を出力する選択回路と、前記第１の動作開始信号を受けて前記第１の遅延時間をもって第１の遅延信号を出力する第１の遅延回路と、前記第１の動作開始信号を受けて前記第２の遅延時間をもって第２の遅延信号を出力する第２の遅延回路と、前記第１及び第２の遅延回路から受けた前記第１及び第２の遅延信号に基づいて前記第１及び第２の遅延時間を有する前記第１及び第２のパルス幅信号を出力する波形成形部とを有し、前記第１の遅延時間と前記第２の遅延時間とは、前記出力極性制御信号に対応して順序が入れ替わることを特徴とする。
【００１０】
また、前記第１の遅延時間及び前記第２の遅延時間は、それぞれ前記パルス幅変調波波形発生回路が駆動するパワー素子のスイッチング時間に対応して個別に設定してもよい。
【００１１】
本発明の３相パルス幅変調波形発生装置は、各相ごとに第１のパルス幅変調信号と、前記第１のパルス幅変調信号の相補信号としての第２のパルス幅変調信号とを出力する３相パルス幅変調波形発生装置であって、第１のパルス幅変調信号が第１のレベルから第２のレベルに切り替わった後、第２のパルス幅変調回路が第２のレベルから第１のレベルに切り替わる迄の第１の遅延時間と、前記第２のパルス幅変調信号が前記第１のレベルから前記第２のレベルに切り替わった後、前記第１のパルス幅変調回路が前記第２のレベルから前記第１のレベルに切り替わる迄の第２の遅延時間とを有し、クロック信号を受けカウント値及びカウント方向信号を出力するアップダウンカウンタと、前記アップダウンカウンタのカウント値と比較用レジスタのデータとを比較し、それらが一致すると一致検出信号を出力する比較器と、ＰＭＷ信号の出力極性を示す出力極性制御信号を出力する出力極性制御回路と、前記一致検出信号の出力を受けて前記第１の遅延時間をもって第１の遅延信号を出力する第１の遅延回路と、前記一致検出信号の出力を受けて前記第２の遅延時間をもって第２の遅延信号を出力する第２の遅延回路と、前記第１及び第２の遅延信号と、前記カウント方向信号及び前記出力極性制御信号とを受ける選択回路と、を備え、前記選択回路は、前記カウント方向信号と前記出力極性制御信号とにより、前記第１の遅延信号又は前記第２の遅延信号のいずれかを選択して出力すると共に、出力極性制御信号の値が変わる毎に前記第１の遅延信号と前記第２の遅延信号との選択順序を入れ替えて出力し、波形成形部は、選択回路から受けた前記第１又は第２の遅延信号に基づいて前記第１及び第２の遅延時間を有する前記第１及び第２のパルス幅信号を出力することを特徴とする。
【００１２】
また、本発明の３相パルス幅変調波形発生装置は、各相ごとに第１のパルス幅変調信号と、前記第１のパルス幅変調信号の相補信号としての第２のパルス幅変調信号とを出力する３相パルス幅変調波形発生装置であって、第１のパルス幅変調信号が第１のレベルから第２のレベルに切り替わった後、第２のパルス幅変調回路が第２のレベルから第１のレベルに切り替わる迄の第１の遅延時間と、前記第２のパルス幅変調信号が前記第１のレベルから前記第２のレベルに切り替わった後、前記第１のパルス幅変調回路が前記第２のレベルから前記第１のレベルに切り替わる迄の第２の遅延時間とを有し、クロック信号を受けカウント値及びカウント方向信号を出力するアップダウンカウンタと、前記アップダウンカウンタのカウント値と比較用レジスタのデータとを比較し、それらが一致すると一致検出信号を出力する比較器と、ＰＭＷ信号の出力極性を示す出力極性制御信号を出力する出力極性制御回路と、前記一致検出信号と前記出力極性制御信号を受けて第１または第２の遅延回路の動作開始を行う第１又は第２の動作開始信号を出力する選択回路と、前記第１の動作開始信号を受けて前記第１の遅延時間をもって第１の遅延信号を出力する第１の遅延回路と、前記第１の動作開始信号を受けて前記第２の遅延時間をもって第２の遅延信号を出力する第２の遅延回路と、前記第１及び第２の遅延回路から受けた前記第１及び第２の遅延信号に基づいて前記第１及び第２の遅延時間を有する前記第１及び第２のパルス幅信号を出力する波形成形部とを有し、前記第１の遅延時間と前記第２の遅延時間とは、前記出力極性制御信号に対応して順序が入れ替わることを特徴とする。
【００１３】
また、前記第１の遅延時間及び前記第２の遅延時間は、それぞれ前記パルス幅変調波波形発生回路が駆動するパワー素子のスイッチング時間に対応して個別に設定してもよい。
【００１４】
【発明の実施の形態】
次に本発明の実施の形態を図面を参照して説明する。先ず本発明の第１の実施の形態の３相パルス幅変調波形発生装置の構成について図１を参照して説明する。図１は本発明の第１の実施の形態の３相パルス幅変調波形発生装置の構成図である。
【００１５】
図１に示すように本発明の第１の実施の形態の３相パルス幅変調波形発生装置は、半導体集積回路装置であって、アップダウンカウンタ１と、比較用レジスタ２と、比較器３と、正相用遅延回路５と、波形生成部６と、出力極性制御回路１３と、逆相用遅延回路１６と、選択回路１８と、トライステートバッファ２０と、トライステートバッファ２１と、を備える。
【００１６】
本発明の第１の実施の形態の３相パルス幅変調波形発生装置は、外付けされるパワーモジュールがＵ相、Ｖ相及びＷ相の３相交流電圧を復元するために、３相交流電圧の周期より短い周期を有する三角波キャリア信号をＰＷＭ変調して、パワーモジュールに含まれるパワー素子であるパワートランジスタを駆動するためのＵ相ＰＷＭ信号、／Ｕ相ＰＷＭ信号、Ｖ相ＰＷＭ信号、／Ｖ相ＰＷＭ信号、Ｗ相ＰＷＭ信号及び／Ｗ相ＰＷＭ信号を生成する。
【００１７】
ここで、／Ｕ相ＰＷＭ信号はＵ相ＰＷＭ信号の相補信号であり、／Ｖ相ＰＷＭ信号はＶ相ＰＷＭ信号の相補信号であり、／Ｗ相ＰＷＭ信号はＷ相ＰＷＭ信号の相補信号である。
【００１８】
アップダウンカウンタ１は、カウントクロック４によりアップカウントとダウンカウントとを繰り返してカウント値とアップカウント状態であるかダウンカウント状態であるかを示すカウント方向信号９とを出力する。アップダウンカウンタ１のアップカウントとダウンカウントとの１周期が三角波キャリア信号の１周期となる。
【００１９】
比較用レジスタ２には生成したいＰＷＭ波形のパルス幅即ちＰＷＭ信号の論理１レベル期間と論理０レベル期間のデューティ比を設定するためのデータがマイクロコンピュータ（図示されていない。）から書き込まれる。
【００２０】
比較器３は、アップダウンカウンタ１のカウント値と比較用レジスタ２のデータとを比較し、一致すると一致検出信号８を出力する。出力極性制御回路１３は、ＰＷＭ信号の出力極性即ち正極性であるか逆極性であるかを示す制御信号１４を出力し、その出力極性切り替え時には制御信号１５を出力する。
【００２１】
正相用遅延回路５は、上アーム用のデッドタイム値が設定され、一致検出信号８が入力されるとカウント動作を開始し、また、制御信号１５が入力されるとカウント動作を開始し、そのカウント動作が終了すると正相用遅延信号１０を出力する。即ち、正相用遅延回路５は、一致検出信号８を遅延した正相用遅延信号１０を出力する。
【００２２】
逆相用遅延回路１６は、下アーム用のデッドタイム値が設定され、一致検出信号８が入力されるとカウント動作を開始し、また、制御信号１５が入力されるとカウント動作を開始し、そのカウント動作が終了すると逆相用遅延信号１７を出力する。即ち、逆相用遅延回路１６は、一致検出信号８を遅延した逆相用遅延信号１７を出力する。
【００２３】
選択回路１８は、カウント方向信号９と制御信号１４とにより正相用遅延信号１０と逆相用遅延信号１７とを選択して遅延信号１９として波形生成部６に入力する。
【００２４】
波形生成部６は、一致検出信号８とカウント方向信号９と制御信号１４と遅延信号１９とが入力され、出力停止信号７により制御されるトライステートバッファ２０を介してＵ相ＰＷＭ信号１１を出力し、出力停止信号７により制御されるトライステートバッファ２１を介して／Ｕ相ＰＷＭ信号１２を出力する。
【００２５】
次に動作について図２及び図３を参照して説明する。図２は本発明の第１の実施の形態の３相パルス幅変調波形発生装置の動作説明図であり、図３は本発明の第１の実施の形態の３相パルス幅変調波形発生装置が備える選択回路１８の動作説明図である。
【００２６】
図２に示すように、書き替え可能な比較用レジスタ２のデータとアップダウンカウンタ１のカウント値とが一致すると比較器３から一致検出信号８が出力され、正相用遅延回路５及び逆相用遅延回路１６が各々のデッドタイムのカウント動作を開始する。また、ＰＷＭ信号の出力極性切り替え時に出力極性制御回路１３から制御信号１５が出力され、正相用遅延回路５及び逆相用遅延回路１６が各々のデッドタイムのカウント動作を開始する。各々のデッドタイムのカウント動作が終了すると正相用遅延回路５から正相用遅延信号１０が出力されて選択回路１８に入力され、逆相用遅延回路１６から逆相用遅延信号１７が出力されて選択回路１８に入力される。
【００２７】
図３に示すように、選択回路１８により、ＰＷＭ信号の出力極性を示す制御信号１４が論理１レベル（ＰＷＭ信号出力極性が正極性）でカウント方向信号９が論理０レベル（アップカウント）のとき、一致検出信号８が論理１レベルで出力されると、遅延信号１９として正相用遅延信号１０が選択される。
【００２８】
また、制御信号１４が論理１レベル（ＰＷＭ信号出力極性が正極性）でカウント方向信号９が論理１レベル（ダウンカウント）のとき、一致検出信号８が論理１レベルで出力されると、遅延信号１９として逆相用遅延信号１７が選択される。
【００２９】
また、正極性から逆極性への切り替わり時は、制御信号１５が論理１レベルで出力され、遅延信号１９として正相用遅延信号１０が選択される。
【００３０】
次に、ＰＷＭ信号の出力極性を示す制御信号１４が論理０レベル（ＰＷＭ信号出力極性が逆極性）でカウント方向信号９が論理０レベル（アップカウント）のとき、一致検出信号８が論理１レベルで出力されると、遅延信号１９として逆相用遅延信号１７が選択される。
【００３１】
また、制御信号１４が論理０レベル（ＰＷＭ信号出力極性が逆極性）でカウント方向信号９が論理１レベル（ダウンカウント）のとき、一致検出信号８が論理１レベルで出力されると、遅延信号１９として正相用遅延信号１０が選択される。
【００３２】
また、逆極性から正極性への切り替わり時は、制御信号１５が論理１レベルで出力され、遅延信号１９として逆相用遅延信号１７が選択される。
【００３３】
図２に示すように、波形生成部６により、Ｕ相ＰＷＭ信号１１は、制御信号１４が論理１レベル（ＰＷＭ信号出力極性が正極性）でカウント方向信号９が論理０レベル（アップカウント）のとき一致検出信号８により論理０レベルから論理１レベルとなる。その後、制御信号１４が論理１レベル（ＰＷＭ信号出力極性が正極性）でカウント方向信号９が論理１レベル（ダウンカウント）のとき遅延信号１９により論理０レベルとなる。その後、正極性から逆極性への切り替わり時は制御信号１５により論理１レベルとなる。その後、制御信号１４が論理０レベル（ＰＷＭ信号出力極性が逆極性）でカウント方向信号９が論理０レベル（アップカウント）のとき遅延信号１９により論理０レベルとなる。その後、制御信号１４が論理０レベル（ＰＷＭ信号出力極性が逆極性）でカウント方向信号９が論理１レベル（ダウンカウント）のとき一致検出信号８により論理１レベルとなる。その後、逆極性から正極性への切り替わり時は遅延信号１９により論理０レベルとなる。
【００３４】
同様に、／Ｕ相ＰＷＭ信号１２は、制御信号１４が論理１レベル（ＰＷＭ信号出力極性が正極性）でカウント方向信号９が論理０レベル（アップカウント）のとき遅延信号１９により論理０レベルとなる。その後、制御信号１４が論理１レベル（ＰＷＭ信号出力極性が正極性）でカウント方向信号９が論理１レベル（ダウンカウント）のとき一致検出信号８により論理１レベルとなる。その後、正極性から逆極性への切り替わり時は遅延信号１９により論理０レベルとなる。その後、制御信号１４が論理０レベル（ＰＷＭ信号出力極性が逆極性）でカウント方向信号９が論理０レベル（アップカウント）のとき一致検出信号８により論理１レベルとなる。その後、制御信号１４が論理０レベル（ＰＷＭ信号出力極性が逆極性）でカウント方向信号９が論理１レベル（ダウンカウント）のとき遅延信号１９により論理０レベルとなる。その後、逆極性から正極性への切り替わり時は制御信号１５により論理１レベルとなる。
【００３５】
Ｕ相ＰＷＭ信号１１が論理０レベルのとき、パワーモジュールの上アームに含まれるＵ相用パワートランジスタがオンされ、Ｕ相ＰＷＭ信号１１が論理１レベルのとき、Ｕ相用パワートランジスタがオフされる。同様に、／Ｕ相ＰＷＭ信号１２が論理０レベルのとき、パワーモジュールの下アームに含まれる／Ｕ相用パワートランジスタがオンされ、／Ｕ相ＰＷＭ信号１２が論理１レベルのとき、／Ｕ相用パワートランジスタがオフされる。したがって、Ｕ相ＰＷＭ信号１１の波形が論理０レベルから論理１レベルに切り替わる時刻から／Ｕ相ＰＷＭ信号１２が論理１レベルから論理０レベルに切り替わる時刻までの期間ｄ０が、正相用遅延回路５により設定される上アーム用のデッドタイム値となる。同様に、／Ｕ相ＰＷＭ信号１２の波形が論理０レベルから論理１レベルに切り替わる時刻からＵ相ＰＷＭ信号１１が論理１レベルから論理０レベルに切り替わる時刻までの期間ｄ１が、逆相用遅延回路１６により設定される下アーム用のデッドタイム値となる。即ち、上アーム用のデッドタイムは、Ｕ相ＰＷＭ信号１１の波形の一方の縁におけるＵ相ＰＷＭ信号１１及び／Ｕ相ＰＷＭ信号１２間のデッドタイムを示し、下アーム用のデッドタイムは、Ｕ相ＰＷＭ信号１１の波形の他方の縁におけるＵ相ＰＷＭ信号１１及び／Ｕ相ＰＷＭ信号１２間のデッドタイムを示す。
【００３６】
なお、以上はＵ相ＰＷＭ信号及び／Ｕ相ＰＷＭ信号生成部分の構成について述べたが、Ｖ相ＰＷＭ信号及び／Ｖ相ＰＷＭ信号生成部分の構成とＷ相ＰＷＭ信号及び／Ｗ相ＰＷＭ信号生成部分の構成とについても同様であるためその説明を省略するが、アップダウンカウンタ１については３相共通である。
【００３７】
以上説明したように、本発明の第１の実施の形態の３相パルス幅変調波形発生装置によれば、第１の効果として、正相用遅延回路５と逆相用遅延回路１６とを備えることにより、上アームと下アームとについて個別にデッドタイム値を設定することができるので、上アームのパワートランジスタと下アームのパワートランジスタとで駆動能力即ちスイッチング時間が異なる場合であっても、その駆動能力に合わせて最適なデッドタイム値の設定が可能となり、上下アームのパワートランジスタが両方オフしている時間即ちモータに電力を供給していない無駄な時間を削減して高効率のパワーモジュール制御が可能となる。図４（ａ）はスイッチング時間が小さい上アームとスイッチング時間が大きい下アームとについて従来のように個別にデッドタイム値を設定できない場合（ｄ０＝ｄ１）のＰＷＭ波形を示し、図４（ｂ）はその上アームと下アームとについて個別にデッドタイム値を設定できる場合（ｄ０＜ｄ１）のＰＷＭ波形を示している。図４（ｂ）の方がオフ時間が短いことがわかる。これによりトータルトルクが上がり消費電力を削減することができ、家電製品を含む全ての分野に有効である。
【００３８】
また、第２の効果として、デッドタイム時にはモータは慣性で回るため、デッドタイム期間が小さいほど三相交流電圧波形は滑らかな正弦波となる。図５（ａ）はデッドタイム値が小さい場合を示し、図５（ｂ）はデッドタイム値が大きい場合を示している。図５（ａ）に示すように滑らかな正弦波であるとモータの振動が少なくなり騒音レベルを下げることができる。
【００３９】
また、第３の効果として、正相用遅延信号１０と逆相用遅延信号１７とを切り替える選択回路１８を備えることにより、カウント方向信号９と制御信号１４とによりＰＷＭ信号の正相及び逆相の変化点を判別して個別のデッドタイム値をもったＰＷＭ信号を容易に生成することができるようにし、さらに動作開始前に１回デッドタイム値を設定することにより、自動でデッドタイムを有するＰＷＭ波形を生成できるようにしたので、ソフトウェアによる処理負担が小さくなりＣＰＵの処理時間が遅いマイクロコンピュータにおいては他のソフト処理への影響を小さくすることができる。
【００４０】
次に本発明の第２の実施の形態の３相パルス幅変調波形発生装置の構成について図６を参照して説明する。図６は本発明の第２の実施の形態の３相パルス幅変調波形発生装置の構成図である。
【００４１】
図６に示す本発明の第２の実施の形態の３相パルス幅変調波形発生装置の構成と図１に示す本発明の第１の実施の形態の３相パルス幅変調波形発生装置の構成との相違部分は、図１に示す本発明の第１の実施の形態の３相パルス幅変調波形発生装置における正相用遅延回路５と逆相用遅延回路１６と選択回路１８とを図６に示す本発明の第２の実施の形態の３相パルス幅変調波形発生装置では正相用遅延回路２２と逆相用遅延回路２３とＯＲ回路２４とデッドタイム制御回路２５とに変更した部分のみであり、他の構成部分は同一であるため図１に示す構成と図６に示す構成との同一構成部分には同一符号を付してその説明を省略する。
【００４２】
図６に示すように本発明の第２の実施の形態の３相パルス幅変調波形発生装置は、アップダウンカウンタ１と、比較用レジスタ２と、比較器３と、波形生成部６と、出力極性制御回路１３と、トライステートバッファ２０と、トライステートバッファ２１と、正相用遅延回路２２と、逆相用遅延回路２３と、ＯＲ回路２４と、デッドタイム制御回路２５と、を備える。
【００４３】
デッドタイム制御回路２５は、カウント方向信号９と制御信号１４と一致検出信号８と制御信号１５とが入力され、一致検出信号８を、所定のパターンにしたがって正相用遅延回路２２のデッドタイムのカウント動作を開始させる動作開始信号２６と逆相用遅延回路２３のデッドタイムのカウント動作を開始させる動作開始信号信号２８とのうちの一方として出力する。
【００４４】
正相用遅延回路２２は、上アーム用のデッドタイム値が設定され、動作開始信号２６が入力されるとデッドタイムのカウント動作を開始し、そのカウント動作が終了すると正相用遅延信号２７を出力する。
【００４５】
逆相用遅延回路２３は、下アーム用のデッドタイム値が設定され、動作開始信号２８が入力されるとデッドタイムのカウント動作を開始し、そのカウント動作が終了すると逆相用遅延信号２９を出力する。
【００４６】
正相用遅延信号２７と逆相用遅延信号２９とはＯＲ回路２４により論理和されて遅延信号３０として波形生成部６に入力される。
【００４７】
次に動作について図７及び図８を参照して説明する。図７は本発明の第２の実施の形態の３相パルス幅変調波形発生装置の動作説明図であり、図８は本発明の第２の実施の形態の３相パルス幅変調波形発生装置が備えるデッドタイム制御回路２５の動作説明図である。
【００４８】
図７及び図８に示すように、デッドタイム制御回路２５により、ＰＷＭ信号の出力極性を示す制御信号１４が論理１レベル（ＰＷＭ信号出力極性が正極性）でカウント方向信号９が論理０レベル（アップカウント）のとき、一致検出信号８が論理１レベルで出力されると、一致検出信号８が動作開始信号２６として出力される。
【００４９】
また、制御信号１４が論理１レベル（ＰＷＭ信号出力極性が正極性）でカウント方向信号９が論理１レベル（ダウンカウント）のとき、一致検出信号８が論理１レベルで出力されると、一致検出信号８が動作開始信号２８として出力される。
【００５０】
また、正極性から逆極性への切り替わり時は、制御信号１５が論理１レベルで出力され、制御信号１５が動作開始信号２６として出力される。
【００５１】
次に、ＰＷＭ信号の出力極性を示す制御信号１４が論理０レベル（ＰＷＭ信号出力極性が逆極性）でカウント方向信号９が論理０レベル（アップカウント）のとき、一致検出信号８が論理１レベルで出力されると、一致検出信号８が動作開始信号２８として出力される。
【００５２】
また、制御信号１４が論理０レベル（ＰＷＭ信号出力極性が逆極性）でカウント方向信号９が論理１レベル（ダウンカウント）のとき、一致検出信号８が論理１レベルで出力されると、一致検出信号８が動作開始信号２６として出力される。
【００５３】
また、逆極性から正極性への切り替わり時は、制御信号１５が論理１レベルで出力され、制御信号１５が動作開始信号２８として出力される。
【００５４】
以上のように、遅延信号３０は、図１に示す本発明の第１の実施の形態の３相パルス幅変調波形発生装置における遅延信号１９と同じであるため、図１に示す本発明の第１の実施の形態の３相パルス幅変調波形発生装置と同じＵ相ＰＷＭ信号１１及び／Ｕ相ＰＷＭ信号１２が生成される。
【００５５】
なお、以上はＵ相ＰＷＭ信号及び／Ｕ相ＰＷＭ信号生成部分の構成について述べたが、Ｖ相ＰＷＭ信号及び／Ｖ相ＰＷＭ信号生成部分の構成とＷ相ＰＷＭ信号及び／Ｗ相ＰＷＭ信号生成部分の構成とについても同様であるためその説明を省略するが、アップダウンカウンタ１については３相共通である。
【００５６】
以上説明したように、本発明の第２の実施の形態の３相パルス幅変調波形発生装置によれば、本発明の第１の実施の形態の３相パルス幅変調波形発生装置においては正相用遅延回路５と逆相用遅延回路１６とが同時動作を行う構成であるのに対し、正相用遅延回路２２と逆相用遅延回路２３とが交互に動作を行う構成としたので、消費電力を削減することができ、ノイズ低減も可能となる。
【００５７】
次に本発明の第３の実施の形態の３相パルス幅変調波形発生装置の構成について図９を参照して説明する。図９は本発明の第３の実施の形態の３相パルス幅変調波形発生装置の構成図である。
【００５８】
図９に示すように本発明の第３の実施の形態の３相パルス幅変調波形発生装置は、半導体集積回路装置であって、アップダウンカウンタ３１と、比較用レジスタ３２と、比較器３３と、デッドタイムカウンタ３６と、正相用デッドタイム設定レジスタ３７と、逆相用デッドタイム設定レジスタ３８と、波形生成部４０と、を備える。
【００５９】
本発明の第３の実施の形態の３相パルス幅変調波形発生装置は、外付けされるパワーモジュールがＵ相、Ｖ相及びＷ相の３相交流電圧を復元するために、３相交流電圧の周期より短い周期を有する三角波キャリア信号をＰＷＭ変調して、パワーモジュールに含まれるパワー素子であるパワートランジスタを駆動するためのＵ相ＰＷＭ信号、／Ｕ相ＰＷＭ信号、Ｖ相ＰＷＭ信号、／Ｖ相ＰＷＭ信号、Ｗ相ＰＷＭ信号及び／Ｗ相ＰＷＭ信号を生成する。
【００６０】
ここで、／Ｕ相ＰＷＭ信号はＵ相ＰＷＭ信号の相補信号であり、／Ｖ相ＰＷＭ信号はＶ相ＰＷＭ信号の相補信号であり、／Ｗ相ＰＷＭ信号はＷ相ＰＷＭ信号の相補信号である。
【００６１】
アップダウンカウンタ３１は、カウントクロック３４によりアップカウントとダウンカウントとを繰り返してカウント値を出力する。アップダウンカウンタ３１のアップカウントとダウンカウントとの１周期が三角波キャリア信号の１周期となる。
【００６２】
比較用レジスタ３２には生成したいＰＷＭ波形のパルス幅即ちＰＷＭ信号の論理１レベル期間と論理０レベル期間のデューティ比を設定するためのデータがマイクロコンピュータ（図示されていない。）から書き込まれる。
【００６３】
比較器３３は、アップダウンカウンタ３１のカウント値と比較用レジスタ３２のデータとを比較し、一致すると一致検出信号３５を出力する。
【００６４】
デッドタイムカウンタ３６は、一致検出信号３５が入力されてカウント動作終了信号３９を出力する。
【００６５】
正相用デッドタイム設定レジスタ３７には、上アームのデッドタイム値を設定するためのデータがマイクロコンピュータ（図示されていない。）から書き込まれ、逆相用デッドタイム設定レジスタ３８には、下アームのデッドタイム値を設定するためのデータがマイクロコンピュータ（図示されていない。）から書き込まれる。
【００６６】
波形生成部４０は、一致検出信号３５とカウント動作終了信号３９とが入力され、Ｕ相ＰＷＭ信号４１及び／Ｕ相ＰＷＭ信号４２を出力する。
【００６７】
次に動作について図１０を参照して説明する。図１０は本発明の第３の実施の形態の３相パルス幅変調波形発生装置の動作説明図である。
【００６８】
図１０に示すように、アップダウンカウンタ３１がカウントクロック３４で動作を開始し、アップカウント時にアップダウンカウンタ３１のカウント値と比較用レジスタ３２のデータとが一致すると比較器３３から一致検出信号３５が出力され、デッドタイムカウンタ３６に正相用デッドタイム設定レジスタ３７のデータがセットされてカウント動作を開始するとともに、波形生成部４０は一致検出信号３５によりＵ相ＰＷＭ信号４１を論理０レベルから論理１レベルに反転する。その後、デッドタイムのカウント動作が終了するとカウント動作終了信号３９が出力され、波形生成部４０は／Ｕ相ＰＷＭ信号４２を論理１レベルから論理０レベルに反転する。その後、アップダウンカウンタ３１がダウンカウント時にアップダウンカウンタ３１のカウント値と比較用レジスタ３２のデータとが一致すると比較器３３から一致検出信号３５が出力され、デッドタイムカウンタ３６に逆相用デッドタイム設定レジスタ３８のデータがセットされてカウント動作を開始するとともに、波形生成部４０は一致検出信号３５により／Ｕ相ＰＷＭ信号４２を論理０レベルから論理１レベルに反転する。その後、デッドタイムのカウント動作が終了するとカウント動作終了信号３９が出力され、波形生成部４０はＵ相ＰＷＭ信号４１を論理１レベルから論理０レベルに反転する。
【００６９】
したがって、Ｕ相ＰＷＭ信号４１の波形が論理０レベルから論理１レベルに切り替わる時刻から／Ｕ相ＰＷＭ信号４２が論理１レベルから論理０レベルに切り替わる時刻までの期間ｄ０が、正相用デッドタイム設定レジスタ３７により設定される上アーム用のデッドタイム値となる。同様に、／Ｕ相ＰＷＭ信号４２の波形が論理０レベルから論理１レベルに切り替わる時刻からＵ相ＰＷＭ信号４１が論理１レベルから論理０レベルに切り替わる時刻までの期間ｄ１が、逆相用デッドタイム設定レジスタ３８により設定される下アーム用のデッドタイム値となる。
【００７０】
なお、以上はＵ相ＰＷＭ信号及び／Ｕ相ＰＷＭ信号生成部分の構成について述べたが、Ｖ相ＰＷＭ信号及び／Ｖ相ＰＷＭ信号生成部分の構成とＷ相ＰＷＭ信号及び／Ｗ相ＰＷＭ信号生成部分の構成とについても同様であるためその説明を省略するが、アップダウンカウンタ３１については３相共通である。
【００７１】
以上説明したように、本発明の第３の実施の形態の３相パルス幅変調波形発生装置によれば、動作開始前に１回、上アームと下アームとの個別のデッドタイム値を設定することにより、上アームと下アームとで異なるデッドタイムを有するＰＷＭ波形を生成することができる。
【００７２】
次に本発明の第４の実施の形態の３相パルス幅変調波形発生装置の構成について図１１を参照して説明する。図１１は本発明の第４の実施の形態の３相パルス幅変調波形発生装置の構成図である。
【００７３】
図１１に示すように本発明の第４の実施の形態の３相パルス幅変調波形発生装置は、半導体集積回路装置であって、アップダウンカウンタ５１と、正相用比較レジスタ５２と、比較器５３と、逆相用比較レジスタ５６と、比較器５７と、波形生成部５９と、を備える。
【００７４】
本発明の第４の実施の形態の３相パルス幅変調波形発生装置は、外付けされるパワーモジュールがＵ相、Ｖ相及びＷ相の３相交流電圧を復元するために、３相交流電圧の周期より短い周期を有する三角波キャリア信号をＰＷＭ変調して、パワーモジュールに含まれるパワー素子であるパワートランジスタを駆動するためのＵ相ＰＷＭ信号、／Ｕ相ＰＷＭ信号、Ｖ相ＰＷＭ信号、／Ｖ相ＰＷＭ信号、Ｗ相ＰＷＭ信号及び／Ｗ相ＰＷＭ信号を生成する。
【００７５】
ここで、／Ｕ相ＰＷＭ信号はＵ相ＰＷＭ信号の相補信号であり、／Ｖ相ＰＷＭ信号はＶ相ＰＷＭ信号の相補信号であり、／Ｗ相ＰＷＭ信号はＷ相ＰＷＭ信号の相補信号である。
【００７６】
アップダウンカウンタ５１は、カウントクロック５４によりアップカウントとダウンカウントとを繰り返してカウント値を出力する。アップダウンカウンタ５１のアップカウントとダウンカウントとの１周期が三角波キャリア信号の１周期となる。
【００７７】
正相用比較レジスタ５２には生成したいＰＷＭ波形のパルス幅即ちＰＷＭ信号の論理１レベル期間と論理０レベル期間のデューティ比を設定するためのデータがマイクロコンピュータ（図示されていない。）から書き込まれる。
【００７８】
比較器５３は、アップダウンカウンタ５１のカウント値と正相用比較レジスタ５２のデータとを比較し、一致すると一致検出信号５５を出力する。
【００７９】
逆相用比較レジスタ５６には生成したいＰＷＭ波形のパルス幅即ちＰＷＭ信号の論理１レベル期間と論理０レベル期間のデューティ比を設定するためのデータがマイクロコンピュータ（図示されていない。）から書き込まれる。
【００８０】
比較器５７は、アップダウンカウンタ５１のカウント値と逆相用比較レジスタ５６のデータとを比較し、一致すると一致検出信号５８を出力する。
【００８１】
波形生成部５９は、一致検出信号５５と一致検出信号５８とが入力され、Ｕ相ＰＷＭ信号６０及び／Ｕ相ＰＷＭ信号６１を出力する。
【００８２】
次に動作について図１２を参照して説明する。図１２は本発明の第４の実施の形態の３相パルス幅変調波形発生装置の動作説明図である。
【００８３】
図１２に示すように、アップダウンカウンタ５１がカウントクロック５４で動作を開始し、アップカウント時にアップダウンカウンタ５１のカウント値と正相用比較レジスタ５２のデータとが一致すると比較器５３から一致検出信号５５が出力され、波形生成部５９は一致検出信号５５によりＵ相ＰＷＭ信号６０を論理０レベルから論理１レベルに反転する。その後、ダウンカウント時にアップダウンカウンタ５１のカウント値と正相用比較レジスタ５２のデータとが一致すると比較器５３から一致検出信号５５が出力され、波形生成部５９は一致検出信号５５によりＵ相ＰＷＭ信号６０を論理１レベルから論理０レベルに反転する。
【００８４】
また、アップカウント時にアップダウンカウンタ５１のカウント値と逆相用比較レジスタ５６のデータとが一致すると比較器５７から一致検出信号５８が出力され、波形生成部５９は／Ｕ相ＰＷＭ信号６１を論理１レベルから論理０レベルに反転する。その後、ダウンカウント時にアップダウンカウンタ５１のカウント値と逆相用比較レジスタ５６のデータとが一致すると比較器５７から一致検出信号５８が出力され、波形生成部５９は／Ｕ相ＰＷＭ信号６１を論理０レベルから論理１レベルに反転する。
【００８５】
したがって、アップカウント時及びダウンカウント時に正相用比較レジスタ５２と逆相用比較レジスタ５６とを書き替えることにより、Ｕ相ＰＷＭ信号６０の波形が論理０レベルから論理１レベルに切り替わる時刻から／Ｕ相ＰＷＭ信号６１が論理１レベルから論理０レベルに切り替わる時刻までの期間ｄ０が、上アーム用のデッドタイム値となり、／Ｕ相ＰＷＭ信号６１の波形が論理０レベルから論理１レベルに切り替わる時刻からＵ相ＰＷＭ信号６０が論理１レベルから論理０レベルに切り替わる時刻までの期間ｄ１が、下アーム用のデッドタイム値となる。
【００８６】
なお、以上はＵ相ＰＷＭ信号及び／Ｕ相ＰＷＭ信号生成部分の構成について述べたが、Ｖ相ＰＷＭ信号及び／Ｖ相ＰＷＭ信号生成部分の構成とＷ相ＰＷＭ信号及び／Ｗ相ＰＷＭ信号生成部分の構成とについても同様であるためその説明を省略するが、アップダウンカウンタ５１については３相共通である。
【００８７】
以上説明したように、本発明の第４の実施の形態の３相パルス幅変調波形発生装置によれば、上アームと下アームとで異なるデッドタイムを有するＰＷＭ波形を生成することができ、さらに上アームと下アームとのデッドタイム値を動作中に変えることが可能となる。
【００８８】
次に本発明の第５の実施の形態の３相パルス幅変調波形発生装置の構成について図１３を参照して説明する。図１３は本発明の第５の実施の形態の３相パルス幅変調波形発生装置の構成図である。
【００８９】
図１３に示すように本発明の第５の実施の形態の３相パルス幅変調波形発生装置は、半導体集積回路装置であって、周期設定レジスタ７１と、アップダウンカウンタ（１）用周期設定レジスタ７２と、デッドタイム設定レジスタ７３と、カウンタ制御回路７４と、アップダウンカウンタ（０）７５と、アップダウンカウンタ（１）７６と、アップダウンカウンタ（２）７７と、比較器７８と、比較器７９と、比較器８０と、波形生成部８１と、デューティ設定レジスタ８２と、を備える。
【００９０】
本発明の第５の実施の形態の３相パルス幅変調波形発生装置は、外付けされるパワーモジュールがＵ相、Ｖ相及びＷ相の３相交流電圧を復元するために、３相交流電圧の周期より短い周期を有する三角波キャリア信号をＰＷＭ変調して、パワーモジュールに含まれるパワー素子であるパワートランジスタを駆動するためのＵ相ＰＷＭ信号、／Ｕ相ＰＷＭ信号、Ｖ相ＰＷＭ信号、／Ｖ相ＰＷＭ信号、Ｗ相ＰＷＭ信号及び／Ｗ相ＰＷＭ信号を生成する。
【００９１】
ここで、／Ｕ相ＰＷＭ信号はＵ相ＰＷＭ信号の相補信号であり、／Ｖ相ＰＷＭ信号はＶ相ＰＷＭ信号の相補信号であり、／Ｗ相ＰＷＭ信号はＷ相ＰＷＭ信号の相補信号である。
【００９２】
アップダウンカウンタ（０）７５は基本カウンタであり、アップダウンカウンタ（１）７６はアップダウンカウンタ（０）７５に同期して下アームのデッドタイム値ｄ１に相当するカウント値のオフセットｄ１を有し、アップダウンカウンタ（２）７７はアップダウンカウンタ（０）７５に同期して上アームのデッドタイム値ｄ０に相当するカウント値のオフセットｄ０を有する。アップダウンカウンタ（０）７５、アップダウンカウンタ（１）７６及びアップダウンカウンタ（２）７７は、カウントクロック（図示されていない。）によりアップカウントとダウンカウントとを繰り返し、その１周期が三角波キャリア信号の１周期となる。
【００９３】
デッドタイム設定レジスタ７３には、オフセットｄ０がマイクロコンピュータ（図示されていない。）から書き込まれて設定される。
【００９４】
周期設定レジスタ７１には、キャリア周期の１／２に相当するカウント値とデッドタイム設定レジスタ７３の設定値との和、即ちキャリア周期の１／２＋オフセットｄ０がマイクロコンピュータ（図示されていない。）から書き込まれて設定される。
【００９５】
アップダウンカウンタ（１）用周期設定レジスタ７２には、周期設定レジスタ７１の設定値とオフセットｄ１との和、即ちキャリア周期の１／２＋オフセットｄ０＋オフセットｄ１がマイクロコンピュータ（図示されていない。）から書き込まれて設定される。
【００９６】
カウンタ制御回路７４は、周期設定レジスタ７１、アップダウンカウンタ（１）用周期設定レジスタ７２及びデッドタイム設定レジスタ７３の設定値に基づきアップダウンカウンタ（０）７５、アップダウンカウンタ（１）７６及びアップダウンカウンタ（２）７７のカウント制御を行う。
【００９７】
デューティ設定レジスタ８２には、生成したいＰＷＭ波形のパルス幅即ちＰＷＭ信号の論理１レベル期間と論理０レベル期間のデューティ比を設定するためのデータがマイクロコンピュータ（図示されていない。）から書き込まれて設定される。
【００９８】
比較器７８は、アップダウンカウンタ（０）７５のカウント値とデューティ設定レジスタ８２のデータとを比較し、一致すると正相／逆相用一致検出信号８３を出力する。
【００９９】
比較器７９は、アップダウンカウンタ（１）７６のカウント値とデューティ設定レジスタ８２のデータとを比較し、一致すると正相用一致検出信号８４を出力する。
【０１００】
比較器８０は、アップダウンカウンタ（２）７７のカウント値とデューティ設定レジスタ８２のデータとを比較し、一致すると逆相用一致検出信号８５を出力する。
【０１０１】
波形生成部８１は、正相／逆相用一致検出信号８３と正相用一致検出信号８４と逆相用一致検出信号８５とが入力され、Ｕ相ＰＷＭ信号８６及び／Ｕ相ＰＷＭ信号８７を出力する。
【０１０２】
次に動作について図１４を参照して説明する。図１４は本発明の第５の実施の形態の３相パルス幅変調波形発生装置の動作説明図である。
【０１０３】
図１４に示すように、アップダウンカウンタ（０）７５は、カウンタ制御回路７４により、デッドタイム設定レジスタ７３の設定値であるオフセットｄ０が自動的に初期値として設定され、周期設定レジスタ７１の設定値までアップカウント動作を行い、周期設定レジスタ７１の設定値と一致するとダウンカウント動作に切り替わる。その後、デッドタイム設定レジスタ７３の設定値と一致すると再びアップカウント動作に切り替わり、この動作を繰り返す。
【０１０４】
アップダウンカウンタ（１）７６は、カウンタ制御回路７４により、オフセットｄ０＋オフセットｄ１が自動的に初期値として設定され、アップダウンカウンタ（１）用周期設定レジスタ７２の設定値までアップカウント動作を行い、アップダウンカウンタ（１）用周期設定レジスタ７２の設定値と一致するとダウンカウント動作に切り替わる。その後、オフセットｄ０＋オフセットｄ１と一致すると再びアップカウント動作に切り替わり、この動作を繰り返す。
【０１０５】
アップダウンカウンタ（２）７７は、例えば１６ビットカウンタであれば、カウンタ制御回路７４により、初期値として００００Ｈ（Ｈは１６進数を示す。）が設定され、周期設定レジスタ７１の設定値−オフセットｄ０までアップカウント動作を行い、周期設定レジスタ７１の設定値−オフセットｄ０と一致するとダウンカウント動作に切り替わる。その後、００００Ｈになると再びアップカウント動作に切り替わり、この動作を繰り返す。
【０１０６】
アップカウント時にアップダウンカウンタ（０）７５のカウント値とデューティ設定レジスタ８２のデータとが一致すると波形生成部８１はＵ相ＰＷＭ信号８６を論理０レベルから論理１レベルに反転する。その後、ダウンカウント時にアップダウンカウンタ（１）７６のカウント値とデューティ設定レジスタ８２のデータとが一致すると波形生成部８１はＵ相ＰＷＭ信号８６を論理１レベルから論理０レベルに反転する。
【０１０７】
アップカウント時にアップダウンカウンタ（２）７７のカウント値とデューティ設定レジスタ８２のデータとが一致すると波形生成部８１は／Ｕ相ＰＷＭ信号８７を論理１レベルから論理０レベルに反転する。その後、ダウンカウント時にアップダウンカウンタ（０）７５のカウント値とデューティ設定レジスタ８２のデータとが一致すると波形生成部８１は／Ｕ相ＰＷＭ信号８７を論理０レベルから論理１レベルに反転する。
【０１０８】
したがって、Ｕ相ＰＷＭ信号８６の波形が論理０レベルから論理１レベルに切り替わる時刻から／Ｕ相ＰＷＭ信号８７が論理１レベルから論理０レベルに切り替わる時刻までの期間ｄ０が上アーム用のデッドタイム値となる。同様に、／Ｕ相ＰＷＭ信号８７の波形が論理０レベルから論理１レベルに切り替わる時刻からＵ相ＰＷＭ信号８６が論理１レベルから論理０レベルに切り替わる時刻までの期間ｄ１が下アーム用のデッドタイム値となる。
【０１０９】
なお、以上はＵ相ＰＷＭ信号及び／Ｕ相ＰＷＭ信号生成部分の構成について述べたが、Ｖ相ＰＷＭ信号及び／Ｖ相ＰＷＭ信号生成部分の構成とＷ相ＰＷＭ信号及び／Ｗ相ＰＷＭ信号生成部分の構成とについても同様であるためその説明を省略するが、周期設定レジスタ７１、アップダウンカウンタ（１）用周期設定レジスタ７２、デッドタイム設定レジスタ７３、カウンタ制御回路７４、アップダウンカウンタ（０）７５、アップダウンカウンタ（１）７６及びアップダウンカウンタ（２）７７については３相共通である。
【０１１０】
以上説明したように、本発明の第５の実施の形態の３相パルス幅変調波形発生装置によれば、上アームと下アームとで異なるデッドタイムを有するＰＷＭ波形を生成することができる。
【０１１１】
【発明の効果】
本発明による効果は、上アームと下アームとについて個別にデッドタイム値を設定することができる３相パルス幅変調波形発生装置を実現することができることである。
【０１１２】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の３相パルス幅変調波形発生装置の構成図である。
【図２】本発明の第１の実施の形態の３相パルス幅変調波形発生装置の動作説明図である。
【図３】本発明の第１の実施の形態の３相パルス幅変調波形発生装置が備える選択回路１８の動作説明図である。
【図４】図４（ａ）及び図４（ｂ）は本発明の第１の実施の形態の３相パルス幅変調波形発生装置における上下アームのオフ時間の説明図である。
【図５】図５（ａ）及び図５（ｂ）は本発明の第１の実施の形態の３相パルス幅変調波形発生装置による効果の説明図である。
【図６】本発明の第２の実施の形態の３相パルス幅変調波形発生装置の構成図である。
【図７】本発明の第２の実施の形態の３相パルス幅変調波形発生装置の動作説明図である。
【図８】本発明の第２の実施の形態の３相パルス幅変調波形発生装置が備えるデッドタイム制御回路２５の動作説明図である。
【図９】本発明の第３の実施の形態の３相パルス幅変調波形発生装置の構成図である。
【図１０】本発明の第３の実施の形態の３相パルス幅変調波形発生装置の動作説明図である。
【図１１】本発明の第４の実施の形態の３相パルス幅変調波形発生装置の構成図である。
【図１２】本発明の第４の実施の形態の３相パルス幅変調波形発生装置の動作説明図である。
【図１３】本発明の第５の実施の形態の３相パルス幅変調波形発生装置の構成図である。
【図１４】本発明の第５の実施の形態の３相パルス幅変調波形発生装置の動作説明図である。
【図１５】パルス幅変調インバータの構成図である。
【図１６】３相パルス幅変調波形の説明図である。
【図１７】従来例の３相パルス幅変調波形発生装置の構成図である。
【符号の説明】
１    アップダウンカウンタ
２    比較用レジスタ
３    比較器
４    カウントクロック
５    正相用遅延回路
６    波形生成部
７    出力停止信号
８    一致検出信号
９    カウント方向信号
１０    正相用遅延信号
１１    Ｕ相ＰＷＭ信号
１２    ／Ｕ相ＰＷＭ信号
１３    出力極性制御回路
１４    制御信号
１５    制御信号
１６    逆相用遅延回路
１７    逆相用遅延信号
１８    選択回路
１９    遅延信号
２０    トライステートバッファ
２１    トライステートバッファ
２２    正相用遅延回路
２３    逆相用遅延回路
２４    ＯＲ回路
２５    デッドタイム制御回路
２６    動作開始信号
２７    正相用遅延信号
２８    動作開始信号
２９    逆相用遅延信号
３０    遅延信号
３１    アップダウンカウンタ
３２    比較用レジスタ
３３    比較器
３４    カウントクロック
３５    一致検出信号
３６    デッドタイムカウンタ
３７    正相用デッドタイム設定レジスタ
３８    逆相用デッドタイム設定レジスタ
３９    カウント動作終了信号
４０    波形生成部
４１    Ｕ相ＰＷＭ信号
４２    ／Ｕ相ＰＷＭ信号
５１    アップダウンカウンタ
５２    正相用比較レジスタ
５３    比較器
５４    カウントクロック
５５    一致検出信号
５６    逆相用比較レジスタ
５７    比較器
５８    一致検出信号
５９    波形生成部
６０    Ｕ相ＰＷＭ信号
６１    ／Ｕ相ＰＷＭ信号
７１    周期設定レジスタ
７２    アップダウンカウンタ（１）用周期設定レジスタ
７３    デッドタイム設定レジスタ
７４    カウンタ制御回路
７５    アップダウンカウンタ（０）
７６    アップダウンカウンタ（１）
７７    アップダウンカウンタ（２）
７８    比較器
７９    比較器
８０    比較器
８１    波形生成部
８２    デューティ設定レジスタ
８３    正相／逆相用一致検出信号
８４    正相用一致検出信号
８５    逆相用一致検出信号
８６    Ｕ相ＰＷＭ信号
８７    ／Ｕ相ＰＷＭ信号
１０１    交流電源
１０２    ＡＣ／ＤＣ変換回路
１０３    パワーモジュール
１０４    上アーム
１０５    下アーム
１０６    モータ
２０１    アップダウンカウンタ
２０２    比較用レジスタ
２０３    比較器
２０４    カウントクロック
２０５    遅延回路
２０６    波形生成部
２０７    出力停止信号
２０８    一致検出信号
２０９    カウント方向信号
２１０    遅延信号
２１１    Ｕ相ＰＷＭ信号
２１２    ／Ｕ相ＰＷＭ信号
２１３    出力極性制御回路
２１４    制御信号
２１５    制御信号
【図１】
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【図２】
0003677497.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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