(57)【特許請求の範囲】
【請求項１】
ｎドーピングされたシリコン層（１）であって、
前記シリコン層（１）の一方の面（２）側に、複数のｐドーピングされたベース帯域（１３，１６）が設けられ、該ベース帯域（１３，１６）各々の中に、ｎドーピングされたソース帯域（１４）、またはその中にｐ−ショート領域（１９）が設けられたｎ−エミッタ（１７）のいずれかが設けられているシリコン層（１）、
或いは、ｐドーピングされたベース（２０）が設けられ、該ベース（２０）の中にｎ−カソード帯域（２１）が設けられているシリコン層（１）を有し、
前記シリコン層（１）よりも高いドーピング濃度を有し、かつ前記シリコン層（１）を完全に被い、前記シリコン層（１）の他方の面に接している、ｎドーピングされた停止層（７）と、
前記停止層（７）に接し、ｐドーピングされたアノードエミッタ（６）とを有し、
さらに前記アノードエミッタの面（３）をメタライゼーション（１０）により被覆してアノード（５）が形成配置され、前記シリコン層の前記一方の面（２）をメタライゼーション（２２）によりカソード（４）が形成配置された高い逆方向電圧用のパワー半導体素子において、
前記停止層（７）が少なくとも１種のドーパントであって、少なくとも１つのドナー準位がシリコンの価電子帯端と伝導帯端との間に存在し、さらにシリコンの伝導帯端から２００ｍｅＶよりも離れているドーパントでドーピングされていることを特徴とする、高い逆方向電圧用のパワー半導体素子。
【請求項２】
前記ドーパントがセレン又はイオウあるいはセレン及びイオウである、請求項１に記載のパワー半導体素子。
【請求項３】
前記停止層（７）がドーピング濃度５×１０１４ｃｍ−３≦ＮＤ≦５×１０１５ｃｍ−３を有する、請求項１又は２に記載のパワー半導体素子。
【請求項４】
前記停止層（７）が１０μｍ≦ｄ≦２５μｍの深さを有する、請求項１から３までのいずれか１項に記載のパワー半導体素子。
【請求項５】
前記アノードエミッタ（６）がトランスペアレントエミッタとして製造されており、前記アノードエミッタ（６）を通って流れる全電流の少なくとも５０％が電子によって担持されるように前記アノードエミッタの深さｄ２及びドーパント濃度が選択されている、請求項１から４までのいずれか１項に記載のパワー半導体素子。
【請求項６】
前記ｐドーピングされたベース帯域（１３）及び前記ｎドーピングされたソース帯域（１４）からなる複数のＩＧＢＴセルが導入されており、かつ前記カソード（４）が前記ベース帯域（１３）及びソース帯域（１４）と導電性に接続され、かつ
前記一方の面（２）上方及び２つのＩＧＢＴセル間に、絶縁体（１２）により絶縁されたゲート電極（１５）が配置されている、請求項１に記載のパワー半導体素子。
【請求項７】
前記ｐドーピングされたベース（２０）及び前記ｎドーピングされたカソード帯域（２１）からなる複数のＧＴＯ構造が導入されており、かつ
前記カソード帯域（２１）が前記カソード（４）と導電性に接続されている、
請求項１に記載のパワー半導体素子。
【請求項８】
前記ベース帯域（１６）、前記ｎ−エミッタ（１７）、チャネル領域（１８）及び前記ｐ−ショート領域（１９）を有する複数のＭＣＴ構造が導入されており、かつ
前記一方の面（２）の上方及び２つのＭＣＴ構造の間に、ゲート電極（１５）が絶縁されて配置されている、
請求項１に記載のパワー半導体素子。
【請求項９】
ｎドーピングされたシリコン層（１）であって、
前記シリコン層（１）の一方の面（３）側に、複数のｐドーピングされたアノードエミッタ（６）が設けられ、
前記アノードエミッタ（６）をメタライゼーションにより被覆してアノード（５）が形成配置され、
前記シリコン層の他方の面に接する、前記シリコン層（１）よりも高いドーピング濃度を有し、かつ前記シリコン層（１）を完全に被うｎ−ドーピングされた停止層（７）と、
前記停止層（７）に接するｎドーピングされたカソード帯域（２１）と、
前記カソード帯域（２１）をメタライゼーション（２２）により被覆してカソード（４）が形成配置されたパワーダイオードにおいて、
前記停止層（７）が少なくとも１種のドーパントであって、少なくとも１つのドナー準位がシリコンの価電子帯端と伝導帯端との間に存在し、さらにシリコンの伝導帯端から２００ｍｅＶよりも離れているドーパントでドーピングされていることを特徴とする、パワーダイオード。
【請求項１０】
前記ドーパントがセレン又はイオウあるいはセレン及びイオウである、請求項９に記載のパワーダイオード。
【請求項１１】
前記停止層（７）がドーピング濃度５×１０１４ｃｍ−３≦ＮＤ≦５×１０１５ｃｍ−３を有する、請求項９又は１０に記載のパワーダイオード。
【請求項１２】
前記停止層（７）が１５μｍ≦ｄ≦３５μｍの深さを有する、請求項９から１１までのいずれか１項に記載のパワーダイオード。
【請求項１３】
前記アノードエミッタ（６）がトランスペアレントエミッタとして製造されており、前記アノードエミッタ（６）を通って流れる全電流の少なくとも５０％が電子によって担持されるように前記アノードエミッタの深さｄ２及びドーパント濃度が選択されている、請求項９から１２までのいずれか１項に記載のパワーダイオード。
【請求項１４】
前記アノードエミッタ（６）が０．５μｍ≦ｄ２≦５μｍの深さを有する、請求項１３に記載のパワーダイオード。
【請求項１５】
前記パワーダイオードがＭＩＳＦＥＴの寄生ダイオードであり、その際、前記寄生ダイオードは逆並列で、前記ＭＩＳＦＥＴのソースからドレインへと接続されている、請求項９に記載のパワーダイオード。
【発明の詳細な説明】
【０００１】
本発明は、殊には高い逆方向電圧のためのパワー半導体素子に関し、これは、第１の主面及び第２の主面の間に複数のｎ又はｐドーピングされた層が存在するｎドーピングされたシリコン層、第１の主面に配置され、かつ第１のメタライゼーションにより形成されるカソード、並びに第２の主面を被覆する第２のメタライゼーションにより形成されるアノードからなる。
【０００２】
一つには、第２の主面から見て層が、ｐドーピングされたアノード帯域、これに接し、かつシリコン層よりも高いドーピング濃度を有するｎドーピングされた停止層及びこれに接するｎドーピングされたシリコン層を包含するように、このようなパワー半導体素子を構造化することができる。
【０００３】
このような素子はバイポーラトランジスタ、サイリスタとして、もしくは電界効果により制御可能なバイポーラパワー半導体素子（ＩＧＢＴ）としてさらに公知であり、かつ例えばＵＳ５６６８３８５中に記載されている。
【０００４】
別の実施態では前記のパワー半導体素子は、第２の主面から見てｐドーピングされたアノード帯域及びそれに接するｎドーピングされたシリコン層及び、それに接し、ｎドーピングされたシリコン層よりも高いドーピング濃度を有する停止層、及びそれに接するｎ−ドーピングされたカソード帯域を包含する層を有してよい。
【０００５】
このようなパワー半導体素子は一般に、ダイオードとして公知であり、かつ独立した本来の素子としても、又はパワーＭＩＳＦＥＴでのように別のパワー半導体素子中の寄生ダイオードとしても含有されていてよい。パワーＭＩＳＦＥＴでは公知のように、本来のＭＩＳＦＥＴとは逆並列にソースからドレインへと、寄生ｐ＋−ｎ-−ｎ＋ダイオードが接続されている。
【０００６】
このようなパワー半導体素子も同様に例えばＵＳ５６６８３８５中に記載されている。
【０００７】
このような停止層は従来、主に深い拡散により製造されたが、これは非常に長い拡散時間を必要とする。更に、ドーピング経過は自由に選択することができない。このことはＥＰ０２１４４８５Ａ１から公知である。
【０００８】
更に、このような停止層をエピタキシャルに濃くｎドーピングされた基板上に析出させることも公知である。しかしこのエピタキシーは殊にパワー半導体素子の場合に必要な層厚に関して非常にコストの高い方法であり、更に、往々にして望ましくない大きすぎる欠陥密度が生じるという問題を有する。
【０００９】
従って本発明の課題は、エピタキシャルに析出させる必要がないか、又はその製造に長時間続く深い拡散を必要としない停止層を有する新規のパワー半導体素子を提供することである。
【００１０】
本発明のこの課題は、シリコンの価電子帯端及び伝導帯端の間にあり、かつシリコンの価電子帯端から２００ｍｅＶよりも離れているドナー準位少なくとも１つを有する、少なくとも１種のドーパントで停止層がドーピングされていることにより解決される。このようなドーパントは殊にはイオウ又はセレンである。
【００１１】
イオウは２つのドナー準位、即ち２６０ｍｅＶ並びに４８０ｍｅＶを、かつセレンは２つのドナー準位、即ち３１０ｍｅＶ及び５９０ｍｅＶを伝導帯端未満に有する。
【００１２】
エネルギー準位が価電子帯端に対して５０ｍｅＶ未満の差を有する工業的に汎用されているドナーのリン、ヒ素及びアンチモンと比較して、このことは、通常、シリコンからなるパワー半導体素子の作動温度範囲、即ち約−５５℃〜＋１７５℃の温度範囲では、熱平衡で非常に僅かな割合のドーパント原子のみがイオン化状態にあることを意味している。
【００１３】
従って、本発明によるパワー半導体素子では停止層は、パワー半導体素子の逆方向作動でのみ「アクティブ」であり、順方向作動では「アクティブ」ではない。言い換えると、不純物により停止層中に製造されたドーパントとして作用する原子の数は、パワー半導体素子の作動タイプに依存して変化する。シリコンのバンドギャップ内で、伝導帯端から、及び価電子帯端から十分に離れているドナー準位をドーピング原子により用意することにより、これは達成される。
【００１４】
ドーピング物質としてイオウ又はセレンを使用するもう１つの利点は、両元素のシリコンへの拡散定数が従来技術によるドーピング物質に比べて非常に高いことにある。拡散定数を図４で比較して記載した。
【００１５】
有利には停止層は５×１０１４ｃｍ-３〜５×１０１５ｃｍ-３のドーピング濃度ＮＤを有し、その際、パワーダイオードの停止層は１５μｍ〜３５μｍの深さを有し、かつＩＧＢＴ及び他の制御可能なパワー半導体素子では１０μｍ〜２５μｍの深さを有する。
【００１６】
更に、本発明のパワー半導体素子は、電界のアノード面を確定するための本発明の停止層を最適化するアノード構造を、スイッチオフプロセスの間に電荷キャリアを最大アノード面抽出するための手段と共に有する。
【００１７】
トランスペアレントエミッタ(transparent Emitter）として設けられており、かつその深さ及び電荷キャリア濃度が有利には、エミッタを通って流れる全電流の少なくとも５０％が電子に担われるように選択されているアノード−エミッタにより、これは達成される。トランスペアレントエミッタとは以下では、全電流のかなりの割合がパワー半導体素子のアノードメタライゼーションから電子流として流れるように形成されているアノード面エミッタ層のことである。全電流に対するパーセンテージで示されるこの電子流はエミッタトランスペアレンス率(Emittertransparenz)とも記載される。エミッタトランスペアレンス率はアノードエミッタの深さ及びエッジ濃度(Randkonzentration)により調節される。これにより、本発明による制御可能な半導体素子では高いテール電流が回避される。一方では停止層の深さ、その最大ドーピング濃度及びそのドーピング勾配を変動させることにより、並びに他方ではドーピング濃度及びトランスペアレントエミッタの深さを調節することにより、遮断電流経過の幅広いスペクトルをその時間に亘り調節することができる。即ち、最小遮断損失を伴う急激な電流遮断から（ハードリカバリ）僅かだけより高い遮断損失を伴う電流の穏やかな減衰（ソフトリカバリ）まで、考えられる所望の遮断電流経過を全て達成することができる。
【００１８】
トランスペアレントアノードエミッタとストップ層とのこの組み合わせは特に、空間電荷帯域が遮断プロセスの間に停止層に侵入し、かつ電荷がトランスペアレントエミッタを通ってパワー半導体素子からシフトするという効果を有する。この結果、電流は非常に短時間で０に低下し、その際、慣用の構造では典型的な緩慢に低下するテール電流は生じない。これにより、遮断損失は劇的に最小化される。
【００１９】
パワーダイオードでは停止層はアノード面上にではなくカソード面上に配置される。パワーダイオードでは、順方向作動から逆方向作動へと遷移すると公知のように電流は方向を変える。この現象は文献中では「リバースリカバリ」として公知である。前記のように、カソード面停止層はパワーダイオードでは、リバースリカバリ層の終局での電流の突然の中断を阻止する。トランスペアレントアノードエミッタはパワーダイオードの場合にも有利に、カソード面停止層と組み合わせることができる。それというのも、これら両方の手段の同時使用によりパワーダイオードの厚さを最小化、即ちアノードとカソードとの間の薄くｎドーピングされた層を最小化し、その際、同時に、アノード面からの弱い注入を最小化することができるためである。これは、逆方向電流ピークを低減する最も効果的な方法である。カソード面の停止層は、パワーダイオードの逆方向電流の減衰を穏やかに行うことを保障する（ソフトリカバリ）。
【００２０】
エミッタトランスペアレンス率を非常に高く調節すると、順方向抵抗が実際に使用するためには通常、高くなりすぎる。トランスペアレントアノードエミッタに、濃くｐドーピングされたインゼルを装入することにより、この欠点は簡単に除くことができる。この特殊な実施態様は、もう１つの有利な実施態様に相応し、かつパワーダイオードでも、制御可能なパワー半導体素子でも使用することができる。
【００２１】
ＩＧＢＴでは、パワー半導体素子はカソード面の主面の方から、ｐドーピングされたベース帯域及びそこに埋め込まれているｎドーピングされたソース帯域からなる複数のＩＧＢＴセルを有し、その際、カソードはベース帯域及びソース帯域と導電性に結合している。カソード面の主面の上方、それぞれ２つのＩＧＢＴセルの間に、絶縁体によって絶縁されているゲート電極が設けられている。
【００２２】
サイリスタの場合には、カソード面の主面の方から、ｐドーピングされたベース帯域及びその中に複数のｎドーピングされたカソード帯域が設けられており、その際、カソード帯域とカソードとは導電性に結合している。
【００２３】
ＩＧＢＴではトランスペアレントアノードエミッタは有利には１μｍ未満の深さを有し、これに対して、パワーダイオードではトランスペアレントアノードエミッタは典型的には０．５〜５μｍの深さを有する。
【００２４】
再度、本発明の停止層は寄生ダイオード構造でも所定に使用することができる、即ち、本発明は特にユニポーラパワー半導体素子にも及ぶことを強調することができる。一般に、パワーＭＯＳＦＥＴはソースからドレインに、本来のパワーＭＯＳＦＥＴに対して逆並列に寄生ダイオード構造を有することが公知である。この寄生パワーダイオードは、パワーＭＯＳＦＥＴの開発及びサイジングの際に考慮しなければならない拡散容量もしくは障壁容量を有する。本発明は従ってこの場合にも、ユニポーラパワー半導体素子のサイジング及び展開での新たな方法を開示している。
【００２５】
本発明の更なる展開では、トランスペアレントエミッタ（６）中に濃くｐドーピングされたエミッタインゼル（８）を設ける。このようなアノード構造は図１ｂに示されている。これはＩＧＢＴ、ＭＣＴ及びＧＴＯのために使用することができる。これらのエミッタインゼルの深さは例えば５μｍであり、かつドーピング濃度はエッジのところで約１０１９ｃｍ-３である。このような濃くｐドーピングされたエミッタインゼル（８）の使用により、順方向抵抗は更に低下する。このようなエミッタインゼル（８）の使用のもう１つの利点は、電圧比ｄＶ／ｄｔを効果的に制限することができることにある。
【００２６】
図面中で使用される記号及びその意味は「符号の説明」にまとめてあるが、その際、図面中で同じ部材は同じ記号で示されている。図１から３はＵＳ５６６８３８５の図面に相応する。
【００２７】
本発明のパワー半導体素子は、様々なドーピングの複数の層が拡散導入されているか、又は注入されているシリコン層（１）を包含する。これらの層は２つの主面（２；３）により画定されている。第１の主面（２）にはカソード（４）が、第２の主面（３）にはアノード（５）が配置されている。
【００２８】
アノード（５）もしくはカソード（４）を相応するメタライゼーション（１０；２２）により生じさせる。
【００２９】
ＩＧＢＴ、ＭＣＴ及びＧＴＯのような半導体回路のためのカソード面の構造は図２ａ〜ｃに示してあり、アノード面の構造は図１ａ〜ｂに示してある。
【００３０】
カソード面の構造はこの場合、図１ａ、ｂのアノード面の構造と組み合わせることができ、その際、これらを点線に沿って相互に接合する。
【００３１】
図１ａは本発明の停止層（７）を示している。ここで示されているアノード面の構造はアノードメタライゼーション（１０）、トランスペアレントエミッタ（６）及び停止層（７）からなる。停止層（７）の後には、ｎドーピングされているシリコン層（１）が続いている。ＩＧＢＴ、ＭＣＴ又はＧＴＯの場合には、シリコン層（１）は同時にｎベースである。トランスペアレントエミッタ（６）は有利には、濃くｐドーピングされており、かつ例えば１．０μｍ未満の深さ及び１０１８ｃｍ-３のドーピング濃度を有する。
【００３２】
後に続く本発明の停止層（７）はｎドーピングされており、有利には、シリコン層（１）よりもかなり高濃度でドーピングされている。停止層（７）は、シリコンの価電子帯端及び伝導帯端の間にあり、かつシリコンの伝導帯端に対して２００ｍｅＶを上回る差を有するドナー準位少なくとも１つを有する少なくとも１種のドーパントでドーピングされている。ここで示されているドーパントはセレン又はイオウあるいはセレン及びイオウからなる混合物である。
【００３３】
従来技術から公知のドナーであるリン、ヒ素及びアンチモンに比較してセレン及びイオウは、これらのドナー原子は−５５℃〜＋１７５℃の温度で非常に低い割合でのみ、熱平衡でイオン化状態にあるという特性を有する。これによりイオウ及びセレンの場合、シリコンの格子位置に埋め込まれ、従って電気的に活性な同様のドナー濃度で順方向作動で、従来のドナーであるリン、ヒ素及びアンチモンの場合よりも、アノード（６）のエミッタ特性はかなり弱く変動する。
【００３４】
停止層（７）は、ＩＧＢＴ、ＭＣＴ又はＧＴＯの場合には５×１０１４ｃｍ-３〜５×１０１５ｃｍ-３のドーパント濃度ＮＤを有する。ＩＧＢＴでは停止層（７）の深さは有利には１０〜２５μｍである。
【００３５】
本発明の停止層（７）が空間電荷帯域に含まれると、そこに導入されたドナー原子は完全にドナーとして活性になり、イオウの導入の場合には二重ドナーとして、即ち２つの遊離の電荷キャリアを有するドナーとして活性になるので、イオウ原子は２重に荷電されている。
【００３６】
イオウのエネルギー準位は、空間電荷帯域に置くことで初めて完全に電気的に活性になる深さでシリコンバンドギャップにある。イオウのドナー準位はシリコンの伝導帯端未満の２６０ｍｅＶであり、かつ第２のドナー準位はシリコンの価電子帯端を上回る４８０ｍｅＶにある。シリコンのバンドギャップは１１２０ｍｅＶである。
【００３７】
これにより一方では、停止層（７）は順方向状態で部分的にのみ電気的に活性になって、アノードエミッタ（６）、停止層（７）及びシリコン層（１）並びにｐドーピングされたカソード構造によって形成される寄生バイポーラトランジスタの部分トランジスタ増幅率αｐｎｐは比較的僅かしか低下せず、かつこれにより順方向電圧を僅かに保持することができるようになる。
【００３８】
他方では、空間電荷帯域に含まれる停止層（７）の部分は逆方向状態で完全に活性になる。電界はその場合、本発明の停止層（７）に及び、かつそこで全てのドナーをイオン化し、その際、そこから離れた電子は電界を介して直ちに運び去られて、再びイオン化されたドナー原子と相互作用をもたらすことはない。
【００３９】
停止層（７）の所での順方向電圧及び逆方向電圧に関するそれ自体逆行する要求は従って、本発明のドナーを使用することによりかなり改善することができる。
【００４０】
別の実施態では、イオウの代わりにセレンを使用するが、これはシリコン中でバンドギャップ内に、シリコンの伝導帯ギャップ未満の約３１０ｍｅＶもしくは５９０ｍｅＶにある２つのドナー準位を有する。
【００４１】
前記の作用は、図１ａに示されているアノード構造の簡単な形式で生じる。点線に沿って、ＩＧＢＴ（図２ａ）、ＭＣＴ（図２ｂ）又はＧＴＯ（図２ｃ）、更にバイポーラトランジスタ又はサイリスタ（示していない）のカソード構造を適用することができる。
【００４２】
図２ａはＩＧＢＴのカソード構造を示している。これはｎドーピングされたシリコン層（１）を包含し、そのカソード面の主面（２）には、ｐドーピングされたベース帯域（１３）及びその中に埋め込まれたｎドーピングされたソース帯域（１４）からなる複数のＩＧＢＴセルが導入されている。この導入は注入及び又は拡散により行うことができる。カソード（４）はその場合、ベース帯域（１３）及びソース帯域（１４）と導電性に接続されている。カソード面の主面（２）の上方、及びそれぞれ２つのＩＧＢＴセルの間には、通常はゲート酸化物である絶縁体（１２）によって絶縁されたゲート電極（１５）が配置されている。
【００４３】
ゲート電極（１５）での電圧印加によりカソード（４）及びアノード（５）間の電流を公知の方法で、スイッチオンもしくはスイッチオフあるいは調節することができる。
【００４４】
図２ｂはＭＣＴのカソード構造を示している。ここでも、ｎドーピングされたシリコン層（１）から出発する。シリコン層（１）のカソード面の主面（２）にはｐドーピングされたベース（２０）及びそこに複数のｎドーピングされたカソード帯域（２１）が導入されている。カソード帯域（２１）はその場合、カソード（４）と導電性に結合している。ゲート（１５）にゲート電流を印加すると、アノード（５）及びカソード（４）の間の電流を公知のようにスイッチオンもしくはスイッチオフすることができる。
【００４５】
図２ａからｃのカソード構造は、前記のように図１ａによるアノード構造と組み合わせて、本発明のＩＧＢＴ、ＭＣＴ又はＧＴＯを製造することができる。
【００４６】
次にパワーダイオードの特殊な状況に関して言及する。
【００４７】
パワーダイオードはその損失に関して、前記のように制御可能なパワー半導体素子、即ちＩＧＢＴ、ＭＣＴ、ＧＴＯ、サイリスタ及びバイポーラトランジスタと全く同様に、かつそのスイッチング損失に関して最適化する必要がある。
【００４８】
従ってこの場合にも、最小の厚さを有するパワー半導体素子が求められている。パワーダイオードは通常、リバース−リカバリ相の終局で突然の電流停止を示す。これは小さいインダクタンスでさえ甘受できない電圧ピークをもたらす。このリスクを回避するために今日でも、まだ厚さに関しては最適化されていないパワーダイオード、即ち、厚さに関して遙かに過剰にサイジングされているパワーダイオードも使用されている。しかしこの過剰サイジングは、電気的スイッチングで付加的なスイッチング損失をもたらす。
【００４９】
電流の反転の故に、パワーダイオードでの停止層は、従って本発明の停止層（７）はパワーダイオードのカソード面に配置されている。図３はこのようなダイオードを示している。アノードメタライゼーション（１０）により形成されるアノード（５）にはｐドーピングされたトランスペアレントエミッタ（６）、ｎドーピングされたシリコン層（１）及び更にｎドーピングされた停止層（７）が続く。ここに示されているダイオードはｎドーピングされたカソード領域（２１）を備えている。更に、勿論、連続的なカソード領域（２１）の代わりに個別のｎドーピングされたカソード領域が複数、備えられていてもよいことが指摘される。
【００５０】
トランスペアレントエミッタ（６）及び停止層（７）の効果は本質的に、前記の制御可能なパワー半導体素子に相応する。ここで示されている停止層（７）もセレン又はイオウでドーピングされている。
【００５１】
所定の停止層（７）中のドーパント濃度ＮＤはこの場合、停止層が順方向の場合にもなお電荷キャリアにより満たされるように決定される。更に、停止層（７）の作用はエミッタとしては可能な限り僅かしか影響されない。順方向作動から逆方向作動への切り替えでは、停止層（７）中での電界の生成の際に、この充満電荷(Ueverschwemmungsladung）が徐々に低減される。このことは、逆方向電流の穏やかな復帰と同時に、逆方向電圧の均一な上昇をパワーダイオードでもたらし、かつそれにより、所望のスイッチング特性、いわゆる「ソフトリカバリ」特性をもたらす。しかし勿論、特殊な使用で、ドーパント濃度ＮＤを、「ハードリカバリ」特性が達成されるように調節することもできる。
【００５２】
例えば、１２００Ｖの逆方向電圧にさらされるパワーダイオードでは、ｐドーピングされたアノードエミッタ（６）のサイジングに関して厚さ３〜２０μｍでドーパント濃度１０１６〜１０１９ｃｍ-３が、シリコン層（１）に関して厚さ８０μｍ〜１５０μｍでドーパント濃度１０１２〜１０１４ｃｍ-３が、停止層（７）に関してドーパント濃度１０１４〜１０１６ｃｍ-３及び厚さ１０〜５０μｍが特に有利であると判明している。
【００５３】
シリコン層（１）及び停止層（７）の厚さ及びドーパント濃度のサイジングでは、逆方向電流でシリコンにバルク放電開始電圧を印加した場合に、１．３〜１．８×１０１２原子／ｃｍ２が空間電荷帯域でイオン化されていることを考慮する。この表面電荷は降伏電荷とも称され、かつことには、イオン注入によりもしくはエピタキシャルドーピング層の析出によりドーパントを導入することで制御することができる。
【００５４】
本発明を使用しないでの前記の層系列の製造は非常に困難である。約１５００Ｖの逆方向電圧までは、シリコン層及び停止層を効果的にエピタキシー法により後述のように析出させることができる。カソード帯域は基板材料であるが、トランスペアレントエミッタは通常、注入ドーパントの拡散により、もしくは気相からの拡散により製造する。
【００５５】
より高い逆方向電圧ではエピタキシーは、その高い層厚及びそれから生じる強い厚さ変動により前記のように工業的に、かつ経済的に無意味であると判明している。従って、この高い逆方向電圧の場合には、基板ウェハを使用し、停止層を高温及び長い拡散でその中に侵入させ、その後、トランスペアレントエミッタを製造する。例えば慣用のドーピング物質、例えばリン、ヒ素又はアンチモンを使用する場合には、所望の侵入深度のために１２００℃上回る拡散温度を必要とする。そしてこの拡散は２０時間以上継続する。
【００５６】
カソード層を形成する基板上への停止層としてのエピタキシャル層の析出は困難である。それというのも、エピタキシー段階は素子の活性領域にあり、多くの場合、高い結晶欠陥率を有するためである。拡散導入された停止層が従って、これが停止層とシリコン層（１）との間の完璧な遷移をもたらすので有利である。
【００５７】
処理の開始時に拡散停止層をインセットすると、ダイオードのアノード面もしくはＩＧＢＴではセル区画（Zellenfeld）の処理の間に、例えばエッジ構造の範囲で、ウェハ裏面でのゲッタ層を放棄することができない場合に、困難が生じることがある。後者はエミッタ特性にマイナスに影響しうる。それと共に、非常に高い温度での非常に長い拡散時間が、約１５００Ｖの逆方向電圧からのパワー半導体ダイオードの経済的に容認可能な製造を悪化させる。
【００５８】
しかし更に、エピタキシー層を用いずに基板材料上により低い逆方向電圧を伴うパワー半導体素子もますます製造されている。それというのも、カソード面のエミッタ特性は濃くドーピングされた担体材料によっては達成されず、最適な素子に所定に合わせなければならないためである。これらの素子には、制御される薄い裏面エミッタを有する所定のパワーダイオードが挙げられる。
【００５９】
ここでなされた記載は勿論、冒頭に記載の制御可能なパワー半導体素子、殊にはノンパンチスルー−ＩＧＢＴの状況でも使用することができる。
【００６０】
約４００Ｖを上回る逆方向電圧を伴うこれらのパワー半導体素子では、低いスイッチング損失及び低い順方向損失にも関わらず、比較的低い温度での前記のドーピング物質イオウ及びセレンの優れた拡散特性が役立つ。この幸いな状況により、パワー半導体素子は製造の間に先ず、慣用の厚いシリコンウェハと共に調製することができ、それを、製造プロセスの最後に初めて、例えば薄層研磨（Duennschleifen）及びエッチングにより最終厚にする。
【００６１】
順方向損失を改善し、かつスイッチング損失を部分的に最適化するために今日では、停止層技術を使用する際に、約１０１２〜１０１４ＤＡ／ｃｍ２の必要なドーズが有利にはイオン注入により導入される。注入されたドーズの熱処理及び活性化並びに侵入工程を約９５０℃までの温度で行う。
【００６２】
典型的な注入ドーズはイオウを使用する場合には、１０１２〜１０１４イオウ原子／ｃｍ２のドーズである。このようなイオウドーズの使用は匹敵するリンドーズに対して、順方向作動で電圧降下１０％の低下をもたらす。
【００６３】
まとめると、本発明を用いると、スイッチング損失及び順方向損失にプラスに作用する良好な物理学的特性を意外にも有する、殊には高い逆電流電圧のためのパワー半導体素子を提供することができると述べることができる。本発明によるパワー半導体素子は優れて経済的に、問題なく薄く製造することができるので、新たな重要な半導体物理学的効果の他に、重要な新たな製造方法も開かれる。
【図面の簡単な説明】
【図１】  ａ：トランスペアレントエミッタを有する制御可能なパワー半導体素子のための本発明の停止層を示す図。
ｂ：トランスペアレントエミッタ及び濃くｐドーピングされたエミッタインゼルを有する、制御可能なパワー半導体素子のための本発明の停止層を示す図。
【図２】  ａ：ＩＧＢＴのカソード構造を示す図。
ｂ：ＭＣＴのカソード構造を示す図。
ｃ：ＧＴＯのカソード構造を示す図。
【図３】  パワーダイオードの本発明の構造を示す図。
【図４】  従来技術によるドーピング物質に比べて、イオウ及びセレンのシリコンへの拡散定数が非常に高いことを示すグラフ。
【符号の説明】
１  シリコン層、  ２  第１の主面、  ３  第２の主面、  ４  カソード、  ５  アノード、  ６  トランスペアレントエミッタ、  ７  停止層、  ８  ｐ＋−エミッタインゼル、  １０  アノードメタライゼーション、  １２  絶縁体、  １３  ベース帯域、  １４  ソース帯域、  １５  ゲート電極、  １６  ｐ−ベース、  １７  ｎ−エミッタ、  １８  チャネル領域、  １９  ｐ−ショート−領域、  ２０  ｐ−ベース、  ２１  ｎ−カソード、  ２２  カソードメタライゼーション
【図１Ａ】
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【図１Ｂ】
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【図３】
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【図４】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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