(57)【特許請求の範囲】
【請求項１】
ワード線行冗長スキーム回路であって、
行シフト回路と、
行シフト制御ラインにより前記行シフト回路に電気的に接続している行デコーダ回路とを備え、
前記行シフト回路が、行シフト冗長が必要ない場合には、前記行シフト制御ラインに第一の行シフト制御信号レベルを供給するように構成され、
前記行シフト回路が、行シフト冗長が必要な場合には、前記行シフト制御ラインに第二の行シフト制御信号レベルを供給するように構成され、前記第一の行シフト制御信号レベル、および前記第二の行シフト制御信号レベルが識別特性を有し、さらに、前記行デコーダ回路が、
アドレス選択電子スイッチと第一のワード線選択ラインとの間に直列に電気的に接続し、前記第一の行シフト制御信号レベルに応答する第一の電子スイッチと、
前記アドレス選択電子スイッチと第二のワード線選択ラインとの間に直列に電気的に接続し、前記第二の行シフト制御信号レベルに応答する第二の電子スイッチとを備えることを特徴とするワード線行冗長スキーム回路。
【請求項２】
請求項１に記載のワード線行冗長スキーム回路において、
前記第一のワード線選択ラインが第一のワード線アドレスと対応し、前記第二のワード線選択ラインが第二のワード線アドレスに対応し、前記第一のワード線アドレスが前記第二のワード線アドレスに隣接することを特徴とするワード線行冗長スキーム回路。
【請求項３】
請求項１に記載のワード線行冗長スキーム回路において、
さらに、前記アドレス選択電子スイッチに直列に電気的に接続している追加のアドレス選択電子スイッチを備えることを特徴とするワード線行冗長スキーム回路。
【請求項４】
請求項１に記載のワード線行冗長スキーム回路において、
前記行シフト回路が、予備行アドレスに対応する制御信号に応答することを特徴とするワード線行冗長スキーム回路。
【請求項５】
請求項１に記載のワード線行冗長スキーム回路において、
前記行デコーダ回路が、プレチャージ回路を含むことを特徴とするワード線行冗長スキーム回路。
【請求項６】
請求項５に記載のワード線行冗長スキーム回路において、
前記プレチャージ回路が、プレチャージ電子スイッチを含むことを特徴とするワード線行冗長スキーム回路。
【請求項７】
請求項６に記載のワード線行冗長スキーム回路において、
前記プレチャージ電子スイッチが、トランジスタからなることを特徴とするワード線行冗長スキーム回路。
【請求項８】
請求項１に記載のワード線行冗長スキーム回路において、
前記行デコーダ回路が、複数のレベルシフティング・インバータを備えることを特徴とするワード線行冗長スキーム回路。
【請求項９】
請求項１に記載のワード線行冗長スキーム回路において、
前記第一の電子スイッチが、トランジスタからなることを特徴とするワード線行冗長行スキーム回路。
【請求項１０】
請求項１に記載のワード線行冗長スキーム回路において、
前記第二の電子スイッチが、トランジスタからなることを特徴とするワード線行冗長スキーム回路。
【請求項１１】
請求項１に記載のワード線行冗長スキーム回路において、
前記アドレス選択スイッチが、トランジスタからなることを特徴とするワード線行冗長スキーム回路。
【請求項１２】
ワード線行冗長スキーム回路であって、
行シフト回路入力ラインと、行シフト回路制御回路と、行シフト制御ラインに対応する行シフト回路出力ラインとを有する行シフト回路を備え、
前記行シフト回路入力ラインが、予備のワード線アドレスを示す電気信号を搬送するように適合され、さらに、
前記行シフト制御ラインにより前記行シフト回路に電気的に接続している行デコーダ回路を備え、前記行シフト回路は、行シフト冗長が必要ない場合には、前記行シフト制御ラインに、第一の行シフト制御信号レベルを供給するように構成され、行シフト冗長が必要な場合には、前記行シフト制御ラインに第二の行シフト制御信号レベルを供給するように構成され、前記第一の行シフト制御信号レベルおよび前記第二の行シフト制御信号レベルが識別特性を有し、さらに、前記行デコーダ回路が、
前記行シフト制御ラインに電気的に接続している第一のトランジスタ制御電極を有し、前記第一の行シフト制御信号レベルに応答する第一のトランジスタを備え、前記第一のトランジスタがさらに、アドレス選択トランジスタと第一のワード線選択ラインとの間に電気的に直列に接続され、さらに、
前記行シフト制御ラインに電気的に接続している第二のトランジスタ制御電極を有し、前記第二の行シフト制御信号レベルに応答する第二のトランジスタを備え、前記第二のトランジスタがさらに、前記アドレス選択トランジスタと第二のワード線選択ラインとの間に電気的に直列に接続していることを特徴とするワード線行冗長スキーム回路。
【請求項１３】
請求項１２に記載のワード線行冗長スキーム回路において、
前記第一のワード線選択ラインが、第一のワード線アドレスと対応し、前記第二のワード線選択ラインが、第二のワード線アドレスに対応し、前記第一のワード線アドレスが、前記第二のワード線アドレスに隣接することを特徴とするワード線行冗長スキーム回路。
【請求項１４】
請求項１２に記載のワード線行冗長スキーム回路において、
さらに、前記アドレス選択トランジスタに直列に電気的に接続する追加のアドレス選択トランジスタを備えることを特徴とするワード線行冗長スキーム回路。
【請求項１５】
請求項１２に記載のワード線行冗長スキーム回路において、
前記行デコーダ回路が、プレチャージ回路を含むことを特徴とするワード線行冗長スキーム回路。
【請求項１６】
請求項１５に記載のワード線行冗長スキーム回路において、
前記プレチャージ回路が、プレチャージ・トランジスタからなることを特徴とするワード線行冗長スキーム回路。
【請求項１７】
請求項１６に記載のワード線行冗長スキーム回路において、
前記プレチャージ電子スイッチが、電界効果トランジスタからなることを特徴とするワード線行冗長スキーム回路。
【請求項１８】
請求項１２に記載のワード線行冗長スキーム回路において、
前記行デコーダ回路が、複数のレベルシフティング・インバータを含むことを特徴とするワード線行冗長スキーム回路。
【請求項１９】
請求項１２に記載のワード線行冗長スキーム回路において、
前記第一のトランジスタが、電界効果トランジスタからなることを特徴とするワード線行冗長スキーム回路。
【請求項２０】
請求項１２に記載のワード線行冗長スキーム回路において、
前記電界効果トランジスタが、ＮＭＯＳデバイスからなることを特徴とするワード線行冗長スキーム回路。
【請求項２１】
請求項１２に記載のワード線行冗長スキーム回路において、
前記第二のトランジスタが、電界効果トランジスタからなることを特徴とするワード線行冗長スキーム回路。
【請求項２２】
請求項１２に記載のワード線行冗長スキーム回路において、
前記アドレス選択トランジスタが、電界効果トランジスタからなることを特徴とするワード線行冗長スキーム回路。
【請求項２３】
メモリ回路のために、シフト行冗長スキームを実行する方法であって、
（ａ）前記メモリ回路のワード線内に含まれている、欠陥のあるメモリ・セルを検出するステップと、
（ｂ）前記欠陥メモリ・セルの検出に応答して、前記欠陥メモリ・セルを含む前記ワード線に関連するワード線アドレス選択制御回路用の行シフト制御信号を発生させるステップと、
（ｃ）前記行シフト制御信号の発生に基づいて、前記欠陥メモリ・セルを含む前記ワード線に関連する制御回路を作動させるステップと、
（ｄ）前記ワード線に対するワード線選択信号を、隣接するワード線に関連するワード線選択ラインへ、前記ワード線に関連するワード線ドライバ・ラインと前記隣接するワード線に関連する前記ワード線選択ラインとの間に導電性通路を形成することによりシフトするステップとからなることを特徴とする方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ回路用の回路に係り、特に欠陥メモリ・セルが及ぼす悪影響を克服するための行冗長機能を実行するメモリ回路用の制御回路に関する。
【０００２】
【従来の技術】
読出し／書込みメモリ回路は、書込みというプロセスによりデータを記憶し、読出しというプロセスによりそのデータの以降の検索を可能にする。従来のメモリ回路の場合には、メモリ・セル・アレイの形に配列された、複数の記憶場所にデータが記憶される。各記憶場所は、行識別子および列識別子の両方を含むアドレスにより識別される。メモリ回路のセル内に記憶することができるデータの量は、その回路の記憶容量と呼ばれる。各セルは、デコーダ回路によりアクセスされる。列デコーダおよび行デコーダを、メモリ回路のセルにアクセスするために使用することができる。従来のメモリ回路の場合には、データ・ラインが、書込みサイクル中にデータを記憶場所に転送し、読出しサイクル中にデータを記憶場所から転送する。
【０００３】
ある特定のタイプのメモリ回路は、ランダム・アクセス・メモリ回路（「ＲＡＭ」）と呼ばれる。ランダム・アクセス・メモリ回路を使用した場合には、記憶場所にランダムにアクセスすることができるし、さらにデータをメモリ回路の記憶場所から読み出すこともできるし、記憶場所に書き込むこともできる。ＲＡＭ回路は、通常、二つのタイプに分類される。第一のタイプのＲＡＭは、スタティックＲＡＭ回路（「ＳＲＡＭ」）と呼ばれる。ＳＲＡＭ回路の主な特徴は、回路に電力を供給されている限り、回路の記憶場所が、その内部に記憶しているデータをいつまでも保持するようにラッチを使用していることである。第二のタイプのＲＡＭは、ダイナミックＲＡＭ回路（「ＤＲＡＭ」）と呼ばれる。ＤＲＡＭ回路の主な特徴は、この回路が、記憶場所内に記憶したデータを保持するために、コンデンサのような電荷記憶素子を使用していることであり、この回路の場合、データを保持するために、データを周期的に再充電（すなわち、リフレッシュ）してやらなければならないことである。
【０００４】
【発明が解決しようとする課題】
当業者であれば理解できると思うが、ときどき、メモリ回路内のメモリ・セルおよび／またはメモリ・アレイが、一つまたはそれ以上の欠陥を持っている場合がある。このような欠陥は、種々の原因により発生する。ある種の欠陥は、製造プロセス中の変異により発生する。他の欠陥は、メモリ回路の動作中に発生した問題が原因で発生する。
【０００５】
一つのセルの欠陥が分離して、メモリ・アレイ全体に広がる場合がある。また、一つのグループの欠陥セルが相互に関連している場合もある。複数のセルに欠陥が発生した場合には、これらのセルのうちのいくつかのセルの欠陥は、これらの欠陥セルが共通のワード線（行）アドレスを共有している場合には、ワード線（すなわち、行）欠陥として特徴づけられる。複数のセルの欠陥は、これらの欠陥セルが共通のビット・ライン（列）アドレスを共有している場合には、ビット・ライン（すなわち、列）欠陥として特徴づけられる。このような複数のセルの欠陥はまた、両方に特徴づけられる場合がある。
【０００６】
多くの場合、メモリ回路は欠陥セルを持っている場合でも、正常に機能することができる。欠陥セルを検出した場合には、予備のセルがアレイ内に含まれている場合には、これらの欠陥セルを予備セルに交換することができる。セルの欠陥を修復するためのオンチップ予備セルを含んでいることを、当業者はオンチップ冗長と呼ぶ。通常の冗長スキーム技術は、一つまたはそれ以上の予備の行（行冗長）、および／または一つまたはそれ以上の予備の列（列冗長）を有する。これらの予備の行および／または列は、欠陥のある行または列の、ワード線（行）アドレスまたはビット・ライン（列）アドレスに反応するヒューズとプログラム可能な制御回路を有する。上記制御回路は、また、欠陥セルの選択を禁止する。電気的には、冗長スキームにより修復されたメモリ回路は、欠陥のあるセルを全然含まないメモリ回路と同じものである。
【０００７】
従来技術のワード線冗長スキームは、ある種の用途には有用であったが、このようなスキームは、それらに関連して少なくとも三つの重要な問題を抱えている。第一の問題は、従来技術のワード線冗長スキームを実行する制御回路を使用すると、メモリ回路の性能が低下するという問題である。この点に関して、主素子の代わりに予備の素子を使用するメモリ回路は、通常、欠陥セルを全然含んでいないメモリ回路と比較して相対的に速度が遅い。特に、ワード線（行）選択ラインの場合、予備の素子に対する速度は、主素子に対する速度より遅い。通常、その原因は、修復されたアドレスは、ヒューズまたは追加の制御回路に迂回されるためである。
【０００８】
第二の問題は、従来技術のワード線冗長スキームを実行する制御回路を使用すると、エリア・ペナルティが発生するという問題である。特に、従来技術のワード線冗長スキーム下では、欠陥メモリ・セルを有するワード線の行アドレスをデコードし、これらの行アドレスを無効にするために、通常、行デコーダ・ピッチ上にヒューズを必要とする。望ましくは、行アドレスを選択的に無効にするために、各ワード線ドライバは、通常、少なくとも一つのヒューズを必要とする。これらのヒューズは、通常、比較的広いスペースを必要とするため、メモリ・アレイは比較的広い面積を必要とする。
【０００９】
第二の問題に関連する従来技術のワード線冗長スキームの第三の問題は、従来技術のワード線冗長スキームを実行する制御回路を使用すると、通常、比較的多数のヒューズが必要になるという問題である。さらに、その場所およびその対応するメモリ・アドレスを含む各ヒューズに関連する情報を示す比較的大量のデータを記憶しなければならない。ギガビット単位の記憶容量を有する現代のＤＲＡＭを使用した場合、行デコーダ・ピッチに対して比較的多数のヒューズが必要であり、比較的大量のデータを記憶し、そのデータに容易にアクセスできなければならない。
【００１０】
本発明の好適な実施形態の一つの目的は、従来技術のワード線冗長スキームの上記問題を解決することである。
本発明の好適な実施形態のもう一つの目的は、欠陥メモリ・セルが及ぼす悪影響を克服するために、新しい、改良されたワード線冗長スキームを提供することである。
本発明の好適な実施形態のさらにもう一つの目的は、欠陥または不良メモリ・セル周囲のワード線アドレス指定をシフトするワード線冗長スキームを提供することである。
【００１１】
本発明の好適な実施形態の上記およびその他の目的は、以下の説明を読めば明らかになるだろう。しかし、以下の詳細な説明から手に入れることができるものを含めて、これらの各目的および全目的を達成しなくても、ある装置は、本明細書に記載する発明に該当することを理解されたい。本発明の主題を定義しているのは、本発明の目的の部分ではなく、特許請求の範囲である。任意の目的およびすべての目的は、必ずしも本発明全体を使用しなくても、本発明の好適な実施形態により達成することができる。
【００１２】
【課題を解決するための手段】
本発明は、行シフト回路および行シフト制御ラインにより行シフト回路に電気的に接続している行デコーダ回路からなるワード線行冗長スキーム回路に関する。特定のワード線に対して、行シフト冗長が必要ない場合には、行シフト回路は、行シフト制御ラインに第一の行シフト制御信号を供給する。そのワード線に対して行シフト冗長が必要な場合には、行シフト回路は、行シフト制御ラインに第二の行シフト制御信号を供給する。第一の行シフト制御信号、および第二の行シフト制御信号は識別特性を持つ。行シフト制御ラインに供給された信号は、選択的に第一の電子スイッチおよび第二の電子スイッチのうちの一方を作動させる。少なくとも一方の電子スイッチは、第一の電子スイッチおよび第二の電子スイッチに直列に接続している。第一の電子スイッチも、第一のワード線選択ラインに電気的に直列に接続している。第二の電子スイッチも、第一のワード線選択ラインに対応するワード線に隣接するワード線に対応する第二のワード線選択ラインに、電気的に直列に接続している。行アドレス・ラインは、少なくとも一方の電子スイッチを選択的に作動させる行アドレス選択制御信号を搬送するために、少なくとも一方の電子スイッチに、電気的に接続している。ワード線ドライバ・ラインも、アドレス制御信号が少なくとも一方の電子スイッチを作動させた場合、少なくとも一方の電子スイッチを通過するワード線選択信号を搬送するために、少なくとも一方の電子スイッチに電気的に接続している。第一の電子スイッチおよび少なくとも一方の電子スイッチが作動した場合には、第一のワード線選択ラインとワード線ドライバ・ラインとの間に導電性の通路が形成される。第二の電子スイッチおよび少なくとも一方の電子スイッチが作動した場合には、第二のワード線選択ラインとワード線ドライバ・ラインとの間に導電性の通路が形成される。
【００１３】
本発明はまた、メモリ回路用のワード線冗長スキームを提供するための方法に関する。上記方法に従えば、ワード線内に含まれている欠陥のあるメモリ・セルが検出される。欠陥のあるメモリ・セルの検出に反応する行シフト制御信号が発生して、制御回路を作動させ、制御回路は、ワード線ドライバ・ラインと隣接するワード線選択ラインとの間に導電性通路を形成することにより、ワード線選択信号を隣接するワード線選択ラインにシフトさせる。
【００１４】
【発明の実施の形態】
添付の図面を参照しながら、本発明の例示としての実施形態を以下に説明するが、類似の部品には類似の番号がつけてある。
図１は、メモリ回路の一部として、またはメモリ回路に関連して内蔵されている、全体を参照番号１０で示す制御回路である。制御回路１０は、メモリ回路の欠陥のあるメモリ素子またはセルを迂回して、ワード線のアドレス指定をシフトすることによって、メモリ回路用の一意のワード線冗長スキームを実行する。
【００１５】
制御回路１０は、メモリ回路の各ワード線選択回路１１に関連する回路構成部材からなる。各ワード線選択回路１１は、第一のワード線選択回路に対する、図１に示す、行シフト回路１２および行デコーダ回路１３の両方からなる。各行シフト回路１２は、好適には、メモリ回路に対する予備のアドレス、または修復アドレスを示す信号を搬送することができる入力ライン１５を有するＮＡＮＤゲート１４を含むことが好ましい。各ワード線選択回路１１用の入力ライン１５は、好適には、入力ライン１５により搬送される予備のアドレスまたは修復アドレス制御信号を設定するために、ヒューズ・バンクおよび関連制御回路（図示せず）に電気的に接続していることが好ましい。
【００１６】
二入力ＡＮＤゲート１６も、好適には、各行シフト回路１２に内蔵されていることが好ましい。ＡＮＤゲート１６の一方の入力は、好適には、ＮＡＮＤゲート１４の出力に電気的に接続していることが好ましい。ＡＮＤゲート１６の他の入力は、（最初のまたは最後の）最終ワード線選択回路の場合を除いて、好適には、隣接するワード線選択回路１１の行シフト回路１２に関連するＡＮＤゲート１６の出力に、電気的に接続していることが好ましい。図に示すように、最終ワード線選択回路１１の場合には、そのＡＮＤゲート１６の第二の入力は、好適には、当業者が、通常、Ｖｃｃで示す標準高電位レベルを有する電源に、電気的に接続していることが好ましい。その入力を、ＮＡＮＤゲート１４の出力およびＶｃｃにそれぞれ接続した場合には、この最終ワード線選択回路１１の行シフト回路１２に内蔵されているＡＮＤゲート１６の出力上に存在する信号は、ＮＡＮＤゲート１４の出力上に存在する信号に「追随」し、そのため、上記出力上に存在する信号に対応する。
【００１７】
図１に示すように、各ワード線選択回路１１について、シフト制御ライン１７は、行デコーダ回路１３を有する行シフト回路１２に電気的に接続している。各ワード線選択回路１１の行デコーダ回路１３は、好適には、ＮＭＯＳデバイスとして図示するトランジスタ１８を含むことが好ましい。各ワード線選択回路１１について、トランジスタ１８の制御電極（すなわち、そのゲート端子）は、好適には、シフト制御ライン１７により、ＡＮＤゲート１６の出力に電気的に接続していて、すでに説明したように、同様に、隣接するワード線選択回路１１に関連するＡＮＤゲート１６への入力に電気的に接続していることが好ましい。各ワード線選択回路１１はさらに、好適には、図にトランジスタ２０、２２で示す、一つまたはそれ以上の別の直列接続トランジスタを含むことが好ましい。説明上の都合で、図のトランジスタ２０、２２は、ＮＭＯＳデバイスとする。ワード線アドレス・ビット・ライン２４は、好適には、トランジスタ２０の制御電極に電気的に接続していることが好ましい。同様に、ワード線アドレス・ビット・ライン２６は、好適には、トランジスタ２２の制御電極に電気的に接続していることが好ましい。
【００１８】
図１には、一方の電極がトランジスタ１８に直列に接続し、他方の電極がトランジスタ２２に直列に接続しているトランジスタ２０が示されている。図に示すように、トランジスタ２２は、基準電圧（すなわち、アースまたはＶｓｓ）に接続している。
各ワード線選択回路１１用の行デコーダ回路１３も、好適には、図にＰＭＯＳデバイスとして示すトランジスタ２８を含むことが好ましい。トランジスタ２８は、好適には、その制御電極のところで、プレチャージ制御ライン３０に接続していることが好ましい。その他の二つの電極のところで、トランジスタ２８は、好適には、それぞれ、Ｖｃｃおよびトランジスタ１８に直列接続していることが好ましい。出力ノード３２は、トランジスタ２８および１８間の接合部に形成される。ワード線選択ライン３４は、好適には、一つまたはそれ以上の直列接続インバータ３６を通して出力ノード３２に接続していることが好ましい。インバータ３６は、ワード線選択ライン３４上の電圧をその必要な電圧レベルに至らせるために、電圧レベルシフティング機能を実行する。
【００１９】
各ワード線選択回路１１用の行デコーダ回路１３も、好適には、図にＮＭＯＳデバイスとして示すトランジスタ３８を内蔵することが好ましい。トランジスタ３８の制御電極は、好適には、インバータ４０を通して、ＡＮＤゲート１６の出力およびシフト制御ライン１７に電気的に接続していることが好ましい。その他の電極のうちの一方は、好適には、トランジスタ１８とトランジスタ２０との間の接合部に電気的に接続していることが好ましい。一方、その他の電極のうちの他方は、好適には、隣接するワード線選択回路１１に関連する出力ノード３２に電気的に接続していることが好ましい。
【００２０】
動作中、制御回路１０は、ワード線のアドレス指定を、メモリ回路の欠陥のあるメモリ素子またはセルを迂回してシフトさせる。プレチャージ段階では、各ワード線選択ライン３４は、プレチャージ状態を示す信号を搬送するためにプレチャージされる。図１の制御回路１０の場合には、各ワード線選択ライン３４は、電位がＶｓｓにほぼ近い相対的に低い電圧信号を搬送するためにプレチャージされる。
【００２１】
特定のワード線に関連するメモリ素子が機能的である場合には、それに関連するアドレスは、データを記憶し、および／または検索するためにそのワード線にアクセスすることができる。ワード線アドレスをシフトする必要がないので、行シフト回路１２が内蔵している入力ライン１５のうちの少なくとも一つは、Ｖｓｓ電位にほぼ近い相対的に低い電圧信号を搬送する。この入力ライン１５および他の入力ライン１５に搬送される信号は、ヒューズ・バンクまたは他の制御回路（図示せず）により設定されることを理解することができるだろう。さらに、ヒューズ・バンクを使用するにもかかわらず、この電流ワード線冗長スキーム回路１０は、従来技術のワード線冗長スキーム回路より、実質的に少ないヒューズしか必要としないことも理解することができるだろう。
【００２２】
特定のワード線用の入力ライン１５のうちの少なくとも一つが、相対的に低い電圧信号を搬送する上記条件下では、そのワード線に対するＡＮＤゲート１６の入力に電気的に接続している、そのワード線に対するＮＡＮＤゲート１４の出力は、相対的に高い電圧レベルに設定される。さしあたって、ＡＮＤゲート１６用の他の入力も、相対的に高い電圧信号を搬送すると仮定した場合、ＡＮＤゲート１６の出力に電気的に接続しているシフト制御ライン１７は、Ｖｃｃ電位にほぼ近い相対的に高い電圧信号を搬送する。その結果、隣接するワード線用の、ワード線選択回路１１の行シフト回路１２に内蔵されているＡＮＤゲート１６の一つの入力は、相対的に高い電圧レベルに至る。さらに、トランジスタ１８が動作可能になり（すなわち、オンになり）、トランジスタ３８が動作不能になる（すなわち、オフになる）。
【００２３】
この状況の下では、各ワード線に対するワード線アドレス・ビット・ライン２４、２６が、相対的に高い電圧信号を搬送し、トランジスタ２０、２２をオンにする場合には、特定のワード線に対するワード線選択ライン３４は、プレチャージされた低い状態から、Ｖｃｃ電位にほぼ近い高い電圧レベルに遷移する。その後で、ワード線選択ライン３４は、そのワード線から読み出すために、および／またはそのワード線に書き込むために、そのワード線を選択する目的で使用され、または上記選択を行うために、他の制御回路（図示せず）に電気的に接続される。特定のワード線に対するワード線アドレス・ビット・ライン２４、２６は、読出し動作または書込み動作のために、そのワード線を選択したい場合には、相対的に高い電圧信号を搬送することが理解できるだろう。さらに、上記信号は、図１に示していない他の行選択制御回路により供給されることも理解することができるだろう。
【００２４】
特定のワード線に関連するメモリ素子に欠陥がある場合、そうしたい場合には、そのワード線に対応するアドレスを、次に使用可能なワード線を選択的に動作できるようにするためにシフトすることができる。このような状況の下では、欠陥のある素子を含む不良ワード線に関連するすべての入力ライン１５は、Ｖｃｃ電位にほぼ近い相対的に高い電圧信号を搬送する。これら入力ライン１５は、その行アドレスに関連するワード線が、一つまたはそれ以上の欠陥のある素子を含むことを示す。ここでもまた、この入力ライン１５および他の入力ライン１５に搬送される信号は、ヒューズ・バンクおよび他の制御回路（図示せず）により設定される。
【００２５】
このような状況下では、欠陥のあるワード線用の行シフト回路１２が内蔵しているＮＡＮＤゲート１４の出力は、相対的に低い電圧信号を搬送し、その関連するシフト制御ライン１７上の信号を相対的に低い電圧レベルに保持する。各シフト制御ライン１７は、好適には、次のワード線用の選択回路に関連するＡＮＤゲート１６の入力に電気的に接続していることが好ましいので、後続の各シフト制御ライン１７も相対的に低い電圧レベルに保持される。
【００２６】
相対的に低い電圧信号に保持された、その関連するシフト制御ライン１７を有する上記各ワード線の場合には、その関連するトランジスタ１８はオフになり、一方、その関連するトランジスタ３８はオンになる。その結果、欠陥のあるワード線は、もはや選択されないで、後続のすべてのワード線は、その先行するワード線に対する行アドレスにより制御され、選択される。このことは、先行するワード線用の選択回路に関連するワード線アドレス・ビット・ライン２４、２６へ、相対的に高い電圧信号を供給することにより達成される。これにより、今度は、隣接する選択したワード線に対するワード線選択ライン３４が、そのプレチャージされた低い電圧レベルから、読出し動作または書込み動作を同時に発生させる目的で、対応するワード線にアクセスしなければならない高い電圧レベルに遷移する。
【００２７】
図２は、全体を参照番号１１０で示す制御回路の第二の実施形態である。図２の制御回路１１０の構造および機能は、図１の制御回路１０の構造および機能とほとんど同じである。各ワード線選択回路についての、注意すべき相違点は下記の通りである。（１）図２の場合には、図１のＡＮＤゲート１６の代わりに、ＮＡＮＤゲート１１６が使用されている；（２）上記変更が行われたために、図２の場合には、図１のインバータ４０が除去されている；（３）同様に、インバータ１４０が、ＮＡＮＤゲート１１６の出力とトランジスタ１８の制御電極との間に直列に挿入されている；（４）好適には、追加のシフト制御ライン１１７により、ＮＡＮＤゲート１１６の出力をトランジスタ３８の制御電極に接続した方が好ましい；（５）レベルシフティング・インバータ３６が除去されているが、好適には、行デコーダ回路の後続の段（図示せず）に設置できれば好ましい；（６）追加の予備アドレス・ライン１１５に加えて、追加のワード線アドレス・ビット・ライン１２４、およびトランジスタ１２０が内蔵されている。しかし、ワード線アドレス・ビット・ラインおよび予備アドレス・ビット・ラインの数が、メモリ回路用に使用する特定のアドレス指定スキーム、および前置デコーダ回路の形の追加の制御回路が、その用途に使用されているかどうかに依存することが理解できるだろう。
【００２８】
例示としての２つの実施形態を参照しながら、本発明を説明してきたが、この説明は、本発明を制限するものでないことを理解されたい。それどころか、下記の特許請求の範囲に記載する、本発明の精神および範囲から逸脱することなしに、例示としての実施形態を種々に変更および修正することができる。さらに、当業者であれば、上記のすべての変更および修正は、下記特許請求の範囲の一つまたはそれ以上の素子と等しいものであることを認めることができ、法律により許可された最も広い範囲で、上記特許請求の範囲に含まれることを理解することができるだろう。
【図面の簡単な説明】
【図１】メモリ回路に対して一意のワード線冗長スキームを実行するメモリ回路用の制御回路の第一の実施形態を説明する回路の概略図である。
【図２】メモリ回路に対して一意のワード線冗長スキームを実行するメモリ回路用の制御回路の第二の実施形態を説明する回路の概略図である。
【符号の説明】
１０：制御回路
１１：ワード線選択回路
１２：行シフト回路
１３：行デコーダ回路
１４：ＮＡＮＤゲート
１５：入力ライン
１６：ＡＮＤゲート
１７：シフト制御ライン
１８：トランジスタ
２０：トランジスタ
２２：トランジスタ
２４：ワード線アドレス・ビット・ライン
２６：ワード線アドレス・ビット・ライン
２８：トランジスタ
３０：プレチャージ制御ライン
３２：出力ノード
３４：ワード線選択ライン
３６：直列接続インバータ
３８：トランジスタ
４０：インバータ
１１０：制御回路
１１５：予備アドレス・ライン
１１６：ＮＡＮＤゲート
１１７：シフト制御ライン
１２０：トランジスタ
１２４：ワード線アドレス・ビット・ライン
１４０：インバータ
【図１】
0003623454.tif 000002
【図２】
0003623454.tif 000003