(57)【特許請求の範囲】
【請求項１】
第一の端子と第二の端子の間に印加された電圧を所定の比率で分圧する電圧分圧回路と、前記印加された電圧の大きさにかかわらず一定の基準電圧を発生する基準電圧発生回路と、入力された前記基準電圧と前記電圧分圧回路の分圧電圧との大きさを比較して出力信号を切り替える比較回路と、
前記比較回路の出力をゲート端子の入力とし、前記第一の端子をソース端子の入力とした第１のＭＯＳＦＥＴと、一方の端子が前記第１のＭＯＳＦＥＴのドレイン端子に直接接続され、他方の端子が前記第二の端子に接続された第１の定電流回路よりなるバッファー回路と、
前記第１のＭＯＳＦＥＴのドレイン端子の出力をゲート端子の入力とし、前記第二の端子をソース端子の入力とした第２のＭＯＳＦＥＴと、一方の端子が前記第２のＭＯＳＦＥＴのドレイン端子に直接接続され、他方の端子が前記第一の端子に接続された第２の定電流回路よりなり、前記バッファー回路からの信号を増幅して外部に出力する出力回路とから構成され、
前記第１のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴは、前記分圧電圧が前記基準電圧を超えたときにＯＦＦすることを特徴とする電圧検出回路。
【請求項２】
第一の端子と第二の端子の間に印加された電圧を所定の比率で分圧する電圧分圧回路と、前記印加された電圧の大きさにかかわらず一定の基準電圧を発生する基準電圧発生回路と、入力された前記基準電圧と前記電圧分圧回路の分圧電圧との大きさを比較して出力信号を切り替える比較回路と、
前記比較回路の出力をゲート端子の入力とし、前記第一の端子をソース端子の入力とした第１のＭＯＳＦＥＴと、一方の端子が前記第１のＭＯＳＦＥＴのドレイン端子に直接接続され、他方の端子が前記第二の端子に接続された第１の定電流回路よりなるバッファー回路と、
前記第１のＭＯＳＦＥＴのドレイン端子の出力をゲート端子の入力とし、前記第二の端子をソース端子の入力とした第２のＭＯＳＦＥＴと、一方の端子が前記第２のＭＯＳＦＥＴのドレイン端子に直接接続され、他方の端子が前記第一の端子に接続された第２の定電流回路よりなり、前記バッファー回路からの信号を増幅して外部に出力する出力回路とから構成され、
前記バッファー回路および前記出力回路は、前記分圧電圧が前記基準電圧を超えたときに消費電流が小さくなるように動作することを特徴とする電圧検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電圧検出回路と、その回路を利用した電源装置に関する。
【０００２】
【従来の技術】
従来の電圧検出回路としては、図２の回路ブロック図に示されるような電圧検出回路が知られていた。即ち、外部端子ＶＤＤとＶＳＳの間に直列に接続されている抵抗２０１と抵抗２０２とからなる電圧分圧回路の分圧電圧と、一定電圧を発生する基準電圧発生回路２０３の基準電圧とが、それぞれ電圧比較回路２０４に入力されて比較される。電圧比較回路２０４の出力信号は、ＰｃｈＭＯＳＦＥＴ２０５とＮｃｈＭＯＳＦＥＴ２０７とからなるインバーター構成のバッファー回路に入力される。該バッファー回路の出力信号はＰｃｈＭＯＳＦＥＴ２０８とＮｃｈＭＯＳＦＥＴ２０６とからなるインバーター構成の出力回路に入力される。該出力回路の出力信号は外部端子ＶＯＵＴから外部に出力される。
【０００３】
このような電圧検出回路では、例えば該分圧電圧が該基準電圧より高い場合は、電圧比較回路２０４の出力電圧、即ち配線２１１の電圧がＨｉとなり、ＰｃｈＭＯＳＦＥＴ２０５がＯＦＦしてＮｃｈＭＯＳＦＥＴ２０７がＯＮするので、該バッファー回路の出力電圧、即ち配線２１２の電圧がＬｏとなり、 ＰｃｈＭＯＳＦＥＴ２０８がＯＮしてＮｃｈＭＯＳＦＥＴ２０６がＯＦＦするので、該出力回路の出力電圧、即ち配線２１３の電圧がＨｉとなり、本電圧検出回路の電圧解除信号として、ＶＤＤの電位が外部端子ＶＯＵＴから出力される。逆に該分圧電圧が該基準電圧より低い場合は、上記と同様の経路で信号が逆になり、本電圧検出回路の電圧検出信号として、ＶＳＳの電位が外部端子ＶＯＵＴから出力される。
【０００４】
該バッファー回路および該出力回路は、電圧比較回路２０４の出力信号を増幅して出力する役割を果たしている。また、該バッファー回路を消費電流の小さいＣＭＯＳインバーター構成とすることは、電圧検出回路全体の消費電流を少なく抑えることに役立っている。
【０００５】
【発明が解決しようとする課題】
しかし、従来の電圧検出回路では、電圧検出および解除の瞬間に、該バッファー回路および該出力回路の直列接続されたＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴの双方が一瞬ＯＮ状態となり、インバーターに貫通電流が流れてしまう。該貫通電流はインバーターの論理が反転する間のごく短時間しか流れないが、ＭＯＳＦＥＴのドライバビリティーによっては、数ｍＡ程度の非常に大きな電流となる場合もあり、電圧検出回路および接続された外部回路の誤動作を引き起こしてしまうという課題があった。
【０００６】
例として、図３を用いて電圧解除時の誤動作を説明する。
図３は電圧検出回路の外部接続の一例を示す図である。図３において、はじめに検出状態にある電圧検出回路が、電源３０１の電位が徐々に上がっていき、解除電圧を越えたところで、解除状態に入る。電圧解除の瞬間に、バッファー回路および出力回路の中のＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴの双方が一瞬ＯＮ状態となってしまい、貫通電流３０３が流れる。ここで、電源３０１と外部端子ＶＤＤとの間には寄生の抵抗成分３０２が存在するため、外部端子ＶＤＤの電位は、
貫通電流３０３×抵抗成分３０２
の分だけ電源３０１の電圧より降下する。この時、電圧降下が生じた外部端子ＶＤＤの電位が検出電圧より低くなると、本電圧検出回路は検出状態に入ってしまう。次に、該バッファー回路および該出力回路の論理が確定して貫通電流３０３が流れ終わると、該電圧降下がなくなるため、外部端子ＶＤＤの電位は電源３０１の電位まで復帰し、本電圧検出回路は解除状態に戻る。この時また、電圧解除の瞬間に貫通電流３０３が流れるため、同様の経路で、本電圧検出回路は再び検出状態に入り、本来は解除状態を保持しなければならないのに、解除状態と検出状態との間で発振の誤動作を繰り返してしまう。
【０００７】
そこで、本発明の電圧検出回路は、電圧検出および解除の瞬間の貫通電流を小さくして、誤動作の生じにくい電圧検出回路を得ることを課題としている。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明の電圧検出回路では、バッファー回路および出力回路に流れる貫通電流の、どちらか一方または双方の最大値を制限することができる定電流回路を設け、貫通電流値を小さくできる構成とした。また、該定電流回路は電流値を自由に調節できる構成とした。
【０００９】
このような構成にすることにより、電圧検出および解除の瞬間に、該バッファー回路および該出力回路に流れる貫通電流は、該定電流回路で制限された大きさまでしか流れない。したがって、該貫通電流を小さく抑えることが可能となり、誤動作の生じにくい電圧検出回路を得ることができる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。
図１は、本発明の電圧検出回路のブロック図である。
はじめに、本電圧検出回路の構成を説明する。電源電圧を入力するための外部端子ＶＤＤとＶＳＳの間に、直列に接続されている抵抗１０１と抵抗１０２とがあり、入力された電源電圧を所定の比率で分割することができる電源電圧分圧回路を構成している。抵抗１０１と抵抗１０２との接続部は、電圧比較回路１０４の＋入力端子と接続されている。一方、電源電圧の大きさにかかわらず一定の基準電圧を発生することができる基準電圧発生回路１０３は、外部端子ＶＳＳと電圧比較回路１０４の−入力端子とに接続されている。入力された、該基準電圧と分圧された電源電圧との大きさを比較して、出力信号を切り替えることができる電圧比較回路１０４の出力端子は、ＰｃｈＭＯＳＦＥＴ１０５のゲート端子に接続されている。ＰｃｈＭＯＳＦＥＴ１０５のソース端子と基板端子は外部端子ＶＤＤに、またドレイン端子は定電流回路１０７とＮｃｈＭＯＳＦＥＴ１０６のゲート端子に、それぞれ接続されている。定電流回路１０７のもう一方の端子は外部端子ＶＳＳに接続されている。このＰｃｈＭＯＳＦＥＴ１０５と定電流回路１０７とで、電圧比較回路１０４の出力信号を増幅することができるバッファー回路を構成している。ＮｃｈＭＯＳＦＥＴ１０６のソース端子と基板端子は外部端子ＶＳＳに、またドレイン端子は定電流回路１０８と外部端子ＶＯＵＴに、それぞれ接続されている。定電流回路１０８のもう一方の端子は外部端子ＶＤＤに接続されている。このＮｃｈＭＯＳＦＥＴ１０６と定電流回路１０８とで、該バッファー回路で増幅された信号をさらに増幅して外部に出力することができる出力回路を構成している。ここで、定電流回路１０７と定電流回路１０８はそれぞれ、通過できる最大電流値を制限することができ、また、その大きさを自由に調節できる機能を備えている。
【００１１】
次に、本電圧検出回路の動作を説明する。
外部端子ＶＤＤとＶＳＳの間に、ある大きさで変化する正の電圧を与え、外部端子ＶＳＳをＧＮＤに固定する。すると、与えられた該電圧は抵抗１０１と抵抗１０２とで分圧され、さらに分圧された該電圧は電圧比較回路１０４に入力され、基準電圧発生回路１０３で発生している基準電圧と比較される。
【００１２】
ここで、分圧された該電圧が該基準電圧より高い場合は、電圧比較回路１０４の出力信号、即ち配線１１１がＨｉとなり、ＰｃｈＭＯＳＦＥＴ１０５がＯＦＦする。ＰｃｈＭＯＳＦＥＴ１０５がＯＦＦすると、定電流回路１０７を通して配線１１２がＬｏになり、ＮｃｈＭＯＳＦＥＴ１０６がＯＦＦする。ＮｃｈＭＯＳＦＥＴ１０６がＯＦＦすると、定電流回路１０８を通して配線１１３がＨｉになり、本電圧検出回路の電圧解除信号として、ＶＤＤの電位が外部端子ＶＯＵＴから出力される。
【００１３】
一方、分圧された該電圧が該基準電圧より低い場合は、電圧比較回路１０４の出力信号、即ち配線１１１がＬｏとなり、ＰｃｈＭＯＳＦＥＴ１０５がＯＮする。ＰｃｈＭＯＳＦＥＴ１０５がＯＮすると、外部端子ＶＤＤからＰｃｈＭＯＳＦＥＴ１０５および定電流回路１０７を通って、外部端子ＶＳＳに向かって貫通電流が流れる。ここで、定電流回路１０７は通過できる最大電流値を所定の値に制限しており、該最大電流値はＰｃｈＭＯＳＦＥＴ１０５のドライブ能力より十分に小さいので、通過できない残りの電流によって配線１１２がＨｉになり、ＮｃｈＭＯＳＦＥＴ１０６がＯＮする。ＮｃｈＭＯＳＦＥＴ１０６がＯＮすると、外部端子ＶＤＤから定電流回路１０８およびＮｃｈＭＯＳＦＥＴ１０６を通って、外部端子ＶＳＳに向かって貫通電流が流れる。ここで、定電流回路１０８は通過できる最大電流値を所定の値に制限しており、該最大電流値はＮｃｈＭＯＳＦＥＴ１０６のドライブ能力より十分に小さいので、通過した電流はＮｃｈＭＯＳＦＥＴ１０６を通過して外部端子ＶＳＳに流れ込むので、配線１１３はＬｏになり、本電圧検出回路の電圧検出信号として、ＶＳＳの電位が外部端子ＶＯＵＴから出力される。
【００１４】
次に、定電流回路の電流値を調節する構成の一例を説明する。
図４は、本発明の電圧検出回路のブロック図である。図４の電圧検出回路は、二つの定電流回路以外の構成および全体動作は図１と全く同様であるので、同様な部分の説明は省略する。
【００１５】
ここでは、バッファー回路の定電流回路としてＮｃｈＭＯＳＦＥＴ４０７を用い、ゲート端子を基準電圧発生回路４０３に、ドレイン端子をＰｃｈＭＯＳＦＥＴ４０５のドレイン端子およびＮｃｈＭＯＳＦＥＴ４０６のゲート端子に、ソースおよび基板端子を外部端子ＶＳＳにそれぞれ接続している。したがって、基準電圧発生回路４０３で発生した基準電圧により、ゲート電圧が常に一定に保たれるＮｃｈＭＯＳＦＥＴ４０７は、常に一定のドライバビリティーを持った状態でＯＮし、ある一定の電流以上は流すことができない定電流回路となっている。基準電圧発生回路４０３の基準電圧値を変えることで、 ＮｃｈＭＯＳＦＥＴ４０７の最大電流値を調節することができる。
【００１６】
次に、出力回路の定電流回路としてデプレッション型ＭＯＳＦＥＴ４０８を用い、ゲート端子とソース端子と基板端子をＮｃｈＭＯＳＦＥＴ４０６のドレイン端子および外部端子ＶＯＵＴに、ドレイン端子を外部端子ＶＤＤにそれぞれ接続している。したがって、ゲート端子とソースおよび基板端子が常にショートされているデプレッション型ＭＯＳＦＥＴ４０８は、常に一定のドライバビリティーを持った状態でＯＮし、ある一定の電流以上は流すことができない定電流回路となっている。デプレッション型ＭＯＳＦＥＴ４０８のサイズを変えることで、デプレッション型ＭＯＳＦＥＴ４０８の最大電流値を調節することができる。
【００１７】
以上のように、本発明の電圧検出回路は、バッファー回路と出力回路の中に定電流回路を設けて、検出および解除の論理反転時に大きな貫通電流が流れない構成とした。その結果、従来よりも検出、解除の論理反転時の貫通電流が桁違いに小さくなったので、従来に比べ、貫通電流が原因となって起こる誤動作を防止することができた。
【００１８】
また、本発明の電圧検出回路は、定電流回路に流れる電流の値を自由に調節できる構成とした。その結果、新たに使用環境に合わせて貫通電流の値が設定できるようになった。
さらに、本発明の電圧検出回路は、前記動作説明からも明らかなように、解除時にはバッファー回路と出力回路はともに貫通電流が流れず、検出時より消費電流が小さくなるような構成とした。その結果、解除時には必ず貫通電流分だけ消費電流が小さくなるので、入力抵抗による電源電圧降下は解除の瞬間に小さくなり、前記発振の誤動作については、非常に良く防止できるようになった。それに伴い、従来大きめに設定していた検出電圧と解除電圧との差分であるヒステリシス幅を、小さく設定できるようになった。逆に、従来よりも寄生抵抗成分の大きな電源を入力端子に接続することが可能となった。
【００１９】
また、入力電流値を測定することで、入力側からも検出、解除の状態を監視できるようになった。
以上、本発明の電圧検出回路について一例を揚げて説明したが、本発明の本質は、検出および解除の瞬間に大きな貫通電流を流さない構成をとるところにある。したがって、本発明の電圧検出回路は、バッファー回路および出力回路に流れる貫通電流のどちらかまたは双方の最大値を制限することができる定電流回路が付加されていれば、その他の回路についてはあらゆる回路構成をとることが可能である。同様に、定電流回路も、貫通電流の最大値を制限することができる機能を有していれば、あらゆる回路構成および調節手段をとることが可能であり、本実施の形態に何ら限定されることはない。
【００２０】
【発明の効果】
このように、本発明の電圧検出回路では、検出、解除の論理反転時の貫通電流が原因となって起こる誤動作を防止できる効果がある。また、貫通電流の大きさを調節することで、使用環境に合わせた安全性を設定できる効果がある。また、入力側からも、検出、解除の状態を監視できる効果がある。また、ヒステリシス幅を小さくできる効果がある。また、従来よりも寄生抵抗成分の大きな電源を使用できる効果がある。結果として、安全性の高い電圧検出回路および電源装置を構築することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の電圧検出回路のブロック図である。
【図２】従来の電圧検出回路のブロック図である。
【図３】電圧検出回路の外部接続図である。
【図４】本発明の電圧検出回路のブロック図である。
【符号の説明】
１０１、１０２、２０１、２０２  抵抗
１０３、２０３、４０３  基準電圧発生回路
１０４、２０４  電圧比較回路
１０５、２０５、２０８、４０５  ＰｃｈＭＯＳＦＥＴ
１０６、２０６、２０７  ＮｃｈＭＯＳＦＥＴ
１０７、１０８  定電流回路
１１１、１１２、１１３、２１１、２１２、２１３  配線
３０１  電源
３０２  抵抗成分
３０３  貫通電流
４０８  デプレッション型ＭＯＳＦＥＴ
【図１】
0003650214.tif 000002
【図２】
0003650214.tif 000003
【図３】
0003650214.tif 000004
【図４】
0003650214.tif 000005