(57)【特許請求の範囲】
【請求項１】
互いに対称に固定配置された固定外部端子と、
互いに対称に配置された異なる種類の可変外部端子と、
実装基板の両面に実装された場合に、互いに逆極性に設定される同士が対向するように、それら同士が互いに対称に固定配置された選択用外部端子と、
前記選択用外部端子の設定に従って、互いに対称に配置された前記可変外部端子の配置を入れ替える信号入れ替え回路を有する半導体装置。
【請求項２】
前記固定外部端子同士が互いに左右対称に配置され、前記可変外部端子同士が互いに左右対称に配置され、前記選択用外部端子が左右対称に配置された、請求項１記載の半導体装置。
【請求項３】
前記固定外部端子同士が互いに上下対称に配置され、前記可変外部端子同士が互いに上下対称に配置され、前記選択用外部端子が上下対称に配置された、請求項１記載の半導体装置。
【請求項４】
前記固定外部端子は、前記信号入れ替え回路では入れ替えができない、互いに対称に配置された同種の第１の固定外部端子と、対称に配置された同士が互いに相手の信号に使用可能な第２の固定外部端子とを含む、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１の固定外部端子は、電源電圧供給用の外部端子と、接地電位供給用の外部端子とを含む、請求項４記載の半導体装置。
【請求項６】
前記第２の固定外部端子は、メモリのデータ信号用の外部端子を含む、請求項４または５記載の半導体装置。
【請求項７】
前記信号入れ替え回路は、複数の制御信号を解析するコマンドデコーダの内部に設けられている、請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記信号入れ替え回路は、メモリの複数のアドレス信号を解析するアドレスデコーダの内部に設けられている、請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記可変外部端子は、対称に配置された同士が互いに相手の信号に使用できない端子である、請求項１〜８のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部端子を通常とは対称に配置した半導体装置に関する。
【０００２】
【従来の技術】
コンピュータの記憶装置等にはＤＲＡＭ等の半導体装置が内蔵されている。近年、記憶装置の大容量化が進んでおり、そのための技術開発が盛んである。
【０００３】
半導体装置を実装基板の両面に実装する技術は、記憶装置を大容量化するために有効である。更に、通常の外部端子の配置の半導体装置（以下、ノーマルパッケージと称す）と、外部端子をノーマルパッケージと左右或いは上下対称に配置した半導体装置（以下、ミラーパッケージと称す）を実装基板の両面の同じ位置にそれぞれ実装することで、実装基板の配線効率を高めることができる。実装基板の両面の同じ位置にノーマルパッケージとミラーパッケージを実装すれば、それらのピンをビアにより直結でき、実装基板にパターンが不要となるからである。同様に、複数の半導体装置を有する半導体モジュールにおいても、ノーマルパッケージ及びミラーパッケージの半導体装置を実装基板の両面にそれぞれ実装することで配線効率を高めることができる。
【０００４】
従来、一般的には、ミラーパッケージは、組み立て工程において、外部端子（以下、パッケージピン或いは単にピンと称す）と半導体チップの電極（以下、チップパッド或いは単にパッドと称す）との間の配線や、チップパッドへのボンディングワイヤが入れ替えられることで製造されている。しかし、近年では、組み立て工程の後に、ノーマルパッケージをミラーパッケージにできることが要求されている。
【０００５】
特開平７−２８８２８２号公報において、パッドの機能を選択的に入れ替えるパッド切り換え回路を有し、組み立て工程後にピンを入れ替えることが可能な半導体装置が記載されている。特開平７−２８８２８２号公報に記載された半導体装置によれば、パッド切り換え回路により信号ピンが入れ替えられ、また、ボンディングワイヤを入れ替えることで電源電圧ピンやグランドピンが入れ替えられるので、ミラーパッケージを構成することができ、実装基板の配線効率が向上する。
【０００６】
【発明が解決しようとする課題】
特開平７−２８８２８２号公報に記載された半導体装置によれば、パッド切り換え回路により、組み立て工程後に信号ピンを入れ替えることができる。しかし、電源電圧ピンやグランドピン等は、パッド切り換え回路で入れ替えることができないので、ボンディングワイヤを入れ替えている。したがって、特開平７−２８８２８２号公報に記載された半導体装置は、組み立て工程後に電源電圧ピンやグランドピンを入れ替えることができない。
【０００７】
また、特開平７−２８８２８２号公報に記載された半導体装置は、パッド切り換え回路により全ての信号ピンを入れ替えているため、回路全体に対するパッド切り換え回路の占める割合が高い。更に、特開平７−２８８２８２号公報に記載された半導体装置は、将来、ピン数が増大してパッドのピッチが狭くなった場合、パッドのピッチ間にパッド切り換え回路を作成することが困難となる可能性がある。
【０００８】
本発明の目的は、ボンディングワイヤを入れ替えることなく、組み立て工程後にミラーパッケージとすることができる半導体装置を提供することである。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置は、
互いに対称に固定配置された固定外部端子と、
互いに対称に配置された異なる種類の可変外部端子と、
実装基板の両面に実装された場合に、互いに逆極性に設定される同士が対向するように、それら同士が互いに対称に固定配置された選択用外部端子と、
前記選択用外部端子の設定に従って、互いに対称に配置された前記可変外部端子の配置を入れ替える信号入れ替え回路を有している。
【００１０】
したがって、固定外部端子が対称に配置され、逆論理の選択用外部端子が対称に配置され、選択用外部端子からの設定に従って信号入れ替え回路が可変外部端子を対称に入れ替える。実装基板の両面に実装する場合、互いに逆論理の選択用外部端子が対向するので、対向する選択用外部端子に同一の設定をすることにより、同じ可変外部端子同士を対向させることができる。
【００１１】
本発明の一態様によれば、前記固定外部端子同士が互いに左右対称に配置され、前記可変外部端子同士が互いに左右対称に配置され、前記選択用外部端子が左右対称に配置されている。
【００１２】
本発明の他の態様によれば、前記固定外部端子同士が互いに上下対称に配置され、前記可変外部端子同士が互いに上下対称に配置され、前記選択用外部端子が上下対称に配置されている。
【００１７】
本発明の一態様によれば、前記固定外部端子は、前記信号入れ替え回路では入れ替えができない、互いに対称に配置された同種の第１の固定外部端子と、対称に配置された同士が互いに相手の信号に使用可能な第２の固定外部端子とを含む。また、前記可変外部端子は、対称に配置された同士が互いに相手の信号に使用できない端子であることとしてもよい。
【００１８】
したがって、互いに相手の信号に使用可能な外部端子が対称に配置されて入れ替えが行われず、入れ替えの必要な外部端子のみが信号入れ替え回路で入れ替えられるので、信号入れ替え回路の回路規模が小さい。
【００１９】
本発明の一態様によれば、前記第１の固定外部端子は、電源電圧供給用の外部端子と、接地電位供給用の外部端子とを含む。
【００２０】
本発明の一態様によれば、前記第２の固定外部端子は、メモリのデータ信号用の外部端子を含む。
【００２１】
本発明の一態様によれば、前記信号入れ替え回路は、複数の制御信号を解析するコマンドデコーダの内部に設けられている。
【００２２】
したがって、信号入れ替え回路がコマンドデコーダ内にあるため、パッドやレシーバの付近に配置する必要が無い。
【００２３】
本発明の一態様によれば、前記信号入れ替え回路は、メモリの複数のアドレス信号を解析するアドレスデコーダの内部に設けられている。
【００２４】
したがって、信号入れ替え回路がアドレスデコーダ内にあるため、パッドやレシーバの付近に配置する必要が無い。
【００２５】
【発明の実施の形態】
本発明の一実施形態について図面を参照して詳細に説明する。
【００２６】
図１は、本実施形態のＲＡＭ装置の構成を示すブロック図である。図１を参照すると、本実施形態のＲＡＭ装置１は、ＲＡＭ部２及び信号入れ替え回路３を有している。
【００２７】
ＲＡＭ装置１の外部端子としては、固定ピン１１、選択ピン１２及び信号ピン１３がある。
【００２８】
固定ピン１１は、ＲＡＭ装置１全体に電源を供給するための電源ピン、ＲＡＭ装置１に接地電位を与えるためのグランドピン、データの書き込み及び読み出しに用いられる参照電圧をＲＡＭ装置１に与えるための参照電圧ピン等である。固定ピン１１は、信号入れ替え回路３で入れ替えることができない。
【００２９】
選択ピン１２は、信号ピン１３の入れ替えを行うか否かを信号入れ替え回路３に設定するための外部端子である。ＲＡＭ装置１は、選択ピン１２の信号レベルにより、ノーマルパッケージ又はミラーパッケージとなる。ノーマルパッケージとは、通常の外部端子の配置の半導体装置をいう。また、ミラーパッケージとは、外部端子をノーマルパッケージと左右或いは上下対称に配置した半導体装置をいい、本実施形態では左右対称とする。
【００３０】
信号ピン１３は、アドレス信号、データ信号、バス制御信号等をＲＡＭ装置１に与えるための外部端子である。左右対称に配置された信号ピン１３は対をなす。
【００３１】
ＲＡＭ部２は、ランダムアクセスによりデータの書き込み及び読み出しが可能なダイナミック型ＲＡＭ等のメモリを構成する。
【００３２】
信号入れ替え回路３は、選択ピン１２の電圧レベルによる指示で、左右の対称に配置された対をなす信号ピン１３のＲＡＭ部２との接続を入れ替える。
【００３３】
図２は、信号入れ替え回路３の構成を示す概略の回路図である。図２には、１対の信号ピン１３を入れ替えるための回路のみが示されているが、実際には、信号入れ替え回路３内には図２と同じ回路が複数存在する。
【００３４】
図２を参照すると、信号入れ替え回路３は、トランスファーゲート３１，３２，３３，３４及びバッファ３５，３６を有している。トランスファーゲート３１，３２，３３，３４は、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタからなる相補ゲートである。
【００３５】
信号ピン１３−Ａから入力した信号がパッドを介して、信号受信用のフリップフロップであるレシーバ３７−Ａで受信され、レシーバ３７−Ａの出力が信号入れ替え回路３のトランスファーゲート３１，３４に供給されている。信号ピン１３−Ｂから入力した信号がパッドを介して、レシーバ３７−Ｂで受信され、レシーバ３７−Ｂの出力が信号入れ替え回路３のトランスファーゲート３２，３３に供給されている。なお、レシーバ３７−Ａ，３８−Ｂは図１では省略されている。
【００３６】
信号入れ替え回路３には、選択ピン１２からの選択信号ｐｓ，ｐｓ／が入力している。選択信号ｐｓと選択信号ｐｓ／はいずれか一方が電源電圧レベルのとき他方はグランドレベルとなる互いに逆極性の信号である。
【００３７】
選択信号ｐｓは、トランスファーゲート３１，３３のＮ型ＭＯＳトランジスタ及びトランスファーゲート３２，３４のＰ型ＭＯＳトランジスタのゲート端子に供給されている。選択信号ｐｓ／は、トランスファーゲート３１，３３のＰ型ＭＯＳトランジスタ及びトランスファーゲート３２，３４のＮ型ＭＯＳトランジスタのゲート端子に供給されている。
【００３８】
よって、トランスファーゲート３１とトランスファーゲート３３は同時にオンオフし、トランスファーゲート３２とトランスファーゲート３４は同時にオンオフする。そして、トランスファーゲート３１，３３がオンのときトランスファーゲート３２，３４はオフであり、トランスファーゲート３１，３３がオフのときトランスファーゲート３２，３４はオンである。
【００３９】
そして、選択信号ｐｓが電源電圧レベルで、選択信号ｐｓ／がグランドレベルのとき、トランスファーゲート３１，３３がオンとなり、トランスファーゲート３２，３４がオフとなる。そのため、信号ピン１３−Ａからの信号が内部信号線３８−Ａに出力され、信号ピン１３−Ｂからの信号が内部信号線３８−Ｂに出力される。
【００４０】
一方、選択信号ｐｓがグランドレベルで、選択信号ｐｓ／が電源電圧レベルのとき、トランスファーゲート３２，３４がオンとなり、トランスファーゲート３１，３３がオフとなる。そのため、信号ピン１３−Ａからの信号が内部信号線３８−Ｂに出力され、信号ピン１３−Ｂからの信号が内部信号線３８−Ａに出力される。
【００４１】
ここでは、信号ピン１３−Ａ，１３−Ｂは入力信号の外部端子であるが、出力信号や入出力信号であってもよい。出力信号の場合、信号入れ替え回路３のバッファ３５，３６の向きは逆である。入出力信号の場合、信号入れ替え回路３のバッファ３５，３６は双方向バッファである。
【００４２】
図３は、ノーマルパッケージに設定されたＲＡＭ装置のピン配置の一例を示す図である。図３を参照すると、ノーマルパッケージ状態のＲＡＭ装置１において、固定ピンである電源ピンＶＣＣ、参照電圧ピンＶＲＥＦ及びグランドピンＧＮＤは互いに左右対称に２つづつ配置されている。選択ピンＰＳと選択ピンＰＳ／とは互いに左右対称に配置されている。信号ピンＳ１と信号ピンＳ４とは左右対称に配置され対をなしている。同様に、信号ピンＳ２と信号ピンＳ５、信号ピンＳ３と信号ピンＳ６はそれぞれ左右対称に配置され対をなしている。
【００４３】
図４は、ミラーパッケージに設定されたＲＡＭ装置のピン配置の一例を示す図である。図４を参照すると、ノーマルパッケージ状態のＲＡＭ装置１において、固定ピンである電源ピンＶＣＣ、参照電圧ピンＶＲＥＦ及びグランドピンＧＮＤは左右対称な位置に２つづつ配置されている。選択ピンＰＳと選択ピンＰＳ／とは左右対称に配置されている。信号ピンＳ１と信号ピンＳ４とは左右対称に配置され対をなしているが、ノーマルパッケージ状態と左右が逆である。同様に、信号ピンＳ２と信号ピンＳ５、信号ピンＳ３と信号ピンＳ６はそれぞれ左右対称に配置され対をなしているが、ノーマルパッケージ状態とは左右が逆である。
【００４４】
図５は、本実施形態のＲＡＭ装置を実装基板の両面の同じ位置に実装した半導体モジュールの構造を示す図である。図５を参照すると、半導体モジュールの実装基板４の両面に、ＲＡＭ装置１−Ｎ，１−Ｍが対向して実装されている。
【００４５】
ＲＡＭ装置１−ＮとＲＡＭ装置１−Ｍとの対向する外部端子同士はビアで接続されている。また、ＲＡＭ装置１−Ｎの選択ピンＰＳとＲＡＭ装置１−Ｍの選択ピンＰＳ／には、電源電圧レベル（図５中の“Ｈ”）が供給されている。ＲＡＭ装置１−Ｎの選択ピンＰＳ／とＲＡＭ装置１−Ｍの選択ピンＰＳには、グランドレベル（図５中の“Ｌ”）が供給されている。したがって、ＲＡＭ装置１−Ｎはノーマルパッケージに設定されており、ＲＡＭ装置１−Ｍはミラーパッケージに設定されている。
【００４６】
固定ピンである電源ピンＶＣＣ、参照電圧ピンＶＲＥＦ及びグランドピンＧＮＤは左右対称に配置されているので、ＲＡＭ装置１−ＮとＲＡＭ装置１−Ｍの同じ種類のピン同士が対向する。そのため、これらのピン同士はビアで直接接続可能である。
【００４７】
また、ＲＡＭ装置１−Ｎの選択ピンＰＳとＲＡＭ装置１−Ｍの選択ピンＰＳ／が接続され、ＲＡＭ装置１−Ｎの選択ピンＰＳ／とＲＡＭ装置１−Ｍの選択ピンＰＳとが接続されている。選択ピンＰＳ，ＰＳ／はノーマルパッケージに設定する場合と、ミラーパッケージに設定する場合とで逆論理なので、この接続により必ず一方がノーマルパッケージに他方がミラーパッケージに設定される。
【００４８】
上述した選択ピンＰＳ，ＰＳ／の設定により、ＲＡＭ装置１−ＮとＲＡＭ装置１−Ｍとの対向するピン同士は同じ信号の外部端子となっている。
【００４９】
本実施形態のＲＡＭ装置の動作について説明する。
【００５０】
図６は、本実施形態のＲＡＭ装置のノーマルパッケージ状態における動作を説明するための図である。
【００５１】
ＲＡＭ装置１をノーマルパッケージ状態とするために、選択ピンＰＳに電源電圧レベルが入力され、選択ピンＰＳ／にはグランドレベルが入力される。選択ピンＰＳ，ＰＳ／の設定により、トランスファーゲート３１，３３がオンとなり、トランスファーゲート３２，３４がオフとなる。よって、信号ピン１３−Ａからの信号がトランスファーゲート３１を介してバッファ３５に入力され、内部信号線３８−Ａをドライブする。信号ピン１３−Ｂからの信号がトランスファーゲート３３を介してバッファ３６に入力され、内聞信号線３８−Ｂをドライブする。
【００５２】
図７は、本実施形態のＲＡＭ装置のミラーパッケージ状態における動作を説明するための図である。
【００５３】
ＲＡＭ装置１をミラーパッケージ状態とするために、選択ピンＰＳにグランドレベルが入力され、選択ピンＰＳ／には電源電圧レベルが入力される。選択ピンＰＳ，ＰＳ／の設定により、トランスファーゲート３２，３４がオンとなり、トランスファーゲート３１，３３がオフとなる。よって、信号ピン１３−Ａからの信号がトランスファーゲート３４を介してバッファ３６に入力され、内部信号線３８−Ｂをドライブする。信号ピン１３−Ｂからの信号がトランスファーゲート３２を介してバッファ３５に入力され、内聞信号線３８−Ａをドライブする。
【００５４】
本実施形態のＲＡＭ装置１は、同種の固定ピン１１が左右対称に配置され、逆論理の選択ピン１２が左右対称に配置され、選択ピン１２からの設定に従って信号入れ替え回路３で信号ピン１３を左右対称に入れ替えることができるので、組み立て工程にてピンとパッドの間の配線やボンディングワイヤを入れ替えることなく、組み立て工程後にノーマルパッケージ又はミラーパッケージの選択が可能である。
【００５５】
なお、本実施形態では、ノーマルパッケージとミラーパッケージとでピン配置を左右対称としたが、本発明はこれに限定されるものではなく、上下対称としてもよい。
【００５６】
本発明の他の実施形態のＲＡＭ装置について説明する。
【００５７】
図８は、本発明の他の実施形態のＲＡＭ装置の構成を示すブロック図である。図８を参照すると、他の実施形態のＲＡＭ装置５は、ＲＡＭ部６及び信号入れ替え回路７を有している。
【００５８】
ＲＡＭ装置５の外部端子としては、固定ピン５１、選択ピン５２、非互換信号ピン５３及び互換信号ピン５４がある。
【００５９】
固定ピン５１は、ＲＡＭ装置５全体に電源を供給するための電源ピン、ＲＡＭ装置５に接地電位を与えるためのグランドピン、データの書き込み及び読み出しに用いられる参照電圧をＲＡＭ装置５に与えるための参照電圧ピン等である。同種の固定ピン５１が左右対称に配置されている。
【００６０】
選択ピン５２は、非互換信号ピン５３の入れ替えを行うか否かを信号入れ替え回路７に設定するための外部端子である。逆論理の２つの選択ピン５２が左右対称に配置されている。ＲＡＭ装置５は、選択ピン５２の信号レベルにより、ノーマルパッケージ又はミラーパッケージとなる。
【００６１】
非互換信号ピン５３は、アドレス信号、バス制御信号等をＲＡＭ装置５に与えるための外部端子である。左右対称に配置された非互換信号ピン５３は対をなす。非互換信号ピン５３に、所定の信号以外の信号を入力することはできない。
【００６２】
互換信号ピン５４は、データ信号等を入出力するための外部端子である。左右対称に配置された互換信号ピン５４は対をなす。対をなす互換信号ピン５４同士は入出力する信号が互いに逆であってもシステムの動作に問題が無い。
【００６３】
ＲＡＭ部６は、ランダムアクセスによりデータの書き込み及び読み出しが可能なダイナミック型ＲＡＭ等のメモリを構成する。
【００６４】
信号入れ替え回路７は、選択ピン５２の電圧レベルによる指示で、左右の対称に配置された対をなす非互換信号ピン５３のＲＡＭ部６との接続を入れ替える。
【００６５】
図８の実施形態のＲＡＭ装置５は、同種の固定ピン５１が左右対称に配置され、逆論理の選択ピン５２が左右対称に配置され、互いに逆の信号に用いてもシステムの動作上問題の無い互換信号ピン５４同士が左右対称に配置されており、選択ピン５２からの設定に従って信号入れ替え回路７で非互換信号ピン５３を左右対称に入れ替えることができるので、組み立て工程にてピンとパッドの間の配線やボンディングワイヤを入れ替えることなく、組み立て工程後にノーマルパッケージ又はミラーパッケージの選択が可能である。
【００６６】
また、図８の実施形態のＲＡＭ装置５は、他の信号に用いることができない非互換信号ピン５３のみを信号入れ替え回路７で左右対称に入れ替えるので、信号入れ替え回路７の回路規模が小さく、将来、ピン数が増大してパッドのピッチが狭くなっても信号入れ替え回路７を配置することができる。
【００６７】
なお、図８の実施形態では、ノーマルパッケージとミラーパッケージとでピン配置を左右対称としたが、本発明はこれに限定されるものではなく、上下対称としてもよい。
【００６８】
本発明の更に他の実施形態のＲＡＭ装置について説明する。
【００６９】
図９は、本発明の更に他の実施形態のＲＡＭ装置の構成を示すブロック図である。図９を参照すると、本発明の更に他の実施形態のＲＡＭ装置８は、ＲＡＭ部９に、ＲＡＭアレイ部９１、コマンドデコーダ９２及びアドレスデコーダ９５を有している。
【００７０】
コマンドデコーダ９２は、信号入れ替え回路９３及びコマンドデコード部９４を有している。アドレスデコーダ９５は、信号入れ替え回路９６及びアドレスデコーダ９７を有している。
【００７１】
ＲＡＭ装置８の外部端子としては、固定ピン８１、選択ピン８２、制御ピン８３、アドレスピン８４及びデータピン８５がある。
【００７２】
固定ピン８１は、図１の固定ピン１１と同じである。
【００７３】
選択ピン８２は、制御ピン８３及びアドレスピン８４の入れ替えを行うか否かを信号入れ替え回路９３，９６に設定するための外部端子である。図１の選択ピン１２と同様に逆論理の２つの選択ピン８２が左右対称に配置されている。ＲＡＭ装置８は、選択ピンの信号レベルにより、ノーマルパッケージ又はミラーパッケージとなる。
【００７４】
制御ピン８３は、バス制御信号等をＲＡＭ装置８に与えるための外部端子である。左右対称に配置された制御ピン８３は対をなす。制御ピン８３に、所定の信号以外の信号を入力することはできない。
【００７５】
アドレスピン８４は、アドレス信号をＲＡＭ装置８に与えるための外部端子である。左右対称な位置に配置されてアドレスピン８４は対をなす。アドレスピン８４に、所定のアドレス信号以外の信号を入力することはできない。
【００７６】
データピン８５は、データ信号をＲＡＭ装置８に与えるための外部端子である。左右対称に配置されたデータピン８５は対をなす。対をなすデータピン８５同士は入出力する信号が互いに逆であってもシステムの動作に問題が無い。
【００７７】
ＲＡＭ部９は、ランダムアクセスによりデータの書き込みおよび読み出しが可能なダイナミック型ＲＡＭ等のメモリを構成する。ＲＡＭアレイ部９１は、ＲＡＭ部９のメモリアレイである。
【００７８】
信号入れ替え回路９３，９６は図２のものと同じである。
【００７９】
コマンドデコード部９４は、制御ピン８３からの信号を解析し、ＲＡＭアレイ部９１へアクセスするためのタイミング信号等を生成する。
【００８０】
アドレスデコード部９７は、アドレスピン８４からの信号を解析し、ＲＡＭアレイ部９１へアクセスするためのアドレスを生成する。
【００８１】
図９のＲＡＭ装置８は、信号入れ替え回路９３がコマンドデコーダ９２内に、信号入れ替え回路９６がアドレスデコーダ９５内にあるため、パッドやレシーバ（不図示）の付近に配置する必要が無く、将来、ピン数が増大してパッドのピッチが狭くなっても信号入れ替え回路９２，９５を容易に作成することができる。
【００８２】
また、図９のＲＡＭ装置８は、入れ替えが必要な制御ピン８３とアドレスピン８４のみ左右対称に入れ替えるので、信号入れ替え回路９３，９６の回路規模が小さく済む。
【００８３】
なお、図１、図８及び図９の実施形態においては、逆論理の２つの選択ピンが左右対称に配置されたものとしたが、本発明はこれに限定されるものではない。
【００８４】
図１０は、ＲＡＭ装置内部の信号から選択信号を生成する回路の回路図である。図１０を参照すると、インバータ１０１，１０２，１０３により、内部信号ｅから選択信号ｐｓ，ｐｓ／が生成されている。
【００８５】
表１は、ＲＡＭ装置の選択状態の一例を示す表である。表１を参照すると、実装基板の表側に実装したＲＡＭ装置の内部信号ｅは“Ｈ”であり、選択信号ｐｓが“Ｈ”で選択信号ｐｓ／が“Ｌ”である。また、実装基板の裏側に実装したＲＡＭ装置の内部信号ｅは“Ｌ”であり、選択信号ｐｓが“Ｌ”で選択信号ｐｓ／が“Ｈ”である。
【００８６】
【表１】
0003623762.tif 000002
【００８７】
内部信号としては、そのＲＡＭ装置を選択するためのアドレス信号やコマンド信号等を用いることができる。これによれば、選択ピンを設ける必要が無く、信号用に使用可能な外部端子を増やすことが出来る。
【００８８】
【発明の効果】
本発明によれば、固定外部端子が対称に配置され、逆論理の選択用外部端子が対称に配置され、選択用外部端子からの設定に従って信号入れ替え回路が可変外部端子を対称に入れ替える。実装基板の両面に実装する場合、互いに逆論理の選択用外部端子が対向するので、対向する選択用外部端子に同一の設定をすることにより、同じ可変外部端子同士を対向させることができる。そのため、組み立て工程にてピンとパッドの間の配線やボンディングワイヤを入れ替えることなく、組み立て工程後に容易にノーマルパッケージとミラーパッケージを対向させることができる。
【００８９】
また、互いに相手の信号に使用可能な外部端子が対称に配置されて入れ替えが行われず、入れ替えの必要な外部端子のみが信号入れ替え回路で入れ替えられるので、信号入れ替え回路の回路規模が小さい。そのため、信号入れ替え回路を容易に配置することができる。
【００９０】
また、信号入れ替え回路がコマンドデコーダ内にあるため、パッドやレシーバの付近に配置する必要が無く、将来、ピン数が増大してパッドのピッチが狭くなっても信号入れ替え回路を容易に作成することができる。
【００９１】
また、信号入れ替え回路がアドレスデコーダ内にあるため、パッドやレシーバの付近に配置する必要が無く、将来、ピン数が増大してパッドのピッチが狭くなっても信号入れ替え回路を容易に作成することができる。
【００９２】
また、本発明の他の半導体装置によれば、自装置の選択を示す内部信号で信号入れ替え回路の選択が行われるので、外部端子からの設定がなくても自装置が選択されたときに、ノーマルパッケージとミラーパッケージの選択が行われる。そのため、選択用外部端子が不要となり、信号用に使用可能な外部端子を増やすことが出来る。
【図面の簡単な説明】
【図１】本発明の一実施形態のＲＡＭ装置の構成を示すブロック図である。
【図２】信号入れ替え回路の構成を示す概略の回路図である。
【図３】ノーマルパッケージに設定されたＲＡＭ装置のピン配置の一例を示す図である。
【図４】ミラーパッケージに設定されたＲＡＭ装置のピン配置の一例を示す図である。
【図５】本実施形態のＲＡＭ装置を実装基板の両面の同じ位置に実装した半導体モジュールの構造を示す図である。
【図６】本実施形態のＲＡＭ装置のノーマルパッケージ状態における動作を説明するための図である。
【図７】本実施形態のＲＡＭ装置のミラーパッケージ状態における動作を説明するための図である。
【図８】本発明の他の実施形態のＲＡＭ装置の構成を示すブロック図である。
【図９】本発明の更に他の実施形態のＲＡＭ装置の構成を示すブロック図である。
【図１０】ＲＡＭ装置内部の信号から選択信号を生成する回路の回路図である。
【符号の説明】
１，１−Ｎ，１−Ｍ，６，８  ＲＡＭ装置
２，６，９    ＲＡＭ部
３，７，９３，９６    信号入れ替え回路
４    実装基板
１１    固定ピン
１２    選択ピン１２
１３，１３−Ａ，１３−Ｂ    信号ピン
３１，３２，３３，３４    トランスファーゲート
３５，３６    バッファ
３７−Ａ，３７−Ｂ    レシーバ
３８−Ａ，３８−Ｂ    内部信号線
５１，８１    固定ピン
５２，８２    選択ピン
５３    非互換信号ピン
５４    互換信号ピン
８３    制御ピン
８４    アドレスピン
８５    データピン
９１    ＲＡＭアレイ部
９２    コマンドデコーダ
９４    コマンドデコード部
９５    アドレスデコーダ
９７    アドレスデコード部
１０１，１０２，１０３    インバータ
ＶＣＣ    電源ピン
ＶＲＥＦ    参照電圧ピン
ＧＮＤ    グランドピン
ＰＳ，ＰＳ／    選択ピン
Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６    信号ピン
ｅ    内部信号
ｐｓ，ｐｓ／    選択信号
【図１】
0003623762.tif 000003
【図２】
0003623762.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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