(57)【特許請求の範囲】
【請求項１】
第１半導体基板と、初期酸素濃度が上記第１半導体基板よりも１０倍以上高い第２半導体基板とを用い、これらを絶縁膜層を全面に介して接合することにより複合半導体基板を形成する工程と、
この複合半導体基板の、上記第１半導体基板側を研磨またはエッチングによって薄膜化する工程と、
上記複合半導体基板に対しイントリンシックゲッタリング熱処理を行ない、上記第１半導体基板に無欠陥領域を形成するとともに、上記第２半導体基板に汚染不純物のゲッタシンクとなる高密度欠陥領域を形成する工程とを有することを特徴とする半導体基板の製造方法。
【請求項２】
上記第１半導体基板として、初期酸素濃度が上記イントリンシックゲッタリング熱処理の処理温度における酸素固溶限界より低いものを用いることを特徴とする請求項１記載の半導体基板の製造方法。
【請求項３】
上記第２半導体基板として、初期酸素濃度が上記イントリンシックゲッタリング熱処理の処理温度における酸素固溶限界より高いものを用いることを特徴とする請求項１または２いずれか記載の半導体基板の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体基板の欠陥低減に関するもので、特に、複数の基板を接合した複合半導体基板のゲッタリング処理に関するものである。
【０００２】
【従来の技術】
半導体素子の特性を向上させるためには、製造工程において発生する汚染不純物等を素子動作領域外に集め、その悪影響を排除するいわゆるゲッタリングが重要である。
【０００３】
従来、半導体基板のゲッタリング方法としては、例えばサンドブラスト処理、高濃度リン拡散、またはポリシリコン堆積によって半導体基板の裏面へ歪層を形成し、ゲッタシンクとするエクストリンシックゲッタリング（ＥＧ）法と、シリコン結晶中に含まれる酸素を熱処理によって析出させ、基板内部に高密度欠陥層を形成してゲッタシンクとするイントリンシックゲッタリング（ＩＧ）法とがある。このＥＧ法とＩＧ法とを比較した場合、ゲッタリング能力の持続性において、ＩＧ法が優れている。
【０００４】
一方、基板を複数接合した複合半導体基板にゲッタリング領域を形成する技術としては、例えば特開昭６３−２９９３７号公報に示された方法が知られている。この方法は、予め、支持基板となる半導体基板に高密度欠陥領域を形成した後、素子を形成するもう一方の半導体基板と直接接合を行ない、ゲッタリング機能を有する複合半導体とするものである。
【０００５】
【発明が解決しようとする課題】
しかしながら、高密度欠陥領域を形成した半導体基板は、格子間酸素濃度が減少するため、半導体基板の機械的強度が低下し、半導体基板が反りやすくなる。このため、上述の特開昭６３−２９９３７号公報の方法では、半導体基板の接合の際に基板の反りが原因となって、ボイド等が発生するおそれがある。特に、半導体基板の大口径化を図った場合にその影響が大きく、半導体基板の均一な接合が困難になるという問題がある。
【０００６】
また、近年、絶縁膜層を介して接合された複合半導体基板、すなわちＳＯＩ構造の半導体基板におけるリーク電流の発生等が問題となっており、ゲッタリングによる特性の向上が期待されている。この場合、絶縁膜層を通して基板内部の高密度欠陥領域に汚染不純物をゲッタするためには、高密度欠陥領域により高いゲッタリングの能力が必要であり、これを実現する方法の確立が望まれている。
【０００７】
本発明は上述の実情に鑑みてなされたものであり、複数の基板を接合した複合半導体基板に、汚染不純物等に対する確実なゲッタリング能力を付与し、かつ半導体基板の大口径化を図った場合にも、その均一な接合を可能とする半導体基板の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
請求項１記載の本発明の半導体基板の製造方法は、第１半導体基板と、初期酸素濃度が上記第１半導体基板よりも１０倍以上高い第２半導体基板とを用い、これらを絶縁膜層を全面に介して接合することにより複合半導体基板を形成する工程と、この複合半導体基板の、上記第１半導体基板側を研磨またはエッチングによって薄膜化する工程と、上記複合半導体基板に対しイントリンシックゲッタリング熱処理を行い、上記第１半導体基板に無欠陥領域を形成するとともに、上記第２半導体基板に汚染不純物のゲッタシンクとなる高密度欠陥領域を形成する工程とを有する。
請求項２記載の半導体基板の製造方法は、上記請求項１の発明の構成において、上記第１半導体基板として、初期酸素濃度が上記イントリンシックゲッタリング熱処理の処理温度における酸素固溶限界より低いものを用いる。
請求項３記載の半導体基板の製造方法は、上記請求項１または２の発明の構成において、上記第２半導体基板として、初期酸素濃度が上記イントリンシックゲッタリング熱処理の処理温度における酸素固溶限界より高いものを用いる。
【０００９】
【作用】
請求項１の発明方法では、第１半導体基板と第２半導体基板とを接合した後にゲッタリング熱処理を行うので、半導体基板の接合時には、十分な格子間酸素濃度が確保され、ボイド等の発生を防止することができる。従って、半導体基板を大口径とした場合でも均一な接合が可能となる。
【００１０】
また、第２半導体基板に含有される酸素濃度を第１半導体基板より高く設定してあるので、接合された複合半導体基板に対し、イントリンシックゲッタリング熱処理を施すことにより、第１半導体基板には無欠陥領域が、第２半導体基板には汚染不純物等をゲッタするための高密度欠陥領域が容易に形成される。このとき第２半導体基板に含有される酸素濃度を、第１半導体基板より十分高く設定すれば、第２半導体基板に形成される高密度欠陥領域のゲッタリング能力が大幅に向上するので、ＳＯＩ構造の半導体基板に適用して、第１半導体基板に存在する汚染不純物等を絶縁膜層を介してゲッタすることが十分可能である。
【００１１】
【第１実施例】
以下、本発明の実施例を図面を参照して説明する。図１は本実施例の半導体基板の製造工程を示す断面図である。
【００１２】
まず、図１（ａ）の如く、少なくとも一方の面を鏡面研磨した第１半導体基板１の鏡面研磨面１ａ上に、熱酸化、化学的気相成長法、スパッタ法または蒸着等により酸化膜１１を形成する。図１（ｂ）は、これと接合される第２半導体基板２であり、少なくとも一方の面に鏡面研磨面２ａを有する。ここで、第１半導体基板１は、含有される格子間酸素濃度が、後述する一連のＩＧ熱処理のうち酸素析出工程の熱処理温度における酸素固溶限界より低くなるようにする。一方、第２半導体基板２としては格子間酸素濃度が上記第１半導体基板１より高いもの、すなわち上記酸素固溶限界より高いものを用いる。
【００１３】
次に、上記第１半導体基板１および第２半導体基板２を、例えばトリクレン煮沸、アセトン超音波洗浄、ＮＨ３  ：Ｈ２  Ｏ２  ：Ｈ２  Ｏ＝１：１：４の混合液による有機物の除去、ＨＣＩ：Ｈ２  Ｏ２  ：Ｈ２  Ｏ＝１：１：４の混合液による金属汚染の除去、および純粋洗浄を順次施すことにより、充分洗浄する。その後、ＨＦ：Ｈ２  Ｏ＝１：５０の混合液により表面の自然酸化膜を除去した後、キャロス等の薬品あるいは熱酸化、また酸素プラズマ照射等によって、基板表面に１０〜３０Å程度の酸化層を形成し、親水性を持たせて、純水にて洗浄する。
【００１４】
続いて乾燥窒素等による乾燥を行い、基板表面に吸着する水分量を制御した後、図１（ｃ）の如く、第１半導体基板１上の上記酸化膜１１表面１１ａと、第２半導体基板２の表面２ａとを密着させる。これにより２枚の基板１、２は表面に形成されたシラノール基および表面に吸着した水分子の水素結合により接着する。さらに、この接着した基板１、２を１０Ｔｏｒｒ以下の真空中にて乾燥させる。このとき、基板１、２の反りを補償するため、３０ｇ重／ｃｍ２  以下の荷重を印加してもよい。
【００１５】
この後、基板１、２を例えば窒素、アルゴン等の不活性ガス雰囲気中で、９００℃以上の温度で１時間以上の熱処理を施すことにより、接着面において脱水縮合反応が起きてシリコン（Ｓｉ）と酸素（Ｏ）の結合（Ｓｉ−Ｏ−Ｓｉ）ができ、２枚の基板１、２が絶縁酸化膜１１を介して強固に接合された複合半導体基板たる接合基板３が形成される。
【００１６】
この後、図１（ｄ）の工程で、第１半導体基板１を、第２半導体基板２との接合面とは反対の面１ｂ側から機械的研磨またはエッチング等を行なって薄膜化し、所定の厚さとする。さらに接合基板３に前記した洗浄工程を施すことにより、有機物および金属汚染物を除去する。
【００１７】
その後、接合基板３に一連のイントリンシックゲッタリング熱処理（ＩＧ熱処理）を施す。まず、接合基板３を例えば窒素または酸素雰囲気中で、１０００℃以上の熱処理を施すことにより、半導体基板中の酸素を外部拡散させ、第１半導体基板１中の格子間酸素濃度を後述の酸素析出工程の熱処理温度における酸素固溶限界よりも十分に低下させる。なお、この熱処理工程は、予め、第１半導体基板１として、その初期酸素濃度が前述の酸素固溶限界より十分に低い半導体基板を選んでおけば省略してもよい。
【００１８】
次に、接合基板３に例えば窒素または酸素雰囲気中で、４５０℃および６００〜８５０℃程度の二段熱処理、または６００〜８５０℃程度の熱処理を施すことにより、半導体基板中に酸素析出核を発生させる。この熱処理工程は、第２半導体基板２に、予め酸素析出核が存在する場合には省略することも可能である。その後、接合基板３に、窒素または酸素雰囲気中で、９００℃以上の熱処理を施すことにより、第２半導体基板２中に酸素析出を発生させる。
【００１９】
これら一連のＩＧ熱処理によって、図１（ｅ）に示すように、接合基板３中、第１半導体基板１には無欠陥領域（ＤＺ層）１０が、第２半導体基板２にはゲッタシンクとなる高密度欠陥領域２０が形成される。この高密度欠陥領域２０のゲッタリング能力は、第２半導体基板２の初期酸素濃度および一連のＩＧ熱処理の条件を変えることによって調節することが可能である。好ましくは、第２半導体基板２の初期酸素濃度を、上記第１半導体基板１の初期酸素濃度より少なくとも１０倍以上高くすることが望ましく、十分に高いゲッタリング能力を実現することができる。
【００２０】
このようにして形成した接合基板３を用いて各種半導体装置を構成するには、第１半導体基板１の無欠陥領域１０に、所望の半導体素子の動作領域を形成すればよい。このとき、第２半導体基板２の高密度欠陥領域２０がゲッタシンクとして作用し、第１半導体基板１の汚染不純物等を酸化膜１１を通してゲッタし、素子特性を向上させる。
【００２１】
【参考例１】
上記第１実施例では、第１半導体基板１と第２半導体基板２とを酸化膜１１を介して接合した構成について説明したが、図２に示すように、第１半導体基板１表面に酸化膜１１を形成せず、第２半導体基板２と直接接合した場合にも適用できる。以下に参考例１としてその製造工程を説明する。
【００２２】
まず、少なくとも一方の面を鏡面研磨した第１半導体基板１の鏡面研磨面に、第２半導体基板２の鏡面を接合する。このとき、酸化膜１１の形成工程を省略した以外は、上記第１実施例と同様の方法を用いる。
【００２３】
次に、接合し一体となった基板３を、例えば窒素、アルゴン等の不活性ガス雰囲気中で、１１００℃以上の温度で１時間以上の熱処理を施すことにより、接合界面のシラノール基の一部である酸素を基板中へ拡散させ、Ｓｉ−Ｓｉの直接接合を形成する。
【００２４】
その後、上記第１実施例と同様に、第１半導体基板１の薄膜化工程、接合基板３の洗浄工程、および一連のＩＧ熱処理工程に付す。これにより、図２の如く、第１半導体基板に無欠陥領域１０を、第２半導体基板２にはゲッタシンクとなる高密度欠陥領域２０を形成することができる。
【００２５】
【参考例２】
図３には参考例２の製造工程を示す。本参考例は、基板内部に素子分離用の誘電体埋め込み層を形成した半導体基板に適用した例である。ここでも上記第１実施例と同様、第１半導体基板としては、含有される酸素濃度が、ＩＧ処理の酸素析出工程における酸素固溶限界より低いものを、第２半導体基板２としては、含有される酸素濃度が上記酸素固溶限界より高いものを用いた。
【００２６】
まず、図３（ａ）、（ａ´）の如く、少なくとも一方の面を鏡面研磨した第２半導体基板２の鏡面２ａの一部を化学的エッチングあるいは反応性イオンエッチング（以下ＲＩＥという）等により選択的にエッチングし、深さ０．２〜２μｍの凹部２１を形成する。
【００２７】
次に図３（ｂ）、（ｂ´）に示すように、凹部２１の周縁に沿ってあるいは凹部２１と交差するように延びる酸素導入溝４を、ＲＩＥあるいはプラズマエッチング等により形成する。ここで、酸素導入溝４の形状は、上記凹部２１の形状、基板サイズ等を考慮して適宜決められる。また酸素導入溝４の幅、および深さは上記凹部２１の深さより大きい値とする。なお、上記凹部２１および酸素導入溝４は、前述した装置の制約等から基板端縁に開口するように形成されていなくてもよい。
【００２８】
次に図３（ｃ）に示すように、少なくとも一方の面を鏡面研磨した第１半導体基板１の鏡面１ａにマスキングテープ、レジスト等により選択エッチングのためのマスク１２を形成する。このマスク１２は図３（ｃ´）の如く、基板１の径よりやや小径としてあり、前記した第２半導体基板２の酸素導入溝４が、接合後に外気に開口できるような大きさ、形状であればよい。
【００２９】
続いて、図４（ｄ）、（ｄ´）において、基板１の周縁部を化学的エッチングあるいはＲＩＥにより選択的にエッチングし、周縁部に段差１３を形成してテラス構造とする。この段差１３は、上記酸素導入溝４の深さに等しいかあるいはそれ以上の深さを有することが望ましい。
【００３０】
その後、これら基板１、２を、前記第１実施例に示した方法によって、洗浄および接合を行う。次に接合した一体となった基板を、例えば窒素、アルゴン等の不活性ガス雰囲気中で、１１００℃以上の温度で、１時間以上の熱処理を施すことにより、接合界面のシラノール基の一部である酸素を基板中に拡散させ、Ｓｉ−Ｓｉ直接結合を形成する。このようにして、図４（ｅ）に示すように、２枚の基板１、２が直接接合された接合基板３が形成される。なお、図４（ｅ）はそれぞれ、図４（ｅ´）のＡ−Ａ´断面、Ｂ−Ｂ´断面である。
【００３１】
ただし、このとき上記凹部２１は接合されておらず、凹部２１と第１半導体基板１の鏡面１ａとで空洞５が形成される（Ａ−Ａ´断面）。また酸素導入溝４は、基板２の端縁に達していなくても、第１半導体基板１の周縁部に形成された段差１３により外気に開口する（Ｂ−Ｂ´断面）。
【００３２】
次に図５（ｆ）の如く、この一体化した接合基板３を、例えばドライＯ２  、ウエットＯ２  ，Ｈ２  ，Ｏ２  混合燃焼気体等の酸化性雰囲気中で、９００℃以上１時間以上の熱処理を施す。これにより、外部に開口している酸素導入溝４を介して接合基板内部の空洞５に酸化性ガスが導入され、空洞表面が酸化して熱酸化シリコン６が成長する。ただしこの酸化工程は上記凹部２１と第１半導体基板１の表面とで形成される空洞５が、両者表面からの熱酸化シリコン６の成長によって完全に埋設、充填されるまで最低時間行う必要がある。以上の工程により、接合基板３内に誘電体埋め込み層として熱酸化シリコン６を完全に埋設、充填することができる。
【００３３】
次に図５（ｇ）の工程において、第１半導体基板１の接合してない面から、所望の絶縁分離層の厚みが得られるまでラッピングおよびポリッシングを行い、さらにその研磨面１ｂ上に、第１半導体基板１の周縁部を選択的にエッチングするためのマスク１４を、マスキングテープ、レジスト等により形成する（図５（ｈ））。このマスク１４は、図５（ｈ´）に示すように、第１半導体基板１の鏡面１ａに段差２２を形成するために用いたマスク１２（第３図（ｃ）参照）と等しいかあるいはそれ以下の大きさにする。その後、図５（ｉ）、（ｉ´）の工程で、第１半導体基板１の周縁部１５を化学的エッチングあるいはＲＩＥによって選択的にエッチングして除去する。これにより基板１周縁部１５の欠け、剥がれを防止できる。
【００３４】
なお、この選択エッチング工程は、（ｇ）のラッピング工程後の第１半導体基板１の厚みが、前記図４（ｄ）のテラス構造形成工程における周縁部選択エッチングのエッチング深さよりも小さい値であれば、すなわちラッピングにより基板１の上記周縁部１５が除去されている場合には行なわなくてもよい。
【００３５】
次に図５（ｊ）において、素子分離領域を形成するため、第１半導体基板１に、０．３μｍ以上の幅で熱酸化シリコン６に達する深さの素子分離用の溝１６を化学的エッチング、ＲＩＥあるいはダイシングによって形成する。ここで、上記溝１６を形成する際の位置合わせは、第２半導体基板２に形成した酸素導入溝４の端部が、外気に開口しているため（図５（ｉ´）、これを基準にして精度よく行うことができる。
【００３６】
しかる後、溝１６の側面に絶縁層を形成するため、例えばドライＯ２  、ウエットＯ２  ，Ｈ２  ，Ｏ２  混合燃焼気体等の酸化性雰囲気中で、９００℃以上、１時間以上の熱処理を施し、厚さ０．３μｍ以上の熱酸化シリコン層１７を形成する。さらに、図６（ｋ）に示すように、例えばＣＶＤ法により多結晶シリコン１８を堆積させ、溝１６を埋める。ただしこの際の充填物質は、多結晶シリコンの代わりに酸化物や窒化ケイ素物等の絶縁物でもよく、充填方法もスパッタ、蒸着、ＳＯＧ等でもよい。また溝１６は、表面の開口部が閉じられれば必ずしも完全に多結晶シリコン１８で埋められていなくてもよく、空洞部が残っていてもよい。その後、例えばラップポリッシュあるいはエッチングバック等により、表面の多結晶シリコン１８および熱酸化シリコン層１７の表面層１７ａを除去し、平坦化する（図６（ｌ）（ｌ´））。
【００３７】
次に、上記接合基板３に対し、前述の第１実施例と同様にして、洗浄および一連のＩＧ熱処理を行う。これにより、図６（ｍ）に示す如く、第１半導体基板１に無欠陥領域１０、第２半導体基板２にゲッタシンクとなる高密度欠陥領域２０を形成することができる。
【００３８】
また、本参考例によれば、酸素導入溝４を設けたことにより外気との連通を確保でき、前記図６（ｌ）の如く、基板内に埋め込まれた熱酸化シリコン６と、側面の熱酸化シリコン層１７および多結晶シリコン１８とで、他の領域と完全に絶縁分離された領域７を有する半導体基板を得ることができる。
【００３９】
【発明の効果】
本発明方法によれば、第２半導体基板の酸素濃度を第１半導体基板より十分高く設定することにより、第２半導体基板に高いゲッタリング能力を有する高密度欠陥領域を形成することができる。従ってＳＯＩ構造の複合半導体基板にも十分適用可能で、素子特性を大きく向上させることができる。また、半導体基板の接合後に高密度欠陥領域を形成するので、基板の接合工程においてボイド等が発生することがなく、均一な接合が可能で、半導体基板の大口径化が可能である。
【図面の簡単な説明】
【図１】本発明の第１実施例の製造工程を示す断面図である。
【図２】参考例１を示す半導体基板の断面図である。
【図３】参考例２の製造工程を示す断面図および平面図である。
【図４】参考例２の製造工程を示す断面図および平面図である。
【図５】参考例２の製造工程を示す断面図および平面図である。
【図６】参考例２の製造工程を示す断面図および平面図である。
【符号の説明】
１    第１半導体基板
１０  無欠陥領域
１１  酸化膜（絶縁膜層）
２    第２半導体基板
２０  高密度欠陥領域
３    接合基板（複合半導体基板）
【図１】
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【図２】
0003618105.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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