(57)【特許請求の範囲】
【請求項１】
格子状に配された複数の走査線および信号線により形成される画素領域毎に画素電極が設けられ、
上記走査線と信号線との交差部近傍に位置し、走査線、信号線および、画素電極それぞれに接続されたスイッチング素子と、
上記画素電極との間に蓄積容量を形成すべく設けられた蓄積容量電極と、信号線と平行に配された蓄積容量共通配線とを備えたアクティブマトリクス基板において、
上記信号線と、蓄積容量電極および蓄積容量共通配線とが、同一の電極層をパターニングすることにより形成されていることを特徴とするアクティブマトリクス基板。
【請求項２】
格子状に配された複数の走査線および信号線により形成される画素領域毎に画素電極が設けられ、
上記走査線、信号線および画素電極のそれぞれに接続されたスイッチング素子と、
上記画素電極との間に蓄積容量を形成すべく設けられた蓄積容量電極と、該蓄積容量電極に接続され、信号線と平行に配された蓄積容量共通配線とを備えたアクティブマトリクス基板において、
上記信号線と蓄積容量電極とが、同一の電極層をパターニングすることにより形成されていることを特徴とするアクティブマトリクス基板。
【請求項３】
上記蓄積容量電極が透明電極膜であることを特徴とする請求項１または２記載のアクティブマトリクス基板。
【請求項４】
上記スイッチング素子の上層を覆う絶縁膜を介して、上記画素電極と蓄積容量電極とが対向配置されていることを特徴とする請求項１ないし３のいずれか一項に記載のアクティブマトリクス基板。
【請求項５】
上記画素電極と絶縁膜との間に層間絶縁膜を有し、該層間絶縁膜に設けられたコンタクトホールを介して上記画素電極と蓄積容量電極とが対向配置されていることを特徴とする請求項４記載のアクティブマトリクス基板。
【請求項６】
請求項１ないし５のいずれか一項に記載のアクティブマトリクス基板の製造方法であって、
上記信号線と、蓄積容量電極および蓄積容量共通配線とを、同一の電極層をパターニングすることにより形成する工程を含むことを特徴とするアクティブマトリクス基板の製造方法。
【請求項７】
請求項１ないし５のいずれか一項に記載のアクティブマトリクス基板と、入射した電磁放射線を電荷に変換する変換部と、該電荷を蓄積した蓄積容量を形成するためのバイアス電圧印加手段とを有することを特徴とするイメージセンサ。
【請求項８】
格子状に配された複数の走査線および信号線により形成される画素領域毎に画素電極が設けられ、
上記走査線、信号線および画素電極のそれぞれに接続されたスイッチング素子と、
蓄積容量の形成に供される蓄積容量電極と、該蓄積容量電極に接続され、信号線と平行に配された蓄積容量共通配線とを備えたアクティブマトリクス基板において、
上記蓄積容量は、上記画素電極と蓄積容量電極との間に形成され、かつ上記走査線と蓄積容量電極とが、同一の電極層をパターニングすることにより形成されていることを特徴とするアクティブマトリクス基板。
【請求項９】
さらに、信号線と画素電極とが、同一の導電層をパターニングすることにより形成されていることを特徴とする請求項８記載のアクティブマトリクス基板。
【請求項１０】
さらに、上記画素電極を下層画素電極とし、下層画素電極の上に層間絶縁膜を介在させる一方で下層画素電極と導通する上層画素電極を設けたことを特徴とする請求項８記載のアクティブマトリクス基板。
【請求項１１】
格子状に配された複数の走査線および信号線により形成される画素領域毎に画素電極が設けられ、
上記走査線、信号線および画素電極のそれぞれに接続されたスイッチング素子と、
上記画素電極との間に蓄積容量を形成すべく設けられた蓄積容量電極と、該蓄積容量電極に接続され、信号線と平行に配された蓄積容量共通配線とを備えたアクティブマトリクス基板において、
上記走査線と画素電極とが、同一の電極層をパターニングすることにより形成されていることを特徴とするアクティブマトリクス基板。
【請求項１２】
さらに、信号線と蓄積容量電極とが、同一の導電層をパターニングすることにより形成されていることを特徴とする請求項１１記載のアクティブマトリクス基板。
【請求項１３】
上記導電層が、画素電極の画素開口部を被覆するようにパターニングされていることを特徴とする請求項１２記載のアクティブマトリクス基板。
【請求項１４】
格子状に配された複数の走査線および信号線により形成される画素領域毎に設けられた第１の画素電極と、
上記走査線、信号線および第１の画素電極のそれぞれに接続されたスイッチング素子と、
上記第１の画素電極に接続された第２の画素電極と、
上記第２の画素電極との間に蓄積容量を形成すべく設けられた蓄積容量電極と、
該蓄積容量電極に接続され、信号線と平行に配された蓄積容量共通配線とを備え、
上記走査線と第２の画素電極とが、同一の電極層をパターニングすることにより形成されていることを特徴とするアクティブマトリクス基板。
【請求項１５】
さらに、信号線と、第１の画素電極と、蓄積容量電極とが、同一の導電層をパターニングすることにより形成されていることを特徴とする請求項１４記載のアクティブマトリクス基板。
【請求項１６】
さらに、上記第２の画素電極を下層画素電極とし、下層画素電極の上に層間絶縁膜を介在させる一方で下層画素電極と導通する上層画素電極を設け、上記第１の画素電極を、上層画素電極とスイッチング素子とを接続する接続電極として機能させ、上記信号線と、接続電極と、蓄積容量電極とが、同一の導電層をパターニングすることにより形成されていることを特徴とする請求項１４記載のアクティブマトリクス基板。
【請求項１７】
上記導電層が、透光性を有していることを特徴とする請求項１５または１６記載のアクティブマトリクス基板。
【請求項１８】
さらに、上記第２の画素電極を下層画素電極とし、下層画素電極の上に層間絶縁膜を介在させる一方で下層画素電極と導通する上層画素電極を設けるとともに、上記スイッチング素子を被覆する保護膜を備え、
上記上層画素電極と蓄積容量電極とが、上記保護膜を介して蓄積容量を形成していることを特徴とする請求項１４記載のアクティブマトリクス基板。
【請求項１９】
さらに、上記第２の画素電極を下層画素電極とし、下層画素電極の上に層間絶縁膜を介在させる一方で下層画素電極と導通する上層画素電極を設けたことを特徴とする請求項１４に記載のアクティブマトリクス基板。
【請求項２０】
上記走査線に、陽極酸化が施されていることを特徴とする請求項８ないし１９のいずれか一項に記載のアクティブマトリクス基板。
【請求項２１】
格子状に配された複数の走査線および信号線により形成される画素領域毎に画素電極が設けられ、上記走査線、信号線および画素電極のそれぞれに接続されたスイッチング素子と、上記画素電極との間に蓄積容量を形成すべく設けられた蓄積容量電極と、該蓄積容量電極に接続され、信号線と平行に配された蓄積容量共通配線とを備えたアクティブマトリクス基板の製造方法において、
基板上に電極層を成膜し、該電極層のパターニングにより、走査線と画素電極とを形成する工程と、
ゲート絶縁膜を積層する工程と、
上記信号線、スイッチング素子、蓄積容量電極、蓄積容量共通配線を形成した後、保護膜を成膜する工程と、
上記ゲート絶縁膜および保護膜を同時にパターニングして、画素電極の開口部を形成する工程とを含むことを特徴とするアクティブマトリクス基板の製造方法。
【請求項２２】
請求項８ないし２０のいずれか一項に記載のアクティブマトリクス基板と、入射した電磁放射線を電荷に変換する変換部と、該電荷を蓄積した蓄積容量を形成するためのバイアス電圧印加手段とを有することを特徴とするイメージセンサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば液晶表示装置やフラットパネル型イメージセンサ等に用いられるアクティブマトリクス基板に関するものである。さらには、該アクティブマトリクス基板を用いたイメージセンサに関するものである。
【０００２】
【従来の技術】
液晶表示装置等に用いられるアクティブマトリクス基板は、格子状に配置された複数の信号線と複数の走査線とからなる電極配線と、上記信号線と走査線とで囲まれた画素ごとに独立して設けられた画素電極、およびスイッチング素子等より構成されている。
【０００３】
上記スイッチング素子は、二端子型のものであればそれぞれ、信号線（または走査線）および画素電極に、また、三端子型のものであればそれぞれ、信号線、走査線および画素電極に接続されている。そして、走査線に所定の電圧信号が入力されるとスイッチング素子がオンされ、信号線に入力された画像信号（電位）が各画素電極に書き込まれる。画素電極を選択駆動するスイッチング素子としては、三端子型のＴＦＴ（薄膜トランジスタ）素子、二端子型のＭＩＭ（金属−絶縁膜−金属）素子等が一般に知られている。
【０００４】
スイッチング素子としてＴＦＴ素子（以下、単にＴＦＴと称する）を用いて形成した液晶表示装置の一部であるアクティブマトリクス基板の一画素は、図９ないし図１１に示すように、格子状に配置された信号線１０１・１０１と走査線１０２・１０２とからなる電極配線と、上記信号線１０１・１０１と走査線１０２・１０２とで囲まれた画素領域に設けられた画素電極１０３、およびＴＦＴ１０４等より構成されている。
【０００５】
尚、図１０は、図９のＦ−Ｆ’線における断面図を示し、図１１は、図９のＧ−Ｇ’線における断面図を示している。
【０００６】
また、ＴＦＴ１０４は、走査線１０２に接続されるゲート電極１０６、信号線１０１に接続されるソース電極１０７、および、画素電極１０３と、以下に述べる画素容量（蓄積容量）１０５ａの一方の端子（透明電極層１１２）に接続されたドレイン電極１０８を有している。そして、上記の走査線１０２に走査信号が入力されるとＴＦＴ１０４が駆動され、信号線１０１に入力された画像信号（ビデオ信号）が、ソース電極１０７・ドレイン電極１０８を介して画素電極１０３に書き込まれる。
【０００７】
上記のアクティブマトリクス基板において、画素電極１０３に書き込まれた画像信号を保持するための画素容量１０５ａは、図１１に示すように、ゲート絶縁膜１１０、並びにゲート絶縁膜１１０を介して対向配置された画素容量電極（蓄積容量電極）１０５および透明電極層１１２により構成されている。画素容量電極１０５は、走査線１０２に平行な複数の画素容量１０５ａを接続する画素容量共通配線（蓄積容量共通配線）を兼ねており、液晶セルの構成とされた場合に対向基板（図示せず）上の対向電極と接続される。
【０００８】
上記アクティブマトリクス基板の製造工程は、図１２（ａ）〜（ｈ）、並びに、図１３（ａ）〜（ｈ）にも示すように、絶縁性の透明基板１０９上に、ゲート電極１０６および画素容量電極１０５を形成し、続いて、ゲート絶縁膜１１０、半導体層１１１、ｎ+ −Ｓｉ層（ソース電極１０７およびドレイン電極１０８に相当）、透明導電層１１２、金属層１１３、保護膜１１４、層間絶縁膜１１５、画素電極１０３をなす透明導電層の順に積層・パターニングされてなる。尚、ＴＦＴ１０４のソース電極１０７に接続するように設けられた透明導電層１１２および金属層１１３は信号線１０１を構成する。
【０００９】
上記のアクティブマトリクス基板においては、画素電極１０３は、層間絶縁膜１１５を貫くコンタクトホール１１６を介してＴＦＴ１０４のドレイン電極１０８と接続される。一方、画素電極１０３と、信号線１０１および走査線１０２（図９参照）とは、層間絶縁膜１１５により互いに隔てられているため信号線１０１および走査線１０２に対して画素電極１０３をオーバーラップさせることが可能となる（図９および図１０参照）。この様な構造によると、開口率の向上、信号線１０１および走査線１０２に起因する電界をシールドすることによる液晶の配向不良（ディスクリネーション）の抑制といった効果があることが知られている。
【００１０】
より簡単な形態として、層間絶縁膜１１５およびその上層の画素電極１０３の形成工程を省き、透明導電層１１２を画素電極として形成し、透明導電層１１２上に積層する保護膜１１４に、画素開口を大きく取る方法もまた一般的である。この構造では、上記の構造と比べて開口率では劣るものの、より短い工程でアクティブマトリクス基板を形成できるため、製造コストの面で有利である。
【００１１】
ところで、このように形成されたアクティブマトリクス基板は、液晶表示装置のみならずさまざまな用途に適用することができる。例えば具体的には、画素電極１０３上に、さらに、ＰＩＮ接合やショットキー接合をとる半導体積層素子を形成し、これをフォトダイオードとして機能させたフォトセンサを挙げることができる。これは、該ダイオードの他方の端子に所定の直流電圧（ＤＣ電圧）を印加しておき、光が当たった部分だけダイオードの導通性が増し、各画素の画素容量（蓄積容量）１０５ａに電位データとして蓄えられるというものである。
【００１２】
また、フォトダイオードの代わりに、光やエックス線等を直接電荷に変換する変換層を形成し、ここで発生した電荷を強電圧によって画素容量１０５ａに蓄積し、これを順次読み出すタイプのセンサも考えられる。これは例えば、特開平４−２１２４５８号公報に記述されているような形態をとるものであって、変換層において生成された電荷は画素容量１０５ａに蓄積され、被写体の形態に応じてそれぞれの画素に電荷としてのデータ（電位データ）が保存される。これを例えば、液晶表示装置の場合と同様に、順次走査線１０２をスキャンすることにより、走査線１０２によって選択された画素の保有するデータがアクティブ素子（ＴＦＴ１０４に相当）を介してデータ線（信号線１０１に相当）に読み出される。該データ線の他端には、これらデータを信号として読み出すためのオペアンプ等の回路が設けられており、センサに映された物体が画像データとして取り出される。
【００１３】
上記例示のセンサの、フォトダイオードや光電変換層を形成する前の段階であるアクティブマトリクス基板部分に関しては、上記液晶表示装置の生産プロセスをそのまま展開して、画素容量１０５ａの大きさやアクティブ素子の時定数等をセンサ用に最適化するだけで実現することができるため、生産にあたっては新たな設備投資等を必要とせず、安価に生産することが可能である。
【００１４】
【発明が解決しようとする課題】
例えば、コンピュータの表示素子（モニター）として用いられる液晶表示装置は、その取り扱える情報量として近年ますます多くを求められており、その要求を満たすために表示素子の大型化（表示部の大型化）は必須の要件となっている。また、コンピュータのモニターとしての用途のみならず、ＡＶ（Audio Visual）機器や産業機器等のモニターとしても大型液晶表示装置の需要は大きくなるばかりである。さらに、中小型の表示素子においても高精細化の需要はますます大きくなってきており、設計面でもかなりの困難が現実のものとなってきている。
【００１５】
図９ないし図１１に基づいて具体的に説明すると、表示素子を大型化すればする程、信号線１０１や走査線１０２が長くなるので、該配線における信号遅延は無視出来なくなり、また、中小型の表示素子においても、狭ピッチのなかで高い開口率を確保しようとすればおのずと配線幅を細くせざるを得ず、その結果、配線（信号線１０１、走査線１０２）が高抵抗となって、やはり信号遅延が発生する。
【００１６】
そこで上記信号遅延を解消するためには、該配線の信号遅延性を決定する他のファクターである、配線間の静電容量を低減することが有効策として考えられる。しかしながら、信号線１０１と走査線１０２を隔てるゲート絶縁膜１１０は、同時にＴＦＴ１０４の特性を決定したり、画素容量１０５ａを形成する役割も果たすため、該ゲート絶縁膜１１０の膜厚を薄くして単位面積当たりの静電容量を小さくする方法は安易に採用することができない。
【００１７】
センサ用のアクティブマトリクス基板は、液晶表示装置用のアクティブマトリクス基板よりもさらに厳しい要求水準を満たす必要がある。すなわち、上記説明の信号遅延性の問題に加えて、ノイズの問題が軽視できなくなる。図９ないし図１１に基づき具体的に説明すると、画素からの信号読み出しの際に隣接画素（画素容量電極１０５を共有する画素）の信号に対応したノイズが画素容量電極１０５に重畳され、これが読み出し中の画素電極１０３との間の静電容量によって信号が画素間で相互に干渉しあうことで解像度が低下したり、もしくは画素容量電極１０５と信号線１０１との間の静電容量が、信号線１０１へのノイズとして現れ、さらに信号検出用のアンプによって増幅されて正しいデータが得られなくなるという問題が起こる。また一般に、信号を精度良く取り出すために、より大きな電荷データを画素電位を上げすぎることなく蓄積することが行われるが、このためには画素容量値を大きくとることが有効である。しかしながら、画素容量値を大きくとることによって画素容量共通配線のインピーダンスが大きくなり、上記の問題がより顕著になるのである。
【００１８】
画素容量共通配線のインピーダンスを小さく抑えなければならない理由をより詳しく説明する。走査線と画素容量共通配線とを並行に配置した場合には、ある特定ラインの走査線を選択した瞬間に、その特定ラインにおける画素容量共通配線と容量結合した全画素分の負荷が、当該１本の画素容量共通配線にかかることになる。すなわち、画素に対し電荷を書き込む場合でも読み出す場合でも、特定ラインの走査線を選択した瞬間に、当該走査線および画素容量共通配線に対応する各画素の電位が一斉に変化するため、各画素と静電容量を形成する画素容量共通配線の電位は、本来の維持すべき電位に対して大きく揺動される。このように、画素容量共通配線の揺動する電位は、画素のデータ、すなわち画素の電位と干渉し合うことによって、クロストークを発生させる要因となる。
【００１９】
また、画素容量共通配線が多数の信号線と交差し、容量結合されていると、画素容量共通配線の揺動する電位は、信号線を通る信号にも悪影響を与える。特に、液晶表示装置のように、多数の信号線が高周波数で交流駆動される場合、信号線を通る信号が、画素容量共通配線の揺動する電位から受ける影響は大きくなる。
【００２０】
したがって、画素の電位や信号線を通る信号に悪影響を及ぼさないように、画素容量共通配線の電位が安定した状態を保つためには、画素容量共通配線を抵抗値の小さい材料で形成するなどによって、画素容量共通配線のインピーダンスを極めて小さい値に抑える必要がある。
【００２１】
そこで、画素容量共通配線を通常のように走査線と平行して配置するのではなく、信号線と平行するように配置する構造が考えられた。例えば、SID 98 DIGEST:pp371-374 (SID: Society for Information Display)に開示されているＸ線センサ用のアクティブマトリクス基板の構成は、図１４および図１５に示すように、格子状に配設された信号線２０１および走査線２０２に囲まれて画素が形成され、さらに、画素電極２０３と画素容量電極２０５とがゲート絶縁膜２１０ｂを介して対向した構造によりなる画素容量２０５ａ・２０５ａが画素毎に形成されている。また、画素容量共通配線２０５ｂは、信号線２０１と平行に配設されている。
【００２２】
上記の構成によれば、信号線２０１と画素容量共通配線２０５ｂとが交差部を持たないため、信号線２０１にかかる静電容量（負荷容量）を低減することができ、また、画素容量共通配線２０５ｂのインピーダンスも低減することができる。その結果、信号線２０１における信号遅延性の問題を大きく改善することができると共に、表示装置においてしばしば問題となるクロストークの発生を防止することができる。また、センサ用のアクティブマトリクス基板として用いる場合には、隣接画素のデータによるノイズによって、解像度が低下する現象を防ぐことできる。より具体的には、走査線２０２により、あるライン（即ち、ＴＦＴ２０４をオンする走査信号が入力された走査線２０２に平行な画素の並び）が選択されているときに、画素容量共通配線２０５ｂに生ずるノイズは、信号線２０１と平行した方向に伝播することはあっても、同一走査線２０２上の画素方向には伝播しないため、同時に選択されている画素を通じて読み出されるデータへの悪影響は生じない。
【００２３】
しかしながら、上記構成のアクティブマトリクス基板を製造するためには、図１２（ａ）〜（ｈ）および図１３（ａ）〜（ｈ）にて示したアクティブマトリクス基板の製造工程と比較して、画素容量共通配線２０５ｂを形成するまでの、走査線２０２の形成工程（図１２（ａ）、図１３（ａ）の工程に相当）とゲート絶縁膜２１０ｂの形成工程（図１２（ｂ）、図１３（ｂ）の工程に相当）との間に、余分な工程が必要となる。具体的には、ａ）ゲート絶縁膜２１０ｂを挟んで、画素電極２０３と対向するように設けられる画素容量電極２０５としての透明電極膜の形成工程（成膜、フォトリソグラフィー、エッチング工程）、ｂ）上記画素容量電極２０５を形成する前の下層ゲート絶縁膜２１０ａの形成、および、ｃ）金属配線よりなる画素容量共通配線２０５ｂと画素容量電極２０５とのコンタクト部分２０５ｃを設けるための、ゲート絶縁膜２１０ｂの成膜・フォトリソグラフィー・エッチング工程である。さらに、上記ゲート絶縁膜２１０ｂに対するパターニングは画素毎に行われる必要があるため高いパターニング精度が要求され、高価なフォトマスクと綿密な露光条件やエッチング条件の管理とが必要となる。
【００２４】
また、ＴＦＴ２０４を保護するための保護膜（例えば、図１０における、保護膜１１４に相当するもの）が形成されていないが、デバイス（Ｘ線センサ等）の信頼性を向上させるためには、通常有機膜で構成される層間絶縁膜２１５とＴＦＴ２０４との間に無機の保護膜を配置することが望ましく、実際に、従来のデバイスに用いられるアクティブマトリクス基板では、窒化珪素などの無機膜が配置されている。したがって、ゲート絶縁膜２１０ｂ形成完了後の工程数は、図９に示す従来のものとほぼ同じであると言える。
【００２５】
したがって、画素容量電極２０５となる透明電極膜の成膜・パターニング工程、および、ゲート絶縁膜２１０ｂの成膜・パターニング（エッチング）工程の増加、並びに、ゲート絶縁膜２１０ｂのパターニングの精度の分だけコスト高を招来することとなる。また、量産性との兼ね合いから、中小型の設計ルールが比較的簡単なアクティブマトリクス基板の製造においては、このような工程増加を伴うプロセスを用いるメリットはなく、同一の生産ラインでありながらアクティブマトリクス基板のサイズによってプロセスをかえて生産しなければならないという、ラインの生産性を低下させる新たな問題が生じる。
【００２６】
また、図１０および図１１に示す構成のように、画素容量電極１０５がゲート絶縁膜１１０の下層に形成されている場合には、前述したように、層間絶縁膜１１５およびその上層の画素電極１０３の形成工程を省き、透明導電層１１２を画素電極として形成する簡便な方法を採用することができるのに対し、図１４および図１５に示す構成のように、画素容量共通配線２０５ｂがゲート絶縁膜２１０ｂの上層に形成されている場合には、上記のような簡便な方法を採用することができない。
【００２７】
さらに、図１４および図１５に示すアクティブマトリクス基板では、２μｍ以上の厚みで成膜した層間絶縁膜２１５（ポリマー）に、補助容量の形成に必要な大きさの貫通穴を形成している。このようなアクティブマトリクス基板を液晶表示装置に適用した場合、画像表示にとって重要な部分（透過型液晶表示装置の場合には光透過部分）に設けた該貫通穴が、液晶の配向を乱す結果となるので、コントラストの低下といった表示品位上の重大な問題を引き起こすおそれがある。
【００２８】
一方、特開平３−２８８８２４号公報には、トップゲート構造（正スタガー構造）のＴＦＴをスイッチング素子とするアクティブマトリクス基板において、層間絶縁膜の上層に画素電極を配置して、高開口率化を図ると共に、補助容量配線を信号線に平行に配置する構成が開示されている。また、ＴＦＴの半導体層および容量用下部電極を多結晶シリコン薄膜のパターニング等で形成し、ゲートバス配線、ゲート電極および容量用上部電極も多結晶シリコン薄膜のパターニング等で形成し、補助容量は、容量用下部電極と容量用上部電極とを絶縁膜を介して対向させることによって形成されている。
【００２９】
しかしながら、このような構成は、アモルファスシリコン型ＴＦＴを備えたアクティブマトリクス基板に適用することができない。なぜなら、多結晶シリコン薄膜をアモルファスシリコン薄膜に置き換えることによって、容量用下部電極と容量用上部電極との少なくとも一方をアモルファスシリコンで形成すると、安定した容量特性が得られなくなるためである。より具体的には、アモルファスシリコンが多結晶シリコンより導電率が低く、しかも電圧によって容量が変動しやすいからである。
【００３０】
また、アモルファスシリコン型ＴＦＴを備えたアクティブマトリクス基板には、正スタガー構造ではなく、逆スタガー構造を採用する方が、アクティブマトリクス基板に照射される光に起因した、ＴＦＴのリーク電流発生を抑えやすい。
【００３１】
本発明は、上記問題点を解決するためになされたものであって、その目的は、工程数の増加を伴うことなく、信号線における信号伝達遅延および画素間のクロストークの発生を防止することが可能なアクティブマトリクス基板、およびその製造方法を提供することにある。さらには、該アクティブマトリクス基板を用いてなるイメージセンサを提供することにある。
【００３２】
【課題を解決するための手段】
本発明に係るアクティブマトリクス基板は、上記の課題を解決するために、格子状に配された複数の走査線および信号線により形成される画素領域毎に画素電極が設けられ、上記走査線と信号線との交差部近傍に位置し、走査線、信号線および、画素電極それぞれに接続されたスイッチング素子と、上記画素電極との間に蓄積容量を形成すべく設けられた蓄積容量電極と、信号線と平行に配された蓄積容量共通配線とを備えたアクティブマトリクス基板において、上記信号線と、蓄積容量電極および蓄積容量共通配線とが、同一の電極層をパターニングすることにより形成されていることを特徴としている。
【００３３】
上記の構成によれば、信号線を形成する際に、同時に蓄積容量電極と蓄積容量共通配線とを形成することができるので、工程数の増加（ひいてはアクティブマトリクス基板の製造コストの増加）を招来することなく、信号線と平行な蓄積容量共通配線を有するアクティブマトリクス基板を提供することができる。
【００３４】
より具体的には例えば、従来の液晶表示装置（信号線と蓄積容量共通配線とが直交するもの）の生産ラインをプロセスの変更なく使用して、高性能な液晶表示装置またはセンサ用等アクティブマトリクス基板を製造することができるので、新たな設備投資が不要な上に、ラインの生産性を低下させる懸念もない。
【００３５】
また、上記構造のアクティブマトリクス基板を用いて、例えば液晶表示装置やイメージセンサ等のデバイスを構成すれば、信号線が交差する線は走査線のみとすることができ（すなわち、蓄積容量共通配線と信号線とが交差しないので）、ノイズや信号伝達の遅延などを有効に防止することができる。これにより、画素の充電をより高速に行うことができる。さらに、１本の蓄積容量共通配線を共有する複数画素にわたってスイッチング素子が同時にオンする瞬間がないため、クロストーク等を防ぐことができる。
【００３６】
すなわち、工程数の増加を伴うことなく、信号線における信号伝達遅延および画素間のクロストークの発生を防止することが可能なアクティブマトリクス基板を提供することができる。
【００３７】
上述のように、信号線における信号伝達遅延を防止できるのは、従来と違って、信号線が蓄積容量共通配線と交差しなくなった分、信号線と他の配線との間の静電容量が小さくなり、その結果、信号線の時定数を小さく抑えることができるためである。
【００３８】
ところで、従来の液晶表示装置でもよく行われているように、信号線に加える信号の振幅を小さく抑えることができるように、画素電極に対向して配置される対向電極および蓄積容量共通配線に、信号線と逆位相で一定振幅の信号を供給することがある。この場合、蓄積容量共通配線における信号遅延も問題となっていた。
【００３９】
しかし、走査線のオフ電位にも、蓄積容量共通配線に供給する信号と同位相で同じ振幅の信号を重畳する、いわゆるフローティングゲート駆動を行うので、本発明の場合、交差し合う走査線と蓄積容量共通配線との電圧差は、常に一定となる。
【００４０】
すなわち、蓄積容量共通配線から見れば、時定数を増加させる容量成分は、浮遊容量以外には無いことになるので、蓄積容量共通配線における信号遅延は、ほとんどゼロになるという効果も得られる。
【００４１】
なお、蓄積容量電極と蓄積容量共通配線とは、同一の電極層をパターニングし、隣合う画素の蓄積容量電極同士を接続する配線として、蓄積容量共通配線を形成することもできるし、画素毎に独立して形成した蓄積容量電極の上に、複数の画素に共通する蓄積容量共通配線を積層して形成することもできる。
【００４２】
前者の場合には、信号線を単層構造とすれば、信号線と、蓄積容量電極および蓄積容量共通配線とを、同一の電極層のパターニングにより形成することができる。また、後者の場合には、信号線を二層から成る積層構造とすれば、信号線の下層と蓄積容量電極とを、同一の電極層のパターニングにより形成し、信号線の上層と蓄積容量共通配線とを、同一の電極層のパターニングにより形成することによって、信号線と、蓄積容量電極および蓄積容量共通配線とを同時進行で形成することができるので、上述した本発明の効果は変わりなく得られるものである。
【００４３】
本発明に係るアクティブマトリクス基板は、格子状に配された複数の走査線および信号線により形成される画素領域毎に画素電極が設けられ、上記走査線、信号線および画素電極のそれぞれに接続されたスイッチング素子と、上記画素電極との間に蓄積容量を形成すべく設けられた蓄積容量電極と、該蓄積容量電極に接続され、信号線と平行に配された蓄積容量共通配線とを備えたアクティブマトリクス基板において、上記信号線と蓄積容量電極とが、同一の電極層をパターニングすることにより形成されていてもよい。
【００４４】
上述したとおり、蓄積容量電極と蓄積容量共通配線とは、同一の電極層をパターニングし、隣合う画素の蓄積容量電極同士を接続する配線として、蓄積容量共通配線を形成することもできるし、画素毎に独立して形成した蓄積容量電極の上に、複数の画素に共通する蓄積容量共通配線を積層して形成することもできる。
【００４５】
いずれにしても、信号線と少なくとも蓄積容量電極とを、同一の電極層のパターニングにより形成する構成とすれば、従来の製造工程をそのまま利用して、前述と同様の作用効果を得ることができる。
【００４６】
本発明に係るアクティブマトリクス基板は、上記の課題を解決するために、上記蓄積容量電極が透明電極膜であってもよい。
【００４７】
上記の構成によれば、例えばアクティブマトリクス基板を液晶表示装置用に使用した場合では、画素の開口率を低下させることがない。また、該アクティブマトリクス基板をイメージセンサ用に使用した場合には、該イメージセンサの透明基板と変換層との間の遮光エリアを少なくすることができるので、イメージセンサ全体に光を照射する方法による変換層のリフレッシュを効率的におこなうことができる。
【００４８】
また、蓄積容量共通配線も透明電極膜とすれば、画素の開口率がさらに向上するので、上記の効果を大きくすることができる。
【００４９】
本発明に係るアクティブマトリクス基板は、上記の課題を解決するために、上記スイッチング素子の上層を覆う絶縁膜を介して、上記画素電極と蓄積容量電極とが対向配置されていてもよい。
【００５０】
上記の構成によれば、画素電極、スイッチング素子の上層を覆う絶縁膜、および、蓄積容量電極とによって蓄積容量が形成される。すなわち、特別な工程（例えば、画素電極と蓄積容量電極との間に別に誘電層を形成する工程）を追加することなく、容易に蓄積容量を形成することができ、アクティブマトリクス基板の生産性を向上させることができる。
【００５１】
本発明に係るアクティブマトリクス基板は、上記の課題を解決するために、上記画素電極と上記絶縁膜との間に層間絶縁膜を有し、該層間絶縁膜に設けられたコンタクトホールを介して上記画素電極と蓄積容量電極とが対向配置されていてもよい。
【００５２】
上記の構成によれば、画素電極と電極線（走査線、信号線、接続電極等の、画素電極より下層に配される電極配線を指す）との間に、絶縁膜に加えてさらに層間絶縁膜が追加されることにより、画素電極と電極線とは、互いの影響を低減することができる。また、蓄積容量の大きさは、層間絶縁膜に設けられるコンタクトホールの大きさにより制御されるので、パターニング容易な層間絶縁膜を用いることにより、蓄積容量値の制御を容易、かつ精確に行うことができる。
【００５３】
本発明に係るアクティブマトリクス基板の製造方法は、上記の課題を解決するために、上記の構成を有するアクティブマトリクス基板の製造方法であって、上記信号線と、蓄積容量電極および蓄積容量共通配線とを、同一の電極層をパターニングすることにより形成する工程を含むことを特徴としている。
【００５４】
上記の方法によれば、信号線を形成する際に、同時に蓄積容量電極と蓄積容量共通配線とを形成することができるので、工程数の増加を招来することなく、信号線と平行な蓄積容量共通配線を有するアクティブマトリクス基板を提供することができる。より具体的には例えば、従来の液晶表示装置（信号線と蓄積容量共通配線とが直交するもの）の生産ラインをプロセスの変更なく使用して、高性能な液晶表示装置またはセンサ用等アクティブマトリクス基板を製造することができるので、新たな設備投資が不要な上に、ラインの生産性を低下させる懸念をなくすことができる。
【００５５】
本発明に係るイメージセンサは、上記の課題を解決するために、上記の構成を有するアクティブマトリクス基板と、入射した電磁放射線を電荷に変換する変換部と、該電荷を蓄積した蓄積容量を形成するためのバイアス電圧印加手段とを有することを特徴としている。
【００５６】
上記の構成によれば、イメージセンサに入射した電磁放射線は、変換部において電荷に変換され、続いて該電荷が静電容量（蓄積容量）として蓄積される。一般にイメージセンサは、蓄積容量やノイズに対する要求水準が高いが、上記のアクティブマトリクス基板を備えたイメージセンサにおいては、静電容量として蓄積された信号の読み出し特性に影響を与えない程度にこれらを抑えることができる。また、イメージセンサのアクティブマトリクス基板を製造する際には、新たな工程を追加する必要がなく、また、従来の液晶表示装置（信号線と蓄積容量共通配線とが直交するもの）の生産ラインをプロセスの変更なく使用することができる。したがって、新たな設備投資、ラインの生産性の低下を招来することなく該イメージセンサを提供することができる。
【００５７】
また、蓄積容量電極を透明電極膜で構成したアクティブマトリクス基板を使用すれば、該イメージセンサの透明基板と変換層との間の遮光エリアを少なくすることができるので、イメージセンサ全体に光を照射する方法による変換層のリフレッシュを効率的におこなうことができる。
【００５８】
また、蓄積容量共通配線も透明電極膜で構成したアクティブマトリクス基板を使用すれば、遮光エリアがより少なくなるので、上記の効果を大きくすることができる。
【００５９】
さらに、スイッチング素子の上層を覆う絶縁膜を介して、画素電極と蓄積容量電極とが対向配置されている構成を有するアクティブマトリクス基板を使用すれば、新たな工程を追加することなくイメージセンサを製造することができ、該構成を前提に、上記画素電極と絶縁膜との間に層間絶縁膜を有し、該層間絶縁膜に設けられたコンタクトホールにおいて上記画素電極と蓄積容量電極とが対向配置されている構成のアクティブマトリクス基板を使用すれば、画素電極と電極線（走査線、信号線、接続電極等の、画素電極より下層に配される電極配線を指す）間の影響が低減され、また、蓄積容量値が精確に制御されてなるイメージセンサを提供することができる。
【００６０】
本発明に係るアクティブマトリクス基板は、上記の課題を解決するために、格子状に配された複数の走査線および信号線により形成される画素領域毎に画素電極が設けられ、上記走査線、信号線および画素電極のそれぞれに接続されたスイッチング素子と、蓄積容量の形成に供される蓄積容量電極と、該蓄積容量電極に接続され、信号線と平行に配された蓄積容量共通配線とを備えたアクティブマトリクス基板において、上記蓄積容量は、上記画素電極と蓄積容量電極との間に形成され、かつ上記走査線と蓄積容量電極とが、同一の電極層をパターニングすることにより形成されていてもよい。
【００６１】
上記の構成によれば、信号線と、蓄積容量電極および蓄積容量共通配線とが、同一の電極層をパターニングすることにより形成されていることを特徴とするアクティブマトリクス基板と同じメリットを得ることができる。
【００６２】
すなわち、信号線の静電容量が減少するので、Ｓ／Ｎ比が向上すると共に、信号線における信号遅延が小さくなる。また、蓄積容量共通配線を介した信号のクロストークによる解像度の低下を防げる上、蓄積容量共通配線にかかる負荷が著しく減少するため、信号の精度を向上させるために、蓄積容量共通配線のインピーダンスを減らそうとする設計上の負担も極めて少なくて済む。
【００６３】
その上、従来の液晶表示装置用のアクティブマトリクス基板の製造装置を、小規模なパターン設計変更をするだけで、そのまま用いることができるので、コスト的に極めて有利である。
【００６４】
また、画素電極と蓄積容量を形成する蓄積容量電極と走査線とを、同一層で形成するタイプのアクティブマトリクス基板は、蓄積容量電極を大面積に形成して、画素容量値の大きなイメージセンサを構成するのに有利である。なぜなら、走査線および蓄積容量電極を形成した後に、絶縁膜を介して画素電極を上層として形成することになるので、画素電極上に変換層を積層することによって形成される画素電極の開口面積は、蓄積容量電極がたとえ遮光性を有していたとしても、その影響を受けないからである。
【００６５】
画素容量値の大きなイメージセンサは、変換層にＸ線が照射されることによって生成された電荷を効率良く集めることができ、また、画素電位が異常に上昇してスイッチング素子から電荷が漏れたり、スイッチング素子自体が破壊されたりする不具合を防止することができる。
【００６６】
また、上記蓄積容量電極との間で蓄積容量を形成する画素電極を、蓄積容量電極と絶縁層（例えば、ゲート絶縁膜）を挟むように、画素電極とは別に設けられた導電体層に置き換えてもよい。
【００６７】
すなわち、本発明のアクティブマトリクス基板を、
「格子状に配された複数の走査線および信号線により形成される画素領域毎に画素電極が設けられ、
上記走査線、信号線および画素電極のそれぞれに接続されたスイッチング素子と、
蓄積容量の形成に供される蓄積容量電極と、該蓄積容量電極に接続され、信号線と平行に配された蓄積容量共通配線とを備えたアクティブマトリクス基板において、
上記蓄積容量電極と絶縁層を挟んで設けられた導電体層を備え、上記蓄積容量は、上記導電体層と蓄積容量電極との間に形成され、かつ上記走査線と蓄積容量電極とが、同一の電極層をパターニングすることにより形成されている」構成としてもよい。
【００６８】
また、本発明のアクティブマトリクス基板の構成は、ボトムゲート構造のスイッチング素子を採用する場合に好適である。
【００６９】
さらに、本発明のアクティブマトリクス基板の構成は、アモルファスシリコン型薄膜トランジスタ（ａ−Ｓｉ型ＴＦＴ）をスイッチング素子として採用する場合に好適である。
【００７０】
本発明に係るアクティブマトリクス基板は、上記の課題を解決するために、さらに、信号線と画素電極とが、同一の導電層をパターニングすることにより形成されていてもよい。
【００７１】
上記の構成によれば、走査線および蓄積容量電極と、信号線および画素電極とが、それぞれ同一の層で形成されているので、走査線および蓄積容量電極を同時進行で形成した後に、信号線および画素電極を再び同時進行で形成することができる。この結果、従来のアクティブマトリクス基板の製造装置を用いながら、より少ない工程数で、コストパフォーマンスの一層優れたアクティブマトリクス基板を得ることができる。
【００７２】
本発明に係るアクティブマトリクス基板は、上記の課題を解決するために、さらに、上記画素電極を下層画素電極とし、下層画素電極の上に層間絶縁膜を介在させる一方で下層画素電極と導通する上層画素電極を設けてもよい。
【００７３】
上記の構成によれば、下層画素電極の上に層間絶縁膜を介在させる一方で下層画素電極と導通する上層画素電極を設けることによって、走査線、信号線および蓄積容量共通配線の上層に、上層画素電極を配置することができるので、画素の開口面積を飛躍的に大きく設定することができる。すなわち、隣り合う画素同士で、それぞれの上層画素電極間に間隙を形成するのに必要な領域を除く全ての領域を画素の開口部とすることができる。
【００７４】
したがって、上記のアクティブマトリクス基板に変換層を積層してイメージセンサを構成した場合、イメージセンサでは、上層画素電極と変換層とが接する領域が画素の開口部となるので、変換層で発生した電荷を最大効率で、上層画素電極に収集することができる。
【００７５】
さらに、画素の開口率を十分大きくすることができるため、イメージセンサのみならず、液晶表示装置にも好適なアクティブマトリクス基板を提供することができる。
【００７６】
本発明に係るアクティブマトリクス基板は、上記の課題を解決するために、格子状に配された複数の走査線および信号線により形成される画素領域毎に画素電極が設けられ、上記走査線、信号線および画素電極のそれぞれに接続されたスイッチング素子と、上記画素電極との間に蓄積容量を形成すべく設けられた蓄積容量電極と、該蓄積容量電極に接続され、信号線と平行に配された蓄積容量共通配線とを備えたアクティブマトリクス基板において、上記走査線と画素電極とが、同一の電極層をパターニングすることにより形成されていてもよい。
【００７７】
このような構成によっても、信号線と、蓄積容量電極および蓄積容量共通配線とが、同一の電極層をパターニングすることにより形成されていることを特徴とするアクティブマトリクス基板と同じメリットを得ることができる。
【００７８】
その上、走査線および画素電極の層の上にゲート絶縁膜を成膜し、スイッチング素子、信号線、蓄積容量電極および蓄積容量共通配線を形成して保護膜を成膜した後、保護膜とゲート絶縁膜とを、同じフォトマスク等を用いて同時にパターニングし、画素電極の開口部を形成することができる。
【００７９】
したがって、上記のように、走査線と画素電極とを同一の電極層のパターニングによって形成する構成の場合、同じフォトマスクを用いることによるコスト削減効果と、保護膜とゲート絶縁膜とを別工程でパターニングしなくて済むことによるコスト削減効果とが得られるため、製造コストを大幅に削減することができる。
【００８０】
しかも、保護膜のパターニング工程に至るまで、画素電極をゲート絶縁膜で保護しておくことができるので、画素電極の表面が汚染されにくい。この結果、上記構成のアクティブマトリクス基板に変換層を積層してイメージセンサを構成する場合、画素電極の開口部上に変換層を安定して成膜することができるので、高性能で製造の歩留りが良いイメージセンサを得ることができる。
【００８１】
本発明に係るアクティブマトリクス基板は、上記の課題を解決するために、さらに、信号線と蓄積容量電極とが、同一の導電層をパターニングすることにより形成されていてもよい。
【００８２】
上記の構成によれば、走査線および画素電極と、信号線および蓄積容量電極とが、それぞれ同一の層で形成されているので、走査線および画素電極を同時進行で形成した後に、信号線および蓄積容量電極を再び同時進行で形成することができる。この結果、従来のアクティブマトリクス基板の製造装置を用いながら、より少ない工程数で、コストパフォーマンスの一層優れたアクティブマトリクス基板を得ることができる。
【００８３】
本発明に係るアクティブマトリクス基板は、上記の課題を解決するために、上記導電層が、画素電極の画素開口部を被覆するようにパターニングされていてもよい。
【００８４】
上記の構成によれば、変換層を画素電極と直接接触しない状態で積層させることができるので、画素電極の形成材料が、変換層の物性との相性による制約を受けずに済む。したがって、走査線および画素電極を形成する電極層の形成材料の選択肢が広がる。一方、上記導電層は、変換層の物性との相性が良く、かつ表面状態の劣化しにくい材料、例えばＩＴＯ（Indium Tin Oxide）等で形成すればよい。
【００８５】
こうして、画素電極の上に変換層を積層した場合のように、開口部で露出した画素電極の表面が酸化し、変換層との導通が十分取れなくなるといった不具合が起きるおそれが無くなる。
【００８６】
本発明に係るアクティブマトリクス基板は、上記の課題を解決するために、格子状に配された複数の走査線および信号線により形成される画素領域毎に設けられた第１の画素電極と、上記走査線、信号線および第１の画素電極のそれぞれに接続されたスイッチング素子と、上記第１の画素電極に接続された第２の画素電極と、上記第２の画素電極との間に蓄積容量を形成すべく設けられた蓄積容量電極と、該蓄積容量電極に接続され、信号線と平行に配された蓄積容量共通配線とを備え、上記走査線と第２の画素電極とが、同一の電極層をパターニングすることにより形成されている構成であってもよい。
【００８７】
このような構成によっても、信号線と、蓄積容量電極および蓄積容量共通配線とが、同一の電極層をパターニングすることにより形成されていることを特徴とするアクティブマトリクス基板と同じメリットを得ることができる。
【００８８】
また、蓄積容量が小さくて済む場合には、第２の画素電極の面積を小さく設定できるため、走査線と同じ金属等の非透光性材料で第２の画素電極を形成したとしても、遮光領域の面積を最小限に抑えることができる。さらに、第１の画素電極は、ＩＴＯのような透光性材料で形成すればよいので、開口部を大きく取った透過型の液晶表示装置に適したアクティブマトリクス基板を得ることができる。
【００８９】
さらに、第１の画素電極をＩＴＯのような安定な物質で形成できるので、上記構成のアクティブマトリクス基板をイメージセンサに適用する場合、第１の画素電極上に変換層を安定して積層することができる。
【００９０】
また、変換層が光照射によるリフレッシュ動作を必要とする場合であっても、上述したとおり、遮光領域の面積が最小限に抑えられているため、変換層に所望の方向から、十分な光量を与えることができる。
【００９１】
本発明に係るアクティブマトリクス基板は、上記の課題を解決するために、さらに、信号線と、第１の画素電極と、蓄積容量電極とが、同一の導電層をパターニングすることにより形成されていてもよい。
【００９２】
上記の構成によれば、走査線および第２の画素電極と、信号線、第１の画素電極および蓄積容量電極とが、それぞれ同一の層で形成されているので、走査線および第２の画素電極を同時進行で形成した後に、信号線、第１の画素電極および蓄積容量電極を再び同時進行で形成することができる。この結果、従来のアクティブマトリクス基板の製造装置を用いながら、より少ない工程数で、コストパフォーマンスの一層優れたアクティブマトリクス基板を得ることができる。
【００９３】
本発明に係るアクティブマトリクス基板は、上記の課題を解決するために、さらに、上記第２の画素電極を下層画素電極とし、下層画素電極の上に層間絶縁膜を介在させる一方で下層画素電極と導通する上層画素電極を設け、上記第１の画素電極を、上層画素電極とスイッチング素子とを接続する接続電極として機能させ、上記信号線と、接続電極と、蓄積容量電極とが、同一の導電層をパターニングすることにより形成されていてもよい。
【００９４】
上記の構成によれば、上層画素電極を最上層に配置し、上層画素電極と接続電極との間に層間絶縁膜を設けることができる。これにより、走査線、信号線および蓄積容量共通配線の上層に、上層画素電極を配置することができるので、画素の開口面積を飛躍的に大きく設定したアクティブマトリクス基板を作製することができる。
【００９５】
また、走査線および第２の画素電極と、信号線、接続電極および蓄積容量電極とが、それぞれ同一の層で形成されているので、走査線および第２の画素電極を同時進行で形成した後に、信号線、接続電極および蓄積容量電極を再び同時進行で形成することができる。この結果、従来のアクティブマトリクス基板の製造装置を用いながら、より少ない工程数で、コストパフォーマンスの一層優れたアクティブマトリクス基板を得ることができる。
【００９６】
本発明に係るアクティブマトリクス基板は、上記の課題を解決するために、上記導電層が、透光性を有していてもよい。
【００９７】
上記の構成によれば、既に説明したように、第２の画素電極が遮光性を有していたとしても、蓄積容量の形成に必要な面積で形成されればよいので、第２の画素電極が形成されていない領域を画素の開口部とすることができる。この開口部に透光性を有する導電層が成膜されるので、透光性の開口部が形成されることになる。
【００９８】
この結果、透過型の液晶表示装置に適したアクティブマトリクス基板を得ることができると共に、このアクティブマトリクス基板をイメージセンサに適用する場合、変換層に所望の方向から、十分な光量を与えることができ、変換層を光照射によりリフレッシュすることができる。
【００９９】
本発明に係るアクティブマトリクス基板は、上記の課題を解決するために、さらに、上記第２の画素電極を下層画素電極とし、下層画素電極の上に層間絶縁膜を介在させる一方で下層画素電極と導通する上層画素電極を設けるとともに、上記スイッチング素子を被覆する保護膜を備え、上記上層画素電極と蓄積容量電極とが、上記保護膜を介して蓄積容量を形成している構成であってもよい。
【０１００】
上記の構成によれば、前述の蓄積容量電極は、第２の画素電極との間に蓄積容量を形成すべく設けられていたので、蓄積容量電極が、保護膜を介して上層画素電極との間にも蓄積容量を形成する構成とすることにより、画素の蓄積容量を二重に形成することができる。
【０１０１】
この結果、走査線と同一の電極層で形成される不透光性の第２の画素電極を小面積で形成しても、必要な蓄積容量を得ることができるので、上記構成のアクティブマトリクス基板は、開口面積の大きな透過型の液晶表示装置を構成することができる。
【０１０２】
さらに、イメージセンサのように、極めて大きな蓄積容量が必要とされる場合でも、その必要な蓄積容量を容易に形成することができる。
【０１０３】
本発明に係るアクティブマトリクス基板は、上記の課題を解決するために、さらに、上記第２の画素電極を下層画素電極とし、下層画素電極の上に層間絶縁膜を介在させる一方で下層画素電極と導通する上層画素電極を設けた構成であってもよい。
【０１０４】
上記の構成によれば、上層画素電極をアクティブマトリクス基板の最上層に配置することにより、走査線、信号線および蓄積容量共通配線の上層に、上層画素電極を配置することができるので、画素の開口面積を飛躍的に大きく設定することができる。すなわち、隣り合う画素同士で、それぞれの上層画素電極間に間隙を形成するのに必要な領域を除く全ての領域を画素の開口部とすることができる。
【０１０５】
したがって、上記のアクティブマトリクス基板に変換層を積層してイメージセンサを構成した場合、イメージセンサでは、上層画素電極と変換層とが接する領域が画素の開口部となるので、変換層で発生した電荷を最大効率で、上層画素電極に収集することができる。
【０１０６】
また、画素の開口率を十分大きくすることができるので、イメージセンサのみならず、液晶表示装置にも好適なアクティブマトリクス基板を提供することができる。
【０１０７】
本発明に係るアクティブマトリクス基板は、上記の課題を解決するために、上記走査線に、陽極酸化が施されていてもよい。
【０１０８】
上記の構成によれば、走査線と他の配線との絶縁性の信頼性が向上する。これにより、アクティブマトリクス基板の製造の歩留りを向上させることができると共に、走査線の絶縁不良に起因する線欠陥のような重大欠陥の発生を、より確実に防止することができる。
【０１０９】
一方、走査線と同一の電極層をパターニングすることにより形成される蓄積容量電極や、画素電極、あるいは第２の画素電極には、陽極酸化を施さないことが好ましい。これにより、蓄積容量を形成する画素電極と蓄積容量電極との間に設ける絶縁層、または蓄積容量を形成する第２の画素電極と蓄積容量電極との間に設ける絶縁層を、例えばゲート絶縁膜の単層にすることができる。この結果、誘電率を大きくすることができるので、単位面積あたりの静電容量を大きくすることができ、より小さな面積で大きな補助容量を得ることができる。
【０１１０】
本発明に係るアクティブマトリクス基板の製造方法は、上記の課題を解決するために、格子状に配された複数の走査線および信号線により形成される画素領域毎に画素電極が設けられ、上記走査線、信号線および画素電極のそれぞれに接続されたスイッチング素子と、上記画素電極との間に蓄積容量を形成すべく設けられた蓄積容量電極と、該蓄積容量電極に接続され、信号線と平行に配された蓄積容量共通配線とを備えたアクティブマトリクス基板の製造方法において、
(1) 基板上に電極層を成膜し、該電極層のパターニングにより、走査線と画素電極とを形成する工程と、
(2) ゲート絶縁膜を積層する工程と、
(3) 上記信号線、スイッチング素子、蓄積容量電極、蓄積容量共通配線を形成した後、保護膜を成膜する工程と、
(4) 上記ゲート絶縁膜および保護膜を同時にパターニングして、画素電極の開口部を形成する工程と
を含むことを特徴としている。
【０１１１】
上記の構成によれば、走査線を形成する際に、同時に画素電極を形成することができると共に、その他の工程についても、従来のアクティブマトリクス基板の製造工程をそのまま適用することができる。したがって、従来の液晶表示装置（信号線と蓄積容量共通配線とが直交するもの）の生産ラインをプロセスの変更なく使用して、信号線と平行な蓄積容量共通配線を有する高性能な液晶表示装置またはセンサ用等アクティブマトリクス基板を製造することができるので、新たな設備投資が不要な上に、ラインの生産性を低下させる懸念もない。
【０１１２】
しかも、走査線および画素電極の層の上にゲート絶縁膜を成膜し、スイッチング素子、信号線、蓄積容量電極および蓄積容量共通配線を形成して保護膜を成膜した後、保護膜とゲート絶縁膜とを、同じフォトマスク等を用いて同時にパターニングし、画素電極の開口部を形成することができるので、同じフォトマスクを用いることによるコスト削減効果と、保護膜とゲート絶縁膜とを別工程でパターニングしなくて済むことによるコスト削減効果とが得られ、製造コストを大幅に削減することができる。
【０１１３】
さらに、保護膜のパターニング工程に至るまで、画素電極をゲート絶縁膜で保護しておくことができるので、画素電極の表面が汚染されにくい。この結果、画素電極の開口部上に変換層を積層してイメージセンサを構成する場合、変換層を安定して成膜することができ、高性能のイメージセンサを高歩留りで製造することができる。
【０１１４】
本発明に係るイメージセンサは、上記の課題を解決するために、上記構成のアクティブマトリクス基板と、入射した電磁放射線を電荷に変換する変換部と、該電荷を蓄積した蓄積容量を形成するためのバイアス電圧印加手段とを有することを特徴としている。
【０１１５】
上記のように構成したイメージセンサは、既に説明したとおりの作用効果を奏するものである。
【０１１６】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の一形態について、図１ないし図３に基づいて説明する。尚、本実施の形態にかかるアクティブマトリクス基板は、図１２（ａ）〜（ｈ）および図１３（ａ）〜（ｈ）に示すアクティブマトリクス基板の製造プロセスを流用できることを特徴のひとつとしており、同図を適宜参照しながら特に異なる点につき説明を行うものとする。また、本実施の形態にかかるアクティブマトリクス基板をなす各層の材料や加工方法等は、従来公知のものを流用することができるため、これらに関する詳細な説明は省略する。
【０１１７】
図１および図２に示すように、本実施の形態にかかるアクティブマトリクス基板は、格子状に配設された信号線１１・１１および走査線１２・１２に囲まれて各画素（画素領域）が形成され、また、該信号線１１および走査線１２の交差部の近傍にはスイッチング素子としてのＴＦＴ１３が形成されている。
【０１１８】
信号線１１・１１と平行に配された画素容量配線（蓄積容量共通配線）１４は、該信号線１１の伸長方向に並ぶ各画素に形成された複数の画素容量（蓄積容量）１４ａを接続する画素容量共通配線であり、例えば、液晶表示装置に用いられる場合には、対向基板の共通電極（図示せず）に接続される。また、画素容量配線１４はコンタクトホール１５において、保護膜（絶縁膜）２７を介して画素電極１６と対向し、上記の画素容量１４ａを形成する。すなわち、画素容量配線１４は、上記共通配線としてのみならず、画素容量１４ａを構成する電極の一方（画素容量電極）としても機能している。
【０１１９】
さらに、以下の製造工程の記載においても触れるように、金属配線２６ｃおよび透明電極２５ｃよりなる画素容量配線１４は、該信号線１１をなす金属配線２６ａおよび透明電極２５ａの形成時に、同時にパターニング形成される。すなわち、画素容量配線１４をなす金属配線２６ｃと信号線１１をなす金属配線２６ａとは同一の層に由来し、また、画素容量配線１４をなす透明電極２５ｃと信号線１１をなす透明電極２５ａとは同一の層に由来している。
【０１２０】
次に、図３（ａ）〜（ｈ）に基づいて、本実施の形態にかかるアクティブマトリクス基板の製造工程について具体的に説明する
図３（ａ）に示すように、ガラス等の絶縁性の透明基板２０上に、金属膜を成膜した後、フォトリソグラフィー、およびドライエッチングもしくはウェットエッチングにより、ＴＦＴ１３のゲート電極２１および走査線１２（図１参照）を形成する。ここで、従来のアクティブマトリクス基板（以下、従来品と称する）では、金属膜より画素容量配線１０５も同時に形成しているが（図１２（ａ）および図１３（ａ）参照）、本実施の形態では、これをこの段階で形成しない。
【０１２１】
次に、ゲート絶縁膜２２、半導体層２３（アモルファスシリコン層）、および、ｎ+ −Ｓｉ層２４（ｎ+ −アモルファスシリコン層）を連続して積層した後に、図３（ｂ）に示すようにパターニングする。尚、ｎ+ −Ｓｉ層２４は、後にＴＦＴ１３のソース電極２４ａおよびドレイン電極２４ｂとなる。これらの層の積層・パターニングの方法、並びに、形成パターンは従来品と同様にすれば良い。
【０１２２】
具体的には、積層された膜（層）の内、半導体層２３およびｎ+ −Ｓｉ層２４に関しては、半導体層２３の残すべき形状に応じて同時にパターニングすれば良く、ＴＦＴ１３のチャネル部となる部分のｎ+ −Ｓｉ層２４のギャップはまだ形成しない。続いて、ゲート絶縁膜２２のパターニングが行われるが、該パターニングは、端子近傍の走査線１２（図１参照）と外部とのコンタクト部分を設けるためや、画素容量配線１４（図１および図２参照）への信号供給に必要なコンタクト部分（例えば、対向基板の共通電極とのコンタクト部分）を設けるための工程であって、図３には図示しない。
【０１２３】
次に、透明電極層（電極層）２５および金属層（電極層に相当、パターニング後の形状のみ図示）を連続して積層した後、まず金属層をパターニングする。そして、図３（ｃ）に示すように、該金属層のパターニングにより金属配線２６ａ・２６ｂ・２６ｃが形成される。続いて、透明電極層２５のパターニングが行われ、図３（ｄ）に示すように、透明電極２５ａ・２５ｂ・２５ｃが形成される。透明電極２５ａおよび金属配線２６ａは信号線１１に相当し、透明電極２５ｂおよび金属配線２６ｂは、後述するコンタクトホール１８を介してＴＦＴ１３と画素電極１６とを接続する接続電極に相当し、また、透明電極２５ｃおよび金属配線２６ｃは画素容量配線１４に相当する。
【０１２４】
尚、上記の配線やパターンを二層の積層構造としているのは、積層時のダスト等による断線に対する冗長としての効果や、上層の金属層をパターニングする際の透明電極層２５へのダメージ防止等を目的としたものであり、場合によっては単層構造で形成することもできる。単層構造とする場合には、その構成材料は特に限定されない。また、場合によっては、透明電極層２５を上層に、金属層を下層にして形成してもよい。本実施の形態では、画素容量配線１４が２層構造となっていることで、透明電極膜単層で形成されている場合と比較して、該配線の抵抗値を低く抑えることもできる。
【０１２５】
また、ＴＦＴ１３と画素電極１６との接続のためのコンタクト部が、透明電極２５ｂにより形成されているのは、コンタクトホール１８を形成する工程（後述する）における膜のダメージが金属層より透明電極層の方が少なく、より良好なコンタクト特性がとれるためである。
【０１２６】
続いて、図３（ｅ）に示すように、後にＴＦＴ１３となるトランジスタ部において、金属配線２６ａ・２６ｂおよび透明電極２５ａ・２５ｂをマスクとしてｎ+ −Ｓｉ層２４のエッチングを行い、ＴＦＴ１３のチャネルを形成する。次に、図３（ｆ）に示すように、むき出しになった半導体層２３を保護するための保護膜２７を積層し、画素電極１６とのコンタクト部における保護膜２７をエッチングによって除去する。
【０１２７】
尚、このＴＦＴ１３のように、ゲート電極２１の上層に、半導体層２３を介してソース電極２４ａおよびドレイン電極２４ｂが配置された構造は、逆スタガー構造（またはボトムゲート構造）と呼ばれている。
【０１２８】
さらに、図３（ｇ）に示すように、層間絶縁膜２８を成膜し、コンタクト部（コンタクトホール１５・１８に相当）における層間絶縁膜２８のパターニングを行う。尚、従来品の製造工程では、図１２（ｇ）に示すように、層間絶縁膜１１５に設けられるコンタクト部は、ＴＦＴ１０４と画素電極１０３との接続のためのコンタクトホール１１６を設けるのみであったが、本実施の形態においては、後述する画素容量１４ａ形成部位となるコンタクトホール１５も同時に設けている。
【０１２９】
続いて、図３（ｈ）に示すように、層間絶縁膜２８の上層に画素電極１６となる透明電極層を形成し、パターニングすることにより本実施の形態にかかるアクティブマトリクス基板が製造される。画素電極１６は、保護膜２７および層間絶縁膜２８を貫くコンタクトホール１８を介してＴＦＴ１３のドレイン電極２４ｂと接続される。
【０１３０】
また、層間絶縁膜２８に設けられたコンタクトホール１５においては、画素容量配線１４と画素電極１６とが保護膜２７をはさんで対向配置されており、画素容量配線１４を成す金属配線２６ｃ、画素電極１６、および、保護膜２７によって蓄積容量が形成され、これが各画素の画素容量１４ａとなる。
【０１３１】
画素容量の大きさは、層間絶縁膜２８に設けられたコンタクトホール１５の大きさ（すなわち、画素容量１４ａにおいて、保護膜２７に接触する画素電極１６の面積）によって決定される。上記層間絶縁膜２８のパターニング方法は該絶縁膜２８の材質等によって異なるが、一般には、ａ）ポリイミド系の樹脂よりなる場合には、エッチングによって、また、ｂ）アクリル系樹脂よりなる場合には、フォトリソプロセスによって行われるが、いずれの方法によってもパターン精度は充分高く、画素容量値の制御を容易、かつ精確に行うことができる。
【０１３２】
上記構造のアクティブマトリクス基板では、信号線１１・走査線１２と画素電極１６との間には、層間絶縁膜２８が形成されているため、信号線１１・走査線１２に対して画素電極１６をオーバーラップさせることが可能となり、開口率の向上、信号線１１に起因する電界をシールドすることによる液晶の配向不良の抑制等の効果がある
また、保護膜２７は、ゲート絶縁膜２２と膜厚・材質とも略同じであってよく、画素容量１４ａを形成する上で、保護膜２７の形成工程に特に変更を有することはない。
【０１３３】
ところで、従来は電極線（信号線、走査線、画素容量配線等）の上層に、保護膜のみを介して導電膜（具体的には画素電極を指す）を形成することはなかったため、各電極線のエッジ部分での保護膜のクラックについては注意されていなかった。そのため電極線はタクト時間重視でテーパが急峻であることが多く、上層の導電膜が電極線のエッジにかかる断面構成とすると、リーク不良が発生する可能性が高い。ところが、本実施の形態では、図２に示すように、画素電極１６が保護膜２７を挟んで電極線と接するのは、コンタクトホール１５の部分だけであるため、エッジ部のクラックにおけるリーク欠陥の心配がない。また、コンタクトホール１５のテーパ部では液晶層の層厚が変わるため、液晶分子の配向乱れが生じやすいが、これによる光漏れは、下層に配された画素容量配線１４（正確には、金属配線２６ｃ）により遮光されるため、表示上不具合は生じない。
【０１３４】
上記説明のように、従来品の製造工程と全く同じプロセスで、単にパターンを一部変更するだけで、信号線１１と平行な画素容量配線１４を有するアクティブマトリクス基板を実現できる。すなわち、工程数の増加（ひいてはアクティブマトリクス基板の製造コストの増加）を招来することなく、ノイズや信号遅延性の発生を防止することが可能なアクティブマトリクス基板を提供することができる。また、従来の液晶表示装置の生産ラインをプロセスの変更なく使用して、高性能な液晶表示装置またはセンサ用アクティブマトリクス基板を製造することができるので、新たな設備投資が不要な上に、ラインの生産性を低下させる懸念もない。
【０１３５】
上記構造のアクティブマトリクス基板においては、上述したように、画素容量配線１４が交差する線は走査線１２のみであることから画素容量配線１４の時定数が極めて小さくなり、ノイズや信号伝達の遅延などを著しく減少させることができる。この結果、本発明のアクティブマトリクス基板をイメージセンサに適用した場合には、イメージセンサのＳ／Ｎ比を大きく向上させることができる。
【０１３６】
すなわち、画素容量配線１４を信号線１１と並行に配置すると、一本の画素容量配線１４と容量結合される駆動中の画素は、当該画素容量配線１４と選択された走査線１２との交差部に位置する１つの画素のみとなる。この結果、ある走査線１２が選択された瞬間における、画素容量配線１４の電位の揺動は、１つの画素の電位の変化から影響を受けるに過ぎないので、極めて小さいものとなる。
【０１３７】
また、画素容量配線１４は、非選択の走査線１２などとも容量結合しているので、選択された画素の電荷は、非選択の走査線１２と画素容量配線１４とで形成される他の静電容量にも再分配される形で移動することになる。これによっても、画素容量配線１４の電位は、揺動が小さくなり、しかも直ちに正常な電圧状態に復帰することができる。
【０１３８】
さらに、画素容量配線１４は信号線１１と交差していないので、非選択の走査線１２と画素容量配線１４とで形成される静電容量は、信号線１１から影響を受けない。この結果、非選択の走査線１２と画素容量配線１４とで形成される静電容量が、信号の読み出しや書き込みを行っている画素の電位に悪影響を及ぼすことがない。
【０１３９】
このように、従来と異なり、画素容量配線１４の電位を安定に保つために、画素容量配線１４全体を低抵抗にする必要や、画素容量配線１４の入力端から見た画素容量配線１４のインピーダンスを抑える工夫をする必要が、非常に少なくて済む。
【０１４０】
さらに、信号線１１に加える信号の振幅を小さく抑える目的で、図示しない対向電極および画素容量配線１４に、信号線１１に加えられる信号と逆位相の一定振幅を有する信号を供給することがあるが、この場合、走査線１２のオフ電位にもこれと同振幅・同位相の信号を重畳させる、いわゆるフローティングゲート駆動を行うので、画素容量配線１４と走査線１２の電圧差は常に一定である。すなわち、画素容量配線１４側からみれば、時定数を増加させる容量成分は、浮遊容量を除いてはなく、実際の信号伝達の遅延はほとんどゼロであるといえる。また、前述のように、１本の画素容量配線１４を共有する複数画素にわたって複数のＴＦＴ１３（一つのみ図示）が、同時にオンする瞬間がないため、クロストークなどの懸念がない。
【０１４１】
一方、図１４および図１５にて示した従来のアクティブマトリクス基板においては、画素容量配線２０５が信号線２０１と平行に配置されてはいるが、画素容量配線２０５ｂの形成のために、余分な工程が必要となる。具体的には、ａ）画素容量電極２０５としての透明電極膜の形成工程、および、ｂ）画素容量配線２０５ｂと画素容量電極２０５とのコンタクト部分を設けるための、ゲート絶縁膜２１０ｂの成膜・フォトリソグラフィー・エッチング工程である。さらに、ゲート絶縁膜２１０ｂに対するパターニングには高いパターニング精度が要求され、高価なフォトマスクと綿密な露光条件やエッチング条件の管理とが必要となる。したがって、コスト高を招来することとなる。
【０１４２】
尚、本実施の形態では、画素電極１６は透明電極層より形成されているが、特にこれに限定されるものではなく、例えば、反射型の液晶表示装置の構成基板として使用される場合には、画素電極を金属膜で形成してもよい。
【０１４３】
また、開口率や画素電極１６の占める面積に対する要求が小さい場合には、画素電極の外周をさらに小さくして信号線１１・走査線１２と画素電極１６との重なりを無くすようにすると、信号線１１と画素電極１６との間、および、走査線１２と画素電極１６との間に発生する寄生容量の問題は解決される。
【０１４４】
さらに、上記寄生容量が問題とならない場合は、層間絶縁膜２８を形成する必要はなく、該層間絶縁膜２８の成膜・パターニングにかかる工程を削減することができる。
【０１４５】
〔実施の形態２〕
本発明の他の実施の形態について、図４に基づいて説明すれば、以下の通りである。尚、説明の便宜上、上記実施の形態１にて示した各部材と同一の機能を有する部材には、同一の符号を付記し、その説明を省略する。
【０１４６】
本実施の形態にかかるアクティブマトリクス基板と、上記実施の形態１にかかるアクティブマトリクス基板との相違点は画素容量配線の構成にある。具体的には、図４に示すように本実施の形態においては、蓄積容量電極を兼ねる画素容量配線（蓄積容量共通配線）が透明電極（透明電極膜）２５ｃ単層により構成されている。つまり、本実施の形態の画素容量配線は、該信号線１１をなす透明電極２５ａの形成時に、同時にパターニング形成される。本構成によれば、画素容量配線が透明電極２５ｃ単層により構成されているために、上記実施の形態１の構成と比較して画素の開口率をさらに向上させることができる。尚、図４は、上記実施の形態１を表す図１のＡ−Ａ”における断面図に対応するものである。
【０１４７】
本実施の形態にかかるアクティブマトリクス基板の製造工程は、上記実施の形態１にて示した製造工程（図３（ａ）〜図３（ｈ）参照）において、透明電極層（電極層）２５上に積層された金属層を、金属配線２６ｃをさらに取り除くようにパターニングすれば良いだけであるので、工程数の増加を招来することがない。
【０１４８】
また、画素容量配線が画素の開口率の妨げとならないので、必要に応じて画素容量値（言い換えれば、保護膜（絶縁膜）２７を介して画素電極１６と対向する透明電極２５ｃの面積）を大きくすることができ、例えば、信号線１１と画素電極１６との間の寄生容量に起因するクロストークなどが発生するおそれがある場合でも、対策を容易に講ずることができる。
【０１４９】
また最近では、コスト削減等の理由で、信号線１１自体を透明電極２５ａのみの単層構造とする場合もあるが、この場合でも、画素容量配線を透明電極２５ｃで形成することができることに変わりはなく、同様に適用できる。
【０１５０】
尚、画素容量配線を透明電極２５ｃで構成すると金属配線と比較して抵抗値が大きくなる場合があるが、必要に応じて画素容量電極（蓄積容量電極）としての機能も有する透明電極２５ｃの画素容量値を調整すれば不具合は生じない。
【０１５１】
〔実施の形態３〕
本発明のさらに他の実施の形態について、主に図５および図６に基づいて説明すれば、以下の通りである。尚、説明の便宜上、上記実施の形態にて示した各部材と同一の機能を有する部材には、同一の符号を付記し、その説明を省略する。
【０１５２】
本実施の形態にかかるフラットパネル型Ｘ線センサ（以下、単にＸ線センサと称する）のアクティブマトリクス基板は、図５および図６に示すように、格子状に配設された信号線１１・１１および走査線１２・１２に囲まれて各画素が形成され、また、該信号線１１および走査線１２の交差部の近傍にはスイッチング素子としてのＴＦＴ１３が形成されている。また、各画素には、画素容量配線（蓄積容量共通配線）としての透明電極（透明電極膜）２５ｄ、画素電極１６および、層間絶縁膜２８を貫くコンタクトホール１５ａが形成されている。コンタクトホール１５ａにおいては、透明電極２５ｄと画素電極１６とが保護膜（絶縁膜）２７を介して対向配置されて画素容量（蓄積容量）３０ａが形成されている。すなわち透明電極２５ｄは、上記実施の形態と同様、画素容量配線および画素容量電極（蓄積容量電極）として機能している。
【０１５３】
また、透明電極２５ｄは、上記実施の形態２と同様、図３（ｃ）に示した透明電極層（電極層）２５をパターニングすることにより信号線１１の下層をなす透明電極２５ａと同時に形成されている。
【０１５４】
尚、図５のＣ−Ｃ’における断面構造は、図１のＡ−Ａ’における断面構造と同一であるため図示しない。また、上記アクティブマトリクス基板の積層構造（各層の積層の順番）は、上記実施の形態１および２と同一であり、一部の層のパターニング形状を変更するだけであるため、製造工程に関する説明は省略する。
【０１５５】
上記のＸ線センサは、上記アクティブマトリクス基板上に、さらに変換層（変換部）３１および共通電極層（バイアス電圧印加手段）３２が順次積層されることにより構成されている（図６参照）。変換層３１は、例えばＸ線等のエネルギーを受けることにより電子−正孔対が発生するものであれば、特に限定されるものではなく、具体的には例えば、ａ−Ｓｅや、Ｃｄ・Ｔａ等、半導体が適当な層厚に積層されたものを挙げることができる。また場合によっては、画素間の漏れ電流の抑制策等を講じるために、これらをｐｉｎ接合やショットキー接合を構成すべく適当な薄膜の積層体として構成しても良い。
【０１５６】
次に、上記のＸ線センサの動作を簡単に説明する。Ｘ線センサの上方（すなわち、共通電極層３２側）からＸ線が入射されると、該Ｘ線のエネルギーによって変換層３１において電子−正孔対が発生する。共通電極層３２には、ある一定のバイアス電圧が加えられており、また、透明電極２５ｄは一定電位に固定されているため、上記の電子−正孔対は、それぞれバイアスに引っ張られるように移動し、画素容量３０ａに電荷が蓄積される。そして、画素容量３０ａに蓄積された電荷は、走査線１２により選択されたＴＦＴ１３を介して信号線１１より読み出される。
【０１５７】
Ｘ線から変換された電荷を効率よく集め、また、画素電位が異常に上昇してＴＦＴ１３から該電荷が漏れたり、ＴＦＴ１３自体を破壊することを防止するために、本実施の形態のアクティブマトリクス基板では画素容量値（より具体的には、透明電極２５ｄと画素電極１６との対向面積）を非常に大きくしている。
【０１５８】
ところで、Ｘ線センサにおいては、透過型液晶表示装置の場合程には開口率を大きくすることが求められない場合が多いため、画素容量配線および画素容量電極を構成する材料は特に限定されず、場合によっては金属配線とすることも出来る。
【０１５９】
しかしながら、変換層３１の性質によっては、画素容量３０ａに蓄積された電荷を読み出した後にも微小電荷が変換層３１に残留して、信号の精度が低下したり、分極が発生して変換層３１そのものの信頼性が低下する場合があり、これを防止するためには、例えば一定の周期（例えば、読み出しフレーム間毎）で、Ｘ線センサ全体に光を照射して変換層３１をリフレッシュする（電荷をディスチャージする）方法が採用される。この場合、Ｘ線の照射方向とは反対側から光を照射することが望ましいので、透明基板２０と変換層３１との間に遮光エリアが少ない方が良い。本実施の形態では、画素容量配線（画素容量電極も兼ねる）が透明電極２５ｄで形成されているため透明基板２０と変換層３１との間の遮光エリアを極めて小さくすることが出来る。
【０１６０】
〔実施の形態４〕
本発明のさらに他の実施の形態について、主に図７および図８に基づいて説明すれば、以下の通りである。尚、説明の便宜上、上記実施の形態にて示した各部材と同一の機能を有する部材には、同一の符号を付記し、その説明を省略する。
【０１６１】
本実施の形態にかかるＸ線センサと、上記実施の形態３にかかるＸ線センサとの主要な相違点は、画素容量配線および画素容量の構成にある。具体的には、透明電極（透明電極膜）２５ｄ上に金属配線２６ｄが形成され、該透明電極２５ｄが画素容量電極（蓄積容量電極）として、また、該金属配線２６ｄが画素容量配線（蓄積容量共通配線）として機能している。これらの画素容量配線および画素容量電極は、信号線１１と同一の層より構成されている。具体的には、信号線１１の上層をなす金属配線２６ａと画素容量配線として機能する金属配線２６ｄとが同一の金属層をパターニングすることにより形成されており、また、信号線１１の下層をなす透明電極２５ａと画素容量電極として機能する透明電極２５ｄとが同一の透明電極層（電極層）２５（図３（ｃ）参照）をパターニングすることにより形成されている。
【０１６２】
なお、本実施の形態の構成においては、少なくとも、信号線１１の下層をなす透明電極２５ａと画素容量電極として機能する透明電極２５ｄとが同一層で形成されていればよく、本発明の効果を達成するにあたって、信号線１１の上層をなす金属配線２６ａを形成することは必須ではない。すなわち、前述したように、信号線１１は、場合によっては単層構造であっても構わない。
【０１６３】
また、上記実施の形態１でも述べたように、上層の画素電極１６が電極線のエッジにかかる断面構成とすると、リーク（ショート）不良が発生する可能性が高いため、層間絶縁膜２８における、画素容量（蓄積容量）３０ｂ・３０ｂを形成するためのコンタクトホール１５ｂ・１５ｂは、金属配線２６ｄのエッジを避けるように２分割されて配置されている。そして、画素容量３０ｂ・３０ｂは、画素電極１６、保護膜（絶縁膜）２７および、透明電極２５ｄによって平坦に構成されている。
【０１６４】
尚、図７のＥ−Ｅ’における断面構造は、図１のＡ−Ａ’における断面構造と同一であるため図示しない。また、上記アクティブマトリクス基板の積層構造は、上記実施の形態１および２と同一であり、一部の層のパターニング形状を変更するだけであるため、製造工程に関する説明は省略する。
【０１６５】
本実施の形態にかかるＸ線センサによれば、画素容量配線が金属配線２６ｄであるため、画素容量配線を透明電極で形成する場合と比較して、その抵抗値を充分に小さくすることができる。また、画素容量電極が透明電極２５ｄで形成されているために、Ｘ線の照射方向とは反対側から光を照射して変換層３１を容易にリフレッシュすることができる。
【０１６６】
また、上記実施の形態３および４にかかるＸ線センサに用いられるアクティブマトリクス基板はいずれも、通常の液晶表示装置の生産プロセスをそのまま展開して、画素容量の大きさや、アクティブ素子（スイッチング素子）の時定数等をセンサ用に最適化するだけで、容易に実現することができるため、生産にあたっては、新たな設備投資等を必要とせず、安価に生産することが可能である。
【０１６７】
また、信号線１１と画素容量配線とが交差部を持たないため、該信号線１１の負荷容量が激減し、ノイズや、信号の伝達遅延の発生を大幅に抑制することができるのみならず、画素容量配線のインピーダンスも低減することができる。さらに、走査線１２があるラインを選択している時に画素容量配線に生じるノイズは、信号線１１の方向に伝播することはあっても走査線１２の方向に伝播することがないため、同時に選択されている画素を通じて読み出されるデータへの干渉は生じない。
【０１６８】
尚、Ｘ線センサの構造は上記例示のものに限られるものではなく、例えば、Ｘ線を一旦可視光に変換して、これをフォトダイオードで読み出す方法を利用するものであってもよい。この場合例えば、Ａ）一旦画素容量に蓄積された電荷を走査線からの信号に応じて放電し、初期の電荷量との差を読み出す、Ｂ）フォトダイオードを流れた電流が画素容量に蓄積されて、これを読み出す、等の幾つかの方法があり、いずれもＸ線のエネルギーを直接的に電荷へ変換する方法とはアクティブマトリクス基板上の積層構造は異なるが、画素電極より下層の構造は同一であるため共通のアクティブマトリクス基板を使用することができる。
【０１６９】
また、上記変換層３１として、放射線電荷変換膜のかわりに光導電膜を使用すれば、Ｘ線等のイメージセンサとしてではなく、可視光、赤外光等の電磁放射線対応イメージセンサとして使用できる。
【０１７０】
〔実施の形態５〕
本発明の他の実施の形態について、図１６ないし図１９に基づいて説明する。尚、本実施の形態にかかるアクティブマトリクス基板は、図１２（ａ）〜（ｈ）および図１３（ａ）〜（ｈ）に示すアクティブマトリクス基板の製造プロセスを流用できることを特徴のひとつとしており、同図を適宜参照しながら特に異なる点につき説明を行うものとする。また、本実施の形態にかかるアクティブマトリクス基板をなす各層の材料や加工方法等は、従来公知のものを流用することができるため、これらに関する詳細な説明は省略する。
【０１７１】
図１６および図１７に示すように、本実施の形態にかかるアクティブマトリクス基板は、格子状に配設された信号線１１・１１および走査線１２・１２に囲まれて各画素（画素領域）が形成され、また、該信号線１１および走査線１２の交差部の近傍にはスイッチング素子としてのＴＦＴ１３が形成されている。
【０１７２】
信号線１１・１１と平行に配された画素容量配線（蓄積容量共通配線）１４は、該信号線１１の延伸方向に並ぶ各画素に形成された複数の画素容量（蓄積容量、補助容量）１４ａを接続する画素容量共通配線であり、例えば、液晶表示装置に用いられる場合には、対向基板の共通電極（図示せず）に接続される。また、画素容量配線１４はコンタクトホール４０において画素容量電極４１に電気的に接続され、その画素容量電極４１が、図１７に示すように、ゲート絶縁膜４２を介して画素電極４３に対向配置されることで、画素容量電極４１と画素電極４３とにより上記の画素容量１４ａを形成している。
【０１７３】
さらに、以下の製造工程の記載においても触れるように、上記画素容量電極４１は、上記走査線１２と同一の層を同時にパターニングすることによって形成されている。
【０１７４】
次に、図１８（ａ）〜（ｇ）に基づいて、本実施の形態にかかるアクティブマトリクス基板の製造工程について具体的に説明する。
【０１７５】
図１８（ａ）に示すように、ガラス等の絶縁性の透明基板５０上に例えばＴａから成る金属膜５１（電極層に相当）を成膜した後、フォトリソグラフィー、およびドライエッチングもしくはウェットエッチングにより、ＴＦＴ１３のゲート電極２１および走査線１２（図１６参照）と、上記画素容量電極４１とを同時に形成する（図１８（ｂ））。このように、ゲート電極２１を含む走査線１２と画素容量電極４１とは、同一層である金属膜５１のパターニングによって、同時に形成され、画素容量電極４１は上記画素電極４３の下層となるべき部分に形成されている。
【０１７６】
続いて、ゲート電極２１および走査線１２を電源の陽極に電気的に接続した状態で、ゲート電極２１および走査線１２に陽極酸化を施し、ゲート電極２１および走査線１２の上部に陽極酸化膜４４を形成する（図１８（ｃ））。尚、ゲート電極２１および走査線１２と同一層で形成した画素容量電極４１には陽極酸化膜は形成されない。これは、画素容量電極４１は、それぞれの画素毎に独立した島状パターンとなっており、電気的に外部回路と接続されていないので、走査線１２が電源の陽極に接続されることによって陽極酸化が施される間にも、画素容量電極４１は変化を起こさないためである。
【０１７７】
次に、図１８（ｃ）に示すように、ゲート絶縁膜４２、半導体層５２、およびｎ+ −Ｓｉ層５３を連続して積層した後に、パターニングする。尚、ｎ+ −Ｓｉ層５３は、後にＴＦＴ１３のソース電極５３ａおよびドレイン電極５３ｂとなる。これらの層の積層・パターニングの方法、並びに、形成パターンは従来品と同様にすれば良い。
【０１７８】
具体的には、積層された膜（層）の内、半導体層５２およびｎ+ −Ｓｉ層５３に関しては、半導体層５２の残すべき形状に応じて同時にパターニングすれば良く、ＴＦＴ１３のチャネル部となる部分のｎ+ −Ｓｉ層５３のギャップはまだ形成しない。続いて、ゲート絶縁膜４２のパターニングが行われるが、該パターニングは、端子近傍の走査線１２（図１６参照）と外部とのコンタクト部分を設けるためや、画素容量配線１４（図１６および図１７参照）への信号供給に必要なコンタクト部分（例えば、対向基板の共通電極とのコンタクト部分）を設けるためであり、さらに、画素容量配線１４を配設するときに、画素容量配線１４と画素容量電極４１とを電気的に接続するためのコンタクトホール４０となるべき部分を形成するための工程である。
【０１７９】
次に、信号線１１および画素電極４３となる透明導電層５４（導電層に相当）と、金属層５５（パターニング後の形状のみ図示）とを連続して積層した後、図１８（ｄ）に示すように、まず金属層５５をパターニングする。該金属層５５のパターニングに続いて、図１８（ｅ）に示すように、透明導電層５４をパターニングすることにより、透明電極５４ａ、画素電極４３および画素容量配線１４を形成する。すなわち、従来工程では、信号線およびＴＦＴのソース電極、ドレイン電極を形成するのみであったが、本発明では、透明導電層５４の積層時に、信号線１１の主要部に加えて、信号線１１と平行に画素容量配線１４の主要部をも一緒に形成してしまう。
【０１８０】
こうして、Ｔａによって既に走査線１２と同時に形成しておいた画素容量電極４１と画素電極４３とは、ゲート絶縁膜４２を介して画素容量１４ａを形成することになる。
【０１８１】
尚、透明電極５４ａおよびその上に積層された金属層５５は信号線１１に相当する。また、透明導電層５４の形成材料はＩＴＯが一般的である。
【０１８２】
図１８（ｅ）に続いて、図１８（ｆ）に示すように、後にＴＦＴ１３となるトランジスタ部において、図１８（ｅ）のようにパターニングした透明導電層５４および金属層５５をマスクとして、ｎ+ −Ｓｉ層５３のエッチングを行い、ＴＦＴ１３のチャネルを形成する。
【０１８３】
次に、図１８（ｇ）に示すように、むき出しになった半導体層５２を保護するための保護膜４５を成膜した後、画素電極４３の上部における保護膜４５をエッチングによって除去し、図１６に示す開口部４６とする。
【０１８４】
このようにして完成したアクティブマトリクス部の上に、セレン等から成る変換層を上層として積層し、変換層にバイアス電圧を印加するための電極を設けてイメージセンサが完成する。
【０１８５】
上述のように、走査線１２およびＴＦＴ１３のゲート電極２１においては、ゲート絶縁膜４２と陽極酸化膜４４とを積層した二重絶縁構造を採用している。これは、ゲート絶縁膜４２にクラックや小穴が発生し、電気的なリークが生じた場合に、線欠陥のような重大な表示欠陥が引き起こされるのを防止するためである。
【０１８６】
これに対し、画素容量１４ａでは、上記のようなリークが発生したとしても、表示欠陥の程度は点欠陥にとどまるため、画素容量１４ａにおける絶縁は、走査線１２およびＴＦＴ１３に比べ、さほど重要ではない。むしろ、画素容量１４ａにおいて、画素容量電極４１と画素電極４３とに挟まれる誘電体層が、ゲート絶縁膜４２の単層であることによって、誘電率が大きくなるので単位面積あたりの静電容量が大きくなり、より小さな面積で大きな補助容量を得ることができる。
【０１８７】
一般に、イメージセンサでは、変換層で発生した電荷による画素電位の上昇を小さく抑えておくために、補助容量を大きく設定することが多い。したがって、単位面積あたりの静電容量が大きい構造を採ることは、イメージセンサにとって非常に都合がよい。
【０１８８】
ところで、上記信号線１１を二層の積層構造としているのは、積層時のダスト等による断線に対する冗長としての効果や、上層の金属層５５をパターニングする際の下地層へのダメージ防止等を目的としたものであり、従来から用いられている手法である。
【０１８９】
また、透明導電層５４と金属層５５との積層順については、透明導電層５４を上層にする場合と金属層５５を上層にする場合とがあるが、本発明ではどちらが上層であっても構わない。
【０１９０】
さらに、本実施の形態では、画素容量配線１４の抵抗値を下げる必要が無いので、透明導電層５４に金属層５５を積層させず、透明導電層５４の単層とした。しかし、コンタクトホール４０におけるゲート絶縁膜４２の断面形状によっては、透明導電層５４の段切れが問題となることも多い。したがって、コンタクトホール４０での透明導電層５４の成膜の信頼性を向上させるには、信号線１１と同様に透明導電層５４と金属層５５との二層構造とすることが望ましい。
【０１９１】
本実施の形態のアクティブマトリクス基板においては、上述したように、画素容量配線１４が交差する線は走査線１２のみであることから、画素容量配線１４の時定数が極めて小さくなり、ノイズや信号伝達の遅延などがほとんど問題にならない。また、前述のように、１本の画素容量配線１４を共有する複数画素にわたって複数のＴＦＴ１３が、同時にオンする瞬間がないため、画素からの信号読み出しの際に、信号が互いに干渉して読み出しの精度が低下するなどの懸念がない。
【０１９２】
さらに、画素容量電極４１を、走査線１２と同じ不透光性の金属膜で大面積に形成することは、透過型の液晶表示装置等の場合には、開口率の低下が問題になりがちであるが、イメージセンサの場合には、画素電極４３が変換層と接する部分が開口部分とみなされるので、画素電極４３の下層に、走査線１２と同じ材料で大きな補助容量を形成しても問題は無い。
【０１９３】
尚、画素容量配線１４の近傍は、いずれの画素においても、画素電極４３を配置できない領域となり、この領域のために開口面積が低下することは否めない。しかしながら、イメージセンサにおいては、変換層に強い電圧が印加されており、Ｘ線などによって発生した電荷は、その電圧によって画素電極４３に集められるため、開口面積の低下は、信号の読み出しにそれ程悪影響を与えない。
【０１９４】
このように、本発明のイメージセンサの製造にあたっては、従来のアクティブマトリクス基板の製造工程と全く同じプロセスを用いて、単にパターンを変更するだけでよい。この結果、工程数の増加、ひいてはアクティブマトリクス基板の製造コストの増加も回避することができる。
【０１９５】
一方、先に説明した従来のセンサ用のアクティブマトリクス基板においては、図１４に示すように、画素容量共通配線２０５ｂが、信号線２０１と平行に配設されているので、ノイズや信号遅延に関する効果は本発明と同一である。とはいえ、本発明では、画素容量電極４１を走査線１２と同一材料を用いて同一工程で形成するため、図１４のアクティブマトリクス基板のように、画素容量電極２０５の形成前に下層ゲート絶縁膜２１０ａを形成する必要が無い。
【０１９６】
すなわち、図１５に示す構成では、ゲート電極を含む走査線２０２を形成した後に、下層ゲート絶縁膜２１０ａの成膜と、画素容量電極２０５の成膜およびパターニングとを順次行うのに対して、本発明の工程では、下層ゲート絶縁膜２１０ａの成膜に相当する工程が無い上に、画素容量電極４１の成膜およびパターニングは、走査線１２の成膜およびパターニングと同時に遂行する。このため、本発明の工程の方が、図１５に示すアクティブマトリクス基板の工程よりも工程数を減らしやすくなり、コストを下げることができる。
【０１９７】
尚、図１４に示す工程では、ゲート絶縁膜２１０ｂの形成完了後の膜構成が、一見本発明の膜構成よりも簡単に見えるが、本発明においても、前述したとおり、(1) 画素容量配線１４は必ずしも二層構造である必要が無いこと、さらに、(2) 図１４には、半導体層を保護するための保護膜が形成されていないが、デバイスの信頼性を向上させるためには、通常有機膜で形成される層間絶縁膜（ポリマー層）と半導体層との間に、無機の保護膜を配置することが望ましいことを考えると、全体の工程数は、図１４に示す工程の方が本発明の工程よりも多くならざるを得ない。
【０１９８】
〔実施の形態６〕
本発明の他の実施の形態について、図１９および図２０に基づいて説明する。尚、説明の便宜上、前記実施の形態と同一の部材には、同一の符号を付してその説明を省略する。また、本実施の形態にかかるアクティブマトリクス基板をなす各層の材料や加工方法等は、従来公知のものを流用することができ、図３（ａ）〜（ｈ）、または図１８（ａ）〜（ｇ）を参照して説明した工程と類似するため、図３（ａ）〜（ｈ）、または図１８（ａ）〜（ｇ）を適宜参照して説明することとし、詳細な工程図は省略する。
【０１９９】
図１９および図２０に示すように、本実施の形態にかかるアクティブマトリクス基板では、ゲート電極２１を含む走査線１２と画素電極６３とが、同一層を同時にパターニングすることによって形成されている点、および画素容量配線１４が、信号線１１と走査線１２とで囲まれた画素形成領域の中央付近を通るように、信号線１１と平行に形成されている点を構成上の特徴としている。
【０２００】
上記画素容量配線１４は、図２０に示すように、ゲート絶縁膜４２を介して画素電極６３の上層に対向配置されることで、画素容量配線１４と画素電極６３とにより画素容量１４ａを形成している。
【０２０１】
次に、本実施の形態にかかるアクティブマトリクス基板の製造工程について具体的に説明する。
【０２０２】
前実施の形態で参照した図１８（ａ）と同様にして、ガラス等の絶縁性の透明基板５０上に例えばＴａから成る金属膜（電極層に相当）を成膜した後、図１８（ｂ）と同様にして、フォトリソグラフィー、およびドライエッチングもしくはウェットエッチングにより、ＴＦＴ１３のゲート電極２１および走査線１２と、上記画素電極６３の島状パターン（図１９・２０参照）とを同時に形成する。このように、ゲート電極２１を含む走査線１２と画素電極６３とは、同一層である金属膜のパターニングによって、同時に形成される。
【０２０３】
続いて、ゲート電極２１および走査線１２を電源の陽極に電気的に接続した状態で、ゲート電極２１および走査線１２に陽極酸化を施し、ゲート電極２１および走査線１２の上部に陽極酸化膜４４を形成する。尚、ゲート電極２１および走査線１２と同一層で形成した画素電極６３には陽極酸化膜は形成されない。これは、画素電極６３は、それぞれの画素毎に独立した島状パターンとなっており、電気的に外部回路と接続されていないので、走査線１２が電源の陽極に接続されることによって陽極酸化が施される間にも、画素電極６３は変化を起こさないためである。
【０２０４】
次に、ゲート絶縁膜４２と、半導体層５２と、ソース電極５３ａおよびドレイン電極５３ｂを形成するためのｎ+ −Ｓｉ層とを連続して積層し、半導体層５２およびｎ+ −Ｓｉ層をパターニングする。この後、ゲート絶縁膜４２のパターニングを続けて行う。すなわち、画素電極６３の中央付近に、画素容量配線１４に対応する部分を残し、その両側に略矩形状の開口部６６を形成するように、ゲート絶縁膜４２を除去する。
【０２０５】
次に、図３（ｃ）（ｄ）と同様にして、透明電極５４ａおよび金属配線５５ａとから成る信号線１１と、透明電極５４ｂおよび金属配線５５ｂとから成る接続電極６７と、透明電極５４ｃおよび金属配線５５ｃとから成る画素容量配線１４を一緒に形成する。すなわち、信号線１１の透明電極５４ｂと、画素容量配線１４の透明電極５４ｃとを同一の透明導電層のパターニングによって形成すると共に、信号線１１の金属配線５５ｂと、画素容量配線１４の金属配線５５ｃとを同一の金属層（導電層）のパターニングによって形成する。
【０２０６】
このとき、上記接続電極６７を構成する透明電極５４ｂおよび金属配線５５ｂを、ＴＦＴ１３のドレイン電極５３ｂの形成部位から、先に形成した画素電極６３まで延伸させ、ドレイン電極５３ｂに近い側の開口部６６において、画素電極６３と導通させる。
【０２０７】
続いて、図３（ｅ）（ｆ）と同様にして、ＴＦＴ１３のチャネルおよび保護膜４５を形成する。ここで、保護膜４５はゲート絶縁膜４２と同じパターンで形成することになるので、ゲート絶縁膜４２のパターニングに用いたフォトマスクをそのまま使用することができる。これにより、アクティブマトリクス基板の製造コストを削減することができる。
【０２０８】
あるいは、前述したように、半導体層５２およびｎ+ −Ｓｉ層の形成後で、かつ信号線１１および画素容量配線１４を同時に形成するための透明導電層および金属層の成膜前の段階で、ゲート絶縁膜４２をパターニングするのは、透明導電層が画素電極６３に接続されるのに必要なコンタクト部を形成する領域にとどめておき、開口部６６の大半の領域は、保護膜４５の成膜後に、保護膜４５のパターニングとゲート絶縁膜４２のパターニングとを同時に行ってもよい。これは、保護膜４５に、ゲート絶縁膜４２とほぼ同じ材料を用いることができるためである。
【０２０９】
このように、保護膜４５とゲート絶縁膜４２とを同時にパターニングすることによって、画素電極６３を露出させる開口部６６を最終段階で形成することになるため、画素電極６３上に変換層を積層する前に、画素電極６３の表面が汚染されることを最小限に抑えることができる。このため、変換層を安定して形成することができる。
【０２１０】
ところで、本実施の形態では、画素容量１４ａを大きくする場合、画素電極６３の上層として形成した画素容量配線１４の幅を広くすることになるため、開口部６６の縮小を余儀なくされる。
【０２１１】
しかし、逆に、画素容量１４ａを比較的小さくできる場合には、前実施の形態における図１６に示すようなコンタクトホール４０を形成するのに必要な最低限の領域を確保することが不要になる。しかも、図１６に示すような画素電極４３と画素容量配線１４との間に必要な空間的なマージンや、画素容量配線１４と信号線１１との間に必要な空間的なマージンなどが不要になる。
【０２１２】
したがって、画素容量１４ａを比較的小さくできる場合には、かえって開口部６６を大きく取ることができる。なお、画素容量１４ａを比較的小さくできる場合とは、高速動画撮影に限定した装置構成を採る場合や、動画と静止画とを撮影する兼用型の装置構成を採る場合であっても、ノイズ除去などを目的として、複数フレームの画像データから１枚の画面を合成する装置構成を採る場合などである。このような場合には、画素容量１４ａをあまり大きく設定しなくても、画素電位が上昇し過ぎて電荷が漏れ出したり、ＴＦＴ１３が破壊される懸念が無い。
【０２１３】
上記の「コンタクトホール４０を形成するのに必要な最低限の領域を確保する」理由は、以下のとおりである。すなわち、一般にコンタクトホールを形成した場合、低抵抗で良好なコンタクトを得ることは困難な場合が多い。それは、コンタクトホールが小さな窪みであるために、コンタクトホールを形成するためのエッチング時に、コンタクトホールの底部にスカムのような不要物が残りやすいからであり、また、そのために、コンタクトホールが小さければ小さい程、単位面積あたりの接触抵抗が大きくなるからである。したがって、前実施の形態の場合には、コンタクトホール４０の大きさをある程度確保しておかなければ、不具合を生じるおそれがあるということである。
【０２１４】
尚、上記の観点から、本実施の形態における開口部６６の場合には、その開口面積を最大限大きく設定するので、スカムのような不要物が残るおそれはなく、開口部６６における接続電極６７と画素電極６３との導通は、良好に行われる。
【０２１５】
また、図１６に示す構成と異なり、画素容量配線１４を画素の中央を通るように配することができるため、隣り合う画素同士の画素電極６３間のギャップを、図１６に示す画素電極４３間のギャップより小さくして、電荷収集の困難な部分を、隣接画素間と画素中央とに分散させることができる。この結果、電荷収集の効率を上げることもできる。
【０２１６】
尚、走査線１２および画素電極６３を同じＴａの層で形成する場合を説明したが、形成材料がＴａに限定されないことはいうまでもない。すなわち、変換層の物性との相性に応じて、ＡｌやＭｏその他の材料でもよく、従来のアクティブマトリクス基板の製造ラインを有効に使用できる範囲で、適宜選択することができる。
【０２１７】
〔実施の形態７〕
本発明の他の実施の形態について、図２１ないし図２３に基づいて説明する。尚、説明の便宜上、前記実施の形態と同一の部材には、同一の符号を付してその説明を省略する。
【０２１８】
前記実施の形態６の構成では、走査線１２および画素電極６３の材料を変換層との相性によって変えることが、困難な場合もあり得る。これは、従来のアクティブマトリクス基板の製造ラインを有効に使用するという制約に起因する。
【０２１９】
また、金属層としての画素電極６３が露出した状態では、その表面の酸化が進行しやすいため、変換層との導通を十分取れなくなるおそれもある。特に、変換層の材料にアモルファスセレンを用いた場合、アモルファスセレンが非常に熱や水分に弱いため、アモルファスセレンの成膜前に、基板分断や回路実装などを行う可能性がある。画素電極６３には、この間に表面状態が劣化しないことが求められる。
【０２２０】
そこで、本実施の形態として図２１に示すように、前記開口部６６を透明導電層で覆うようにしてもよい。この透明導電層の材料としては、従来のアクティブマトリクス基板の画素電極に用いられてきたＩＴＯが好ましい。
【０２２１】
しかも、開口部６６を透明導電層で覆う工程は、信号線１１、接続電極６７、画素容量配線１４をそれぞれ構成する金属配線５５ａ・５５ｂ・５５ｃのパターニングの後、同じく信号線１１、接続電極６７、画素容量配線１４をそれぞれ構成する透明電極５４ａ・５４ｂ・５４ｃをパターニングする工程を利用することができる。したがって、本実施の形態の利点を全く損なうことなく、従来のアクティブマトリクス基板の製造工程を何ら変更することなく、信頼性および歩留りの一層高いアクティブマトリクス基板を得ることができる。
【０２２２】
より具体的には、上記透明電極５４ａ・５４ｂ・５４ｃを形成するために画素電極６３上に積層されていた透明導電層をパターニングする際に、図２１に示すように、開口部６６・６６上に透明電極５４ｂと透明導電膜５４ｄとが残るように、かつ透明電極５４ｂと透明導電膜５４ｄとが、画素容量配線１４を構成する透明電極５４ｃに接触しないようにすればよい。
【０２２３】
次に、図２１に示す構成の変形例を、図２２および図２３に示す。すなわち、この変形例では、図２１に示す画素電極６３の走査線１２に平行な辺の幅を、画素容量配線１４の幅より若干広い程度に狭めることによって、画素電極６３を下層画素電極６３ａ（第２の画素電極に相当）に変更し、これに伴って図２３に示すように、開口部６６に、ゲート絶縁膜４２と透明電極５４ｂ1（第１の画素電極に相当）、若しくはゲート絶縁膜４２と透明電極５４ｅ（第１の画素電極に相当）とを積層させている。
【０２２４】
すなわち、電荷を収集する画素電極の機能を、ＩＴＯから成る透明電極５４ｂ1・５４ｅが担っている。
【０２２５】
尚、画素容量１４ａは、上記下層画素電極６３ａとその上層の画素容量配線１４とで形成される。したがって、ドレイン電極５３ｂと下層画素電極６３ａとを導通させるため、下層画素電極６３ａのドレイン電極５３ｂに近い一隅に、コンタクトホール６８ａを形成する領域を確保する。また、もう一方の開口部６６に積層された透明電極５４ｅを、下層画素電極６３ａを介してドレイン電極５３ｂに導通させるために、下層画素電極６３ａの他の一隅に、上記コンタクトホール６８ａと向かい合わせに、コンタクトホール６８ｂを形成する領域を確保する。
【０２２６】
このようなアクティブマトリクス基板の構造でも、開口部６６の面積は、前記実施の形態６の場合とほぼ同等であり、電荷収集の効率についても同等である。また、実施の形態６で説明した他の利点についても、上記コンタクトホール６８ａ・６８ｂを形成するためのゲート絶縁膜４２のパターニングに、保護膜４５のパターニングと同じフォトマスクを使えない点を除けば、全て備えているといえる。
【０２２７】
さらに、信号線１１を構成する透明電極５４ａ、第１の画素電極としての透明電極５４ｂ1・５４ｅ、および画素容量配線１４を構成する透明電極５４ｃを、同一の導電層のパターニングによって形成することができるため、工程数を減らして製造コストを削減することができる。
【０２２８】
さらに、本実施の形態の構造では、下層画素電極６３ａの幅が、図２１に示す画素電極６３の幅より狭く設定されていることにより、透光部分が画素の大半を占めている。このため、Ｘ線の照射方向と反対方向の透明基板５０側から、アクティブマトリクス基板全体に光を照射し、変換層をリフレッシュするのに都合が良い。
【０２２９】
すなわち、変換層の性質によっては、電荷の読み出し後も、微小電荷が変換層に残留して信号の精度を損ねたり、変換層に分極が発生し変換層そのものの信頼性を損ねたりすることがある。そこで、各読み出しフレーム間のインターバルなどに一定周期で、変換層に光を照射することが、変換層をリフレッシュする有効手段となる場合がある。このような場合には、透明基板５０側から、アクティブマトリクス基板全体に光を照射し、変換層に光を十分当てるのに、ゲート電極や画素電極のような不透光領域は、少ない方が望ましいということである。
【０２３０】
〔実施の形態８〕
本発明の他の実施の形態について、図２４および図２５に基づいて説明する。尚、説明の便宜上、前記実施の形態と同一の部材には、同一の符号を付してその説明を省略する。
【０２３１】
本実施の形態では、前記実施の形態５の図１６および図１７に示す画素電極４３を、下層画素電極４３ａ（第２の画素電極に相当）に変更し、下層画素電極４３ａの上に層間絶縁膜７１を介在させて上層画素電極４３ｂ（第１の画素電極に相当）を設け、上層画素電極４３ｂを信号線１１、走査線１２および画素容量配線１４の上層に重ねて配置するようにした点が、構成上の特徴となっている。
【０２３２】
したがって、本実施の形態のアクティブマトリクス基板は、図１６および図１７に示すアクティブマトリクス基板の構成をほぼそのまま援用して構成されている。すなわち、上記下層画素電極４３ａは、層間絶縁膜７１および上層画素電極４３ｂを配設しないとすれば、図１６に示す開口部４６に合わせて保護膜４５を除去するだけで、前記画素電極４３として機能する電極である。
【０２３３】
また、下層画素電極４３ａは、透明導電層５４のパターニングによって形成され、ドレイン電極５３ｂに接続された導電体層であり、画素容量電極４１と共に画素容量を形成するので、特許請求の範囲において「蓄積容量は、上記画素電極と蓄積容量電極との間に形成され」と記載された「画素電極」に相当している。
【０２３４】
製造に際しては、図１８（ａ）〜（ｆ）の工程をそのまま遂行した後、保護膜４５を成膜する。そして、上層画素電極４３ｂと下層画素電極４３ａとを導通させるためのコンタクトホール７２を形成する部位から保護膜４５を局部的に除去した後、アクリル系の感光性樹脂を塗布する。続いて、上記コンタクトホール７２の形成部位を露光して現像すると、保護膜４５および層間絶縁膜７１を通してコンタクトホール７２が開口した形態となる。
【０２３５】
その後、ＩＴＯから成る上層画素電極４３ｂを成膜すれば、アクティブマトリクス基板が完成する。上層画素電極４３ｂは、コンタクトホール７２を介して、ＴＦＴ１３のドレイン電極５３ｂから延伸された透明導電膜である下層画素電極４３ａと接続される。
【０２３６】
本実施の形態によれば、信号線１１、走査線１２および画素容量配線１４の上に、上層画素電極４３ｂを部分的に重なるように配置することができるので、開口面積を飛躍的に大きくすることができる。
【０２３７】
イメージセンサでは、前述のように、光の透過する領域が開口部となるのではなく、画素電極が変換層に接触する領域が開口部となる。したがって、本実施の形態の構成では、上層画素電極４３ｂに、隣接する画素間の間隙７３（図２５参照）を形成するのに必要な領域を除くほぼ全域が開口部となるので、変換層で発生した電荷を上層画素電極４３ｂによって最大効率で収集することができる。
【０２３８】
また、上記層間絶縁膜７１を、３μｍの厚みで、スピン塗布法によって形成するので、層間絶縁膜７１表面の平坦度を極めて高くすることができる。これにより、変換層をアモルファスセレンで形成する場合に、良質の変換層を安定して形成することができる。
【０２３９】
すなわち、変換層をアモルファスセレンで形成する場合、下地層の平坦度が悪ければ、その凹凸を起点にしてアモルファスセレンの結晶化が進行し、所望の特性が得られなくなるおそれがある。これに対し、上記層間絶縁膜７１をスピン塗布法によって形成することにより、下層の凹凸が層間絶縁膜７１によって覆われて平坦化するので、結晶化の起点が発生しない。加えて、上記コンタクトホール７２をフォトリソグラフィによって形成するため、コンタクトホール７２のエッジ形状がなだらかとなるので、コンタクトホール７２が結晶化の起点となることもない。
【０２４０】
尚、本実施の形態では、上層画素電極４３ｂが信号線１１にも重なるように構成したが、層間絶縁膜７１の誘電率や膜厚により、上層画素電極４３ｂと信号線１１との間の静電容量が不所望に大きくなり、信号線１１の容量増大やノイズの増加といった懸念がある場合には、いうまでもなく、上層画素電極４３ｂを信号線１１に重ねないように配置することが望ましい。
【０２４１】
たとえ、そのように上層画素電極４３ｂを配置したとしても、実施の形態５の構成と比較して、電荷の収集効率が高いという効果と、アモルファスセレンの結晶化を防止できるという効果とが得られることに変わりはない。
【０２４２】
すでに述べたとおり、層間絶縁膜を用いたアクティブマトリクス基板は、従来の液晶表示装置でも用いられており、その製造工程をそのまま利用して、パターニングの形状を変更するだけで、本実施の形態のアクティブマトリクス基板を製造することができるため、製造コストを低く抑えることができる。
【０２４３】
ところで、本実施の形態の構成は、イメージセンサ用のアクティブマトリクス基板のみならず、液晶表示装置にも応用することができる。ただし、画素容量配線１４と画素容量電極４１とを、不透光性の金属層で形成しているため、透過型の液晶表示装置に用いるには、開口率（この場合は光が透過する領域の割合）が低くなり過ぎるため、実用的ではない。一方、市場が近年拡大しつつある反射型の液晶表示装置であれば、上層画素電極４３ｂの下層に不透光性のパターンが存在しても、問題にならない。
【０２４４】
尚、本実施の形態のアクティブマトリクス基板を反射型の液晶表示装置に用いる場合には、上層画素電極４３ｂをＩＴＯではなく、アルミニウムなどの反射率が高い金属で形成する必要があることは、いうまでもない。
【０２４５】
〔実施の形態９〕
本発明の他の実施の形態について、図２６ないし図２９に基づいて説明する。尚、説明の便宜上、前記実施の形態と同一の部材には、同一の符号を付してその説明を省略する。
【０２４６】
本実施の形態のアクティブマトリクス基板は、前記実施の形態７の図２３に示すアクティブマトリクス基板において、開口部６６・６６、コンタクトホール６８ｂおよび透明電極５４ｅを形成しない状態で、層間絶縁膜７１および上層画素電極４３ｂ’を積層し、かつゲート絶縁膜４２のコンタクトホール６８ａに、層間絶縁膜７１のコンタクトホール７２ａを一致させて、下層画素電極６３ａと上層画素電極４３ｂ’と透明電極５４ｂ2との導通を取った構成である。
【０２４７】
尚、透明電極５４ｂ2は、ドレイン電極５３ｂと上層画素電極４３ｂ’とを電気的に接続する接続電極としての役割を担っている。また、画素容量配線１４は、透明電極５４ｃに相当する透明電極５４ｃ’と、金属配線５５ｃに相当する金属配線５５ｃ’とで構成されている。
【０２４８】
したがって、その製造に際しては、図２３に示すアクティブマトリクス基板の製造工程において、ゲート絶縁膜４２にコンタクトホール６８ａを形成するときに、コンタクトホール６８ｂの形成を行わず、さらに、透明電極５４ａ・５４ｂ2・５４ｃ’の形成時に、透明電極５４ｅの形成を行わないようにするだけでよい。
【０２４９】
この後、保護膜４５を形成し、コンタクトホール６８ａの部位から保護膜４５を除去し、前記実施の形態８と同様の工程にて、コンタクトホール７２の代わりにコンタクトホール７２ａを有する層間絶縁膜７１と上層画素電極４３ｂ’とを形成する。
【０２５０】
本実施の形態のアクティブマトリクス基板をイメージセンサに適用すると、前記実施の形態８と同様の効果が得られる一方、液晶表示装置に適用する場合には、反射型のみならず透過型にも適用できるメリットがある。
【０２５１】
これは、画素容量１４ａを構成する不透光性の下層画素電極６３ａを、画素容量配線１４の下層に幅狭く形成していることによる。このため、光の透過を妨げる部分は、信号線１１、走査線１２、画素容量配線１４の周囲、および下層画素電極６３ａに形成したコンタクトホール６８ａを確保するための領域のみなので、画素の開口率は、従来の層間絶縁膜を用いたアクティブマトリクス基板と全く同等に確保することができる。
【０２５２】
さらに、隣接する画素間の間隙７３（図２７）のような上層画素電極４３ｂに覆われていない部分の下層には、信号線１１や走査線１２を構成する金属層が必ず配置されているため、液晶を挟んだ対向基板側にブラックマトリクスを設けずに済むという、従来の層間絶縁膜を用いたアクティブマトリクス基板が備える優位点を完全に保有している。その上で、信号線１１が走査線１２とのみ交差することによる、前述した特有の効果も得ることができる。
【０２５３】
尚、本実施の形態において、コンタクトホール６８ａおよびコンタクトホール７２ａを、ゲート絶縁膜４２、保護膜４５および層間絶縁膜７１の同一箇所を通して形成する構成としたのは、別の箇所に他のコンタクトホールを設けるのに、余計な不透光性領域を確保する必要を避け、開口率の低下を防止するため、および、層間絶縁膜７１のコンタクトホール７２ａが誘発する液晶の配向乱れを、下層画素電極６３ａによって遮光してしまうためである。
【０２５４】
また、コンタクトホール６８ａおよびコンタクトホール７２ａを同一箇所に形成する構成は、同一のフォトマスクの使用を可能とするので、製造コストの削減にも寄与する。
【０２５５】
尚、透明電極５４ｂ2等の形成層である透明導電層、および金属配線５５ｃ’等の形成層である金属層の成膜前にゲート絶縁膜４２をパターニングするのではなく、保護膜４５の成膜後に、保護膜４５とゲート絶縁膜４２とのパターニングを同時に行ってもよい。あるいは、層間絶縁膜７１をパターニングした後、これをレジストの代わりにして、フォトリソグラフィ工程を通すことなく、保護膜４５およびゲート絶縁膜４２を同時にパターニングしてもよい。
【０２５６】
このとき取るべき構造を図２８および図２９に示す。図２８は、図２６に示すコンタクトホール７２ａの近傍に相当するコンタクトホール７２ａ’の近傍のみを抜き出して示す要部平面図であり、図２９は、図２８におけるＮ−Ｎ’線に沿う矢視断面図である。
【０２５７】
図２６および図２７に示す構造では、保護膜４５とゲート絶縁膜４２とは同じパターンであるにもかかわらず、保護膜４５とゲート絶縁膜４２との間に透明電極５４ｂ2を介在させているため、保護膜４５およびゲート絶縁膜４２を同時にパターニングすることができない。つまり、透明電極５４ｂ2と下層画素電極６３ａとを接続するためには、透明電極５４ｂ2等の形成層である透明導電層の成膜前に、ゲート絶縁膜４２にコンタクトホール６８ａを形成するパターニングを施す必要があるからである。
【０２５８】
これに対し、図２８および図２９に示す構成では、ゲート絶縁膜４２を下層画素電極６３ａ上に成膜した後、ゲート絶縁膜４２をパターニングせずに、透明電極５４ｂ2のパターン形成を行う。すなわち、コンタクトホール６８ａの形成部位には、透明電極５４ｂ2を形成しない。したがって、この後にパターン形成した層間絶縁膜７１をマスク代わりにして、保護膜４５とゲート絶縁膜４２とを同時にパターニングすると、保護膜４５にはコンタクトホール７２ａ’に応じた大きさの抜き部分が形成されるが、ゲート絶縁膜４２には、層間絶縁膜７１と透明電極５４ｂ2とがマスク代わりとなって、コンタクトホール７２ａ’より小さいコンタクトホール６８ａに応じた抜き部分が形成される。
【０２５９】
このようなエッチングが可能なのは、ゲート絶縁膜４２と保護膜４５とを同じ材料または特性的に類似の材料（ＳｉＮX 、ＳｉＯ2 等）で形成しているためであり、またエッチャントの選択比が透明電極５４ｂ2（例えばＩＴＯ）との間で十分に大きいためである。すなわち、ゲート絶縁膜４２および保護膜４５の同時パターニングには、バッファードフッ酸などのエッチング液を用いるが、このようなエッチング液は、ＩＴＯを分解しないため、透明電極５４ｂ2が有る部分と無い部分とで、ゲート絶縁膜４２を選択的に除去することができる。
【０２６０】
こうして、コンタクトホール７２ａ’の中に、透明電極５４ｂ2とゲート絶縁膜４２との積層体が残された部分と、そのような積層体が存在せず、下層画素電極６３ａが露出した部分とが形成される。この両部分に上層画素電極４３ｂ’を配置することで、上層画素電極４３ｂ’を介して透明電極５４ｂ2と下層画素電極６３ａとを導通させることができる。なお、透明電極５４ｂ2は、ドレイン電極５３ｂと上層画素電極４３ｂ’とを電気的に接続する接続電極としての役割を担っている。
【０２６１】
このように、保護膜４５およびゲート絶縁膜４２を同時にパターニングすることができ、しかも方法によっては、層間絶縁膜７１をレジストの代わりにして、フォトリソグラフィ工程をスキップすることができるので、工程数が著しく減少する結果、大幅な製造コストの削減を達成することができる。
【０２６２】
〔実施の形態１０〕
本発明の他の実施の形態について、図３０および図３１に基づいて説明する。尚、説明の便宜上、前記実施の形態と同一の部材には、同一の符号を付してその説明を省略する。
【０２６３】
本実施の形態のアクティブマトリクス基板は、前記実施の形態９の図２７に示すアクティブマトリクス基板と、層間絶縁膜のパターンにおいて異なっており、これに伴って上層画素電極の積層形状も異なっている以外、他の構成については全く同じである。
【０２６４】
すなわち、層間絶縁膜７１ａのコンタクトホール７２ｂを、ゲート絶縁膜４２のコンタクトホール６８ａと同じパターンにするのではなく、コンタクトホール６８ａの上部から画素容量配線１４の上部にわたって層間絶縁膜７１を取り除くことによって、コンタクトホール７２ｂを図２７に示すコンタクトホール７２ａよりも大きく開口させている。
【０２６５】
上記の構成によれば、上層画素電極４３ｃと画素容量配線１４とが、保護膜４５を挟んで静電容量を形成することになる。これにより、画素容量配線１４が、保護膜４５およびゲート絶縁膜４２を介して、上層画素電極４３ｃと下層画素電極６３ａとで挟まれる結果、画素容量１４ａの大きさを約２倍にすることができる。
【０２６６】
これは、下層画素電極６３ａと画素容量配線１４とが形成する静電容量に、上層画素電極４３ｃと画素容量配線１４とが形成する静電容量が加わるからにほかならない。
【０２６７】
なお、保護膜４５は、ゲート絶縁膜４２とほぼ同じシリコン窒化膜を３０００Å程度積層することによって形成されているので、上層画素電極４３ｃと画素容量配線１４とが形成する静電容量は、下層画素電極６３ａと画素容量配線１４とが形成する静電容量と、ほぼ同等の大きさとなる。
【０２６８】
このように、画素容量１４ａを二重に形成する構成により、このアクティブマトリクス基板を液晶表示装置に使用する場合には、画素容量１４ａを形成する領域の面積を減らすことができ、開口率をさらに向上させることができる。また、イメージセンサのように極めて大きな画素容量が必要な場合でも、画素容量の必要な大きさを容易に得ることができる。
【０２６９】
また、従来のアクティブマトリクス基板の製造工程と比べて、工程数は全く増加せず、工程自体の基本的な変更が不要であるため、開口率の向上、画素容量配線・信号線の負荷低減、大画素容量といった利点を併せ持つ、優れた性能のアクティブマトリクス基板を安価に製造することができる。
【０２７０】
【発明の効果】
本発明に係るアクティブマトリクス基板は、以上のように、格子状に配された複数の走査線および信号線により形成される画素領域毎に画素電極が設けられ、上記走査線と信号線との交差部近傍に位置し、走査線、信号線および、画素電極それぞれに接続されたスイッチング素子と、上記画素電極との間に蓄積容量を形成すべく設けられた蓄積容量電極と、信号線と平行に配された蓄積容量共通配線とを備えたアクティブマトリクス基板において、上記信号線と、蓄積容量電極および蓄積容量共通配線とが、同一の電極層をパターニングすることにより形成されている構成である。
【０２７１】
上記の構成によれば、信号線を形成する際に、同時に蓄積容量電極と蓄積容量共通配線とを形成することができるので、工程数の増加を招来することなく、信号線と平行な蓄積容量共通配線を有するアクティブマトリクス基板を提供することができる。より具体的には例えば、従来の液晶表示装置（信号線と蓄積容量共通配線とが直交するもの）の生産ラインをプロセスの変更なく使用して、高性能な液晶表示装置またはセンサ用等アクティブマトリクス基板を製造することができるので、新たな設備投資が不要な上に、ラインの生産性を低下させる懸念もない。
【０２７２】
また、上記構造のアクティブマトリクス基板を用いて、例えば液晶表示装置やイメージセンサ等のデバイスを構成すれば、信号線が交差する線は走査線のみとすることができ、ノイズや信号伝達の遅延などを有効に防止することができる。さらに、１本の蓄積容量共通配線を共有する複数画素にわたってスイッチング素子が同時にオンする瞬間がないため、クロストーク等を防ぐことができる。
【０２７３】
すなわち、工程数の増加を伴うことなく、信号線における信号伝達遅延および画素間のクロストークの発生を防止することが可能なアクティブマトリクス基板を提供することができるという効果を奏する。
【０２７４】
本発明に係るアクティブマトリクス基板は、格子状に配された複数の走査線および信号線により形成される画素領域毎に画素電極が設けられ、上記走査線、信号線および画素電極のそれぞれに接続されたスイッチング素子と、上記画素電極との間に蓄積容量を形成すべく設けられた蓄積容量電極と、該蓄積容量電極に接続され、信号線と平行に配された蓄積容量共通配線とを備えたアクティブマトリクス基板において、上記信号線と蓄積容量電極とが、同一の電極層をパターニングすることにより形成されていても、従来の製造工程をそのまま利用でき、前述と同様の効果を得ることができる。
【０２７５】
本発明に係るアクティブマトリクス基板は、以上のように、上記蓄積容量電極が透明電極膜であってもよい。
【０２７６】
上記の構成によれば、例えばアクティブマトリクス基板を液晶表示装置用に使用した場合では、画素の開口率を低下させることがない。また、該アクティブマトリクス基板をイメージセンサ用に使用した場合には、該イメージセンサの透明基板と変換層との間の遮光エリアを少なくすることができるので、イメージセンサ全体に光を照射する方法による変換層のリフレッシュを効率的におこなうことができるという効果を加えて奏する。
【０２７７】
また、蓄積容量共通配線も透明電極膜で構成したアクティブマトリクス基板を使用すれば、遮光エリアがより少なくなるので、上記の効果を大きくすることができる。
【０２７８】
本発明に係るアクティブマトリクス基板は、さらに、上記スイッチング素子の上層を覆う絶縁膜を介して、上記画素電極と蓄積容量電極とが対向配置されていてもよい。
【０２７９】
上記の構成によれば、画素電極、スイッチング素子の上層を覆う絶縁膜、および、蓄積容量電極とによって蓄積容量が形成される。すなわち、特別な工程（例えば、画素電極と蓄積容量電極との間に別に誘電層を形成する工程）を追加することなく、容易に蓄積容量を形成することができ、アクティブマトリクス基板の生産性を向上させることができるという効果を、さらに加えて奏する。
【０２８０】
本発明に係るアクティブマトリクス基板は、以上のように、上記画素電極と絶縁膜との間に層間絶縁膜を有し、該層間絶縁膜に設けられたコンタクトホールを介して上記画素電極と蓄積容量電極とが対向配置されている構成であってもよい。
【０２８１】
上記の構成によれば、画素電極と電極線（走査線、信号線、接続電極等の、画素電極より下層に配される電極配線を指す）との間にさらに層間絶縁膜が追加されることにより互いの影響を低減することができる。また、蓄積容量の大きさは、層間絶縁膜に設けられるコンタクトホールの大きさにより制御されるので、パターニング容易な層間絶縁膜を用いることにより、蓄積容量値の制御を容易、かつ精確に行うことができるという効果を、さらに加えて奏する。
【０２８２】
本発明に係るアクティブマトリクス基板の製造方法は、以上のように、上記構成のアクティブマトリクス基板の製造方法であって、上記信号線と、蓄積容量電極および蓄積容量共通配線とを、同一の電極層をパターニングすることにより形成する工程を含む方法である。
【０２８３】
上記の方法によれば、信号線を形成する際に、同時に蓄積容量電極と蓄積容量共通配線とを形成することができるので、工程数の増加を招来することなく、信号線と平行な蓄積容量共通配線を有するアクティブマトリクス基板を提供することができる。より具体的には例えば、従来の液晶表示装置（信号線と蓄積容量共通配線とが直交するもの）の生産ラインをプロセスの変更なく使用して、高性能な液晶表示装置またはセンサ用等アクティブマトリクス基板を製造することができるので、新たな設備投資が不要な上に、ラインの生産性を低下させる懸念をなくすことができるという効果を奏する。
【０２８４】
本発明に係るイメージセンサは、以上のように、上記構成のアクティブマトリクス基板と、入射した電磁放射線を電荷に変換する変換部と、該電荷を蓄積した蓄積容量を形成するためのバイアス電圧印加手段とを有する構成である。
【０２８５】
上記の構成によれば、イメージセンサに入射した電磁放射線は、変換部において電荷に変換され、続いて該電荷が静電容量（蓄積容量）として蓄積される。一般にイメージセンサは、蓄積容量やノイズに対する要求水準が高いが、上記のアクティブマトリクス基板を備えたイメージセンサにおいては、静電容量として蓄積された信号の読み出し特性に影響を与えない程度にこれらを抑えることができる。また、イメージセンサのアクティブマトリクス基板を製造する際には、新たな工程を追加する必要がなく、また、従来の液晶表示装置（信号線と蓄積容量共通配線とが直交するもの）の生産ラインをプロセスの変更なく使用することができる。したがって、新たな設備投資、ラインの生産性の低下を招来することなく該イメージセンサを提供することができる。
【０２８６】
また、蓄積容量電極を透明電極膜で構成したアクティブマトリクス基板を使用すれば、該イメージセンサの透明基板と変換層との間の遮光エリアを少なくすることができるので、イメージセンサ全体に光を照射する方法による変換層のリフレッシュを効率的におこなうことができる。
【０２８７】
また、蓄積容量共通配線も透明電極膜で構成したアクティブマトリクス基板を使用すれば、遮光エリアがより少なくなるので、上記の効果を大きくすることができる。
【０２８８】
さらに、スイッチング素子の上層を覆う絶縁膜を介して、画素電極と蓄積容量電極とが対向配置されている構成を有するアクティブマトリクス基板を使用すれば、新たな工程を追加することなくイメージセンサを製造することができ、該構成を前提に、上記画素電極と絶縁膜との間に層間絶縁膜を有し、該層間絶縁膜に設けられたコンタクトホールにおいて上記画素電極と蓄積容量電極とが対向配置されている構成のアクティブマトリクス基板を使用すれば、画素電極と電極線間の影響が低減され、また、蓄積容量値が精確に制御されてなるイメージセンサを提供することができるという効果を奏する。
【０２８９】
本発明に係るアクティブマトリクス基板は、以上のように、格子状に配された複数の走査線および信号線により形成される画素領域毎に画素電極が設けられ、上記走査線、信号線および画素電極のそれぞれに接続されたスイッチング素子と、蓄積容量の形成に供される蓄積容量電極と、該蓄積容量電極に接続され、信号線と平行に配された蓄積容量共通配線とを備えたアクティブマトリクス基板において、上記蓄積容量は、上記画素電極と蓄積容量電極との間に形成され、かつ上記走査線と蓄積容量電極とが、同一の電極層をパターニングすることにより形成されていてもよい。
【０２９０】
これにより、信号線と、蓄積容量電極および蓄積容量共通配線とが、同一の電極層をパターニングすることにより形成されていることを特徴とするアクティブマトリクス基板と同じ効果を奏する。
【０２９１】
また、画素電極と蓄積容量を形成する蓄積容量電極と走査線とを、同一層で形成するタイプのアクティブマトリクス基板は、蓄積容量電極を大面積に形成して、画素容量値の大きな、すなわち電荷収集効率が高く、高耐圧のイメージセンサを構成するのに有利である。これは、蓄積容量電極の上層に絶縁膜を介して形成される画素電極が、変換層と接することによって形成される画素電極の開口面積に対し、蓄積容量電極は影響を与えないからである。
【０２９２】
本発明に係るアクティブマトリクス基板は、以上のように、さらに、信号線と画素電極とが、同一の導電層をパターニングすることにより形成されていてもよい。
【０２９３】
これにより、走査線および蓄積容量電極を同時進行で形成した後に、信号線および画素電極を再び同時進行で形成することができるので、従来のアクティブマトリクス基板の製造装置を用いながら、より少ない工程数で、コストパフォーマンスの一層優れたアクティブマトリクス基板を得ることができるという効果を奏する。
【０２９４】
本発明に係るアクティブマトリクス基板は、以上のように、さらに、上記画素電極を下層画素電極とし、下層画素電極の上に層間絶縁膜を介在させる一方で下層画素電極と導通する上層画素電極を設けていてもよい。
【０２９５】
これにより、下層画素電極の上に層間絶縁膜を介在させる一方で下層画素電極と導通する上層画素電極を設けることによって、画素の開口面積を飛躍的に大きく設定することができる。したがって、上記のアクティブマトリクス基板に変換層を積層してイメージセンサを構成した場合、変換層で発生した電荷を最大効率で、上層画素電極に収集することができる。
【０２９６】
さらに、画素の開口率を十分大きくすることができるため、イメージセンサのみならず、液晶表示装置にも好適なアクティブマトリクス基板を提供することができるという効果を奏する。
【０２９７】
本発明に係るアクティブマトリクス基板は、以上のように、格子状に配された複数の走査線および信号線により形成される画素領域毎に画素電極が設けられ、上記走査線、信号線および画素電極のそれぞれに接続されたスイッチング素子と、上記画素電極との間に蓄積容量を形成すべく設けられた蓄積容量電極と、該蓄積容量電極に接続され、信号線と平行に配された蓄積容量共通配線とを備えたアクティブマトリクス基板において、上記走査線と画素電極とが、同一の電極層をパターニングすることにより形成されていてもよい。
【０２９８】
このような構成によっても、信号線と、蓄積容量電極および蓄積容量共通配線とが、同一の電極層をパターニングすることにより形成されていることを特徴とするアクティブマトリクス基板と同じ効果を奏する。
【０２９９】
その上、走査線および画素電極の層の上にゲート絶縁膜を成膜し、スイッチング素子、信号線、蓄積容量電極および蓄積容量共通配線を形成して保護膜を成膜した後、保護膜とゲート絶縁膜とを、同じフォトマスク等を用いて同時にパターニングし、画素電極の開口部を一度に形成することができるので、製造コストを大幅に削減することができる。
【０３００】
しかも、保護膜のパターニング工程に至るまで、画素電極をゲート絶縁膜で保護しておくことができるので、画素電極の表面が汚染されにくい。この結果、上記構成のアクティブマトリクス基板に変換層を積層してイメージセンサを構成する場合、画素電極の開口部上に変換層を安定して成膜することができるので、高性能で製造の歩留りが良いイメージセンサを得ることができるという効果を奏する。
【０３０１】
本発明に係るアクティブマトリクス基板は、以上のように、さらに、信号線と蓄積容量電極とが、同一の導電層をパターニングすることにより形成されていてもよい。
【０３０２】
これにより、走査線および画素電極を同時進行で形成した後に、信号線および蓄積容量電極を再び同時進行で形成することができるので、従来のアクティブマトリクス基板の製造装置を用いながら、より少ない工程数で、コストパフォーマンスの一層優れたアクティブマトリクス基板を得ることができるという効果を奏する。
【０３０３】
本発明に係るアクティブマトリクス基板は、以上のように、上記導電層が、画素電極の画素開口部を被覆するようにパターニングされていてもよい。
【０３０４】
これにより、変換層と接する導電層を、変換層の物性との相性が良く、かつ表面状態の劣化しにくい材料で形成すればよいので、走査線と同一層となる画素電極の形成材料が、変換層の物性との相性による制約を受けずに済む。さらに、開口部で露出した画素電極の表面が酸化し、変換層との導通が十分取れなくなるといった不具合が起きるおそれも無くなるという効果を併せて奏する。
【０３０５】
本発明に係るアクティブマトリクス基板は、以上のように、格子状に配された複数の走査線および信号線により形成される画素領域毎に設けられた第１の画素電極と、上記走査線、信号線および第１の画素電極のそれぞれに接続されたスイッチング素子と、上記第１の画素電極に接続された第２の画素電極と、上記第２の画素電極との間に蓄積容量を形成すべく設けられた蓄積容量電極と、該蓄積容量電極に接続され、信号線と平行に配された蓄積容量共通配線とを備え、上記走査線と第２の画素電極とが、同一の電極層をパターニングすることにより形成されている構成であってもよい。
【０３０６】
このような構成によっても、信号線と、蓄積容量電極および蓄積容量共通配線とが、同一の電極層をパターニングすることにより形成されていることを特徴とするアクティブマトリクス基板と同じ効果を奏する。
【０３０７】
また、蓄積容量が小さくて済む場合には、第２の画素電極の面積を小さく設定できる上、第２の画素電極より上層に形成される第１の画素電極は、ＩＴＯのような透光性材料で形成すればよいので、開口部を大きく取った透過型の液晶表示装置に適したアクティブマトリクス基板を得ることができる。
【０３０８】
さらに、第１の画素電極をＩＴＯのような安定な物質で形成できるので、上記構成のアクティブマトリクス基板をイメージセンサに適用する場合、第１の画素電極上に変換層を安定して積層することができる。
【０３０９】
また、変換層が光照射によるリフレッシュ動作を必要とする場合であっても、遮光性を有する第２の画素電極の面積を小さく設定すれば、変換層に所望の方向から、十分な光量を与えることができるという効果を併せて奏する。
【０３１０】
本発明に係るアクティブマトリクス基板は、以上のように、さらに、信号線と、第１の画素電極と、蓄積容量電極とが、同一の導電層をパターニングすることにより形成されていてもよい。
【０３１１】
これにより、走査線および第２の画素電極を同時進行で形成した後に、信号線、第１の画素電極および蓄積容量電極を再び同時進行で形成することができるので、従来のアクティブマトリクス基板の製造装置を用いながら、より少ない工程数で、コストパフォーマンスの一層優れたアクティブマトリクス基板を得ることができるという効果を奏する。
【０３１２】
本発明に係るアクティブマトリクス基板は、以上のように、さらに、上記第２の画素電極を下層画素電極とし、下層画素電極の上に層間絶縁膜を介在させる一方で下層画素電極と導通する上層画素電極を設け、上記第１の画素電極を、上層画素電極とスイッチング素子とを接続する接続電極として機能させ、上記信号線と、接続電極と、蓄積容量電極とが、同一の導電層をパターニングすることにより形成されていてもよい。
【０３１３】
これにより、走査線、信号線および蓄積容量共通配線の上層に、上層画素電極を配置することができるので、画素の開口面積を飛躍的に大きく設定したアクティブマトリクス基板を作製することができる。
【０３１４】
また、走査線および第２の画素電極と、信号線、接続電極および蓄積容量電極とが、それぞれ同一の層で形成されているので、従来のアクティブマトリクス基板の製造装置を用いながら、より少ない工程数で、コストパフォーマンスの一層優れたアクティブマトリクス基板を得ることができるという効果を奏する。
【０３１５】
本発明に係るアクティブマトリクス基板は、以上のように、上記導電層が、透光性を有していてもよい。
【０３１６】
これにより、既に説明したように、第２の画素電極が遮光性を有していたとしても、蓄積容量の形成に必要な面積で形成されればよいので、第２の画素電極が形成されていない領域を画素の開口部とすることができる。この開口部に透光性を有する導電層が成膜されるので、透光性の開口部が形成されることになる。
【０３１７】
この結果、透過型の液晶表示装置に適したアクティブマトリクス基板を得ることができると共に、このアクティブマトリクス基板をイメージセンサに適用する場合、変換層に所望の方向から、十分な光量を与えることができ、変換層を光照射により十分リフレッシュすることができるという効果を奏する。
【０３１８】
本発明に係るアクティブマトリクス基板は、以上のように、さらに、上記第２の画素電極を下層画素電極とし、下層画素電極の上に層間絶縁膜を介在させる一方で下層画素電極と導通する上層画素電極を設けるとともに、上記スイッチング素子を被覆する保護膜を備え、上記上層画素電極と蓄積容量電極とが、上記保護膜を介して蓄積容量を形成している構成であってもよい。
【０３１９】
これにより、画素の蓄積容量を、蓄積容量電極および第２の画素電極の組み合わせと、蓄積容量電極および上層画素電極の組み合わせとによって、二重に形成することができる。
【０３２０】
この結果、走査線と同一の電極層で形成される不透光性の第２の画素電極を小面積で形成しても、必要な蓄積容量を得ることができるので、上記構成のアクティブマトリクス基板は、開口面積の大きな透過型の液晶表示装置を構成することができる。さらに、イメージセンサのように、極めて大きな蓄積容量が必要とされる場合でも、その必要な蓄積容量を容易に形成することができるという効果を奏する。
【０３２１】
本発明に係るアクティブマトリクス基板は、以上のように、さらに、上記第２の画素電極を下層画素電極とし、下層画素電極の上に層間絶縁膜を介在させる一方で下層画素電極と導通する上層画素電極を設けた構成であってもよい。
【０３２２】
これにより、上層画素電極をアクティブマトリクス基板の最上層に配置することにより、画素の開口面積を飛躍的に大きく設定することができる。したがって、上記のアクティブマトリクス基板に変換層を積層してイメージセンサを構成した場合、上層画素電極は、変換層で発生した電荷を最大効率で収集することができる。
【０３２３】
さらに、画素の開口率を十分大きくすることができるため、イメージセンサのみならず、液晶表示装置にも好適なアクティブマトリクス基板を提供することができるという効果を奏する。
【０３２４】
本発明に係るアクティブマトリクス基板は、以上のように、上記走査線に、陽極酸化が施されていてもよい。
【０３２５】
これにより、走査線と他の配線との絶縁性の信頼性が向上するので、アクティブマトリクス基板の製造の歩留りを向上させることができると共に、走査線の絶縁不良に起因する線欠陥のような重大欠陥の発生を、より確実に防止することができるという効果を奏する。
【０３２６】
本発明に係るアクティブマトリクス基板の製造方法は、以上のように、格子状に配された複数の走査線および信号線により形成される画素領域毎に画素電極が設けられ、上記走査線、信号線および画素電極のそれぞれに接続されたスイッチング素子と、上記画素電極との間に蓄積容量を形成すべく設けられた蓄積容量電極と、該蓄積容量電極に接続され、信号線と平行に配された蓄積容量共通配線とを備えたアクティブマトリクス基板の製造方法において、
(1) 基板上に電極層を成膜し、該電極層のパターニングにより、走査線と画素電極とを形成する工程と、
(2) ゲート絶縁膜を積層する工程と、
(3) 上記信号線、スイッチング素子、蓄積容量電極、蓄積容量共通配線を形成した後、保護膜を成膜する工程と、
(4) 上記ゲート絶縁膜および保護膜を同時にパターニングして、画素電極の開口部を形成する工程と
を含む構成である。
【０３２７】
それゆえ、走査線を形成する際に、同時に画素電極を形成することができると共に、その他の工程についても、従来のアクティブマトリクス基板の製造工程をそのまま適用することができる。したがって、従来の液晶表示装置（信号線と蓄積容量共通配線とが直交するもの）の生産ラインをプロセスの変更なく使用して、信号線と平行な蓄積容量共通配線を有する高性能な液晶表示装置またはセンサ用等アクティブマトリクス基板を製造することができるので、新たな設備投資が不要な上に、ラインの生産性を低下させる懸念もない。
【０３２８】
しかも、保護膜とゲート絶縁膜とを、同じフォトマスク等を用いて同時にパターニングし、画素電極の開口部を形成することができるので、同じフォトマスクを用いることによるコスト削減効果と、保護膜とゲート絶縁膜とを別工程でパターニングしなくて済むことによるコスト削減効果とが得られ、製造コストを大幅に削減することができる。
【０３２９】
さらに、保護膜のパターニング工程に至るまで、画素電極をゲート絶縁膜で保護しておくことができるので、画素電極の表面が汚染されにくい。この結果、画素電極の開口部上に変換層を積層してイメージセンサを構成する場合、変換層を安定して成膜することができ、高性能のイメージセンサを高歩留りで製造することができるという種々の効果を併せて奏する。
【０３３０】
本発明に係るイメージセンサは、以上のように、上記構成のアクティブマトリクス基板と、入射した電磁放射線を電荷に変換する変換部と、該電荷を蓄積した蓄積容量を形成するためのバイアス電圧印加手段とを有する構成である。
【０３３１】
上記のように構成したイメージセンサは、既に説明したとおりの効果を奏するものである。
【図面の簡単な説明】
【図１】  本発明の実施の形態にかかるアクティブマトリクス基板の構成を示す概略の平面図である。
【図２】  図１に示すアクティブマトリクス基板のＡ−Ａ”線矢視断面図である。
【図３】  （ａ）〜（ｈ）は、図１に示すアクティブマトリクス基板の製造工程を示す、Ａ−Ａ”線矢視断面図である。
【図４】  本発明の他の実施の形態にかかるアクティブマトリクス基板の断面図である。
【図５】  本発明のさらに他の実施の形態にかかるＸ線センサの要部をなすアクティブマトリクス基板の概略の平面図である。
【図６】  図５に示すＸ線センサのＢ−Ｂ’線矢視断面図である。
【図７】  本発明のさらに他の実施の形態にかかるＸ線センサの要部をなすアクティブマトリクス基板の概略の平面図である。
【図８】  図７に示すＸ線センサのＤ−Ｄ’線矢視断面図である。
【図９】  従来のアクティブマトリクス基板の構成を示す概略の平面図である。
【図１０】  図９に示すアクティブマトリクス基板のＦ−Ｆ’線矢視断面図である。
【図１１】  図９に示すアクティブマトリクス基板のＧ−Ｇ’線矢視断面図である。
【図１２】  （ａ）〜（ｈ）は、図９に示すアクティブマトリクス基板の製造工程を示す、Ｆ−Ｆ’線矢視断面図である。
【図１３】  （ａ）〜（ｈ）は、図９に示すアクティブマトリクス基板の製造工程を示す、Ｇ−Ｇ’線矢視断面図である。
【図１４】  従来のＸ線センサに用いられるアクティブマトリクス基板の構成を示す概略の平面図である。
【図１５】  図１４に示すアクティブマトリクス基板のＨ−Ｈ’線矢視断面図である。
【図１６】  本発明のさらに他の実施の形態にかかるアクティブマトリクス基板の構成を示す概略の平面図である。
【図１７】  図１６に示すアクティブマトリクス基板のＩ−Ｉ’線矢視断面図である。
【図１８】  （ａ）〜（ｇ）は、図１６に示すアクティブマトリクス基板の製造工程を示す、Ｉ−Ｉ’線矢視断面図である。
【図１９】  本発明のさらに他の実施の形態にかかるアクティブマトリクス基板の構成を示す概略の平面図である。
【図２０】  図１９に示すアクティブマトリクス基板のＪ−Ｊ’線矢視断面図である。
【図２１】  本発明のさらに他の実施の形態にかかるアクティブマトリクス基板の構成を示す概略の断面図である。
【図２２】  図２１に示すアクティブマトリクス基板の変形例を示す概略の平面図である。
【図２３】  図２２に示すアクティブマトリクス基板のＫ−Ｋ’線矢視断面図である。
【図２４】  本発明のさらに他の実施の形態にかかるアクティブマトリクス基板の構成を示す概略の平面図である。
【図２５】  図２４に示すアクティブマトリクス基板のＬ−Ｌ’線矢視断面図である。
【図２６】  本発明のさらに他の実施の形態にかかるアクティブマトリクス基板の構成を示す概略の平面図である。
【図２７】  図２６に示すアクティブマトリクス基板のＭ−Ｍ’線矢視断面図である。
【図２８】  図２６に示すアクティブマトリクス基板のコンタクトホールの近傍における変形例を示す概略の要部平面図である。
【図２９】  図２８に示すアクティブマトリクス基板のＮ−Ｎ’線矢視断面図である。
【図３０】  本発明のさらに他の実施の形態にかかるアクティブマトリクス基板の構成を示す概略の平面図である。
【図３１】  図３０に示すアクティブマトリクス基板のＯ−Ｏ’線矢視断面図である。
【符号の説明】
１１      信号線
１２      走査線
１３      ＴＦＴ（スイッチング素子）
１４      画素容量配線（（蓄積容量共通配線）、画素容量電極（蓄積容量電極））
１４ａ    画素容量（蓄積容量）
１５      コンタクトホール
１５ａ    コンタクトホール
１５ｂ    コンタクトホール
１６      画素電極
２５      透明電極層（電極層）
２５ｃ    透明電極（透明電極膜）
２５ｄ    透明電極（透明電極膜）
２７      保護膜（絶縁膜）
２８      層間絶縁膜
３０ａ    画素容量（蓄積容量）
３０ｂ    画素容量（蓄積容量）
３１      変換層（変換部）
３２      共通電極層（バイアス電圧印加手段）
４１      画素容量電極（蓄積容量電極）
４２      ゲート絶縁膜
４３      画素電極
４３ａ    下層画素電極（第２の画素電極）
４３ｂ    上層画素電極（第１の画素電極）
４３ｂ’  上層画素電極（第１の画素電極）
４３ｃ    上層画素電極（第１の画素電極）
４５      保護膜
５４      透明導電層（導電層）
５４ｂ    透明電極（導電層）
５４ｂ1   透明電極（第１の画素電極）
５４ｂ2   透明電極（接続電極）
５４ｄ    透明導電膜（導電層）
５４ｅ    透明電極（導電層または第１の画素電極）
６３      画素電極
６３ａ    下層画素電極（第２の画素電極）
６６      開口部（画素開口部）
７１      層間絶縁膜
７１ａ    層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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