(57)【特許請求の範囲】
【請求項１】
選択トランジスタと強誘電体キャパシタから構成され選択トランジスタのドレインまたはソースが前記強誘電体キャパシタの一方の端子に接続された強誘電体メモリーセルと、
前記選択トランジスタのゲートに接続されたワード線と、
前記選択トランジスタで前記強誘電体キャパシタが接続されない側のドレインまたはソースが接続されたビット線と、
前記強誘電体キャパシタのもう一方の端子に接続されるセルプレート線と、
前記ビット線のチャージを行うビット線チャージ回路を備えた強誘電体記憶装置において、
ワード線の活性化後、前記ビット線チャージ回路でのビット線のチャージに費やされた電荷量を検出して読出しを行う読み出し手段を設け、
前記読み出し手段は、
ビット線のチャージのための電荷を供給するよう前記ビット線チャージ回路に結合されたサブビット線と、サブビット線を第１の電位にプリチャージするサブビット線チャージ回路と、サブビット線の電圧を増幅するセンスアンプと第２のビット線チャージ回路とを備え、サブビット線チャージ回路の活性化と、第２のビット線チャージ回路の活性化により、サブビット線の第１の電位へのプリチャージと、ビット線の第２の電位へのプリチャージを行い、サブビット線チャージ回路と第２のビット線チャージ回路を非活性化し、ビット線チャージ回路を活性化し、ワード線を活性化し、読み出しを行うメモリーセルを選択後、センスアンプを活性化しサブビット線の電圧を増幅し、読み出し動作を行うことを特徴とする
強誘電体記憶装置。
【請求項２】
前記読み出し手段のビット線チャージ回路が、サブビット線とビット線の間に接続され、ゲートが第３の電位に接続されたＮ型ＭＯＳトランジスタであることを特徴とする
請求項１に記載の強誘電体記憶装置。
【請求項３】
前記読み出し手段の第２のビット線チャージ回路が、ドレインがビット線に接続され、ソースが前記第２の電位に接続され、ゲートにプリチャージ信号を受けるＰ型ＭＯＳトランジスタであり、前記第３の電位は前記第２の電位にトランジスタのスレッショルド電圧を加えたものであることを特徴とする
請求項２に記載の強誘電体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性メモリ装置に関するものであり、詳しくは強誘電体キャパシタをもつ半導体記憶装置の読み出し動作に関するものである。
【０００２】
【従来の技術】
近年、電源オフする時までデータを維持する機能を持つ不揮発性メモリは、ヒステリシス特性（hysteresis characterisrics）を示すＰＺＴのような強誘電物質の使用を通じて実現されてきた。メモリセルにそのような強誘電物質を使うことにより、不揮発性メモリは簡単な構造で具現されることができる。
【０００３】
強誘電体ラム（ＦｅＲＡＭ：Ferroelectric  Random  Access  Memory）装置は不揮発性の特性を持ち、高速低電圧動作ができるので、多くのメモリチップメーカーの関心が集まっている。ＦｅＲＡＭの動作速度は分極反転時間により決定される。強誘電体キャパシタの分極反転速度は、キャパシタの面積、強誘電体薄膜の厚さ、印加電圧などにより決定されるが、通常ナノ秒〔ｎｓ〕単位である。
【０００４】
図１５は強誘電体キャパシタのヒステリシスループを示す。
縦軸は、強誘電体の自発分極により強誘電体表面に誘起される電荷の量、すなわち分極量〔Ｃ〕を示す。横軸は、強誘電体キャパシタに加わる印加電圧〔ボルト〕を示す。
【０００５】
強誘電体キャパシタの端子間電圧が０〔ボルト〕で分極が全く発生していない状態の強誘電体に正の電圧をかけていくと、図１５のＳ０からＡまで分極量が増加する。強誘電体は、ある電圧（電界）以上になると分極量は増加しない。つまり、Ａ点で分極量は最大値をとる。この点での傾きを
Ｃｓ  ＝  ｄｑ  ／  ｄＶ
と定義し、Ｃｓは平行平板容量成分を表す。このあと、強誘電体キャパシタ端子間電圧を０にしても分極量は０にならず、Ｓ１にとどまるようになる。このとき保有する分極電荷量をＰｒ〔Ｃ〕で表す。この性質を利用して不揮発性記憶装置を実現している。
【０００６】
図１３に一般的な１Ｔ１Ｃ型（１トランジスタ１キャパシタ型）のメモリーセルを含んだ強誘電体記憶装置を示す。
ＷＬはワード線、
ＢＬ，ＸＢＬはビット線、
ＢＬＳ，ＸＢＬＳはサブビット線、
１０１は強誘電体キャパシタで、一端はセルプレート線ＣＰに接続されている。
【０００７】
１０３はリファレンスキャパシタで、一端はリファレンスキャパシタプレート線ＲＣＰに接続されている。
１０２は強誘電体キャパシタ選択トランジスタで、前記ワード線ＷＬによって制御されている。
【０００８】
１０４はリファレンスキャパシタ選択トランジスタで、リファレンスキャパシタ選択線ＲＷＬ（以下、ＲＷＬ線と称す）によって制御されている。
１１２はサブビット線チャージ回路としてのサブビット線チャージトランジスタで、プリチャージ制御信号ＰＲＥで制御されサブビット線ＢＬＳ，ＸＢＬＳを電源電圧Ｖｄｄレベルにプリチャージする。
【０００９】
１１１はビット線チャージ回路としてのトランスファゲートで、ビット線ＢＬ，ＸＢＬとサブビット線ＢＬＳ，ＸＢＬＳを接続するトランジスタＭ１，Ｍ２で構成されており、ＳＳＷ線によって制御されている。
【００１０】
１１３はビット線ＢＬ，ＸＢＬの電位差を増幅するセンスアンプで、センスアンプ制御信号ＳＥＮによって制御されている。
１１０はビット線ＢＬ，ＸＢＬをグランド電位にディスチャージするトランジスタで、ビット線ディスチャージ制御信号ＢＬＤＩＳ（以下、ＢＬＤＩＳ線と称す）によって制御されている。
【００１１】
１２０はビット線寄生容量で、ビット線ＢＬ，ＸＢＬの寄生容量Ｃｂで表されている。
１２１はサブビット線寄生容量で、サブビット線ＢＬＳ，ＸＢＬＳの寄生容量Ｃｂｌｓで表されている。
【００１２】
１２２は読み出し動作制御部である。
読み出し動作制御部１２２は図１４のタイミングチャートを実現するように構成されている。
【００１３】
なお、この明細書では活性化状態を“Ｈ”レベルとして説明する。
時刻ｔ０において、前記ＢＬＤＩＳ線を非活性化してビット線ＢＬ，ＸＢＬをフローティング状態とする。
【００１４】
時刻ｔ１においてＳＳＷ線を活性化し、時刻ｔ２においてビット線ＢＬ，ＸＢＬをＶｄｄレベルにプリチャージする。さらに、プリチャージ制御信号ＰＲＥを活性化してビット線ＢＬ，ＸＢＬのプリチャージを停止する。
【００１５】
時刻ｔ３において、ワード線ＷＬ，ＲＷＬ線をＶｐｐレベル（Ｖｄｄより高い電位）にて活性化してメモリーセルを選択すると、強誘電体キャパシタ１０１，リファレンスキャパシタ１０３に電圧Ｖｄｄがかかる。
【００１６】
強誘電体キャパシタ１０１に“Ｈ”データが記憶されていた場合のビット線の電位Ｖｂｌ（Ｈ）、または“Ｌ”データが記憶されていた場合のビット線の電位Ｖｂｌ（Ｌ）は、それぞれ近似的にそれぞれ次のようになる。
【００１７】
Ｖｂｌ（Ｈ） ＝ Ｖｄｄ −  ｛Ｖｄｄ ／ （ Ｃｂ／Ｃｓ ＋ １ ）｝
Ｖｂｌ（Ｌ） ＝ Ｖｄｄ − ｛ Ｖｄｄ ／ （ Ｃｂ／Ｃｓ ＋ １ ）＋（２Ｐｒ／Ｃｓ）／（Ｃｂ／Ｃｓ ＋ １ ）｝
また、リファレンスビット線ＸＢＬＳの電位Ｖｘｂｌは、
0003688232.tif 000002
となるようにリファレンス容量１０３が設定されている。よって、ＢＬ ＝ ＢＬＳ、ＸＢＬ ＝ ＸＢＬＳには電位差Ｖｄｉｆが現れる。
【００１８】
0003688232.tif 000003
続いて、時刻ｔ４においてセンスアンプ制御信号ＳＥＮを活性化してセンスアンプ１１３を起動し、ビット線電位差（｜ＢＬ−ＸＢＬ｜）を増幅する。
【００１９】
次に、時刻ｔ５においてセルプレート線ＣＰ線を活性化して強誘電体キャパシタ１０１に“Ｌ”データの再書き込みを行い、時刻ｔ６においてセルプレート線ＣＰを非活性化し、センスアンプ制御信号ＳＥＮを非活性化し、時刻ｔ７においてＢＬＤＩＳ線を活性化して、ビット線ＢＬ，ＸＢＬのディスチャージを行う。ビット線ＢＬ，ＸＢＬがＶＳＳにディスチャージチャージされた後、時刻ｔ８においてワード線ＷＬを非活性化し、時刻ｔ９においてプリチャージ制御信号ＰＲＥを非活性化してサブビット線ＢＬＳ，ＸＢＬＳをプリチャージして読み出しサイクルが完了する。
【００２０】
【発明が解決しようとする課題】
式（１）では寄生容量Ｃｂが減少すればするほど、読み出し電位は大きくなるという特性を示すが、実際は、自らの分極電荷量でフローティング状態にあるビット線電位が下がり、強誘電体キャパシタ１０１に十分な電圧がかからず、強誘電体に蓄積された全電荷量（分極電荷量：２Ｐｒ）を全て読み出すことができない課題がある。
【００２１】
また、強誘電体キャパシタ１０１の面積増加や強誘電体の薄膜化によって分極電荷量２Ｐｒを増加させる場合に寄生容量Ｃｓまで増加してしまい、前記と同様に強誘電体キャパシタ１０１にかかる電圧が減少し、強誘電体に印加する電圧（電界）が低下し、書き込み時の分極電荷量をメモリーセルから取り出すことができなくなる課題がある。そして、低電圧動作時にこの強誘電体への印加電圧低下がより大きな課題となることはいうまでもない。
【００２２】
本発明は、上記課題を根本的に解決し、安定して読み出し動作を行うことが可能な強誘電体記憶装置を提供することを目的とする。
【００２３】
【課題を解決するための手段】
本発明の強誘電体記憶装置は、強誘電体メモリーセルを構成する強誘電体キャパシタに接続された選択トランジスタに接続されたビット線のチャージを行うビット線チャージ手段での前記ビット線のチャージに費やされた電荷量を検出して読出しを行う読み出し手段を設けたことを特徴とする。
【００２４】
この構成によると、従来よりも安定して読み出し動作を行うことができる。
【００２５】
【発明の実施の形態】
本発明の請求項１記載の強誘電体記憶装置は、選択トランジスタと強誘電体キャパシタから構成され選択トランジスタのドレインまたはソースが前記強誘電体キャパシタの一方の端子に接続された強誘電体メモリーセルと、前記選択トランジスタのゲートに接続されたワード線と、前記選択トランジスタで前記強誘電体キャパシタが接続されない側のドレインまたはソースが接続されたビット線と、前記強誘電体キャパシタのもう一方の端子に接続されるセルプレート線と、前記ビット線のチャージを行うビット線チャージ回路を備えた強誘電体記憶装置において、ワード線の活性化後、前記ビット線チャージ回路でのビット線のチャージに費やされた電荷量を検出して読出しを行う読み出し手段を設け、前記読み出し手段は、ビット線のチャージのための電荷を供給するよう前記ビット線チャージ回路に結合されたサブビット線と、サブビット線を第１の電位にプリチャージするサブビット線チャージ回路と、サブビット線の電圧を増幅するセンスアンプと第２のビット線チャージ回路とを備え、サブビット線チャージ回路の活性化と、第２のビット線チャージ回路の活性化により、サブビット線の第１の電位へのプリチャージと、ビット線の第２の電位へのプリチャージを行い、サブビット線チャージ回路と第２のビット線チャージ回路を非活性化し、ビット線チャージ回路を活性化し、ワード線を活性化し、読み出しを行うメモリーセルを選択後、センスアンプを活性化しサブビット線の電圧を増幅し、読み出し動作を行うことを特徴とする。
【００２６】
この構成によると、読出し時に強誘電体の読出し電荷量によって低下したビット線電位を再チャージできる。つまり、読出し電荷量に依存しない電圧を強誘電体キャパシタに印加することが可能となり、書き込み時と同じ電圧（電界を）強誘電体キャパシタに印加することができ、強誘電体に保存されている電荷量２Ｐｒを全て読み出すことができ、読出しマージンを向上することができる。
【００２７】
本発明の請求項２記載の強誘電体記憶装置は、請求項１において、前記読み出し手段のビット線チャージ回路が、サブビット線とビット線の間に接続され、ゲートが第３の電位に接続されたＮ型ＭＯＳトランジスタであることを特徴とする。
【００２８】
本発明の請求項３記載の強誘電体記憶装置は、請求項２において、前記読み出し手段の第２のビット線チャージ回路が、ドレインがビット線に接続され、ソースが前記第２の電位に接続され、ゲートにプリチャージ信号を受けるＰ型ＭＯＳトランジスタであり、前記第３の電位は前記第２の電位にトランジスタのスレッショルド電圧を加えたものであることを特徴とする。
【００４６】
以下、本発明の各実施の形態を図１〜図１２に基づいて説明する。
（実施の形態１）
図１〜図３は本発明の（実施の形態１）を示す。
【００４７】
図１は本発明の（実施の形態１）の強誘電体記憶装置を示し、従来例を示す図１３と同様の作用をなすものには同一の符号を付けて説明する。
この（実施の形態１）は従来例を示す図１３の制御部１２２の構成が異なっており、この図１における制御部１２３は図２のタイミングチャートを実現するように構成されている。
【００４８】
また、選択トランジスタ１０２と強誘電体キャパシタ１０１とで強誘電体メモリーセル１０５が形成されている。サブビット線チャージトランジスタ１１２は図１３と同じＰ型トランジスタであるが、この（実施の形態１）ではサブビット線（選択サブビット線）ＢＬＳとサブビット線（参照サブビット線）ＸＢＬＳを第１の電位（Ｖｐ１）レベルにプリチャージするようプリチャージ制御信号ＰＲＥで制御されている。
【００４９】
ビット線ＢＬのチャージを行うビット線チャージ手段は、トランスファゲート（ビット線チャージ回路）１１１とサブビット線チャージトランジスタ１１２とで構成されている。
【００５０】
制御部１２３は次のように構成されている。
時刻ｔ００では、ビット線ＢＬ，ＸＢＬ，サブビット線ＢＬＳ，ＸＢＬＳがグランド電位Ｖｓｓにディスチャージされている。時刻ｔ００でＢＬＤＩＳ線が“Ｌ”、プリチャージ制御信号ＰＲＥが“Ｌ”、ＳＳＷ線が第３の電位（Ｖｐ３）に遷移すると、トランジスタ１１２を介してサブビット線ＢＬＳ，ＸＢＬＳが第１の電位（Ｖｐ１）にプリチャージされ、さらにビット線ＢＬ，ＸＢＬがトランスファゲート１１１を介して第２の電位（Ｖｐ２）にプリチャージされる。
【００５１】
なお、Ｖｐ１  ＞  Ｖｐ２で、Ｖｐ２＋ＶT ＝  Ｖｐ３である。ＶTはトランジスタのスレッショルド電圧である。Ｖｐ１は電源電圧Ｖｄｄを昇圧回路で昇圧して作られている。
【００５２】
時刻ｔ０では、プリチャージ制御信号ＰＲＥを“Ｈ”レベル、ＳＳＷ線を“Ｌ”レベルとし、ワード線ＷＬを第３の電位（Ｖｐ３）として、強誘電体キャパシタの選択を行うと、ビット線ＢＬ，ＸＢＬは図３に示すようにメモリーセル保存されていた電荷量Ｑａ，Ｑｂに応じてΔＶａ，ΔＶｂだけ低下する。
【００５３】
時刻ｔ１でＳＳＷ線を第３の電位（Ｖｐ３）とし、ビット線のプリチャージ時に対してトランジスタＭ１，Ｍ２のＶｇｓがΔＶａ，ΔＶｂだけ増加しているので、サブビット線ＢＬＳ，ＸＢＬＳからビット線ＢＬ，ＸＢＬへの充電が開始される。
【００５４】
このとき、ヒステリシスの状態は、図３に示すＡ，Ｂにあるが、この充電のためにＣに移動する。この充電作用により、図３に示すｄＱａ，ｄＱｂの電荷を読み出すことになり、全電荷読出しが可能となる。
【００５５】
この充電に使用される電荷量は、（Ｑａ＋ｄＱａ），（Ｑｂ＋ｄＱｂ）であり、充電はＢＬＳ対（サブビット線ＢＬＳ，ＸＢＬＳ）から行われる。この充電作用により、ＢＬＳ対の電位が低下する。その変化量は、
ΔＶａｓ＝（Ｑａ＋ｄＱａ）／Ｃｂｌｓ
ΔＶｂｓ＝（Ｑｂ＋ｄＱｂ）／Ｃｂｌｓ
となる。読出し電位差は、
0003688232.tif 000004
となる。ここで、この充電作用を行うために、時刻ｔ１〜ｔ２の期間において、リファレンスビット線側につながるトランジスタＭ１，Ｍ２が飽和動作を行うように第２，第３の電位（Ｖｐ２，Ｖｐ３）の設定をする必要がある。
【００５６】
従来の読出し電位差は、
ΔＶｏ＝（Ｑａ−Ｑｂ）／（２ＸＣｂ）
であるので、読出し電位差を従来と比較して
0003688232.tif 000005
だけ向上でき、これによって読出し動作の安定化が図れる。
【００５７】
時刻ｔ３では、サブビット線ＢＬＳとサブビット線ＸＢＬＳの線間に現れた読出し電位差ΔＶを、センスアンプ１１３を起動して増幅し、時刻ｔ４でセルプレート線ＣＰを“Ｈ”として選択トランジスタ１０２を介して“Ｌ”データの再書き込みを行う。
【００５８】
時刻ｔ５では、セルプレート線ＣＰ，センスアンプ制御信号ＳＥＮ，ＳＳＷ線を“Ｌ”、ＢＬＤＩＳ線を“Ｈ”としてビット線のディスチャージを行い、時刻ｔ６でワード線ＷＬ，ＲＷＬ線を“Ｌ”とすることで読出し動作が完了する。
【００５９】
この（実施の形態１）では、ビット線のプリチャージ後、時刻ｔ０でＳＳＷ線を一度“Ｌ”レベルとし、ワード線ＷＬを第３の電位（Ｖｐ３）として強誘電体容量を選択後、時刻ｔ１でＳＳＷ線を再び第３の電位（Ｖｐ３）とする読出しシーケンスであるが、ワード線ＷＬの第３の電位（Ｖｐ３）への遷移とＳＳＷ線の第３の電位（Ｖｐ３）への遷移を同じに行うことは可能で、ＳＳＷ線を一度“Ｌ”レベルに遷移させる必要がなく、これによって高速化が可能である。
【００６０】
（実施の形態２）
図４と図５は本発明の（実施の形態２）を示す。
図４は本発明の（実施の形態２）の強誘電体記憶装置を示し、（実施の形態１）と同様の作用をなすものには同一の符号を付けて説明する。
【００６１】
この（実施の形態２）は、第２のビット線チャージ回路としてのＰ型トランジスタからなるビット線チャージトランジスタ４１４が追加されると共に、制御部１２４の構成が異なっている。ビット線ＢＬ，ＸＢＬを第２の電位（Ｖｐ２）にチャージするビット線チャージトランジスタ４１４はプリチャージ制御信号ＢＬＰＲＥによって制御されている。
【００６２】
この図４における制御部１２４は図５のタイミングチャートを実現するように構成されている。
時刻ｔ００では、ビット線ＢＬ，ＸＢＬ，サブビット線ＢＬＳ，ＸＢＬＳがグランド電位Ｖｓｓにディスチャージされている。時刻ｔ００からＢＬＤＩＳ線が“Ｌ”、プリチャージ制御信号ＰＲＥ，ＢＬＰＲＥが“Ｌ”とし、サブビット線ＢＬＳ，ＸＢＬＳが第１の電位（Ｖｐ１）、ＢＬ，ＸＢＬが第２の電位（Ｖｐ２）にプリチャージされる。
【００６３】
なお、Ｖｐ１  ＞  Ｖｐ２で、Ｖｐ２＋ＶT ＝  Ｖｐ３である。ＶTはトランジスタのスレッショルド電圧である。
時刻ｔ０では、プリチャージ制御信号ＰＲＥとＢＬＰＲＥを“Ｈ”レベル、ワード線ＷＬを第３の電位（Ｖｐ３）として、強誘電体キャパシタの選択を行う。以下の動作は、（実施の形態１）と同様である。
【００６４】
第１の電位（Ｖｐ１）は、通常昇圧電源などで昇圧された電源であり、外部電源から供給されたＶｐ１にて行うことで電力変換によって損失する電力だけ、低消費電力が図れる。
【００６５】
また、（実施の形態２）においても、ワード線ＷＬの第３の電位（Ｖｐ３）レベルへの遷移と、ＳＳＷ線の第３の電位（Ｖｐ３）への遷移は同時に行うことができ高速化が図れる。
【００６６】
また、サブビット線電位があらかじめ第１の電位（Ｖｐ１）にプリチャージし、ビット線チャージトランジスタ４１４の活性化によりビット線の第２の電位（Ｖｐ２）へのプリチャージを行い、サブビット線チャージ回路と第２のビット線チャージ回路の非活性化し、ビット線チャージ回路の活性化後、ワード線を活性化し、読み出しを行うメモリーセルを選択後、センスアンプを活性化しサブビット線の電圧を増幅し、読み出し動作を行うよう構成することもできる。
【００６７】
（実施の形態３）
図６と図７は本発明の（実施の形態３）を示す。
図６は本発明の（実施の形態３）の強誘電体記憶装置を示し、（実施の形態１）と同様の作用をなすものには同一の符号を付けて説明する。
【００６８】
この（実施の形態３）は、トランスファゲート１１１がＰ型トランジスタから構成され、トランジスタ１１２がＮ型トランジスタから構成されると共に、制御部１２５の構成とが（実施の形態１）とは異なっている。
【００６９】
トランジスタ１１２は、プリチャージ制御信号ＰＲＥによって制御されてサブビット線ＢＬＳ，ＸＢＬＳを第４の電位（Ｖｐ４）レベルにチャージする。
この図６における制御部１２５は図７のタイミングチャートを実現するように構成されている。
【００７０】
時刻ｔ００では、ビット線ＢＬ，ＸＢＬ，サブビット線ＢＬＳ，ＸＢＬＳがグランド電位Ｖｓｓにディスチャージされている。
時刻ｔ００からＢＬＤＩＳ線が“Ｌ”、プリチャージ制御信号ＰＲＥが“Ｈ”となって、サブビット線ＢＬＳ，ＸＢＬＳがトランジスタ１１２を介して第２の電位（Ｖｐ２）にプリチャージされる。
【００７１】
時刻ｔ０では、プリチャージ制御信号ＰＲＥを第４の電位（Ｖｐ４）、ワード線ＷＬを第３の電位（Ｖｐ３）レベル、セルプレート線ＣＰ，ＲＣＰを“Ｈ”として、強誘電体キャパシタの選択を行う。強誘電体キャパシタの選択を行うと、ＢＬ，ＸＢＬはメモリーセル保存されていた電荷量Ｑａ、Ｑｂ（図３）に応じてΔＶａ，ΔＶｂ増加する。
【００７２】
時刻ｔ１で、ＳＳＷ線をＶｓｓレベルとすれば、ビット線のプリチャージ時に対してトランジスタＭ１，Ｍ２のＶｇｓがΔＶａ，ΔＶｂだけ増加しているので、サブビット線ＢＬＳ，ＸＢＬＳからビット線ＢＬ，ＸＢＬへの充電が開始される。
【００７３】
このとき、ヒステリシスの状態は、Ａ，Ｂ（図３）にあるが、この充電のためにＣに移動する。この充電作用により、更にｄＱａ，ｄＱｂ（図３）の電荷を読み出すことになり、全電荷読出しが可能となる。
【００７４】
この充電に使用される電荷量は、（Ｑａ＋ｄＱａ），（Ｑｂ＋ｄＱｂ）であり、充電はＢＬＳ対から行われる。この充電作用により、ＢＬＳ対の電位低下する。その変化量は、
ΔＶａｓ＝（Ｑａ＋ｄＱａ）／Ｃｂｌｓ
ΔＶｂｓ＝（Ｑｂ＋ｄＱｂ）／Ｃｂｌｓ
となる。読出し電位差は、
0003688232.tif 000006
となる。従来の読出し電位差は、
ΔＶｏ＝（Ｑａ−Ｑｂ）／（２ＸＣｂ）
であるので、読出し電位差を従来と比較して
0003688232.tif 000007
だけ向上でき、これによって読出し動作の安定化が図れる。時刻ｔ３では、サブビット線に現れた読出し電位差電位差ΔＶをセンスアンプ制御信号ＳＥＮを“Ｈ”としてセンスアンプを起動して増幅する。
【００７５】
時刻ｔ３の後にＢＬ，ＢＬＳが電源電圧Ｖｄｄに充電される。
時刻ｔ４では、セルプレート線ＣＰ，ＲＣＰを“Ｌ”として“Ｈ”データの再書き込みを行う。時刻ｔ５ではセンスアンプ制御信号ＳＥＮを“Ｌ”、ＳＳＷ線をＶｓｓとし、ＢＬＤＩＳ線を“Ｈ”としてビット線のディスチャージを行い、ワード線ＷＬ，ＲＷＬ線を“Ｌ”とすることで読出し動作が完了する。
【００７６】
この構成では、ビット線プリチャージが不要になるため、Ｃｂｌ＊Ｖｐ１の電荷量だけ（実施の形態１）に比べて低消費電流化が図れる。また、容量の大きなビット線容量のプリチャージ期間が不要なため高速化が図れる。
【００７７】
なお、ビット線チャージ回路（１１１）が、ビット線電位（ＳＳＷ）を入力としたクランプ回路であり、第１の電位（Ｖｐ１）をグランド電位（Ｖｓｓ）よりも低くして構成することもできる。
【００７８】
（実施の形態４）
図８は本発明の（実施の形態４）の強誘電体記憶装置を示し、（実施の形態１）と同様の作用をなすものには同一の符号を付けて説明する。
【００７９】
この（実施の形態４）は、トランスファゲート１１１がＮ型トランジスタＭ１，Ｍ２と、ＣＭＯＳ型のＮＡＮＤゲート１２６，１２７で構成されるクランプ回路とで構成されている。制御部１２６の構成はＳＳＷのレベルを除いては（実施の形態１）の制御部１２３と同じである。
【００８０】
トランジスタ１１２は、プリチャージ制御信号ＰＲＥによって制御されてサブビット線ＢＬＳ，ＸＢＬＳをＶｄｄレベルにチャージする。
読出し動作シーケンスについては、（実施の形態１）と同様であるが、ＳＳＷ線の活性化レベルが第２の電位（Ｖｐ２）ではなく、ロジック“Ｈ”レベルのＶｄｄとなっている点が（実施の形態１）との相違点である。
【００８１】
（実施の形態１）での読出し動作において、図２に示す時刻ｔ１〜ｔ２でのビット線チャージ期間は、図１のトランジスタＭ１，Ｍ２がソースフォロワで動作するため時間がかかるのに対して、この（実施の形態４）ではビット線電位を入力とするクランプ回路でビット線を充電するため、高速化が可能となる。
【００８２】
この実施の形態では、前記クランプ回路はＮ型ＭＯＳとＰ型ＭＯＳを使ったＣＭＯＳ型としたが、クランプ回路の形態を限定するものではなく、ＮＭＯＳ型単独でも使用可能である。
【００８３】
また、（実施の形態３）についても、トランスファゲート１１１に代わって、前記クランプ回路を適用も可能である。
（実施の形態５）
図９は本発明の（実施の形態５）の強誘電体記憶装置を示し、（実施の形態１）と同様の作用をなすものには同一の符号を付けて説明する。
【００８４】
図９では、（実施の形態１）に対してビット線負荷容量９２２を備えたもので、これはＮＭＯＳのゲート酸化膜容量で構成される。制御部１２９の構成は（実施の形態１）の制御部１２３と同じである。
【００８５】
（実施の形態１）においては、読出し動作におけるビット線電位の変化量は、
ΔＶａｓ＝（Ｑａ＋ｄＱａ）／Ｃｂｌｓ
ΔＶｂｓ＝（Ｑｂ＋ｄＱｂ）／Ｃｂｌｓ
であらわせるが、ここでΔＶａｓ、Ｖｂｓが（Ｖｐ１−Ｖｐ２）より大きくなると、所望の増幅が困難となる。第１の電位（Ｖｐ１）を十分大きくすれば問題はないが、プロセスの制約などで制限があるのに対して、この（実施の形態５）によれば、サブビット線に容量負荷を備えることで、上記課題を解決でき、ビット線の電位変化を以下のように制御できる。
【００８６】
ΔＶａｓ＝（Ｑａ＋ｄＱａ）／（Ｃｂｌｓ＋Ｃｂｌｎ）
ΔＶｂｓ＝（Ｑｂ＋ｄＱｂ）／（Ｃｂｌｓ＋Ｃｂｌｎ）
そして、以下いずれかを満足するようにＣｂｌｎを設定すればよい。
【００８７】
ΔＶａｓ  ＜  （Ｖｐ２−Ｖｐ１＋センスアンプ入力感度）
ΔＶｂｓ  ＜  （Ｖｐ２−Ｖｐ１＋センスアンプ入力感度）
（実施の形態６）
図１０は本発明の（実施の形態６）の強誘電体記憶装置を示し、（実施の形態１）と同様の作用をなすものには同一の符号を付けて説明する。
【００８８】
図１０では、図１におけるトランスファゲート１１１が、ＣＭＯＳ構成のトランスファゲート１０１１に変更したことと、サブビット線ＢＬＳ，ＸＢＬＳと隣接メモリーセルアレイ１０１６とを、同様のトランスファゲート１０１５を介して選択的に接続できる構成としている点が、（実施の形態１）とは異なっている。トランスファゲート１０１５はＳＳＷＢによって制御されている。制御部１３０の構成は（実施の形態１）の制御部１２３とほぼ同様で、ＸＳＳＷ線は常に第３の電位（Ｖｐ３）、ＳＳＷＢは常に“Ｌ”レベル、ＸＳＳＷＢは時刻ｔ００〜ｔ３の期間“Ｌ”レベル、それ以外は第３の電位（Ｖｐ３）である。
【００８９】
この構成によって、（実施の形態５）で必要となるビット線負荷容量９２２に代わって、隣接メモリーセルアレイの寄生ビット線容量１０２２を利用でき、小面積化ができる。
【００９０】
（実施の形態７）
図１１は本発明の（実施の形態７）の強誘電体記憶装置を示し、（実施の形態５）と同様の作用をなすものには同一の符号を付けて説明する。
【００９１】
図１１では、図９におけるビット線容量負荷９２２として、Ｃｂｌｎ０〜Ｃｂｌｎｎのｎ個の容量からなるサブビット線容量負荷１１２２と、強誘電体劣化検出回路１１２３を備える。強誘電体劣化検出回路１１２３は選択された強誘電体メモリーセル１０５とは別の強誘電体メモリーセル１０５をモニタして強誘電体キャパシタ１０１の劣化（図３のＰｒの劣化度合い）を計測する。制御部１３１の構成は（実施の形態１）の制御部１２３と同じである。
【００９２】
（実施の形態５）では、読出し動作の最適化のためサブビット線に容量を付加しているが、強誘電体の劣化によって、（Ｑａ＋ｄＱａ），（Ｑｂ＋ｄＱｂ）が減少するため、初期状態では最適に設定されたサブビット線容量が、強誘電体劣化後には最適値ではなくなる。この課題を解決するために、本実施の形態ではサブビット線容量をＣＡＰ０〜ＣＡＰｎの制御信号で選択的に負荷できる構成としている。別途設けた強誘電体劣化判定回路１０２３より、ＣＡＰ０〜ＣＡＰｎを制御して、サブビット線容量を常に最適値に設定する。
【００９３】
（実施の形態８）
図１２は本発明の（実施の形態８）の強誘電体記憶装置を示し、（実施の形態７）におけるビット線容量負荷のサブビット線ＢＬＳ，ＸＢＬＳへの接続を個々に制御できる構成としたものである。制御部１３２の構成は（実施の形態１）の制御部１３１と同じである。
【００９４】
ＣＡＰ０〜ＣＡＰｎがサブビット線ＢＬＳへの容量負荷制御線で、ＣＡＰ０ｂ〜ＣＡＰｎｂがサブビット線ＸＢＬＳへの容量負荷制御線である。この（実施の形態８）の強誘電体劣化検出回路１１２３は、強誘電体劣化検出とスクリーニング時のＣＡＰｎ、ＣＡＰｎｂの設定を行うように構成されている。
【００９５】
強誘電体記憶装置の検査時などにおいて、読出しマージンの少ない強誘電体容量をスクリーニングする場合、ＣＡＰ０〜ＣＡＰｎ、ＣＡＰ０ｂ〜ＣＡＰｎｂを別々に制御することで、読出しに電位にオフセットを加えることが可能となり、これによって所望の動作マージンに達していない強誘電体容量を検出することが可能となる。
【００９６】
以上のように本発明の各実施の形態を具体的に説明したが、本発明はそれに限定されるものではない。たとえば、上記実施例では、１Ｔ１Ｃ構成の強誘電体記憶装置について説明したが、リファレンス容量を強誘電体容量とし、２つの強誘電体容量に相補のデータを書き込み、ＲＷＬ線をワード線ＷＬ、ＲＣＰをセルプレート線ＣＰと共通にすれば、２Ｔ２Ｃ構成の強誘電体記憶装置にも適用可能である。
【００９７】
【発明の効果】
以上のように本発明によると、読み出し動作において、書き込み時に保存した最大の分極電荷を取り出すことが可能となり、読み出し動作マージンを大きく向上させることができる。さらに、低電圧動作においても安定した動作が可能になる。
【図面の簡単な説明】
【図１】本発明の（実施の形態１）における強誘電体記憶装置の構成図
【図２】同実施の形態の読み出し動作タイミング図
【図３】同実施の形態のヒステリシス軌跡図
【図４】本発明の（実施の形態２）における強誘電体記憶装置の構成図
【図５】同実施の形態の読み出し動作タイミング図
【図６】本発明の（実施の形態３）における強誘電体記憶装置の構成図
【図７】同実施の形態の読み出し動作タイミング図
【図８】本発明の（実施の形態４）における強誘電体記憶装置の構成図
【図９】本発明の（実施の形態５）における強誘電体記憶装置の構成図
【図１０】本発明の（実施の形態６）における強誘電体記憶装置の構成図
【図１１】本発明の（実施の形態７）における強誘電体記憶装置の構成図
【図１２】本発明の（実施の形態８）における強誘電体記憶装置の構成図
【図１３】従来の１Ｔ１Ｃ型のメモリーセルを含んだ強誘電体記憶装置の構成図
【図１４】同従来例の読み出し動作のタイミングチャート図
【図１５】同従来例の強誘電体キャパシタのヒステリシス特性図
【符号の説明】
１０１    強誘電体キャパシタ
１０２    選択トランジスタ
１０３    リファレンスキャパシタ
１０４    リファレンスキャパシタ選択トランジスタ
１０５    強誘電体メモリーセル
１１０    ビット線ディスチャージトランジスタ
１１１    トランスファゲート（ビット線チャージ回路）
１１２    サブビット線チャージトランジスタ
１１３    センスアンプ
１２０    ビット線寄生容量
１２１    サブビット線寄生容量
１２７，１２８    クランプ回路
４１４    ビット線チャージトランジスタ（第２のビット線チャージ回路）
９２２    サブビット線負荷容量
１０１１    トランスファゲート
１０１５    トランスファゲート
１０１６    隣接メモリーセルアレイ
１０２２    隣接メモリーセルアレイの寄生ビット線容量
１１２２    サブビット線負荷容量
１１２３    強誘電体劣化検出回路
ＷＬ    ワード線
ＢＬ    ビット線
ＳＳＷ    ビット線電位
ＣＰ    セルプレート線
ＢＬＳ，ＸＢＬＳ    サブビット線
Ｖｐ１    第１の電位
Ｖｐ２    第２の電位
Ｖｐ３    第３の電位
Ｖｐ４    第４の電位
Ｖｓｓ    グランド電位
ＢＬＳ    サブビット線（選択サブビット線）
ＸＢＬＳ    サブビット線（参照サブビット線）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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