(57)【特許請求の範囲】
【請求項１】
その面内に複数個の半導体素子が形成された第１の半導体ウェハーの個々の半導体素子上にバンプ電極を形成する工程と、
前記第１の半導体ウェハーの表面に対して、各半導体素子単位ごとに分離溝を形成する工程と、
前記第１の半導体ウェハーに対して、複数の半導体素子単位で各半導体素子間に分離溝が形成された半導体素子群に分割する工程と、
前記半導体素子群の各半導体素子のバンプ電極と基板上の電極とを接続し、基板上に半導体素子群を接続する工程と、
前記基板上に接続した前記半導体素子群の裏面側から前記半導体素子群の各半導体素子単位の分離溝まで研削し、前記半導体素子群の厚みを薄厚にするとともに、半導体素子群を個々の半導体素子に分離する工程とよりなることを特徴とする半導体装置の製造方法。
【請求項２】
その面内に複数個の半導体素子が形成された第１の半導体ウェハーの個々の半導体素子上にバンプ電極を形成する工程と、
前記第１の半導体ウェハーの表面に対して、各半導体素子単位ごとに分離溝を形成する工程と、
前記第１の半導体ウェハーに対して、少なくとも２つの半導体素子単位で各半導体素子間に分離溝が形成された半導体素子群に分割する工程と、
その面内に複数個の半導体素子が形成された第２の半導体ウェハーの個々の半導体素子の電極と前記半導体素子群の各半導体素子のバンプ電極とを接続し、第２の半導体ウェハーの半導体素子上に前記半導体素子群を接続する工程と、
前記第２の半導体ウェハー上に接続した前記半導体素子群の裏面から、前記半導体素子群の各半導体素子単位の分離溝まで研削し、前記半導体素子群の厚みを薄厚にするとともに、前記半導体素子群を個々の半導体素子に分離する工程と、
前記第２の半導体ウェハーに対して各半導体素子ごとに分離し、１つの半導体素子上に少なくとも２つの半導体素子が接続されたマルチチップモジュール型の半導体装置を形成する工程とよりなることを特徴とする半導体装置の製造方法。
【請求項３】
基板上に少なくとも２つの半導体素子が分離して搭載された半導体装置の製造方法において、
その面内に複数個の半導体素子が形成された第１の半導体ウェハーの個々の半導体素子上にバンプ電極を形成する工程と、
前記第１の半導体ウェハーを、基板上に搭載される少なくとも２つの半導体素子からなる半導体素子群に分割する工程と、
前記半導体素子群の各半導体素子のバンプ電極と前記基板上の電極とを接続し、前記基板上に前記半導体素子群を接続する工程と、
ウェハー切断装置を用いて、前記基板上に接続した前記半導体素子群を、個々の半導体素子に分割し、分離する工程とよりなることを特徴とする半導体装置の製造方法。
【請求項４】
その面内に複数個の半導体素子が形成された第１の半導体ウェハーの個々の半導体素子上にバンプ電極を形成する工程と、
前記第１の半導体ウェハーを、少なくとも２つの半導体素子単位で半導体素子群に分割する工程と、
その面内に複数個の半導体素子が形成された第２の半導体ウェハーの個々の半導体素子の電極と前記半導体素子群の各半導体素子のバンプ電極とを接続し、第２の半導体ウェハーの半導体素子上に前記半導体素子群を接続する工程と、
ウェハー切断装置を用いて、前記第２の半導体ウェハー上に接続した前記半導体素子群を、個々の半導体素子に分割する工程とよりなることを特徴とする半導体装置の製造方法。
【請求項５】
その面内に複数個の半導体素子が形成された第１の半導体ウェハーの個々の半導体素子上にバンプ電極を形成する工程と、
前記第１の半導体ウェハーを、複数の半導体素子単位の半導体素子群に分割する工程と、
前記半導体素子群の各半導体素子のバンプ電極と基板上の電極とを接続し、基板上に半導体素子群を接続する工程と、
前記半導体素子群の半導体素子単位の境界部を除いた裏面にレジストパターンを形成する工程と、
前記レジストパターンが形成されていない半導体素子群の各半導体素子単位の境界部を、エッチングによって分離する工程とよりなることを特徴とする半導体装置の製造方法。
【請求項６】
その面内に複数個の半導体素子が形成された第１の半導体ウェハーの個々の半導体素子上にバンプ電極を形成する工程と、
前記第１の半導体ウェハーを、複数の半導体素子単位の半導体素子群に分割する工程と、
その面内に複数個の半導体素子が形成された第２の半導体ウェハーの個々の半導体素子の電極と前記半導体素子群の各半導体素子のバンプ電極とを接続し、第２の半導体ウェハーの半導体素子上に前記半導体素子群を接続する工程と、
前記半導体素子群の半導体素子単位の境界部を除いた裏面にレジストパターンを形成する工程と、
前記レジストパターンが形成されていない半導体素子群の各半導体素子単位の境界部を、エッチングによって分離する工程とよりなることを特徴とする半導体装置の製造方法。
【請求項７】
機械研削または、化学薬品を用いた化学研磨または、前記機械研削と前記化学研磨との併用または、プラズマによるドライエッチングにより、第１の半導体ウェハーの裏面を研削または研磨することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項８】
第１の半導体ウェハーの表面に対して、各半導体素子単位ごとに分離溝を形成する工程は、前記第１の半導体ウェハーの表面の各半導体素子単位ごとに回転ブレードにより切削して各半導体どうしが薄厚部で接続された分離溝を形成する工程であることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項９】
半導体素子群の各半導体素子のバンプ電極と基板上の電極とを接続し、基板上に半導体素子群を接続する工程は、半導体素子群と基板との間に樹脂を介して行うことを特徴とする請求項１または請求項３または請求項５に記載の半導体装置の製造方法。
【請求項１０】
半導体素子群の各半導体素子のバンプ電極と第２の半導体ウェハーの個々の半導体素子の電極とを接続し、前記第２の半導体ウェハー上に半導体素子群を接続する工程は、半導体素子群と前記第２の半導体ウェハーとの間に樹脂を介して行うことを特徴とする請求項２または請求項４または請求項６に記載の半導体装置の製造方法。
【請求項１１】
基板は回路構成された回路基板を用いることを特徴とする請求項１または請求項３または請求項５に記載の半導体装置の製造方法。
【請求項１２】
基板は半導体素子基板を用いることを特徴とする請求項１または請求項３または請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩなどの複数の半導体素子を、回路基板または別の半導体素子に接続した半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、ＬＳＩ半導体装置の低コスト化および小型化を図るために、互いに異なる機能を有するＬＳＩまたは互いに異なるプロセスにより形成されたＬＳＩを有する複数の半導体チップがフェースダウン方式で接続されてなるマルチチップモジュールの半導体装置が提案されている。
【０００３】
以下、従来のマルチチップモジュール型の半導体装置について、図１０を参照しながら説明する。
【０００４】
図１０は、従来の半導体装置を示す断面図である。
【０００５】
図１０に示すように、接続用電極１０１が形成されたシリコン多層基板１０２に、半田バンプ１０３が形成されたＬＳＩチップ１０４が、シリコン多層基板１０２とＬＳＩチップ１０４との間隙に封止樹脂１０５が注入、硬化されてフリップチップ接続されている。そして、ＬＳＩチップ１０４が搭載されたシリコン多層基板１０２は、ダイボンド樹脂１０６により支持基板１０７上に固定されている。また、シリコン多層基板１０２に形成された内部電極１０８と支持基板１０７の配線１０９とは、金属細線１１０によって電気的に接続され、ＬＳＩチップ１０４と金属細線１１０の周囲はキャップ１１１に囲まれている。また、配線１０９と外部電極１１２とは、スルーホール１１３によって電気的に接続されている。
【０００６】
以上のように構成された半導体装置の製造方法について説明する。
【０００７】
まず、シリコン多層基板１０２に、半田バンプ１０３を有するＬＳＩチップ１０４を１個ずつ搬送して実装した後、半田付けにより接続する。なお、内部電極１０８には、銅やアルミニウム等を用いており、絶縁層にはポリイミド、ＳｉＯ2等を用いている。ＬＳＩチップ１０４とシリコン多層基板１０２との接続は、絶縁性樹脂１０５を介して、半田バンプ１０３と接続用電極１０１とを位置合わせし、ＬＳＩチップ１０４をシリコン多層基板１０２に設置した後、リフローにより行う。
【０００８】
次に、ＬＳＩチップ１０４が搭載されたシリコン多層基板１０２をセラミック等よりなる支持基板１０７にダイボンド樹脂１０６により固定する。その後、シリコン多層基板１０２の内部電極１０８と支持基板１０７の配線１０９とを金属細線１１０にて接続する。また、配線１０９と外部電極１１２とを、スルーホール１１３によって電気的に接続している。最後に、キャップ１１１を、支持基板１０７に接着剤もしくは、半田等により固定する。ここでは、ＬＳＩチップ１０４をシリコン多層基板１０２に接続したが、半導体チップに接続してもよい。
【０００９】
【発明が解決しようとする課題】
しかしながら、前記従来の半導体装置の製造方法によると、シリコン多層基板上にマルチチップ実装するためには、半導体チップをフェイスダウン方式で、１回の搬送で１チップごとの実装を行っていたため、組み立てに時間を要し、コストが高くなるという課題があった。
【００１０】
前記に鑑み、本発明は、前記の課題を解消することにより、組立て時間を低減し、高性能で低コストなマルチチップモジュール型の半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
前記従来の課題を解決するために、本発明の半導体装置の製造方法は、その面内に複数個の半導体素子が形成された第１の半導体ウェハーの個々の半導体素子上にバンプ電極を形成する工程と、前記第１の半導体ウェハーの表面に対して、各半導体素子単位ごとに分離溝を形成する工程と、前記第１の半導体ウェハーに対して、複数の半導体素子単位で各半導体素子間に分離溝が形成された半導体素子群に分割する工程と、前記半導体素子群の各半導体素子のバンプ電極と基板上の電極とを接続し、基板上に半導体素子群を接続する工程と、前記基板上に接続した前記半導体素子群の裏面側から前記半導体素子群の各半導体素子単位の分離溝まで研削し、前記半導体素子群の厚みを薄厚にするとともに、半導体素子群を個々の半導体素子に分離する。
【００１２】
このような半導体装置の製造方法により、複数の半導体素子を同時に一括して基板上に搬送し、実装することが可能となるので、半導体素子それぞれを搬送して基板に実装する場合に比較して、半導体素子の搬送時間が大幅に短縮し、半導体装置の組立てコストの低減を達成することが可能となる。
【００１３】
また、その面内に複数個の半導体素子が形成された第１の半導体ウェハーの個々の半導体素子上にバンプ電極を形成する工程と、前記第１の半導体ウェハーの表面に対して、各半導体素子単位ごとに分離溝を形成する工程と、前記第１の半導体ウェハーに対して、少なくとも２つの半導体素子単位で各半導体素子間に分離溝が形成された半導体素子群に分割する工程と、その面内に複数個の半導体素子が形成された第２の半導体ウェハーの個々の半導体素子の電極と前記半導体素子群の各半導体素子のバンプ電極とを接続し、第２の半導体ウェハーの半導体素子上に前記半導体素子群を接続する工程と、前記第２の半導体ウェハー上に接続した前記半導体素子群の裏面から、前記半導体素子群の各半導体素子単位の分離溝まで研削し、前記半導体素子群の厚みを薄厚にするとともに、前記半導体素子群を個々の半導体素子に分離する工程と、前記第２の半導体ウェハーに対して各半導体素子ごとに分離し、１つの半導体素子上に少なくとも２つの半導体素子が接続されたマルチチップモジュール型の半導体装置を形成する。
【００１４】
このような半導体装置の製造方法により、半導体素子を積層させた構造の半導体装置を製造する場合、半導体ウェハーを半導体素子単位に分割した後に実装するよりも、あらかじめ半導体ウェハーどうしを実装した後に、半導体装置を構成する半導体素子積層体に分割することで、半導体素子の搬送時間が大幅に短縮し、半導体装置の組立てコストの低減を達成することが可能となる。
【００１５】
また、基板上に少なくとも２つの半導体素子が分離して搭載された半導体装置の製造方法において、その面内に複数個の半導体素子が形成された第１の半導体ウェハーの個々の半導体素子上にバンプ電極を形成する工程と、前記第１の半導体ウェハーを、基板上に搭載される少なくとも２つの半導体素子からなる半導体素子群に分割する工程と、前記半導体素子群の各半導体素子のバンプ電極と前記基板上の電極とを接続し、前記基板上に前記半導体素子群を接続する工程と、ウェハー切断装置を用いて、前記基板上に接続した前記半導体素子群を、個々の半導体素子に分割し、分離する工程とよりなる。
【００１６】
このような半導体装置の製造方法により、多数の微小な半導体素子が大口径の半導体ウェハーに形成されている場合でも、半導体素子を連結するダイシングラインを、ウェハー切断装置を用いて高速で加工することにより、ＬＳＩウェハーをあらかじめ個々のＬＳＩチップに分離した後に、ＬＳＩチップを１個ずつ搬送して基板上に実装するよりも、半導体装置の組立て時間を短縮することができ、加工コストを低減することが可能となる。
【００１７】
また、その面内に複数個の半導体素子が形成された第１の半導体ウェハーの個々の半導体素子上にバンプ電極を形成する工程と、前記第１の半導体ウェハーを、少なくとも２つの半導体素子単位で半導体素子群に分割する工程と、その面内に複数個の半導体素子が形成された第２の半導体ウェハーの個々の半導体素子の電極と前記半導体素子群の各半導体素子のバンプ電極とを接続し、第２の半導体ウェハーの半導体素子上に前記半導体素子群を接続する工程と、ウェハー切断装置を用いて、前記第２のウェハー上に接続した前記半導体素子群を、個々の半導体素子に分割する工程とよりなる。
【００１８】
このような半導体装置の製造方法により、半導体素子を連結するダイシングラインを、ウェハー切断装置を用いて高速で加工することにより、ＬＳＩウェハーをあらかじめ個々のＬＳＩチップに分離した後に、ＬＳＩチップを１個ずつ搬送して半導体ウェハー上に実装するよりも、半導体装置の組立て時間を短縮することができ、加工コストを低減することが可能となる。
【００１９】
また、その面内に複数個の半導体素子が形成された第１の半導体ウェハーの個々の半導体素子上にバンプ電極を形成する工程と、前記第１の半導体ウェハーを、複数の半導体素子単位の半導体素子群に分割する工程と、前記半導体素子群の各半導体素子のバンプ電極と基板上の電極とを接続し、基板上に半導体素子群を接続する工程と、前記半導体素子群の半導体素子単位の連結部を除いた裏面にレジストパターンを形成する工程と、前記レジストパターンが形成されていない半導体素子群の各半導体素子単位の連結部を、エッチングによって分離する工程とよりなる。
【００２０】
このような半導体装置の製造方法により、半導体ウェハーに形成された複数の半導体素子を分離する場合に、レジストを所望のパターンに塗布することで、分離部の形状を任意に設定できるので、半導体素子の形状に左右されることなく、半導体素子の連結部に対して高精度なエッチングを行うことが可能となる。また、半導体ウェハーに対して一括した加工が可能となるので、微小な半導体素子が形成された大口径の半導体ウェハーに対しても、加工時間が増加することはなく、半導体装置の組立てコストの低減を達成することが可能となる。
【００２１】
また、その面内に複数個の半導体素子が形成された第１の半導体ウェハーの個々の半導体素子上にバンプ電極を形成する工程と、前記第１の半導体ウェハーを、複数の半導体素子単位の半導体素子群に分割する工程と、前記半導体素子群の各半導体素子のバンプ電極と第２の半導体ウェハーの個々の半導体素子の電極とを接続し、第２の半導体ウェハーの半導体素子上に前記半導体素子群を接続する工程と、前記半導体素子群の半導体素子単位の連結部を除いた裏面にレジストパターンを形成する工程と、前記レジストパターンが形成されていない半導体素子群の各半導体素子単位の連結部を、エッチングによって分離する工程とよりなる。
【００２２】
このような半導体装置の製造方法により、半導体ウェハーに形成された複数の半導体素子を分離する場合に、半導体ウェハーに対するレジスト塗布は、微細な形状のパターンに対しても対応して形成することが可能であるので、分離部の形状を任意に設定することができ、半導体素子の形状に左右されることなく、半導体素子の連結部に対して高精度なエッチングを行うことが可能となる。また、半導体ウェハーに対して一括した加工が可能となるので、微小な半導体素子が形成された大口径の半導体ウェハーに対しても、加工時間が増加することはなく、半導体装置の組立てコストの低減を達成することが可能となる。
【００２３】
また、機械研削または、化学薬品を用いた化学研磨または、前記機械研削と前記化学研磨との併用または、プラズマによるドライエッチングにより、第１の半導体ウェハーの裏面を研削または研磨する。
【００２４】
このような半導体装置の製造方法により、ウェハーの厚みやサイズおよび、ウェハーに形成された半導体素子の配置ならびに個数などに合わせて最適な研削方法あるいは研磨方法を選択して、研削あるいは研磨状態の安定化および研削あるいは研磨時間の短縮化を達成することが可能となる。
【００２５】
また、第１の半導体ウェハーの表面に対して、各半導体素子単位ごとに分離溝を形成する工程は、前記第１の半導体ウェハーの表面の各半導体素子単位ごとに回転ブレードにより切削して各半導体どうしが薄厚部で接続された分離溝を形成する。
【００２６】
このような半導体装置の製造方法により、複数の半導体素子を同時に一括して基板上に搬送し、実装することが可能となるので、半導体素子それぞれを搬送して基板に実装する場合に比較して、半導体素子の搬送時間が大幅に短縮し、半導体装置の組立てコストの低減を達成することが可能となる。また、複数の半導体素子からなる半導体素子群を一括して半導体ウェハーまたは基板に実装した後に、半導体素子群を個々の半導体素子に分割するので、実装回数が減るとともに、半導体ウェハーに対する半導体素子の実装精度も向上する。
【００２７】
また、半導体素子群の各半導体素子のバンプ電極と基板上の電極とを接続し、基板上に半導体素子群を接続する工程は、半導体素子群と基板との間に樹脂を介して行う。
【００２８】
このように、半導体素子群と基板との間に樹脂を介して基板上に半導体素子群を接続することで、外部からの機械的作用や温度変化などに対して、安定した接続を保つことができる。
【００２９】
また、半導体素子群の各半導体素子のバンプ電極と第２の半導体ウェハーの個々の半導体素子の電極とを接続し、前記第２の半導体ウェハー上に半導体素子群を接続する工程は、半導体素子群と前記第２の半導体ウェハーとの間に樹脂を介して行う。
【００３０】
このように、半導体素子群と半導体ウェハーとの間に樹脂を介して半導体ウェハー上に半導体素子群を接続することで、外部からの機械的作用や温度変化などに対して、安定した接続を保つことができる。
【００３１】
また、基板は回路構成された回路基板を用いる。
【００３２】
このように、回路構成された基板を用いることで、回路基板に実装する半導体素子に形成された電極配置に対応した位置に電極形成が可能であり、また、複数の電極を接続する配線の形成や、スルーホールによる基板の表裏の電気的接続および外部基板との電気的接続が可能となる。
【００３３】
また、基板は半導体素子基板を用いる。
【００３４】
このように、半導体素子基板を用いることで、異なる機能を有する異種の半導体素子の立体的な電気的接続を行い、高密度な実装構造の構成が可能となる。
【００３５】
【発明の実施の形態】
以下、本発明の半導体装置の製造方法の一実施形態について図面を参照しながら説明する。
【００３６】
まず、本発明の第１の実施形態について説明する。
【００３７】
図１〜図３は本実施形態における半導体装置の製造方法の各工程ごとの断面図を示している。
【００３８】
図１（ａ）に示すように、まず、複数の半導体素子がその面内に形成されたＬＳＩウェハー１の各半導体素子の電極上に、半田バンプ２を形成し、ＬＳＩウェハー１に対してダイサー等のウェハー切断装置により、薄厚部を有したＬＳＩチップ分離溝３を形成する。この時のＬＳＩチップ分離溝３の深さは、最終的に個々のＬＳＩチップに分離した時のチップ厚と同等もしくはそれ以上の深さにすることが必要である。また、ＬＳＩチップ分離溝３の形成は、単数の半導体素子（ＬＳＩチップ）単位または複数の半導体素子（ＬＳＩチップ）単位に形成するもので、本実施形態では２つの半導体素子単位に形成している。
【００３９】
次に図１（ｂ）に示すように、ＬＳＩウェハー１を、ウェハー切断装置により、複数のチップ単位であるＬＳＩチップ群４に切断する。
【００４０】
次に図２（ｃ）に示すように、その面内に複数の半導体素子が形成された半導体ウェハー５の裏面にダイシングシート（図示せず）を貼り付ける。ダイシングシートを半導体ウェハー５に貼り付けることにより、ＬＳＩチップ群４の半導体ウェハー５への接続時に発生する衝撃に対して、破損することを防止するとともに、半導体ウェハー５を、後工程で、半導体素子単位ごとに切断しても、半導体ウェハーに形成された複数の半導体素子は、ダイシングシートに固定されているので、半導体ウェハー５ごとの搬送の管理が容易になる。
【００４１】
また、半導体ウェハー５の個々の半導体素子上に、ＬＳＩチップ群４を接続するために、絶縁性樹脂６を、半導体ウェハー５の回路形成面またはＬＳＩチップ群４の回路形成面に塗布し、ボンディングツール７の先端に真空吸着して搬送したＬＳＩチップ群４を、半田バンプ２と接続用電極８とを位置合わせし、半導体ウェハー５に接続する。そして、絶縁性樹脂６を加熱して硬化することにより、ＬＳＩチップ群４を半導体ウェハー５に固定する。なお、ＬＳＩチップ群４の半田バンプ２と半導体ウェハー５の接続用電極８を接続した後、絶縁性樹脂６を注入し加熱しても、ＬＳＩチップ群４を半導体ウェハー５に固定することができる。
【００４２】
次に図２（ｄ）に示すように、ＬＳＩチップ群４を半導体ウェハー５に接続した状態で、半導体ウェハーのバックグラインド工法と同様に、研削装置を用いてＬＳＩチップ群４の回路形成面ではない面、すなわち底面側から、少なくともＬＳＩチップ分離溝３の底部にまで研削し、薄厚部を除去すると、ＬＳＩチップ群４が個々のＬＳＩチップ９に分離独立する。ここで、研削装置による加工深さは、少なくともＬＳＩチップ分離溝３の底部にまで必要であり、薄厚部を除去する深さに設定する。また、最大加工深さは、製品の製造工程におけるＬＳＩチップの機械的強度および製品完成後の品質を保持できる範囲ならば、特に限定されるものではない。
【００４３】
次に図２（ｅ）に示すように、ウェハー切断装置により、半導体ウェハー５を個々の半導体チップ１０に分離する。このように、個々の半導体チップ１０上に複数のＬＳＩチップ９が実装された構成体を、以下、複数チップ実装体１１と呼ぶ。
【００４４】
次に図３（ｆ）に示すように、まず、ダイパッド１２にダイボンド樹脂１３を塗布し、複数チップ実装体１１を構成する半導体チップ１０の裏面をダイパッド１２に対向させて、塗布したダイボンド樹脂１３上に接着する。そして、複数チップ実装体１１の外部電極１４とインナーリード１５とを金属細線１６によって電気的に接続し、複数チップ実装体１１と金属細線１６およびインナーリード１５の周囲を封止樹脂１７によって封止する。その後、封止樹脂１７から外部に露出したリードの先端部分をガルウィング形状に折り曲げて、外部基板に実装可能な形状に成形する。
【００４５】
なお、ＬＳＩチップ群４の研削工程の前工程あるいは後工程に、半導体ウェハー５の回路形成面ではない面を研削する工程を追加すれば、半導体装置の薄型化が可能になるばかりでなく、半導体ウェハー５の平坦性の向上を確保することができ、複数チップ実装体１１のダイパッド１２に対する実装安定性も向上する。
【００４６】
また、本実施形態では、ＬＳＩチップ群を、複数の半導体素子から形成された半導体ウェハー上に接続したが、半導体ウェハーではなく、配線回路が形成された回路基板上に接続してもよく、この場合、半導体ウェハー上に形成したバンプと回路基板上の配線部とを位置合わせして接続する。その後は、半導体ウェハー上にＬＳＩチップを接続した場合と同様にして、研削装置を用いて、少なくともＬＳＩチップの厚みの切り込み深さで、ＬＳＩチップを連結する薄厚部を研削し、ＬＳＩチップ群を個々のＬＳＩチップに分離する。
【００４７】
また、ＬＳＩチップ群の裏面は、本実施形態では研削装置によって研削したが、ＬＳＩチップ分離溝にまで加工できる方法ならば、他の機械的加工法でもよい。
【００４８】
また、化学薬品を用いた化学研磨または、機械研削と化学研磨との併用または、プラズマによるドライエッチングによっても加工が可能であり、これらの加工法を用いることによりＬＳＩチップ群を個々のＬＳＩチップに分離することができる。
【００４９】
本実施形態の半導体装置の製造方法により、複数のＬＳＩチップが連結された状態で基板に実装することが可能となり、あらかじめ分割されたＬＳＩチップそれぞれを搬送して実装するよりも搬送時間が短縮し、組立てコストの低減を達成することができる。また、半導体ウェハーの裏面を研削または研磨する工程を導入することにより、半導体ウェハーの厚みの調整が可能となり、半導体装置の厚みの薄型化を達成することもできる。
【００５０】
次に、本発明の第２の実施形態の半導体装置の製造方法について説明する。
【００５１】
図４〜図６は、本実施形態における半導体装置の製造方法の各工程ごとの断面図である。
【００５２】
まず、図４（ａ）に示すように、複数個のＬＳＩ素子が形成されたＬＳＩウェハーに、半田バンプ２を形成し、このＬＳＩウェハーをウェハー切断装置により、少なくとも２つのＬＳＩ素子単位でＬＳＩチップ群４に切断する。このウェハー切断装置によるＬＳＩウェハーの切断は、単数のチップ単位または複数のチップ単位に形成するもので、本実施形態では、２チップ単位に形成している。
【００５３】
次に、図４（ｂ）に示すように、複数の半導体素子から構成される半導体ウェハー５上にＬＳＩチップ群４を接続するために、半導体ウェハー５上のＬＳＩチップ群４を実装する位置に絶縁性樹脂６を塗布し、ボンディングツール７によって真空吸着された状態で搬送されたＬＳＩチップ群４と半導体ウェハー５とを位置合わせし、ＬＳＩチップ群４を半導体ウェハー５に接続する。そして、ＬＳＩチップ群４を半導体ウェハー５に接続した状態で、赤外線装置を用いてＬＳＩチップ群の素子単位の境界部を認識し、切断位置を判定する。なお、この工程においては、ＬＳＩチップ群４に形成されている半田バンプ２と半導体ウェハー５に形成されている接続用電極８とを接続した後、絶縁性樹脂６を注入してもよい。
【００５４】
次に、図５（ｃ）に示すように、ウェハー切断装置１８により、ＬＳＩチップ群の回路形成面でない面から、ＬＳＩチップ群４の素子単位の境界部を、少なくともＬＳＩチップ群４の厚みを切断し、ＬＳＩチップ群４を独立した個々のＬＳＩチップ９に分離する。なお、ウェハー切断装置１８による最大切断深さは、半導体ウェハー５の表面に達することがない切断深さならば、特に限定されるものではなく、ＬＳＩチップ９と半導体ウェハー５の間隙にある絶縁性樹脂６の部分にまで切断してもよい。
【００５５】
また、ＬＳＩチップ群の切断工程の前工程または後工程に、半導体ウェハー５の裏面研削工程を追加することにより、さらに薄型の半導体装置の製造が可能となる。
【００５６】
次に、図５（ｄ）に示すように、ＬＳＩチップ９が搭載された半導体ウェハー５を、ウェハー切断装置１８により個々の半導体チップ１０に切断する。ここで、個々の半導体チップ１０に複数のＬＳＩチップ９が実装された構成体を、複数チップ実装体１１と呼ぶ。
【００５７】
さらに、図６（ｅ）に示すように、ダイパッド１２にダイボンド樹脂１３を塗布し、複数チップ実装体１１を構成する半導体チップ１０の裏面を、塗布されたダイボンド樹脂１３上に搭載して固定する。そして、半導体チップ１０に形成された外部電極１４とインナーリード１５とを金属細線１６により電気的に接続して、封止樹脂１７によってパッケージに封止する。その後、封止樹脂１７から外部に露出したリードの先端部分をガルウィング形状に折り曲げて、外部基板に実装可能な形状に成形する。
【００５８】
このような半導体装置の製造方法により、複数のＬＳＩチップが連結した状態で基板に実装することが可能となり、あらかじめ分割したＬＳＩチップをそれぞれ搬送するよりも搬送時間が短縮し、組立てコストの低減を達成することができる。また、複数のＬＳＩチップを連結した状態で基板に実装した後、ウェハー切断装置により複数のＬＳＩチップそれぞれに分割するのに要する時間は、従来のように、あらかじめ分割されたＬＳＩチップそれぞれを搬送して、基板あるいは半導体ウェハーに実装するのに要する時間よりも短時間となるため、組立てコストの低減に有効である。
【００５９】
次に、本発明の第３の実施形態の半導体装置の製造方法について説明する。
【００６０】
図７〜図９は、本実施形態における半導体装置の製造方法の各工程ごとの半導体装置の断面図である。
【００６１】
図７（ａ）に示すように、まず、複数個のＬＳＩ素子が形成されたＬＳＩウェハーの電極に半田バンプ２を形成し、ウェハー切断装置により、ＬＳＩウェハーを単数のチップ単位または複数のチップ単位であるＬＳＩチップ群４に分離する。本実施形態では２チップ単位に形成している。
【００６２】
次に、図７（ｂ）に示すように、半導体ウェハー５上のＬＳＩチップ群４を接続する位置に、絶縁性樹脂６を塗布し、ボンディングツール７に吸着したＬＳＩチップ群４を半導体ウェハー５の接続位置に搬送して、ＬＳＩチップ群４に形成した半田バンプ２と、半導体ウェハー５に形成した接続用電極８を位置合わせし、ＬＳＩチップ群４を半導体ウェハー５に接続した後、塗布した絶縁性樹脂６を加熱し、硬化させる。このような一連のＬＳＩチップ群の搬送、接続、絶縁性樹脂の硬化工程を、ＬＳＩチップの数だけ繰り返し、半導体ウェハー上に全てのＬＳＩチップを接続して固定する。なお、絶縁性樹脂６は、半田バンプ２と接続用電極８を接続した後に、ＬＳＩチップ群４と半導体ウェハー５との間隙に注入した後、硬化してもよい。
【００６３】
次に図８（ｃ）に示すように、ＬＳＩチップ群４を半導体ウェハー５に接続した状態で、赤外線装置を用いてＬＳＩチップの素子単位の境界部を認識することによって、ＬＳＩ素子単位の境界部を除いたＬＳＩチップ群４の裏面にレジストパターン１９を形成する。
【００６４】
次に図８（ｄ）に示すように、ウェットエッチングにより、ＬＳＩチップ群４のＬＳＩ素子単位の境界部を除去し、個々のＬＳＩチップ９に分離する。
【００６５】
次に図８（ｅ）に示すように、レジストパターン１９を除去する。なお、レジスト除去はウェットエッチングあるいはドライエッチングのどちらの処理を行ってもよい。
【００６６】
次に、図８（ｆ）に示すように、半導体ウェハー５をウェハー切断装置により個々の半導体チップ１０に切断する。ここで、複数のＬＳＩチップ９が搭載された個々の半導体チップ１０の構成体を複数チップ構成体１１と呼ぶ。
【００６７】
次に、図９（ｇ）に示すように、ダイボンド樹脂１３をダイパッド１２に塗布し、複数チップ構成体１１を構成する半導体チップ１０の裏面を、ダイボンド樹脂１３が塗布されたダイパッド１２に接着し固定する。そして、半導体チップ１０に形成された外部電極１４とインナーリード１５とを金属細線１６により電気的に接続してから、ＬＳＩチップ９、ダイパッド１２および金属細線１６の周囲を封止樹脂１７によってパッケージに封止する。その後、封止樹脂１７から外部に露出したリードの先端部分をガルウィング形状に折り曲げて、外部基板に実装可能な形状に成形する。
【００６８】
このように、半導体ウェハーを複数の半導体チップに分離する場合に、ＬＳＩチップ群の回路形成面ではない面で、ＬＳＩチップの境界部を除く範囲にレジストを塗布し、一括してエッチングを施すことにより、レジストを所望のパターンに塗布することができるので、分離部の形状を任意に設定することが可能となる。
【００６９】
なお、実施形態１,２および３で、ＬＳＩウェハー１に形成するバンプは半田バンプとしたが、金属細線を用いたワイヤボンディング法による突起バンプおよびメッキバンプでもよい。
【００７０】
また、実施形態１, ２および３では、半導体チップ１０上に複数のＬＳＩチップを実装した場合を示したが、複数のＬＳＩチップを回路構成された回路基板に接続してもよく、この場合、回路基板の両面には任意の位置に電気的導通配線が可能であるので、回路基板に実装する半導体素子に形成された電極位置に対応した位置に電極形成が可能である。また、回路基板を用いると、その両面の電極または配線を、スルーホールの形成によって電気的に接続することも可能となり、複数チップ実装体１１をリードフレームだけでなく、他の多層回路基板へ実装することもできる。
【００７１】
さらに、複数のＬＳＩチップを、複数の半導体素子からなる半導体素子基板に接続してもよい。この場合の半導体素子基板は、半導体素子単体、複数の半導体素子および半導体ウェハーのいずれでもよく、実装する複数のＬＳＩチップと電気的接続が可能な配線が施されているならば、特に限定されるものではなく、これによって、複数の半導体素子を積層した半導体装置の組立てが可能になる。
【００７２】
【発明の効果】
本発明によれば、基板あるいは半導体チップ上へのＬＳＩチップ群のマルチチップ実装において、各ＬＳＩチップ群の素子単位ごとに分離溝を設けたＬＳＩチップ群を、半導体ウェハーあるいは基板にフリップチップ接続して、分離溝を設けた複数のＬＳＩチップ群の裏面研削を一括して行う。このように、複数のＬＳＩチップから形成されるＬＳＩチップ群を一括して搬送、実装し、ＬＳＩチップ群の溝の加工と裏面研削により、単独のＬＳＩチップに分離して、マルチチップ実装する際の搬送回数を削減し、組立時間の短縮を図り、低コスト化を達成する。
【００７３】
また、ＬＳＩチップ群を各ＬＳＩチップに分離する方法として、ウェハー切断装置を用いて切断する方法によっても、マルチチップ実装する際のＬＳＩチップ群の搬送回数を削減することができ、組立時間の短縮の達成が可能となる。
【００７４】
また、ＬＳＩチップ群の回路形成面の裏面の、各ＬＳＩチップの境界部を除く範囲にレジストを塗布した後、エッチングにより分離する方法は、レジストを所望のパターンに塗布することができるので、任意の分離部の形状に対応したパターン形成が可能となる。
【００７５】
さらに、このような半導体装置の製造方法は、複数のＬＳＩチップの実装を一括して行うので、ＬＳＩチップ分離後もＬＳＩチップ間の相対的な距離を一定にすることができ、複数のＬＳＩチップ全体の実装面積を小さくすることが可能になる。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体装置の製造工程を示す断面図
【図２】本発明の一実施形態の半導体装置の製造工程を示す断面図
【図３】本発明の一実施形態の半導体装置の製造工程を示す断面図
【図４】本発明の一実施形態の半導体装置の製造工程を示す断面図
【図５】本発明の一実施形態の半導体装置の製造工程を示す断面図
【図６】本発明の一実施形態の半導体装置の製造工程を示す断面図
【図７】本発明の一実施形態の半導体装置の製造工程を示す断面図
【図８】本発明の一実施形態の半導体装置の製造工程を示す断面図
【図９】本発明の一実施形態の半導体装置の製造工程を示す断面図
【図１０】従来の半導体装置の断面図
【符号の説明】
１  ＬＳＩウェハー
２  半田バンプ
３  ＬＳＩチップ分離溝
４  ＬＳＩチップ群
５  半導体ウェハー
６  絶縁性樹脂
７  ボンディングツール
８  接続用電極
９  ＬＳＩチップ
１０  半導体チップ
１１  複数チップ実装体
１２  ダイパッド
１３  ダイボンド樹脂
１４  外部電極
１５  インナーリード
１６  金属細線
１７  封止樹脂
１８  ウェハー切断装置
１９  レジストパターン
１０１  接続用電極
１０２  シリコン多層基板
１０３  半田バンプ
１０４  ＬＳＩチップ
１０５  封止樹脂
１０６  ダイボンド樹脂
１０７  支持基板
１０８  内部電極
１０９  配線
１１０  金属細線
１１１  キャップ
１１２  外部電極
１１３  スルーホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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