(57)【特許請求の範囲】
【請求項１】
縦続接続された全域通過型の２つの移相回路、非反転回路および分圧回路と、これら縦続接続された複数の回路の最終段の出力を初段の入力側に帰還させるとともにこの帰還信号と入力信号とを加算して初段の回路に入力する加算回路とを備え、前記２つの移相回路の全体により位相シフト量の合計が３６０°となる周波数近傍の信号のみを通過させるとともに、前記分圧回路に入力前の信号を同調出力として取り出すことを特徴とする同調増幅器。
【請求項２】
請求項１において、
前記２つの移相回路のそれぞれは、入力された交流信号を同相および逆相の交流信号に変換して出力する変換手段と、前記変換手段によって変換された一方の交流信号をキャパシタあるいはインダクタを介して、他方の交流信号を抵抗を介して合成する合成手段とを含んでおり、入力される交流信号の周波数に応じて振幅が一定で位相のみが所定量シフトした信号を出力し、前記２つの移相回路の全体によりある周波数で位相シフト量の合計が３６０°となることを特徴とする同調増幅器。
【請求項３】
請求項１または２において、
前記加算回路は、帰還側インピーダンス素子と入力側インピーダンス素子とを有しており、前記帰還側インピーダンス素子および前記入力側インピーダンス素子のそれぞれを介することにより前記帰還信号と前記入力信号とを加算しており、
前記２つの移相回路のそれぞれに含まれる前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するキャパシタおよび前記抵抗からなるＣＲ回路を接続しており、
前記ＣＲ回路を構成する前記キャパシタおよび前記抵抗の接続の仕方を前記２つの移相回路において反対にしたことを特徴とする同調増幅器。
【請求項４】
請求項１または２において、
前記加算回路は、帰還側インピーダンス素子と入力側インピーダンス素子とを有しており、前記帰還側インピーダンス素子および前記入力側インピーダンス素子のそれぞれを介することにより前記帰還信号と前記入力信号とを加算しており、
前記２つの移相回路のそれぞれに含まれる前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するインダクタおよび前記抵抗からなるＬＲ回路を接続しており、
前記ＬＲ回路を構成する前記インダクタおよび前記抵抗の接続の仕方を前記２つの移相回路において反対にしたことを特徴とする同調増幅器。
【請求項５】
請求項１または２において、
前記加算回路は、帰還側インピーダンス素子と入力側インピーダンス素子とを有しており、前記帰還側インピーダンス素子および前記入力側インピーダンス素子のそれぞれを介することにより前記帰還信号と前記入力信号とを加算しており、
前記２つの移相回路の一方において、前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するキャパシタおよび前記抵抗からなるＣＲ回路を接続しており、
前記２つの移相回路の他方において、前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するインダクタおよび前記抵抗からなるＬＲ回路を接続しており、
前記キャパシタあるいは前記インダクタからなるリアクタンス素子と前記抵抗の接続の仕方を、前記２つの移相回路において反対にしたことを特徴とする同調増幅器。
【請求項６】
縦続接続された全域通過型の２つの移相回路、位相反転回路および分圧回路と、これら縦続接続された複数の回路の最終段の出力を初段の入力側に帰還させるとともにこの帰還信号と入力信号とを加算して初段の回路に入力する加算回路とを備え、前記２つの移相回路の全体により位相シフト量の合計が１８０°となる周波数近傍の信号のみを通過させるとともに、前記分圧回路に入力前の信号を同調出力として取り出すことを特徴とする同調増幅器。
【請求項７】
請求項６において、
前記２つの移相回路のそれぞれは、入力された交流信号を同相および逆相の交流信号に変換して出力する変換手段と、前記変換手段によって変換された一方の交流信号をキャパシタあるいはインダクタを介して、他方の交流信号を抵抗を介して合成する合成手段とを含んでおり、入力される交流信号の周波数に応じて振幅が一定で位相のみが所定量シフトした信号を出力し、前記２つの移相回路の全体によりある周波数で位相シフト量の合計が１８０°となることを特徴とする同調増幅器。
【請求項８】
請求項６または７において、
前記加算回路は、帰還側インピーダンス素子と入力側インピーダンス素子とを有しており、前記帰還側インピーダンス素子および前記入力側インピーダンス素子のそれぞれを介することにより前記帰還信号と前記入力信号とを加算しており、
前記２つの移相回路のそれぞれに含まれる前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するキャパシタおよび前記抵抗からなるＣＲ回路を接続しており、
前記ＣＲ回路を構成する前記キャパシタおよび前記抵抗の接続の仕方を前記２つの移相回路において同じにしたことを特徴とする同調増幅器。
【請求項９】
請求項６または７において、
前記加算回路は、帰還側インピーダンス素子と入力側インピーダンス素子とを有しており、前記帰還側インピーダンス素子および前記入力側インピーダンス素子のそれぞれを介することにより前記帰還信号と前記入力信号とを加算しており、
前記２つの移相回路のそれぞれに含まれる前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するインダクタおよび前記抵抗からなるＬＲ回路を接続しており、
前記ＬＲ回路を構成する前記インダクタおよび前記抵抗の接続の仕方を前記２つの移相回路において同じにしたことを特徴とする同調増幅器。
【請求項１０】
請求項６または７において、
前記加算回路は、帰還側インピーダンス素子と入力側インピーダンス素子とを有しており、前記帰還側インピーダンス素子および前記入力側インピーダンス素子のそれぞれを介することにより前記帰還信号と前記入力信号とを加算しており、
前記２つの移相回路の一方において、前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するキャパシタおよび前記抵抗からなるＣＲ回路を接続しており、
前記２つの移相回路の他方において、前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するインダクタおよび前記抵抗からなるＬＲ回路を接続しており、
前記キャパシタあるいは前記インダクタからなるリアクタンス素子と前記抵抗の接続の仕方を、前記２つの移相回路において同じにしたことを特徴とする同調増幅器。
【請求項１１】
請求項１〜１０のいずれかにおいて、
前記２つの移相回路の少なくとも一方の位相シフト量を変えることにより同調周波数を可変することを特徴とする同調増幅器。
【請求項１２】
請求項３〜５、８〜１０のいずれかにおいて、
前記２つの移相回路の少なくとも一方に含まれる前記ＣＲ回路あるいは前記ＬＲ回路の時定数を変えることにより同調周波数を可変することを特徴とする同調増幅器。
【請求項１３】
請求項１２において、
前記ＣＲ回路あるいは前記ＬＲ回路に含まれる抵抗を可変抵抗によって形成し、この可変抵抗の抵抗値を変えることを特徴とする同調増幅器。
【請求項１４】
請求項１３において、
前記可変抵抗はＦＥＴによって形成されており、ゲート電圧を変えることによりソース・ドレイン間のチャネル抵抗を変化させることを特徴とする同調増幅器。
【請求項１５】
請求項１３において、
前記可変抵抗をｐチャネル型のＦＥＴとｎチャネル型のＦＥＴとを並列接続することにより形成し、ゲート電圧を変えることにより並列接続された各ＦＥＴのチャネル抵抗を変えることを特徴とする同調増幅器。
【請求項１６】
請求項１２において、
前記ＣＲ回路に含まれるキャパシタを可変容量素子によって形成し、この可変容量素子の静電容量を変えることを特徴とする同調増幅器。
【請求項１７】
請求項３〜５、８〜１０のいずれかにおいて、
前記帰還側インピーダンス素子および前記入力側インピーダンス素子は抵抗であり、すくなくとも一方の抵抗値を可変することにより最大減衰量を変化させることを特徴とする同調増幅器。
【請求項１８】
請求項１〜１７のいずれかにおいて、
構成部品を半導体基板上に一体形成したことを特徴とする同調増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、集積化が容易な同調増幅器に関し、特に、同調周波数と最大減衰量とを互いに干渉することなく、任意に調整し得る同調増幅器に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
同調増幅器として従来より能動素子およびリアクタンス素子を使用した各種の増幅回路が提案され実用化されている。
【０００３】
例えばＬＣ共振を利用した従来の同調増幅器は、同調周波数を調整するとＬＣ回路に依存するＱと利得が変化し、最大減衰量を調整すると同調周波数が変化する。あるいは、図１９の特性曲線ＡおよびＢに示すように、最大減衰量を調整すると同調周波数における利得が変化する。
【０００４】
このように、従来の同調増幅器においては、同調周波数、同調周波数における利得、最大減衰量Ｃ１、Ｃ２を互いに干渉しあうことなく調整することは極めて困難であった。また、同調周波数および最大減衰量を調整し得る同調増幅器を集積回路によって形成することは困難であった。
【０００５】
本発明は、このような点に鑑みて創作されたものであり、その目的は集積化に適しており、同調周波数、同調周波数における利得、最大減衰量を互いに干渉しあうことなく調整することができ、特に同調周波数を可変したときに出力振幅の変化を抑えた同調増幅器を提供することにある。
【０００６】
【課題を解決するための手段】
上述した課題を解決するために、請求項１の同調増幅器は、縦続接続された全域通過型の２つの移相回路、非反転回路および分圧回路と、これら縦続接続された複数の回路の最終段の出力を初段の入力側に帰還させるとともにこの帰還信号と入力信号とを加算して初段の回路に入力する加算回路とを備え、前記２つの移相回路の全体により位相シフト量の合計が３６０°となる周波数近傍の信号のみを通過させるとともに、前記分圧回路に入力前の信号を同調出力として取り出すことを特徴とする。ここで、全域通過型とは、入力信号の周波数にかかわらず出力信号が一定の振幅を有し、位相のみがシフトすることをいう。
【０００７】
請求項２の同調増幅器は、請求項１において、前記２つの移相回路のそれぞれは、入力された交流信号を同相および逆相の交流信号に変換して出力する変換手段と、前記変換手段によって変換された一方の交流信号をキャパシタあるいはインダクタを介して、他方の交流信号を抵抗を介して合成する合成手段とを含んでおり、入力される交流信号の周波数に応じて振幅が一定で位相のみが所定量シフトした信号を出力し、前記２つの移相回路の全体によりある周波数で位相シフト量の合計が３６０°となることを特徴とする。
【０００８】
請求項３の同調増幅器は、請求項１または２において、
前記加算回路は、帰還側インピーダンス素子と入力側インピーダンス素子とを有しており、前記帰還側インピーダンス素子および前記入力側インピーダンス素子のそれぞれを介することにより前記帰還信号と前記入力信号とを加算しており、
前記２つの移相回路のそれぞれに含まれる前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するキャパシタおよび前記抵抗からなるＣＲ回路を接続しており、
前記ＣＲ回路を構成する前記キャパシタおよび前記抵抗の接続の仕方を前記２つの移相回路において反対にしたことを特徴とする。
【０００９】
ここで、帰還側インピーダンス素子および入力側インピーダンス素子のそれぞれは、最も一般的には抵抗が用いられるが、抵抗やキャパシタ等の素子を組み合わせることによりインピーダンスの実数成分と虚数成分の各比が同じになるように形成してもよい。
【００１０】
請求項４の同調増幅器は、請求項１または２において、
前記加算回路は、帰還側インピーダンス素子と入力側インピーダンス素子とを有しており、前記帰還側インピーダンス素子および前記入力側インピーダンス素子のそれぞれを介することにより前記帰還信号と前記入力信号とを加算しており、
前記２つの移相回路のそれぞれに含まれる前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するインダクタおよび前記抵抗からなるＬＲ回路を接続しており、
前記ＬＲ回路を構成する前記インダクタおよび前記抵抗の接続の仕方を前記２つの移相回路において反対にしたことを特徴とする。
【００１１】
請求項５の同調増幅器は、請求項１または２において、
前記加算回路は、帰還側インピーダンス素子と入力側インピーダンス素子とを有しており、前記帰還側インピーダンス素子および前記入力側インピーダンス素子のそれぞれを介することにより前記帰還信号と前記入力信号とを加算しており、
前記２つの移相回路の一方において、前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するキャパシタおよび前記抵抗からなるＣＲ回路を接続しており、
前記２つの移相回路の他方において、前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するインダクタおよび前記抵抗からなるＬＲ回路を接続しており、
前記キャパシタあるいは前記インダクタからなるリアクタンス素子と前記抵抗の接続の仕方を、前記２つの移相回路において反対にしたことを特徴とする。
【００１２】
請求項６の同調増幅器は、縦続接続された全域通過型の２つの移相回路、位相反転回路および分圧回路と、これら縦続接続された複数の回路の最終段の出力を初段の入力側に帰還させるとともにこの帰還信号と入力信号とを加算して初段の回路に入力する加算回路とを備え、前記２つの移相回路の全体により位相シフト量の合計が１８０°となる周波数近傍の信号のみを通過させるとともに、前記分圧回路に入力前の信号を同調出力として取り出すことを特徴とする。
【００１３】
請求項７の同調増幅器は、請求項６において、前記２つの移相回路のそれぞれは、入力された交流信号を同相および逆相の交流信号に変換して出力する変換手段と、前記変換手段によって変換された一方の交流信号をキャパシタあるいはインダクタを介して、他方の交流信号を抵抗を介して合成する合成手段とを含んでおり、入力される交流信号の周波数に応じて振幅が一定で位相のみが所定量シフトした信号を出力し、前記２つの移相回路の全体によりある周波数で位相シフト量の合計が１８０°となることを特徴とする。
【００１４】
請求項８の同調増幅器は、請求項６または７において、
前記加算回路は、帰還側インピーダンス素子と入力側インピーダンス素子とを有しており、前記帰還側インピーダンス素子および前記入力側インピーダンス素子のそれぞれを介することにより前記帰還信号と前記入力信号とを加算しており、
前記２つの移相回路のそれぞれに含まれる前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するキャパシタおよび前記抵抗からなるＣＲ回路を接続しており、
前記ＣＲ回路を構成する前記キャパシタおよび前記抵抗の接続の仕方を前記２つの移相回路において同じにしたことを特徴とする。
【００１５】
請求項９の同調増幅器は、請求項６または７において、
前記加算回路は、帰還側インピーダンス素子と入力側インピーダンス素子とを有しており、前記帰還側インピーダンス素子および前記入力側インピーダンス素子のそれぞれを介することにより前記帰還信号と前記入力信号とを加算しており、
前記２つの移相回路のそれぞれに含まれる前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するインダクタおよび前記抵抗からなるＬＲ回路を接続しており、
前記ＬＲ回路を構成する前記インダクタおよび前記抵抗の接続の仕方を前記２つの移相回路において同じにしたことを特徴とする。
【００１６】
請求項１０の同調増幅器は、請求項６または７において、
前記加算回路は、帰還側インピーダンス素子と入力側インピーダンス素子とを有しており、前記帰還側インピーダンス素子および前記入力側インピーダンス素子のそれぞれを介することにより前記帰還信号と前記入力信号とを加算しており、
前記２つの移相回路の一方において、前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するキャパシタおよび前記抵抗からなるＣＲ回路を接続しており、
前記２つの移相回路の他方において、前記変換手段は、ソースおよびドレインのそれぞれにあるいはエミッタおよびコレクタのそれぞれに抵抗値がほぼ等しい抵抗が接続されているとともに、ゲートあるいはベースに交流信号が入力されるトランジスタによって構成されており、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成するインダクタおよび前記抵抗からなるＬＲ回路を接続しており、
前記キャパシタあるいは前記インダクタからなるリアクタンス素子と前記抵抗の接続の仕方を、前記２つの移相回路において同じにしたことを特徴とする。
【００１７】
請求項１１の同調増幅器は、請求項１〜１０のいずれかにおいて、前記２つの移相回路の少なくとも一方の位相シフト量を変えることにより同調周波数を可変することを特徴とする。
【００１８】
請求項１２の同調増幅器は、請求項３〜５、８〜１０のいずれかにおいて、前記２つの移相回路の少なくとも一方に含まれる前記ＣＲ回路あるいは前記ＬＲ回路の時定数を変えることにより同調周波数を可変することを特徴とする。
【００１９】
請求項１３の同調増幅器は、請求項１２において、前記ＣＲ回路あるいは前記ＬＲ回路に含まれる抵抗を可変抵抗によって形成し、この可変抵抗の抵抗値を変えることを特徴とする。
【００２０】
請求項１４の同調増幅器は、請求項１３において、前記可変抵抗はＦＥＴによって形成されており、ゲート電圧を変えることによりソース・ドレイン間のチャネル抵抗を変化させることを特徴とする。
【００２１】
請求項１５の同調増幅器は、請求項１３において、前記可変抵抗をｐチャネル型のＦＥＴとｎチャネル型のＦＥＴとを並列接続することにより形成し、ゲート電圧を変えることにより並列接続された各ＦＥＴのチャネル抵抗を変えることを特徴とする。
【００２２】
請求項１６の同調増幅器は、請求項１２において、前記ＣＲ回路に含まれるキャパシタを可変容量素子によって形成し、この可変容量素子の静電容量を変えることを特徴とする。
【００２３】
請求項１７の同調増幅器は、請求項３〜５、８〜１０のいずれかにおいて、前記帰還側インピーダンス素子および前記入力側インピーダンス素子は抵抗であり、すくなくとも一方の抵抗値を可変することにより最大減衰量を変化させることを特徴とする。
【００２４】
請求項１８の同調増幅器は、請求項１〜１７のいずれかにおいて、構成部品を半導体基板上に一体形成したことを特徴とする。
【００２５】
【発明の実施の形態】
以下、本発明を適用した一の実施形態の同調増幅器について、図面を参照しながら具体的に説明する。
【００２６】
〔第１の実施形態〕
図１は、本発明を適用した第１の実施形態の同調増幅器の構成を示す回路図である。同図に示す同調増幅器１は、それぞれが入力される交流信号の位相を所定量シフトさせることにより所定の周波数において合計で３６０°の位相シフトを行う２つの移相回路１０Ｃ、３０Ｃと、移相回路３０Ｃの出力信号の位相を変えずに所定の増幅度で増幅して出力する非反転回路５０と、非反転回路５０の後段に設けられた抵抗１６２および１６４からなる分圧回路１６０と、帰還抵抗７０および入力抵抗７４（入力抵抗７４は帰還抵抗７０のｎ倍の抵抗値を有しているものとする）のそれぞれを介することにより分圧回路１６０の分圧出力（帰還信号）と入力端子９０に入力される信号（入力信号）とを所定の割合で加算する加算回路とを含んで構成されている。
【００２７】
帰還抵抗７０と直列に接続されたキャパシタ７２、および入力抵抗７４と入力端子９０との間に挿入されたキャパシタ７６はともに直流電流を阻止するためのものであり、そのインピーダンスは動作周波数において極めて小さく、すなわち大きな静電容量を有している。
【００２８】
図２は、図１に示した前段の移相回路１０Ｃの構成を抜き出して示したものである。同図に示す前段の移相回路１０Ｃは、ゲートが入力端２２に接続されたＦＥＴ１２と、このＦＥＴ１２のソース・ドレイン間に直列に接続された抵抗１６およびキャパシタ１４と、ＦＥＴ１２のドレインと正電源との間に接続された抵抗１８と、ＦＥＴ１２のソースとアースとの間に接続された抵抗２０とを含んで構成されている。
【００２９】
ここで、上述したＦＥＴ１２のソースおよびドレインに接続された２つの抵抗２０、１８の抵抗値はほぼ等しく設定されており、入力端２２に印加される入力電圧の交流成分に着目すると、位相が一致した信号がＦＥＴ１２のソースから、位相が反転した（位相が１８０°シフトした）信号がＦＥＴ１２のドレインからそれぞれ出力されるようになっている。
【００３０】
なお、図１に示した移相回路１０Ｃ内の抵抗２６は、ＦＥＴ１２に適切なバイアス電圧を印加するためのものである。
【００３１】
このような構成を有する移相回路１０Ｃにおいて、所定の交流信号が入力端２２に入力されると、すなわちＦＥＴ１２のゲートに所定の交流電圧（入力電圧）が印加されると、ＦＥＴ１２のソースにはこの入力電圧と同相の交流電圧が現れ、反対にＦＥＴ１２のドレインにはこの入力電圧と逆相であってソースに現れる電圧と振幅が等しい交流電圧が現れる。このソースおよびドレインに現れる交流電圧の振幅をともにＥｉ  とする。
【００３２】
このＦＥＴ１２のソース・ドレイン間には抵抗１６とキャパシタ１４とにより構成される直列回路（ＣＲ回路）が接続されている。したがって、ＦＥＴ１２のソースおよびドレインに現れる電圧のそれぞれを抵抗１６あるいはキャパシタ１４を介して合成した信号が出力端２４から出力される。
【００３３】
図３は、前段の移相回路１０Ｃの入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図である。
【００３４】
ＦＥＴ１２のソースとドレインにはそれぞれ入力電圧と同相および逆相であって電圧振幅がＥｉ  の交流電圧が現れるため、ソース・ドレイン間の電位差（交流成分）は２Ｅｉ  となる。また、キャパシタ１４の両端に現れる電圧ＶＣ１と抵抗１６の両端に現れる電圧ＶＲ１とは互いに９０°位相がずれており、これらをベクトル的に合成したものが、ＦＥＴ１２のソース・ドレイン間の電圧２Ｅｉ  に等しくなる。
【００３５】
したがって、図３に示すように、電圧Ｅｉ  の２倍を斜辺とし、キャパシタ１４の両端電圧ＶＣ１と抵抗１６の両端電圧ＶＲ１とが直交する２辺を構成する直角三角形を形成することになる。このため、入力信号の振幅が一定で周波数のみが変化した場合には、図３に示す半円の円周に沿ってキャパシタ１４の両端電圧ＶＣ１と抵抗１６の両端電圧ＶＲ１とが変化する。
【００３６】
ところで、キャパシタ１４と抵抗１６の接続点とグランドレベルとの電位差を出力電圧Ｅｏ  として取り出すものとすると、この出力電圧Ｅｏ  は、図３に示した半円においてその中心点を始点とし、電圧ＶＣ１と電圧ＶＲ１とが交差する円周上の一点を終点とするベクトルで表すことができ、その大きさは半円の半径Ｅｉ  に等しくなる。しかも、入力信号の周波数が変化しても、このベクトルの終点は円周上を移動するだけであるため、周波数に応じて出力振幅が変化しない安定した出力を得ることができる。
【００３７】
また、図３から明らかなように、電圧ＶＣ１と電圧ＶＲ１とは円周上で直角に交わるため、理論的にはＦＥＴ１２のゲートに印加される入力電圧と電圧ＶＣ１との位相差は、周波数ωが０から∞まで変化するに従って０°から９０°まで変化する。そして、移相回路１０Ｃ全体の位相シフト量φ１  はその２倍であり、周波数に応じて０°から１８０°まで変化する。
【００３８】
同様に、図４は図１に示した後段の移相回路３０Ｃの構成を抜き出して示したものである。同図に示す後段の移相回路３０Ｃは、ゲートが入力端４２に接続されたＦＥＴ３２と、このＦＥＴ３２のソース・ドレイン間に直列に接続されたキャパシタ３４および可変抵抗３６と、ＦＥＴ３２のドレインと正電源との間に接続された抵抗３８と、ＦＥＴ３２のソースとアースとの間に接続された抵抗４０とを含んで構成されている。
【００３９】
移相回路１０Ｃと同様に、図４に示したＦＥＴ３２のソースおよびドレインに接続された２つの抵抗４０、３８の抵抗値はほぼ等しく設定されており、入力端４２に印加される入力電圧の交流成分に着目すると、位相が一致した信号がＦＥＴ３２のソースから、位相が反転した信号がＦＥＴ３２のドレインからそれぞれ出力されるようになっている。
【００４０】
なお、図１に示した移相回路３０Ｃ内の抵抗４６はＦＥＴ３２に適切なバイアス電圧を印加するためのものであり、移相回路３０Ｃと１０Ｃとの間に設けられたキャパシタ４８は、移相回路１０Ｃの出力から直流成分を取り除く直流電流阻止用であり、交流成分のみが移相回路３０Ｃに入力される。
【００４１】
このような構成を有する移相回路３０Ｃにおいて、所定の交流信号が入力端４２に入力されると、すなわちＦＥＴ３２のゲートに所定の交流電圧（入力電圧）が印加されると、ＦＥＴ３２のソースにはこの入力電圧と同相の交流電圧が現れ、反対にＦＥＴ３２のドレインにはこの入力電圧と逆相であってソースに現れる電圧と振幅が等しい交流電圧が現れる。このソースおよびドレインに現れる交流電圧の振幅をともにＥｉ  とする。
【００４２】
このＦＥＴ３２のソース・ドレイン間にはキャパシタ３４と可変抵抗３６とにより構成される直列回路が接続されている。したがって、ＦＥＴ３２のソースおよびドレインに現れる電圧のそれぞれをキャパシタ３４あるいは可変抵抗３６を介して合成した信号が出力端４４から出力される。
【００４３】
図５は、後段の移相回路３０Ｃのキャパシタ等に現れる電圧との関係を示すベクトル図である。
【００４４】
ＦＥＴ３２のソースとドレインにはそれぞれ入力電圧と同相および逆相であって電圧振幅がＥｉ  の交流電圧が現れるため、ソース・ドレイン間の電位差は２Ｅｉ  となる。また、可変抵抗３６の両端に現れる電圧ＶＲ２とキャパシタ３４の両端に現れる電圧ＶＣ２とは互いに９０°位相がずれており、これらをベクトル的に加算したものが、ＦＥＴ３２のソース・ドレイン間の電位差２Ｅｉ  に等しくなる。
【００４５】
したがって、図５に示すように、電圧Ｅｉ  の２倍を斜辺とし、可変抵抗３６の両端電圧ＶＲ２とキャパシタ３４の両端電圧ＶＣ２とが直交する２辺を構成する直角三角形を形成することになる。このため、入力信号の振幅が一定で周波数のみが変化した場合には、図５に示す半円の円周に沿って可変抵抗３６の両端電圧ＶＲ２とキャパシタ３４の両端電圧ＶＣ２とが変化する。
【００４６】
可変抵抗３６とキャパシタ３４の接続点とグランドレベルとの電位差を出力電圧Ｅｏ  として取り出すものとすると、この出力電圧Ｅｏ  は、図５に示した半円においてその中心点を始点とし、電圧ＶＲ２と電圧ＶＣ２とが交差する円周上の一点を終点とするベクトルで表すことができ、その大きさは半円の半径Ｅｉ  に等しくなる。しかも、入力信号の周波数が変化しても、このベクトルの終点は円周上を移動するだけであるため、周波数に応じて出力振幅が変化しない安定した出力を得ることができる。
【００４７】
また、図５から明らかなように、電圧ＶＲ２と電圧ＶＣ２とは円周上で直角に交わるため、理論的にはＦＥＴ３２のゲートに印加される入力電圧と電圧ＶＲ２との位相差は、周波数ωが０から∞まで変化するに従って９０°から０°まで変化する。そして、移相回路３０Ｃ全体の位相シフト量φ２  はその２倍であり、周波数に応じて１８０°から０°まで変化する。
【００４８】
このようにして、２つの移相回路１０Ｃ、３０Ｃのそれぞれにおいて位相が所定量シフトされる。しかも、図３および図５に示すように、各移相回路１０Ｃ、３０Ｃのそれぞれにおける入出力電圧の相対的な位相関係は反対方向であって、所定の周波数において２つの移相回路１０Ｃ、３０Ｃの全体により位相シフト量の合計が３６０°となる信号が出力される。
【００４９】
また、図１に示した非反転回路５０は、ドレインと正電源との間に抵抗５４が、ソースとアースとの間に抵抗５６がそれぞれ接続されたＦＥＴ５２と、ベースがＦＥＴ５２のドレインに接続されているとともにコレクタが抵抗６０を介してソースに接続されたトランジスタ５８と、ＦＥＴ５２に適切なバイアス電圧を印加するための抵抗６２とを含んで構成されている。なお、図１に示した非反転回路５０の前段に設けられたキャパシタ６４は、後段の移相回路３０Ｃの出力から直流成分を取り除く直流電流阻止用であり、交流成分のみが非反転回路５０に入力される。
【００５０】
ＦＥＴ５２は、ゲートに交流信号が入力されると、逆相の信号をドレインから出力する。また、トランジスタ５８は、ベースにこの逆相の信号が入力されると、さらに位相を反転した信号、すなわちＦＥＴ５２のゲートに入力された信号の位相を基準に考えると同相の信号をコレクタから出力し、この同相の信号が非反転回路５０から出力される。
【００５１】
この非反転回路５０の出力は、出力端子９２から同調増幅器１の出力として取り出されるとともに、この非反転回路５０の出力を分圧回路１６０を通した信号が帰還抵抗７０を介して前段の移相回路１０Ｃの入力側に帰還されている。そして、この帰還された信号と入力抵抗７４を介して入力される信号とが加算され、この加算された信号の電圧が前段の移相回路１０Ｃの入力端（図２に示した入力端２２）に印加されている。
【００５２】
また、上述した非反転回路５０の増幅度は、上述した抵抗５４、５６、６０の各抵抗値によって決まり、これら各抵抗の抵抗値を調整することにより、図１に示した２つの移相回路１０Ｃ、３０Ｃ、分圧回路１６０および帰還抵抗７０を含んで形成される帰還ループのオープンループゲインが１以下になるように設定されている。すなわち、２つの移相回路１０Ｃ、３０Ｃおよび分圧回路１６０を通すことにより信号振幅の減衰が生じるが、この減衰分を非反転回路５０による増幅で補うことにより、同調増幅器全体の帰還ループのオープンループゲインが１以下になるように設定している。
【００５３】
また、同調増幅器１の出力端子９２からは、分圧回路１６０に入力される前の非反転回路５０の出力信号が取り出されているため、同調増幅器１自体に利得を持たせることができ、後述する同調動作と同時に信号振幅の増幅が可能となる。
【００５４】
図６は、上述した構成を有する２つの移相回路１０Ｃ、３０Ｃ、非反転回路５０および分圧回路１６０の全体を伝達関数Ｋ１  を有する回路に置き換えたシステム図であり、伝達関数Ｋ１  を有する回路と並列に抵抗Ｒ０  を有する帰還抵抗７０が、直列に帰還抵抗７０のｎ倍の抵抗値（ｎＲ０  ）を有する入力抵抗７４が接続されている。図７は、図６に示すシステムをミラーの定理によって変換したシステム図であり、変換後のシステム全体の伝達関数Ａは、
Ａ＝Ｖｏ  ／Ｖｉ  ＝Ｋ１  ／｛ｎ（１−Ｋ１  ）＋１｝            ・・・（１）
で表すことができる。
【００５５】
ところで、前段の移相回路１０Ｃの伝達関数Ｋ２  は、抵抗１６とキャパシタ１４からなるＣＲ回路の時定数をＴ１  （抵抗１６の抵抗値をＲ、キャパシタ１４の静電容量をＣとするとＴ１  ＝ＣＲ）とすると、
Ｋ２  ＝ａ１  （１−Ｔ１  ｓ）／（１＋Ｔ１  ｓ）                ・・・（２）
となる。ここで、ｓ＝ｊω、ａ１  は移相回路１０Ｃの利得であって１未満の値となる。
【００５６】
また、後段の移相回路３０Ｃの伝達関数Ｋ３  は、キャパシタ３４と可変抵抗３６からなるＣＲ回路の時定数をＴ２  （可変抵抗３６の抵抗値をＲ、キャパシタ３４の静電容量をＣとするとＴ２  ＝ＣＲ）とすると、
Ｋ３  ＝−ａ２  （１−Ｔ２  ｓ）／（１＋Ｔ２  ｓ）              ・・・（３）
となる。ここで、ａ２  は移相回路３０Ｃの利得であって１未満の値となる。
【００５７】
また、分圧回路１６０の利得をａ３  （≦１）とするとともに、これら移相回路１０Ｃ、３０Ｃおよび分圧回路１６０による信号振幅の減衰分を補うために、非反転回路５０の利得を１／ａ１  ａ２  ａ３  とすると、移相回路１０Ｃ、３０Ｃ、非反転回路５０および分圧回路１６０を縦続接続した場合の全体の伝達関数Ｋ１  は、
Ｋ１  ＝−｛１＋（Ｔｓ）２  −２Ｔｓ｝／｛１＋（Ｔｓ）２  ＋２Ｔｓ｝・・・（４）
となる。なお、計算を簡単なものとするために、各移相回路の時定数Ｔ１  、Ｔ２  をともにＴとした。この（４）式を上述した（１）式に代入すると、
0003628402.tif 000002
となる。
【００５８】
この（５）式によれば、ω＝０（直流の領域）のときにＡ＝−１／（２ｎ＋１）となって、最大減衰量を与えることがわかる。また、ω＝∞のときにもＡ＝−１／（２ｎ＋１）となって、最大減衰量を与えることがわかる。さらに、ω＝１／Ｔの同調点（各移相回路の時定数が異なる場合には、ω＝１／√（Ｔ１  ・Ｔ２  ）の同調点）においてはＡ＝１であって帰還抵抗７０と入力抵抗７４の抵抗比ｎに無関係であることがわかる。換言すれば、図８に示すように、ｎの値を変化させても同調点がずれることなく、かつ同調点の減衰量も変化しない。
【００５９】
しかも、後段の移相回路３０Ｃ内の可変抵抗３６の抵抗値を変えることにより、可変抵抗３６とキャパシタ３４からなるＣＲ回路の時定数Ｔ２  を変化させることができ、同調周波数ωをある範囲で任意に変化させることができる。
【００６０】
なお、（２）式あるいは（３）式から図３、図５に示したφ１  、φ２  を求めると、
φ１  ＝ｔａｎ｛２ωＴ１  ／（１−ω２  Ｔ１  ２  ）｝            ・・・（６）
φ２  ＝−ｔａｎ｛２ωＴ２  ／（１−ω２  Ｔ２  ２  ）｝          ・・・（７）
となる。なお、ここでは図３に示したφ１  を基準に考えて、図５に示したφ２  の符号を「−」として表した。
【００６１】
例えばＴ１  ＝Ｔ２  （＝Ｔ）の場合には、ω＝１／Ｔのときに２つの移相回路１０Ｃ、３０Ｃによる位相シフト量の合計が３６０°となって上述した同調動作が行われ、このときφ１  ＝９０°、φ２  ＝−９０°となる。
【００６２】
ところで、図５では前段の移相回路３０Ｃの入力電圧と同相の電圧Ｅｉ  よりも出力電圧Ｅｏ  の方が位相が進んでいるように図示したが、実際には入力信号を基準に考えると出力信号は常に遅れ位相の状態にある。
【００６３】
図９は、２つの移相回路１０Ｃ、３０Ｃに入出力される信号間の位相関係を示す図であり、前段の移相回路１０Ｃに同調周波数と等しい周波数の信号が入力された場合であって、一例として各移相回路１０Ｃ、３０Ｃの時定数Ｔ１  、Ｔ２  が等しい場合が示されている。
【００６４】
前段の移相回路１０Ｃは、図９（Ａ）に示すように、入力信号Ｓ１に対してφ１  （＝９０°）の位相シフトを行って、出力信号Ｓ２を出力している。
【００６５】
また、後段の移相回路３０Ｃは、図９（Ｂ）に示すように、入力信号Ｓ２（前段の移相回路１０Ｃの出力信号と共通）に対してφ２  の位相シフトを行って、出力信号Ｓ３を出力している。ここで、出力信号Ｓ３は入力信号Ｓ２に対して、一見９０°位相が進んでいるように見えるが、実際には信号が反転したさらに９０°の位相遅れになるので、位相遅れ方向にφ２  ′＝２７０°の位相シフトが行われる。
【００６６】
したがって、２つの移相回路１０Ｃ、３０Ｃを縦続接続した場合には、図９（Ｃ）に示すように、上述したφ１  ＝９０°とφ２  ′＝２７０°が足し合わされて、全体として３６０°の位相シフトが行われる。
【００６７】
別の見方をすれば、同調増幅器１に入力される信号の中で２つの移相回路１０Ｃ、３０Ｃによる位相シフト量の合計が３６０°以外の周波数成分は閉ループを循環する際に減衰し、位相シフト量の合計が３６０°となる周波数成分のみが選択、出力されて所定の同調動作が行われる。
【００６８】
このように、上述した同調増幅器１によれば、入力抵抗７４の抵抗値を可変して帰還抵抗７０と入力抵抗７４の抵抗比ｎを変えても同調周波数および同調時の利得が一定であり、最大減衰量のみを変化させることができる。なお、入力抵抗７４を可変抵抗ではなく抵抗値が固定の抵抗とし、反対に帰還抵抗７０を可変抵抗によって構成し、この帰還抵抗７０の抵抗値を可変して上述した抵抗比ｎを変えるようにしてもよい。
【００６９】
また、後段の移相回路３０Ｃ内の可変抵抗３６の抵抗値を変えることにより、キャパシタ３４と可変抵抗３６からなるＣＲ回路の時定数Ｔ２  を変化させることができるため、１／√（Ｔ１  Ｔ２  ）によって算出される同調周波数ωもある範囲で可変することができる。
【００７０】
また、最大減衰量は、帰還抵抗７０と入力抵抗７４の抵抗比ｎによって決定されるため、移相回路３０Ｃ内の可変抵抗３６の抵抗値を変えて同調周波数を変えた場合であっても、この最大減衰量に影響を与えることはなく、同調周波数や最大減衰量を互いに干渉しあうことなく調整することができる。
【００７１】
また、非反転回路５０の後段に分圧回路１６０を接続して、この分圧回路１６０による分圧出力を帰還信号として用いるとともに分圧前の信号を同調増幅器１の出力として取り出すことにより、同調動作と同時に信号の増幅を行うことができる。
【００７２】
また、上述した同調増幅器１は、トランジスタ、キャパシタおよび抵抗を組み合わせて構成しており、どの構成素子も半導体基板上に形成することができることから、同調周波数および最大減衰量を調整し得る同調増幅器１の全体を半導体基板上に形成して集積回路とすることも容易である。
【００７３】
なお、上述した同調増幅器１に含まれる非反転回路５０は、バイポーラトランジスタ５８を含んで構成したが、これをＦＥＴに置き換えて、２段のソース接地回路によって構成するようにしてもよい。この場合には、同調増幅器１に使用されるトランジスタの全てがＦＥＴで統一されるため、製造プロセスの簡略化が可能となる。
【００７４】
〔第２の実施形態〕
上述した第１の実施形態の同調増幅器１は、各移相回路１０Ｃ、３０ＣをＣＲ回路を含んで構成したが、ＣＲ回路を抵抗とインダクタからなるＬＲ回路に置き換えた移相回路を用いて同調増幅器を構成することもできる。
【００７５】
図１０は、本発明を適用した第２の実施形態の同調増幅器の構成を示す回路図である。同図に示す同調増幅器１Ａは、それぞれが入力される交流信号の位相を所定量シフトさせることにより所定の周波数において合計で３６０°の位相シフトを行う２つの移相回路１０Ｌ、３０Ｌと、移相回路３０Ｌの出力信号の位相を変えずに所定の増幅度で増幅して出力する非反転回路５０と、非反転回路５０の後段に設けられた抵抗１６２および１６４からなる分圧回路１６０と、帰還抵抗７０および入力抵抗７４のそれぞれを介することにより分圧回路１６０の分圧出力（帰還信号）と入力端子９０に入力される信号（入力信号）とを所定の割合で加算する加算回路とを含んで構成されている。同図に示す同調増幅器１Ａは、図１に示した同調増幅器１に対して前段の移相回路１０Ｃを移相回路１０Ｌに、後段の移相回路３０Ｃを移相回路３０Ｌにそれぞれ置き換えた構成を有している。
【００７６】
図１１は、図１０に示した前段の移相回路１０Ｌの構成を抜き出して示したものである。同図に示す移相回路１０Ｌは、図２に示した移相回路１０Ｃ内のキャパシタ１４と抵抗１６からなるＣＲ回路を、抵抗１６とインダクタ１７からなるＬＲ回路に置き換えた構成を有している。なお、抵抗１６とＦＥＴ１２のドレインとの間に挿入されたキャパシタ１９は直流電流阻止用であり、そのインピーダンスは動作周波数において極めて小さく設定され、すなわち大きな静電容量を有している。
【００７７】
図１２は、移相回路１０Ｌの入出力電圧とインダクタ等に現れる電圧との関係を示すベクトル図である。
【００７８】
抵抗１６の両端に現れる電圧ＶＲ３とインダクタ１７の両端に現れる電圧ＶＬ１とは互いに９０°位相がずれており、これらをベクトル的に合成したものがＦＥＴ１２のソース・ドレイン間の電圧２Ｅｉ  に等しくなる。したがって、図１２に示すように、電圧Ｅｉ  の２倍を斜辺とし、抵抗１６の両端電圧ＶＲ３とインダクタ１７の両端電圧ＶＬ１とが直交する２辺を構成する直角三角形を形成することになる。このため、入力信号の振幅が一定で周波数のみが変化した場合には、図１２に示す半円の円周に沿って抵抗１６の両端電圧ＶＲ３とインダクタ１７の両端電圧ＶＬ１とが変化する。
【００７９】
抵抗１６とインダクタ１７の接続点とグランドレベルとの電位差を出力電圧Ｅｏ  として取り出すものとすると、この出力電圧Ｅｏ  は、図１２に示した半円においてその中心点を始点とし、電圧ＶＲ３と電圧ＶＬ１とが交差する円周上の一点を終点とするベクトルで表すことができ、その大きさは半円の半径Ｅｉ  に等しくなる。しかも、入力信号の周波数が変化しても、このベクトルの終点は円周上を移動するだけであるため、周波数に応じて出力振幅が変化しない安定した出力を得ることができる。
【００８０】
また、図１２から明らかなように、電圧ＶＲ３と電圧ＶＬ１とは円周上で直角に交わるため、理論的にはＦＥＴ１２のゲートに印加される入力電圧と電圧ＶＲ３との位相差は、周波数ωが０から∞まで変化するに従って０°から９０°まで変化する。そして、移相回路１０Ｌ全体の位相シフト量φ３  はその２倍であり、周波数に応じて０°から１８０°まで変化する。
【００８１】
また、この位相シフト量φ３  は、抵抗１６とインダクタ１７により構成されるＬＲ回路の時定数をＴ１  （抵抗１６の抵抗値をＲ、インダクタ１７のインダクタンスをＬとするとＴ１  ＝Ｌ／Ｒ）とすると、上述した（６）式に示したφ１  と同じとなる。
【００８２】
同様に、図１３は、図１０に示した後段の移相回路３０Ｌの構成を抜き出して示したものである。同図に示す移相回路３０Ｌは、図４に示した移相回路３０Ｃ内の可変抵抗３６とキャパシタ３４からなるＣＲ回路を、インダクタ３７と可変抵抗３６からなるＬＲ回路に置き換えた構成を有している。なお、インダクタ３７とＦＥＴ３２のドレインとの間に挿入されたキャパシタ３９は直流電流阻止用であり、そのインピーダンスは動作周波数において極めて小さく設定され、すなわち大きな静電容量を有している。
【００８３】
図１４は、移相回路３０Ｌの入出力電圧とインダクタ等に現れる電圧との関係を示すベクトル図である。
【００８４】
インダクタ３７の両端に現れる電圧ＶＬ２と可変抵抗３６の両端に現れる電圧ＶＲ４とは互いに９０°位相がずれており、これらをベクトル的に合成したものがＦＥＴ３２のソース・ドレイン間の電圧２Ｅｉ  に等しくなる。したがって、図１４に示すように、電圧Ｅｉ  の２倍を斜辺とし、インダクタ３７の両端電圧ＶＬ２と可変抵抗３６の両端電圧ＶＲ４とが直交する２辺を構成する直角三角形を形成することになる。このため、入力信号の振幅が一定で周波数のみが変化した場合には、図１４に示す半円の円周に沿ってインダクタ３７の両端電圧ＶＬ２と可変抵抗３６の両端電圧ＶＲ４とが変化する。
【００８５】
インダクタ３７と可変抵抗３６の接続点とグランドレベルとの電位差を出力電圧Ｅｏ  として取り出すものとすると、この出力電圧Ｅｏ  は、図１４に示した半円においてその中心点を始点とし、電圧ＶＬ２と電圧ＶＲ４とが交差する円周上の一点を終点とするベクトルで表すことができ、その大きさは半円の半径Ｅｉ  に等しくなる。しかも、入力信号の周波数が変化しても、このベクトルの終点は円周上を移動するだけであるため、周波数に応じて出力振幅が変化しない安定した出力を得ることができる。
【００８６】
また、図１４から明らかなように、電圧ＶＬ２と電圧ＶＲ４とは円周上で直角に交わるため、理論的にはＦＥＴ３２のゲートに印加される入力電圧と電圧ＶＬ２との位相差は、周波数ωが０から∞まで変化するに従って９０°から０°まで変化する。そして、移相回路３０Ｌ全体の位相シフト量φ４  はその２倍であり、周波数に応じて１８０°から０°まで変化する。
【００８７】
また、この位相シフト量φ４  は、インダクタ３７と可変抵抗３６により構成されるＬＲ回路の時定数をＴ２  （インダクタ３７のインダクタンスをＬ、可変抵抗３６の抵抗値をＲとするとＴ２  ＝Ｌ／Ｒ）とすると、上述した（７）式に示したφ２  と同じとなる。
【００８８】
このように、図１０に示した同調増幅器１Ａに含まれる２つの移相回路１０Ｌ、３０Ｌのそれぞれは、時定数を用いて表すと図１に示した同調増幅器１に含まれる２つの移相回路１０Ｃ、３０Ｃと等価であり、同調増幅器１Ａは同調増幅器１と同様の同調動作および増幅動作が可能となる。
【００８９】
また、同調増幅器１Ａを構成する２つの移相回路１０Ｌ、３０Ｌのそれぞれは、各移相回路１０Ｌ、３０Ｌに含まれるＬＲ回路の時定数によって同調周波数が決まることになるが、各時定数Ｔは例えばＬ／Ｒであって、同調周波数ωは１／Ｔ＝Ｒ／Ｌに比例する。ここで、ＬＲ回路を構成するインダクタは、写真触刻法等により渦巻き形状の導体を半導体基板上に形成することにより実現できるが、このようにして形成したインダクタを用いることにより、同調増幅器の全体を半導体基板上に集積化することができる。
【００９０】
但し、この場合にはインダクタが有するインダクタンスが極めて小さくなるため、同調周波数が高くなる。別の見方をすれば、同調増幅器の同調周波数は例えば各移相回路１０Ｌ、３０Ｌ内のＬＲ回路の時定数の逆数Ｒ／Ｌに比例し、この中でインダクタンスＬは集積化等により小さくすることが容易であるため、上述した同調増幅器１Ａ全体をを集積化することにより同調周波数の高周波化が容易となる。
【００９１】
なお、図１０に示した同調増幅器１Ａは、図１に示した同調増幅器１に含まれる移相回路１０Ｃ、３０Ｃの両方を等価な移相回路１０Ｌ、３０Ｌに置き換えて構成したが、同調増幅器１に含まれる移相回路１０Ｃ、３０Ｃのいずれか一方のみを移相回路１０Ｌあるいは３０Ｌに置き換えて同調増幅器を構成してもよい。特に、このような同調増幅器全体を集積化した場合には、温度変化による同調周波数の変動を防止する、いわゆる温度補償が可能となる。すなわち、ＣＲ回路の時定数ＴはＣＲであり、ＬＲ回路の時定数ＴはＬ／Ｒであって、それぞれにおいて抵抗値Ｒが分子と分母に分かれるため、集積化によってＣＲ回路およびＬＲ回路を構成する抵抗を半導体材料によって形成するような場合には、これら各抵抗の温度変化に対する同調周波数の変動を抑制する効果がある。
【００９２】
〔第３の実施形態〕
上述した第１および第２の実施形態の同調増幅器１、１Ａは、互いに移相方向が異なる２つの移相回路を含んで構成したが、基本的に同じ構成を有する２つの移相回路を組み合わせて同調増幅器を構成することもできる。
【００９３】
図１５は、本発明の第３の実施形態の同調増幅器の構成を示す回路図である。同図に示す同調増幅器１Ｂは、それぞれが入力される交流信号の位相を所定量シフトさせることにより所定の周波数において合計で１８０°の位相シフトを行う２つの移相回路１０Ｃおよび１０Ｃ′と、後段の移相回路１０Ｃ′の出力信号の位相をさらに反転する位相反転回路８０と、位相反転回路８０の後段に設けられた抵抗１６２および１６４からなる分圧回路１６０と、帰還抵抗７０および入力抵抗７４（入力抵抗７４は帰還抵抗７０の抵抗値のｎ倍の抵抗値を有しているものとする）のそれぞれを介することにより分圧回路１６０の分圧出力（帰還信号）と入力端子９０に入力される信号（入力信号）とを所定の割合で加算する加算回路とを含んで構成されている。
【００９４】
前段の移相回路１０Ｃは、その詳細構成および入出力信号の位相関係は図２および図３を用いて説明した通りであり、例えばキャパシタ１４と抵抗１６からなるＣＲ回路の時定数をＴ１  とすると、ω＝１／Ｔ１  の周波数において位相シフト量φ１  が遅れ位相方向に９０°となる。
【００９５】
また、後段の移相回路１０Ｃ′は、上述した前段の移相回路１０Ｃと基本的な構成は同じであり、移相回路１０Ｃ内の抵抗１６を可変抵抗１５に置き換えた構成を有している。したがって、例えばキャパシタ１４と可変抵抗１５からなるＣＲ回路の時定数をＴ３  とすると、ω＝１／Ｔ３  の周波数において位相シフトφ１  ′が遅れ位相方向に９０°となる。
【００９６】
このように、２つの移相回路１０Ｃおよび１０Ｃ′の全体による遅れ位相方向の位相シフト量の合計が所定の周波数において、φ１  ＋φ１  ′＝９０°＋９０°＝１８０°となる。
【００９７】
また、位相反転回路８０は、ドレインと正電源との間に抵抗８４が、ソースとアースとの間に抵抗８６がそれぞれ接続されたＦＥＴ８２と、ＦＥＴ８２のゲートに所定のバイアス電圧を印加する抵抗８８とを含んで構成されている。ＦＥＴ８２のゲートに交流信号が入力されると、ＦＥＴ８２のドレインからは位相を反転した逆相の信号が出力される。また、この位相反転回路８０は、２つの抵抗８４、８６の抵抗比によって定まる所定の増幅度を有する。
【００９８】
このように、所定の周波数において、２つの移相回路１０Ｃおよび１０Ｃ′によって位相が１８０°シフトされ、さらに後段に接続された位相反転回路８０によって位相が反転され、これら３つの回路の全体による位相シフト量の合計が３６０°となる。
【００９９】
また、位相反転回路８０の出力は出力端子９２から同調増幅器１Ｂの出力として取り出されるとともに、位相反転回路８０の出力を分圧回路１６０を通した信号が帰還抵抗７０を介して前段の移相回路１０Ｃの入力側に帰還されている。そして、この帰還される信号と入力抵抗７４を介して入力される信号とが加算され、この加算された信号の電圧が前段の移相回路１０Ｃの入力端に印加されている。
【０１００】
このように、分圧回路１６０の出力を帰還抵抗７０を介して前段の移相回路１０Ｃの入力側に帰還させ、この帰還信号に入力抵抗７４を介して入力した信号を加算するとともに、位相反転回路８０の利得と分圧回路１６０の分圧比を調整して帰還ループのオープンループゲインを１以下に設定することにより、図１に示した同調増幅器１と同様の同調動作および増幅動作を行うことができる。
【０１０１】
図１６は、第３の実施形態の同調増幅器の他の構成を示す回路図である。同図に示す同調増幅器１Ｃは、それぞれが入力される交流信号の位相を所定量シフトさせることにより所定の周波数において合計で１８０°の位相シフトを行う２つの移相回路３０Ｃ′および３０Ｃと、後段の移相回路３０Ｃの出力信号の位相をさらに反転する位相反転回路８０と、位相反転回路８０の後段に設けられた抵抗１６２および１６４からなる分圧回路１６０と、帰還抵抗７０および入力抵抗７４のそれぞれを介することにより分圧回路１６０の分圧出力（帰還信号）と入力端子９０に入力される信号（入力信号）とを所定の割合で加算する加算回路とを含んで構成されている。
【０１０２】
前段の移相回路３０Ｃ′は、図４に構成を示した移相回路３０Ｃと基本的な構成は同じであり、移相回路３０Ｃ内の可変抵抗３６を抵抗値が固定の抵抗３５に置き換えた構成を有している。したがって、例えば、抵抗３５とキャパシタ３４からなるＣＲ回路の時定数をＴ４  とし、ω＝１／Ｔ４  の周波数における移相量φ２  ′を考えると、信号が反転してさらに位相遅れ方向に９０°となる。
【０１０３】
また、後段の移相回路３０Ｃは、その詳細構成および入出力信号の位相関係は図４および図５を用いて説明した通りであり、例えば可変抵抗３６とキャパシタ３４からなるＣＲ回路の時定数をＴ２  とし、ω＝１／Ｔ２  の周波数における移相量φ２  を考えると、信号が反転してさらに位相遅れ方向に９０°となる。
【０１０４】
このように、２つの移相回路３０Ｃ′および３０Ｃの全体による遅れ位相方向の位相シフト量の合計が所定の周波数において、φ２  ′＋φ２  ＝９０°＋９０°＝１８０°となる。
【０１０５】
このように、上述した２つの移相回路３０Ｃ′、３０Ｃを用いた場合であっても、所定の周波数において２つの移相回路３０Ｃ′および３０Ｃによって位相が１８０°シフトされ、さらに後段に接続された位相反転回路８０によって位相が反転され、これら３つの回路の全体による位相シフト量の合計が３６０°となる。
【０１０６】
したがって、上述した同調増幅器１Ｃは、分圧回路１６０の出力を帰還抵抗７０を介して前段の移相回路３０Ｃ′の入力側に帰還させ、この帰還信号に入力抵抗７４を介して入力した信号を加算するとともに、位相反転回路８０の利得と分圧回路１６０の分圧比を調整して帰還ループのオープンループゲインを１以下に設定することにより、図１５に示した同調増幅器１Ｂと同様の同調動作および増幅動作を行うことができる。
【０１０７】
なお、図１５、図１６に示した同調増幅器１Ｂ、１Ｃは、いずれも２つの移相回路をＣＲ回路を含んで構成したが、少なくとも一方をＬＲ回路を含んで構成するようにしてもよい。
【０１０８】
具体的には、図１５に示した同調増幅器１Ｂにおいて、前段の移相回路１０Ｃを図１１に示した移相回路１０Ｌに、あるいは後段の移相回路１０Ｃ′を図１１に示した移相回路１０Ｌの抵抗１６を可変抵抗１５に変更した移相回路１０Ｌ′に置き換える。または、２つの移相回路１０Ｃ、１０Ｃ′の両方を上述した移相回路１０Ｌ、１０Ｌ′に置き換える。
【０１０９】
また、図１６に示した同調増幅器１Ｃにおいて、前段の移相回路３０Ｃ′を図１３に示した移相回路３０Ｌの可変抵抗３６を抵抗値が固定の抵抗３５に変更した移相回路３０Ｌ′に、あるいは後段の移相回路３０Ｃを図１３に示した移相回路３０Ｌに置き換える。または、２つの移相回路３０Ｃ′、３０Ｃの両方を上述した移相回路３０Ｌ′、３０Ｌに置き換える。
【０１１０】
特に、両方の移相回路をＬＲ回路を有する移相回路に置き換えた場合には、同調増幅器全体を集積化することにより同調周波数の高周波化が容易となり、一方の移相回路をＬＲ回路を有する移相回路に置き換えた場合には、温度変化による同調周波数の変動を防止する、いわゆる温度補償が可能となる。
【０１１１】
〔その他の実施形態〕
ところで、上述した各種の同調増幅器１等は、位相シフトに着目すると２つの移相回路と非反転回路あるいは２つの移相回路と位相反転回路によって構成されており、接続された３つの回路の全体によって所定の周波数において合計の位相シフト量を３６０°にすることにより所定の同調動作を行うようになっている。したがって、位相シフト量だけに着目すると、２つの移相回路のどちらを前段に用いるか、あるいは３つの回路をどのような順番で接続するかはある程度の自由度があり、必要に応じて接続順番を決めることができる。
【０１１２】
図１７は、２つの移相回路と非反転回路５０を組み合わせて同調増幅器を構成した場合において、その接続状態を示す図である。なお、これらの図において、帰還側インピーダンス素子７０ａおよび入力側インピーダンス素子７４ａは、各同調増幅器の出力信号と入力信号とを所定の割合で加算するためのものであり、最も一般的には図１等に示すように、帰還側インピーダンス素子７０ａとして帰還抵抗７０を、入力側インピーダンス素子７４ａとして入力抵抗７４を使用する。
【０１１３】
但し、帰還側インピーダンス素子７０ａおよび入力側インピーダンス素子７４ａは、それぞれの素子に入力された信号の位相関係を変えることなく加算できればよいことから、帰還側インピーダンス素子７０ａおよび入力側インピーダンス素子７４ａをともにキャパシタにより形成したり、抵抗やキャパシタ等を組み合わせてインピーダンスの実数分と虚数分の比を同時に調整しうるようにしてもよい。
【０１１４】
また、図１７および後述する図１８に示した同調増幅器の構成には分圧回路１６０を除いた構成を示したが、実際には最終段の回路のさらに後段にこの分圧回路１６０を接続し、分圧後の信号を帰還信号として用いるとともに分圧前の信号を出力として取り出せばよい。
【０１１５】
図１７（Ａ）には２つの移相回路の後段に非反転回路５０を配置した構成が示されており、図１に示した同調増幅器１や図１０に示した同調増幅器１Ａに対応している。このように、後段に非反転回路５０を配置した場合には、この非反転回路５０に出力バッファの機能を持たせることにより、大きな出力電流を取り出すこともできる。
【０１１６】
図１７（Ｂ）には２つの移相回路の間に非反転回路５０を配置した構成が示されている。このように、中間に非反転回路５０を配置した場合には、前段の移相回路と後段の移相回路の相互干渉を完全に防止することができる。
【０１１７】
図１７（Ｃ）には２つの移相回路のさらに前段に非反転回路５０を配置した構成が示されている。このように、初段に非反転回路５０を配置した場合には、前段の移相回路に対する帰還側インピーダンス素子７０ａ等の影響を最小限に抑えることができる。
【０１１８】
同様に、図１８は、２つの移相回路と位相反転回路を組み合わせて同調増幅器を構成した場合において、その接続状態を示す図である。
【０１１９】
図１８（Ａ）には２つの移相回路の後段に位相反転回路８０を配置した構成が示されており、図１５に示した同調増幅器１Ｂあるいは図１６に示した同調増幅器１Ｃに対応している。このように、後段に位相反転回路８０を配置した場合には、この位相反転回路８０に出力バッファの機能を持たせることにより、大きな出力電流を取り出すこともできる。
【０１２０】
図１８（Ｂ）には２つの移相回路の間に位相反転回路８０を配置した構成が示されており、この場合には２つの移相回路間の相互干渉を完全に防止することができる。図１８（Ｃ）には２つの移相回路のさらに前段に位相反転回路８０を配置した構成が示されており、この場合には前段の移相回路に対する帰還側インピーダンス素子７０ａ等の影響を最小限に抑えることができる。
【０１２１】
本発明は上述した各種の実施形態に限定されるものではなく、この発明の要旨の範囲内で種々の変形実施が可能である。
【０１２２】
例えば、上述した各種の同調増幅器に含まれる可変抵抗３６等は、半導体基板上に集積化するには接合型あるいはＭＯＳ型のＦＥＴのチャネルを抵抗体として用いて実現することができる。このようにＦＥＴによって可変抵抗を形成した場合には、ゲート電圧を可変することによりソース・ドレイン間の抵抗を変化させることができる。
【０１２３】
また、上述した可変抵抗７４、３６等をｐチャネルのＦＥＴとｎチャネルのＦＥＴとを並列接続して構成してもよい。このように、２つのＦＥＴを組み合わせて可変抵抗を構成することにより、ＦＥＴの非線形領域の改善を行うことができるため、同調出力の歪みを少なくすることができる。
【０１２４】
また、上述した各種の同調増幅器においては、一方の移相回路に可変抵抗を含ませておいたが、２つの移相回路の両方に可変抵抗を含ませておいて（例えば図１に示した同調増幅器１において移相回路１０Ｃ内の抵抗１６を可変抵抗１５に置き換えて）、２つの移相回路の各位相シフト量を同時に変化させるようにしてもよい。この場合には、同調増幅器全体の同調周波数の変化量、すなわち同調周波数の可変範囲を大きく設定できる利点がある。
【０１２５】
また、上述した可変抵抗をＰＩＮダイオードによって構成し、このＰＩＮダイオードに流す電流値を変化させて、両端に現れる抵抗を変化させるようにしてもよい。
【０１２６】
また、ＣＲ回路を有する移相回路においては、各移相回路内のＣＲ回路を構成する抵抗の抵抗値を変化させるのではなく、キャパシタの静電容量を変えることによりＣＲ回路の時定数を変化させ、これにより移相回路の位相シフト量、すなわち同調増幅器の同調周波数を変化させるようにしてもよい。
【０１２７】
具体的には、ＣＲ回路を構成するキャパシタ（例えば図２に示したキャパシタ１４）を可変容量ダイオードと直流電流阻止用のキャパシタに置き換える。可変容量ダイオードは、印加する逆バイアス電圧を変えることによりアノード・カソード間の静電容量が変化するものである。このような可変容量ダイオードと抵抗とを直列接続してＣＲ回路を構成することにより、印加する逆バイアス電圧を変えてこのＣＲ回路の時定数を変えることができ、移相回路による位相シフト量を変化させることができる。
【０１２８】
また、この可変容量ダイオードの代わりに、ゲートに印加する制御電圧に応じてそのゲート容量がある範囲で変更可能なＦＥＴを可変容量素子として用いるようにしてもよい。
【０１２９】
また、上述したように可変抵抗や可変容量素子を用いる場合の他、素子定数が異なる複数の抵抗、キャパシタあるいはインダクタを用意しておいて、スイッチを切り換えることにより、これら複数の素子の中から１つあるいは複数を選ぶようにしてもよい。この場合にはスイッチ切り換えにより接続する素子の個数および接続方法（直列接続、並列接続あるいはこれらの組み合わせ）によって、素子定数を不連続に切り換えることができる。
【０１３０】
例えば、可変抵抗の代わりに抵抗値がＲ、２Ｒ、４Ｒ、…といった２のｎ乗の系列の複数の抵抗を用意しておいて、１つあるいは任意の複数を選択して直列接続することにより、等間隔の抵抗値の切り換えをより少ない素子で容易に実現することができる。同様に、キャパシタの代わりに静電容量がＣ、２Ｃ、４Ｃ、…といった２のｎ乗の系列の複数のキャパシタを用意しておいて、１つあるいは任意の複数を選択して並列接続することにより、等間隔の静電容量の切り換えをより少ない素子で容易に実現することができる。このため、同調周波数が複数ある回路、例えばＡＭラジオにこの実施形態の同調増幅器を適用して、複数の放送局から１局を選局して受信するような用途に適している。
【０１３１】
また、上述した各種の同調増幅器に含まれる２つの移相回路は、接合型のＦＥＴ１２あるいはＦＥＴ３２を用いて構成した場合を図示したが、ＭＯＳ型のＦＥＴにより、あるいはバイポーラトランジスタによって移相回路を構成するようにしてもよい。
【０１３２】
ＦＥＴをバイポーラトランジスタに置き換えた移相回路においては、入力信号がベースに入力されたときにベース・エミッタ間で電流が流れるため、エミッタに現れる電圧（交流電圧）とコレクタに現れる電圧（交流電圧）とは正確には同じにはならない。但し、電流増幅度が数十倍から百倍程度である場合には、その差は１％から数％であり、事実上無視することができる。あるいは、エミッタ抵抗よりコレクタ抵抗を若干大きく設定することにより、この差を補正するようにしてもよい。
【０１３３】
特に、バイポーラトランジスタを用いて移相回路を構成した場合には、動作周波数の上限を高くすることができ、また、ベース・エミッタ間の電位差がＦＥＴのゲート・ソース間の電位差よりも小さいため移相回路に入出力される信号振幅の減衰を少なくすることができる。したがって、少なくとも１段目の移相回路をバイポーラトランジスタを用いて構成することが好ましい。但し、２段目の移相回路は高入力インピーダンスにする必要があるため、ＦＥＴを用いて構成することが好ましい。
【０１３４】
【発明の効果】
以上の各実施形態に基づく説明から明らかなように、この発明の同調増幅器は、最大減衰量が入力側インピーダンス素子と帰還側インピーダンス素子の抵抗比ｎによって決まるとともに、同調周波数が各移相回路におけるＣＲ回路やＬＲ回路の時定数によって決まるため、最大減衰量や同調周波数および同調周波数における利得を互いに干渉しあうことなく設定することができる。
【０１３５】
また、同調増幅器内の２つの移相回路をＣＲ回路を含んで構成した場合には、同調増幅器全体を容易に集積化することができる。同様に、２つの移相回路をＬＲ回路を含んで構成した場合には、集積化によって小さなインダクタを形成することにより容易に同調周波数の高周波化が可能となる。一方の移相回路をＣＲ回路を含んで、他方の移相回路をＬＲ回路を含んで構成した場合には、温度等による特性の変動を防止して特性の安定化が可能となる。
【０１３６】
また、同調増幅器の出力として分圧回路を通す前の信号を取り出すことにより、同調増幅器に増幅作用を持たせることができる。
【図面の簡単な説明】
【図１】本発明を適用した第１の実施形態の同調増幅器の構成を示す回路図である。
【図２】図１に示した前段の移相回路の構成を抜き出して示した回路図である。
【図３】前段の移相回路の入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図である。
【図４】図１に示した後段の移相回路の構成を抜き出して示した回路図である。
【図５】後段の移相回路の入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図である。
【図６】２つの移相回路の全体を所定の伝達関数を有する回路に置き換えた回路図である。
【図７】図６に示す構成をミラーの定理によって変換した回路図である。
【図８】図１に示した同調増幅器の同調特性を示す図である。
【図９】同調増幅器に含まれる２つの移相回路に入出力される信号間の位相関係を示す図である。
【図１０】本発明を適用した第２の実施形態の同調増幅器の構成を示す回路図である。
【図１１】図１０に示した前段の移相回路の構成を抜き出して示した回路図である。
【図１２】前段の移相回路の入出力電圧とインダクタ等に現れる電圧との関係を示すベクトル図である。
【図１３】図１０に示した後段の移相回路の構成を抜き出して示した回路図である。
【図１４】後段の移相回路の入出力電圧とインダクタ等に現れる電圧との関係を示すベクトル図である。
【図１５】本発明を適用した第３の実施形態の同調増幅器の構成を示す回路図である。
【図１６】第３の実施形態の同調増幅器の他の構成を示す回路図である。
【図１７】移相回路と非反転回路の接続形態を示す図である。
【図１８】移相回路と位相反転回路の接続形態を示す図である。
【図１９】従来の同調増幅器における同調周波数、同調周波数における利得、最大減衰量の関係の一例を示す特性曲線図である。
【符号の説明】
１  同調増幅器
１０Ｃ、３０Ｃ  移相回路
１２、３２、５２  ＦＥＴ
１４、３４  キャパシタ
１６、１８、２０、４０、３８  抵抗
３６  可変抵抗
５０  非反転回路
７０  帰還抵抗
７４  入力抵抗
９０  入力端子
９２  出力端子
１６０  分圧回路
【図１】
0003628402.tif 000003
【図２】
0003628402.tif 000004
【図３】
0003628402.tif 000005
【図４】
0003628402.tif 000006
【図５】
0003628402.tif 000007
【図６】
0003628402.tif 000008
【図７】
0003628402.tif 000009
【図８】
0003628402.tif 000010
【図９】
0003628402.tif 000011
【図１０】
0003628402.tif 000012
【図１１】
0003628402.tif 000013
【図１２】
0003628402.tif 000014
【図１３】
0003628402.tif 000015
【図１４】
0003628402.tif 000016
【図１５】
0003628402.tif 000017
【図１６】
0003628402.tif 000018
【図１７】
0003628402.tif 000019
【図１８】
0003628402.tif 000020
【図１９】
0003628402.tif 000021