(57)【特許請求の範囲】
【請求項１】
液晶ディスプレイ（20）における複数のコラム（46、49、51）に駆動電圧を印加する節電型のコラム・ドライバ回路であって、前記液晶ディスプレイは、ローとコラムとに配列されたピクセル・アレーと、ロー駆動周期の間に前記ピクセル・アレーにおける少なくとも１つのローを選択するロー・ドライバ回路（22）とを含み、前記ロー・ドライバ回路は、ディスプレイ・サイクルの間に少なくとも１回は前記ピクセル・アレーにおけるすべてのローを選択し、前記コラム・ドライバ回路は、複数の電圧ドライバ（76、84、86）を含み、前記複数の電圧ドライバは、それぞれが、与えられたロー駆動周期の間に前記液晶ディスプレイの与えられたコラムに印加される駆動電圧を提供し、前記選択されたローの中の前記与えられたコラムに位置するピクセルを制御する、節電型のコラム駆動回路において、
ａ）各ディスプレイ・サイクルの少なくとも１つのロー駆動周期の間に、第１の状態と第２の状態との間で切り換わる制御信号を提供するクロック手段（64）と、
ｂ）それぞれが、前記クロック手段に結合され前記制御信号を受け取る制御端子（94）と、前記液晶ディスプレイの前記コラムの１つ（46）に結合されたコラム端子と、前記複数の電圧ドライバの１つ（76）に結合され与えられたロー駆動周期の間に前記液晶ディスプレイの与えられたコラムに印加される電圧を受け取る入力端子（90）と、共通端子（92）と、を有する複数のマルチプレクサ（78、80、82）であって、各マルチプレクサは、前記制御信号が前記第１の状態にあるときにはそのコラム端子をその共通端子に電気的に結合し、前記制御信号が前記第２の状態にあるときにはそのコラム端子をその入力端子に電気的に結合する、複数のマルチプレクサ（78、80、82）と、
ｃ）前記複数のマルチプレクサのそれぞれの共通端子（92）に結合された共通ノード（65）と、を備えており、
ｄ）前記複数のマルチプレクサ（78、80、82）は、前記制御信号がその第１の状態にあるときには、前記液晶ディスプレイの前記コラム（46、49、51）のそれぞれを前記共通ノード（65）に電気的に結合し、前記制御信号がその第２の状態にあるときには、前記複数の電圧ドライバ（76、84、86）によって生じる駆動電圧のそれぞれを前記コラム（46、49、51）の対応するものに結合することを特徴とする節電型のコラム・ドライバ回路。
【請求項２】
請求項１記載のコラム・ドライバ回路において、前記クロック手段は、各ディスプレイ・サイクルのすべてのロー駆動周期の間に第１の状態と第２の状態との間で前記制御信号を切り換えるように機能し、それによって、前記複数のマルチプレクサ（78、80、82）が、前記制御信号がすべてのロー駆動周期の間にその第１の状態にあるときには前記液晶ディスプレイのコラム（46、49、51）のそれぞれを前記共通ノード（65）に電気的に結合し、前記制御信号がすべてのロー駆動周期の間にその第２の状態にあるときには前記複数の電圧ドライバ（76、84、86）によって生じるそれぞれの駆動電圧を前記コラムの対応するものに結合することを特徴とするコラム・ドライバ回路。
【請求項３】
請求項２記載のコラム・ドライバ回路において、前記複数の電圧ドライバ（76、84、86）は、選択されたローに対する１つのロー駆動周期の間は１つの極性を有する駆動電圧を提供し、同じ選択されたローに対する次のロー駆動周期の間は反対の極性を有する駆動電圧を提供することを特徴とするコラム・ドライバ回路。
【請求項４】
請求項３記載のコラム・ドライバ回路において、前記複数の電圧ドライバは、選択されたローに対する１つのロー駆動周期の間は１つの極性を有する駆動電圧を提供し、次の連続するローに対する次のロー駆動周期の間は反対の極性を有する駆動電圧を提供することを特徴とするコラム・ドライバ回路。
【請求項５】
請求項４記載のコラム・ドライバ回路において、前記複数の電圧ドライバ（76、84、86）は、任意の与えられたロー駆動周期の間には前記液晶ディスプレイの２つの隣接するコラム（44、46）は前記制御信号がその第２の状態にあるときには反対の極性を有する２つの駆動電圧によって駆動されるように、前記コラムに駆動電圧を提供することを特徴とするコラム・ドライバ回路。
【請求項６】
請求項２記載のコラム・ドライバ回路において、前記共通ノードと前記複数のマルチプレクサのそれぞれの前記共通端子とに結合された第１の端子を有しており、前記共通ノードに選択的に結合されたコラム及びピクセルから放電される及び前記コラム及びピクセルに充電される電荷を記憶する記憶コンデンサ（66）を含むことを特徴とするコラム・ドライバ回路。
【請求項７】
請求項６記載のコラム・ドライバ回路において、前記記憶コンデンサ（66）のキャパシタンス値はCcolのＮ倍よりも大きく、ただし、Ｎは前記液晶ディスプレイ（20）に含まれるコラム（44、46、49、51）の数であり、Ccolは、前記液晶ディスプレイのそれぞれのコラムと関連するキャパシタンスであることを特徴とするコラム・ドライバ回路。
【請求項８】
請求項６記載のコラム・ドライバ回路において、前記複数の電圧ドライバ（76、84、86）は最高電圧と最低電圧との間で極性が交代する駆動電圧を提供し、前記最高電圧と前記最低電圧との間の中間点はメジアン・バイアス電圧に対応し、前記記憶コンデンサ（66）は前記メジアン・バイアス電圧源に結合された第２の端子を含むことを特徴とするコラム・ドライバ回路。
【請求項９】
請求項８記載のコラム・ドライバ回路において、任意の与えられたロー駆動周期の間に、前記液晶ディスプレイの２つの隣接するコラム（44、46）は、前記制御信号がその第２の状態にあるときにはそれぞれが前記メジアン・バイアス電圧の上下にある２つの駆動電圧によって駆動されることを特徴とするコラム・ドライバ回路。
【請求項１０】
請求項６記載のコラム・ドライバ回路において、前記記憶コンデンサ（66）は、バッテリの端子に結合された第２の端子を含むことを特徴とするコラム・ドライバ回路。
【請求項１１】
請求項２記載のコラム・ドライバ回路において、前記複数の電圧ドライバ（76、84、86）は最高電圧と最低電圧との間で極性が交代する駆動電圧を提供し、前記最高電圧と前記最低電圧との間の中間点はメジアン・バイアス電圧に対応し、前記共通ノード（65）は前記メジアン・バイアス電圧を与えるバッテリの端子に結合されていることを特徴とするコラム・ドライバ回路。
【請求項１２】
請求項２記載のコラム・ドライバ回路において、前記マルチプレクサ（78、80、82）のそれぞれは第１及び第２のCMOS送信ゲート（110、112）を有しており、前記第１のCMOS送信ゲート（110）は、前記コラム端子（88）と前記共通端子（92）との間に結合され前記液晶ディスプレイのコラム（46）を前記共通ノード（65）に選択的に結合し、前記第２のCMOS送信ゲート（112）は、前記コラム端子（88）と前記電圧ドライバの中の１つ（76）との間に結合され前記電圧ドライバによって生じた前記駆動電圧をそれに関連するコラム（46）に選択的に結合することを特徴とするコラム・ドライバ回路。
【請求項１３】
請求項２記載のコラム・ドライバ回路において、前記マルチプレクサ（78、80、82）のそれぞれは、第１及び第２のｎチャンネルMOSトランジスタ（102、104）を有しており、前記トランジスタのドレイン端子は共通にコラム（46）に結合され、前記第１及び第２のトランジスタのゲート端子はそれぞれが前記制御信号（64）と相補的な制御信号とに結合され、前記第１及び第２のトランジスタの一方のソース端子は前記共通端子（65）に結合され他方のトランジスタのソース端子は前記電圧ドライバ（76）の１つに結合されていることを特徴とするコラム・ドライバ回路。
【請求項１４】
請求項２記載のコラム・ドライバ回路において、前記マルチプレクサ（78、80、82）のそれぞれは、第１及び第２のｐチャンネルMOSトランジスタ（106、108）を有しており、前記トランジスタのドレイン端子は共通にコラム（46）に結合され、前記第１及び第２のトランジスタのゲート端子はそれぞれが前記制御信号（64）と相補的な制御信号とに結合され、前記第１及び第２のトランジスタの一方のソース端子は前記共通端子（65）に結合され他方のトランジスタのソース端子は前記電圧ドライバ（76）の１つに結合されていることを特徴とするコラム・ドライバ回路。
【請求項１５】
液晶ディスプレイ（20）における複数のコラム（46、49、51）に駆動電圧を印加する節電型のコラム・ドライバ回路であって、前記液晶ディスプレイは、ローとコラムとに配列されたピクセル・アレーと、ロー駆動周期の間に前記ピクセル・アレーにおける少なくとも１つのローを選択するロー・ドライバ回路（22）とを含み、前記ロー・ドライバ回路は、ディスプレイ・サイクルの間に少なくとも１回は前記ピクセル・アレーにおけるすべてのローを選択し、前記コラム・ドライバ回路は、それぞれが前記液晶ディスプレイのコラムに結合された出力端子を有する複数の電圧ドライバ（76、84、86）を含み、前記複数の電圧ドライバは、それぞれが、与えられたロー駆動周期の間に前記液晶ディスプレイの与えられたコラムに印加される駆動電圧を提供し、前記選択されたローの中の前記与えられたコラムに位置するピクセルを制御する、節電型のコラム駆動回路において、
ａ）各ディスプレイ・サイクルの少なくとも１つのロー駆動周期の間に、第１の状態と第２の状態との間で切り換わる制御信号を提供するクロック手段を備えており、
ｂ）各電圧ドライバ（76'）は、前記制御信号を受け取る制御入力を有し、前記制御信号がその第１の状態にあるときには前記電圧ドライバの前記出力端子を選択的に消勢し、前記制御信号がその第２の状態にあるときには前記電圧ドライバの前記出力端子をイネーブルし、更に、
ｃ）それぞれが、前記クロック手段（64）に結合され前記制御信号を受け取る制御端子と、前記液晶ディスプレイの前記コラムの１つ（46）に結合されたコラム端子と、共通端子（92）と、を有する複数の送信ゲート（116）であって、各送信ゲートは、前記制御信号が前記第１の状態にあるときにはそのコラム端子をその共通端子に電気的に結合し、前記制御信号が前記第２の状態にあるときにはそのコラム端子をその共通端子から切り離す、複数の送信ゲート（116）と、
ｄ）前記複数の送信ゲート（116）のそれぞれの共通端子（92）に結合された共通ノード（65）と、を備えており、
ｅ）前記複数送信ゲート（116）は、前記制御信号（64）がその第１の状態にあるときには、前記液晶ディスプレイの前記コラム（46、49、51）のそれぞれを前記共通ノード（65）に電気的に結合し、前記制御信号がその第２の状態にあるときには、前記複数の電圧ドライバ（76'）が、前記コラムに駆動電圧を提供することを特徴とする節電型のコラム・ドライバ回路。
【請求項１６】
請求項15記載のコラム・ドライバ回路において、前記クロック手段（64）は、各ディスプレイ・サイクルのすべてのロー駆動周期の間に第１の状態と第２の状態との間で前記制御信号を切り換えるように機能し、それによって、前記複数の送信ゲート（116）が、前記制御信号がすべてのロー駆動周期の間にその第１の状態にあるときには前記液晶ディスプレイのコラム（46、49、51）のそれぞれを前記共通ノード（65）に電気的に結合し、前記制御信号がすべてのロー駆動周期の間にその第２の状態にあるときには、前記複数の電圧ドライバ（76'）の出力端子がイネーブルされ前記複数の電圧ドライバによって生じる駆動電圧を前記コラムに（46、49、51）に印加することを特徴とするコラム・ドライバ回路。
【請求項１７】
請求項16記載のコラム・ドライバ回路において、前記共通ノード（65）と前記複数の送信ゲートのそれぞれの前記共通端子とに結合された第１の端子を有しており、前記共通ノードに選択的に結合されたコラム及びピクセルから放電される及び前記コラム及びピクセルに充電される電荷を記憶する記憶コンデンサ（66）を含むことを特徴とするコラム・ドライバ回路。
【請求項１８】
請求項17記載のコラム・ドライバ回路において、前記記憶コンデンサ（66）のキャパシタンス値はCcolのＮ倍よりも大きく、ただし、Ｎは前記液晶ディスプレイ（20）に含まれるコラム（44、46、49、51）の数であり、Ccolは、前記液晶ディスプレイのそれぞれのコラムと関連するキャパシタンスであることを特徴とするコラム・ドライバ回路。
【請求項１９】
請求項17記載のコラム・ドライバ回路において、前記複数の電圧ドライバ（76'）は最高電圧と最低電圧との間で極性が交代する駆動電圧を提供し、前記最高電圧と前記最低電圧との間の中間点はメジアン・バイアス電圧に対応し、前記記憶コンデンサ（66）は前記メジアン・バイアス電圧源に結合された第２の端子を含むことを特徴とするコラム・ドライバ回路。
【請求項２０】
請求項17記載のコラム・ドライバ回路において、前記記憶コンデンサ（66）は、バッテリの端子に結合された第２の端子を含むことを特徴とするコラム・ドライバ回路。
【請求項２１】
請求項16記載のコラム・ドライバ回路において、前記複数の電圧ドライバ（76'）は最高電圧と最低電圧との間で極性が交代する駆動電圧を提供し、前記最高電圧と前記最低電圧との間の中間点はメジアン・バイアス電圧に対応し、前記共通ノード（65）は前記メジアン・バイアス電圧を与えるバッテリの端子に結合されていることを特徴とするコラム・ドライバ回路。
【請求項２２】
請求項16記載のコラム・ドライバ回路において、前記複数の送信ゲート（116）のそれぞれはｎチャンネル・トランジスタ（118）を含み、そのゲート端子は前記制御信号（64）に結合され、そのソース及びドレイン端子はそれぞれが前記コラム端子（46）と共通端子（65）とに結合されていることを特徴とするコラム・ドライバ回路。
【請求項２３】
請求項16記載のコラム・ドライバ回路において、前記複数の送信ゲート（116）のそれぞれはｐチャンネル・トランジスタを含み、そのゲート端子は前記制御信号（64）に結合され、そのソース及びドレイン端子はそれぞれが前記コラム端子（46）と共通端子（65）とに結合されていることを特徴とするコラム・ドライバ回路。
【請求項２４】
請求項16記載のコラム・ドライバ回路において、前記複数の送信ゲートのそれぞれは、並列に結合されたｎチャンネル・トランジスタとｐチャンネル・トランジスタとを含むCMOS送信ゲート（110）であり、前記ｎチャンネル及びｐチャンネル・トランジスタのゲート端子はそれぞれが前記制御信号（64）と相補的な制御信号とに結合されていることを特徴とするコラム・ドライバ回路。
【請求項２５】
アクティブ・マトリクス液晶ディスプレイ・パネル（20）のバックプレーン（130）を駆動する節電型回路であって、前記節電回路は、前記アクティブ・マトリクス液晶ディスプレイ・パネルの前記バックプレーン（130）に印加される交番するバック・バイアス電圧を対応する交番するロー駆動周期の間に発生するディスプレイ・バイアス・ドライバ（120）を含み、前記交代するバック・バイアス電圧は、１つのロー駆動周期の間の最高電圧と連続するロー駆動周期の間の最低電圧との間で切り換わり、前記最高電圧と前記最低電圧との間の中間点はメジアン・バイアス電圧に対応する、節電型回路において、
ａ）それぞれのロー駆動周期の間に、第１の状態と第２の状態との間で切り換わる制御信号を提供するクロック手段と、
ｂ）前記クロック手段に結合され前記制御信号を受け取る制御端子（126）と、前記液晶ディスプレイ・パネルの前記バックプレーン（130）に結合されたバックプレーン端子（128）と、前記ディスプレイ・バイアス・ドライバに結合され前記液晶ディスプレイ・パネルの前記バックプレーンに印加される前記交代するバック・バイアス電圧を受け取るドライバ端子（122）と、記憶端子（132）とを有するマルチプレクサ（124）であって、前記制御信号が前記第１の状態にあるときにはそのバックプレーン端子（128）をその記憶端子（132）に電気的に結合し、前記制御信号が前記第２の状態にあるときにはそのバックプレーン端子（128）をそのドライバ端子（122）に電気的に結合する、マルチプレクサ（124）と、
ｃ）前記マルチプレクサ（124）の前記記憶端子（132）に結合された第１の端子を有しており、前記記憶端子に選択的に結合されたコラム及びピクセルから放電される及び前記コラム及びピクセルに充電される電荷を記憶する記憶コンデンサ（134）と、を備えており、
ｄ）前記マルチプレクサは、前記制御信号がそれぞれのロー駆動周期の間にその第１の状態にあるときには、前記液晶ディスプレイ・パネルの前記バックプレーン（130）を前記記憶コンデンサ（134）に結合し、前記制御信号がそれぞれのロー駆動周期の間にその第２の状態にあるときには、前記ディスプレイ・バイアス・ドライバ（120）によって提供される前記交代するバック・バイアス電圧（122）を前記液晶ディスプレイ・パネルの前記バックプレーン（130）に結合することを特徴とする節電型回路。
【請求項２６】
請求項25記載の回路において、前記液晶ディスプレイ・パネルの前記バックプレーンは、関連するキャパシタンスCbackを有しており、前記記憶コンデンサ（134）のキャパシタンス値はCbackよりも大きいことを特徴とする回路。
【請求項２７】
請求項25記載の回路において、前記マルチプレクサ（124）は第１及び第２のCMOS送信ゲートを有し、前記第１のCMOS送信ゲートは、前記バックプレーン端子（128）と前記記憶端子（132）との間に結合されて前記液晶ディスプレイ・パネル（20）の前記バックプレーンを前記記憶コンデンサ（134）に選択的に結合し、前記第２のCMOS送信ゲートは、前記バックプレーン端子（128）と前記ディスプレイ・バイアス・ドライバ（120）との間に結合されて前記ディスプレイ・バイアス・ドライバによって提供される前記交代するバック・バイアス電圧（122）を前記液晶ディスプレイ・パネルの前記バックプレーン（130）に結合することを特徴とする回路。
【請求項２８】
請求項25記載の回路において、前記マルチプレクサ（124）は第１及び第２のｎチャンネルMOSトランジスタを有し、前記トランジスタのドレイン端子は前記ディスプレイ・パネル（20）の前記バックプレーン（130）に共通に結合され、前記第１及び第２のトランジスタのゲート端子はそれぞれ前記制御信号（126）と相補的な制御信号とに結合され、前記第１及び第２のトランジスタの一方のソース端子は前記記憶端子（132）に結合され、他方のトランジスタのソース端子は前記ディスプレイ・バイアス・ドライバ（120）に結合されていることを特徴とする回路。
【請求項２９】
請求項25記載の回路において、前記マルチプレクサ（124）は第１及び第２のｐチャンネルMOSトランジスタを有し、前記トランジスタのドレイン端子は前記ディスプレイ・パネル（20）の前記バックプレーン（130）に共通に結合され、前記第１及び第２のトランジスタのゲート端子はそれぞれ前記制御信号（126）と相補的な制御信号とに結合され、前記第１及び第２のトランジスタの一方のソース端子は前記記憶端子（132）に結合され、他方のトランジスタのソース端子は前記ディスプレイ・バイアス・ドライバ（120）に結合されていることを特徴とする回路。
【請求項３０】
電力を節約しながら、ロー（40、42）とコラム（44、46）とに配列されたピクセル・アレーを含む液晶ディスプレイ（20）におけるコラム（46、49、51）を駆動する方法において、
ａ）駆動されるべき前記アレーの中のピクセルの第１のローを選択するステップと、
ｂ）ピクセルの前記第１のローが選択されている間に、前記アレーの少なくとも第１及び第２のコラム（46、49）を第１の共通ノード（65）に一時的に電気的に結合するステップと、
ｃ）第１の極性の第１及び第２の駆動電圧を、前記アレーの前記第１及び第２のコラムにそれぞれ印加し、前記選択された第１のローにおける前記ピクセルを駆動するステップと、
ｄ）駆動されるべき前記アレーの中のピクセルの第２のローを選択するステップと、
ｅ）ピクセルの前記第２のローが選択されている間に、前記アレーの少なくとも前記第１及び第２のコラムを前記第１の共通ノード（65）に一時的に電気的に結合するステップと、
ｆ）前記第１の極性と反対の第２の極性の第１及び第２の駆動電圧を、前記アレーの前記第１及び第２のコラムにそれぞれ印加し、前記選択された第２のローにおける前記ピクセルを駆動するステップと、
ｇ）前記アレーの中のローの残りの対に対して、ステップａからステップｆを反復するステップと、
を含むことを特徴とする方法。
【請求項３１】
請求項30記載の方法において、記憶コンデンサ（66）を前記第１の共通ノード（65）に結合するステップを含むことを特徴とする方法。
【請求項３２】
請求項30記載の方法において、前記第１及び第２のコラムに印加される前記駆動電圧は最高電圧と最低電圧との間で極性が交代し、前記最高電圧と前記最低電圧との中間点はメジアン・バイアス電圧に対応し、更に、前記方法は、前記第１の共通ノード（65）を前記メジアン・バイアス電圧を与えるバッテリの端子に結合するステップを含むことを特徴とする方法。
【請求項３３】
請求項30記載の方法において、ステップｂとステップｅとは、それぞれ、ステップｃとステップｆとの前に行われることを特徴とする方法。
【請求項３４】
請求項30記載の方法において、ステップｂとステップｅとは、それぞれ、ステップｃとステップｆとの後に行われることを特徴とする方法。
【請求項３５】
請求項30記載の方法において、
ステップｂは、ピクセルの前記第１のローが選択される間に、前記アレーの少なくとも第３及び第４のコラムを、前記第１の共通のノードに一時的に電気的に結合するステップを含み、
ステップｃは、前記第２の極性の第３及び第４の駆動電圧を、それぞれ、前記アレーの前記第３及び第４のコラムに印加し、前記選択された第１のローにおける前記ピクセルを駆動するステップを含み、
ステップｅは、ピクセルの前記第２のローが選択される間に、前記アレーの少なくとも第３及び第４のコラムを、前記第１の共通のノードに一時的に電気的に結合するステップを含み、
ステップｆは、前記第１の極性の第３及び第４の駆動電圧を、それぞれ、前記アレーの前記第３及び第４のコラムに印加し、前記選択された第２のローにおける前記ピクセルを駆動するステップを含むことを特徴とする方法。
【請求項３６】
請求項30記載の方法において、
ステップｂは、ピクセルの前記第１のローが選択される間に、前記アレーの少なくとも第３及び第４のコラムを、前記第２の共通のノードに一時的に電気的に結合するステップを含み、
ステップｃは、与えられた極性の第３及び第４の駆動電圧を、それぞれ、前記アレーの前記第３及び第４のコラムに印加し、前記選択された第１のローにおける前記ピクセルを駆動するステップを含み、
ステップｅは、ピクセルの前記第２のローが選択される間に、前記アレーの少なくとも第３及び第４のコラムを、前記第２の共通のノードに一時的に電気的に結合するステップを含み、
ステップｆは、第３及び第４の駆動電圧を、それぞれ、前記アレーの前記第３及び第４のコラムに印加し、前記選択された第２のローにおける前記ピクセルを駆動するステップを含み、前記第３及び第４のコラムに印加される駆動電圧は、ステップｃにおいて前記第３及び第４のコラムに印加される駆動電圧とは極性が逆であることを特徴とする方法。
【請求項３７】
電力を節約しながら液晶ディスプレイ（20）のバックプレーン（130）を駆動する方法であって、前記ディスプレイは一連のロー（40、42）とコラム（44、46）とを含み、各ローは、少なくとも１つのロー駆動周期の間に選択され、すべてのローは、各ディスプレイ・サイクルの間に少なくとも１回は選択され、前記液晶ディスプレイの前記バックプレーンは、連続するロー駆動周期の間に最高のバックプレーン電圧と最低のバックプレーン電圧との間で駆動される方法において、
ａ）与えられたロー駆動周期の間に、前記ディスプレイの前記バックプレーン（130）を、記憶コンデンサ（134）に一時的に電気的に結合するステップと、
ｂ）前記最高バックプレーン電圧を前記ディスプレイの前記バックプレーン（130）に印加し、前記ディスプレイの前記バックプレーンを前記最高バックプレーン電圧に駆動するステップと、
ｃ）後のロー駆動周期の間に、前記ディスプレイの前記バックプレーン（130）を、記憶コンデンサ（134）に一時的に電気的に結合するステップと、
ｄ）前記最低バックプレーン電圧を前記ディスプレイの前記バックプレーン（130）に印加し、前記ディスプレイの前記バックプレーンを前記最低バックプレーン電圧に駆動するステップと、
ｅ）ステップａからステップｄを、ディスプレイ・サイクルの中の残りのロー駆動周期の間、反復するステップと、
を含むことを特徴とする方法。
【発明の詳細な説明】
技術分野
本発明は、広くは、アクティブ又はパッシブ・マトリクス液晶ディスプレイ（LCD）等を駆動する回路に関し、更に詳しくは、LCDディスプレイ・マトリクスのコラムを駆動するのに要求される電力の量を削減する回路及び方法に関する。
背景技術
LCDディスプレイは、今日では、ハンドヘルド・ゲーム、ハンドヘルド・コンピュータ、及びラップトップ／ノートブック・コンピュータを含む種々の製品において用いられている。これらのディスプレイは、グレー・スケール（モノクロ）及びカラーの両方の形態で入手可能であり、典型的には、交差するローとコラムとのマトリクスとして配置される。それぞれのローとコラムとの交点は、ピクセル又はドットを形成し、その密度及び／又は色は、液晶ディスプレイのグレー・シェード（shade）を定義するためにそこに印加される電圧に従って変動し得る。これらの種々の電圧は、ディスプレイ上で色の異なるシェードを生じ、通常は、カラー・ディスプレイについて話すときでも、「グレーのシェード」と称される。
一度にディスプレイの１つのローを個別に選択して、選択されたローの各コラムに制御電圧を印加することによって、スクリーン上で表示された画像を制御することは知られている。そのような各ローが選択される周期は、「ロー駆動周期」と称され得る。このプロセスは、スクリーンのそれぞれの個別のローに対して実行され、例えば、アレーの中に480のローがあれば、典型的には、１つのディスプレイ・サイクルには480のロー駆動周期が存在する。アレーにおける各ローが選択される１つのディスプレイ・サイクルが完了した後で、このプロセスは反復され、表示された画像をリフレッシュ及び／又は更新する。ディスプレイの各ピクセルは、毎秒の間に多くの回数だけ周期的にリフレッシュ及び／又は更新され、ピクセルに蓄積された電圧をリフレッシュすると共に、時間の経過と共に表示されるべきシェードにおける任意の変化を反映する。
コンピュータのスクリーンで用いられる液晶ディスプレイは、そのようなコラム・ドライバ出力を比較的多数必要とする。カラーのディスプレイは、典型的には、従来のモノクロの液晶ディスプレイの３倍多くのコラム・ドライバを必要とするが、これは、カラー・ディスプレイは、表示される３つの基本色のそれぞれに対応する、ピクセル当たり３つのコラムを通常は必要とするからである。よって、典型的なVGA（480のロー×640のコラム）カラー液晶ディスプレイは、654×３、すなわち、1920のコラム線を含み、これが、同数のコラム・ドライバ出力によって駆動されなければならない。
コラム・ドライバ回路は、典型的には、モノリシックな集積回路の上に形成される。集積回路が192のコラム出力ドライバを有することができると仮定すると、カラーのVGAディスプレイ・スクリーンならば、そのような集積回路が10個必要になる（10×192＝1920）。回路設計者の目的の１つは、集積回路の電力消費を削減することであり、また、その電力を供給するバッテリ上の電力ドレインを最小にし、集積回路で消費される電力を削減し、よって、集積回路が動作する温度を低下させることである。
アクティブ・マトリクス液晶ディスプレイのためのコラム・ドライバ（又は、ソース・ドライバ）として機能する集積回路は、液晶ディスプレイ上の種々のグレー・シェードを定義するのに異なる出力電圧を発生する。これらの異なるアナログ出力電圧は、ディスプレイ上の特定の点又はピクセルで表示される色のシェードを変動させる。コラム・ドライバ集積回路は、アナログ電圧を、正しいタイミング・シーケンスで、ディスプレイ・マトリクスのコラム上に駆動しなければならない。そのようなアナログ電圧を発生する好適な回路は、1994年１月18日に出願され、本願出願人に譲渡された、「マルチ・レベルD/Aコンバータを用いて液晶ディスプレイを駆動する集積回路」と題された同時出願係属中の米国特許出願第183474号に記載されている。
液晶ディスプレイ（LCD）が画像を表示できるのは、液晶材料の光学的な送信特性が印加される電圧の強さに従って変化するからである。しかし、ステディ（一定）なDC電圧を液晶に印加すると、時間の経過と共に、その物理的な性質を永久に変化させ劣化させてしまう。この理由で、LCDを駆動する際の駆動技術では、それぞれの液晶を、共通の中間点の電圧値に対して極性を交代させながら充電することが行われる。注意すべきは、この意味では、極性が交代する電圧といっても、それによって、グランド電位よりも大きい及び小さい駆動電圧の使用が必要になるわけではない点である。そうではなく、所定のメジアン・ディスプレイ・バイアス電圧の上下の電圧が単に必要になるのである。極性が交代する電圧をディスプレイのピクセルに印加することは、反転として一般に知られている。
このように、特定のグレー・シェードまで液晶材料のピクセルを駆動することは、大きさが等しく、メジアン・ディスプレイ・バイアス電圧に対して反対の極性を有する２つの電圧パルスに関係する。１つのディスプレイ・サイクルのそのロー駆動周期の間に任意の与えられたピクセルに印加される駆動電圧は、次に続くディスプレイ・サイクルでのロー駆動周期の間には、極性が反転される。よって、特定のローに位置する与えられたピクセルに関しては、それに印加される電圧は、第１のディスプレイ・サイクルでは＋６ボルトで、次のディスプレイ・サイクルでは−６ボルトということがありうる。時間の経過と共に、ピクセルが駆動される電圧の平均は、正及び負の間の中間になるメジアン・バイアス電圧である。上述の例では、メジアン・バイアス電圧はゼロボルト又はグランド電位である。
ピクセルが第１のディスプレイ・サイクルの間に最初に＋６ボルトに充電され、次に、それに続くディスプレイ・サイクルの間には、そのピクセルが位置する対応するローと交差するコラムを駆動するコラム・ドライバ回路は、ピクセルを、当初の＋６ボルトから−６ボルトまでずっと低下させなければならず、これは、マイナス方向への12ボルトの変化である。第３のディスプレイ・サイクルでは、コラム・ドライバ回路は、同じピクセルを−６ボルトから当初の＋６ボルトまで駆動して戻す必要があり（又は、情報が更新される場合には、メジアン・バイアス電圧より上の何らかの他の電圧まで）、これは、プラスの方向への12ボルトの変化である。同じことが、同じローに位置する他の639個のピクセル（又は、カラー・ディスプレイの場合には、残りの1919個のピクセル）についてもいえる。この比較的大きな電圧の変化の結果として、著しい電力が使用され、これは、コラム・ドライバ回路から供給されなければならない。
最も単純な反転方式では、ディスプレイ上のすべてのピクセルが第１のディスプレイ・サイクルの間に最初にその正の値まで駆動され、次に、第２のディスプレイ・サイクルの間にその負の値まで駆動されるが、この方式では、LCDが２つの若干異なる画像を交互に表示することになり、これは、見ている者にとっては、ディスプレイにおけるフリッカとして知覚される。よって、より複雑なロー反転方式が、このようなフリッカを削減し削除するために通常は用いられる。典型的には、ロー反転技術は、ディスプレイ・サイクルの間に、アレーのコラムに印加される駆動電圧が連続するロー駆動周期の間に極性を交代するように用いられる。このように、第１のローにおけるピクセルが第１のロー駆動周期の間に正の電圧によって駆動される場合には、隣接する第２のローにおけるピクセルは、第２のロー駆動周期の間に負の電圧によって駆動される。等である。次のディスプレイ・サイクルの間に、極性が反転される。よって、第２のディスプレイ・サイクルの間には、第１のローにおけるピクセルは第１のロー駆動周期の間は負の電圧によって駆動され、隣接する第２のローにおけるピクセルは、第２のロー駆動周期の間は正の電圧によって駆動される、等である。
上述のロー反転方式が用いられるときには、与えられたコラム・ドライバは、例えば、第１のディスプレイ・サイクルの第１のロー駆動周期の間は、それに付随するコラム上に＋６ボルトを確立する必要があり、次には、直後のロー駆動周期の間には、同じコラム上に−６ボルトを確立する必要がある。このように、コラム・ドライバは、すべてのディスプレイ・サイクルにおけるすべてのロー駆動周期に対して、＋６ボルトから−６ボルトまで変化し、んまた元に戻らなければならない。この比較的大きく頻繁な電圧変化は、著しい量の電力を消費する。
当業者には、更に複雑な反転方式が知られており、そこでは、各ピクセルに印加される電圧は、それに隣接する１つおきのピクセルと極性が反対になっている。換言すれば、ピクセルが正の極性の電圧によって充電されている場合には、同じローの中の隣接するピクセルが負の極性の電圧によって充電され、同じコラムであるが先行する及び後に続くローの隣接するピクセルもまた、負の極性の電圧によって充電され、よって、電圧の「チェッカーボード」パターンを形成する。このチェッカーボード方式では、コラム・ドライバ集積回路は、典型的には、ディスプレイのトップ及びボトムの両方で配列され、交代するコラムを駆動する。例えば、典型的な480のローと1920のコラムから成るディスプレイでは、奇数番目のコラム１、３、５、・・・、1919は、ディスプレイのトップ（頂部）にあるコラム・ドライバの集積回路から駆動され、他方で、偶数番目のコラム２、４、６、・・・、1920は、ディスプレイのボトム（底部）から駆動される。最も知られたコラム・ドライバ集積回路はグローバル極性制御（即ち、すべての出力がハイに駆動し、又はすべて出力がロー（低）に駆動する）を許容するので、グローバル極性制御信号をディスプレイのトップ及びボトムのコラム・ドライバの間で単に反転させることによって、与えられたロー駆動周期の間に、反対の極性の駆動電圧によって隣接するディスプレイ・コラムを駆動するのか簡単である。
上述のグローバル極性制御信号は、連続するロー駆動サイクルの間にハイとロー（低）レベルとの間で交代させ、すべてのロー駆動周期に対する与えられたコラム上の駆動電圧の極性を反転させることができる。このようにして、第１のロー駆動周期の間には、コラム１は負に駆動され、他方で、第２のロー駆動周期の間に、コラム１は負に駆動され、コラム２は正に駆動される。この動作態様は、コラム反転として見ることができる。これが上述のロー反転技術と共に行われる場合には、ディスプレイのピクセルの電圧極性は、任意の時間において、チェッカーボード態様で交代し、それによって、ピクセルはその隣接するピクセルのいずれとも同じ極性電圧によって駆動されることはなくなる。
最適な動作のためには、アクティブ・マトリクス液晶ディスプレイ（AMLCD）は、メジアン・バイアス点に対して＋／−６ボルトの間の範囲の電圧によって駆動されるべきである。この電圧範囲は、既知の集積回路コラム・ドライバによって確かに達成可能であるが、典型的には、小さな規模（geometry）の集積回路プロセスを排除してしまう。その理由は、小規模のプロセスは、５ボルト以下での動作だけを支持するだけだからである。５ボルトを超える駆動電圧を供給することのできるコラム・ドライバはより大きな規模のプロセスを用いて製造されなければならず、アクティブ・マトリクス・ディスプレイを駆動する入手可能なコラム・ドライバ集積回路は典型的にはより大きくので、従って、製造コストが更に高くなる。このような付加的な費用を回避するには、コラム・ドライバ集積回路の製造のための５ボルトのプロセス技術の使用を可能にするAC（交流）駆動技術を用いることが知られている。この交流駆動技術は、コラム・ドライバ自体を信頼し、液晶ピクセルに亘って生じる全体の駆動電圧の一部だけを与える。各ピクセルに亘る電圧の平衡は、コラム・ドライバとは位相がずれている交流波形によってバックプレーン・ディスプレイ・バイアス電圧を駆動することによって与えられる。結果的に、コラム・ドライバが正の極性の電圧を出力しているときには、バックプレーン・バイアス電圧は、負の極性の電圧によって駆動される。各液晶ピクセルに亘る結果的な電圧は、コラム・ドライバによって生じた電圧とバックプレーン・バイアス電圧との和である。
この交流駆動技術は、一般には、各ロー駆動周期の後で、バックプレーン・バイアス電圧の極性が反転され、更に、コラム・ドライバの極性もまた反転されることを必要とする。バックプレーン・バイアス電圧を駆動する回路は、例えば＋８ボルトから−２ボルトまで、第１及び第２のロー駆動周期の間に切り換わらなければならず、第２及び第３のロー駆動周期の間に、−２ボルトから＋８ボルトまで戻らなければならない。それぞれの場合において、バックプレーン電圧ドライバは、10ボルトの変化を介して切り換わらなければならない。ディスプレイのバックプレーンはそれに付随して著しい量のキャパシタンスを有しているので、著しい量の電力が消費されて、バックプレーン・バイアス電圧を連続するロー駆動周期の間に連続的に切り換わる。
従って、本発明の目的は、液晶ディスプレイ・マトリクスのコラムを駆動するコラム・ドライバ回路であって、極性の交代する駆動電圧をこの液晶ディスプレイ・マトリクスのコラムに印加する際に電源から消費される電力を削減するコラム・ドライバ回路を提供することである。
本発明の別の目的は、極性の交代する駆動電圧を液晶ディスプレイ・マトリクスのコラムに印加する際に、この回路の内部で消費される電力を削減する回路を提供することである。
本発明の更なる目的は、液晶ディスプレイに対する既知のロー反転駆動方式と互換性を有する節電型の回路を提供することである。
本発明の更なる目的は、液晶ディスプレイに対する既知のコラム反転駆動方式と互換性を有する節電型の回路を提供することである。
本発明の更なる目的は、アクティブ・マトリクス液晶ディスプレイによって消費される電力を削減する節電型回路であって、ディスプレイのバックプレーン・バイアス電圧が上述した交流駆動技術を用いて駆動されるものを提供することである。
本発明の更に別の目的は、電力消費を削減しながら液晶ディスプレイを駆動する方法を提供することである。
本発明のこれらの及びそれ以外の目的は、以下に述べる本発明の説明が進むにつれて、当業者に明らかになるだろう。
発明の開示
簡単に説明すると、その好適な実施例に従えば、本発明の１つの特徴は、駆動電圧を、配列された液晶ディスプレイのコラムに印加する節電型のコラム・ドライバ回路に関する。このコラム・ドライバ回路は、液晶アレーにおけるコラムの数に対応する多数の電圧ドライバを含む。電圧ドライバのそれぞれは、与えられたロー駆動周期の間に液晶ディスプレイの与えられたコラムに印加される駆動電圧を提供し、選択されたローの中の与えられたコラムに位置するピクセルを制御する。電圧ドライバは、最も正である電圧と最も正でない電圧との間で極性が交代する駆動電圧を提供し、この最も正である電圧と最も正でない電圧との間の中間点は、メジアン・バイアス電圧に対応する。
クロックされた制御信号が、好ましくはすべてのロー駆動周期の間、少なくともいくつかのロー駆動周期の間に、第１及び第２の状態の間で切り換わり、それによって、各ロー駆動周期を、第１及び第２の部分に分割する。コラム・ドライバ回路は、また、ディスプレイにおけるコラムの数に対応する多数のマルチプレクサを含む。このマルチプレクサのそれぞれは、液晶ディスプレイのコラムの中の１つに結合されたコラム端子と、関連する電圧ドライバに結合し与えられたロー駆動周期の間に液晶ディスプレイの与えられたコラムに印加されるべき電圧を受け取る入力端子と、共通端子とを有する。すべてのマルチプレクサの共通端子は、共通ノードに結合される。
各マルチプレクサは、各ロー駆動周期の１つの部分の間に、コラム端子を共通端子に従って共通ノードに電気的に結合し、更に、各ロー駆動周期の残りの部分の間に、コラム端子を入力端子に電気的に結合することによって、クロックされた制御信号に応答する。
本発明のある実施例においては、記憶（蓄積、storage）コンデンサが共通ノードに、従って、各マルチプレクサの共通端子に結合される。コラム・ドライバ回路がモノリシックな集積回路として構成されていると想定すると、この記憶コンデンサは、好ましくは、集積回路の外部に位置する。記憶コンデンサの値は、好ましくは、各コラムに付随するキャパシタンスにアレーにおけるコラムの数を乗じた値よりも大きくなるように選択される。各ロー駆動周期の部分の中の１つの間には、マルチプレクサは、液晶ディスプレイの各コラムを記憶コンデンサに接続し、選択されたローにおける各ピクセルをメジアン・バイアス電圧に効果的に放電する。各ロー駆動周期の残りの部分の間には、マルチプレクサは、付随する電圧ドライバによって生じる駆動電圧をディスプレイのコラムに結合する。
ロー反転技術が用いられている（すなわち、電圧ドライバは、選択されたローに対する１つのロー駆動周期の間は１つの極性を有する駆動電圧を提供し、次に続くローに対する次のロー駆動周期の間は反対の極性の駆動電圧を提供する）と仮定すると、コラムに印加される駆動電圧は１つのロー駆動周期から次のロー駆動周期に移ると極性が交代する。１つのロー駆動周期の間のメジアン・バイアス電圧に向かっての正に充電されたピクセルの放電の際に記憶コンデンサ上に蓄積される電荷は、セーブされ、負に充電されたピクセルを次のロー駆動周期の間にメジアン・バイアス電圧に向かって放電して戻すのに用いられる。電圧ドライバは、ピクセルを反対の極性の電圧に駆動する前にピクセルをメジアン・バイアス電圧に充電又は放電して戻すのに電力を供給する必要がないので、電力が保存される。
例えば、ディスプレイ内のピクセルが＋６ボルトから−６ボルトに切り換えられる場合には、記憶コンデンサは、ピクセルによってそれまでに保持された電荷を維持しながら、ピクセルを＋６ボルトからおよそグランド電位まで放電する。ロー駆動周期の残りの部分の間には、ピクセルが位置するコラムに付随する電圧ドライバはピクセル電圧をそれまでの半分だけ、すなわち、グランド電位から−６ボルトまで駆動するだけでよい。これによって、コラム・ドライバ集積回路上のキャパシタンス負荷を効果的に減少させることができ、コラム・ドライバの出力段が、通常要求される電力の半分で動作することが可能になる。
本発明のコラム・ドライバ回路は、上述のように外部記憶コンデンサを含み、そのコンデンサの一方の端子は共通ノードに結合され、そのコンデンサの第２の端子は、好ましくは、メジアン・バイアス電圧源か、又は、システムのバッテリ端子に結合されて、電荷が外部記憶コンデンサによって与えられる又はシンクされる際に、閉じた電気的ループを形成する。
本発明の上述の形態では、外部記憶コンデンサは、電荷のソース及び／又はシンクとして機能する。記憶コンデンサは、コンデンサによって与えられた又はシンクされた電荷の総和を記憶する又は積分する。電気バッテリもまた、同様の機能をし得る。このように、本発明の別の形式では、上述のコラム・ドライバ回路の共通ノードは、メジアン・バイアス電圧を通常与える電気的バッテリの１つの端子に結合される。
本発明のコラム・ドライバ回路は、また、液晶ディスプレイにおける隣接するコラムが任意の与えられたロー駆動周期の間に反対の極性の駆動電圧によって駆動されるコラム反転法とも互換性を有する。以下で述べる理由により、本発明は、上で述べた記憶コンデンサの存在を要求することなく、コラム反転駆動技術と共に用いることができる。任意の特定のロー時間の間に、正の極性によって駆動されたコラムからの電圧の総和が負の極性によって駆動されたコラムの電圧の絶対値の総和とほぼ等しくなる蓋然性は高い。単純にいえば、すべてのコラムの平均の電圧は、メジアン・バイアス電圧に関しては、ゼロに近くなる。
よって、コラム反転の場合には、ディスプレイにおけるすべてのコラムがマルチプレクサを介して共通ノードに短絡する場合には、コラムは、外部記憶コンデンサが存在しない場合でも、メジアン・ディスプレイ・バイアスに近い電圧に放電する。電圧の正確な電圧は、それに先立つロー駆動周期の間にコラムによって表示された情報に依存して、各ロー周期で変動する。注意すべきは、上述の記憶コンデンサの存在は、この条件下では、必要ではないことである。
マルチプレクサは、従来型の集積回路MOSFET素子を用いて形成し得る。例えば、マルチプレクサは、第１及び第２のCMOS送信ゲートを含む。第１のCMOS送信ゲートは、コラム端子と共通端子との間に結合され、液晶ディスプレイの１つのコラムを記憶コンデンサに選択的に結合する。第２のCMOS送信ゲートは、コラム端子と付随する電圧ドライバとの間に結合され、電圧ドライバによって生じる駆動電圧をそれに付随するコラムに選択的に結合する。
また、各マルチプレクサは、そうではなく、第１及び第２のMOSトランジスタ（ｎチャンネル・トランジスタ及びｐチャンネル・トランジスタ）を含むこともある。この場合には、両方のトランジスタのドレイン端子は、共通に１つのコラムに結合される。第１及び第２のトランジスタのゲート端子は、クロックされた制御信号とその相補的な信号とに結合され、交代に、第１及び第２のトランジスタの一方又は他方を導通させる。第１及び第２のトランジスタの一方のソース端子は共通端子に結合され、他方のトランジスタのソース端子は付随する電圧ドライバに結合される。
上述のマルチプレクサは、また、それ自身が制御入力を有し出力端子を選択的に消勢する電圧ドライバを用いることによっても、効果的に提供され得る。この場合には、クロックされる制御信号が、電圧ドライバの制御入力に結合され、コラムが共通ノードに電気的に結合されているロー駆動周期の部分の間には電圧ドライバの出力を消勢する。送信ゲートもまた提供され、コラムを共通ノードに選択的に結合する。送信ゲートは、それぞれが、クロックされた制御信号に応答する制御端子を有する。各送信ゲートは、液晶ディスプレイのコラムの１つに結合されたコラム端子と、共通ノードに結合された共通端子とを有する。送信ゲートは、ディスプレイのコラムを、各ロー駆動周期の１つの部分の間に、共通ノードに電気的に結合する。ロー駆動周期の残りの部分の間には、送信ゲートは、電圧ドライバの出力がイネーブルされている間は、コラムを共通ノードから切り離す。これらの送信ゲートは、例えば、１つのMOSFET（ｎチャンネル又はｐチャンネル）トランジスタ又はCMOS送信ゲートとして、形成され得る。
本発明は、また、電力を保存しながら、配列された液晶ディスプレイにおけるコラムを駆動する方法にも関する。この方法は、駆動されるアレーの中のピクセルの１つのローを選択するステップと、第１の極性の駆動電圧アレーのコラムに印加して選択されたローにおけるピクセルを駆動するステップとを含む。コラムを駆動する前か又は後に、コラムは、第１の共通ノードに一時的に電気的に結合され、選択されたローにおけるピクセルをメジアン・バイアス電圧に向かって充電又は放電する。アレーの中のピクセルの次のローが次に選択されて、反対の極性の駆動電圧がコラムに印加され、現時点で選択されているローにおけるピクセルを駆動する。もう一度、コラムを駆動する前か又は後に、コラムは、第１の共通ノードに一時的に電気的に結合され、現時点で選択されたローにおけるピクセルをメジアン・バイアス電圧に向かって充電又は放電する。これらのステップが、アレーの中のローの残りの対に対しても反復される。上述の方法は、記憶コンデンサを共通ノードに結合するステップを含む。また、この方法は、共通ノードをメジアン・バイアス電圧を与えるバッテリ端子に結合するステップを含む。
上の段落で述べた方法は、上述のコラム反転駆動技術と互換性を有する。この場合には、第１のローが選択された際に、少なくとも２つのコラムの第１のグループ（例えば、奇数番目のコラム）が、正の極性の駆動電圧を受け取り、少なくとも２つのコラムの第２のグループ（例えば、偶数番目のコラム）が、負の駆動電圧を受け取る。次のローが選択される際には、第１及び第２のグループのコラム上の駆動電圧の極性は反転される。
上述のコラム反転駆動技術が用いられると想定すると、すべてのコラムは同じ共通ノードに短絡され得る。コラムの半分は先のロー駆動周期の間に正の極性の電圧に充電され、コラムの残りの半分は先のロー駆動周期の間に負の極性の電圧に充電されているから、これらのコラム電圧の総和は、記憶コンデンサが共通ノードに結合されていない場合でも、メジアン・バイアス電圧に近い電圧に平均化される。しかし、望むのであれば、すべてのコラムは、記憶コンデンサ又は上述のバッテリ端子に短絡され、すべてのコラムがほぼメジアン・バイアス電圧まで充電又は放電されることを保証する。更に、所望であれば、第１のグループのコラム（即ち、奇数番目のコラム）を第１の記憶コンデンサに短絡し、第２のグループのコラム（即ち、偶数番目のコラム）を第２の記憶コンデンサに短絡することもできる。
本発明の別の特徴は、上述のタイプのアクティブ・マトリクス液晶ディスプレイ・パネルのバックプレーン・バイアス電圧を駆動する節電型回路及び方法に関する。多くの応用例において、ディスプレイ・バイアス・ドライバは、極性の交代するバイアス電圧を発生し、対応する交代するロー駆動周期の間に、アクティブ・マトリクス液晶ディスプレイ・パネルに印加する。極性の交代するバイアス電圧は、１つのロー駆動周期の間の最も正のバイアス電圧と次のロー駆動周期の間の最も正でないバイアス電圧との間で切り換わり、第３のロー駆動周期の間に最も正のバイアス電圧に戻る。最も正のバイアス電圧と最も正でないバイアス電圧との間の中間点は、メジアン・バイアス電圧に対応する。
ディスプレイのバックプレーンを駆動する上述の節電型回路及び方法においては、クロックされた制御信号は、各ロー駆動周期を、第１及び第２の部分に分割する。マルチプレクサは、液晶ディスプレイ・パネルのバックプレーンに結合されたバックプレーン端子と、ディスプレイ・バイアス・ドライバの出力に結合されたドライバ端子と、記憶コンデンサに結合された記憶端子とを有する。マルチプレクサは、クロックされた制御信号に応答して、バックプレーン端子を、各ロー駆動周期の１つの部分の間には記憶コンデンサに選択的に電気的に結合し、各ロー駆動周期の残りの部分の間にはディスプレイ・バイアス・ドライバの出力に選択的に電気的に結合する。
節電型のバックプレーン・バイアス・ドライバ回路がモノリシックな集積回路として構成されていると想定すると、この記憶コンデンサは、好ましくは、集積回路の外部に位置する。記憶コンデンサの値は、好ましくは、液晶ディスプレイ・パネルのバックプレーンに付随するキャパシタンスCbackよりも大きくなるように選択される。記憶コンデンサは、好ましくは、マルチプレクサの共通端子とシステムのバッテリの正又は負の端子との間に結合され、バックプレーン・キャパシタンスをメジアン・バイアス電圧に向かって充電又は放電する閉じたループ・パスを提供する。
各ロー駆動周期の部分の中の１つの間には、マルチプレクサは、液晶ディスプレイのバックプレーン端子を記憶コンデンサに接続し、バックプレーンをメジアン・バイアス電圧に効果的に放電する。各ロー駆動周期の残りの部分の間には、マルチプレクサは、バイアス・ドライバ電圧をディスプレイのバックプレーン端子に結合する。
ACバイアス駆動技術がバックプレーンを駆動するのに用いられている（すなわち、バイアス電圧ドライバは、選択されたローに対する１つのロー駆動周期の間は１つの極性を有する駆動バイアス電圧を提供し、次に続くローに対する次のロー駆動周期の間は反対の極性の駆動バイアス電圧を提供する）と仮定すると、バックプレーン端子に印加されるバイアス駆動電圧は、１つのロー駆動周期から次のロー駆動周期に移ると極性が交代する。１つのロー駆動周期の間のメジアン・バイアス電圧に向かっての正に充電されたバックプレーンの放電の際に記憶コンデンサ上に蓄積される電荷は、セーブされ、負に充電されたバックプレーンを次のロー駆動周期の間にメジアン・バイアス電圧に向かって放電して戻すのに用いられる。バイアス電圧ドライバはバックプレーンを反対の極性のバイアス電圧に駆動する前にバックプレーンをメジアン・バイアス電圧に充電又は放電して戻すのに電力を供給する必要がないので、電力が保存される。上述のコラム・ドライバ回路の場合には、バイアス駆動電圧又は記憶コンデンサをディスプレイのバックプレーンに選択的に結合するのに用いられるマルチプレクサは、１対の送信ゲートによって形成され、各送信ゲートは、ｎチャンネルMOSFET、ｐチャンネルMOSFET、又はCMOS送信ゲートから構成される。
【図面の簡単な説明】
図１は、コラム及びロー・ドライバ回路を含み、LCDディスプレイ内に含まれるピクセル・アレーを駆動する、アクティブ・マトリクスLCDディスプレイのブロック図である。
図２は、図１の一部の更に詳細なブロック図であり、２つのコラム・ドライバ集積回路と、１つのロー・ドライバ集積回路と、アクティブ・マトリクス・ディスプレイの複数のロー及びコラム導体と、を含む。
図３は、図２において破線のアウトラインで囲まれたアクティブ・マトリクス・ディスプレイの小さな部分の拡大図であり、ディスプレイ・マトリクス上に形成された薄膜トランジスタとサンプリング・コンデンサとを示す。
図４は、本発明を組み入れた節電型コラム・ドライバ集積回路の好適実施例を示すブロック図である。
図５は、３つのロー駆動周期を第１及び第２の部分に分割するクロックされた制御信号を図解し、外部記憶コンデンサとアレーにおける１つのコラムとの上の電圧を図解する波形タイミング図である。
図６は、図４に示され、マルチプレクサを形成するのにｎチャンネルMOSFETトランジスタを用いている、コラム・ドライバ回路の１つの更に詳細な回路図である。
図７は、図４に示され、マルチプレクサを形成するのにｐチャンネルMOSFETトランジスタを用いている、コラム・ドライバ回路の１つの更に詳細な回路図である。
図８は、図４に示され、マルチプレクサを形成するのに１対のCMOS送信ゲートを用いている、コラム・ドライバ回路の１つの更に詳細な回路図である。
図９は、図４に示され、マルチプレクサを効果的に形成するのにｎチャンネルMOSFETトランジスタと共に、ゲートされた出力段を有する電圧ドライバを用いている、コラム・ドライバ回路の１つの更に詳細な回路図である。
図10は、アクティブ・マトリクスLCDディスプレイのバックプレーンを駆動する節電型バックプレーン・バイアス電圧駆動回路のブロック図である。
発明を実現する最良の態様
図１には、典型的なアクティブ・マトリクス・ディスプレイ・システムが示されている。アクティブ・マトリクスLCDディスプレイ・スクリーン自体は、参照番号20で示されており、典型的な白黒のグレー・スケールLCDディスプレイに対して、480のローと640のコラムとの配列されたマトリクスを含む。典型的なカラーのLCDディスプレイに対しては、コラムの数が３倍すなわち1920となり、ディスプレイ・スクリーンにおける各点で３つの基本色を与える。各ローと各コラムとの交点はピクセルと呼ばれ、各交点には薄膜トランジスタ（TFT）が提供されて、各ローが選択されるときに、各コラム上の電圧を各ピクセルにおけるサンプリング・コンデンサに選択的に結合する。各ピクセルの強度は、ディスプレイの各ピクセルにおけるサンプリング・コンデンサに印加される電圧を制御することによって選択される。
ディスプレイのそれぞれのリフレッシュ・フェーズ又はディスプレイ・サイクルの間に、480のローのそれぞれは、ロー・ドライバ22、23、24によって連続的に選択され、選択されたローの薄膜トランジスタをイネーブルし、640のコラム上に存在する電圧が、選択されたローの640のピクセルのそれぞれにおいて記憶コンデンサに記憶されることを可能にする。図１に示されているように、10のコラム・ドライバ集積回路28〜37が、それぞれ、白黒のLCDディスプレイにおける640のコラムのそれぞれにおける64を駆動する（又は、カラー・ディスプレイでは、64の３倍の192のコラムである）。これらのコラム・ドライバの中の５つ（28〜32）が図解のためにアレーの上に示されており、残りの５つのコラム・ドライバ（33〜37）は、アレーの下に示されている。制御回路（図示せず）が、データ及び制御信号を、ロー・ドライバ22〜24とコラム・ドライバ28〜37に印加し、所望の画像を表示するために各成分を同期させる。図１に示された基本駆動回路は、この技術分野で公知であり、本発明の一部を形成するものではない。
図２を参照すると、ロー・ドライバ集積回路22とコラム・ドライバ集積回路28、33とが示され、それぞれが、アクティブ・マトリクス・カラー・ディスプレイ20の160のローと384のコラムとを駆動している。ローとコラムとは相互に交差し、その交点においてピクセルを定義する。そのような４つの交点が図３とラベル付けされた破線のブロック（図２の左上部分）の内部に示されている。ロー１、２は、それぞれが、導体40、42によって形成されている。コラム１は、導体44によって形成されて、上側のコラム・ドライバ集積回路28によって駆動され、隣接するコラム２は導体46によって形成されて、下側のコラム・ドライバ集積回路33によって駆動される。
図３においては、ロー導体40、42とコラム導体44、46との交点によって形成されたアクティブ・マトリクスLCDディスプレイ20の部分が、更に詳細に示されている。図３に示されるように、ロー導体40は、２つのMOS薄膜トランジスタ（TFT）48、50のゲート端子に結合されている。同様に、ロー導体42は、２つの薄膜トランジスタ52、54のゲート端子に結合されている。コラム導体44は、トランジスタ48、52のドレイン端子に結合され、コラム導体46は、トランジスタ50、54のドレイン端子に結合されている。ロー導体40とコラム導体44、46との交点に形成されたピクセルがリフレッシュされる及び／又は更新されるときには、ロー導体40はハイに駆動されて、TFT48、50をイネーブルする。この場合に、コラム導体44に印加されるコラム・ドライバ出力電圧は、イネーブルされたTFT48を介してサンプリング・コンデンサ56に印加され、そのピクセルに対する所望のグレー・シェードに対応するアナログ電圧を記憶する。同様にして、コラム導体46に印加されるコラム・ドライバ出力電圧は、TFT50を介してサンプリング・コンデンサ56に印加され、そのピクセルに対する所望のグレー・シェードに対応するアナログ電圧を記憶する。ロー導体40がロー（低）に戻るときには、TFT48、50はオフになり、記憶コンデンサ56、58に印加されるアナログ電圧は、後でリフレッシュ・サイクルによって更新されるまで保持される。ロー導体42が次にイネーブルされ、コラム導体44、46に印加されるアナログ電圧は更新され、記憶されるべき所望のグレー・シェード電圧を、それぞれ、記憶コンデンサ60、62に印加する。
上述のように、ロー反転駆動方式は、連続的な非ゼロDC電圧が液晶ディスプレイに印加されるのを回避するのに通常用いられる。図２を参照すると、ロー１又はロー導体40は第１のロー駆動周期の間に選択され、他方で、ロー２又はロー導体42は第２のロー駆動周期の間に選択される。480のロー駆動周期の後で、第１のディスプレイ・サイクルが完了し、第２のディスプレイ・サイクルが開始する。
コラム反転なしの単純なロー反転の使用を想定すると、第１のロー駆動周期の間に、そして、ロー１が第１のロー駆動周期に対応して選択される間に、正の極性の電圧が、コラム１、２（それぞれ、導体44、46）を含むすべてのコラム導体に印加され、従って、サンプリング・コンデンサ56、58（図３を参照のこと）を含むロー１のピクセルは正に変化する。次のロー駆動周期の間に、ロー２が選択され、今度は、しかし、負の極性の電圧が、コラム１、２（それぞれ、導体44、46）を含むすべてのコラム導体に印加され、従って、サンプリング・コンデンサ60、62（図３を参照のこと）を含むロー２のピクセルは負に変化する。このプロセスは、アレーの中の残りの239対のローに対して反復される。次のディスプレイ・サイクルの間には、ロー１が再び選択され、このときだけ、負の極性の電圧が、コラム１、２（それぞれ、導体44、46）を含むすべてのコラム導体に印加され、従って、サンプリング・コンデンサ56、58（図３を参照のこと）を含むロー１のピクセルは、今回は、負に変化する。同様に、次のロー駆動周期の間に、ロー２が選択され、今度は、しかし、正の極性の電圧が、コラム１、２（それぞれ、導体44、46）を含むすべてのコラム導体に印加され、従って、サンプリング・コンデンサ60、62（図３を参照のこと）を含むロー２のピクセルは正に変化する。このように、時間の経過と共に、各ピクセルに印加されるDC電圧は、メジアン・バイアス電圧に平均化され、これは、０ボルトであり得る。
上述のロー反転方式が用いられるときには、コラム・ドライバ回路28は、第１のディスプレイ・サイクルの第１のロー駆動周期の間に、コラム１（導体44）の上に、例えば、＋６ボルトを確立する必要があり、次に、ロー２に対する直後のロー駆動周期の間には同じコラム１上に、例えば、−６ボルトを確立する必要がある。このように、この例では、コラム・ドライバ回路28は、すべてのディスプレイ・サイクルにおけるすべてのロー駆動サイクルに対して、＋６ボルトから−６ボルトに変化し、また再び戻らなければならない。コラム２からコラム1920に対するコラム・ドライバ回路のそれぞれが、同じことをしなければならない。上述のように、本発明の目標の１つは、このような変化を生じさせる際に、電源から引き出され、コラム・ドライバ回路内で消費される電力を削減することである。
図２は、このような電力消費削減の目的での、従来型の集積回路コラム・ドライバの修正を示している。図２に示されているように、クロックされた制御信号64又はSELECTは、図２に示されたコラム・ドライバ28、33を含むすべてのコラム・ドライバ集積回路にルーティングされる。簡単に図５を参照すると、SELECT信号は、それぞれのロー駆動周期を２つのフェーズ又は部分に分割する。第１の部分は、時間t0及びt1の間の周期によって、第１のロー駆動周期に対して、図５に示されている。第２の部分は、図５において、SELECT信号がロー（低）であるt1及びt2の間の周期によって表される。そのようなクロックされた制御信号を発生するクロック回路は、当業者には広く知られており、Herbert  Taub  and  Donald  Schillingによる"Digital  Integrated  Electronics"（McGraw  HIll,1977,pp.544−565）に更に詳細に説明がある。この部分の記載は、本明細書で、援用することにする。更に、図２に示されるように、共通ノード65が、共通線68によって、各集積回路のコラム・ドライバの共通端子に結合されており、また、更に図２に示されるように、外部記憶コンデンサ66が、グランドと共通ノード65との間に結合されている。SELECT信号、共通ノード65、及び外部記憶コンデンサ66が電力を削減する態様を、以下で、図４及び図５を用いて説明する。
図４では、コラム・ドライバ集積回路の一部が更に詳細に示されている。コラム・ドライバ回路33は、コラム２（導体46）上に駆動されるべきアナログ電圧を記憶するボックス70を含む。同様に、コラム・ドライバ回路33は、LCDアレーのコラム４及びコラム384上に駆動されるアナログ電圧を記憶するボックス72、74を含む。ボックス70は、そのアナログ電圧を、単位利得増幅器76の入力に与えるが、この増幅器76は、そのアナログ電圧をそのロー（低）インピーダンス出力において再生し、この電圧をコラム２上に駆動する。ボックス70と単位利得増幅器76は、集合的に、電圧ドライバと見ることができる。通常は、単位利得増幅器の出力は、コラム２（導体46）に直接に結合され、それに直接に駆動電圧を印加する。しかし、図４に示されるように、2:1のマルチプレクサ78が、単位利得増幅器76と導体46との間に挿入される。同一のマルチプレクサ80、82が、単位利得増幅器84、86と導体４、384との間に、それぞれ、挿入されている。
マルチプレクサ78、80、82は、それぞれが、４つの端子を含む。マルチプレクサ78は、アレーのコラム２に接続されたコラム端子88と、それに関連する単位利得増幅器76の出力に接続された入力端子90と、共通線68と共通ノード65とに接続された共通端子92と、SELECT信号64を受け取る制御端子94とを含む。マルチプレクサ78は、SELECT信号がハイであるときには、コラム端子88を共通端子92に電気的に結合するように機能する。逆に、マルチプレクサ78は、SELECT信号がロー（低）であるときには、コラム端子88を入力端子90に電気的に結合する。マルチプレクサ80、82も同様に機能する。
マルチプレクサ78〜82は、SELECT信号がハイであるときには、液晶ディスプレイのコラム２、４、384のそれぞれを、各ロー駆動周期の開始時に、共通ノード65（及び、オプションで、外部記憶コンデンサ66に）電気的に結合する。図４においては、選択されたローにおけるピクセルのサンプリング・コンデンサのキャパシタンスを含むコラム２に関連する負荷キャパシタンス（Ccol）は、破線のアウトラインで示されたコンデンサ96によって表される。記憶コンデンサ66の値は、Ccolの値のＮ倍よりもはるかに大きくなるように選択される。但し、ここでＮはアレーにおけるコラムの数であり、Ccolはアレーの１つのコラムに典型的に付随する負荷キャパシタンスである。ロー駆動周期の第１の部分の間には、負荷キャパシタンス96上に蓄積された電荷は、外部記憶コンデンサ66に放電される。同様に、コラム４、384の負荷キャパシタンス98、100上に蓄積された電荷もまた、各ロー駆動周期の第１の部分の間に、外部記憶コンデンサ66に放電される。従って、記憶コンデンサ66は、大型の電荷シンクとして働く。ロー反転駆動法が用いられる場合には、各コラム・ドライバは、各ロー駆動周期において、ハイ及びロー（低）の電圧を駆動する間に交代しなければならない。この方法はランダム（すなわち、各ロー駆動周期において未知の電圧）ではなく、ロー駆動周期の間に一定の極性シフトを有するので、コラム負荷をハイに駆動するエネルギは、次のコラム負荷をロー（低）に駆動するために、差し引かれ、節約される。また、その逆である。
外部記憶コンデンサ66は、時間の経過に亘ってアレーのコラムに印加される電圧を平均化する。上述したロー反転駆動技術によれば、外部コンデンサ66上に充電される平均電圧は、アレーのコラムに印加される最も正（most−positive）の電圧と最も負（most−negative）の電圧の中間に存在するメジアン・バイアス電圧である。例えば、最も正の電圧が＋６ボルトであり最も負の電圧が−６ボルトである場合には、メジアン・バイアス電圧はゼロボルトであり、外部記憶コンデンサは、ゼロボルトに、又はその近傍に留まる。好ましくは、コンデンサ66は、共通線68と、この場合にはグランド電位であるメジアン・バイアス電圧源との間に結合される。メジアン・バイアス電圧源が容易に入手可能でなければ、記憶コンデンサ66の第２の端子は、好ましくは、システムのバッテリ端子に結合されて閉じたループ・パスを形成し、コラムに付随する負荷キャパシタンスを充電及び放電する。各ロー駆動周期の第１の部分の間には、アレーの選択されたローにおけるピクセルは放電して、この例では、ゼロボルトまで低下する（又は充電して上昇する）。ピクセルによってそれまでに保持されていたすべての電荷は、記憶コンデンサ66に転送される。
各ロー駆動周期の第２の部分の間には、SELECTがロー（低）であるときには、マルチプレクサ78は、単位利得増幅器76によって生じる駆動電圧をコラム２に結合し選択されたローにおけるピクセルを充電するように切り換わる。図解の目的で、ロー１、コラム２におけるピクセルは、それまでに、＋６ボルトまで充電されていると仮定し、また更に、今回のロー駆動周期の間に、このピクセルは−６ボルトまで駆動されると仮定する。しかし、既知のコラム・ドライバ回路におけるようにこのコラム（及び付随するピクセル）を＋６ボルトから−６まで充電する代わりに、単位利得増幅器76は、ゼロボルトから−６ボルトまでコラム２を充電すれだけで十分であって、これは、コラム２は、既に、＋６ボルトからゼロボルトまで、ロー駆動周期の第１の部分の間に放電されているからである。
上述の動作は、図５に一般的に図解されている。そこでは、時間t0の直前に、コラム２上の電圧が＋６ボルトであるとして示されている。時間t0では、ロー１が選択され、SELECTがハイになり、コラム２をマルチプレクサ78を介して外部記憶コンデンサ66に短絡し、コラム２上の電圧をほぼグランド電位まで低下させる。外部記憶コンデンサCSTORE上の電圧は、図２において、時間t0の後で僅かに上昇するように示されているが、これは、コラム２及び他のコラムから正の電荷をシンクするからである。実際には、外部コンデンサ66の値は、その両端の電圧に知覚可能な変化を生じさせずに電荷をシンクする程度に大きい。t1では、ロー駆動周期の第２の部分が開始し、マルチプレクサ78は、単位利得増幅器76の出力をコラム２に結合し、よって、コラム２をゼロボルトから−６ボルトまで下向きに駆動する。ロー２は、t2の直前に選択を解除され、ロー１におけるピクセル上に蓄積された電荷をセーブする。
t2では、次のロー駆動周期が開始し、ロー２が選択される。ロー２、コラム２におけるピクセルは、それまでに、ロー反転駆動方式の使用によって、負の電圧に充電されている。よって、t2において、コラム２上の電圧は、外部コンデンサ66によって、−６ボルトからグランド電位に充電されて戻されており、CSTORE上の電圧は、図５において、若干低下しているが、これは、外部コンデンサ66が電荷をシンクするのではなく与えているからである。第２のロー駆動周期の第２の部分の間には、t3とt4との間に、マルチプレクサ78は、単位利得増幅器76の出力をコラム２に結合し、よって、コラム２をゼロボルトから＋６ボルトに上向きに駆動する。ロー１は、t4の直前に選択を解除され、ロー２におけるピクセル上に蓄積された電荷をセーブする。このプロセスが、残りのローについても反復する。以下のディスプレイ・サイクルの間に、ロー１に対する駆動周期の間に単位利得増幅器76によってコラム２に印加された駆動電圧は、その前のディスプレイ・サイクルの間にロー１に印加された駆動電圧に関して、極性が反転される。
上述した例では、共通ノード65は、外部記憶コンデンサ66に結合されていた。しかし、別の実施例では、外部記憶コンデンサ66をメジアン・バイアス電圧を与えるバッテリ端子で置き換えることもできる。その場合のバッテリ端子は、ある程度まで電荷を与えたりシンクしたり、また、与えられた及びシンクされた電荷をセーブしたり集積したりする能力を有することにより、記憶コンデンサのように機能する。
以上で説明したように、上述のコラム駆動法を用いて達成される電力節約は、著しいものである。この節電を更に理解するためには、第１に、消費された電力をどのように計算するかを理解しなければならない。それぞれの液晶ピクセルは、コラム・ドライバ回路によって駆動されなければならない容量性の負荷CColを与える。容量性負荷を駆動するのに要求される電流は、次の通りである。
IAVG＝CL×VS×Ｆ
ここで、IAVGは要求される平均の電流であり、CLは容量性負荷であり、VSは平均の電圧スイングであり、Ｆは動作周波数である。LCDパネルでは、全体の容量性負荷は、単に、個々のコラムのキャパシタンスに駆動されているコラムの全体数を掛けた値である。動作周波数は、単に、１ディスプレイ・サイクル（すなわち、480のロー駆動周期）の逆数である。
ピクセルの平均の電圧スイングは、表示される画像に依存するが、一般的には次のようになる。
VS＝VPOS＋|VNEG|
ここで、VPOSとVNEGとは、メジアン・ディスプレイ・バイアスに対する正及び負の電圧範囲における電圧の大きさである。更に、多数のディスプレイ・サイクルを考慮すると次のようになる。
ΣVPOS＝Σ|VNEG|
又は、換言すれば、すべてのVPOSの値の平均（ミーン）は、VNEGの値の平均の絶対値に等しくなければならない。更に注意すべきは、アクティブ・マトリクスLCDでは、VPOSと|VNEG|とのそれぞれが０ボルトよりも常に大きくなるような「デッド・バンド」（dead  band）が正及び負の電圧範囲の間に存在する。
ディスプレイを駆動するのに要求される平均の電力は従って、
PAVG＝VDD×IAVG
であり、ここで、VDDは電源電圧である。この分析によって、LCDによって提供される負荷は純粋に容量性（すなわち、寄生抵抗がない）であり、コラム・ドライバ集積回路をバイアスするのに必要な電力を必要としない。
本発明の教示に従って構成されたコラム・ドライバ回路を用いることの結果として、通常の動作の間にディスプレイを駆動するのに要求される平均の電力はおよそ50パーセント削減される。上の例では、LCDコラムは、正の極性の電圧範囲の中間点又は平均（ミーン）から、負の極性の電圧範囲の中間点又は平均（ミーン）まで、又はその逆に、変化する（slew）ことが要求される。時間の経過に伴うそれぞれの個別の電圧変化に関してこれが成立しない間は、平均（ミーン）の正の電圧は平均（ミーン）の負の電圧に等しくなければならない。従って、上で説明したコラム・ドライバ回路は、各コラム上の電圧を各変化の際に（ほとんど）メジアン・ディスプレイ・バイアスに変化させる（slew）ことにより、平均の電圧変化を、２のファクタ分だけ効果的に削減できる。これによれば、効果的に、電圧スイングVSを２分の１にできる。容量性負荷を駆動するのに要求される平均の電流は、従って、
IAVG＝（CL×VS/2×Ｆ）
となり、これは、VDDから必要とされる電力が50％削減されることを意味している。
上述のように、容量性負荷は、外部コンデンサ66（CSTORE）に短絡されるときは、メジアン・ディスプレイ・バイアスに近い電圧に駆動される。すべてのＮのコラム・ドライバ出力は、電圧VPOSを有し、CSTOREに接続する際には、電圧VHに駆動され、次のようになる。
Ｎ×CCol×（VPOS−VH）＝CSTORE×（VH−VM）
ここで、VMはメジアン・ディスプレイ・バイアスである。CSTORE＞＞Ｎ×CColである場合には、
（VPOS−VH）＞＞（VH−VM）
であり、これは、VH−VMが小さい数であることを意味しており、また、外部記憶コンデンサ66上の電圧はメジアン・バイアス電圧から著しくシフトすることはないことも意味している。
図４の回路は、PSPICE回路シミュレーション・プログラムを用いてシミュレートされた。このシミュレーションは、予測されたように、供給電流がおよそ50％削減されることを実証した。更に、回路の動作が、2:1のマルチプレクサにおいて用いられるデバイスのサイズに余り依存しないことも示された。
更に、図５では、SELECTがハイになるt0において開始するロー駆動周期が定義されているが、SELECTがロー（低）になるt1で開始するようにロー駆動周期を定義することもできる。この後者の場合には、それぞれのロー駆動周期は、電圧ドライバが所望の電圧をアレーのコラムに印加することによって開始し、時間t2の直前におけるローの選択解除が続く。時間t2では、新たなローが選択され、コラムが、次のロー駆動周期の準備のために外部記憶コンデンサに短絡される。
図６、図７、図８、及び図９は、図４のマルチプレクサ78を提供するのに用いられる回路の別の形式を示している。図６では、マルチプレクサ78は、第１及び第２のｎチャンネルMOSトランジスタ102、104によって形成されている。トランジスタ102、104のドレイン端子は、共通にコラム２とそれに付随する負荷キャパシタンス96とに結合される。第１のトランジスタ102のゲート端子はSELECT信号に結合され、他方で、第２のトランジスタ104のゲート端子は相補的なSELECT信号に結合されている。第１のトランジスタ102のソース端子は外部記憶コンデンサ66に結合され、第２のトランジスタ104のソース端子は単位利得増幅器76の出力に結合されている。SELECTがハイのときには、トランジスタ102は導通し、トランジスタ104は非導通である。SELECTがロー（低）のときには、トランジスタ102は非導通であり、トランジスタ104は導通である。
図７では、マルチプレクサ78は、第１及び第２のｐチャンネルMOSトランジスタ106、108によって形成されている。トランジスタ106、108のドレイン端子は、共通にコラム２とそれに付随する負荷キャパシタンス96とに結合される。第１のトランジスタ106のゲート端子は相補的なSELECT信号に結合され、他方で、第２のトランジスタ108のゲート端子はSELECT信号に結合されている。第１のトランジスタ106のソース端子は外部記憶コンデンサ66に結合され、第２のトランジスタ108のソース端子は単位利得増幅器76の出力に結合されている。SELECTがハイのときには、トランジスタ106は導通し、トランジスタ108は非導通である。SELECTがロー（低）のときには、トランジスタ106は非導通であり、トランジスタ108は導通である。
図８では、マルチプレクサ78は、第１及び第２の従来型のCMOS送信ゲート110、112によって形成されている。第１のCMOS送信ゲート110は、コラム２（及び、それに付随する負荷キャパシタンス96）と外部記憶コンデンサ66との間に結合されている。第２のCMOS送信ゲート112は、コラム２（及び、それに付随する負荷キャパシタンス96）と単位利得増幅器76の出力との間に結合されている。SELECTがハイのときには、送信ゲート110は導通し、送信ゲート112は非導通である。SELECTがロー（低）のときには、送信ゲート110は非導通であり、送信ゲート112は導通である。
図８では、CMOS送信ゲート110、112は、簡略化された記号で示されている。当業者であれば理解するように、各CMOS送信ゲートは、相互に並列に結合されたｎチャンネル・トランジスタとｐチャンネル・トランジスタとを含み、ｎチャンネル・トランジスタとｐチャンネル・トランジスタとのゲート端子はSELECT制御信号と相補的なSELECT制御信号とにそれぞれ結合されている。このようなCMOS送信ゲートに関する更なる詳細は、Herbert  Taub  and  Donald  Schillingによる"Digital  Integrated  Electronics"（McGraw  HIll,1977,pp.479−481）に更に詳細に説明がある。この部分の記載は、本明細書で、援用することにする。
図９には、図４のマルチプレクサ78と同じ機能を効果的に実行するマルチプレクサの別の形式が図解されている。図９では、単位利得増幅器76'の修正された形式が示されており、ここでは、それ自身が、その出力端子を選択的にイネーブル又は消勢する制御入力114を有している。単位利得増幅器76'の出力端子は、直接的にコラム２（及び、それに付随する負荷キャパシタンス96）に結合されている。図９に示されるように、相補的なSELECT信号は単位利得増幅器76'の制御入力114に結合され、コラムが記憶コンデンサに電気的に結合されているそれぞれのロー駆動周期の部分の間は、その出力端子を消勢する（すなわち、高いインピーダンス状態に切り換える）。図９に示されている送信ゲート116は、また、SELECT信号を受け取る制御端子を有しており、SELECT信号がハイのときには、コラム２を記憶コンデンサ66に選択的に結合する。ロー駆動周期の残りの部分の間には、SELECTがロー（低）のときには、送信ゲート116はコラム２を外部記憶コンデンサ66から切り離し、他方で、単位利得増幅器76'の出力はイネーブルされる。
図９では、送信ゲート116はｎチャンネルMOSFETトランジスタとして示されている。しかし、当業者であれば理解するように、送信ゲート116はｐチャンネルMOSFETトランジスタ（図７を参照のこと）や、従来型のCMOS送信ゲート（図８を参照のこと）によっても形成される。
以上で述べてきたコラム・ドライバ回路の実施例では、上側のコラム・ドライバ回路（図１の28〜32を参照）と下側のコラム・ドライバ回路（図１の33〜37を参照）とが、任意の与えられたロー駆動周期の間に相互に同じ極性の駆動電圧を印加することを想定していたが、本発明は、更に複雑なコラム反転、又は、「チェッカーボード」方式にも適用される。唯一の差は、コラム・ドライバ回路の上側及び下側のグルーピングのグローバル極性制御端子（図示せず）が相補的なグローバル制御信号によって駆動され、それによって、上側のコラム・ドライバ出力端子の駆動電圧が下側のコラム・ドライバ回路のものと逆になることである。従来のロー反転のように、グローバル極性制御信号とその相補的な信号とは、ロー駆動周波数の半分の周波数でクロックされ、それにより、任意の特定のコラム・ドライバ回路によって生じる駆動電圧の極性は１つのロー駆動周期と次のものとで逆になる。上述のように、このコラム反転駆動法を標準的なロー反転と共に用いるときには、液晶ディスプレイの任意の２つの隣接するコラムが駆動され、各ロー駆動周期の間にSELECT信号がロー（低）のときには、反対の極性の電圧を駆動する。この場合には、ディスプレイのコラムは、共通ノード65に短絡され、（記憶コンデンサ66のような）外部記憶コンデンサやメジアン・バイアス電圧を与えるバッテリ端子に接続せずに、すべてのコラムをほぼメジアン・ディスプレイ・バイアスに放電する。任意のロー駆動周期の任意のアクティブな部分の間に、ディスプレイにおけるコラムの半分は、メジアン・バイアス電圧よりも高い電圧に駆動され、コラムの他方の半分は、メジアン・バイアス電圧よりも低い電圧に駆動される。このようにして、次のロー駆動周期の開始時においてコラム負荷キーストロークに印加される電荷の総和のおよその平均は、メジアン・バイアス電圧となる。
望むのであれば、複数の外部記憶コンデンサを用いることもできる。例えば、すぐ上の段落で述べたように、すべての上側のコラム・ドライバ回路28〜32（図１を参照）と共に第１の外部記憶コンデンサを用いてアレーの奇数番目のコラムから電荷をシンクし、又は、電荷を与えることも望まれるだろうし、他方で、すべての下側のコラム・ドライバ回路33〜37（図１を参照）と共に第２の外部記憶コンデンサを用いてアレーの偶数番目のコラムから電荷をシンクし、又は、電荷を与えることも望まれるだろう。
既に述べたように、ディスプレイ・パネルのコラムに印加される駆動電圧の振幅を減少させるために、アクティブ・マトリクス液晶ディスプレイ・パネルのバックプレーンにAC（交流）バイアス電圧を印加することも知られている。当業者であれば、アクティブ・マトリクス液晶ディスプレイのバックプレーンに交代するバイアス電圧を印加するそのようなAC駆動技術に親しんでいる。これについては、S.Nagata他による"Capacitively  Coupled  Driving  of  TFT−LCD"（Proc.SID,1989,pp.242−245）、及び、E.Takeda他による"Capacitively  Coupled  TFT−LCD  Driving  Method"（Proc.SID,1990,p.87）に更に詳細に記載がある。これらについては、本明細書で援用することとする。同様の節電型の方法を用いることによって、アクティブ・マトリクス液晶ディスプレイ・パネルのバックプレーンに印加されたAC電圧を駆動することができる。図10には、そのような節電型の駆動方法が図解されている。図10では、ディスプレイ・バイアス・ドライバ120は、アクティブ・マトリクス液晶ディスプレイ・パネルのバックプレーンへの印加のために、交代する極性のバック・バイアス電圧を与える。ディスプレイ・バイアス・ドライバ120は、ロー駆動クロックの半分の周波数で切り換わる制御信号によってクロックされる。
LCDディスプレイのバックプレーンが、例えば、＋８ボルトと−２ボルトとの間で切り換わると仮定すると、ディスプレイ・バイアス・ドライバ120は、第１のロー駆動周期の間に＋８ボルトの出力を発生し、第２のロー駆動周期の間に−２ボルトの出力を発生し、第３のロー駆動周期の間に＋８ボルトの出力を発生する。すべての480個のロー前部が選択されるまで同様である。しかし、次の連続するディスプレイ・サイクルの間では、与えられたロー駆動周期の間に印加される電圧の極性は逆になる。よって、次のディスプレイ・サイクルでは、第１のロー駆動周期の間に−２ボルトの出力を発生し、第２のロー駆動周期の間に＋８ボルトの出力を発生し、第３のロー駆動周期の間に−２ボルトの出力を発生する。すべての480個のロー全部が選択されるまで同様である。このプロセスは、付加的なディスプレイ・サイクルに関して反復される。上述の例では、液晶ディスプレイのバックプレーンに印加されるメジアン・バイアス電圧は、単純に、最も正のバイアス電圧（＋８ボルト）と最も正でないバイアス電圧（−２ボルト）の間の中間点、すなわち、＋３ボルトである。
図10に示されているように、ディスプレイ・バイアス・ドライバ120の出力は、マルチプレクサ124のドライバ端子122に結合され、それに、液晶ディスプレイ・パネルのバックプレーンに印加される交代するバック・バイアス電圧を提供する。マルチプレクサ124は、また、図５に示されたSELECT信号と同じ形式を有するクロックされた制御信号を受け取る制御端子126を含む。マルチプレクサ124は、また、液晶ディスプレイ・パネルのバックプレーンに結合されたバックプレーン端子128を有する。図10では、ディスプレイのバックプレーンに付随する容量性負荷が、破線によって示されているコンデンサ130（Cback）によって表されている。更に、マルチプレクサ124は、外部の記憶コンデンサ134の１つの電極に結合された記憶端子132を有する、外部コンデンサ134の第２の電極は、グランド電位、又は、何らかの別のシステム・バッテリに結合されている。外部記憶コンデンサ134のキャパシタンス値は、容量性負荷130（Cback）のキャパシタンスよりもはるかに大きくなるように選択される。マルチプレクサ124は、図６から図９を参照して既に説明したのと同じ態様で、従来型のMOSFETトランジスタから構成され得る。
各ロー駆動周期の間に、マルチプレクサ126は、当初は、バックプレーン端子128を記憶端子132に電気的に結合することによって、SELECT信号のハイ・レベルに応答する。この態様で、液晶ディスプレイ・パネルのバックプレーンは、各ロー駆動周期の第１の部分の間は、外部記憶コンデンサ134に結合される。ディスプレイのバックプレーン上にそれまでに配置されCbackによって蓄積（記憶）されたいかなる変化も、外部記憶コンデンサ134に放電される。節電型のコラム・ドライバ回路に関して既に述べたのと同じ理由によって、外部記憶コンデンサ上の電圧は、時間の経過と共に、メジアン・バイアス電圧又はこの例ではゼロボルトに平均化される。
外部記憶コンデンサ134（CSTORE）は、電荷シンク又は電荷ソースとして交代に機能し、バックプレーンを＋２ボルトから０ボルトに効果的に放電し、又は、バックプレーンを−２ボルトからゼロボルトに充電する。SELECT信号がロー（低）に切り換わった後で、バイアス電圧ドライバ120の出力は、各ロー駆動周期の間に、マルチプレクサ124によって、液晶ディスプレイ・パネルのバックプレーンに電気的に結合され、適切なバイアス電圧を印加する。電力が再び保存されるが、これは、バイアス電圧ドライバはディスプレイのバックプレーンを、既知のバイアス電圧ドライバ回路の場合の半分だけ（すなわち、０ボルトから＋２ボルトまで、又は、０ボルトから−２ボルトまで）駆動すればよいからである。
【図１】
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【図２】
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【図３】
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【図６】
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【図４】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１０】
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