(57)【特許請求の範囲】
【請求項１】
出力電圧を電源電圧よりも高いレベルで出力するブースト回路であって、
入力された信号を出力するバッファ手段、
前記バッファ手段の入力信号が低レベルから高レベルになったことに応じて出力端子を充電するためのトランジスタ、
前記バッファ手段の出力信号が低レベルから高レベルになったことに応じて充電され、充電された電位を前記出力端子に重畳するためのコンデンサ、および
前記入力信号が低レベルから高レベルになった後、前記入力信号に高レベルから低レベルに立下がるパルス信号が混入したとき、前記出力端子が低レベルになるまで前記バッファ手段に高レベル信号が入力されるのを阻止する入力阻止手段を備え、
前記入力阻止手段は、前記入力信号が低レベルから高レベルに立上がった後、前記入力信号に高レベルから低レベルに立下がるパルス信号が混入したときにラッチされ、前記出力端子のレベルが低レベルになったことに応じてラッチ状態が解除され、そのラッチ出力が前記バッファ手段に入力信号として与えられるラッチ手段を含む、ブースト回路。
【請求項２】
前記ラッチ手段は、
そのセット入力端に前記入力信号が与えられるＲＳフリップフロップ、および
前記出力端子のレベルが低レベルになるまで前記入力信号による前記ＲＳフリップフロップのリセットを禁止するためのゲート回路を含む、請求項１のブースト回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明はブースト回路に関し、特にＤＲＡＭの出力バッファに内蔵され、出力電圧を電源電圧よりも高いレベルで出力するようなブースト回路に関する。
【０００２】
【従来の技術】
図４は従来のＤＲＡＭの全体の構成を示すブロック図である。図４において、外部から入力されるロウアドレスストローブ信号／ＲＡＳは／ＲＡＳバッファ１に入力されて内部／ＲＡＳ信号が作られてアドレス制御回路４に与えられる。アドレス制御回路４は内部／ＲＡＳ信号に基づいて、外部から入力されたロウアドレス信号をアドレスバッファ７に取込み、アドレスバッファ７からＸアドレス信号がロウデコーダ１１に与えられ、メモリセル８のＸアドレスが指定される。ロウアドレスストローブ信号／ＲＡＳが取込まれてから、カラムアドレスストローブ信号／ＣＡＳが／ＣＡＳバッファ２に取込まれ、内部／ＣＡＳ信号に変換されて、アドレス制御回路４と書込制御回路５と読出制御回路６とに入力される。アドレス制御回路４は内部／ＣＡＳ信号に応じて、外部から入力されるカラムアドレス信号をアドレスバッファ７に取込む。アドレスバッファ７はカラムアドレス信号に基づいて、Ｙアドレス信号をカラムデコーダ９に与え、カラムデコーダ９はメモリセル８のＹアドレスを指定する。リード／ライトを区別するための書込イネーブル信号／ＷＥは、／ＷＥバッファ３に取込まれ、内部／ＷＥ信号が生成される。この／ＷＥ信号が“Ｌ”レベルになると、書込制御回路５が能動化され入力バッファ１４に入力されたデータが書込ドライバ１５を介してメモリセル８に書込まれる。読出時には、書込イネーブル信号／ＷＥが“Ｈ”レベルになり、読出制御回路６はプリアンプ１２と出力バッファ１３を活性化し、メモリセル８からデータが読出され、センスアンプ１０からプリアンプ１２および出力バッファ１３を介して出力される。
【０００３】
図５は図４に示した出力バッファを示す図である。図４に示したプリアンプ１２から読出データＲＤ，／ＲＤがＮＡＮＤゲート３１，３３の一方入力端に与えられ、他方入力端にはアウトプットイネーブル信号ＯＥが与えられる。読出時にはアウトプットイネーブル信号ＯＥが“Ｈ”レベルになってＮＡＮＤゲート３１が開かれ、その出力はインバータ３２で反転され、ブースト回路２０によって読出データがブーストされ、ｎチャネルトランジスタ３５を介して出力端子に出力される。読出データＲＤが与えられていないとき、ＮＡＮＤゲート３３の出力が“Ｌ”レベルになり、インバータ３４で反転され、ｎチャネルトランジスタ３６が導通して出力端子が“Ｌ”レベルになる。
【０００４】
図５においてブースト回路２０を設けているのは、出力バッファとしてｎチャネルトランジスタ３５，３６を用いているため、“Ｈ”レベルのデータがｎチャネルトランジスタ３５のしきい値電圧ＶTHによって差し引かれ、出力端子に出力される電圧はＶｃｃ−ＶTHのようにレベルが低くなり、またアクセスの遅延が起きるため、ブースト回路２０の出力をＶｃｃ＋αのレベルにしている。
【０００５】
図６は従来のブースト回路の一例を示す図である。図６において、６個のインバータ２１〜２６が直列接続され、インバータ２６の出力はコンデンサ２７を介して出力端子ＯＵＴに出力され、インバータ２２の出力と２３の入力との接続点と出力端子ＯＵＴとの間にはｎチャネルＭＯＳトランジスタ２８が接続され、そのゲートには電源電圧Ｖｃｃが与えられる。
【０００６】
図７は図６に示したブースト回路の動作を説明するためのタイムチャートであり、図８はブースト回路の入力信号にショートパルスが混入した場合のブースト回路の動作を説明するためのタイムチャートである。
【０００７】
図７（ａ）に示すように、入力信号ＩＮが“Ｌ”レベルから“Ｈ”レベルに立上がると、その入力信号ＩＮがインバータ２１，２２で順次反転され、インバータ２２の出力であるノードＮ１は図７（ｂ）に示すように、“Ｌ”レベルから“Ｈ”レベルに立上がる。この“Ｈ”レベル信号がｎチャネルトランジスタ２８を介して出力端子ＯＵＴに伝達される。このとき、出力端子ＯＵＴは図７（ｄ）に示すように、Ｖｃｃ−ＶTH（ＶTHはｎチャネルトランジスタ２８のしきい値電圧）のレベルまで充電される。また、ノードＮ１の“Ｈ”レベル信号はインバータ２３〜２６で順次遅延されながら伝達され、ノードＮ２が図７（ｃ）に示すように、“Ｌ”レベルから“Ｈ”レベルに立上がる。
【０００８】
ノードＮ２の“Ｈ”レベル信号により、コンデンサ２７の容量結合によって出力端子ＯＵＴにはＶｃｃ＋αのブーストレベルの電圧が出力される。このとき、ｎチャネルトランジスタ２８はそのゲートがＶｃｃレベルであり、ノードＮ１もＶｃｃレベルであり、出力端子ＯＵＴがブーストレベルであるためオフ状態となり、出力端子ＯＵＴのブーストレベルがノードＮ１に流れ込むことはない。
【０００９】
【発明が解決しようとする課題】
ところで、図８（ａ）に示すような入力信号ＩＮに“Ｌ”レベルに立下がるショートパルスが混入すると、図８（ｂ）に示すようにノードＮ１のレベルが下がり、そのときｎチャネルトランジスタ２８がオンするため、出力端子ＯＵＴのブーストレベルが低くなる。このときノードＮ２にはコンデンサ２７が接続されているため、ノードＮ２に到達したショートパルスの振幅レベルが減少し、出力端子ＯＵＴのレベルも低くなったままとなる。
【００１０】
次に、入力信号ＩＮにショートパルスが混入する原因について説明する。
図９はＤＲＡＭの全体の構成を示すブロック図である。図９においてＤＲＡＭは記憶容量が大きくなると、複数のメモリブロック４１〜４４で１つのＤＲＡＭが構成される。そして、読出データは各メモリブロック４１〜４４に対応するプリアンプから出力され、アドレスセレクタ４５によっていずれかの読出データが選択される。このとき、メモリブロック４１〜４４の配置の違いによりそれぞれプリアンプの出力に時間差を生じるため、読出データＲＤにショートパルスが混入することがある。また、アウトプットイネーブル信号ＯＥは外部ピンから与えられるため、読出データＲＤが変化する前に“Ｈ”レベルになることもあり、それが原因でショートパルスが混入し、ブーストレベルが低下して出力の“Ｈ”レベルが低くなってしまう。
【００１１】
それゆえに、この発明の主たる目的は、入力信号にショートパルスが混入しても、ブーストレベルの低下することがないようなブースト回路を提供することである。
【００１２】
【課題を解決するための手段】
請求項１に係る発明は出力電圧を電源電圧よりも高いレベルで出力するブースト回路であって、入力された信号を出力するバッファ手段と、バッファ手段の入力信号が低レベルから高レベルになったことに応じて出力端子を充電するためのトランジスタと、バッファ手段の出力信号が低レベルから高レベルになったことに応じて充電され、充電された電位を出力端子に重畳するためのコンデンサと、入力信号が低レベルから高レベルになった後、入力信号に高レベルから低レベルに立下がるパルス信号が混入したとき、出力端子が低レベルになるまでバッファ手段に高レベル信号が入力されるのを阻止する入力阻止手段とを備えて構成される。
【００１３】
ここで、入力阻止手段は、入力信号が低レベルから高レベルに立上がった後、入力信号に高レベルから低レベルに立下がるパルス信号が混入したときにラッチされ、出力端子のレベルが低レベルになったことに応答してラッチ状態を解除し、そのラッチ出力がバッファ手段に入力信号として与えられるラッチ手段を含む。
【００１４】
請求項２に係る発明では、請求項１のラッチ手段は、セット入力端に入力信号が与えられるＲＳフリップフロップと、出力端子のレベルが低レベルになるまで入力信号によるＲＳフリップフロップのリセットを禁止するためのゲート回路を含む。
【００１５】
【作用】
この発明に係るブースト回路は、バッファ手段の入力信号が低レベルから高レベルになったことに応じてトランジスタによって出力端子を充電し、バッファ手段の出力信号が低レベルから高レベルになったことに応じてコンデンサを充電して出力端子に重畳し、入力信号が低レベルから高レベルになった後、入力信号に高レベルから低レベルに立下がるパルス信号が混入したとき、出力端子が低レベルになるまでバッファ手段に高レベル信号が入力されるのを阻止することにより、その後ブーストをし直して出力電圧を電源電圧よりも高いレベルで出力する。
【００１６】
【実施例】
図１はこの発明の一実施例のブースト回路を示す回路図である。この実施例のブースト回路は、前述の図６の従来例と同様にして、４個のインバータ２３〜２６が直列接続され、インバータ２６の出力ノードＮ２にコンデンサ２７の一端が接続され、インバータ２３の入力端とコンデンサ２７の他端との間にはｎチャネルトランジスタ２８が接続される。ｎチャネルトランジスタ２８のゲートには電源電圧Ｖｃｃが与えられる。
【００１７】
さらに、インバータ２３の入力側には、ＮＡＮＤゲート５１，５２によって構成されたＲＳフリップフロップが設けられる。ＮＡＮＤゲート５２の一方入力端であるセット入力端には入力信号ＩＮが与えられ、ＮＡＮＤゲート５１の一方入力端であるリセット入力端にはＮＡＮＤゲート５４の出力信号が与えられる。ＮＡＮＤゲート５４の一方入力端には入力信号ＩＮが与えられ、他方入力端には出力端子ＯＵＴのレベルがインバータ５３で反転されて与えられる。
【００１８】
図２は図１に示したブースト回路の動作を説明するためのタイムチャートである。次に、図２を参照しながら図１に示したブースト回路の動作について説明する。入力信号ＩＮが図２（ａ）に示すように“Ｈ”レベルに立上がると、ＮＡＮＤゲート５２の出力であるノードＮ３は図２（ｄ）に示すように“Ｌ”レベルに立下がり、ＮＡＮＤゲート５１の出力であるノードＮ１が図２（ｂ）に示すように“Ｈ”レベルに立上がる。このとき、出力端子ＯＵＴは図２（ｇ）に示すように“Ｌ”レベルになっているため、ｎチャネルトランジスタ２８によって出力端子がＶｃｃ−ＶTHのレベルに充電される。また、ノードＮ１の“Ｈ”レベル信号はインバータ２３〜２６によってノードＮ２に伝達され、その電位によってコンデンサ２７が図２（ｃ）に示すように充電される。このコンデンサ２７の充電電圧が出力端子ＯＵＴに加算され、図２（ｇ）に示すようにＶｃｃ＋αのブーストされたレベルが出力端子ＯＵＴから出力される。
【００１９】
次に、入力信号ＩＮに図２（ａ）に示すような“Ｌ”レベルのショートパルスが混入したとすると、図２（ｄ），（ｆ）に示すように、ノードＮ３とＮ５が“Ｈ”レベルになる。このため、ノードＮ１は図２（ｂ）に示すように“Ｌ”レベルに立下がって、ＲＳフリップフロップがラッチされる。このとき、出力端子ＯＵＴはＶｃｃ＋αになっているため、インバータ５３の出力であるノードＮ４は図２（ｅ）に示すように“Ｌ”レベルになり、ＮＡＮＤゲート５４が閉じられる。このため、入力信号ＩＮがショートパルス混入後に立上がってもＲＳフリップフロップのラッチは解除されない。
【００２０】
一方、ノードＮ１が“Ｌ”レベルになったことによって、出力端子ＯＵＴに充電されていた電圧が放電される。そして、出力端子ＯＵＴの電位が“Ｌ”レベルになると、インバータ５３の出力が“Ｈ”レベルになってＮＡＮＤゲート５４が開かれ、ノードＮ５が“Ｌ”レベルになり、ノードＮ１が“Ｈ”レベルになって、再び出力端子ＯＵＴがＶｃｃ−ＶTHまで充電され、その後インバータ２３〜２６を伝達した“Ｈ”レベル信号によってコンデンサ２７が充電され、出力端子ＯＵＴからブーストレベルが出力される。
【００２１】
したがって、この実施例によれば、図２（ａ）に示すように、入力信号が“Ｈ”レベルに立上がった後、“Ｌ”レベルに立下がるショートパルスが入力信号に混入したとしても、出力端子ＯＵＴには図２（ｇ）に示すようにショートパルスの影響で“Ｌ”レベルまで低下するが、その後再びＶｃｃ＋αの電位までブーストできる。
【００２２】
図３はこの発明の他の実施例を示す図である。前述の図１に示した実施例において、ＮＡＮＤゲート５１，５２によるラッチ動作を速くするためには、ノードＮ１ができる限り速く“Ｌ”レベルになりやすいレシオにする必要がある。図１に示した実施例では、ＮＡＮＤゲート５１の出力はＮＡＮＤゲート５２の一方入力端とインバータ２３の入力とｎチャネルトランジスタ２８に接続されているため負荷が大きくなり、ショートパルスが入力信号ＩＮに混入したとき、ノードＮ１が“Ｌ”レベルに立下がるのが遅くなってしまう。そこで、図３に示した実施例では、ＮＡＮＤゲート５１の出力とインバータ２３との間にさらに２個のインバータ５５，５６を挿入し、ノードＮ１の負荷を軽くして“Ｌ”レベルになりやすくできる。
【００２３】
【発明の効果】
以上のように、この発明によれば、バッファ回路に入力される入力信号が低レベルから高レベルになったことに応じてトランジスタを導通させて出力端子を充電し、バッファ回路の出力信号が低レベルから高レベルになったことに応じてコンデンサを充電して出力端子に重畳し、入力信号にパルス信号が混入したとき、出力端子が低レベルになるまでバッファ回路に高レベル信号が入力されるのを阻止するようにしたので、一旦出力端子を低レベルにした後、ブーストレベルまで上昇できる。
【図面の簡単な説明】
【図１】  この発明の一実施例のブースト回路の回路図である。
【図２】  図１に示したブースト回路の動作を説明するためのタイムチャートである。
【図３】  図１に示した実施例の改良例を示す図である。
【図４】  従来のＤＲＡＭの概略ブロック図である。
【図５】  図４に示した出力バッファの一例を示す図である。
【図６】  従来のブースト回路の一例を示す回路図である。
【図７】  図６に示したブースト回路の動作を説明するためのタイムチャートである。
【図８】  入力信号にショートパルスが混入したときのブースト回路の動作を説明するためのタイムチャートである。
【図９】  入力信号にショートパルスが混入したする理由を説明するための図である。
【符号の説明】
２３〜２６，５３，５５，５６  インバータ、２７  コンデンサ、２８  ｎチャネルトランジスタ、５１，５２，５４  ＮＡＮＤゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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