(57)【特許請求の範囲】
【請求項１】
複数のビットラインと、このビットラインに各々接続される複数の感知増幅器とを有し、出力ポート数の整数倍のデータの同時読出を行なうページモードを具備した半導体メモリ装置において、
外部から提供される所定の第１アドレスの遷移に応答して、前記ビットラインのプリチャージ時間を制御する第１制御信号を発生するアドレス遷移検出手段と、
ページモードの間に外部から提供される所定の第２アドレスをデコーディングし、前記第２アドレスに対応する感知増幅器の出力を選択する選択信号を出力するデコーダ手段と、
前記第１制御信号を入力し、前記プリチャージ時間終了後所定時間経過して前記デコーダ手段が前記選択信号を出力するよう第２制御信号を前記デコーダ手段に供給するデコーダ制御手段と、
を含むことを特徴とする半導体メモリ装置。
【請求項２】
前記デコーダ制御手段は、
前記第１制御信号を所定の時間遅延させる遅延手段と、
前記第１制御信号と前記遅延手段の出力とを入力とし前記第２制御信号を前記デコーダ手段に出力する論理手段と、
を含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記遅延手段は複数のインバータを含むことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記論理手段は前記第１制御信号と前記遅延手段の出力とを入力とするナンドゲートと、このナンドゲートの出力を反転させるインバータとを含むことを特徴とする請求項２に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するもので、より具体的にはページモード（page mode)を具備する電気的に消去及びプログラム可能不揮発性半導体メモリ装置に関する。
【０００２】
【従来の技術】
最近、ほとんど大部分の不揮発性半導体メモリ装置では、読出速度（read speed）の向上のために、ページモードが採用されている。ここで、ページモードとは、半導体メモリ装置の読出動作時、当該メモリ装置のデータ出力ピン数（ｍ）のｎ（ここで、ｎは整数）倍に該当するメモリセルのデータがビットラインに対応する複数（ｍ×ｎ個）の感知増幅器によって同時に増幅、ラッチされた後、データ出力ピン数に該当する個数（ｍ）づつラッチされたデータが順次ｎ回にわたって半導体メモリ装置の外部に出力される読出方式をいう。
【０００３】
図８は従来のページモードを具備した典型的な不揮発性半導体メモリ装置の構成を示したブロック図である。ここでは、説明の便宜上、出力ピン数の４倍に該当するデータが同時にラッチされる場合を例にとって説明する。１０はメモリセルアレイ（memory cell array)を示し、１２はカラムパス回路（column pass circuit)、１４は感知増幅回路（sense amplifer）、１６，１８，２０は外部から各々提供されるノーマルアドレス（normal address）、ページアドレス（page address）、出力イネーブル制御信号を各々示す。また、２２はプリデコーデ（predecoder）、２４はロウデコーダ（row decoder)、２６はカラムデコーダ（column decoder）、２８はページデコーダ（page decoder）、３０はアドレス遷移検出回路（address transition detection circuit) 、３２はデータ出力バッファ（data output buffer）、３４は入／出力パッド（input/output pad）を各々示している。
【０００４】
図９は図８に示したアドレス遷移検出回路３０の具体回路例を示す。アドレス遷移検出回路３０は複数のバッファ１１０，１１２，１１４と、複数のショットパルス発生器１１６，１１８，１２０、合算器（summator）１２２と、プリチャージ制御器１２４とで構成される。周知のように、バッファ１１０，１１２，１１４は外部から提供される複数のノーマルアドレス信号Ａ２〜Ａｉを入力し、各々整形して、内部アドレス信号Ａｐ２〜Ａｐｉとして出力する。ショットパルス発生器１１６，１１８，１２０はバッファ１１０，１１２，１１４に各々接続され、内部アドレス信号Ａｐ２〜Ａｐｉが各々遷移するとき、ショットパルス信号Ｓｐ２〜Ｓｐｉ，／Ｓｐ２〜／Ｓｐｉを各々発生する。合算器１２２はショットパルス信号Ｓｐ２〜Ｓｐｉ，／Ｓｐ２〜／Ｓｐｉを合算して一つのサムパルス信号（sum pulse signal）ＳＵＭを発生する。プリチャージ制御器１２４はサムパルス信号ＳＵＭに応答して、選択されたビットラインをプリチャージするためのプリチャージ制御信号ＰＲＥを発生する。感知増幅器を通じての該当ビットラインのプリチャージ動作は、要すれば、プリチャージ制御信号ＰＲＥがロウレベルに維持される区間の間に遂行される。
【０００５】
図１０は図８に示されたページデコーダ回路２８の具体回路例を示したものである。図１０には、４つの感知増幅器に対応するページデコーダ回路２８が図示されている。ページデコーダ回路２８はナンドゲート１２６，１２８，１３０，１３２とインバータ１３４，１３６，１３８，１４０とで構成される。ナンドゲート１２６にはページアドレス信号／Ａ１，／Ａ０が、ナンドゲート１２８には／Ａ１，Ａ０が、ナンドゲート１３０にはＡ１，／Ａ０が、そしてナンドゲート１３２にはＡ１，Ａ０が各々入力される。ナンドゲート１２６，１２８，１３０，１３２の出力はインバータ１３４，１３６，１３８，１４０によって各々反転され、インバータ１３４，１３６，１３８，１４０は感知増幅器を選択する感知増幅器選択信号ＳＳ０，ＳＳ１，ＳＳ２，ＳＳ３を各々出力する。
【０００６】
図１１は図８に示した感知増幅回路１４の具体回路例を示したものである。感知増幅回路１４は、感知増幅器１４２，１４４，１４６，１４８と、これらデータ出力バッファ３２との間に、順次に各々接続されるラッチ１５０，１５２，１５４，１５６と、伝達ゲート回路１５８，１６０，１６２，１６４とで構成される。
【０００７】
図１２は従来の不揮発性半導体メモが正常に動作している場合のアドレス、データ、そして制御信号のタイミングを示している。図１２を参照すると、外部からノーマルアドレスＡ２〜Ａｉが入力されると、ショットパルス信号Ｓｐｉ（あるいは／Ｓｐｉ）とサムパルス信号ＳＵＭとが各々発生し、最終的な一つのサムパルス信号ＳＵＭによってプリチャージ制御信号ＰＲＥが発生する。プリチャージ制御信号ＰＲＥがロウレベルに維持される間に該当ビットラインがプリチャージレベルに充電され、ロウレベルからハイレベルに遷移する始点で該当感知増幅器１４２〜１４８は該当メモリセルからビットラインに伝達されたデータを各々感知（sensing)し、感知増幅器１４２〜１４８によって感知されたデータはラッチ１５０〜１５６によって各々ラッチされる。外部から入力されるページアドレス信号Ａ０，／Ａ０，Ａ１，／Ａ１によって、ページデコーダ２８はアドレス信号Ａ０，／Ａ０，Ａ１，／Ａ１に対応する一つの感知増幅器を選択するために感知増幅器選択信号ＳＳｉを出力し、この感知増幅器選択信号ＳＳｉによって、該当感知増幅器と接続されたラッチからデータが出力される。
【０００８】
【発明が解決しようとする課題】
しかし、このようなページ読出のために構成されているメモリセルアレイの周辺回路が異常動作を起こすと、図１３に示すタイミング図のように、ノーマルアドレスＡ２〜ＡｉとページアドレスＡ０，／Ａ０，Ａ１，／Ａ１との間でスキュ（skew）が発生し、感知増幅器選択信号ＳＳｉの発生始点が、プリチャージ制御信号ＰＲＥがロウレベルからハイレベルに遷移する始点（すなわち、感知動作の開始点）と一致することがある。すると、ノイズによって該当感知増幅器が正常動作しなくなりデータ感知（data sensing）の誤謬が招来する。具体的に説明すると、図１１で、ノード１６６，１６８がハイレベルに各々充電され、感知増幅器１４２を選択するためにハイレベルの信号ＳＳ０がラッチ１５０に入力され、トランジスタ１７０，１７２を通じてノード１６８が放電する場合、グラウンドバウンシング（ground bouncing)によってノイズが誘発され、感知増幅器１４２，１４４，１４６，１４８の感知動作が遅延されたり、データ感知の誤謬が発生したりする。
【０００９】
本発明の目的はノーマルアドレスとページアドレスとの間のスキュによる異常な感知動作の発生を防ぐことができる半導体メモリ装置を提供するにある。
【００１０】
【課題を解決するための手段】
本発明は、複数のビットラインと、このビットラインに各々接続される複数の感知増幅器とを有し、出力ポート数の整数倍のデータの同時読出を行なうページモードを具備した半導体メモリ装置において、外部から提供される所定の第１アドレスの遷移に応答して、前記ビットラインのプリチャージ時間を制御する第１制御信号を発生するアドレス遷移検出手段と、ページモードの間に外部から提供される所定の第２アドレスをデコーディングし、前記第２アドレスに対応する感知増幅器の出力を選択する選択信号を出力するデコーダ手段と、前記第１制御信号を入力し、プリチャージ時間の終了後所定時間経過して、前記デコーダ手段が前記選択信号を出力するよう第２制御信号を前記デコーダ手段に供給するデコーダ制御手段とを含む。
【００１１】
この装置において、デコーダ制御手段は、前記第１制御信号を所定の時間遅延させる遅延手段と、前記第１制御信号と前記遅延手段の出力とを入力とし前記第２制御信号を前記デコーダ手段に出力する論理手段とを含む。
【００１２】
この装置において、前記遅延手段は複数のインバータを含む。
この装置において、論理手段は前記第１制御信号と前記遅延手段の出力とを入力とするナンドゲートと、このナンドゲートの出力を反転させるインバータとを含む。
【００１３】
本発明の半導体メモリ装置では、ノーマルアドレスが遷移されると同時に第２アドレスがデコーダ手段に入力された場合でも、デコーダ制御手段は、感知増幅器の制御に必要なパルスを発生するアドレス遷移検出手段からパルスを入力し、該当感知増幅器の感知動作が開始される始点から所定の時間が経過した後に、デコーダ手段が選択信号を発生するようにする。
【００１４】
【発明の実施の形態】
以下図１ないし図７を参照して本発明の実施の形態を詳細に説明する。
図１は本発明の実施の形態に係る半導体メモリ装置の回路構成を示すブロック図である。なお、図８に示す従来の回路構成と同一部分には同一符号を付し、その詳細説明は省略する。本発明による新規な半導体メモリ装置はページデコーダ２８の動作を制御するページデコーダ制御回路３６を具備している。ページデコーダ制御回路３６は、ノーマルアドレスが遷移される際、感知増幅回路１４の感知動作の制御に必要なパルスＰＲＥを発生するアドレス遷移検出回路３０からパルスを入力し、該当感知増幅器の感知動作が開始される始点から所定の時間（Δｔ）が経過した後にページデコーダ２８が選択信号ＳＳｉを発生するようにページデコーダ２８の動作を制御する。これによって、該当感知増幅器による安定された感知動作が遂行されるようにする。
【００１５】
再び、図１を参照すると、本実施の形態に係る半導体メモリ装置は、メモリセルアレイ１０と、カラムパス回路１２と、複数のビットラインに各接続され複数の感知増幅器、ラッチ及び伝送ゲート回路で構成される感知増幅回路１４と、出力ロウ／カラムプリデコーダ２２と、ロウデコーダ２４と、カラムデコーダ２６と、ページモードの間、外部から提供されるページアドレス信号をデコーディングして、該当感知増幅器の出力を選択する選択信号ＳＳｉを該当ラッチへ提供するページデコーダ２８ａと、外部から提供されるノーマルアドレス信号の遷移に応答して、ビットラインのプリチャージ時間を制御する信号ＰＲＥを該当感知増幅器に提供するアドレス遷移検出回路３０と、データ出力バッファ３２と、入／出力パッド３４と、プリチャージ時間の終了時に選択信号ＳＳｉが該当ラッチに提供されることを防ぐための制御信号ＰＣＳＳをベージデコーダ２８ａに提供するページデコーダ制御回路３６とで構成される。
【００１６】
図９を参照して前述したようにアドレス遷移検出回路３０は、複数のバッファ１１０，１１２，１１４と、複数のショットパルス発生器１１６，１１８，１２０と、合算器１２２と、プリチャージ制御器１２４とで構成される。図２ないし図４には、ショットパルス発生器、合算器、プリチャージ制御器の実施回路例が各々図示されている。図２を参照すると、各々のショットパルス発生器１１６，１１８，１２０は、該当バッファの出力信号Ａｐｉを遅延させ、入力信号と反対の位相を持つ信号を出力する遅延部１７４と、この遅延部１７４の出力と該当バッファの出力信号Ａｐｉとが入力されるナンドゲート１７６と、このナンドゲート１７６の出力を反転させて、第１出力信号Ｓｐｉを出力するインバータ１７８と、遅延部１７４の出力と該当バッファの出力信号Ａｐｉとを入力し、第２出力信号／Ｓｐｉを出力するノアゲート１８０とで構成される。図３を参照すると、合算器１２２はショットパルス発生器１１６，１１８，１２０の出力Ｓｐ２〜Ｓｐｉ，／Ｓｐ２〜ＺＳｐｉを入力するノアゲート１８２と、遅延回路１８４と、サムパルス信号ＳＵＭを出力するインバータ１８６，１８７とで構成される。図４を参照すると、プリチャージ制御器１２４は、サムパルス信号ＳＵＭを入力して遅延させる遅延部１８８と、サムパルス信号ＳＵＭと遅延部１８８の出力とを入力するナンドゲート１９０と、このナンドゲート１９０の出力を反転させてプリチャージ制御信号ＰＲＥを出力するインバータ１９２とで構成される。
【００１７】
図５は図１のページデコーダ制御回路３６の実施回路例を示したものである。ページデコーダ制御回路３６は、プリチャージ制御信号ＰＲＥを入力して遅延させる遅延部１９４と、プリチャージ制御信号ＰＲＥと遅延部１９４の出力とを入力するナンドゲート１９６と、このナンドゲート１９６の出力を反転させてページデコーダ制御信号ＰＣＳＳを出力するインバータ１９８とで構成される。
【００１８】
図６は図１のページデコーダ回路２８ａの実施回路例を示したものである。ページデコーダ回路２８ａは、ナンドゲート２００，２０２，２０４，２０６とインバータ２０８，２１０，２１２，２１４とで構成される。ナンドゲート２００はページアドレス信号／Ａ１，／Ａ０を、ナンドゲート２０２は／Ａ１，Ａ０を、ナンドゲート２０４はＡ１，／Ａ０を、そしてナンドゲート２０６はＡ１，Ａ０を各々入力される。また、ナンドゲート２００，２０２，２０４，２０６にはページデコーダ制御器３６から提供される制御信号ＰＣＳＳが各々入力される。ナンドゲート２００，２０２，２０４，２０６の出力はインバータ２０８，２１０，２１２，２１４によって各々反転され、インバータ２０８，２１０，２１２，２１４は感知増幅器を選択する感知増幅器選択信号ＳＳ０，ＳＳ１，ＳＳ２，ＳＳ３を各々出力する。
【００１９】
図７は本実施の形態に係る半導体メモリ装置の動作のための信号のタイミングを示したものである。外部からノーマルアドレスＡ２〜Ａｉが入力されてアドレス遷移検出回路３０が正常に動作すると、ショックパルス信号Ｓｐ２〜Ｓｐｉ．／Ｓｐ２〜／Ｓｐｉとサムパルス信号ＳＵＭとが各々発生し、最終的な一つのサムパルス信号ＳＵＭによってロウレベルのプリチャージ制御信号ＰＲＥが発生する。この制御信号ＰＲＥがロウレベルに維持されている間に該当ビットラインがプリチャージレベルに充電され、ロウレベルからハイレベルに遷移される時点で該当感知増幅器１４２〜１４８の感知動作が開始される。プリチャージ制御信号ＰＲＥがロウレベルからハイレベルに遷移するエッジから時間Δｔが経過した後にページデコーダ制御信号ＰＣＳＳがハイレベルに遷移される。時間Δｔは各感知増幅器の感知動作の開始からその感知動作がノイズによって干渉を受けてもデータの読出が正常に成立するまでの時間区間となるよう選択する。時間Δｔの間、すなわち、ページデコーダ制御信号ＰＣＳＳがロウレベルに維持されている間は、ページデコーダ２８ａの出力ＳＳ０〜ＳＳ３，ＳＳｉは全てがロウレベルに維持され、感知増幅器の選択は行なわれない。感知増幅器の動作が正常な状態になった後に、ページデコーダ制御信号ＰＣＳＳがロウレベルからハイレベルに遷移されると、ページデコーダ２８ａの出力ＳＳ０〜ＳＳ３中の一つがハイレベルに遷移される。これによって、ハイレベルの選択信号ＳＳｉに対応するラッチにラッチされている該当感知増幅器の出力がデータ出力バッファ３２に提供される。
【００２０】
【発明の効果】
本発明によると、ノーマルアドレスとページアドレスとの間にスキュが発生しても、感知増幅器選択信号ＳＳｉの発生始点と、プリチャージ制御信号ＰＲＥがロウレベルからハイレベルに遷移される始点とが一致しないため、感知増幅器の感知動作が安定する。したがって、ノイズによる感知動作の遅延及び読出動作の失敗を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体メモリ装置の構成を示すブロック図。
【図２】図１に示されたアドレス遷移検出回路においてショックパルス発生器の実施例を示す回路図。
【図３】図１に示されたアドレス遷移検出回路において合算器の実施例を示す回路図。
【図４】図１に示されたアドレス遷移検出回路においてプリチャージ制御器の実施例を示す回路図。
【図５】図１に示されたページデコーダ制御回路の実施例を示す回路図。
【図６】図１に示されたページデコーダ回路の実施例を示す回路図。
【図７】本発明の実施の形態に係る半導体メモリ装置の動作を説明するための信号のタイミング図。
【図８】従来の半導体メモリ装置の構成を示すブロック図。
【図９】図８に示されたアドレス遷移検出回路の構成を示すブロック図。
【図１０】図８に示されたページデコーダ回路の構成を示す回路図。
【図１１】図８に示された感知増幅回路の構成を示す回路図。
【図１２】従来の半導体メモリが正常に動作する場合における信号のタイミング図。
【図１３】従来の半導体メモリが異常動作する場合を説明するためのタイミング図。
【符号の説明】
１０    メモリセルアレイ
１２    カラムパス回路
１４    感知増幅回路
２２    プリデコーダ
２４    ロウデコーダ
２６    カラムデコーダ
２８    ページデコーダ
３０    アドレス遷移検出回路
３２    データ出力バッファ
３６    ページデコーダ制御回路
【図１】
0003650251.tif 000002
【図２】
0003650251.tif 000003
【図３】
0003650251.tif 000004
【図４】
0003650251.tif 000005
【図５】
0003650251.tif 000006
【図６】
0003650251.tif 000007
【図７】
0003650251.tif 000008
【図８】
0003650251.tif 000009
【図９】
0003650251.tif 000010
【図１０】
0003650251.tif 000011
【図１１】
0003650251.tif 000012
【図１２】
0003650251.tif 000013
【図１３】
0003650251.tif 000014