(57)【特許請求の範囲】
【請求項１】
制御ゲートと半導体基板との間に設けられた電荷蓄積層と、前記半導体基板内に形成されたソース及びドレインとを有し、データの値に応じた量の電荷を前記電荷蓄積層に蓄積することにより３値以上のデータを記憶するメモリセルを備えた不揮発性半導体記憶装置であって、
前記メモリセルの記憶データを検出する検出手段と、
前記検出手段により検出された前記記憶データを、前記メモリセルへの書き込みデータと比較して、前記記憶データと前記書き込みデータとの差を得る比較手段と、
前記比較手段により得られた前記差に応じて、前記メモリセルの前記ソース、前記ドレイン及び前記制御ゲートに夫々所定の電圧を印加することにより、前記メモリセルのデータを書き換えるデータ書き換え手段とを有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
制御ゲートと半導体基板との間に設けられた電荷蓄積層と、前記半導体基板内に形成されたソース及びドレインとを有し、データの値に応じた量の電荷を前記電荷蓄積層に蓄積することにより３値以上のデータを記憶するメモリセルを備えた不揮発性半導体記憶装置であって、
前記メモリセルに記憶されている記憶データと前記メモリセルへ書き込む書き込みデータとの組み合わせ毎に前記メモリセルのデータを書き換える場合に前記メモリセルの前記ソース、前記ドレイン及び前記制御ゲートに夫々印加する電圧の組み合わせを示すテーブルが格納されたテーブル格納手段と、
前記メモリセルの記憶データを検出する検出手段と、
前記テーブル格納手段に格納された前記テーブルを参照して、前記検出手段により検出された前記記憶データと前記書き込みデータとに応じた電圧の組み合わせを選択し、選択した前記電圧を前記ソース、前記ドレイン及び前記制御ゲートに夫々印加することにより、前記メモリセルのデータを書き換えるデータ書き換え手段とを有することを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記電荷蓄積層が酸化膜窒化膜界面であることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記データ書き換え手段が、前記電圧の印加時間を変更する変更手段を備えることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項５】
前記変更手段が、前記制御ゲートに印加する電圧の印加時間を変更することを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記検出手段が、前記電荷蓄積層に蓄積されている電荷量を測定する手段を備えることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項７】
３値以上のデータを階段状に並べた時にそのデータステップの一段分を上昇させるために前記制御ゲート電極に印加する電圧の値が同一であることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項８】
制御ゲートと半導体基板との間に設けられた電荷蓄積層と、前記半導体基板内に形成されたソース及びドレインとを有し、データの値に応じた量の電荷を前記電荷蓄積層に蓄積することにより３値以上のデータを記憶するメモリセルを備えた不揮発性半導体記憶装置の書き換え方法であって、
前記メモリセルの記憶データを検出する検出ステップと、
前記検出ステップにおいて検出された前記記憶データを、前記メモリセルへの書き込みデータと比較して、前記記憶データと前記書き込みデータとの差を得る比較ステップと、
前記比較ステップにおいて得られた前記差に応じて、前記メモリセルの前記ソース、前記ドレイン及び前記制御ゲートに夫々印加する電圧を決定し、決定された前記電圧を前記ソース、前記ドレイン及び前記制御ゲートに夫々印加することにより、前記メモリセルのデータを書き換える書き換えステップとを有することを特徴とする不揮発性半導体記憶装置の書き換え方法。
【請求項９】
制御ゲートと半導体基板との間に設けられた電荷蓄積層と、前記半導体基板内に形成されたソース及びドレインとを有し、データの値に応じた量の電荷を前記電荷蓄積層に蓄積することにより３値以上のデータを記憶するメモリセルを備えた不揮発性半導体記憶装置の書き換え方法であって、
前記メモリセルの記憶データを検出する検出ステップと、
前記メモリセルの記憶データと前記メモリセルへ書き込む書き込みデータとの組み合わせ毎に前記メモリセルの前記ソース、前記ドレイン及び前記制御ゲートに夫々印加する電圧の組み合わせを示すテーブルを参照して、前記検出ステップにおいて検出された前記記憶データと前記書き込みデータとに応じた電圧の組み合わせを選択決定し、決定された前記電圧を前記ソース、前記ドレイン及び前記制御ゲートに夫々印加することにより、前記メモリセルのデータを書き換える書き換えステップとを有することを特徴とする不揮発性半導体記憶装置の書き換え方法。
【請求項１０】
前記電荷蓄積層が酸化膜窒化膜界面であることを特徴とする請求項８又は９に記載の不揮発性半導体記憶装置の書き換え方法。
【請求項１１】
前記書き換えステップが、決定された前記電圧の印加時間を変更する変更ステップを備えることを特徴とする請求項８又は９に記載の不揮発性半導体記憶装置の書き換え方法。
【請求項１２】
前記変更ステップが、前記制御ゲートに印加する前記電圧の印加時間を変更するものであることを特徴とする請求項１１に記載の不揮発性半導体記憶装置の書き換え方法。
【請求項１３】
前記検出ステップが、前記電荷蓄積層に蓄積されている電荷量を測定する測定ステップを備えることを特徴とする請求項８又は９に記載の不揮発性半導体記憶装置の書き換え方法。
【請求項１４】
３値以上のデータを階段状に並べた時にそのデータステップの一段分を上昇させるために前記制御ゲート電極に印加する電圧の値が同一であることを特徴とする請求項８又は９に記載の不揮発性半導体記憶装置の書き換え方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置及びその書き換え方法に関し、特に、１つのメモリセルに３値以上のデータを記憶させるようにした多値レベル方式の不揮発性半導体記憶装置及びその書き換え方法に関する。
【０００２】
【従来の技術】
電気的に書き換え及び消去が可能なＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory)や電気的に一括消去が可能なフラッシュメモリ等の不揮発性半導体記憶装置の記憶容量を増大させるために、１つのメモリセルに３値以上のデータを記憶させるようにしたいわゆる多値レベル方式が提案されている（１９９２年秋季第５３回応用物理学会学術講演会講演予稿集、ｐ．６５３）。
【０００３】
【発明が解決しようとする課題】
しかし、上記の講演予稿集には、このような多値レベル方式の不揮発性半導体記憶装置のデータ記憶方法のみが提案されており、記憶したデータの書き換え方法については提案されていない。
【０００４】
そこで、本発明の目的は、正確なデータの書き換えが可能な多値レベル方式の不揮発性半導体記憶装置及びその書き換え方法を提供することである。
【０００５】
また、本発明の他の目的は、書き換え回数の向上が図れる多値レベル方式の不揮発性半導体記憶装置及びその書き換え方法を提供することである。
【０００６】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、制御ゲートと半導体基板との間に設けられた電荷蓄積層と、前記半導体基板内に形成されたソース及びドレインとを有し、データの値に応じた量の電荷を前記電荷蓄積層に蓄積することにより３値以上のデータを記憶するメモリセルを備えた不揮発性半導体記憶装置であって、前記メモリセルの記憶データを検出する検出手段と、前記検出手段により検出された前記記憶データを、前記メモリセルへの書き込みデータと比較して、前記記憶データと前記書き込みデータとの差を得る比較手段と、前記比較手段により得られた前記差に応じて、前記メモリセルの前記ソース、前記ドレイン及び前記制御ゲートに夫々所定の電圧を印加することにより、前記メモリセルのデータを書き換えるデータ書き換え手段とを有する。
【０００７】
また、本発明の別の態様による不揮発性半導体記憶装置は、制御ゲートと半導体基板との間に設けられた電荷蓄積層と、前記半導体基板内に形成されたソース及びドレインとを有し、データの値に応じた量の電荷を前記電荷蓄積層に蓄積することにより３値以上のデータを記憶するメモリセルを備えた不揮発性半導体記憶装置であって、前記メモリセルに記憶されている記憶データと前記メモリセルへ書き込む書き込みデータとの組み合わせ毎に前記メモリセルのデータを書き換える場合に前記メモリセルの前記ソース、前記ドレイン及び前記制御ゲートに夫々印加する電圧の組み合わせを示すテーブルが格納されたテーブル格納手段と、前記メモリセルの記憶データを検出する検出手段と、前記テーブル格納手段に格納された前記テーブルを参照して、前記検出手段により検出された前記記憶データと前記書き込みデータとに応じた電圧の組み合わせを選択し、選択した前記電圧を前記ソース、前記ドレイン及び前記制御ゲートに夫々印加することにより、前記メモリセルのデータを書き換えるデータ書き換え手段とを有する。
【０００８】
本発明の一態様では、前記電荷蓄積層が酸化膜窒化膜界面である。
【０００９】
本発明の一態様では、前記データ書き換え手段が、前記電圧の印加時間を変更する変更手段を備える。
【００１０】
本発明の一態様では、前記変更手段が、前記制御ゲートに印加する電圧の印加時間を変更する。
【００１１】
本発明の一態様では、前記検出手段が、前記電荷蓄積層に蓄積されている電荷量を測定する手段を備える。
【００１２】
本発明の一態様では、３値以上のデータを階段状に並べた時にそのデータステップの一段分を上昇させるために前記制御ゲート電極に印加する電圧の値が同一である。
【００１３】
また、本発明の不揮発性半導体記憶装置の書き換え方法は、制御ゲートと半導体基板との間に設けられた電荷蓄積層と、前記半導体基板内に形成されたソース及びドレインとを有し、データの値に応じた量の電荷を前記電荷蓄積層に蓄積することにより３値以上のデータを記憶するメモリセルを備えた不揮発性半導体記憶装置の書き換え方法であって、前記メモリセルの記憶データを検出する検出ステップと、前記検出ステップにおいて検出された前記記憶データを、前記メモリセルへの書き込みデータと比較して、前記記憶データと前記書き込みデータとの差を得る比較ステップと、前記比較ステップにおいて得られた前記差に応じて、前記メモリセルの前記ソース、前記ドレイン及び前記制御ゲートに夫々印加する電圧を決定し、決定された前記電圧を前記ソース、前記ドレイン及び前記制御ゲートに夫々印加することにより、前記メモリセルのデータを書き換える書き換えステップとを有する。
【００１４】
また、本発明の別の態様による不揮発性半導体記憶装置の書き換え方法は、制御ゲートと半導体基板との間に設けられた電荷蓄積層と、前記半導体基板内に形成されたソース及びドレインとを有し、データの値に応じた量の電荷を前記電荷蓄積層に蓄積することにより３値以上のデータを記憶するメモリセルを備えた不揮発性半導体記憶装置の書き換え方法であって、前記メモリセルの記憶データを検出する検出ステップと、前記メモリセルの記憶データと前記メモリセルへ書き込む書き込みデータとの組み合わせ毎に前記メモリセルの前記ソース、前記ドレイン及び前記制御ゲートに夫々印加する電圧の組み合わせを示すテーブルを参照して、前記検出ステップにおいて検出された前記記憶データと前記書き込みデータとに応じた電圧の組み合わせを選択決定し、決定された前記電圧を前記ソース、前記ドレイン及び前記制御ゲートに夫々印加することにより、前記メモリセルのデータを書き換える書き換えステップとを有する。
【００１５】
本発明の一態様では、前記電荷蓄積層が酸化膜窒化膜界面である。
【００１６】
本発明の一態様では、前記書き換えステップが、決定された前記電圧の印加時間を変更する変更ステップを備える。
【００１７】
本発明の一態様では、前記変更ステップが、前記制御ゲートに印加する前記電圧の印加時間を変更するものである。
【００１８】
本発明の一態様では、前記検出ステップが、前記電荷蓄積層に蓄積されている電荷量を測定する測定ステップを備える。
【００１９】
本発明の一態様では、３値以上のデータを階段状に並べた時にそのデータステップの一段分を上昇させるために前記制御ゲート電極に印加する電圧の値が同一である。
【００２４】
【発明の実施の形態】
以下、本発明を好ましい実施の形態に従い説明する。
【００２５】
図１に、本発明の第１の実施の形態による浮遊ゲート型フラッシュメモリの主要部の構成ブロック図を示す。
【００２６】
図示の如く、本実施形態の浮遊ゲート型フラッシュメモリは、メモリセルアレイ５１、列デコーダ５２、行デコーダ５３、アドレスバッファ５５、読み出し回路５６、プログラム制御回路５８及び高電圧発生回路５７を含む。
【００２７】
メモリセルアレイ５１は、図２に示すメモリセル１００がマトリクス状に配列されたものである。図２に示すように、各メモリセル１００では、ｐ型シリコン基板１０１の表面領域にｎ型不純物拡散層からなるドレイン１０２及びソース１０３が夫々形成され、それらの間がチャネル領域１０４となっている。ドレイン１０２にはビット線１０５が接続し、ソース１０３にはソース線１０６が接続している。チャネル領域１０４の上には、厚さ１０ｎｍ程度のＳｉＯ2 膜からなるトンネル絶縁膜１０７が形成され、その上に低抵抗ポリシリコンからなる浮遊ゲート１０８、層間絶縁膜１０９及び低抵抗ポリシリコンからなる制御ゲート１１０が順次形成されている。
【００２８】
図３に、図２のメモリセル１００の結線図を示す。なお、図３において、１１１はワード線を示しており、それ以外の符号は図２のものと対応している。
【００２９】
図１の高電圧発生回路５７は、図３のメモリセル１００のビット線１０５、ソース線１０６及びワード線１１１に夫々印加する電圧を発生する。行デコーダ５３は、アドレスバッファ５５を介して入力されるアドレス入力に従ってメモリセルアレイ５１のワード線１１１を選択し、選択したワード線１１１に高電圧発生回路５７からの電圧を印加する。列デコーダ５２は、アドレスバッファ５５を介して入力されるアドレス入力に従ってメモリセルアレイ５１のビット線１０５を選択し、選択したビット線１０５に高電圧発生回路５７からの電圧を印加する。また、各メモリセル１００のソース線１０６にも、高電圧発生回路５７から電圧が印加される。読み出し回路５６は、メモリセルアレイ５１内の選択されたメモリセル１００の記憶データを読み出し、読み出しモード時に、外部に出力する。プログラム制御回路５８は、書き換えモード時に、高電圧発生回路５７を制御して、選択されたメモリセル１００のビット線１０５、ソース線１０６及びワード線１１１に夫々印加する電圧を発生させる。高電圧発生回路５７は、プログラム制御回路５８の制御に基づいて、前述した電圧を発生し、列デコーダ５２、行デコーダ５３及びメモリセルアレイ５１のビット線１０５に夫々供給する。
【００３０】
なお、行デコーダ５３は、高電圧発生回路５７の出力信号に応じて、選択されたワード線１１１を接地したりもする。また、列デコーダ５２は、高電圧発生回路５７の出力信号に応じて、選択されたビット線１０５を開放したりもする。更に、高電圧発生回路５７は、プログラム制御回路５８の制御に基づいて、各メモリセル１００のソース線１０６を開放したりもする。
【００３１】
次に、図２に示したメモリセル１００に“００”〜“１１”の４値のデータを書き込む方法及びメモリセル１００に記憶されている４値のデータを読み出す方法を説明する。
【００３２】
例えば、メモリセル１００にデータ“１１”を書き込む場合には、書き込みデータ“１１”に対応する信号がプログラム制御回路５８に外部から入力される。プログラム制御回路５８は、高電圧発生回路５７を制御して、ビット線１０５を接地させ、メモリセル１００のソース線１０６を開放させるとともに、メモリセル１００の制御ゲート１１０にワード線１１１を介して１０〜１５Ｖ程度のパルス電圧を印加させる。これにより、メモリセル１００の浮遊ゲート１０８に電位が誘起され、この浮遊ゲート１０８とドレイン１０２との電位差に応じ、ドレイン１０２近傍のシリコン基板１０１から、ファウラー・ノルドハイム（ＦＮ）トンネリングにより、浮遊ゲート１０８に所定量の電荷が注入される。その結果、メモリセル１００のしきい値電圧が、例えば、７Ｖ程度に上昇し、データ“１１”がメモリセル１００に書き込まれる。
【００３３】
一方、メモリセル１００にデータ“１０”を書き込む場合には、プログラム制御回路５８は、高電圧発生回路５７を制御して、メモリセル１００のビット線１０５に１Ｖの電圧を印加させ、メモリセル１００のソース線１０６を開放させるとともに、メモリセル１００の制御ゲート１１０にワード線１１１を介して１０〜１５Ｖ程度のパルス電圧を印加させる。これにより、メモリセル１００のしきい値電圧が、例えば、５Ｖとなり、データ“１０”がメモリセル１００に書き込まれる。
【００３４】
また、メモリセル１００にデータ“０１”を書き込む場合には、プログラム制御回路５８は、高電圧発生回路５７を制御して、メモリセル１００のビット線１０５に２Ｖの電圧を印加させ、メモリセル１００のソース線１０６を開放させるとともに、メモリセル１００の制御ゲート１１０にワード線１１１を介して１０〜１５Ｖ程度のパルス電圧を印加させる。これにより、メモリセル１００のしきい値電圧が、例えば、３Ｖとなり、データ“０１”がメモリセル１００に書き込まれる。
【００３５】
更に、メモリセル１００にデータ“００”を書き込む場合には、プログラム制御回路５８は、高電圧発生回路５７を制御して、メモリセル１００のビット線１０５に３Ｖの電圧を印加させ、メモリセル１００のソース線１０６を開放させるとともに、メモリセル１００の制御ゲート１１０にワード線１１１を介して１０〜１５Ｖ程度のパルス電圧を印加させる。これにより、メモリセル１００のしきい値電圧が、例えば、１Ｖとなり、データ“００”がメモリセル１００に書き込まれる。
【００３６】
上述のようにしてメモリセル１００に記憶されたデータを読み出す場合には、プログラム制御回路５８は、高電圧発生回路５７を制御して、メモリセル１００のビット線１０５に１Ｖの電圧を印加させ、メモリセル１００のソース線１０６を接地させるとともに、メモリセル１００の制御ゲート１１０にワード線１１１を介して２Ｖ、４Ｖ、６Ｖの電圧を順次印加させる。そして、制御ゲート１１０に２Ｖの電圧を印加した時にソース１０３とドレイン１０２との間に電流が流れると、読み出し回路５６は、この時のメモリセル１００のしきい値電圧は１Ｖであると判断し、“００”のデータを出力する。また、制御ゲート１１０に２Ｖの電圧を印加した時にはソース１０３とドレイン１０２との間に電流が流れなかったが、制御ゲート１１０に４Ｖの電圧を印加した時にソース１０３とドレイン１０２との間に電流が流れた場合には、読み出し回路５６は、この時のメモリセル１００のしきい値電圧は３Ｖであると判断し、“０１”のデータを出力する。更に、制御ゲート１１０に２Ｖ及び４Ｖの電圧を印加した時にはソース１０３とドレイン１０２との間に電流が流れなかったが、制御ゲート１１０に６Ｖの電圧を印加した時にソース１０３とドレイン１０２との間に電流が流れた場合には、読み出し回路５６は、この時のメモリセル１００のしきい値電圧は５Ｖであると判断し、“１０”のデータを出力する。更に、制御ゲート１１０に６Ｖの電圧を印加してもソース１０３とドレイン１０２との間に電流が流れなかった場合には、読み出し回路５６は、この時のメモリセル１００のしきい値電圧は７Ｖであると判断し、“１１”のデータを出力する。
【００３７】
次に、メモリセル１００に記憶されているデータを消去する方法を説明する。
【００３８】
メモリセル１００に記憶されているデータを消去する場合には、プログラム制御回路５８は、高電圧発生回路５７を制御して、メモリセル１００のビット線１０５を開放させ、メモリセル１００のソース線１０６に高電圧（１２Ｖ）のパルス電圧を印加させるとともに、メモリセル１００の制御ゲート１１０をワード線１１１を介して接地させる。これにより、メモリセル１００の浮遊ゲート１０８からＦＮトンネリングにより電荷が引き抜かれ、メモリセル１００が電気的消去レベル（データ“００”の記憶状態）にされることにより、メモリセル１００に記憶されていたデータが消去される。この消去動作は、メモリセル１００がどのデータの記憶状態であってもほぼ同じ時間で完了する。
【００３９】
なお、以降のデータ“００”の書き込みは、上述した消去動作により行われる（上述したデータ“００”の書き込み動作は、通常は、製品出荷時又は紫外線消去後に、紫外線消去レベルからデータ“００”の記憶状態にする時に実行される。）。
【００４０】
次に、メモリセル１００に記憶されているデータを書き換える方法について、図４に示すフローチャートを参照して説明する。
【００４１】
一例として、メモリセル１００に記憶されているデータ“１０”をデータ“１１”に書き換える場合を説明するが、書き込みデータ“１１”がプログラム制御回路５８に入力されると（ステップＳ１１）、プログラム制御回路５８は、上述した消去方法により、メモリセル１００に記憶されているデータ“１０”を一旦消去する（ステップＳ１２）。その後、プログラム制御回路５８は、高電圧発生回路５７を制御して、書き込みデータ“１１”に対応した電圧の組み合わせを選択する（ステップＳ１３）。即ち、ビット線１０５を接地させ、メモリセル１００のソース線１０６を開放させるとともに、メモリセル１００の制御ゲート１１０にワード線１１１を介して１０〜１５Ｖ程度のパルス電圧を印加させる。これにより、書き込み動作の所で説明したように、データ“１１”がメモリセル１００に書き込まれる（ステップＳ１４）。
【００４２】
このように、本実施形態では、メモリセル１００に記憶されているデータの書き換えは、メモリセル１００に記憶されているデータを一旦消去した後、書き込みデータをメモリセル１００に書き込むことにより行われる。例として、メモリセル１００の記憶データを“１０”→“１１”→“０１”→“００”→“１１”→“１０”の順に書き換える場合のシーケンスを図５に示す。
【００４３】
なお、以上の説明は、１つのメモリセルに４値（即ち、２ビット）のデータを記憶させる場合であるが、４値以上のデータを記憶させる場合でも、同様にしてデータの書き換えを行うことができる。
【００４４】
図６に、本発明の第２の実施の形態による浮遊ゲート型フラッシュメモリの主要部の構成ブロック図を示す。
【００４５】
図示の如く、本実施形態の浮遊ゲート型フラッシュメモリは、メモリセルアレイ１、列デコーダ２、行デコーダ３、アドレスバッファ５、読み出し回路６（検出手段）、プログラム制御回路８及び高電圧発生回路７を含む。
【００４６】
メモリセルアレイ１は、図２に示すメモリセル１００がマトリクス状に配列されたものである。高電圧発生回路５７は、図３のメモリセル１００のビット線１０５、ソース線１０６及びワード線１１１に夫々印加する電圧を発生する。行デコーダ５３は、アドレスバッファ５５を介して入力されるアドレス入力に従ってメモリセルアレイ５１のワード線１１１を選択し、選択したワード線１１１に高電圧発生回路５７からの電圧を印加する。列デコーダ５２は、アドレスバッファ５５を介して入力されるアドレス入力に従ってメモリセルアレイ５１のビット線１０５を選択し、選択したビット線１０５に高電圧発生回路５７からの電圧を印加する。また、各メモリセル１００のソース線１０６にも、高電圧発生回路５７から電圧が印加される。
【００４７】
読み出し回路６は、メモリセルアレイ１内の選択されたメモリセル１００の記憶データを読み出し、読み出しモード時には、その読み出した記憶データを読み出し出力として外部に出力し、書き換えモード時には、読み出した記憶データをプログラム制御回路８に供給する。
【００４８】
プログラム制御回路８は、書き換えモード時に、読み出し回路６から供給された記憶データと外部から供給される書き込みデータとを比較し、その比較結果に応じて高電圧発生回路７を制御し、選択されたメモリセル１００のビット線１０５、ソース線１０６及びワード線１１１に夫々印加する電圧を発生させる。
【００４９】
高電圧発生回路７は、プログラム制御回路８の制御に基づいて、前述した電圧を発生し、列デコーダ２、行デコーダ３及びメモリセルアレイ１のビット線１０５に夫々供給する。
【００５０】
なお、行デコーダ３は、高電圧発生回路７の出力信号に応じて、選択されたワード線１１１を接地したりもする。また、列デコーダ２は、高電圧発生回路７の出力信号に応じて、選択されたビット線１０５を開放したりもする。更に、高電圧発生回路７は、プログラム制御回路８の制御に基づいて、各メモリセル１００のソース線１０６を開放したりもする。
【００５１】
次に、本実施形態のフラッシュメモリの書き換え動作を、図７に示すフローチャートを参照して説明する。なお、各メモリセル１００には、“００”〜“１１”の４値（２ビット）のデータが記憶されるものとする。
【００５２】
書き込みデータがプログラム制御回路８に外部から入力されると（ステップＳ１）、プログラム制御回路８では、その書き込みデータが“００”か否かの判定が行われる（ステップＳ２）。そして、書き込みデータが“００”の場合には、データの書き換えを行うメモリセル１００に記憶されているデータの内容にかかわらず、そのメモリセル１００に記憶されているデータの消去動作が行われる（ステップＳ３）。この消去動作は、既述した第１の実施の形態の場合と同様にして行われる。即ち、プログラム制御回路８は、高電圧発生回路７を制御して、データの書き換えを行うメモリセル１００のワード線１１１（制御ゲート１１０）を行デコーダ３を介して接地し、ビット線１０５を列デコーダ２を介して開放し、ソース線１０６に高電圧（１２Ｖ）のパルスを印加させる。これにより、データの書き換えを行うメモリセル１００の浮遊ゲート１０８からＦＮトンネリングにより電荷を引き抜き、このメモリセル１００を電気的消去レベル（“００”）にする。
【００５３】
ステップＳ２において、書き込みデータが“００”以外の場合には、データの書き換えを行うメモリセル１００に記憶されている記憶データが読み出し回路６により読み出される（ステップＳ４）。この読み出された記憶データは、読み出し回路６からプログラム制御回路８に送られた後、プログラム制御回路８で書き込みデータと比較される（ステップＳ５）。この比較の結果、記憶データと書き込みデータとが同じ場合（即ち、データの書き換えを行うメモリセル１００の書き換え前後の記憶状態が同じになる場合）には、書き込み動作を行う必要が無いので、処理が終了される（ステップＳ６）。
【００５４】
一方、ステップＳ５における比較の結果、記憶データと書き込みデータとが異なる場合（即ち、データの書き換えを行うメモリセル１００の書き換え前後の記憶状態が異なる場合）には、プログラム制御回路８は、その比較結果に基づき、データの書き換えを行うメモリセル１００のソース（ソース線１０６）、ドレイン（ビット線１０５）及び制御ゲート１１０（ワード線１１１）に夫々印加する電圧（接地及び開放を含む）の組み合わせを決定する（ステップＳ７）。この電圧の組み合わせは、データの書き換えを行うメモリセル１００の書き換え前後の記憶状態の組み合わせ“００”→“０１”、“００”→“１０”、“００”→“１１”、“０１”→“１０”、“０１”→“１１”、“１０”→“０１”、“１０”→“１１”、“１１”→“０１”及び“１１”→“１０”に対応して９通りある。
【００５５】
これら９通りの電圧の組み合わせのうち、書き込みデータが記憶データよりも大きくなる場合、即ち、データの書き換えを行うメモリセル１００の書き換え前後の記憶状態の組み合わせ“００”→“０１”、“００”→“１０”、“００”→“１１”、“０１”→“１０”、“０１”→“１１”及び“１０”→“１１”に対応した６通りの場合には、データの書き換えを行うメモリセル１００の浮遊ゲート１０８に、これら６通りの夫々に対応した量の電荷を注入して、そのメモリセル１００のしきい値電圧を所定量だけ上昇させるという書き換え動作が行われる（ステップＳ８）。
【００５６】
この書き換え動作は、データの書き換えを行うメモリセル１００のソース線１０６を高電圧発生回路７により開放させ、そのメモリセル１００の制御ゲート１１０に接続されているワード線１１１に電圧が１０〜１５Ｖ程度でパルス幅が１０〜１００ｍｓｅｃのパルス電圧を高電圧発生回路７により印加させるとともに、そのメモリセル１００のドレイン１０２に接続されているビット線１０５に、下記〔表１〕に示す電圧を高電圧発生回路７により印加させることにより行われる。
【００５７】
【表１】
0003658066.tif 000002
【００５８】
なお、〔表１〕に示したビット線１０５への印加電圧は、浮遊ゲート１０８がデータ書き換え前に蓄積している電荷量とデータ書き換え後に蓄積すべき電荷量との差の電荷量から決定される電圧である。
【００５９】
また、別の例として、上述した書き換え動作を、データの書き換えを行うメモリセル１００のソース線１０６を高電圧発生回路７により開放させ、そのメモリセル１００のドレイン１０２に接続されているビット線１０５に高電圧発生回路７により０Ｖの電圧を印加し、そのメモリセル１００の制御ゲート１１０に接続されているワード線１１１に下記〔表２〕に示す電圧値で且つパルス幅が１０ｍｓｅｃのパルス電圧を高電圧発生回路７により印加させることにより行っても良い。
【００６０】
【表２】
0003658066.tif 000003
【００６１】
更に、別の例として、上述した書き換え動作を、データの書き換えを行うメモリセル１００のソース線１０６を高電圧発生回路７により開放させ、そのメモリセル１００のドレイン１０２に接続されているビット線１０５に高電圧発生回路７により０Ｖの電圧を印加し、そのメモリセル１００の制御ゲート１１０に接続されているワード線１１１に電圧値が１２Ｖで且つ下記〔表３〕に示すパルス幅のパルス電圧を高電圧発生回路７により印加させることにより行っても良い。
【００６２】
【表３】
0003658066.tif 000004
【００６３】
一方、上述した９通りの組み合わせのうち、書き込みデータが記憶データよりも小さくなる場合、即ち、データの書き換えを行うメモリセル１００の書き換え前後の記憶状態の組み合わせ“１０”→“０１”、“１１”→“０１”及び“１１”→“１０”に対応した３通りの場合には、データの書き換えを行うメモリセル１００の浮遊ゲート１０８から、これら３通りの夫々に対応した量の電荷を抜き取って、そのメモリセル１００のしきい値電圧を所定量だけ下降させるという書き換え動作が行われる（ステップＳ８）。
【００６４】
この書き換え動作は、消去動作の変形であり、データの書き換えを行うメモリセル１００のドレイン１０２に接続されているビット線１０５を高電圧発生回路７により開放させ、そのメモリセル１００の制御ゲート１１０に接続されているワード線１１１に、下記〔表４〕に示す電圧を高電圧発生回路７により印加させるとともに、そのメモリセル１００のソース線１０６に電圧値が１２Ｖでパルス幅が１００ｍｓｅｃの高電圧のパルスを高電圧発生回路７により印加させることにより行われる。
【００６５】
【表４】
0003658066.tif 000005
【００６６】
プログラム制御回路８は、上述した６種類＋３種類＝９種類の電圧の組み合わせから該当するものを選択し、高電圧発生回路７を制御して、必要な電圧を発生させる。そして、その電圧を用いて、前述したようなメモリセルの書き込み処理を行う。上述の９種類の電圧の組み合わせのデータは、例えば、テーブルとして、同一チップ内に形成されたマスクＲＯＭのような比較的簡単なメモリ（不図示）内に格納されている。
【００６７】
図８に、図５で説明したと同じ“１０”→“１１”→“０１”→“００”→“１１”→“１０”の書き換えの本実施形態によるシーケンスを示すが、本実施形態では、“００”に書き換える時以外、“００”への消去は行わず、前のデータから直接次のデータに書き換える。従って、図５に示した方式では、前のデータを“００”に消去する時と次のデータを書き込む時の両方で、図２に示すメモリセル１００のトンネル絶縁膜１０７を電流が通過し、その結果、トンネル絶縁膜１０７を通過する電流量が多くなるのに対し、本実施形態の方式では、前のデータから次のデータに書き換えるに必要な量の電流しかトンネル絶縁膜１０７を通過しない。このため、本実施形態の方式では、トンネル絶縁膜１０７の劣化を格段に低減することができ、ひいては、書き換え回数を大幅に向上させることができる。
【００６８】
以上、本発明を好ましい実施の形態に従い説明したが、本発明は上述の各実施の形態に限定されるものではない。例えば、上述の各実施の形態では、各メモリセルに４値（２ビット）のデータを記憶させたが、各メモリセルに３値若しくは５値以上のデータを記憶させる場合にも本発明は適用が可能である。
【００６９】
また、上述の各実施の形態では、各メモリセル１００の電荷蓄積層が浮遊ゲート１０８の場合を説明したが、図９に示すように、電荷蓄積層がシリコン酸化膜３０４とシリコン窒化膜３０５との界面であるＭＮＯＳ構造のメモリセル３００を有する多値レベル不揮発性半導体記憶装置にも本発明は適用が可能である。なお、図９に示すように、ＭＮＯＳ構造のメモリセル３００は、ｐ型シリコン基板３０１と、ｐ型シリコン基板３０１内に夫々形成されたｎ型不純物拡散層３０２（ソース）及びｎ型不純物拡散層３０３（ドレイン）と、ｎ型不純物拡散層３０２とｎ型不純物拡散層３０３との間のチャネル領域の部分のｐ型シリコン基板３０１表面上に形成されたシリコン酸化膜３０４と、シリコン酸化膜３０４上に形成されたシリコン窒化膜３０５と、シリコン窒化膜３０５上に形成された制御ゲート３０６とを備える。
【００７０】
【発明の効果】
本発明の不揮発性半導体記憶装置及びその書き換え方法では、書き換えるべきメモリセルに記憶されている記憶データを検出し、その検出した記憶データとメモリセルへの書き込みデータとを比較し、その比較結果に基づいてメモリセルのソース、ドレイン及び制御ゲートに夫々印加する電圧を決定し、それらの電圧を用いてメモリセルの書き換えを行うことにより、書き換えの度にメモリセルの記憶データを消去する必要がなくなる。そして、その結果、トンネル絶縁膜等を通過する電流量を必要最小限に抑えることができ、トンネル絶縁膜等の劣化を抑えることができるため、書き換え回数の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による浮遊ゲート型フラッシュメモリの構成を示すブロック図である。
【図２】本発明の第１の実施の形態による浮遊ゲート型フラッシュメモリのメモリセルの構造を示す概略断面図である。
【図３】本発明の第１の実施の形態による浮遊ゲート型フラッシュメモリのメモリセルの結線状態を示す等価回路図である。
【図４】本発明の第１の実施の形態による浮遊ゲート型フラッシュメモリのデータ書き換えの処理手順を示すフローチャートである。
【図５】本発明の第１の実施の形態による浮遊ゲート型フラッシュメモリのデータ書き換えのシーケンスの一例を示すグラフである。
【図６】本発明の第２の実施の形態による浮遊ゲート型フラッシュメモリの構成を示すブロック図である。
【図７】本発明の第２の実施の形態による浮遊ゲート型フラッシュメモリのデータ書き換えの処理手順を示すフローチャートである。
【図８】本発明の第２の実施の形態による浮遊ゲート型フラッシュメモリのデータ書き換えのシーケンスの一例を示すグラフである。
【図９】ＭＮＯＳ構造のメモリセルを示す概略断面図である。
【符号の説明】
１、５１  メモリセルアレイ
２、５２  列デコーダ
３、５３  行デコーダ
５、５５  アドレスバッファ
６、５６  読み出し回路
７、５７  高電圧発生回路
８、５８  プログラム制御回路
１００  メモリセル
１０１  ｐ型シリコン基板
１０２  ドレイン
１０３  ソース
１０４  チャネル領域
１０５  ビット線
１０６  ソース線
１０７  トンネル絶縁膜
１０８  浮遊ゲート
１０９  層間絶縁膜
１１０  制御ゲート
１１１  ワード線
【図１】
0003658066.tif 000006
【図２】
0003658066.tif 000007
【図３】
0003658066.tif 000008
【図４】
0003658066.tif 000009
【図５】
0003658066.tif 000010
【図６】
0003658066.tif 000011
【図７】
0003658066.tif 000012
【図８】
0003658066.tif 000013
【図９】
0003658066.tif 000014