(57)【特許請求の範囲】
【請求項１】
電子シャッタスピード１／ｍ秒を被写体を照明する照明装置の明滅周期に等しく設定し、１垂直走査期間内に１／ｍ秒の電子シャッタスピードで撮像したＳ１信号と１／ｎ秒の電子シャッタスピードで撮像したＳ２信号とを出力する撮像手段と、
前記Ｓ１信号と前記Ｓ２信号をＳ２補正ゲインで補正したＳ２’信号との比がｎ：ｍになるように前記Ｓ２補正ゲインを演算し、前記Ｓ２信号に前記Ｓ２補正ゲインを乗算し、乗算結果をフリッカが抑止された前記Ｓ２’信号として出力する利得制御手段と、を具備することを特徴とする撮像装置。
【請求項２】
電子シャッタスピード１／ｍ秒を被写体を照明する照明装置の明滅周期に等しく設定し、１垂直走査期間内に１／ｍ秒の電子シャッタスピードで撮像したＳ１信号と１／ｎ秒の電子シャッタスピードで撮像したＳ２信号とを出力する撮像手段と、
前記Ｓ１信号の１垂直走査期間の積分値ΣＳ１を算出するＳ１積分回路と、
前記Ｓ２信号の１垂直走査期間の積分値ΣＳ２を算出するＳ２積分回路と、前記ΣＳ１と前記ΣＳ２のデータを用いて、前記Ｓ１信号と前記Ｓ２信号をＳ２補正ゲインで補正したＳ２’信号との比がｎ：ｍになるように前記Ｓ２補正ゲインを演算し、所定時間遅延して前記Ｓ２補正ゲインを出力する制御手段と、
前記Ｓ２信号に対して前記制御手段が生成したＳ２補正ゲインを乗算し、乗算結果をフリッカが抑止された前記Ｓ２’信号として出力する乗算器と、を具備することを特徴とする撮像装置。
【請求項３】
電子シャッタスピード１／ｍ秒を被写体を照明する照明装置の明滅周期に等しく設定し、１垂直走査期間内に１／ｍ秒の電子シャッタスピードで撮像したＳ１信号と１／ｎ秒の電子シャッタスピードで撮像したＳ２信号とを出力する撮像手段と、
１垂直走査期間の画面領域を複数のブロックＢｉ（ｉはブロック番号）に分割し、各ブロック毎の前記Ｓ１信号を積分し、積分値ＢｉΣＳ１を算出するＳ１ブロック分割積分回路と、
１垂直走査期間の画面領域の前記各ブロックＢｉ毎に前記Ｓ２信号を積分し、積分値ＢｉΣＳ２を算出するＳ２ブロック分割積分回路と、
前記ＢｉΣＳ１と前記ＢｉΣＳ２のデータを用いて、夫々のブロックＢｉで前記Ｓ１信号と前記Ｓ２信号をＢｉＳ２補正ゲインで補正したＢｉＳ２’信号との比がｎ：ｍになるように前記ＢｉＳ２補正ゲインを前記ブロックＢｉ毎に演算し、所定時間遅延して前記ＢｉＳ２補正ゲインを出力する制御手段と、
前記ブロックＢｉ毎に前記Ｓ２信号に対して前記制御手段が生成したＢｉＳ２補正ゲインを乗算し、乗算結果をフリッカが抑止された前記Ｓ２’信号として出力するブロック乗算器と、を具備することを特徴とする撮像装置。
【請求項４】
電子シャッタスピード１／ｍ秒を被写体を照明する照明装置の明滅周期に等しく設定し、１垂直走査期間内に１／ｍ秒の電子シャッタスピードで撮像したＳ１信号と１／ｎ秒の電子シャッタスピードで撮像したＳ２信号とを出力する撮像手段と、
色信号毎に前記Ｓ１信号の１垂直走査期間の積分値ΣＳ１を算出するＳ１Ｃ積分回路と、
色信号毎に前記Ｓ２信号の１垂直走査期間の積分値ΣＳ２を算出するＳ２Ｃ積分回路と、
前記ΣＳ１と前記ΣＳ２のデータを用いて、前記Ｓ１信号と前記Ｓ２信号をＳ２補正ゲインで補正したＳ２’信号との比が色信号毎にｎ：ｍになるように前記Ｓ２補正ゲインを演算し、所定時間遅延して前記Ｓ２補正ゲインを色信号毎に出力する制御手段と、
前記Ｓ２信号に対して前記制御手段が生成したＳ２補正ゲインを色信号毎に乗算し、乗算結果をフリッカが抑止された前記Ｓ２’信号として出力する乗算器と、を具備することを特徴とする撮像装置。
【請求項５】
電子シャッタスピード１／ｍ秒を被写体を照明する照明装置の明滅周期に等しく設定し、１垂直走査期間内に１／ｍ秒の電子シャッタスピードで撮像したＳ１信号と１／ｎ秒の電子シャッタスピードで撮像したＳ２信号とを出力する撮像手段と、
色信号毎に、前記Ｓ１信号の１垂直走査期間の画面領域を複数のブロックＢｉ（ｉはブロック番号）に分割し、各ブロック毎の前記Ｓ１信号を積分し、積分値ＢｉΣＳ１Ｃを算出するＳ１ブロック分割Ｃ積分回路と、
色信号毎に、前記Ｓ２信号の１垂直走査期間の画面領域の前記各ブロックＢｉ毎の前記Ｓ２信号を積分し、積分値ＢｉΣＳ２Ｃを算出するＳ２ブロック分割Ｃ積分回路と、
前記ＢｉΣＳ１Ｃと前記ＢｉΣＳ２Ｃのデータを用いて、前記Ｓ１信号と前記Ｓ２信号をＢｉＳ２補正ゲインで補正したＳ２’信号との比が色信号毎及びブロックＢｉ毎にｎ：ｍになるように前記ＢｉＳ２補正ゲインを前記ブロック及び色信号毎に演算し、所定時間遅延して前記ＢｉＳ２補正ゲインを出力する制御手段と、
前記ブロック及び色信号毎に前記Ｓ２信号に対して前記制御手段が生成したＢｉＳ２補正ゲインを乗算し、乗算結果をフリッカが抑止された前記Ｓ２’信号として出力するブロック乗算器と、を具備することを特徴とする撮像装置。
【請求項６】
被写体を照明する照明装置を商用ＡＣ電源で駆動する場合において、
１垂直走査期間内に１／１００秒の電子シャッタスピードで撮像したＳ１信号と１／ｎ秒の電子シャッタスピードで撮像したＳ２信号とを出力する撮像手段と、
前記Ｓ１信号と前記Ｓ２信号をＳ２補正ゲインで補正したＳ２’信号との比がｎ：１００になるように前記Ｓ２補正ゲインを演算し、前記Ｓ２信号に前記Ｓ２補正ゲインを乗算し、乗算結果をフリッカが抑止された前記Ｓ２’信号として出力する利得制御手段と、を具備することを特徴とする撮像装置。
【請求項７】
被写体を照明する照明装置を商用ＡＣ電源で駆動する場合において、
１垂直走査期間内に１／１００秒の電子シャッタスピードで撮像したＳ１信号と１／ｎ秒の電子シャッタスピードで撮像したＳ２信号とを出力する撮像手段と、
前記Ｓ１信号の１垂直走査期間の積分値ΣＳ１を算出するＳ１積分回路と、
前記Ｓ２信号の１垂直走査期間の積分値ΣＳ２を算出するＳ２積分回路と、
前記ΣＳ１と前記ΣＳ２のデータを用いて、前記Ｓ１信号と前記Ｓ２信号をＳ２補正ゲインで補正したＳ２’信号との比がｎ：１００になるように前記Ｓ２補正ゲインを演算し、所定時間遅延して前記Ｓ２補正ゲインを出力する制御手段と、
前記Ｓ２信号に対して前記制御手段が生成したＳ２補正ゲインを乗算し、乗算結果をフリッカが抑止された前記Ｓ２’信号として出力する乗算器と、を具備することを特徴とする撮像装置。
【請求項８】
被写体を照明する照明装置を商用ＡＣ電源で駆動する場合において、
１垂直走査期間内に１／１００秒の電子シャッタスピードで撮像したＳ１信号と１／ｎ秒の電子シャッタスピードで撮像したＳ２信号とを出力する撮像手段と、
１垂直走査期間の画面領域を複数のブロックＢｉ（ｉはブロック番号）に分割し、各ブロック毎の前記Ｓ１信号を積分し、積分値ＢｉΣＳ１を算出するＳ１ブロック分割積分回路と、
１垂直走査期間の画面領域の前記各ブロックＢｉ毎に前記Ｓ２信号を積分し、積分値ＢｉΣＳ２を算出するＳ２ブロック分割積分回路と、
前記ＢｉΣＳ１と前記ＢｉΣＳ２のデータを用いて、夫々のブロックＢｉで前記Ｓ１信号と前記Ｓ２信号をＢｉＳ２補正ゲインで補正したＢｉＳ２’信号との比がｎ：１００になるように前記ＢｉＳ２補正ゲインを前記ブロックＢｉ毎に演算し、所定時間遅延して前記ＢｉＳ２補正ゲインを出力する制御手段と、
前記ブロックＢｉ毎に前記Ｓ２信号に対して前記制御手段が生成したＢｉＳ２補正ゲインを乗算し、乗算結果をフリッカが抑止された前記Ｓ２’信号として出力するブロック乗算器と、を具備することを特徴とする撮像装置。
【請求項９】
被写体を照明する照明装置を商用ＡＣ電源で駆動する場合において、
１垂直走査期間内に１／１００秒の電子シャッタスピードで撮像したＳ１信号と１／ｎ秒の電子シャッタスピードで撮像したＳ２信号とを出力する撮像手段と、
色信号毎に前記Ｓ１信号の１垂直走査期間の積分値ΣＳ１を算出するＳ１Ｃ積分回路と、
色信号毎に前記Ｓ２信号の１垂直走査期間の積分値ΣＳ２を算出するＳ２Ｃ積分回路と、
前記ΣＳ１と前記ΣＳ２のデータを用いて、前記Ｓ１信号と前記Ｓ２信号をＳ２補正ゲインで補正したＳ２’信号との比が色信号毎にｎ：１００になるように前記Ｓ２補正ゲインを演算し、所定時間遅延して前記Ｓ２補正ゲインを色信号毎に出力する制御手段と、
前記Ｓ２信号に対して前記制御手段が生成したＳ２補正ゲインを色信号毎に乗算し、乗算結果をフリッカが抑止された前記Ｓ２’信号として出力する乗算器と、を具備することを特徴とする撮像装置。
【請求項１０】
被写体を照明する照明装置を商用ＡＣ電源で駆動する場合において、
１垂直走査期間内に１／１００秒の電子シャッタスピードで撮像したＳ１信号と１／ｎ秒の電子シャッタスピードで撮像したＳ２信号とを出力する撮像手段と、
色信号毎に、前記Ｓ１信号の１垂直走査期間の画面領域を複数のブロックＢｉ（ｉはブロック番号）に分割し、各ブロック毎の前記Ｓ１信号を積分し、積分値ＢｉΣＳ１Ｃを算出するＳ１ブロック分割Ｃ積分回路と、
色信号毎に、前記Ｓ２信号の１垂直走査期間の画面領域の前記各ブロックＢｉ毎の前記Ｓ２信号を積分し、積分値ＢｉΣＳ２Ｃを算出するＳ２ブロック分割Ｃ積分回路と、
前記ＢｉΣＳ１Ｃと前記ＢｉΣＳ２Ｃのデータを用いて、前記Ｓ１信号と前記Ｓ２信号をＢｉＳ２補正ゲインで補正したＳ２’信号との比が色信号毎及びブロックＢｉ毎にｎ：１００になるように前記ＢｉＳ２補正ゲインを前記ブロック及び色信号毎に演算し、所定時間遅延して前記ＢｉＳ２補正ゲインを出力する制御手段と、
前記ブロック及び色信号毎に前記Ｓ２信号に対して前記制御手段が生成したＢｉＳ２補正ゲインを乗算し、乗算結果をフリッカが抑止された前記Ｓ２’信号として出力するブロック乗算器と、を具備することを特徴とする撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、蛍光灯照明のもとで電子シャッタ機能を用いて被写体を撮影したとき、映像信号に発生するフリッカを抑えることができる撮像装置に関するものである。
【０００２】
【従来の技術】
従来のフリッカを抑止する機能を持つ撮像装置は、特開平７−２７４１８３号公報に記載されたものが知られている。図１４は同公報に示されている従来の撮像装置、即ちビデオカメラの主要部の構成を示すブロック図である。このビデオカメラは、レンズ１４０１、ＣＣＤ１４０２、ＣＤＳ／ＡＧＣ１４０３、信号処理回路１４０４、差動増幅器１４０５、クランプ回路１４０６、ＬＰＦ１４０７、電圧制御発振器１４０８、タイミングパルス発生回路１４０９、駆動回路１４１０、同期信号発生回路１４１１を含んで構成される。
【０００３】
このような構成のビデオカメラの動作について説明する。６０Ｈｚの商用ＡＣ電源によって明滅を繰り返す照明の下で電子シャッタ機能を用いて被写体を撮影した場合、当初は照明の明滅周期と垂直同期信号の周期との間に差が生じる。このため、色信号のうちＲ成分及びＢ成分に変化が生じる。このＲ成分及びＢ成分は差動増幅器１４０５に入力され、これによって、差動増幅器１４０５からレベルが周期的に変化するＢ−Ｒ信号が出力される。このＢ−Ｒ信号はクランプ回路１４０６及びＬＰＦ１４０７を経て電圧制御発振器１４０８に与えられ、このＢ−Ｒ信号によって電圧制御発振器１４０８の発振周波数が制御される。そして、電圧制御発振器１４０８から出力されるクロックに基づいて、タイミングパルス発生回路１４０９から出力される垂直転送パルス、水平転送パルス、信号電荷の掃き捨てパルスの周期が夫々調整され、これによって照明の明滅周期と垂直同期信号の周期とが一致するようになる。このように、照明の明滅周期と垂直同期信号の周期とが完全に一致すると、色フリッカが発生しなくなる。
【０００４】
【発明が解決しようとする課題】
このような従来の撮像装置においては、どのような商用周波数で駆動された蛍光灯のもとで撮像した場合であっても、出力映像信号にフリッカが含まれないことが要求されている。しかしながら、上記の従来例においては、５０ＨｚのＡＣ電源によって明滅を繰り返す照明の下で電子シャッタ機能を用いて撮影した場合は、垂直同期信号の繰り返し周波数が６０Ｈｚであるので、輝度フリッカが発生してしまうという課題がある。
【０００５】
また上記の従来例においては、レベルが周期的に変化するＢ−Ｒ信号を検出して、照明の明滅周期と垂直同期信号の周期とが一致するように調整しているので、Ｂ−Ｒ信号を誤検出した場合は誤動作する恐れがあるという課題もある。
【０００６】
また上記の従来例においては、照明の明滅周期に垂直同期信号の周期が一致するように調整を行うので、垂直同期信号の周期が規定以上に変化すると、垂直同期がはずれるという課題もある。
【０００７】
本発明は、このような従来の問題点に鑑みてなされたものであって、電子シャッタ機能を用いて撮影した映像信号の信号レベルを、フリッカがない映像信号の信号レベルと比較し、比較結果が常に一定比になるように利得制御を行うことによって、輝度フリッカ及び色フリッカを低減した映像信号を出力することができる撮像装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
このような課題を解決するために、本願の請求項１の発明は、電子シャッタスピード１／ｍ秒を被写体を照明する照明装置の明滅周期に等しく設定し、１垂直走査期間内に１／ｍ秒の電子シャッタスピードで撮像したＳ１信号と１／ｎ秒の電子シャッタスピードで撮像したＳ２信号とを出力する撮像手段と、前記Ｓ１信号と前記Ｓ２信号をＳ２補正ゲインで補正したＳ２’信号との比がｎ：ｍになるように前記Ｓ２補正ゲインを演算し、前記Ｓ２信号に前記Ｓ２補正ゲインを乗算し、乗算結果をフリッカが抑止された前記Ｓ２’信号として出力する利得制御手段と、を具備することを特徴とするものである。
【０００９】
このような構成によれば、１／ｍ秒の電子シャッタスピードとして、例えば１／１００秒で撮像した信号をＳ１信号とすることで、フリッカを低減できる。またフリッカが低減されたＳ１信号とＳ２’信号との比がｎ：ｍになるよう、Ｓ２信号に対してＳ２補正ゲインを乗算することにより、フリッカ補正を行うことができる。このため、１／ｎ秒の電子シャッタスピードで撮影したとき、フリッカのない映像信号を出力することができる。
【００１０】
本願の請求項２の発明は、電子シャッタスピード１／ｍ秒を被写体を照明する照明装置の明滅周期に等しく設定し、１垂直走査期間内に１／ｍ秒の電子シャッタスピードで撮像したＳ１信号と１／ｎ秒の電子シャッタスピードで撮像したＳ２信号とを出力する撮像手段と、前記Ｓ１信号の１垂直走査期間の積分値ΣＳ１を算出するＳ１積分回路と、前記Ｓ２信号の１垂直走査期間の積分値ΣＳ２を算出するＳ２積分回路と、前記ΣＳ１と前記ΣＳ２のデータを用いて、前記Ｓ１信号と前記Ｓ２信号をＳ２補正ゲインで補正したＳ２’信号との比がｎ：ｍになるように前記Ｓ２補正ゲインを演算し、所定時間遅延して前記Ｓ２補正ゲインを出力する制御手段と、前記Ｓ２信号に対して前記制御手段が生成したＳ２補正ゲインを乗算し、乗算結果をフリッカが抑止された前記Ｓ２’信号として出力する乗算器と、を具備することを特徴とするものである。
【００１１】
このような構成によれば、１／ｍ秒の電子シャッタスピードとして、例えば１／１００秒で撮像した信号をＳ１信号とすることで、フリッカを低減できる。またフリッカが低減されたＳ１信号とＳ２’信号との比がｎ：ｍになるよう、Ｓ２信号に対してＳ２補正ゲインを乗算することにより、フリッカ補正を行うことができる。１／ｎ秒の電子シャッタスピードで撮影したとき、フリッカのない映像信号を出力することができる。
【００１２】
本願の請求項３の発明は、電子シャッタスピード１／ｍ秒を被写体を照明する照明装置の明滅周期に等しく設定し、１垂直走査期間内に１／ｍ秒の電子シャッタスピードで撮像したＳ１信号と１／ｎ秒の電子シャッタスピードで撮像したＳ２信号とを出力する撮像手段と、１垂直走査期間の画面領域を複数のブロックＢｉ（ｉはブロック番号）に分割し、各ブロック毎の前記Ｓ１信号を積分し、積分値ＢｉΣＳ１を算出するＳ１ブロック分割積分回路と、１垂直走査期間の画面領域の前記各ブロックＢｉ毎に前記Ｓ２信号を積分し、積分値ＢｉΣＳ２を算出するＳ２ブロック分割積分回路と、前記ＢｉΣＳ１と前記ＢｉΣＳ２のデータを用いて、夫々のブロックＢｉで前記Ｓ１信号と前記Ｓ２信号をＢｉＳ２補正ゲインで補正したＢｉＳ２’信号との比がｎ：ｍになるように前記ＢｉＳ２補正ゲインを前記ブロックＢｉ毎に演算し、所定時間遅延して前記ＢｉＳ２補正ゲインを出力する制御手段と、前記ブロックＢｉ毎に前記Ｓ２信号に対して前記制御手段が生成したＢｉＳ２補正ゲインを乗算し、乗算結果をフリッカが抑止された前記Ｓ２’信号として出力するブロック乗算器と、を具備することを特徴とするものである。
【００１３】
このような構成によれば、１／ｍ秒の電子シャッタスピードとして、例えば１／１００秒で撮像した信号をＳ１信号とすることで、フリッカを低減できる。またフリッカが低減されたＳ１信号とＳ２’信号との比がブロック毎にｎ：ｍになるよう、Ｓ２信号に対してＳ２補正ゲインを乗算することにより、フリッカ補正を行うことができる。このため、被写体の特定の色がフリッカしている場合に、フリッカ部分だけを補正することができ、１／ｎ秒の電子シャッタスピードで撮影したとき、フリッカのない映像信号を出力することができる。
【００１４】
本願の請求項４の発明は、電子シャッタスピード１／ｍ秒を被写体を照明する照明装置の明滅周期に等しく設定し、１垂直走査期間内に１／ｍ秒の電子シャッタスピードで撮像したＳ１信号と１／ｎ秒の電子シャッタスピードで撮像したＳ２信号とを出力する撮像手段と、色信号毎に前記Ｓ１信号の１垂直走査期間の積分値ΣＳ１を算出するＳ１Ｃ積分回路と、色信号毎に前記Ｓ２信号の１垂直走査期間の積分値ΣＳ２を算出するＳ２Ｃ積分回路と、前記ΣＳ１と前記ΣＳ２のデータを用いて、前記Ｓ１信号と前記Ｓ２信号をＳ２補正ゲインで補正したＳ２’信号との比が色信号毎にｎ：ｍになるように前記Ｓ２補正ゲインを演算し、所定時間遅延して前記Ｓ２補正ゲインを色信号毎に出力する制御手段と、前記Ｓ２信号に対して前記制御手段が生成したＳ２補正ゲインを色信号毎に乗算し、乗算結果をフリッカが抑止された前記Ｓ２’信号として出力する乗算器と、を具備することを特徴とするものである。
【００１５】
本願の請求項５の発明は、電子シャッタスピード１／ｍ秒を被写体を照明する照明装置の明滅周期に等しく設定し、１垂直走査期間内に１／ｍ秒の電子シャッタスピードで撮像したＳ１信号と１／ｎ秒の電子シャッタスピードで撮像したＳ２信号とを出力する撮像手段と、色信号毎に、前記Ｓ１信号の１垂直走査期間の画面領域を複数のブロックＢｉ（ｉはブロック番号）に分割し、各ブロック毎の前記Ｓ１信号を積分し、積分値ＢｉΣＳ１Ｃを算出するＳ１ブロック分割Ｃ積分回路と、色信号毎に、前記Ｓ２信号の１垂直走査期間の画面領域の前記各ブロックＢｉ毎の前記Ｓ２信号を積分し、積分値ＢｉΣＳ２Ｃを算出するＳ２ブロック分割Ｃ積分回路と、前記ＢｉΣＳ１Ｃと前記ＢｉΣＳ２Ｃのデータを用いて、前記Ｓ１信号と前記Ｓ２信号をＢｉＳ２補正ゲインで補正したＳ２’信号との比が色信号毎及びブロックＢｉ毎にｎ：ｍになるように前記ＢｉＳ２補正ゲインを前記ブロック及び色信号毎に演算し、所定時間遅延して前記ＢｉＳ２補正ゲインを出力する制御手段と、前記ブロック及び色信号毎に前記Ｓ２信号に対して前記制御手段が生成したＢｉＳ２補正ゲインを乗算し、乗算結果をフリッカが抑止された前記Ｓ２’信号として出力するブロック乗算器と、を具備することを特徴とするものである。
【００１６】
このような構成によれば、１／ｍ秒の電子シャッタスピードとして、例えば１／１００秒で撮像した信号をＳ１信号とすることで、フリッカを低減できる。またフリッカが低減されたＳ１信号とＳ２’信号との比が色フィルタ及びブロック毎にｎ：ｍになるよう、Ｓ２信号に対してＳ２補正ゲインを乗算することにより、フリッカ補正を行うことができる。このため、被写体の特定のブロック又は色がフリッカしている場合に、フリッカ部分だけを補正することができ、１／ｎ秒の電子シャッタスピードで撮影したとき、フリッカのない映像信号を出力することができる。
【００１７】
本願の請求項６の発明は、被写体を照明する照明装置を商用ＡＣ電源で駆動する場合において、１垂直走査期間内に１／１００秒の電子シャッタスピードで撮像したＳ１信号と１／ｎ秒の電子シャッタスピードで撮像したＳ２信号とを出力する撮像手段と、前記Ｓ１信号と前記Ｓ２信号をＳ２補正ゲインで補正したＳ２’信号との比がｎ：１００になるように前記Ｓ２補正ゲインを演算し、前記Ｓ２信号に前記Ｓ２補正ゲインを乗算し、乗算結果をフリッカが抑止された前記Ｓ２’信号として出力する利得制御手段と、を具備することを特徴とするものである。
【００１８】
本願の請求項７の発明は、被写体を照明する照明装置を商用ＡＣ電源で駆動する場合において、１垂直走査期間内に１／１００秒の電子シャッタスピードで撮像したＳ１信号と１／ｎ秒の電子シャッタスピードで撮像したＳ２信号とを出力する撮像手段と、前記Ｓ１信号の１垂直走査期間の積分値ΣＳ１を算出するＳ１積分回路と、前記Ｓ２信号の１垂直走査期間の積分値ΣＳ２を算出するＳ２積分回路と、前記ΣＳ１と前記ΣＳ２のデータを用いて、前記Ｓ１信号と前記Ｓ２信号をＳ２補正ゲインで補正したＳ２’信号との比がｎ：１００になるように前記Ｓ２補正ゲインを演算し、所定時間遅延して前記Ｓ２補正ゲインを出力する制御手段と、前記Ｓ２信号に対して前記制御手段が生成したＳ２補正ゲインを乗算し、乗算結果をフリッカが抑止された前記Ｓ２’信号として出力する乗算器と、を具備することを特徴とするものである。
本願の請求項８の発明は、被写体を照明する照明装置を商用ＡＣ電源で駆動する場合において、１垂直走査期間内に１／１００秒の電子シャッタスピードで撮像したＳ１信号と１／ｎ秒の電子シャッタスピードで撮像したＳ２信号とを出力する撮像手段と、１垂直走査期間の画面領域を複数のブロックＢｉ（ｉはブロック番号）に分割し、各ブロック毎の前記Ｓ１信号を積分し、積分値ＢｉΣＳ１を算出するＳ１ブロック分割積分回路と、１垂直走査期間の画面領域の前記各ブロックＢｉ毎に前記Ｓ２信号を積分し、積分値ＢｉΣＳ２を算出するＳ２ブロック分割積分回路と、前記ＢｉΣＳ１と前記ＢｉΣＳ２のデータを用いて、夫々のブロックＢｉで前記Ｓ１信号と前記Ｓ２信号をＢｉＳ２補正ゲインで補正したＢｉＳ２’信号との比がｎ：１００になるように前記ＢｉＳ２補正ゲインを前記ブロックＢｉ毎に演算し、所定時間遅延して前記ＢｉＳ２補正ゲインを出力する制御手段と、前記ブロックＢｉ毎に前記Ｓ２信号に対して前記制御手段が生成したＢｉＳ２補正ゲインを乗算し、乗算結果をフリッカが抑止された前記Ｓ２’信号として出力するブロック乗算器と、を具備することを特徴とするものである。
本願の請求項９の発明は、被写体を照明する照明装置を商用ＡＣ電源で駆動する場合において、１垂直走査期間内に１／１００秒の電子シャッタスピードで撮像したＳ１信号と１／ｎ秒の電子シャッタスピードで撮像したＳ２信号とを出力する撮像手段と、色信号毎に前記Ｓ１信号の１垂直走査期間の積分値ΣＳ１を算出するＳ１Ｃ積分回路と、色信号毎に前記Ｓ２信号の１垂直走査期間の積分値ΣＳ２を算出するＳ２Ｃ積分回路と、前記ΣＳ１と前記ΣＳ２のデータを用いて、前記Ｓ１信号と前記Ｓ２信号をＳ２補正ゲインで補正したＳ２’信号との比が色信号毎にｎ：１００になるように前記Ｓ２補正ゲインを演算し、所定時間遅延して前記Ｓ２補正ゲインを色信号毎に出力する制御手段と、前記Ｓ２信号に対して前記制御手段が生成したＳ２補正ゲインを色信号毎に乗算し、乗算結果をフリッカが抑止された前記Ｓ２’信号として出力する乗算器と、を具備することを特徴とするものである。
本願の請求項１０の発明は、被写体を照明する照明装置を商用ＡＣ電源で駆動する場合において、１垂直走査期間内に１／１００秒の電子シャッタスピードで撮像したＳ１信号と１／ｎ秒の電子シャッタスピードで撮像したＳ２信号とを出力する撮像手段と、色信号毎に、前記Ｓ１信号の１垂直走査期間の画面領域を複数のブロックＢｉ（ｉはブロック番号）に分割し、各ブロック毎の前記Ｓ１信号を積分し、積分値ＢｉΣＳ１Ｃを算出するＳ１ブロック分割Ｃ積分回路と、色信号毎に、前記Ｓ２信号の１垂直走査期間の画面領域の前記各ブロックＢｉ毎の前記Ｓ２信号を積分し、積分値ＢｉΣＳ２Ｃを算出するＳ２ブロック分割Ｃ積分回路と、前記ＢｉΣＳ１Ｃと前記ＢｉΣＳ２Ｃのデータを用いて、前記Ｓ１信号と前記Ｓ２信号をＢｉＳ２補正ゲインで補正したＳ２’信号との比が色信号毎及びブロックＢｉ毎にｎ：１００になるように前記ＢｉＳ２補正ゲインを前記ブロック及び色信号毎に演算し、所定時間遅延して前記ＢｉＳ２補正ゲインを出力する制御手段と、前記ブロック及び色信号毎に前記Ｓ２信号に対して前記制御手段が生成したＢｉＳ２補正ゲインを乗算し、乗算結果をフリッカが抑止された前記Ｓ２’信号として出力するブロック乗算器と、を具備することを特徴とするものである。
【００１９】
【発明の実施の形態】
（実施の形態１）
本発明の実施の形態１における撮像装置について、図１〜図４を参照しながら説明する。図１は実施の形態１による撮像装置の構成を示すブロック図である。図１において、破線部で示す撮像手段１１１は、光学系１０１、撮像素子１０２、ＡＳＰ・Ａ／Ｄ変換器１０３、同時化回路１０４、撮像素子駆動回路１１０から構成され、１垂直走査期間内に１／ｍ秒の電子シャッタスピードで撮像したＳ１信号と、１／ｎ秒の電子シャッタスピードで撮像したＳ２信号とを出力する撮像手段の機能を有している。
【００２０】
撮像素子（ＣＣＤ) １０２は、光学系１０１により形成された被写体の光学像が入射されると、光電変換して画素信号を出力するものである。撮像素子１０２の出力はＡＳＰ・Ａ／Ｄ変換器１０３に与えられる。ＡＳＰ・Ａ／Ｄ変換器１０３は、撮像素子１０２の出力信号をサンプリングし、利得調整した後、アナログ／デジタル変換して出力するものである。ＡＳＰ・Ａ／Ｄ変換器１０３の出力は同時化回路１０４に与えられる。同時化回路１０４は蓄積タイミングと蓄積時間の異なる画素信号をＳ１信号及びＳ２信号として生成し、Ｓ１信号及びＳ２信号のタイミングを合わせて出力する回路である。撮像素子駆動回路１１０はマイコン１０９からの制御信号によって撮像素子１０２の駆動を行うものである。
【００２１】
信号処理回路１０６は、Ｓ２信号が補正されたＳ２’信号に対して輪郭強調等の信号処理を行い、映像信号Ｓout を出力するものである。破線部で示す利得制御手段１１２は、乗算器１０５、Ｓ１積分回路１０７、Ｓ２積分回路１０８、マイクロコンピュータ（マイコン）１０９から構成され、Ｓ１信号とＳ２信号をＳ２補正ゲインで補正したＳ２’信号との比がｎ：ｍになるようにＳ２補正ゲインを演算し、Ｓ２信号にＳ２補正ゲインを乗算し、乗算結果をフリッカが抑止されたＳ２’信号として出力する利得制御手段の機能を有している。
【００２２】
同時化回路１０４から出力されたＳ２信号は、乗算器１０５を介して信号処理回路１０６に与えられると共に、Ｓ２積分回路１０８にも与えられる。また、同時化回路１０４から出力されたＳ１信号はＳ１積分回路１０７に与えられる。Ｓ１積分回路１０７はＳ１信号を入力して１垂直走査期間の積分を行い、積分値ΣＳ１を出力する回路である。Ｓ２積分回路１０８はＳ２信号を入力して１垂直走査期間の積分を行い、積分値ΣＳ２を出力する回路である。積分値ΣＳ１と積分値ΣＳ２は、制御手段としてのマイコン１０９に入力される。
【００２３】
マイコン１０９は、撮像素子駆動回路１１０に対して制御信号を出力すると共に、Ｓ１積分回路１０７及びＳ２積分回路１０８から与えられたΣＳ１とΣＳ２から、Ｓ１信号と乗算器１０５から出力されるＳ２’信号との信号レベルの比がｎ：ｍになるようにＳ２補正ゲインを計算し、タイミングを合わせて乗算器１０５に与える制御手段である。乗算器１０５はＳ２信号に対してＳ２補正ゲインを乗算し、乗算結果をＳ２’信号として出力する回路である。
【００２４】
ここで同時化回路１０４について詳細に説明する。同時化回路１０４は図２に示すように、セレクタ３０１、第１のメモリ３０２、第２のメモリ３０３から構成される。セレクタ３０１は図１のＡＳＰ・Ａ／Ｄ変換器１０３から信号が入力されると、Ｓ１信号とＳ２信号とに分離する回路である。分離されたＳ１信号は第１のメモリ３０２に保持され、Ｓ２信号は第２のメモリ３０３に保持される。
【００２５】
同時化回路１０４の動作原理を図３のタイミングチャートを示す。図３（ａ）に示す垂直同期信号ＶＤは、垂直走査期間の周期が１／６０秒の同期信号である。図３（ｂ）に示すように、撮像素子１０２における電荷の蓄積タイミングは垂直同期信号と同期している。Ｓ１信号の蓄積時間を１／ｍ秒とし、ここでは照明装置の明滅周期と等しい１／１００秒で信号電荷を蓄積する。またＳ２信号の蓄積時間を１／ｎ秒とし、ここでは１／ｎ秒＝１／４００秒で信号電荷を蓄積する。図３（ｃ）に示すように、Ｓ１信号とＳ２信号の蓄積終了時に読み出しパルスが発生する。図３（ｄ）に示すように、これらの読み出しパルスによって、Ｓ１信号とＳ２信号が撮像素子１０２から出力される。これらのＳ１信号とＳ２信号とを含む信号は図１のＡＳＰ・Ａ／Ｄ変換器１０３を経て同時化回路１０４に入力される。同時化回路１０４では、入力信号からＳ１信号とＳ２信号をセレクタ３０１で分離する。Ｓ１信号は図３（ｄ）に示すタイミングＡで撮像素子１０２から同時化回路１０４に入力され、図３（ｅ）に示すタイミングＣで同時化回路１０４から出力される。Ｓ２信号は図３（ｄ）に示すタイミングＢで撮像素子１０２から同時化回路１０４に入力され、図３（ｆ）に示すタイミングＤで同時化回路１０４から出力される。このように同一のタイミングＣ，Ｄに合わせてＳ１信号とＳ２信号とが出力され、利得制御手段１１２に与えられるようになっている。
【００２６】
図２の第１のメモリ３０２は、Ｓ１信号を図３に示したタイミングＡで書き込みを開始し、タイミングＣで読み出しを開始する。また第２のメモリ３０３は、Ｓ２信号をタイミングＢで書き込みを開始し、タイミングＤで読み出しを開始する。こうして、Ｓ１信号とＳ２信号のタイミングを合わせて出力するようになっている。
【００２７】
以上のように構成された実施の形態１における撮像装置の動作について説明する。図１において、光学系１０１により形成された被写体の光学像は撮像素子( ＣＣＤ) １０２に入射され、光電変換される。例えば、１／ｍ秒の電子シャッタスピードとして１／１００秒に設定し、１／ｎ秒の電子シャッタスピードとして１／４００秒に設定したとする。撮像素子１０２では、１垂直走査期間内に１／１００秒の電子シャッタスピードで蓄積したＳ１信号と１／４００秒の電子シャッタスピードで蓄積したＳ２信号とが出力される。
【００２８】
撮像素子１０２の出力はＡＳＰ・Ａ／Ｄ変換器１０３に入力され、サンプリング及び利得調整された後、アナログ／デジタル変換される。ＡＳＰ・Ａ／Ｄ変換器１０３の出力が同時化回路１０４の入力されると、Ｓ１信号とＳ２信号とに分離され、タイミングを合わせて出力される。同時化回路１０４から出力されたＳ２信号は乗算器１０５でＳ２補正ゲインと乗算され、補正されたＳ２’信号が信号処理回路１０６に入力される。信号処理回路１０６は、Ｓ２’信号に対して輪郭強調などの信号処理を行い、映像信号Ｓout を出力する。
【００２９】
ここで図３と図２を用いて撮像素子１０２の駆動動作と、同時化回路１０４の動作について具体的に説明する。図３（ａ）に示す垂直同期信号ＶＤは、前述したように垂直走査期間の周期、つまり１／６０秒の周期の同期信号になっている。撮像素子１０２はこの垂直同期信号に同期して駆動される。Ｓ１信号の電荷の蓄積タイミングは図３（ｂ）に示すように、垂直同期信号に同期して１／１００秒の期間蓄積される。また、Ｓ２信号は同様に１／４００秒の期間蓄積される。次に図３（ｃ）に示すように、Ｓ１信号とＳ２信号の蓄積終了時に、読み出しパルスが出力される。図３（ｄ）に示すように、これらの読み出しパルスでＳ１信号とＳ２信号は撮像素子１０２から出力される。これらのＳ１信号とＳ２信号とはＡＳＰ・Ａ／Ｄ変換器１０３を経て同時化回路１０４に入力される。
【００３０】
図２のセレクタ３０１は、入力信号をＳ１信号とＳ２信号とに分離する。分離されたＳ１信号は第１のメモリ３０２に保持され、Ｓ２信号は第２のメモリ３０３に保持される。第１のメモリ３０２は、図３（ｄ）に示すタイミングＡでＳ１信号の書き込みを開始し、図３（ｅ）のタイミングＣで読み出しを開始する。また第２のメモリ３０３は、Ｓ２信号を図３（ｄ）のタイミングＢで書き込みを開始し、図３（ｆ）のタイミングＤで読み出しを開始する。こうすると、Ｓ１信号とＳ２信号の出力タイミングが一致する。
【００３１】
次に図１〜図４を用いてフリッカ補正の動作について説明する。図４は本実施の形態による撮像装置において、商用周波数が５０ＨｚのＡＣ電源の蛍光灯によって照明された場合の、撮像素子１０２の蓄積電荷の変化を示した模式図である。５０Ｈｚ駆動の蛍光灯で照明された場合、被写体を撮像して１／１００秒の電子シャッタスピードで１垂直走査期間毎に信号電荷を蓄積すると、図４（ａ）に示すどの垂直走査期間も、図４（ｂ），（ｃ）の斜線部に示すようにほぼ同じ蓄積電荷になる。また、５０Ｈｚ駆動の蛍光灯で照明された場合、被写体を撮像して１／４００秒の電子シャッタスピードで１垂直走査期間毎に信号電荷を蓄積すると、図４（ｄ）に示すように垂直走査期間毎の蓄積タイミングが異なる。このため、図４（ｅ）で示す斜線部のように、蓄積電荷量が３垂直走査期間の周期で変動する。
【００３２】
従って、５０Ｈｚ駆動の蛍光灯のもとで、１／１００秒の電子シャッタスピードで撮像した場合、垂直走査期間毎に１／１００秒間だけ電荷蓄積すると、図４（ｃ）に示すようにどの垂直走査期間もほぼ同じ蓄積電荷になるので、フリッカは発生しない。また、５０Ｈｚ駆動の蛍光灯のもとで、１／４００秒の電子シャッタスピードで撮像した場合、垂直走査期間毎に１／４００秒間だけ電荷蓄積すると、垂直走査期間毎の蓄積タイミングが異なるため、蓄積電荷量が３垂直走査期間の周期で変動し、フリッカが発生する。
【００３３】
同時化回路１０４から出力されたＳ１信号がＳ１積分回路１０７に入力されると、Ｓ１積分回路１０７はＳ１信号を１垂直走査期間に渡って積分し、積分値ΣＳ１を出力する。同様に、同時化回路１０４から出力されたＳ２信号がＳ２積分回路１０８に入力されると、Ｓ２積分回路１０８はＳ２信号を１垂直走査期間に渡って積分し、積分値ΣＳ２を出力する。これらの積分値ΣＳ１及びΣＳ２はマイコン１０９に入力される。
【００３４】
マイコン１０９はΣＳ１とΣＳ２から、Ｓ１信号と乗算器１０５の出力するＳ２’信号との比がｎ：ｍ、即ち４００：１００になるようにＳ２補正ゲインを計算し、所定時間遅延させてＳ２補正ゲインを乗算器１０５に出力する。このとき輝度フリッカは３垂直走査期間の周期で信号レベルが変動するので、ΣＳ１とΣＳ２を算出した垂直走査期間から３垂直走査期間遅延させた時間を所定遅延時間とする。乗算器１０５はＳ２信号に対してＳ２補正ゲインを乗算し、乗算結果としてＳ２’信号を出力する。信号処理回路１０６は、入力されたＳ２’信号に対して輪郭強調などの信号処理を行い、映像信号Ｓout を出力する。
【００３５】
Ｓ１信号は元来１／１００秒の電子シャッタスピードで撮像された信号であるので、フリッカは発生しない。フリッカがないＳ１信号との比が常に４００：１００になるように、Ｓ２信号に対してＳ２補正ゲインを乗算して補正するので、１／４００秒の電子シャッタスピードで撮像して補正したＳ２’信号はフリッカがない映像信号となる。
【００３６】
なお、以上の動作説明において、１／ｍ秒の電子シャッタスピードとして１／１００秒を設定し、１／ｎ秒の電子シャッタスピードとして１／４００秒を設定したが、他の組合せでもよい。電子シャッタスピードの組合せを１／１００秒及び１／４００秒以外の値に変更したいときは、マイコン１０９が撮像素子駆動回路１１０に電子シャッタスピードを変更する制御信号を送り、指示された電子シャッタスピードに従って撮像素子駆動回路１１０が撮像素子１０２を駆動する。１／ｍ秒の電子シャッタスピードは１／１００秒に近い値である必要があるが、１／ｎ秒の電子シャッタスピードは１／４００秒以外の値でもよく、全く同様の動作でフリッカを低減することができる。
【００３７】
なお、図１の破線部で示す撮像部１１１において、１つの撮像素子１０２からＳ１信号とＳ２信号を読み出し、これらの信号を同時化回路１０４に与え、Ｓ１信号とＳ２信号をタイミングを合わせて出力するようにしたが、元来フリッカが生じないＳ１信号を出力するものであれば、他の撮像素子又はセンサを用いても同様の効果を得ることができる。
【００３８】
（実施の形態２）
次に本発明の実施の形態２における撮像装置について、図５〜図８を参照しながら説明する。図５は本実施の形態による撮像装置の構成を示すブロック図である。尚、実施の形態１と同一部分は同一の符号を付け、詳細な説明は省略する。図５に示す撮像手段１１１において、撮像素子（ＣＣＤ) １０２は、光学系１０１により形成された被写体の光学像が入射されると、光電変換して画素信号を出力するものである。撮像素子１０２の出力はＡＳＰ・Ａ／Ｄ変換器１０３に与えられる。ＡＳＰ・Ａ／Ｄ変換器１０３は、撮像素子１０２の出力信号をサンプリングし、利得調整した後、アナログ／デジタル変換して出力するものである。ＡＳＰ・Ａ／Ｄ変換器１０３の出力は同時化回路１０４に与えられる。同時化回路１０４は蓄積タイミングと蓄積時間の異なる画素信号をＳ１信号及びＳ２信号として生成し、Ｓ１信号及びＳ２信号のタイミングを合わせて出力する回路である。
【００３９】
信号処理回路１０６は、ブロック乗算器５０５からの出力されたＳ２’信号に対して、輪郭強調等の信号処理を行い、映像信号Ｓout を出力するものである。破線部で示す利得制御手段５１２は、ブロック乗算器５０５、Ｓ１ブロック分割積分回路５０７、Ｓ２ブロック分割積分回路５０８、マイコン５０９から構成される。同時化回路１０４から出力されたＳ１信号はＳ１ブロック分割積分回路５０７に与えられ、Ｓ２信号はブロック乗算器５０５に与えられると共に、Ｓ２ブロック分割積分回路５０８にも与えられる。
【００４０】
Ｓ１ブロック分割積分回路５０７はＳ１信号を入力し、１垂直走査期間の画面領域を複数のブロックに分割し、ブロックｉ（ｉはブロック番号を示し、例えば０１，０２・・・４８の値をとる）毎に積分値ＢｉΣＳ１を算出する回路である。同様に、Ｓ２ブロック分割積分回路５０８はＳ２信号を入力し、１垂直走査期間の画面領域を複数のブロックに分割し、ブロックｉ毎に積分値ＢｉΣＳ２を算出する回路である。Ｓ１ブロック分割積分回路５０７から出力されたＢｉΣＳ１と、Ｓ２ブロック分割積分回路５０８から出力されたＢｉΣＳ２は、制御手段としてのマイコン５０９に入力される。
【００４１】
マイコン５０９は、撮像素子駆動回路１１０に対して制御信号を出力すると共に、ＢｉΣＳ１とＢｉΣＳ２から、同時化回路１０４の出力であるＳ１信号と、ブロック乗算器５０５の出力であるＳ２’信号の比が、分割したブロックｉ毎にｎ：ｍになるようにＳ２補正ゲインを計算し、ブロック乗算器５０５へ出力する制御手段である。ブロック乗算器５０５はタイミングを合わせてブロック毎にＳ２信号に対してＳ２補正ゲインを乗算し、乗算結果をＳ２’信号として出力する回路である。
【００４２】
図６は、本実施の形態において１垂直走査期間の画面領域のブロック分割の方法を示した説明図である。本図に示すように、１フレームの画面を水平方向に８分割、垂直方向に６分割し、全画面領域をＢ０１，Ｂ０２、・・Ｂｉ・・Ｂ４８のように４８のブロックに分割している。また、斜線で示した領域はフリッカが発生している領域（フリッカ領域）とする。
【００４３】
図７は図５のブロック分割積分回路５０７及び５０８の構成をブロック分割積分回路７００として示すブロック図である。図７に示すブロック分割積分回路７００は、マルチプレクサ７０１、積分回路７０２，７０３，・・・７０４、セレクタ回路７０５で構成される。マルチプレクサ７０１は、同時化回路１０４からＳ１信号又はＳ２信号が入力されると、分割ブロックＢｉ（ｉ＝０１〜４８）毎に画素信号を分配する回路である。積分回路７０２，７０３，・・・７０４はブロックＢｉ毎に１垂直走査期間の積分を行い、積分値ＢｉΣＳｎを出力する回路である。セレクタ回路７０５は積分値ＢｉΣＳｎをブロック毎に順番に選択して出力する回路である。
【００４４】
図８はブロック乗算器５０５の構成を示すブロック図である。このブロック乗算器５０５は、４８個のブロックゲインレジスタ８０１，８０２，・・・８０３、セレクタ８０４、乗算器８０５で構成される。ブロックゲインレジスタ８０１（Ｂ１ＧＲ）は、マイコン５０９で演算されたＢｉＳ２補正ゲインのうち、Ｂ１Ｓ２補正ゲイン（Ｂ１Ｇ）が入力されたとき、Ｂ１Ｓ２補正ゲインを一時保持するものである。同様に、ブロックゲインレジスタ８０２（Ｂ２ＧＲ）は、マイコン５０９で演算されたＢｉＳ２補正ゲインのうち、Ｂ２Ｓ２補正ゲインが入力されたとき、Ｂ２Ｓ２補正ゲイン（Ｂ２ＧＲ）を一時保持するものである。このようにして４８個の補正ゲインＢ１Ｇ、Ｂ２Ｇ、・・・Ｂ４８Ｇが各レジスタに設定される。設定されたＢｉＳ２補正ゲインはセレクタ８０４よりＳ２信号とタイミングをあわせて読み出され、乗算器８０５に与えられる。乗算器８０５は各ブロックＢｉ毎に、Ｓ２信号とＢｉＳ２補正ゲインとを乗算してＳ２’信号を出力する回路である。
【００４５】
以上のように構成された実施の形態２における撮像装置の動作について、説明する。図５において、光学系１０１により形成された被写体の光学像が撮像素子（ＣＣＤ) １０２に入射されると、光電変換される。例えば、１／ｍ秒の電子シャッタスピードとして１／１００秒を設定し、１／ｎ秒の電子シャッタスピードとして１／４００秒を設定した場合、撮像素子１０２は、１垂直走査期間内に１／１００秒の電子シャッタスピードで蓄積したＳ１信号と、１／４００秒の電子シャッタスピードで蓄積したＳ２信号とを出力する。撮像素子１０２の出力がＡＳＰ・Ａ／Ｄ変換器１０３に入力されると、サンプリングされ、更に利得調整されてアナログ／デジタル変換される。同時化回路１０４は、ＡＳＰ・Ａ／Ｄ変換器１０３から出力された信号から、Ｓ１信号とＳ２信号とを分離し、タイミングを合わせて出力する。同時化回路１０４から出力されたＳ２信号は、ブロック乗算器５０５を経て信号処理回路１０６に与えられる。信号処理回路１０６では、ブロック乗算器５０５から出力されたＳ２’信号に対して輪郭強調などの信号処理を行い、映像信号Ｓout を出力する。
【００４６】
図２及び図３を用いて撮像素子１０２の駆動動作と同時化回路１０４の動作について具体的に説明する。図３（ａ）に示す垂直同期信号ＶＤは、１垂直走査期間の周期、つまり１／６０秒の周期の同期信号になっている。撮像素子１０２はこの垂直同期信号に同期して駆動され、図３（ｂ）に示すように、Ｓ１信号の電荷の蓄積タイミングは垂直同期信号に同期し、信号電荷は１／１００秒の期間蓄積される。また、Ｓ２信号は１／４００秒の期間蓄積される。また図３（ｃ）に示すように、Ｓ１信号とＳ２信号の蓄積終了時に読み出すパルスが発生する。図３（ｄ）に示すように、これらの読み出しパルスでＳ１信号とＳ２信号が撮像素子１０２から出力される。これらのＳ１信号とＳ２信号とを含む画素信号はＡＳＰ・Ａ／Ｄ変換器１０３を経て同時化回路１０４に入力される。
【００４７】
図２に示す同時化回路１０４では、セレクタ３０１よりＳ１信号とＳ２信号とに分離される。分離されたＳ１信号とＳ２信号は夫々第１のメモリ３０２と第２のメモリ３０３へ入力される。第１のメモリ３０２は、Ｓ１信号を図３（ｄ）のタイミングＡで書き込みを開始し、図３（ｅ）のタイミングＣで読み出しを開始する。また第２のメモリ３０３は、Ｓ２信号をタイミングＢで書き込みを開始し、タイミングＤで読み出しを開始する。こうして同時化回路１０４はＳ１信号とＳ２信号とをタイミングを合わせて出力する。
【００４８】
次にフリッカ補正の動作について図４を用いて説明する。図４（ｂ）に示すように、５０Ｈｚ駆動の蛍光灯のもとで、１／１００秒の電子シャッタスピードで被写体を撮像した場合を考える。垂直走査期間毎に１／１００秒間だけ電荷を蓄積すると、図４（ｃ）に示すようにどの垂直走査期間もほぼ同じ蓄積電荷が得られるので、フリッカは発生しない。また、図４（ｄ）に示すように、５０Ｈｚ駆動の蛍光灯のもとで、１／４００秒の電子シャッタスピードで被写体を撮像した場合を考える。垂直走査期間毎に１／４００秒間だけ電荷を蓄積すると、垂直走査期間毎の蓄積タイミングが異なるため、図４（ｄ）、（ｅ）の斜線部で示すように、蓄積電荷量が３垂直走査期間の周期で変動する。この３垂直走査期間の周期の変動がフリッカになる。
【００４９】
図５の同時化回路１０４から出力されたＳ１信号とＳ２信号は、夫々Ｓ１ブロック分割積分回路５０７とＳ２ブロック分割積分回路５０８に与えられる。Ｓ１ブロック分割積分回路５０７とＳ２ブロック分割積分回路５０８では、Ｓ１信号とＳ２信号に対して夫々１垂直走査期間の画面領域を、図６に示すような複数のブロックに分割し、各ブロックでの積分を行う。このため図７のマルチプレクサ７０１はＳｎ（ｎは１又は２）信号をブロックＢｉ（ｉ＝０１，０２，・・・４８）毎に分配し、対応する積分回路７０２〜７０４のいずれかに与える。積分回路７０２，７０３，・・・７０４は、ブロックに分配された画素信号を積分し、積分値ＢｉΣＳ１及びＢｉΣＳ２を算出する。積分値ＢｉΣＳ１とＢｉΣＳ２はセレクタ回路７０５で切り換えられてマイコン５０９に対して順番に入力される。
【００５０】
図５のマイコン５０９はＢｉΣＳ１とＢｉΣＳ２に基づいて、Ｓ１信号とＳ２’信号の分割ブロック毎の比が夫々ｎ：ｍ、即ち４００：１００になるようにＢｉＳ２補正ゲインを計算し、計算結果を所定時間遅延してブロック乗算器５０５に出力する。この場合の輝度フリッカは、３垂直走査期間の周期で信号レベルが変動するので、ＢｉΣＳ１とＢｉΣＳ２を算出した垂直走査期間から３垂直走査期間遅延させた時間を所定時間として、ＢｉＳ２補正ゲインを所定時間遅延させてブロック乗算器５０５へ出力する。
【００５１】
図８に示すブロック乗算器５０５では、入力されたＢｉＳ２補正ゲインをブロック番号ｉ別にブロックゲインレジスタ（Ｂ１ＧＲ）８０１、ブロックゲインレジスタ（Ｂ２ＧＲ）８０２・・・ブロックゲインレジスタ（Ｂ４８ＧＲ）８０３に保持する。そしてセレクタ回路８０４はタイミングを合わせてＢｉＳ２補正ゲインを読み出し、乗算器８０５に与える。乗算器８０５はブロックＢｉ毎にＳ２信号に対してＢｉＳ２補正ゲインを乗算する。ブロック乗算器５０５の乗算結果は、補正されたＳ２’信号として図５の信号処理回路１０６に与えられる。信号処理回路１０６では、Ｓ２’信号に対して輪郭強調などの信号処理を行い、映像信号Ｓout を出力する。
【００５２】
Ｓ１信号は１／１００秒の電子シャッタスピードで撮像した信号であるので、フリッカは発生しない。このようにフリッカがないＳ１信号との比が常に４００：１００になるように、ブロック毎のＳ２信号に対してＢｉＳ２補正ゲインを乗算するので、Ｓ２’信号にはフリッカが含まれなくなる。このとき図６の斜線部で示したように、被写体の一部がフリッカしている場合でも、ブロック毎にＳ１信号とＳ２’信号の比が４００：１００になるようにフリッカ補正を行うので、フリッカがない部分を過補正することなく、フリッカ部分だけを補正することができる。
【００５３】
なお以上の動作説明として、１／ｍ秒の電子シャッタスピードとして１／１００秒に設定し、１／ｎ秒の電子シャッタスピードとして１／４００秒に設定したが、電子シャッタスピードを１／１００又は１／４００秒以外の値に変更したいときは、図５のマイコン１０９が撮像素子駆動回路１１０に電子シャッタスピードを変更する制御信号を送ることにより、指示された電子シャッタスピードに従って撮像素子１０２を駆動することができる。１／ｍ秒の電子シャッタスピードは、１／１００秒近くの設定である必要があるが、１／ｎ秒の電子シャッタスピードは、１／４００秒以外であっても全く同様の動作でフリッカを低減することができる。
【００５４】
なお、以上の動作説明では、１垂直走査期間の画面のブロック分割を水平８分割、垂直６分割としたが、部分フリッカ領域が分割ブロックに一致すれば、水平８分割、垂直６分割のブロック分割以外であっても、部分フリッカを低減することができる。
【００５５】
また、以上の動作説明では、１つの撮像素子１０２からＳ１信号とＳ２信号とを読み出し、同時化回路１０４でＳ１信号とＳ２信号をタイミングを合わせて出力するものとした。しかし、フリッカがないＳ１信号を出力するものであれば、他の撮像素子又はセンサを用いても同様の効果を得ることができる。
【００５６】
（実施の形態３）
次に本発明の実施の形態３における撮像装置について、図９〜図１２を参照しながら説明する。図９は本実施の形態による撮像装置の構成を示すブロック図である。尚、実施の形態１と同一部分は同一の符号を付け、詳細な説明は省略する。図９の撮像手段１１１において、撮像素子（ＣＣＤ) １０２は、光学系１０１により形成された被写体の光学像が入射されると、光電変換して画素信号を出力するものである。撮像素子１０２の出力はＡＳＰ・Ａ／Ｄ変換器１０３に与えられる。ＡＳＰ・Ａ／Ｄ変換器１０３は、撮像素子１０２の出力信号をサンプリングし、利得調整した後、アナログ／デジタル変換して出力するものである。ＡＳＰ・Ａ／Ｄ変換器１０３の出力は同時化回路１０４に与えられる。同時化回路１０４は蓄積タイミングと蓄積時間の異なる画素信号をＳ１信号及びＳ２信号として生成し、Ｓ１信号及びＳ２信号のタイミングを合わせて出力する回路である。
【００５７】
図１０（Ａ）は本実施の形態における撮像素子１０２の色フィルタの配列を示す配置図であり、（Ｂ）は撮像素子１０２におけるＥＶＥＮフィールドとＯＤＤフィールドの画素混合読み出し方法を示した模式図である。図１０（Ａ）において、色フィルタは補色フィルタであり、Ｍｇはマゼンダ、Ｃｙはシアン、Ｙｅはイエロー、Ｇはグリーンを示す。図１０（Ｂ）に示すように、フィールド毎に画素混合するラインの組み合わせを変えて色信号を読み出す。Ｍｇ＋Ｃｙ（ＭＣ）とＧ＋Ｙｅ（ＧＹ）の繰り返しラインと、Ｇ＋Ｃｙ（ＧＣ）とＭｇ＋Ｙｅ（ＭＹ）の繰り返しのラインを交互に読み出し、色信号を出力する。
【００５８】
図９の信号処理回路１０６は、乗算器１０５から出力されたＳ２’信号に対して輪郭強調等の信号処理を行い、映像信号Ｓout を出力するものである。破線部で示す利得制御手段９１２は、乗算器１０５、ゲインレジスタ９０１、セレクタ９０２、Ｓ１Ｃ積分回路９０７、Ｓ２Ｃ積分回路９０８、マイコン９０９を含んで構成される。同時化回路１０４から出力されたＳ２信号は、乗算器１０５を介して信号処理回路１０６に与えられると共に、Ｓ２Ｃ積分回路９０８にも与えられる。また、同時化回路１０４から出力されたＳ１信号はＳ１Ｃ積分回路９０７に与えられる。
【００５９】
図１１はＳ１Ｃ積分回路９０７とＳ２Ｃ積分回路９０８の構成を示すブロック図であり、いずれの回路も同一構成であるので、ＳｎＣ積分回路１１００として図に示す。このＳｎＣ積分回路１１００は、マルチプレクサ１１０１、積分回路（ΣＭＹ）１１０２、積分回路（ΣＧＣ）１１０３、積分回路（ΣＧＹ）１１０４、積分回路（ΣＭＣ）１１０５、セレクタ１１０６により構成される。マルチプレクサ１１０１は、同時化回路１０４からの入力信号Ｓ１又は入力信号Ｓ２を色フィルタ（色信号）毎に分配する回路である。積分回路１１０２、１１０３、１１０４、１１０５は、夫々１垂直走査期間の積分値ΣＭＹ、ΣＧＣ、ΣＧＹ、ΣＭＣを算出する回路である。セレクタ１１０６はこれらの積分値を選択して順番に出力するものである。
【００６０】
図９の信号処理回路１０６は、乗算器１０５で補正されたＳ２’信号に対して輪郭強調などの信号処理を行い、映像信号Ｓout を出力するものである。Ｓ１Ｃ積分回路９０７の出力するΣＳ１Ｃと、Ｓ２Ｃ積分回路９０８の出力するΣＳ２Ｃは、制御手段としてのマイコン９０９に入力される。
【００６１】
マイコン９０９は、撮像素子駆動回路１１０に対して制御信号を出力すると共に、ΣＳ１ＣとΣＳ２Ｃから、同時化回路１０４の出力であるＳ１信号と、乗算器１０５の出力であるＳ２’信号の色フィルタ毎の比がｎ：ｍになるように色フィルタ毎にＳ２補正ゲインを計算し、色フィルタ毎のＳ２補正ゲインをゲインレジスタ９０１に設定する制御手段である。
【００６２】
破線部に示すゲインレジスタ９０１は、ＭＹ，ＧＣ，ＧＹ，ＭＣに対するＳ２補正ゲインを保持するレジスタである。セレクタ９０２は各色フィルタ毎のＳ２補正ゲインの出力タイミングを制御して乗算器１０５に与えるものである。乗算器１０５は同時化回路１０４から出力されたＳ２信号に対して、セレクタ９０２から出力されたＳ２補正ゲインを乗算し、乗算結果をＳ２’信号として信号処理回路１０６に与える回路である。
【００６３】
このように構成された実施の形態３における撮像装置の動作について説明する。図９において、光学系１０１により形成された被写体の光学像は撮像素子( ＣＣＤ) １０２に入射され、光電変換される。例えば、１／ｍ秒の電子シャッタスピードとして１／１００秒に設定し、１／ｎ秒の電子シャッタスピードとして１／４００秒に設定した場合、撮像素子１０２では、１垂直走査期間内に１／１００秒の電子シャッタスピードで蓄積したＳ１信号と、１／４００秒の電子シャッタスピードで蓄積したＳ２信号の両方を出力する。撮像素子１０２の出力信号は、ＡＳＰ・Ａ／Ｄ変換器１０３に与えられると、サンプリングされて利得調整された後、アナログ／デジタル変換される。同時化回路１０４はＡＳＰ・Ａ／Ｄ変換器１０３の出力信号をＳ１信号とＳ２信号とに分離し、タイミングを合わせて出力する。
【００６４】
図３（ａ）に示す垂直同期信号ＶＤは、垂直走査期間の周期つまり１／６０秒の周期の同期信号になっている。撮像素子１０２はこの垂直同期信号に同期して駆動され、図３（ｂ）に示すように、Ｓ１信号の電荷は垂直同期信号の周期で１／１００秒の期間蓄積され、Ｓ２信号の電荷は垂直同期信号の周期で１／４００秒の期間蓄積される。Ｓ１信号とＳ２信号の蓄積終了時には、図３（ｃ）に示すような読み出しパルスが出力される。これらの読み出しパルスでＳ１信号とＳ２信号は撮像素子１０２から出力される。撮像素子１０２から出力されたＳ１信号とＳ２信号とを含む信号は、ＡＳＰ・Ａ／Ｄ変換器１０３を経て同時化回路１０４に入力される。
【００６５】
図２に示す同時化回路１０４は、セレクタ３０１を用いて入力信号をＳ１信号とＳ２信号とに分離する。分離されたＳ１信号とＳ２信号は夫々第１のメモリ３０２と第２のメモリ３０３へ入力される。第１のメモリ３０２においては、図３（ｄ）に示すタイミングＡでＳ１信号の書き込みを開始し、図３（ｅ）に示すタイミングＣで読み出しを開始する。また第２メモリ３０３においては、図３（ｄ）に示すタイミングＢでＳ２信号の書き込みを開始し、図３（ｆ）に示すタイミングＤで読み出しを開始する。こうすると、Ｓ１信号とＳ２信号とがタイミングを合わせて出力される。
【００６６】
図９〜図１２を用いてフリッカ補正の動作について説明する。図１２は本実施の形態の撮像装置における、６０Ｈｚ駆動の蛍光灯照明時の撮像素子１０２の蓄積電荷の変化を示した模式図である。図１２（ａ）は垂直同期信号を示し、その周期は１／６０秒である。図１２（ｂ）に示すように、６０Ｈｚ駆動の蛍光灯を用いて被写体を照明し、１／１００秒の電子シャッタスピードで撮像し、１垂直走査期間毎に１／１００秒の期間に信号電荷を蓄積した場合、６０Ｈｚ駆動の蛍光灯の明滅周期と垂直同期信号の周期との間にわずかな差が生じるが、信号電荷の蓄積時間が長いので、図１２（ｃ）に示すように、どの垂直走査期間も色フィルタ毎の蓄積電荷はほぼ同じになる。また、図１２（ｄ）に示すように、６０Ｈｚ駆動の蛍光灯を用いて被写体を照明し、１／４００秒の電子シャッタスピードで撮像し、１垂直走査期間毎に１／４００秒の期間に信号電荷を蓄積した場合、６０Ｈｚ蛍光灯の明滅周期と垂直同期信号の周期との間にわずかな差が生じる。この場合、蓄積期間が更に短かくなるため、図１２（ｅ）に示すように垂直走査期間毎の蓄積タイミングが徐々に変化する。即ち、斜線部で示した色フィルタ毎の蓄積電荷量が長周期で変動する。これによって色フリッカが発生する。
【００６７】
同時化回路１０４から出力されたＳ１信号は図９のＳ１Ｃ積分回路９０７に入力され、Ｓ２信号はＳ２Ｃ積分回路９０８に入力される。Ｓ１Ｃ積分回路９０７はＳ１信号を図１１に示すマルチプレクサ回路１１０１によって色フィルタ毎に分配する。積分回路１１０２〜１１０５は、夫々１垂直走査期間の色フィルタ毎の積分値ΣＭＹ、ΣＧＣ、ΣＧＹ、ΣＭＣを算出する。これらの積分値はセレクタ回路１１０６で選択され、順番に読み出されてΣＳ１Ｃとして出力される。図９のＳ２Ｃ積分回路９０８の動作もＳ１Ｃ積分回路９０７と同様である。Ｓ１Ｃ積分回路９０７の出力する積分値ΣＳ１Ｃと、Ｓ２Ｃ積分回路９０８の出力する積分値ΣＳ２Ｃはマイコン９０９に入力される。
【００６８】
マイコン９０９は、まずΣＳ１ＣとΣＳ２Ｃから、Ｓ１信号とＳ２’信号の色フィルタ毎の信号レベルの比が４００：１００になるようにＳ２補正ゲインを計算し、色フィルタ毎のＳ２補正ゲインをゲインレジスタ９０１に設定する。このとき輝度フリッカは３垂直走査期間の周期で信号レベルが変動するので、ΣＳ１ＣとΣＳ２Ｃを算出した垂直走査期間から３垂直走査期間遅延させ、色フィルタ毎のＳ２補正ゲインをゲインレジスタ９０１に設定する。設定された色フィルタ毎のＳ２補正ゲインはセレクタ回路９０２によって選択され、タイミングを合わせて乗算器１０５へ出力される。乗算器１０５は色フィルタ毎にＳ２信号に対してＳ２補正ゲインを乗算する。信号処理回路１０６では、乗算器１０５の出力するＳ２’信号に対して輪郭強調などの信号処理を行い、映像信号Ｓout を出力する。
【００６９】
このように制御することによって、Ｓ１信号は１／１００秒の電子シャッタスピードで撮像された信号であるので、輝度フリッカ及び色フリッカは発生しない。フリッカがないＳ１信号との比が常に４００：１００になるように、色フィルタ毎にＳ２信号にＳ２補正ゲインを乗算して補正するので、１／４００秒の電子シャッタスピードで撮影したＳ２’信号は、輝度フリッカと色フリッカを含まない信号となる。
【００７０】
なお本実施の形態では、１／ｍ秒の電子シャッタスピードとして１／１００秒に設定し、１／ｎ秒の電子シャッタスピードとして１／４００秒に設定した場合で動作説明を行ったが、電子シャッタスピードを１／１００秒又は１／４００秒以外の値に変更したいときは、マイコン１０９が撮像素子駆動回路１１０に対して電子シャッタスピードを変更する制御信号を送ることにより、指示された電子シャッタスピードに従って撮像素子１０２を駆動することができる。色フリッカを低減するには、垂直同期信号の周期に近い電子シャッタスピードに設定した方が良いので、１／ｍ秒の電子シャッタスピードは１／１００秒に近い値に設定する必要があるが、１／ｎ秒の電子シャッタスピードは１／４００秒以外でも全く同様の動作でフリッカを低減することができる。
【００７１】
なお、以上の動作説明では、破線部で示す撮像手段１１１において、１つの撮像素子１０２からＳ１信号とＳ２信号を読み出し、同時化回路１０４でＳ１信号とＳ２信号をタイミングを合わせて出力するようにしたが、フリッカがないＳ１信号を出力するものであれば、他の撮像素子又はセンサを用いても同様の効果を得ることができる。
【００７２】
また以上の動作説明では、補色フィルタの画素混合読み出しにおいて、Ｍｇ＋Ｃｙ（ＭＣ）、Ｇ＋Ｙｅ（ＧＹ）、Ｇ＋Ｃｙ（ＧＣ）、Ｍｇ＋Ｙｅ（ＭＹ）のように画素混合した後の信号レベルを利得調整するようにしたが、補色フィルタ（Ｍｇ、Ｃｙ、Ｇ、Ｙｅ）や原色フィルタ（Ｒ、Ｇ、Ｂ）のままの信号レベルを利得調整しても全く同様の効果を得ることができる。
【００７３】
（実施の形態４）
次に本発明の実施の形態４における撮像装置について、図６〜図８、図１３を参照しながら説明する。図１３は本実施の形態による撮像装置の構成を示すブロック図である。尚、実施の形態２及び３と同一部分は同一の符号を付け、詳細な説明は省略する。図１３の撮像手段１１１において、撮像素子（ＣＣＤ) １０２は、光学系１０１により形成された被写体の光学像が入射されると、光電変換して画素信号を出力するものである。撮像素子１０２の出力はＡＳＰ・Ａ／Ｄ変換器１０３に与えられる。ＡＳＰ・Ａ／Ｄ変換器１０３は、撮像素子１０２の出力信号をサンプリング及び利得調整した後、アナログ／デジタル変換して出力するものである。ＡＳＰ・Ａ／Ｄ変換器１０３の出力は同時化回路１０４に与えられる。同時化回路１０４は蓄積タイミングと蓄積時間の異なる画素信号をＳ１信号及びＳ２信号として生成し、タイミングを合わせてＳ１信号及びＳ２信号を出力する回路である。
【００７４】
破線部で示す利得制御手段１３１２は、ブロック乗算器５０５、ゲインレジスタ９０１、セレクタ９０２、Ｓ１ブロック分割積分回路５０７、Ｓ２ブロック分割積分回路５０８、マイコン１３０９を含んで構成される。同時化回路１０４から出力されたＳ２信号はブロック乗算器５０５を経て信号処理回路１０６に入力される。信号処理回路１０６は、ブロック乗算器５０５から出力されたＳ２’信号に対して輪郭強調などの信号処理を行い、映像信号Ｓout を出力するものである。また、同時化回路１０４から出力されたＳ１信号はＳ１ブロック分割Ｃ積分回路５０７に与えられ、Ｓ２信号はＳ２ブロック分割Ｃ積分回路５０８にも与えられる。
【００７５】
Ｓ１ブロック分割Ｃ積分回路５０７は、Ｓ１信号の色フィルタ毎に１垂直走査期間の画面領域を複数のブロックＢｉ（ｉ＝０１，０２・・・４８）に分割し、ブロック毎の積分値ＢｉΣＳ１Ｃを算出する回路である。同様に、Ｓ２ブロック分割Ｃ積分回路５０８は、Ｓ２信号の色フィルタ毎に１垂直走査期間の画面領域を複数のブロックＢｉ（ｉ＝０１，０２・・・４８）に分割し、ブロック毎の積分値ＢｉΣＳ２Ｃを算出する回路である。これらの積分値ＢｉΣＳ１ＣとＢｉΣＳ２Ｃとは制御手段としてのマイコン１３０９に入力される。
【００７６】
マイコン１３０９は、撮像素子駆動回路１１０に対して制御信号を出力すると共に、ＢｉΣＳ１ＣとＢｉΣＳ２Ｃから、Ｓ１信号とＳ２’信号の色フィルタ毎に信号レベルの比が、ブロック毎にｎ：ｍになるようにＢｉＳ２補正ゲインを計算する制御手段である。破線部に示すゲインレジスタ９０１は、ＭＹ，ＧＣ，ＧＹ，ＭＣに対するＳ２補正ゲインを夫々保持するレジスタである。セレクタ９０２は各色フィルタ毎のＳ２補正ゲインを出力タイミングを制御してブロック乗算器５０５に与えるものである。ブロック乗算器５０５は色フィルタ及びブロック毎にＳ２信号に対してＢｉＳ２補正ゲインを乗算し、乗算結果をＳ２’信号として信号処理回路１０６に与える回路である。
【００７７】
このように構成された実施の形態４における撮像装置の動作について説明する。図１３において、光学系１０１により形成された被写体の光学像は撮像素子( ＣＣＤ) １０２に入射され、光電変換される。例えば、１／ｍ秒の電子シャッタスピードとして１／１００秒に設定し、１／ｎ秒の電子シャッタスピードとして１／４００秒に設定した場合、撮像素子１０２から、１垂直走査期間内に１／１００秒の電子シャッタスピードで蓄積したＳ１信号と、１／４００秒の電子シャッタスピードで蓄積したＳ２信号とが出力される。撮像素子１０２の出力はＡＳＰ・Ａ／Ｄ変換器１０３に与えられ、サンプリング及び利得調整された後、アナログ／デジタル変換される。ＡＳＰ・Ａ／Ｄ変換器１０３の出力は同時化回路１０４に与えられる。同時化回路１０４では入力信号をＳ１信号とＳ２信号とに分離し、タイミングを合わせて出力する。同時化回路１０４から出力されたＳ２信号は、ブロック乗算器５０５を経て信号処理回路１０６に入力される。信号処理回路１０６では、ブロック乗算器５０５から出力されたＳ２’信号に対して、輪郭強調などの信号処理を施し、映像信号Ｓout を出力する。
【００７８】
図３（ａ）に示す垂直同期信号ＶＤは、垂直走査期間の周期つまり１／６０秒の周期の同期信号である。撮像素子１０２はこの垂直同期信号に同期して駆動され、図３（ｂ）に示すように、Ｓ１信号の電荷は垂直同期信号の周期で１／１００秒の期間蓄積され、Ｓ２信号の電荷は垂直同期信号の周期で１／４００秒の期間蓄積される。Ｓ１信号とＳ２信号の蓄積終了時に、図３（ｃ）に示すような読み出しパルスが出力される。これらの読み出しパルスでＳ１信号とＳ２信号は撮像素子１０２から出力される。撮像素子１０２から出力されたＳ１信号とＳ２信号を含む信号はＡＳＰ・Ａ／Ｄ変換器１０３を経て同時化回路１０４に入力される。
【００７９】
図２に示す同時化回路１０４は、入力信号をセレクタ３０１に与えてＳ１信号とＳ２信号とに分離する。分離されたＳ１信号とＳ２信号は夫々第１のメモリ３０２と第２のメモリ３０３へ入力される。第１のメモリ３０２においては、図３（ｄ）に示すタイミングＡでＳ１信号の書き込みを開始し、図３（ｅ）に示すタイミングＣで読み出しを開始する。また第２のメモリ３０３においては、図３（ｄ）に示すタイミングＢでＳ２信号の書き込みを開始し、図３（ｆ）に示すタイミングＤで読み出しを開始する。こうすると、Ｓ１信号とＳ２信号とがタイミングが合わされて出力される。
【００８０】
図１０〜図１３を用いてフリッカ補正の動作について説明する。図１２は照明装置である６０Ｈｚ駆動の蛍光灯照明時の撮像素子１０２の蓄積電荷の変化を示した模式図である。図１２（ａ）は垂直同期信号を示し、その周期は１／６０秒である。図１２（ｂ）に示すように、６０Ｈｚ駆動の蛍光灯を用いて被写体を照明し、１／１００秒の電子シャッタスピードで撮像し、１垂直走査期間毎に１／１００秒の期間に信号電荷を蓄積した場合、６０Ｈｚ蛍光灯の明滅周期と垂直同期信号の周期との間にわずかな差が生じるが、信号電荷の蓄積時間が長いので、図１２（ｃ）に示すように、どの垂直走査期間も色フィルタ毎の蓄積電荷はほぼ同じになる。また、図１２（ｄ）に示すように、６０Ｈｚ駆動の蛍光灯を用いて被写体を照明し、１／４００秒の電子シャッタスピードで撮像し、１垂直走査期間毎に１／４００秒の期間に信号電荷を蓄積した場合、６０Ｈｚ蛍光灯の明滅周期と垂直同期信号の周期との間にわずかな差が生じる。この場合、蓄積期間が更に短かくなるため、図１２（ｅ）に示すように垂直走査期間毎の蓄積タイミングが徐々に変化する。即ち、斜線部で示した色フィルタ毎の蓄積電荷量が長周期で変動する。これによって色フリッカが発生する。
【００８１】
図１３の同時化回路１０４から出力されたＳ１信号はＳ１ブロック分割Ｃ積分回路５０７に与えられ、Ｓ２信号はＳ２ブロック分割Ｃ積分回路５０８に与えられる。Ｓ１ブロック分割Ｃ積分回路５０７はＳ１信号における１垂直走査期間の画面領域を図６に示す複数のブロックに分割し、色フィルタ毎に各ブロックの積分値ＢｉΣＳ１Ｃを算出する。同様に、Ｓ２ブロック分割Ｃ積分回路５０８はＳ２信号における１垂直走査期間の画面領域を複数のブロックに分割し、色フィルタ毎に各ブロックの積分値ＢｉΣＳ２Ｃを算出する。これらの積分値ＢｉΣＳ１ＣとＢｉΣＳ２Ｃはマイコン１３０９に入力される。
【００８２】
マイコン１３０９はＢｉΣＳ１ＣとＢｉΣＳ２Ｃから、Ｓ１信号とＳ２’信号の色フィルタ毎の信号レベルの比が４００：１００になるようにＳ２補正ゲインを計算する。このとき輝度フリッカは３垂直走査期間の周期で信号レベルが変動するので、ＢｉΣＳ１ＣとＢｉΣＳ２Ｃを算出した垂直走査期間から、３垂直走査期間遅延させ、Ｓ２補正ゲインを色フィルタ毎のゲインレジスタ９０１に設定する。設定された色フィルタ毎のＳ２補正ゲインはセレクタ回路９０２によって選択され、タイミングを合わせてブロック乗算器５０５に出力される。ブロック乗算器５０５では、ブロック毎のＳ２信号に対してＳ２補正ゲインを乗算する。ブロック乗算器５０５の乗算結果はＳ２’信号として信号処理回路１０６に入力される。信号処理回路１０６では、Ｓ２’信号に対して輪郭強調などの信号処理を行い、映像信号Ｓout を出力する。
【００８３】
このように制御することによって、Ｓ１信号は１／１００秒の電子シャッタスピードで撮像された信号であるので、フリッカは発生しない信号となる。フリッカがないＳ１信号との比が常に４００：１００になるように、色フィルタ毎にブロック毎のＳ２信号に対してＳ２補正ゲインを乗算するので、Ｓ２信号に含まれる輝度フリッカと色フリッカを低減することができる。このとき図６に示したように被写体の一部がフリッカしている場合でも、ブロック毎にＳ１信号とＳ２信号の比が４００：１００になるようにフリッカ補正を行うので、フリッカがない部分を過補正することなく、フリッカ部分だけを補正することができる。
【００８４】
なお、以上の動作説明では、１／ｍ秒の電子シャッタスピードとして１／１００秒に設定し、１／ｎ秒の電子シャッタスピードとして１／４００秒に設定したが、電子シャッタスピードを１／１００又は１／４００秒以外の値に変更したいときは、マイコン１０９が撮像素子駆動回路１１０に電子シャッタスピードを変更する制御信号を送り、指示された電子シャッタスピードに従って撮像素子１０２を駆動することができる。色フリッカを低減するには、垂直同期信号の周期に近い電子シャッタスピードに設定した方が良いので、１／ｍ秒の電子シャッタスピードは１／１００秒に近い値に設定する必要がある。しかし１／ｎ秒の電子シャッタスピードは１／４００秒以外でも全く同様の動作にフリッカを低減することができる。
【００８５】
なお、以上の動作説明では、１垂直走査期間の画面のブロック分割を水平８分割とし、垂直６分割としたが、部分フリッカ領域が分割ブロックに一致すれば、水平８分割、垂直６分割以外のブロック分割でも、部分フリッカを低減することができる。
【００８６】
また、以上の動作説明では、１つの撮像素子１０２からＳ１信号とＳ２信号を読み出し、同時化回路１０４でＳ１信号とＳ２信号をタイミングを合わせて出力するようにしたが、フリッカがないＳ１信号を出力するものであれば、他の撮像素子又はセンサを用いても同様の効果を得ることができる。
【００８７】
また、以上の動作説明では、画素混合の読み出しにおいて、Ｍｇ＋Ｃｙ（ＭＣ）、Ｇ＋Ｙｅ（ＧＹ）、Ｇ＋Ｃｙ（ＧＣ）、Ｍｇ＋Ｙｅ（ＭＹ）のように、画素混合した後の信号レベルを利得調整するようにしたが、補色フィルタ（Ｍｇ、Ｃｙ、Ｇ、Ｙｅ）やね原色フィルタ（Ｒ、Ｇ、Ｂ）のままの信号レベルを利得調整しても全く同様の効果を得ることができる。
【００８８】
【発明の効果】
垂直同期信号の周波数と異なる周波数の照明装置で被写体が照明されているとき、撮像手段の出力する映像信号にフリッカが生じる。本願の請求項１記載の撮像装置によれば、照明装置の点滅周期と同期した電子シャッタスピードで撮像することで、フリッカが低減されたＳ１信号を生成し、所望の電子シャッタスピードで撮像されたＳ２信号に対して、Ｓ１信号とのレベル比を一定にする補正を行うことにより、フリッカが低減されたＳ２’信号を生成することができる。
【００８９】
また本願の請求項２記載の撮像装置によれば、Ｓ１信号として１／ｍ秒の電子シャッタスピード、例えば１／１００秒の電子シャッタスピードで撮像することでフリッカを低減でき、Ｓ１信号と１／ｎ秒の電子シャッタスピードで撮像したＳ２’信号との比がｎ：ｍになるように、Ｓ２信号にＳ２補正ゲインを乗算することにより、フリッカのないＳ２’信号を得ることができる。このため任意の電子シャッタスピードで撮影しても、フリッカを低減した映像信号を得ることができる。
【００９０】
また本願の請求項３記載の撮像装置によれば、撮像画面を複数のブロックに分割し、各ブロック毎のＳ１信号として１／ｍ秒の電子シャッタスピード、例えば１／１００秒の電子シャッタスピードで撮像することでフリッカを低減でき、Ｓ１信号と１／ｎ秒の電子シャッタスピードで撮像したＳ２’信号との比がｎ：ｍになるように、Ｓ２信号にＳ２補正ゲインを各ブロック毎に乗算することにより、フリッカのないＳ２’信号を得ることができる。このため任意の電子シャッタスピードで撮影しても、フリッカを低減した映像信号を得ることができる。特定のブロックにフリッカが発生している場合に特に有効である。
【００９１】
また本願の請求項４記載の撮像装置によれば、各色フィルタ毎のＳ１信号として１／ｍ秒の電子シャッタスピード、例えば１／１００秒の電子シャッタスピードで撮像することでフリッカを低減でき、Ｓ１信号と１／ｎ秒の電子シャッタスピードで撮像したＳ２’信号との比がｎ：ｍになるように、Ｓ２信号にＳ２補正ゲインを各色フィルタ毎に乗算することにより、フリッカのないＳ２’信号を得ることができる。このため任意の電子シャッタスピードで撮影しても、フリッカを低減した映像を得ることができる。特定の色にフリッカが発生している場合に特に有効である。
【００９２】
また本願の請求項５記載の撮像装置によれば、請求項３記載の撮像装置と請求項４記載の撮像装置の両方の効果が得られる。
【００９４】
また本願の請求項６〜１０記載の撮像装置によれば、照明装置が商用ＡＣ電源として５０Ｈｚで駆動されている場合、フリッカをなくすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における撮像装置の全体構成を示すブロック図である。
【図２】本発明の各実施の形態の撮像装置において、同時化回路の構成を示すブロック図である。
【図３】本発明の各実施の形態の撮像装置において、撮像素子と同時化回路の動作を示すタイミングチャートである。
【図４】本発明の実施の形態１及び２による撮像装置において、５０Ｈｚ駆動の蛍光灯照明時の撮像素子の蓄積電荷の変化を示した模式図である。
【図５】本発明の実施の形態２における撮像装置の全体構成を示すブロック図である。
【図６】実施の形態２による撮像装置において、垂直走査期間の画面領域のブロック分割を示す模式図である。
【図７】本発明の実施の形態２及び４による撮像装置において、ブロック分割積分回路の構成を示すブロック図である。
【図８】本発明の実施の形態２及び４による撮像装置において、ブロック乗算器の構成を示すブロック図である。
【図９】本発明の実施の形態３における撮像装置の全体構成を示すブロック図である。
【図１０】本発明の実施の形態３及び４による撮像装置において、撮像素子の色フィルタと読み出し動作を示した模式図である。
【図１１】本発明の実施の形態３及び４による撮像装置において、ＳｎＣ積分回路の構成を示すブロック図である。
【図１２】本発明の実施の形態３及び４による撮像装置において、６０Ｈｚ駆動の蛍光灯照明時の撮像素子の色フィルタ毎の蓄積電荷の変化を示した模式図である。
【図１３】本発明の実施の形態４における撮像装置の全体構成を示すブロック図である。
【図１４】従来の撮像装置の構成例を示すブロック図である。
【符号の説明】
１０１  光学系
１０２  撮像素子
１０３  ＡＳＰ・Ａ／Ｄ変換器
１０４  同時化回路
１０５，８０５  乗算器
１０６  信号処理回路
１０７  Ｓ１積分回路
１０８  Ｓ２積分回路
１０９，５０９，９０９，１３０９  マイコン
１１０  撮像素子駆動回路
１１１  撮像手段
１１２，５１２，９１２，１３１２  利得制御手段
３０１，７０５，８０４，９０２，１１０６  セレクタ
３０２  第１のメモリ
３０３  第２のメモリ
５０７  Ｓ１ブロック分割Ｃ積分回路
５０８  Ｓ２ブロック分割Ｃ積分回路
５０５  ブロック乗算器
７００  ブロック分割積分回路
７０１，１１０１  マルチプレクサ
７０２，７０３，７０４，１１０２，１１０３，１１０４，１１０５  積分回路
８０１，８０２，８０３  ブロックゲインレジスタ
９０１  ゲインレジスタ
９０７  Ｓ１Ｃ積分回路
９０８  Ｓ２Ｃ積分回路
１１００  ＳｎＣ積分回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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