(57)【特許請求の範囲】
【請求項１】
電源回路の入出力端子間に接続された直列制御用トランジスタと、その出力端子が該直列制御用トランジスタの制御端子に接続された誤差増幅回路とを備え、該誤差増幅回路の各入力端子に供給された基準電圧信号と出力電圧信号に応じて該直列制御用トランジスタの動作が制御され、これにより出力電圧が安定化される定電圧電源において、
差動対を形成するように主電流路の一端が共通接続された第１と第２のトランジスタを備える第１の増幅回路と、
該第２のトランジスタの主電流路の他端に現れる信号がその制御端子に供給される第３のトランジスタを備える第２の増幅回路と、
その制御端子と主電流路の一端が該第３のトランジスタの制御端子に接続され、該第３のトランジスタと共にカレントミラー回路を構成する第４のトランジスタと、
該第４のトランジスタの主電流路の他端に直列に接続され、外部制御信号に応じてオンオフする第１のスイッチと、
を具備し、
ここで該第１のスイッチがオンの時、該第３のトランジスタと該第４のトランジスタがカレントミラー動作を行うことによって信号増幅率が相対的に低くなることを特徴とする定電圧電源。
【請求項２】
前記第３のトランジスタと前記第４のトランジスタの各チャネル幅とチャネル長の比が同じであることを特徴とする、請求項１に記載した定電圧電源。
【請求項３】
前記第１と第２のトランジスタの主電流路の他端にそれぞれ接続された第１と第２の能動負荷素子と、
前記外部制御信号に応じてオンオフし、オン状態の時には該第１の能動負荷素子の端子間を短絡すると共に該第２の能動負荷素子を遮断状態にする第２のスイッチと、
を具備することを特徴とする、請求項１あるいは請求項２に記載した定電圧電源。
【請求項４】
負荷がスリープモードであることを示す前記外部制御信号の状態に応じて前記第１と第２のスイッチはオン状態となり、負荷がアクティブモードであることを示す該外部制御信号の状態に応じて該第１と第２のスイッチはオフ状態となることを特徴とする、請求項３に記載した定電圧電源。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は定電圧電源に関し、負荷のスリープモード、アクティブモードに対応して誤差増幅器のゲインを切替えて使用するための技術に関する。
【０００２】
【従来の技術】
近年の電子機器の多くは、設定された条件が満たされた時、機器の一部、例えば表示装置部分などが通常動作状態（以下、アクティブモードという）から省電力動作状態（以下、スリープモードという）に移行するようになっている。
負荷がアクティブモードにある時、その負荷に電源を供給する定電圧電源には負荷の変動に速やかに応答し、出力電圧を高い精度で安定化すること（以下、高速応答特性という）が要求される。しかし負荷がスリープモードにある時、負荷変動はほとんど無くなるため、定電圧電源の高速応答特性はさほど重要でなくなる。
【０００３】
そこで、定電圧電源の省電力化を図るために、定電圧電源の内部に、その高速応答特性を高くするが消費電力の大きい第１の誤差増幅器と、第１の誤差増幅器よりも定電圧電源の高速応答特性は低くなる（便宜上、低速応答という）が消費電力は小さい第２の誤差増幅器を併設する。そして、負荷のスリープモード、アクティブモードに対応して第１と第２の誤差増幅器を切替えて使用するという形態の定電圧電源が提案されていた。（例えば特許文献１、特許文献２を参照。）
図６には、２つの誤差増幅器を切替えて使用する定電圧電源の回路構成の一例を示した。
【０００４】
図６において、ＥＡ１は高速応答・大消費電力タイプの第１の誤差増幅器であり、ＥＡ２は低速応答・小消費電力タイプの第２の誤差増幅器である。第１の誤差増幅器ＥＡ１の出力端子はスイッチＳＷ１を介して直列制御用のパワートランジスタＰＴｒのゲートに接続され、第２の誤差増幅器ＥＡ２の出力端子はスイッチＳＷ２を介してパワートランジスタＰＴｒのゲートに接続されている。Ｐチャネル型のパワートランジスタＰＴｒのソースは定電圧電源の入力端子１を介して電圧安定性の低い電源ライン（Ｖcc）に接続され、パワートランジスタＰＴｒのドレインは定電圧電源の出力端子２を介して負荷５に接続されている。
【０００５】
パワートランジスタＰＴｒのドレインと回路の基準電位点、すなわちグランドとの間には抵抗Ｒ１１、抵抗Ｒ１２、トランジスタＱ１の主電流路が直列に接続され、抵抗１１と抵抗Ｒ１２の接続点は第１の誤差増幅器ＥＡ１の非反転入力端子（＋）に接続されている。また、パワートランジスタＰＴｒのドレインとグランドとの間には抵抗Ｒ２１、抵抗Ｒ２２、トランジスタＱ２の主電流路が直列に接続され、抵抗２１と抵抗Ｒ２２の接続点は第２の誤差増幅器ＥＡ２の非反転入力端子（＋）に接続されている。
【０００６】
第１と第２の誤差増幅器ＥＡ１、ＥＡ２の各反転入力端子（−）はそれぞれ基準電圧信号（Ｖref）が供給される信号端子３に接続されている。
そして、負荷の状態を検知し、負荷状態に応じてスイッチＳＷ１とトランジスタＱ１の組みとスイッチＳＷ２とトランジスタＱ２の組みの一方の組みを択一的にオン状態にする切替え論理回路６が設けられている。
【０００７】
このような構成の定電圧電源では、負荷がアクティブモードにある時、切替え論理回路６からの信号によってスイッチＳＷ１とトランジスタＱ１の組みがオン状態、スイッチＳＷ２とトランジスタＱ２の組みがオフ状態となる。すると第１の誤差増幅器ＥＡ１が稼動し、パワートランジスタＰＴｒは第１の誤差増幅器ＥＡ１によって駆動される。その結果、定電圧電源は、相対的に消費電力が大きくなるものの高速応答特性の優れた動作状態となる。
【０００８】
逆に負荷がスリープモードにある時、今度は切替え論理回路６からの信号によってスイッチＳＷ１とトランジスタＱ１の組みがオフ状態、スイッチＳＷ２とトランジスタＱ２の組みがオン状態となる。すると第２の誤差増幅器ＥＡ２が稼動し、パワートランジスタＰＴｒは第２の誤差増幅器ＥＡ２によって駆動される。その結果、定電圧電源は、相対的に高速応答特性は低下するものの消費電力の小さい動作状態となる。
このように図６の定電圧電源は、高速応答特性が必要な時には相応の高速応答特性が得られ、高速応答特性が不要なときには省電力化が図れるものとなっている。
【０００９】
【特許文献１】
特開２００１−１１７６５０号公報
【特許文献２】
特開２００１−２２２３３１号公報
【００１０】
【発明が解決しようとする課題】
負荷がスリープモードにある時、当然の事ながら定電圧電源を通過する電流量は減少する。通過電流量が極端に小さくなった時、直列制御用パワートランジスタを駆動する誤差増幅器のゲインが高いと定電圧電源の回路動作が不安定化し、発振現象の出現などの可能性が高くなる。そこで図６の定電圧電源は第２の誤差増幅器ＥＡ２のゲインを第１の誤差増幅器ＥＡ１よりも低く設定し、これによりアクティブモードでの高速応答特性とスリープモードでの回路動作の安定性（以下、動作安定性と言う）の両立を図っていた。
【００１１】
確かに、２つの誤差増幅器を切替えて使用する定電圧電源は、高速応答特性と動作安定性の両立、そして省電力化などの性能的な面は優れている。しかし実際に定電圧電源を集積回路上に形成しようとすると、大きな回路面積が必要でコストが増加するという問題があった。このような問題に対して特許文献１には、発明の第２の局面として、負荷のスリープモード、アクティブモードに対応して内部の動作電流の大きさを切替える誤差増幅器の構成と、それを組み込んだ定電圧電源も提案されていた。
【００１２】
しかし、ただ単に動作電流の大きさだけを切替える誤差増幅器では、定電圧電源の所要回路面積の縮小化と省電力化は達成できても、アクティブモードでの高速応答特性とスリープモードでの動作安定性を両立させるほどのゲイン切替えは困難であった。
そこで本発明は、大きな回路面積を必要とせず、アクティブモードでの高速応答特性とスリープモードでの動作安定性を両立することのできる定電圧電源を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記課題を解決するための本発明は、電源回路の入出力端子間に接続された直列制御用トランジスタと、その出力端子が直列制御用トランジスタの制御端子に接続された誤差増幅回路とを備え、誤差増幅回路の各入力端子に供給された基準電圧信号と出力電圧信号に応じて直列制御用トランジスタの動作が制御され、これにより出力電圧が安定化される定電圧電源において、  差動対を形成するように主電流路の一端が共通接続された第１と第２のトランジスタを備える第１の増幅回路と、  第２のトランジスタの主電流路の他端に現れる信号がその制御端子に供給される第３のトランジスタを備える第２の増幅回路と、  その制御端子と主電流路の一端が該第３のトランジスタの制御端子に接続され、第３のトランジスタと共にカレントミラー回路を構成する第４のトランジスタと、  第４のトランジスタの主電流路の他端に直列に接続され、外部制御信号に応じてオンオフする第１のスイッチと、を具備することを特徴とする。
【００１４】
【発明の実施の形態】
定電圧電源を構成する誤差増幅器内部に、差動対を形成するようにソースが共通接続された第１と第２のトランジスタを備える差動増幅回路と、第２のトランジスタのドレインにゲートが接続された第３のトランジスタを備える増幅段回路を設ける。
そして更に第４のトランジスタを設け、第３のトランジスタとカレントミラー回路を構成するように、第４のトランジスタのゲートとソースを第３のトランジスタのゲートに接続する。第４のトランジスタのドレインには外部制御信号に応じてオンオフする第１のスイッチを接続する。
【００１５】
負荷がアクティブモードである時には外部制御信号によって第１のスイッチをオフ状態とし、第４のトランジスタを非稼動状態とする。すると第３のトランジスタと第４のトランジスタはカレントミラー動作をせず、第３のトランジスタに信号増幅作用が現れる。その結果、誤差増幅器のゲインが高くなり、定電圧電源の高速応答特性が良好になる。
一方、負荷がスリープモードである時には外部制御信号によって第１のスイッチをオン状態とし、第４のトランジスタを稼動状態とする。すると第３のトランジスタと第４のトランジスタはカレントミラー動作を行い、第３のトランジスタから信号増幅作用が失われる。その結果、誤差増幅器のゲインが低くなり、通過電流低下時における動作安定性が向上する。
【００１６】
【実施例】
集積回路上に形成する際に大きな回路面積を必要とせず、アクティブモードでの高速応答特性とスリープモードでの動作安定性の両立を可能にした本発明による定電圧電源の実施例を図１と図２に示した。なお、図１は本発明による定電圧電源と負荷および切替え論理回路の接続位置の関係を主に示し、図２は本発明の中心部分である誤差増幅器の回路構成を具体的に示している。
図１において、ＶＥＡは図２に示すような構成を持つ可変ゲイン型の誤差増幅器であり、定電圧電源の外部制御信号入力端子４を介して信号Ｓｇが供給されるようになっている。
【００１７】
誤差増幅器ＶＥＡの出力端子は直列制御用のパワートランジスタＰＴｒのゲートに接続され、誤差増幅器ＶＥＡの反転入力端子（−）は基準電圧信号（Ｖref）が供給される基準電圧入力端子３に接続されている。
Ｐチャネル型のパワートランジスタＰＴｒのソースは定電圧電源の入力端子１を介して電圧安定性の低い電源ライン（Ｖcc）に接続され、パワートランジスタＰＴｒのドレインは定電圧電源の出力端子２を介して負荷５に接続されている。パワートランジスタＰＴｒのドレインとグランドとの間には抵抗Ｒ１と抵抗Ｒ２が直列に接続され、抵抗１と抵抗Ｒ２の接続点は誤差増幅器ＶＥＡの非反転入力端子（＋）に接続されている。
【００１８】
そして、負荷の状態を検知し、負荷状態に応じた信号Ｓｇを外部制御信号入力端子４に供給する切替え論理回路６が設けられている。
要するに図１の定電圧電源は、負荷がアクティブモードであるときには切替え論理回路６から供給される信号Ｓｇの状態に応じて誤差増幅器ＶＥＡのゲインを高くし、負荷がスリープモードであるときには逆に誤差増幅器ＶＥＡのゲインを低くする。これによりアクティブモードでの高速応答特性とスリープモードでの動作安定性を両立させるものである。
【００１９】
ゲインを段階的に切替える可変ゲイン型の誤差増幅器の中には、差動増幅回路が複数併設されたものや、中間あるいは出力増幅段回路が複数複数併設されたものが存在する。このような誤差増幅器を図１の誤差増幅器ＶＥＡとして使用すると、複数の誤差増幅器を設けたときと同様に定電圧電源を集積回路上に形成する際に大きな回路面積が必要となってしまう。
そこで本発明では、集積回路上に形成する際に必要となる回路面積を縮小するために、定電圧電源の内部に設置する誤差増幅器ＶＥＡを図２に示すような構成とした。
【００２０】
すなわち、差動対を形成するようにＮチャネル型のトランジスタＭ１とＭ２の各ソースを共通接続し、そのソースの共通接続点を電流源ＣＳ１を介してグランドに接続する。トランジスタＭ１のドレインは並列関係にあるＰチャネル型のトランジスタＭ６とトランジスタＭ７の主電流路を介して定電圧電源の入力端子１に接続し、トランジスタＭ２のドレインはＰチャネル型のトランジスタＭ８の主電流路を介して定電圧電源の入力端子１に接続する。トランジスタＭ７とトランジスタＭ８の各ゲートは共通接続し、トランジスタＭ７のゲート、ソース間は短絡する。
【００２１】
トランジスタＭ２のドレインにＰチャネル型のトランジスタＭ３のゲートを接続し、トランジスタＭ３のソースは入力端子１に、ドレインは電流源ＣＳ２を介してグランドにそれぞれ接続する。トランジスタＭ３のゲートにＰチャネル型のトランジスタＭ４のゲートとドレインを共通接続し、トランジスタＭ４のソースはＰチャネル型のトランジスタＭ５の主電流路を介して入力端子１に接続する。
【００２２】
ここで、トランジスタＭ１、Ｍ２、Ｍ７、Ｍ８および電流源ＣＳ１は差動増幅回路Ａ１を形成し、トランジスタＭ１のゲートは誤差増幅器ＶＥＡの反転側入力端子（−）として基準電圧入力端子３に接続され、トランジスタＭ２のゲートは誤差増幅器ＶＥＡの非反転側入力端子（＋）として抵抗Ｒ１とＲ２の接続点に接続される。また、トランジスタＭ３と電流源ＣＳ２は出力増幅段回路Ａ２を形成し、トランジスタＭ３のドレインは誤差増幅器ＶＥＡの出力端子としてパワートランジスタＰＴrのゲートに接続される。
【００２３】
そして、トランジスタＭ４、Ｍ５およびＭ６はゲイン切替えのための回路部分を形成し、トランジスタＭ５とＭ６の各ゲートは外部制御信号入力端子４に接続されている。
なお、誤差増幅器ＶＥＡの外側に設けられている入力端子１、出力端子２、パワートランジスタＰＴr、抵抗Ｒ１およびＲ２の接続関係は従来と同様である。
【００２４】
以上のような構成とした誤差増幅器ＶＥＡは、外部制御信号入力端子４を介して切替え論理回路６から供給される信号Ｓｇに応じて次のようにゲインを切替える。なお、負荷５がアクティブモードである場合には信号Ｓｇはハイレベルの状態、負荷５がスリープモードである場合には信号Ｓｇはローレベルの状態になるものとする。
【００２５】
信号Ｓｇがハイレベルになると図２中のトランジスタＭ５とＭ６はオフ状態となる。この時、トランジスタＭ５と共にトランジスタＭ４もオフ状態になり、図２の回路は等価的に図３に示すような回路構成となる。図３の等価回路は、図２の回路からトランジスタＭ４、Ｍ５、Ｍ６を取り除き、その部分をオープンにした構成であり、これはごく一般的な誤差増幅器と同じ構成である。そして等価的に図３に示すような回路構成となった図２の回路では、トランジスタＭ１とＭ２の各ゲートに入力されたそれぞれの信号の差分は、トランジスタＭ２、トランジスタＭ３、パワートランジスタＰＴｒによって順次増幅されることになる。
【００２６】
一方、信号Ｓｇがローレベルになると図２中のトランジスタＭ５とＭ６はオン状態となる。ここで、トランジスタＭ６によってソース、ゲート間が短絡されたトランジスタＭ７はオフ状態となり、これに伴ってトランジスタＭ７とカレントミラー動作をするトランジスタＭ８もオフ状態となる。そして、トランジスタＭ４はトランジスタＭ５と同様にオン状態となり、その接続構成からトランジスタＭ４とＭ３はカレントミラー動作を行うようになる。この時、図２の回路は等価的に図４に示すような回路構成となる。図４の等価回路は、図２の回路からトランジスタＭ５、Ｍ６、Ｍ７、Ｍ８を取り除いてその部分をオープンにした後、トランジスタＭ１のドレインとトランジスタＭ４のソースを入力端子１に直接接続した構成となっている。
【００２７】
図４の等価回路において、例えばトランジスタＭ３とＭ４のパラメータ（トランジスタのチャネル幅とチャネル長の比）が等しいと仮定すると、トランジスタＭ３の主電流路を通過する電流はトランジスタＭ４の主電流路を通過する電流、すなわちトランジスタＭ２のドレイン電流と等しくなる。この場合、トランジスタＭ３からは図３の等価回路の時のような信号増幅作用が失われる。
したがって、等価的に図４の回路構成となった図２の回路においては、トランジスタＭ１とＭ２の各ゲートに入力されたそれぞれの信号の差分は、トランジスタＭ２とパワートランジスタＰＴｒによって順次増幅されることになる。
【００２８】
つまり図１、図２に示す定電圧電源は、負荷のアクティブモード、スリープモードに対応した信号（Ｓｇ）の状態に応じて、トランジスタＭ１、Ｍ２の差動対からパワートランジスタＰＴｒに至る回路部分の増幅段数を３段、あるいは２段に切替える。具体的には、トランジスタＭ４を稼動状態（あるいは非稼動状態）とすることによってトランジスタＭ３の信号増幅作用を無くし（あるいは信号増幅作用を発現させ）、実質的な増幅段数を加減している。（なお、３段、２段の増幅段数はパワートランジスタＰＴｒも１段として数えている。）
【００２９】
ここで一般的な誤差増幅器の回路構成（図３）と比べると、図２中の誤差増幅器ＶＥＡはトランジスタＭ４、Ｍ５、Ｍ６が追加されただけである。これにより本発明による定電圧電源はゲイン切替えのための追加素子数を最小限に止め、アクティブモードでの高速応答特性とスリープモードでの動作安定性の両立を可能にすると同時に集積回路上に形成する際の回路面積を縮小を可能にしている。
【００３０】
図５には図２よりも更に詳細な誤差増幅器ＶＥＡの回路構成を示した。図５の回路は、以下の回路部分を除いて図２の回路とほぼ同じ構成になっている。
先ず誤差増幅器ＶＥＡの内部に関しては、図２の電流源ＣＳ１に替えてトランジスタＭ１とＭ２の各ソースの共通接続点にトランジスタＭ９とＭ１０の各ドレインを接続する。また、図２の回路の電流源ＣＳ２に替えてトランジスタＭ３のドレインにトランジスタＭ１１のドレインをトランジスタＭ１６の主電流路を介して接続する。
【００３１】
３つのデプレッションＮチャネル型のトランジスタＭ９、Ｍ１０、Ｍ１１の各ゲートは共通接続した上でグランドに接続する。トランジスタＭ９、Ｍ１０、Ｍ１１の各ソースの共通接続点は、ゲートがグランドに接続されたデプレッションＮチャネル型のトランジスタＭ１２の主電流路を介してグランドに接続する。トランジスタＭ１２に対して並列にエンハンスメントＮチャネル型のトランジスタＭ１３を設け、トランジスタＭ１３のゲートを外部信号入力端子４に接続する。
【００３２】
トランジスタＭ１とトランジスタＭ７の各ドレインの間にデプレッションＮチャネル型のトランジスタＭ１４の主電流路を、トランジスタＭ２とトランジスタＭ８の各ドレインの間にデプレッションＮチャネル型のトランジスタＭ１５の主電流路をそれぞれ接続する。そしてトランジスタＭ１４、Ｍ１５、Ｍ１６の各ゲートを基準電圧入力端子３に接続する。トランジスタＭ３のソースと入力端子１との間に、そのゲートがグランドに接続されたエンハンスメントＰチャネル型のトランジスタＭ１７の主電流路を接続する。
そして誤差増幅器ＶＥＡの外部では、位相補償用のコンデンサＣ１を抵抗Ｒ１に対して並列に接続する。
【００３３】
以上のような構成とした図５の回路の動作は、信号（Ｓｇ）に応じてゲインを切替えることにおいて図２の回路と全く同じになる。しかしそれ以外にも、トランジスタＭ１２とＭ１３により、増幅段の段数の変化に合わせてトランジスタＭ９、Ｍ１０、Ｍ１１の通過電流を変化させる。つまり、負荷のアクティブモード、スリープモードに対応して誤差増幅器ＶＥＡの動作電流、すなわちトランジスタＭ１とＭ２が設けられた差動増幅回路とトランジスタＭ３が設けられた増幅段の動作電流を変化させるようになっている。
【００３４】
例えば、負荷がアクティブモードで外部制御信号入力端子４に供給される信号（Ｓｇ）がハイレベルになると、図５の回路の信号の増幅段数は図２の回路と同様に３段になる。
ここでトランジスタＭ１３は信号（Ｓｇ）がハイレベルであることによりオン状態となる。すると電流源を構成するトランジスタＭ９、Ｍ１０、Ｍ１１は、そのソース、ゲート間の電圧がほぼゼロに等しくなり、それぞれドレイン遮断電流（ＩDSS）に見合った電流を通過させる。
【００３５】
次に、負荷がスリープモードで外部制御信号入力端子４に供給される信号（Ｓｇ）がローレベルになると、図５の回路の信号の増幅段数は図２の回路と同様に２段になる。
ここでトランジスタＭ１３は信号（Ｓｇ）がローレベルであることによりオフ状態となる。するとトランジスタＭ１３に代わってトランジスタＭ１２が、そのドレイン遮断電流（ＩDSS）に見合った電流を通過させる。この時、各トランジスタＭ９、Ｍ１０、Ｍ１１を通過する電流の総量はトランジスタＭ１２によって制限され、その結果、トランジスタＭ１３がオン状態である時よりも小さくなる。
【００３６】
このように図５の誤差増幅器ＶＥＡは、ゲインが高い状態ではそれに見合った動作電流を流通させ、逆にゲインが低い状態では動作電流を絞るという動作をする。これにより、負荷がスリープモードである時に消費電力を低下させ、定電圧電源の省電力化が図れるものとなっている。
なお、図５のゲートが基準電圧入力端子３に接続された３つのトランジスタＭ１４、Ｍ１５、Ｍ１６は、基準電圧が供給されていない状態での定電圧電源の誤作動を防止するスイッチである。またトランジスタＭ１７はトランジスタＭ３と共にカスコード増幅回路を構成するものである。
【００３７】
以上までの各実施例の説明において、トランジスタＭ３とＭ４の各パラメータ（トランジスタのチャネル幅とチャネル長の比）は等しいと仮定した。しかしトランジスタＭ３とＭ４の各パラメータは必ずしも等しい必要は無く、２つのパラメータの比率が図３に示す等価回路の構成でトランジスタＭ３に現れる増幅率よりも格段に低い値であれば、異なっていても良い。また、トランジスタＭ３を含む増幅回路部分を誤差増幅器ＶＥＡの出力増幅段回路としてではなく、中間増幅段回路の一つとして構成し、別途、出力増幅段回路や中間増幅段回路を設けるようにしても良い。この他にも、例えば基準電圧発生回路を定電圧電源に内蔵させる、トランジスタのタイプを変えるなど、本発明の要旨を損なわない範囲での回路の変形は可能である。
【００３８】
【発明の効果】
以上に説明したように本発明による定電圧電源は、直列制御用パワートランジスタの動作を制御するための誤差増幅器の内部に、差動対を形成するようにソースが共通接続された第１と第２のトランジスタを備える差動増幅回路と、第２のトランジスタのドレインにゲートが接続された第３のトランジスタを備える増幅段回路を設ける。そして第３のトランジスタとチャネル幅とチャネル長の比がほぼ同じ第４のトランジスタを設け、第３のトランジスタとカレントミラー回路を構成するように、第４のトランジスタのゲートとソースを第３のトランジスタのゲートに接続する。そして更に、第４のトランジスタのドレインに外部制御信号に応じてオンオフする第１のスイッチを接続する構成を特徴としている。
【００３９】
このような構成とした本発明による定電圧電源によれば、追加素子数を最小限に抑えながらも外部制御信号に応じて誤差増幅器のゲインを切替えることが可能となる。その結果、本発明による定電圧電源は、アクティブモードでの高速応答特性とスリープモードでの動作安定性を両立させることができ、また集積回路上に形成する際に回路面積を縮小できる。
【図面の簡単な説明】
【図１】  本発明による定電圧電源の実施例のブロック図。
【図２】  図１の誤差増幅器の内部を具体的に示した回路図。
【図３】  信号（Ｓｇ）がハイレベルの時の図２の回路の等価回路図。
【図４】  信号（Ｓｇ）がローレベルの時の図２の回路の等価回路図。
【図５】  図２の誤差増幅器の内部を更に詳細に示した回路図。
【図６】  特性の異なる２つの誤差増幅器を切替えて使用する形態となっている従来の定電圧電源のブロック図。
【符号の説明】
１：定電圧電源の入力端子      ２：定電圧電源の出力端子      ３：基準電圧入力端子      ４：外部信号入力端子      ５：負荷      ６：切替え論理回路
ＶＥＡ：誤差増幅器      Ａ１：差動増幅回路（第１の増幅回路）
Ａ２：出力増幅段回路（第２の増幅回路）      Ｍ１：（第１の）トランジスタ
Ｍ２：（大２の）トランジスタ      Ｍ３：（第３の）トランジスタ
Ｍ４：（第４の）トランジスタ      Ｍ５：（第１のスイッチとしての）トランジスタ      Ｍ６：（第２のスイッチとしての）トランジスタ      Ｍ７：（第１の能動負荷としての）トランジスタ      Ｍ８：（第２の能動負荷としての）トランジスタ      ＰＴｒ：直列制御用パワートランジスタ
【図１】
0003696590.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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