(57)【特許請求の範囲】
【請求項１】
シリアルデータでなる複数の第１のデータをシリアル入力パラレル出力のデータ入力レジスタに入力し、当該データ入力レジスタのパラレル出力を複数のプロセツサエレメントに並列に供給して、上記第１のデータを上記プロセツサエレメントで演算処理し、当該演算結果として上記プロセツサエレメントから並列に出力される複数の第２のデータを、パラレル入力シリアル出力のデータ出力レジスタに並列に入力し、当該データ出力レジスタのシリアル出力より上記第２のデータをシリアルデータとして出力する並列プロセツサ装置において、
上記データ入力レジスタへのデータ書き込み番地を制御する第１のポインタモード制御手段
を具え、上記第１のデータを上記データ入力レジスタに入力する際の上記第１のデータの個数と間隔を制御するようにした
ことを特徴とする並列プロセツサ装置。
【請求項２】
シリアルデータでなる複数の第１のデータをシリアル入力パラレル出力のデータ入力レジスタに入力し、当該データ入力レジスタのパラレル出力を複数のプロセツサエレメントに並列に供給して、上記第１のデータを上記プロセツサエレメントで演算処理し、当該演算結果として上記プロセツサエレメントから並列に出力される複数の第２のデータを、パラレル入力シリアル出力のデータ出力レジスタに並列に入力し、当該データ出力レジスタのシリアル出力より上記第２のデータをシリアルデータとして出力する並列プロセツサ装置において、
上記データ出力レジスタからのデータ読み出し番地を制御する第２のポインタモード制御手段
を具え、上記第２のデータを上記データ出力レジスタから出力する際の上記第２のデータの間隔を制御するようにした
ことを特徴とする並列プロセツサ装置。
【請求項３】
シリアルデータでなる複数の第１のデータをシリアル入力パラレル出力のデータ入力レジスタに入力し、当該データ入力レジスタのパラレル出力を複数のプロセツサエレメントに並列に供給して、上記第１のデータを上記プロセツサエレメントで演算処理し、当該演算結果として上記プロセツサエレメントから並列に出力される複数の第２のデータを、パラレル入力シリアル出力のデータ出力レジスタに並列に入力し、当該データ出力レジスタのシリアル出力より上記第２のデータをシリアルデータとして出力する並列プロセツサ装置において、
上記データ入力レジスタへのデータ書き込み番地を制御する第１のポインタモード制御手段と、
上記データ出力レジスタからのデータ読み出し番地を制御する第２のポインタモード制御手段と
を具え、上記第１のデータを上記データ入力レジスタに入力する際の上記第１のデータの個数と間隔を制御すると共に、上記第２のデータを上記データ出力レジスタから出力する際の上記第２のデータの間隔を制御するようにした
ことを特徴とする並列プロセツサ装置。
【請求項４】
上記データ入力レジスタは、複数の単位遅延素子を直列接続すると共に、上記単位遅延素子の入力側に入力データ又は所定データを選択して入力する第１のセレクタを配し、出力側に上記入力データ又は出力データを選択して後段の上記単位遅延素子に出力する第２のセレクタを配して形成され、
上記第１のポイントモード制御手段で、複数の上記第１及び第２のセレクタの選択状態をそれぞれ制御するようにした
ことを特徴とする請求項１又は請求項３に記載の並列プロセツサ装置。
【請求項５】
上記データ出力レジスタは、複数の単位遅延素子を直列接続すると共に、上記単位遅延素子の入力側に入力データ又は所定データを選択して入力する第１のセレクタを配し、出力側に上記入力データ又は出力データを選択して後段の上記単位遅延素子に出力する第２のセレクタを配して形成され、
上記第２のポイントモード制御手段で、複数の上記第１及び第２のセレクタの選択状態をそれぞれ制御するようにした
ことを特徴とする請求項２又は請求項３に記載の並列プロセツサ装置。
【発明の詳細な説明】
【０００１】
【目次】
以下の順序で本発明を説明する。
産業上の利用分野
従来の技術（図１０〜図１９）
発明が解決しようとする課題（図１０、図１４及び図１５）
課題を解決するための手段（図１、図５、図７及び図１０）
作用（図１、図５、図７及び図１０）
実施例（図１〜図１０）
発明の効果
【０００２】
【産業上の利用分野】
本発明は並列プロセツサ装置に関し、例えば映像信号のデイジタル処理に用いられる並列プロセツサに関するものである。
【０００３】
【従来の技術】
従来、画像データに対する信号処理の分野においては、１枚の画像を構成する全ての画素に対して同様の演算処理を施すことが多い。多くのデータに対して同様の演算処理を高速に実行するために、ＳＩＭＤ（Single Instruction Multiple Data stream （単一命令複数データ））型アーキテクチヤが提案され、画像信号処理に限らず広い分野で利用されている。ＳＩＭＤ型アーキテクチヤは、演算装置を必要な個数だけ並べて、各々の演算装置が同一の命令に従つて動作するようにした構成である。従つて、各々の演算装置に別々のデータを与えると、それぞれのデータに対する演算結果が一度に得られる。ＳＩＭＤ型処理装置の画像処理への適用として、例えばＳＶＰ（SERIAL VIDEO PROCESSOR/Proceedings of the IEEEE 1990 CUSTOM INTEGRATED CIRCUITS CONFERENCE /P17 3.1〜4）に示される装置が知られている。
【０００４】
この装置は、具体的には例えば図１０に示すような並列プロセツサ１で構成されている。図中２は１走査線分の画素データを、シリアルデータ入力ＳINから逐次的に入力するためのデータ入力レジスタ（以下、ＤＩＲと呼ぶ）である。３は１走査線分の画素データを並列に処理するための複数のプロセツサエレメント（以下、ＰＥと呼ぶ）である。４は１走査線分の処理された画素データを、シリアルデータ出力ＳOUT へ逐次的に出力するためのデータ出力レジスタ（以下、ＤＯＲと呼ぶ）である。
【０００５】
このような並列プロセツサ１で、図１１に示すように、ｐ（１、１）〜ｐ（ｍ、ｎ）のｍ×ｎ個の画素で構成される画像データを処理する手順を、図１３を用いて以下に説明する。任意のｉ、ｊ（但し１≦ｉ≦ｍ、１≦ｊ≦ｎ）の画素ｐ（ｉ、ｊ）は、複数ビツトで表現されても良い。画像の走査は通常左から右、かつ上から下という順序で行われるので、画像データは一般に図１２に示すような構造で伝送される。ここで、１ライン分の画素データを走査する時間を水平期間と呼ぶ。また走査が画面の右端から左端へ戻るための時間をブランキング期間と呼ぶ。例えばｉライン目の右端の画素ｐ（ｉ、ｎ）と、次のラインの左端の画素ｐ（ｉ＋１、１）との画素データの間には、ブランキング期間が存在する。
【０００６】
図１３において、各画素がそれぞれ複数ビツトで構成される映像信号が、画素単位で入力端子に逐次的に入力される。最初の１水平期間の時間で、１ライン目の画素データが、１ライン分の容量を有するＤＩＲ２に格納される。ＤＩＲ２に格納された映像信号の１ライン目の各画素のデータは、その後のブランキング期間内に並列に出力され、１つのＰＥ３につき１画素のデータが、１ライン分の個数並べられたＰＥ３に、並列に供給される。
【０００７】
次の１水平期間で、各ＰＥ３は供給された１ライン目の画素データに対して演算処理を行う。同時にＤＩＲ２には２ライン目の画素データが逐次的に入力される。続くブランキング期間内に各ＰＥ３から、処理の施された１ライン目の画素データがＤＯＲ４に並列に供給される。同時にＤＩＲ２からは２ライン目の画素データがＰＥ３に並列に供給される。次の１水平期間でＤＯＲ４に格納された１ライン目の画素データが、逐次的に出力端子に出力される。同時にＰＥ３は２ライン目の画素データの演算処理を行い、ＤＩＲ２には３ライン目の画素データが逐次的に入力される。
【０００８】
これ以降はＰＥ３がｉライン目の画素データを処理している時は、ＤＩＲ２は（ｉ＋１）ライン目の画素データを入力し、ＤＯＲ４は（ｉ−１）ライン目の画素データを出力することが繰り返される。ＤＩＲ２、ＰＥ３、ＤＯＲ４が以上のように同期して動作することで、各水平期間毎に演算処理された映像信号が取り出される。このようにして例えば映像信号のデイジタル処理が行われる。
【０００９】
上述の並列プロセツサ１を構成する部分であるＤＩＲ２、ＤＯＲ４についてさらに詳細に説明する。ＤＩＲ２は図１４に示すように、ポインタ５とメモリ６から構成されている。ポインタ５は入力としてポインタ制御信号Ｓ1 を持ち、出力としてポインタ出力Ｓ2 を持つ。ポインタ制御信号Ｓ1 は、クロツク入力Ｓ11とポインタ入力Ｓ12である。
【００１０】
ポインタ出力Ｓ2 はメモリ６のポインタ入力に接続されている。ポインタ５はシフトレジスタ回路で構成されている。シフトレジスタ回路は、シリアル信号とパラレル信号の相互変換を行う際に広く使われている回路である（例えば横井与次郎著「デイジタルＩＣ実用回路マニユアル」）。メモリ６は入力としてシリアルデータ入力バス７とポインタ入力を持ち、出力としてパラレルデータ出力バス８を持つ。シリアルデータ入力バス７及びパラレルデータ出力バス８は１画素のデータを表現するのに十分なビツト幅を持つ。
【００１１】
ＤＩＲ２の動作を図１６及び図１７を用いて説明する。ポインタ出力Ｓ2 が論理「１」となつている部分のメモリ６が、シリアルデータ入力バス７に現れたデータを格納する。水平期間の最初だけポインタ入力Ｓ12に論理「１」を与え、クロツク入力Ｓ11にパルスを与えるのと同期して、シリアルデータ入力バス７に、例えばｉライン目の画素データとしてｐ（ｉ、１）〜ｐ（ｉ、ｎ）を逐次的に与えると１ライン分の画素データがＤＩＲ２のメモリ６に格納される。
【００１２】
ＤＯＲ４は図１５に示すように、ポインタ９とメモリ１０から構成されている。ポインタ９は入力としてポインタ制御信号Ｓ3 を持ち、出力としてポインタ出力Ｓ4 を持つ。ポインタ制御信号Ｓ3 は、クロツク入力Ｓ31とポインタ入力Ｓ32である。ポインタ出力Ｓ4 はメモリ１０のポインタ入力に接続されている。ポインタ９は、ＤＩＲ２と同様にシフトレジスタ回路で構成されている。メモリ１０は入力としてパラレルデータ入力バス１１とポインタ入力を持ち、出力としてシリアルデータ出力バス１２を持つ。パラレルデータ入力バス１１及びシリアルデータ出力バス１２は１画素のデータを表現するのに十分なビツト幅を持つ。
【００１３】
ＤＯＲ４の動作を図１８及び図１９を用いて説明する。ポインタ出力Ｓ4 が論理「１」となつている部分のメモリ９に格納されているデータが、シリアルデータ出力バス１２に現れる。水平期間の最初だけポインタ入力Ｓ32に論理「１」を与え、クロツク入力Ｓ31にパルスを与えると、それに同期して画素データがシリアルデータ出力バス１２に現れる。１ライン分の画素数のパルスをクロツク入力Ｓ31に与えると、例えばｉライン目の画素データとしてｑ（ｉ、１）〜ｑ（ｉ、ｎ）がＤＯＲ４のメモリ１０から、シリアルデータ出力バス１２に取り出される。なお上述の説明と図１４及び図１５より明らかなように、ポインタ５、９はＤＩＲ２においてもＤＯＲ４においても全く同等の回路が使用される。
【００１４】
【発明が解決しようとする課題】
ところで上述したように１ラインあたり例えばｎ個の画素をＤＩＲ２に入力して、ｎ個のＰＥ３を用いて演算処理を行い、ｎ個の画素をＤＯＲ４から出力する場合、従来の並列プロセツサ１で、効率良く処理を行うことができる。しかし１ラインあたりの入力画素数と１ラインあたりの出力画素数が異なるような信号処理を行いたい場合、上述の並列プロセツサ１では実現が困難であつた。
【００１５】
例えば画像の拡大処理を行う場合、横方向の倍率をｒ（但しｒ＞１）とすると、１ラインあたりｎ個の入力画素を処理して、１ラインあたり（ｎ×ｒ）個の出力画素を生成する必要がある。そこで入力されてくるｎ個の画素データを、ＤＩＲ２の（ｎ×ｒ）個のメモリ６に飛び飛びに格納して、（ｎ×ｒ）個のＰＥ３によつて演算処理を行い、ＤＯＲ４の（ｎ×ｒ）個のメモリ１０から（ｎ×ｒ）個の画素データを出力する。ところが上述した並列プロセツサ１においては、ＤＩＲ２のポインタ５に一般的なシフトレジスタ回路を用いているため、クロツク入力Ｓ11を１パルス与えた時にポインタ出力Ｓ2 を１つシフトすることしかできなかつた。
【００１６】
従つて、例えば１個の画素データをＤＩＲ２の２個のメモリ６に格納するためには、ＤＩＲ２のシリアルデータ入力７に供給される画像データの転送速度の、２倍の速度でＤＩＲ２のポインタ入力Ｓ12にクロツク入力Ｓ11を与える必要があつた。しかし例えばビデオ信号の転送速度は高速なので、ビデオ信号の何倍もの速度でポインタ５のクロツク入力Ｓ11を発生することは非常に困難であつた。このような理由で画像の拡大処理は困難であつた。
【００１７】
また例えば画像の縮小処理を行う場合、横方向の倍率をｓ（但しｓ＜１）とすると、１ラインあたりｎ個の入力画素を処理して、１ラインあたり（ｎ×ｓ）個の出力画素を生成する必要がある。そこで入力されてくるｎ個の画素データを、ＤＩＲ２のｎ個のメモリ６に格納して、ｎ個のＰＥ３によつて演算処理を行い、ＤＯＲ４のｎ個のメモリ１０から必要な（ｎ×ｓ）個の画素データだけを飛び飛びに出力する。ところが上述した並列プロセツサ１においては、ＤＯＲ４のポインタ９に一般的なシフトレジスタ回路を用いているため、クロツク入力Ｓ31を１パルス与えた時にポインタ出力Ｓ4 を１つシフトすることしかできなかつた。
【００１８】
従つて、例えばＤＯＲ４の２個のメモリ１０から１個の画素データを取り出し、１個の画素データを読み飛ばすためには、ＤＯＲ４のシリアルデータ出力１２に供給される画像データの転送速度の２倍の速度でＤＯＲ４のポインタ入力Ｓ32にクロツク入力Ｓ31を与える必要があつた。しかし例えばビデオ信号の転送速度は高速なので、ビデオ信号の何倍もの速度でポインタ９のクロツク入力Ｓ31を発生することは非常に困難であつた。このような理由で、画像の縮小も困難であつた。
【００１９】
上述のように従来の並列プロセツサには、ＤＩＲ２のポインタ５に一般的なシフトレジスタ回路を用いているため、ＤＩＲ２に画素データを飛び飛びに格納することは、非常に高速なクロツク信号が必要になることから実現が困難であつた。またＤＯＲ４のポインタ９にも一般的なシフトレジスタ回路を用いているため、ＤＯＲ４から画素データを飛び飛びに取り出すことは、非常に高速なクロツク信号が必要になることから実現が困難であつた。
【００２０】
本発明は以上の点を考慮してなされたもので、シリアルデータを所定単位でパラレルデータに変換して並列に処理した後シリアルデータとして出力する際に、高速なクロツク信号を必要とせずにデータを任意に飛び飛びに処理して出力し得る並列プロセツサ装置を提案しようとするものである。
【００２１】
【課題を解決するための手段】
かかる課題を解決するため本発明においては、シリアルデータでなる複数の第１のデータをシリアル入力パラレル出力のデータ入力レジスタ（３０）に入力し、そのデータ入力レジスタ（３０）のパラレル出力（８）を複数のプロセツサエレメント（３）に並列に供給して、第１のデータをプロセツサエレメント（３）で演算処理し、その演算結果としてプロセツサエレメント（３）から並列に出力される複数の第２のデータを、パラレル入力シリアル出力のデータ出力レジスタ（３１）に並列に入力し、そのデータ出力レジスタ（３１）のシリアル出力（１２）より第２のデータをシリアルデータとして出力する並列プロセツサ装置（１）において、データ入力レジスタ（３０）へのデータ書き込み番地を制御する第１のポインタモード制御手段（２１）を設け、第１のデータをデータ入力レジスタ（３０）に入力する際の第１のデータの個数と間隔を制御するようにした。
【００２２】
また本発明においては、シリアルデータでなる複数の第１のデータをシリアル入力パラレル出力のデータ入力レジスタ（３０）に入力し、そのデータ入力レジスタ（３０）のパラレル出力（８）を複数のプロセツサエレメント（３）に並列に供給して、第１のデータをプロセツサエレメント（３）で演算処理し、その演算結果としてプロセツサエレメント（３）から並列に出力される複数の第２のデータを、パラレル入力シリアル出力のデータ出力レジスタ（３１）に並列に入力し、そのデータ出力レジスタ（３１）のシリアル出力（１２）より第２のデータをシリアルデータとして出力する並列プロセツサ装置（１）において、データ出力レジスタ（３１）からのデータ読み出し番地を制御する第２のポインタモード制御手段（２１）を設け、第２のデータをデータ出力レジスタ（３１）から出力する際の第２のデータの間隔を制御するようにした。
【００２３】
さらに本発明においては、シリアルデータでなる複数の第１のデータをシリアル入力パラレル出力のデータ入力レジスタ（３０）に入力し、そのデータ入力レジスタ（３０）のパラレル出力（８）を複数のプロセツサエレメント（３）に並列に供給して、第１のデータをプロセツサエレメント（３）で演算処理し、その演算結果としてプロセツサエレメント（３）から並列に出力される複数の第２のデータを、パラレル入力シリアル出力のデータ出力レジスタ（３１）に並列に入力し、そのデータ出力レジスタ（３１）のシリアル出力（１２）より第２のデータをシリアルデータとして出力する並列プロセツサ装置（１）において、データ入力レジスタ（３０）へのデータ書き込み番地を制御する第１のポインタモード制御手段（２１）と、データ出力レジスタ（３１）からのデータ読み出し番地を制御する第２のポインタモード制御手段（２１）とを設け、第１のデータをデータ入力レジスタ（３０）に入力する際の第１のデータの個数と間隔を制御すると共に、第２のデータをデータ出力レジスタ（３１）から出力する際の第２のデータの間隔を制御するようにした。
【００２４】
【作用】
データ入力レジスタ（３０）へのデータ書き込み番地を制御する第１のポインタモード制御手段（２１）を設け、第１のデータをデータ入力レジスタ（３０）に入力する際の第１のデータの個数と間隔を制御するようにしたことにより、従来１つずつしかポインタ出力をシフトできなかつたところを、任意の個数や間隔でシフトでき、かくして高速なクロツクを必要とすることなく、データ入力レジスタ（３０）にデータを飛び飛びに格納することができる。
【００２５】
また、データ出力レジスタ（３１）からのデータ読み出し番地を制御する第２のポインタモード制御手段（２１）を設け、第２のデータをデータ出力レジスタ（３１）から出力する際の第２のデータの間隔を制御するようにしたことにより、従来１つずつしかポインタ出力をシフトできなかつたところを、任意の間隔でシフトでき、かくして高速なクロツクを必要とすることなく、データ出力レジスタ（３１）からデータを飛び飛びに取り出すことができる。
【００２６】
【実施例】
以下図面について、本発明の一実施例を詳述する。
【００２７】
図１において、２０は全体として本発明の一実施例によるポインタを示し、従来のポインタ５及び９に換わるものであり、ＤＩＲ２のポインタとしても、ＤＯＲ４のポインタとしても利用できる。従来のポインタ５、９と同様の目的でポインタ制御信号Ｓ5 としてクロツク入力Ｓ51とポインタ入力Ｓ52、複数のポインタ出力Ｓ6 を持つ。２１はポインタ２０のモードを制御するためのポインタモード制御回路である。
【００２８】
この実施例の場合、ポインタモード制御回路２１は複数の１ビツトメモリ２２で実現されており、この１ビツトメモリ２２へのデータ書き込み用入力２３を持つ。データ書き込み用入力２３へは、任意のデータを書き込むために別の回路を接続する。例えばＰＥ３の出力の一部を接続しても良いし、予めデータを登録してあるＲＯＭやＲＡＭの出力を接続しても良い。ポインタモード制御回路２１の出力２４はポインタ２０の内部の第１のセレクタ２５、第２のセレクタ２６に接続されている。
【００２９】
２７はポインタ２０を構成する複数の単位遅延素子の１つである。２５は単位遅延素子２７の入力を選択する第１のセレクタであり、第１のセレクタ２５の第１のセレクト入力２８はポインタモード制御回路２１の出力２４を受け取る。第１のセレクタ２５は、第１のセレクト入力２８が論理「０」である場合、前段から転送されてくる信号を選択し単位遅延素子２７に接続する。また第１のセレクタ２５は、第１のセレクト入力２８が論理「１」である場合、論理「０」である信号を選択し単位遅延素子２７に接続する。
【００３０】
２６は単位遅延素子２７の後段への出力を選択する第２のセレクタであり、第２のセレクタ２６の第２のセレクト入力２９はポインタモード制御回路２１の出力２４を受け取る。第２のセレクタ２６は、第２のセレクト入力２９が論理「０」である場合は、前段から転送されてくる信号を選択し、後段の第１のセレクタ２５ｂに接続する。また第２のセレクタ２６は、第２のセレクト入力２９が論理「１」である場合は、単位遅延素子２７の出力信号を選択して、後段の第１のセレクタ２５ｂに接続する。
【００３１】
以上の構成において、単位遅延素子２７は、図２に示す原理で動作する。図２（Ａ）は単位遅延素子２７と、その単位遅延素子２７の入力側及び出力側に配される第１のセレクタ２５及び第２のセレクタ２６をそれぞれ１つだけ取り出して示す。ここで第１のセレクト入力２８と、第２のセレクト入力２９の組合せによつて、図２（Ｂ）〜図２（Ｅ）に示すような４つのモードが考えられる。図２（Ｂ）のモードで単位遅延素子２７は、一般的なシフトレジスタ回路を構成する単位遅延素子として動作する。従つて、全ての単位遅延素子２７を図２（Ｂ）のモードに設定すると、従来のポインタ５、９と同等に動作する。また図２（Ｃ）のモードで単位遅延素子２７は、シフトレジスタ回路から切り放され、前段からのポインタ信号は単位遅延素子２７を飛び越して後段へ渡される。従つて任意の個数の単位遅延素子２７を図２（Ｃ）のモードに設定することで、ポインタ信号を任意の間隔で飛び飛びにシフトするようなシフトレジスタ回路を構成できる。
【００３２】
さらに図２（Ｄ）のモードで単位遅延素子２７は、前段からのポインタ信号を受け取るが、前段からのポインタ信号は単位遅延素子２７を飛び越して後段へも渡される。従つて、任意の個数の単位遅延素子２７を図２（Ｄ）のモードに設定することで、ポインタ信号を任意の個数の幅を持つてシフトするようなシフトレジスタ回路を構成できる。さらにまた図２（Ｅ）のモードで単位遅延素子２７は、ポインタ信号の後段への伝達を終端する動作をする。すなわち、図２（Ｅ）のモードである単位遅延素子２７よりも後段にはポインタ信号は伝わらないので、後段の回路の消費電力を低く抑える効果がある。
【００３３】
ここで、各々の単位遅延素子２７を所望のモードとするために、第１のセレクト入力２８と、第２のセレクト入力２９のパターンを用意して、ポインタモード制御回路２１のメモリ２２に記憶させることで、任意の間隔や個数でポインタ出力をシフトするようなポインタを構成することができる。例えば図３（Ａ）のようにポインタモード制御回路２１を設定し、ポインタ入力Ｓ52にパルス入力を１つ与えると、それ以降はクロツク信号をクロツク入力Ｓ51に与える度に図３（Ｂ）、図４（Ａ）〜図４（Ｃ）のようにポインタ出力Ｓ6 がシフトしていく。
【００３４】
上述のポインタモード制御回路２１を用いて構成したＤＩＲ３０のポインタを図５に示し、その動作を図６に示す。所望の拡大倍率を実現するためのパターンをポインタモード入力２３に与え、クロツク入力Ｓ51、ポインタ入力Ｓ52、シリアルデータ入力７に従来と同じタイミングで信号を与えるだけで、図６（Ａ）〜図６（Ｃ）に示すように、所望の間隔や個数でＤＩＲ３０のメモリ６に格納できる。従つて並列プロセツサ１にこのＤＩＲ３０を用いると、入出力速度は従来と同じで、例えば画像の任意倍率の拡大処理を行うことができる。
【００３５】
また上述のポインタモード制御回路２１を用いて構成したＤＯＲ３１のポインタを図７に示し、その動作を図８に示す。所望の縮小倍率を実現するためのパターンをポインタモード入力２３に設定し、クロツク入力Ｓ51、ポインタ入力Ｓ52に従来と同じタイミングで信号を与えるだけで、図８（Ａ）〜図８（Ｃ）に示すように、ＤＯＲ３１のメモリ１０から、不要な演算結果をスキツプしてデータをシリアルデータ出力１２上に取り出すことができる。従つて並列プロセツサ１にこのＤＯＲ３１を用いると、入出力速度は従来と同じで、例えば画像の任意倍率の縮小処理を行うことができる。なお図７に示した回路をＤＯＲ３１として用いる場合は、図２（Ｄ）のモードを利用することは、出力データの衝突を招くため一般には勧められない。
【００３６】
以上の構成によれば、このように図５のＤＩＲ３０を用いると共に、図７のＤＯＲ３１を用いることにより、従来と同じタイミングでデータを入出力するだけで、例えば画像の任意倍率の拡大縮小処理を行える並列プロセツサ１を実現できる。
【００３７】
なお図９に本発明の他の実施例を示す。図９の実施例は、ポインタを構成する単位遅延素子２７′で図２（Ｂ）と図２（Ｃ）の２種類のモードだけを利用するものである。２種類のモード選択は１ビツトの情報で可能であるから、ポインタモード制御回路２１′を構成するのに必要なメモリ２２′の容量を、図１の構成と比較して半分に減らすことができる。この構成において、セレクタ２６′は図１の構成における第２のセレクタ２６に相当するが動作論理は逆である。すなわちセレクト入力１９′が論理「０」である場合は、単位遅延素子２７′の出力信号を選択して、後段のセレクタ２５ｂ′に接続する。またセレクト入力１９′が論理「１」である場合は、前段から転送されてくる信号を選択し、後段のセレクタ２５ｂ′に接続する。但しセレクタ２６とセレクタ２６′の差は、回路図の表記上であり実際の回路レイアウトにおいては重要ではない。
【００３８】
また上述の実施例においては、ポインタモード制御回路に一般的なメモリ回路を用いているが、例えばシフトレジスタ回路等のように、状態を書き換えて保持できるような機能を持つ回路であれば、同様にポインタモード制御回路に利用できる。
【００３９】
【発明の効果】
上述のように本発明によれば、データ入力レジスタへのデータ書き込み番地を制御する第１のポインタモード制御手段を設け、第１のデータをデータ入力レジスタに入力する際の第１のデータの個数と間隔を制御するようにしたことにより、従来１つずつしかポインタ出力をシフトできなかつたところを、任意の個数や間隔でシフトでき、かくして高速なクロツクを必要とすることなく、データ入力レジスタにデータを飛び飛びに格納し得る並列プロセツサ装置を実現できる。
【００４０】
また本発明によれば、データ出力レジスタからのデータ読み出し番地を制御する第２のポインタモード制御手段を設け、第２のデータをデータ出力レジスタから出力する際の第２のデータの間隔を制御するようにしたことにより、従来１つずつしかポインタ出力をシフトできなかつたところを、任意の間隔でシフトでき、かくして高速なクロツクを必要とすることなく、データ出力レジスタからデータを飛び飛びに取り出し得る並列プロセツサ装置を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施例による並列プロセツサのＤＩＲ及びＤＯＲに用いるポインタの構成を示すブロツク図である。
【図２】図１のポインタの動作原理の説明に供するブロツク図である。
【図３】図１のポインタの動作の説明に供するブロツク図である。
【図４】図１のポインタの動作の説明に供するブロツク図である。
【図５】図１のポインタを用いた並列プロセツサのＤＩＲを示すブロツク図である。
【図６】図５のＤＩＲの動作の説明に供するブロツク図である。
【図７】図１のポインタを用いた並列プロセツサのＤＯＲを示すブロツク図である。
【図８】図７のＤＯＲの動作の説明に供するブロツク図である。
【図９】本発明の他の実施例による並列プロセツサのＤＩＲ及びＤＯＲに用いるポインタの構成を示すブロツク図である。
【図１０】並列プロセツサの全体構成を示すブロツク図である。
【図１１】画像データと画素データの対応の説明に供する略線図である。
【図１２】画像データの伝送形式の説明に供する略線図である。
【図１３】図１１の並列プロセツサによる画像データの処理手順を示す略線図である。
【図１４】従来の並列プロセツサにおけるＤＩＲの構成を示すブロツク図である。
【図１５】従来の並列プロセツサにおけるＤＯＲの構成を示すブロツク図である。
【図１６】従来の並列プロセツサにおけるＤＩＲの動作の説明に供するブロツク図である。
【図１７】従来の並列プロセツサにおけるＤＩＲの動作の説明に供するブロツク図である。
【図１８】従来の並列プロセツサにおけるＤＯＲの動作の説明に供するブロツク図である。
【図１９】従来の並列プロセツサにおけるＤＯＲの動作の説明に供するブロツク図である。
【符号の説明】
１……並列プロセツサ、２……データ入力レジスタ（ＤＩＲ）、３……プロセツサエレメント（ＰＥ）、４……データ出力レジスタ（ＤＯＲ）、５、９、２０……ポインタ、６、１０……メモリ、７……シリアルデータ入力バス、８……パラレルデータ出力バス、１１……パラレルデータ入力バス、１２……シリアルデータ出力バス、２１……ポインタモード制御回路、２５、２６……セレクタ、２７……単位遅延素子。
【図１】
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【図９】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１０】
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【図１１】
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【図１２】
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【図１４】
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【図１３】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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