(57)【特許請求の範囲】
【請求項１】
第１の電源電位を伝達する第１の電源供給線、
第２の電源電位を伝達する第２の電源供給線、
前記第１の電源供給線上の第１の電源電位と前記第２の電源供給線上の第２の電源電位とを一方および他方動作電源電位として動作し、与えられた信号を処理して出力する内部回路、
前記第１の電源供給線と前記第２の電源供給線との間に結合されるキャパシタ、
前記第１の電源供給線と別に設けられ、前記第１の電源電位を伝達する第３の電源供給線、
前記第２の電源供給線と別に設けられてかつ前記第３の電源供給線と実質的に交流的に非結合とされ、前記第２の電源電位を伝達する第４の電源供給線、および
前記第３の電源供給線上の第１の電源電位と前記第４の電源供給線上の第２の電源電位を一方および他方動作電源電位として動作し、前記内部回路の出力信号をバッファ処理して出力するバッファ回路を備える、半導体装置。
【請求項２】
第１の電源電位を伝達する第１の電源供給線、
第２の電源電位を伝達する第２の電源供給線、
前記第１の電源供給線上の第１の電源電位と前記第２の電源供給線上の第２の電源電位とを一方および他方動作電源電位として動作し、与えられた信号を処理して出力する内部回路、
前記第１の電源供給線および前記第２の電源供給線の間に結合される、有意の容量値を有するキャパシタ、
前記第１の電源供給線と別に設けられ、かつ前記第１の電源電位を伝達する第３の電源供給線、
前記第２の電源供給線と別に設けられ、かつ前記第２の電源電位を伝達する第４の電源供給線、および
前記第３の電源供給線上の第１の電源電位および前記第４の電源供給線上の第２の電源電位を一方および他方動作電源電位として動作し、前記内部回路の出力信号をバッファ処理して出力するバッファ回路を備え、
前記第３の電源供給線と第４の電源供給線との間には、実質的に前記有意の容量値よりも小さな容量値を有する寄生容量のみが、前記第３の電源供給線と前記第４の電源供給線とを容量結合する手段として存在する、半導体装置。
【請求項３】
第１の電源電位を伝達する第１の電源供給線、
第２の電源電位を伝達する第２の電源供給線、
前記第１の電源供給線上の第１の電源電位および前記第２の電源供給線上の第２の電源電位を一方および他方動作電源電位として動作し、与えられた信号を処理して出力する内部回路、
前記第１の電源供給線と前記第２の電源供給線との間に結合される、有意の容量値を有するキャパシタ、
前記第１の電源供給線上の第１の電源電位および前記第２の電源供給線上の第２の電源電位を一方および他方動作電源電位として動作し、与えられた信号を処理して出力する内部回路、
前記第１の電源供給線と別に設けられ、かつ前記第１の電源電位を伝達する第３の電源供給線、
前記第２の電源供給線と別に設けられ、かつ前記第２の電源電位を伝達する第４の電源供給線、
前記第３の電源供給線上の第１の電源電位および前記第４の電源供給線上の第２の電源電位を一方および他方動作電源電位として動作し、前記内部回路の出力信号をバッファ処理して出力するバッファ回路を備え、
前記第１の電源供給線と前記第２の電源供給線との間と、前記第３の電源供給線と前記第４の電源供給線との間のうち、前記第１の電源供給線と前記第２の電源供給線との間のみに有意の容量値を有するキャパシタが接続され、前記第３の電源供給線と前記第４の電源供給線との間には有意の容量値を有するキャパシタが接続されない、半導体装置。
【請求項４】
第１の電源電位を伝達する第１の電源供給線、
第２の電源電位を伝達する第２の電源供給線、
前記第１の電源供給線上の第１の電源電位および前記第２の電源供給線上の第２の電源電位を一方および他方動作電源電位として動作し、与えられた信号に処理を施して出力する内部回路、
前記第１の電源供給線にともに結合される第１および第２の導通ノードと、前記第２の電源供給線に結合されるゲートとを有する第１の絶縁ゲート型電界効果トランジスタ、
前記第１の電源供給線と別に設けられ、前記第１の電源電位を伝達する第３の電源供給線、
前記第２の電源供給線と別に設けられ、前記第２の電源電位を伝達する第４の電源供給線、
前記第３の電源供給線上の第１の電源電位および前記第４の電源供給線上の第２の電源電位を一方および他方動作電源電位として動作し、前記内部回路からの出力信号をバッファ処理するバッファ回路、および
前記第３の電源供給線にそれぞれ結合される第１および第２の導通ノードと、前記第４の電源供給線と電気的に分離されるゲートとを有する第２の絶縁ゲート型電界効果トランジスタを備える、半導体装置。
【請求項５】
前記第１および第３の電源供給線が共通に結合される、外部から与えられる第１の電源電位を受ける第１のパッド、および
前記第２および第４の電源供給線が共通に結合される、外部からの第２の電源電位を受ける第２のパッドをさらに備える、請求項１ないし４のいずれかに記載の半導体装置。
【請求項６】
前記第１の電源供給線が結合される、外部からの第１の電源電位を受ける第１のパッド、
前記第２の電源供給線が結合される、外部からの第２の電源電位を受ける第２のパッド、
前記第１のパッドと別に設けられ、前記第３の電源供給線が結合される、外部からの第１の電源電位を受ける第３のパッド、および
前記第２のパッドと別に設けられ、前記第４の電源供給線が結合される、外部からの第２の電源電位を受ける第４のパッドをさらに備える、請求項１ないし４のいずれかに記載の半導体装置。
【請求項７】
前記バッファ回路は半導体基板領域内に形成され、
前記第１の電源供給線が結合されるパッドに共通に結合され、該パッドから前記第１の電源電位を受けて前記半導体基板領域へ伝達するバイアス電源線をさらに備える、請求項６記載の半導体装置。
【請求項８】
前記バッファ回路は半導体基板領域内に形成され、かつ
前記キャパシタは、前記第１の電源供給線のパッドに結合する第１の部分と前記内部回路に結合される第２の部分とに分割するノードに結合される一方電極を有し、
前記第１の電源供給線の第２の部分と前記半導体基板領域との間に結合され、前記第２の部分上の第１の電源電位を前記半導体基板領域へ伝達するバイアス電源線をさらに備える、請求項５記載の半導体装置。
【請求項９】
前記バッファ回路は、半導体基板領域に形成され、
前記第３の電源供給線は前記半導体基板領域に対しても前記第１の電源電位を供給する、請求項１ないし６のいずれかに記載の半導体装置。
【請求項１０】
前記バッファ回路は、前記半導体基板領域内に形成されかつ前記第１の電源電位と異なるバイアス電位が供給されるウェル領域内に形成される、請求項６ないし９のいずれかに記載の半導体装置。
【請求項１１】
前記バッファ回路は、前記半導体基板領域内に形成されかつ前記半導体基板領域は前記第１の電源電位と異なるバイアス電位にバイアスされる、請求項６ないし９のいずれかに記載の半導体装置。
【請求項１２】
第１の電源電位を供給する第１の電源供給線、
第２の電源電位を供給する第２の電源電位供給線、
前記第１の電源電位供給線上の第１の電源電位と前記第２の電源電位供給線上の第２の電源電位とを一方および他方電源電位として動作し、与えられた信号を処理して出力する内部回路、
前記第１の電源供給線と前記第２の電源電位供給線との間に結合される第１の容量、
前記第１の電源電位供給線と別に設けられ、前記第１の電源電位を伝達する第３の電源供給線、
前記第２の電源電位供給線と別に設けられ、かつ前記第３の電源供給線と実質的に交流的に非結合とされ、前記第２の電源電位を伝達する第４の電源供給線、前記第３の電源供給線上の第１の電源電位と前記第４の電源供給線上の第２の電源電位を一方および他方動作電源電位として動作し、前記内部回路の出力信号をバッファ処理して出力するバッファ回路、および
前記第３の電源供給線と前記第４の電源供給線との間に存在する第２の容量を備え、前記第１の容量の容量値は、前記第２の容量の容量値よりも少なくとも２桁大きい、半導体装置。
【請求項１３】
論理処理を行うロジック部と、少なくとも前記ロジック部のためのデータを格納するメモリ部とを有する半導体装置であって、
第１の電源パッドに第１の電源線を介して接続されかつ第１の接地パッドに接続されて前記第１の電源パッドおよび第１の接地パッドから一方および他方動作電源を供給され、前記ロジック部およびメモリ部に共通に設けられ、動作時、前記半導体装置外部とデータおよび信号の入出力を行う入出力バッファをさらに備え、
前記ロジック部は、前記第１の電源パッドと異なる第２の電源パッドに第２の電源線を介して接続されかつ前記第１の接地パッドと異なる第２の接地パッドに接続されて前記第２の電源パッドおよび前記第２の接地パッドから一方および他方電源を供給され、動作時、少なくとも前記メモリ部からデータまたは信号を受けて所定の処理を行うロジック回路を含み、
前記第１および第２の電源線のうち、前記第２の電源線のみにデカップリング用キャパシタが結合される、半導体装置。
【請求項１４】
論理処理を行うロジック部と、少なくとも前記ロジック部のためのデータを格納するメモリセルを含むメモリ部とを有する半導体装置であって、
第１の電源パッドに第１の電源線を介して接続されかつ第１の接地パッドに接続されて前記第１の電源パッドおよび第１の接地パッドから一方および他方動作電源を供給され、前記ロジック部およびメモリ部に共通に設けられ、動作時、前記半導体装置外部とデータおよび信号の入出力を行う入出力バッファをさらに備え、
前記メモリ部は、前記第１の電源パッドと異なる第２の電源パッドに第２の電源線を介して接続されかつ前記第１の接地パッドと異なる第２の接地パッドに接続されて前記第２の電源パッドおよび前記第２の接地パッドから一方および他方電源を供給され、動作時、少なくとも前記メモリセルのデータの検知増幅を行うセンスアンプを含み、
前記第１および第２の電源線のうち、前記第２の電源線のみにデカップリング用キャパシタが結合される、半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置に関し、特に、バッファ回路の動作時における電源ノイズの影響を低減するための構成に関する。より特定的には、本発明は、半導体記憶装置における出力バッファ回路の電源ノイズの他の内部回路へ及ぼす影響を低減するための構成に関する。
【０００２】
【従来の技術】
現在、パーソナルコンピュータおよびワークステーションを始めさまざまな電気製品に、マイクロコンピュータ、メモリおよびゲートアレイなどの種々の半導体装置が搭載されている。これらの半導体装置は、装置外部と信号またはデータの授受を行なうためのパッドを有している。このパッドは、半導体装置がパッケージに封止されている場合には、外部ピン端子に接続され、また半導体装置が他の半導体装置と同じチップまたはウェハ上に形成される場合には、内部配線に結合される。信号またはデータを出力するパッドに対しては、外部装置の入力容量および配線容量などにより大きな負荷が存在するため、その出力パッドに対しては、装置内部で形成された信号または記憶情報を出力するために大きな電流駆動力を有するドライバ回路（出力バッファ回路）が設けられる。
【０００３】
特に、半導体装置がパッケージに封止されて、電気製品に搭載される場合、この半導体装置のピン端子が、実装基板上のプリント配線等に接続される。したがって、このピン端子に接続される他の半導体装置の入力容量およびプリント配線の浮遊容量が大きく、この比較的容量値の大きな負荷容量（寄生容量）を一定時間内に充放電することが必要とされ、この出力バッファ回路（ドライバ回路）の電流駆動力は内部回路の電流駆動力に比べて十分大きくされる。
【０００４】
図２７は、たとえば特開昭６１−２９４９２９号公報に示される従来の半導体記憶装置における出力バッファ回路の構成を示す図である。図２７において、出力バッファ回路は、電源電圧Ｖｃｃを受ける電源ノード１ａと出力ノード２との間に接続されるｐチャネルＭＯＳトランジスタ３と、出力ノード２と接地電圧ＧＮＤを受ける接地ノード１ｂとの間に接続されるｎチャネルＭＯＳトランジスタ４と、内部読出データｄ１とインバータ７を介して与えられるデータ出力イネーブル信号ＺＯＥを受けるＮＡＮＤ回路５と、内部読出データｄ１とデータ出力イネーブル信号ＺＯＥを受けるＮＯＲ回路６を含む。ＮＡＮＤ回路５の出力信号はＭＯＳトランジスタ３のゲートへ与えられ、ＮＯＲ回路６の出力信号はＭＯＳトランジスタ４のゲートへ与えられる。出力ノード２には比較的大きな寄生容量ＣＬが存在する。次にこの図２７に示す出力バッファ回路の動作を図２７に示す動作波形図を参照して説明する。
【０００５】
内部読出データｄ１がスタンバイ状態の中間電位からＬレベルへ変化する。データ出力イネーブル信号ＺＯＥがＨレベルのとき、インバータ７の出力信号はＬレベルであり、ＮＡＮＤ回路５の出力信号がＨレベルであり、またＮＯＲ回路６の出力信号がＬレベルである。したがって、ＭＯＳトランジスタ３および４はともにオフ状態であり、出力バッファ回路は、出力ハイインピーダンス状態（Ｈｉ−Ｚ）とされる。
【０００６】
時刻Ｔ０において、データ出力イネーブル信号ＺＯＥがＬレベルの活性状態とれさると、インバータ７の出力信号がＨレベルとなり、ＮＡＮＤ回路５およびＮＯＲ回路６がともにインバータとして作用し、ＮＡＮＤ回路５およびＮＯＲ回路６の出力信号がともにＨレベルとなり、応じてＭＯＳトランジスタ３がオフ状態、ＭＯＳトランジスタトランジスタ４がオン状態とされる。したがって、出力ノード２がこのオン状態のＭＯＳトランジスタ４を介して接地ノード１ｂへ放電され、外部読出データＤ１がハイインピーダンス状態Ｈｉ−Ｚから接地電位レベルへ立下がる。
【０００７】
時刻Ｔ１において、データ出力イネーブル信号ＺＯＥがＨレベルとされると、この内部読出データｄ１の論理レベルにかかわらず、ＮＡＮＤ回路５およびＮＯＲ回路６の出力信号がそれぞれＨレベルおよびＬレベルとなり、出力バッファ回路は再び出力ハイインピーダンス状態とされる。
【０００８】
次に別のメモリセルが選択されてＨレベルのデータが読出され、内部読出データｄ１がＨレベルとされると、時刻Ｔ１において再びデータ出力イネーブル信号ＺＯＥがＬレベルとされる。この状態において、再びＮＡＮＤ回路５およびＮＯＲ回路６がインバータとして作用し、これらの回路５および６の出力信号がＬレベルとされる。したがって、ＭＯＳトランジスタ３がオン状態となり、ＭＯＳトランジスタ４がオフ状態とされる。出力ノード２がこのオン状態のＭＯＳトランジスタ３を介して電源電圧Ｖｃｃレベルにまで充電され、外部読出データＤ１がＨレベルとされる。
【０００９】
時刻Ｔ３において、再びデータ出力イネーブル信号ＺＯＥがＨレベルとされると、この出力バッファ回路は再び出力ハイインピーダンス状態となる。
【００１０】
【発明が解決しようとする課題】
図２９は、半導体装置の電源線および接地線の配置態様の一例を示す図である。図２９において、所定の処理動作を行なって、内部読出データｄ１を生成する内部回路１１と出力バッファ回路１２とに対し、共通に電源線１０ａおよび接地線１０ｂが設けられる。この電源線１０ａ上に電源電圧Ｖｃｃが伝達され、接地線１０ｂ上に接地電圧ＧＮＤが伝達される。出力バッファ回路１２からの読出データ信号Ｄ１がＬレベルからＨレベルとなる場合には、図２７に示すように、電源ノード１ａから出力ノード２へＭＯＳトランジスタ３を介して電流が供給される。出力バッファ回路１２は、その出力ノード２に存在する大きな寄生容量ＣＬを高速で充電するために、ＭＯＳトランジスタ３および４は大きな電流駆動力を有している。したがってこの場合、図３０に示すように、出力バッファ回路１２からの読出データ信号Ｄ１がＬレベルからＨレベルへ立上がるとき、この電源線１０ａ上の電流が急速に消費され、電源線１０ａ上の電源電圧Ｖｃｃがほぼ０．５Ｖ程度低下する。また、出力バッファ回路１２からの読出データ信号Ｄ１がＨレベルがＬレベルへ低下するときには、図２７に示すＭＯＳトランジスタ４が導通し、出力ノード２から接地ノード１ｂへ大きな電流が急速に放電される。この場合、接地線１０ｂがこの出力バッファ回路１２から急激に放電される大電流をすべて吸収することができず、この接地電圧ＧＮＤの電位レベルが約０．５Ｖ上昇する。
【００１１】
この電源線１０ａおよび接地線１０ｂ上の電源ノイズ（電源電圧および接地電圧それぞれにおけるノイズ）は内部回路１１へ伝達される。電源電圧Ｖｃｃが５Ｖ程度の場合、この電源ノイズは、電源電圧Ｖｃｃの約１／１０程度の大きさであり、相対的に小さく、内部回路１１においてこの電源ノイズによる誤動作が生じるというような問題は生じない。しかしながら、近年の半導体装置の高集積化に伴って、低消費電力化および高速動作のために、電源電圧Ｖｃｃの電位レベルが３．３Ｖまたはそれ以下よりも低くすることが一般的に行なわれる。この場合、この０．５Ｖの電源ノイズは、電源電圧Ｖｃｃに対し、約１／６程度の大きさを有するために、この電源ノイズにより内部回路１１が誤動作し、Ｈレベルの信号がＬレベルまたはＬレベルの信号がＨレベルと判定され、誤動作が生じるという問題が生じる。
【００１２】
上述のような、電源ノイズを吸収するために、図３１に示すように内部回路１１および出力バッファ回路１２それぞれの近傍に安定化のためのデカップリング容量Ｃ１およびＣ２が設けられる。これらのデカップリング容量Ｃ１およびＣ２は、それぞれ電源線１０ａと接地線１０ｂの間に接続される。入力バッファ回路１２が動作し、電源線１０ａ上の電流を消費し、電源電圧Ｖｃｃが低下するときには、このデカップリング容量Ｃ２が蓄積する正電荷を電源線１０ａへ供給し、電源電圧Ｖｃｃの低下を抑制する。一方、出力バッファ回路１２が動作し、接地線１０ｂへ電流を放電する場合には、この放電電流をデカップリング容量Ｃ２で吸収し、接地電圧ＧＮＤの上昇を抑制する。
【００１３】
また内部回路１１近傍に設けられたデカップリング容量Ｃ１により、この内部回路１１に対する電圧ＶｃｃおよびＧＮＤの電源ノイズを抑制し、また出力バッファ回路１２の動作による電源ノイズが内部回路１１へ伝達されるのを防止する。
【００１４】
このデカップリング容量は、その蓄積電荷（正電荷および負電荷）により、電源ノイズを抑制しており、電源電圧Ｖｃｃの低下および接地電圧ＧＮＤの上昇を抑制するためにはたとえば４５０ｐＦ程度の数百ピコファラッドの容量値を有する。このデカップリング容量Ｃ１およびＣ２により、電源線１０ａおよび接地線１０ｂは、容量結合される。電源線１０ａ上の電源電圧Ｖｃｃの低下速度は急激であり、交流的に変化する。したがって、図３２に示すように、このデカップリング容量Ｃ２より、電源線１０ａおよび接地線１０ｂが交流的に結合され、この電源電圧Ｖｃｃの電位低下が接地線１０ｂへ伝達され、接地電圧ＧＮＤが低下する。デカップリング容量Ｃ１およびＣ２は、接地電圧ＧＮＤの上昇をその蓄積負電荷により吸収する。したがって、接地電圧ＧＮＤが低下した場合、このデカップリング容量Ｃ１およびＣ２では電位低下を吸収することができない。半導体装置が半導体記憶装置であり、内部回路１１が、メモリセルアレイを駆動する回路である場合、以下のような問題が生じる。
【００１５】
図３３は、メモリセルの構成を示す図である。図３３において、メモリセルＭＣは、ビット線ＢＬに接続される一方導通ノードと、ストレージノードＳＮに接続される他方導通ノードと、ワード線ＷＬに接続されるゲートとを有するｎチャネルＭＯＳトランジスタで構成されるアクセストランジスタＱＭと、ストレージノードＳＮに接続される一方電極と、セルプレート電位Ｖｃｐを受ける他方電極とを有するメモリキャパシタＣＭを含む。通常、セルプレート電位Ｖｃｐは、（Ｖｃｃ＋ＧＮＤ）／２の中間電位レベルに保持される。ストレージノードＳＮに、記憶情報が電荷の形態で格納される。
【００１６】
今、ワード線ＷＬが非選択状態であり、その電位が０Ｖの場合を考える。出力バッファ回路１２の動作時においては、ビット線ＢＬは、選択されたワード線（ワード線ＷＬと別のワード線）に接続されかつこのビット線ＢＬに接続されるメモリセルの記憶データに従ってＨレベルまたはＬレベルとされる。今、ビット線ＢＬの電位がＬレベルであり、０Ｖの場合を考える。このとき、図３２に示すように、出力バッファ回路１２が動作し、電源電圧Ｖｃｃが低下した場合、応じて接地電圧ＧＮＤも低下する。この接地電圧ＧＮＤの低下は、図３１に示すように、内部回路１１へ伝達され、ビット線ＢＬの電位０Ｖが負電位レベルに低下する。ワード線ＷＬの電位は０Ｖであり、したがってメモリトランジスタＱＭのゲート−ソースの電位差が、０Ｖよりも大きな値となり、メモリトランジスタＱＭが弱い導通状態となり、ストレージノードＳＮに蓄積された電荷（正電荷）がビット線ＢＬへ放電される。したがって、非選択メモリセルの蓄積電荷が減少し、メモリセルのデータ保持特性が劣化し、最悪の場合には、この非選択メモリセルの記憶データが破壊される。
【００１７】
また、選択メモリセルがＨレベルの記憶データを保持し、ビット線ＢＬの電位が電源電圧Ｖｃｃレベルに保持されているときに、電源ノイズによりこのビット線ＢＬの電位Ｖｃｃが低下すると、選択メモリセルへのＨレベルの書込データの電位レベルが低下し、ストレージノードＳＮに必要とされる電荷を蓄積させることができなくなるという問題が生じ、同様にＨレベルのデータ書込時またはリストア時において、ストレージノードＳＮの電荷量が低減され、応じてこのメモリセルの電荷保持特性が劣化するという問題が生じる。
【００１８】
また、出力バッファ回路１２において、接地線１２ｂ上の接地電圧ＧＮＤが低下した場合、Ｌレベルへ駆動するためのＭＯＳトランジスタ４のゲート−ソース間電位差が大きくなり、ＭＯＳトランジスタが弱いオン状態となり、この出力ノード２から接地ノード１ｂへ電流が流れる。これにより、電源電圧Ｖｃｃの電位レベルがさらに低下し、また接地電圧ＧＮＤも応じて低下し、電源ノイズが大きくなり、また読出データ信号Ｄ１の電位レベルも低下し、正確なデータを読出すことができなくなるという問題が生じる。また、このときには、ＭＯＳトランジスタ３および４を介して電源ノード１ａから接地ノード１ｂへ電流が流れ、出力バッファ回路における消費電流が増加するという問題が生じる。
【００１９】
図３４は、従来の出力バッファ回路の他の構成を示す図である。図３４においては、出力バッファ回路は、内部読出データ信号ｄ１を受けるインバータ１３と、データ出力イネーブル信号ＺＯＥとインバータ１３の出力信号を受けるＮＯＲ回路１４と、内部読出データ信号ｄ１とデータ出力イネーブル信号ＺＯＥを受けるＮＯＲ回路１５と、電源ノード１ａと出力ノード２の間に接続され、ＮＯＲ回路１４の出力信号がＨレベルのときに導通するｎチャネルＭＯＳトランジスタ１６と、出力ノード２と接地ノード１ｂの間に接続され、ＮＯＲ回路１５の出力信号がＨレベルのときに導通するｎチャネルＭＯＳトランジスタ１７を含む。ＭＯＳトランジスタ１６および１７の基板領域（半導体基板またはウェル領域）は、負のバイアス電圧ＶＢＢを受ける。
【００２０】
データ出力イネーブル信号ＺＯＥがＨレベルのときには、ＮＯＲ回路１４および１５の出力信号はともにＬレベルであり、ＭＯＳトランジスタ１６および１７は、ともにオフ状態であり、出力バッファ回路は出力ハイインピーダンス状態とされる。データ出力イネーブル信号ＺＯＥがＬレベルとされると、ＮＯＲ回路１４および１５が、ともにインバータとして作用する。内部読出データ信号ｄ１がＬレベルのときには、ＮＯＲ回路１４の出力信号がＬレベル、ＮＯＲ回路１５の出力信号がＨレベルとされ、ＭＯＳトランジスタ１７がオン状態とされ、出力ノード２は接地電圧ＧＮＤレベルに放電される。内部読出データ信号ｄ１がＨレベルのときには、ＮＯＲ回路１４の出力信号がＨレベル、ＮＯＲ回路１５の出力信号がＬレベルとなり、出力ノード２は、オン状態のＭＯＳトランジスタ１６を介して電源電圧Ｖｃｃレベルに充電される。
【００２１】
この図３４に示す出力バッファ回路の場合、先に上で説明した出力バッファ回路と同様の電源ノイズの問題が生じる。この図３４に示す出力バッファ回路の構成の場合、さらに、この基板バイアス電圧ＶＢＢによる問題が生じる。
【００２２】
図３５は、図３４に示す出力バッファ回路と内部回路に含まれるメモリセルの断面構造を概略的に示す図である。図３５において、出力バッファ回路は、Ｐ型半導体基板２０の表面に形成されるＰ型ウェル２２に形成される。図３５においては、出力バッファ回路に含まれるＭＯＳトランジスタ１６の構成のみを示す。このＭＯＳトランジスタ１６は、Ｐウェル２２の表面に互いに間をおいて形成される高濃度Ｎ型（Ｎ＋）不純物領域２２ａおよび２２ｂと、不純物領域２２ａおよび２２ｂの間のチャネル領域上にゲート絶縁膜（図示せず）を介して形成されるゲート電極２２ｃを含む。不純物領域２２ｂは、電源ノード１ａに接続される。このＰウェル２２の表面に、高濃度Ｐ型（Ｐ＋）不純物領域２２ｄが形成される。この不純物領域２２ｄを介してＰウェル２２にバイアス電圧ＶＢＢが印加される。
【００２３】
メモリセルは、Ｐ型半導体基板２０表面に、Ｐウェル２２と分離して形成されるＰウェル２４内に形成される。メモリセルは、Ｐウェル２４表面に互いに間をおいて形成されるＮ＋不純物領域２４ａおよび２４ｂと、不純物領域２４ａおよび２４ｂの間のチャネル領域上にゲート絶縁膜（図示せず）を介して形成されるゲート電極２４ｃを含む。不純物領域２４ａはビット線ＢＬに接続され、ゲート電極２４ｃがワード線ＷＬに接続される。メモリセルは、さらに、不純物領域２４ｂに接続される導電層２４ｄと、導電層２４ｄと対向して形成される導電層２４ｅを含む。これらの導電層２４ｄおよび２４ｅは、メモリキャパシタの電極を形成する。
【００２４】
Ｐウェル２４表面に、さらに、バイアス電圧ＶＢＢを受けるＰ＋不純物領域２４ｆが形成される。このバイアス電圧ＶＢＢは共通のバイアス電圧発生回路から与えられる。すなわち、Ｐウェル２２とＰウェル２４とは、このバイアス電圧ＶＢＢ伝達線を介して電気的に接続される。不純物領域２２ｅとＰウェル２２の間には、結合容量２２ｅが形成される。
【００２５】
今、図３６に示すように、電源ノイズが発生し、電源電圧Ｖｃｃが低下したとき、この寄生容量２２ｅにより、Ｐウェル２２の電位も低下する。このＰウェル２２の電位低下は、不純物領域２２ｄを介してＰウェル２４のＰ＋不純物領域２４ｆへ伝達され、応じてＰウェル２４のバイアス電圧レベルも変化する。ｎチャネルＭＯＳトランジスタのしきい値電圧は、バイアス電圧ＶＢＢの絶対値｜ＶＢＢ｜の平方根に比例する。したがって、Ｐウェル２４のバイアス電圧ＶＢＢが低下したとき、このメモリトランジスタのしきい値電圧が大きくなる。これにより、選択状態とされたメモリセルに含まれるメモリトランジスタのコンダクタンスが大きくなり、Ｈレベルデータ書込時において、十分な量の電荷をストレージノード（不純物領域２４ｂ）へ伝達することができなくなるという問題が生じる。
【００２６】
寄生容量２２ｅにより、バイアス電圧ＶＢＢが低下し、応じてＰウェル２４のバイアス電圧レベルが低下すると不純物領域２４ｂとＰウェル２４との間の接合容量による容量結合により不純物領域２４ｂから不純物領域２４ａへ電荷が流出し、メモリセルの蓄積電荷量が低下する。これらにより、バイアス電圧ＶＢＢの変動により、メモリセルの電荷保持特性が劣化するという問題が生じる。
【００２７】
半導体記憶装置においては、入出力データのビット数が増大し、応じて出力バッファ回路の数も増加し、この出力バッファ回路の電源ノイズがより大きくなる傾向にある。またロジック回路などの半導体装置においても、その高集積化に従って出力信号の数が増加し、応じて出力バッファ回路の数も増加し、同様電源ノイズの問題が顕著となる傾向にある。
【００２８】
また、電源ノイズの大きさを小さくするためには、出力ノード２の充放電速度を小さくすればよいが、この場合、データ出力速度の低下がもたらされるため、高速でデータなどの出力信号を出力することができなくなるという問題が生じる。
【００２９】
それゆえに、この発明の目的は、バッファ回路動作時における電源ノイズの内部回路に及ぼす影響が低減された半導体装置を提供することである。
【００３０】
この発明の他の目的は、メモリセルの電荷保持特性が改善された半導体装置を提供することである。
【００３１】
【課題を解決するための手段】
請求項１に係る半導体装置は、第１の電源電位を伝達する第１の電源供給線と、第２の電源電位を伝達する第２の電源供給線と、第１の電源供給線上の第１の電源電位と第２の電源供給線上の第２の電源電位とを両動作電源電位として動作し、与えられた信号を処理して出力する内部回路と、第１の電源供給線と第２の電源供給線との間に結合されるキャパシタと、第１の電源供給線と別に設けられ、第１の電源電位を伝達する第３の電源供給線と、第２の電源供給線と別に設けられてかつ実質的に第３の電源供給線と交流的に非結合状態とされ、第２の電源電位を伝達する第４の電源供給線と、第３の電源供給線上の第１の電源電位と第４の電源供給線上の第２の電源電位を一方および他方動作電源電位として動作し、内部回路の出力信号をバッファ処理して出力するバッファ回路を備える。
【００３２】
請求項２に係る半導体装置は、第１の電源電位を伝達する第１の電源供給線と、第２の電源電位を伝達する第２の電源供給線と、第１の電源供給線上の第１の電源電位と第２の電源供給線上の第２の電源電位とを一方および他方動作電源電位として動作し、与えられた信号を処理して出力する内部回路と、第１の電源供給線および第２の電源供給線の間に結合される、有意の容量値を有するキャパシタと、第１の電源供給線と別に設けられ、かつ第１の電源電位を伝達する第３の電源供給線と、第２の電源供給線と別に設けられ、かつ第２の電源電位を伝達する第４の電源供給線と、第３の電源供給線上の第１の電源電位および第４の電源供給線上の第２の電源電位を一方および他方動作電源電位として動作し、内部回路の出力信号をバッファ処理して出力するバッファ回路を備える。第３の電源供給線と第４の電源供給線との間には、実質的に有意の容量値よりも小さな容量値を有する寄生容量のみが第３の電源供給線と第４の電源供給線とを容量結合する手段として存在する。
【００３３】
請求項３に係る半導体装置は、第１の電源電位を伝達する第１の電源供給線と、第２の電源電位を伝達する第２の電源供給線と、第１の電源供給線上の第１の電源電位および第２の電源供給線上の第２の電源電位を一方および他方動作電源電位として動作し、与えられた信号を処理して出力する内部回路と、第１の電源供給線と第２の電源供給線との間に結合される、有意の容量値を有するキャパシタと、第１の電源供給線上の第１の電源電位および第２の電源供給線上の第２の電源電位を一方および他方動作電源電位として動作し、与えられた信号を処理して出力する内部回路と、第１の電源供給線と別に設けられ、かつ第１の電源電位を伝達する第３の電源供給線と、第２の電源供給線と別に設けられ、かつ第２の電源電位を伝達する第４の電源供給線と、第３の電源供給線上の第１の電源電圧および第４の電源供給線上の第２の電源電圧を一方および他方動作電源電圧として動作し、内部回路の出力信号をバッファ処理して出力するバッファ回路とを含む。第３の電源供給線と第４の電源供給線との間には、有意の容量値を有するキャパシタは接続されない。
【００３４】
請求項４に係る半導体装置は、第１の電源電圧を伝達する第１の電源供給線と、第２の電源電位を伝達する第２の電源供給線と、第１の電源供給線上の第１の電源電圧および第２の電源供給線上の第２の電源電圧を一方および他方動作電源電圧として動作し、与えられた信号に処理を施して出力する内部回路と、第１の電源供給線に結合される第１および第２の導通ノードと、第２の電源供給線に結合されるゲートとを有する第１の絶縁ゲート型電界効果トランジスタと、第１の電源供給線と別に設けられ、第１の電源電圧を伝達する第３の電源供給線と、第２の電源供給線と別に設けられ、第２の電源電圧を伝達する第４の電源供給線と、第３の電源供給線上の第１の電源電圧と第４の電源供給線上の第２の電源電圧を一方および他方動作電源電圧として動作し、内部回路からの出力信号をバッファ処理するバッファ回路と、第３の電源供給線にそれぞれ結合される第１および第２の導通ノードと、無接続状態とされるゲートとを有する第２の絶縁ゲート型電界効果トランジスタとを備える。
【００３５】
請求項５に係る半導体装置は、請求項１ないし４のいずれかの装置が、第１および第３の電源供給線が共通に結合される、第１の電源電位を受ける第１のパッドと、第２および第４の電源供給線が結合される、第２の電源電圧が供給される第２のパッドをさらに備える。
【００３６】
請求項６に係る半導体装置は、請求項１ないし４のいずれかの装置が、さらに、第１の電源供給線が結合される、第１の電源電圧を受ける第１のパッドと、第２の電源供給線が結合される、第２の電源電圧を受ける第２のパッドと、第１のパッドと別に設けられかつ第３の電源供給線が結合される、第１の電源電圧を受ける第３のパッドと、第２のパッドと別に設けられ、第４の電源供給線が結合される、第２の電源電圧を受ける第４のパッドをさらに備える。
【００３７】
請求項７に係る半導体装置は、請求項６の装置におけるバッファ回路が半導体基板領域内に形成され、第１のパッドに共通に結合され、この第１のパッドから第１の電源電位を受けて半導体基板領域へ供給するバイアス電源線をさらに備える。
【００３８】
請求項８に係る半導体装置は、請求項５の装置が、さらに第１の電源供給線のパッドに結合する第１の部分と内部回路に結合する第２の部分とに分割するノードと第２の供給線の間に結合されるキャパシタと、バッファ回路が形成される半導体基板領域と第１の電源供給線の第２の部分との間に結合され、この第２の部分上の第１の電源電圧を半導体基板領域へ伝達するバイアス電源線を備える。
【００４６】
請求項１６に係る半導体装置は、請求項１ないし６のいずれかの装置において、バッファ回路は、半導体基板領域に形成され、第３の電源供給線は、この半導体基板領域にも結合される。
【００５１】
請求項１０に係る半導体装置は、請求項６ないし９のいずれかの装置のバッファ回路が、半導体基板領域内に形成されかつ第１の電源電位と異なるバイアス電位が供給されるウェル領域内に形成される。
請求項１１に係る半導体装置は、請求項６ないし９のいずれかの装置におけるバッファ回路が、この半導体基板領域に形成され、かつこの半導体基板領域には、第１の電源電位と異なるバイアス電位が供給される。
【００５２】
請求項１２に係る半導体装置は、第１の電源電位を供給する第１の電源供給線と、第２の電源電位を供給する第２の電源電位供給線と、この第１の電源電位供給線上の第１の電源電位と第２の電源電位供給線上の第２の電源電位とを一方および他方電源電位として動作し、与えられた信号を処理して出力する内部回路と、第１の電源供給線と第２の電源電位供給線との間に結合される第１の容量と、第１の電源電位供給線と別に設けられ、第１の電源電位を伝達する第３の電源供給線と、第２の電源電位供給線と別に設けられ、かつ第３の電源供給線と実質的に交流的に非結合とされ、第２の電源電位を伝達する第４の電源供給線と、第３の電源供給線上の第１の電源電位と第４の電源供給線上の第２の電源電位を一方および他方動作電源電位として動作し、内部回路の出力信号をバッファ処理して出力するバッファ回路と、第３の電源供給線と第４の電源供給線との間に存在する第２の容量を含む。第１の容量の容量値は、第２の容量の容量値よりも少なくとも２桁大きい。
請求項１３に係る半導体装置は、論理処理を行なうロジック部と、少なくともロジック部のためのデータを格納するメモリ部とを有する半導体装置であって、第１の電源パッドに第１の電源線を介して接続されかつ第１の接地パッドに接続されて前記第１の電源パッドおよび第１の接地パッドから一方および他方動作電源を供給され、ロジック部およびメモリ部に共通に設けられ、動作時、半導体装置外部とデータおよび信号の入出力を行なう入出力バッファをさらに含む。
ロジック部は、第１の電源パッドと異なる第２の電源パッドに第２の電源線を介して接続されかつ第１の接地パッドと異なる第２の接地パッドに接続されて第２の電源パッドおよび前記第２の接地パッドから一方および他方電源を供給され、動作時、少なくともメモリ部からデータまたは信号を受けて所定の処理を行なうロジック回路を含む。第１および第２の電源線のうち、前記第２の電源線のみにデカップリング用キャパシタが結合される。
請求項１４に係る半導体装置は、論理処理を行なうロジック部と、少なくともこのロジック部のためのデータを格納するメモリセルを含むメモリ部とを有する半導体装置であって、第１の電源パッドに第１の電源線を介して接続されかつ第１の接地パッドに接続されて第１の電源パッドおよび第１の接地パッドから一方および他方動作電源を供給され、ロジック部およびメモリ部に共通に設けられ、動作時、半導体装置外部とデータおよび信号の入出力を行なう入出力バッファをさらに含む。
メモリ部は、第１の電源パッドと異なる第２の電源パッドに第２の電源線を介して接続されかつ第１の接地パッドと異なる第２の接地パッドに接続されて第２の電源パッドおよび第２の接地パッドから一方および他方電源を供給され、動作時、少なくともメモリ部のメモリセルのデータの検知増幅を行なうセンスアンプを含む。第１および第２の電源線のうち、第２の電源線のみにデカップリング用キャパシタが結合される。
【００５３】
バッファ回路に設けられた電源供給線間の有意の容量結合（交流的な結合）をなくすことにより、一方の電源供給線上の電圧ノイズが他方の電源供給線へ伝達されるのが防止され、これらの電源供給線上の電圧を安定化させることができる。
【００５５】
また、ロジックとメモリとが混載される半導体装置において、入出力バッファと、ロジックまたはメモリ部のセンスアンプの電源を別系統とし、入出力バッファの電源にはデカップル用のキャパシタを接続せず、ロジックまたはセンスアンプの電源にデカップル用のキャパシタを接続することにより、入出力バッファの電源を安定化させることができ、安定にデータ／信号を外部転送することが出来る。
【００５６】
【発明の実施の形態】
［全体の構成］
図１は、この発明に従う半導体装置の全体の構成を概略的に示す図である。図１において、半導体装置１００は、与えられる信号ＩＮに従って所定の処理を行なう内部回路１０２と、この内部回路１０２から与えられる信号をバッファ処理して出力信号（読出データ信号）Ｄを出力する出力回路１０４を含む。内部回路１０２は、行列状に配列される複数のメモリセルを有するメモリセルアレイ１０２ａと、外部から与えられる信号ＩＮに従ってメモリセルアレイ１０２ａのメモリセルを選択し、該選択されたメモリセルのデータを読出して出力回路１０４へ与えるアレイ周辺回路１０２ｂを含む。このアレイ周辺回路１０２ｂは、したがって、アドレスデコード回路、データ入力回路、メモリセルアレイ１０２ａ用のプリチャージ／イコライズ回路、内部読出回路（プリアンプ）等を含む。
【００５７】
出力回路１０４は、したがって、内部読出データ信号を増幅して外部へ出力する出力バッファ回路、特に好ましくは出力バッファ回路の最終段を構成する。
【００５８】
図２は、この発明に従う半導体装置の変更例の全体構成を概略的に示す図である。図２において、半導体装置１１０は、外部から与えられる入力信号ＩＮをバッファ処理して内部信号を生成する入力バッファ回路１１０ａと、この入力バッファ回路１１０ａの出力信号に所定の処理を施す内部回路１１０ｂと、内部回路１１０ｂの出力信号をバッファ処理するバッファ回路１１０ｃと、このバッファ回路１１０ｃの出力信号に対しさらに所定の処理を施す内部回路１１０ｄと、内部回路１１０ｄから与えられた信号をバッファ処理して出力信号Ｄｏｕｔを生成して装置外部に出力する出力バッファ回路１１０ｅを含む。この半導体装置１１０は、たとえば論理回路であり、内部回路１１０ｂおよび１１０ｄは、それぞれ所定の論理処理を実行する。バッファ回路１１０ｃは、半導体装置１１０内部において、比較的大きな容量の内部信号線を高速で駆動するために設けられる。
【００５９】
本発明は、この図１に示す出力回路１０４ならびに図２に示すバッファ回路１１０ｃおよび出力バッファ回路１１０ｅのいずれに対しても適用可能である。しかしながら、以下の説明においては、説明を簡単にするために、装置外部へ信号を出力する出力回路について説明する。
【００６０】
図３は、出力回路の構成の一例を示す図である。図３において、出力回路１０４は、電源ノード１１１ａと出力ノード１１２の間に接続され、そのゲートに内部ドライブ信号φ０を受けるｎチャネルＭＯＳトランジスタ１１３と、出力ノード１１２と接地ノード１１１ｂの間に接続され、そのゲートにドライブ信号φ１を受けるｎチャネルＭＯＳトランジスタ１１４を含む。ＭＯＳトランジスタ１１３および１１４の基板領域には、負のバイアス電圧ＶＢＢが印加される。この出力回路１０４の構成は、実質的に図３４に示す出力バッファ回路の最終段の構成と同じである。出力バッファ回路において、大きな電流駆動力を有するＭＯＳトランジスタは最終段においてのみ設けられており、したがってこの最終段のＭＯＳトランジスタ１１０および１１４の動作時における電源ノイズの影響を防止する。図４（Ａ）〜（Ｃ）は、図３に示す出力回路の平面レイアウトおよび断面構造の一例を示す図である。
【００６１】
図４（Ａ）において、ＭＯＳトランジスタ１１３の活性領域（Ｐウェル）１１３ａおよびＭＯＳトランジスタ１１４のための活性領域（Ｐウェル）１１４ａを取囲むように、負の基板バイアス電圧ＶＢＢが印加される不純物領域１１７が形成される。この基板バイアス電圧印加領域１１７を取囲むようにその外周に、ノイズ吸収のためのバイアス電圧ＶＣＣ２が印加されるノイズ吸収用バイアス電位印加領域１１８が形成される。ＭＯＳトランジスタ１１３に対する電源電圧ＶＣＣ１は、低抵抗の配線（ノードと同じ符号で示す）１１１ａを介して与えられる。この電源線１１１ａは、活性領域１１３ａ上を横切るように形成される歯状部分を有する。ドライブ信号φ０を伝達する信号線１１３ｂは、その電源線１１１ａの歯状部分と隣接して活性領域１１３ａ上に延在する歯状部分を有する。この信号線１１３ｂの歯状部分は、ＭＯＳトランジスタ１１３のゲートとなる。このゲート電極層に隣接して延在する歯状部分を有する出力信号線１１５が形成される。この出力信号線１１５は、またＭＯＳトランジスタ１１４の活性領域１１４ａ上を横切るように延在する歯状部分を有する。
【００６２】
接地線（接地ノードと同じ符号で示す）１１１ｂは、ＭＯＳトランジスタ１１４の活性領域１１４ａ上を横切る様に延在する歯状部分を有する。この接地線１１１ｂの歯状部分と隣接して延在する歯状部分を有する信号線１１４ｂが形成される。この信号線１１４ｂ上にドライブ信号φ１が伝達される。
【００６３】
この配置において、ドライブ信号φ０（φ１）を伝達する歯状部分、電源電圧ＶＣＣ１（接地電圧ＧＮＤ）を伝達する歯状部分および出力信号ＯＵＴ（ＤまたはＤｏｕｔまたは内部出力信号）を伝達する歯状部分が順番に配置される。
【００６４】
この歯状部分を交互に配置することにより、活性領域１１３ａおよび１１４ａの図の垂直方向の長さを短くして、ゲート幅の広いＭＯＳトランジスタを形成することができる。すなわちＷ／Ｌ（ゲート幅／ゲート長）が大きい、電流駆動力の大きなＭＯＳトランジスタが形成される。
【００６５】
図４（Ｂ）は、図４（Ａ）のラインＡ−Ａに沿った断面構造を示す図である。図４（Ｂ）において、ＭＯＳトランジスタ１１３および１１４は、Ｐ型半導体基板１２０表面に形成されたＮ型ウェル領域１１８内に形成される。このＮウェル領域１１８には、ノイズ吸収用のバイアス電圧ＶＣＣ２が印加される。このＮウェル１１８内に、Ｐ型ウェル１１３ｄが形成される。このＰウェル１１３ｄ表面に、ｎ型不純物領域１１９が形成される。不純物領域１１９の間のＰウェル１１３ａ上に、ゲート電極層１１３ｂが形成される。不純物領域１１９は、交互に電極層１１１ａおよびドライブ信号入力のための信号線１１５に接続される。このＰウェル１１３ｄへは、Ｐ型不純物領域１１７を介して基板バイアス電位ＶＢＢが印加される。
【００６６】
他の内部回路は、このＮウェル１１８と分離して形成されるＰウェル１３０内に形成される。このＰウェル１３０へは、Ｐ＋不純物領域１３２を介して基板バイアス電圧ＶＢＢが印加される。
【００６７】
Ｎウェル１１８を設けておくことにより、このＰウェル１１３ｄ内で発生したノイズを吸収し、他の内部回路が形成されるＰウェル１３０へノイズが伝達されるのを防止する。
【００６８】
図４（Ｃ）は、図４（Ａ）に示すラインＡ−Ａに沿った断面構造の他の構成を示す図である。図４（Ｃ）において、ＭＯＳトランジスタ１１３ｄおよび１１４は、Ｐ型半導体基板１２０表面に形成されたＰウェル１１３ａ内に形成される。このＰウェル１１３ｄ表面には、Ｎ型不純物領域１１９が間をおいて形成され、これらの不純物領域１１９が、それぞれ信号線１１１ａおよび出力信号線１１５に交互に接続される。また不純物領域１１９の間のＰウェル１１３表面上には、ゲート電極層１１３ｂが形成される。このＰウェル１１３ａ表面には、Ｐ＋不純物領域１１７を介して基板バイアス電圧ＶＢＢが印加される。この不純物領域１１７外周部に沿ってＰウェル１１３ｄ内にノイズ吸収用のバイアス電圧ＶＣＣ２を受けるＮ型不純物領域１１８が形成される。ノイズ吸収用のバイアス電圧ＶＣＣ２は、正の電圧であり、Ｐウェル１１３は不純物領域１１７を介して負の基板バイアス電圧ＶＢＢにバイアスされる。Ｐウェル１１３ｄにおいてノイズが発生した場合、このＰウェル１１３ｄと不純物領域１１８の間に形成される接合容量を介してこのＰウェル１１３ｄに発生したノイズを吸収する。
【００６９】
ＭＯＳトランジスタ１１３および１１４が形成されるＰウェル１１３ｄに、その外周部に沿ってノイズ吸収用のバイアス電圧ＶＣＣ２を印加することにより、他の内部回路が形成されるＰウェル１３０で発生したノイズ（不純物領域１１９からＰウェル１１３ｄへ容量結合により与えられるノイズ）を吸収することができる。
【００７０】
なお、ＭＯＳトランジスタ１１４は、この図４（Ｂ）および（Ｃ）に示すＭＯＳトランジスタ１１３と、図示しないフィールド絶縁膜を介して分離されて、同じＰウェル１１３ａ内に形成される。なお、図４（Ａ）に示す活性領域１１３ａは、この図４（Ｂ）または図４（Ｃ）に示す不純物領域１１９が形成される領域を示す。
【００７１】
特に、図４（Ｃ）の構成の場合、出力回路近傍にパッドが設けられている場合には、確実に電源ノイズをこの不純物領域１１８を介してパッドにより吸収することができ、Ｐウェル１３０に形成された他の内部回路に対する電源ノイズの影響が伝達されるのが防止される。
【００７２】
以下の説明において、出力回路は、図４（Ｂ）および（Ｃ）のいずれの断面構造を備えていてもよい。
【００７３】
［実施の形態１］
図５は、この発明の実施の形態１に従う半導体装置の要部の構成を示す図である。図５において、内部回路１０２は、電源電圧Ｖｃｃを受けるパッド１４０ａに結合される電源線１４２ａから一方動作電源電圧を受け、かつ接地電圧ＧＮＤを受けるパッド１４４ａに結合される接地線１４６ａから他方動作電源電圧を受ける。電源線１４２ａと接地線１４６ａの間に、有意の容量値（数百ｐＦ程度）の容量値を有するキャパシタＣ１が接続される。
【００７４】
出力回路１０４は、パッド１４０ａと別に設けられる、電源電圧Ｖｃｃを受けるパッド１４０ｂから電源線１４２ｂを介して一方動作電源電圧を受け、パッド１４４ａと別に設けられた、接地電圧ＧＮＤを受けるパッド１４４ｂから接地線１４６ｂを介して他方動作電源電圧を受ける。この出力回路１０４の出力ノード充放電用の動作電源電圧を受けるノードＶＣＣ１（ノードとそこへ与えられる電圧を同じ符号で示す）と、ノイズ吸収用のバイアス電圧ＶＣＣ２を受けるノードＶＣＣ２は、共通に電源線１４２ｂに接続される。
【００７５】
電源線１４２ｂと接地線１４６ｂの間には、有意の容量値を有するキャパシタは設けられず、破線で示す浮遊容量Ｃｓのみが存在する。この浮遊容量は、数ｐＦ程度の容量値を有し、電源線１４２ｂと接地線１４６ｂとは交流的に分離される。容量結合による電位変化量は、そのキャパシタの容量値に比例するため、浮遊容量Ｃｓの容量値が十分小さい場合、電源線１４２ｂおよび接地線１４６ｂの一方においてノイズが発生しても、他方へ伝達されるノイズの大きさは十分小さくなる。この浮遊容量によってのみ容量結合される状態を「交流的に分離される」と称する。
【００７６】
図５に示す構成において、出力回路１０４が動作し、電源線１４２ｂ上の電流を使用し、電源線１４２ｂの電源電圧Ｖｃｃ（電圧ＶＣＣ１およびＶＣＣ２両者を含む）が低下しても、この電圧低下は、接地線１４６ｂには伝達されず、接地線１４６ｂは安定に一定の電圧レベルの接地電圧ＧＮＤを保持する。したがって、出力回路１０４の出力ノードを接地電圧レベルへ放電するＭＯＳトランジスタのソース電圧が変化せず、そのゲート電圧とソース電圧とは同じ値であり、出力ノード放電用のＭＯＳトランジスタ１１４がオン状態となるのを防止することができる。
【００７７】
また出力回路が、ＣＭＯＳトランジスタで構成される場合、接地線１４６ｂ上の接地電圧が、出力ノード放電時の放電電流により上昇しても、電源線１４２ｂ上の電圧が一定電圧レベルに保持される。したがってこの出力ノード充電用のｐチャネルＭＯＳトランジスタが導通して放電されるべき出力ノードへ電流を供給するのを防止することができ、出力ノードを高速でＬレベルへ駆動することができる。またそのとき、ノードＶＣＣ１（図３のノード１１１ａ）から接地ノードＧＮＤ（図３のノード１１１ｂ）への貫通電流を抑制することができ、消費電流を低減することができる。
【００７８】
内部回路１０２の動作時において、この内部回路１０２は、出力回路１０４と比べて、その駆動すべき内部ノードの負荷は十分小さいため、電源線１４２ａおよび接地線１４６ａ上のノイズの大きさは十分小さくまた変化は緩やかであり、キャパシタＣ１により、その電源ノイズは確実に吸収される。
【００７９】
図６は、パッドとピン端子（リードフレーム）との接続態様を示す図である。図６（Ａ）において、内部回路１０２の電源供給パッド１５０ａは、ボンディングワイヤ１５１ａを介してピン端子１５２に電気的に接続され、また出力回路１０４用の電源供給パッド１５０ｂは、ボンディングワイヤ１５１ｂを介して同じピン端子１５２に電気的に接続される。ここで、電源供給パッド１５０ａおよび１５０ｂは、電源電圧Ｖｃｃまたは接地電圧ＧＮＤのいずれかを示す。以下の説明において、電源電圧Ｖｃｃおよび接地電圧ＧＮＤを総称的に示す場合には、「電源供給」という用語を用いる。この図６（Ａ）に示す構成において、内部回路１０２および出力回路１０４に対し共通のピン端子から電源供給電圧が与えられる。出力回路１０４の動作時において、電源ノイズが発生して、その電源ノイズがボンディングワイヤ１５１ｂ、ピン端子１５２、およびボンディングワイヤ１５１ａを介して電源供給パッド１５０ａへ伝達されたとしても、パッドおよび内部回路１０２に対して設けられたキャパシタＣ１によりこの電源ノイズは吸収され、内部回路１０２の動作には悪影響は及ぼさない。配線抵抗および配線の浮遊容量により、その電源ノイズの急激な変化は緩やかにされ、確実にキャパシタＣ１により電源ノイズが吸収される。
【００８０】
図６（Ｂ）は、電源供給パッドとピン端子との接続態様の変更例を示す図である。図６（Ｂ）においては、電源供給パッド１５０ａおよび１５０ｂは、それぞれ別々に設けられたピン端子１５２ａおよび１５２ｂにボンディングワイヤ１５１ａおよび１５１ｂを介して接続される。その接続態様においては、出力回路１０４に対する電源供給線と内部回路１０２に対する電源供給線は、確実に分離されており、出力回路１０４動作時において、発生した電源ノイズが、内部回路１０２に対する電源供給線へ伝達されるのは確実に防止される。
【００８１】
図７（Ａ）および（Ｂ）は、半導体装置におけるパッドの配置を示す図である。図７（Ａ）においては、半導体チップ１６０の装置本体形成部１６２外周に沿ってパッドＰＤが配置される。図７（Ａ）においては、半導体チップ１６０の図の垂直方向に沿って配置されるパッドＰＤのみが示されるが、パッドＰＤは、この半導体チップ１６０の外周すべてに配置されてもよい。パッドＰＤのうち適当なパッドが電源供給パッドとして利用される。
【００８２】
図７（Ｂ）においては、半導体チップ１６０の水平方向についての中央部に、パッドＰＤが配置され、パッドＰＤの列の両側に半導体装置本体形成領域１６２ａおよび１６２ｂが配置される。パッドＰＤを半導体チップ１６０の中央部に配置することにより、図７（Ａ）に示すパッド配置に比べてパッド占有面積が低減され（パッドは、一列に整列されるだけである）、チップ１６０の面積を低減することができる。図７（Ｂ）に示すパッド配置においても、パッドＰＤの適当なパッドが電源供給パッドとして利用される。通常、出力回路近傍に、出力回路用電源供給パッドが配置され、内部回路に対しては、別のピン端子から、内部回路用電源供給パッドへ電源供給電圧が印加される。
【００８３】
以下の説明において、パッドの配置およびパッドとピン端子との接続は、この図６（Ａ）および（Ｂ）ならびに図７（Ａ）および（Ｂ）のいずれの組合せが用いられてもよい。
【００８４】
図８は、キャパシタＣ１の具体的構成の一例を示す図である。図８（Ａ）において、キャパシタＣ１は、電源線１４２ａに接続されるゲートと、接地線１４６ａに接続されるソースおよびドレインを有するＭＯＳ（絶縁ゲート型電界効果）トランジスタで構成される。キャパシタＣ１を、ＭＯＳキャパシタで構成することにより、低占有面積で大きな容量値を有するキャパシタを実現することができる。
【００８５】
図８（Ｂ）は、図８（Ａ）に示すＭＯＳキャパシタの平面レイアウトを示し、図８（Ｃ）は、図８（Ｂ）に示すラインＢ−Ｂに沿った断面構造を概略的に示す図である。図８（Ｂ）において、電源線１４２ａと接地線１４６ａは、互いに平行に配置される。これらの電源供給線１４２ａおよび１４６ａは、たとえば第２層アルミニウム配線層で構成される。電源線１４２ａの下部に、ＭＯＳキャパシタのゲート電極１７０ａが形成される。このゲート電極層１７０ａは、第一層アルミニウム配線層で構成される中間層１７１ａにコンタクト孔１７２ａを介して接続される。この中間層１７１ａは、コンタクト孔１７３ａを介して電源線１４２ａに接続される。ゲート電極層１７０ａ外周部の高濃度不純物領域（ソースおよびドレイン）にコンタクト孔１７４ａを介して第１層アルミニウム配線層１７５ａが接続される。この配線層１７５ａは、接地線１４６ａ下部にまで延在し、コンタクト孔１７６ａを介して接地線１４６ａに接続される。電源線１４２ａと平面図的に見て重なり合うようにＭＯＳトランジスタを形成することにより、キャパシタ形成のための面積を低減することができる。
【００８６】
図８（Ｃ）において、ＭＯＳキャパシタは、半導体基板領域（半導体基板またはウェル領域）１７７ａの表面に形成された高濃度Ｎ型不純物領域１７８ａおよび１７８ｂと、これらの不純物領域１７８ａおよび１７８ｂの間の基板領域１７７ａ上にゲート絶縁膜（図示せず）を介して形成されるゲート電極層１７０ａを含む。ゲート電極層１７０ａは、コンタクト孔１７２ａに形成されたコンタクト材を介して中間層１７１ａに接続され、中間層１７１ａが、コンタクト孔１７３ａに形成されたコンタクト材を介して電源線１４２ａに接続される。不純物領域１７８ａおよび１７８ｂは、コンタクト孔１７４に形成されたコンタクト材を介して配線層１７５ａに接続される。
【００８７】
なお、図８（Ｂ）に示すレイアウトにおいて、ゲート電極層１７０ａを取囲むように、コンタクト孔１７４ａが形成されており、したがって不純物領域１７８ａおよび１７８ｂが、そのゲート電極層周囲に連続して形成されるように示される。この不純物領域１７８ａおよび１７８ｂは、互いに分離されていてもよい。
【００８８】
図９は、出力回路用の電源線１４２ｂおよび接地線１４６ｂに対して形成されるＭＯＳキャパシタの構成を示す図である。この図９（Ａ）に示すように、出力回路用の電源線１４２ｂおよび接地線１４６ｂに対しても、ＭＯＳキャパシタは形成される。このＭＯＳキャパシタのソースおよびドレイン領域（ゲート電極層周辺に形成される不純物領域であってもよい）は接地線１４６ｂに接続される。しかしながら、このＭＯＳキャパシタのゲート電極と電源線１４２ｂとは接続されず、ゲート電極層は電気的にフローティング状態とされる。これにより、電源線１４２ｂと接地線１４６ｂとの容量結合が形成されない。
【００８９】
図９（Ｂ）は、この図９（Ａ）に示すＭＯＳキャパシタの平面レイアウトを示し、（Ｃ）は、図９（Ｂ）に示すラインＣ−Ｃに沿った断面構造を概略的に示す。この図９（Ｂ）に示すレイアウトは、図８（Ｂ）に示すＭＯＳキャパシタの平面レイアウトと末尾に付された参照符号がａに代えてｂが用いられていることおよび中間層１７１ｂと電源線１４２ｂとの間にコンタクトが設けられていないことを除いて同じである。
【００９０】
図９（Ｃ）に示す断面構造も、図８（Ｃ）に示す断面構造と、末尾の文字がａに代えてｂが用いられていることおよび中間層１７１ｂと電源線１４２ｂの間にコンタクト孔により形成された導電材が存在しないことを除いて同じである。出力回路用の電源線１４２ｂおよび接地線１４６ｂに対してもＭＯＳキャパシタを形成しておくことにより、従来の半導体装置の出力回路用電源線に対するキャパシタを形成するレイアウトを利用することができる。製造工程時においてこのＭＯＳキャパシタのゲート電極層と電源線１４２ｂとのコンタクトが形成されないだけである。したがって、従来の半導体装置の製造工程を大幅に変更することなくこの実施の形態１の構成を実現することができる。
【００９１】
なお、この図８および図９に示すＭＯＳキャパシタにおいては、ｎチャネルＭＯＳトランジスタが用いられている。これに代えて、ｐチャネルＭＯＳトランジスタがＭＯＳキャパシタとして用いられてもよい。このｐチャネルＭＯＳトランジスタを用いる場合、ゲート電極層が接地線に接続され、不純物領域（ソース／ドレイン領域）が電源線に接続される（内部回路のキャパシタに対してであり、出力回路については、電源線と不純物領域とは分離される。）
以上のように、この発明の実施の形態１に従えば、出力回路の電源線と接地線とを交流的に非結合状態として分離しているため、出力回路動作時における電源ノイズがこの出力回路の他方電源供給線に伝達されるのが防止され、出力回路を安定に動作させることができる。
【００９２】
［実施の形態２］
図１０は、この発明の実施の形態２に従う半導体装置の要部の構成を示す図である。この図１０に示す半導体装置は、図５に示す半導体装置と、内部回路１０２および出力回路１０４に対し、共通に電源パッド１４０および接地パッド１４４が設けられることを除いて同じである。この電源パッド１４０に対し、内部回路用の電源線１４２ａおよび出力回路用の電源線１４２ｂが共通に接続され、また接地パッド１４４に対し内部回路用接地線１４６ａおよび出力回路用接地線１４６ｂが共通に接続される場合においても、電源線１４２ｂと接地線１４６ｂとは互いに交流的に分離されているため、出力回路１０４が動作している場合に、電源線１４２ｂおよび接地線１４６ｂの一方の電源ノイズが他方へ伝達されるのを防止することができる。このとき、たとえば電源線１４２ｂにおいて発生した電源ノイズは、パッド１４０を介して内部回路１０２の電源線１４２ａに伝達されることが考えられる。しかしながら、この電源線１４２ｂ、パッド１４０および電源線１４２ａの配線抵抗および配線浮遊容量により、この電源ノイズは小さくされかつその変化速度は緩やかとされ、電源線１４２ａと接地線１４６ａの間に結合されたキャパシタＣ１により、この電源ノイズは吸収される。出力回路１０４の動作時においては、電源線１４２ｂ上の電源ノイズは、電源電圧Ｖｃｃの電位低下であり、また接地線１４６ｂ上の電源ノイズは、その接地電圧ＧＮＤの電位レベルの上昇であり、キャパシタＣ１が補償できるノイズしか発生されない。
【００９３】
以上のように、この実施の形態２に従えば、出力回路および内部回路両者に共通に電源パッドおよび接地パッドを設けた場合においても、出力回路用の電源線１４２ｂと接地線１４６ｂとの間にキャパシタを設けない（交流的に分離する）ことにより、出力回路１０４の動作時において発生する電源ノイズが内部回路１０２に対し影響を及ぼすのを防止することができる。
【００９４】
［実施の形態３］
図１１は、この発明の実施の形態３に従う半導体装置の要部の構成を示す図である。図１１においては、内部回路１０２に対し、電源パッド１４０ａおよび接地パッド１４４ａが設けられ、出力回路１０４に対し、電源パッド１４０ｂおよび接地パッド１４４ｂが設けられる。内部回路１０２は、その電源パッド１４０ａから電源線１４２ａを介して電源電圧Ｖｃｃを受け、かつ接地パッド１４４ａから接地線１４６ａを介して接地電圧ＧＮＤを受ける。電源線１４２ａと接地線１４６ａの間には、キャパシタＣ１が接続される。出力回路１０４は、電源パッド１４０ａと別に設けられた電源パッド１４０ｂから電源電圧Ｖｃｃを電源線１４２ｂを介してその動作電源ノードＶｃｃ１に受け、かつ接地パッド１４４ａと別に設けられた接地パッド１４４ｂから接地線１４６ｂを介して接地ノードＧＮＤに接地電圧ＧＮＤを受ける。出力回路１０４は、さらに、内部回路用の電源パッド１４０ａに接続されるノイズ吸収用バイアス電源線１４２ｃを介してノイズ吸収用のバイアス電圧ＶＣＣ２を受ける。電源線１４２ｂと接地線１４６ｂとは分離されており、キャパシタは設けられていない。
【００９５】
出力回路１０４が動作し、電源線１４２ｂの電位が低下しても、電源線１４２ｂとノイズ吸収用バイアス電源線１４２ｃは別々のパッド１４０ｂおよび１４０ａにそれぞれ接続されており、そのバイアス吸収用の電源電圧ＶＣＣ２は、安定に一定の電圧レベルを保持する。このノイズ吸収用のバイアス電圧ＶＣＣ２は、図４（Ｂ）または図４（Ｃ）に示すように、出力回路周辺部に形成された領域に印加される。このため、電源ノイズ発生時にバイアス電源電圧ＶＣＣ２が変動してＰ型半導体基板（図４（Ｂ）および（Ｃ）参照）を介して内部回路のＰウェル１３０へこの電源ノイズが伝達されるのを防止することができる。したがって、出力回路１０４動作時における電源ノイズが内部回路１０２に影響を及ぼすのを防止することができる。また、このバイアス電源電圧ＶＣＣ２が変動してバイアス電圧ＶＢＢが変動し、応じて内部回路が形成されるＰウェルに印加される基板バイアス電圧ＶＢＢが変動するのを抑制することができ、内部回路１０２の誤動作を防止することができる。
【００９６】
また、先の実施の形態と同様、出力回路１０４の電源線１４２ｂおよび接地線１４６ｂは、交流的に分離されているため、この出力回路１０４の電源ノイズが内部回路１０２へ及ぼす影響を抑制することができる。
【００９７】
なお、このバイアス電源線１４２ｃは、パッド１４０ａに結合されるのではなく、内部回路１０２とキャパシタＣ１の間の電源線１４２ａの部分に接続されてもよい。電源パッド１４０ａおよび１４０ｂが同じピン端子に接続されて、電源ノイズがピン端子で吸収されないで、内部回路用の電源線に伝達される場合においても、キャパシタＣ１によりこの電源ノイズが吸収され、バイアス電源電圧ＶＣＣ２を安定に電源ノイズの影響を受けることなく供給することができる。
【００９８】
以上のように、この発明の実施の形態３に従えば、出力回路１０４のノイズ吸収用バイアス電源電圧を伝達するバイアス電源線を、出力回路用の電源パッドと別に設けられた内部回路用電源パッドに電気的に結合しているため、出力回路動作時における電源ノイズの影響を受けることなく安定にノイズ吸収用バイアス電圧ＶＣＣ２を供給することができ、このバイアス電源電圧ＶＣＣ２の変動による内部回路１０２への影響を防止することができ、応じて出力回路１０４動作時における電源ノイズが内部回路１０２へ影響を及ぼすのを抑制することができる。
【００９９】
また、出力回路１０４に対する電源線１４２ｂおよび１４６ｂは交流的に分離されているため、出力回路１０４の動作時における電源ノイズが一方の電源供給線に発生した場合においても、他方の電源供給線へこの電源ノイズが伝達されるのを防止することができる。
【０１００】
［実施の形態４］
図１２は、この発明の実施の形態４に従う半導体装置の要部の構成を示す図である。図１２に示す構成においては、内部回路１０２および出力回路１０４に対し共通に電源パッド１４０および接地パッド１４４が設けられる。内部回路１０２は、電源線１４２ａを介して電源パッド１４０から電源電圧Ｖｃｃを一方動作電源電圧として受け、かつ接地パッド１４４から接地線１４６ａを介して接地電圧ＧＮＤを他方動作電源電圧として受ける。出力回路１０４は、電源パッド１４０から電源線１４２ｂを介して電源電圧Ｖｃｃを一方動作電源電圧Ｖｃｃ１として受け、また接地パッド１４４から接地電位１４６ｂを介して他方電源電圧として接地電圧ＧＮＤを受ける。
【０１０１】
内部回路１０２に対する電源線１４２ａは、キャパシタＣ１の一方電極の接続ノードＮＡにより、電源パッド１４０に接続される第１の部分１４２ａａと内部回路１０２に接続する第２の部分１４２ａｂとに分割される。出力回路１０４に対するノイズ吸収用のバイアス電圧を伝達するバイアス電源線１４２ｃは、電源線１４２ｂと別に設けられて、この内部回路の電源線１４２ａの第２の部分１４２ａｂに接続される。電源線１４２ｂと接地線１４６ｂとは交流的に分離されている。
【０１０２】
出力回路１０４が動作し電源線１４２ｂの電源ノイズが発生した場合、この電源ノイズは、パッド１４０を介して電源線１４２ａの第１の部分１４２ａａに伝達される可能性がある。しかしながら、この第１の部分１４２ａａに伝達された電源ノイズは、内部回路１０２に対して設けられたキャパシタＣ１により吸収される。したがって、この出力回路１０４動作時に発生した電源ノイズが、バイアス電源線１４２ｃに伝達されるのを防止することができ、バイアス電圧ＶＣＣ２を安定に一定の電圧レベルにすることができ、出力回路１０４の動作時において発生した電源ノイズが内部回路に対し影響を及ぼすのを防止することができる。
【０１０３】
以上のように、この発明の実施の形態４に従えば、内部回路および出力回路に共通に電源パッドが設けられている場合、出力回路の動作電源電圧を供給する電源線とノイズ吸収用のバイアス電源線とを別々に設け、かつ内部回路用電源線の第２の部分にこのバイアス電源線を接続しているため、出力回路動作時において発生した電源ノイズが、内部回路に対するキャパシタにより吸収され、これによりバイアス電圧に影響を及ぼすのを防止することができ、安定にバイアス電圧を供給することができる。
【０１０４】
また、出力回路に対する電源線および接地線は交流的に分離されているため、実施の形態２（図１０）と同様の効果を得ることができる。
【０１０５】
［実施の形態５］
図１３は、この発明の実施の形態５に従う半導体装置の要部の構成を示す図である。図１３において、内部回路１０２に対し、電源パッド１４０ａおよび接地パッド１４４ａが設けられ、また出力回路１０４に対し、これらのパッド１４０ａ、１４４ａと別に、電源パッド１４０ｂおよび接地パッド１４４ｂが設けられる。内部回路１０２は、先の実施の形態１ないし４と同様、電源ノード１４０ａから電源線１４２ａを介して電源電圧Ｖｃｃを一方動作電源電圧として受け、かつ接地パッド１４４ａから接地線１４６ａを介して接地電圧ＧＮＤを他方動作電源電圧として受ける。電源線１４２ａと接地線１４６ａの間にはキャパシタＣ１が接続される。
【０１０６】
出力回路１０４は、パッド１４０ｂから、電源線１４２ｂを介して一方動作電源電圧ＶＣＣ１を受け、かつ接地パッド１４４ｂから接地線１４６ｂを介して接地電圧ＧＮＤを他方動作電源電圧として受ける。この出力回路１０４は、さらに、電源線１４２ｂと別に設けられ、電源パッド１４０ｂから電源電圧ＶＣＣをノイズ吸収用のバイアス電圧ＶＣＣ２として受ける。このバイアス電源線１４２ｃとバイアス電圧供給ノードＶＣＣ２の間には抵抗Ｒが介挿され、またバイアス電源線１４２ｃと接地線１４６ｂの間にはキャパシタＣ３が接続される。この抵抗Ｒ３とキャパシタＣ３によりローパスフィルタが形成され、バイアス電源線１４２ｃ上の電源ノイズが、この抵抗ＲおよびキャパシタＣ３で構成されるローパスフィルタにより吸収される。電源ノイズは、急激な電流変化により生じ、高周波成分であり、ローパスフィルタにより濾波される。
【０１０７】
抵抗Ｒは、たとえばポリシリコンで構成されて、バイアス電源線１４２ｃを構成するアルミニウム配線層と電気的に接続される。抵抗Ｒは、たとえば数Ｋないし数十ＫΩの抵抗値を有する。キャパシタＣ３は、先の実施の形態１において説明したＭＯＳキャパシタで構成され、その容量値は、数百ｐＦの大きさを有する。このキャパシタＣ３の容量値は、内部回路１０２に対して設けられたキャパシタＣ１と、ほぼ同じ程度の大きさを有している。したがって、出力回路１０４の動作時における電源ノイズをこのキャパシタＣ３で吸収することができる
出力回路１０４の動作時において、電源線１４２ｂに電源ノイズが発生し、バイアス電源線１４２ｃへこの電源ノイズが伝達された場合、抵抗ＲおよびキャパシタＣ３によるローパスフィルタにより、この電源ノイズがフィルタ処理され、電源ノイズが、出力回路１０４のバイアス電圧供給ノードＶＣＣ２へ伝達されるのを防止することができる。これにより、出力回路１０４においては、出力回路１０４の動作時における電源ノイズが、このバイアス電圧ＶＣＣ２を介して内部回路１０２に対し影響を及ぼすのを抑制することができる。
【０１０８】
以上のように、この発明の実施の形態５に従えば、出力回路に対し、その動作動作電源電圧供給線と別にバイアス電源線を設けかつこのバイアス電源線にローパスフィルタを設けたため、出力回路動作時における電源ノイズが、バイアス電圧に影響を及ぼすのを防止することができ、安定にバイアス電圧を出力回路１０４へ供給することができる。これにより、このバイアス電圧の変動による内部回路が影響を受けるのを防止することができる。
【０１０９】
また電源パッドおよび接地パッドが内部回路および出力回路それぞれに対し別々に設けられているため、出力回路動作時における電源ノイズが、内部回路へ伝達されるのを防止することができる。
【０１１０】
［実施の形態６］
図１４は、この発明の実施の形態６に従う半導体装置１５の構成を示す図である。この図１４に示す構成は、図１３に示す構成と、内部回路１０２および出力回路１０４に対し共通に電源パッド１４０および接地パッド１４４が設けられていることを除いて同じであり、対応する部分には同一の参照番号を付す。この図１４に示す構成においても、出力回路１０４が動作して電源線１４２ｂに電源ノイズが発生した場合、バイアス電源線１４２ｃに伝達された電源ノイズは、抵抗ＲおよびキャパシタＣ３で構成されるローパスフィルタにより吸収され、出力回路１０４に対するバイアス電圧ＶＣＣ２の電圧レベルはこの電源ノイズの影響を受けることなく安定に一定の電圧レベルに保持される。電源線１４２ｂ上の電源ノイズが、たとえパッド１４０を介して内部回路１０２の電源線１４２ａに伝達されても、この電源ノイズは、キャパシタＣ１により吸収される。
【０１１１】
したがってこの発明の実施の形態６においても、実施の形態５と同様、出力回路動作時において電源ノイズが電源線に発生した場合においても、確実にローパスフィルタでこの電源ノイズをフィルタ処理することができ、バイアス電圧を一定の電圧レベルに保持することができ、出力回路の動作時に発生する電源ノイズが内部回路１０２に対し影響を及ぼすのを防止することができる。
【０１１２】
［実施の形態７］
図１５は、この発明の実施の形態７に従う半導体装置の要部の構成を示す図である。図１５に示す構成において、内部回路１０２に対し、電源パッド１４０ａおよび接地パッド１４４ａが設けられ、これらのパッド１４０ａおよび１４０ａと別に、出力回路１０４に対し、電源パッド１４０ｂおよび接地パッド１４４ｂが設けられる。図１３に示す構成と同様、内部回路１０２は、電源パッド１４０ａから電源線１４２ａを介して電源電圧Ｖｃｃを一方動作電源電圧として受け、かつ接地パッド１４４ａから接地電圧ＧＮＤを他方電源電圧として受ける。出力回路１０４は、電源パッド１４０ｂから、電源電位１４２ｂを介して電源電圧Ｖｃｃを一方動作電源電圧ＶＣＣ１として受け、接地パッド１４４ｂから接地電位１４６ｂを介して接地電圧ＧＮＤを他方動作電源電圧として受ける。
【０１１３】
出力回路１０４に対し、電源電圧Ｖｃｃをノイズ吸収用のバイアス電圧として伝達するバイアス電源線１４２ｃが設けられる。バイアス電源線１４２ｃに対し、たとえば図１３に示す構成と同様、ローパスフィルタが設けられる。このローパスフィルタはバイアス電源線１４２ｃに介挿される抵抗Ｒと、バイアス電源線１４２ｃと内部回路１０２に対する接地線１４６ａ（または接地パッド１４４ａ）との間に接続されるキャパシタＣ３を含む。
【０１１４】
出力回路１０４が動作し、電源ノイズが電源線１４２ｂに発生した場合、この抵抗ＲおよびキャパシタＣ３によるローパスフィルタより電源ノイズはフィルタ処理されて吸収され、バイアス電圧ＶＣＣ２は、所定の電圧レベルを保持する。出力回路１０４の動作時において、接地線１４６ｂに電源ノイズが発生し、接地線１４６ｂの接地電圧ＧＮＤの電位レベルが上昇しても、この場合、接地パッド１４４ｂと接地パッド１４４ａとは別々に設けられており、この接地線１４６ｂ上に発生した電源ノイズが、ローパスフィルタを構成するキャパシタＣ３を介してバイアス電源線１４２ｃへフィードバックされるのを防止することができる。それにより、出力回路１０４の動作時において、電源線１４２ｂおよび接地線１４６ｂいずれにおいて電源ノイズが発生しても、このローパスフィルタ（抵抗ＲおよびキャパシタＣ３）により電源ノイズをフィルタ処理して吸収することができ、バイアス電圧ＶＣＣ２を安定に一定の電圧レベルに保持することができる。
【０１１５】
また、電源線１４２ｂと接地線１４６ｂとは交流的に分離されているため、この出力回路１０４が動作したときの電源ノイズが、電源線１４２ｂと接地線１４６ｂとの間で伝達されるのを防止することができる。
【０１１６】
以上のように、この発明の実施の形態７に従えば、内部回路および出力回路それぞれに対し別々に電源パッドおよび接地パッドを設け、かつ出力回路にバイアス電圧を伝達するバイアス電源線にローパスフィルタを設け、かつこのローパスフィルタのキャパシタをバイアス電源線と内部回路用の接地線との間に接続したため、出力回路動作時における電源ノイズが接地線において発生した場合においても、この電源ノイズがバイアス電圧に影響を及ぼすのを防止することができる。
【０１１７】
また、出力回路の電源線と接地線とは交流的に分離されているため、実施の形態１と同様の効果を得ることができる。
【０１１８】
［実施の形態８］
図１６は、この発明の実施の形態８に従う半導体装置の要部の構成を示す図である。この図１６に示す構成において、内部回路１０２および出力回路１０４に対し共通に電源パッド１４０および接地パッド１４４が設けられる。内部回路１０２が、電源パッド１４０から電源線１４２ａを介して電源電圧Ｖｃｃを受けかつ接地パッド１４４から接地線１４６ｂを介して接地電圧ＧＮＤを受ける。出力回路１０４は、電源パッド１４０から電源線１４２ｂを介して電源電圧Ｖｃｃを動作電源電圧ＶＣＣとして受け、かつ接地パッド１４４から接地線１４６ｂを介して接地電圧ＧＮＤを他方動作電源電圧として受ける。この電源線１４２ｂと別に、出力回路１０４のノイズ吸収のバイアス電圧を伝達するバイアス電源線１４２ｃが設けられる。
【０１１９】
この図１６に示す構成においては、図１４に示す構成とは異なり、バイアス電源線１４２ｃに設けられるローパスフィルタを構成するキャパシタＣ３は、接地パッド１４４と別に設けられたパッド１４４ｃとバイアス電源線との間に接続される。バイアス電源線１４２ｃには、抵抗Ｒが介挿される。ローパスフィルタを構成するキャパシタＣ３を、他方動作電源電圧である接地電圧ＧＮＤを供給する接地パッド１４４と別に設けられた接地パッド１４４ｃとバイアス電源線１４２ｃとの間に接続することにより、接地線１４６ｂにおいて出力回路１０４の動作時に電源ノイズが発生し、接地電圧ＧＮＤの電圧レベルが上昇しても、このキャパシタＣ３はその電源ノイズの影響を受けないため、この接地線１４６ｂに流れた電源ノイズが出力回路１０４のバイアス電圧ＶＣＣ２に対し影響を及ぼすのを防止することができる。出力回路１０４が動作し、電源線１４２ｂにおいて電源ノイズが発生した場合には、キャパシタＣ３および抵抗Ｒによるローパスフィルタにより、この電源ノイズは吸収され、同様、バイアス電圧ＶＣＣ２に対する電源ノイズの影響は抑制される。
【０１２０】
したがって、この発明の実施の形態８に従えば、図１４に示す実施の形態６に示す構成の効果に加えて、動作電源電圧供給用のパッドとは別に、ローパスフィルタ専用のパッドを設け、この専用のパッドとバイアス電源線との間にローパスフィルタを構成するキャパシタを接続しているため、接地線上に電源ノイズが発生した場合においても、出力回路のノイズ吸収用のバイアス電圧を安定に一定電圧レベルに保持することができ、電源線および接地線いずれにおいて出力回路の動作時に電源ノイズが発生しても、安定にバイアス電圧ＶＣＣ２を一定電圧レベルに保持することができ、応じて出力回路動作時において発生した電源ノイズが内部回路に対し影響を及ぼすのを防止することができる。
【０１２１】
［実施の形態９］
図１７は、この発明の実施の形態９に従う半導体装置の要部の構成を示す図である。図１７に示す構成においては、内部回路１０２に対する電源パッド１４０ａおよび接地パッド１４４ａと別に、出力回路１０４に対する電源パッド１４０ｂおよび接地パッド１４４ｂが設けられる。内部回路１０２は、この電源パッド１４０ａから電源線１４２ａを介して電源電圧Ｖｃｃを一方動作電源電圧として受け、かつ接地パッド１４４ａから接地線１４６ａを介して接地電圧ＧＮＤを他方動作電源電圧として受ける。電源線１４２ａと接地線１４６ａの間にキャパシタＣ１が接続される。
【０１２２】
出力回路１０４は、電源パッド１４０ｂから電源電圧Ｖｃｃを電源線１４２ｂを介して一方動作電源電圧ＶＣＣ１として受け、かつ接地パッド１４４ｂから接地線１４６ｂを介して接地電圧ＧＮＤを他方動作電源電圧として受ける。
【０１２３】
出力回路１０４は、さらに、電源パッド１４０ａに接続されるバイアス電源線１４２ｃからローパスフィルタを介して電源電圧Ｖｃｃをノイズ吸収用バイアス電圧ＶＣＣ２として受ける。ローパスフィルタは、バイアス電源線１４２ｃに介挿される抵抗Ｒと、バイアス電源線１４２ｃと接地線１４６ａの間に接続されるキャパシタＣ３を含む。
【０１２４】
バイアス電源線１４２ｃは、出力回路１０４の動作電源電圧を供給する電源パッド１４０ｂおよび接地パッド１４４ｂから完全に分離される。したがって、出力回路１０４が動作して、電源線１４２ｂまたは接地線１４６ｂに電源ノイズが発生しても、このバイアス電源線１４２ｃはその影響を受けず、安定に一定電圧レベルを保持することができる。
【０１２５】
また、バイアス電源線１４２ｃに、ローパスフィルタを設けることにより、電源パッド１４０ａに印加される電圧にノイズが発生した場合も、確実にこのローパスフィルタにより吸収することができ、安定に一定の電圧レベルのバイアス電圧ＶＣＣ２を出力回路１０４へ供給することができる。
【０１２６】
以上のように、この発明の実施の形態９に従えば、バイアス電源線を、内部回路に対して設けられた電源供給パッドに結合されているため、出力回路動作時における電源ノイズの影響を受けることなく安定に一定のレベルにバイアス電圧を保持することができ、出力回路１０４の動作による電圧ノイズが内部回路に影響を及ぼすのを抑制することができる。
【０１２７】
［実施の形態１０］
図１８は、この発明の実施の形態１０に従う半導体装置の要部の構成を示す図である。この図１８に示す構成においては、図１７に示す構成とは異なり、バイアス電源線１４２のために、専用に電源パッド１４０ｃおよび接地パッド１４４ｃが設けられる。ローパスフィルタを構成するキャパシタＣ３が、この専用の電源パッド１４０ｃと接地パッド１４４ｃの間に結合される。他の構成は図１７に示す構成と同じであり、対応する部分には同一の参照番号を付す。
【０１２８】
この図１８に示す構成の場合、バイアス電源線１４２ｃの電源パッド１４０ｃおよび接地パッド１４４ｃは、内部回路１０２に対する電源パッド１４０ａおよび接地パッド１４４ａならびに出力回路１０４に対する電源パッド１４０ｂおよび接地パッド１４４ｂと別々に設けられている。したがって、出力回路１０４および内部回路１０２の動作時において電源電圧Ｖｃｃまたは接地電圧ＧＮＤが変化しても、これらの影響を受けることなく安定に一定のバイアス電圧ＶＣＣ２を出力回路１０４へ供給することができる。また仮に、この電源パッド１４０ｃに電源ノイズが伝達された場合においても、抵抗ＲおよびキャパシタＣ３によるローパスフィルタにより、この電源ノイズはフィルタ処理され、バイアス電圧ＶＣＣ２の急激な変化は抑制され、バイアス電圧ＶＣＣ２を安定に保持することができる。
【０１２９】
以上のように、この発明の実施の形態１０に従えば、出力回路１０４のノイズ吸収のためのバイアス電圧を印加するために、専用の電源パッドおよび接地パッドを設けたため、出力回路動作時における電源ノイズの影響が、このバイアス電圧に及ぶのを抑制することができ、応じてこのバイアス電圧ＶＣＣ２を介して内部回路に対しノイズが伝達されるのを抑制することができる。
【０１３０】
［実施の形態１１］
図１９は、この発明の実施の形態１１に従う半導体装置の要部の構成を示す図である。図１９において、内部回路１０２は、電源パッド１４０ａから電源線１４２ａを介して電源電圧Ｖｃｃを一方動作電源電圧として受け、かつ接地パッド１４４ａから接地線１４６ａを介して接地電圧ＧＮＤを他方動作電源電圧として受ける。電源線１４２ａと接地線１４６ａの間にキャパシタＣ１が接続される。
【０１３１】
出力回路１０４は、この電源パッド１４０ａと別に設けられた電源パッド１４０ｂから、電源線１４２ｂを介して電源電圧Ｖｃｃを一方動作電源電圧ＶＣＣ１およびノイズ抑制用バイアス電圧ＶＣＣ２として受けかつ接地パッド１４４ａと別に設けられた接地パッド１４４ｃから接地電圧ＧＮＤを接地線１４６ｂを介して他方動作電源電圧として受ける。電源線１４２ｂのノードＮＢと接地線１４６ｂのノードＮＣの間にキャパシタＣ４が接続される。またノードＮＢと電源パッド１４０ｂの間に抵抗Ｒ１が介挿され、ノードＮＣと接地パッド１４４ｃの間に抵抗Ｒ２が接続される。抵抗Ｒ１およびＲ２は、それぞれ数ＫΩの抵抗値を有する。キャパシタＣ４は、数百ｐＦの容量値を有する。
【０１３２】
この図１９に示す構成の場合、キャパシタＣ４および抵抗Ｒ１が、電源線１４２ｂから伝達される電源ノイズに対するローパスフィルタを構成し、またキャパシタＣ４と抵抗Ｒ２が、接地線１４６ｂから伝達される電源ノイズに対するローパスフィルタとして作用する。
【０１３３】
出力回路１０４の動作時において、電源線１４２ｂの電位が低下したとき、このノードＮＢの電位低下は、電源パッド１４０ｂへは伝達されない。このノードＮＢの電位低下がキャパシタＣ４を介してノードＮＣへ伝達される場合、キャパシタＣ４および抵抗Ｒ２によるローパスフィルタにより、この電位低下はフィルタ処理され、接地パッド１４４ｃへは伝達されない。
【０１３４】
出力回路１０４が放電動作を行ない、接地線１４６ｂの接地電圧ＧＮＤの電位レベルが上昇した場合、ノードＮＣの電位上昇は、キャパシタＣ４および抵抗Ｒ２によるローパスフィルタにより、フィルタ処理され、接地パッド１４４ｃには伝達されない。また、キャパシタＣ４によりこのノードＮＣの電位上昇に従って、ノードＮＢの電位が上昇しても、抵抗Ｒ１およびキャパシタＣ４により、ローパスフィルタにより、電源パッド１４０ｂへの、この電源ノイズの伝達が抑制される。
【０１３５】
したがって、この出力回路１０４が動作したときに受ける電源ノイズが電源パッド１４０ｂおよび接地パッド１４４ｃへ伝達され内部回路１０２に対し、影響を及ぼすのが防止される。特に、内部回路用のパッド１４０ａおよび１４４ａを出力回路１０４のパッド１４０ｂおよび１４４ｂと別に設けておくことにより、この出力回路１０４の動作時における電源ノイズが内部回路１０２の電源供給パッドへ伝達されるのを防止することができる。
【０１３６】
以上のように、この発明の実施の形態１１に従えば、出力回路と内部回路それぞれに対し別々に電源供給パッドを設け、かつ出力回路で発生した電源ノイズを吸収するように、電源供給パッドと出力回路の電源供給ノードとの間にローパスフィルタを設けたため、出力回路動作時における電源ノイズが、内部回路の電源供給線へ伝達されるのを防止することができる。
【０１３７】
［実施の形態１２］
図２０は、この発明の実施の形態１２に従う半導体装置の要部の構成を示す図である。この図２０に示す構成は、図１９に示す構成と、電源パッド１４０および接地パッド１４４が内部回路１０２および出力回路１０４に対し共通に設けられていることを除いて同じであり、対応する部分には同一の参照番号を付す。この図２０に示すように、電源パッド１４０および接地パッド１４４が内部回路１０２および出力回路１０４に対し共通に設けられている場合において、電源線１４２ｂおよび接地線１４６ｂそれぞれにローパスフィルタを設けることにより、出力回路１０４の動作時において電源線１４２ｂまたは接地線１４６ｂにおいて発生した電源ノイズはこのローパスフィルタにより吸収され、パッド１４０および１４４を介して内部回路１０２の電源線１４２ａまたは接地線１４６ａへ伝達されるのを抑制することができ、内部回路１０２を安定に動作させることができる。
【０１３８】
［実施の形態１３］
図２１は、この発明の実施の形態１３に従う半導体装置の構成を概略的に示す図である。図２１において、内部回路１０２と出力回路１０４に対し、基板領域へバイアス電圧ＶＢＢを印加するＶＢＢ発生回路２００が共通に設けられる。このＶＢＢ発生回路２００は、Ｈレベル（電源電圧Ｖｃｃレベル）とＬレベル（接地電圧ＧＮＤ）の間で変化するクロック信号を発生する発振器２００ａと、発振器２００ａの出力するクロック信号に従ってチャージポンプ動作を行なってノードＮＤの電位を変化させるチャージポンプキャパシタ２００ｂと、ノードＮＤの電位のＨレベルをしきい値電圧Ｖｔｈレベルにクランプするクランプ用ｎチャネルＭＯＳトランジスタ２００ｃと、ノードＮＤ上の電位に従って、基板バイアス伝達線２０１ａを介して内部回路１０２へバイアス電圧ＶＢＢを伝達する出力用ｎチャネルＭＯＳトランジスタ２００ｄと、ノードＮＤの電位に従って、負のバイアス電圧ＶＢＢを出力回路１０４へバイアス電圧伝達線２０１ｂを介して伝達する出力用のｎチャネルＭＯＳトランジスタ２００ｅを含む。
【０１３９】
ＭＯＳトランジスタ２００ｃは、このゲートおよび一方導通端子がノードＮＢに接続され、かつその他方導通端子が接地ノードに接続される。出力用ＭＯＳトランジスタ２００ｄは、ゲートおよび一方導通ノードがバイアス電圧伝達線２０１ａに接続され、他方導通ノードがノードＮＤに接続される。出力用ＭＯＳトランジスタ２００ｅは、そのゲートおよび一方導通ノードがバイアス電圧伝達線２０１ｂに接続され、かつその他方導通端子がノードＮＤに接続される。
【０１４０】
発振器２００ａの出力するクロック信号がＨレベルのとき、チャージポンプキャパシタ２００ｂにより、ノードＮＤの電位がＨレベルとされる。このノードＮＤの電位がＨレベルとなると、ＭＯＳトランジスタ２００ｃが導通し、ノードＮＤの電位が、ＭＯＳトランジスタ２００ｃのしきい値電圧Ｖｔｈの電圧レベルに低下する。ノードＮＤの電位は、正の電位レベルであり、ＭＯＳトランジスタ２００ｄおよび２００ｅは、逆バイアス状態とされ、オフ状態となる。
【０１４１】
発振器２００ａから出力されるクロック信号がＬレベルとなると、チャージポンプキャパシタ２００ｂにより、ノードＮＤの電位がＶｔｈ−Ｖｃｃレベルにまで低下する。このノードＮＤの電位低下に応答して、ＭＯＳトランジスタ２００ｄおよび２００ｅが導通し、バイアス電圧伝達線２０１ａおよび２０１ｂの電位が低下する。バイアス電圧伝達線２０１ａおよび２０１ｂそれぞれの電位とノードＮＤの電位の差がＭＯＳトランジスタ２００ｄおよび２００ｅのしきい値電圧Ｖｔｈ以下となると、ＭＯＳトランジスタ２００ｄおよび２００ｅがオフ状態となる。この動作を繰返すことにより、バイアス電圧伝達線２０１ａおよび２０１ｂの電位は、最終的に２・Ｖｔｈ−Ｖｃｃの電位レベルにまで低下する。
【０１４２】
この図２１に示すような構成においては、出力回路１０４に対するバイアス電圧ＶＢＢを伝達するバイアス電圧伝達線２０１ｂと、内部回路１０２に対する基板バイアス電圧ＶＢＢを伝達するバイアス電圧伝達線２０１ａとは別々に設けられている。したがって、出力回路１０４が動作し、そのバイアス電圧ＶＢＢが変化しても、内部回路１０２へは、この出力回路１０４におけるバイアス電圧ＶＢＢの変化は伝達されず、内部回路１０２のバイアス電圧ＶＢＢを安定に保持することができる。
【０１４３】
以上のように、この発明の実施の形態１３に従えば、内部回路と出力回路それぞれに対し、別々にバイアス電圧伝達線を設けたため、出力回路動作時においては、出力回路の基板バイアス電圧が変化しても、この変化が内部回路のバイアス電圧に及ぼす影響が抑制される。
【０１４４】
［実施の形態１４］
図２２は、この発明の実施の形態１４に従う半導体装置の全体の構成を示す図である。図２２において、ＶＢＢ発生回路２００からの基板バイアス電圧ＶＢＢは、ローパスフィルタ２１０を介して出力回路１０４へ与えられる。このローパスフィルタ２１０は、出力回路１０４近傍に設けられる。内部回路１０２へは、ＶＢＢ発生回路２００からの基板バイアス電圧ＶＢＢが、バイアス電圧伝達線２０１を介して、直接ローパスフィルタ２１０を介することなく与えられる。
【０１４５】
ローパスフィルタ２１０は、直列に接続される抵抗素子２１０ａおよび２１０ｂと、抵抗２１０ａおよび２１０ｂの接続ノードと電源供給ノードの間に接続されるキャパシタ２１０ｃを含む。このキャパシタ２１０ｃの一方電極に供給される電源供給電圧は、電源電圧Ｖｃｃであってもよく、また接地電圧ＧＮＤであってもよい。また、このバイアス電圧伝達線２０１は、１本の配線であってもよく、また図２１に示すように出力回路１０４および内部回路１０２それぞれに対し別々に設けられてもよい。出力回路１０４が動作し、電源ノイズが発生した場合、基板領域のＰウェルと不純物領域（図４（Ｂ）および（Ｃ）の不純物領域１１９とＰウェル１１３ｄ）との間の容量結合により、基板電位が変化する。しかしながら、この出力回路１０４において基板電位が変化し、バイアス電圧ＶＢＢが変化しても、ローパスフィルタ２１０よりフィルタ処理され、内部回路１０２へこのバイアス電圧の変化が伝達されるのが防止される。また、ＶＢＢ発生回路２００からの基板バイアス電圧をローパスフィルタ２１０を介して出力回路１０４へ供給することにより、この出力回路１０４の基板領域へ安定に基板バイアス電圧を供給することができる。したがって、この出力回路１０４の動作時に発生する電源ノイズは、安定に供給される基板バイアス電圧ＶＢＢにより吸収され、出力回路１０４における基板電位の変動が抑制される。これにより、出力回路１０４の基板領域の電位変動は、半導体基板１２０（図４（Ｂ）および（Ｃ）参照）を介して内部回路１０２が形成される基板領域へ伝達されるのが防止され、この出力回路１０４の動作時に発生した電源ノイズが内部回路１０２に影響を及ぼすのが防止される。またバイアス電圧伝達線２０１においてノイズが生じても、ローパスフィルタ２１０によりフィルタ処理されるため、このノイズは、出力回路１０４へは伝達されず、常時、安定に出力回路１０４の基板バイアス電圧ＶＢＢを所定電位レベルに保持することができる。これにより、ノイズにより、出力回路１０４の基板領域にノイズが伝達されるのが防止され、応じてこのノイズにより、出力回路１０４の電源供給電圧が変化するのが抑制される。
【０１４６】
なお、この図２２に示す構成は、先の実施の形態１ないし１３のいずれと組合せて用いられてもよい。出力回路１０４近傍に、基板バイアス電圧ＶＢＢを安定化するためのローパスフィルタ２１０が設けられていればよい。
【０１４７】
以上のように、この発明の実施の形態１４に従えば、出力回路１０４近傍にローパスフィルタを設けたため、出力回路１０４の動作時において基板領域にノイズが発生しても、このノイズが内部回路１０２の基板領域へ伝達されるのが防止される。また、このローパスフィルタを設けることにより、安定に出力回路の基板領域へバイアス電圧を供給することができ、応じて出力回路動作時において電源ノイズが生じても、基板領域の電位を安定に所定電位レベルに保持することができ、この電源ノイズが基板領域を介して内部回路へ伝達されるのが防止される。
【０１４８】
［実施の形態１５］
図２３は、この発明の実施の形態１５に従う半導体装置の全体の構成を概略的に示す図である。図２３に示す構成においては、出力回路１０４に対し、ＶＢＢ発生回路２０２ａが設けられ、また内部回路１０２に対し、ＶＢＢ発生回路２０２ｂが設けられる。この図２３に示すように、出力回路１０４および内部回路１０２に対しそれぞれ別々にＶＢＢ発生回路２０２ａおよび２０２ｂを設けることにより、出力回路１０４の基板バイアス電圧を安定化させることができる。出力回路１０４の動作時において電源ノイズが発生しても、この出力回路１０４の基板領域の電位の変化が抑制される。したがって、この半導体装置の基板領域を介して出力回路１０４から内部回路１０２へノイズが伝達されるのが防止され、出力回路１０４の動作時における電源ノイズの影響が内部回路１０２へ及ぼされるのを防止することができる。また仮に、出力回路１０４の動作時において、その基板領域にノイズが発生しても、このノイズは出力回路１０４に対して設けられたＶＢＢ発生回路２０２ａにより吸収される。したがって、この出力回路１０４において仮に基板バイアス電圧ＶＢＢにノイズが発生しても、このノイズが内部回路１０２の基板領域へ伝達されるのは防止される。
【０１４９】
以上のように、この発明の実施の形態１５に従えば、内部回路および出力回路それぞれに別々にＶＢＢ発生回路を設けたため、出力回路の基板バイアス電圧を安定化させることができ、出力回路の動作時において発生する電源ノイズの影響が内部回路へ及ぶのを防止することができる。
【０１５０】
［実施の形態１６］
図２４は、この発明の実施の形態１６に従う半導体装置の要部の構成を概略的に示す図である。図２４に示す構成は、図２３に示す構成と、出力回路１０４とＶＢＢ発生回路２０２ａの間にローパスフィルタ２１２が設けられていることを除いて同じである。このローパスフィルタ２１２は、ＶＢＢ発生回路２０２ａから発生される基板バイアス電圧をフィルタ処理して、出力回路１０４へ伝達する。したがって、ＶＢＢ発生回路２０２ａから、ノイズが発生されても、このローパスフィルタ２１２によりフィルタ処理され、このノイズが出力回路１０４の基板領域へ伝達されるのが防止される。これにより、出力回路１０４の基板電位を安定に保持することができ、出力回路１０４の動作時において電源ノイズによる基板電位の変動を吸収し、この電源ノイズが内部回路１０２へ半導体基板を介して影響を及ぼすのを防止することができる。またローパスフィルタ２１２により、出力回路１０４の基板領域の基板バイアス電圧が、（あるノイズの影響により）急激に変化するのが防止されるため、この基板バイアス電圧の変動により、半導体基板を介して内部回路１０２へノイズが伝達されるのを抑制することができる。
【０１５１】
以上のように、この発明の実施の形態１６に従えば、出力回路専用に設けられたＶＢＢ発生回路の出力部にローパスフィルタを設けたため、出力回路の基板バイアス電圧を安定化させることができ、出力回路１０４の動作時における電源ノイズが基板領域で吸収され、この電源ノイズが内部回路へ影響を及ぼすのを防止することができる。
【０１５２】
図２１ないし図２４に示す構成において、この発明が、内部バッファへ適用される場合、ＶＢＢ発生回路に代えて、内部高電圧ＶＰＰ（内部動作電源電圧よりも高い電圧レベル）を発生する回路が用いられてもよい（内部バッファがＣＭＯＳ構成を有し、その基板領域に、高電圧が印加される場合）。
【０１５３】
図２５は、出力回路の変更例の構成を示す図である。図２５（Ａ）は、この出力回路の断面構造を示し、図２５（Ｂ）は、その電気的等価回路を示す図である。
【０１５４】
図２５（Ａ）において、出力回路は、Ｐ型半導体基板３００の上部に形成されたＰウェル３０２内に形成される。このＰウェル３０２表面に、さらにＮウェル３０３が形成される。このＮウェル３０３表面に、間をおいてＰ＋不純物領域３０５ａおよび３０５ｂが形成され、これらの不純物領域３０５ａおよび３０５ｂの間に、ゲート絶縁膜（図示せず）を介してゲート電極層３０６が形成される。Ｎウェル３００３は、Ｎ＋不純物領域３０４を介してバイアス電圧ＶＣＣ２を受ける。Ｐ＋不純物領域３０５ａは電源電圧ＶＣＣ１を受ける。
【０１５５】
Ｐウェル３０２表面に、Ｎ＋不純物領域３０７ａおよび３０７ｂが間をおいて形成される。これら不純物領域３０７ａおよび３０７ｂの間のＰウェル３０２上に、ゲート絶縁膜（図示せず）を介してゲート電極層３０８が形成される。Ｐウェル３０２は、さらに、このＰウェル３０２を取囲むように形成されるＰ＋不純物領域３０９を介して基板バイアス電圧ＶＢＢを受ける。Ｎ＋不純物領域３０７ａは接地電圧ＧＮＤを受ける。Ｐ＋不純物領域３０５ｂおよびＮ＋不純物領域３０７ｂは相互接続される。
【０１５６】
この図２５（Ａ）に示す出力回路は、図２５（Ｂ）に示すように、ｐチャネルＭＯＳトランジスタＰＱとｎチャネルＭＯＳトランジスタＮＱで構成されるＣＭＯＳ構成を備える。図２５（Ｂ）に示すように、ｐチャネルＭＯＳトランジスタＰＱは、そのソースが電源電圧ＶＣＣ１を受け、その基板領域が、バイアス電圧ＶＣＣ２を受ける。ＭＯＳトランジスタＮＱは、そのソースが接地電圧ＧＮＤを受け、基板領域が基板バイアス電圧ＶＢＢを受ける。
【０１５７】
この図２５（Ａ）および（Ｂ）に示すようなＣＭＯＳ構成の場合においても、先の実施の形態１ないし１６の構成を利用することができる。このとき、図２５（Ａ）において、Ｐウェル３０２とＰ型半導体基板３００の境界領域に、図４（Ｂ）または図４（Ｃ）に示すように、ノイズを吸収するためのＮ＋領域（不純物領域またはウェル領域）が形成され、バイアス電圧ＶＣＣ２がこのノイズ吸収用の領域に印加される構成が利用されてもよい。
【０１５８】
［半導体装置の具体例］
図２６は、この発明に従う半導体装置の具体的構成を示す図である。この図２６に示す半導体装置は、論理処理を行なうロジックＬＳＩと、データを格納するメモリＬＳＩとが同一チップ上に形成されたシステムＬＳＩで構成される。
【０１５９】
図２６において、半導体装置は、ロジック処理部とメモリ部とを含む。このロジック処理部およびメモリ部に共通に装置外部とデータおよび信号の入出力を行なう入出力バッファ回路４００が設けられる。ロジック処理部は、入出力バッファ回路４００および後に説明するメモリ部からデータおよび／または信号を受け、所定の処理を行なうロジック回路４０２を含む。メモリ部は、行列状に配列されるダイナミック型メモリセルを有するメモリセルアレイ４０６と、このメモリセルアレイ４０６へのアクセスを制御するＤＲＡＭコントロール回路４０４と、ＤＲＡＭコントロール回路４０４の制御の下に、メモリセルアレイ４０６の行（ワード線）を選択状態へ駆動するワード線ドライバ４０８と、メモリセルアレイ４０６において選択された行に接続されるメモリセルのデータを検知、増幅しかつラッチするセンスアンプ４１０を含む。
【０１６０】
ロジック回路４０２は、単にこのメモリセルアレイ４０６から読出されたデータまたは書込まれるべきデータに対し所定の論理処理を行ない、またＤＲＡＭコントロール回路４０４は、入出力バッファ回路４００を介して与えられる制御信号およびアドレス信号に従ってメモリセルアレイ４０６のメモリセル選択動作を制御する構成であってもよい。またこれに代えて、ロジック回路４０２が、入出力バッファ回路４００を介して与えられるデータおよび制御信号に従って、このデータに所定の処理を施しかつ制御信号に従ってメモリセルアレイ４０６に対する書込データを生成し、また制御信号に従ってＤＲＡＭコントロール回路４０４の動作を制御するように構成されてもよい。ＤＲＡＭコントロール回路４０４、ワード線ドライバ４０８およびセンスアンプ４１０は、図１に示すアレイ周辺回路１０２ｂに対応し、ＤＲＡＭコントロール回路４０４は、入出力バッファ回路４００またはロジック回路４０２から与えられるデータおよび制御信号ならびにアドレス信号に従ってメモリセル選択動作を実行する。
【０１６１】
センスアンプ４１０は、メモリセルアレイ４０６のメモリセル各列（ビット線対）に対応して設けられるセンスアンプ回路を含む。このセンスアンプ回路は、対応の列（ビット線対）の電位を差動的に増幅するための交差結合されたＭＯＳトランジスタで構成されるラッチ型センスアンプの構成を備える。
【０１６２】
ロジック回路４０２、ＤＲＡＭコントロール回路４０４、およびワード線ドライバ４０８に対し共通に電源パッド１４６ｄが設けられ、またロジック回路４０２、およびＤＲＡＭコントロール回路４０４に共通に接地パッド１４４ｄが設けられる。ロジック回路４０２は、この電源パッド１４０ｄから主電源線１４２ｄおよびサブ電源線１４２ｄａを介して一方動作電源電圧Ｖｃｃを受け、接地パッド１４４ｄから接地線１４６ｆａを介して接地電圧ＧＮＤを受ける。ＤＲＡＭコントロール回路４０４は、電源パッド１４０ｄから主電源線１４２ｄおよびサブ電源線１４２ｄｂを介して電源電圧Ｖｃｃを受け、接地パッド１４４ｄから接地線１４６ｆｂを介して接地電圧ＧＮＤを受ける。ワード線ドライバ４０８は、電源パッド１４０ｄから主電源線１４２ｄおよびサブ電源線１４２ｄｃを介して電源電圧Ｖｃｃを受け、また基板バイアス電圧伝達線２０１ｃを介して負のバイアス電圧ＶＢＢを受ける。ロジック回路４０２およびＤＲＡＭコントロール回路４０４を外部からの電源電圧Ｖｃｃ（２．５Ｖ）を一方動作電源電圧として動作させることにより、これらの回路を高速で動作させる。またＤＲＡＭコントロール回路４０４は、センスアンプ４１０がシェアードセンスアンプ構成を有し、ビット線対の間に配置される場合、非選択ビット線対を切り離すためのビット線分離信号を発生する。このビット線分離信号のＨレベルは、メモリセルアレイ４０６内のＨレベルよりも高くされる（分離トランジスタのしきい値電圧損失をなすくため）。このため、ＤＲＡＭコントロール回路４０４は、電源電圧Ｖｃｃを利用する。ワード線ドライバ４０８は、メモリセルアレイ４０６内の選択ワード線を昇圧電圧レベルに駆動する（メモリセルトランジスタのしきい値電圧の影響をなくすため）。この昇圧電圧を生成するためにワード線ドライバ４０８へ電源電圧Ｖｃｃが与えられる。ワード線ドライバ４０８が、負のバイアス電圧Ｖｂｂを他方動作電源電圧として受けるのは、メモリセルアレイ４０６における非選択ワード線の容量結合による電位の浮き上がりにより非選択メモリセルのトランジスタが導通し、記憶電荷が流出するのを防止するためである。
【０１６３】
センスアンプ４１０に対しては、電源パッド１４０ｅおよび接地パッド１４４ｅが設けられる。降圧回路４１２が、この電源パッド１４０ｅに結合される電源線１４２ｅ上の電源電圧Ｖｃｃを降圧して内部降圧電圧Ｖｄ（１．８Ｖ）を生成し、センスアンプ電源線１４３を介してセンスアンプ４１０へ供給する。センスアンプ電源線１４３と電源線１４２ｅの間に、制御信号φに応答して導通するスイッチング素子ＳＷが設けられる。このスイッチング素子ＳＷは、半導体装置への電源投入時に導通状態とされて、この内部降圧電圧Ｖｄを高速で上昇させる。また、このスイッチング素子ＳＷはセンスアンプ４１０の動作前にオン状態とされ、センスアンプ電源線１４３上の電源電圧Ｖｄの電圧レベルを上昇させ、センスアンプ４１０動作時における電源電圧Ｖｄの低下を抑制し、高速でセンス動作を行なわせる。センスアンプ４１０の他方電源電圧は、接地パッド１４４ｅから接地線１４６ｅ介して与えられる。センスアンプ４１０は、したがって、動作時、各対応の列（ビット線対）上の電位を、接地電圧ＧＮＤおよび内部降圧電圧Ｖｄの電圧レベルに駆動する。内部降圧された電圧Ｖｄをセンスアンプ２１０の一方電源電圧として利用することにより、メモリセルアレイ４０６の大記憶容量化に伴ってメモリセルが微細化されても、メモリセルトランジスタの絶縁耐圧特性を保証することができる。
【０１６４】
この電源線１４２ｄおよび１４２ｅそれぞれに対し、デカップリング用のキャパシタＣ５およびＣ６が設けられる。
【０１６５】
入出力バッファ回路４００に対しては、専用に電源パッド１４０ｆおよび接地パッド１４４ｆが設けられる。この入出力バッファ回路４００へは、電源パッド１４０ｆから電源線１４２ｆに対して電源電圧Ｖｃｃが供給され、また接地パッド１４４ｆから接地線１４６ｆを介して接地電圧ＧＮＤが供給される。電源線１４２ｆに対しては、デカップリング用のキャパシタは設けられていない。また、この入出力バッファ回路４００は、電源パッド１４０ｆからの電源電圧Ｖｃｃおよび接地パッド１４４ｆからの接地電圧ＧＮＤを動作電源電圧として利用している。先の実施の形態において説明したノイズ吸収用のバイアス電圧（ＶＣＣ２）は、先の実施の形態のいずれかの構成が利用されればよい。
【０１６６】
入出力バッファ回路４００は、先の実施の形態において説明した外部ピン端子に接続される最終段の出力回路および、外部入力端子に結合される初段入力回路のみを、特に好ましくは含む。データ信号を入出力する場合、この回路４００は、データの入出力を制御する信号に応答して動作する部分を含んでもよい。
【０１６７】
上述のような、システムＬＳＩにおいても、入出力バッファ回路４００、特に出力回路用電源パッドおよび接地パッドを内部回路のパッドと別に設け、かつ内部回路用の電源線に対しデカップリング用のキャパシタを設けることにより、この入出力バッファ回路（特に出力回路）動作時における電源ノイズが内部回路に影響を及ぼすのを防止することができ、安定に動作する信頼性の高いシステムＬＳＩを実現することができる。
【０１６８】
【発明の効果】
以上のように、この発明に従えば、出力回路と内部バッファなどのバッファ回路動作時において発生する電源ノイズが、他の内部回路に影響を及ぼすのを防止することができる。
【図面の簡単な説明】
【図１】  この発明が適用される半導体装置の全体の構成を概略的に示す図である。
【図２】  この発明が適用される半導体装置の他の構成を示す図である。
【図３】  図１に示す出力回路の具体的構成を示す図である。
【図４】  （Ａ）は図３に示す出力回路の平面レイアウトを示し、（Ｂ）は、（Ａ）のラインＡ−Ａに沿った断面構造を示し、（Ｃ）は、（Ａ）のラインＡ−Ａに沿った断面構造の変更例を示す図である。
【図５】  この発明の実施の形態１に従う半導体装置の要部の構成を示す図である。
【図６】  この発明に従う半導体装置のパッドと外部ピン端子との接続態様を示す図である。
【図７】  この発明に従う半導体装置のパッドの配置を示す図である。
【図８】  図５に示すキャパシタの電気的等価回路、平面レイアウトおよび断面構造を示す図である。
【図９】  図５に示す出力回路の電源線と接地線との間のキャパシタの電気的等価回路、平面レイアウトおよび断面構造を示す図である。
【図１０】  この発明の実施の形態２に従う半導体装置の要部の構成を示す図である。
【図１１】  この発明の実施の形態３に従う半導体装置の要部の構成を示す図である。
【図１２】  この発明の実施の形態４に従う半導体装置の要部の構成を示す図である。
【図１３】  この発明の実施の形態５に従う半導体装置の要部の構成を示す図である。
【図１４】  この発明の実施の形態６に従う半導体装置の要部の構成を示す図である。
【図１５】  この発明の実施の形態７に従う半導体装置の要部の構成を示す図である。
【図１６】  この発明の実施の形態８に従う半導体装置の要部の構成を概略的に示す図である。
【図１７】  この発明の実施の形態９に従う半導体装置の要部の構成を示す図である。
【図１８】  この発明の実施の形態１０に従う半導体装置の要部の構成を示す図である。
【図１９】  この発明の実施の形態１１に従う半導体装置の要部の構成を示す図である。
【図２０】  この発明の実施の形態１２に従う半導体装置の要部の構成を概略的に示す図である。
【図２１】  この発明の実施の形態１３に従う半導体装置の要部の構成を示す図である。
【図２２】  この発明の実施の形態１４に従う半導体装置の要部の構成を示す図である。
【図２３】  この発明の実施の形態１５に従う半導体装置の要部の構成を概略的に示す図である。
【図２４】  この発明の実施の形態１６に従う半導体装置の要部の構成を示す図である。
【図２５】  この発明が適用されるバッファ回路の変更例の断面構造および電気的等価回路を示す図である。
【図２６】  この発明に従う半導体装置の具体例を示す図である。
【図２７】  従来の出力バッファ回路の構成を示す図である。
【図２８】  従来の出力バッファ回路の動作を示す波形図である。
【図２９】  従来の半導体装置の電源供給線の配置を示す図である。
【図３０】  図２９に示す構成の問題点を説明するための図である。
【図３１】  従来の半導体装置の変更例を示す図である。
【図３２】  図３１に示す半導体装置の問題点を説明するための図である。
【図３３】  従来の半導体装置の具体的問題点を説明するための図である。
【図３４】  従来の出力バッファ回路の変更例を示す図である。
【図３５】  図３４に示す出力バッファ回路を備える半導体記憶装置の要部の断面構造を示す図である。
【図３６】  図３５に示す半導体装置の問題点を説明するための図である。
【符号の説明】
１００  半導体装置、１０２  内部回路、１０４  出力回路、１１０  半導体装置、１１０ｃ  バッファ回路、１１０ｅ  出力バッファ回路、１４０，１４０ａ〜１４０ｆ  電源パッド、１４２ａ，１４２ｂ，１４２ｄ〜１４２ｆ  電源線、１４２ｃ  バイアス電源線、１４４，１４４ａ〜１４４ｆ  接地パッド、１４６ａ，１４６ｂ，１４６ｄ〜１４６ｆ  接地線、１６２，１６２ａ，１６２ｂ半導体装置本体回路、Ｃ１，Ｃ３  キャパシタ、Ｒ，Ｒ１，Ｒ２  抵抗、２００，２０２ａ，２０２ｂ  ＶＢＢ発生回路、２０１，２０１ａ，２０１ｂ  基板バイアス電圧伝達線、２１０，２１２  ローパスフィルタ、３００  半導体基板、３０２  Ｐウェル、３０３  Ｎウェル、１２０  半導体基板、１１８  ノイズ吸収用バイアス電圧印加領域（ＮウェルまたはＮ＋不純物領域）、１１７  Ｐ＋不純物領域、１１９  Ｎ＋不純物領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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