(57)【特許請求の範囲】
【請求項１】
差動電圧が入力する第１及び第２のトランスコンダクタンスアンプ入力端子にゲートがそれぞれ接続されており、ソースが第１の電源端子に共通接続された第１及び第２のトランジスタと、
該第１及び第２のトランジスタのドレインにソースがそれぞれ接続された第３及び第４のトランジスタと、
非反転入力端子にコンダクタンスＧｍを制御する制御端子が接続されており、反転入力端子に前記第３のトランジスタのソースが接続されており、出力端子が前記第３のトランジスタのゲートに接続された第１の演算増幅器と、
非反転入力端子に前記制御端子が接続されており、反転入力端子に前記第４のトランジスタのソースが接続されており、出力端子が前記第４のトランジスタのゲートに接続された第２の演算増幅器と、
ソースが第２の電源端子に共通接続されており、ドレイン及びゲートが前記第３及び第４のトランジスタのドレインにそれぞれ接続された第５及び第６のトランジスタと、
ソースが第２の電源端子に共通接続されており、ゲートが前記第５及び第６のトランジスタのドレイン及びゲートにそれぞれ接続された第７及び第８のトランジスタと、
該第７及び第８のトランジスタのドレインにソースがそれぞれ接続された第９及び第１０のトランジスタと、
非反転入力端子に第１のバイアス端子が接続されており、反転入力端子に前記第９のトランジスタのソースが接続されており、出力端子が前記第９のトランジスタのゲートに接続された第３の演算増幅器と、
非反転入力端子に前記第１のバイアス端子が接続されており、反転入力端子に前記第１０のトランジスタのソースが接続されており、出力端子が前記第１０のトランジスタのゲートに接続された第４の演算増幅器と、
ソースが前記第１の電源端子に共通接続された第１１及び第１２のトランジスタと、
ドレインが前記第９及び第１０のトランジスタのドレインにそれぞれ接続されており、ソースが前記第１１及び第１２のドレインにそれぞれ接続された第１３及び第１４のトランジスタと、
非反転入力端子に第２のバイアス端子が接続されており、反転入力端子に前記第１３のトランジスタのソースが接続されており、出力端子が前記第１３のトランジスタのゲートに接続された第５の演算増幅器と、
非反転入力端子に前記第２のバイアス端子が接続されており、反転入力端子に前記第１４のトランジスタのソースが接続されており、出力端子が前記第１４のトランジスタのゲートに接続された第６の演算増幅器と、
前記第９及び第１３のトランジスタのドレイン並びに前記第１０及び第１４のトランジスタのドレインにそれぞれ共通接続された第１及び第２のトランスコンダクタンスアンプ出力端子と、
前記第５及び第６のトランジスタのドレイン並びに前記第１及び第２のトランスコンダクタンスアンプ出力端子がその入力端子に接続されており、前記第１１及び第１２のトランジスタのゲートにその出力端子が接続されており、コモンモードノイズの発生により該入力端子に入力される信号が変化することにより該出力端子からコモンモードノイズキャンセル用の信号を出力するコモンモードノイズ抑圧用フィードバック回路と
を備えたことを特徴とするトランスコンダクタンスアンプ回路。
【請求項２】
差動電圧が入力する第１及び第２のトランスコンダクタンスアンプ入力端子にゲートがそれぞれ接続されており、ソースが第１の電源端子に共通接続された第１及び第２のトランジスタと、
該第１及び第２のトランジスタのドレインにソースがそれぞれ接続された第３及び第４のトランジスタと、
非反転入力端子にコンダクタンスＧｍを制御する制御端子が接続されており、反転入力端子に前記第３のトランジスタのソースが接続されており、出力端子が前記第３のトランジスタのゲートに接続された第１の演算増幅器と、
非反転入力端子に前記制御端子が接続されており、反転入力端子に前記第４のトランジスタのソースが接続されており、出力端子が前記第４のトランジスタのゲートに接続された第２の演算増幅器と、
ソースが第２の電源端子に共通接続されており、ドレイン及びゲートが前記第３及び第４のトランジスタのドレインにそれぞれ接続された第５及び第６のトランジスタと、
ソースが第２の電源端子に共通接続されており、ゲートが前記第５及び第６のトランジスタのドレイン及びゲートにそれぞれ接続された第７及び第８のトランジスタと、
該第７及び第８のトランジスタのドレインにソースがそれぞれ接続された第９及び第１０のトランジスタと、
非反転入力端子に第１のバイアス端子が接続されており、反転入力端子に前記第９のトランジスタのソースが接続されており、出力端子が前記第９のトランジスタのゲートに接続された第３の演算増幅器と、
非反転入力端子に前記第１のバイアス端子が接続されており、反転入力端子に前記第１０のトランジスタのソースが接続されており、出力端子が前記第１０のトランジスタのゲートに接続された第４の演算増幅器と、
ソースが前記第１の電源端子に共通接続された第１１及び第１２のトランジスタと、
ドレインが前記第９及び第１０のトランジスタのドレインにそれぞれ接続されており、ソースが前記第１１及び第１２のドレインにそれぞれ接続された第１３及び第１４のトランジスタと、
非反転入力端子に第２のバイアス端子が接続されており、反転入力端子に前記第１３のトランジスタのソースが接続されており、出力端子が前記第１３のトランジスタのゲートに接続された第５の演算増幅器と、
非反転入力端子に前記第２のバイアス端子が接続されており、反転入力端子に前記第１４のトランジスタのソースが接続されており、出力端子が前記第１４のトランジスタのゲートに接続された第６の演算増幅器と、
前記第９及び第１３のトランジスタのドレイン並びに前記第１０及び第１４のトランジスタのドレインにそれぞれ共通接続された第１及び第２のトランスコンダクタンスアンプ出力端子と、
前記第５及び第６のトランジスタのドレイン並びに前記第１及び第２のトランスコンダクタンスアンプ出力端子がその入力端子に接続されており、前記第１１及び第１２のトランジスタのゲートにその出力端子が接続されており、コモンモードノイズの発生により該入力端子に入力される信号が変化することにより該出力端子からコモンモードノイズキャンセル用の信号を出力するコモンモードノイズ抑圧用フィードバック回路とを備えており、
前記コモンモードノイズ抑圧用フィードバック回路が、前記第６のトランジスタのドレイン及びゲートにゲートが共通接続されており、ソースが前記第２の電源端子に共通接続された第１５及び第１６のトランジスタと、前記第５のトランジスタのドレイン及びゲートにゲートが共通接続されており、ソースが前記第２の電源端子に共通接続された第１７及び第１８のトランジスタと、前記第１のトランスコンダクタンスアンプ出力端子にゲートが接続されており、ソースが前記第１５及び第１７のトランジスタのドレインに共通接続された第１９のトランジスタと、前記第２のトランスコンダクタンスアンプ出力端子にゲートが接続されており、ソースが前記第１６及び第１８のトランジスタのドレインに共通接続された第２０のトランジスタと、ゲートが第３のバイアス端子に接続されており、ソースが前記第１５及び第１７のトランジスタのドレインに共通接続された第２１のトランジスタと、ゲートが前記第３のバイアス端子に接続されており、ソースが前記第１６及び第１８のトランジスタのドレインに共通接続された第２２のトランジスタと、ソースが前記第１の電源端子に接続されており、ゲート及びドレインが前記第１９及び第２０のドレインに共通接続された第２３のトランジスタと、ソースが前記第１の電源端子に接続されており、ゲート及びドレインが前記第２１及び第２２のドレイン並びに前記第１１及び第１２のゲートに共通接続された第２４のトランジスタとを備えていることを特徴とするトランスコンダクタンスアンプ回路。
【請求項３】
差動電圧が入力する第１及び第２のトランスコンダクタンスアンプ入力端子にゲートがそれぞれ接続されており、ソースが第１の電源端子に共通接続された第１及び第２のトランジスタと、
該第１及び第２のトランジスタのドレインにソースがそれぞれ接続された第３及び第４のトランジスタと、
非反転入力端子にコンダクタンスＧｍを制御する制御端子が接続されており、反転入力端子に前記第３のトランジスタのソースが接続されており、出力端子が前記第３のトランジスタのゲートに接続された第１の演算増幅器と、
非反転入力端子に前記制御端子が接続されており、反転入力端子に前記第４のトランジスタのソースが接続されており、出力端子が前記第４のトランジスタのゲートに接続された第２の演算増幅器と、
ソースが第２の電源端子に共通接続されており、ドレイン及びゲートが前記第３及び第４のトランジスタのドレインにそれぞれ接続された第５及び第６のトランジスタと、
ソースが第２の電源端子に共通接続されており、ゲートが前記第５及び第６のトランジスタのドレイン及びゲートにそれぞれ接続された第７及び第８のトランジスタと、
該第７及び第８のトランジスタのドレインにソースがそれぞれ接続された第９及び第１０のトランジスタと、
非反転入力端子に第１のバイアス端子が接続されており、反転入力端子に前記第９のトランジスタのソースが接続されており、出力端子が前記第９のトランジスタのゲートに接続された第３の演算増幅器と、
非反転入力端子に前記第１のバイアス端子が接続されており、反転入力端子に前記第１０のトランジスタのソースが接続されており、出力端子が前記第１０のトランジスタのゲートに接続された第４の演算増幅器と、
ソースが前記第１の電源端子に共通接続された第１１及び第１２のトランジスタと、
ドレインが前記第９及び第１０のトランジスタのドレインにそれぞれ接続されており、ソースが前記第１１及び第１２のドレインにそれぞれ接続された第１３及び第１４のトランジスタと、
非反転入力端子に第２のバイアス端子が接続されており、反転入力端子に前記第１３のトランジスタのソースが接続されており、出力端子が前記第１３のトランジスタのゲートに接続された第５の演算増幅器と、
非反転入力端子に前記第２のバイアス端子が接続されており、反転入力端子に前記第１４のトランジスタのソースが接続されており、出力端子が前記第１４のトランジスタのゲートに接続された第６の演算増幅器と、
前記第９及び第１３のトランジスタのドレイン並びに前記第１０及び第１４のトランジスタのドレインにそれぞれ共通接続された第１及び第２のトランスコンダクタンスアンプ出力端子と、
前記第５及び第６のトランジスタのドレイン並びに前記第１及び第２のトランスコンダクタンスアンプ出力端子がその入力端子に接続されており、前記第１１及び第１２のトランジスタのゲートにその出力端子が接続されており、コモンモードノイズの発生により該入力端子に入力される信号が変化することにより該出力端子からコモンモードノイズキャンセル用の信号を出力するコモンモードノイズ抑圧用フィードバック回路とを備えており、
前記第１及び第２のトランジスタが、ディプレッション型ＭＯＳトランジスタであり、電源電圧が１Ｖ以下であることを特徴とするトランスコンダクタンスアンプ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低電力動作の携帯無線機器用ＬＳＩに好適なトランスコンダクタンスアンプ回路に関する。
【０００２】
【従来の技術】
近年の携帯無線機器の普及に伴い、より小型のかつより低コストの携帯無線機器が要求されてきている。このような要求を満たすためには、これまで外付け素子で構成されていたフィルタをトランスコンダクタンスアンプ回路と容量との組み合わせによりオンチップ化することにより、無線用ＬＳＩの実装面積及び実装コストの低減を図ることが重要となってきている。
【０００３】
図６はこのような目的に用いられている従来のトランスコンダクタンスアンプ回路の回路図である。
【０００４】
同図において、６３ａ及び６３ｂは差動電圧ＶＩＮ−及びＶＩＮ＋が入力されるトランスコンダクタンスアンプ入力端子である。これらトランスコンダクタンスアンプ入力端子６３ａ及び６３ｂに印加された入力電圧はトランジスタＭＮ１及びＭＮ２でそれぞれ増幅される。トランジスタＭＮ１及びＭＮ２のドレインには、演算増幅器ＡＭＰ１及びＡＭＰ２とトランジスタＭＮ３及びＭＮ４とからなるドレイン電圧調整回路６４ａ及び６４ｂがそれぞれ接続されている。
【０００５】
ドレイン電圧調整回路６４ａ及び６４ｂは、その制御端子６４ｃに印加される制御電圧Ｖｃ（コンダクタンスＧｍを決める電圧）に、トランジスタＭＮ１及びＭＮ２のドレイン電圧を固定するようにそのトランジスタＭＮ３及びＭＮ４のゲート電位を制御している。従って、トランジスタＭＮ１及びＭＮ２においては、入力電圧について線形な電圧−電流変換が行われる。
【０００６】
変換された電流は、カレントミラー回路を構成するトランジスタＭＰ５及びＭＰ６によって、トランスコンダクタンスアンプ入力端子６３ａ及び６３ｂに印加された入力電圧の差分の増幅分に相当する電流となり、これがトランスコンダクタンスアンプ出力端子６８から出力電流として取り出される。
【０００７】
このように、図６のトランスコンダクタンスアンプ回路では、入力信号増幅に用いられるトランジスタＭＮ１及びＭＮ２を３極管領域で動作させることによって線形な電圧−電流変換を行っている。
【０００８】
【発明が解決しようとする課題】
しかしながら、図６に示したごときトランスコンダクタンスアンプ回路においては、トランジスタＭＮ１及びＭＮ２を３極管領域で動作させるためにそれらのソース・ドレイン間電圧が０．２〜０．３Ｖは必要であり、コンダクタンスＧｍ調整用の制御電圧Ｖｃの制御範囲として０．２〜０．３Ｖは必要であり、さらに、カレントミラー回路の出力側のトランジスタＭＰ６のソース・ドレイン間電圧がこれを飽和動作させて出カインピーダンスを充分大きくとるために、０．５〜０．６Ｖ程度は必要となる。従って、０．４〜０．５Ｖ以上の出力ダイナミックレンジを確保するためには、電源電圧ＶＤＤを１．５Ｖ以上とすることが要求される。
【０００９】
本発明の目的は、従来より低い電源電圧、例えば１Ｖ以下の電源電圧、においても充分大きな出力インピーダンスで動作可能であり、かつ充分な出力ダイナミックレンジを確保できるトランスコンダクタンスアンプ回路を提供することにある。
【００１０】
【課題を解決するための手段】
本発明によれば、トランスコンダクタンスアンプ回路は、入力ステージと、出力ステージと、コモンモードノイズ抑圧用フィードバック回路とを含んでいる。この入力ステージは、入力される差動信号を電圧−電流変換する差動入力回路と、印加される制御電圧に応じた値に差動入力回路の出力電圧を制御する第１の１対のレギュレイテッドカスコード回路と、差動入力回路の出力電流を折り返す１対のカレントミラー回路の入力側部分とを備えており、これらは電源端子と接地端子との間に互いに直列に接続されている。出力ステージは、１対のカレントミラー回路の出力側部分と、差動電流源回路と、印加される第１のバイアス電圧に応じた値にカレントミラー回路の出力電圧を保持する第２の１対のレギュレイテッドカスコード回路と、出力端子が第２の１対のレギュレイテッドカスコード回路の出力端子に共通接続されており印加される第２のバイアス電圧に応じた値に差動電流源回路の出力電圧を保持する第３の１対のレギュレイテッドカスコード回路と、第２及び第３の１対のレギュレイテッドカスコード回路の出力端子に共通接続された１対のトランスコンダクタンスアンプ出力端子とを備えており、これらは電源端子と接地端子との間に互いに直列に接続されている。より詳細には、差動電圧が入力する第１及び第２のトランスコンダクタンスアンプ入力端子にゲートがそれぞれ接続されており、ソースが第１の電源端子に共通接続された第１及び第２のトランジスタと、第１及び第２のトランジスタのドレインにソースがそれぞれ接続された第３及び第４のトランジスタと、非反転入力端子にコンダクタンスＧｍを制御する制御端子が接続されており、反転入力端子に第３のトランジスタのソースが接続されており、出力端子が第３のトランジスタのゲートに接続された第１の演算増幅器と、非反転入力端子に制御端子が接続されており、反転入力端子に第４のトランジスタのソースが接続されており、出力端子が第４のトランジスタのゲートに接続された第２の演算増幅器と、ソースが第２の電源端子に共通接続されており、ドレイン及びゲートが第３及び第４のトランジスタのドレインにそれぞれ接続された第５及び第６のトランジスタと、ソースが第２の電源端子に共通接続されており、ゲートが第５及び第６のトランジスタのドレイン及びゲートにそれぞれ接続された第７及び第８のトランジスタと、第７及び第８のトランジスタのドレインにソースがそれぞれ接続された第９及び第１０のトランジスタと、非反転入力端子に第１のバイアス端子が接続されており、反転入力端子に第９のトランジスタのソースが接続されており、出力端子が第９のトランジスタのゲートに接続された第３の演算増幅器と、非反転入力端子に第１のバイアス端子が接続されており、反転入力端子に第１０のトランジスタのソースが接続されており、出力端子が第１０のトランジスタのゲートに接続された第４の演算増幅器と、ソースが第１の電源端子に共通接続された第１１及び第１２のトランジスタと、ドレインが第９及び第１０のトランジスタのドレインにそれぞれ接続されており、ソースが第１１及び第１２のドレインにそれぞれ接続された第１３及び第１４のトランジスタと、非反転入力端子に第２のバイアス端子が接続されており、反転入力端子に第１３のトランジスタのソースが接続されており、出力端子が第１３のトランジスタのゲートに接続された第５の演算増幅器と、非反転入力端子に第２のバイアス端子が接続されており、反転入力端子に第１４のトランジスタのソースが接続されており、出力端子が第１４のトランジスタのゲートに接続された第６の演算増幅器と、第９及び第１３のトランジスタのドレイン並びに第１０及び第１４のトランジスタのドレインにそれぞれ共通接続された第１及び第２のトランスコンダクタンスアンプ出力端子と、第５及び第６のトランジスタのドレイン並びに第１及び第２のトランスコンダクタンスアンプ出力端子がその入力端子に接続されており、第１１及び第１２のトランジスタのゲートにその出力端子が接続されており、コモンモードノイズの発生によりその入力端子に入力される信号が変化することによりその出力端子からコモンモードノイズキャンセル用の信号を出力するコモンモードノイズ抑圧用フィードバック回路とを備えたトランスコンダクタンスアンプ回路が提供される。
【００２３】
印加される制御電圧に応じてゲイン（コンダクタンスＧｍ）調整を行う入力ステージ（第１〜第６のトランジスタ並びに第１及び第２の演算増幅器）と、出力インピーダンスを充分に高い値に維持すると共にダイナミックレンジを大きく取るための出力ステージ（第７〜第１４のトランジスタ及び第３〜第４の演算増幅器）とを第１の電源端子と第２の電源端子との間に互いに並列に挿入しているため、従来より低い電源電圧、例えば１Ｖ以下の電源電圧、においても、広い範囲でゲイン調整が可能であり、しかも充分大きな出力インピーダンスで動作可能であると共に充分な出力ダイナミックレンジを確保することができる。
【００２５】
本発明によれば、さらに、差動電圧が入力する第１及び第２のトランスコンダクタンスアンプ入力端子にゲートがそれぞれ接続されており、ソースが第１の電源端子に共通接続された第１及び第２のトランジスタと、第１及び第２のトランジスタのドレインにソースがそれぞれ接続された第３及び第４のトランジスタと、非反転入力端子にコンダクタンスＧｍを制御する制御端子が接続されており、反転入力端子に第３のトランジスタのソースが接続されており、出力端子が第３のトランジスタのゲートに接続された第１の演算増幅器と、非反転入力端子に制御端子が接続されており、反転入力端子に第４のトランジスタのソースが接続されており、出力端子が第４のトランジスタのゲートに接続された第２の演算増幅器と、ソースが第２の電源端子に共通接続されており、ドレイン及びゲートが第３及び第４のトランジスタのドレインにそれぞれ接続された第５及び第６のトランジスタと、ソースが第２の電源端子に共通接続されており、ゲートが第５及び第６のトランジスタのドレイン及びゲートにそれぞれ接続された第７及び第８のトランジスタと、第７及び第８のトランジスタのドレインにソースがそれぞれ接続された第９及び第１０のトランジスタと、非反転入力端子に第１のバイアス端子が接続されており、反転入力端子に第９のトランジスタのソースが接続されており、出力端子が第９のトランジスタのゲートに接続された第３の演算増幅器と、非反転入力端子に第１のバイアス端子が接続されており、反転入力端子に第１０のトランジスタのソースが接続されており、出力端子が第１０のトランジスタのゲートに接続された第４の演算増幅器と、ソースが第１の電源端子に共通接続された第１１及び第１２のトランジスタと、ドレインが第９及び第１０のトランジスタのドレインにそれぞれ接続されており、ソースが第１１及び第１２のドレインにそれぞれ接続された第１３及び第１４のトランジスタと、非反転入力端子に第２のバイアス端子が接続されており、反転入力端子に第１３のトランジスタのソースが接続されており、出力端子が第１３のトランジスタのゲートに接続された第５の演算増幅器と、非反転入力端子に第２のバイアス端子が接続されており、反転入力端子に第１４のトランジスタのソースが接続されており、出力端子が第１４のトランジスタのゲートに接続された第６の演算増幅器と、第９及び第１３のトランジスタのドレイン並びに第１０及び第１４のトランジスタのドレインにそれぞれ共通接続された第１及び第２のトランスコンダクタンスアンプ出力端子と、第５及び第６のトランジスタのドレイン並びに第１及び第２のトランスコンダクタンスアンプ出力端子がその入力端子に接続されており、第１１及び第１２のトランジスタのゲートにその出力端子が接続されており、コモンモードノイズの発生によりその入力端子に入力される信号が変化することによりその出力端子からコモンモードノイズキャンセル用の信号を出力するコモンモードノイズ抑圧用フィードバック回路とを備えており、コモンモードノイズ抑圧用フィードバック回路が、第６のトランジスタのドレイン及びゲートにゲートが共通接続されており、ソースが第２の電源端子に共通接続された第１５及び第１６のトランジスタと、第５のトランジスタのドレイン及びゲートにゲートが共通接続されており、ソースが第２の電源端子に共通接続された第１７及び第１８のトランジスタと、第１のトランスコンダクタンスアンプ出力端子にゲートが接続されており、ソースが第１５及び第１７のトランジスタのドレインに共通接続された第１９のトランジスタと、第２のトランスコンダクタンスアンプ出力端子にゲートが接続されており、ソースが第１６及び第１８のトランジスタのドレインに共通接続された第２０のトランジスタと、ゲートが第３のバイアス端子に接続されており、ソースが第１５及び第１７のトランジスタのドレインに共通接続された第２１のトランジスタと、ゲートが第３のバイアス端子に接続されており、ソースが第１６及び第１８のトランジスタのドレインに共通接続された第２２のトランジスタと、ソースが第１の電源端子に接続されており、ゲート及びドレインが第１９及び第２０のドレインに共通接続された第２３のトランジスタと、ソースが第１の電源端子に接続されており、ゲート及びドレインが第２１及び第２２のドレイン並びに第１１及び第１２のゲートに共通接続された第２４のトランジスタとを備えているトランスコンダクタンスアンプ回路が提供される。
【００２８】
本発明によれば、さらにまた、差動電圧が入力する第１及び第２のトランスコンダクタンスアンプ入力端子にゲートがそれぞれ接続されており、ソースが第１の電源端子に共通接続された第１及び第２のトランジスタと、第１及び第２のトランジスタのドレインにソースがそれぞれ接続された第３及び第４のトランジスタと、非反転入力端子にコンダクタンスＧｍを制御する制御端子が接続されており、反転入力端子に第３のトランジスタのソースが接続されており、出力端子が第３のトランジスタのゲートに接続された第１の演算増幅器と、非反転入力端子に制御端子が接続されており、反転入力端子に第４のトランジスタのソースが接続されており、出力端子が第４のトランジスタのゲートに接続された第２の演算増幅器と、ソースが第２の電源端子に共通接続されており、ドレイン及びゲートが第３及び第４のトランジスタのドレインにそれぞれ接続された第５及び第６のトランジスタと、ソースが第２の電源端子に共通接続されており、ゲートが第５及び第６のトランジスタのドレイン及びゲートにそれぞれ接続された第７及び第８のトランジスタと、第７及び第８のトランジスタのドレインにソースがそれぞれ接続された第９及び第１０のトランジスタと、非反転入力端子に第１のバイアス端子が接続されており、反転入力端子に第９のトランジスタのソースが接続されており、出力端子が第９のトランジスタのゲートに接続された第３の演算増幅器と、非反転入力端子に第１のバイアス端子が接続されており、反転入力端子に第１０のトランジスタのソースが接続されており、出力端子が第１０のトランジスタのゲートに接続された第４の演算増幅器と、ソースが第１の電源端子に共通接続された第１１及び第１２のトランジスタと、ドレインが第９及び第１０のトランジスタのドレインにそれぞれ接続されており、ソースが第１１及び第１２のドレインにそれぞれ接続された第１３及び第１４のトランジスタと、非反転入力端子に第２のバイアス端子が接続されており、反転入力端子に第１３のトランジスタのソースが接続されており、出力端子が第１３のトランジスタのゲートに接続された第５の演算増幅器と、非反転入力端子に第２のバイアス端子が接続されており、反転入力端子に第１４のトランジスタのソースが接続されており、出力端子が第１４のトランジスタのゲートに接続された第６の演算増幅器と、第９及び第１３のトランジスタのドレイン並びに第１０及び第１４のトランジスタのドレインにそれぞれ共通接続された第１及び第２のトランスコンダクタンスアンプ出力端子と、第５及び第６のトランジスタのドレイン並びに第１及び第２のトランスコンダクタンスアンプ出力端子がその入力端子に接続されており、第１１及び第１２のトランジスタのゲートにその出力端子が接続されており、コモンモードノイズの発生によりその入力端子に入力される信号が変化することによりその出力端子からコモンモードノイズキャンセル用の信号を出力するコモンモードノイズ抑圧用フィードバック回路とを備えており、第１及び第２のトランジスタが、ディプレッション型ＭＯＳトランジスタであり、電源電圧が１Ｖ以下であるトランスコンダクタンスアンプ回路が提供される。これによって、電源電圧をより低くすることが可能となる。
【００２９】
【発明の実施の形態】
第１の実施形態
図１は本発明のトランスコンダクタンスアンプ回路の第１の実施形態の回路図であり、図２は図１に示す本実施形態のコモンモード抑圧用のフィードバック回路を具体化して示した回路図である。
【００３０】
これらの図において、１０は入力ステージ、１１は出力ステージ、１２は差動のコモンモードノイズ抑圧用フィードバック回路をそれぞれ示している。本実施形態においては、入力ステージ１０及び出力ステージ１１が独立して設けられており、これらが接地端子と電源端子との間に互いに並列に挿入接続されている。
【００３１】
さらに、図１及び図２において、ＭＮｘ（ｘは自然数）はＮＭＯＳトランジスタ、ＭＰｘはＰＭＯＳトランジスタ、ＡＭＰｘは演算増幅器をそれぞれ示しており、１３ａ及び１３ｂは差動電圧ＶＩＮ−及びＶＩＮ＋が入力されるトランスコンダクタンスアンプ入力端子、１８ａ及び１８ｂは差動電圧ＶＯＵＴ−及びＶＯＵＴ＋が出力されるトランスコンダクタンスアンプ出力端子である。なお、トランジスタは、特にことわらない限りエンハンスメント型ＭＯＳトランジスタである。
【００３２】
入力ステージ１０において、１対のトランスコンダクタンスアンプ入力端子１３ａ及び１３ｂには、差動入力回路を構成する１対のトランジスタＭＮ１及びＭＮ２のゲートがそれぞれ接続されており、これらトランジスタＭＮ１及びＭＮ２のソースは接地端子に共通接続されている。従って、コンダクタンスアンプ入力端子１３ａ及び１３ｂに印加された差動電圧は、これらのトランジスタＭＮ１及びＭＮ２でそれぞれ増幅され差動電流に変換される。
【００３３】
トランジスタＭＮ１及びＭＮ２のドレインには、演算増幅器ＡＭＰ１及びトランジスタＭＮ３並びに演算増幅器ＡＭＰ２及びトランジスタＭＮ４からなる１対のドレイン電圧調整回路１４ａ及び１４ｂがそれぞれ接続されている。
【００３４】
ドレイン電圧調整回路１４ａにおいて、演算増幅器ＡＭＰ１の非反転入力端子にはコンダクタンスＧｍを制御する制御端子１４ｃが接続されており、その反転入力端子にはトランジスタＭＮ３のソースが接続されており、その出力端子にはトランジスタＭＮ３のゲートが接続されている。ドレイン電圧調整回路１４ｂにおいて、演算増幅器ＡＭＰ２の非反転入力端子には制御端子１４ｃが接続されており、その反転入力端子にはトランジスタＭＮ４のソースが接続されており、その出力端子にはトランジスタＭＮ４のゲートが接続されている。
【００３５】
このようにドレイン電圧調整回路１４ａ及び１４ｂは、レギュレイテッドカスコード回路で構成されており、その制御端子１４ｃに印加される制御電圧Ｖｃ（コンダクタンスＧｍを決める電圧）に、トランジスタＭＮ１及びＭＮ２のドレイン電圧を固定するように、即ちゲインを制御するように、トランジスタＭＮ３及びＭＮ４のゲート電位を制御している。従って、トランジスタＭＮ１及びＭＮ２において、差動入力電圧についてその制御されたゲインに応じた線形な電圧−電流変換が行われる。
【００３６】
変換された差動電流は、カレントミラー回路１５ａを構成するトランジスタＭＰ５及びＭＰ７と、カレントミラー回路１５ｂを構成するトランジスタＭＰ６及びＭＰ８とによって、折り返されて出力ステージ１１に印加される。
【００３７】
これら１対のカレントミラー回路１５ａ及び１５ｂにおいて、トランジスタＭＰ５及びＭＰ６のソースは電源端子に共通接続されており、これらトランジスタＭＰ５及びＭＰ６のドレイン及びゲートはトランジスタＭＮ３及びＭＮ４のドレインにそれぞれ接続されている。トランジスタＭＰ７及びＭＰ８のソースは電源端子に共通接続されており、これらトランジスタＭＰ７及びＭＰ８のゲートはトランジスタＭＰ５及びＭＰ６のドレイン及びゲートにそれぞれ接続されている。
【００３８】
カレントミラー回路１５ａ及び１５ｂの出力側部分であるトランジスタＭＰ７及びＭＰ８のドレインには、演算増幅器ＡＭＰ３及びトランジスタＭＰ９並びに演算増幅器ＡＭＰ４及びトランジスタＭＰ１０からなる１対のドレイン電圧固定回路１６ａ及び１６ｂがそれぞれ接続されている。
【００３９】
ドレイン電圧固定回路１６ａにおいて、演算増幅器ＡＭＰ３の非反転入力端子には一定のバイアス電圧Ｖｂ１が印加されているバイアス端子１６ｃが接続されており、その反転入力端子にはトランジスタＭＰ９のソースが接続されており、その出力端子にはトランジスタＭＰ９のゲートが接続されている。ドレイン電圧固定回路１６ｂにおいて、演算増幅器ＡＭＰ４の非反転入力端子にはバイアス端子１６ｃが接続されており、その反転入力端子にはトランジスタＭＰ１０のソースが接続されており、その出力端子にはトランジスタＭＰ１０のゲートが接続されている。
【００４０】
このようにドレイン電圧固定回路１６ａ及び１６ｂは、レギュレイテッドカスコード回路で構成されており、そのバイアス端子１６ｃに印加される一定のバイアス電圧Ｖｂ１に、トランジスタＭＰ７及びＭＰ８のドレイン電圧を固定するようにトランジスタＭＰ９及びＭＰ１０のゲート電位を制御している。ここで、バイアス電圧Ｖｂ１は、電源電圧の約３／４以上の値に設定される。具体的には、電源電圧が１Ｖであるとすれば、０．７５Ｖ程度に、より好ましくは０．８５Ｖ程度に設定される。
【００４１】
ドレイン電圧固定回路１６ａ及び１６ｂの出力端子であるトランジスタＭＰ９及びＭＰ１０のドレインは、１対のドレイン電圧固定回路１７ａ及び１７ｂの出力端子であるトランジスタＭＮ１３及びＭＮ１４のドレインにそれぞれ接続されていると共にトランスコンダクタンスアンプ出力端子１８ａ及び１８ｂにそれぞれ接続されている。
【００４２】
ドレイン電圧固定回路１７ａにおいて、演算増幅器ＡＭＰ５の非反転入力端子には一定のバイアス電圧Ｖｂ２が印加されているバイアス端子１７ｃが接続されており、その反転入力端子にはトランジスタＭＮ１３のソースが接続されており、その出力端子にはトランジスタＭＮ１３のゲートが接続されている。ドレイン電圧固定回路１７ｂにおいて、演算増幅器ＡＭＰ６の非反転入力端子にはバイアス端子１７ｃが接続されており、その反転入力端子にはトランジスタＭＮ１４のソースが接続されており、その出力端子にはトランジスタＭＮ１４のゲートが接続されている。なお、ドレイン電圧固定回路１７ａ及び１７ｂのトランジスタＭＮ１３及びＭＮ１４のソースには、これらドレイン電圧固定回路を流れる電流を制御する差動電流源回路を構成する１対のトランジスタＭＮ１１及びＭＮ１２のドレインがそれぞれ接続されている。
【００４３】
このようにドレイン電圧固定回路１７ａ及び１７ｂは、レギュレイテッドカスコード回路で構成されており、そのバイアス端子１７ｃに印加される一定のバイアス電圧Ｖｂ２に、トランジスタＭＮ１１及びＭＮ１２のドレイン電圧を固定するようにトランジスタＭＮ１３及びＭＮ１４のゲート電位を制御している。ここで、バイアス電圧Ｖｂ２は、電源電圧の約１／４以下の値に設定される。具体的には、電源電圧が１Ｖであるとすれば、０．２５Ｖ程度に、より好ましくは０．１５Ｖ程度に設定される。
【００４４】
差動電流源回路を構成する１対のトランジスタＭＮ１１及びＭＮ１２のソースは接地端子に接続されており、そのゲートはコモンモードノイズ抑圧用フィードバック回路１２の出力端子に接続されている。
【００４５】
このように、本実施形態では、入力ステージ１０及び出力ステージ１１がカレントミラー回路で折り返され、接地端子と電源端子との間に互いに並列に挿入接続される構成となっている。入力ステージ１０では、レギュレイテッドカスコード回路で構成したドレイン電圧調整回路１４ａ及び１４ｂにより、印加される制御電圧に応じてゲイン（コンダクタンスＧｍ）調整を行っている。一方、出力ステージ１１では、レギュレイテッドカスコード回路で構成したドレイン電圧固定回路１６ａ及び１６ｂとレギュレイテッドカスコード回路で構成したドレイン電圧固定回路１７ａ及び１７ｂとを電源端子及び接地端子の両側に設け、両者の間にトランスコンダクタンスアンプ出力端子１８ａ及び１８ｂを設けることにより、低い電源電圧でも出力インピーダンスを充分に高い値に維持すると共にダイナミックレンジを大きく取れるようにしている。即ち、レギュレイテッドカスコード回路でドレイン電圧を固定することにより、出力インピーダンスが負荷の影響を受けることがなくかつ高い出力インピーダンスを得ることができる。また、電源端子及び接地端子の両側に設けたレギュレイテッドカスコード回路により、電源電圧が１Ｖであるとすれば、ドレイン電圧を０．７５Ｖ及び０．２５Ｖ程度にそれぞれ固定すれば、トランスコンダクタンスアンプ出力端子におけるダイナミックレンジは０．４Ｖ程度と充分な大きさとなる。バイアス電圧Ｖｂ１及びＶｂ２を０．８５Ｖ及び０．１５Ｖ程度とすれば、ダイナミックレンジはさらに広がることとなる。
【００４６】
上述したように、本実施形態によれば、従来より低い電源電圧、例えば１Ｖ以下の電源電圧、においても、広い範囲でゲイン調整が可能であり、しかも充分大きな出力インピーダンスで動作可能であると共に充分な出力ダイナミックレンジを確保することができる。
【００４７】
なお、本実施形態において、差動入力回路を構成する１対のトランジスタＭＮ１及びＭＮ２は、エンハンスメント型ＮＭＯＳトランジスタで構成されているが、その閾値電圧Ｖｔｈは、０．２Ｖ未満とすることが望ましい。
【００４８】
即ち、一般に、入出力信号の直流電圧レベルは電源電圧の半分（ＶＤＤ／２）に設定されるため、入力される電圧信号のダイナミックレンジを±０．３Ｖとすると、線形の電圧−電流変換を得るためには、入力回路におけるトランジスタの閾値電圧Ｖｔｈが、
ＶＤＤ／２−０．３＞Ｖｔｈ
でなければならない。
【００４９】
よって、電源電圧ＶＤＤ＝１Ｖを実現するためには、Ｖｔｈが０．２Ｖ未満のエンハンスメント型トランジスタを用いる必要がある。
【００５０】
本実施形態のトランスコンダクタンスアンプ回路は差動型であるため、コモンモードノイズ抑圧用フィードバック回路１２が付加されている。以下、図２を参照し、このフィードバック回路１２について説明する。
【００５１】
コモンモードノイズ抑圧用フィードバック回路１２は、トランジスタＭＰ５及びＭＰ６のドレイン電圧とトランスコンダクタンスアンプ出力端子１８ａ及び１８ｂの出力電圧を入力信号とし、内部で処理して得られた出力信号により差動電流源回路を構成するトランジスタＭＮ１１及びＭＮ１２のゲート電圧を制御するものである。即ち、このフィードバック回路１２は、トランジスタＭＰ１５〜ＭＰ２２とトランジスタＭＮ２３及びＭＮ２４とから構成されており、コモンモードノイズが入ってきた場合にも、トランスコンダクタンスアンプ出力端子１８ａ及び１８ｂの直流電圧レベルがバイアス端子１２ａに印加されるバイアス電圧Ｖｂ３に等しくなるように、出力ステージ１１の差動電流源回路であるトランジスタＭＮ１１及びＭＮ１２のドレイン電流を制御している。
【００５２】
トランジスタＭＰ１５及びＭＰ１６のゲートはトランジスタＭＰ６のドレイン及びゲートに共通接続されており、そのソースは電源端子に共通接続されている。トランジスタＭＰ１７及びＭＰ１８のゲートはトランジスタＭＰ５のドレイン及びゲートに共通接続されており、そのソースは電源端子に共通接続されている。トランジスタＭＰ１９のゲートはトランスコンダクタンスアンプ出力端子１８ｂに接続されており、そのソースはトランジスタＭＰ１５及びＭＰ１７のドレインに共通接続されている。トランジスタＭＰ２０のゲートはトランスコンダクタンスアンプ出力端子１８ａに接続されており、そのソースはトランジスタＭＰ１６及びＭＰ１８のドレインに共通接続されている。トランジスタＭＰ２１のゲートはバイアス端子１２ａに接続されており、そのソースはトランジスタＭＰ１５及びＭＰ１７のドレインに共通接続されている。トランジスタＭＰ２２のゲートはバイアス端子１２ａに接続されており、そのソースはトランジスタＭＰ１６及びＭＰ１８のドレインに共通接続されている。トランジスタＭＮ２３のソースは接地端子に接続されており、そのゲート及びドレインはトランジスタＭＰ１９及びＭＰ２０のドレインに共通接続されている。トランジスタＭＮ２４のソースは接地端子に接続されており、そのゲート及びドレインはトランジスタＭＰ２１及びＭＰ２２のドレインに共通接続されている。
【００５３】
例えば、トランジスタＭＰ５及びＭＰ６のドレイン電圧がコモンモードノイズにより上昇した場合、そのままでは、トランジスタＭＰ７及びＭＰ８のドレイン電流が減少し、トランスコンダクタンスアンプ出力端子１８ａ及び１８ｂの出力電圧が共に低下してしまう。しかしながら、このような場合、フィードバック回路１２におけるトランジスタＭＰ１５〜ＭＰ１８のドレイン電流が減少し、また、トランジスタＭＰ１９及びＭＰ２０のドレイン電流が増大することでトランジスタＭＰ２１及びＭＰ２２のドレイン電流が減少する。その結果、トランジスタＭＮ１１及びＭＮ１２のドレイン電流が減少してトランスコンダクタンスアンプ出力端子１８ａ及び１８ｂの直流電圧が上昇し、バイアス端子１２ａの電圧Ｖｂ３に落ち着く。トランジスタＭＰ５及びＭＰ６のドレイン電圧がコモンモードノイズにより下降した場合は、これとは逆に動作する。
【００５４】
なお、本実施形態では、演算増幅器ＡＭＰ１〜ＡＭＰ６の出力端子にゲートが接続されているトランジスタＭＮ３、ＭＮ４、ＭＰ９、ＭＰ１０、ＭＮ１３及びＭＮ１４にエンハンスメント型ＭＯＳトランジスタを用いているが、これらをディプレッション型ＭＯＳトランジスタとしても良いことは言うまでもない。
【００５５】
また、ドレイン電圧調整回路１４ａ及び１４ｂ、ドレイン電圧固定回路１６ａ及び１６ｂ並びにドレイン電圧固定回路１７ａ及び１７ｂの内部構成は、上述したものに限定されることなく種々の態様に変更可能であり、カレントミラー回路１５ａ及び１５ｂ並びにコモンモードノイズ抑圧用フィードバック回路１２の内部構成も、上述したものに限定されることなく種々の態様に変更可能である。
【００５６】
第２の実施形態
図３は本発明のトランスコンダクタンスアンプ回路の第２の実施形態の回路図である。
【００５７】
本実施形態においては、差動入力回路を構成する１対のトランジスタＭＮ１´及びＭＮ２´がディプレッション型ＮＭＯＳトランジスタで構成されていることを除いて、図１及び図２の第１の実施形態の場合と同じ構成を有している。従って、同じ構成要素は同じ参照符号で示されている。
【００５８】
前述したように、入出力信号の直流電圧レベルは電源電圧の半分（ＶＤＤ／２）に設定されるため、入力される電圧信号のダイナミックレンジを±０．３Ｖとすると、線形の電圧−電流変換を得るためには、入力回路におけるトランジスタの閾値電圧Ｖｔｈが、
ＶＤＤ／２−０．３＞Ｖｔｈ
でなければならない。
【００５９】
よって、電源電圧ＶＤＤ＝１Ｖを実現するためには、本実施形態のようにＶｔｈが負であるディプレッション型ＮＭＯＳトランジスタを使用すれば全く問題ない。ディプレッション型ＮＭＯＳトランジスタＭＮ１´及びＭＮ２´を使用した構成であれば、入力信号のダイナミックレンジを±０．３Ｖとすると、理論的には０．６Ｖ程度までの低電圧電源を使用可能となる。
【００６０】
本実施形態におけるその他の構成、作用効果及び変更態様は、第１の実施形態の場合と全く同様である。
【００６１】
第３の実施形態
図４は本発明のトランスコンダクタンスアンプ回路の第３の実施形態の回路図である。
【００６２】
本実施形態においては、第１の実施形態におけるＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＭＮ３、ＭＮ４、ＭＮ１１、ＭＮ１２、ＭＮ１３及びＭＮ１４をＰＭＯＳトランジスタＮＰ１、ＮＰ２、ＭＰ３、ＭＰ４、ＭＰ１１、ＭＰ１２、ＭＰ１３及びＭＰ１４にそれぞれ置き換え、ＰＭＯＳトランジスタＭＰ５、ＭＰ６、ＭＰ７、ＭＰ８、ＭＰ９及びＭＰ１０をＮＭＯＳトランジスタＭＮ５、ＭＮ６、ＭＮ７、ＭＮ８、ＭＮ９及びＭＮ１０にそれぞれて置き換え、さらに電源端子と接地端子とを入れ替えていることを除いて、図１及び図２の第１の実施形態の場合と類似の構成を有しており、類似の構成要素は同じ参照符号に「´」を付けて示されている。ただし、第１のバイアス端子１６ｃ´に供給されるバイアス電圧Ｖｂ１´は、電源電圧の約１／４以下の値に設定される。具体的には、電源電圧が１Ｖであるとすれば、０．２５Ｖ程度に、より好ましくは０．１５Ｖ程度に設定される。また、第２のバイアス端子１７ｃ´に供給されるバイアス電圧Ｖｂ２´は、電源電圧の約３／４以上の値に設定される。具体的には、電源電圧が１Ｖであるとすれば、０．７５Ｖ程度に、より好ましくは０．８５Ｖ程度に設定される。
【００６３】
本実施形態におけるその他の構成、作用効果及び変更態様は、第１の実施形態の場合と全く同様である。
【００６４】
第４の実施形態
図５は本発明のトランスコンダクタンスアンプ回路の第４の実施形態の回路図である。
【００６５】
本実施形態においては、差動入力回路を構成する１対のトランジスタＭＰ１´及びＭＰ２´がディプレッション型ＰＭＯＳトランジスタで構成されていることを除いて、図４の第３の実施形態の場合と同じ構成を有している。従って、同じ構成要素は同じ参照符号で示されている。
【００６６】
前述したように、入出力信号の直流電圧レベルは電源電圧の半分（ＶＤＤ／２）に設定されるため、入力される電圧信号のダイナミックレンジを±０．３Ｖとすると、線形の電圧−電流変換を得るためには、入力回路におけるトランジスタの閾値電圧Ｖｔｈが、
ＶＤＤ／２−０．３＞Ｖｔｈ
でなければならない。
【００６７】
よって、電源電圧ＶＤＤ＝１Ｖを実現するためには、本実施形態のようにＶｔｈが負であるディプレッション型ＰＭＯＳトランジスタを使用すれば全く問題ない。ディプレッション型ＰＭＯＳトランジスタＭＰ１´及びＭＰ２´を使用した構成であれば、入力信号のダイナミックレンジを±０．３Ｖとすると、理論的には０．６Ｖ程度までの低電圧電源を使用可能となる。
【００６８】
本実施形態におけるその他の構成、作用効果及び変更態様は、第３の実施形態の場合と全く同様である。
【００６９】
以上述べた実施形態は全て本発明を例示的に示すものであって限定的に示すものではなく、本発明は他の種々の変形態様及び変更態様で実施することができる。従って本発明の範囲は特許請求の範囲及びその均等範囲によってのみ規定されるものである。
【００７０】
【発明の効果】
以上詳細に説明したように本発明によれば、印加される制御電圧に応じてゲイン（コンダクタンスＧｍ）調整を行う入力ステージと、出力インピーダンスを充分に高い値に維持すると共にダイナミックレンジを大きく取るための出力ステージとを接地端子と電源端子との間に互いに並列に挿入しているため、従来より低い電源電圧、例えば１Ｖ以下の電源電圧、においても、広い範囲でゲイン調整が可能であり、しかも充分大きな出力インピーダンスで動作可能であると共に充分な出力ダイナミックレンジを確保することができる。
【００７１】
このように、１Ｖ以下の低電圧動作が可能なトランスコンダクタンスアンプ回路を実現できるため、このトランスコンダクタンスアンプ回路と容量とを組み合わせることにより消費電力が小さいオンチップフィルタが構成可能となる。その結果、外付けフィルタを不要にした低電力な携帯無線機器用ＬＳＩが実現可能となる。
【図面の簡単な説明】
【図１】本発明のトランスコンダクタンスアンプ回路の第１の実施形態の回路図である。
【図２】図１に示す第１の実施形態のコモンモード抑圧用のフィードバック回路を具体化した回路図である。
【図３】本発明のトランスコンダクタンスアンプ回路の第２の実施形態の回路図である。
【図４】本発明のトランスコンダクタンスアンプ回路の第３の実施形態の回路図である。
【図５】本発明のトランスコンダクタンスアンプ回路の第４の実施形態の回路図である。
【図６】従来のトランスコンダクタンスアンプ回路の回路図である。
【符号の説明】
１０、１０´  入力ステージ
１１、１１´  出力ステージ
１２、１２´  コモンモードノイズ抑圧用フィードバック回路
１２ａ、１６ｃ、１６ｃ´、１７ｃ、１７ｃ´  バイアス端子
１３ａ、１３ａ´、１３ｂ、１３ｂ´  トランスコンダクタンスアンプ入力端子
１４ａ、１４ａ´、１４ｂ、１４ｂ´  ドレイン電圧調整回路
１４ｃ、１４ｃ´  制御端子
１５ａ、１５ａ´、１５ｂ、１５ｂ´  カレントミラー回路
１６ａ、１６ａ´、１６ｂ、１６ｂ´、１７ａ、１７ａ´、１７ｂ、１７ｂ´ドレイン電圧固定回路
１８ａ、１８ａ´、１８ｂ、１８ｂ´  トランスコンダクタンスアンプ出力端子
ＭＮ１〜ＭＮ１４、ＭＮ１´、ＭＮ２´、ＭＮ２３、ＭＮ２４  ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ２２、ＭＰ１´、ＭＰ２´  ＰＭＯＳトランジスタ
ＡＭＰ１〜ＡＭＰ６  演算増幅器
【図１】
0003671899.tif 000002
【図２】
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【図３】
0003671899.tif 000004
【図４】
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【図５】
0003671899.tif 000006
【図６】
0003671899.tif 000007