(57)【特許請求の範囲】
【請求項１】
選択トランジスタを構成するワード線が、絶縁膜を介して全面に絶縁性第１エッチング停止膜で被覆されており、
前記第１エッチング停止膜上に第１層間絶縁膜を介して選択トランジスタのビット線が配線され、
前記ビット線が、絶縁膜を介して全面に絶縁性第２エッチング停止膜で被覆されており、
前記第２エッチング停止膜上にメモリ・キャパシタが形成され、
前期キャパシタのストレージ電極と選択トランジスタの拡散層とを接続するコンタクトが、一対の隣接するビット線間の間隙及び一対の隣接するワード線間の間隙に形成されており、
前記第１エッチング停止膜は、前記キャパシタのストレージ電極のコンタクト部分および前記ビット線と前記選択トランジスタの拡散層とを接続するビットコンタクト部分だけ除かれ、前記キャパシタのストレージ電極のコンタクト側の前記ワード線の側面の部分をサイドウォール状の絶縁膜として被覆し、
前記第２エッチング停止膜は前記キャパシタのストレージ電極のコンタクト部分だけ除かれており、
前記キャパシタのストレージ電極のコンタクトを構成する導電層が前記キャパシタのストレージ電極の一部を構成している
半導体記憶装置。
【請求項２】
前記キャパシタが、２重円筒型の構造を有する
請求項１記載の半導体記憶装置。
【請求項３】
選択トランジスタのゲート電極を構成する互いに隣接する一対のワード線を絶縁膜を介して全面に絶縁性第１エッチング停止膜で被覆する工程と、
前記ワード線を第１層間絶縁膜で埋める工程と、
前記第１層間絶縁膜上にビット線を配線する工程と、
前記ビット線を絶縁膜を介して全面に絶縁性第２エッチング停止膜で被覆する工程と、
前記第２エッチング停止膜の上層に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜に予備コンタクトホールを開口する工程と、
前記予備コンタクトホールにキャパシタの一部を構成する導電性膜を形成した後、異方性エッチングすることにより前記予備コンタクトホールの側壁に導電性サイドウオールを形成する工程と、
前記導電性サイドウオールをマスクとして、前記ビット線相互の間において、前記第１層間絶縁膜と前記第１エッチング停止膜及び前記第２エッチング停止膜とを貫通して一対のワード線間の拡散層に達するコンタクトホールを開口し、かつ、前記第１エッチング停止膜を、前記キャパシタのストレージ電極のコンタクト側の前記ワード線の側面の部分を被覆するサイドウォール状の絶縁膜とする工程と、
導電性膜を成膜して、前記コンタクトホールにコンタクトを形成すると共に、前記導電性サイドウオールと前記コンタクトとを接続してキャパシタの円筒を形成し、前記コンタクトと接続するキャパシタを形成する工程と
を有する半導体記憶装置の製造方法。
【請求項４】
コンタクトホールを開口する工程において、第１エッチング停止膜で一旦エッチングを停止し、その後、第１エッチング停止膜を除去するエッチングを行ってコンタクトホールを形成する
請求項３記載の半導体装置の製造方法。
【請求項５】
キャパシタの円筒形成後、絶縁膜を堆積する工程と、
前記円筒キャパシタの外側の円筒を形成するために、前記絶縁膜と導電性膜とを同じ形状にパターニングして円柱状体を形成する工程と、
前記円柱状体を被覆する導電性膜を形成する工程と、
前記導電性膜をエッチバックして導電性サイドウオールを形成することによりキャパシタの外側の円筒を形成する工程と
を有する請求項３記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置およびその製造方法に関し、とくにいわゆるＤＲＡＭ（Dynamic Random Access Memory）など、スイッチング用のＭＯＳＦＥＴとメモリ・キャパシタとからなるセル構造を有する半導体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、いわゆるＤＲＡＭなど、スイッチング用のＭＯＳＦＥＴとメモリ・キャパシタとからなるセル構造を有する半導体記憶装置では、その高集積化に伴いメモリセルの縮小化が図られ、メモリ・キャパシタの占有面積も縮小化しており、少ない専有面積で所望の蓄積容量を確保することの重要性が増加している。
【０００３】
メモリ・キャパシタの形成方法としては、プレーナ型、スタック型およびトレンチ型がある。この内、蓄積容量の増大のためには表面積が広くなるように立体構造を持つ、スタック型あるいはトレンチ型が有利である。トレンチ型は基板に対して深さ方向にキャパシタを形成したもので、基板を掘ることによる弊害を検討する必要がある。一方スタック型はＣＯＢ（capacitor over bitline）とＣＵＢ（capacitor under bitline ）という２タイプに分類でき、中でもＣＯＢのスタック型の場合、ビット線よりも後にキャパシタを形成するため、セル領域上に微細加工で決まる最大のキャパシタを形成することができる。
【０００４】
上記のようなＣＯＢのスタック型にはフィン型や円筒（シリンドリカル）型などの構造を複雑化することで表面積を増やし、蓄電容量を増加させるタイプのものが開発されている。また、同じく表面積を増やす目的でキャパシタ電極表面を粗面化する方法もある。
【０００５】
上記のＣＯＢのスタック型キャパシタを有するＤＲＡＭは、例えば図２４に示すようなレイアウトを有する。このＤＲＡＭは、ビット線とワード線とが直交して配線され、活性領域が斜めに形成され、ビット線とワード線の交差する間隙にキャパシタのコンタクトがとられている構造である。
【０００６】
図２４のＡ−Ａ’線に沿った断面図を図２５（ａ）に、Ｂ−Ｂ’線に沿った断面図を図２５（ｂ）に示す。なお、図２５においては説明を簡単にするため、キャパシタは、シリンドリカルセルではなく、プレート状の電極としている。このレイアウトでは、キャパシタＣａｐと基板の拡散層ＡＥを接続するコンタクトＣＣは、図２５（ａ）に示すように、第１層間絶縁膜２５上に配線されている一対のビット線ＢＬの間隙を貫通すると共に、図２５（ｂ）に示すように、一対のワード線ＷＬ間の間隙を貫通している。
【０００７】
【発明が解決しようとする課題】
しかしながら、コンタクト孔をレジストパターニングする際に、下層のビット線ＢＬ又はワード線ＷＬに対し、合わせずれをおこす場合が考えられる。ワード線ＷＬと平行方向、つまり図２５（ａ）において左右方向、又はビット線ＢＬと平行方向、つまり図２５（ｂ）において、左右方向に合わせずれをおこすと、それぞれビット線ＢＬとコンタクトＣＣとの距離ｄa 、ｄa ' 、またはワード線ＷＬとコンタクトＣＣとの距離ｄb 、ｄb ' が変動し、絶縁耐圧が低下して、ワード線又はビット線とショートするおそれがあり、信頼性が劣化する。また、合わせ余裕が必要であることから、セルの微細化を阻害する。
【０００８】
また、セルの微細化が進むにつれて、キャパシタのストレージ電極の専有できる面積も小さくなる。しかし、キャパシタンスはセンシングのマージンを確保するためには減少させることはできない。よって、ストレージ電極の表面積を効果的に増加させる工夫が必要である。
【０００９】
本発明は、上記事情に鑑みなされたもので、ビット線やワード線の間隙にコンタクトを形成する構造のトランジスタにおいて、コンタクトと、ビット線およびワード線との絶縁が確保できる半導体記憶装置、及びこれに加えてキャパシタ電極の表面積を効果的に増加させることができる製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明は、上記目的を達成するため、選択トランジスタを構成するワード線が、絶縁膜を介して全面に絶縁性第１エッチング停止膜で被覆されており、前記第１エッチング停止膜上に第１層間絶縁膜を介して選択トランジスタのビット線が配線され、前記ビット線が、絶縁膜を介して全面に絶縁性第２エッチング停止膜で被覆されており、前記第２エッチング停止膜上にメモリ・キャパシタが形成され、前記キャパシタのストレージ電極と選択トランジスタの拡散層とを接続するコンタクトが、一対の隣接するビット線間の間隙及び一対の隣接するワード線間の間隙に形成されており、前記第１エッチング停止膜は、前記キャパシタのストレージ電極のコンタクト部分および前記ビット線と前記選択トランジスタの拡散層とを接続するビットコンタクト部分だけ除かれ、前記キャパシタのストレージ電極のコンタクト側の前記ワード線の側面の部分をサイドウォール状の絶縁膜として被覆し、前記第２エッチング停止膜は前記キャパシタのストレージ電極のコンタクト部分だけ除かれており、前記キャパシタのストレージ電極のコンタクトを構成する導電層が前記キャパシタのストレージ電極の一部を構成している半導体記憶装置を提供する。
【００１１】
本発明の半導体記憶装置は、ビット線の上にキャパシタを有するスタック構造で、一対のビット線間の間隙及び一対のワード線間の間隙にキャパシタと選択トランジスタの拡散層とを接続するコンタクトが通っている構造を有する。そして、本発明においては、これらの一対のビット線及びワード線の対向する側壁をエッチング停止膜で覆っているから、コンタクトを形成するコンタクト孔を開口するエッチングの際に、ビット線及びワード線の側壁がエッチング停止膜で保護され、コンタクトとこれらのビット線、ワード線との絶縁が確保され、ショートのおそれはなくなり、装置の信頼性が大きく向上する。また、コンタクトがワード線、ビット線に対して自己整合的に形成できるため、微細化に貢献できる。
【００１２】
また、本発明は、上記目的を達成するため、選択トランジスタのゲート電極を構成する互いに隣接する一対のワード線を絶縁膜を介して全面に絶縁性第１エッチング停止膜で被覆する工程と、前記ワード線を第１層間絶縁膜で埋める工程と、前記第１層間絶縁膜上にビット線を配線する工程と、前記ビット線を絶縁膜を介して全面に絶縁性第２エッチング停止膜で被覆する工程と、前記第２エッチング停止膜の上層に第２層間絶縁膜を形成する工程と、前記第２層間絶縁膜に予備コンタクトホールを開口する工程と、前記予備コンタクトホールにキャパシタの一部を構成する導電性膜を形成した後、異方性エッチングすることにより前記予備コンタクトホールの側壁に導電性サイドウオールを形成する工程と、前記導電性サイドウオールをマスクとして、前記ビット線相互の間において、前記第１層間絶縁膜と前記第１エッチング停止膜及び前記第２エッチング停止膜とを貫通して一対のワード線間の拡散層に達するコンタクトホールを開口し、かつ、前記第１エッチング停止膜を、前記キャパシタのストレージ電極のコンタクト側の前記ワード線の側面の部分を被覆するサイドウォール状の絶縁膜とする工程と、導電性膜を成膜して、前記コンタクトホールにコンタクトを形成すると共に、前記導電性サイドウオールと前記コンタクトとを接続してキャパシタの円筒を形成し、前記コンタクトと接続するキャパシタを形成する工程とを有する半導体記憶装置の製造方法を提供する。
【００１３】
この場合、コンタクトホールを開口する工程において、第１エッチング停止膜で一旦エッチングを停止し、その後、第１エッチング停止膜を除去するエッチングを行ってコンタクトホールを形成することが好ましい。
また、キャパシタの円筒形成後、絶縁膜を堆積する工程と、前記円筒キャパシタの外側の円筒を形成するために、前記絶縁膜と導電性膜とを同じ形状にパターニングして円柱状体を形成する工程と、前記円柱状体を被覆する導電性膜を形成する工程と、前記導電性膜をエッチバックして導電性サイドウオールを形成することによりキャパシタの外側の円筒を形成する工程とを有することが好ましい。
【００１４】
かかる半導体記憶装置の製造方法は、ワード線の側壁とビット線の側壁にエッチング停止膜を形成する工程を有するから、コンタクトとこれらのビット線、ワード線との絶縁が確保され、信頼性が大きく向上した半導体記憶装置を確実に製造することができる。
【００１５】
また、コンタクトホール形成時に、予備コンタクトホールを開口し、その内壁に導電性サイドウオールを形成し、その導電性サイドウオールをマスクとしてコンタクト孔を開口するので、コンタクトホールの直径をマスクの寸法より縮小でき、微細化を促進することができる。また、このコンタクトホール形成の際に、導電性サイドウオールが形成されていた絶縁層が消失して導電性サイドウオールが独立して立設するので、これを利用してコンタクトを埋め込むと同時にこの導線性サイドウオールを被覆して、円筒型キャパシタを構成することができ、合理的にキャパシタ面積を大きくすることができる。更に、この円筒型を二重円筒型の内筒としてその外側に更に少なくとも１個の円筒を形成して更に表面積を大きくすることも容易である。
【００１６】
このように、本発明の半導体記憶装置の製造方法によれば、キャパシタ表面積を十分に確保でき、微細化しても必要なキャパシタンスを得ることができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について具体的に説明する。
本発明の半導体記憶装置は、例えば図２４に示したレイアウトをとることができる。同図のＡ−Ａ’線に沿った断面図を図１（ａ）に、Ｂ−Ｂ’線に沿った断面図を図１（ｂ）にそれぞれ一形態として示す。
【００１８】
この半導体記憶装置の構成は、図２４に示したレイアウトに対応させて説明すると、基板１０面に選択トランジスタＳＴのゲート電極を構成するワード線ＷＬが配線され、ワード線ＷＬの上には、第１層間絶縁膜を介してワード線と直交するビット線ＢＬが配線されている。また、ビット線ＢＬの上には二重円筒型のキャパシタＣａｐが設けられ、このキャパシタＣａｐのストレージ電極は、コンタクトＣＣを介して選択トランジスタＳＴの拡散層ＡＥと接続され、ビット線ＢＬの上にキャパシタＣａｐを有するスタック構造である。
【００１９】
図１に示した断面構造をより詳細に説明する。例えばＰ型シリコン基板１０に酸化シリコンからなるトレンチ型素子分離絶縁膜２１が埋め込まれている。基板面にはポリシリコンとシリサイドの積層体から構成される図面上一対のワード線が配線され、活性領域では、図示しないゲート絶縁膜が基板との間に介在している。基板１０中にイオン注入により形成されたソース・ドレイン拡散層１１とワード線３１により、選択トランジスタが形成されている。ワード線３１は膜厚およそ２０〜４００ｎｍの酸化シリコンからなるオフセット絶縁膜２２とサイドウォール絶縁膜２３により被覆されている。また、膜厚およそ５〜２００ｎｍの例えば窒化シリコン膜で構成される絶縁性第１エッチング停止膜２４により基板全面が被覆され、コンタクト側のサイドウオール絶縁膜の側面も第１エッチング停止膜２４ａで被覆されている。
【００２０】
ワード線３１の上層には膜厚１００〜８００ｎｍのＢＰＳＧあるいはＰＳＧからなる第１層間絶縁膜２５を介してワード線３１と垂直方向にポリシリコンとシリサイドの積層体で構成されるビット線３２が配線されている。ビット線は、基板全面を覆う膜厚５〜３００ｎｍの酸化シリコンからなる絶縁膜と膜厚５〜３００ｎｍの例えば窒化シリコンからなるエッチング停止膜２７により被覆されている。ビット線の上方には二重円筒型のキャパシタが形成されている。このキャパシタは、二重円筒型のストレージ電極と、その表面を覆う例えばＯＮＯ膜で構成される誘電体膜、誘電体膜を覆うプレート電極から構成されている。ストレージ電極は、図１（ａ）に示すように、ビット線間の間隙、及び図１（ｂ）に示すように、一対のワード線間の間隙を貫通しているコンタクトにより、基板の拡散層と接続されている。ストレージ電極３７は４層のポリシリコン層を堆積・エッチングを繰り返して形成されたものであり、第１ストレージ電極層３３ａ、第１ストレージ電極サイドウォール３３ｂ、第２ストレージ電極サイドウォール３４ａ、第３ストレージ電極層３５、第４ストレージ電極サイドウォール３６ａからなる。ストレージ電極３７表面には膜厚１〜１０ｎｍのＯＮＯ膜からなるキャパシタ膜３８が形成されており、ストレージ電極３７はこの膜を介してプレート電極３９と接し、全体でキャパシタを形成する。
【００２１】
この半導体記憶装置の構造は、ワード線を被覆する絶縁膜２２、２３を介してエッチング停止膜がワード線を含む基板全面を覆って形成され、コンタクト部分だけ第１エッチング停止膜が除かれている。また、ビット線にも、ビット線を覆う絶縁膜２６を介して第２エッチング停止膜が基板全面を覆って形成されており、コンタクト部分だけ第２エッチング停止膜が除かれている。コンタクトＣＣとワード線の間には、絶縁膜２３と絶縁性エッチング停止膜２４ａが介在する。そのため、コンタクト孔の位置ずれが生じても、コンタクト孔がワード線やビット線の側壁を覆うエッチング停止膜にかかり、エッチング停止膜をエッチングする際に、エッチング停止膜のサイドウオールが形成され、エッチング停止膜に被覆された絶縁膜２２、２３、２６がワード線やビット線の側壁から無くなることはないので、絶縁性が確保され、コンタクトとワード線とがショートすることはない。従って、コンタクトホールは、エッチング停止膜の存在により、自己整合的に形成されるので、コンタクトホールの合わせずれが生じてもコンタクトホールがワード線、ビット線への接近が妨げられ、ショートや信頼性の劣化を防止できる。
【００２２】
キャパシタは、二重円筒型であり、専有面積が小さく、表面積が大きくできる構造となっている。本実施形態では、コンタクトが、キャパシタのストレージ電極の一部を構成し、コンタクトを構成する導電層が、キャパシタのストレージ電極の一部として用いられている。これは、コンタクトを形成するためのコンタクトホールが、導電性サイドウオールをマスクとしてエッチングされ、そのコンタクトホールを埋め込み、導電性サイドウオールを二重円筒型の内筒として用いているからである。
【００２３】
次に、図１〜図１１を用いて、本発明に係る半導体記憶装置の製造方法について説明する。まず、図２に至る工程までを説明する。例えばＰ型シリコン基板１０上にレジストパターニングし、ＲＩＥ（反応性イオンエッチング）などの異方性エッチングにより深さ２０〜４００ｎｍの溝を形成し、ＣＶＤにより酸化シリコンを埋め込む。エッチバックまたはＣＭＰ（Chemical Mechanical Polishing ）により平坦化し、トレンチ素子分離絶縁膜２１を形成する。素子分離絶縁膜としてはＬＯＣＯＳを用いることもできる。犠牲酸化等によるウエルの形成や素子分離絶縁膜領域下にチャネルストップのためのイオン注入を行った後、図示しないゲート酸化膜を膜厚３〜２０ｎｍで形成する。次に、膜厚がそれぞれ３０〜３００ｎｍの不純物含有ポリシリコン層、３０〜３００ｎｍのタングステンシリサイド層、３０〜３００ｎｍの酸化シリコン層をＣＶＤによりそれぞれこの順に堆積し、ワード線の形状にレジストパターニングし、酸化シリコン層を反応性イオンエッチング等の異方性エッチング（ＲＩＥ）し、続けてポリシリコン層をＲＩＥなどの異方性エッチング後、レジストを剥離することにより、オフセット酸化膜付きのポリサイドからなるワード線（ゲート電極）３１を形成する。ワード線３１としてはポリシリコン層などの導電体を用いてもよい。ｎ型不純物のイオン注入によりソース・ドレイン拡散層１１を形成し、酸化シリコンを２０〜４００ｎｍ堆積し、異方性エッチングによりサイドウォール絶縁膜２３を形成する。さらに絶縁性エッチング停止膜として、例えば窒化シリコン層を５〜２００ｎｍの厚さでＣＶＤして絶縁性第１エッチング停止膜２４とする。エッチング停止膜としては、窒化シリコン膜以外に例えば酸化チタンなどの金属酸化物などでも良く、層間絶縁膜とエッチング比が異なるものを選択することができる。ＰＳＧまたはＢＰＳＧをＣＶＤして１００〜８００ｎｍの第１層間絶縁膜２５を堆積し、リフロー、エッチバックまたはＣＭＰにより平坦化する。続いて、膜厚がそれぞれ３０〜３００ｎｍの不純物含有ポリシリコン層、３０〜３００ｎｍのタングステンシリサイド層をＣＶＤにより堆積し、ワード線３１と垂直方向に走るビット線の形状にレジストパターニングし、異方性エッチングによりビット線３２とする。ビット線３２としてはこのようなポリサイドではなくタングステン層などの導電体を用いてもよい。続いてビット線被覆絶縁膜２６として酸化シリコンを５〜３００ｎｍ、絶縁性第２エッチング停止膜２７として例えば窒化シリコンを５〜３００ｎｍＣＶＤする。その上層に不純物含有ポリシリコンからなる第１ストレージ電極層３３を５〜３００ｎｍの厚さでＣＶＤする。次に酸化シリコンを１００〜８００ｎｍＣＶＤしてリフロー、エッチバックまたはＣＭＰにより平坦化し、第２層間絶縁膜２８とする。次に、予備コンタクトホール開口のためのレジストＲ１形成により図２までの構造が完成する。
【００２４】
次に図３に示すようにレジストＲ１をマスクにして異方性エッチングを施し、第１ストレージ電極層まで予備コンタクトホールを開口し、レジスト除去後に膜厚１０〜３００ｎｍの第２ストレージ電極層３４をＣＶＤにより堆積する。
次に図４に示すように異方性エッチングにより予備コンタクトホール内のストレージ電極層をサイドウォール状に成形し、第１導電性サイドウォール３３ｂ、第２導電性サイドウォール３４ａとする。エッチングの進行度によりサイドウォールは１段になってもよい。
【００２５】
次に図５に示すように予備コンタクトホール内に形成した導電性サイドウォールをマスクにして窒化シリコンとのエッチングの選択比を大きくした条件で異方性エッチングを施し、絶縁性第１エッチング停止膜２４まで開口する。このとき、第２層間絶縁膜２８も除去され、導電性サイドウオール３４ａが独立して立設する状態となる。
【００２６】
このように、導電性サイドウオールをマスクとしてコンタクトホールをエッチングすることにより、予備コンタクトホールの直径を規定するマスクの寸法よりコンタクトホールの直径を縮小できるので、最小設計ルールより直径の小さなコンタクトホールが形成できることになり、微細化を促進することができる。
【００２７】
また、上記エッチング工程で、キャパシタの円筒の形状を規定する外郭を自動的に形成することができ、次のコンタクトホールを埋める工程でキャパシタの円筒を形成することが可能となる。
次に図６に示すように窒化シリコン膜を選択的にエッチングする条件で異方性エッチングを行い、コンタクトホール内の窒化シリコン膜を除去し、拡散層が露出したところで添加物含有ポリシリコンからなる第３ストレージ電極層３５を１０〜４００ｎｍの厚さでＣＶＤする。これにより、内側の円筒電極が形成される。
【００２８】
次に図７に示すように酸化シリコンからなる円筒電極形成用絶縁膜２９を２００〜１０００ｎｍの厚さでＣＶＤし、キャパシタのパターンにレジストＲ２をパターニングする。
次に図８に示すようにレジストＲ２をマスクにして異方性エッチングを行い、円筒電極形成用絶縁膜２９を外側の円筒電極形成のための型となるように異方性エッチングし、レジストＲ２を除去する。
【００２９】
次に図９に示すように円筒電極形成用絶縁膜２９を被覆するようにポリシリコンからなる第４ストレージ電極層３６を２０〜２００ｎｍの厚さでＣＶＤにより堆積する。
次に図１０に示すように異方性エッチングを行い、第４ストレージ電極サイドウォール３６ａに形成して外側の円筒電極とし、ストレージ電極３７が完成する。このストレージ電極３７は、ワード線、ビット線どちらとも酸化シリコン絶縁膜、窒化シリコン絶縁膜により絶縁が保たれている。
【００３０】
次に図１１に示すように円筒電極形成用絶縁膜２９を異方性エッチングにより除去する。
最後に図１に示すようにストレージ電極３７の表面にＯＮＯ膜などの窒化シリコン等の誘電体からなる１〜１０ｎｍの厚さのキャパシタ膜３８をＣＶＤにより堆積し、さらに添加物含有ポリシリコン等の導電体をストレージ電極の凹部に埋め込むようにＣＶＤし、さらにプレート電極３０を堆積させてキャパシタが完成する。
【００３１】
本発明のストレージ電極はその構造上、自己整合的にコンタクトをとることができるため、コンタクト開口のためのレジストＲ１がある程度ずれてしまっても問題なくコンタクトをとることができる。その様子を図１２〜図２１に示す。
ビット線に垂直な面に対してずれてしまった場合について図１２〜図１６に示した。図１２は図２（ａ）に、図１３は図３（ａ）に、図１４は図４（ａ）に、図１５は図５（ａ）に、図１６は図６（ａ）に対応している。図１２に示すように、予備コンタクトホール開口のためのレジストがずれてしまった場合、図１３に示すように、レジストのずれの分、予備コンタクトホールもずれて開口される。第２ストレージ電極層３４の堆積後、絶縁性第２エッチング停止膜２７までエッチングすると、図１４に示すように、第１導電性サイドウォールは形成されず、第２導電性サイドウォール３４ａのみが形成され、一方のビット線側壁部の絶縁性第２エッチング停止膜２７が露出する。この後、図１５に示すように導電性サイドウォール３４ａをマスクにして窒化シリコンとのエッチングの選択比を大きくした条件で異方性エッチングを施し、絶縁性第１エッチング停止膜２４まで開口する。このとき、ビット線側壁の絶縁性第２エッチング停止膜２７の一部がエッチングされるが、垂直方向に厚いためサイドウォール状の絶縁膜２７ａとなり、側壁から消失することはない。この内側にさらにエッチング比の異なるビット線被覆絶縁膜２６があるために、ビット線３２は露出しない。従って、図１６に示すように、コンタクト底部のエッチング停止膜の除去の後に、コンタクトホール内に第３ストレージ電極層を積層させてもビット線側壁部におけるストレージ電極とビット線の絶縁は保たれたままとなる。
【００３２】
ワード線に垂直な面に対してずれてしまった場合について図１７〜図２１に示した。図１７は図２（ｂ）に、図１８は図３（ｂ）に、図１９は図４（ｂ）に、図２０は図５（ｂ）に、図２１は図６（ｂ）に対応している。図１７に示すように、予備コンタクトホール開口のためのレジストがずれてしまった場合、図１８に示すように、レジストのずれの分、予備コンタクトホールもずれて開口される。第２ストレージ電極層３４の堆積後、絶縁性第２エッチング停止膜２７までエッチングすると、図１９に示すように、第２導電性サイドウォール３４ａのみ形成される。この後、図２０に示すように導電性サイドウォール３４ａをマスクにして窒化シリコンとのエッチングの選択比を大きくした条件で異方性エッチングを施し、絶縁性第１エッチング停止膜２４まで開口する。このとき、一方のワード線の絶縁性第１エッチング停止膜２４の上部と側壁部が露出する。次に図２０に示すように窒化シリコン膜を選択的にエッチングする条件で異方性エッチングを行うと、拡散層が露出する一方で、絶縁性第１エッチング停止膜２４のうちワード線の上部の部分は除去され、側面の部分は垂直方向に厚みがあるためサイドウォール状の絶縁膜２４ａとなる。しかしながら、絶縁性第１エッチング停止膜２４の内側のオフセット絶縁膜２２とサイドウォール絶縁膜２３が除去されずに残っているため、ワード線３１は露出しない。従って、コンタクトホール内に第３ストレージ電極層を積層させてもストレージ電極とワード線の絶縁は保たれたままとなる。
【００３３】
上記にように、図１２〜２１のコンタクトレジストがずれてしまった場合には円筒電極を構成する導電性サイドウォール電極はサイドウォール状にならない場合もあり、いうまでもなくサイドウォール状である必要はない。
本発明は言うまでもなく上記の形態に限定されるものではない。例えば、本発明の半導体記憶装置に係る製造方法として、図７に示す円筒電極形成用絶縁膜２９は図７中にあるように平坦である必要はなく、図２２に示すように内側の円筒電極のために生じる凹凸に沿った膜とすることができる。この場合、キャパシタパターンのレジストＲ２は必要なく、このまま異方性エッチングを施すことで図２３に示す態様となり、これは図８に対応した形となっている。また、本態様で用いている添加物含有ポリシリコンは予めポリシリコンに添加物を含有させてからＣＶＤしても、ポリシリコンのままでＣＶＤしたのちにイオン注入等により添加物を導入してもよい。また、ワード線、ビット線はそれぞれ導電体の２層構成になっているが、もちろん１層でも３層以上の多層でもよい。ソース・ドレイン拡散層はＬＤＤ(lightly doped drain) 構造でもよい。また、本態様はＤＲＡＭについて説明したが、この他にＦＲＡＭやＶＲＡＭ等のスイッチング用ＭＯＳＦＥＴとメモリ・キャパシタとで１メモリセルを構成する半導体記憶装置について適用できる。その他、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。
【００３４】
【発明の効果】
本発明の半導体記憶装置および製造方法は、自己整合的にキャパシタコンタクトを開口するのでコンタクトの開口マージンを縮小でき、メモリセルを縮小することができる。さらに、２重円筒電極を構成するサイドウォール状の電極をマスクにキャパシタコンタクトを開口するのでコンタクトホールレジストパターニングよりも微細なコンタクトを開口できるので、微細化を促進し、さらにメモリセルを縮小することができる。また、上記のようにメモリセルを縮小した場合にも２重円筒型キャパシタ電極によりキャパシタ容量を必要量確保することができる。
【図面の簡単な説明】
【図１】図１は本発明の実施形態の半導体記憶装置の断面図である。また、製造方法の製造工程を示しており、ストレージ電極表面にキャパシタ膜を形成し、プレート電極を形成する工程までを示す。（ａ）はビット線に垂直な面、（ｂ）はワード線に垂直な面での断面図である。
【図２】図２は本発明の実施形態の製造工程を示す断面図であり、予備コンタクトホール形成のためのレジスト形成工程までを示す。（ａ）はビット線に垂直な面、（ｂ）はワード線に垂直な面での断面図である。
【図３】図３は図２の続きの工程を示す断面図であり、第２層間絶縁膜に開口した予備コンタクトホールに第２ストレージ電極層を堆積させる工程までを示す。（ａ）はビット線に垂直な面、（ｂ）はワード線に垂直な面での断面図である。
【図４】図４は図３の続きの工程を示す断面図であり、エッチングによる予備コンタクトホール内での導電性サイドウォール形成工程までを示す。（ａ）はビット線に垂直な面、（ｂ）はワード線に垂直な面での断面図である。
【図５】図５は図４の続きの工程を示す断面図であり、第２層間絶縁膜の除去および絶縁性第１エッチング停止膜までのコンタクトホール開口工程までを示す。（ａ）はビット線に垂直な面、（ｂ）はワード線に垂直な面での断面図である。
【図６】図６は図５の続きの工程を示す断面図であり、第３ストレージ電極層の堆積工程までを示す。（ａ）はビット線に垂直な面、（ｂ）はワード線に垂直な面での断面図である。
【図７】図７は図６の続きの工程を示す断面図であり、２重円筒キャパシタ形成のためのレジスト形成工程までを示す。（ａ）はビット線に垂直な面、（ｂ）はワード線に垂直な面での断面図である。
【図８】図８は図７の続きの工程を示す断面図であり、円筒電極形成用絶縁膜が外側の円筒電極の型となるように異方性エッチングする工程およびレジストの除去工程までを示す。（ａ）はビット線に垂直な面、（ｂ）はワード線に垂直な面での断面図である。
【図９】図９は図８の続きの工程を示す断面図であり、第４ストレージ電極層の堆積工程までを示す。（ａ）はビット線に垂直な面、（ｂ）はワード線に垂直な面での断面図である。
【図１０】図１０は図９の続きの工程を示す断面図であり、外側の円筒電極の形成のためのエッチング工程までを示す。（ａ）はビット線に垂直な面、（ｂ）はワード線に垂直な面での断面図である。
【図１１】図１１は図１０の続きの工程を示す断面図であり、ストレージ電極表面を露出させるためのエッチング工程までを示す。（ａ）はビット線に垂直な面、（ｂ）はワード線に垂直な面での断面図である。
【図１２】図１２は本発明の実施形態の製造工程を示すビット線に垂直な面における断面図であり、予備コンタクトホール形成のためのレジスト形成工程までを示す。
【図１３】図１３は図１２の続きの工程を示す断面図であり、第２層間絶縁膜に開口した予備コンタクトホールに第２ストレージ電極層を堆積させる工程までを示す。
【図１４】図１４は図１３の続きの工程を示す断面図であり、エッチングによる予備コンタクトホール内での導電性サイドウォール形成工程までを示す。
【図１５】図１５は図１４の続きの工程を示す断面図であり、第２層間絶縁膜の除去および絶縁性第１エッチング停止膜までのコンタクトホール開口工程までを示す。
【図１６】図１６は図１５の続きの工程を示す断面図であり、第３ストレージ電極層の堆積工程までを示す。
【図１７】図１７は本発明の実施形態の製造工程を示すビット線に垂直な面における断面図であり、予備コンタクトホール形成のためのレジスト形成工程までを示す。
【図１８】図１８は図１７の続きの工程を示す断面図であり、第２層間絶縁膜に開口した予備コンタクトホールに第２ストレージ電極層を堆積させる工程までを示す。
【図１９】図１９は図１８の続きの工程を示す断面図であり、エッチングによる予備コンタクトホール内での導電性サイドウォール形成工程までを示す。
【図２０】図２０は図１９の続きの工程を示す断面図であり、第２層間絶縁膜の除去および絶縁性第１エッチング停止膜までのコンタクトホール開口工程までを示す。
【図２１】図２１は図２０の続きの工程を示す断面図であり、第３ストレージ電極層の堆積工程までを示す。
【図２２】図２２は本発明の実施形態の製造工程を示す断面図であり、内側の円筒電極を被覆して円筒電極形成用絶縁膜を形成する工程までを示す。（ａ）はビット線に垂直な面、（ｂ）はワード線に垂直な面での断面図である。
【図２３】図２３は図２２の続きの工程を示す断面図であり、円筒電極形成用絶縁膜が外側の円筒電極の型となるようにエッチングする工程までを示す。（ａ）はビット線に垂直な面、（ｂ）はワード線に垂直な面での断面図である。
【図２４】図２４は本発明および従来の半導体記憶装置のレイアウトを示す平面図である。
【図２５】図２５は従来の半導体記憶装置の一実施例の断面図である。（ａ）はビット線に垂直な面、（ｂ）はワード線に垂直な面での断面図である。
【符号の説明】
１０…基板、１１…ソース・ドレイン拡散層、２１…素子分離絶縁膜、２２…オフセット絶縁膜、２３…サイドウォール絶縁膜、２４、２４ａ…絶縁性第１エッチング停止膜、２５…第１層間絶縁膜、２６…ビット線被覆絶縁膜、２７…絶縁性第２エッチング停止膜、２８…第２層間絶縁膜、２９…円筒電極形成用絶縁膜、３０…平坦化膜、３１…ワード線（ゲート電極）、３２…ビット線、３３、３３ａ…第１ストレージ電極層、３３ｂ…第１導電性サイドウォール、３４…第２ストレージ電極層、３４ａ…第２導電性サイドウォール、３５…第３ストレージ電極層、３６…第４ストレージ電極層、３６ａ…第４ストレージ電極サイドウォール、３７…ストレージ電極、３８…キャパシタ膜、３９…プレート電極、ＣＨ…コンタクトホール、ＣＣ…キャパシタコンタクト、ＷＬ…ワード線、ＢＬ…ビット線、ＡＥ…拡散層、ＳＴ…選択トランジスタ、Ｃａｐ…キャパシタ、ｄa 、ｄa ' …ビット線とキャパシタコンタクトとの距離、ｄb 、ｄb ' …ワード線とキャパシタコンタクトとの距離
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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