(57)【特許請求の範囲】
【請求項１】
第１導電型のシリコン領域を有するシリコン基板表面にフィールド酸化膜を形成する工程と、
フィールド酸化膜によって画定されたシリコン基板の表面に第２導電型のイオンを注入し、前記第１導電型シリコン領域とｐｎ接合を介して接する第２導電型シリコン領域を形成する工程と、
フィールド酸化膜に隣接する第２導電型シリコン領域上にＣｏ膜を堆積する工程と、
ＣｏＳｉ2 は形成されないように選定した温度と時間との第１の条件下で前記シリコン基板を加熱し、前記第２導電型シリコン領域と前記Ｃｏ膜との間でシリサイド反応を行なわせ、Ｃｏシリサイドを形成する工程と、
未反応のＣｏ膜を除去する工程と、
前記シリコン基板にさらに、温度をＴ°Ｋ、時間をｔ秒とした時、
９９８°Ｋ≦Ｔ≦１１４８°Ｋ、かつ
Ｔ≧１３３８−７０・ｌｎ（ｔ）（°Ｋ）
で表される第２の条件下で前記シリコン基板を加熱し、前記ＣｏシリサイドをＣｏＳｉ2 に変換する工程と
を含む半導体装置の製造方法。
【請求項２】
前記半導体装置が、ゲート長０．２５μｍ以下のＭＯＳトランジスタであり、前記堆積するＣｏ膜が５〜１５ｎｍの膜厚を有する請求項１に記載の半導体装置の製造方法。
【請求項３】
第１導電型のシリコン領域を有するシリコン基板表面にフィールド酸化膜を形成する工程と、
フィールド酸化膜によって画定されたシリコン基板の表面に第２導電型のイオンを注入し、前記第１導電型シリコン領域とｐｎ接合を介して接する第２導電型シリコン領域を形成する工程と、
フィールド酸化膜に隣接する第２導電型シリコン領域上にＣｏ膜を堆積する工程と、
ＣｏＳｉ2 は形成されないように選定した温度と時間との第１の条件下で前記シリコン基板を加熱し、前記第２導電型シリコン領域と前記Ｃｏ膜との間でシリサイド反応を行なわせ、Ｃｏシリサイドを形成する工程と、
未反応のＣｏ膜を除去する工程と、
前記シリコン基板にさらに、温度をＴ°Ｋ、時間をｔ秒とした時、１００００／ｔ＝１．１×１０14ｅｘｐ（−２．６５／ｋＴ）を中心に±５０℃の温度範囲内で表される第２の条件下で前記シリコン基板を加熱し、前記ＣｏシリサイドをＣｏＳｉ2 に変換する工程と
を含む半導体装置の製造方法。
【請求項４】
前記半導体装置が、ゲート長０．２５μｍ以下のＭＯＳトランジスタであり、前記堆積するＣｏ膜が８〜２０ｎｍの膜厚を有する請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１の条件が、温度をＴ°Ｋ、時間をｔ秒とした時、ｙ＝１０4 ／ｔがｙ２≦ｙ≦ｙ１、ただしｙ１＝３．０２×１０13×ｅｘｐ〔−１．６４ｅＶ／ｋＴ〕、ｙ２＝１．８２×１０15×ｅｘｐ〔−２．１９ｅＶ／ｋＴ〕、ｋはボルツマン定数、である請求項１〜４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記Ｃｏ膜の堆積工程の後、さらにＣｏ膜上に酸化防止機能を有するキャップ膜を堆積する工程を含む請求項１〜５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記未反応のＣｏ膜を除去する工程が、硫酸と過酸化水素を含む溶液中に前記シリコン基板を浸漬する工程を含む請求項１〜６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記第２導電型シリコン領域がＡｓをイオン注入した深さ約０．１μｍ以下の領域である請求項１〜７のいずれかに記載の半導体装置の製造方法。
【請求項９】
さらに、前記Ｃｏ膜を堆積する工程の前に、シリコン基板上にＴｉ膜を堆積する工程を含み、前記Ｃｏ膜はシリコン基板上のＴｉ膜の上に堆積する請求項１〜８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
素子分離されたシリコン基板に深さ約０．１μｍ以下のｐｎ接合を形成する工程と、
Ｃｏを堆積する工程と、
４５０℃〜５５０℃の第１熱処理によって、ＣｏとＳｉを反応させＣｏＳｉのスパイク状の突起を形成させる工程と、
未反応Ｃｏを除去する工程と、
７２５℃以上の第２熱処理によって、スパイク状の突起を消滅させる工程と、
を含む半導体装置の製造方法。
【請求項１１】
請求項１０において、
第２熱処理を温度をＴ°Ｋ、時間をｔ秒とした時、１００００／ｔ＝１．１×１０14ｅｘｐ（−２．６５／ｋＴ）を中心に±５０℃の温度範囲内で表される条件で行う工程を含む半導体装置の製造方法。
【請求項１２】
請求項１０または１１において、
Ｃｏを堆積した後、酸化防止するためのキャップ膜を堆積する工程を含む半導体装置の製造方法。
【請求項１３】
前記第２導電型シリコン領域は、SRAMセルを構成するMOSトランジスタのソースまたはドレイン領域である請求項１〜９のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に微細なＳｉ領域に直接シリサイド反応または自己整合シリサイド（サリサイド）反応によって電極を形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路装置の集積度の向上と共に、半導体素子は微細化され、不純物添加領域は小さく浅く形成される。このような小さく浅い不純物添加領域に低抵抗のコンタクトを形成する技術として、シリコン領域の形状に自己整合したシリサイド膜を作るサリサイド技術が注目されている。
【０００３】
Ｓｉ中のｎ型不純物としては、Ｐ、Ａｓ等が用いられているが、小さく浅いｎ型の不純物添加領域を形成するためのｎ型不純物としては、拡散係数の小さなＡｓが好ましい。また、シリサイドを形成するための金属としては、Ｔｉ、Ｐｔ、Ｃｏ等が用いられている。発明者等は、短チャネルＭＯＳＦＥＴにおいて、低抵抗のコンタクトを形成するためにはＣｏが適していることを報告した（たとえば、T. Yamazaki et al., IEDM 1993, p906 参照）。
【０００４】
微細化されたシリコン領域にサリサイド膜を形成する技術は、高集積化半導体装置の性能向上に非常に有効であるが、未だ解決しなくてはならない問題も多い。
【０００５】
【発明が解決しようとする課題】
ｐｎ接合を形成する微細化されたシリコン領域にＣｏサリサイド膜を形成し、低抵抗率の導電性領域を形成することができた。しかしながら、不純物添加領域の深さを浅くしていくと、接合深さが浅くなればなるほど、無視できない接合リーク電流が流れることが判った。この現象は、Ｔｉシリサイドの場合には生じなかったものである。
【０００６】
また、Ｃｏシリサイド膜を形成するための第２アニールを接合のリーク電流は減少するように行なうと、絶縁ゲートの耐圧が低下してしまうこともあることが判った。良好な半導体装置を作成するためには、一定値以上のゲート耐圧があり、接合リーク電流の少ない不純物添加領域が得られることが必要である。
【０００７】
本発明の目的は、特性の優れた絶縁ゲート電極および特性の優れた不純物添加領域を含む半導体装置の製造方法を提供することである。
【０００８】
本発明の他の目的は、絶縁ゲート電極が十分な耐圧を有し、不純物添加領域が十分低い抵抗値と十分低い接合リーク特性とを有する半導体装置の製造方法を提供することである。
【０００９】
【課題を解決するための手段】
本発明の一観点によれば、  第１導電型のシリコン領域を有するシリコン基板表面にフィールド酸化膜を形成する工程と、
フィールド酸化膜によって画定されたシリコン基板の表面に第２導電型のイオンを注入し、前記第１導電型シリコン領域とｐｎ接合を介して接する第２導電型シリコン領域を形成する工程と、
フィールド酸化膜に隣接する第２導電型シリコン領域上にＣｏ膜を堆積する工程と、
ＣｏＳｉ2 は形成されないように選定した温度と時間との第１の条件下で前記シリコン基板を加熱し、前記第２導電型シリコン領域と前記Ｃｏ膜との間でシリサイド反応を行なわせ、Ｃｏシリサイドを形成する工程と、
未反応のＣｏ膜を除去する工程と、
前記シリコン基板にさらに、温度をＴ°Ｋ、時間をｔ秒とした時、
９９８°Ｋ≦Ｔ≦１１４８°Ｋ、かつ
Ｔ≧１３３８−７０・ｌｎ（ｔ）（°Ｋ）
で表される第２の条件下で前記シリコン基板を加熱し、前記ＣｏシリサイドをＣｏＳｉ2 に変換する工程と
を含む半導体装置の製造方法が提供される。
【００１０】
Ｃｏシリサイドを形成するための第２アニールの温度が低すぎると、ｐｎ接合のリーク電流が小さくならない。また、第２アニールの温度が高すぎると、絶縁ゲート電極のゲート耐圧が十分高くならない。
【００１１】
一定の条件を満たす温度と時間で第２アニールを行なうことにより、抵抗値が低く、接合リーク電流が少ない不純物添加領域と、耐圧の十分ある絶縁ゲート電極とを作成することができる。
【００１２】
【発明の実施の形態】
まず、サリサイド膜利用の一例として、ＳＲＡＭ素子を考える。
【００１３】
図２（Ａ）、図２（Ｂ）は、ＳＲＡＭセルの等価回路と、半導体ウエハ上の平面構造の一例を示す。
【００１４】
図２（Ａ）において、ｐチャネルＭＯＳトランジスタＱｐ１とｎチャネルＭＯＳトランジスタＱｎ１とは直列に接続され、第１のインバータ回路ＩＮＶ１を構成する。
【００１５】
同様に、ｐチャネルＭＯＳトランジスタＱｐ２とｎチャネルＭＯＳトランジスタＱｎ２とは直列に接続され、第２のインバータ回路ＩＮＶ２を構成する。これらのインバータ回路ＩＮＶ１、ＩＮＶ２は並列に接続され、電源電圧ＶDDとＶSSの間に接続される。第１のインバータ回路ＩＮＶ１の出力点は、第２のインバータ回路のゲート電極に接続され、同様、第２のインバータ回路ＩＮＶ２の出力点は、第１のインバータ回路ＩＮＶ１のゲート電極に接続されている。
【００１６】
さらに、インバータ回路ＩＮＶ１の出力点とビット線−Ｄとの間には、ｎチャネルＭＯＳトランジスタＱｎ３のトランスファゲートが接続され、同様、インバータ回路ＩＮＶ２の出力点とビット線Ｄとの間にはｎチャネルＭＯＳトランジスタＱｎ４からなるトランスファゲートが接続されている。これらトランスファゲートトランジスタＱｎ３とＱｎ４のゲート電極は、ワード線ＷＬに接続されている。なお、各インバータ回路ＩＮＶの負荷となるロードトランジスタＱｐは、それぞれ高抵抗素子に置換することもできる。
【００１７】
図２（Ｂ）は、図２（Ａ）に示すようなＳＲＡＭ回路を実現するウエハ平面構造の例を示す。半導体ウエハ表面上には活性領域Ａ１、Ａ２が形成され、それらの周囲はフィールド酸化膜ＦＯＸによって取り囲まれている。なお、図中、一点鎖線で囲んだ領域が１つのＳＲＡＭセルを構成する。縦方向には、交互に向きを反転したＳＲＡＭセルが配置されており、電源配線ＶDD、ＶSSを共通に使用する。また、横方向には同一構造のＳＲＡＭが並列に配置されている。
【００１８】
ゲート電極Ｇ１、Ｇ２は、活性領域Ａ１を横断し、さらに活性領域Ａ２の一部をも横断している。活性領域Ａ１のゲート電極Ｇ１下の部分にｐチャネルＭＯＳトランジスタＱｐ１が形成され、活性領域Ａ１のゲート電極Ｇ２下の部分に他のｐチャネルＭＯＳトランジスタＱｐ２が形成されている。また、活性領域Ａ２のゲート電極Ｇ１下の部分にｎチャネルＭＯＳトランジスタＱｎ１が形成され、ゲート電極Ｇ２下の部分に他のｎチャネルＭＯＳトランジスタＱｎ２が形成されている。
【００１９】
さらに、活性領域Ａ２の下方には他のゲート電極Ｇ３が横方向に延在して形成され、その下方にｎチャネルトランスファゲートトランジスタＱｎ３、Ｑｎ４を形成している。なお、このゲート電極Ｇ３は、図２（Ａ）におけるワード線ＷＬも構成する。
【００２０】
本発明者らの研究によれば、フィールド酸化膜によって画定された微細化シリコン領域を含むシリコン基板表面にＣｏ膜を形成し、シリサイド反応を行なわせると、シリサイド膜がシリコン領域表面上のみに止まらず、隣接するフィールド酸化膜上にまで這い上がる現象が認められた。
【００２１】
このような這い上がりが生じると、サリサイド膜の自己整合性の特性が失われてしまう。特に、狭いフィールド酸化膜によって素子分離を行なっている時には、隣接する素子間の短絡が生じてしまう危険性が大きい。
【００２２】
本発明者らの実験結果によれば、フィールド酸化膜上へのシリサイド膜の這い上がりは、ＣｏＳｉ2 が形成される条件下において生じる。コバルトシリサイド膜の形成を２段階に分け、最初の熱処理においてはＣｏＳｉ2 を生成させず、未反応のＣｏ膜を除去した後、ＣｏＳｉ2 を生成させるようにすれば、フィールド酸化膜上へのコバルトシリサイド膜の這い上がりを防止することができる。
【００２３】
また、Ｃｏ膜をＴｉＮ膜で覆った後、シリサイド反応を行なわせると、反応後のＣｏ膜表面を良好な状態に保つことができる。第１シリサイド反応を一定の条件下で行なうことにより、最終状態で良好なシリサイド膜を得ることができる。
【００２４】
初めのシリサイド反応の後、未反応のＣｏ膜を除去すると、Ｃｏのソースが制限されるため、後のシリサイド反応の進行が制御され、フィールド酸化膜上への這い上がりは生じにくい。未反応Ｃｏ膜を、硫酸＋過酸化水素を含む溶液で除去すると、下地表面に与える影響が少なくなる。Ｓｉ表面にＡｓを多量にドープしていても処理後の表面に問題を生じない。未反応Ｃｏ膜の除去は、所定の条件下では塩酸＋過酸化水素を含む溶液で行なってもよい。
【００２５】
このようなＣｏシリサイド膜の這い上がりが何故生じるのかの原因について考察した。
【００２６】
図３（Ａ）−３（Ｄ）は、サンプルの履歴を説明するための概略断面図である。
【００２７】
図３（Ａ）に示すように、まずＳｉ基板１１１を準備する。
図３（Ｂ）に示すように、Ｓｉ基板１１１の上にバッファ酸化膜１１２を介して窒化シリコン膜１１３のパターンを形成する。この窒化シリコン膜は、ＬＯＣＯＳのマスクとして機能する。
【００２８】
図３（Ｃ）に示すように、窒化シリコン膜１１３をマスクとしてＬＯＣＯＳ処理を行なうと、窒化シリコン膜１１３で覆われていないＳｉ基板１１１表面に厚いフィールド酸化膜１１４が形成される。
【００２９】
フィールド酸化膜１１４が形成される過程において、ＳｉがＳｉＯ2 に変換されるため、体積膨張が生じ、フィールド酸化膜１１４はＳｉ基板１１１表面上に盛り上がると共に、フィールド酸化膜１１４で囲まれた素子領域１１５に横方向から圧縮応力を印加する。
【００３０】
図３（Ｄ）に示すように、その後窒化シリコン膜１１３のパターンおよびその下のバッファ酸化膜を除去し、Ｓｉ基板１１１表面上にＣｏ膜１１６およびＴｉＮ膜１１７を積層する。Ｓｉ基板１１１を加熱すると、Ｃｏ膜１１６と素子領域１１５のＳｉとが反応を生じ、Ｃｏシリサイドを形成する。
【００３１】
ここで、フィールド酸化膜１１４から素子領域１１５には、上述のように圧縮応力が印加されている。圧縮応力が印加された状態のままで、Ｓｉ基板が加熱され、シリサイド化反応が生じると、ある条件下においてはＳｉ基板１１１のＳｉ原子がＣｏ膜１１６内に拡散し、素子領域１１５を越えてフィールド酸化膜１１４上に這い上がるのではないかと考えられる。
【００３２】
そこで、まずフィールド酸化膜を形成したウエハ表面領域にどのような応力が発生するかをシミュレーションによって求めた。
【００３３】
図４は、シミュレーションによって求めた応力分布を示す概略断面図である。Ｓｉ基板１０１表面上にフィールド酸化膜１０２が形成され、フィールド酸化膜によって画定された活性領域上にシリサイド電極１０５が形成されている。このような状態において、Ｓｉ基板表面に発生する応力をシミュレーションによって求めた。領域Ｄ１は、大きな応力が発生している部分を示す。領域Ｄ２は、中程度の応力が発生している領域を示す。残りの領域Ｄ３は、応力がほとんど存在しないか、または著しく小さい領域を示す。
【００３４】
たとえば、シリサイド電極１０５ａ下のＳｉ領域を考察すると、フィールド酸化膜１０２ａ、１０２ｂに隣接する領域において応力の大きな領域Ｄ１が存在している。同様、シリサイド電極１０５ｂ下の領域を考察すると、フィールド酸化膜１０２ｂ、１０２ｃに隣接する領域において、応力の大きな領域Ｄ１が存在している。
【００３５】
このような領域をソース／ドレイン領域として利用する場合、Ｓｉ表面上にゲート酸化膜を延在させ、中央にコンタクト用の開孔を形成し、その領域にのみソース／ドレイン電極を接続させる場合は、応力の大きな領域Ｄ１はゲート酸化膜下に隠すことができ、コンタクト領域は中程度の応力領域Ｄ２のみで形成することができる。
【００３６】
しかしながら、活性領域表面をできるだけ有効に利用するため、フィールド酸化膜１２０によってソース／ドレイン領域を画定する場合、フィールド酸化膜１０２に隣接し、応力の大きな領域Ｄ１もコンタクト表面として利用せざるを得ない。このような場合、シリサイド電極のフィールド酸化膜上への這い上がりが防止できないとすれば、製造される半導体素子の特性にとって致命的となってしまう。
【００３７】
以上のような考察を検証するため、本発明者らは、Ｓｉ基板上にＣｏ膜を形成し、種々の温度でＲＴＡ処理を行なって形成されたＣｏシリサイド膜のＸ線回折を測定した。
【００３８】
図５は、Ｘ線回折の測定結果を示す。なお、サンプルはＳｉ基板上に厚さ３０ｎｍのＣｏ膜を堆積し、Ａｒ雰囲気中で約３０秒間のＲＴＡ処理を行なったものである。
【００３９】
ＲＴＡ処理を４２５℃で行なったサンプルの回折曲線ｄ１においては、ＣｏのピークＰ０とＣｏ2 ＳｉのピークＰ１が認められる。
【００４０】
ＲＴＡ処理を４７５℃に昇温させた回折曲線ｄ２においては、ＣｏのピークＰ０がほとんど消滅し、Ｃｏ2 ＳｉのピークＰ１、ＣｏＳｉのピークＰ２、Ｐ３等が観察される。なお、Ｃｏ2 ＳｉのピークＰ１とＣｏＳｉのピークＰ２は極めて近接しているが、２つのピークが表れていることがピーク形状から判明する。
【００４１】
ＲＴＡ処理を５００℃に昇温させた回折曲線ｄ３においては、Ｃｏ2 ＳｉのピークＰ１が消滅し、ＣｏＳｉのピークＰ２、Ｐ３等のみが観察されることが判る。
【００４２】
さらに、ＲＴＡ処理を５５０℃に昇温すると、ＣｏＳｉのピークＰ２、Ｐ３等の他、ＣｏＳｉ2 のピークＰ４等が発生していることが判る。ただし、ＣｏＳｉ2 のピークは未だ他のピークよりも大巾に小さい。
【００４３】
ＲＴＡ処理を６００℃に昇温した回折曲線ｄ５においては、ＣｏＳｉのピークＰ２は未だ観察されるが、ピークＰ３はほとんど観察されず、ＣｏＳｉ2 のピークＰ４、Ｐ５等のみが強く観察される。
【００４４】
ＲＴＡ処理を８００℃に昇温したサンプルの回折曲線ｄ６においては、ＣｏＳｉのピークは全く観察されず、ＣｏＳｉ2 のピークＰ４、Ｐ５等のみが観察される。
【００４５】
ＲＴＡ処理を５００℃、５５０℃で行なった場合にはＣｏシリサイド膜の這い上がりは生じていない。これらの温度においては、図５に示すように、Ｃｏシリサイド膜は主にＣｏＳｉで形成されている。５５０℃においてはわずかにＣｏＳｉ2 が生じていることが認められているが、その量は微量である。
【００４６】
ＲＴＡ処理を６００℃、６５０℃にすると、Ｃｏシリサイド膜のフィールド酸化膜上への這い上がりが著しくなる。これらの温度においては、図５の６００℃の曲線ｄ５から判るように、Ｃｏシリサイド膜は主にＣｏＳｉ2 で形成されている。６００℃においては、ＣｏＳｉも含まれるが、その量はわずかである。より高温になれば、ＣｏＳｉの量はさらに減少する。
【００４７】
これらの結果を考察すると、Ｓｉ基板上にＣｏ膜を形成した状態で、ＣｏＳｉ2 が生成されるような条件とすると、Ｓｉ表面上からフィールド酸化膜表面上へのＣｏシリサイド膜の這い上がりが生じるものと考えられる。
【００４８】
ところで、サリサイド工程においては、シリサイド化反応を行なった後、未反応の金属膜を除去する必要がある。未反応のＣｏ膜の除去は、通常ＨＣｌ＋Ｈ2 Ｏ2 で行なわれる。図５に示すサンプルにおいては、Ｃｏシリサイドは３つの相Ｃｏ2 Ｓｉ、ＣｏＳｉ、ＣｏＳｉ2 を有する。このうちＣｏ2 ＳｉはＨＣｌ＋Ｈ2 Ｏ2 に溶解してしまう。
【００４９】
本発明者らは、多量にＡｓを添加したＳｉ基板上にＣｏ膜を形成し、シリサイド化を行なった場合、Ｃｏ膜中にＡｓが拡散し易いことを実験的に確認した。Ｃｏシリサイド膜表面にＡｓがある濃度以上存在すると、ＨＣｌ＋Ｈ2 Ｏ2 処理を行なった場合、表面上にＳｉＯ2 が形成され、絶縁性となってしまうことを確認した。ＨＣｌ＋Ｈ2 Ｏ2 に溶解しないはずのＣｏＳｉ、ＣｏＳｉ2 の場合にもＳｉＯ2 の発生が認められた。
【００５０】
これに対し、未反応Ｃｏ膜の除去を、Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 で行なうと、Ａｓのドーズ量が３×１０15ｃｍ-2以上であってもこのようなＳｉＯ2 の形成は生ぜず、サンプル表面は導電性を保っていた。
【００５１】
図５に示すサンプルのうち、ＣｏＳｉ2 が発生していないＲＴＡ処理４２５℃、４７５℃、５００℃の各サンプルについて、未反応のＣｏ膜をＨＣｌ＋Ｈ2 Ｏ2 およびＨ2 ＳＯ4 ＋Ｈ2 Ｏ2 で除去した後、再びＸ線回折を行なった。
【００５２】
図６は、未反応Ｃｏ膜を酸処理によって除去したサンプルのＸ線回折結果を示す。
【００５３】
ＲＴＡ処理を４２５℃で行なったサンプルは、未反応Ｃｏ膜除去前はＣｏとＣｏ2 Ｓｉのピークを含む曲線ｄ１の回折結果を示す。このサンプルをＨ2 ＳＯ4 ＋Ｈ2 Ｏ2 で処理したサンプルの回折結果ｓ１は、Ｃｏのピークが消滅し、Ｃｏ2 Ｓｉのピークのみが残存する。ところで、同一のサンプルをＨＣｌ＋Ｈ2 Ｏ2 で処理したサンプルの回折曲線ｃ１は、ＣｏのピークもＣｏ2 Ｓｉのピークも観察されなくなってしまった。
【００５４】
すなわち、４２５℃で処理したサンプルのＣｏシリサイド膜は、Ｃｏ2 ＳｉとＣｏのみを含み、これらは共にＨＣｌ＋Ｈ2 Ｏ2 に溶解してしまう。このため、Ｓｉ表面上にはＣｏシリサイドは残らず、Ｓｉ表面が露出するものと考えられる。
【００５５】
ＲＴＡ処理を４７５℃で行なったサンプルは、酸処理の前にはＣｏＳｉのピークとわずかなＣｏ2 Ｓｉのピークを含むｄ２で示す回折曲線を示す。このサンプルを、Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 で処理したサンプルの回折曲線ｓ２は、曲線ｄ２とほぼ同一の特性を示している。
【００５６】
同一のサンプルをＨＣｌ＋Ｈ2 Ｏ2 で処理すると（曲線ｃ２）、全てのピークは消滅してしまう。すなわち、４７５℃で３０秒間ＲＴＡ処理をすると、Ｃｏシリサイド膜は主にＣｏＳｉに変化しているが、未だＣｏ2 Ｓｉが残存し、このＣｏ2 Ｓｉの存在によってＣｏシリサイド膜はＨＣｌ＋Ｈ2 Ｏ2 に溶解してしまうものと考えられる。
【００５７】
ＲＴＡ処理を５００℃で行なったサンプルの回折曲線ｄ４においては、ＣｏＳｉのピークのみを示し、Ｃｏ2 Ｓｉのピークはほとんど観察されなくなっている。このサンプルをＨ2 ＳＯ4 ＋Ｈ2 Ｏ2 で処理すると（回折曲線ｓ４）、処理前の回折曲線ｄ４とほとんど同一の曲線が得られる。同一のサンプルを、ＨＣｌ＋Ｈ2 Ｏ2 で処理すると（回折曲線ｃ４）、やはり処理前の回折曲線ｄ４とほぼ同一の回折曲線が得られる。
【００５８】
すなわち、３０秒間のＲＴＡ処理を５００℃で行なうと、Ｃｏ膜はＣｏＳｉに変化し、ＣｏやＣｏ2 Ｓｉはほとんど残らないものと考えられる。
【００５９】
なお、ＣｏＳｉ（Ｃｏ2 Ｓｉ）は、比較的高抵抗であり、このままではコンタクト金属としては使用できない。しかしながら、未反応Ｃｏ膜除去後に二次熱処理を行なえば、ＣｏＳｉ（Ｃｏ2 Ｓｉ）をＣｏＳｉ2 に変化させることができる。未反応Ｃｏ膜除去後の熱処理においては、余分のＣｏが除去されているため、Ｃｏシリサイド膜の這い上がりは生じない。
【００６０】
Ｃｏシリサイド膜の這い上がりを防止するためには、一次熱処理においてＣｏＳｉ2 をある程度以上発生させないことが重要であると考えられる。
【００６１】
図７は、一次ＲＴＡ処理の処理温度と、処理後のＣｏシリサイド膜のシート抵抗との関係を示すグラフである。横軸に一次ＲＴＡ処理の温度を℃で示し、縦軸にサンプルのシート抵抗をΩ／□で示す。Ｃｏ膜の厚さは３０ｎｍとし、ＲＴＡ処理の時間は３０秒に設定した。
【００６２】
ＲＴＡ処理が４００℃以下の低温の間は、シート抵抗は低く保たれている。これは、未だＣｏがＳｉと反応（シリサイド化）せず、金属Ｃｏのまま残存しているためと考えられる。ＲＴＡ処理温度が４００℃を越えると、シート抵抗は増大し、５００℃付近でピークを示し。その後、急激に低下し、６００℃においては極めて低い値を示す。
【００６３】
この６００℃以上の高温においてシート抵抗が極めて低くなる原因は、ＣｏＳｉ2 が発生しているためと考えられる。ところで、ＣｏＳｉ2 が生じているシート抵抗の低いサンプルにおいては、Ｃｏシリサイド膜の這い上がりが生じる。
【００６４】
シート抵抗が高いサンプルにおいては、Ｃｏシリサイド膜の這い上がりは生じていない。したがって、一次ＲＴＡ処理は、ＣｏＳｉ2 が発生しない、またはシート抵抗が著しく低くなる手前の温度領域において行なうことが望ましい。
【００６５】
ただし、Ｓｉと接触している領域のＣｏがシリサイドにならず、Ｃｏのまま残存すると、未反応Ｃｏ膜を除去するウォッシュアウト工程においてシリサイドがＣｏと共に除去されてしまう。このため、酸処理で除去されないシリサイドを形成することが他の条件となる。
【００６６】
なお、Ｃｏ2 Ｓｉは、ＨＣｌ＋Ｈ2 Ｏ2 に対しては溶解してしまうが、Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 には溶解しない。したがって、未反応Ｃｏ膜を除去するウォッシュアウト工程の酸の種類によって低温側の条件はわずかに変化する。ただし、この変化は比較的小さな温度領域において生じるため、ほぼ同一の条件と見なすことができる。
【００６７】
なお、同一のＲＴＡ処理温度においても、処理時間を長くすることによってシリサイド反応が進行する。
【００６８】
図８は、シリサイド化反応の時間を変化させた時のシート抵抗の処理温度に対する関係を示すグラフである。横軸は処理温度を℃で示し、縦軸はシート抵抗をΩ／□で示す。前述の実験同様、Ｃｏ膜の厚さを３０ｎｍとし、ＲＴＡ処理をＡｒ雰囲気下で行なった。ＲＴＡ処理の時間を１秒、３０秒、５分、３０分に変化させ、結果として得られるサンプルのシート抵抗を測定した。
【００６９】
曲線ｒ１は処理時間が１秒の場合を示し、曲線ｒ２（図７の曲線と同一）は処理時間が３０秒のサンプルの結果を示し、曲線ｒ３は処理時間が５分の場合を示し、曲線ｒ４は処理時間が３０分の場合を示す。
【００７０】
図から明らかなように、一次ＲＴＡ熱処理時間を増大させると、ピークは次第に低温側に移行する。したがって、一次アニールの最適温度と最適時間は相互に関連を有する。
【００７１】
図９は、一次熱処理後にＣｏシリサイド膜の這い上がりを生じず、かつＳｉ表面上のＣｏ膜が完全に反応し、後の酸処理に耐える条件を求めたグラフである。図中横軸はアニール時間を秒で示し、縦軸はアニール温度を℃で示す。
【００７２】
曲線ｐ１よりも上の領域においては、一次熱処理によってＣｏシリサイド膜の這い上がりを生じる危険が大きい領域である。曲線ｐ２よりも下の領域においては、未反応のＣｏが残存し、酸処理によってシリサイド膜が溶解してしまう危険が強い領域である。したがって、この曲線ｐ１、ｐ２に挟まれた領域ｑが一次熱処理の最適条件となる。
【００７３】
図１０は、図９を変換して示すグラフである。図中横軸は一次熱処理温度Ｔの逆数１０００／Ｔを１／Ｋの単位で示し、縦軸は一次熱処理時間ｔの逆数１００００／ｔを１／秒の単位で示す。また、横軸はリニアスケールであり、縦軸は対数スケールである。このような単位に書き直すと、図９における曲線ｐ１は直線ｙ２となり、曲線ｐ２は直線ｙ１となる。これらは、ｙ１＝３．０２×１０13×ｅｘｐ〔−１．６４ｅＶ／ｋＴ〕
ｙ２＝１．８２×１０15×ｅｘｐ〔−２．１９ｅＶ／ｋＴ〕
と表せる。また、両直線の中間の最適条件は、 ｙ０＝２．８７×１０14×ｅｘｐ〔−１．９１ｅＶ／ｋＴ〕
となる。直線ｙ１よりも下の領域においては、シリサイド膜がフィールド酸化膜上に這い上がる現象が生じ、直線ｙ２よりも上の領域においては、一次熱処理後の酸処理において、シリサイド膜が溶解する危険が大きい。
【００７４】
このような良好な条件で一次熱処理を行なった後、二次熱処理を行なうことにより、ＣｏＳｉをＣｏＳｉ2 に変換し、低抵抗のシリサイド膜を作成することができる。
【００７５】
ところが、二次熱処理の条件によってシリサイド膜は十分低抵抗でも不純物添加領域の接合リーク電流が無視できないほど高かったり、絶縁ゲート電極のゲート耐圧が不足することが判った。この条件を究明するため、本発明者らは以下に説明する実験を行なった。
【００７６】
図１１は、実験に用いた測定サンプルの構成を概略的に示す。
図１１（Ａ）は、ｐｎ接合のリーク電流を調べるために作成したサンプルの構造を示す。ｐ型Ｓｉ基板１２１の表面に、局所酸化膜１２２を作成し、活性領域を互いに分離する。局所酸化膜１２２の厚さは約２５０ｎｍであり、活性領域１２３の面積は３２０μｍ平方である。活性領域１２３表面に露出したＳｉ領域に、Ａｓイオンを加速電圧４０ｋｅＶ、ドーズ量２×１０15ｃｍ-2でイオン注入し、イオン注入し活性化して深さ約０．１μｍのｎ型領域１２４を作成した。ｎ型領域１２４の表面上にＣｏ膜、ＴｉＮ膜を堆積し、種々の条件のサリサイド反応により、Ｃｏサリサイド膜１２５を作成した。このＣｏサリサイド膜１２５とｐ型基板１２１との間に逆バイアス印加用の電圧源１２８ａおよび電流計１２９を接続した。印加電圧を変化させ、ｐｎ接合のリーク電流を調べた。
【００７７】
図１１（Ｂ）は、絶縁ゲート電極のゲート耐圧を測定するためのサンプルの構成を概略的に示す。このサンプルは、図１１（Ａ）に示すｐｎ接合リーク電流測定用サンプルと同一ウエハ上に作成された。ｐ型Ｓｉ基板１２１表面上に、局所酸化膜１２２を作成するまでの工程は、図１１（Ａ）と同様である。このサンプルにおいては、活性領域１２３表面上に熱酸化により、厚さ約６ｎｍのゲート酸化膜１２６を作成した。基板表面上に、厚さ約１８０ｎｍのポリシリコン膜１２７を堆積し、その表面にＣｏ膜、ＴｉＮ膜を堆積し、種々の条件のサリサイド反応によりＣｏシリサイド膜１２７ｂを作成した。すなわち、ポリシリコン膜１２７ａとＣｏシリサイド膜１２７ｂとがゲート電極に対応する導電層１２７を構成する。ゲート電極１２７と基板１２１との間に、順バイアス印加用の電圧源１２８ｂと電流計１２９を接続した。印加電圧を変化させ、ゲート酸化膜１２６の耐圧を調べた。
【００７８】
図１２は、図１１（Ａ）に示す接合のリーク電流測定用サンプルを用いて測定したｐｎ接合のリーク電流特性を示す。図１２の各グラフにおいて、横軸は印加電圧を２Ｖ／目盛で示す。すなわち、横軸のフルスケールは１５Ｖの印加電圧である。縦軸は、ｐｎ接合の逆方向電流を対数スケールで示し、最下段の目盛は１ｐＡ、最上段の目盛は１０ｎＡを示す。
【００７９】
図１２（Ａ）のデータは、Ｃｏサリサイド作成用の一次（ＲＴＡ）アニールを約５００℃で約３０秒間行なったサンプルのリーク電流特性を示す。この状態では、ほとんど総てのサンプルにおいてリーク電流が高く、ｐｎ接合の特性は不良である。すなわち、一次熱処理終了後のサンプルのｐｎ接合は、多くのリーク電流を流してしまうものと考えられる。
【００８０】
一次熱処理終了後のサンプルに対し、異なる条件の二次熱処理を行なった。図１２（Ｂ）、図１２（Ｃ）のデータは、約３０秒間のラピッドサーマルアニール（ＲＴＡ）で二次熱処理を行なったサンプルのデータを示す。図１２（Ｂ）は、二次熱処理を７００℃で行なった場合を示し、図１２（Ｃ）は、二次熱処理を７５０℃で行なった場合を示す。これらのデータにおいて、ほとんど総てのサンプルが多くのリーク電流を流し、満足のできる結果は得られなかった。
【００８１】
図１２（Ｄ）、（Ｅ）、（Ｆ）は、二次熱処理を１０分間行なったサンプルの測定データを示す。図１２（Ｄ）は、二次熱処理を６５０℃で行なった場合を示し、図１２（Ｅ）は二次熱処理を７００℃で行なった場合を示し、図１２（Ｆ）は二次熱処理を７５０℃で行なった場合を示す。
【００８２】
図１２（Ｄ）、（Ｅ）のデータは、未だリーク電流が高く、満足できる結果が得られていないことを示す。
【００８３】
図１２（Ｆ）のデータは、特性が安定し、かつリーク電流が十分低減していることを示す。すなわち、二次熱処理を７００℃、１０分の条件で行なったのでは不十分であり、７５０℃、１０分の条件で行なった場合には、満足できる結果が得られる。
【００８４】
二次熱処理の温度および／または時間をさらに増加させた場合にも、ｐｎ接合のリーク電流は十分低く保たれる。
【００８５】
図１６は、スパッタ膜厚とシリサイド後の抵抗の関係を示すグラフである。横軸は、スパッタ膜厚を単位ｎｍで示し、縦軸はシート抵抗をΩ／□で示す。●はＣｏ膜をスパッタした場合のデータを示し、○はＴｉ膜をスパッタした場合のデータを示す。
【００８６】
Ｃｏ膜の場合、スパッタ膜厚が４０ｎｍ以下になると、得られるシート抵抗は次第に上昇している。特に、スパッタ膜厚が２０ｎｍ以下になると、シート抵抗の上昇が激しくなる。より低抵抗のシリサイド膜を得ようとすれば、スパッタ膜厚は厚いほうが好ましいことになる。
【００８７】
なお、比較のために、Ｔｉ膜の場合を合わせて示す。Ｔｉ膜をスパッタした場合には、同一の膜厚ではＣｏ膜の場合よりも得られるシート抵抗は高いことが判る。
【００８８】
図１７は、シリサイド膜を形成した場合のシート抵抗と、ソース／ドレイン領域のリーク電流との関係を示すグラフである。シリサイド膜を形成しない場合のリーク電流を点線で示す。Ｃｏ膜の場合、シリサイド膜のシート抵抗が、約７Ω／□以下になると、リーク電流は上昇を示す。特に、シート抵抗が５Ω／□以下になると、リーク電流の上昇が激しい。たとえば、シート抵抗が３Ω／□の場合には、リーク電流はシリサイド膜を形成しなかった場合に比べ、１桁以上も上昇してしまう。
【００８９】
なお、Ｔｉ膜、Ｎｉ膜、Ｐｔ膜を堆積し、シリサイド化を行なった場合を併せて示す。Ｔｉ膜をシリサイド化した場合には、リーク電流の問題が相対的に少ないことが判る。Ｎｉ膜およびＰｔ膜を用いた場合には、より高いシート抵抗でリーク電流の上昇が認められる。
【００９０】
すなわち、浅い接合を形成する場合、ソース／ドレイン領域の抵抗は低いほど好ましいが、シリサイド化によってシート抵抗を低くしすぎると、リーク電流が上昇してしまう問題が生じる。したがって、リーク電流を許容できる範囲に収めようとすると、Ｃｏ膜の膜厚はあまり厚くすることはできず、低いシート抵抗と低いリーク電流の両方の条件を満足するためには、５〜１５ｎｍの範囲とすることが好ましい。
【００９１】
図１３のデータは、図１１（Ｂ）に示すサンプルで得られた絶縁ゲート電極のリーク（耐圧）特性を示す。図１３のグラフにおいて、横軸は印加電圧を１Ｖ／目盛で示す。すなわち、フルスケールは１０Ｖである。縦軸は、絶縁ゲート電極のリーク電流を対数スケールで示す。最下段の目盛は１ｐＡであり、最上段の目盛は１０ｎＡである。
【００９２】
図１３（Ａ）、（Ｂ）、（Ｃ）のデータは、シリサイド化の一次（ＲＴＡ）熱処理を３０秒間行なった後のサンプルの特性を示す。図１３（Ａ）は、一次熱処理を４００℃で行なったサンプルのデータである。図１３（Ｂ）、（Ｃ）は、同様一次熱処理を４５０℃および５００℃で行なったサンプルのデータを示す。
【００９３】
ゲート電極２は、２．５Ｖまでの電圧を印加することを想定している。したがって、横軸が約２．５Ｖの位置まで十分安定な特性を示すことが必要である。
【００９４】
一次熱処理後のサンプルの絶縁ゲート電極の特性は、ほぼ満足できる結果を示している。しかしながら、一次熱処理のみでは十分低抵抗のシリサイド膜を得ることはできない。したがって、二次熱処理を行なう必要がある。
【００９５】
図１３（Ｄ）〜（Ｈ）のデータは、二次熱処理後の絶縁ゲート電極の特性を示す。図１３（Ｄ）、（Ｅ）、（Ｆ）、（Ｇ）、（Ｈ）のデータは、一次熱処理を約５５０℃で３０秒間行ない、二次熱処理をそれぞれ７５０℃、８００℃、８５０℃、９００℃、９５０℃で３０秒間行なった結果を示す。図１３（Ｄ）、（Ｅ）、（Ｆ）のデータは、一次熱処理後よりも優れた絶縁ゲート電極のゲート耐圧を示している。しかしながら、図１３（Ｇ）、（Ｈ）のデータは、ゲート耐圧が不足していることを示す。特に、図１３（Ｈ）のデータは、絶縁ゲート電極の耐圧がほとんどないことを示している。
【００９６】
これらの結果から、二次熱処理をあまり高温で行なうと、絶縁ゲート電極の耐圧が失われることが判る。
【００９７】
本発明者らは、図１２、図１３のような現象がなぜ生じるのかをさらに研究した。
【００９８】
図１４は、Ｓｉ表面上にＣｏ膜を形成し、熱処理を行なった後の薄膜サンプルの断面形状を示す透過型電子顕微鏡写真である。図１４（Ａ）は、４５０℃、３０秒間の熱処理を行なったサンプルを示し、図１４（Ｂ）、（Ｃ）は、それぞれ５５０℃、３０秒間、および８２５℃、３０秒間の熱処理を行なったサンプルの写真である。
【００９９】
図１４（Ａ）に示すように、Ｓｉ表面上に形成されたＣｏＳｉ膜から、Ｓｉ基板に向かってスパイク状の突起が観察される。このスパイク状突起は、Ｃｏを含むことが確認された。また、このスパイク状突起の長さは５０〜１００ｎｍであり、径は約１０ｎｍ程度である。
【０１００】
図１４（Ｂ）の写真は、スパイク状突起は存在せず、球状に近い縮んだ固まりを示している。図１４（Ｃ）の写真においては、スパイク状突起も縮んだ球状の固まりも観察されない。
【０１０１】
このように、４５０℃の熱処理では、Ｃｏを含むスパイク状突起が形成されやすいが、５００℃以上の熱をかけると、スパイク状突起は縮んで小さくなり、さらに高温の処理を行なうと消滅すると思われる。
【０１０２】
ＭＯＳトランジスタは、たとえば０．２５μｍ以下のゲート長を有する。
ｐｎ接合の深さが約１００ｎｍ程度以下となると、このスパイク状突起の長さよりも浅い位置にｐｎ接合が存在することになる。このスパイク状突起が導電性であれば、ｐｎ接合を突き抜けてリーク電流を発生させると考えられる。高温の熱処理を行なうと、スパイク状突起が縮み、やがて消滅する。この現象は、Ｃｏが周囲に拡散し、スパイク状突起が次第に消滅するものと考えることができる。
【０１０３】
ＣｏＳｉが作成される時に、このスパイク状突起が形成されると考えると、図１２のデータを説明することができる。すなわち、一次アニール後のサンプルは、スパイク状突起によって多くのリーク電流が流れるが、より高温の熱処理をさらに行なうことにより、次第にリーク電流は低減する。
【０１０４】
また、図１３に示す測定結果は、以下のように考えることができる。
高温の二次熱処理を行なうと、ｐｎ接合の特性は向上するが、あまりに高い温度を印加すると、シリサイド膜からＣｏが拡散し、やがてゲート酸化膜に達するようになる。ゲート酸化膜にＣｏが拡散すると、ゲート耐圧が劣化し、絶縁ゲートにリーク電流が流れるようになる。
【０１０５】
図１５は、ｐｎ接合のリーク電流と絶縁ゲート電極の耐圧とを測定した結果を示す。横軸は二次熱処理の時間を秒で示し、縦軸は二次熱処理の温度を℃で示す。図中、○印は、両方の測定において良好な結果が得られたサンプルを示し、×印は、いずれか一方の測定において不良の結果を得たサンプルを示す。すなわち、破線で囲んだ領域においては良好な結果が得られているが、その上側および下側においては良好な結果が得られていない。下側破線よりも下の領域においては、図１２に示すように、ｐｎ接合のリーク電流が大きくなる。上側破線よりも上側の領域においては、図１３に示すように、絶縁ゲート電極の耐圧が劣化し、絶縁ゲートのリーク電流が増大する。
【０１０６】
図１５に示す良好な特性が得られる範囲は、以下のように数式化することができる。
【０１０７】
７２５℃≦Ｔ≦８７５℃、および
Ｔ≧１０６５−７０・ｌｎ（ｔ）（℃）
ただし、Ｔは温度（℃）、ｔは時間（秒）である。温度を絶対温度（°Ｋ）で表すと、
９９８°Ｋ≦Ｔ≦１１４８°Ｋ
Ｔ≧１３３８−７０・ｌｎ（ｔ）（°Ｋ）
となる。
【０１０８】
以上の実験結果を参照し、Ｃｏシリサイド作成時の一次熱処理および二次熱処理の条件を選択することにより、良好な特性を有する絶縁ゲート電極と不純物添加領域とを得ることができる。
【０１０９】
ところで、上述の実験に使用したＲＴＡ装置は、８年前に光洋リンドバーグ社にオーダによって製作させた研究用機器である。温度モニタは線径０．５ｍｍのクロメルアルメル熱電対である。この熱電対は、使用限界が８７０℃であった。また、このＲＴＡ装置は温度の制御性があまりよくない。
【０１１０】
図１８（Ａ）は、加熱温度９００℃、加熱時間３０秒間に設定した時の温度変化を示すグラフである。図から明らかなように、初めの数秒は設定温度よりも温度が上昇するオーバシュートが生じている。ピーク部分の温度は、設定温度よりも２０度程度も高い。また、加熱時間も設定時間よりも若干長いようである。
【０１１１】
今回、大日本スクリーン製商品名ＬＡＷの量産用ＲＴＡ装置を導入した。この量産用ＲＴＡ装置は優れた温度制御性を有する。加熱温度の制御は、±１℃以内である。
【０１１２】
図１８（Ｂ）は、この量産用ＲＴＡ装置で加熱温度１０００℃、加熱時間１０秒を設定した時の温度変化を示すグラフである。図から明らかなように、加熱温度は設定温度まで速やかに上昇し、オーバシュートなく±１℃以内の温度精度内に収まる。また、加熱時間の精度も高い。なお、この特性はＲＴＡ装置導入時に計測したものであるが、現在も同様に±１℃以内の温度精度を保っている。加熱温度９００℃、加熱時間３０秒に設定した時も、極めて優れた精度を示す。
【０１１３】
なお、この量産用ＲＴＡ装置の温度モニタは、基板裏面から発する赤外線をモニタして行っている。したがって、クロメルアルメル熱電対で生じるような温度モニタ装置の劣化はない。この量産用ＲＴＡ装置によれば、３０秒以下、および／または９００℃以上のアニールも高精度に行うことができる。
【０１１４】
この量産用ＲＴＡ装置を用い、上述と同様の実験をより広範囲で行った。
図１９（Ａ）〜１９（Ｄ）は、サンプル作製のプロセスを示す。図１９（Ａ）に示すように、Ｓｉ基板１２１表面上にＬＯＣＯＳ酸化プロセスを行い、フィールド酸化膜１２２を形成した。フィールド酸化膜１２２により、３２０μｍ四方の活性領域が画定された。ウェルおよびチャネルを形成するためのイオン注入を行った後、Ａｓ+ イオンを加速エネルギ４０ｋｅＶ、ドーズ量２×１０15ｃｍ-2でイオン注入し、ソース／ドレインに対応するイオン注入領域１２４を形成した。作製されるｐｎ接合の接合深さは０．１μｍであった。
【０１１５】
図１９（Ｂ）に示すように、基板表面をＨＦで処理した後、厚さ１０ｎｍのＣｏ膜１３１および厚さ３０ｎｍのＴｉＮ膜１３２をスパッタリングで堆積した。その後、上述同様の２段階アニールプロセスにより、シリサイド化を行った。
【０１１６】
図１９（Ｃ）は、１次熱処理工程を示す。１次熱処理は、加熱温度５５０℃、加熱時間３０秒のＲＴＡ処理により行った。Ｃｏ膜１３１は、Ｓｉ基板と反応し、Ｃｏ2 ＳｉまたはＣｏＳｉ膜１３１ａに変化したものと考えられる。その後、ＴｉＮ膜１３２および未反応のＣｏ膜１３１をウォッシュアウトした。
【０１１７】
図１９（Ｄ）は、２次熱処理工程を示す。２次熱処理工程は、Ｃｏ2 ＳｉまたはＣｏＳｉのシリサイド膜１３１ａをＣｏＳｉ2 のシリサイド膜１３１ｂに変換させる熱処理である。２次熱処理工程の条件としては、加熱時間を１０秒から１０分まで変化させ、加熱温度を７００℃から９００℃の範囲で変化させた。各測定条件において、２５個のサンプルを作製して測定した。
【０１１８】
図１１（Ａ）に示す測定系により、リーク電流の測定を行った。図２０は、２次熱処理条件によるリーク電流の変化を示す。図中、横軸は印加電圧を２Ｖ単位の目盛で示す。縦軸は、流れたリーク電流を対数目盛で示す。各条件において、リーク電流の最も下の目盛は１０-12 Ａであり、最も上の目盛は１０-6Ａである。また、縦の列は加熱時間一定の条件を示し、横の行は加熱温度一定の条件を示す。加熱時間は１０秒、３０秒、１分、２分、１０分であり、加熱温度は７００℃、７５０℃、８００℃、８５０℃、９００℃、９５０℃である。
【０１１９】
印加電圧が低い状態で既にリーク電流の高いサンプルおよび、同一条件の特性がばらついているサンプルは良くない結果を示す。図中、○印は良い結果を示し、×印は良くない結果を示す。
【０１２０】
たとえば、加熱時間３０秒の条件においては、加熱温度８５０℃および９００℃でリーク電流が良好である。加熱時間がより短い１０秒では、加熱温度９００℃、９５０℃でリーク電流が良好である。
【０１２１】
加熱時間を増大すると、良好な加熱温度は徐々に低下する。加熱時間１０分では、加熱温度７５０℃、８００℃で良好なリーク電流が得られている。
【０１２２】
良い結果を生じる条件の上下に良くない結果を生じる条件が存在する。良い結果を生じる条件の下の状態（加熱温度が低い条件）においては、ＣｏＳｉスパイクからのリーク電流が生じているものと考えられる。良好な結果を生じる条件よりも上の状態（加熱温度が高い条件）においては、Ｃｏシリサイド層からＣｏ原子が半導体中に拡散し、面内均一にリーク電流が発生しているものと考えられる。この傾向は、図に示す全条件において共通するものと考えられる。
【０１２３】
図２１は、図２０に示す実験結果をまとめて示すグラフである。横軸はアニール時間を単位（秒）で示し、縦軸は加熱温度を単位（℃）で示す。リーク電流が良好であった条件を●で示し、リーク電流が不良であった条件を×で示す。この結果から、２次熱処理条件としては、実線で示す最適条件ＯＴおよび良好な結果が得られる境界条件Ｂ１、Ｂ２が存在することが判る。
【０１２４】
図２２は、図２１に示す最適条件ＯＴおよび境界条件Ｂ１、Ｂ２を定性的に得るために図２１をアレニウスプロットに変換したグラフである。横軸は加熱温度Ｔ（°Ｋ）を１０００／Ｔ（１／Ｋ）で示し、縦軸は加熱時間ｔ（ｓｅｃ）を１００００／ｔ（１／ｓｅｃ）で示す。図中、●および×は図２１と同様の意味を有する。図２２から明らかなように、最適条件ＯＴおよび境界条件Ｂ１、Ｂ２は直線で表される。したがって、これらの条件は、以下のように活性化エネルギを用いた式で表すことができる。なお、ｋはボルツマン定数を表す。
【０１２５】
最適条件ＯＴは、
１００００／ｔ＝１．１×１０14ｅｘｐ（−２．６５／ｋＴ）       …（１）
境界条件Ｂ１は、
１００００／ｔ＝１．１×１０14ｅｘｐ（−２．６５／ｋ（Ｔ＋５０））…（２）
境界条件Ｂ２は、
１００００／ｔ＝１．１×１０14ｅｘｐ（−２．６５／ｋ（Ｔ−５０））…（３）
と表すことができる。
【０１２６】
このような条件を満たす加熱温度および加熱時間で２次熱処理を行うことにより、Ｃｏサリサイド後のリーク電流を最小にすることができる。
【０１２７】
このように、加熱精度の高い量産用ＲＴＡ装置を用いた場合、より系統的な結果を得ることができた。
【０１２８】
ただし、図１２、１３、１５に示す結果も意味のないものではなく、加熱精度の低い、特に加熱温度がオーバーシュートする、熱処理装置を用いた場合には十分有意義な結果を示しているものと考えることができる。
【０１２９】
なお、好適な結果を生じる条件はＣｏ膜厚と接合深さにも依存する。Ｃｏ膜厚を厚くするか、接合深さを浅くすると好適な結果を生じる条件の幅が狭くなる傾向が見い出せる。Ｃｏ膜厚を薄くするか接合深さを深くすると、逆に好適条件の幅が広くなる。Ｃｏ膜厚が８〜２０ｎｍの範囲で上述の結果が有効である。
【０１３０】
図１（Ａ）−１（Ｄ）は、本発明の実施例による半導体装置の製造方法を説明するための概略断面図である。
【０１３１】
まず、図１（Ａ）に示すように、Ｓｉ基板１０１の表面に、ＬＯＣＯＳ酸化によりフィールド酸化膜１０２を形成する。なお、このＬＯＣＯＳ酸化は図３（Ａ）−３（Ｃ）に示すような従来知られた方法によって行なうことができる。必要に応じ、フィールド酸化膜によって画定された素子領域上に、ゲート酸化膜、シリコンゲート電極等によるゲート電極（配線）や他の構造を作成する。
【０１３２】
また、これらのゲート電極（配線）、フィールド酸化膜、必要に応じて作成したレジストマスクをマスクとし、イオン注入を行なうことにより、素子領域内に不純物を添加した領域１０３ａ、１０３ｂを作成する。なお、浅いｎ型領域を形成するための不純物としては、拡散係数の小さなＡｓが好適である。ｎ型領域はフィールド酸化膜と絶縁ゲート電極とによって画定されている。
【０１３３】
このようにして、準備したＳｉ基板１０１上に、Ｃｏ膜１０４をたとえばスパッタリングによって堆積する。また、Ｃｏ膜１０４の上を、さらに酸化防止機能を有するＴｉＮ膜１０７で覆ってもよい。このようなＴｉＮ膜１０７は、スパッタリング等によって堆積することができる。酸化防止機能を有するキャップ膜として、ＴｉＮ膜の代わりにＷ膜やＷＮ膜を用いることもできる。
【０１３４】
なお、図３で説明したように、不純物添加領域１０３等の素子領域は、フィールド酸化膜１０２形成の際に発生する応力によって横方向の力を受けている。
【０１３５】
図１（Ｂ）に示すように、Ｓｉ基板１０１をＲＴＡによって一次熱処理する。この一次熱処理温度は、図１０に示す直線ｙ１とｙ２の間に挟まれる領域内の条件において行なう。このような条件によれば、ＣｏとＳｉの反応が生じ、ＣｏＳｉ（またはＣｏ2 Ｓｉ）が発生する。なお、シリサイド膜中にＣｏＳｉ2 は発生しないように条件が設定されている。
【０１３６】
Ｓｉ表面に接するＣｏ膜１０４は、このような反応によりＣｏシリサイド膜１０５に変化する。図においては、不純物添加領域１０３ａの上にＣｏシリサイド膜１０５ａが生じ、不純物添加領域１０３ｂの上にＣｏシリサイド膜１０５ｂが生じている。Ｃｏシリサイド膜１５０ａ、１０５ｂにはＣｏＳｉ2 は実質的に発生していない。
【０１３７】
図１（Ｃ）に示すように、一次熱処理を行なったＳｉ基板１０１のフィールド酸化膜上に残存する未反応のＣｏ膜１０４およびその上に残存するＴｉＮ膜１０７をウォッシュアウトする。たとえば、ＴｉＮ膜１０７はＮＨ4 ＯＨ＋Ｈ2 Ｏ2 でウォッシュアウトできる。また、未反応Ｃｏ膜１０４は、ＨＣｌ＋Ｈ2 Ｏ2 またはＨ2 ＳＯ4 ＋Ｈ2 Ｏ2 でウォッシュアウトすることができる。
【０１３８】
なお、不純物添加領域１０３ａ、１０３ｂに５×１０15ｃｍ-2以上のＡｓをイオン注入した場合には、このウォッシュアウト工程によってシリサイド膜１０５ａ、１０５ｂ上にＳｉＯ2 が発生し、絶縁性となってしまう危険性が極めて大きい。このような場合にもウォッシュアウト工程をＨ2 ＳＯ4 ＋Ｈ2 Ｏ2 で行なえば、ＳｉＯ2 の発生を避けることができる。
【０１３９】
したがって、ＳｉＯ2 形成の可能性が大きくなるドーズ量約３×１０15ｃｍ-2以上のＡｓを不純物添加領域１０３ａ、１０３ｂにイオン注入した場合には、ウォッシュアウトはＨ2 ＳＯ4 ＋Ｈ2 Ｏ2 で行なうことが好ましい。
【０１４０】
図１（Ｄ）に示すように、未反応Ｃｏ膜をウォッシュアウトしたＳｉ基板１０１に、二次熱処理を行なってＣｏシリサイドをＣｏＳｉ2 に変化させる。この二次熱処理は、図１５または図２１、２２に示す良好な結果が得られる範囲内の条件で行なう。たとえば、８００℃、３分間のＲＴＡ処理を行なう。
【０１４１】
このような二次熱処理により、ＣｏＳｉ（Ｃｏ2 Ｓｉ）のシリサイド膜１０５ａ、１０５ｂは、ＣｏＳｉ2 のシリサイド膜１０６ａ、１０６ｂに変化する。未反応Ｃｏ膜が除去され、Ｃｏソースが存在しないため、ＣｏＳｉがＣｏＳｉ2 に変化する反応においても、フィールド酸化膜１０２上へのシリサイド膜の這い上がりは生じない。
【０１４２】
ＣｏＳｉから延びる突起は、縮小ないし消滅し、ｐｎ接合のリーク電流は減少する。但し、絶縁ゲート電極ゲート耐圧は十分良好な状態に保たれる。
【０１４３】
なお、一次熱処理によってＣｏとＳｉからＣｏ2 ＳｉまたはＣｏＳｉが発生する場合を説明したが、Ｃｏ2 ＳｉはＨＣｌ＋Ｈ2 Ｏ2 には溶解してしまう。したがって、ウォッシュアウトをＨＣｌ＋Ｈ2 Ｏ2 で行なう場合には、一次熱処理でＣｏ2 Ｓｉが実質的に存在せず、ＣｏＳｉのみが存在するように条件を設定することが好ましい。
Ｃｏ膜を堆積する工程の前に、Ｓｉ基板上にＴｉ膜を堆積し、Ｃｏ膜はＳｉ基板上のＴｉ膜の上に堆積してもよい。
【０１４４】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。たとえば種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０１４５】
【発明の効果】
以上説明したように、本発明によれば、フィールド酸化膜で少なくとも一部が画定された微細Ｓｉ表面上に低抵抗でリーク電流の少ない不純物添加領域を形成することができる。また、低抵抗で十分な耐圧を有する絶縁ゲート電極を形成することができる。
【０１４６】
このため、高性能の高集積度半導体集積回路装置を作成することができる。
【図面の簡単な説明】
【図１】本発明の実施例による半導体装置の製造方法を説明するための概略断面図である。
【図２】ＳＲＡＭセルの等価回路図およびＳｉ基板表面上の平面構造の例を示す平面図である。
【図３】シリサイド膜のフィールド酸化膜上への這い上がりの原因を考察するための断面図である。
【図４】フィールド酸化膜で画定したＳｉ活性領域における歪分布をシミュレーションによって算出した例を示す断面図である。
【図５】一次熱処理の温度を変化させたサンプルのＸ線回折結果を示すグラフである。
【図６】ウォッシュアウト後のサンプルのＸ線回折結果を示すグラフである。
【図７】一次熱処理の温度と得られるシート抵抗の関係を示すグラフである。
【図８】一次熱処理の処理時間を変化させた時の、熱処理温度とシート抵抗の関係を示すグラフである。
【図９】一次熱処理の最適時間と温度の関係を示すグラフである。
【図１０】一次熱処理の最適時間と温度の関係を示すグラフである。
【図１１】二次熱処理の実験に用いたサンプルの構成を示す断面図である。
【図１２】測定したｐｎ接合のリーク特性を示すグラフである。
【図１３】測定した絶縁ゲート電極の耐圧特性を示すグラフである。
【図１４】スパイク状突起を示す薄膜の断面写真である。
【図１５】二次熱処理の良好な条件範囲を示すグラフである。
【図１６】シート抵抗とスパッタ膜厚の関係を示すグラフである。
【図１７】リーク電流とシート抵抗の関係を示すグラフである。
【図１８】ＲＴＡ装置の加熱特性を示すグラフである。
【図１９】サンプルの作成工程を示す断面図である。
【図２０】リーク電流測定の結果をまとめて示すグラフである。
【図２１】図２０の結果を加熱温度対加熱時間の関係で示すグラフである。
【図２２】図２１のプロットをアレニウスプロットに変換したグラフである。
【符号の説明】
１０１  Ｓｉ基板
１０２  フィールド酸化膜
１０３  不純物添加領域
１０４  Ｃｏ膜
１０５  ＣｏＳｉ（Ｃｏ2 Ｓｉ）膜
１０６  ＣｏＳｉ2 膜
１０７  ＴｉＮ膜
【図１】
0003682341.tif 000002
【図２】
0003682341.tif 000003
【図３】
0003682341.tif 000004
【図４】
0003682341.tif 000005
【図５】
0003682341.tif 000006
【図６】
0003682341.tif 000007
【図７】
0003682341.tif 000008
【図８】
0003682341.tif 000009
【図９】
0003682341.tif 000010
【図１０】
0003682341.tif 000011
【図１１】
0003682341.tif 000012
【図１２】
0003682341.tif 000013
【図１３】
0003682341.tif 000014
【図１４】
0003682341.tif 000015
【図１５】
0003682341.tif 000016
【図１６】
0003682341.tif 000017
【図１７】
0003682341.tif 000018
【図１８】
0003682341.tif 000019
【図１９】
0003682341.tif 000020
【図２０】
0003682341.tif 000021
【図２１】
0003682341.tif 000022
【図２２】
0003682341.tif 000023