(57)【特許請求の範囲】
【請求項１】
ＬＳＩ上に配置される通常回路にスキャンテストを実行するためのスキャンパス回路を付加したレイアウトを決定するスキャンパスレイアウト方法において、前記通常回路に供給されるクロックとは異なるクロックを前記スキャンパス回路に供給するためのクロックドライバを前記スキャンパス回路を伝搬するスキャンテストデータの搬送方向に対して逆の方向から前記クロックを供給する位置に配することを特徴とするスキャンパスレイアウト方法。
【請求項２】
ＬＳＩ上に配置される通常回路にスキャンテストを実行するためのスキャンパス回路を付加したレイアウトを決定するスキャンパスレイアウト方法において、前記スキャンパス回路用のレイアウト領域を予め確保したのちに前記通常回路のレイアウトを決定し、前記通常回路のレイアウトを決定したのちに前記レイアウト領域に前記スキャンパス回路のレイアウトを決定し、さらに、前記通常回路に供給されるクロックとは異なるクロックを前記スキャンパス回路に供給するためのクロックドライバを前記スキャンパス回路を伝搬するスキャンテストデータの搬送方向に対して逆の方向から前記クロックを供給する位置に配することを特徴とするスキャンパスレイアウト方法。
【請求項３】
ＬＳＩ上に配置される通常回路にスキャンテストを実行するためのスキャンパス回路を付加したレイアウトを有する半導体集積回路において、前記通常回路に供給されるクロックとは異なるクロックを前記スキャンパス回路に供給するためのクロックドライバが前記スキャンパス回路を伝搬するスキャンテストデータの搬送方向に対して逆の方向から前記クロックを供給する位置に配されることを特徴とする半導体集積回路。
【請求項４】
ＬＳＩ上に配置される通常回路にスキャンテストを実行するためのスキャンパス回路を付加したレイアウトを有する半導体集積回路において、前記スキャンパス回路の配線が直線に配されたレイアウトを有し、かつ前記通常回路に供給されるクロックとは異なるクロックを前記スキャンパス回路に供給するためのクロックドライバが前記スキャンパス回路を伝搬するスキャンテストデータの搬送方向に対して逆の方向から前記クロックを供給する位置に配されることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ（大規模集積回路）内でレイアウトされるスキャンパスレジスタ等のシフトレジスタ構成の回路において、前記ＬＳＩをスキャンパス回路の配線による面積ダメージを最小限に抑え、レジスタ間のホールドのタイミングを保証するスキャンパスレイアウト方法及び半導体集積回路に関する。
【０００２】
【従来の技術】
近年、ＬＳＩの故障を検出する方法としてスキャンテストを行うためのスキャンパス回路を組み込んだ設計が主流となっている。スキャンパス回路を付加するには、レイアウト時においてＬＳＩの組み合わせ回路中にスキャンパス回路を予め組み込み、組み合わせ回路及びスキャンパス回路を同時に配置・配線する必要がある。
【０００３】
図５は従来のスキャンパスレイアウト工程を示しており、スキャンパス回路の配線が行われていない回路情報を示す初期ネットリストを作成し（Ｓ５０１）、初期ネットリストに対しレイアウト前にスキャン回路を挿入する（Ｓ５０２）。これにより、ＬＳＩの組み合わせ回路にスキャンパス回路が組み込まれ、この状態でセル配置処理（Ｓ５０３）、セル配線処理（Ｓ５０４）を実行する。その後、セル配置処理・セル配線処理されたレイアウトでのタイミングを解析し（Ｓ５０５）、解析結果に基づいて部分的にタイミングを調整し、レイアウト全体におけるタイミングを改善する（Ｓ５０６）。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のレイアウト方法では、セル配置処理工程（Ｓ５０３）、セル配線処理工程（Ｓ５０４）において、スキャンパス回路が通常の組み合わせ回路と同等に扱われるため、スキャンパス回路の配線が最適化され難い。また、これに伴いスキャンパス回路以外の通常の組み合わせ回路の配線も影響を受け、結果としてＬＳＩの面積の増大を招く。
【０００５】
また、スキャンパス回路はシフトレジスタ構成であるため、動作クロックの遷移速度がスキャンテストデータの遷移速度より遅くなると、いわゆるホールドタイミングの問題が発生する。ホールドタイミングの問題は、タイミング解析結果に基づいて部分的にバッファ等の遅延素子等を追加し遅延量を調整することにより解決することができる。スキャンパス回路の面積増大を回避するために、追加する遅延素子等の数は少ない方が好ましいが、スキャンパス回路の配線が最適化されない場合、多くの遅延素子等を追加しなければならず、スキャンパス回路の面積は一層増大する。さらに、追加する遅延素子等の数が多くなると工程数が増加し、レイアウト後のタイミング改善処理に時間がかかる。
【０００６】
本発明は、上記従来の課題を解決するもので、スキャンパス回路を組み込むことによるＬＳＩのチップ面積の増大を最小限に抑えることができスキャンパスレイアウト方法及び半導体集積回路を提供することを目的とする。また、レイアウト後のタイミング改善処理においてスキャンパス回路に追加する遅延素子等の数を最小にし工程数を削減することができるスキャンパスレイアウト方法及び半導体集積回路を提供することを目的とする。
【０００８】
本発明のスキャンパスレイアウト方法は、ＬＳＩ上に配置される通常回路にスキャンテストを実行するためのスキャンパス回路を付加したレイアウトを決定するスキャンパスレイアウト方法において、前記通常回路に供給されるクロックとは異なるクロックを前記スキャンパス回路に供給するためのクロックドライバを配する（Ｓ３０２、Ｓ３０８）ことを特徴とする。
【０００９】
本発明のスキャンパスレイアウト方法は、ＬＳＩ上に配置される通常回路にスキャンテストを実行するためのスキャンパス回路を付加したレイアウトを決定するスキャンパスレイアウト方法において、前記スキャンパス回路用のレイアウト領域を予め確保したのちに前記通常回路のレイアウトを決定し、前記通常回路のレイアウトを決定したのちに前記レイアウト領域に前記スキャンパス回路のレイアウトを決定し（Ｓ３０４、Ｓ３０５）、さらに、前記通常回路に供給されるクロックとは異なるクロックを前記スキャンパス回路に供給するためのクロックドライバを配する（Ｓ３０２、Ｓ３０８）ことを特徴とする。
【００１０】
本発明のスキャンパスレイアウト方法は、前記クロックドライバを、前記スキャンパス回路を伝搬するスキャンテストデータの搬送方向に対して逆の方向から前記クロックを供給する位置に配することを特徴とする。
【００１１】
本発明の半導体集積回路は、ＬＳＩ上に配置される通常回路にスキャンテストを実行するためのスキャンパス回路を付加したレイアウトを有する半導体集積回路において、前記スキャンパス回路の配線が直線配置されたレイアウト（スキャンパス配線領域２１２）を有することを特徴とする。
【００１２】
本発明の半導体集積回路は、ＬＳＩ上に配置される通常回路にスキャンテストを実行するためのスキャンパス回路を付加したレイアウトを有する半導体集積回路において、前記通常回路に供給されるクロックとは異なるクロックを前記スキャンパス回路に供給するためのクロックドライバ（クロックドライバ４１１）を有することを特徴とする。
【００１３】
本発明の半導体集積回路は、ＬＳＩ上に配置される通常回路にスキャンテストを実行するためのスキャンパス回路を付加したレイアウトを有する半導体集積回路において、前記スキャンパス回路の配線が直線に配されたレイアウト（スキャンパス配線領域２１２）を有し、かつ前記通常回路に供給されるクロックとは異なるクロックを前記スキャンパス回路に供給するためのクロックドライバ（クロックドライバ４１１）を有することを特徴とする。
【００１４】
本発明の半導体集積回路は、前記クロックドライバが、前記スキャンパス回路を伝搬するスキャンテストデータの搬送方向に対して逆の方向から前記クロックを供給する位置に配されることを特徴とする。
【００１５】
本発明によれば、スキャンパス回路用の配線領域を予めレイアウト上で予約処理し、通常の組み合わせ回路の配線処理の後に、スキャンパス回路の配線処理を行うことにより、スキャンパス回路の配線処理及び通常の組み合わせ回路の配線処理を最適化することができ、スキャンパス回路を付加したことによるＬＳＩの面積増大を最小限に抑えることができる。
【００１６】
本発明によれば、スキャンパス回路用の専用クロックを用いることにより、最小限の配線リソースでスキャンパス回路を配線処理することができる。
【００１７】
本発明によれば、スキャンパス回路の配線処理及び通常の組み合わせ回路の配線処理を最適化するとともに、最小限の配線リソースでスキャンパス回路を配線処理することができる。
【００１８】
本発明によれば、スキャンパス回路を伝搬するスキャンテストデータの伝搬方向に対して逆方向に伝搬するクロックを供給するスキャン回路用クロックドライバを配置することで、スキャンテストデータに対してクロックの遷移速度を速くすることを保証できるため、ホールドタイミングの問題が解消され、タイミング改善処理が不要となる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態におけるスキャンパスレイアウト方法について図面を参照しながら説明する。
図１は、本発明の第１の実施の形態におけるスキャンパスレイアウト方法を示す工程図である。まず、スキャンパス回路の結線が行われていない回路情報を示す初期ネットリストを作成し（Ｓ１０１）、初期ネットリストに基づきセル配置処理を実行する（Ｓ１０２）。次に、スキャン回路用配線領域予約処理によってスキャンパス回路用の配線領域を確保し、（Ｓ１０３）、セル配線処理によってスキャンパス回路以外の通常の組み合わせ回路の配線処理を行う（Ｓ１０４）。さらに、スキャン回路配線処理によってスキャンパス回路の配線処理を行う（Ｓ１０５）。その後、通常の組み合わせ回路の配線処理、及びこれ続くスキャン回路の配線処理が施された回路のレイアウト情報に基づきタイミングを解析するタイミング解析処理を実行し（Ｓ１０６）、さらに、解析結果に基づいてレイアウトのタイミングを改善するレイアウトタイミング改善処理を行う（Ｓ１０７）。
【００２０】
さらに、図２に示す部分レイアウトを参照して説明する。図２において、２０１はセルを配置する領域であるセル列、２０２〜２０７はスキャンレジスタ以外の通常の組み合わせ回路、２０８〜２１１はスキャンレジスタ、２１２はスキャンパス配線領域、２１３はスキャン制御配線領域、２１４〜２１７はスキャンレジスタのスキャン入力端子、２１８〜２２１はスキャンレジスタのスキャン出力端子、２２２〜２２５はスキャンレジスタのスキャン制御端子である。
【００２１】
セル配置処理工程（Ｓ１０２）で、セル列２０１上に組み合わせ回路２０２、２０７及びスキャンレジスタ２０８、２１１を配置する。スキャン回路用配線予約処理工程（Ｓ１０３）で、セル列２０１内のスキャンパス回路の配線が、スキャン入力端子２１４〜２１７、スキャン出力端子２１８〜２２１、及びスキャン制御端子２２２〜２２５上に直線で配線されるようスキャンパス配線領域２１２及びスキャン制御配線領域２１３を確保する。セル配線処理工程（Ｓ１０４）では、スキャンパス配線領域２１２及びスキャン制御配線領域２１３以外の配線領域を使用してスキャンパス回路以外の通常の組み合わせ回路の配線処理を行う。スキャン回路配線処理工程（Ｓ１０５）で、スキャン回路用配線予約処理１０３で確保したスキャンパス配線領域２１２を用いてスキャン入力端子２１４〜２１７及びスキャン出力端子２１８〜２２１のスキャンパス配線処理を行い、スキャン制御配線領域２１３を用いて、スキャン制御用端子２２２〜２２５の配線処理を行う。
【００２２】
スキャンパス回路の配線処理とスキャンパス回路以外の通常の組み合わせ回路の配線処理とを分離し、スキャンパス回路の配線を配置するための直線領域をスキャンパス配線領域として予め確保したのち、通常の組み合わせ回路の配線を配線することにより、通常の組み合わせ回路の配線はスキャンパス回路の配線に影響を受けることなく最適化される。さらに、スキャンパス回路の配線を予め確保された直線領域に配線することができるため、スキャンパス回路の配線長を最小限に抑えて最適化することができる。これにより、スキャンパス回路を付加することによるＬＳＩのチップ面積の増大を最小限に抑えることができる。
【００２３】
図３は、本発明の第２の実施の形態におけるスキャンパスレイアウト方法を示す工程図である。まず、スキャンパス回路の配線が行われていない回路情報を示す初期ネットリストを作成し（Ｓ３０１）、セル配置処理工程（Ｓ３０３）に先立ち、初期ネットリストに基づいて、スキャン回路用クロック配置領域予約処理によってスキャンレジスタのクロックドライバ配置領域を確保する（Ｓ３０２）。次に、セル配置処理によって通常の組み合わせ回路の配置処理を行い（Ｓ３０３）、スキャン回路用配線領域予約処理によってスキャンパス回路用の配線領域を確保し（Ｓ３０４）、セル配線処理によってスキャンパス回路以外の通常の組み合わせ回路の配線処理を行う（Ｓ３０５）。その後、スキャンパス回路の配線処理が施されたレイアウト情報に基づきスキャンパス回路以外の通常の組み合わせ回路を対象としてタイミングを解析するタイミング解析処理を実行し（Ｓ３０６）、さらに、解析結果に基づいてレイアウトのタイミングを改善するレイアウトタイミング改善処理を実行する（Ｓ３０７）。スキャンパス回路以外の通常の組み合わせ回路を対象とするタイミング改善処理が終了したあとに、スキャン回路用クロック配置領域予約処理工程（Ｓ３０２）で予め確保された領域にスキャン回路用クロックドライバを配置し（Ｓ３０８）、さらに、スキャン回路配線処理によってスキャンパス回路の配線処理を行う（Ｓ３０９）。
【００２４】
さらに、図４に示す部分レイアウトを参照して説明する。図４において、４０１はセルを配置する領域であるセル列、４０２〜４０６はスキャンレジスタ以外の通常の組み合わせ回路、４０７〜４１０はスキャンレジスタ、４１１はスキャン回路用クロックドライバ、４１２はスキャンパス配線領域、４１３はスキャン制御配線領域、４１４はスキャンクロック配線領域、４１５〜４１８はスキャン入力端子、４１９〜４２２はスキャン出力端子、４２３〜４２６はスキャン制御端子、４２７〜４３０はスキャンクロック入力端子、４３１はスキャンクロック出力端子、４３３はスキャンクロック入力端子である。
【００２５】
スキャン回路用クロック配置領域予約処理工程（Ｓ３０２）で、セル列４０１上にスキャン回路用クロックドライバ４１１の配置領域をスキャンパス回路に供給されるスキャンテストデータの伝搬方向に対して逆方向に伝搬するスキャンクロックを供給できる位置に確保する。セル配置処理工程（Ｓ３０３）で、セル列４０１上に組み合わせ回路４０２〜４０６とスキャンレジスタ４０７〜４１０を配置する。スキャン回路用配線予約処理工程（Ｓ３０４）で、セル列４０１内のスキャンパス回路の配線が、スキャン入力端子４１５〜４１８、スキャン出力端子４１９〜４２２及びスキャン制御端子４２３〜４２６並びにスキャンクロック入力端子４２７〜４３０、スキャンクロック出力端子４３１及びスキャンクロック入力端子４３３上に直線で配線されるようにスキャンパス配線領域４１２、スキャン制御配線領域４１３及びスキャンクロック配線領域４１４を確保する。セル配線処理工程（Ｓ３０５）では、スキャンパス配線領域４１２、スキャン制御配線領域４１３及びスキャンクロック配線領域４１４以外の配線領域を使用してスキャンパス回路以外の通常の組み合わせ回路の配線処理を行う。タイミング解析処理工程（Ｓ３０６）でスキャンパス回路以外の通常の組み合わせ回路を対象とするタイミング解析を実行し、レイアウトタイミング改善処理工程（Ｓ３０７）で、解析結果に基づいてタイミングを改善し遅延量を所定の範囲内に収束させる。その後、スキャン回路用クロック配置処理工程（Ｓ３０８）で、スキャン回路用クロック配置領域予約処理工程（Ｓ３０２）で予め確保された領域にスキャンレジスタのクロックドライバ配置領域にスキャン回路用クロックドライバ４１１を配置する（Ｓ３０８）。その後、スキャン回路配線処理工程（Ｓ３０９）で、スキャン回路用配線予約処理工程（Ｓ３０４）で予め確保したスキャンパス配線領域４１２にスキャン入力端子４１５〜４１８、スキャン出力端子４１９〜４２２を形成し、スキャンパス配線処理を施し、スキャン制御配線領域４１３にスキャン制御端子４２３〜４３０を形成し、配線処理を施し、スキャンクロック配線領域４１４にスキャン回路用クロックドライバ４１１のスキャンクロック出力端子４３１、スキャンクロック入力端子４３３及びスキャンクロック入力端子４２７〜４３０を形成し、配線処理を施す。
【００２６】
第２の実施の形態では、第１の実施の形態におけるスキャンパス回路の配線及び通常の組み合わせ回路の配線の最適化に加え、スキャンパス回路用の専用クロックを用いることにより、最小限の配線リソースでスキャンパス回路を配線処理することができる。このため、スキャンパス回路を組み込むことによるＬＳＩの面積の増大を抑えることができる。さらに、専用クロックの伝搬方向とスキャンテストデータの伝搬方向を逆にすることにより、スキャンテストデータに対して専用クロックの遷移速度を速くし、スキャンテストデータをレジスタで確実にホールドすることができるため、ホールドタイミングの問題が解消される。
【００２７】
【発明の効果】
以上のように、本発明は、スキャンパス回路用の配線領域を予めレイアウト上で予約処理し、通常の組み合わせ回路の配線処理の後に、スキャンパス回路の配線処理を行うことにより、スキャンパス回路の配線処理及び通常の組み合わせ回路の配線処理を最適化することができ、スキャンパス回路を付加したことによるＬＳＩの面積増大を最小限に抑えることができる。
【００２８】
さらに、スキャンパス回路用の専用クロックを用いることにより、最小限の配線リソースでスキャンパス回路を配線処理することができ、スキャンパス回路を組み込むことによるＬＳＩの面積増大を抑えることができる。また、回路のレイアウト前にスキャンパス回路を伝搬するスキャンテストデータの伝搬方向とは逆方向に伝搬するクロックを供給するスキャン回路用クロックドライバを配置することで、ホールドタイミングの問題を回避することができタイミング改善処理が不要となる。
【図面の簡単な説明】
【図１】本発明に係わる第１の実施の形態のスキャンパスレイアウト方法を示す工程図。
【図２】本発明の第１の実施の形態のスキャンパスレイアウト方法により設計された集積回路の部分レイアウト図。
【図３】本発明の第２の実施の形態のスキャンパスレイアウト方法を示す工程図。
【図４】本発明の第２の実施の形態のスキャンパスレイアウト方法により設計された集積回路の部分レイアウト図。
【図５】従来のスキャンパスレイアウト方法を示す工程図。
【符号の説明】
１０１，３０１，５０１  初期ネットリスト
１０２，３０３，５０３  セル配置処理
１０３，３０４  スキャン回路用配線領域予約処理
１０４，３０５，５０４  セル配線処理
１０５，３０９  スキャン回路配線処理
１０６，３０６，５０５  タイミング解析処理
１０７，３０７，５０６  レイアウトタイミング改善処理
２０１，４０１  セル列
２０２，２０７，４０２，４０６  組み合わせ回路
２０８，２１１，４０７，４１０  スキャンレジスタ
２１２，４１２  スキャンパス配線領域
２１３，４１３  スキャン制御配線領域
２１４，２１７，４１５，４１８  スキャン入力端子
２１８，２２１，４１９，４２２  スキャン出力端子
２２２，２２５，４２３，４２６  スキャン制御端子
３０２  スキャン回路用クロック配置領域予約処理
３０８  スキャン回路用クロック配置処理
４１１  スキャン回路用クロックドライバ
４１４  スキャンクロック配線領域
４２７，４３０  スキャンクロック入力端子
４３１  スキャンクロック出力端子
４３３  スキャンクロック入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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