(57)【特許請求の範囲】
【請求項１】
情報ビットの列を符号化してシスティマチックビットの列と複数のパリティビットの列を発生する符号化器と、与えられた伝送期間内で無線チャネルを通じて伝送されるビットの総数から、前記符号化器から発生された前記システィマチックビットと前記複数のパリティビットの総数を減算した差がゼロになるようにレートマッチングのための複数の媒介変数を提供する制御部と、を含む移動通信システムで使用する送信器において、
前記差が負数のとき前記システィマチックビットの列を穿孔することなく前記パリティビットの列に前記差だけの数のビットを均等に穿孔し、前記差が正数のとき前記システィマチックビットの列と前記パリティビットの複数の列に前記差に該当する数のビットを均等に繰り返しするように前記符号化器と前記制御部が結合されたレートマッチング回路と、
前記複数のレートマッチング回路からの出力を入力して一つの符号化ビット列として出力するビット収集部と、を含み、
当該送信器は、前記情報ビットを再伝送するときに前記媒介変数の少なくとも一つを変更することを特徴とする送信器。
【請求項２】
前記媒介変数は少なくとも前記パリティビットの列の１番目の穿孔位置を決定するｅiniを含むことを特徴とする請求項１記載の送信器。
【請求項３】
複合再伝送要請に応じて前記情報ビットを伝送するとき前記制御部が前記ｅini値を変更することを特徴とする請求項２記載の送信器。
【請求項４】
全体剰余増加方式または部分的剰余増加方式及び／又はチェースコンバイニング方式による再伝送が要請されるとき前記差に該当する数のビットを変更することを特徴とする請求項１記載の送信器。
【請求項５】
前記符号器から発生する第１テールビット列と第２テールビット列を入力し、前記第１テールビット列と前記第２テールビット列を前記システィマチックビットの列と前記パリティビットの列に対応して前記複数のレートマッチング回路に対して均等に分配するテールビット分配部をさらに備えることを特徴とする請求項１記載の送信器。
【請求項６】
情報ビットの列を符号化してシスティマチックビットの列と複数のパリティビットの列を発生する符号化器と、与えられた伝送期間内で無線チャネルを通じて伝送されるビットの総数から、前記符号化器から発生された前記システィマチックビットと前記複数のパリティビットの総数を減算した差がゼロになるようにレートマッチングのための複数の媒介変数を提供する制御部と、を含む移動通信システムで使用する送信器において、
前記差が負数のとき前記システィマチックビットの列を穿孔することなく前記パリティビットの列に前記差に該当する数のビットを不均等に穿孔し、前記差が正数のとき前記システィマチックビットの列と前記パリティビットの複数の列に前記差だけの数のビットを不均等に繰り返しするように前記符号化器と前記制御部が結合されたレートマッチング回路と、
前記複数のレートマッチング回路からの出力を入力して一つの符号化ビット列として出力するビット収集部と、を含み、
当該送信器は、前記情報ビットを再伝送するときに前記媒介変数の少なくとも一つを変更することを特徴とする送信器。
【請求項７】
前記媒介変数は少なくとも前記パリティビットの列の１番目の穿孔位置を決定するｅiniを含むことを特徴とする請求項６記載の送信器。
【請求項８】
複合再伝送要請に応じて前記情報ビットを伝送するとき前記制御部が前記ｅini値を変更することを特徴とする請求項７記載の送信器。
【請求項９】
全体剰余増加方式または部分的剰余増加方式及び／又はチェースコンバイニング方式による再伝送が要請されるとき前記差に該当する数のビットを変更することを特徴とする請求項６記載の送信器。
【請求項１０】
前記符号器から発生する第１テールビット列と第２テールビット列を入力し、前記第１テールビット列と前記第２テールビット列を前記システィマチックビットの列と前記パリティビットの列に対応して前記複数のレートマッチング回路に対して均等に分配するテールビット分配部をさらに備えることを特徴とする請求項６記載の送信器。
【請求項１１】
前記差に該当する数のビットは、前記パリティビットの列それぞれの重要度に基づいて不均等に穿孔するか、前記情報ビットの列と前記パリティビットの列それぞれの重要度に基づいて不均等に繰り返しすることを特徴とする請求項１０記載の送信器。
【請求項１２】
情報ビットの列を符号化してシスティマチックビットの列と複数のパリティビットの列を発生する符号化器と、与えられた伝送期間内で無線チャネルを通じて伝送されるビットの総数から、前記符号化器から発生された前記システィマチックビットと前記複数のパリティビットの総数を減算した差がゼロになるようにレートマッチングのための複数の媒介変数を提供する制御部と、を含む移動通信システムで使用する送信方法において、
前記差に基づいて穿孔が要求されるとき前記システィマチックビットの列は穿孔することなく前記パリティビットの複数の列それぞれを均等なビット数によって穿孔することによって前記差だけの数のビットが穿孔されるようにする過程と、
前記差に基づいて繰り返しが要求されるとき前記情報ビットの列と前記パリティビットの複数の列それぞれを均等なビット数によって繰り返しすることによって前記差だけの数のビットが繰り返しされるようにする過程と、
ビットを収集して前記穿孔または繰り返しされた列を入力し、一つの符号化ビット列として出力する過程と、を含み、
前記情報ビットの再伝送が発生したときに前記媒介変数の少なくとも一つが変更されることを特徴とする送信方法。
【請求項１３】
前記媒介変数は少なくとも前記パリティビットの列の１番目の穿孔位置を決定するｅiniを含むことを特徴とする請求項１２記載の送信方法。
【請求項１４】
複合再伝送要請に応じて前記情報ビットを伝送するとき前記制御部が前記ｅini値を変更することを特徴とする請求項１３記載の送信方法。
【請求項１５】
全体剰余増加方式または部分的剰余増加方式及び／又はチェースコンバイニング方式による再伝送が要請されるとき前記差に該当する数のビットを変更することを特徴とする請求項１２記載の送信方法。
【請求項１６】
前記符号器から発生する第１テールビット列と第２テールビット列を入力し、前記第１テールビット列と前記第２テールビット列を前記システィマチックビットの列と前記パリティビットの列に対応して前記複数のレートマッチング回路に対して均等に分配する過程をさらに含むことを特徴とする請求項１２記載の送信方法。
【請求項１７】
情報ビットの列を符号化してシスティマチックビットの列と複数のパリティビットの列を発生する符号化器と、与えられた伝送期間内で無線チャネルを通じて伝送されるビットの総数から、前記符号化器から発生された前記システィマチックビットと前記複数のパリティビットの総数を減算した差がゼロになるようにレートマッチングのための複数の媒介変数を提供する制御部と、を含む移動通信システムで使用する送信方法において、
前記差に基づいて穿孔が要求されるとき前記情報ビットの列は穿孔することなく前記パリティビットの複数の列それぞれを不均等なビット数によって穿孔することによって前記差だけの数のビットが穿孔されるようにする過程と、
前記差に基づいて繰り返しが要求されるとき前記情報ビットの列と前記パリティビットの複数の列それぞれを不均等なビット数によって繰り返しすることによって前記差だけの数のビットが繰り返しされるようにする過程と、
ビットを収集して前記穿孔または繰り返しされた列を入力し、一つの符号化ビット列として出力する過程と、を含み、
前記情報ビットの再伝送が発生したときに前記媒介変数の少なくとも一つが変更されることを特徴とする送信方法。
【請求項１８】
全体剰余増加方式または部分的剰余増加方式及び／又はチェースコンバイニング方式による再伝送が要請されるとき前記差に該当する数のビットを変更することを特徴とする請求項１７記載の送信方法。
【請求項１９】
前記符号器から発生する第１テールビット列と第２テールビット列を入力し、前記第１テールビット列と前記第２テールビット列を前記システィマチックビットの列と前記パリティビットの列に対応して前記複数のレートマッチング回路に対して均等に分配する過程をさらに含むことを特徴とする請求項１７記載の送信方法。
【請求項２０】
前記差に該当する数のビットは前記パリティビットの列それぞれの重要度に基づいて不均等に穿孔するか、前記情報ビットの列と前記パリティビットの列それぞれの重要度に基づいて不均等に繰り返しすることを特徴とする請求項１７記載の送信方法。
【請求項２１】
情報ビットの列を符号化して符号化ビットであるシスティマチックビットの列と複数のパリティビットの列を発生する符号化器を含む移動通信システムで使用する送信器において、
与えられた伝送期間内で無線チャネルを通じて伝送されるビットの総数から、前記符号化器から発生された前記システィマチックビットと前記複数のパリティビットの総数を減算した差がゼロになるようにレートマッチングのための複数の媒介変数を提供する制御部と、
前記差が負数のとき前記媒介変数に基づいて前記システィマチックビットの列を穿孔することなく前記パリティビットの列それぞれに前記差に該当するビットを均等な数によって穿孔する前記符号化器と前記制御部が結合されたレートマッチング回路と、
前記複数のレートマッチング回路からの出力を入力して一つの符号化ビット列として出力するビット収集部と、を含み、
当該送信器は、前記情報ビットを再伝送するときに前記媒介変数の少なくとも一つを変更することを特徴とする送信器。
【請求項２２】
前記媒介変数は少なくとも前記パリティビットの列の１番目の穿孔位置を決定するｅiniを含むことを特徴とする請求項２１記載の送信方法。
【請求項２３】
複合再伝送要請によって前記情報ビットを伝送するとき前記制御部が前記ｅini値を変更することを特徴とする請求項２２記載の送信方法。
【請求項２４】
移動通信システムで使用するデータ送信方法において、
入力ビットの列を符号化して、システィマチックビットの列と第１パリティビットの列と第２パリティビットの列とを含む符号化ビットの列を発生する過程と、
前記符号化ビットの列を、前記システィマチックビットの列と前記第１パリティビットの列と前記第２パリティビットの列に分離して、前記システィマチックビットの列と前記第１パリティビットの列と前記第２パリティビットの列とを各レートマッチング回路に入力する過程と、
各レートマッチング回路についてマッチング媒介変数を決定する過程と、
前記レートマッチング媒介変数に基づき前記システィマチックビットの列と前記第１パリティビットの列と前記第２パリティビットの列に対しレートマッチングを行う過程と、
レートマッチングされたシスティマチックビットとレートマッチングされた第１および第２パリティビットとをビット収集してデータパケットを発生する過程と、を含み、
他のデータパケットは、現在の穿孔レートと所望の穿孔レートとの間の初期エラーであるレートマッチング媒介変数ｅiniを変更することにより選択されることを特徴とする送信方法。
【請求項２５】
移動通信システムで使用するデータ送信方法において、
入力ビットの列を符号化して、システィマチックビットの列と第１パリティビットの列と第２パリティビットの列とを含む符号化ビットの列を発生する過程と、
前記符号化ビットの列を、前記システィマチックビットの列と前記第１パリティビットの列と前記第２パリティビットの列に分離して、前記システィマチックビットの列と前記第１パリティビットの列と前記第２パリティビットの列とを各レートマッチング回路に入力する過程と、
各レートマッチング回路についてマッチング媒介変数を決定する過程と、
前記レートマッチング媒介変数に基づき前記システィマチックビットの列と前記第１パリティビットの列と前記第２パリティビットの列に対しレートマッチングを行う過程と、
レートマッチングされたシスティマチックビットとレートマッチングされた第１および第２パリティビットとをビット収集してデータパケットを発生する過程と、を含み、
他のデータパケットは、システムティマチックビットに優先度を与えることにより選択されることを特徴とする送信方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、符号分割多重接続移動通信システムでデータ送／受信装置および方法に関し、特に、チャネル符号化とレートマッチングを統合して使用するデータ送／受信装置および方法に関する。
【０００２】
【従来の技術】
通常、移動通信システムにおいて送信装置から送信された信号を無線網を通じて受信するとき歪や雑音が全く混入していない信号を受けるということは現実的に不可能である。したがって、歪と雑音を最小化しようとする様々な手法が提案されており、その代表的な手法がエラーコントロールコーディング手法である。現在、前記移動通信システムの一つである符号分割多重接続移動通信システムにおいて前記エラーコントロールコーディング用にターボ(Turbo)コードおよび畳み込みコードを使用する。これらの装置を通常、チャネル符号化部(encoder)という。
【０００３】
図１は、符号分割多重接続移動通信システムにおける通常の送信装置の構成を示す図である。
前記図１を参照すると、上位階層から物理階層に伝送されたＮ個のデータ伝送ブロックはテールビット挿入部１１０の入力として提供され、前記テールビット挿入部１１０は、前記Ｎ個のデータ伝送ブロックそれぞれに所定のテールビット(tail bits)を挿入して出力する。一方、前記テールビット挿入部１１０は、通常の畳み込みコードを使用する構成ではチャネル符号化部１２０の前に位置するが、前記ターボコードを使用する場合にはチャネル符号化部１２０に含まれる。すなわち、前記テールビットの追加において、入力データ単位の符号化が終わる時点で前記符号化を行った前記チャネル符号化部１２０内のメモリが初期化される。前記チャネル符号化部１２０は前記Ｎ個の伝送ブロックを符号化するために少なくとも一つの符号率(code rate)を有する。前記符号率(ｋ／ｎ)は１／２、３／４などになり得る。前記符号率において、ｋ(ｋ＝１、３など)は、前記チャネル符号化部１２０に入力される入力データ単位のビット数を意味し、ｎ(ｎ＝２、４など)は、前記チャネル符号化部１２０から出力されるビット数を意味する。したがって、符号率が１／２というのは、前記チャネル符号化部１２０が、例えば１００ビットを入力として２００ビットを出力することを表し、３／４というのは、前記チャネル符号化部１２０が、例えば３００ビットを入力として４００ビットを出力することを表す。すなわち、符号率は、入力データ単位のビット数と符号化して出力されるビット数の比を表す。また、前記チャネル符号器１２０は通常、１／３または１／５母符号率(mother code rate)に基づいて穿孔(puncturing)または繰り返し(repetition)を通じて複数の符号率を支援する。前記１／２の符号率を使用する場合に母符号率が１／３であれば、例えば入力１００ビットに対して母符号率に基づいて３００ビットを生成した後１００ビットを穿孔すればいい。前記ターボコードを使用するチャネル符号化部１２０は出力として情報ビット(Systematic bit)と前記情報ビットに対してエラー補正能力を有することができるようにパリティビット(parity bit)を発生する。前記図１では前記チャネル符号化部１２０が使用する符号率を決定するに際して制御部１６０からの制御を受けて決定する構成を示している。３世代移動通信標準を定義している３ＧＰＰ(3rd Generation Partnership Project)および３ＧＰＰ−２で、最近高速無線パケットデータを共有チャネルを通じてサービスするためのＨＳＤＰＡ (High Speed Data Packet Access)および１Ｘ ＥＶ／ＤＶ標準を考察している。前記標準のために決定された核心技術の一つが適応符号化および変調技術である。無線リンクの状態に応じて適応的に前記符号率と変調差数を変るものであって、前記制御器はチャネルの状態に応じて適切な符号率を決定して前記符号器が望む符号率に符号化するように制御する。このリンク適応手法(Link Adaptation)は大きく、電力制御(Power Control)と適応変復調／符号化手法(Adaptive Modulation and Coding Scheme；以下、“ＡＭＣＳ”と称する)とに分けられる。前記電力制御は、大部分の従来移動通信システムで使用されており、前記ＡＭＣＳは現在多くの論議が行われている高速パケット伝送方式(High Speed Downlink Packet Access；以下“ＨＳＤＰＡ”と称する)の移動通信システムで使用されている。
【０００４】
一方、前記３ＧＰＰから採択したＵＭＴＳ(Universal Mobile Telecommunications System)標準(RELEAＳE '99)では、チャネル符号化部１２０から出力される符号化ビットはレートマッチング部(Rate Matching)１３０に入力される。前記レートマッチング部１３０は前記符号化ビットに対してレートマッチングを行う。通常、前記チャネル符号化部１２０から出力される符号化ビットの数と無線上で伝送される単位(ＴＵ)の総ビットの数は不一致する。前記レートマッチングとは、前記符号化ビットに対して繰り返し(Repetition)、穿孔(Puncturing)などの動作を通じて前記符号化ビットの数を前記無線上で要求する総ビットの数に合わせる動作である。レートマッチングについては、前記３ＧＰＰで採択した標準に詳細に明示されているので追加の説明は省略する。前記ＨＳＤＰＡ標準でもこのようなレートマッチングを使用すると見込まれる。
【０００５】
前記レートマッチング部１３０によってデータ量の調節された符号化ビットは、インターリーバー(Interleaver)１４０に入力され、前記符号化ビットは前記インターリーバー１４０によってインターリービングされて出力される。前記インターリービング動作は、前記符号化ビットにおいて隣り合った(neighbor)符号化ビットを最大限離れるようにすることによって所定の無線チャネルを通じて伝送される中に特定データに損失が生じてもエラー補正(error correction)能力を極大化するために行われる。例えば、前述したように、前記チャネル符号化部１２０は情報ビット(systematic bit)とパリティビット(parity bit)を発生させたため前記隣り合った符号化ビットは情報ビットとそれによるパリティビットで構成されることができる。したがって、前記情報ビットとパリティビットが同時に損失される場合には受信装置のチャネル復号化部のエラー補正能力は著しく劣化してしまう。実に、フェーディング(fading)に影響を受ける通常の無線通信環境では特定位置のデータが同時に損失されるバーストエラー(burst error)が多く起こる。前記インターリーバー１４０は前記バーストエラーによるデータ損失を最小化するために隣り合った符号化ビットを可能な限り遠く離れるようにする。
【０００６】
前記インターリービングされた符号化ビットは、変調部(Modulator)１５０に入力される。前記ＨＳＤＰＡ標準では前記インターリービングされた符号化ビットはＱＰＳＫ(Quadrature Phase Shift Keying)、８ＰＳＫ(8-ary Phase Shift Keying)、１６ＱＡＭ(16-ary Quadrature  Amplitude Modulation)、６４ＱＡＭ(64-arＹ Quadrature  Amplitude Modulation)などの各種の変調方式のうち予め決定された一つの変調方式によって変調して送信される。前記変調方式において高次変調方式は低次変調方式に比べて相対的に多い情報を伝送できるが、送信装置が前記相異なる変調方式の同一電力レベルにデータを伝送することを仮定すると、前記高次変調方式を使用する場合には前記低次変調方式を使用する場合に比べて相対的にデータ損失が発生する確立が高くなる。したがって、チャネル環境に応じて最も好ましい変調方式を定めなければならない。これは、前記適応変復調／符号化制御部１６０によって調節される。
【０００７】
図２は、前記図１のチャネル符号化部１２０の詳細構成を示す図である。前記図２に示したチャネル符号化部１２０の詳細構成は、母符号率(mother coding rate)が１／Ｍである二つの符号器２１２、２１４、内部インターリーバー２１０および穿孔器２１６から構成される。
【０００８】
このように構成される図２において、第１構成符号器２１２は、予め定められた数の入力データビットＸｋを入力とし、予め決定された母符号率が１／３であれば符号化ビットを出力ポートＹｋ，１に出力する。インターリーバー２１０は前記Ｘｋをインターリービングして出力する。第２構成符号器２１４はインターリーバー２１０を通じてインターリービングされたＸ’ｋを入力として符号化を行う。母符号率が１／３であれば第２構成符号器２１４は前記符号化を行った後出力ポートＹｋ，(Ｍ＋１)／２に出力する。前記情報ビットＸｋは、送りたいデータそのものを意味し、前記パリティビットＹｋは、受信器で復号時に発生されたエラーを補正するために追加される冗長ビットである。前記図２では前記第１符号器２１２の出力がＹｋ，１、．．．、Ｙｋ，(Ｍ−１)／２で表示されており、前記第２符号器２１４の出力がＹｋ，(Ｍ＋１)／２、．．．、Ｙｋ，Ｍ−１で表示されている。すなわち、母符号率が１／３、１／５、１／７などに増加することによって前記第１および第２構成符号器２１２、２１４の出力ポートが増加する。前記穿孔器２１６は制御部１６０で決定された符号率に基づいて制御され、既約束された穿孔パターンにしたがって前記情報ビットもしくはパリティビットを選別的に穿孔して出力(Ｃｎ)させることによって予め決定された符号率および復調率を満足させる。すなわち、前記穿孔器２１６は符号率それぞれに対応して予め決定された穿孔パターンを前記制御部１６０から受け、前記穿孔パターンに基づいて前記第１および第２符号器２１２、２１４から入力される符号化ビットを穿孔する。
【０００９】
図３は前記図２の第１および第２符号器２１２、２１４の詳細構成を示している。前記図３に示した第１および第２符号器２１２、２１４は通常、複数個のシフトレジスタ(shift register)から構成される。
【００１０】
前記図３を参照すると、一つの情報ビットＸｋは符号器を通過して情報ビットＸｋとパリティビットＹｋを発生させる。前記符号器を構成する各シフトレジスタ(shift registers)の連結方法によって同一の情報ビットに異なるパリティビットを発生させることができる。前記シフトレジスタ(shift register)の初期値はいずれも０であり、母符号率１／Ｍ(Ｍ=３、５、７ ．．．)の符号器の出力は、Ｘ１、Ｙ１，１、Ｙ１，２、．．．、Ｙ１，Ｍ−１、 Ｘ２、 Ｙ２，１、 Ｙ２，２、．．．、Ｙ２，Ｍ−１、．．．、Ｙｋ，１、 Ｙｋ，２、．．．、Ｙｋ，Ｍ−１である。ここで、ｋは総入力ビット数を表す。全ての情報ビットが符号化された後、前記図３に示したスイッチはフィードバック(feedback)される符号化ビットが前記シフトレジスタ側に提供されるようにスイッチングされる。前記フィードバックされる符号化ビットはテールビットでとして使用される。したがって、前記図３の符号器は３個のテールビット(tail bits)を発生させることができる。チャネル符号化部１２０は二つの符号器２１２、２１４から構成されることによって前記チャネル符号化部１２０からは６個のテールビットが発生する。前記符号器から発生されるテールビットの数は前記符号器を構成するシフトレジスタ(shift register)の数と一致する。前記３個のテールビットが第１構成符号器２１２に入力されると、第１構成符号器２１２は前記テールビットを符号化して出力し、前記シフトレジスタ(shift registers)の状態(state)は初期値と同じ０が記録された状態に戻る。前記第２構成符号器２１４が生成した３個のテールビットは、前記第２構成符号器２１４に入力され、第２構成符号器２１４は前記テールビットを符号化して出力し、前記シフトレジスタを初期化する。一方、前記各構成符号器が生成したテールビットと前記テールビットを符号化して生成された符号化ビットを格子終結ビット(Trellis Termination bit；以下、“ＴＴビット”と称する)とする。１／Ｍの母符号率(Ｘ'除外)と二つの符号器が各Ｌ個のシフトレジスタを使用すると(Ｍ＋１)×Ｌ個のＴＴビットが発生される。前記ＴＴビットはレートマッチング部１３０で前記符号化ビットとともに穿孔または繰り返しされる。
【００１１】
図４は前記図１のレートマッチング部１３０の詳細構成を示す図である。前記図４のレートマッチング部１３０は、ビット分離部(ＤＥＭＵＸ)４１０、ビット収集部(ＭＵＸ)４５０、そしてレートマッチング処理部４２０、４３０、４４０に分けられる。図５はレートマッチングを行うための通常の処理手続を示す図である。
【００１２】
前記図４と図５を参照すれば、前記チャネル符号化部１２０からの入力信号Ｃｎはレートマッチング部１３０に提供される。前記入力信号Ｃｎに対して前記レートマッチング部１３０は穿孔または繰り返しするビット数ΔＮが正数か負数か判断し、前記判断結果に基づいて繰り返しするか穿孔するか決定する(図５の５１２段階)。すなわち、前記ΔＮが負数の場合には前記ＣｎのうちΔＮ個だけ穿孔し、正数の場合には前記ＣｎのうちΔＮ個だけ繰り返しを行わなければならない。
【００１３】
例えば、前記ΔＮが負数の場合には前記Ｃｎはビット分離部４１０に提供される。前記ビット分離部４１０は前記提供される入力ビットＣｎをＳ０からＳＭ−１までＭ個の種類に分類する。前記Ｓ０は前記入力ビットＣｎのうち全ての情報ビットＸＫを表す。このとき、前記Ｓ０には若干のＴＴビットが含まれることができる。前記Ｓ１ないし前記ＳＭ−１それぞれは、前記Ｙｋ，１ないしＹｋ，Ｍ−１を表す。前記Ｓ１ないしＳＭ−１もそれぞれが若干のＴＴビットを含むことができる。前記Ｓ１ないしＳＭ−１それぞれは対応するレートマッチング処理部４３０、４４０に提供されて所定穿孔量(ΔＮｉ、ｉ=１〜Ｍ−１)に基づいて穿孔するビットが決定されて出力される。前記レートマッチング処理部４３０、４４０で前記Ｓ１ないしＳＭ−１それぞれに対して穿孔するか否かを決定する過程は、図５の５１４段階ないし５２２段階を通じて行われる。通常の場合、情報ビットは穿孔せずにパリティビットに対してのみ穿孔を行うことによって、前記図４に示しているように、前記情報ビットＳ０は別のレートマッチングを経ずにビット収集部４５０に提供される。前記ビット収集部４５０は、前記レートマッチング部４３０、４４０から提供される符号化ビットのうち穿孔すると決定されたビットを穿孔して前記ビット分離部４１０から提供される情報ビットＳ０と共に出力する。
【００１４】
一方、前記ΔＮが正数の場合にはビットの繰り返しが行わなければならないので前記入力ビットＣｎはレートマッチング処理部４２０に入力されてビットの繰り返しが行われる。このとき、ビットの繰り返しのためのレートマッチング処理部４２０は、情報ビットとパリティビットに関わらずに適用され、その過程は前記図５の５２４段階ないし５３２段階を通じて行われる。
【００１５】
前記レートマッチング処理部４２０によってビットの繰り返しが行われたり前記ビット収集部４５０によって穿孔が行われたりして出力される符号化ビットｇｒはインターリーバー１４０に入力され、最終的に変調部１５０によって変調されて受信装置に伝送される。
【００１６】
前記図５は通常のレートマッチングのために行われる制御流れを示す図である。
【００１７】
前記図５を参照してレートマッチング動作を説明するに先立って前記図４と前記図５で使用される媒介変数を次に述べる。
ｅ  ：現在の穿孔率と望む穿孔率間の初期誤差
ｅini        ：前記ｅの初期値
ｅminus  ：前記ｅの減少値
ｅplus  ：前記ｅの増加値
m  ：現在ビットのインデックス(index)
δ  ：０と１でない値、０または１でなければビット収集部４５０で穿孔される
D  ：レートマッチングアルゴリズムに適用された総ビット数
【００１８】
前記媒介変数ｅini、ｅminus、ｅplusは、穿孔または繰り返しするビット数ΔＮより決定され、その決定方法は３ＧＰＰ標準で定義したレートマッチング方式による。一方、初期穿孔位置は前記媒介変数ｅiniによって決定される。
【００１９】
前記図５を参照すると、５１０段階でｅを初期値ｅiniと設定し、カウント値ｍを１と設定した後、５１２段階に進む。前記５１２段階では穿孔または繰り返しするビット数ΔＮを０と比較して前記ΔＮが正数か負数か判断する。前記５１２段階で負数と判断されると、５１４段階ないし５２２段階を通じて穿孔過程を行い、前記５１２段階で正数と判断されると、５２４段階ないし５３０段階を通じて繰り返し過程を行う。
【００２０】
まず、穿孔過程をさらに具体的に述べると、５１４段階で現在処理するビットの順序を表すｍを入力された総入力ビット数Ｄと比較(ｍ≦Ｄ)して入力された全てのビットに対する処理が行われたか判断する。仮に、前記５１４段階で入力された全てのビットに対する処理が完了したと判断されると、穿孔過程を終了する。しかし、前記５１４段階で全ての入力ビットを完全に処理できなかったと判断されると５１６段階に進行する。前記５１６段階では前記ｅと上位階層から提供される減少値ｅmimusの差(ｅ−ｅminus)を計算して前記ｅ値を更新する。前記ｅが新規に設定されると５１８段階で前記新規に設定されたｅが０より小さいか等しいか比較する。前記５１８段階で前記ｅが０より小さいか等しいと、入力ビットが穿孔ビットに該当することから５２０段階に進行してδを０と１でない値で表示する。このように前記δを０と１でない値で表示するのは、ビット収集部４５０で穿孔しなければならないビットであるというのを表示する。そして、前記５２０段階では前記ｅと上位階層から提供される増加値ｅplusの和(ｅ+ｅplus)を計算して前記ｅと設定する。前記５１８段階で前記ｅが０より大きいか、前記５２０段階における動作が完了すると、５２２段階で前記mを１増加させて次の入力ビットが選択されるようにした後、前記５１４段階に戻って前述した過程を繰り返し行う。
【００２１】
次いで、繰り返し過程をより具体的に説明すると、５２４段階で前記ｍを前記Ｄと比較(ｍ≦Ｄ)して繰り返し過程が完了したか判断する。仮に、前記５２４段階で繰り返し過程が完了したと判断されると繰り返し過程を終了する。しかし、前記５２４段階で繰り返し過程が完了しなかったと判断されると５２６段階に進行する。前記５２６段階では前記ｅと前記ｅmimusの差(ｅ−ｅminus)を計算して前記ｅと設定する。前記ｅが新規に設定されると５２８段階で前記新規に設定されたｅが０より小さいか等しいか比較する。前記５２８段階で前記ｅが０より小さいか等しくないと判断されると、該当入力ビットが繰り返しビットに該当することから５３０段階に進行して該当入力ビットＳ１，ｍを繰り返しする。そして、前記５３０段階では前記ｅと前記ｅplusの和(ｅ+ｅplus)を計算して前記ｅと設定した後、前記５２８段階に進行して前記計算されたｅを０と再び比較することによって再度繰り返ししなければならないか判断する。すなわち、前記５２８段階と前記５３０段階を通じて該当入力ビットを所定回数だけ繰り返しして出力する。しかし、前記５２８段階で前記ｅが０より大きいと、５３２段階で前記ｍを１増加させて次の入力ビットが選択されるようにした後、前記５２４段階に戻って前述した穿孔過程を繰り返し行う。
【００２２】
前述のように従来の符号分割多重接続移動通信システムの送信装置では、チャネル符号化部とレートマッチング部を別の構成として具現してきたが、これは、チャネル符号化部内の穿孔部で１回の穿孔動作を行い、レートマッチング部で再度穿孔を行うため、ハードウェアの損失は勿論、処理時間の遅延および前記符号器の性能劣化をきたす問題点を抱えていた。
【００２３】
【発明が解決しようとする課題】
したがって、本発明は、前記問題点を解決するために案出されたものであり、その目的は、チャネル符号化における穿孔および繰り返しとレートマッチングにおける穿孔および繰り返しを統合することによって全般的なシステムの性能を向上させるデータ送／受信装置および方法を提供することにある。
【００２４】
本発明の他の目的は、符号化ビットに対する１回の穿孔／繰り返し動作でチャネル符号化による穿孔／繰り返しとレートマッチングによる穿孔／繰り返しを同時に行うデータ送／受信装置および方法を提供することにある。
【００２５】
本発明のさらに他の目的は、符号率を合わせるための繰り返しまたは穿孔とレートマッチングのための繰り返しまたは穿孔を統合して符号器の性能を高めるとともに、複合再伝送方式が簡単に行えるようにする装置および方法を提供することにある。
【００２６】
【課題を解決するための手段】
前記目的を達成するために、本発明の第１知見によれば、与えられた伝送期間内で入力する情報ビットの列を母符号率に基づいて符号化し、前記情報ビットの列とパリティビットの複数の列を発生する符号化器と、前記与えられた伝送期間内で無線チャネルを通じて伝送されるビットの総数から、前記符号化器から発生された前記情報ビットと前記複数のパリティビットの総数を減算した差がゼロとなるようにするレートマッチング装置と、を含む移動通信システムで使用する送信器において、前記差が負数のとき前記情報ビットの列を穿孔することなく前記パリティビットの列に前記差に該当するビットを均等に穿孔し、前記差が正数のとき前記情報ビットの列と前記パリティビットの複数の列に前記差に該当するビットを均等に繰り返しするように前記情報ビットの列と前記パリティビットの列を出力する複数の出力とそれぞれ接続された複数のレートマッチング回路を含むことを特徴とする。
【００２７】
前記の目的を達成するために、本発明の第２知見によれば、与えられた伝送期間内で入力する情報ビットの列を母符号率に基づいて符号化し、前記情報ビットの列とパリティビットの複数の列を発生する符号化器と、前記与えられた伝送期間内で無線チャネルを通じて伝送されるビットの総数から、前記符号化器から発生された前記情報ビットと前記複数のパリティビットの総数を減算した差がゼロとなるようにするレートマッチング装置と、を含む移動通信システムにおける送信方法において、前記差に基づいて穿孔が要求されるとき前記情報ビットの列は穿孔することなく前記パリティビットの複数の列それぞれを均等なビット数によって穿孔することによって前記差だけのビットが穿孔されるようにする過程と、前記差に基づいて繰り返しが要求されるとき前記情報ビットの列と前記パリティビットの複数の列それぞれを均等なビット数によって繰り返しすることによって前記差だけのビットが繰り返しされるようにする過程と、を含むことを特徴とする。
【００２８】
【発明の実施の形態】
以下、本発明の実施例を添付図面を参照して詳細に説明する。
通常の符号分割多重接続移動通信システムの送信装置においてはチャネル符号化部内の穿孔器とレートマッチング部の活用目的は異なっている。しかし、チャネル符号化部内の穿孔器も穿孔の以外に繰り返しも行う点から前記レートマッチング部の動作に類似している。したがって、本発明では前記レートマッチング部と前記チャネル符号化部内の穿孔器において独立的な運営よりは統合的な運営が必要である。また、チャネル符号化部で穿孔した後にレートマッチング部で繰り返しする場合が発生するのを防止してチャネル符号器の性能を高める必要がある。
【００２９】
現在論議中の符号分割多重接続移動通信システムにおけるパケット通信の標準(例えば、ＨＳＤＰＡまたは１Ｘ−ＥＶＤＶ)に適用されるチャネル符号化部は、適応変復調／符号化手法によるリンク適応方式を導入した。したがって、前記チャネル符号化部は伝送できるビット数より一般的に多い量のパリティビット(場合によっては少ない量)を発生させる。これは母符号率(mother coderate)と実際に適用される符号率が一致しないというのを意味する。そこで、穿孔器で穿孔もしくは繰り返しを行う。また、高速パケットデータ通信の重要技術の一つである複合再伝送(ＨＡＲＱ：Hybrid Automatic Retransmission Request)手法を使用すると、再伝送のとき穿孔器の穿孔パターンは可変される。前記ＨＡＲＱ手法は、初期に伝送されたデータパケットにエラーが発生した場合に使用される所定のリンク制御手法を意味する。したがって、前記ＨＡＲＱ手法は前記エラーパケットを補償するための該当パケットの再伝送のための手法といえる。前記ＨＡＲＱ手法はチェースコンバイニング方式(Chase Combining；以下、“ＣＣ”と称する)、全体剰余増加方式(Full Incremental Redundancy；以下、“FＩＲ”と称する)および部分的剰余増加方式(Partial Incremental Redundancy；以下、“ＰＩＲ”と称する)に区分できる。前記ＣＣは再伝送のとき初期伝送と同パケットを伝送する方式であって、穿孔パターンは初期伝送と再伝送において同一である。前記FＩＲは初期伝送時に情報ビットとパリティビットを一定比率に伝送し、再伝送のときパリティビットのうち一部または全部のパリティビットのみからなるパケットを伝送させることによって受信装置にある復号化部の符号化利得(coding gain)を改善させる方法である。前記ＰＩＲは再伝送のとき情報ビットと以前に伝送された新規のパリティビットの組合せからなるデータパケットを伝送する方法である。これは、前記復号時に情報ビットに対しては初期伝送された情報ビットと組み合わせる(combining)ことによって前記ＣＣに類似する効果を得るようにし、パリティビットを使用して復号化することによって前記ＦＩＲと類似した効果を得るようにする。前記ＦＩＲと前記 ＰＩＲからなるＩＲ(Incremental Redendency)はＣＣとは異なり再伝送のとき穿孔パターンを変えなければならない。したがって、チャネル符号化部内の穿孔器とレートマッチング部を統合運営するためには前記ＨＡＲＱも考慮されなければならない。したがって、後述する本発明の実施例では前記ＨＡＲＱを考慮したチャネル符号化部内の穿孔器とレートマッチング部を統合運営する方案について説明する。本発明の詳細な説明ではチャネル符号化装置としてターボ符号器を使用する例を説明しているが、畳み込み符号器の使用時にも適用できる。この場合、情報ビットとパリティビットとに区分されずにいずれもパリティビットとして機能する。
【００３０】
本発明の実施例を説明するに先だって、ＡＭＣＳで使用される符号率に基づいた穿孔パターン例と前記穿孔パターン例によって行われるチャネル符号化およびレートマッチング過程を説明すると、下記のようである。このとき、使用される母符号率は１／３とし、前記 ＡＭＣＳで使用される符号率には１／４、１／２、３／４のうち１／４、１／２を適用した。前記符号率１／２と３／４は前記母符号率１／３より大きいため穿孔が必要であり、前記符号率１／４は前記母符号率 １／３より小さいため繰り返しが必要である。後述される穿孔パターン例において、穿孔パターンが０なら該当符号化ビットの穿孔を意味し、穿孔パターンが１なら穿孔しないことを意味し、１より大きい場合は該当符号化ビットを繰り返しすることを意味する。例えば、前記穿孔パターンが２なら該当符号化ビットを２回繰り返しする。
【００３１】
ＡＭＣＳで使用される符号率に基づいた穿孔パターンの例は、下記のようである。
【００３２】
第一に、母符号率が１／３であり、符号率が１／２のとき初期伝送および再伝送方式による穿孔パターン例を下記<表１>に表す。
【００３３】
【表１】
0003657254.tif 000002
【００３４】
前記<表１>に表した穿孔パターンによれば、３ビットの入力ビットに対応して母符号率１／３のチャネル符号器が９個の符号化ビットを出力すると、３ビットを穿孔して６ビットの符号化ビットが出力されることがわかる。再伝送時にはＣＣを除いたＰＩＲおよびＦＩＲ方式は前記穿孔パターンと相異なる穿孔パターンを使用する。
【００３５】
第二に、母符号率が１／３であり、符号率が１／４のとき初期伝送および再伝送方式による穿孔パターン例を下記<表２>に表す。
【００３６】
【表２】
0003657254.tif 000003
【００３７】
前記<表２>に表した穿孔パターンによれば、３ビットの入力ビットを母符号率１／３のチャネル符号器に符号化して９ビットを出力すると、９個ビットのうち３個のビットを繰り返しして１２ビットの符号化ビットが出力されることがわかる。
【００３８】
また、前記穿孔パターン例によって行われるチャネル符号化およびレートマッチング過程は、下記のようである。前記レートマッチングは、前記チャネル符号化によって出力される符号化ビットの数が送信できる総ビット数と同一でない場合に要求される。すなわち、前記符号化ビット数を前記送信できる総ビット数に一致させるために前記符号化ビットを穿孔または繰り返しするレートマッチングを行う。
【００３９】
第一に、母符号率が１／３であり、符号率が１／２のときチャネル符号化およびレートマッチングを通じて送信できる総ビット数の符号化ビットを出力する例を下記<表３>に表す。
【００４０】
【表３】
0003657254.tif 000004
【００４１】
前記<表３>の符号化ビットまたは出力において１または−１は情報ビット(システィマチックビット)を意味し、Ｐはパリティビットを意味する。
【００４２】
前記<表３>において、送信可能な総ビット数が５である場合例１では、入力データ(情報ビット)３ビットを受信した前記母符号率１／３を有するチャネル符号化器は９個の符号化ビットを生成し、前記穿孔パターンによって３ビットを穿孔して６ビットの符号化ビットを生成し、そのうち１ビットを穿孔するレートマッチングが使用されている。前記<表３>において例１は、従来のチャネル符号化とレートマッチングが分離された場合を示している。一方、前記<表３>において例２は、チャネル符号化とレートマッチングが統合された本発明の場合を表している。前記<表３>の例１に表したように、レートマッチングによって６個の符号化ビットのうち２番目の符号化ビットが穿孔されることから５個の符号化ビットが送信可能な総ビットとして出力されることがわかる。これに対応した前記<表３>の例２では、穿孔パターンに前記例１のレートマッチングで穿孔される符号化ビットの位置に０を追加(穿孔)することによって１回の穿孔過程で送信可能な５個の符号化ビットを出力することを表している。このとき、前記例１と前記例２によって出力される結果は同一である。
【００４３】
第二に、母符号率が１／３であり、符号率が１／４のときチャネル符号化およびレートマッチングを通じて送信できる総ビット数の符号化ビットを出力する例を下記<表４>に表す。
【００４４】
【表４】
0003657254.tif 000005
【００４５】
前記<表４>において例３は従来技術を表すためのものであって、送信可能な総ビット数が９の場合、１２個の符号化ビットのうち３ビットを穿孔するレートマッチングが使用されている。一方、前記<表４>の例４は、チャネル符号化とレートマッチングが統合された本発明の場合において穿孔パターンと前記穿孔パターンにしたがってチャネル符号化およびレートマッチングが同時に行われて出力される符号化ビットを表している。前記<表４>の例３に表したように、レートマッチングによって１２個の符号化ビットのうち４番目、７番目、１１番目の符号化ビットが穿孔されることによって９個の符号化ビットが送信可能な総ビットとして出力されることがわかる。これに対応した前記<表４>の例４では穿孔パターンに前記例３のレートマッチングで穿孔される符号化ビットの位置に０を追加(穿孔)することによって１回の穿孔過程で送信可能な９個の符号化ビットを出力することを表している。このとき、前記例３と前記例４によって出力される結果は同一である。
【００４６】
前記<表３>と前記<表４>の各例からわかるように、レートマッチングによって所定符号化ビットを穿孔する場合、情報ビットを保持し、パリティビットを優先的に穿孔する。
【００４７】
第三に、母符号率が１／３であり、符号率が１／２のときチャネル符号化およびレートマッチングを通じて送信できる総ビット数の符号化ビットを出力する例を下記<表５>に表す。
【００４８】
【表５】
0003657254.tif 000006
【００４９】
前記<表５>の例５では、送信可能な総ビット数が７の場合、６ビットの符号化ビットのうち１ビットを繰り返しするレートマッチングが使用されている。前記<表５>の例５は、チャネル符号化とレートマッチングが分離された場合において、穿孔パターンとこれによる符号化ビットおよび前記符号化ビットに対するレートマッチングを行うことによって出力される符号化ビットを表している。一方、前記<表５>の例６は、チャネル符号化とレートマッチングが統合された本発明の場合において、穿孔パターンと前記穿孔パターンによってチャネル符号化およびレートマッチングが行われて出力される符号化ビットを表している。前記<表５>の例５に表したように、レートマッチングによって６個の符号化ビットのうち一つの符号化ビットを繰り返しすることによって７個の符号化ビットが送信可能な総ビットとして出力されることがわかる。前記例５では６個の符号化ビットのうち３番目の符号化ビット“−１”が１回繰り返しされた(表５で“２”は該当ビットの１回繰り返しを意味する)。これに対応した前記<表５>の例６では穿孔パターンに前記例５のレートマッチングで繰り返しされる符号化ビットの位置に１を追加(繰り返し)することによって１回の穿孔過程で送信可能な７個の符号化ビットを出力することを表している。このとき、前記例５と前記例６によって出力される結果は同一である。
【００５０】
前述の例からわかるように、チャネル符号化部内の穿孔器とレートマッチング部の独立的な運営は、余分の過程の追加を必要とし、高効率の穿孔を不可能にする。
【００５１】
一方、前記<表５>の例６において、結果的な穿孔パターンは下記<数学式１>のようである。
【００５２】
【数１】
0003657254.tif 000007
【００５３】
前記<数学式１>の結果からわかるように、第１行の第２列の情報ビットが繰り返しされている。前記<数学式１>における穿孔パターンに比べてより効率的な符号化利得を得るためにはパリティビットを穿孔し、情報ビットを繰り返しすることより情報ビットの繰り返し無しにパリティビットを伝送するのがいい。これに対する穿孔パターンは下記<数学式２>で表される。
【００５４】
【数２】
0003657254.tif 000008
【００５５】
以上の例は、穿孔パターンあたり整数個のビットがチャネル符号化とレートマッチングで穿孔もしくは繰り返しされる例を通じて統合された穿孔パターンが具現可能なことを表している。しかし、伝送する全体符号化ビットを穿孔パターンを使用して生成する場合に前記のような９(３＊３)の穿孔パターンの単位を使用するとしたら穿孔パターンが数回適用されるはずである。そうでないと全体符号化ビットを表す極めて大きい穿孔パターンを使用しなければならない。その一例に、前記<表３>の例１の穿孔パターンを使用する場合について説明する。入力情報ビットの数が３０であれば、母符号率１／３のチャネル符号化器は９０個の符号化ビットを生成するわけである。前記例１の穿孔パターンは９個ビットあたり一つの穿孔単位を表現したものであり、この穿孔パターンが１０回適用されると毎回３ビットを穿孔し合計３０ビットを穿孔するので、最終的に６０個の符号化ビットを発生する。このとき４ビットを穿孔するレートマッチングを必要とする場合なら、前記チャネル符号器内の穿孔とレートマッチングの穿孔を統合運営する方法では不可能である。そうでなければ穿孔パターンの単位が９０のものを使用しなければならない。これら両方とも複雑な処理を要求する。この理由から後述される本発明の動作原理では、伝送されることのできる総ビット数に基づいて各符号化ビット出力を穿孔パターンでないレートマッチングアルゴリズムを適用して実現する。
【００５６】
以下、本発明の実施例を添付図面を参照して詳細に説明する。
図６は、本発明の実施例による符号分割多重接続移動通信システムにおいて送信装置の構成を示す図である。
【００５７】
前記図６を参照すれば、上位階層から物理階層に伝送されたデータ伝送ブロックはテールビット挿入部６１０の入力として提供され、前記テールビット挿入部６１０は前記データ伝送ブロックそれぞれに所定のテールビット(tail bits)を挿入して出力する。前記テールビットの挿入された前記Ｎ個の伝送ブロックは、まず、符号化／レートマッチング部６２０の所定母符号率に基づいて符号化される。前記母符号率に基づいて符号化された符号化ビットは、無線チャネルに伝送されるビットの数と一致しないので前記符号化されたビットの一部または全部に穿孔または繰り返しを行って無線チャネル上に伝送するビットの数と一致させるレートマッチングを行う。
【００５８】
前記レートマッチングによって出力される符号化ビットはインターリーバー(Interleaver)６３０によってインターリービングされて出力され、前記インターリービングされた符号化ビットは変調部(Modulator)６４０によって定められた変調方式で変調されて送信される。
【００５９】
制御部６５０は、レートマッチングのための複数の媒介変数(ｅminus、ｅplus、ΔＮ)と前記変調部６４０の変調制御信号を発生する。
【００６０】
前記図６に示すように、本発明の実施例ではチャネル符号化を行う構成とレートマッチングを行う構成を一つの構成に統合して使用している。
【００６１】
図７は、本発明の実施例による符号分割多重接続移動通信システムの送信装置においてチャネル符号化とレートマッチングを統合して行う構成を示した図である。前記図７の構成では、１／Ｍの符号率に基づいたチャネル符号化とレートマッチングアルゴリズムを用いて穿孔もしくは繰り返しを行う統合構造を示している。
【００６２】
前記図７による本発明の実施例の構成を説明するに先立って、使用する用語を説明するが、特に定義しないかぎり下記の意味を有するものとする。
【００６３】
入力ビットはチャネル符号化のために入力されるビットであり、入力ビット列は符号器に順次的に入力される前記入力ビットの列である。符号化ビットは符号器を通じて出力されるビットを意味し、符号化ビット列は前記符号器から順次的に出力される前記符号化ビットの列である。情報ビットは前記符号化ビットのうち前記入力ビットと同一のビットであり、情報ビット列は前記符号器から順次的に出力される前記情報ビットの列である。パリティビットは受信装置で前記符号化ビットの前記情報ビットに対するエラーを訂正するためのパリティビットであり、パリティビット列は前記符号器から順次的に出力される前記パリティビットの列である。 ＴＴビットはレートマッチングだけのために前記符号器から出力されるビットであり、ＴＴビット列は前記符号器から順次的に出力される前記ＴＴビットの列である。第１ＴＴビットは第１符号器から出力されるＴＴビットであり、第２ＴＴビットは第２符号器から出力されるＴＴビットである。前記第１符号器と前記第２符号器からそれぞれ順次的に出力される前記第１および前記第２ＴＴビットを第１および第２ＴＴビット列という。ＴＴビットグループは前記ＴＴビットがレートマッチングのために複数のレートマッチング部に対応して複数個のグループに分配されるとき各グループを意味する。場合によって前記情報ビットおよびパリティビットはテールビットおよびＴＴビットを含むものと定義する。ΔＮは前記複数のレートマッチング部から穿孔または繰り返しするビットの総数を意味する。すなわち、母符号率に符号化されたビットの総数と伝送するビットの総数との差を表す。ΔＮｉはｉ番目のレートマッチング部で穿孔または繰り返しするビットの数を意味する。前記ｉは前記複数のレートマッチング部のうち一つのレートマッチング部を表したり、各レートマッチング部で穿孔または繰り返しするビット数を区分するために使用される。ΔＮ０は前記情報ビット列に対して繰り返しするビット数を意味しており、ΔＮ１ないしΔＮｉは前記それぞれのパリティビット列に対して繰り返しするビット数である。その他に後述される用語は先に定義した意味と同一の意味を有する。
【００６４】
前記図７を参照すれば、単位入力ビットＭｋからなる入力ビット列は第１構成符号器７０２とインターリーバー７０１を通じて第２構成符号器７０３にそれぞれ入力される。前記第１構成符号器７０２は前記入力ビットＭkそれぞれを所定符号率に基づいて符号化して符号化ビット列と共に第１ＴＴビット列を出力する。例えば、母符号率が１／Ｍの場合、前記第１構成符号器７０２から出力される符号化ビット列は、一つの情報ビット列Ｘｋと(Ｍ−１)／２のパリティビット列Ｙｋ，１〜Ｙｋ，(Ｍ−１)／２からなる。
【００６５】
前記第２構成符号器７０３は前記インターリーバー７０１を通じて提供されるインターリービングされた入力ビットＸ’ｋそれぞれを所定符号率に基づいて符号化して符号化ビット列と共に第２ＴＴビット列を出力する。例えば、母符号率が１／Ｍの場合、前記第２符号器７０３から出力される符号化ビット列は一つの情報ビット列Ｘ’ｋと(.Ｍ−１)／２のパリティビット列Ｙｋ，(Ｍ＋１)／２〜Ｙｋ，Ｍ−１からなる。前記Ｘ’ｋは出力しないのが一般的である。前記第１構成符号器７０２を初期化するためのテールビットと前記第２構成符号器７０３を初期化するためのテールビットは出力される。
【００６６】
仮に、母符号率が１／３であれば基本的にＸｋ、Ｙｋ，１、Ｙｋ，２の符号化ビットが出力される。追加的に、第１構成符号器７０２を初期化するための第１テールビット、第２構成符号器７０３を初期化するための第２テールビット、前記第１テールビットを入力として第１構成符号器７０２が符号化した第１ＴＴビット、および前記第２テールビットを入力として第２構成符号器７０３が符号化した第２ＴＴビットが存在する。ＴＴビット列は前記第１および第２テールビットと第１および第２ＴＴビットを含む。第１ＴＴビット列は第１テールビットおよび第１ＴＴビットを含み、第２ＴＴビット列は第２テールビットおよび第２ＴＴビットを含む。ここで、ｋはビット信号の順序を表すインデックスである。
【００６７】
一方、前記第１構成符号器７０２と前記第２構成符号器７０３から出力される前記第１ＴＴビット列と前記第２ＴＴビット列の全体ビット数は、テールビットの数Ｌが決定される場合(Ｍ＋１)×Ｌ個と決定される。ここで、前記Ｌは前記第１構成符号器７０２と前記第２構成符号器７０３によって発生されるテールビットの数を意味する。
【００６８】
前記第１ＴＴビット列と前記第２ＴＴビット列はＴＴビット分配部７１６に提供される。前記第１および第２ＴＴビットは符号化ビット列に対するレートマッチングのとき前記それぞれの符号化ビット列の符号化ビットとの多重化に使用されるビットである。前記第１ＴＴビット列と前記第２ＴＴビット列を構成するＴＴビットの定義と機能は、既に説明したのでその詳細は省略する。前記ＴＴビット分配部７１６は、前記第１構成符号器７０２と前記第２構成符号器７０３からの第１および第２ＴＴビット列を構成する第１および第２ＴＴビットを前記第１構成符号器７０２と前記第２構成符号器７０３からの符号化ビット列の数に一致する個数のＴＴビットグループに分配する。前記ＴＴビット分配部７１６は前記ＴＴビットを分配するにおいて前記符号化ビット列それぞれに対するＴＴビットグループが同一の数のＴＴビットを有するように分配する。前記図７では前記第１および第２構成符号器７０２、７０３の母符号率を１／Ｍと定義していることから前記ＴＴビット分配部７１６では前記ＴＴビット列を構成するＴＴビットをＭ個のＴＴビットグループに分配する。前記ＴＴビット分配部７１６によって所定個数のＴＴビットからなるＭ個のＴＴビットグループそれぞれはＭ個の多重化部(ＭＵＸ)７０４〜７０８のうち対応する一つのＭＵＸに提供される。前記図７では前記Ｍ個のＴＴビットグループをTT bits１、TT bits２、．．．、TT bits(Ｍ−１)/２、TT bits(Ｍ＋１)／２、．．．、TT bitsＭ−１で開示している。
【００６９】
一方、前記第１構成符号器７０２と前記第２構成符号器７０３からの出力と前記ＴＴビット分配部７１６からのＴＴビットグループ単位のＴＴビットが入力される前記ＭＵＸ７０４〜７０８は、前記母符号率に基づいて出力される符号化ビット列の数に対応するように備えられる。例えば、前記母符号率が１／３の場合、前記母符号率に基づいて前記チャネル符号器６２０は、情報ビット列、前記第１構成符号器７０２と前記第２構成符号器７０３からの出力といった３個の符号化ビット列が出力されることから３個のＭＵＸが備えなければならない。すなわち、前記ＭＵＸは前記情報ビット列、前記第１構成符号器７０２と前記第２構成符号器７０３それぞれの出力に対応する。前記図７では前記第１構成符号器７０２と前記第２構成符号器７０３の母符号率が１／ＭであることからＭ個のＭＵＸが備えられることを示している。前記ＭＵＸ７０４〜７０８それぞれは、自分に入力される前記符号化ビット列と前記ＴＴビットグループ単位の前記ＴＴビットを多重化して出力する。このとき、前記ＭＵＸ７０４〜７０８のうち情報ビット列を入力とするＭＵＸ７０４は、前記情報ビット列を該当ＴＴビットグループのＴＴビットと多重化して出力する。
【００７０】
前記ＭＵＸ７０４〜７０８それぞれからのＴＴビットが多重化された符号化ビット列は対応するレートマッチング部(Rate Matching；以下、“ＲＭ”と称する)７１０〜７１３に入力される。すなわち、前記ＭＵＸ７０４からTT bits１との多重化によって出力される情報ビット列はＲＭ７０９に入力され、前記ＭＵＸ７０５からTT bits２との多重化によって出力されるパリティビット列はＲＭ７１０に入力される。前記ＭＵＸ７０６からTT bits(Ｍ−１)／２との多重化によって出力されるパリティビット列はＲＭ７１１に入力され、前記ＭＵＸ７０７からTT bits(Ｍ＋１)／２との多重化によって出力されるパリティビット列はＲＭ７１２に入力される。最後に、前記ＭＵＸ７０８からTT bitsＭ−１との多重化によって出力されるパリティビット列はＲＭ７１３に入力される。
【００７１】
したがって、前記ＲＭ７０９〜７１３は、前記ＭＵＸ７０４〜７０８と同一の個数に備えなければならない。また、前記ＲＭ７０９〜７１３は上位階層から自分に割り当てられる繰り返しまたは穿孔するビット数ΔＮ０〜ΔＮＭ−１を受信する。前記ＲＭ７０９〜７１３それぞれに対応して提供される繰り返しまたは穿孔するビット数ΔＮ０〜ΔＮＭ−１の合計はチャネル符号化およびレートマッチングによって繰り返しまたは穿孔する総ビット数と一致する。これは下記<数学式３>で表される。
【００７２】
【数３】
0003657254.tif 000009
【００７３】
前記ＲＭ７１０〜７１３それぞれは、自分に割り当てられた前記繰り返しまたは穿孔ビット数によって前記ＭＵＸ７０５〜７０８からの符号化ビット列のうち繰り返しまたは穿孔する符号化ビットを決定する。一方、前記ＲＭ７０９は前記ＭＵＸ７０４を通じて第１ＴＴビットグループの所定ＴＴビットが多重化された情報ビット列を入力とし、前記情報ビット列を構成する情報ビットのうち繰り返しする情報ビットを決定する。すなわち、情報ビットを処理する前記ＭＵＸ７０９は穿孔時には動作しない。これは“ΔＮ〈０”の場合、ΔＮ０ = ０で表現されることができる。前記ΔＮが０より小さいというのは、符号化ビットに対する穿孔が要求されるという意味であり、この場合には情報ビットの繰り返しを行うビット数ΔＮ０を０と設定することによって前記ＲＭ７０９が動作しないようにする。このとき、前記一つの符号化ビット列の符号化ビットのうち繰り返しまたは穿孔するビットは、前記図５を用いて説明した過程によって決定することができる。前記ＲＭ７０９〜７１３それぞれによって繰り返しまたは穿孔する符号化ビットが決定されると、前記ＲＭ７０９〜７１３それぞれから出力される符号化ビット列はビット収集部７１４に提供される。
【００７４】
前記ビット収集部(ＭＵＸ)７１４は前記ＲＭ７０９〜７１３それぞれが穿孔または繰り返ししようと決定したビットを穿孔または繰り返しして伝送ビット数と同数のビットを出力する。
【００７５】
前記図７で前記第１構成符号器７０２と前記第２構成符号器７０３からの符号化ビット列それぞれを対応するＭＵＸに入力する構成によって従来チャネル符号化部１２０の穿孔器と従来レートマッチング部１３０内のビット分離部４１０を省略することができた。
【００７６】
図８は本発明の実施例による符号分割多重接続移動通信システムの送信装置においてチャネル符号化とレートマッチングを統合して行うための制御流れを示す図である。前記図８では、大きく、初期伝送時の動作と再伝送時の動作とに区分して示している。
【００７７】
前記図８で使用される媒介変数に対して定義すると、条件定数ｋはＲＭのうち繰り返しまたは穿孔を行うＲＭの数を指定し、ｉは前記繰り返しまたは穿孔を行うＲＭを指定する値である。このとき、前記ｉは繰り返し動作を行うか、穿孔動作を行うかによって任意の範囲が指定されなければならない。一方、後述される説明ではＲＭの総個数をＭで表記するものとする。
【００７８】
前記図８を参照すれば、８１０段階で再伝送か判断する。仮に、前記８１０段階で再伝送と判断されると８１２段階ないし８２０段階を通じてレートマッチングを行う。しかし、前記８１０段階で初期伝送と判断されたら８２４段階ないし８４２段階を通じてレートマッチングを行う。レートマッチングは先に説明した手続の後に行われる。
【００７９】
まず、初期伝送による動作を説明すると、８２４段階で総伝送できるビット数と母符号率を使用して予め決定された数(Ｋ)の入力ビットを符号化する場合、発生する総ビット数に基づいて初期伝送のとき穿孔または繰り返しするビットの総数ΔＮを計算する。前記ΔＮが決定されると８２６段階に進んで前記ΔＮが０か判断する。前記ΔＮが０というのは、伝送できる総ビット数と符号化ビット数が一致する場合であって、前記符号化ビットに対する穿孔または繰り返しが必要でないというのを意味する。したがって、前記８２６段階で前記ΔＮが０と判断されたらレートマッチングを行わずに前記符号化ビット列をインターリーバー６３０に出力する。しかし、前記ΔＮが０でないと判断されたら８２８段階に進んで前記ΔＮが０より大きいか小さいか判断する。前記ΔＮが０より小さいというのは、前記符号化ビットの中でΔＮ数だけのビットの穿孔が要求されるというのを意味し、前記ΔＮが０より大きいというのは、前記符号化ビットの中で前記ΔＮだけのビットの繰り返しが要求されるのを意味する。したがって、前記８２８段階で前記ΔＮが０より大きいと判断されたら符号化ビットの中でΔＮ数だけの繰り返しのために８３０段階に進行し、前記８２８段階で前記ΔＮが０より小さいと判断されたら符号化ビットの中でΔＮ数だけの穿孔のために８３６段階に進行する。
【００８０】
前記８３０段階では前記情報ビットに対するレートマッチングを行うに当たってＭ個の全てのＲＭそれぞれに対して繰り返しするビット数ΔＮｉが与えられるようにｋとｉの範囲を設定する。したがって、前記８３０段階では全てのＲＭに対して繰り返しするビット数が指定されるように前記ｋを総ＲＭの個数であるＭと設定し、前記ｉの範囲は０≦ｉ≦Ｍ−１、つまり{０、１、２、．．．、Ｍ−１}と設定する。しかし、前記８３６段階では、情報ビット列を処理するＲＭに対しては穿孔ビット数を割り当てられないことから、前記情報ビット列を処理するＲＭを除いた残りＲＭに対して穿孔するビット数が指定され得るように前記ｋとｉの範囲を設定しなければならない。したがって、前記８３６段階では前記ｋをＭ−１と設定し、前記ｉの範囲は１≦ｉ ≦ Ｍ−１、つまり{１、２、．．．、Ｍ−１}と設定する。そして、前記情報ビット列を処理するＲＭに提供される穿孔するビット数ΔＮ０を０と設定する。したがって、前記８３０段階を行う場合には繰り返しするビットの総数ΔＮがＭ個に分配するように設定され、前記８３６段階を行う場合には穿孔するビットの総数ΔＮがＭ−１個に分配するように設定されなければならない。すなわち、繰り返しする場合には全てのＲＭが繰り返し動作を行い、穿孔時には情報ビット列を処理する１番目のＲＭ７０９を除外した残りＲＭだけが穿孔動作する。
【００８１】
前記８３０段階と前記８３６段階を通じて繰り返しまたは穿孔を行うためのｋとｉの範囲が定められると、ΔＮｉの割り当てのための動作を行う。前記ΔＮｉは該当ＲＭそれぞれが穿孔または繰り返しするビットの個数を表す。全体穿孔または繰り返しするビットの個数ΔＮを各ＲＭに分配する方法は様々である。後述する説明では四つの方式を提案する。
【００８２】
その１番目は、前記ΔＮがｋの整数倍であり、各符号化ビットの重要度を同一に割り当てる方式である。例えば、Ｍは４であり、ΔＮが６のときに穿孔を行う場合を仮定する。この場合、ｋは３、ｉの範囲は１≦ｉ≦３と設定する。したがって、各ΔＮｉ、すなわちΔＮ１、ΔＮ２、ΔＮ３それぞれに２を割り当てて情報ビット列を処理するＲＭを除いた残りＲＭそれぞれが２ビットずつ穿孔を行うようにする。しかし、Ｍは３であり、ΔＮが６のときに繰り返しを行う場合を仮定すると、ｋは３、ｉの範囲は０≦ｉ≦２と設定する。したがって、各ΔＮｉ、すなわちΔＮ０、 ΔＮ１、ΔＮ２それぞれに２を割り当てて各ＲＭが２ビットずつ繰り返しを行うようにする。
【００８３】
２番目は、前記ΔＮがｋの整数倍であり、異なる各符号化ビットの重要度を割り当てる方式である。例えば、Ｍは４であり、ΔＮが６のときに穿孔を行う場合を仮定する。この場合、ｋは３、ｉの範囲は１≦ｉ≦３と設定する。したがって、各ΔＮｉ、すなわちΔＮ１は３、ΔＮ２は２、ΔＮ３は１が割り当てられ、情報ビット列を処理するＲＭに対応したΔＮ０は０が割り当てられる。しかし、Ｍは３であり、ΔＮが６のときに繰り返しを行う場合を仮定すると、ｋは３、ｉの範囲は０≦ｉ≦２と設定する。したがって、各ΔＮｉ、すなわちΔＮ０は３、ΔＮ１は２、ΔＮ２は１が割り当てられる。すなわち、該当ＲＭが処理する符号化ビットの重要度に前記該当ＲＭそれぞれにおける穿孔または繰り返しする異なるビット数が割り当てられる。このとき、前記重要度は初期伝送時には情報ビット列がパリティビットよりも重要であり、再伝送時には以前に伝送しなかったパリティビットがさらに重要に取り扱われることができる。
【００８４】
３番目は、前記ΔＮがｋの整数倍でなく、各符号化ビットの重要度を同一に割り当てる方式である。例えば、Ｍは４であり、ΔＮが５のときに穿孔を行う場合を仮定する。この場合ｋは３、ｉの範囲は１≦ｉ≦３と設定する。したがって、各ΔＮｉ、すなわちΔＮ１は２、ΔＮ２は２、ΔＮ３は１が割り当てられ、情報ビット列を処理するＲＭに対応したΔＮ０は０が割り当てられる。しかし、Ｍは３であり、ΔＮが５のときに繰り返しを行う場合を仮定するとｋは３、ｉの範囲は０≦ｉ≦２と設定する。したがって、各ΔＮｉ、すなわちΔＮ０は２、ΔＮ１は２、ΔＮ２は１が割り当てられる。これは、前記ΔＮがｋの整数倍でない場合に該当ＲＭに対して割り当てられるビット数が可能な限り同一に保持され得るようにする方式である。
【００８５】
４番目は、前記ΔＮがｋの整数倍でなく、各符号化ビットの重要度を同一に割り当てる方式である。例えば、Ｍは４であり、ΔＮは５のときに穿孔を行う場合を仮定する。この場合、ｋは３、ｉの範囲は１≦i ≦３と設定する。 したがって、各ΔＮｉ、すなわちΔＮ１は３、ΔＮ２は１、ΔＮ３は１が割り当てられ、情報ビット列を処理するＲＭに対応したΔＮ０は０が割り当てられる。 しかし、 Mは３であり、ΔＮは６のときに繰り返しを行う場合を仮定するとｋは３、ｉの範囲は０≦ｉ≦２と設定する。したがって、各ΔＮｉ、すなわちΔＮ０は３、ΔＮ１は１、ΔＮ２は１が割り当てられる。この方式では、パリティビットに比べて相対的に重要度の高い情報ビットが優先的に処理される。
【００８６】
したがって、前記ΔＮとｋから前記ΔＮｉの割り当てのためには前記四つの方式のうちの一つを使用する。以上では四つの方式のみを提案しているが、その他の方法も想定できる。
【００８７】
前記方式の実行手続を前記図８の制御流れを用いて説明すると、８３２段では前記ΔＮが前記ｋの整数倍か判断する。この判断は、前記ｋに対してΔＮモジューロ演算を行い、前記モジューロ演算による結果が０の場合には整数倍と判断し、１の場合には整数倍でないと判断する。前記８３２段階で整数倍と判断されると８３４段階に進行して第１条件に基づいて前記ΔＮｉを割り当てる。前記第１条件は前記１番目の方式と前記２番目の方式を適用するための条件である。したがって、前記８３４段階では前記１番目の方式と前記２番目の方式によって前記ΔＮｉを割り当てることができる。しかし、前記８３２段階で整数倍でないと判断されたら８３８段階に進行して第２条件に基づいて前記ΔＮｉを割り当てる。前記第２条件は前記３番目の方式と前記４番目の方式を適用するための条件である。したがって、前記８３８段階では前記３番目の方式と前記４番目の方式によって前記ΔＮｉを割り当てることができる。
【００８８】
前記８３４段階または前記８３８段階で前記ΔＮｉを決定すると、８４０段階に進行して前記決定されたΔＮｉに対応したそれぞれのＲＭ媒介変数を決定する。前記ＲＭ媒介変数は、図５に表したアルゴリズムによってレートマッチングを行うために要求されるレートマッチング変数であるｅini、ｅminus、ｅplus、Ｄiを意味する。Ｄiは各ＲＭに入力される符号化ビットの数である。このとき、前記媒介変数は予め決定された母符号率とチャネル符号化率および伝送ビット数によって決定される。ｅiniは最初の穿孔または繰り返しするビットを決定する媒介変数であり、ｅplusとｅminus値に基づいてＲＭに入力される符号化ビットをどの周期に穿孔または繰り返しするか決定される。すなわち、穿孔または繰り返ししなければならないビットが４個であれば各ＲＭに入力される全体入力符号化ビットに４回の周期に穿孔または繰り返しを行うように媒介変数を定める。このとき、周期はできるだけ長くなるように定めるのがいい。
【００８９】
前記８４０段階でＲＭ媒介変数の決定が完了されると、８４２段階で前記決定した媒介変数を所定バッファに貯蔵する。次いで、８２２段階に進行して前記決定された媒介変数に基づいて各ＲＭが前記決定された数だけの符号化ビットを穿孔または繰り返しする。
【００９０】
次いで、再伝送による動作を説明すると、８１２段階で前記所定バッファに貯蔵されたＲＭ媒介変数を読み出す。このとき、前記ＲＭ媒介変数は初期伝送のとき前記８４２段階で貯蔵されたものである。前記ＲＭ媒介変数の読み出しが完了されると８１４段階に進行して再伝送方式としてＣＣを使用するか否か判断する。通常、前記ＣＣは初期伝送時と再伝送時に同一の符号化ビットを伝送する再伝送方式である。したがって、前記８１４段階でＣＣを再伝送方式として使用すると判断すると、前記８２２段階に進行して前記読み出したＲＭ媒介変数に基づいてレートマッチングを行う。仮にＣＣを支援しない場合には前記８１４段階を省略し、８１６段階に進行する。
【００９１】
ところで、前記８１４段階で再伝送方式がＣＣでないと判断したというのは、再伝送方式としてＩＲを使用するというのを意味する。したがって、８１６段階に進行して前記初期伝送時に決定された媒介変数の中でｅiniを変更する。例えば、前記ＩＲの場合には初期伝送時と各再伝送時ごとに伝送する符号化ビットが変更されるが、前記ｅiniを変更する理由は、最初に穿孔または繰り返しされる初期値を変更することによって各伝送時ごとに異なる符号化ビットが繰り返しまたは穿孔されるようにするためである。すなわち、前記ｅiniを変更する場合穿孔または繰り返しする量は同一であるが、穿孔または繰り返しされるビットの位置は変更される。
【００９２】
前記ｅiniが変更されると８１８段階に進行して再伝送方式がＰＩＲか否か判断する。通常、前記ＰＩＲは、初期伝送された符号化ビットのうち情報ビットはそのまま保持し、パリティビットのみを変化させて再伝送する方式である。このために、ΔＮ０は０に保持し続けなければならない。したがって、前記ΔＮｉは変更されない。この理由から、母符号率に基づいて発生される全体パリティビットは、前記初期伝送時に設定したｅiniとｅini値が異なるため、初期伝送に伝送されたパリティビットとは異なる種類のパリティビットが伝送される。前記方法を穿孔パターンで説明すると、ｅiniの異なる値によって１ビット移動された位置で穿孔が行われる例を下記<数学式４>に表す。
【００９３】
【数４】
0003657254.tif 000010
【００９４】
前記<数学式４>において、左側の穿孔パターンが以前の伝送で使用されたし、現在の再伝送で使用する穿孔パターンを右側に表した。前記以前の伝送で使用された穿孔パターンと現在の再伝送で使用する穿孔パターンは２番目の行が右側に一つずつシフトされたことがわかる。また、最後の行が右側に一つずつシフトされたことがわかる。すなわち、前記ｅiniを変更すると前記<数学式４>のような異なる穿孔パターンを使用したものと同一の効果を呈する。
【００９５】
したがって、前記８１８段階で再伝送方式がＰＩＲと判断されたら前記８２２段階に進行して前記読み出したＲＭ媒介変数と前記変更されたｅiniを利用してレートマッチングを行う。しかし、前記８１８段階で再伝送方式がＰＩＲでないと判断されたら、前記再伝送方式がＦＩＲの場合に該当するので８２０段階に進行する。前記ＦＩＲは、再伝送時には情報ビットは伝送しないでパリティビットだけを変化させて再伝送する方式である。したがって、前記８２０段階では情報ビットが伝送されるのが防止するために前記ΔＮ０を情報ビットの量と同一に割り当てる。すなわち、全ての情報ビットは穿孔されることになる。また、より多いパリティビットが伝送可能なので前記ΔＮ０を除いた各ΔＮｉを前述の四つの方式のうち一つの方式によって割り当てる。前記各ΔＮｉが割り当てられたらこの割り当てられたΔＮｉに基づいて媒介変数を決定した後、前記８２２段階に進行してレートマッチングを行う。
【００９６】
【発明の効果】
上述の如く、本発明は、チャネル符号化とレートマッチングとを統合できるため、符号分割多重接続移動通信システムの送信装置を構成するハードウェアを簡素化し、低コストにする効果がある。また、伝送したいデータに対するチャネル符号化およびレートマッチングを迅速に処理できるため、送信装置内におけるデータ処理遅延時間を短縮できる効果がある。
【図面の簡単な説明】
【図１】  通常の符号分割多重接続移動通信システムにおいて送信装置の構成を示す図。
【図２】  図１に示したチャネル符号化部の詳細構成を示す図。
【図３】  図２に示した符号器の詳細構成を示す図。
【図４】  図１に示したレートマッチング部の詳細構成を示す図。
【図５】  通常のレートマッチングのための制御流れを示す図。
【図６】  本発明の実施例による符号分割多重接続移動通信システムにおいて送信装置の構成を示す図。
【図７】本発明の実施例によるチャネル符号化部とレートマッチング部とが統合された構成を示す図。
【図８】  本発明の実施例によるチャネル符号化とレートマッチングを統合して行う制御流れを示す図。
【符号の説明】
６２０  符号化／レートマッチング部
７０１  インターリーバー
７０２  第１構成符号器
７０３  第２構成符号器
７０４〜７０８  多重化部(ＭＵＸ)
７０９〜７１３  ＲＭ
７１４  ビット収集部
７１６  ＴＴビット分配部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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