(57)【特許請求の範囲】
【請求項１】
所定周波数と所定クロック数のサンプリングクロックを第１の分周比で分周した第１の分周クロックを用いて複数の遅延段により入力変調波信号を遅延させて遅延変調波信号を出力する遅延検波回路と、前記第１の分周比で前記所定クロック数を除算して得られた前記複数の遅延段の段数が整数とならないときに最終遅延段の不足分に相当する割合を前記第１の分周比との間で有する第２の分周比により前記サンプリングクロックを分周した第２の分周クロックを用いて前記入力変調波信号を遅延させて該入力変調波信号の位相を前記遅延変調波信号の位相に一致させるように調整した位相調整変調波信号を生成する位相調整回路と、を含む検波部と、前記遅延変調波信号と前記位相調整変調波信号とを所定演算してデジタル復調信号を出力する復調部と、を備えることを特徴とする位相調整機能を有する復調器。
【請求項２】
前記遅延検波回路は、前記サンプリングクロックの前記所定周波数を第１の分周比で分周した周波数を有する前記第１の分周クロックを生成する第１の分周回路と、前記サンプリングクロックの前記所定クロック数を前記第１の分周比で除した商に対応する段数にその余りを最後の１段分として合算した段数となる複数の遅延段により前記入力変調波信号を前記第１の分周クロックで遅延させて前記遅延変調波信号を出力する第１の遅延回路と、を備え、
前記位相調整回路は、前記第１の遅延回路における前記最後の１段分の前記不足分に一致する比が前記第１の分周クロックの周波数との間で得られる周波数を有する前記第２の分周比により前記サンプリングクロックの前記所定周波数を分周した第２の分周クロックを出力する第２の分周回路と、前記入力変調波信号と前記第２の分周クロックを入力して前記第２の分周クロックにより前記入力変調波信号を遅延させて前記第１の遅延回路の前記最後の１段における前記余りに対応する分の遅延により前記入力変調波信号と位相が一致する前記位相調整変調波信号を出力する第２の遅延回路と、を備えることを特徴とする請求項１に記載の位相調整機能を有する復調器。
【請求項３】
前記第１の遅延回路は、前記サンプリングクロックのクロック数を前記第１の分周回路の分周比で除した商にその余りを１段分として合算した段数のフリップフロップ回路よりなるシフトレジスタにより構成され、
前記第２の分周回路は、前記第１の分周回路の分周比との間で前記余りに基づく分周比を有していることを特徴とする請求項２に記載の位相調整機能を有する復調器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、位相調整機能を有する復調器に係り、特に周波数変調波を復調する復調器の検波部における入力変調波および遅延変調波の２つの位相を揃えるために用いられる位相調整機能を有する復調器に関する。
【０００２】
【従来の技術】
一般に、無線・有線を問わず信号処理分野においては、周波数変調された信号をデジタル復調器により復調する場合、サンプリングクロックを入力クロックとするフリップフロップ回路（以下、ＦＦ―Flip-Flop―回路と略記する。）よりなるシフトレジスタを用いてベースバンド信号を１周期分だけ遅延させなければならない。したがって、遅延させる信号によっては数１００段のＦＦ回路を必要とするものもあり、このような多数段のＦＦ回路よりなるシフトレジスタを用いることは、復調器の回路規模が全体として増大してしまうという問題があった。
【０００３】
従来、このような復調回路規模の増大という問題への対策としてサンプリングクロックを分周してＦＦ回路のクロック入力として用いることにより、ＦＦ回路の段数を削減することが考えられているが、このように段数を削減するに際しては以下のような問題がある。
【０００４】
サンプリングクロックを分周してＦＦ回路のクロックとする場合、分周比によってはベースバンド信号の周期がＦＦ回路のクロックの周期の整数倍とはならずに元の周波数と遅延変調波を乗算器に入力したときのＦＦ回路用のクロックの位相が半周期分の「位相のずれ」が発生してしまう。このような「位相のずれ」は復調器における検波精度の低下を招くことになるという問題がある。
【０００５】
また、復調器における検波精度の保持に固執すると、遅延ＦＦ回路に入力するクロックの周期をベースバンド信号の整数倍だけ逓倍しなければならないという制約が生じてしまい、逓倍用の回路を新たに追加しなければならないために、復調器全体としては回路規模を縮小の妨げになるという問題がある。
【０００６】
【発明が解決しようとする課題】
この発明は上記従来の問題を解決するためになされたものであり、サンプリングクロックをＦＦ回路のクロックとするために分周する際にベースバンド信号の周期がクロック周期の整数倍とならない場合でもいわゆる「位相のずれ」が生じることがなく、復調器における検波精度を保持しながらＦＦ回路への制約も緩和して回路規模を縮小することができる遅延検波における位相調整機能を有する復調器を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明の基本構成に係る位相調整機能を有する復調器は、所定周波数と所定クロック数のサンプリングクロックを第１の分周比で分周した第１の分周クロックを用いて複数の遅延段により入力変調波信号を遅延させて遅延変調波信号を出力する遅延検波回路と、前記第１の分周比で前記所定クロック数を除算して得られた前記複数の遅延段の段数が整数とならないときに最終遅延段の不足分に相当する割合を前記第１の分周比との間で有する第２の分周比により前記サンプリングクロックを分周した第２の分周クロックを用いて前記入力変調波信号を遅延させて該入力変調波信号の位相を前記遅延変調波信号の位相に一致させるように調整した位相調整変調波信号を生成する位相調整回路と、を含む検波部と、前記遅延変調波信号と前記位相調整変調波信号とを所定演算してデジタル復調信号を出力する復調部と、を備えることを特徴とする。
【０００８】
また、上記基本構成に係る位相調整機能を有する復調器において、前記遅延検波回路は、前記サンプリングクロックの前記所定周波数を第１の分周比で分周した周波数を有する第１の分周クロックを生成する第１の分周回路と、前記サンプリングクロックのクロック数を前記第１の分周比で除した商に対応する段数にその余りを最後の１段分として合算した段数となる複数の遅延段により前記入力変調波信号を前記第１の分周クロックで遅延させて前記遅延変調波信号を出力する第１の遅延回路と、を備え、前記位相調整回路は、前記第１の遅延回路における前記最後の１段分の前記余りに一致する比が前記第１の分周クロックの周波数との間で得られる周波数を有する第２の分周比により前記サンプリングクロックの前記所定周波数を分周した第２の分周クロックを出力する第２の分周回路と、前記入力変調波信号と前記第２の分周クロックを入力して前記第２の分周クロックにより前記入力変調波信号を遅延させて前記第１の遅延回路の前記最後の１段における前記余りに対応する分の遅延により前記入力変調波信号と位相が一致する前記位相調整変調波信号を出力する第２の遅延回路と、を備える構成としても良い。
【０００９】
また、上記構成に係る位相調整機能を有する復調器において、前記第１の遅延回路は、前記サンプリングクロックのクロック数を前記第１の分周回路の分周比で除した商にその余りを１段分として合算した段数のフリップフロップ回路よりなるシフトレジスタにより構成され、前記第２の分周回路は、前記第１の分周回路の分周比との間で前記余りに基づく分周比を有する具体的構成を備えていても良い。
【００１０】
【発明の実施の形態】
以下、この発明の実施形態に係る遅延検波における位相調整回路について添付図面を用いて詳細に説明する。まず、この発明の基本構成を示す第１実施形態に係る遅延検波位相調整回路をについて図１を参照しながら説明する。図１はこの発明の第１実施形態に係る遅延検波における位相調整回路の回路構成を示す回路ブロック図である。
【００１１】
図１において、第１実施形態による位相調整機能を有する復調器１は、入力変調波信号を遅延検波する検波部２と、遅延検波された信号により変調波信号とを所定演算して復調部１０とを備えている。検波部２は、所定周波数Ｓ（Ｈｚ）およびクロック数Ａのサンプリングクロックに基づいて入力変調波信号を遅延させて遅延変調波信号を出力する遅延検波回路３と、入力変調波信号の位相を遅延変調波信号の位相に一致するように調整した位相調整変調波信号を生成する位相調整回路６と、を備えている。
【００１２】
なお入力変調波信号は、最小偏位変調（以下、ＭＳＫ―Minimum Shift Keying―と記す。）による変調波であっても良い。また、復調部１０は、遅延変調波信号と位相調整変調波信号とを例えば乗算などにより所定演算してデジタル復調信号を出力する乗算器１１と、この乗算器１１の出力の低域周波数成分のみ通過させる低域通過フィルタ（ＬＰＦ―Low-Pass Filter―）１２とを備えている。
【００１３】
遅延検波回路３は、サンプリングクロックの所定周波数Ｓ（Ｈｚ）を第１の分周比Ｎ１で分周した周波数を有する第１の分周クロックを生成する第１の分周回路４と、サンプリングクロックのクロック数を第１の分周比Ｎ１で除した商に対応する段数にその余りを最後の１段分として合算した段数となる複数Ｘ１（正の整数）の遅延段により入力変調波信号を第１の分周クロックで遅延させて遅延変調波信号を出力する第１の遅延回路５と、を備えている。
【００１４】
位相調整回路６は、第１の遅延回路５における最後の１段分の余りに一致する比が第１の分周クロックの周波数との間で得られる周波数を有する第２の分周比Ｎ２によりサンプリングクロックの所定周波数を分周した第２の分周クロックを出力する第２の分周回路７と、入力変調波信号と第２の分周クロックを入力して第２の分周クロックにより入力変調波信号を遅延させて第１の遅延回路５の最後の１段における余りに対応する段数Ｘ２（正の整数）分の遅延により入力変調波信号と位相が一致する位相調整変調波信号を出力する第２の遅延回路８と、を備えている。
【００１５】
上記の構成に付記した符号が示すパラメータに関する基本的な概念について説明する。以下のような仕様が求められているものと仮定すると、あるサンプリングクロックＳヘルツ（Ｈｚ）でＡ段だけ遅延させた変調波と元々の入力された変調波とを演算する。第１の分周回路４の第１の分周比をＮ１、第２の分周回路７の第２の分周比をＮ２、第１の遅延回路５の遅延段の段数をＸ１（正の整数）、第２の遅延回路の遅延段の段数をＸ２（正の整数）とすると、Ｘ１およびＸ２は以下の式（１）のように表現することができる。
【００１６】
Ｘ１＝Ａ／Ｎ１              ……  （１）
このときのＸ１の整数部をＩｎｔ、小数部をＦｒｃとするとＸ１は、式（１）は、以下の式（２）のように表される。
【００１７】
Ｘ１＝Ａ／Ｎ１＝Ｉｎｔ＋Ｆｒｃ      ……  （２）
式（２）において、以下の２つの場合について検討する。
【００１８】
ｉ）Ｆｒｃ＝０すなわちＸ１が整数の場合：
図２に示すように、遅延検波部は経路１のみが形成されており、経路２により入力変調波を遅延させて位相を調整する必要はない。
【００１９】
ii）Ｆｒｃが０でない場合：
入力変調波を「（Ａ／Ｎ１）＋１」段だけ遅延させた遅延変調波と、第１の分周比Ｎ１のクロックで（１−Ｆｒｃ）分だけ遅延させたものを乗算器１１に入力させる必要がある。そのため、元の入力変調波を第２の分周比Ｎ２で分周させたものにより遅延させている。このときの第２の分周比Ｎ２は第１の分周比Ｎ１により以下の式（３）のように表すことができる。
【００２０】
Ｎ２＝｛Ｎ１（１−Ｆｒｃ）｝／Ｘ２      ……  （３）
この式（３）が成立するようなＮ２を求めることにより、最も適切な規模の遅延検波回路の設計が可能となる。サンプリングクロックのクロック数や周波数に具体的な数値を当て嵌めたより具体的な第２および第３実施形態について以下に説明するが、第２および第３実施形態の上位概念となる構成を第１実施形態の具体的構成として図３を用いてまず説明する。
【００２１】
図３は、第１実施形態の具体的構成による位相調整機構を有する復調器を示すブロック図であり、各部の参照符号は図１に用いたものと同一または相当する符号を用いている。図３において、第１の遅延回路５は、サンプリングクロックのクロック数を第１の分周回路４の分周比で除した商にその余りを１段分として合算した段数のフリップフロップ回路よりなるシフトレジスタにより構成され、第２の分周回路７は、第１の分周回路４の分周比との間で最終遅延段の不足分に相当する割合を有する第２の分周比を有している。
【００２２】
以上の具体的構成例に基づき第２実施形態による位相調整機能を有する復調器について、図４を参照しながら説明する。図４において、サンプリングクロックが４５０クロックで７．２ＭＨｚの前記所定周波数を有している場合に、前記の式（１）〜（３）に各パラメータを当て嵌めることにより個々の回路の数値が求められる。
【００２３】
第１の分周回路４は、４分周の第１の分周比で１．８ＭＨｚのクロック周波数の第１の分周クロックを生成して第１の遅延回路５に供給する。第１の遅延回路５は、４５０クロックを４で除した商である１１２段にその余りである１／２を１段分として合算した１１３段のフリップフロップ回路からなる前記シフトレジスタにより構成されている。第２の分周回路７の分周比は、第１の分周回路４の分周比４との間で１段分の不足分である１／２（０．５）となるような２分周の第２の分周比を有するように構成されている。
【００２４】
この第２実施形態は、ＦＭ多重データのデジタル復調回路にこの第２実施形態の遅延検波回路を搭載した例を示している。ＦＭ多重データの変調波の場合、サンプリングクロックの周波数は７．２ＭＨｚであり、ベースバンドは、搬送波の４５０クロック分である。この入力信号を遅延検波回路で検出するには、入力変調波を７．２ＭＨｚの搬送波で４５０クロック分遅延させなければならないが、４５０段のＦＦ回路はかなりの回路規模となる。
【００２５】
したがって、リソースの削減のため、遅延シフトレジスタには、サンプリングクロックを４分周した１．８ＭＨｚのクロックを入力した。４分周したクロックでベースバンド分遅延させるためには、１１２．５段のＦＦ回路が必要とされるが、０．５段の遅延は不可能なので、図４に示すように、遅延変調波は、１．８ＭＨｚのクロックで１１３段遅延させて、元の変調波はその倍の周波数３．６ＭＨｚで１段遅延させることにより、これら２つの位相のずれを防いでいる。
【００２６】
次に、図５を参照しながら、本発明の第３実施形態による位相調整機能を有する復調器について説明する。図５に示す第３実施形態の復調器は、入力変調波としてのＭＳＫ変調波を７．２ＭＨｚの周波数のサンプリングクロックを４５０クロック分遅延させるために、図示のように、第１の分周回路４は、８分周の第１の分周比で０．９ＭＨｚのクロック周波数の第１の分周クロックを生成して第１の遅延回路５に供給している。
【００２７】
また、第１の遅延回路５は、４５０クロックを８で除した商である５６段にその余りである１／４を１段分として合算した５７段のフリップフロップ回路からなるシフトレジスタにより構成され、第２の分周回路７の分周比は第１の分周回路４の４分周の分周比との間で最終段の１段分の不足分である３／４となるような６分周の第２の分周比を有するように設定されている。
【００２８】
【発明の効果】
以上詳細に説明したように、この発明に係る遅延検波における位相調整回路によれば、遅延検波回路にシフトレジスタの倍周波数で元の変調波を遅延させるＦＦ回路を挿入することにより、検波精度を維持したまま遅延検波回路の回路規模を縮小することができる。
【図面の簡単な説明】
【図１】この発明の基本構成としての第１実施形態に係る位相調整機能を有する復調器の構成を示すブロック図である。
【図２】第１実施形態の遅延段の段数が整数で割り切れる場合の検波部の動作を説明するブロック図である。
【図３】第１実施形態の遅延段の段数が整数で割り切れない場合の検波部の動作を説明するブロック図である。
【図４】この発明の第２実施形態に係る位相調整機能を有する復調器の構成を示すブロック図である。
【図５】この発明の第３実施形態に係る位相調整機能を有する復調器の構成を示すブロック図である。
【符号の説明】
１  復調器
２  検波部
３  遅延検波回路
４  第１の分周回路
５  第２の遅延回路
６  位相調整回路
７  第２の分周回路
８  第２の遅延回路
１０  復調部
１１  乗算器
１２  ＬＰＦ（低域通過フィルタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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