(57)【特許請求の範囲】
【請求項１】
直列に多段に接続されることによってタイミング信号発生回路を構成するタイミング信号発生回路基本ユニットであって、
一定の時間だけ遅延されたクロック信号を遅延されながら伝達する遅延後遅延線を構成する単位遅延回路と、
該遅延後遅延線上の該クロック信号の状態をサンプリングするサンプルホールド手段と、
該サンプルホールド手段の出力を出力するタップ出力手段と、
該サンプルホールド手段の出力及び前段のタップ出力手段から受け取る出力に基づいて、該クロック信号の状態の境界を検出する境界検出回路と、
該境界検出回路の出力により制御されたクロック出力回路と、
該境界検出回路の出力によって制御されたクロック停止制御出力回路と、
該クロック出力回路に出力が接続され、ベース遅延出力手段に出力が接続され、入力がベース遅延入力手段に接続されたベース遅延用単位遅延回路と、
を備えたタイミング信号発生回路基本ユニット。
【請求項２】
請求項１に記載のタイミング信号発生回路基本ユニットがＮ段（Ｎは３以上の整数）直列的に接続されたタイミング信号発生回路であって、
外部クロック信号から生成されクロック信号を受け取り、所定時間だけ遅延させた後、第１段目の基本ユニットの遅延後遅延線入力手段に入力するマイナス遅延時間決定用遅延回路と、
該クロック信号からサンプルホールド起動信号を生成し、各基本ユニットのサンプルールド回路に供給する手段と、
各基本ユニットからのクロック出力を受け取り、タイミング信号として出力するクロック信号出力手段と、
を更に備えており、
第ｉ段（１＜ｉ＜Ｎ）目の基本ユニットのベース遅延入力手段は、第（ｉ−１）段目の基本ユニットのベース遅延出力手段に接続されており、第１段目の基本ユニットのベース遅延入力手段は、外部クロックから生成されたクロック信号を受け取り、次段の基本ユニットのベース遅延入力手段に伝達し、
第ｉ段目の基本ユニットの遅延後遅延入力手段は、第（ｉ−１）段目の基本ユニットの遅延後遅延出力手段に接続されており、第１段目の基本ユニットの遅延後遅延入力手段は、マイナス遅延時間決定用遅延回路から出力されたクロック信号を受け取り、次段の基本ユニットの遅延後遅延入力手段に伝達し、
第ｉ段目の基本ユニットのタップ出力手段は、第（ｉ−１）段目の基本ユニットのタップ入力手段に接続されており、
該第ｉ段目の基本ユニットのクロック停止制御出力手段は、第（ｉ−１）段以降の基本ユニットのクロック停止手段に接続されている、タイミング信号発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に用いられるタイミング信号（内部クロック信号）の発生に関する。より詳細には、タイミング信号発生回路及び該タイミング信号発生回路を利用したデータ転送回路などに関する。
【０００２】
【従来の技術】
マイクロプロセッサや高速メモリを初めとする半導体集積回路は、近年、８０ＭＨｚ、１００ＭＨｚはもとより１５０ＭＨｚ、２００ＭＨｚという従来では考えられないような高速で動作することが要求されてきている。このように高速に動作しなければいけない回路チップでは、クロック信号の位相ずれという問題が発生し、これが、動作の高速化を妨げる要因となっている。
【０００３】
第３３及び図４７を参照しながら、この問題を説明する。
【０００４】
図４６は、従来の半導体集積回路装置（半導体チップ）へのクロック信号の入力の様子を模式的に示している。クロック信号発生回路は、ボード上のクロック信号発生回路から出力された外部クロック信号を外部クロック入力端子を介して受け取り、この外部クロックに同期した内部クロック信号を生成し、半導体チップ上の回路に供給する。ボード上のタイミング信号発生回路から出力された外部クロックは、同じボード上の他の半導体チップの外部クロック信号入力端子にも供給される。クロック信号発生回路によって生成された内部クロック信号をタイミング信号として、種々の処理が実行される。例えば、データが出力回路からデータ出力端子を介して他の半導体チップの信号入力端子に入力される。
【０００５】
図４７（ａ）は、ボード上のタイミング発生回路が形成する外部クロックの波形を示している。図４７（ｂ）及び（ｄ）は、それぞれ、内部遅延の少ない場合における出力回路のクロック端子上の信号波形と、内部遅延の大きい場合における出力回路のクロック端子上の信号波形とを示している。図４７（ｃ）及び（ｅ）は、それぞれ、内部遅延の少ない場合における半導体チップからの出力波形と、内部遅延の大きい場合における半導体チップからの出力波形を示している。図４７（ｃ）に示される場合、次の半導体チップが信号読み出しのためのアクセスを行ったとき、出力は確定している。これに対して、図４７（ｅ）の場合、出力は確定していない。
これらの図に示すように、クロックの出力回路までの内部遅延時間に較べて、クロックの周期の方が十分に長い場合、出力回路が出力した信号をその出力に接続された、次の半導体チップがボード上のクロックに同期して、信号を読みに行った場合、それに先行してデータが確定している。ところが他方、クロックの出力回路までの内部遅延時間に較べて、クロックの周期の方が十分に長くない場合はその時点ではデータが確定していない。
【０００６】
このような内部遅延の問題を解決するために、従来、ＰＬＬ(Phase Locked Loop)と呼ばれる回路技術が主として用いられていた。この技術の内容を以下に説明する。なお、従来のＰＬＬに関する先行技術文献としては、(IEEE Journal of Solid state Circuitsvol27 no11,nov 1992, p1599)などが上げられる。
【０００７】
クロックの出力回路までの内部遅延時間に最も大きな割合を占めているのは、クロックドライバでの遅延時間であり、図４８にそれを解消するためのＰＬＬ回路の簡略構成図を示す。クロックドライバでの遅延時間が大きなものになるのは、クロックドライバ配線の行き先が多くその容量が大きく、クロックドライバが、充放電を行うために時間がかかるためである。このクロックドライバでの遅延を解消するために従来のＰＬＬ回路では、図４８に説明するような構成を採用していた。
【０００８】
まず、外部クロック信号は、位相差検出回路の一端に入力される。他方、この位相差検出回路の他方の入力はクロックドライバの出力、すなわち、クロックドライバ配線から入力されている。この位相差検出回路の出力によって、電圧制御型の発振回路（ＶＣＯ）が制御されている。また、この電圧制御型発振回路からの出力によって先に述べた、クロックドライバがコントロールされている。この時の、この回路全体としては、位相差検出回路によって、ＶＣＯの制御端子の電圧がコントロールされ、最終的には、クロックドライバの出力が位相周期とも外部クロックに一致したとき回路全体が安定状態に達する。これは、見かけ上クロックドライバによる遅延時間が無くなったことを意味する。このように従来のＰＬＬ回路ではクロックドライバでの見かけの遅延時間を無くせるという意味では、大きな効果がある。
【０００９】
【発明が解決しようとする課題】
しかしながら、上述の従来技術においては、クロック信号の生成動作の開始から所望のクロック信号を安定に生成することのできる安定状態になるまでの時間（セットアップ時間）が長いという問題がある。安定状態に達するには、数１０から数１０００クロック（時間にして、数マイクロから、場合によっては数ミリ秒）も必要であり、その間は、正常な動作を行うことはできない。
【００１０】
本発明は上記問題点に鑑みてなされてものであり、その目的とするところは、基準クロック信号に対して所望の位相関係を持つクロック信号を極めて短い時間で安定に出力することのできるタイミング信号発生回路を提供し、従来のＰＬＬでは実現不可能であった種々の機能を持つ回路を提供することにある。
【００１４】
【課題を解決するための手段】
本発明のタイミング信号発生回路基本ユニットは、直列に多段に接続されることによってタイミング信号発生回路を構成するタイミング信号発生回路基本ユニットであって、一定の時間だけ遅延されたクロック信号を遅延されながら伝達する遅延後遅延線を構成する単位遅延回路と、該遅延後遅延線上の該クロック信号の状態をサンプリングするサンプルホールド手段と、該サンプルホールド手段の出力を出力するタップ出力手段と、該サンプルホールド手段の出力及び前段のタップ出力手段から受け取る出力に基づいて、該クロック信号の状態の境界を検出する境界検出回路と、該境界検出回路の出力により制御されたクロック出力回路と、該境界検出回路の出力によって制御されたクロック停止制御出力回路と、該クロック出力回路に出力が接続され、ベース遅延出力手段に出力が接続され、入力がベース遅延入力手段に接続されたベース遅延用単位遅延回路とを備え、そのことにより上記目的が達成される。
【００１５】
本発明の更に他のタイミング信号発生回路は、前記タイミング信号発生回路基本ユニットがＮ段（Ｎは３以上の整数）直列的に接続されたタイミング信号発生回路であって、外部クロック信号から生成されクロック信号を受け取り、所定時間だけ遅延させた後、第１段目の基本ユニットの遅延後遅延線入力手段に入力するマイナス遅延時間決定用遅延回路と、該クロック信号からサンプルホールド起動信号を生成し、各基本ユニットのサンプルールド回路に供給する手段と、各基本ユニットからのクロック出力を受け取り、タイミング信号として出力するクロック信号出力手段と、を更に備えており、
第ｉ段（１＜ｉ＜Ｎ）目の基本ユニットのベース遅延入力手段は、第（ｉ−１）段目の基本ユニットのベース遅延出力手段に接続されており、第１段目の基本ユニットのベース遅延入力手段は、外部クロックから生成されたクロック信号を受け取り、次段の基本ユニットのベース遅延入力手段に伝達し、第ｉ段目の基本ユニットの遅延後遅延入力手段は、第（ｉ−１）段目の基本ユニットの遅延後遅延出力手段に接続されており、第１段目の基本ユニットの遅延後遅延入力手段は、マイナス遅延時間決定用遅延回路から出力されたクロック信号を受け取り、次段の基本ユニットの遅延後遅延入力手段に伝達し、第ｉ段目の基本ユニットのタップ出力入力手段は、第（ｉ−１）段目の基本ユニットのタップ入力手段に接続されており、該第ｉ段目の基本ユニットのクロック停止制御出力手段は、第（ｉ−１）段以降の基本ユニットのクロック停止手段に接続され、そのことにより上記目的が達成される。
【００４０】
【発明の実施の形態】
以下に、本発明によるタイミング信号発生回路の実施形態を説明する。
【００４１】
（第１実施形態）
図１（ａ）から（ｃ）を参照しながら本発明の第１実施形態を説明する。図１（ａ）は、外部クロックの立ち上がりエッジ（パルスエッジｎ）が、本発明の「遅延線」の入力部に入力された瞬間における外部クロック（システムクロック）信号と遅延線とを模式的に示している。この遅延線は、複数の遅延素子が直列的に接続されたものであり、入力部に入力された外部クロック信号を遅延させながら出力部に伝達する。各遅延素子の中間には中間タップが設けられており、ある時刻における各遅延素子の出力は、対応する中間タップを介して遅延線外に取り出され得る。
【００４２】
外部クロック信号の立ち上がりエッジ（パルスエッジｎ）が遅延線の入力部に入力された時点において、その１サイクル前に遅延線の入力部に入力されたパルスエッジｎ−１は、既に、遅延線の中を入力部から出力部に向いて或る程度の距離だけ走行している。この時点における、パルスエッジｎー１の位置に対応する中間タップを「基準点」とし、予め設定された数だけ基準点から前（図１（ａ）において左）に位置する中間タップを「選択点」と称することとする。本実施形態では、選択点から出力される（抜き出される）クロックパルスを、タイミング信号（内部クロック信号）として使用する。図１（ｂ）及び（ｃ）は、それぞれ、外部から入力されるクロックパルスの波形及び抜き出されたクロックパルス（タイミング信号）の波形を示している。このタイミング信号の位相は、外部クロック信号の位相に比較して所定の時間だけ擬似的に進んでいるといえる。このため、本願明細書では、こうして生成したタイミング信号を、「擬似的に負の遅延」を持つ信号と称することとする。「負の遅延」の程度は、基準点に対して選択点をどのように設定するかで調整される。選択点が基準点に近ければ近いほど、「負の遅延」の程度は小さくなる。
【００４３】
上記構成によれば、現在のパルスエッジが出力部に到達する前に、所望のクロックパルスをタイミング信号として出力することができる。上記基準点が遅延線中のどこに位置しているかは、サンプルホールド回路および境界検出回路によって検出される。
【００４４】
以下、図２を参照しながら、タイミング信号発生回路の実施例を説明する。図２のタイミング信号発生回路は、外部クロックを受け取るための外部クロック入力端子１と、擬似的マイナス遅延を持つタイミング信号を出力するためのタイミング信号出力端子７を有している。外部クロック入力端子１には、波形整形回路を介して、複数の中間タップを有するオフセット遅延回路２と複数の中間タップを有する検出遅延回路３とが接続されている。検出用遅延回路３の各中間タップには、サンプルホールド回路４が接続され、これらの複数のサンプルホールド回路４には、同時にサンプリング信号が入力される。この結果、サンプルホールド回路４は、検出遅延回路３の中間タップ（Φ４、５、・・・、１１）の電圧を、ある瞬間で取り込むように動作する。該サンプリング信号がサンプルホールド回路４に入力された時点における各中間タップ上の信号レベルが、対応するサンプリングホールド回路４によってサンプリングされ、対応する境界検出回路５に入力される。なお、図２の例では、波形成形回路の出力がサンプリング信号として用いられている。境界検出回路５は、サンプルホールド回路４で取り込まれた中間タップの信号電圧を隣接するサンプルホールド間で比較し、境界を検出するものである。本実施例では、インバータとＮＡＮＤ回路を用いて構成しているが、後で述べるような原理を満たすものであれば、当然他の論理で構成してもよい。
【００４５】
オフセット遅延回路２は、外部クロックの１周期に近い遅延時間をもっており、クロックの遅延時間を調整するためのオフセットを与える。他方、検出遅延回路３は、クロックの遅延時間を微調整する。
【００４６】
出力選択回路６は、中間タップ（Φ４、・・・）の中から一つもしくは複数の信号をクロック出力端子に出力する。ここで、複数の端子の信号を出力すれば、それらは、重ね合わされたものとなる。
【００４７】
以下に、図２及び図３を参照しながら、動作の説明を行う。
【００４８】
波形成形された外部クロックが、図２の遅延回路２及び３を通過する過程で遅延し、各中間タップ上には、図３のΦ４・・・Φ１１で示される波形を持つ信号が現れる。外部クロックの立ち上がりでサンプルホールド回路４にホールド信号を入力すると、図４に示される波形を持つ信号Φ４’・・・Φ１１’が、サンプルホールド回路４から出力される。この信号Φ４’・・・Φ１１’は、０または１の状態を示す。境界検出回路５は、サンプルホールド回路４から出力された信号Φ４’・・・Φ１１’に基づいて、サンプリングの時点で「０状態」を示す信号を出力した中間タップと「１状態」を示す信号を出力した中間タップの境界（動作境界）を検出する。図４の例では、動作境界に対応する基準点として中間タップΦ８が特定される。中間タップΦ８の位置は、図１に示されるパルスエッジｎ−１の位置に対応している。この中間タップΦ８から、所定の段数だけ前に位置する中間タップからの信号を、出力選択回路６を介して、抜き出す。抜き出した信号は反転され、最終的なタイミング信号としてタイミング信号出力端子７から出力させる。この中間タップΦ８より所定の段数だけ前に位置する中間タップからクロック信号を抜き出すには、出力選択回路６の各入力Φｉ・・・Φｉ＋６に所定の段数だけ前に位置する中間タップからの信号を入力すればよい。
【００４９】
こうして、本実施例では、クロック波形の時間的な位相関係を遅延線（遅延回路）によって遅延線上の位置の情報に変換し、その位相関係を検出することによって、適当な位相だけ進んだクロック信号を遅延線の途中から抜き出している。なお、本実施例によれば、セットアップ時間が３クロック程度で安定なクロック信号を生成することができる。
【００５０】
（第２実施形態）
以下に、図５を参照しながら、本発明の他の実施形態を説明する。
【００５１】
本実施形態と第１実施形態との相違点は、第１実施例形態では、遅延線が１本であるのに対して、第２実施形態では、遅延線が２本になっていることにある。
【００５２】
図５は、外部クロックの立ち上がりエッジ（パルスエッジｎ）が、本発明の「ベース遅延線」の入力部に入力された瞬間における２本の遅延線を模式的に示している。
【００５３】
この２本の遅延線は、何れも、複数の遅延素子が直列的に接続されたものであり、入力部に入力された外部クロック信号を、遅延させながら出力部に伝達する。外部クロックの立ち上がりエッジ（パルスエッジｎ）がベース遅延線の入力部に入力された時点において、その１サイクル前にベース遅延線の入力部に入力されたパルスエッジｎ−１は、既に、ベース遅延線の中を入力部から出力部に向いて或る程度の距離だけ走行している。他方、遅延後遅延線の入力部には、「マイナス遅延時間」を設定するための遅延回路を介して外部クロックが入力されている。そのため、パルスエッジｎがベース遅延線の入力部に入力された時点において、パルスエッジｎ−１の遅延後遅延線における位置は、ベース遅延線におけるパルスエッジｎ−１の位置よりも入力部に近い。
【００５４】
本実施形態でも、外部クロックの立ち上がりエッジによって、サンプル信号が出され、これによって遅延後遅延線内のパルスエッジｎー１の位置が決定される。これによって、該当する位置以降の遅延後遅延線の動作が、クロックイネーブル信号によって止められる。また、同時に、ベース遅延線内の、「マイナス遅延時間決定用遅延回路」で規定される遅延時間分だけ前の位置に対応する位置のベース遅延線からクロック信号が出力される。
【００５５】
以下、図６及び図７を参照しながら、実施例を説明する。
【００５６】
本実施例のタイミング信号発生回路は、複数のユニットが図６に示されるように接続されている。各ユニットは、図７に示すような回路構成を備えている。まず、図７を参照しながら、各ユニットの構成を説明する。各ユニットは、図５のベース遅延線及び遅延後遅延線を構成する遅延素子を含んでいる。遅延入力と遅延出力とを結ぶインバータ列が、遅延後遅延線を構成する遅延素子であり、ベース入力とベース出力とを結ぶインバータ列が、ベース遅延線を構成する遅延素子である。Ｎ番目ユニットの遅延出力とベース出力は、Ｎ＋１番目ユニットの遅延入力とベース入力にそれぞれ接続されている（図６）。
【００５７】
また、各ユニットには、サンプルホールド回路と境界検出回路とを備えている。図２のタイミング信号発生回路と遅延線と同様に、遅延後遅延線内における「０状態」と「１状態」との境界が境界検出回路によって検出される。境界を検出した境界検出回路を含むユニットでは、ベース遅延線の出力（ＣＯＵＴ）がタイミング信号として出力される。この出力（ＣＯＵＴ）が出されている間は、端子ＣＯＵＴＣＨＵＵからから次にユニットにロウ信号が出力されるため、以降のユニットは出力（ＣＯＵＴ）を送出しなくなる。
【００５８】
本実施例によれば、最終的なタイミング信号がベース遅延線から抜き出される位置は、境界位置から所定段数だけ前に位置する。この所定段数は、マイナス遅延時間決定用遅延回路によって設定される遅延時間の長さで任意の値に調節される。
【００５９】
本実施例では、ベース遅延線及び遅延後遅延線の各々に含まれる遅延素子として、何れも、同じ時間長さの遅延をもたらす素子が用いられている。しかし、複数の遅延素子がすべて同じ時間長さだけ遅延を引き起こす素子である必要はない。例えば、外部クロック信号が入力される入力部に近い位置に設けられている遅延素子の遅延時間と比較して、その遅延素子の出力を受け取る遅延素子の遅延時間が大きくても良い。本実施例の好ましい改良例として、後段の遅延素子ほど（図５において左側よりも右側に位置する遅延素子ほど）、遅延時間が長くなるような構成を採用しても良い。そのように複数の遅延素子を配列することにより、次に述べる効果が得られる。
【００６０】
図５から明らかなように、ベース遅延線の長さは、パルスエッジｎがベース遅延線の入力部に入力された時点において、パルスエッジｎ−１がベース遅延線内に位置している必要がある。すなわち、ベース遅延線によって生じる遅延時間（総遅延時間）は、パルスエッジｎとパルスエッジｎ−１との間の時間間隔よりも長く設定される必要がある。しかし、各遅延素子の遅延時間を一定に維持しながらベース遅延線の総遅延時間を長くするためには、ベース遅延線を構成する遅延素子の数を増やし、ベース遅延線の長さを増加させる必要がある。このことは、半導体チップ上において遅延線の占める面積が大きくなることを意味し、高集積化にとって好ましくない。他方、ベース遅延線を構成する遅延素子の数を増加させずにベース遅延線の総遅延時間を長くするには、各遅延素子の遅延時間を増加させる必要がある。このことは、得ることのできる負遅延時間の間隔が広くなることを意味しており、負遅延時間を設定する場合の分解能が低下する。
【００６１】
（第３実施形態）
以下に、図８及び図９を参照しながら、本発明の更に他の実施形態を説明する。
【００６２】
図８は、本実施例のブロック図を示し、図９は、本実施形態における動作波形を示す。図８に示すように、外部クロックは、第１遅延回路２０と遅延時間測定回路２１と第２遅延回路２３とに入力される。第１遅延回路２０は、入力された外部クロックの出力を時間ｔ１だけ遅延させるように調整されている。遅延時間測定回路２１は、外部クロックの立ち上がりエッジ（パルスエッジｎ＋２）が第１遅延回路２０の出力するクロックの立ち上がりエッジ（パルスエッジｎ＋１）からどれだけの時間遅れているか（遅延時間ｔ２）を測定する。より詳細には、遅延時間測定回路２１は、第１遅延回路２０が出力するクロックの立ち上がりエッジ（パルスエッジｎ＋１）が遅延時間測定回路２１に入力された時点から、どれだけの時間が経過した後に、外部クロックの次の立ち上がりエッジ（パルスエッジｎ＋２）が入力されたかを測定する。遅延時間ｔ２と遅延時間ｔ１との間には、ｔ１＋ｔ２＝Ｔという関係がある。遅延時間測定回路２１で測定された遅延時間ｔ２は、遅延時間記憶回路２２に記憶される。
【００６３】
第２遅延回路２３は、遅延時間記憶回路２２に記憶されている遅延時間ｔ２に基づいて、外部クロックの立ち上がりエッジ（パルスエッジｎ＋３）から時間ｔ２だけ遅らせてクロック信号を出力する。この結果、外部クロックの立ち上がりエッジ（パルスエッジｎ＋４）に対して、時間ｔ１だけ早い（マイナス遅延）クロック信号が第２遅延回路２３から出力される。このように、本実施形態では、基準となる外部クロックに対して、みかけ上、負となる遅延を示すタイミングで立ち上がるエッジを持つクロックを形成することができる。
【００６４】
次に、図１０から図１４を参照しながら、図８のブロック図で示されるタイミング信号発生回路の実施例を説明する。
【００６５】
図１０は、本実施例で用いるクロックコントロール回路を示している。図１０において、入力端子Ｐ１に入力されたクロック信号ｐ１は、直列接続されたインバータ列と第１遅延回路の入力部に入力される。第１遅延回路は、発生させようとしている負の遅延時間に相当する時間（ｔ１）だけ遅延を引き起こす。第１遅延回路の出力ｐ２は、そのまま出力される一方、インバータにも入力され、ｘｐ２信号を生成する。出力ｐ２の波形は、図１１に示されているとおりであり、ｘｐ２信号は、出力ｐ２を反転させた波形を持つ。
【００６６】
他方、インバータ列を経たクロック信号は、分周回路によって、周期が２倍のクロック信号ｐ１ｄ、ｘｐ１ｄ、ｐ２ｄ、及びｘｐ２ｄに変化させられる（図１１）。この分周回路は、差動の相補の分周された信号を発生させるものである。分周回路の出力は、入力されるクロック信号ｐ１（及びＸｐ１）を用いてサンプリング回路でサンプリングされ、上記のクロック信号（基本制御）ｐ１ｄ及びｘｐ１ｄを得ている。ここで、このサンプリング回路を用いている理由は、分周回路における伝達時間をみかけ上打ち消し、入力クロック信号ｐ１のクロックエッジにのみ依存した、分周信号を得ようとしているものである。同様に、第１遅延回路の出力するクロック信号ｐ２（ｘｐ２）を用いて上記クロック信号ｐ２ｄ及びｘｐ２ｄを得ている。
【００６７】
クロック信号ｐ１ｄ及びｘｐ１ｄは、基本クロック信号を分周した相互に逆位相のクロック信号である。他方、クロック信号ｐ２ｄ及びｘｐ２ｄは、それぞれ、クロック信号ｐ１ｄ及びｘｐ１ｄから「設定したい遅延時間ｔ」だけ遅れたクロック信号である。
【００６８】
次に、図１２を参照しながら、前述のクロック信号を用いて実際にどのように、擬似的なマイナス遅延を持つタイミング信号が生成されるかを説明する。
【００６９】
図１２において、Ｃ１からＣ３はコンデンサを示し、ＩＮＶ１及びＩＮＶ２はインバータ回路を示している。この例では、コンデンサＣ１及びＣ２は、同じ容量値を持つとする。また、Ｒ１とＲ２は抵抗であり、同じ抵抗値を持つものとする。コンデンサＣ１及びＣ２は、異なる容量値を持ってもよいし、抵抗Ｒ１とＲ２は異なる抵抗値を持っても良い。
【００７０】
本実施例の第１スイッチＳ１は、クロック信号ｘｐ１ｄがハイレベルのときに導通するアナログスイッチ回路であり、第２スイッチＳ２及び第３のスイッチＳ３は、クロック信号ｐ１ｄがハイレベルのときに導通するアナログスイッチ回路である。第２及び第３のスイッチＳ２及びＳ３は、同時にオンオフを行い、第１スイッチＳ１は、これらのスイッチＳ２及びＳ３とは逆位相で動作する。
【００７１】
以下、図１２の回路をタイミング部３０、基準部３１及び比較器部３２にわけて説明する。
【００７２】
タイミング部３０及び基準部３１は、それぞれ、第１及び第２スイッチＳ１及びＳ２を介して比較部３２に接続される。
【００７３】
基準部３１の回路は、ｔ１だけ遅延した信号のクロックエッジ（Ｐ２系）を「トリガ」とし、基準クロック（Ｐ１系）のクロックエッジを「ストップ」として、動作する。本実施例では、「トリガ」と「ストップ」との時間差（ｔ２）に比例した大きさの電位がノードｍ２の電位として現れ、記憶される。これは、ｐ２ｄのクロックエッジ（立ち上がり）からｐ１ｄのクロックエッジ（立ち下がり）までの期間において、基準部３１の各トランジスタが導通状態になる結果、抵抗Ｒ２を介してコンデンサＣ２が電源線から充電されることにより実現される。この期間、第２スイッチＳ２は導通状態になっているため、ノードｍ２の電位はノードｍ４の電位に反映される。また、この期間においては、比較部３２の第３のスイッチＳ３も導通しているため、比較部のノードｍ３及びｍ５は等電位になる。この電位は、ＩＮＶ１のスレシュホールド電位として固定される。言い換えると、Ｐ２系のクロックエッジとＰ１系のクロックエッジの時間差（周期Ｔ−ｔ１＝ｔ２）に比例した電位がＩＮＶ１の反転閾値として記憶保持されることとなる。このとき、コンデンサＣ３の両端の電位は確定している。ノードｍ１からｍ６における電圧の波形が、クロック信号に応じてどのように変化するかを図１３に示す。
【００７４】
次に、タイミング部３０の回路が基準クロック信号のクロックエッジ（Ｐ１系）にあわせて動作を開始し、ノードｍ１の電位が増加し始める。これは、タイミング部３０の各トランジスタが導通状態になる結果、抵抗Ｒ１を介してコンデンサＣ１が電源線から充電されることにより実現される。この期間、第１スイッチＳ１は導通状態になっているため、ノードｍ１の電位はコンデンサＣ３のノードｍ４の電位に反映される。なお、このとき、比較部３２のスイッチＳ３は非導通状態である。
【００７５】
ノードｍ４の電位は、コンデンサＣ３を介してインバータＩＮＶ１の入力（ノードｍ３）に伝達され、基準部３１で設定されていた電位を横切ったときに、ＩＮＶ１の出力が反転する。このことは、記憶されていた時間差ｔ２に対応する時間の経過後に、インバータＩＮＶ１が反転することを意味している。こうして得られたノードｍ５の出力は、インバータＩＮＶ２によって更に反転され、ノードｍ６に出力される。なお、インバータＩＮＶ１に常時貫通電流が流れている状態が存在するが、これは、待機時を示す信号(stanby pwrdwn=LOW、 Operation PWRDWN=HIGH)を入力することによって最少にすることができる。
【００７６】
Ｒ１＝Ｒ２、Ｃ１＝Ｃ２が成立するときに、上記時間差が電位に置き換えられ、図１３に示すように、ｐ１系とｐ２系の時間差（ｔ１）に相当するだけ、出力（ノードｍ６上のタイミング信号）は、時間的に前に出力される。このように、本実施例の回路によれば、分周されたクロックに対して規定値だけ早く出力されるタイミング信号（負の遅延時間を持つ信号）を生成することができる。
【００７７】
このような回路を２ブロック設け、互いに逆位相で動作させ、インターリーブすることによって、最終的なタイミング信号を得ることができる。この場合の全体の回路図を図１４に示す。図１４の実施例では、２つの回路ブロックを並列動作させ、その結果をインターリーブしている。各々の回路ブロックは、基準時間の測定（電位の設定）→基準時間になったときに出力するという動作（いわゆるパイプライン動作）を行っている。本実施例によれば、セットアップ時間が３クロック程度で、安定なクロック信号を生成することができる。
【００７８】
なお、回路を構成しているトランジスタの動作速度が十分に早い場合、インターリーブを行う必要は無い。
【００７９】
図１４において、ＯＲ回路は、フェイルセイフのために設けられたものであり、入力クロックと図１２の回路の出力の内早く出力されるものを出力とするためのクロック調整手段として機能する。これは、Ｒ１とＣ１で決まる時定数の設定がクロックの周期に比べて非常に短いと図１２の回路はまったく出力しないからである。もちろんこのときは、クロックエッジをマイナス方向に持って行くということはできないが、遅い動作では、実際上大きな問題が起きない。
【００８０】
次に、図１５を参照しながら、本発明によるタイミング信号発生回路の他の実施例を説明する。図１５は、直列に接続された複数のユニットのうち、特にｉ番目のユニットの回路構成を詳しく示している。
【００８１】
図１５の実施例では、遅延動作を停止、保持する機能を有する第１及び第２遅延線と、これらの２種類の遅延線に接続された共通のワイヤードオア回路とを主な構成要素としている。本実施例のワイヤードオア回路は、直列に接続されたＮＭＯＳトランジスタから構成されている。ワイヤードオア回路には、プリチャージ回路及び出力回路が接続されている。
【００８２】
図１５および図１６を参照しながら、本実施例の動作を説明する。第１遅延線をリセットする信号をｑ１０、活性化する信号をｑ１とそれの反転信号であるｘｑ１とする。ここで「活性化」とは、遅延線上のクロックドインバータを活性化することを意味する。同じように、第２遅延線をリセットする信号をｑ２０とし、活性化する信号をｑ２およびｘｑ２とする。
【００８３】
図１６に示すように、基準クロック(Ｍｃｌｋ：マスタークロック)としては、デューティーがほぼ５０％のクロック信号を使用する。クロック(Ｄｃｌｋ：ディレードクロック)は、基準クロック(Ｍｃｌｋ)から時間ｔ１だけ遅延させたクロック信号である。ここで、基準クロック(Ｍｃｌｋ)のハイ期間中に、第１遅延線をリセットし、遅延させたクロック(Ｄｃｌｋ)と基準クロック(Ｍｃｌｋ)間の遅延時間を測定する。また、基準クロックのロウ期間中に、測定された結果をもとに、出力クロックを発生する。
【００８４】
図１６に示すタイミングで、クロック信号ｑ１０、ｑ１、ｑ２０及びｑ２を図１５の回路の所定の端子に入力する。クロック信号ｑ１０、ｑ１、ｑ２０及びｑ２は、基準クロック信号Ｍｃｌｋと遅延クロック信号Ｄｃｌｋに対して、以下の関係を有している。
【００８５】
ｑ１０＝Ｍｃｌｋ * ｘ(Ｄｃｌｋ)
ｑ１  ＝Ｍｃｌｋ * Ｄｃｌｋ
ｑ２０＝Ｍｃｌｋ
ｑ２  ＝ｘ(Ｍｃｌｋ* Ｄｃｌｋ)
ここで、ｘ(Ｄｃｌｋ)及びｘ(Ｍｃｌｋ)は、各々、クロック信号Ｄｃｌｋ及びＭｃｌｋの反転信号をあらしている。
【００８６】
以下に、図１５の回路の動作を説明する。
【００８７】
まず、信号ｑ１０によって、第１遅延線のユニットｉ中のノードＡｉ (ｉ=１...Ｎ)がロウレベルにリセットされる、次に信号ｑ１及びｘｑ１によって、第１遅延線中のすべてのクロックドインバータが活性化される。
【００８８】
遅延線１の初段の入力はグランドレベルに接続されているため、まず、ユニット１のノードＡ１がロウレベルからハイレベルに変化する。すると、ユニット１のノードｘＡ１がハイレベルからロウレベルに変化する。このような状態変化が、ユニット１からユニットＮに向かって順次進んでいく。
【００８９】
このように、各ユニットｉのノードＡｉ(ｉ=１....Ｎ)の状態が、ロウレベルからハイレベルに順次変化してゆく。ノードＡｉ(ｉ=１....Ｎ)の変化が、いわゆるドミノ倒しのように変化し、右のユニットへと伝達されてゆく。ただし、信号ｑ１がハイレベルからロウレベルに変化させられたとき、すべてのユニット内のクロックドインバータが非活性化されるため、ノードＡｉ(ｉ=１....Ｎ)の状態変化は停止し、ノードＡｉ(ｉ=１....Ｎ)の状態は凍結されたように保持されることとなる。図１７は、主なノードＡｉの状態を示している。図１７では、ノードＡ１からノードＡｉ-１まで状態変化が進行し、ハイレベルの状態とロウレベルの状態との境界位置がユニット１からユニットｉ−１まで伝達してきた様子が示されている。
【００９０】
この期間（基準クロックＭｃｌｋがハイレベルの期間）、信号ｑ２０によって第２遅延線中のノードＢｉ(ｉ=１....Ｎ)は、ロウレベルにリセットされた状態にある。次に、基準クロックＭｃｌｋがロウレベルになると、信号ｑ２によって第２遅延線が活性化される。この場合、第１遅延線と同様に、第２遅延線のノードＢｉ(ｉ=１....Ｎ)の状態がロウレベルからハイレベルに変化し、状態の境界が左から右に伝達されていく。
【００９１】
ノードＢｉがハイレベル状態に変化したとき、ユニットｉにおけるワイヤードオア回路の２つのトランジスタが導通し、ワイヤードオア回路のノードｎwｒからグランドに放電が始まる。ユニットｉにおける放電の開始以降も、第２遅延線のノードＢｉの状態変化は、順次右のユニットに伝達されてゆく。このため、ユニットｉより右のユニットのワイヤードオア回路を介した放電もノードｎwｒの電位低下に寄与し、ノードｎwｒの電位は急速に低下する。しかし、放電の開始時期は、最初に放電が始まるユニットｉの位置によって決定される。
【００９２】
ノードｎwｒの電位は、インバータにより反転され、出力ＯＵＴが得られる。出力ＯＵTは、図１６に示されるように、基準クロックＭｃｌｋの次の立ち上がりエッジよりも、ｔ１だけ早く立ち上がるエッジを持つ（マイナス遅延）。
【００９３】
この回路を正確に動作させためには、基準クロックＭｃｌｋのハイレベル期間とロウレベル期間を実質的に等しくすること、すなわちデューティーを５０％にすることが必要である。
【００９４】
次に、図１８を参照しながら、デューティー比５０％の基準クロックＭｃｌｋを使用することができない場合についての改良された実施例を説明する。
【００９５】
図１８において、分周回路１０１は、入力された基準クロックＭｃｌｋを分周し、基準クロックＭｃｌｋの２倍の周期を持つクロック信号ｘとその反転信号ｘｘとを生成する。クロック信号ｘとその反転信号ｘｘのデューティー比は、基準クロックＭｃｌｋのデューティー比が仮に１０％であっても、クロック信号ｘとその反転信号ｘｘのデューティー比は、５０％となる。ただし、クロック信号ｘとその反転信号ｘｘは、分周回路１０１の性質上、基準クロックＭｃｌｋよりも幾分遅延して生成される。サンプリング回路１０２及び１０３は、クロック信号ｘとその反転信号ｘｘを受け取る。サンプリング回路１０２及び１０３は、基準クロックＭｃｌｋおよび遅延クロックＤｃｌｋによって制御され、クロックドインバータなどによって構成される。このサンプリング回路１０２及び１０３によって、クロック信号ｘとその反転信号ｘｘのエッジが基準クロックＭｃｌｋおよび遅延クロックＤｃｌｋのエッジに同期させられる。
【００９６】
回路１０４および１０５の各々は、図１５の「擬似的に負の遅延を持つクロック信号を生成する回路」である。回路１０４及び１０５は、逆位相で動作し、擬似的に負の遅延を持つクロック信号を交互に出力する。これらの出力は、クロック選択回路１０６で重畳される。クロック選択回路１０６の出力と基準クロックＭｃｌｋのうち早く変化するものをクロック加工回路で選びだし、出力回路１０８を介して出力する。クロック選択回路１０６とクロック加工回路１０７をひとまとめにした回路を、例えば単純なオア回路で構成してもよい。
【００９７】
このような構成を採用すれば、基準クロックＭｃｌｋのデューティ比に依存することなく、図１５の回路を用いて、擬似的に負の遅延を持つクロック信号を生成すことができる。
【００９８】
（第４実施形態）
次に、図１９及び図２０を参照しながら、本発明によるタイミング信号発生回路を用いたデータ転送回路及びデータ転送方法を説明する。
【００９９】
クロックに同期して動作するデータ送出回路２０１とデータ受信回路２０２とが２本のデータ転送路２０３によって相互接続されている。データ送出回路２０１は、転送されるべき入力データ（ｄａｔａ０）に基づいて相補的なデータｎ１及びｘｎ１を生成し、データｎ１及びｘｎ１をデータ送信信号に同期してデータ転送路２０３に送出する。なお、データの転送は、差動信号をもってなされている。これにより、データ転送路２０３の電位は、データ送信信号の立ち上がりエッジに応答して変化を開始する。データ受信回路２０２は、データ転送路２０３の右終端ノードの電位ｎ２及びｘｎ２を検出する。データ転送路２０３の右終端ノードの電位ｎ２及びｘｎ２は、データｎ１及びｘｎ１の波形と比較すると、データ転送路２０３の持つ寄生抵抗及び寄生容量のために、図２０に示されるように、より鈍った波形を持つ。
【０１００】
データ転送制御回路２０４は、データ送出クロックに応じて、データ送出回路２０１のデータ送出のタイミングを制御するために前記データ送信信号をデータ送出回路２０１に与える。このデータ転送制御回路２０４は、また、クロック伝送線２０５を介して受信制御信号ｎ３をデータ受信回路２０２に伝送し、データ受信回路２０２のデータ検出のタイミングを制御する。より詳細には、データ転送制御回路２０４は、前記実施例のタイミング信号発生回路によって形成した「擬似的に負の遅延を持つクロック信号」を受け取り、受信制御信号ｎ３としてクロック伝送線２０５に出力する。クロック伝送線２０５も、寄生抵抗及び寄生容量を有しているため、受信制御信号ｎ３は、クロック伝送線２０５を伝送されるうちに鈍り、右終端ノードでは、図２０の信号ｎ４で示されるような波形を持つに至る。
【０１０１】
図２０に示されるように、受信制御信号ｎ３は、データ送信回路２０１の送信動作の開始タイミングよりも、時間ｔ１だけ早いタイミングで、データ受信回路２０２に送出される。この結果、クロック伝送線２０５の電位が所望のレベルに到達する時刻は、時間ｔ１だけ速まる。これによって、データ送出クロックの立ち上がりエッジを基準に測定したデータ転送時間ｔ３は、（ｔｄ−ｔ１）に短縮される。データ転送路２０３の距離及びクロック伝送線２０５の距離が長いほど、すなわち、電気信号の伝達に時間がかかるほど、擬似的に負の遅延時間（ｔ１）を大きくすることによって、安定なデータ転送動作を達成することができる。
【０１０２】
（第５実施形態）
次に、図２１を参照しながら、データ転送回路の他の実施例を説明する。
【０１０３】
この例では、データ転送路として機能するデータバス２１０に対して複数のデータ送出回路２０１と単一のデータ受信回路２０２とが接続されている。各データ送出回路２０１には、データ転送制御回路２０４と擬似的に負の遅延を持つクロック信号を生成するタイミング信号発生回路２０６とが接続されている。また、各データ転送制御回路２０４からは、データ受信回路２０２につながるクロック伝送線２０５に対して受信制御信号が送出される。
【０１０４】
データ送出回路２０１、データ受信回路２０２、データ転送制御回路２０４、及びタイミング信号発生回路２０６の機能及び構成等は、前述の回路と同様である。
【０１０５】
この実施例で特徴的な点の一つは、データバス２１０と各データ送出回路（１、・・・ｉ、・・・Ｎ）２１０との間に、容量シールド手段(s１、s１ｘ、・・・、sｉ、sｉｘ、・・・、sＮ、sＮｘ)が設けられていることにある。ある場合には、容量シールド手段(s１、s１ｘ、・・・、sｉ、sｉｘ、・・・、sＮ、sＮｘ)は、データ送出回路(１、・・・、ｉ、・・・、Ｎ)２０１をデータバス２１０に接続し、他の場合には、非接続にする。非接続のとき、容量シールド手段(s１、s１ｘ、.・・・、sｉ、sｉｘ、・・・、sＮ、sＮｘ)は、データバス２１０にとってデータ送出回路２０１の出力容量が実質的にゼロとなる状態にする。容量シールド手段(s１、s１ｘ、....、sｉ、sｉｘ、...、sＮ、sＮｘ)は、ブロック制御部２０８からの信号によって、上記接続／非接続を切り替える。
【０１０６】
図２２は、容量シールド手段としてＭＯＳトランジスタ２０９を用いた場合を示している。ＭＯＳ ＦＥＴのゲートの電位が、ブロック制御部２０８によって制御される。データ送出回路２０１の出力回路よりもサイズの小さな（容量の小さな）ＭＯＳ ＦＥＴを用いてデータバス２１０との接続を行う。その結果、出力回路の持つ大きな負荷容量をデータバス２１０から遮蔽することができる。
【０１０７】
クロック伝送線２０５と各データ転送制御回路２０４との間にも、同様の容量シールド手段（ｃ１...ｃＮ）を設けることが好ましい。そのような容量シールド手段（ｃ１...ｃＮ）も、ブロック制御部２０８からの信号によって、接続／非接続を切り替える。
【０１０８】
このような構成を採用することによって、データバス２１０およびクロック伝送線２０５のもつ寄生容量を全体として最少にすることができ、これによって動作をより安定なものにすることができる。
【０１０９】
（第６実施形態）
次に、図２３を参照しながら、本発明によるタイミング信号発生回路の更に他の実施例を説明する。
【０１１０】
本実施例は、入力された信号に対して擬似的に負の遅延時間を持つ信号を生成することのできる第１信号発生回路３０１、および、正の遅延時間を持つ信号を生成することができる第２信号発生回路３０２、第１及び第２信号発生回路間３０１及び３０２を接続するスイッチ回路（ＳＷ１）３０３、並びに第１信号発生回路３０１または第２信号発生回路３０２からの出力信号をスイッチ回路（ＳＷ２）３０３を介して選択的に出力する出力回路３０５を備えている。第１信号発生回路３０１は、前述の本発明によるタイミング信号発生回路により形成される。
【０１１１】
本実施例によれば、入力されたクロック信号に対して、擬似的に負の遅延時間を持つ信号でも、正の遅延時間を持つ信号でも、任意に出力することができる。このため、各種のタイミング信号発生回路の設計を柔軟におこなうことができる。
【０１１２】
（第７実施形態）
次に、図２４を参照しながら、本発明によるタイミング信号発生回路の更に他の実施例を説明する。この実施例は、入力された単一のクロック信号に対して、擬似的に負の遅延時間を有する信号を生成する複数のタイミング信号発生回路（タイミング１、２、３、４）４０１を備えている。複数のタイミング信号発生回路４０１は、前述した擬似的に負の遅延時間を有する信号を生成することのできる回路であれば良い。図２４の回路には、複数のタイミング信号発生回路４０１のうち選択されたタイミング信号発生回路にクロックを入力するために、スイッチ回路群（ＳＷＳ）４０２が設けられている。本実施例は、このスイッチ回路群４０２に基本クロックを供給する基本クロック供給回路４０３と、基本クロック供給回路４０３に外部クロックを入力する外部クロック入力回路４０４とを更に備えている。
【０１１３】
回路ブロック（１、２、３、４）４０５のなかから動作をさせたい回路ブロックにのみ、選択的に、外部クロックに対して擬似的に負の遅延時間を有するクロック信号を送ることができる。これによって必要最小限の回路のみを動作させ、システム全体として低電力化を実現することができる。
【０１１４】
本実施例では、前述の、擬似的に負の遅延時間を有する信号を生成する複数のタイミング信号発生回路を用いているため、選択された回路に対してきわめて短いセットアップ時間で所望のクロック信号を生成し供給できる。これは、従来のＰＬＬ方式では不可能なことであった。
【０１１５】
（第８実施形態）
次に、図２５及び図２６を参照しながら、本発明によるタイミング信号発生回路を備えた半導体記憶装置の例を説明する。図２５は、本発明によるタイミング信号発生回路（不図示）を搭載した半導体記憶装置のメモリ空間を模式的に示している。このメモリ空間は、画像出力手段に出力しうる圧縮された記憶領域と、画像出力手段以外のマイクロプロセッサ(ＭＰＵ)などに出力しうる記憶領域とに、論理的に分かれている。この半導体記憶装置は、画像出力装置及びマイクロプロセッサとの間でデータの送受信を行う。ここで、画像出力装置は、圧縮されたデータの伸張機能を有しているものとする。
【０１１６】
本実施例の半導体記憶装置は、例えば、図２４に示すように、複数のタイミング信号発生回路を備えている。出力相手のデバイスに応じて、速やかに、複数のタイミング信号発生回路を選択する。この結果、本半導体記憶装置は、画像出力装置へ内部データを出力する際は、画像出力装置の受け取ることのできる周波数の制御クロックに従って動作し、他方、マイクロプロセッサなどとデータを送受信する場合は、それに応じた周波数の制御クロックに従って動作することができる。図２６は、制御クロックの周波数が変化する様子を示している。本発明のタイミング信号発生回路によれば、周波数を速やかに変化させることができる。
【０１１７】
このような構成をとることによって、記憶装置を画像メモリと主記憶メモリを兼用にすることができ、システムの低コスト化を実現することができる。また、このような、いわゆるオンザフライのクロックの周波数の切り替えをおこなおうとする場合、従来のＰＬＬ回路などでは、先に述べたようにセットアップ時間の関係で不可能であり、本発明で述べている、擬似的に負の遅延時間を有するタイミング制御回路があってはじめて実現出来るものである。
【０１１８】
（第９実施形態）
図２７を参照しながら、本発明によるスイッチ回路の実施例を説明する。図２７のスイッチ回路においては、入力端子にゲートが接続され、ソースが電源電位を有する配線に接続され、ドレインが中間端子に接続された第１Ｐ型ＭＯＳトランジスタと、ソースが中間端子に接続され、ゲートが制御端子に接続された第１Ｎ型ＭＯＳトランジスタと、ゲートが入力端子に接続され、ソースが第１Ｎ型ＭＯＳトランジスタのドレインに接続され、ドレインが接地電位を有する配線に接続された第２Ｎ型ＭＯＳトランジスタとをが順次接続されている。
【０１１９】
他方、中間端子にゲートが接続され、ソースが電源電位を有する配線に接続され、ドレインが保持端子に接続された第２Ｐ型ＭＯＳトランジスタと、ソースが保持端子に接続され、ゲートが制御端子に接続された第３Ｎ型ＭＯＳトランジスタと、ゲートが中間端子に接続され、ソースが第３Ｎ型ＭＯＳトランジスタのドレインに接続され、ドレインが接地電位を有する配線に接続された第４Ｎ型ＭＯＳトランジスタとをが順次接続されている。
【０１２０】
また、保持端子は、スタティクラッチなどから構成される状態保持回路に接続されている。
【０１２１】
このような回路によれば、制御端子に供給されるクロック信号（ＣＬＫ）がハイレベルにあるとき、入力端子上の信号が出力端子に出力され、クロック信号（ＣＬＫ）がロウレベルになった後も、その信号を出力端子に出力し続けられる。
【０１２２】
図２７の回路を更に改良したスイッチ回路を図２８に示す。図２８の回路は、図２７の回路の入力端子を二つに増加し、それに対応する第１Ｐ型ＭＯＳトランジスタを２つに増加した点で、図２７の回路とは異なる。２つの第１Ｐ型ＭＯＳトランジスタは、並列的に第１Ｎ型ＭＯＳトランジスタに接続されている。このような構成を採用することにより、クロック（ＣＬＫ）がハイレベルのとき、２つの入力端子上の信号の論理和の信号が出力端子上に出力され、クロック（ＣＬＫ）がロウレベルのとき、その論理和の信号が出力端子上に出力され続ける。
【０１２３】
図２９（ａ）は、入力端子（ＩＮ）と出力端子（ＯＵＴ）との間に、図２７のスイッチ回路と同様のスイッチ回路Ｓ１０、Ｓ２０、及びＳ３０を介して、回路Ａと回路Ｂを接続した回路を示している。スイッチ回路Ｓ１０及びＳ３０の制御端子には、第１制御線（ＣＬＫ１）が接続され、スイッチ回路Ｓ２０の制御端子には、第２制御線（ＣＬＫ２）が接続されている。
【０１２４】
第１制御線上のクロック信号（ＣＬＫ１）及び第２制御線上のクロック信号（ＣＬＫ２）に応じて、入力端子上のデータに対して、図２９（ｂ）に示されるように、パイブライン処理が施される。このとき、第１制御線（ＣＬＫ１）及び第２制御線（ＣＬＫ２）の負荷容量は、各スイッチ回路のＮ型ＭＯＳトランジスタのゲート容量で実質的に決定される。また、動作の開始は、スイッチ回路中のＮ型ＭＯＳトランジスタの閾値で決定される。
【０１２５】
（第１０実施形態）
図３０は、本発明によるデータ転送回路の更に他の実施例を示している。
【０１２６】
このデータ転送回路は、データを伝達する複数のデータバス５００と、トリガ信号を伝達するトリガ信号伝送路５０１と、データバス５００に容量５０２及びスイッチ回路５０３を介して接続された複数のデータ送出回路５０４と、トリガ信号伝送路５０１にスイッチ回路５０３を介して接続されたトリガ信号送出回路５０５と、データバス５００に接続されたデータ受信回路（受信アンプ）５０６とを備えている。複数のデータ送信回路５０４のうち、選択されたデータ送出回路５０４は、前記容量５０２及びスイッチ回路５０３を介して、データバス５００に接続されることになる。以下、このデータ転送回路の動作を説明する。
【０１２７】
まず、データバス５００及び容量５０２の両端を一定電位に、例えば、約１／２ＶＣＣにプリチャージする。次に、スイッチ回路５０３を選択的に導通させ、容量５０２に接続されたデータ送出回路５０４を活性化する。すると、図３１（ａ）に示すようなデータがデータバス５００上に現れる。また、トリガ信号送出回路５０５は、トリガ信号をトリガ信号伝送路５０１に送出する。データ受信回路５０６は、トリガ信号伝送路５０１を介してトリガ信号を受けとり、トリガ信号に応答して、データバス５００の受信端の電圧の検出動作を開始する。ここで、前述の負の遅延時間を有する信号をトリガ信号とし、データ送出回路５０４がデータバス５００へデータを送出するよりも早くに送出することが好ましい。その結果、図３１（ｂ）に示すように、データ受信回路５０６の近傍におけるトリガ信号が所定のレベルに達するタイミングが、データバス５００の受信端でデータが確定するタイミングに実質的に一致するように設定される。この結果、最適なタイミングで安定なデータ送受信が実行されるようになる。
【０１２８】
なお、本データ転送回路では、データバス５００上の信号の振幅は、図３１（ａ）に示されるように、電源レベル（３．３ボルト）と接地レベル（０ボルト）との差よりも十分に小さく調整される。これは、信号振幅の大きさが、容量５０２の容量値と負荷容量ＣＬの容量値によって決定されるためである。もし、データ送信回路５０４とデータバス５００とが容量５０２を介さずに接続されていたならば、データバス５００上の信号振幅は、電源レベルと接地レベルとの間をフルスイングすることになる。そのようなフルスイングは、消費電力の無用な増加を招くが、本実施例のように容量結合を採用すれば、消費電力の著しく低減できる。
【０１２９】
図３２は、図３０の実施例の改良例を示す。この改良例では、データバス５００及び容量５０２の一端を一定電位に、例えば、約１／２ＶＣＣにプリチャージするために、一対のデータバス５００のうちの一方の容量５０２の両端を、他方の容量５０２の両端とそれぞれ導通させる。そうすることによって、一対のデータバス５００の内、電位の高い方から電位の低いほうに電流が流れ、双方の電位が等しくなる。このため、プリチャージに必要な電荷を無駄に使用することがなくなり、消費電力が低減される。
【０１３０】
図３３は、従来の方式になるデータ転送と、本発明によるデータ転送について、消費電力の大きさを模式的に示した図である。図３３からわかるように、図３０のデータ転送回路によれば、１００メガヘルツのクロック周波数で動作させたとき消費電力は７０％低減される。図３２のデータ転送回路によれば、消費電力は７９％低減される。
【０１３１】
図３４（ａ）は、図１５に示すタイミング信号発生回路（負遅延回路）における、負の遅延時間と電源電圧（ＶDD）との関係を示している。図３４（ａ）から明らかなように、電源電圧（ＶDD）が大きくなるほど、遅延時間の絶対値は小さくなっている。このような負遅延回路を用いて図３２のデータ転送回路構成すると、データ転送に要する時間は、図３４（ｂ）に示すように低減される。電源電圧が約２．７から４．０ボルトの範囲において、データ転送時間は約半分に短縮される。しかも、データ転送時間は電源電圧にほとんど依存しなくなっている。
【０１３２】
図３５は、データ転送レートと消費電力との関係を示している。図から明らかなように、消費電力はデータ転送レートの増加に伴って増加する。本発明によれば、５００ｍＷ以下の消費電力で１０ＧＢ／秒のデータ転送レートを達成することができる。消費電力を５００ｍＷ以下にすることは実用上重要である。
【０１３３】
図４９は、図３０の実施例の他の改良例を示す。この改良例では、図３０の実施例のデータバス５００に代えてデータバス５００ａ及び５００ｂを用いている。データバス５００ａ及び５００ｂは、５本のラインからなり、４ビットのデータを転送することができる。データバス５００ｂは、４本のデータバス５００ａの各々と組み合わされて差動信号を伝達するのに使用される。データバス５００ａの一端は、スイッチを介して、キャパシタンスが大きさＣを持つ容量５０２ａに接続されている。これに対して、データバス５００ｂは、スイッチを介して、キャパシタンスが大きさＣ／２を持つ容量５０２ｂに接続され、参照電位を与えるように機能する。
【０１３４】
以下に、本実施例の動作を説明する。
【０１３５】
まず、容量５０２ａ及び５０２ｂの両端、ならびにデータバス５００ａ及び５００ｂの電位がＶCCにプリチャージされる。
【０１３６】
次に、データ送信回路５０４の働きによって、ＮチャネルＭＯＳトランジスタが導通する。「０」のデータを転送する場合、そのデータが転送されるべきデータデータバス５００ａの電位は、図５０に示されるように低下する。他方、「１」のデータを転送する場合は、そのデータが転送されるべきデータデータバス５００ａの電位は、低下することなく、一定値に保持される。
【０１３７】
このとき、データバス５００ｂの電位も低下するが、データバス５００ｂにはキャパシタンスが大きさＣ／２を持つ容量５０２ｂが接続されているため、図５０に示されるように、電位低下の割合は小さい。より詳細に述べれば、データバス５００ｂの電位低下の割合は、データバス５００ａが「０」のデータを転送する場合にデータバス５００ａの電位が低下する割合の約半分である。このため、データバス５００ｂの電位は、差動信号を転送するうえで必要となる参照電位を供給することができる。このようなデータバス５００ｂが設けられたために、Ｎビットのデータを転送するために必要なデータバスの数は、（２×Ｎ）本ではなく、（Ｎ＋１）本である。
【０１３８】
（第１１実施形態）
次に、図３６を参照しながら、負遅延回路を用いたチップ間伝送システムを説明する。
【０１３９】
図３６に示すように、複数の半導体チップＣＨＩＰＡ、ＣＨＩＰＢ及びＣＨＩＰＣが容量結合バスライン（データ転送用配線）及びストローブ信号線に接続されている。各半導体チップＣＨＩＰＡ、ＣＨＩＰＢ及びＣＨＩＰＣ容量結合バスライン及びストローブ信号線の端部は、終端抵抗Ｒｔを介して終端電圧（ＶTT）の供給源に接続されている。各半導体チップＣＨＩＰＡ、ＣＨＩＰＢ及びＣＨＩＰＣと容量結合バスラインとは抵抗ＲSを介して接続されており、また、各半導体チップＣＨＩＰＡ、ＣＨＩＰＢ及びＣＨＩＰＣとストローブ信号線とは抵抗ＲSを介して接続されている。抵抗ＲSは、反射防止用ダンピング抵抗として機能するものである。配線長が充分に短く、信号の反射が問題にならない場合、抵抗ＲSは必要ない。
【０１４０】
今、半導体チップＣＨＩＰＡから他の半導体チップＣＨＩＰＢ又はＣＨＩＰＣにデータが伝送される場合を考える。データ伝送を開始するとき、まず、半導体チップＣＨＩＰＡ内のトランシーバが活性化され、結合用キャパシタＣBを反射防止用ダンピング抵抗ＲSは、容量結合バスラインの電位を変化させる。電位の変化は、伝送すべきデータの内容に応じて異なる。この電位変化に先行して、負遅延回路（ＮＤＣ）によってストローブ信号が半導体チップＣＨＩＰＢ及びＣＨＩＰＣに伝送される。このストローブ信号に応答して、半導体チップＣＨＩＰＢ及びＣＨＩＰＣは、容量結合バスライン上のデータを取り込むように動作する。
【０１４１】
このように負遅延回路を用いてストローブ信号を生成することによって、ＰＣＢ（プリンティド・サーキット・ボード）やＭＣＭ（マルチ・チップ・モジュール）において、チップ間の高速データ伝送が可能となる。
【０１４２】
（第１２実施形態）
図３７（ａ）は、図３０、図３２及び図３６の装置に用いられるデータ受信回路（レシーバ）５０６の内部構造の一例を示している。
【０１４３】
本実施例のデータ受信回路５０６は、差動増幅器を含んでおり、一対のデータ線間の微少な電位差をセンシングし、検知した電位差の正負に応じて、ＨｉｇｈかＬｏｗのレベルにある相補的な信号を一対の出力端子（ＯＵＴ及びＸＯＵＴ）に出力する。図において、一対のデータ線上の相補的な信号は、それぞれ、信号Ｃｂｕｓ及びＸＣｂｕｓで表される。
【０１４４】
データ受信回路５０６内の差動増幅器は、Ｐ型トランジスタＰ１及びＰ２とＮ型トランジスタＮ５及びＮ６とから構成されたラッチ型センス回路である。
【０１４５】
信号ＸＣｂｕｓ及びＣｂｕｓは、それぞれ、Ｎ型トランジスタのＮ３及びＮ４のゲートに入力される。Ｎ型トランジスタのＮ３及びＮ４の各ソースは、共通電位線（例えば電位Ｖｓｓを与える配線）に接続され、各ドレインは差動増幅器のセンスノード（出力端子ＯＵＴ及びＸＯＵＴ）に接続されている。
【０１４６】
一対のセンスノードは、プリチャージトランジスタＮ１及びＮ２を介して、共通電位線（例えば電位Ｖｓｓを与える配線）に接続され、トランジスタＮ１及びＮ２の導通によって、初期電圧レベル（本実施例では電位Ｖｓｓ）にプリチャージされる。つまり、トランジスタＮ１及びＮ２は、初期電圧設定手段として機能する。
【０１４７】
差動増幅器におけるＰ型トランジスタＰ１及びＰ２のソースに接続されたノードＶＳＰは、２段のインバータ（Ｉ１及びＩ２）を介して、ストローブ信号線に接続されている。ストローブ信号線は、１段目のインバータ（Ｉ１）を介して、トランジスタＮ１及びＮ２のゲートに接続されている。ストローブ信号線上の電位がローレベルのとき、トランジスタＮ１及びＮ２は導通し、プリチャージが実行される。
【０１４８】
以下に、図３７（ａ）及び（ｂ）を参照しながら、上記データ受信回路の動作を説明する。
【０１４９】
まず、差動増幅器のセンスノード（出力端子ＯＵＴ及びＸＯＵＴ）の電位は、プリチャージによって、初期電圧（電位Ｖｓｓ）にセットされているとする。インバータ回路（Ｉ１及びＩ２）にはストローブ信号が入力されており、ストローブ信号のレベルがローレベルが上昇して、インバータ回路（Ｉ１及びＩ２）の入力レベルを越えたとき（図３７（ｂ）中のＡ点）、データ受信回路は活性化される。その後、Ｐ型トランジスタＰ１及びＰ２のソースに接続されたノードＶＳＰの電位も上昇を開始し、その結果、出力端子ＯＵＴ及びＸＯＵＴの電位も上昇を開始する。Ｎ型トランジスタＮ３及びＮ４を流れる電流の大きさは、Ｎ型トランジスタＮ３及びＮ４のゲートに印加される信号ＸＣｂｕｓ及びＣｂｕｓの大きさによって異なる。このため、信号ＸＣｂｕｓ及びＣｂｕｓに応じて、出力端子ＯＵＴ及びＸＯＵＴには電位差が生じる。この電位差は差動増幅器で増幅され、出力信号となる。
【０１５０】
（第１３実施形態）
図３８（ａ）は、１相クロックの信号波形と２相クロックの信号波形を示している。２相クロック方式は、第１のクロック信号ＣＬＫと、それを反転した第２のクロック信号ＸＣＬＫを用いてシステムを動作させる。このため、２相クロック方式によれば、１相クロック方式よりも高い信頼性で高速な動作が可能である。
【０１５１】
図３８（ｂ）に示されるように、１相クロック方式の場合でも２相クロック方式の場合でも、クロック信号がリピータを通るごとにクロック信号の位相が遅れる。これは、クロック信号がリピータ内の２段のインバータからなるバッファを通ることによって、バッファの遅延時間（△ｔ）だけクロック信号の位相が遅れるからである。この位相の遅れは、図３８（ｃ）に示すように、前述の負遅延回路（ＮＤＣ）を例えば２つのインバータの間に配置することによって抑制することができる。
【０１５２】
２相クロックの場合は、図３８（ｃ）に示すように、同じ負遅延回路（ＮＤＣ）を、各クロック信号線上の２つのインバータ間に配置するだけでは、位相の遅れか完全に解消されない。それは、２つのクロック信号がリピータに入力されるまでに異なる長さの信号線経路を通ってくることがあるためである。このため、リピータに入力される時点で、２つのクロック信号に位相のズレが生じていることが多い。この位相のズレが解消されないままであると、回路誤動作が生じるおそれがある。このような位相のズレを解消するために、本実施例では、図３８（ｄ）に示されるように、２つのクロック信号線間に位相調整回路を配置している。なお、負遅延回路を各クロック信号線毎に設ける必要はなく、複数のクロック信号線が一つの負遅延回路を共有してもよい。
【０１５３】
図３９（ａ）は、位相調整回路を含むリピータのより詳細な構成例を示している。この位相調整回路は、図に示されるように接続された４つのＮ型ＭＯＳトランジスタＮ１〜Ｎ４と、両信号線のノードｍ１及びｍ２に接続されたラッチ回路とを含んでいる。第１のクロック信号ＣＬＫは、Ｎ型ＭＯＳトランジスタＮ１及びＮ４のゲートに入力され、第２のクロック信号ＸＣＬＫは、Ｎ型ＭＯＳトランジスタＮ２及びＮ３のゲートに入力されている。Ｎ型ＭＯＳトランジスタＮ１及びＮ２は、電源ラインとグランドラインとの間に直列に接続されており、Ｎ型ＭＯＳトランジスタＮ３及びＮ４も、電源ラインとグランドラインとの間に直列に接続されている。Ｎ型ＭＯＳトランジスタＮ１及びＮ２の中間接続点は、ノードｍ１に接続されており、Ｎ型ＭＯＳトランジスタＮ３及びＮ４の中間接続点は、ノードｍ２に接続されている、本実施例のラッチ回路は、逆並列的に接続された２つのインバータから構成されている。
【０１５４】
以下に、図３９（ｂ）を参照しながら、この回路の動作を説明する。
【０１５５】
第１のクロック信号ＣＬＫ及び第２のクロック信号ＸＣＬＫがリピータ内の、４つのＮ型ＭＯＳトランジスタＮ１〜Ｎ４の各ゲートに入力される。図３９（ｂ）に示されるように、第１のクロック信号ＣＬＫ及び第２のクロック信号ＸＣＬＫは、何れも、小振幅の信号であり、電位Ｖｃｃと電位Ｖｓｓ（０）との間をフルスイングしない。
【０１５６】
まず、第１のクロック信号ＣＬＫがＨｉｇｈになり、位相ズレ（ｄ）の分だけ遅れて、第２のクロック信号ＸＣＬＫがＬｏｗになった場合を考える。第２のクロック信号ＸＣＬＫがＬｏｗになった時点で、ノードｍ１の電位は電位Ｖｃｃに上昇し、ノードｍ２の電位は電位Ｖｓｓに低下する。このとき、第１のクロック信号ＣＬＫ及び第２のクロック信号ＸＣＬＫの間にある僅かな位相差ｄは、ラッチ回路の反転動作によって消失する。ノードｍ１及びｍ２に現れる信号波形は、電位Ｖｃｃと電位Ｖｓｓ（０）との間をフルスイングする。位相のズレがなくなった後、２つのクロック信号ＣＬＫ及びＸＣＬＫは、それぞれ、負遅延回路を透過することによってマイナス方向にその位相を変化させる。このとき、２つのクロック信号ＣＬＫ及びＸＣＬＫの振幅は大きいため、２つのクロック信号ＣＬＫ及びＸＣＬＫの振幅は、その後、Ｎ型ＭＯＳトランジスタＮ５及びＮ６によって小さくなる。このように、図示されている２相信号用リピータによれば、相互に位相が一致し、しかも位相の遅れが抑制された小振幅２相クロック信号が提供される。この２相信号用リピータによれば、負遅延回路に入力されるクロック信号は、ラッチ回路の働きによって、その振幅が大きくなっている。このため、負遅延回路内の遅延動作が信頼性良く安定に実行される。
【０１５７】
（第１４実施形態）
データを転送しながら、順次、各回路部で処理を行う場合、クリティカルパスが問題となる。図４０（ａ）は、データの処理流れを模式的に示している。ここで、回路Ａで処理されたデータは、２つのパスをたどる。第１のパスは、回路Ｂ及び回路Ｃを経て回路Ｄに至る。第２のパスは、回路Ｅを経て回路Ｄに至る。回路Ｄでの処理には、２つのパスを通るデータの到着が必要である。ここで、回路Ａから回路Ｄの各々の回路での処理に必要な時間が等しいとした場合、第１のバスを通る時間の方が第２のパスを通る時間よりも長くなる。第１のパスを通る時間が回路ＡからＤの全体の処理時間を律速するため、第１のパスはクリティカルパスと呼ばれる。クリティカルパスにおける処理を速めることが重要となる。
【０１５８】
各回路Ａ〜Ｄの処理時間を短くするには、動作速度を大きくすればよい。しかし、動作速度を大きくすると、待機時や動作時の消費電流が大きくなる。
【０１５９】
本実施例では、負遅延回路を用いて、各回路にデータが入力される直前に各回路を動作の準備状態にする。ここで、動作の準備状態とは、消費電流は相対的に大きくなるが、高速動作の可能な状態をいう。
【０１６０】
次に、図４０（ａ）及び（ｂ）を参照しながら、本実施例の動作を説明する。
【０１６１】
回路Ａ〜Ｄにはクロック信号ＣＬＫＡ〜ＣＬＫＤが供給され、そのクロック信号ＣＬＫＡ〜ＣＬＫＤの特定エッジに応答して各回路は動作する。例えば、回路Ａには、クロック信号ＣＬＫＡが入力される。
【０１６２】
クロック信号ＣＬＫＡは、クロック信号ＣＬＫを負遅延回路によってマイナス方向に遅延させた信号である。回路Ａには、クロック信号ＣＬＫＡがＨｉｇｈレベルに上昇したとき、電流がながれはじめ、それによって回路Ａは高速動作が可能な準備状態に入る。クロック信号ＣＬＫＡがＬｏｗレベルに下降したとき、回路Ａには電流が流れなくなる。データは、クロック信号ＣＬＫのエッジに応答して回路Ａに入力される。
【０１６３】
このような構成によれば、データが回路Ａに入力される時点においては、回路Ａはもう「準備状態」にある。回路Ｂ〜Ｄに対しても、同様に、マイナス方向に遅延したクロック信号ＣＬＫＢ〜ＣＬＫＤを入力する。各クロック信号ＣＬＫＡ〜ＣＬＫＤの遅延時間は、各回路Ａ〜Ｄ毎に調整される。
【０１６４】
本実施例によれば、クロック信号の立ち上がりエッジに応答して各回路の準備状態を開始させている。従来、選択されたブロック内に含まれるすべての回路の準備状態を一斉に開始したり、停止したりする技術はあった。しかし、本発明のように、クロック信号に応答させて、短いサイクルで準備状態を開始・停止を制御する技術はなかった。これが可能となったのは、負遅延回路によってクロック信号ＣＬＫＡよりもマイナス方向に遅延させたクロック信号を生成できるようになったからである。このような構成により、高速動作を達成しながら消費電流を低減することができる。
【０１６５】
次に、図４１（ａ）、（ｂ）及び（ｃ）を参照しながら、クロック信号の立ち上がりエッジに応答して回路を「高速動作可能状態」にする構成を説明する。
【０１６６】
図４１（ａ）に示されるように、回路Ａは、相対的に高い電源電位（Ｖｃｃ）を供給する第１のローカル電源ラインと、相対的に低い電源電位（Ｖｓｓ）を供給する第２のローカル電源ラインとの間に接続されている。第１のローカル電源ラインは、２種類のスイッチング用トランジスタＰ１及びＰ２を介して第１のグローバル電源ラインに接続されている。第２のローカル電源ライン（Ｖｓｓ）は、２種類のトランジスタＮ１及びＮ２を介して第２のグローバル電源ライン（Ｖｃｃ）に接続されている。
【０１６７】
スイッチング用トランジスタＰ１及びトランジスタＮ１は、サイズの大きな（チャネル幅の大きな）トランジスタであって、トランジスタＰ１は制御信号ＣＮＴＰ１によって導通し、トランジスタＮ１は制御信号ＣＮＴＮ１によって導通する。これに対して、トランジスタＰ２及びトランジスタＮ２は、サイズの小さな（チャネル幅の小さな）トランジスタであって、常に導通状態にある。
【０１６８】
回路Ａにデータが入力されるまでは、トランジスタＰ２及びトランジスタＮ２のみが導通しているが、回路Ａの内部状態は変化しないので、大きな電流は流れず、消費電流は低く抑えられる。また、このとき、第１及び第２のローカル電源ラインの電位も変動しないので、誤動作が生じにくくなる。
【０１６９】
図４１（ｂ）に示されるように、制御信号ＣＮＴＮ１及びＣＮＴＰ１は、制御回路によって形成される。制御回路は、データが来ることを示す信号ＴＡＳＫＡとクロック信号ＣＬＫとを受け取って、制御信号ＣＮＴＮ１及びＣＮＴＰ１を出力する。クロック信号ＣＬＫは、負遅延回路（ＮＤＣ）によってマイナス方向に遅延されてから制御回路に入力される。
【０１７０】
図４１（ｃ）を参照しながら、動作を説明する。
【０１７１】
制御回路は、データが来ることを示す信号ＴＡＳＫＡを受け取った後、クロック信号ＣＬＫの最初の立ち上がりエッジに応答して、サイズの大きなトランジスタＰ１及びＮ１を導通させるレベルを持った制御信号ＣＮＴＮ１及びＣＮＴＰ１を出力する。制御信号ＣＮＴＮ１及びＣＮＴＰ１は、クロック信号の立ち上がりエッジに応答してデータが回路に入力される時よりも、例えば０．５〜１ナノ秒程先行して、トランジスタＰ１及びＮ１が導通させる。トランジスタＰ１及びＮ１が導通している間、回路Ａには待機電流が流れ、このときの回路Ａの動作速度は、実際に回路Ａを流れる動作電流は、図４１（ｃ）に示されるようになる。
【０１７２】
このように、半導体チップ全体あるいはブロック全体は動作状態にあるとき、必要な期間だけ、特定の回路を選択的に高速動作可能な状態に遷移させ、それ以外の期間は、各回路を流れる電流を低く維持しておくことができる。その「必要な期間」は、クロック信号のエッジの位置に基づいて制御される。このため、半導体チップ全体を流れる待機時電流を低減するのみならず、動作時電流も低減することができる。なお、回路Ａ内のトランジスタの閾値をスイッチング用トランジスタの閾値よりも小さくしておくことによって、回路Ａの動作速度は更に速くなる。
【０１７３】
上記実施例では回路を流れる電流の大きさを、スイッチング用トランジスタのサイズを用いて調整している。次に、トランジスタの閾値を変化させることによって、トランジスタの駆動力を制御する例を説明する。
【０１７４】
図４２（ａ）は、Ｐ型シリコン基板中にＮ型ウェルが形成され、そのＮ型ウェル内にＰ型ＭＯＳトランジスタＰ１とそれを取り囲むキャパシタＣＰ１が形成されている。Ｐ型シリコン基板のＰ型部分にはＮ型ＭＯＳトランジスタＮ１とそれを取り囲むキャパシタＣＮ１が形成されている。
【０１７５】
図４２（ｂ）に示す等価回路図では、制御用キャパシタＣＰ２及びＣＮ２が追加されている。
【０１７６】
クロック信号ＣＬＫとデータが来ることを示す信号ＴＡＳＫＡとによって、制御信号ＣＯＮＴＮ２及びＣＯＮＴＰ２が図に示されるように制御される。
【０１７７】
このとき、トランジスタＰ１の直下に位置する部分の基板電位と、トランジスタＮ１の直下に位置する部分の基板電位は、図４２（ｃ）に示すように、活性化されるクロックエッジの前後で僅かな時間だけ変化する。基板電位はトランジスタのドレイン電位に近づく方向に変化する。トランジスタＰ１の直下に位置する部分の基板電位はＶＰ１だけ低下し、トランジスタＮ１の直下に位置する部分の基板電位は、ＶＮ１だけ増加する。基板電位の変化の大きさＶＰ１は、キャパシタＣＰ１の容量とキャパシタＣＰ２の容量の比で決まる。基板電位の変化の大きさＶＮ１は、キャパシタＣＮ１の容量とキャパシタＣＮ２の容量の比で決まる。
【０１７８】
基板バイアス効果によってトランジスタの閾値Ｖtの絶対値が減少すると、トランジスタの電流駆動能力は一時的に増大する。その結果、高速動作が可能となる。
【０１７９】
本実施例では、キャパシタの結合によって、瞬間的にトランジスタの基板電位を変化させるという構成を採用しているが、他の構成を採用しても良い。
【０１８０】
例えば、キャパシタＣＰ１及びＣＮ１の代わりに、ｐｎ接合を用いても良い。図４３は、キャパシタＣＰ１及びＣＮ１の代わりに、ｐｎ接合による容量ＣＰ１’及びＣＮ１’を形成した半導体集積回路の主要部を示している。この例では、各ＭＯＳトランジスタの回りを、そのＭＯＳトランジスタのソース／ドレイン領域と同じ導電型の不純物拡散領域が取り囲んでいる。この不純物拡散領域に制御信号ＣＮＴＣＰ及びＣＮＴＣＮが印加されると、各ＭＯＳトランジスタの基板バイアスが変化し、それによって前述のようにトランジスタの閾値が変化する。
【０１８１】
（第１５実施形態）
以上、本発明によるタイミング信号（内部クロック）を生成回路／方法を利用した種々の回路や装置を説明してきた。最後に、複数の回路ブロックの規模（負荷容量）に応じて、適切に遅延時間が調整された本発明の回路を説明する。
【０１８２】
従来、このような回路としては、一つのＰＬＬ回路等から出力されたクロック信号をツリー状に分離し、複数の回路ブロックに供給する回路があった。この回路では、回路ブロックの大きさ（負荷容量）に応じて枝分かれした各クロック信号伝達線の容量が異なるので、各負荷容量に応じた数（サイズ）のバッファを設けていた。これによって、回路ブロック間の動作のタイミングが調整された。
【０１８３】
これに対して、本実施例では、図４５（ａ）に示すように、各クロック信号伝達線の負荷容量が異なっても、バッファの数（サイズ）は実質的に一定している。このままでは、負荷容量の大きいクロック伝達線では、クロック信号の波形が大きく鈍るので、スキューの問題が発生することがある。このクロック信号の「鈍り」に起因する問題を克服するため、鈍りのぶんだけタイミングの早くなるタイミング信号を各ブロックに送出する。このようなタイミング信号として、負の遅延時間を持つクロック信号（ＮＤＣ）を使用する。この信号は、前述した、本発明によるタイミング発生回路（例えば、図８のタイミンク信号発生回路）により生成することができる。なお、クロック信号のエッジをどれくらい早くするか、言い換えると、負の遅延時間を幾らに設定するかは、各回路ブロックにクロック信号を送出するタイミング信号発生回路（ＮＤＣ）に接続されたスケールドロード（Scaled Load）によって調整することができる。
【０１８４】
図４６（ｂ）は、このスケールドロードの構成を示している。スケールドロードは、ドライバと、ドライバの出力部に接続された容量とを含んでおり、基準クロッ信号Ｐ１を受け取り、遅延させた信号Ｐ２をタイミング信号発生回路（ＮＤＣ）に与える。
【０１８５】
ここで、各ブロックへのクロック信号伝達線上に設けられたドライバのサイズをＷＬとし、負荷容量がＣＬとした場合、対応するスケールドロード内のドライバのサイズはＷＬ／Ｎとし、容量ＣＳはＣＬ／Ｎとする。そうすることによって、負荷容量ＣＬに応じた適切な時間だけ早いクロック信号を各回路ブロックに供給できる。
【０１８６】
最後に、図４４を参照しながら、負遅延回路を含む半導体集積回路システムのレイアウト設計方法を説明する。
【０１８７】
まず、ステップ１では、従来の同期設計の場合と同じようにして、ＲＴＬ（Register Transfer Level）等の手法による機能設計を行う（ＲＴＬ記述）。ステップ２では、このＲＴＬ記述の結果を論理合成ツールに入力して、通常の同期設計の場合のようにネットリストを生成する。ステップ３では、これらのネットリストを処理することによって、負遅延回路によるクロック伝送回路や容量接続バスによるデータ転送回路をネットリストに挿入する。ステップ４では、そうして得られたネットリストを用いて自動配線処理を行い、マスクデータを作成する。
【０１８８】
ステップ５では、自動配線処理によって得られたマスクデータから容量や配線抵抗の抽出を行う。ステップ６では、その結果に基づいて、負遅延回路における負遅延の大きさを決定する。そして、この遅延の大きさを負遅延回路部分に入力する。遅延の大きさを決定するに際しては、コンタクトホールの位置等によるマスクオプションを使用する。
【０１８９】
ステップ７では、こうして得られたレイアウトデータからパラメータを再度抽出してシュミレーション等の全体検証を行う。検証の結果、問題がなければ、レイアウトデータは完成する。
【０１９０】
【発明の効果】
本発明によれば、基準クロック信号（システムクロック）に対して疑似的にマイナス遅延時間を有するタイミング信号（内部クロック信号）を生成し提供することができる。これによって、極めて短いセットアップ時間で、所望のタイミング信号を生成することがきる。また、これによって、データ転送時間を最小限にしたり、オンザフライのクロック周波数の切り替えも実現することができる。
【図面の簡単な説明】
【図１】（ａ）は、本発明によるタイミング信号発生回路の動作原理を模式的に示す図、（ｂ）は、入力される外部クロック信号の波形図、（ｃ）は、出力されたタイミング信号の波形図。
【図２】本発明によるタイミング信号発生回路の実施例を示す図。
【図３】図２の遅延回路の中間タップから出力される信号の波形図。
【図４】図２のサンプルホールド回路から出力される信号波形図。
【図５】本発明によるタイミング信号発生回路の他の動作原理を模式的に示す図。
【図６】本発明によるタイミング信号発生回路の他の実施例を示す図。
【図７】図６のタイミング信号発生回路の各ユニットの内部回路を示す図。
【図８】本発明によるタイミング信号発生回路の更に他の構成を模式的に示す図。
【図９】図８のタイミング信号発生回路の動作を示すタイミングチャート。
【図１０】図８のタイミング信号発生回路に用いられるクロック制御回路を示す図。
【図１１】図１０のクロック制御回路の動作を示すタイミングチャート。
【図１２】図８のタイミング信号発生回路の実施例を示す図。
【図１３】図８のタイミング信号発生回路の動作を示すタイミングチャート。
【図１４】図８のタイミング信号発生回路の他の実施例を示す図。
【図１５】本発明によるタイミング信号発生回路の更に他の構成を模式的に示す図。
【図１６】図１５のタイミング発生回路の動作を示すタイミングチャート。
【図１７】図１５のタイミング発生回路の状態示すテーブル。
【図１８】図１５のタイミング発生回路を改良した実施例を示す図。
【図１９】本発明によるタイミング信号発生回路を用いたデータ転送回路を示す図。
【図２０】図１９の回路の動作を示すタイミングチャート。
【図２１】本発明によるタイミング信号発生回路を用いた他のデータ転送回路を示す図
【図２２】図２１のデータ転送回路の改良例を示す図。
【図２３】本発明によるタイミング信号発生回路の更に他の実施例を示す図。
【図２４】本発明によるタイミング信号発生回路を複数個含む装置の実施例を示す図。
【図２５】本発明によるタイミング信号発生回路を有する半導体記憶装置を示す図。
【図２６】図２５の半導体記憶装置で使用するクロック信号を示す波形図。
【図２７】本発明によるタイミング信号に応答して開閉するスイッチ回路の実施例を示す図。
【図２８】本発明によるタイミング信号に応答して開閉するスイッチ回路の他の実施例を示す図。
【図２９】（ａ）は、図２７のスイッチ回路を用いた回路の実施例を示す図、（ｂ）は、その回路のパイプライン動作を示すタイミングチャート。
【図３０】本発明によるデータ転送回路の更に他の実施例を示す図。
【図３１】（ａ）及び（ｂ）は、図３０のデータ転送回路の動作を示す図。
【図３２】図３０のデータ転送回路の改良例を示す図。
【図３３】消費電力について本発明のデータ転送回路と従来のデータ転送回路との比較を示す図。
【図３４】（ａ）は、図１５に示すタイミング信号発生回路（負遅延回路）における、負の遅延時間と電源電圧（ＶDD）との関係を示す図、（ｂ）は、データ転送時間と電源電圧（ＶDD）との関係を示す図。
【図３５】データ転送レートと消費電力との関係を示す図。
【図３６】本発明による半導体集積回路システムを示す図。
【図３７】（ａ）は、本発明によるデータ受信回路の構成例を示す図であり、（ｂ）は、その回路の動作を説明するための図。
【図３８】（ａ）は、２相クロック信号の波形を示す図、（ｂ）は、クロック中継伝送装置（リピータ）におけるクロック信号の遅延を示す図、（ｃ）は、負遅延回路を設けた単相クロック中継伝送装置を示す図、（ｄ）は、負遅延回路及び位相調整器を設けた多相クロック中継伝送装置を示す図。
【図３９】（ａ）は、図３８（ｄ）の多相クロック中継伝送装置の詳細を示す図、（ｂ）は、その多相クロック中継伝送装置の動作を説明するための信号波形図。
【図４０】（ａ）は、クリティカルパスを説明するためのブロック図、（ｂ）は、信号波形図。
【図４１】（ａ）は、準備状態と高速動作可能状態の両方の状態を取り得る回路の構成を示す図、（ｂ）は、上記回路の状態を変化させる制御回路を示す図、（ｃ）は、信号波形図。
【図４２】（ａ）は、電流供給能力の変化するトランジスタの構成例を示す図、（ｂ）は、その等価回路図、（ｃ）は、信号波形図。
【図４３】電流供給能力の変化するトランジスタの構成例を示す図。
【図４４】本発明によるレイアウト設計方法のフローチャート。
【図４５】（ａ）は、本発明によるタイミング発生回路を複数個用いて複数の回路ブロックにタイミグ信号を供給するシステムを示す図、（ｂ）は、スケールドロードの構成を示す図。
【図４６】従来のクロック信号発生回路を使用した半導体装置の構成を示す図。
【図４７】（ａ）は、ボード上のタイミグ発生回路が形成する外部クロックの波形図、（ｂ）は、内部遅延の少ない場合における出力回路のクロック端子上の信号波形図、（ｃ）は、内部遅延の少ない場合における半導体チップからの出力波形図、（ｄ）は、内部遅延の大きい場合における出力回路のクロック端子上の信号波形図、（ｅ）は、内部遅延の大きい場合における半導体チップからの出力波形図。
【図４８】ＰＬＬ回路の構成を示す図。
【図４９】図３０のデータ転送回路の他の改良例を示す図。
【図５０】データバスの電位変化を模式的に示す図。
【符号の説明】
１      外部クロック入力端子
２      オフセット遅延回路
３      検出遅延回路
４      サンプルホールド回路
５      境界検出回路
６      出力選択回路
７      タイミング信号出力端子
２０    第１遅延回路
２１    時間差測定回路
２２    記憶手段
２３    第２遅延回路
２４    出力手段
３０    タイミング部
３１    基準部
３２    比較部
１０１  分周回路
１０２  サンプリング回路
１０３  サンプリング回路
１０４  タイミング信号発生回路
１０５  タイミング信号発生回路
１０６  クロック選択回路
１０７  クロック加工回路
１０８  出力回路
２０１  データ送出回路（データ送出手段）
２０２  データ受信回路（データ受信手段）
２０３  データ転送路
２０５  クロック遅延線
２０６  タイミング信号発生回路（負遅延回路）
２０８  ブロック制御部
２０９  ＭＯＳトランジスタ
２１０  データバス
３０１  第１信号発生回路
３０２  第２信号発生回路
３０３  スイッチ回路ＳＷ１
３０４  スイッチ回路ＳＷ２
３０５  出力回路（出力手段）
４０１  タイミング信号発生回路
４０２  スイッチ回路群（ＳＷＳ）
４０３  基本クロック供給回路
４０４  基本クロック（外部クロック）入力回路
４０５  回路ブロック
５００  データバス
５０１  トリガ信号伝送路
５０２  容量
５０３  スイッチ回路
５０４  データ送信回路
５０５  トリガ信号送出回路
５０６  データ受信回路
【図１】
0003672056.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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