(57)【特許請求の範囲】
【請求項１】
ベースが温度変化に依存性の無い第１の基準電源に接続された第１のトランジスタと、
ベースが前記第１の基準電源に連動して電圧が設定されるとともに温度変化に依存性の無い第２の基準電源に接続された第２のトランジスタと、
前記第１と第２のトランジスタのエミッタ間に接続された第１の抵抗素子と、
上記第２のトランジスタのエミッタと基準電位との間に接続されている第２の抵抗素子と、
上記第１のトランジスタのコレクタに接続され、当該コレクタ電流に応じた電流を外部に出力する電流出力回路とを有する
電流供給回路。
【請求項２】
上記第２の基準電源電圧は上記第１の基準電源に基づき、抵抗素子で分圧して得た電圧である
請求項１記載の電流供給回路。
【請求項３】
上記第２の抵抗素子の抵抗値が上記第１の抵抗素子の抵抗値の半分に設定されている
請求項１記載の電流供給回路。
【請求項４】
上記電流出力回路はカレントミラー回路により構成されている
請求項１記載の電流供給回路。
【請求項５】
上記カレントミラー回路はウィルソンカレントミラー回路により構成されている
請求項４記載の電流供給回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、所定の電流を供給する電流供給回路、特に低電圧で動作する電流供給回路に関するものである。
【０００２】
【従来の技術】
ＩＣ内の抵抗素子と抵抗素子に流れる電流の積を温度変化に関わらず常に一定にする電流源がよく使われている。
図２は一般的に使われているゲイン制御回路の一例を示す回路図である。図示のように、本例のゲイン制御回路はギルバート増幅回路により構成されている。図２において、Ｄ01，Ｄ02はダイオード、Ｑ01〜Ｑ06はｎｐｎ型トランジスタ、Ｒ01〜Ｒ04は抵抗素子、Ｉ01〜Ｉ04は電流源、Ｖ01，Ｖ02，Ｖ03は定電圧源、ＶR1は可変電圧源、ＶINは入力信号源をそれぞれ示している。
なお、定電圧源Ｖ02の電圧値はＶ、可変電圧源ＶR1の電圧値はΔＶ、入力信号源ＶINの信号電圧値はｖIN、電流源Ｉ01，Ｉ02の電流値はＩ0 ／２である。また、抵抗素子Ｒ01の抵抗値はｒ、抵抗素子Ｒ03の抵抗値はｒL 、抵抗素子Ｒ04の抵抗値はｒINである。
【０００３】
図２に示すように、トランジスタＱ01のベースが可変電圧源ＶR1に接続され、エミッタは電流源Ｉ01に接続され、コレクタはダイオードＤ01のカソードに接続されている。
トランジスタＱ02のベースは可変電圧源ＶR1と定電圧源Ｖ01との接続点に接続され、エミッタは電流源Ｉ02に接続され、コレクタはダイオードＤ02のカソードに接続されている。トランジスタＱ01，Ｑ02のエミッタ間に抵抗素子Ｒ01が接続されている。
また、ダイオードＤ01，Ｄ02のアノードは定電圧源Ｖ01に接続されている。
【０００４】
トランジスタＱ03のベースはトランジスタＱ01のコレクタとダイオードＤ01のカソードとの接続点に接続され、エミッタはトランジスタＱ04のエミッタに接続され、コレクタは抵抗素子Ｒ02を介して電源電圧ＶCCの供給線１に接続されている。
トランジスタＱ04のベースはトランジスタＱ02のコレクタとダイオードＤ02のカソードとの接続点に接続され、コレクタは抵抗素子Ｒ03を介して電源電圧ＶCCの供給線１に接続されている。
【０００５】
トランジスタＱ03とトランジスタＱ04のエミッタの接続点がトランジスタＱ05のコレクタに接続され、トランジスタＱ05のベースが定電圧源Ｖ03と入力信号源ＶINとの接続点に接続され、エミッタが電流源Ｉ03に接続されている。
トランジスタＱ06のベースが入力信号源ＶINに接続され、エミッタが電流源Ｉ04に接続され、コレクタが電源電圧ＶCCの供給線１に接続されている。
また、トランジスタＱ05のエミッタとトランジスタＱ06のエミッタとの間に、抵抗素子Ｒ04が接続されている。
【０００６】
このような構成において、可変電圧源ＶR1および定電圧源Ｖ02により、コントロール電圧（ΔＶ＋Ｖ）がトランジスタＱ01のベースに供給され、定電圧源Ｖ01により、コントロール電圧ＶがトランジスタＱ02のベースに供給される。
このため、トランジスタＱ01のコレクタ側に電流ｋＩ0 が現れ、トランジスタＱ02側に電流（１−ｋ）Ｉ0 が現れる。ここで、ｋは（０＜ｋ＜１）を満たし、ゲイン制御回路の可変ゲインを示し、可変電圧源ＶR1の電圧値ΔＶにより設定される。
【０００７】
トランジスタＱ01およびトランジスタＱ02のコレクタ側に現れた電流差に応じた信号がトランジスタＱ03，Ｑ04のベースに供給され、これにより、例えば、トランジスタＱ05のコレクタ側に電流ＩC が流れているとすると、トランジスタＱ03のコレクタ側に（１−ｋ）ＩC ／２、トランジスタＱ04のコレクタ側にｋＩC ／２の電流がそれぞれ現れる。
【０００８】
トランジスタＱ05のコレクタ側に現れる電流ＩC は入力信号源ＶINの電圧値ｖINにより設定され、その変化分はｖIN／ｒINである。
このため、出力端子ＴOUT では次式に示す出力信号ｖOUT が得られる。
【０００９】
【数１】
ｖOUT ＝ｋ（ｒL ／ｒIN）ｖIN                      …（１）
式（１）に示すように、図２に示すゲイン制御回路により、入力信号ｖINがｋ倍されて、出力信号ｖOUT として出力される。
【００１０】
上述したように、図２に示すゲイン制御回路においては、制御電圧ΔＶを制御することにより、回路のゲインｋが調整され、入力信号ｖINに対して、ゲインｋで増幅された信号ｖOUT が得られる。
【００１１】
【発明が解決しようとする課題】
ところで、上述した従来のゲイン制御回路においては、温度変化に伴って、回路のゲインｋが変化するという問題がある。
【００１２】
これを解決するために、内部抵抗素子Ｒ01の抵抗値に反比例した電流Ｉ0 を供給する必要がある。
図２に示すように、ゲイン制御電圧ΔＶは次式により求められる。
【００１３】
【数２】
ΔＶ＝ｒ・ΔＩ                                    …（２）
ここで、ｒは抵抗素子Ｒ01の抵抗値であり、ΔＩは抵抗素子Ｒ01に流れる電流値である。ΔＩは次式により求められる。
【数３】
ΔＩ＝（ｋ−１／２）Ｉ0                           …（３）
【００１４】
このため、ゲイン制御回路に内部抵抗素子Ｒ01の温度特性に反比例した電流Ｉ0 を供給することにより、抵抗素子Ｒ01の温度特性がキャンセルされ、ゲイン制御回路のゲインｋが温度変化に依存せず、一定に保持される。
【００１５】
図３〜図６は従来一般的に使用されている電流供給回路の回路図を示している。
図３に示す電流供給回路は定電圧源Ｖref 、ダイオードＤ01〜Ｄ04、抵抗素子Ｒ01，Ｒ02，Ｒ03、ｎｐｎ型トランジスタＱ01〜Ｑ04により構成されている。
なお、抵抗素子Ｒ02の抵抗値がＲとすれば、抵抗素子Ｒ01の抵抗値が３Ｒに設定されている。また、定電圧源Ｖref の電圧はＶr とし、ダイオードＤ01〜Ｄ04の導通電圧がともにＶB とする。
【００１６】
トランジスタＱ01のベースが抵抗素子Ｒ01とＲ02との接続点ノードＮＤ01に接続され、エミッタが抵抗素子Ｒ03を介して、ノードＮＤ02に接続され、コレクタが電源電圧ＶCCの供給線１に接続されている。
ノードＮＤ01は抵抗素子Ｒ01を介して、定電圧源Ｖref に接続され、さらに、抵抗素子Ｒ02を介して、ダイオードＤ01のカソードに接続されている。
なお、ダイオードＤ01〜Ｄ04が直列に接続され、ダイオードＤ04のアノードが接地線２に接続されている。
【００１７】
トランジスタＱ02のベースがノードＮＤ02に接続され、エミッタがトランジスタＱ03，Ｑ04のベースの共通の接続点に接続され、コレクタが電源電圧ＶCCの供給線１に接続されている。
トランジスタＱ03，Ｑ04のベースが互いに接続され、これたのトランジスタのエミッタがともに接地され、トランジスタＱ03のコレクタがノードＮＤ02に接続され、トランジスタＱ04のコレクタが電源電圧ＶCCの供給線１に接続されている。
【００１８】
このような構成において、ノードＮＤ01の電位が定電圧源Ｖref の電圧値、ダイオードＤ01〜Ｄ04の導通電圧および抵抗素子Ｒ01，Ｒ02の抵抗値の比により設定される。
例えば、ダイオードＤ01〜Ｄ04の導通電圧がともにＶB 、定電圧源Ｖref の電圧がＶr 、抵抗素子Ｒ01，Ｒ02の抵抗値がそれぞれ３Ｒ，Ｒの場合、ノードＮＤ01の電位は（Ｖr ／４＋３ＶB ）となり、常に一定となる。
【００１９】
そして、ノードＮＤ01の電位に応じて、トランジスタＱ01のエミッタ側に流れる電流の電流値Ｉ0 が決まる。トランジスタＱ02，Ｑ03とＱ04により、カレントミラー回路が構成されているので、トランジスタＱ01のエミッタ側に流れる電流Ｉ0 がカレントミラー回路により、トランジスタＱ04のコレクタ側に折り返される。すなわち、トランジスタＱ04のコレクタ側に所定の電流Ｉ0 が得られる。
【００２０】
ノードＮＤ01の電位が一定のため、抵抗素子Ｒ03の温度特性により、抵抗値が大きくなる場合、抵抗素子Ｒ03に流れる電流、すなわち、トランジスタＱ01のエミッタ側に流れる電流Ｉ0 が小さくなり、その逆の場合には、電流Ｉ0 が大きくなる。このため、抵抗素子Ｒ03の温度特性とは反比例した電流Ｉ0 が得られる。
【００２１】
図４に示す電流供給回路は定電圧源Ｖref 、ｐｎｐ型トランジスタＰ01〜Ｐ05、ｎｐｎ型トランジスタＱ01〜Ｑ03、抵抗素子Ｒ01，Ｒ02およびキャパシタＣ01により構成されている。
【００２２】
トランジスタＱ01のベースが定電圧源Ｖref に接続され、エミッタがトランジスタＱ02のエミッタと互いに接続され、コレクタがトランジスタＰ01のコレクタおよびベースの共通の接続点に接続されている。
トランジスタＱ02のベースがトランジスタＱ03のエミッタと抵抗素子Ｒ02との接続点に接続され、エミッタがトランジスタＱ01のエミッタと共通に接続され、コレクタがトランジスタＰ02のコレクタに接続されている。
【００２３】
なお、トランジスタＱ01，Ｑ02のエミッタの共通の接続点が抵抗素子Ｒ01を介して接地されている。
トランジスタＰ01，Ｐ02のベースが互いに接続され、さらにトランジスタＰ01のコレクタがこれらの接続点に接続されている。これらのトランジスタのエミッタが電源電圧ＶCCの供給線１に接続されている。
【００２４】
トランジスタＱ03のベースがトランジスタＰ02のコレクタとトランジスタＱ02のコレクタとの共通の接続点に接続され、エミッタが抵抗素子Ｒ02を介して接地され、コレクタがノードＮＤ03に接続されている。
【００２５】
トランジスタＰ03，Ｐ04のベースが互いに接続され、これらの接続点がトランジスタＰ05のエミッタに接続され、さらにトランジスタＰ03，Ｐ04のエミッタが電源電圧ＶCCの供給線１に接続されている。
トランジスタＰ05のベースがノードＮＤ03に接続され、コレクタが接地されている。
トランジスタＰ04のコレクタが出力端子ＴOUT に接続されている。
【００２６】
トランジスタＰ03のエミッタとコレクタとの間に、キャパシタＣ01が接続されている。
図４に示す電流回路においては、出力電流Ｉ0 がトランジスタＱ03のコレクタ側から取り出されるので、回路の構造上ではループのゲインが大きく、発振しやすい問題があるため、発振防止のためにトランジスタＰ03のエミッタとコレクタとの間にキャパシタＣ01が接続される。
【００２７】
図４に示す電流供給回路において、トランジスタＱ03のコレクタ側に電流Ｉ0 が流れるとすると、トランジスタＰ03，Ｐ04により構成されたカレントミラー回路により、電流Ｉ0 が出力端子ＴOUT に折り返され、即ち、出力端子ＴOUT に所定の電流Ｉ0 が得られる。
【００２８】
抵抗素子Ｒ02の温度特性により、例えば、抵抗素子Ｒ02の抵抗値が大きくなる場合には、抵抗素子Ｒ02に生じた電圧降下が上昇し、トランジスタＱ02のベースに印加された電圧が上昇する。このため、トランジスタＱ03のベース、即ち、トランジスタＱ02のコレクタの電位が降下し、トランジスタＱ03のコレクタ側に流れる電流Ｉ0 の電流値が小さくなる。逆に、抵抗素子Ｒ02の温度特性により抵抗値が小さくなる場合に、トランジスタＱ03のコレクタ側に流れる電流Ｉ0 の電流値が大きくなる。
このように、出力端子ＴOUT では抵抗素子Ｒ02の温度特性に反比例する電流Ｉ0 が得られる。
【００２９】
図５に示す電流供給回路は定電圧源Ｖref 、ｐｎｐ型トランジスタＰ01〜Ｐ04、ｎｐｎ型トランジスタＱ01〜Ｑ03、抵抗素子Ｒ01，Ｒ02により構成されている。
【００３０】
トランジスタＱ01のベースが定電圧源Ｖref に接続され、エミッタがトランジスタＱ02のエミッタと互いに接続され、コレクタがトランジスタＰ01のコレクタおよびベースの共通の接続点に接続されている。
トランジスタＱ02のベースがトランジスタＱ03のエミッタと抵抗素子Ｒ02との接続点に接続され、エミッタがトランジスタＱ01のエミッタと共通に接続され、コレクタがトランジスタＰ02のコレクタに接続されている。
【００３１】
なお、トランジスタＱ01，Ｑ02のエミッタの共通の接続点が抵抗素子Ｒ01を介して接地されている。
トランジスタＰ01，Ｐ02のベースが互いに接続され、さらにトランジスタＰ01のコレクタがこれらの接続点に接続されている。これらのトランジスタのエミッタが電源電圧ＶCCの供給線１に接続されている。
【００３２】
トランジスタＱ03のベースがトランジスタＰ02のコレクタとトランジスタＱ02のコレクタとの共通の接続点に接続され、エミッタが抵抗素子Ｒ02を介して接地され、コレクタがノードＮＤ04に接続されている。
【００３３】
トランジスタＰ03，Ｐ04のベースが互いに接続され、これらの接続点がトランジスタＰ03のコレクタに接続され、さらにトランジスタＰ03，Ｐ04のエミッタが電源電圧ＶCCの供給線１に接続されている。
トランジスタＰ04のコレクタが出力端子ＴOUT に接続されている。
【００３４】
図４に示す電流供給回路と同様に、トランジスタＱ03のコレクタ側に流れる電流Ｉ0 がトランジスタＰ03，Ｐ04により構成されたカレントミラー回路により出力端子ＴOUT 側に折り返され、電流Ｉ0 ’として出力される。
【００３５】
抵抗素子Ｒ02の温度特性により、例えば、抵抗素子Ｒ02の抵抗値が大きくなる場合には、抵抗素子Ｒ02に生じた電圧降下が上昇し、トランジスタＱ02のベースに印加された電圧が上昇する。このため、トランジスタＱ03のベース、即ち、トランジスタＱ02のコレクタの電位が降下し、トランジスタＱ03のコレクタ側に流れる電流Ｉ0 の電流値が小さくなる。逆に、抵抗素子Ｒ02の温度特性により抵抗値が小さくなる場合に、トランジスタＱ03のコレクタ側に流れる電流Ｉ0 の電流値が大きくなる。
このように、出力端子ＴOUT では抵抗素子Ｒ02の温度特性に反比例する電流Ｉ0 ’が得られる。
【００３６】
図６に示す電流供給回路は定電圧源Ｖref 、ｐｎｐ型トランジスタＰ01〜Ｐ04、ｎｐｎ型トランジスタＱ01，Ｑ02、抵抗素子Ｒ01，Ｒ02およびキャパシタＣ01により構成されている。
【００３７】
トランジスタＱ01のベースが定電圧源Ｖref に接続され、エミッタがトランジスタＱ02のエミッタと互いに接続され、コレクタがトランジスタＰ01のコレクタに接続され、接続点がノードＮＤ01を形成している。
トランジスタＱ02のベースがトランジスタＰ03のコレクタと抵抗素子Ｒ02との接続点に接続され、エミッタがトランジスタＱ01のエミッタと共通に接続され、コレクタがトランジスタＰ02のコレクタとエミッタに共通に接続されている。
【００３８】
なお、トランジスタＱ01，Ｑ02のエミッタの共通の接続点が抵抗素子Ｒ01を介して接地されている。
トランジスタＰ01，Ｐ02のベースが互いに接続され、さらにトランジスタＰ02のコレクタがこれらの接続点に接続されている。これらのトランジスタのエミッタが電源電圧ＶCCの供給線１に接続されている。
トランジスタＰ01のエミッタとコレクタとの間に、キャパシタＣ01が接続されている。
【００３９】
トランジスタＰ03のベースがノードＮＤ01に接続され、エミッタが電源電圧ＶCCの供給線１に接続され、コレクタが抵抗素子Ｒ02を介して接地されている。
トランジスタＰ04のベースがノードＮＤ01に接続され、エミッタが電源電圧ＶCCの供給線１に接続され、コレクタが出力端子ＴOUT に接続されている。
【００４０】
図６に示す電流供給回路において、例えば、トランジスタＰ03のコレクタ側に電流Ｉ0 が流れているとすると、温度特性により、抵抗素子Ｒ02の抵抗値が大きくなる場合、抵抗素子Ｒ02に生じた電圧降下が大きくなり、これに応じて、ノードＮＤ01の電圧も上昇する。ノードＮＤ01の電圧がそれぞれトランジスタＰ03，Ｐ04のベースに印加されているため、ノードＮＤ01の電圧が上昇するとき、トランジスタＰ03，Ｐ04のコレクタ側に流れる電流Ｉ0 の電流値が小さくなる。逆に、温度特性により、抵抗素子Ｒ02の抵抗値が小さくなる場合、トランジスタＰ03，Ｐ04のコレクタ側に流れる電流Ｉ0 の電流値が大きくなる。
即ち、出力端子ＴOUT では、抵抗素子Ｒ02の温度特性に反比例する電流Ｉ0 が得られる。
【００４１】
なお、図６に示す電流供給回路では、トランジスタＰ01，Ｐ03のコレクタから電流を取り出し、この構造上では回路のゲインが高く、発振しやすい問題がある。発振防止のため、トランジスタＰ01のエミッタとコレクタとの間に接続されているキャパシタＣ01の容量値が大きく設定する必要があり、例えば、数１０ｐＦ〜１００ｐＦの容量が必要である。
【００４２】
これらの電流供給回路により、内部抵抗素子の温度特性に反比例した電流Ｉ0 が発生され、それを上述したゲイン制御回路に供給することにより、内部抵抗素子の温度特性がキャンセルされ、温度変化に依存せず、一定に保持されるゲインが得られる。
【００４３】
しかし、これらの電流供給回路にはそれぞれ欠点があり、特に低電圧の場合には満足に適用できるものはないのが現状である。
例えば、図３および図４に示す電流供給回路は電源電圧ＶCCが３Ｖ以下の低電圧の場合には動作しないという問題がある。
【００４４】
図５に示す電流供給回路は電源電圧ＶCCが３Ｖ以下の低電圧の場合でも動作可能である。しかし、この回路において、トランジスタＱ01のエミッタに流れる電流Ｉ0 は、Ｉ0 ＝Ｖr ／Ｒで決まる。ここでは、Ｒは抵抗素子Ｒ02の抵抗値である。すなわち、内部抵抗素子の抵抗値Ｒに反比例した電流Ｉ0 が得られる。しかし、電流Ｉ0 はｐｎｐトランジスタＰ03，Ｐ04から構成されたカレントミラー回路により出力する場合には、トランジスタＰ04のコレクタから得られる電流Ｉ0 ’が通常ｐｎｐ型トランジスタのｈFEが低いので、トランジスタＰ04のコレクタから出力された電流Ｉ0 ’＝Ｉ0 とはならず、しかもｐｎｐトランジスタのバラツキにより、電流Ｉ0 ’が変化してしまう。
【００４５】
図６に示す電流供給回路が電源電圧ＶCCが３Ｖ以下の低電圧の場合でも動作可能である。しかし、この回路においては、トランジスタＰ01，Ｐ03のコレクタで電流Ｉ0 を取り出す構造上、ループゲインが高く、発振しやすいという問題がある。
【００４６】
上述したように、発振防止のためトランジスタＰ01のエミッタ、コレクタ間に接続されているキャパシタＣ1 の容量が数１０ｐＦ〜１００ｐＦと大きく要求され、これを実現するために、チップ面積を大きくしなければならず、ＩＣチップのコスト増加を招く。
【００４７】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、低電圧でも正常に動作し、所定の電流を供給でき、かつ発振防止用のキャパシタの容量を小さくでき、チップ面積およびチップコストを低減できる電流供給回路を提供することにある。
【００４８】
【課題を解決するための手段】
上記目的を達成するため、本発明は、ベースが温度変化に依存性の無い第１の基準電源に接続された第１のトランジスタと、ベースが前記第１の基準電源に連動して電圧が設定されるとともに温度変化に依存性の無い第２の基準電源に接続された第２のトランジスタと、前記第１と第２のトランジスタのエミッタ間に接続された第１の抵抗素子と、上記第２のトランジスタのエミッタと基準電位との間に接続されている第２の抵抗素子と、上記第１のトランジスタのコレクタに接続され、当該コレクタ電流に応じた電流を外部に出力する電流出力回路とを有する。
【００４９】
また、本発明では、好適には上記第２の基準電源電圧は上記第１の基準電源に基づき、抵抗素子で分圧して得た電圧であり、上記第１の基準電源は温度変化に依存性のない電源により構成されている。さらに、上記第２の抵抗素子の抵抗値が上記第１の抵抗素子の抵抗値の半分に設定されている。
【００５０】
本発明によれば、第１のトランジスタのベースに第１の基準電圧、例えば、温度変化に依存しない定電圧が印加され、第２のトランジスタのベースに、例えば、第１の基準電圧に基づき、抵抗素子で分圧して得た第２の基準電圧が印加される。
この結果、第１と第２のトランジスタのベース／エミッタ電圧が等しい場合、これらのトランジスタのエミッタ間の電圧差が第１と第２の基準電圧の電圧差に等しくなり、エミッタ間に接続された第１の抵抗素子の抵抗値に反比例する電流を得ることができ、電流出力回路により外部に出力される。
【００５１】
【発明の実施の形態】
図１は本発明に係る電流供給回路の一実施形態を示す回路図である。
図示のように、本実施形態の電流供給回路は抵抗素子Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ4 、ｐｎｐトランジスタＰＴ1 ，ＰＴ2 ，ＰＴ3 、ｎｐｎトランジスタＮＴ1 ，ＮＴ2 により構成されている。
【００５２】
ｐｎｐトランジスタＰＴ1 ，ＰＴ2 のエミッタが電源電圧ＶCCの供給線１に接続され、ベースが共通に接続され、接続点がｐｎｐトランジスタＰＴ3 のエミッタに接続されている。ｐｎｐトランジスタＰＴ3 のベースがｐｎｐトランジスタＰＴ1 のコレクタと共通にノードＮＤ3 に接続され、コレクタが接地されている。ｐｎｐトランジスタＰＴ2 のコレクタが出力端子ＴO に接続されている。
【００５３】
ｎｐｎトランジスタＮＴ1 のコレクタがノードＮＤ3 に接続され、ベースが基準電圧Ｖrefaの入力端子Ｔref に接続されている。また、入力端子Ｔref と接地線２との間に、抵抗素子Ｒ3 ，Ｒ4 が直列接続され、抵抗素子Ｒ3 ，Ｒ4 の接続点がノードＮＤ1 を形成している。
【００５４】
ｎｐｎトランジスタＮＴ1 のエミッタが抵抗素子Ｒ1 を介してノードＮＤ2 に接続されている。ｎｐｎトランジスタＮＴ2 のコレクタが電源電圧ＶCCの供給線１に接続され、ベースがノードＮＤ1 に接続され、エミッタがノードＮＤ2 に接続されている。さらにノードＮＤ2 が抵抗素子Ｒ2 を介して接地されている。
なお、抵抗素子Ｒ1 の抵抗値がｒ、抵抗素子Ｒ2 の抵抗値がｒ／２にそれぞれ設定されている。
【００５５】
以下、図１を参照しながら、本電流供給回路の動作を説明する。
回路動作時に、入力端子Ｔref に基準電圧Ｖrefaが入力され、ｎｐｎトランジスタＮＴ1 のベースに印加される。基準電圧Ｖrefaの電圧値は、例えば、１．３〜１．５Ｖであり、かつ温度変化によらず、一定に保持されている。
【００５６】
基準電圧Ｖrefaは直列に接続されている抵抗素子Ｒ3 ，Ｒ4 により分圧され、ノードＮＤ1 に分圧電圧Ｖrefbが発生される。分圧電圧Ｖrefbが第２の基準電圧として、ｎｐｎトランジスタＮＴ2 のベースに印加される。
なお、分圧電圧Ｖrefbの電圧値はｎｐｎトランジスタＮＴ2 のベース／エミッタ電圧ＶBE2 より高く設定されている。
【００５７】
このため、基準電圧Ｖrefaと分圧電圧Ｖrefbの電圧差（Ｖrefa−Ｖrefb）は温度依存性がなく、ｎｐｎトランジスタＮＴ1 ，ＮＴ2 に流れる電流を等しくすれば、これらのｎｐｎトランジスタのベース／エミッタ電圧も等しくなる。すなわち、（ＶBE1 ＝ＶBE2 ）である。ここで、ＶBE1 はｎｐｎトランジスタＮＴ1 のベース／エミッタ電圧である。
【００５８】
さらに、ｎｐｎトランジスタＮＴ1 ，ＮＴ2 のエミッタ電圧をそれぞれＶa ，Ｖb とすると、その電圧差（Ｖa −Ｖb ）も温度変化に依存せず、一定に保持される。ｎｐｎトランジスタＮＴ1 に流れる電流をＩ0 とすると、電流Ｉ0 の電流値ｉ0 は、次式で与えられる。
【００５９】
【数４】
ｉ0 ＝（Ｖa −Ｖb ）／ｒ                          …（４）
【００６０】
すなわち、ｎｐｎトランジスタＮＴ1 に流れる電流Ｉ0 の電流値が内部抵抗素子Ｒに反比例する。
また、ｐｎｐトランジスタＰＴ1 ，ＰＴ2 ，ＰＴ3 により構成されたカレントミラー回路により、電流Ｉ0 が出力端子ＴO に出力される。
【００６１】
なお、本回路例においては、抵抗素子Ｒ1 ，Ｒ2 の抵抗値をｒ，ｒ／２に設定したのは、常温時にｎｐｎトランジスタＮＴ1 ，ＮＴ2 に流れる電流がほぼ同じ電流Ｉ0 に保持するためであり、これに限定する必要はない。
【００６２】
本回路例においては、基準電圧Ｖrefaと分圧電圧Ｖrefbとの電圧差（Ｖrefa−Ｖrefb）の値が大きいほど精度がよいが、電圧差には制限がある。以下、本実施形態における基準電圧Ｖrefaと分圧電圧Ｖrefbとの電圧差（Ｖrefa−Ｖrefb）の決め方および誤差について説明する。
【００６３】
電圧差（Ｖrefa−Ｖrefb）を大きくとるために、常温時では基準電圧Ｖrefaおよび分圧電圧Ｖrefbは次式を満たすように設定されている。
【００６４】
【数５】
２（Ｖrefa−Ｖrefb）＋ＶBE＝Ｖrefa                …（５）
ここで、ｎｐｎトランジスタＮＴ1 とＮＴ2 のベース／エミッタ電圧をともにＶBEとする。
【００６５】
例えば、常温時に基準電圧Ｖrefa＝１．３Ｖ、ＶBE＝０．７Ｖ、ベース／エミッタ電圧の温度特性は２ｍＶ／℃とする。さらに、電流Ｉ0 の電流値ｉ0 ＝１００μＡとすると、抵抗素子Ｒ1 の抵抗値ｒはｒ＝３ｋΩである。さらに、分圧電圧Ｖrefb＝１．０Ｖ、（Ｖrefa−Ｖrefb）＝０．３Ｖとなる。
【００６６】
また、内部抵抗素子の温度特性を無視して、高温（５０℃）および低温（−５０℃）の二つの異なる条件において、ｎｐｎトランジスタＮＴ2 に流れる電流について計算結果を示す。
常温（２５℃）時にｎｐｎトランジスタＮＴ2 に流れる電流値が１００μＡとすると、５０℃の高温時に、ｎｐｎトランジスタＮＴ2 に流れる電流Ｉ2HT が約３３μＡ、−５０°の低温時に、ｎｐｎトランジスタＮＴ2 に流れる電流Ｉ2LT が約１６７μＡと大きい。このように、ｎｐｎトランジスタＮＴ2 においては、高温時に、常温時の約倍の電流が流れ、低温時に常温状態に半分以下の電流が流れる。ｎｐｎトランジスタＮＴ1 ，ＮＴ2 のベース／エミッタ電圧ＶBEの差は約±１８ｍＶになる。
【００６７】
本回路例においては、抵抗素子Ｒ1 に生じた電圧降下は（Ｖa −Ｖb ）＝（Ｖrefa−Ｖrefb）＝０．３Ｖであるので、ほぼ±６％の精度で出力電流Ｉ0 を得ることが可能である。
さらに、抵抗素子の温度特性を考えると、抵抗素子はポリシリコンにより構成され、通常の抵抗素子とは異なり、高温になると抵抗値が小さくなる、いわゆる負の温度特性を持つ。ただし、抵抗素子の温度特性はｎｐｎトランジスタＮＴ1 ，ＮＴ2 のベース／エミッタ電圧ＶBEの温度特性より小さいものである。
【００６８】
上述したことを考慮すると、高温になると、抵抗素子Ｒ1 に生じた電圧降下は小さくなるが、抵抗素子Ｒ1 の抵抗値ｒも小さくなるので、ｎｐｎトランジスタＮＴ1 に流れる電流、すなわち、出力端子ＴO に出力される電流Ｉ0 の電流値が温度変化に依存して大きく変動することはなく、ｎｐｎトランジスタＮＴ2 のコレクタに流れる電流も上述した計算結果の３３μＡ〜１６７μＡより変化量が小さい。
【００６９】
また、本例においては、電源電圧ＶCCが高い場合に出力電流Ｉ0 の精度が高いが、低電圧の場合、例えば、電源電圧ＶCCが３Ｖ以下の場合でも動作でき、上述したことにより、温度が大きく変化した場合でも、出力電流Ｉ0 の精度が±６％の範囲内に十分保持されている。
さらに、図１に示す回路においては、カレントミラー回路を構成するｐｎｐトランジスタＰＴ2 のコレクタから電流Ｉ0 が出力され、回路のループゲインが低く、発振防止用のキャパシタの容量が小さく、例えば、１〜２ｐＦ以下の程度でよく、ＩＣチップの面積が小さくて済む。
【００７０】
以上説明したように、本実施形態によれば、基準電圧ＶrefaをｎｐｎトランジスタＮＴ1 のベースに印加し、基準電圧Ｖrefaにより分圧して得られた分圧電圧ＶrefbをｎｐｎトランジスタＮＴ2 のベースに印加し、ｎｐｎトランジスタＮＴ1 ，ＮＴ2 のエミッタ間に抵抗素子Ｒ1 を接続し、ｎｐｎトランジスタＮＴ2 のエミッタを抵抗素子Ｒ2 を介して接地し、ｎｐｎトランジスタＮＴ2 のコレクタを電源電圧ＶCCの供給線１に接続し、ｎｐｎトランジスタＮＴ1 のコレクタをカレントミラー回路に接続するので、抵抗素子Ｒ1 の抵抗値に反比例した電流Ｉ0 がカレントミラー回路により出力され、低電圧時でも動作が保証され、かつ発振防止用の容量が小さくて済み、チップ面積を小さくすることができる。
【００７１】
【発明の効果】
以上説明したように、本発明の電流供給回路によれば、低電圧回路、特に電源電圧ＶCCが３Ｖ以下の場合でも動作が保証され、広範囲にわたって用いられる電源電圧ＶCCに対応でき、安定した電流を発生できる。
さらに、本発明によれば、発振防止用の容量が小さくて済み、パターン面積が小さくでき、ＩＣチップのコストを低減できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る電流供給回路の一実施形態を示す回路図である。
【図２】ギルバート式ゲイン制御回路の回路図である。
【図３】従来の電流供給回路の一例を示す回路図である。
【図４】従来の電流供給回路の一例を示す回路図である。
【図５】従来の電流供給回路の一例を示す回路図である。
【図６】従来の電流供給回路の一例を示す回路図である。
【符号の説明】
Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ4 …抵抗素子、ＰＴ1 ，ＰＴ2 ，ＰＴ3 …ｐｎｐトランジスタ、ＮＴ1 ，ＮＴ2 …ｎｐｎトランジスタ、Ｔref …基準電圧入力端子、ＶCC…電源電圧、ＧＮＤ…接地電位、１…電源電圧ＶCCの供給線、２…接地線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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