(57)【特許請求の範囲】
【請求項１】
１ビットＤ／Ａ変換器のアナログ変換出力を反転アンプ形式のアナログローパスフィルタを通して出力し、前記Ｄ／Ａ変換器の入力デジタル信号が一定期間オール０である事を検出すると、前記アナログローパスフィルタの反転アンプの帰還抵抗を段階的に小さくし最終的にショートして前記アナログローパスフィルタ出力を基準電位に固定する１ビットＤ／Ａ変換器の出力部の段階的０データ検出ミュート回路において、
ｎ個（ｎは、２以上の正整数）の抵抗値ｒの抵抗を直列接続し各接続点にタップを出し、アナログスイッチで段階的に０からｎ×ｒに段階的に変化させる第１の可変抵抗回路と
抵抗値０．５３・rの第１の抵抗の一端と抵抗値０．４７・rの第２の抵抗の一端を接続し、
前記第１の抵抗の他端と抵抗値ｒ／７の第３の抵抗の一端を接続し、
前記第３の抵抗の他端と第１のアナログスイッチの一端を接続し、
前記第１のアナログスイッチの他端と前記第２の抵抗の他端を接続し、
抵抗値４ｒ／２１の第４の抵抗の一端を前記第３の抵抗の他端に接続し、
前記第４の抵抗の他端と第２のアナログスイッチの一端を接続し、
前記第２のアナログスイッチの他端と前記第２の抵抗の他端を接続し、
抵抗値４ｒ／１５の第５の抵抗の一端を前記第４の抵抗の他端に接続し、
前記第５の抵抗の他端と第３のアナログスイッチの一端を接続し、
前記第３のアナログスイッチの他端と前記第２の抵抗の他端を接続し、
抵抗値２ｒ／５の第６の抵抗の一端を前記第５の抵抗の他端に接続し、
前記第６の抵抗の他端と第４のアナログスイッチの一端を接続し、
前記第４のアナログスイッチの他端と前記第2の抵抗の他端を接続し、
抵抗値２ｒ／３の第７の抵抗の一端を前記第６の抵抗の他端に接続し、
前記第７の抵抗の他端と第５のアナログスイッチの一端を接続し、
前記第５のアナログスイッチの他端と前記第２の抵抗の他端を接続し、
前記第５の抵抗の他端と第６のアナログスイッチの一端を接続し、
前記第６のアナログスイッチの他端と前記第１の抵抗の一端を接続し、
前記第７の抵抗の他端と第７のアナログスイッチの一端を接続し、
前記第７のアナログスイッチの他端と前記第１の抵抗の一端を接続し、
前記第１から第７のアナログスイッチを制御する事で前記第１の抵抗の他端と前記第２の抵抗の他端の間の抵抗値がｒ／８からｒまでｒ／８単位で変化するようにした第２の可変抵抗器と、を具備し、
前記第1の可変抵抗器と前記第２の可変抵抗器とを直列接続し、かつその両端をショートする第８のアナログスイッチを有する可変抵抗装置を前記帰還抵抗として使用したこと特徴とする段階的０データ検出ミュート回路。
【請求項２】
前記第２の可変抵抗器において、
前記第１のアナログスイッチのオン抵抗を、Ｒ７と置き、
前記第２のアナログスイッチのオン抵抗を、Ｒ６と置き、
前記第３のアナログスイッチのオン抵抗を、Ｒ５と置き、
前記第４のアナログスイッチのオン抵抗を、Ｒ４と置き、
前記第５のアナログスイッチのオン抵抗を、Ｒ３と置き、
前記第６のアナログスイッチのオン抵抗を、Ｒ２と置き、
前記第７のアナログスイッチのオン抵抗を、Ｒ１と置いたとき、
Ｒ２とＲ５が等しく、かつ、Ｒ１とＲ３が等しくなるようにし、
前記第３の抵抗の抵抗値を、ｒ／７−Ｒ７とし、
前記第４の抵抗の抵抗値を、４ｒ／２１＋Ｒ７−Ｒ６とし、
前記第５の抵抗の抵抗値を、４ｒ／１５＋Ｒ６−Ｒ５とし、
前記第６の抵抗の抵抗値を、２ｒ／５＋Ｒ５−Ｒ４とし、
前記第７の抵抗の抵抗値を、２ｒ／３＋Ｒ４−Ｒ３としたことを特徴とする請求項１に記載の段階的０データ検出ミュート回路。
【請求項３】
前記第１の可変抵抗器において、前記ｎ個の抵抗値ｒの抵抗各接続点に接続された前記アナログスイッチのオン抵抗値を全て等しくするとともに、
前記第１の可変抵抗器と前記第２の可変抵抗器の接続点に接続された抵抗ｒに前記アナログスイッチのオン抵抗値に等しい抵抗を直列に挿入し、前記第８のアナログスイッチのオン抵抗値を前記第１の可変抵抗器のアナログスイッチのオン抵抗値に等しくするとともに、
前記第８のアナログスイッチと並列に第９のアナログスイッチを設け、ミュート  オン移行時は、前記第８のアナログスイッチがオンした１ステップ後前記第９のアナログスイッチがオンし、ミュート  オフ移行時は、前記第９のアナログスイッチがオフした１ステップ後前記第８のアナログスイッチがオフするように構成されたことを特徴とする請求項２に記載の段階的０データ検出ミュート回路。
【請求項４】
前記可変抵抗装置において、前記第８のアナログスイッチのオン抵抗値を、前記第1の可変抵抗器のアナログスイッチのオン抵抗値に等しくするとともに、
前記第８のアナログスイッチと並列に第９と第１０のアナログスイッチを設け、
ミュート  オン移行時は、前記第８のアナログスイッチがオンした１ステップ後前記第９のアナログスイッチがオンし、前記第９のアナログスイッチがオンした１ステップ後前記第１０のアナログスイッチがオンするようにし、
ミュート  オフ移行時は、前記前記第１０のアナログスイッチがオフした１ステップ後前記第９のアナログスイッチがオフし、第９のアナログスイッチがオフした１ステップ後前記第８のアナログスイッチがオフする様にし、
ミュート  オン時には、前記第９と第１０の両方のアナログスイッチがオン状態であることを特徴とする請求項３に記載の段階的０データ検出ミュート回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力信号をアナログ的に遮断するミュート（図面では、ＭＵＴＥと表示）回路に関するもので、特にΣΔ変調器を使った１ビットＤ／Ａ変換器（以下、単にＤＡＣという）の出力回路の０データ検出ミュート回路に関するものである。
【０００２】
【従来の技術】
ΣΔ変調器を使った１ビットＤ／Ａ変換器の出力部の回路例とタイミングチャートを、図２０に示す。このＤ／Ａ変換器において、入力デジタル信号が一定期間０データであることを検出し、出力を一定ＤＣ値（通常は中点電位）に固定してしまう機能（以下０データ検出ミュート機能）を要求される事が多い。
【０００３】
この理由は、一般にＤ／Ａ変換器は同一チップ上、又は同一ボード上に大規模な他のデジタル回路が存在する事が多く、このデジタル回路からは当然多大な不要放射が空間的に又は電源を通してノイズとしてＤ／Ａ変換器に飛び込み、性能を劣化させるからである。
【０００４】
また、ΣΔ変調器を使った１ビットＤ／Ａ変換器は、０データが入力されても変換出力はＤＣにはならず、再量子化ノイズと呼ばれる非常に高い周波数のノイズを含んだ波形を出しており、不快な音が出たり、Ｓ／Ｎ測定で悪い値が出たりするので、０データ検出ミュート機能を使う事が多い。
【０００５】
この０データ検出ミュートは、一定期間（通常１００ｍＳｅｃ．程度）、入力に０データが続くことを検出して、Ｄ／Ａ変換器のアナログ出力を基準電位に固定する方式が一般的である。
【０００６】
基準電位は通常大きな容量のコンデンサでデカップリングしてあるのでノイズの混入が少なく、上記ミュートにより不快な音が出たり、Ｓ／Ｎ測定値が悪くなるのを防ぐことが出来る。
【０００７】
図２３の回路例では、ＤＡＣ出力のフィルタアンプが反転アンプ形式であるので、帰還信号をアナログスイッチ（以下、単にスイッチという）ＳＷでオン／オフすることで、ミュート  オン（図面では、ＯＮと表示）／オフ（図面では、ＯＦＦと表示）している。
【０００８】
ここで０データ検出ミュートを行う上で大きな問題がある。それはミュート  オン／オフ時に、ボツ音が発生する問題である。これはミュート  オン時とオフ時のＤＣ値が異なることによるボツ音である。その原因は色々あり、以下に述べる。
【０００９】
０データ入力時に、ΣΔ変調器特有の固定パターンが発生し、有害なビート音を発生することを防ぐ為に、ΣΔ変調器入力信号に予めデジタルＤＣオフセットを加えることが多い（図２２参照）。これにより入力デジタルＤＣオフセットに対応したアナログＤＣオフセットが出力されミュート  オン／オフ時にボツ音が発生する。
【００１０】
これを防ぐ為に、図２３に示す如く、デジタルＤＣオフセットをキャンセルするアナログＤＣオフセットを加算する方法が取られるが、素子精度や素子ばらつきなどの問題で完全にはキャンセルできず多少ＤＣオフセットが残る。
【００１１】
次に、Ｄ／Ａ変換器の波形鈍りや素子バラツキによるＤＣオフセットで、ＤＡＣとしてのＤＣ誤差である。
【００１２】
最後に、オペアンプの入力換算ＤＣオフセットで、図２４に示す様に、帰還抵抗をショートしてミュートを行う場合、ＥＯＳなる入力換算ＤＣオフセットを持つオペアンプは、ミュート  オン／オフでＥＯＳのＤＣ変位が発生しボツ音となる。
【００１３】
以上の原因は回路構成の工夫、素子精度の向上、素子バラツキの抑制などで小さくできるものの完全にはなくす事が出来ない。つまりミュート  オン／オフで多少のＤＣ変位がどうしても発生し、ボツ音が発生してしまう。
【００１４】
そこで、このボツ音を少しでも小さくする為に、図２３のスイッチＳＷに変えて、帰還抵抗そのものを可変抵抗とし、段階的に小さく又は大きくする事でボツ音を小さくすることが考えられた。
【００１５】
ミュート  オン／オフで、ＥＭなる電位差を生じるとした場合、スイッチＳＷで一度にオン／オフすれば、図２５に示す様に、階段状の波形となり耳につくボツ音となる。
【００１６】
図２６に示す様に、段階的に電圧を変化させればボツ音は聴感上小さく聞こえる。この場合は１５ステップで小さくしている。さらにステップ数を増やして滑らかに変化させれば当然益々ボツ音は小さくなるのは自明の理である（図２７参照）。
【００１７】
そこで、このボツ音を小さくした０データ検出ミュート機能を使ったＤＡＣの回路例を、図１３に示す。ここでΣΔ変調器出力レベルは一般的にｍ＝２〜１５程度の値である。
【００１８】
図１４の回路は、図１３の回路をさらに具体的にしたもので、ｍ＝２，ｎ＝４の場合の回路例である。図１４の帰還抵抗１１１の具体例を、図１５に示す。Ｓ１からＳ１５の制御信号に、それぞれ対応したアナログスイッチがオン／オフすることで、帰還抵抗は０〜１５ｒにｒ単位で段階的に変化する。そして、図２６で示したように、ミュート  オン／オフによるＤＣ変位は滑らかに移行し、ボツ音を減少させる。図１４での、０データ検出回路１０３の例を、図１６に示す。
【００１９】
図１４でのデコーダ１０７の例を、図１７に示す。図１８は、図１７のデコーダ１０７の真理値表である。図１９は、図１４でのアップダウンカウンタ（図面では、Ｕ／Ｄカウンタと表示；以下、単にカウンタという）１０５の回路例である。
【００２０】
図２１は、０データ検出ミュート回路（図１４に示す、例えは０データ検出回路１０３とカウンタ１０５とデコーダ１０７と可変抵抗１１１）のタイミングチャートを示す。
【００２１】
カウンタ１０５が０の状態では、可変抵抗は１５ｒで通常状態である。ＤＡＣ入力が一定期間０データであると、０データ検出回路出力ＺＤがＨとなりカウンタ１０５のＵ／Ｄｉ入力がＨとなる。Ｕ／Ｄｉ入力がＨとなるとカウンタ１０５はアップカウント動作をスタートし、カウンタ１０５の状態が１，２，３，・・と上がっていくに従ってデコーダ１０７からの制御信号Ｓ１，Ｓ２，Ｓ３，・・が順次Ｈとなる。
【００２２】
そして、それに対応したスイッチがオンし、可変抵抗は１４ｒ，１３ｒ，１２ｒ，・・と小さくなっていく。最終的に制御信号Ｓ１５がＨとなり、可変抵抗ショート状態（カウンタ１０５の状態は１５）となりミュート  オンとなる。
【００２３】
逆に、ＤＡＣ入力が０データでなくなると瞬時にＺＤはＬとなり、カウンタ１０５のＵ／Ｄｉ入力がＬとなる。Ｕ／Ｄｉ入力がＬとなると、カウンタ１０５はダウンカウント動作をスタートする。カウンタ１０５の状態が、１４，１３，１２，・・と上がっていくに従って、デコーダ１０７からの制御信号のＳ１４，Ｓ１３，Ｓ１２，・・順次Ｈとなる。
【００２４】
それに対応したスイッチがオンし、可変抵抗はｒ，２ｒ，３ｒ，・・と大きくなっていく。最終的にカウンタ１０５の状態は０となり、どのアナログスイッチもオフ状態となり、可変抵抗は通常値の１５ｒとなりミュート  オフとなる。
【００２５】
ここで極力ボツ音を小さくする為には、図２６，図２７を比較すると分かる様に、よりカウンタ１０５のビット数を上げて、ミュート  オン／オフ時の波形をより滑らかにする必要がある。
【００２６】
ここで、図１４の回路で、帰還抵抗の変化ステップ数を倍にすることを考えて見る。この帰還抵抗の回路例は、図２８となり、回路規模が倍になっていることが分かる。さらにデコーダも図２９に示すものとなり、回路規模が倍になっている。
【００２７】
カウンタについては、余り大きくならない。しかし、帰還抵抗とデコーダの回路規模が倍になることで全体の回路規模もかなり大きくなってしまう。さらにステップ数を４倍にすると帰還抵抗とデコーダの回路規模が４倍となり非常に負担が大きくなってしまう。
【００２８】
それだけでなく、この回路をＩＣ化した場合、例えば図２８のようにｎ＝５の場合は、抵抗が３１個直列に繋がることになり、抵抗と配線を繋ぐコンタクト部分（コンタクト抵抗）は３２個直列に繋がる。コンタクト抵抗値は、抵抗本体と比較するとかなり小さくしてあるが、更に抵抗と配線を繋ぐコンタクト部分が多くなってくると無視できなくなる。
【００２９】
このコンタクト抵抗は、抵抗本体とは異なり、その電圧依存性や製造バラツキは余り考慮していない場合が多い。この結果、コンタクト抵抗の電圧依存性により歪みが悪化する。そして、コンタクト抵抗値の製造バラツキにより、Ｄ／Ａ変換器のゲインが大きくばらついたりする不具合が発生する事がある。
【００３０】
これらの問題点を解決する為、特開２００１−７７６９４号公報では、以下の方法を使っている。
【００３１】
図３０に、帰還抵抗の構成を示す。ＤＡＣの出力部の全体回路は、図１４と同様である。図３０の回路が、図１５と異なる点は端子ＩＮの所にｒが追加されている。
【００３２】
また制御信号ＳＬ１、ＳＬ２、ＳＬ３で制御されるスイッチが、オン／オフされると３ｒ、ｒ、ｒ／３が並列に接続されることになる。更に、制御信号Ｓ１４により制御されるスイッチと制御信号Ｓ１５に制御されたスイッチの間に接続されたｒは無くなる。
【００３３】
これにより分解能を２ビット拡張している。つまりｒ単位で増加減少するのではなくｒ／４単位で増加または減少することで、より電圧変化をよりなめらかにボツ音を小さくすることが出来る。
【００３４】
制御信号ＳＬ１〜ＳＬ３は、カウンタ出力のＬＳＢ（最下位ビット）とその上のビットで構成された信号である。ＩＮ端子に供給される制御信号と制御信号Ｓ１〜Ｓ１４により制御されるスイッチの共通接続点との間の抵抗値は、カウンタのＬＳＢとその上のビットが００の時にｒ、１０の時に３ｒ／４、０１の時にｒ／２、１１の時にｒ／４となる様に、制御信号ＳＬ１〜ＳＬ３の信号がスイッチを制御する。
【００３５】
これにより、カウンタの状態が０，１，２，・・，５８，５９，６０，６１，６２，６３と変化すると、帰還抵抗値は１５ｒ，１４．７５ｒ，１４．５ｒ，・・，０．５ｒ，０．２５ｒ，０，０，０，０と変化する。このように、ステップ数は、図３３に示す如く、図１５に比較してほぼ４倍になっていることが分かる。帰還抵抗の回路規模としてはｒが３個増え、スイッチが３個増え、端子が３個増えたのみである。
【００３６】
図３１は、この場合のデコーダの回路例である。図３２は、この場合のカウンタ回路例である。図３３は、デコーダとカウンタのタイミングチャートを示す。
【００３７】
図３４は、図３０の回路であり、スイッチがＮチャンネルＭＯＳトランジスタのみを使った場合をしめしている。周知のようにＭＯＳトランジスタのオン抵抗は非線形で通常ではこのような使い方をすると出力信号に歪みを発生する。
【００３８】
しかし、本回路では、ＤＡＣ入力が０データである時のみスイッチがオンすること、そしてオン時間が非常に短時間で過渡的であることを考慮し、このような単純化したスイッチを使用することで、回路規模を削減する事ができる。
【００３９】
帰還抵抗を０にする制御信号Ｓ１５が制御するスイッチのみは、図１５に示されるＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタを組み合わせたものを使っている。これは、このスイッチのみは過渡的にオンするのではなく、ミュート中は継続的にオンする為、比較的大きなノイズが発生してもＤＣ変位が発生しないようにしたものである。ＮチャンネルＭＯＳトランジスタの代わりにＰチャンネルトランジスタを使う事ももちろん可能である。この場合は、制御信号を反転する必要がある。
【００４０】
このように、特開２００１−７７６９４号公報で示された方法を使うことで、帰還抵抗の変化ステップ数を約4倍にし、ミュート  オフからミュート  オンへのＤＣ電圧変化をよりより滑らかにし、不快なボツ音を避ける事が出来る。
【００４１】
【発明が解決しようとする課題】
しかしながら、ＨｉＦｉ用途などで、より一層滑らかなＤＣ変化を要求される場合、帰還抵抗の変化ステップ数をさらに２倍したいという要求が出てくる。この場合、特開２００１−７７６９４号公報の手法では、図３５の回路となる。
【００４２】
図３０の回路では、ｒにｒ／３，ｒ，３ｒを並列にすることで、ｒ／４，ｒ／２，３ｒ／４を生成していた。しかしながら、図３５の回路ではｒにｒ／７，ｒ／３，３ｒ／５，ｒ，５ｒ／３，３ｒ，７ｒを並列にする事で、ｒ／８，ｒ／４，３ｒ／８，ｒ／２，５ｒ／８，３ｒ／４，７ｒ／８を生成する。
【００４３】
この為、ｒ／７〜７ｒの４９倍幅の高精度抵抗を作る必要があり、さらに、この部分（ｒ／７とｒ／３と３ｒ／５とｒと５ｒ／３と３ｒと７ｒ）の総抵抗値も１３．７・ｒにもなり、これをＩＣ上で作るとかなりの面積増大となるのでチップコストの増大を招く。また、帰還抵抗部面積が増大する事で、配線がアンテナになることによる飛び込みノイズ増大、サブストレート部との面積増大により、この部分からの浸入ノイズ増大、など性能劣化の原因となってしまう。
【００４４】
そこで本発明は、帰還抵抗をほんの少しだけ増加させるだけで、帰還抵抗のステップ数を増加させ、ミュート時のボス音を小さくすることが可能な段階的０データ検出ミュート回路を提供することを目的とする。
【００４５】
【課題を解決するための手段】
１ビットＤ／Ａ変換器のアナログ変換出力を反転アンプ形式のアナログローパスフィルタを通して出力し、前記Ｄ／Ａ変換器の入力デジタル信号が一定期間オール０である事を検出すると、前記アナログローパスフィルタの反転アンプの帰還抵抗を段階的に小さくし最終的にショートして前記アナログローパスフィルタ出力を基準電位に固定する１ビットＤ／Ａ変換器の出力部の段階的０データ検出ミュート回路において、
ｎ個（ｎは、２以上の正整数）の抵抗値ｒの抵抗を直列接続し各接続点にタップを出し、アナログスイッチで段階的に０からｎ×ｒに段階的に変化させる第１の可変抵抗回路と
抵抗値０．５３・rの第１の抵抗の一端と抵抗値０．４７・rの第２の抵抗の一端を接続し、
前記第１の抵抗の他端と抵抗値ｒ／７の第３の抵抗の一端を接続し、
前記第３の抵抗の他端と第１のアナログスイッチの一端を接続し、
前記第１のアナログスイッチの他端と前記第２の抵抗の他端を接続し、
抵抗値４ｒ／２１の第４の抵抗の一端を前記第３の抵抗の他端に接続し、
前記第４の抵抗の他端と第２のアナログスイッチの一端を接続し、
前記第２のアナログスイッチの他端と前記第２の抵抗の他端を接続し、
抵抗値４ｒ／１５の第５の抵抗の一端を前記第４の抵抗の他端に接続し、
前記第５の抵抗の他端と第３のアナログスイッチの一端を接続し、
前記第３のアナログスイッチの他端と前記第２の抵抗の他端を接続し、
抵抗値２ｒ／５の第６の抵抗の一端を前記第５の抵抗の他端に接続し、
前記第６の抵抗の他端と第４のアナログスイッチの一端を接続し、
前記第４のアナログスイッチの他端と前記第2の抵抗の他端を接続し、
抵抗値２ｒ／３の第７の抵抗の一端を前記第６の抵抗の他端に接続し、
前記第７の抵抗の他端と第５のアナログスイッチの一端を接続し、
前記第５のアナログスイッチの他端と前記第２の抵抗の他端を接続し、
前記第５の抵抗の他端と第６のアナログスイッチの一端を接続し、
前記第６のアナログスイッチの他端と前記第１の抵抗の一端を接続し、
前記第７の抵抗の他端と第７のアナログスイッチの一端を接続し、
前記第７のアナログスイッチの他端と前記第１の抵抗の一端を接続し、
前記第１から第７のアナログスイッチを制御する事で前記第１の抵抗の他端と前記第２の抵抗の他端の間の抵抗値がｒ／８からｒまでｒ／８単位で変化するようにした第２の可変抵抗器と、を具備し、
前記第1の可変抵抗器と前記第２の可変抵抗器とを直列接続し、かつその両端をショートする第８のアナログスイッチを有する可変抵抗装置を前記帰還抵抗として使用したこと特徴とする。
【００４６】
【発明の実施の形態】
（第１の実施例）
図１に、本発明の段階的０データ検出ミュート回路で採用する帰還抵抗の第１の実施例の構成を示す。従来の技術である図３５と異なる点は、制御信号ＳＬ１〜ＳＬ７で制御される回路部分である。その部分の動作を説明する。
【００４７】
まず制御信号ＳＬ７により制御されるアナログスイッチ（以下、単にスイッチという）のみがオンすると、ｒ（０．５３・ｒと０．４７・ｒの直列）と並列に、ｒ／７が接続され、ｒ／８の抵抗が作られる。これは、図３５の回路と同じである。
【００４８】
次に、制御信号ＳＬ６で制御されるスイッチのみがオンすると、ｒ／７と４ｒ／２１の直列抵抗、つまり、
ｒ／７＋４ｒ／２１＝ｒ／３
が、ｒと並列になり、ｒ／４＝２ｒ／８の抵抗が作られる。
【００４９】
次に、制御信号ＳＬ５で制御されるスイッチのみがオンすると、ｒ／７と４ｒ／２１と４ｒ／１５の直列抵抗、つまり、
ｒ／７＋４ｒ／２１＋４ｒ／１５＝３ｒ／５
が、ｒと並列になり、３ｒ／８の抵抗が作られる。
【００５０】
次に、制御信号ＳＬ４で制御されるスイッチのみがオンすると、ｒ／７と４ｒ／２１と４ｒ／１５と２ｒ／５の直列抵抗、つまり、
ｒ／７＋４ｒ／２１＋４ｒ／１５＋２ｒ／５＝ｒ
が、ｒと並列になり、ｒ／２＝４ｒ／８の抵抗が作られる。
【００５１】
次に、制御信号ＳＬ３で制御されるスイッチのみがオンすると、ｒ／７と４ｒ／２１と４ｒ／１５と２ｒ／５と２ｒ／３の直列抵抗、つまり、
ｒ／７＋４ｒ／２１＋４ｒ／１５＋２ｒ／５＋２ｒ／３＝５ｒ／３
が、ｒと並列になり、５ｒ／８の抵抗が作られる。
【００５２】
次に、制御信号ＳＬ２で制御されるスイッチのみがオンすると、ｒ／７と４ｒ／２１と４ｒ／１５の直列抵抗、つまり
ｒ／７＋４ｒ／２１＋４ｒ／１５＝３ｒ／５
が、０．５３・ｒと並列になり、０．２８・ｒの抵抗が作られる。この０．２８・ｒと０．４７・ｒが直列になるので、
０．２８・ｒ＋０．４７・ｒ＝０．７５・ｒ＝３ｒ／４＝６ｒ／８の抵抗が作られる。
【００５３】
次に、制御信号ＳＬ１で制御されるスイッチのみがオンすると、ｒ／７と４ｒ／２１と４ｒ／１５と２ｒ／５と２ｒ／３の直列抵抗、つまり、
ｒ／７＋４ｒ／２１＋４ｒ／１５＋２ｒ／５＋２ｒ／３＝５ｒ／３
が、０．５３・ｒと並列になり、０．４・ｒの抵抗が作られる。この０．４・ｒと０．４７・ｒが直列になるので、
０．４・ｒ＋０．４７・ｒ＝０．８７・ｒ≒７ｒ／８の抵抗が作られる。
【００５４】
このように、図１の回路は、ＩＮ端子と制御信号Ｓ１〜Ｓ１４で制御されるスイッチの共通接続点との間の抵抗値は、制御信号ＳＬ１〜ＳＬ７によりスイッチが順番にオンしていくに従って、７ｒ／８〜ｒ／８まで、ｒ／８単位で変化する。
【００５５】
よって、図１の回路は、図３５の回路と同様に、図１５に比較して抵抗変化率が１／８になり非常に滑らかに変化していることが分る。
【００５６】
更に、図３５の回路は、図１５の回路に比べ１３．７・ｒの抵抗を余分につける必要があるが、本発明による図１では、１．６７・ｒを追加するのみで良い。 この場合のデコーダの回路例を、図２に示す。また、この場合のアップダウンカウンタ（以下、単にカウンタという）の回路例を、図３に示す。
【００５７】
カウンタの値により、制御信号Ｓ１〜Ｓ１５により制御されるスイッチと、制御信号ＳＬ１〜ＳＬ７により制御されるスイッチとが、順次オンすることで帰還抵抗が滑らかに変化する様子を、図４に示す。
【００５８】
このように帰還抵抗をほんの少しだけ増加するだけで、帰還抵抗のステップ数を増加出来る。更に、ミュート時のボス音を小さく出来る。
【００５９】
（第２の実施例）
図５に、本発明の段階的０データ検出ミュート回路で採用する帰還抵抗の第２の実施例の構成を示す。この回路は、図１の回路でアナログスイッチ（以下、単にスイッチという）のオン抵抗を考慮したものである。
【００６０】
スイッチのオン抵抗が、抵抗ｒに比較して十分小さければ考慮する必要はないが、十分小さくする為にはスイッチを構成する素子の寸法を大きくする必要がある。例えば、スイッチが、図１５の構成であるとすると、オン抵抗を十分小さくする為には、ＭＯＳトランジスタのゲートＷ／Ｌを十分大きくする必要がある。この為アナログＳＷの占有面積がかなり大きくなってしまう。
【００６１】
逆に、図５のように、最初からスイッチのオン抵抗を考慮しておけば、適当な大きさに抑えることが可能となる。ここでは、簡単の為制御信号Ｓ１〜Ｓ１４により制御されるスイッチのオン抵抗は、Ｒに等しいとした。また、制御信号Ｓ１５により制御されるスイッチのオン抵抗は、小さい事が要求されるので、別の記号でＲ０とした。
【００６２】
制御信号ＳＬ３〜ＳＬ５により制御されるするスイッチは、比較的小さなオン抵抗にする必要があり、夫々Ｒ３〜Ｒ５とした。制御信号ＳＬ１により制御されるスイッチのオン抵抗は、Ｒ３に等しくする。また、制御信号ＳＬ２により制御されるスイッチのオン抵抗は、Ｒ５に等しくする。これらスイッチのオン抵抗による誤差を補正する為、図１から図５へ以下の様に抵抗値を修正する。
【００６３】
ｒ／７を、ｒ／７−Ｒ７とする。４ｒ／２１を、４ｒ／２１＋Ｒ７−Ｒ６とする。４ｒ／１５を、４ｒ／１５＋Ｒ６−Ｒ５とする。２ｒ／５を、２ｒ／５＋Ｒ５−Ｒ４とする。２ｒ／３を、２ｒ／３＋Ｒ４−Ｒ３とする。
【００６４】
図６に、図５の回路での抵抗変化を示す。ここで、制御信号Ｓ１〜Ｓ１５により制御されるスイッチが全部オフである状態から、制御信号Ｓ１により制御されるスイッチがオンする状態になるとき、Ｒだけ誤差が出る事が分る。更に、制御信号Ｓ１４とＳＬ７により制御されるスイッチが、オンした状態から、制御信号Ｓ１５により制御されるスイッチが、オンした場合に  Ｒ＞＞Ｒ０  であるとやはりＲだけ誤差を生じる。
【００６５】
そこで、図７の様に、制御信号Ｓ１により制御されるスイッチと制御信号Ｓ１〜Ｓ１４により制御されるスイッチの共通接続点の間にある抵抗ｒに、Ｒを直列に接続する。更に、制御信号Ｓ１５により制御されるスイッチのオン抵抗をＲにして、もう一つの制御信号ＳＭＴにより制御されるスイッチのオン抵抗を、Ｒ０（Ｒ＞＞Ｒ０）とする。そして、このＲ０と制御信号Ｓ１５により制御されるスイッチのオン抵抗を並列に接続する。これにより、抵抗値変化は、図８の様になり抵抗値変化に段差はなくなる。
【００６６】
本実施例は、第１の実施例の効果以上に、可変抵抗値の段差がなくなる。そして、ミュート時のボス音を、より小さく出来る。
【００６７】
（第３の実施例）
図７の回路において、Ｒ−Ｒ０  ＞  ｒ／８であると、制御信号ＳＭＴにより制御されるスイッチのオン抵抗が、ｒ／８より大きな抵抗変化が出てしまう。そこで制御信号ＳＭＴの代わりに、制御信号ＳＭ１とＳＭ２の２段階で、オン抵抗変化をr／８より小さくしようとしたのが、図９である。
【００６８】
この場合のミュート  オン状態直前のタイミング図を、図１０に示す。ミュート  オン状態では、制御信号ＳＭ１とＳＭ２により制御される両スイッチが、オン状態となる。この場合の抵抗変化を、図１１に示す。図９では、制御信号ＳＭ１で、ＮチャンネルＭＯＳトランジスタをオンし、制御信号ＳＭ２で、ＰチャンネルＭＯＳトランジスタをオンする。ミュート  オン状態では、図１５に示すスイッチがオンしたのと等価となっている。この時、制御信号ＳＭ１で、ＰチャンネルＭＯＳトランジスタをオンし、制御信号ＳＭ２で、ＮチャンネルＭＯＳトランジスタをオンするようにしても構わない。
【００６９】
本実施例によれば、制御信号Ｓ１５によって、オンされるスイッチに対応した抵抗Ｒを余り小さくする必要がない。そして、第２の実施例以上に、帰還抵抗値の段差がなくなる。そして、ミュート時のボス音を更に小さく出来る。
【００７０】
（第４の実施例）
図１２は、図７において、スイッチを、具体的にＭＯＳトランジスタで置き換えた例である。制御信号Ｓ１〜Ｓ１５により制御されるスイッチは、ＮチャンネルＭＯＳトランジスタを使っている。そしてこのトランジスタのディメンションをｂ／ａとし、オン抵抗をＲとしている。制御信号ＳＭＴにより制御されるスイッチは、右の方に示してあるＮチャンネル／ＰチャンネルＭＯＳトランジスタの並列回路であり、オン抵抗をＲ０としている。
【００７１】
また、制御信号ＳＬ１により制御されるスイッチのオン抵抗は、Ｒに設定した。制御信号ＳＬ２により制御されるスイッチのオン抵抗は、Ｒ／２に設定した。制御信号ＳＬ３により制御されるスイッチもオン抵抗は、Ｒに設定した。制御信号ＳＬ４により制御されるスイッチのオン抵抗は、Ｒに設定した。制御信号ＳＬ５により制御されるスイッチのオン抵抗は、Ｒ／２に設定した。制御信号ＳＬ６により制御されるスイッチのオン抵抗は、Ｒ／３に設定した。制御信号ＳＬ７により制御されるスイッチのオン抵抗は、Ｒ／６に設定した。
【００７２】
本実施例の効果は、第３の実施例の効果と同じである。更に、ほとんどのスイッチを、ＭＯＳトランジスタで置き換えているので、帰還抵抗のサイズを小さく出来る。
【００７３】
【発明の効果】
以上、本発明の段階的０データ検出ミュート回路によれば、帰還抵抗をほんの少しだけ増加させるだけで、帰還抵抗のステップ数を増加させ、ミュート時のボス音を小さくすることが出来る。
【図面の簡単な説明】
【図１】本発明の段階的０データ検出ミュート回路で採用される帰還抵抗の第１の実施例の構成を示す図である。
【図２】図１、後述する図３５、図５、図７、図９、図１２の帰還抵抗を制御する本発明のデコーダ例を示す図である。
【図３】図２のデコーダにカウント信号を入力する本発明のアップダウンカウンタの回路例を示す図である。
【図４】図１の本発明の帰還抵抗がカウント信号に従ってどのように動作するかを示したテーブル図である。
【図５】本発明の段階的０データ検出ミュート回路で採用される帰還抵抗の第２の実施例の構成を示す図である。
【図６】図５の本発明の帰還抵抗がカウンタ信号に従ってどのように動作するかを示したテーブル図である。
【図７】本発明の段階的０データ検出ミュート回路で採用される帰還抵抗の第２の実施例の変形を示す図である。
【図８】図７の本発明の帰還抵抗がカウント信号に従ってどのように動作するかを示すテーブル図である。
【図９】本発明の段階的０データ検出ミュート回路で採用される帰還抵抗の第３の実施例の構成を示す図である。
【図１０】図９の本発明の帰還抵抗中のアナログスイッチのオン／オフのタイミング例を示す図である。
【図１１】図９の本発明の帰還抵抗がカウント信号に従ってどのように動作するかを示したテーブル図である。
【図１２】図７の本発明の帰還抵抗中のアナログスイッチについて、具体的にＭＯＳトランジスタを使用示した例を示す図である。
【図１３】従来の段階的ミュート機能付きΣΔ型Ｄ／Ａ変調器の出力部の構成を示す図である。
【図１４】図１３の従来のＤ／Ａ変換器の出力部の具体的構成例を示す図である。
【図１５】図１４の従来の回路での帰還抵抗の具体的回路例を示す図である。
【図１６】図１４の従来の回路での０データ検出回路の具体的構成例を示す図である。
【図１７】図１４の従来の回路でのデコーダの具体回路例を示す図である。
【図１８】図１７の従来のデコーダ回路の真理値表を示す図である。
【図１９】図１４の従来の回路でのアップダウンカウンタの具体回路例を示す図である。
【図２０】ΣΔ変調器を使った１ビットＤ／Ａ変換器の出力部の具体回路例と出力波形のタイミングチャートを示す図である。
【図２１】図１４の従来の回路の０データ検出ミュート回路のタイミングチャートを示す図である。
【図２２】従来のΣΔ変調器特有の固定パターンによるビートとＤＣオフセットとの関係を示す図である。
【図２３】従来の段階的でないミュート機能付き１ビットＤ／Ａ変換器の出力部の構成を示す図である。
【図２４】従来のオペアンプの入力換算ＤＣオフセットによるミュート  オン／オフでのボツ音発生メカニズムを示す図である。
【図２５】段階的でないミュートによる従来のＤＣ変位波形を示す図である。
【図２６】段階的ミュートによる従来のＤＣ変位波形を示す図である。
【図２７】従来の段階的ミュートによるＤＣ変位波形で、図２６のものよりステップ数を二倍にしたものを示す図である。
【図２８】従来例でステップ数を倍にした場合、図１５の帰還抵抗の回路規模が倍になる事を示す回路例を示す図である。
【図２９】従来例でステップ数を倍にした場合、図１７のデコーダの回路規模が倍になることを示す回路例の図である。
【図３０】特開２００１−７７６９４号公報による段階的０データ検出ミュート回路の帰還抵抗回路例を示す図である。
【図３１】図３０の従来の帰還抵抗を制御するデコーダの回路例を示す図である。
【図３２】図３１の従来のデコーダを制御するアップダウンカウンタの回路例を示す図である。
【図３３】図３０の従来の帰還抵抗を制御するデコーダの真理値表を示す図である。
【図３４】特開２００１−７７６９４号公報による段階的０データ検出ミュート回路のもう一つの帰還抵抗回路例を示す図である。
【図３５】特開２００１−７７６９４号公報の手法を使ってさらにステップ数を２倍にした時の段階的０データ検出ミュート回路の帰還抵抗回路例を示す図である。
【符号の説明】
０．４７・ｒ，０．５３ｒ，ｒ／７，４ｒ／２１，４ｒ／１５，２ｒ／５，２ｒ／３・・抵抗、Ｓ１〜Ｓ１５・・制御信号、ＳＬ１〜ＳＬ７・・制御信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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