(57)【特許請求の範囲】
【請求項１】
２つのアナログ入力信号の電位差をディジタル値に変換する差動入力Ａ／Ｄ変換器において、
第１のアナログ入力信号を入力する第１のＡ／Ｄ変換器と、
第２のアナログ入力信号を入力する第２のＡ／Ｄ変換器と、
前記第１のＡ／Ｄ変換器の出力である第１の変換結果から前記第２のＡ／Ｄ変換器の出力である第２の変換結果を減算した差分変換結果を出力するディジタル減算器とを有し、
前記第２のＡ／Ｄ変換器は、前記第２のアナログ入力信号をＡ／Ｄ変換した前記第２の変換結果をＤ／Ａ変換してアナログ値で出力する手段を備え、
前記第１のＡ／Ｄ変換器は、前記第２のＡ／Ｄ変換器から出力された前記アナログ値と前記第２のアナログ入力信号との差分値と、前記第１のアナログ入力信号との差分をＡ／Ｄ変換して前記第１の変換結果として出力するものであることを特徴とする差動入力Ａ／Ｄ変換器。
【請求項２】
２つのアナログ入力信号の電位差をディジタル値に変換する差動入力Ａ／Ｄ変換器において、
第１のアナログ入力信号を入力する第１のＡ／Ｄ変換器と、
第２のアナログ入力信号を入力する第２のＡ／Ｄ変換器と、
前記第１のＡ／Ｄ変換器の出力である第１の変換結果から前記第２のＡ／Ｄ変換器の出力である第２の変換結果を減算した差分変換結果を出力するディジタル減算器とを有し、
前記第１のＡ／Ｄ変換器は、前記第２のＡ／Ｄ変換器から出力された前記第２の変換結果をＤ／Ａ変換して前記第２の変換結果のアナログ値を求め、この第２の変換結果のアナログ値と前記第２のアナログ入力信号との差分値と、前記第１のアナログ入力信号との差分をＡ／Ｄ変換して前記第１の変換結果として出力するものであることを特徴とする差動入力Ａ／Ｄ変換器。
【請求項３】
２つのアナログ入力信号の電位差をディジタル値に変換する差動入力Ａ／Ｄ変換器において、
第１のアナログ入力信号を入力する第１のＡ／Ｄ変換器と、
第２のアナログ入力信号を入力する第２のＡ／Ｄ変換器と、
前記第１のＡ／Ｄ変換器の出力である第１の変換結果から前記第２のＡ／Ｄ変換器の出力である第２の変換結果を減算した差分変換結果を出力するディジタル減算器とを有し、
前記第２のＡ／Ｄ変換器は、前記第２の変換結果の下位ビット側又は上位ビット側をディジタル値で出力し、残りのビットをＤ／Ａ変換してアナログ値で出力する手段を備え、
前記第１のＡ／Ｄ変換器は、前記第２のＡ／Ｄ変換器から出力されたディジタル値とアナログ値とから前記第２の変換結果のアナログ値を求め、この第２の変換結果のアナログ値と前記第２のアナログ入力信号との差分値と、前記第１のアナログ入力信号との差分をＡ／Ｄ変換して前記第１の変換結果として出力するものであることを特徴とする差動入力Ａ／Ｄ変換器。
【請求項４】
請求項１、２又は３記載の差動入力Ａ／Ｄ変換器において、
前記ディジタル減算器の代わりに、前記第１の変換結果から前記第２の変換結果を減算した差分変換結果を求めるＣＰＵを設けることを特徴とする差動入力Ａ／Ｄ変換器。
【請求項５】
請求項１又は４記載の差動入力Ａ／Ｄ変換器において、
前記第１のＡ／Ｄ変換器は、
第１の比較信号をＤ／Ａ変換したアナログ値を出力する第１のＤ／Ａ変換器と、
一方の入力端子に前記第１のＤ／Ａ変換器のアナログ値と前記第１のアナログ入力信号とがサンプル・ホールド容量を介して選択的に入力され、他方の入力端子に逐次比較完了後の第２の比較信号をＤ／Ａ変換したアナログ値と前記第２のアナログ入力信号とがサンプル・ホールド容量を介して選択的に入力され、２つの入力端子に入力された信号を逐次比較する第１の比較器と、
この第１の比較器の比較結果を逐次格納すると共に、格納した比較結果のディジタル値を前記第１の比較信号として出力し、逐次比較完了後の比較結果を前記第１の変換結果として出力する第１の逐次比較レジスタとを備える逐次比較型のＡ／Ｄ変換器であり、
前記第２のＡ／Ｄ変換器は、
第２の比較信号をＤ／Ａ変換したアナログ値を出力する第２のＤ／Ａ変換器と、
一方の入力端子に前記第２のＤ／Ａ変換器のアナログ値と前記第２のアナログ入力信号とがサンプル・ホールド容量を介して選択的に入力され、他方の入力端子に基準電圧がサンプル・ホールド容量を介して入力され、２つの入力端子に入力された信号を逐次比較する第２の比較器と、
この第２の比較器の比較結果を逐次格納すると共に、格納した比較結果のディジタル値を前記第２の比較信号として出力し、逐次比較完了後の比較結果を前記第２の変換結果として出力する第２の逐次比較レジスタとを備える逐次比較型のＡ／Ｄ変換器であることを特徴とする差動入力Ａ／Ｄ変換器。
【請求項６】
請求項２又は４記載の差動入力Ａ／Ｄ変換器において、
前記第１のＡ／Ｄ変換器は、
第１の比較信号をＤ／Ａ変換したアナログ値と前記第１のアナログ入力信号との差分を出力する第１の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路と、
前記第２のＡ／Ｄ変換器による逐次比較完了後の第２の比較信号と前記第２のアナログ入力信号との差分を出力する第２の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路と、
前記第１の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路の出力と前記第２の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路の出力とを逐次比較する第１の比較器と、
この第１の比較器の比較結果を逐次格納すると共に、格納した比較結果のディジタル値を前記第１の比較信号として出力し、逐次比較完了後の比較結果を前記第１の変換結果として出力する第１の逐次比較レジスタとを備える逐次比較型のＡ／Ｄ変換器であり、
前記第２のＡ／Ｄ変換器は、
第２の比較信号をＤ／Ａ変換したアナログ値と前記第２のアナログ入力信号との差分を出力する第３の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路と、
基準電圧を出力する基準Ｄ／Ａ変換器＆サンプル・ホールド容量回路と、
前記第３の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路の出力と前記基準Ｄ／Ａ変換器＆サンプル・ホールド容量回路の出力とを逐次比較する第２の比較器と、
この第２の比較器の比較結果を逐次格納すると共に、格納した比較結果のディジタル値を前記第２の比較信号として出力し、逐次比較完了後の比較結果を前記第２の変換結果として出力する第２の逐次比較レジスタとを備える逐次比較型のＡ／Ｄ変換器であることを特徴とする差動入力Ａ／Ｄ変換器。
【請求項７】
請求項３又は４記載の差動入力Ａ／Ｄ変換器において、
前記第１のＡ／Ｄ変換器は、
第１の比較信号の下位ビット側又は上位ビット側をＤ／Ａ変換したアナログ値を求め、このアナログ値と前記第１の比較信号の残りのビットをＤ／Ａ変換したアナログ値とから前記第１の比較信号のアナログ値を求め、この第１の比較信号のアナログ値と前記第１のアナログ入力信号との差分を出力する第１の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路と、
逐次比較完了後の第２の比較信号の下位ビット側又は上位ビット側をＤ／Ａ変換したアナログ値を求め、このアナログ値と前記逐次比較完了後の第２の比較信号の残りのビットをＤ／Ａ変換したアナログ値とから前記第２の比較信号のアナログ値を求め、この第２の比較信号のアナログ値と前記第２のアナログ入力信号との差分を出力する第２の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路と、
前記第１の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路の出力と前記第２の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路の出力とを逐次比較する第１の比較器と、
前記第１の比較信号の残りのビットをＤ／Ａ変換したアナログ値を前記第１の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路に入力する第１の抵抗ストリングＤ／Ａ変換器と、
前記第１の比較器の比較結果を逐次格納すると共に、格納した比較結果のディジタル値を前記第１の比較信号として、この第１の比較信号の下位ビット側又は上位ビット側を前記第１の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路に入力し、前記第１の比較信号の残りのビットを前記第１の抵抗ストリングＤ／Ａ変換器に入力し、逐次比較完了後の比較結果を前記第１の変換結果として出力する第１の逐次比較レジスタとを備える逐次比較型のＡ／Ｄ変換器であり、
前記第２のＡ／Ｄ変換器は、
第２の比較信号の下位ビット側又は上位ビット側をＤ／Ａ変換したアナログ値を求め、このアナログ値と前記第２の比較信号の残りのビットをＤ／Ａ変換したアナログ値とから前記第２の比較信号のアナログ値を求め、この第２の比較信号のアナログ値と前記第２のアナログ入力信号との差分を出力する第３の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路と、
基準電圧を出力する基準Ｄ／Ａ変換器＆サンプル・ホールド容量回路と、
前記第３の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路の出力と前記基準Ｄ／Ａ変換器＆サンプル・ホールド容量回路の出力とを逐次比較する第２の比較器と、
前記第２の比較信号の残りのビットをＤ／Ａ変換したアナログ値を前記第３の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路に入力する第２の抵抗ストリングＤ／Ａ変換器と、
前記第２の比較器の比較結果を逐次格納すると共に、格納した比較結果のディジタル値を前記第２の比較信号として、この第２の比較信号の下位ビット側又は上位ビット側を前記第３の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路に入力し、前記第２の比較信号の残りのビットを前記第２の抵抗ストリングＤ／Ａ変換器に入力し、逐次比較完了後の比較結果を前記第２の変換結果として出力する第２の逐次比較レジスタとを備える逐次比較型のＡ／Ｄ変換器であることを特徴とする差動入力Ａ／Ｄ変換器。
【請求項８】
請求項５、６又は７記載の差動入力Ａ／Ｄ変換器において、
前記第２のＡ／Ｄ変換器で逐次比較を実行した後に、前記第１のＡ／Ｄ変換器で逐次比較を実行することを特徴とする差動入力Ａ／Ｄ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、２つのアナログ入力信号の電位差をアナログ値からディジタル値に変換する差動入力Ａ／Ｄ変換器に関するものである。
【０００２】
【従来の技術】
２つのアナログ入力信号の電位差をアナログ値からディジタル値に変換する差動入力Ａ／Ｄ変換器においては、ある同一時刻で２つのアナログ入力電圧の電位差をディジタル値に変換することや、マイクロコントローラなどで制御する機器がよりきめ細かい制御を行うためにより高精度な変換ができることが必要となってきている。このために従来技術では図６に示す構成を用いている。
【０００３】
図６に示す従来の差動入力Ａ／Ｄ変換器は、第１のアナログ入力信号１と第２のアナログ入力信号２をアナログ減算器３を用いて、ＧＮＤに対するシングルエンド信号７に変換し、このシングルエンド信号７をサンプル・ホールド回路４でサンプリングして、サンプリングした値を逐次比較型Ａ／Ｄ変換器５でディジタル値に変換して変換結果６として出力する。図７にアナログ減算器３の構成を示す。アナログ減算器３は、３つの演算増幅器１０１〜１０３と、抵抗器１０４〜１１０とから構成される。
【０００４】
図８に従来の差動入力Ａ／Ｄ変換器の他の例を示す。図８に示す従来の差動入力Ａ／Ｄ変換器は、第１のアナログ入力信号１を第１のＡ／Ｄ変換器９でディジタル値に変換して第１の変換結果１１として出力すると同時に、第２のアナログ入力信号２を第２のＡ／Ｄ変換器１０でディジタル値に変換して第２の変換結果１２として出力し、第１の変換結果１１と第２の変換結果１２との差分をディジタル減算器１３を用いて計算して差分変換結果１４として出力する。
【０００５】
【発明が解決しようとする課題】
図６に示した差動入力Ａ／Ｄ変換器では、アナログ減算器３を構成する３つの演算増幅器１０１〜１０３のオフセットなどの誤差が重畳されて変換誤差となってしまうので、差動入力Ａ／Ｄ変換器としての誤差も大きくなってしまうという問題点があった。また、演算増幅器１０１〜１０３による誤差増大を防ぐには高精度の演算増幅器１０１〜１０３を内蔵する必要があるため、チップ面積が増大してしまうという問題点があった。さらに、第１のアナログ入力信号１が第２のアナログ入力信号２に比べて電圧が高い場合にのみ電位差をＡ／Ｄ変換することができ、逆に第１のアナログ入力信号１が第２のアナログ入力信号２に比べて電圧が低い場合には、変換結果が零になってしまうという問題点があった。
【０００６】
一方、図８に示した差動入力Ａ／Ｄ変換器における第１の変換結果１１の値をＡＤＣＲ１とし、第２の変換結果１２の値をＡＤＣＲ２とすると、差分変換結果１４の値ＡＤＣＲは次式のように表すことができる。
ＡＤＣＲ＝ＡＤＣＲ１−ＡＤＣＲ２                       ・・・（１）
【０００７】
また、第１のアナログ入力信号１の電圧をＶｉｎ１、第２のアナログ入力信号２の電圧をＶｉｎ２とし、第１のＡ／Ｄ変換器９での変換誤差をＶｅｒｒ１、第２のＡ／Ｄ変換器１０での変換誤差をＶｅｒｒ２とし、第１の変換結果１１をアナログ電圧に変換する関数をＶ（ＡＤＣＲ１）、第２の変換結果１２をアナログ電圧に変換する関数をＶ（ＡＤＣＲ２）とすると、電圧Ｖｉｎ１，Ｖｉｎ２は次式のように表すことができる。
Ｖｉｎ１＝Ｖ（ＡＤＣＲ１）＋Ｖｅｒｒ１                 ・・・（２）
Ｖｉｎ２＝Ｖ（ＡＤＣＲ２）＋Ｖｅｒｒ２                 ・・・（３）
【０００８】
差分変換結果１４をアナログ電圧に変換する関数をＶ（ＡＤＣＲ）とすると、差動入力Ａ／Ｄ変換器で求める差分変換結果１４は、一般に次式のように表される。
Ｖｉｎ１−Ｖｉｎ２＝Ｖ（ＡＤＣＲ）＋Ｖｅｒｒ            ・・・（４）
式（４）に式（２）と式（３）を代入すると次式が得られる。
0003657218.tif 000002
【０００９】
したがって、差分変換結果１４の変換誤差はＶｅｒｒ１−Ｖｅｒｒ２となる。変換誤差Ｖｅｒｒ１とＶｅｒｒ２は互いに独立した誤差なので、差分変換結果１４の誤差は２つのＡ／Ｄ変換器９，１０の誤差を重畳したものとなる。よって、図８に示した差動入力Ａ／Ｄ変換器では、２つのＡ／Ｄ変換器９，１０の誤差が同程度であれば、１つのＡ／Ｄ変換器の場合に比べて変換誤差が最大で約２倍になるという問題点があった。
【００１０】
特に、Ａ／Ｄ変換器が原理的に持つ量子化誤差は第１のＡ／Ｄ変換器９の量子化誤差−１／２〜＋１／２ＬＳＢと第２のＡ／Ｄ変換器１０の量子化誤差−１／２〜＋１／２ＬＳＢが足し合わされるので、差動入力Ａ／Ｄ変換器としては−１．０〜＋１．０ＬＳＢの量子化誤差を持つという問題点があった。この問題を言い換えると、第１のＡ／Ｄ変換器９と第２のＡ／Ｄ変換器１０の分解能がｎビットだとすると、第１のＡ／Ｄ変換器９と第２のＡ／Ｄ変換器１０を用いて構成される差動入力Ａ／Ｄ変換器の分解能は実質的にｎ−１ビットとなり、１ビット小さくなってしまうという問題である。
【００１１】
本発明の主な目的は、Ａ／Ｄ変換器やアナログ減算器を高精度化することなく、高精度の差動入力Ａ／Ｄ変換器を実現することである。
【００１２】
【課題を解決するための手段】
本発明の差動入力Ａ／Ｄ変換器は、第１のアナログ入力信号（１）を入力する第１のＡ／Ｄ変換器（１５）と、第２のアナログ入力信号（２）を入力する第２のＡ／Ｄ変換器（１６）と、前記第１のＡ／Ｄ変換器の出力である第１の変換結果から前記第２のＡ／Ｄ変換器の出力である第２の変換結果を減算した差分変換結果（１８）を出力するディジタル減算器（１７）とを有し、前記第２のＡ／Ｄ変換器は、前記第２のアナログ入力信号をＡ／Ｄ変換した前記第２の変換結果をＤ／Ａ変換してアナログ値で出力する手段を備え、前記第１のＡ／Ｄ変換器は、前記第２のＡ／Ｄ変換器から出力されたアナログ値と前記第２のアナログ入力信号との差分値と、前記第１のアナログ入力信号との差分をＡ／Ｄ変換して前記第１の変換結果として出力するものである。本発明は、逐次比較型差動入力Ａ／Ｄ変換器、特に２つのアナログ入力信号についてそれぞれＡ／Ｄ変換を実行し、得られる２つの変換結果をディジタル的な処理でその差分変換結果を得る構成のものに関し、第１のＡ／Ｄ変換器では２つのアナログ入力信号をサンプリングし、第１のＡ／Ｄ変換器に第２のＡ／Ｄ変換器の変換結果をアナログ値またはディジタル値で第２のアナログ入力信号と切り替えて入力している。この差動入力Ａ／Ｄ変換器では、サンプリング、第２のＡ／Ｄ変換器による逐次比較、第１のＡ／Ｄ変換器による逐次比較、減算を順次実行する。第２のＡ／Ｄ変換器の逐次比較の結果をアナログ値として第１のＡ／Ｄ変換器に第２のアナログ入力信号と切り替えて入力することで、第１のＡ／Ｄ変換器に変換誤差を重ねて逐次比較を第１のＡ／Ｄ変換器で実行する。これにより、差動入力Ａ／Ｄ変換器の誤差を第１のＡ／Ｄ変換器による誤差だけにすることができる。
【００１３】
また、本発明の差動入力Ａ／Ｄ変換器は、第１のアナログ入力信号（１）を入力する第１のＡ／Ｄ変換器（４１）と、第２のアナログ入力信号（２）を入力する第２のＡ／Ｄ変換器（４２）と、前記第１のＡ／Ｄ変換器の出力である第１の変換結果から前記第２のＡ／Ｄ変換器の出力である第２の変換結果を減算した差分変換結果（１８）を出力するディジタル減算器（１７）とを有し、前記第１のＡ／Ｄ変換器は、前記第２のＡ／Ｄ変換器から出力された前記第２の変換結果をＤ／Ａ変換して前記第２の変換結果のアナログ値を求め、この第２の変換結果のアナログ値と前記第２のアナログ入力信号との差分値と、前記第１のアナログ入力信号との差分をＡ／Ｄ変換して前記第１の変換結果として出力するものである。
【００１４】
また、本発明の差動入力Ａ／Ｄ変換器は、第１のアナログ入力信号（１）を入力する第１のＡ／Ｄ変換器（５１）と、第２のアナログ入力信号（２）を入力する第２のＡ／Ｄ変換器（５２）と、前記第１のＡ／Ｄ変換器の出力である第１の変換結果から前記第２のＡ／Ｄ変換器の出力である第２の変換結果を減算した差分変換結果（１８）を出力するディジタル減算器（１７）とを有し、前記第２のＡ／Ｄ変換器は、前記第２の変換結果の下位ビット側又は上位ビット側をディジタル値で出力し、残りのビットをＤ／Ａ変換してアナログ値で出力する手段を備え、前記第１のＡ／Ｄ変換器は、前記第２のＡ／Ｄ変換器から出力されたディジタル値とアナログ値とから前記第２の変換結果のアナログ値を求め、この第２の変換結果のアナログ値と前記第２のアナログ入力信号との差分値と、前記第１のアナログ入力信号との差分をＡ／Ｄ変換して前記第１の変換結果として出力するものである。
また、本発明の差動入力Ａ／Ｄ変換器は、前記ディジタル減算器の代わりに、前記第１の変換結果から前記第２の変換結果を減算した差分変換結果を求めるＣＰＵ（６５）を設けるものである。
【００１５】
また、本発明の差動入力Ａ／Ｄ変換器の１構成例において、前記第１のＡ／Ｄ変換器は、第１の比較信号をＤ／Ａ変換したアナログ値を出力する第１のＤ／Ａ変換器（２１）と、一方の入力端子に前記第１のＤ／Ａ変換器のアナログ値と前記第１のアナログ入力信号とがサンプル・ホールド容量を介して選択的に入力され、他方の入力端子に逐次比較完了後の第２の比較信号をＤ／Ａ変換したアナログ値と前記第２のアナログ入力信号とがサンプル・ホールド容量を介して選択的に入力され、２つの入力端子に入力された信号を逐次比較する第１の比較器（２３）と、この第１の比較器の比較結果を逐次格納すると共に、格納した比較結果のディジタル値を前記第１の比較信号として出力し、逐次比較完了後の比較結果を前記第１の変換結果として出力する第１の逐次比較レジスタ（２２）とを備える逐次比較型のＡ／Ｄ変換器であり、前記第２のＡ／Ｄ変換器は、第２の比較信号をＤ／Ａ変換したアナログ値を出力する第２のＤ／Ａ変換器（３３）と、一方の入力端子に前記第２のＤ／Ａ変換器のアナログ値と前記第２のアナログ入力信号とがサンプル・ホールド容量を介して選択的に入力され、他方の入力端子に基準電圧がサンプル・ホールド容量を介して入力され、２つの入力端子に入力された信号を逐次比較する第２の比較器（３５）と、この第２の比較器の比較結果を逐次格納すると共に、格納した比較結果のディジタル値を前記第２の比較信号として出力し、逐次比較完了後の比較結果を前記第２の変換結果として出力する第２の逐次比較レジスタ（３４）とを備える逐次比較型のＡ／Ｄ変換器である。
【００１６】
また、本発明の差動入力Ａ／Ｄ変換器の１構成例において、前記第１のＡ／Ｄ変換器は、第１の比較信号をＤ／Ａ変換したアナログ値と前記第１のアナログ入力信号との差分を出力する第１の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路（４５）と、前記第２のＡ／Ｄ変換器による逐次比較完了後の第２の比較信号と前記第２のアナログ入力信号との差分を出力する第２の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路（４６）と、前記第１の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路の出力と前記第２の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路の出力とを逐次比較する第１の比較器（４４）と、この第１の比較器の比較結果を逐次格納すると共に、格納した比較結果のディジタル値を前記第１の比較信号として出力し、逐次比較完了後の比較結果を前記第１の変換結果として出力する第１の逐次比較レジスタ（４３）とを備える逐次比較型のＡ／Ｄ変換器であり、前記第２のＡ／Ｄ変換器は、第２の比較信号をＤ／Ａ変換したアナログ値と前記第２のアナログ入力信号との差分を出力する第３の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路（４９）と、基準電圧を出力する基準Ｄ／Ａ変換器＆サンプル・ホールド容量回路（５０）と、前記第３の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路の出力と前記基準Ｄ／Ａ変換器＆サンプル・ホールド容量回路の出力とを逐次比較する第２の比較器（４８）と、この第２の比較器の比較結果を逐次格納すると共に、格納した比較結果のディジタル値を前記第２の比較信号として出力し、逐次比較完了後の比較結果を前記第２の変換結果として出力する第２の逐次比較レジスタ（４７）とを備える逐次比較型のＡ／Ｄ変換器である。
【００１７】
また、本発明の差動入力Ａ／Ｄ変換器の１構成例において、前記第１のＡ／Ｄ変換器は、第１の比較信号の下位ビット側又は上位ビット側をＤ／Ａ変換したアナログ値を求め、このアナログ値と前記第１の比較信号の残りのビットをＤ／Ａ変換したアナログ値とから前記第１の比較信号のアナログ値を求め、この第１の比較信号のアナログ値と前記第１のアナログ入力信号との差分を出力する第１の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路（５５）と、逐次比較完了後の第２の比較信号の下位ビット側又は上位ビット側をＤ／Ａ変換したアナログ値を求め、このアナログ値と前記逐次比較完了後の第２の比較信号の残りのビットをＤ／Ａ変換したアナログ値とから前記第２の比較信号のアナログ値を求め、この第２の比較信号のアナログ値と前記第２のアナログ入力信号との差分を出力する第２の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路（５６）と、前記第１の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路の出力と前記第２の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路の出力とを逐次比較する第１の比較器（５４）と、前記第１の比較信号の残りのビットをＤ／Ａ変換したアナログ値を前記第１の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路に入力する第１の抵抗ストリングＤ／Ａ変換器（５７）と、前記第１の比較器の比較結果を逐次格納すると共に、格納した比較結果のディジタル値を前記第１の比較信号として、この第１の比較信号の下位ビット側又は上位ビット側を前記第１の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路に入力し、前記第１の比較信号の残りのビットを前記第１の抵抗ストリングＤ／Ａ変換器に入力し、逐次比較完了後の比較結果を前記第１の変換結果として出力する第１の逐次比較レジスタ（５３）とを備える逐次比較型のＡ／Ｄ変換器であり、前記第２のＡ／Ｄ変換器は、第２の比較信号の下位ビット側又は上位ビット側をＤ／Ａ変換したアナログ値を求め、このアナログ値と前記第２の比較信号の残りのビットをＤ／Ａ変換したアナログ値とから前記第２の比較信号のアナログ値を求め、この第２の比較信号のアナログ値と前記第２のアナログ入力信号との差分を出力する第３の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路（６０）と、基準電圧を出力する基準Ｄ／Ａ変換器＆サンプル・ホールド容量回路（６１）と、前記第３の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路の出力と前記基準Ｄ／Ａ変換器＆サンプル・ホールド容量回路の出力とを逐次比較する第２の比較器（５９）と、前記第２の比較信号の残りのビットをＤ／Ａ変換したアナログ値を前記第３の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路に入力する第２の抵抗ストリングＤ／Ａ変換器（６２）と、前記第２の比較器の比較結果を逐次格納すると共に、格納した比較結果のディジタル値を前記第２の比較信号として、この第２の比較信号の下位ビット側又は上位ビット側を前記第３の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路に入力し、前記第２の比較信号の残りのビットを前記第２の抵抗ストリングＤ／Ａ変換器に入力し、逐次比較完了後の比較結果を前記第２の変換結果として出力する第２の逐次比較レジスタ（５８）とを備える逐次比較型のＡ／Ｄ変換器である。
また、本発明の差動入力Ａ／Ｄ変換器の１構成例は、前記第２のＡ／Ｄ変換器で逐次比較を実行した後に、前記第１のＡ／Ｄ変換器で逐次比較を実行するものである。
【００１８】
【発明の実施の形態】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は本発明の第１の実施の形態となる逐次比較型差動入力Ａ／Ｄ変換器の構成を示すブロック図、図２は図１の逐次比較型差動入力Ａ／Ｄ変換器の動作タイミングを示すタイミングチャート図である。本実施の形態の逐次比較型差動入力Ａ／Ｄ変換器は、第１のＡ／Ｄ変換器１５と第２のＡ／Ｄ変換器１６とディジタル減算器１７とから構成される。
【００１９】
第１のＡ／Ｄ変換器１５は、第１のアナログ入力信号１と第２のアナログ入力信号２と第２のＡ／Ｄ変換器１６内の第２のＤ／Ａ変換器３３の出力信号とを入力とし、第１変換結果１９を出力する。第２のＡ／Ｄ変換器１６は、第２のアナログ入力信号２を入力とし、第２のＤ／Ａ変換器３３の出力信号を第１のＡ／Ｄ変換器１５に対して出力し、また第２変換結果２０を出力する。ディジタル減算器１７は、第１変換結果１９と第２変換結果２０とを入力とし、これらの減算結果として差分変換結果１８を出力する。
【００２０】
第２のＡ／Ｄ変換器１６内の第２の比較器３５の反転入力には、スイッチ３９とサンプル／ホールド容量３６とを介して第２のアナログ入力信号２が選択的に入力されると同時に、スイッチ３８とサンプル／ホールド容量３６とを介して第２のＤ／Ａ変換器３３の出力信号が選択的に入力される。第２の比較器３５の正転入力には、サンプル／ホールド容量３７を介して第２基準電圧３２が入力される。また、第２の比較器３５の２つの差動入力には、スイッチ４０を介して第１基準電圧３１が選択的に印加される。
【００２１】
第１のＡ／Ｄ変換器１５では第２のＡ／Ｄ変換器１６と異なり、第１の比較器２３の正転入力に、スイッチ２８とサンプル／ホールド容量２５とを介して第２のアナログ入力信号２が選択的に入力されると同時に、スイッチ２９とサンプル／ホールド容量２５とを介して第２のＤ／Ａ変換器３３の出力信号が選択的に入力される。第１の比較器２３の反転入力には、スイッチ２７とサンプル／ホールド容量２４とを介して第１のアナログ入力信号１が選択的に入力されると同時に、スイッチ２６とサンプル／ホールド容量２４とを介して第１のＤ／Ａ変換器２１の出力信号が選択的に入力される。また、第１の比較器２３の２つの差動入力には、スイッチ３０を介して第１基準電圧３１が選択的に印加される。
【００２２】
次に、本実施の形態の逐次比較型差動入力Ａ／Ｄ変換器の動作について図１および図２を用いて説明する。本実施の形態のＡ／Ｄ変換は、図２に示すようにサンプリングと、第１逐次比較と、第２逐次比較と、減算の４つの動作を順次実行する。Ａ／Ｄ変換開始前には、すべてのスイッチ２６〜３０，３８〜４０がオフ状態となっている。
【００２３】
Ａ／Ｄ変換が開始されると、スイッチ２７，２８，３９およびスイッチ３０，４０がオン状態となり、サンプリングが開始される。すなわち、サンプル／ホールド容量２４によって第１のアナログ入力信号１と第１基準電圧３１との差電圧がサンプリングされ、サンプル／ホールド容量２５，３６によって第２のアナログ入力信号２と第１基準電圧３１との差電圧がサンプリングされ、サンプル／ホールド容量３７によって第２基準電圧３２と第１基準電圧３１との差電圧がサンプリングされる。
【００２４】
次に、スイッチ３０，４０をオフ状態にすると、これらサンプル／ホールド容量２４，２５，３６，３７にかかった差電圧は、Ａ／Ｄ変換がすべて完了するまで、サンプル／ホールド容量２４，２５，３６，３７によって保持される。続いて、スイッチ２７，２８，３９をオフ状態にして、第１のアナログ入力信号１と第２のアナログ入力信号２の入力を停止する。
【００２５】
次に、スイッチ２６，３８をオン状態にして、第１のＤ／Ａ変換器２１の出力信号をサンプル／ホールド容量２４に接続すると共に、第２のＤ／Ａ変換器３３の出力信号をサンプル／ホールド容量３６に接続して、第２のＡ／Ｄ変換器１６から第１逐次比較を開始する。
【００２６】
第１逐次比較では、第２の逐次比較レジスタ３４の注目ビットを「１」に設定して、このときの第２の逐次比較レジスタ３４のディジタル値を第２のＤ／Ａ変換器３３でＤ／Ａ変換し、このＤ／Ａ変換したアナログ信号をスイッチ３８及びサンプル／ホールド容量３６を介して第２の比較器３５の反転入力端子に入力する。その結果、第２のＤ／Ａ変換器３３の出力信号とサンプル／ホールド容量３６で保持された電圧との差電圧が第２の比較器３５の反転入力端子に入力され、第２の比較器３５は、反転入力端子の電圧と非反転入力端子の電圧とを比較した結果を第２の逐次比較レジスタ３４の注目ビットに格納する。
【００２７】
第２の逐次比較レジスタ３４の最上位ビットを注目ビットとして、このような逐次比較動作を開始し、比較結果を最上位ビットに格納した後、第２の逐次比較レジスタ３４の上位から２ビット目を注目ビットとして、逐次比較を行い、比較結果を第２の逐次比較レジスタ３４の２ビット目に格納する。続いて、第２の逐次比較レジスタ３４の上位から３ビット目を注目ビットとして、逐次比較を行う。このように、最上位ビットから１ビットずつ下位ビットへと注目ビットを移行させながら、逐次比較動作を順次行う。
【００２８】
第２の逐次比較レジスタ３４の最下位ビットを注目ビットとする逐次比較が終了して、比較結果が第２の逐次比較レジスタ３４の全ビットに格納されると、第１逐次比較が完了する。このとき、第２の逐次比較レジスタ３４に格納されたディジタル値が第２変換結果２０として出力される。以上のようにして、第２のＡ／Ｄ変換器１６は、第２のアナログ入力信号２をＡ／Ｄ変換した結果のディジタル値、すなわち第２変換結果２０を出力する。第１逐次比較の完了後、スイッチ３８をオフ状態にする。
【００２９】
次に、スイッチ２９をオン状態にして、第２のＤ／Ａ変換器３３の出力信号をサンプル／ホールド容量２５に接続して、第２逐次比較を開始する。第２逐次比較では、第１の逐次比較レジスタ２２の注目ビットを「１」に設定して、このときの第１の逐次比較レジスタ２２のディジタル値を第１のＤ／Ａ変換器２１でＤ／Ａ変換し、このＤ／Ａ変換したアナログ信号をスイッチ２６及びサンプル／ホールド容量２４を介して第１の比較器２３の反転入力端子に入力する。その結果、第１のＤ／Ａ変換器２１の出力信号とサンプル／ホールド容量２４で保持された電圧との差電圧が第１の比較器２３の反転入力端子に入力され、また第２のＤ／Ａ変換器３３の出力信号とサンプル／ホールド容量２５で保持された電圧との差電圧が第１の比較器２３の非反転入力端子に入力され、第１の比較器２３は、反転入力端子の電圧と非反転入力端子の電圧とを比較した結果を第１の逐次比較レジスタ２２の注目ビットに格納する。
【００３０】
第１の逐次比較レジスタ２２の最上位ビットを注目ビットとして、このような逐次比較動作を開始し、比較結果を最上位ビットに格納した後、第１の逐次比較レジスタ２２の上位から２ビット目を注目ビットとして、逐次比較を行い、比較結果を第１の逐次比較レジスタ２２の２ビット目に格納する。続いて、第１の逐次比較レジスタ２２の上位から３ビット目を注目ビットとして、逐次比較を行う。このように、最上位ビットから１ビットずつ下位ビットへと注目ビットを移行させながら、逐次比較動作を順次行う。
【００３１】
第１の逐次比較レジスタ２２の最下位ビットを注目ビットとする逐次比較が終了して、比較結果が第１の逐次比較レジスタ２２の全ビットに格納されると、第２逐次比較が完了する。このとき、第１の逐次比較レジスタ２２に格納されたディジタル値が第１変換結果１９として出力される。以上のようにして、第１のＡ／Ｄ変換器１５は、第１のアナログ入力信号１をＡ／Ｄ変換した結果のディジタル値、すなわち第１変換結果１９を出力する。
【００３２】
第２逐次比較の完了後、スイッチ２６，２９をオフ状態にする。ディジタル減算器１７は、第１変換結果１９から第２変換結果２０を減算して、その減算結果として差分変換結果１８を出力する。
【００３３】
第２のＡ／Ｄ変換器１６で第２のアナログ入力信号２をＡ／Ｄ変換したとき、この第２のアナログ入力信号２の電圧をＶｉｎ＿Ｍ、第２のＡ／Ｄ変換器１６での量子化誤差をＶｅｒｒ＿Ｍ、第２の変換結果２０をアナログ電圧に変換する関数をＶ（ＡＤＣＲ＿Ｍ）とすると、電圧Ｖｉｎ＿Ｍは次式のように表すことができる。
Ｖｉｎ＿Ｍ＝Ｖ（ＡＤＣＲ＿Ｍ）＋Ｖｅｒｒ＿Ｍ            ・・・（６）
【００３４】
次に、第１のＡ／Ｄ変換器１５では、第２逐次比較時にスイッチ２９がオン状態となって第２のアナログ入力信号２から第２のＤ／Ａ変換器３３の出力信号への入力切り換えが行われることにより、Ｖ（ＡＤＣＲ＿Ｍ）がサンプル／ホールド容量２５を介して印加され、次式のように、サンプリング時のＶｉｎ＿Ｍから第２逐次比較時のＶ（ＡＤＣＲ＿Ｍ）へと入力電圧が変化する。
Ｖｉｎ＿Ｍ→Ｖ（ＡＤＣＲ＿Ｍ）                          ・・・（７）
【００３５】
また、第１の比較器２３の反転入力端子には、サンプル／ホールド容量２４を介して第１のアナログ入力信号１が入力されている。サンプリング直後には第１の比較器２３の２つの入力電圧はともに第１基準電圧３１であったが、第２逐次比較開始時には第１の比較器２３の非反転入力端子側では、式（７）のようにサンプル／ホールド容量２５に印加される電圧が変化するので、式（６）より電荷保存則を用いて、次式が成立する。
Ｖｒｅｆ１−｛Ｖｉｎ＿Ｍ−Ｖ（ＡＤＣＲ＿Ｍ）｝
＝Ｖｒｅｆ１−Ｖｅｒｒ＿Ｍ                           ・・・（８）
【００３６】
式（８）において、Ｖｒｅｆ１は第１基準電圧３１の値である。よって、第２逐次比較で探す電圧は、第１の比較器２３の反転入力端子の電圧Ｖｅｒｆ１−Ｖｅｒｒ＿Ｍとなり、サンプル／ホールド容量２４の入力側の電圧で言い換えると、電荷保存則よりＶｉｎ＿Ｐ−Ｖｅｒｒ＿Ｍとなる。
【００３７】
この電圧をＡ／Ｄ変換した結果である第１変換結果１９の値をＡＤＣＲ＿Ｐ、第１変換結果１９の値をアナログ電圧に変換する関数をＶ（ＡＤＣＲ＿Ｐ）、第１のアナログ入力信号１の電圧をＶｉｎ＿Ｐ、第１のＡ／Ｄ変換器１５での量子化誤差をＶｅｒｒとすると、次式が成立する。
Ｖｉｎ＿Ｐ−Ｖｅｒｒ＿Ｍ＝Ｖ（ＡＤＣＲ＿Ｐ）＋Ｖｅｒｒ  ・・・（９）
【００３８】
式（９）は、第２のＡ／Ｄ変換器１６の量子化誤差Ｖｅｒｒ＿Ｍを第１のアナログ入力信号１に重畳して第１のＡ／Ｄ変換器１５でＡ／Ｄ変換したことを意味している。差分変換結果１８をアナログ電圧に変換する関数をＶ（ＡＤＣＲ）とすると、差分変換結果１８は、次式のように表される。
Ｖ（ＡＤＣＲ）＝Ｖ（ＡＤＣＲ＿Ｐ）−Ｖ（ＡＤＣＲ＿Ｍ）  ・・（１０）
【００３９】
式（１０）に式（６）と式（９）とを変形して代入すると、次式が得られる。
0003657218.tif 000003
【００４０】
本実施の形態では、第１のＤ／Ａ変換器２１の出力信号と第１のアナログ入力信号１とをサンプル／ホールド容量２４を介して第１の比較器２３の反転入力端子に入力し、第２のＤ／Ａ変換器３３の出力信号と第２のアナログ入力信号２とをサンプル／ホールド容量２５を介して第１の比較器２３の非反転入力端子に入力することにより、第２のＡ／Ｄ変換器１６の量子化誤差Ｖｅｒｒ＿Ｍを第１のアナログ入力信号１に重畳して第１のＡ／Ｄ変換器１５でＡ／Ｄ変換する。
【００４１】
したがって、第２のＡ／Ｄ変換器１６の量子化誤差Ｖｅｒｒ＿Ｍが含まれる第１変換結果１９から同量子化誤差Ｖｅｒｒ＿Ｍが含まれる第２変換結果２０を減算すれば、第１逐次比較で生じた量子化誤差Ｖｅｒｒ＿Ｍは、式（１１）に示すように打ち消される。この結果、差分変換結果１８に現れる量子化誤差は、第１のＡ／Ｄ変換器１５の第２逐次比較で生じる量子化誤差Ｖｅｒｒのみとなり、−１／２ＬＳＢ〜＋１／２ＬＳＢの範囲となる。
【００４２】
また、ここでは量子化誤差のみを議論したが、Ｖｅｒｒ＿Ｍを第２のＡ／Ｄ変換器１６の誤差全体と置き換えて考えると、第２のＡ／Ｄ変換器１６の誤差全体が打ち消され、第１のＡ／Ｄ変換器１５の誤差だけが差分変換結果１８に反映される。
【００４３】
また、本実施の形態の効果の説明は第１のＡ／Ｄ変換器１５と第２のＡ／Ｄ変換器１６の分解能が同じであるものとして考えたが、第１の比較器２３の同相入力範囲が十分広ければ、第２のＡ／Ｄ変換器１６は第１のＡ／Ｄ変換器１５と同じ電圧精度があれば同じ分解能ではなくとも十分な変換精度が得られる。また、第１のＡ／Ｄ変換器１５と第２のＡ／Ｄ変換器１６が同じｎビットの分解能を持つＡ／Ｄ変換器であっても第１逐次比較で上位ビットからｎビット未満の変換だけを行っても同様の効果を得ることができる。
【００４４】
また、本実施の形態では、ディジタル値の差分変換結果１８を得るため、第１のアナログ入力信号１と第２のアナログ入力信号２の大小関係に無関係に差動入力Ａ／Ｄ変換を実行できる効果もある。さらに、差分変換結果１８に符合ビットを１ビット追加すれば、第１のアナログ入力信号１と第２のアナログ入力信号２の大小関係も表現可能である。
【００４５】
［第２の実施の形態］
図３は本発明の第２の実施の形態となる逐次比較型差動入力Ａ／Ｄ変換器の構成を示すブロック図である。本実施の形態の逐次比較型差動入力Ａ／Ｄ変換器は、第１のＡ／Ｄ変換器４１と第２のＡ／Ｄ変換器４２とディジタル減算器１７とから構成される。本実施の形態は、第１の実施の形態の図１に示す差動入力Ａ／Ｄ変換器の第１のＡ／Ｄ変換器１５を図３に示す第１のＡ／Ｄ変換器４１に置き換え、第２のＡ／Ｄ変換器１６を第１のＡ／Ｄ変換器４２に置き換えた構成となっている。
【００４６】
第２のＡ／Ｄ変換器４２は、第２の逐次比較レジスタ４７と第２の比較器４８と容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路４９と基準Ｄ／Ａ変換器＆サンプル・ホールド容量回路５０とから構成される。第２のＡ／Ｄ変換器４２は、第２のアナログ入力信号２が入力される容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量４９の出力と基準Ｄ／Ａ変換器＆サンプル・ホールド容量回路５０の出力とが第２比較器４８に入力される点と、第２逐次比較レジスタ４７の出力が第１のＡ／Ｄ変換器４１に入力される点が図１に示した差動入力Ａ／Ｄ変換器の第２のＡ／Ｄ変換器１６と異なる。
【００４７】
第１のＡ／Ｄ変換器４１は、第１の逐次比較レジスタ４３と第１の比較器４４と容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路４５と容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路４６とから構成される。第１のＡ／Ｄ変換器４１は、第１のアナログ入力信号１が入力される容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路４５の出力と第２のアナログ入力信号２および第２逐次比較レジスタ４７の出力が入力される容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路４６の出力とが第１比較器４４に入力される点が図１に示した差動入力Ａ／Ｄ変換器の第１のＡ／Ｄ変換器１５と異なる。
【００４８】
次に、本実施の形態の動作について説明する。本実施の形態においても、第１の実施の形態と同様に、サンプリングと、第１逐次比較と、第２逐次比較と、減算の４つの動作を順次実行する。
【００４９】
サンプリングにおいて、容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路４５は、第１のアナログ入力信号１の電圧を保持し、容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路４６，４９は、第２のアナログ入力信号２の電圧を保持し、基準Ｄ／Ａ変換器＆サンプル・ホールド容量回路５０は、第１の実施の形態の第２基準電圧３２に相当する電圧を保持する。
【００５０】
次に、第１逐次比較では、第２の逐次比較レジスタ４７の注目ビットを「１」に設定して、このときの第２の逐次比較レジスタ４７のディジタル値を容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路４９でＤ／Ａ変換する。そして、このＤ／Ａ変換したアナログ信号と容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路４９で保持した電圧との差電圧が第２の比較器４８の反転入力端子に入力され、また基準Ｄ／Ａ変換器＆サンプル・ホールド容量回路５０で保持した電圧が第２の比較器４８の非反転入力端子に入力され、第２の比較器４８は、反転入力端子の電圧と非反転入力端子の電圧とを比較した結果を第２の逐次比較レジスタ４７の注目ビットに格納する。
【００５１】
このような第１逐次比較を、第１の実施の形態と同様に、第２の逐次比較レジスタ４７の最上位ビットから１ビットずつ下位ビットへと注目ビットを移行させながら順次行う。比較結果が第２の逐次比較レジスタ４７の全ビットに格納されると、第１逐次比較が完了する。このとき、第２の逐次比較レジスタ４７に格納されたディジタル値が第２変換結果２０として出力される。
【００５２】
次に、第２逐次比較では、第１の逐次比較レジスタ４３の注目ビットを「１」に設定して、このときの第１の逐次比較レジスタ４３のディジタル値を容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路４５でＤ／Ａ変換し、第２のＡ／Ｄ変換器４２の第２の逐次比較レジスタ４７から出力されるディジタル値（第２変換結果２０）を容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路４６でＤ／Ａ変換する。
【００５３】
そして、容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路４５でＤ／Ａ変換したアナログ信号と回路４５で保持した電圧との差電圧が第１の比較器４４の反転入力端子に入力され、また容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路４６でＤ／Ａ変換したアナログ信号と回路４６で保持した電圧との差電圧が第１の比較器４４の非反転入力端子に入力され、第１の比較器４４は、反転入力端子の電圧と非反転入力端子の電圧とを比較した結果を第１の逐次比較レジスタ４３の注目ビットに格納する。
【００５４】
このような第２逐次比較を、第１の実施の形態と同様に、第１の逐次比較レジスタ４３の最上位ビットから１ビットずつ下位ビットへと注目ビットを移行させながら順次行う。比較結果が第１の逐次比較レジスタ４３の全ビットに格納されると、第２逐次比較が完了する。このとき、第１の逐次比較レジスタ４３に格納されたディジタル値が第１変換結果１９として出力される。ディジタル減算器１７の動作は第１の実施の形態と同じである。
【００５５】
第１の実施の形態では、第１逐次比較の結果を第２のＤ／Ａ変換器３３の出力としてアナログ値で第１のＡ／Ｄ変換器１５に入力していたが、本実施の形態では、第１逐次比較の結果を第２逐次比較レジスタ４７の出力というディジタル値で第１のＡ／Ｄ変換器４１に入力し、第１のＡ／Ｄ変換器４１内の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路４６でアナログ値に変換して第１の実施の形態と同じ動作を実現している。
【００５６】
［第３の実施の形態］
図４は本発明の第３の実施の形態となる逐次比較型差動入力Ａ／Ｄ変換器の構成を示すブロック図である。本実施の形態の逐次比較型差動入力Ａ／Ｄ変換器は、第１のＡ／Ｄ変換器５１と第２のＡ／Ｄ変換器５２とディジタル減算器１７とから構成される。
【００５７】
第１のＡ／Ｄ変換器５１は、第１の逐次比較レジスタ５３と第１の比較器５４と容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路５５と容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路５６と抵抗ストリングＤ／Ａ変換器５７とから構成される。第２のＡ／Ｄ変換器５２は、第２の逐次比較レジスタ５８と第２の比較器５９と容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路６０と基準Ｄ／Ａ変換器＆サンプル・ホールド容量回路６１と抵抗ストリングＤ／Ａ変換器６２とから構成される。
【００５８】
本実施の形態では、第１のＡ／Ｄ変換器５１の内蔵Ｄ／Ａ変換器を容量アレイＤ／Ａ変換器＆サンプル・ホールド容量５５と抵抗ストリングＤ／Ａ変換器５７で構成し、第２のＡ／Ｄ変換器５２の内蔵Ｄ／Ａ変換器を容量アレイＤ／Ａ変換器＆サンプル・ホールド容量６０と抵抗ストリングＤ／Ａ変換器６２で構成している。
【００５９】
本実施の形態においても、第１の実施の形態と同様に、サンプリングと、第１逐次比較と、第２逐次比較と、減算の４つの動作を順次実行する。サンプリングにおいて、容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路５５は、第１のアナログ入力信号１の電圧を保持し、容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路５６，６０は、第２のアナログ入力信号２の電圧を保持し、基準Ｄ／Ａ変換器＆サンプル・ホールド容量回路６０は、第１の実施の形態の第２基準電圧３２に相当する電圧を保持する。
【００６０】
次に、第１逐次比較では、第２の逐次比較レジスタ５８の注目ビットを「１」に設定して、このとき第２の逐次比較レジスタ５８から出力されるディジタル値の上位ビット側を容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路６０でＤ／Ａ変換し、下位ビット側を抵抗ストリングＤ／Ａ変換器６２でＤ／Ａ変換する。
【００６１】
そして、容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路６０及び抵抗ストリングＤ／Ａ変換器６２でＤ／Ａ変換したアナログ信号と回路６０で保持した電圧との差電圧が第２の比較器５９の反転入力端子に入力され、また基準Ｄ／Ａ変換器＆サンプル・ホールド容量回路６１で保持した電圧が第２の比較器５９の非反転入力端子に入力され、第２の比較器５９は、反転入力端子の電圧と非反転入力端子の電圧とを比較した結果を第２の逐次比較レジスタ５８の注目ビットに格納する。
【００６２】
このような第１逐次比較を、第１の実施の形態と同様に、第２の逐次比較レジスタ５８の最上位ビットから１ビットずつ下位ビットへと注目ビットを移行させながら順次行う。比較結果が第２の逐次比較レジスタ５８の全ビットに格納されると、第１逐次比較が完了する。このとき、第２の逐次比較レジスタ５８に格納されたディジタル値が第２変換結果２０として出力される。
【００６３】
次に、第２逐次比較では、第１の逐次比較レジスタ５３の注目ビットを「１」に設定して、このとき第１の逐次比較レジスタ５３から出力されるディジタル値の上位ビット側を容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路５５でＤ／Ａ変換し、下位ビット側を抵抗ストリングＤ／Ａ変換器５７でＤ／Ａ変換する。また、第２のＡ／Ｄ変換器５２の第２の逐次比較レジスタ５８から出力されるディジタル値（第２変換結果２０）の上位ビット側を容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路５６でＤ／Ａ変換し、下位ビット側を抵抗ストリングＤ／Ａ変換器６２でＤ／Ａ変換する。
【００６４】
そして、容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路５５及び抵抗ストリングＤ／Ａ変換器５７でＤ／Ａ変換したアナログ信号と回路５５で保持した電圧との差電圧が第１の比較器５４の反転入力端子に入力され、また容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路５６及び抵抗ストリングＤ／Ａ変換器６２でＤ／Ａ変換したアナログ信号と回路５６で保持した電圧との差電圧が第１の比較器５４の非反転入力端子に入力され、第１の比較器５４は、反転入力端子の電圧と非反転入力端子の電圧とを比較した結果を第１の逐次比較レジスタ５３の注目ビットに格納する。
【００６５】
このような第２逐次比較を、第１の実施の形態と同様に、第１の逐次比較レジスタ５３の最上位ビットから１ビットずつ下位ビットへと注目ビットを移行させながら順次行う。比較結果が第１の逐次比較レジスタ５３の全ビットに格納されると、第２逐次比較が完了する。このとき、第１の逐次比較レジスタ５３に格納されたディジタル値が第１変換結果１９として出力される。ディジタル減算器１７の動作は第１の実施の形態と同じである。
【００６６】
第１の実施の形態では、第１逐次比較の結果を第２のＤ／Ａ変換器３３の出力としてアナログ値で第１のＡ／Ｄ変換器１５に入力し、第２の実施の形態では、第１逐次比較の結果を第２逐次比較レジスタ４７の出力というディジタル値で第１のＡ／Ｄ変換器４１に入力し、第１のＡ／Ｄ変換器４１内の容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路４６でアナログ値に変換して第１の実施の形態と同じ動作を実現していた。
【００６７】
これに対して、本実施の形態では、抵抗ストリングＤ／Ａ変換器で比較するビットについては第１逐次比較の結果を抵抗ストリングＤ／Ａ変換器６２の出力信号というアナログ値で第１のＡ／Ｄ変換器５１に入力し、容量アレイＤ／Ａ変換器で比較するビットについては第１逐次比較の結果を第２逐次比較レジスタ５８の値そのままのディジタル値で第１のＡ／Ｄ変換器５１に入力し、抵抗ストリングＤ／Ａ変換器６２でＤ／Ａ変換した下位ビット側と容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路５６でＤ／Ａ変換する上位ビット側とから、第１逐次比較の結果をアナログ値に変換して、第１の実施の形態と同じ動作を実現している。
【００６８】
なお、本実施の形態では、上位ビット側のＤ／Ａ変換を容量アレイ型Ｄ／Ａ変換器で行い、下位ビット側のＤ／Ａ変換を抵抗ストリングＤ／Ａ変換器で行っているが、これと逆に上位ビット側のＤ／Ａ変換を抵抗ストリングＤ／Ａ変換器で行い、下位ビット側のＤ／Ａ変換を容量アレイ型Ｄ／Ａ変換器で行うようにしてもよい。
【００６９】
［第４の実施の形態］
図５は本発明の第４の実施の形態となる逐次比較型差動入力Ａ／Ｄ変換器の構成を示すブロック図である。本実施の形態の逐次比較型差動入力Ａ／Ｄ変換器は、第１のＡ／Ｄ変換器６３と第２のＡ／Ｄ変換器６４とＣＰＵ６５とから構成される。
【００７０】
第１のＡ／Ｄ変換器６３と第２のＡ／Ｄ変換器６４は、第１の実施の形態で説明した第１のＡ／Ｄ変換器１５と第２のＡ／Ｄ変換器１６、第２の実施の形態で説明した第１のＡ／Ｄ変換器４１と第２のＡ／Ｄ変換器４２、あるいは第３の実施の形態で説明した第１のＡ／Ｄ変換器５１と第２のＡ／Ｄ変換器５２と同じ構成である。第１〜第３の実施の形態と同様に、第１のＡ／Ｄ変換器６３は第１変換結果１９を出力し、第２のＡ／Ｄ変換器６４は第２変換結果２０を出力する。
【００７１】
本実施の形態では、逐次比較型差動入力Ａ／Ｄ変換器を内蔵するＬＳＩチップがＣＰＵ（マイクロプロセッサ）６５を内蔵しており、ＣＰＵ６５は、第１変換結果１９から第２変換結果２０を減算して、その減算結果として差分変換結果１８を出力する。これにより、本実施の形態では、ディジタル減算器１７をなくすことができ、チップ面積を節約することが可能となる。
【００７２】
【発明の効果】
本発明によれば、第２の変換結果をアナログ値で出力する手段を第２のＡ／Ｄ変換器に設け、第２のＡ／Ｄ変換器から出力されたアナログ値と第２のアナログ入力信号との差分をＡ／Ｄ変換した結果を第１の変換結果に重畳する手段を第１のＡ／Ｄ変換器に設けることにより、第２のＡ／Ｄ変換器の誤差を第１のアナログ入力信号に重畳して第１のＡ／Ｄ変換器でＡ／Ｄ変換し、第２のＡ／Ｄ変換器の誤差が含まれる第１変換結果から同誤差が含まれる第２変換結果を減算することで、第２のＡ／Ｄ変換器の誤差を打ち消すようにしたので、差分変換結果に現れる誤差を第１のＡ／Ｄ変換器で生じる誤差のみとすることができる。したがって、差動入力Ａ／Ｄ変換器の量子化誤差を−１／２ＬＳＢ〜＋１／２ＬＳＢの範囲にすることができる。その結果、Ａ／Ｄ変換器を高精度化する必要がなくなり、またアナログ減算器を使用しないことから、アナログ減算器を高精度化する必要がなくなる。
【００７３】
また、第２の変換結果をディジタル値で出力する手段を第２のＡ／Ｄ変換器に設け、第２のＡ／Ｄ変換器から出力されたディジタル値をＤ／Ａ変換して第２の変換結果のアナログ値を求め、この第２の変換結果のアナログ値と第２のアナログ入力信号との差分をＡ／Ｄ変換した結果を第１の変換結果に重畳する手段を第１のＡ／Ｄ変換器に設けることにより、第２のＡ／Ｄ変換器の誤差を第１のアナログ入力信号に重畳して第１のＡ／Ｄ変換器でＡ／Ｄ変換し、第２のＡ／Ｄ変換器の誤差が含まれる第１変換結果から同誤差が含まれる第２変換結果を減算することで、第２のＡ／Ｄ変換器の誤差を打ち消すようにしたので、差分変換結果に現れる誤差を第１のＡ／Ｄ変換器で生じる誤差のみとすることができる。したがって、差動入力Ａ／Ｄ変換器の量子化誤差を−１／２ＬＳＢ〜＋１／２ＬＳＢの範囲にすることができる。その結果、Ａ／Ｄ変換器を高精度化する必要がなくなり、またアナログ減算器を使用しないことから、アナログ減算器を高精度化する必要がなくなる。
【００７４】
また、第２の変換結果の下位ビット側又は上位ビット側をディジタル値で出力し、残りのビットをＤ／Ａ変換してアナログ値で出力する手段を第２のＡ／Ｄ変換器に設け、第２のＡ／Ｄ変換器から出力されたディジタル値とアナログ値とから第２の変換結果のアナログ値を求め、この第２の変換結果のアナログ値と第２のアナログ入力信号との差分をＡ／Ｄ変換した結果を、第１の変換結果に重畳する手段を第１のＡ／Ｄ変換器に設けることにより、第２のＡ／Ｄ変換器の誤差を第１のアナログ入力信号に重畳して第１のＡ／Ｄ変換器でＡ／Ｄ変換し、第２のＡ／Ｄ変換器の誤差が含まれる第１変換結果から同誤差が含まれる第２変換結果を減算することで、第２のＡ／Ｄ変換器の誤差を打ち消すようにしたので、差分変換結果に現れる誤差を第１のＡ／Ｄ変換器で生じる誤差のみとすることができる。したがって、差動入力Ａ／Ｄ変換器の量子化誤差を−１／２ＬＳＢ〜＋１／２ＬＳＢの範囲にすることができる。その結果、Ａ／Ｄ変換器を高精度化する必要がなくなり、またアナログ減算器を使用しないことから、アナログ減算器を高精度化する必要がなくなる。
【００７５】
また、ディジタル減算器の代わりに、第１の変換結果から第２の変換結果を減算した差分変換結果を求めるＣＰＵを設けることにより、差動入力Ａ／Ｄ変換器を内蔵するＬＳＩチップ内にＣＰＵが内蔵されている場合には、このＣＰＵを利用することができるので、ディジタル減算器をなくすことができ、チップ面積を節約することが可能となる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態となる逐次比較型差動入力Ａ／Ｄ変換器の構成を示すブロック図である。
【図２】  図１の逐次比較型差動入力Ａ／Ｄ変換器の動作タイミングを示すタイミングチャート図である。
【図３】  本発明の第２の実施の形態となる逐次比較型差動入力Ａ／Ｄ変換器の構成を示すブロック図である。
【図４】  本発明の第３の実施の形態となる逐次比較型差動入力Ａ／Ｄ変換器の構成を示すブロック図である。
【図５】  本発明の第４の実施の形態となる逐次比較型差動入力Ａ／Ｄ変換器の構成を示すブロック図である。
【図６】  従来の差動入力Ａ／Ｄ変換器の構成を示すブロック図である。
【図７】  図６のアナログ減算器の構成を示すブロック図である。
【図８】  従来の他の差動入力Ａ／Ｄ変換器の構成を示すブロック図である。
【符号の説明】
１…第１のアナログ入力信号、２…第２のアナログ入力信号、１５、４１、５１、６３…第１のＡ／Ｄ変換器、１６、４２、５２、６４…第２のＡ／Ｄ変換器、１７…ディジタル減算器、１８…差分変換結果、１９…第１変換結果、２０…第２変換結果、２１…第１のＤ／Ａ変換器、２２、４３、５３…第１の逐次比較レジスタ、２３、４４、５４…第１の比較器、２４、２５…サンプル／ホールド容量、２６〜３０…スイッチ、３３…第２のＤ／Ａ変換器、３４、４７、５８…第２の逐次比較レジスタ、３５、４８、５９…第２の比較器、３６、３７…サンプル／ホールド容量、３８〜４０…スイッチ、４５、４６、４９、５５、５６、６０…容量アレイ型Ｄ／Ａ変換器＆サンプル・ホールド容量回路、５０、６１…基準Ｄ／Ａ変換器＆サンプル・ホールド容量回路、５７、６２…抵抗ストリングＤ／Ａ変換器、６５…ＣＰＵ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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