(57)【特許請求の範囲】
【請求項１】
電源電圧の供給ノードと、
前記電源電圧の供給ノードに与えられる電源電圧の値が第１の電圧に対して低いか高いかを検知し、この検知結果に応じた第１の信号を出力する第１の電圧検知回路と、
前記電源電圧の供給ノードに与えられる電源電圧の値が前記第１の電圧よりも高い第２の電圧に対して低いか高いかを検知し、この検知結果に応じた第２の信号を出力する第２の電圧検知回路と、
前記電源電圧の供給ノードに与えられる電源電圧を受けて動作する内部回路と、
前記第１、第２の信号を受け、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して低いものに対応するときは前記内部回路の全ての機能を停止させ、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して高いものでありかつ前記第２の信号として前記電源電圧の値が前記第２の電圧に対して低いものに対応するときは前記内部回路の機能の一部を停止させる制御を行なう制御回路とを具備し、
前記第１及び第２の電圧検知回路はそれぞれ、
一端が前記電源電圧の供給ノードに接続された第１の抵抗素子と、
一端が前記第１の抵抗素子の他端に接続された第２の抵抗素子と、
ソース、ドレイン間の電流通路の一端とゲートが接続され、ソース、ドレイン間の電流通路が前記第２の抵抗素子の他端と基準電位のノードとの間に接続された第１極性の第１のＭＯＳトランジスタと、
ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記第１及び第２の抵抗素子の接続ノードに接続された第２極性の第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端と基準電位のノードとの間に接続された第３の抵抗素子とを含んで構成され、
前記第１、第２の電圧検知回路における前記第１、第２の抵抗素子の値をＲ１１、Ｒ１２としたときに、第１の電圧検知回路におけるＲ１２／Ｒ１１の比の値が第２の電圧検知回路におけるＲ１２／Ｒ１１の比の値に比べて小さく設定されていることを特徴とする半導体集積回路。
【請求項２】
電源電圧の供給ノードと、
前記電源電圧の供給ノードに与えられる電源電圧の値が第１の電圧に対して低いか高いかを検知し、この検知結果に応じた第１の信号を出力する第１の電圧検知回路と、
前記電源電圧の供給ノードに与えられる電源電圧の値が前記第１の電圧よりも高い第２の電圧に対して低いか高いかを検知し、この検知結果に応じた第２の信号を出力する第２の電圧検知回路と、
前記電源電圧の供給ノードに与えられる電源電圧を受けて動作する内部回路と、
前記第１、第２の信号を受け、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して低いものに対応するときは前記内部回路の全ての機能を停止させ、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して高いものでありかつ前記第２の信号として前記電源電圧の値が前記第２の電圧に対して低いものに対応するときは前記内部回路の機能の一部を停止させる制御を行なう制御回路とを具備し、
前記第１の電圧検知回路は、
一端が前記電源電圧の供給ノードに接続された第１の抵抗素子と、
ソース、ドレイン間の電流通路の一端及びゲートが前記第１の抵抗の他端に接続され、電流通路の他端が基準電位のノードに接続された第１極性の第１のＭＯＳトランジスタと、
ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記第１の抵抗素子の他端に接続された第２極性の第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端と基準電位のノードとの間に接続された第２の抵抗素子とを含んで構成され、
前記第２の電圧検知回路は、
一端が前記電源電圧の供給ノードに接続された第３の抵抗素子と、
一端が前記第３の抵抗素子の他端に接続された第４の抵抗素子と、
ソース、ドレイン間の電流通路の一端及びゲートが前記第４の抵抗素子の他端に接続され、電流通路の他端が基準電位のノードに接続された第１極性の第３のＭＯＳトランジスタと、
ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記第３の抵抗素子の他端に接続された第２極性の第４のＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端と基準電位のノードとの間に接続された第５の抵抗素子とを含んで構成されていることを特徴とする半導体集積回路。
【請求項３】
前記第１の電圧検知回路には、前記第２のＭＯＳトランジスタのソース、ドレイン間の電流通路の一端と前記第２の抵抗素子との接続ノードにおける信号を増幅して前記第１の信号を発生する第１の増幅回路がさらに設けられ、
前記第２の電圧検知回路には、前記第４のＭＯＳトランジスタのソース、ドレイン間の電流通路の一端と前記第５の抵抗素子との接続ノードにおける信号を増幅して前記第２の信号を発生する第２の増幅回路がさらに設けられていることを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記内部回路がフラッシュメモリセルを含むメモリ回路であり、前記第２の電圧より低い電源電圧の下で停止する機能が前記フラッシュメモリセルに対するデータの書き込み機能及び前記フラッシュメモリセルのデータ消去機能であることを特徴とする請求項１または２記載の半導体集積回路。
【請求項５】
電源電圧の供給ノードと、
前記電源電圧の供給ノードに与えられる電源電圧の値が第１の電圧に対して低いか高いかを検知し、この検知結果に応じた第１の信号を出力する第１の電圧検知回路と、
前記電源電圧の供給ノードに与えられる電源電圧の値が前記第１の電圧よりも高い第２の電圧に対して低いか高いかを検知し、この検知結果に応じた第２の信号を出力する第２の電圧検知回路と、
前記電源電圧の供給ノードに与えられる電源電圧を受けて動作する内部回路と、
前記第１、第２の信号を受け、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して低いものに対応するときは前記内部回路の全ての機能を停止させ、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して高いものでありかつ前記第２の信号として前記電源電圧の値が前記第２の電圧に対して低いものに対応するときは前記内部回路の機能の一部を停止させる制御を行なう制御回路とを具備し、
前記第１及び第２の電圧検知回路はそれぞれ、
一端が前記電源電圧の供給ノードに接続された第１の抵抗素子と、
一端が前記第１の抵抗素子の他端に接続された第２の抵抗素子と、
アノード、カソード間の電流通路の一端が前記第２の抵抗素子の他端に接続され、電流通路の他端が基準電位のノードに接続されたダイオードと、
ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記第１及び第２の抵抗素子の接続ノードに接続されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタのソース、ドレイン間の電流通路の他端と基準電位のノードとの間に接続された第３の抵抗素子とを含んで構成され、
前記第１、第２の電圧検知回路における第１、第２の抵抗素子の値をＲ１１、Ｒ１２としたときに、第１の電圧検知回路におけるＲ１２／Ｒ１１の比の値が第２の電圧検知回路におけるＲ１２／Ｒ１１の比の値に比べて小さく設定されていることを特徴とする半導体集積回路。
【請求項６】
電源電圧の供給ノードと、
前記電源電圧の供給ノードに与えられる電源電圧の値が第１の電圧に対して低いか高いかを検知し、この検知結果に応じた第１の信号を出力する第１の電圧検知回路と、
前記電源電圧の供給ノードに与えられる電源電圧の値が前記第１の電圧よりも高い第２の電圧に対して低いか高いかを検知し、この検知結果に応じた第２の信号を出力する第２の電圧検知回路と、
前記電源電圧の供給ノードに与えられる電源電圧を受けて動作する内部回路と、
前記第１、第２の信号を受け、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して低いものに対応するときは前記内部回路の全ての機能を停止させ、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して高いものでありかつ前記第２の信号として前記電源電圧の値が前記第２の電圧に対して低いものに対応するときは前記内部回路の機能の一部を停止させる制御を行なう制御回路とを具備し、
前記第１の電圧検知回路は、
一端が前記電源電圧の供給ノードに接続された第１の抵抗素子と、
アノード、カソード間の電流通路の一端が前記第１の抵抗素子の他端に接続され、電流通路の他端が基準電位のノードに接続された第１のダイオードと、
ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記第１の抵抗素子の他端に接続された第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端と基準電位のノードとの間に接続された第２の抵抗素子とを含んで構成され、
前記第２の電圧検知回路は、
一端が前記電源電圧の供給ノードに接続された第３の抵抗素子と、
一端が前記第３の抵抗素子の他端に接続された第４の抵抗素子と、
アノード、カソード間の電流通路の一端が前記第４の抵抗素子の他端に接続され、電流通路の他端が基準電位のノードに接続された第２のダイオードと、
ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記第３の抵抗素子の他端に接続され、前記第１のＭＯＳトランジスタと同一極性の第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端と基準電位のノードとの間に接続された第５の抵抗素子とを含んで構成されていることを特徴とする半導体集積回路。
【請求項７】
前記第１の電圧検知回路には、前記第１のＭＯＳトランジスタのソース、ドレイン間の電流通路の一端と前記第２の抵抗素子との接続ノードにおける信号を増幅して前記第１の信号を発生する第１の増幅回路がさらに設けられ、
前記第２の電圧検知回路には、前記第２のＭＯＳトランジスタのソース、ドレイン間の電流通路の一端と前記第５の抵抗素子との接続ノードにおける信号を増幅して前記第２の信号を発生する第２の増幅回路がさらに設けられていることを特徴とする請求項６記載の半導体集積回路。
【請求項８】
前記内部回路がフラッシュメモリセルを含むメモリ回路であり、前記第２の電圧より低い電源電圧の下で停止する機能が前記フラッシュメモリセルに対するデータの書き込み機能及び前記フラッシュメモリセルのデータ消去機能であることを特徴とする請求項５または６記載の半導体集積回路。
【請求項９】
電源電圧の供給ノードと、
前記電源電圧の供給ノードに与えられる電源電圧の値が第１の電圧に対して低いか高いかを検知しこの検知結果に応じて第１の信号を出力すると共に前記電源電圧の値が前記第１の電圧よりも高い第２の電圧に対して低いか高いかを検知してこの検知結果に応じて第２の信号を出力する電圧検知回路と、
前記電源電圧の供給ノードに与えられる電源電圧を受けて動作する内部回路と、
前記第１、第２の信号を受け、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して低いものに対応するときは前記内部回路の全ての機能を停止させ、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して高いものでありかつ前記第２の信号として前記電源電圧の値が前記第２の電圧に対して低いものに対応するときは前記内部回路の機能の一部を停止させる制御を行なう制御回路とを具備し、
前記電圧検知回路は、
前記電源電圧の供給ノードと第１のノードとの間に直列接続された少なくとも３個の第１の抵抗素子と、
ソース、ドレイン間の電流通路が前記第１のノードと基準電位のノードとの間に接続され、ゲートが前記第１のノードに接続された第１極性の第１のＭＯＳトランジスタと、
ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記少なくとも３個の第１の抵抗素子の直列接続ノードのうち前記第１のノードに近い側の第１の直列接続ノードに接続された第２極性の第２のＭＯＳトランジスタと、
一端が前記第２のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端に接続され、他端が基準電位のノードに接続されて、この一端を通じて前記第１の信号を発生する第２の抵抗素子と、
ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記少なくとも３個の第１の抵抗素子の直列接続ノードのうち前記電源電圧の供給ノードに近い側の直列接続ノードであって前記第１の直列接続ノードとは異なる第２の直列接続ノードに接続された第２極性の第３のＭＯＳトランジスタと、
一端が前記第３のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端に接続され、他端が基準電位のノードに接続されて、この一端を通じて前記第２の信号を発生する第３の抵抗素子とを有して構成されていることを特徴とする半導体集積回路。
【請求項１０】
電源電圧の供給ノードと、
前記電源電圧の供給ノードに与えられる電源電圧の値が第１の電圧に対して低いか高いかを検知しこの検知結果に応じて第１の信号を出力すると共に前記電源電圧の値が前記第１の電圧よりも高い第２の電圧に対して低いか高いかを検知してこの検知結果に応じて第２の信号を出力する電圧検知回路と、
前記電源電圧の供給ノードに与えられる電源電圧を受けて動作する内部回路と、
前記第１、第２の信号を受け、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して低いものに対応するときは前記内部回路の全ての機能を停止させ、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して高いものでありかつ前記第２の信号として前記電源電圧の値が前記第２の電圧に対して低いものに対応するときは前記内部回路の機能の一部を停止させる制御を行なう制御回路とを具備し、
前記電圧検知回路は、
前記電源電圧の供給ノードと第１のノードとの間に直列接続された少なくとも３個の第１の抵抗素子と、
アノード、カソード間の電流通路の一端が前記第１のノードに接続され、電流通路の他端が基準電位のノードに接続されたダイオードと、
ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記少なくとも３個の第１の抵抗素子の直列接続ノードのうち前記第１のノードに近い側の第１の直列接続ノードに接続された第１のＭＯＳトランジスタと、
一端が前記第１のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端に接続され、他端が基準電位のノードに接続されて、この一端を通じて前記第１の信号を発生する第２の抵抗素子と、
ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記少なくとも３個の第１の抵抗素子の直列接続ノードのうち前記電源電圧の供給ノードに近い側の直列接続ノードであって前記第１の直列接続ノードとは異なる第２の直列接続ノードに接続され、前記第１のＭＯＳトランジスタと同一極性の第２のＭＯＳトランジスタと、
一端が前記第２のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端に接続され、他端が基準電位のノードに接続されて、この一端を通じて前記第２の信号を発生する第３の抵抗素子とを有して構成されていることを特徴とする半導体集積回路。
【請求項１１】
前記内部回路がフラッシュメモリセルを含むメモリ回路であり、前記第２の電圧より低い電源電圧の下で停止する機能が前記フラッシュメモリセルに対するデータの書き込み機能及び前記フラッシュメモリセルのデータ消去機能であることを特徴とする請求項９または１０記載の半導体集積回路。
【請求項１２】
電源電圧の供給ノードと、
前記電源電圧の供給ノードに与えられる電源電圧の値が第１の電圧に対して低いか高いかを検知し、この検知結果に応じた第１の信号を出力する第１の電圧検知回路と、
前記電源電圧の供給ノードに与えられる電源電圧の値が前記第１の電圧よりも高い第２の電圧に対して低いか高いかを検知し、この検知結果に応じた第２の信号を出力する第２の電圧検知回路と、
前記電源電圧の供給ノードに与えられる電源電圧を受けて動作する内部回路と、
前記第１、第２の信号を受け、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して高いものに対応しかつ前記第２の信号として前記電源電圧の値が前記第２の電圧に対して低いものに対応するときは前記内部回路の機能のうち第１の機能を動作させ、前記第２の信号として前記電源電圧の値が前記第２の電圧に対して高いものに対応するときは前記内部回路の機能のうち第２の機能を動作させる制御を行なう制御回路とを具備し、
前記第１及び第２の電圧検知回路はそれぞれ、
一端が前記電源電圧の供給ノードに接続された第１の抵抗素子と、
一端が前記第１の抵抗素子の他端に接続された第２の抵抗素子と、
アノード、カソード間の電流通路の一端が前記第２の抵抗素子の他端に接続され、電流通路の他端が基準電位のノードに接続されたダイオードと、
ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記第１及び第２の抵抗素子の接続点に接続されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタのソース、ドレイン間の電流通路の他端と基準電位のノードとの間に接続された第３の抵抗素子とを含んで構成され、
前記第１、第２の電圧検知回路における第１、第２の抵抗素子の値をＲ１１、Ｒ１２としたときに、第１の電圧検知回路におけるＲ１２／Ｒ１１の比の値が第２の電圧検知回路におけるＲ１２／Ｒ１１の比の値に比べて小さく設定されていることを特徴とする半導体集積回路。
【請求項１３】
電源電圧の供給ノードと、
前記電源電圧の供給ノードに与えられる電源電圧の値が第１の電圧に対して低いか高いかを検知し、この検知結果に応じた第１の信号を出力する第１の電圧検知回路と、
前記電源電圧の供給ノードに与えられる電源電圧の値が前記第１の電圧よりも高い第２の電圧に対して低いか高いかを検知し、この検知結果に応じた第２の信号を出力する第２の電圧検知回路と、
前記電源電圧の供給ノードに与えられる電源電圧を受けて動作する内部回路と、
前記第１、第２の信号を受け、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して高いものに対応しかつ前記第２の信号として前記電源電圧の値が前記第２の電圧に対して低いものに対応するときは前記内部回路の機能のうち第１の機能を動作させ、前記第２の信号として前記電源電圧の値が前記第２の電圧に対して高いものに対応するときは前記内部回路の機能のうち第２の機能を動作させる制御を行なう制御回路とを具備し、
前記第１の電圧検知回路は、
一端が前記電源電圧の供給ノードに接続された第１の抵抗素子と、
アノード、カソード間の電流通路の一端が前記第１の抵抗素子の他端に接続され、電流通路の他端が基準電位のノードに接続された第１のダイオードと、
ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記第１の抵抗素子の他端に接続された第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端と基準電位のノードとの間に接続された第２の抵抗素子とを含んで構成され、
前記第２の電圧検知回路は、
一端が前記電源電圧の供給ノードに接続された第３の抵抗素子と、
一端が前記第３の抵抗素子の他端に接続された第４の抵抗素子と、
アノード、カソード間の電流通路の一端が前記第４の抵抗素子の他端に接続され、電流通路の他端が基準電位のノードに接続された第２のダイオードと、
ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記第３の抵抗素子の他端に接続され、前記第１のＭＯＳトランジスタと同一極性の第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端と基準電位のノードとの間に接続された第５の抵抗素子とを含んで構成されていることを特徴とする半導体集積回路。
【請求項１４】
前記第１の電圧検知回路には、前記第１のＭＯＳトランジスタのソース、ドレイン間の電流通路の一端と前記第２の抵抗素子との接続ノードにおける信号を増幅して前記第１の信号を発生する第１の増幅回路がさらに設けられ、
前記第２の電圧検知回路には、前記第２のＭＯＳトランジスタのソース、ドレイン間の電流通路の一端と前記第５の抵抗素子との接続ノードにおける信号を増幅して前記第２の信号を発生する第２の増幅回路がさらに設けられていることを特徴とする請求項１３記載の半導体集積回路。
【請求項１５】
前記内部回路がフラッシュメモリセルを含むメモリ回路であり、前記第２の電圧より高い電源電圧の下で動作させる前記第２の機能が前記フラッシュメモリセルに対するデータの書き込み機能及び前記フラッシュメモリセルのデータ消去機能であることを特徴とする請求項１２または１３記載の半導体集積回路。
【請求項１６】
電源電圧の供給ノードと、
前記電源電圧の供給ノードに与えられる電源電圧の値が第１の電圧に対して低いか高いかを検知し、この検知結果に応じた第１の信号を出力する第１の電圧検知回路と、
前記電源電圧の供給ノードに与えられる電源電圧の値が前記第１の電圧よりも高い第２の電圧に対して低いか高いかを検知し、この検知結果に応じた第２の信号を出力する第２の電圧検知回路と、
前記電源電圧の供給ノードに与えられる電源電圧を受けて動作する内部回路と、
前記第１、第２の信号を受け、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して高いものに対応しかつ前記第２の信号として前記電源電圧の値が前記第２の電圧に対して低いものに対応するときは前記内部回路の機能のうち第１の機能を動作させ、前記第２の信号として前記電源電圧の値が前記第２の電圧に対して高いものに対応するときは前記内部回路の機能のうち第２の機能を動作させる制御を行なう制御回路とを具備し、
前記第１及び第２の電圧検知回路はそれぞれ、
一端が前記電源電圧の供給ノードに接続された第１の抵抗素子と、
一端が前記第１の抵抗素子の他端に接続された第２の抵抗素子と、
ソース、ドレイン間の電流通路の一端とゲートが接続され、ソース、ドレイン間の電流通路が前記第２の抵抗素子の他端と基準電位のノードとの間に接続された第１極性の第１のＭＯＳトランジスタと、
ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記第１及び第２の抵抗素子の接続点に接続された第２極性の第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端と基準電位のノードとの間に接続された第３の抵抗素子とを含んで構成され、
前記第１、第２の電圧検知回路における前記第１、第２の抵抗素子の値をＲ１１、Ｒ１２としたときに、第１の電圧検知回路におけるＲ１２／Ｒ１１の比の値が第２の電圧検知回路におけるＲ１２／Ｒ１１の比の値に比べて小さく設定されていることを特徴とする半導体集積回路。
【請求項１７】
電源電圧の供給ノードと、
前記電源電圧の供給ノードに与えられる電源電圧の値が第１の電圧に対して低いか高いかを検知し、この検知結果に応じた第１の信号を出力する第１の電圧検知回路と、
前記電源電圧の供給ノードに与えられる電源電圧の値が前記第１の電圧よりも高い第２の電圧に対して低いか高いかを検知し、この検知結果に応じた第２の信号を出力する第２の電圧検知回路と、
前記電源電圧の供給ノードに与えられる電源電圧を受けて動作する内部回路と、
前記第１、第２の信号を受け、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して高いものに対応しかつ前記第２の信号として前記電源電圧の値が前記第２の電圧に対して低いものに対応するときは前記内部回路の機能のうち第１の機能を動作させ、前記第２の信号として前記電源電圧の値が前記第２の電圧に対して高いものに対応するときは前記内部回路の機能のうち第２の機能を動作させる制御を行なう制御回路とを具備し、
前記第１の電圧検知回路は、
一端が前記電源電圧の供給ノードに接続された第１の抵抗素子と、
ソース、ドレイン間の電流通路の一端及びゲートが前記第１の抵抗素子の他端に接続され、電流通路の他端が基準電位のノードに接続された第１極性の第１のＭＯＳトランジスタと、
ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記第１の抵抗素子の他端に接続された第２極性の第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端と基準電位のノードとの間に接続された第２の抵抗素子とを含んで構成され、
前記第２の電圧検知回路は、
一端が前記電源電圧の供給ノードに接続された第３の抵抗素子と、
一端が前記第３の抵抗素子の他端に接続された第４の抵抗素子と、
ソース、ドレイン間の電流通路の一端及びゲートが前記第４の抵抗素子の他端に接続され、電流通路の他端が基準電位のノードに接続された第１極性の第３のＭＯＳトランジスタと、
ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記第３の抵抗素子の他端に接続された第２極性の第４のＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端と基準電位のノードとの間に接続された第５の抵抗素子とを含んで構成されていることを特徴とする半導体集積回路。
【請求項１８】
前記第１の電圧検知回路には、前記第２のＭＯＳトランジスタのソース、ドレイン間の電流通路の一端と前記第２の抵抗素子との接続ノードにおける信号を増幅して前記第１の信号を発生する第１の増幅回路がさらに設けられ、
前記第２の電圧検知回路には、前記第４のＭＯＳトランジスタのソース、ドレイン間の電流通路の一端と前記第５の抵抗素子との接続ノードにおける信号を増幅して前記第２の信号を発生する第２の増幅回路がさらに設けられていることを特徴とする請求項１７記載の半導体集積回路。
【請求項１９】
前記内部回路がフラッシュメモリセルを含むメモリ回路であり、前記第２の電圧より高い電源電圧の下で動作させる前記第２の機能が前記フラッシュメモリセルに対するデータの書き込み機能及び前記フラッシュメモリセルのデータ消去機能であることを特徴とする請求項１６または１７記載の半導体集積回路。
【請求項２０】
電源電圧の供給ノードと、
前記電源電圧の供給ノードに与えられる電源電圧の値が第１の電圧に対して低いか高いかを検知してこの検知結果に応じた第１の信号を出力すると共に電源電圧の値が前記第１の電圧よりも高い第２の電圧に対して低いか高いかを検知してこの検知結果に応じた第２の信号を出力する電圧検知回路と、
前記電源電圧の供給ノードに与えられる電源電圧を受けて動作する内部回路と、
前記第１、第２の信号を受け、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して高いものに対応しかつ前記第２の信号として前記電源電圧の値が前記第２の電圧に対して低いものに対応するときは前記内部回路の機能のうち第１の機能を動作させ、前記第２の信号として前記電源電圧の値が前記第２の電圧に対して高いものに対応するときは前記内部回路の機能のうち第２の機能を動作させる制御を行なう制御回路とを具備し、
前記電圧検知回路は、
前記電源電圧の供給ノードと第１のノードとの間に直列接続された少なくとも３個の第１の抵抗素子と、
ソース、ドレイン間の電流通路が前記第１のノードと基準電位のノードとの間に接続され、ゲートが前記第１のノードに接続された第１極性の第１のＭＯＳトランジスタと、
ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記少なくとも３個の第１の抵抗素子の直列接続ノードのうち前記第１のノードに近い側の第１の直列接続ノードに接続された第２極性の第２のＭＯＳトランジスタと、
一端が前記第２のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端に接続され、他端が基準電位のノードに接続されて、この一端を通じて前記第１の信号を発生する第２の抵抗素子と、
ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記少なくとも３個の第１の抵抗素子の直列接続ノードのうち前記電源電圧の供給ノードに近い側の直列接続ノードであって前記第１の直列接続ノードとは異なる第２の直列接続ノードに接続された第２極性の第３のＭＯＳトランジスタと、
一端が前記第３のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端に接続され、他端が基準電位のノードに接続されて、この一端を通じて前記第２の信号を発生する第３の抵抗素子とを有して構成されていることを特徴とする半導体集積回路。
【請求項２１】
電源電圧の供給ノードと、
前記電源電圧の供給ノードに与えられる電源電圧の値が第１の電圧に対して低いか高いかを検知してこの検知結果に応じた第１の信号を出力すると共に電源電圧の値が前記第１の電圧よりも高い第２の電圧に対して低いか高いかを検知してこの検知結果に応じた第２の信号を出力する電圧検知回路と、
前記電源電圧の供給ノードに与えられる電源電圧を受けて動作する内部回路と、
前記第１、第２の信号を受け、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して高いものに対応しかつ前記第２の信号として前記電源電圧の値が前記第２の電圧に対して低いものに対応するときは前記内部回路の機能のうち第１の機能を動作させ、前記第２の信号として前記電源電圧の値が前記第２の電圧に対して高いものに対応するときは前記内部回路の機能のうち第２の機能を動作させる制御を行なう制御回路とを具備し、
前記電圧検知回路は、
前記電源電圧の供給ノードと第１のノードとの間に直列接続された少なくとも３個の第１の抵抗素子と、
アノード、カソード間の電流通路の一端が前記第１のノードに接続され、電流通路の他端が基準電位のノードとの間に接続されたダイオードと、
ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記少なくとも３個の第１の抵抗素子の直列接続ノードのうち前記第１のノードに近い側の第１の直列接続ノードに接続された第１のＭＯＳトランジスタと、
一端が前記第１のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端に接続され、他端が基準電位のノードに接続されて、この一端を通じて前記第１の信号を発生する第２の抵抗素子と、
ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記少なくとも３個の第１の抵抗素子の直列接続ノードのうち前記電源電圧の供給ノードに近い側の直列接続ノードであって前記第１の直列接続ノードとは異なる第２の直列接続ノードに接続され、前記第１のＭＯＳトランジスタと同一極性の第２のＭＯＳトランジスタと、
一端が前記第２のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端に接続され、他端が基準電位のノードに接続されて、この一端を通じて前記第２の信号を発生する第３の抵抗素子とを有して構成されていることを特徴とする半導体集積回路。
【請求項２２】
前記内部回路がフラッシュメモリセルを含むメモリ回路であり、前記第２の電圧より高い電源電圧の下で動作させる前記第２の機能が前記フラッシュメモリセルに対するデータの書き込み機能及び前記フラッシュメモリセルのデータ消去機能であることを特徴とする請求項２０または２１記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体集積回路に係り、特にある電源電圧以下では全ての回路機能を停止させ、電源電圧がある程度高いときには機能の一部を停止させ、さらに電源電圧が十分に高いときには全ての機能を動作可能とすることにより、低電源電圧状態のときの誤動作を防止するようにした半導体集積回路に関する。
【０００２】
【従来の技術】
データの書き込み／電気的消去が可能な不揮発性半導体メモリ（フラッシュＥＥＰＲＯＭ）では、電源電圧ＶＤＤを検知し、第１の電圧レベル（ＶＰＯＷＥＲＯＮ  ）以下では内部回路の全ての回路機能を停止させ、上記第１の電圧レベル（ＶＰＯＷＥＲＯＮ  ）より高く、かつ動作保証電圧よりも低い第２の電圧レベル（ＶＬＶＤＤ）よりも電源電圧が低い期間では、データの読み出し動作は行えても書き込み／消去動作は行えないように内部動作を制御することにより、誤書き込み、誤消去を防止している。
【０００３】
すなわち、フラッシュＥＥＰＲＯＭは、上記電源電圧の両電圧レベルＶＰＯＷＥＲＯＮ  、ＶＬＶＤＤを検知し、電源電圧ＶＤＤがＶＰＯＷＥＲＯＮ  レベルよりも高くＶＬＶＤＤレベルよりも低い場合にはリードオンリーメモリとして動作し、書き込み／消去でメモリセルのデータを変更することはしない。
【０００４】
一方、電源電圧ＶＤＤがＶＰＯＷＥＲＯＮ  レベル及びＶＬＶＤＤレベルよりは高いが、正規の動作保証電圧レベルよりも低い場合、動作が不安定なので、メモリセルのデータ変更を伴うデータ書き込み及び消去は行わない。これは、電源電圧ＶＤＤのレベルを内部で検知し、ＶＤＤ＜ＶＬＶＤＤのときは書き込み／消去命令を外部から受け付けないことによって達成している。また、ＶＤＤ＞ＶＬＶＤＤの状態のときに、外部からの命令を受け付けて書き込み／消去動作を行っているときでも、動作中に何等かの影響でＶＤＤ＜ＶＬＶＤＤになると、書き込み／消去動作を停止するようにしている。
【０００５】
上記のような制御を行うために、チップ内部にＶＰＯＷＥＲＯＮ  とＶＬＶＤＤの２つの電圧レベルを検知する回路を設ける必要がある。
【０００６】
一方のＶＰＯＷＥＲＯＮ  レベルは読み出し動作を保証する電圧レベルなので、内部回路の電源マージンと連動させる。通常、ＣＭＯＳ回路の場合はＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタのしきい値電圧の和の電圧程度に設定する場合が多い。
【０００７】
図１１（ａ）はＶＰＯＷＥＲＯＮ  ＝ＶＴＨＮ  ＋｜ＶＴＨＰ  ｜（ＶＴＨＮ  、ＶＴＨＰ  はＮ、Ｐチャネル型ＭＯＳトランジスタのしきい値電圧）に設定する場合の電圧検知回路の従来の回路構成を示している。すなわち、電源電圧ＶＤＤのノードと接地電圧のノードとの間には、抵抗Ｒ３１とＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳと称する）４１のソース、ドレイン間の電流通路が直列接続されている。そして、上記ＮＭＯＳ４１のゲートはその電流通路の一端と抵抗Ｒ３１との接続ノードに接続されている。また、電源電圧ＶＤＤのノードと接地電圧のノードとの間には、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳと称する）４２のソース、ドレイン間の電流通路と抵抗Ｒ３２とが直列接続されている。上記ＰＭＯＳ４２のゲートは、上記抵抗Ｒ３１と上記ＮＭＯＳ４１の電流通路の一端との接続ノードに接続されている。
【０００８】
また、上記ＰＭＯＳ４２の電流通路の一端と上記抵抗Ｒ３２との接続ノードには、このノードにおける信号を電圧増幅して、電源電圧ＶＤＤがＶＰＯＷＥＲＯＮ  レベルよりも低いあるいはＶＰＯＷＥＲＯＮ  レベル以上であることを示す検知信号ＳＰＯＷＥＲＯＮ  を発生する縦続接続された２個のインバータからなる増幅回路４３が接続されている。
【０００９】
このような構成において、検知信号ＳＰＯＷＥＲＯＮ  は、電源電圧ＶＤＤがＶＰＯＷＥＲＯＮ  レベル（＝ＶＴＨＮ  ＋｜ＶＴＨＰ  ｜）よりも低いときはＨレベルとなり、高いときにはＬレベルとなる。
【００１０】
図１１（ｂ）は、同じくＶＰＯＷＥＲＯＮ  レベルを検知する電圧検知回路の従来の回路構成を示しているが、図１１（ａ）のＮＭＯＳ４１に変えてＰＮ接合ダイオード４４を用いたものであり、ＶＰＯＷＥＲＯＮ  はＶｆ＋｜ＶＴＨＰ  ｜（Ｖｆ  はＰＮ接合ダイオードの順方向電圧）で与えられる点が異なるだけである。
【００１１】
他方の電源検知レベルＶＬＶＤＤについてであるが、このＶＬＶＤＤレベルを決定する要因は書き込み又は消去時の電源回路であることが多い。
【００１２】
図１２はフラッシュＥＥＰＲＯＭでメモリセルとして使用される、フローティングゲート及びコントロールゲートを有する不揮発性トランジスタのシンボルと、データ読み出し／書き込み／消去時に不揮発性トランジスタのコントロールゲート（ＶＧ）、ドレイン（ＶＤ）、ソース（ＶＳ）及びバックゲート（ＶＳＵＢ）に供給する電圧をまとめて示したものである。図示のように、メモリセルの動作電圧は読み出し時と比較して、書き込み／消去時には高い電圧（１０Ｖ、６Ｖ、−７Ｖ）が必要である。
【００１３】
フラシュＥＥＰＲＯＭでは、これらの高電圧は図１３に示すような昇圧回路を用いて内部で発生させている。この昇圧回路は、直列接続されたダイオード５１と、各ダイオード５１のアノードとカソードを位相の異なる信号で交互にブーストするためのコンデンサ５２とインバータ５３、５４とからなる回路で構成されている。
【００１４】
この昇圧回路で得られる昇圧電圧Ｖｏｕｔ  の値は、直列に接続されたダイオードの個数（Ｎ個）と電源電圧ＶＤＤの値とに強く依存し、以下の式で与えられる。
【００１５】
Ｖｏｕｔ  ≦Ｎ×（ＶＤＤ−Ｖｆ）
ただし、Ｖｆはダイオードにおける電圧降下分である。
【００１６】
従って、保証する動作電圧に応じて昇圧回路の必要段数（Ｎ）が異なってくる。従来、ＶＰＯＷＥＲＯＮ  レベルとＶＬＶＤＤレベルの関係は、ＶＤＤ＝５Ｖの集積回路では大きな差があり、例えばＶＰＯＷＥＲＯＮ  ＝２Ｖ、ＶＬＶＤＤ＝３．５Ｖのような設定になっていた。
【００１７】
図１４はＶＬＶＤＤレベルを検知する従来の電圧検知回路の一例を示す。電源電圧ＶＤＤのノードと接地電圧のノードとの間には２個の抵抗６１、６２が直列接続されている。電源電圧ＶＤＤはこの２個の抵抗６１、６２によって分割され、演算増幅器（オペアンプ）６３の非反転入力端（＋）に供給される。この演算増幅器６３の反転入力端（−）にはレファレンス電位Ｖｒｅｆ  が供給されており、演算増幅器６３は両入力電位の大小を比較する。この演算増幅器６３の比較出力はインバータ６４によって増幅されることにより、ＨレベルもしくはＬレベルの検知信号ＳＬＶＤＤが発生する。
【００１８】
上記レファレンス電位Ｖｒｅｆ  はＶＤＤ依存性の無い電圧であり、例えば図１５で示されるようにダイオード７１、７２、抵抗７３〜７５及び演算増幅器７６を用いて構成され、一般に良く知られているＢＧＲ（Ｂａｎｄ  Ｇａｐ  Ｒｅｆｅｒｅｎｃｅ）回路で発生される。
【００１９】
いま、図１４の電圧検知回路から出力される検知信号ＳＬＶＤＤは、抵抗６１、６２の値をＲａ、Ｒｂとすると、
ＶＤＤ＜｛（Ｒａ＋Ｒｂ）／Ｒｂ｝Ｖｒｅｆ
を満足するときにＨレベルとなる。
【００２０】
【発明が解決しようとする課題】
ところで、集積回路が５Ｖ動作保証品であるときは、ＬＶＤＤ  ＞＞ＶＰＯＷＥＲＯＮ  に設定できるため、ＶＬＶＤＤ、ＶＰＯＷＥＲＯＮ  の両レベルに多少のバラツキがあったとしても、ＶＬＶＤＤ、ＶＰＯＷＥＲＯＮ  レベルの大小関係が逆転するようなことは考えられなかった。
【００２１】
しかし、低電圧化が進み、ＶＤＤ＝２．７Ｖ保証あるいはもっと低い電源電圧での動作保証をしなければならない集積回路では、ＶＬＶＤＤ、ＶＰＯＷＥＲＯＮ  両レベルの大小関係が逆転してしまう場合も出てくる。例えば、図１１（ａ）のＶＰＯＷＥＲＯＮ  レベル用の電圧検知回路と、図１４のＶＬＶＤＤレベル用の電圧検知回路の組み合わせで考えてみる。
【００２２】
図１１（ａ）において、ＶＰＯＷＥＲＯＮ  （ＶＴＨＮ  ＋｜ＶＴＨＰ  ｜）の値は、常温の下では一般に１．８Ｖが中心値となる。そして、この値が動作温度やプロセスバラツキによってどのような電圧範囲で振れるかを考えてみる。例えば、しきい値バラツキを±０．１Ｖ、しきい値温度特性が−４０℃の下では＋０．１Ｖ、常温下では０Ｖ、＋１００℃の下では−０．１Ｖと仮定する。すると、１．８ＶであったＶＰＯＷＥＲＯＮ  レベルのプロセスバラツキを考慮した高温下における最低値は１．４Ｖ、プロセスバラツキを考慮した低温下における最大値は２．２Ｖとなる。すなわち、ＶＰＯＷＥＲＯＮ  レベルは、１．８Ｖを中心値として１．４Ｖ〜２．２Ｖの範囲で振れることになる。
【００２３】
一方、図１４の電圧検知回路における検知レベルであるＶＬＶＤＤは、
ＶＬＶＤＤ＝｛（Ｒ１＋Ｒ２）／Ｒ２｝Ｖｒｅｆ
で定まるが、この式中のＶｒｅｆ  は図１５に示したＢＧＲ回路で発生されるレファレンス電位であり、その値は電源電圧、動作温度にほとんど依存せず、常に１．２５Ｖ一定となる。このため、ＶＬＶＤＤレベルは、トランジスタのしきい値電圧のバラツキの影響を受けず、温度特性も持たない一定の電圧として定められる。
【００２４】
ところで、前記のような低電圧化により、ＶＤＤ＝２．７Ｖの下での動作を保証する場合、ＶＬＶＤＤレベルはそれよりも低目の値に設定すべきであり、常識的にはＶＤＤの８０％程度の２．２Ｖ程度（２．７Ｖ×０．８）に定める必要がある。
【００２５】
この場合、低温下の最悪条件では、ＶＬＶＤＤレベルが先のＶＰＯＷＥＲＯＮ  レベルよりも低くなるケースも出てくる。この場合には、書き込み／消去動作の最悪保証電圧を、読み出し動作の最低保証電圧よりも高目に設定するという当初の考え方から外れてしまう。
【００２６】
上記説明では、ある電源電圧以下では全ての回路機能を停止させ、電源電圧がある程度高いときには機能の一部を停止させ、さらに電源電圧が十分に高いときには全ての機能が動作可能となる半導体集積回路の例として不揮発性半導体メモリ（フラッシュＥＥＰＲＯＭ）を挙げたが、これは電源電圧を２つの電圧レベルで検知することにより回路機能の制御を行う半導体集積回路でも同様の問題が発生する。
【００２７】
この発明は上記のような事情を考慮してなされたものであり、その目的は、電源電圧を２つの電圧レベルで検知することにより回路機能の制御を行う半導体集積回路において、２つの電圧レベルの大小関係が動作を保証する電源電圧レベルによって反転せず、これによって誤動作の発生を防止することである。
【００２８】
【課題を解決するための手段】
請求項１の半導体集積回路は、電源電圧の供給ノードと、前記電源電圧の供給ノードに与えられる電源電圧の値が第１の電圧に対して低いか高いかを検知し、この検知結果に応じた第１の信号を出力する第１の電圧検知回路と、前記電源電圧の供給ノードに与えられる電源電圧の値が前記第１の電圧よりも高い第２の電圧に対して低いか高いかを検知し、この検知結果に応じた第２の信号を出力する第２の電圧検知回路と、前記電源電圧の供給ノードに与えられる電源電圧を受けて動作する内部回路と、前記第１、第２の信号を受け、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して低いものに対応するときは前記内部回路の全ての機能を停止させ、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して高いものでありかつ前記第２の信号として前記電源電圧の値が前記第２の電圧に対して低いものに対応するときは前記内部回路の機能の一部を停止させる制御を行なう制御回路とを具備し、前記第１及び第２の電圧検知回路はそれぞれ、一端が前記電源電圧の供給ノードに接続された第１の抵抗素子と、一端が前記第１の抵抗素子の他端に接続された第２の抵抗素子と、ソース、ドレイン間の電流通路の一端とゲートが接続され、ソース、ドレイン間の電流通路が前記第２の抵抗素子の他端と基準電位のノードとの間に接続された第１極性の第１のＭＯＳトランジスタと、ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記第１及び第２の抵抗素子の接続ノードに接続された第２極性の第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端と基準電位のノードとの間に接続された第３の抵抗素子とを含んで構成され、前記第１、第２の電圧検知回路における前記第１、第２の抵抗素子の値をＲ１１、Ｒ１２としたときに、第１の電圧検知回路におけるＲ１２／Ｒ１１の比の値が第２の電圧検知回路におけるＲ１２／Ｒ１１の比の値に比べて小さく設定されている。
【００２９】
請求項２の半導体集積回路は、電源電圧の供給ノードと、前記電源電圧の供給ノードに与えられる電源電圧の値が第１の電圧に対して低いか高いかを検知し、この検知結果に応じた第１の信号を出力する第１の電圧検知回路と、前記電源電圧の供給ノードに与えられる電源電圧の値が前記第１の電圧よりも高い第２の電圧に対して低いか高いかを検知し、この検知結果に応じた第２の信号を出力する第２の電圧検知回路と、前記電源電圧の供給ノードに与えられる電源電圧を受けて動作する内部回路と、前記第１、第２の信号を受け、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して低いものに対応するときは前記内部回路の全ての機能を停止させ、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して高いものでありかつ前記第２の信号として前記電源電圧の値が前記第２の電圧に対して低いものに対応するときは前記内部回路の機能の一部を停止させる制御を行なう制御回路とを具備し、前記第１の電圧検知回路は、一端が前記電源電圧の供給ノードに接続された第１の抵抗素子と、ソース、ドレイン間の電流通路の一端及びゲートが前記第１の抵抗の他端に接続され、電流通路の他端が基準電位のノードに接続された第１極性の第１のＭＯＳトランジスタと、ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記第１の抵抗素子の他端に接続された第２極性の第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端と基準電位のノードとの間に接続された第２の抵抗素子とを含んで構成され、前記第２の電圧検知回路は、一端が前記電源電圧の供給ノードに接続された第３の抵抗素子と、一端が前記第３の抵抗素子の他端に接続された第４の抵抗素子と、ソース、ドレイン間の電流通路の一端及びゲートが前記第４の抵抗素子の他端に接続され、電流通路の他端が基準電位のノードに接続された第１極性の第３のＭＯＳトランジスタと、ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記第３の抵抗素子の他端に接続された第２極性の第４のＭＯＳトランジスタと、前記第４のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端と基準電位のノードとの間に接続された第５の抵抗素子とを含んで構成されている。
【００３０】
請求項３の半導体集積回路は、請求項２において、前記第１の電圧検知回路には、前記第２のＭＯＳトランジスタのソース、ドレイン間の電流通路の一端と前記第２の抵抗素子との接続ノードにおける信号を増幅して前記第１の信号を発生する第１の増幅回路がさらに設けられ、前記第２の電圧検知回路には、前記第４のＭＯＳトランジスタのソース、ドレイン間の電流通路の一端と前記第５の抵抗素子との接続ノードにおける信号を増幅して前記第２の信号を発生する第２の増幅回路がさらに設けられている。
【００３１】
請求項４の半導体集積回路は、請求項１または２において、内部回路がフラッシュメモリセルを含むメモリ回路であり、前記第２の電圧より低い電源電圧の下で停止する機能が前記フラッシュメモリセルに対するデータの書き込み機能及び前記フラッシュメモリセルのデータ消去機能である。
【００３２】
請求項５の半導体集積回路は、電源電圧の供給ノードと、前記電源電圧の供給ノードに与えられる電源電圧の値が第１の電圧に対して低いか高いかを検知し、この検知結果に応じた第１の信号を出力する第１の電圧検知回路と、前記電源電圧の供給ノードに与えられる電源電圧の値が前記第１の電圧よりも高い第２の電圧に対して低いか高いかを検知し、この検知結果に応じた第２の信号を出力する第２の電圧検知回路と、前記電源電圧の供給ノードに与えられる電源電圧を受けて動作する内部回路と、前記第１、第２の信号を受け、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して低いものに対応するときは前記内部回路の全ての機能を停止させ、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して高いものでありかつ前記第２の信号として前記電源電圧の値が前記第２の電圧に対して低いものに対応するときは前記内部回路の機能の一部を停止させる制御を行なう制御回路とを具備し、前記第１及び第２の電圧検知回路はそれぞれ、一端が前記電源電圧の供給ノードに接続された第１の抵抗素子と、一端が前記第１の抵抗素子の他端に接続された第２の抵抗素子と、アノード、カソード間の電流通路の一端が前記第２の抵抗素子の他端に接続され、電流通路の他端が基準電位のノードに接続されたダイオードと、ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記第１及び第２の抵抗素子の接続ノードに接続されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース、ドレイン間の電流通路の他端と基準電位のノードとの間に接続された第３の抵抗素子とを含んで構成され、前記第１、第２の電圧検知回路における第１、第２の抵抗素子の値をＲ１１、Ｒ１２としたときに、第１の電圧検知回路におけるＲ１２／Ｒ１１の比の値が第２の電圧検知回路におけるＲ１２／Ｒ１１の比の値に比べて小さく設定されている。
【００３３】
請求項６の半導体集積回路は、電源電圧の供給ノードと、前記電源電圧の供給ノードに与えられる電源電圧の値が第１の電圧に対して低いか高いかを検知し、この検知結果に応じた第１の信号を出力する第１の電圧検知回路と、前記電源電圧の供給ノードに与えられる電源電圧の値が前記第１の電圧よりも高い第２の電圧に対して低いか高いかを検知し、この検知結果に応じた第２の信号を出力する第２の電圧検知回路と、前記電源電圧の供給ノードに与えられる電源電圧を受けて動作する内部回路と、前記第１、第２の信号を受け、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して低いものに対応するときは前記内部回路の全ての機能を停止させ、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して高いものでありかつ前記第２の信号として前記電源電圧の値が前記第２の電圧に対して低いものに対応するときは前記内部回路の機能の一部を停止させる制御を行なう制御回路とを具備し、前記第１の電圧検知回路は、一端が前記電源電圧の供給ノードに接続された第１の抵抗素子と、アノード、カソード間の電流通路の一端が前記第１の抵抗素子の他端に接続され、電流通路の他端が基準電位のノードに接続された第１のダイオードと、ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記第１の抵抗素子の他端に接続された第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端と基準電位のノードとの間に接続された第２の抵抗素子とを含んで構成され、前記第２の電圧検知回路は、一端が前記電源電圧の供給ノードに接続された第３の抵抗素子と、一端が前記第３の抵抗素子の他端に接続された第４の抵抗素子と、アノード、カソード間の電流通路の一端が前記第４の抵抗素子の他端に接続され、電流通路の他端が基準電位のノードに接続された第２のダイオードと、ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記第３の抵抗素子の他端に接続され、前記第１のＭＯＳトランジスタと同一極性の第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端と基準電位のノードとの間に接続された第５の抵抗素子とを含んで構成されている。
【００３４】
請求項７の半導体集積回路は、請求項６において、前記第１の電圧検知回路には、前記第１のＭＯＳトランジスタのソース、ドレイン間の電流通路の一端と前記第２の抵抗素子との接続ノードにおける信号を増幅して前記第１の信号を発生する第１の増幅回路がさらに設けられ、前記第２の電圧検知回路には、前記第２のＭＯＳトランジスタのソース、ドレイン間の電流通路の一端と前記第５の抵抗素子との接続ノードにおける信号を増幅して前記第２の信号を発生する第２の増幅回路がさらに設けられている。
【００３５】
請求項８の半導体集積回路は、請求項５または６において、前記内部回路がフラッシュメモリセルを含むメモリ回路であり、前記第２の電圧より低い電源電圧の下で停止する機能が前記フラッシュメモリセルに対するデータの書き込み機能及び前記フラッシュメモリセルのデータ消去機能である。
【００３６】
請求項９の半導体集積回路は、電源電圧の供給ノードと、前記電源電圧の供給ノードに与えられる電源電圧の値が第１の電圧に対して低いか高いかを検知しこの検知結果に応じて第１の信号を出力すると共に前記電源電圧の値が前記第１の電圧よりも高い第２の電圧に対して低いか高いかを検知してこの検知結果に応じて第２の信号を出力する電圧検知回路と、前記電源電圧の供給ノードに与えられる電源電圧を受けて動作する内部回路と、前記第１、第２の信号を受け、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して低いものに対応するときは前記内部回路の全ての機能を停止させ、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して高いものでありかつ前記第２の信号として前記電源電圧の値が前記第２の電圧に対して低いものに対応するときは前記内部回路の機能の一部を停止させる制御を行なう制御回路とを具備し、前記電圧検知回路は、前記電源電圧の供給ノードと第１のノードとの間に直列接続された少なくとも３個の第１の抵抗素子と、ソース、ドレイン間の電流通路が前記第１のノードと基準電位のノードとの間に接続され、ゲートが前記第１のノードに接続された第１極性の第１のＭＯＳトランジスタと、ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記少なくとも３個の第１の抵抗素子の直列接続ノードのうち前記第１のノードに近い側の第１の直列接続ノードに接続された第２極性の第２のＭＯＳトランジスタと、一端が前記第２のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端に接続され、他端が基準電位のノードに接続されて、この一端を通じて前記第１の信号を発生する第２の抵抗素子と、ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記少なくとも３個の第１の抵抗素子の直列接続ノードのうち前記電源電圧の供給ノードに近い側の直列接続ノードであって前記第１の直列接続ノードとは異なる第２の直列接続ノードに接続された第２極性の第３のＭＯＳトランジスタと、一端が前記第３のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端に接続され、他端が基準電位のノードに接続されて、この一端を通じて前記第２の信号を発生する第３の抵抗素子とを有して構成されている。
【００３７】
請求項１０の半導体集積回路は、電源電圧の供給ノードと、前記電源電圧の供給ノードに与えられる電源電圧の値が第１の電圧に対して低いか高いかを検知しこの検知結果に応じて第１の信号を出力すると共に前記電源電圧の値が前記第１の電圧よりも高い第２の電圧に対して低いか高いかを検知してこの検知結果に応じて第２の信号を出力する電圧検知回路と、前記電源電圧の供給ノードに与えられる電源電圧を受けて動作する内部回路と、前記第１、第２の信号を受け、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して低いものに対応するときは前記内部回路の全ての機能を停止させ、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して高いものでありかつ前記第２の信号として前記電源電圧の値が前記第２の電圧に対して低いものに対応するときは前記内部回路の機能の一部を停止させる制御を行なう制御回路とを具備し、前記電圧検知回路は、前記電源電圧の供給ノードと第１のノードとの間に直列接続された少なくとも３個の第１の抵抗素子と、アノード、カソード間の電流通路の一端が前記第１のノードに接続され、電流通路の他端が基準電位のノードに接続されたダイオードと、ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記少なくとも３個の第１の抵抗素子の直列接続ノードのうち前記第１のノードに近い側の第１の直列接続ノードに接続された第１のＭＯＳトランジスタと、一端が前記第１のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端に接続され、他端が基準電位のノードに接続されて、この一端を通じて前記第１の信号を発生する第２の抵抗素子と、ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記少なくとも３個の第１の抵抗素子の直列接続ノードのうち前記電源電圧の供給ノードに近い側の直列接続ノードであって前記第１の直列接続ノードとは異なる第２の直列接続ノードに接続され、前記第１のＭＯＳトランジスタと同一極性の第２のＭＯＳトランジスタと、一端が前記第２のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端に接続され、他端が基準電位のノードに接続されて、この一端を通じて前記第２の信号を発生する第３の抵抗素子とを有して構成されている。
【００３８】
請求項１１の半導体集積回路は、請求項９または１０において、前記内部回路がフラッシュメモリセルを含むメモリ回路であり、前記第２の電圧より低い電源電圧の下で停止する機能が前記フラッシュメモリセルに対するデータの書き込み機能及び前記フラッシュメモリセルのデータ消去機能である。
【００３９】
請求項１２の半導体集積回路は、電源電圧の供給ノードと、前記電源電圧の供給ノードに与えられる電源電圧の値が第１の電圧に対して低いか高いかを検知し、この検知結果に応じた第１の信号を出力する第１の電圧検知回路と、前記電源電圧の供給ノードに与えられる電源電圧の値が前記第１の電圧よりも高い第２の電圧に対して低いか高いかを検知し、この検知結果に応じた第２の信号を出力する第２の電圧検知回路と、前記電源電圧の供給ノードに与えられる電源電圧を受けて動作する内部回路と、前記第１、第２の信号を受け、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して高いものに対応しかつ前記第２の信号として前記電源電圧の値が前記第２の電圧に対して低いものに対応するときは前記内部回路の機能のうち第１の機能を動作させ、前記第２の信号として前記電源電圧の値が前記第２の電圧に対して高いものに対応するときは前記内部回路の機能のうち第２の機能を動作させる制御を行なう制御回路とを具備し、前記第１及び第２の電圧検知回路はそれぞれ、一端が前記電源電圧の供給ノードに接続された第１の抵抗素子と、一端が前記第１の抵抗素子の他端に接続された第２の抵抗素子と、アノード、カソード間の電流通路の一端が前記第２の抵抗素子の他端に接続され、電流通路の他端が基準電位のノードに接続されたダイオードと、ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記第１及び第２の抵抗素子の接続点に接続されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース、ドレイン間の電流通路の他端と基準電位のノードとの間に接続された第３の抵抗素子とを含んで構成され、前記第１、第２の電圧検知回路における第１、第２の抵抗素子の値をＲ１１、Ｒ１２としたときに、第１の電圧検知回路におけるＲ１２／Ｒ１１の比の値が第２の電圧検知回路におけるＲ１２／Ｒ１１の比の値に比べて小さく設定されている。
【００４０】
請求項１３の半導体集積回路は、電源電圧の供給ノードと、前記電源電圧の供給ノードに与えられる電源電圧の値が第１の電圧に対して低いか高いかを検知し、この検知結果に応じた第１の信号を出力する第１の電圧検知回路と、前記電源電圧の供給ノードに与えられる電源電圧の値が前記第１の電圧よりも高い第２の電圧に対して低いか高いかを検知し、この検知結果に応じた第２の信号を出力する第２の電圧検知回路と、前記電源電圧の供給ノードに与えられる電源電圧を受けて動作する内部回路と、前記第１、第２の信号を受け、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して高いものに対応しかつ前記第２の信号として前記電源電圧の値が前記第２の電圧に対して低いものに対応するときは前記内部回路の機能のうち第１の機能を動作させ、前記第２の信号として前記電源電圧の値が前記第２の電圧に対して高いものに対応するときは前記内部回路の機能のうち第２の機能を動作させる制御を行なう制御回路とを具備し、前記第１の電圧検知回路は、一端が前記電源電圧の供給ノードに接続された第１の抵抗素子と、アノード、カソード間の電流通路の一端が前記第１の抵抗素子の他端に接続され、電流通路の他端が基準電位のノードに接続された第１のダイオードと、ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記第１の抵抗素子の他端に接続された第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端と基準電位のノードとの間に接続された第２の抵抗素子とを含んで構成され、前記第２の電圧検知回路は、一端が前記電源電圧の供給ノードに接続された第３の抵抗素子と、一端が前記第３の抵抗素子の他端に接続された第４の抵抗素子と、アノード、カソード間の電流通路の一端が前記第４の抵抗素子の他端に接続され、電流通路の他端が基準電位のノードに接続された第２のダイオードと、ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記第３の抵抗素子の他端に接続され、前記第１のＭＯＳトランジスタと同一極性の第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端と基準電位のノードとの間に接続された第５の抵抗素子とを含んで構成されている。
【００４１】
請求項１４の半導体集積回路は、請求項１３において、前記第１の電圧検知回路には、前記第１のＭＯＳトランジスタのソース、ドレイン間の電流通路の一端と前記第２の抵抗素子との接続ノードにおける信号を増幅して前記第１の信号を発生する第１の増幅回路がさらに設けられ、前記第２の電圧検知回路には、前記第２のＭＯＳトランジスタのソース、ドレイン間の電流通路の一端と前記第５の抵抗素子との接続ノードにおける信号を増幅して前記第２の信号を発生する第２の増幅回路がさらに設けられている。
【００４２】
請求項１５の半導体集積回路は、請求項１２または１３において、前記内部回路がフラッシュメモリセルを含むメモリ回路であり、前記第２の電圧より高い電源電圧の下で動作させる前記第２の機能が前記フラッシュメモリセルに対するデータの書き込み機能及び前記フラッシュメモリセルのデータ消去機能である。
【００４３】
請求項１６の半導体集積回路は、電源電圧の供給ノードと、前記電源電圧の供給ノードに与えられる電源電圧の値が第１の電圧に対して低いか高いかを検知し、この検知結果に応じた第１の信号を出力する第１の電圧検知回路と、前記電源電圧の供給ノードに与えられる電源電圧の値が前記第１の電圧よりも高い第２の電圧に対して低いか高いかを検知し、この検知結果に応じた第２の信号を出力する第２の電圧検知回路と、前記電源電圧の供給ノードに与えられる電源電圧を受けて動作する内部回路と、前記第１、第２の信号を受け、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して高いものに対応しかつ前記第２の信号として前記電源電圧の値が前記第２の電圧に対して低いものに対応するときは前記内部回路の機能のうち第１の機能を動作させ、前記第２の信号として前記電源電圧の値が前記第２の電圧に対して高いものに対応するときは前記内部回路の機能のうち第２の機能を動作させる制御を行なう制御回路とを具備し、前記第１及び第２の電圧検知回路はそれぞれ、一端が前記電源電圧の供給ノードに接続された第１の抵抗素子と、一端が前記第１の抵抗素子の他端に接続された第２の抵抗素子と、ソース、ドレイン間の電流通路の一端とゲートが接続され、ソース、ドレイン間の電流通路が前記第２の抵抗素子の他端と基準電位のノードとの間に接続された第１極性の第１のＭＯＳトランジスタと、ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記第１及び第２の抵抗素子の接続点に接続された第２極性の第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端と基準電位のノードとの間に接続された第３の抵抗素子とを含んで構成され、前記第１、第２の電圧検知回路における前記第１、第２の抵抗素子の値をＲ１１、Ｒ１２としたときに、第１の電圧検知回路におけるＲ１２／Ｒ１１の比の値が第２の電圧検知回路におけるＲ１２／Ｒ１１の比の値に比べて小さく設定されている。
【００４４】
請求項１７の半導体集積回路は、電源電圧の供給ノードと、前記電源電圧の供給ノードに与えられる電源電圧の値が第１の電圧に対して低いか高いかを検知し、この検知結果に応じた第１の信号を出力する第１の電圧検知回路と、前記電源電圧の供給ノードに与えられる電源電圧の値が前記第１の電圧よりも高い第２の電圧に対して低いか高いかを検知し、この検知結果に応じた第２の信号を出力する第２の電圧検知回路と、前記電源電圧の供給ノードに与えられる電源電圧を受けて動作する内部回路と、前記第１、第２の信号を受け、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して高いものに対応しかつ前記第２の信号として前記電源電圧の値が前記第２の電圧に対して低いものに対応するときは前記内部回路の機能のうち第１の機能を動作させ、前記第２の信号として前記電源電圧の値が前記第２の電圧に対して高いものに対応するときは前記内部回路の機能のうち第２の機能を動作させる制御を行なう制御回路とを具備し、前記第１の電圧検知回路は、一端が前記電源電圧の供給ノードに接続された第１の抵抗素子と、ソース、ドレイン間の電流通路の一端及びゲートが前記第１の抵抗素子の他端に接続され、電流通路の他端が基準電位のノードに接続された第１極性の第１のＭＯＳトランジスタと、ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記第１の抵抗素子の他端に接続された第２極性の第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端と基準電位のノードとの間に接続された第２の抵抗素子とを含んで構成され、前記第２の電圧検知回路は、一端が前記電源電圧の供給ノードに接続された第３の抵抗素子と、一端が前記第３の抵抗素子の他端に接続された第４の抵抗素子と、ソース、ドレイン間の電流通路の一端及びゲートが前記第４の抵抗素子の他端に接続され、電流通路の他端が基準電位のノードに接続された第１極性の第３のＭＯＳトランジスタと、ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記第３の抵抗素子の他端に接続された第２極性の第４のＭＯＳトランジスタと、前記第４のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端と基準電位のノードとの間に接続された第５の抵抗素子とを含んで構成されている。
【００４５】
請求項１８の半導体集積回路は、請求項１７において、前記第１の電圧検知回路には、前記第２のＭＯＳトランジスタのソース、ドレイン間の電流通路の一端と前記第２の抵抗素子との接続ノードにおける信号を増幅して前記第１の信号を発生する第１の増幅回路がさらに設けられ、前記第２の電圧検知回路には、前記第４のＭＯＳトランジスタのソース、ドレイン間の電流通路の一端と前記第５の抵抗素子との接続ノードにおける信号を増幅して前記第２の信号を発生する第２の増幅回路がさらに設けられている。
【００４６】
請求項１９の半導体集積回路は、請求項１６または１７において、前記内部回路がフラッシュメモリセルを含むメモリ回路であり、前記第２の電圧より高い電源電圧の下で動作させる前記第２の機能が前記フラッシュメモリセルに対するデータの書き込み機能及び前記フラッシュメモリセルのデータ消去機能である。
【００４７】
請求項２０の半導体集積回路は、電源電圧の供給ノードと、前記電源電圧の供給ノードに与えられる電源電圧の値が第１の電圧に対して低いか高いかを検知してこの検知結果に応じた第１の信号を出力すると共に電源電圧の値が前記第１の電圧よりも高い第２の電圧に対して低いか高いかを検知してこの検知結果に応じた第２の信号を出力する電圧検知回路と、前記電源電圧の供給ノードに与えられる電源電圧を受けて動作する内部回路と、前記第１、第２の信号を受け、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して高いものに対応しかつ前記第２の信号として前記電源電圧の値が前記第２の電圧に対して低いものに対応するときは前記内部回路の機能のうち第１の機能を動作させ、前記第２の信号として前記電源電圧の値が前記第２の電圧に対して高いものに対応するときは前記内部回路の機能のうち第２の機能を動作させる制御を行なう制御回路とを具備し、前記電圧検知回路は、前記電源電圧の供給ノードと第１のノードとの間に直列接続された少なくとも３個の第１の抵抗素子と、ソース、ドレイン間の電流通路が前記第１のノードと基準電位のノードとの間に接続され、ゲートが前記第１のノードに接続された第１極性の第１のＭＯＳトランジスタと、ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記少なくとも３個の第１の抵抗素子の直列接続ノードのうち前記第１のノードに近い側の第１の直列接続ノードに接続された第２極性の第２のＭＯＳトランジスタと、一端が前記第２のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端に接続され、他端が基準電位のノードに接続されて、この一端を通じて前記第１の信号を発生する第２の抵抗素子と、ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記少なくとも３個の第１の抵抗素子の直列接続ノードのうち前記電源電圧の供給ノードに近い側の直列接続ノードであって前記第１の直列接続ノードとは異なる第２の直列接続ノードに接続された第２極性の第３のＭＯＳトランジスタと、一端が前記第３のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端に接続され、他端が基準電位のノードに接続されて、この一端を通じて前記第２の信号を発生する第３の抵抗素子とを有して構成されている。
【００４８】
請求項２１の半導体集積回路は、電源電圧の供給ノードと、前記電源電圧の供給ノードに与えられる電源電圧の値が第１の電圧に対して低いか高いかを検知してこの検知結果に応じた第１の信号を出力すると共に電源電圧の値が前記第１の電圧よりも高い第２の電圧に対して低いか高いかを検知してこの検知結果に応じた第２の信号を出力する電圧検知回路と、前記電源電圧の供給ノードに与えられる電源電圧を受けて動作する内部回路と、前記第１、第２の信号を受け、前記第１の信号として前記電源電圧の値が前記第１の電圧に対して高いものに対応しかつ前記第２の信号として前記電源電圧の値が前記第２の電圧に対して低いものに対応するときは前記内部回路の機能のうち第１の機能を動作させ、前記第２の信号として前記電源電圧の値が前記第２の電圧に対して高いものに対応するときは前記内部回路の機能のうち第２の機能を動作させる制御を行なう制御回路とを具備し、前記電圧検知回路は、前記電源電圧の供給ノードと第１のノードとの間に直列接続された少なくとも３個の第１の抵抗素子と、アノード、カソード間の電流通路の一端が前記第１のノードに接続され、電流通路の他端が基準電位のノードとの間に接続されたダイオードと、ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記少なくとも３個の第１の抵抗素子の直列接続ノードのうち前記第１のノードに近い側の第１の直列接続ノードに接続された第１のＭＯＳトランジスタと、一端が前記第１のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端に接続され、他端が基準電位のノードに接続されて、この一端を通じて前記第１の信号を発生する第２の抵抗素子と、ソース、ドレイン間の電流通路の一端が前記電源電圧の供給ノードに接続され、ゲートが前記少なくとも３個の第１の抵抗素子の直列接続ノードのうち前記電源電圧の供給ノードに近い側の直列接続ノードであって前記第１の直列接続ノードとは異なる第２の直列接続ノードに接続され、前記第１のＭＯＳトランジスタと同一極性の第２のＭＯＳトランジスタと、一端が前記第２のＭＯＳトランジスタのソース、ドレイン間の電流通路の他端に接続され、他端が基準電位のノードに接続されて、この一端を通じて前記第２の信号を発生する第３の抵抗素子とを有して構成されている。
【００４９】
請求項２２の半導体集積回路は、請求項２０または２１において、前記内部回路がフラッシュメモリセルを含むメモリ回路であり、前記第２の電圧より高い電源電圧の下で動作させる前記第２の機能が前記フラッシュメモリセルに対するデータの書き込み機能及び前記フラッシュメモリセルのデータ消去機能である。
【００５６】
【発明の実施の形態】
以下図面を参照してこの発明を実施の形態により説明する。
【００５７】
図１はこの発明に係る半導体集積回路をフラッシュＥＥＰＲＯＭに実施した場合のチップ内部の構成を示すブロック図である。図において、メモリセルアレイ１１内には、それぞれ複数のビット線ＢＬ及びワード線ＷＬ（それぞれ１本のみ図示）と、それぞれフローティングゲート、コントロールゲート、ソース及びドレインを有し、フローティングゲートに電子を注入することでコントロールゲートからみたしきい値が変化することによってデータのプログラム（書き込み）が行われ、データ消去が電気的に行われる複数のメモリセル（フラッシュセル、１個のみ図示）ＭＣが設けられている。なお、各メモリセルＭＣのコントロールゲートは複数のワード線ＷＬのうちの一つに接続され、ドレインは複数のビット線ＢＬのうちの一つに接続されている。また、各メモリセルＭＣのソースは、例えばビット線単位又はワード線単位もしくはブロック単位で共通のソース線（図示せず）に接続されている。
【００５８】
アドレスバッファ１２は外部からのアドレス信号を受けて内部アドレス信号を発生する。アドレスバッファ１２で発生される内部アドレス信号は、ロウデコーダ１３、カラムデコーダ１４及びソースデコーダ１５にそれぞれ供給される。
【００５９】
入出力コントロール回路１６は、外部から入力されるチップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ及びアウトプットイネーブル信号／ＯＥを受け、これらの入力信号に基づいて内部回路の動作を制御するための各種制御信号を発生する。例えば、チップイネーブル信号／ＣＥに基づく制御信号は前記アドレスバッファ１２に供給され、アドレスバッファ１２ではこの制御信号に基づいて内部アドレス信号の発生動作が制御される。アウトプットイネーブル信号／ＯＥに基づく制御信号は後述するＩ／Ｏバッファに供給され、Ｉ／Ｏバッファではこの制御信号に基づいてデータの出力動作が可能にされる。ライトイネーブル信号／ＷＥに基づく制御信号は後述する書き込み回路に供給され、書き込み回路ではこの制御信号に基づいてデータの書き込み動作が可能にされる。
【００６０】
上記ロウデコーダ１３は、上記内部アドレス信号（内部ロウアドレス信号）に基づいて、上記メモリセルアレイ１１内のワード線ＷＬを選択する。
【００６１】
カラムセレクタ１７は、上記カラムデコーダ１４からのデコード出力に基づいて、上記メモリセルアレイ１１内のビット線ＢＬを選択する。
【００６２】
上記ソースデコーダ１５は、上記内部アドレス信号に基づいて、上記メモリセルアレイ１１内のソース線を選択し、この選択したソース線に所定の電圧を供給する。
【００６３】
書き込み回路１８は、データの書き込み時に、上記メモリセルアレイ１１内の選択されたメモリセルに対して書き込みデータを供給してデータを書き込む。
【００６４】
センスアンプ回路（Ｓ／Ａ）１９は、データの読み出し時に、上記メモリセルアレイ１１内の選択されたメモリセルからの読み出しデータをセンスする。
【００６５】
Ｉ／Ｏバッファ２０は、データの書き込み時には外部から供給されるデータを上記書き込み回路１８に供給し、データの読み出し時には上記センスアンプ回路１９でセンスされるデータを外部に出力する。また、このＩ／Ｏバッファ２０には各動作モード、すなわちデータの書き込み／消去／読み出しの動作モードを設定するためのコマンドデータも供給される。
【００６６】
さらに、上記Ｉ／Ｏバッファ２０にはコマンド／ユーザインターフェース回路２１が接続されている。このコマンド／ユーザインターフェース回路２１には上記入出力コントロール回路１６から出力される制御信号も入力されている。このコマンド／ユーザインターフェース回路２１は、前記ライトイネーブル信号／ＷＥが活性化されるタイミング時にＩ／Ｏバッファ２０から入力されるコマンドデータを受ける。そして、このコマンド／ユーザインターフェース回路２１の出力は内部コントロール回路２２に供給される。
【００６７】
上記内部コントロール回路２２には、上記コマンド／ユーザインターフェース回路２１が受けたコマンドデータの他にそれぞれ電源電圧を検知する第１、第２の電圧検知回路２３、２４からの検知出力が供給される。第１の電圧検知回路２３は、このチップの内部回路の全ての回路機能を停止させるような前記第１の電圧レベルＶＰＯＷＥＲＯＮ  を検知するものであり、第２の電圧検知回路２４は、データの読み出し動作は行えても書き込み／消去動作は行えないように内部動作を制御する前記第２の電圧レベルＶＬＶＤＤを検知する。
【００６８】
上記内部コントロール回路２２は、上記コマンドデータ及び上記第１、第２の電圧検知回路２３、２４からの検知出力に応じた内部制御信号を発生する。そして、この内部制御信号は内部電源／昇圧回路２５に供給される。
【００６９】
内部電源／昇圧回路２５は、外部からの電源電圧を受け、この外部電源電圧から内部電源電圧を発生する共に、チャージポンプを用いて正極性や負極性の高電圧を発生する。ここで発生される電圧は同一チップ内の各回路に分配される。例えば、正極性の高電圧はロウデコーダ１３、ソースデコーダ１５等に供給され、負極性の電圧はロウデコーダ１３等に供給される。
【００７０】
次に、このような構成のフラッシュＥＥＰＲＯＭの動作を簡単に説明する。データ読み出し／書き込み／消去を行う場合、アドレスバッファ１２にはメモリセルを選択するためのアドレス信号が供給される。また、データ書き込みのときはＩ／Ｏバッファに書き込み用のデータが供給される。そして、アドレスバッファ１２に供給されたアドレス信号に基づいてメモリセルアレイ１１内のメモリセルＭＣが選択される。
【００７１】
図２は動作モードの一つであるデータ書き込み動作時の処理の流れ図を示している。前記Ｉ／Ｏバッファ２０を介してコマンド／ユーザインターフェース回路２１にコマンドが入力されると、内部コントロール回路２２の制御により、内部電源／昇圧回路２５からデータ書き込みのための昇圧電圧が発生され、ロウデコーダ１３に供給される。
【００７２】
図２に示すように、データ書き込み時にはまずベリファイが行われる。このベリファイとは、書き込みが行われたメモリセルからデータを読み出し、十分に書き込みが行われているかどうかをチェックする機能である。このベリファイ時に十分な書き込みが行われていなければ、そのメモリセルに対して書き込みが行われる。この書き込みの際は、前記図１２で示したように、選択メモリセルのコントロールゲートに１０Ｖの高電圧（ＶＧ）を所定期間供給することにより行われる。なお、このとき、ドレインには５Ｖの電圧（ＶＤ）が供給され、ソースには０Ｖの電圧（ＶＳ）がそれぞれ供給される。書き込み動作の終了後は再びベリファイが行われる。そして、十分な書き込みが行われているならば、読み出しモードに移行して書き込みが終了する。
【００７３】
上記説明は、電源電圧ＶＤＤの値が動作保証電圧を満たしている場合、すなわち、電圧検知回路２３ではＶＤＤ＞ＶＰＯＷＥＲＯＮ  に応じた検知信号が発生され、電圧検知回路２４ではＶＤＤ＞ＶＬＶＤＤに応じた検知信号が発生されている場合である。
【００７４】
一方、データ書き込み時に電圧検知回路２４でＶＤＤ＜ＶＬＶＤＤなる状態が検知され、この電圧検知回路２４で検知信号ＳＬＶＤＤが発生されると、どのような状態であっても直ちに読み出しモードに移行する。この結果、電源電圧低下に基づく誤書き込みを防止することができる。さらに、図２には示さないが、データ書き込み時に電圧検知回路２３でＶＤＤ＜ＶＰＯＷＥＲＯＮ  なる状態が検知され、この電圧検知回路２３で検知信号ＳＰＯＷＥＲＯＮ  が発生されると、読み出し動作を含む全ての動作が停止する。
【００７５】
なお、データ消去の際にも、電圧検知回路２４でＶＤＤ＜ＶＬＶＤＤなる状態が検知されて検知信号ＳＬＶＤＤが発生されると、どのような状態であっても直ちに読み出しモードに移行し、さらに電圧検知回路２３でＶＤＤ＜ＶＰＯＷＥＲＯＮ  なる状態が検知されて検知信号ＳＰＯＷＥＲＯＮ  が発生されると、読み出し動作を含む全ての動作が停止する。
【００７６】
図３は図１中に設けられたＶＰＯＷＥＲＯＮ  レベル検知用の第１の電圧検知回路２３及びＶＬＶＤＤレベル検知用の第２の電圧検知回路２４それぞれの具体回路構成を示している。
【００７７】
図３（ａ）に示した第１の電圧検知回路２３では、電源電圧ＶＤＤのノードに抵抗Ｒ１の一端が接続されている。この抵抗Ｒ１の他端にはＮＭＯＳ３１のドレイン及びゲートが接続されている。上記ＮＭＯＳ３１のソースは接地電位ＧＮＤのノードに接続されている。また、電源電圧ＶＤＤのノードにはＰＭＯＳ３２のソースが接続されている。このＰＭＯＳ３２のゲートは上記抵抗Ｒ１の他端に接続されている。上記ＰＭＯＳ３２のドレインには抵抗Ｒ２の一端が接続されており、この抵抗Ｒ２の他端は接地電位のノードに接続されている。そして、上記ＰＭＯＳ３２のドレインと上記抵抗Ｒ２との接続ノードには、このノードにおける信号を増幅して、電源電圧ＶＤＤがＶＰＯＷＥＲＯＮ  レベルよりも低いあるいはＶＰＯＷＥＲＯＮ  レベル以上であることを示す検知信号ＳＰＯＷＥＲＯＮ  を発生するための縦続接続された２個のインバータ３３、３４からなる増幅回路３５が接続されている。
【００７８】
図３（ｂ）に示した第２の電圧検知回路２４は上記第１の電圧検知回路２３と同一の回路構成を有しているが、第１の電圧検知回路２２と異なる点は、前記抵抗Ｒ１に変えて抵抗Ｒ３が用いられており、かつ前記抵抗Ｒ２に変えて抵抗Ｒ４が用いられていることである。そして、上記抵抗Ｒ１〜Ｒ４の各値は、以下に示す３通りの関係のいずれか一つを満たすように設定されている。
【００７９】
（１）Ｒ３＜Ｒ１かつＲ４＝Ｒ２
（２）Ｒ３＝Ｒ１かつＲ４＜Ｒ２
（３）Ｒ３＜Ｒ１かつＲ４＜Ｒ２
なお、ＮＭＯＳ３１及びＰＭＯＳ３２それぞれの素子寸法は第１、第２の電圧検知回路２３、２４共に同じであり、それぞれの等価抵抗は等しいとする。
【００８０】
図３（ａ）に示した第１の電圧検知回路２３では、その電圧検知レベルであるＶＰＯＷＥＲＯＮ  レベルは、従来例で説明したようにＮＭＯＳ３１のしきい値電圧とＰＭＯＳ３２のしきい値電圧との和のである（ＶＴＨＮ  ＋｜ＶＴＨＰ  ｜）で与えられる。
【００８１】
図３（ｂ）に示した第２の電圧検知回路２４では、上記（１）の関係であるＲ３＜Ｒ１かつＲ４＝Ｒ２を満たすように抵抗値が設定されているとすると、ＮＭＯＳ３１には第１の電圧検知回路２３内のＮＭＯＳ３１に比べて大きな電流が流れる。このため、このＮＭＯＳ３１が三極管動作する領域では、第２の電圧検知回路２４内のＮＭＯＳ３１のゲート電位（しきい値電圧）は第１の電圧検知回路２３内のＮＭＯＳ３１のゲート電位よりも高くなる。従って、第２の電圧検知回路２４における電圧検知レベルＶＰＯＷＥＲＯＮ  レベルは第１の電圧検知回路２３よりも高いものとなり、ＮＭＯＳ３１のしきい値電圧の増加分をαで表すと（ＶＴＨＮ  ＋｜ＶＴＨＰ  ｜＋α）となる。
【００８２】
一方、第２の電圧検知回路２４において、上記（２）の関係であるＲ３＝Ｒ１かつＲ４＜Ｒ２を満たすように抵抗値が設定されている場合、ＰＭＯＳ３２には第１の電圧検知回路２３内のＰＭＯＳ３２に比べて大きな電流が流れる。このため、このＰＭＯＳ３２が三極管動作する領域では、第２の電圧検知回路２４内のＰＭＯＳ３２のしきい値電圧は第１の電圧検知回路２３内のＰＭＯＳ３２のしきい値電圧（いずれも絶対値）よりも高くなる。従って、第２の電圧検知回路２４における電圧検知レベルＶＰＯＷＥＲＯＮ  レベルは第１の電圧検知回路２３のそれよりも高いものとなり、ＰＭＯＳ３２のしきい値電圧の増加分をβで表すと（ＶＴＨＮ  ＋｜ＶＴＨＰ  ｜＋β）となる。
【００８３】
さらに、第２の電圧検知回路２４において、上記（３）の関係であるＲ３＜Ｒ１かつＲ４＜Ｒ２を満たすように抵抗値が設定されている場合、ＮＭＯＳ３１及びＰＭＯＳ３２にはそれぞれ第１の電圧検知回路２３内のＮＭＯＳ３１及びＰＭＯＳ３２に比べてそれぞれ大きな電流が流れるので、この場合の第２の電圧検知回路２４におけるＶＰＯＷＥＲＯＮ  レベルは（ＶＴＨＮ  ＋｜ＶＴＨＰ  ｜＋α＋β）となる。
【００８４】
上記した３通りのいずれの場合にも、第２の電圧検知回路２４における検知レベルは第１の電圧検知回路２３における検知レベルよりも大きくなる。しかも、上記した第１、第２の電圧検知回路２３、２４における電源電圧ＶＤＤの検知レベルＶＰＯＷＥＲＯＮ  、ＶＬＶＤＤは、電源電圧、周囲温度、プロセスバラツキ等の影響を受けないので、一度、抵抗値を設定すると２つの検知レベルの大小関係は反転せず常に一定となる。
【００８５】
この結果、図１に示したフラッシュＥＥＰＲＯＭでは、書き込み／消去動作時の最悪保証電圧を、読み出し動作時の最低保証電圧よりも常に高目に設定することができ、電源低下による誤書き込み／誤消去を防止することができる。
【００８６】
なお、図３に示した第１、第２の電圧検知回路２３、２４において、ＶＰＯＷＥＲＯＮ  レベルとＶＬＶＤＤレベルとの差を大きく取る必要がある場合には、Ｒ３＜＜Ｒ１、またはＲ４＜＜Ｒ２に設定し、ＭＯＳトランジスタの導通抵抗に比較して抵抗Ｒ３、Ｒ４の抵抗値が低くなるように設定すればよい。
【００８７】
図４は図１中に設けられたＶＰＯＷＥＲＯＮ  レベル検知用の第１の電圧検知回路２３及びＶＬＶＤＤレベル検知用の第２の電圧検知回路２４それぞれの他の回路構成を示している。図４（ａ）に示す第１の電圧検知回路２３及び図４（ｂ）に示す第２の電圧検知回路２４がそれぞれ図３と異なる点は、前記ＮＭＯＳ３１の代わりにＰＮ接合ダイオード３６を設けるようにしたものである。すなわち、このダイオード３６のアノードは前記抵抗Ｒ１またはＲ３の他端に接続され、カソードは接地電位のノードに接続されている。
【００８８】
先の図３の回路では、検知レベルが（ＶＴＨＮ  ＋｜ＶＴＨＰ  ｜）または（ＶＴＨＮ  ＋｜ＶＴＨＰ  ｜＋γ：ただしγはαまたはβまたはα＋β）で決定されるが、この図４のものではダイオード接続されたＮＭＯＳ３１に変えてＰＮ接合ダイオード３６を用いるようにしているので、（ＶＴＨＮ  ＋｜ＶＴＨＰ  ｜）に相当する電圧レベルは（Ｖｆ＋｜ＶＴＨＰ  ｜：ＶｆはＰＮ接合ダイオードの順方向電圧）となる。
【００８９】
この場合にも、第１、第２の電圧検知回路２３、２４における検知レベルは電源電圧、周囲温度、プロセスバラツキ等の影響を受けず、一度、抵抗値を設定すると２つの検知レベルの大小関係は反転しない。
【００９０】
図５は図１中に設けられたＶＰＯＷＥＲＯＮ  レベル検知用の第１の電圧検知回路２３及びＶＬＶＤＤレベル検知用の第２の電圧検知回路２４それぞれのさらに他の回路構成を示している。上記図３に示したものでは第１、第２の電圧検知回路２３、２４でそれぞれ１個のＮＭＯＳ３１を用いるようにしているが、図５（ａ）、（ｂ）のものでは、前記抵抗Ｒ１またはＲ３の他端と接地電位との間に２個のＮＭＯＳ３１ａ、ＮＭＯＳ３１ｂを直列接続することによって、前記ＶＰＯＷＥＲＯＮ  レベル及びＶＬＶＤＤレベルがさらにＮＭＯＳ１個のしきい値電圧分だけ高くなるようにしたものである。なお、この例では抵抗Ｒ１またはＲ３の他端と接地電位との間に２個のＮＭＯＳを直列接続しているが、これは２個以上のＮＭＯＳを直列接続するようにしてもよい。
【００９１】
図６は図１中に設けられたＶＰＯＷＥＲＯＮ  レベル検知用の第１の電圧検知回路２３及びＶＬＶＤＤレベル検知用の第２の電圧検知回路２４それぞれの他の回路構成を示している。図６（ａ）に示す第１の電圧検知回路２３及び図６（ｂ）に示す第２の電圧検知回路２４がそれぞれ図５と異なる点は、前記２個のＮＭＯＳ３１ａ、３１ｂの代わりに直列接続された２個のＰＮ接合ダイオード３６ａ、３６ｂを設けるようにしたものである。
【００９２】
この場合には、前記図４のものに比べて前記ＶＰＯＷＥＲＯＮ  レベル及びＶＬＶＤＤレベルがダイオード１個の順方向電圧分だけ高くなる。また、図５の場合と同様に、抵抗Ｒ１またはＲ３の他端と接地電位との間に２個以上のダイオードを直列接続するようにしてもよい。
【００９３】
図７は図１中に設けられたＶＬＶＤＤレベル検知用の第２の電圧検知回路２４の他の回路構成を示している。なお、この図７に示した第２の電圧検知回路２４を使用する場合、第１の電圧検知回路２３として図３（ａ）に示したものが使用される。この図７の第２の電圧検知回路２４は、図３（ａ）の第１の電圧検知回路２３と比べて、前記抵抗Ｒ１の代わりに直列接続された２個の抵抗Ｒ１１、Ｒ１２が用いられている点と、前記ＰＭＯＳ３２のゲートがこの抵抗Ｒ１１、Ｒ１２の直列接続ノードに接続されている点とが異なっている。なお、Ｒ１１、Ｒ１２の直列抵抗値はＲ１の抵抗値と等しい。
【００９４】
この第２の電圧検知回路２４では、電源電圧ＶＤＤとＮＭＯＳ３１のゲート電位ＶＴＨＮ  との間の電位差（ＶＤＤ−ＶＴＨＮ  ）を２個の抵抗Ｒ１１、Ｒ１２で分割してＰＭＯＳ３２のゲートに与えることにより、電源電圧検知レベルＶＬＶＤＤを、図３（ａ）の第１の電圧検知回路２３における検知レベルＶＰＯＷＥＲＯＮ  に比べて大きくなるようにしている。この場合のＶＬＶＤＤレベルは下記の式で与えられる。
【００９５】
0003621542.tif 000002
図８は図１中に設けられたＶＬＶＤＤレベル検知用の第２の電圧検知回路２４の他の回路構成を示している。なお、この図８に示した第２の電圧検知回路２４を使用する場合、第１の電圧検知回路２３として図４（ａ）に示したものが使用される。この図８の第２の電圧検知回路２４は、図４（ａ）の第１の電圧検知回路２３と比べて、前記抵抗Ｒ１の代わりに直列接続された２個の抵抗Ｒ１１、Ｒ１２が用いられている点と、前記ＰＭＯＳ３２のゲートがこの抵抗Ｒ１１、Ｒ１２の直列接続ノードに接続されている点とが異なっている。なお、この場合もＲ１１、Ｒ１２の直列抵抗値はＲ１の抵抗値と等しい。
【００９６】
この図８に示した第２の電圧検知回路２４は、図７のものと比べてＮＭＯＳ３１がダイオード３６に変わっているだけであり、図７と同様に考えることができ、ＶＰＯＷＥＲＯＮ  レベルよりも高いＶＬＶＤＤレベルを得ることができる。
【００９７】
なお、上記図７及び図８に示した回路を第２の電圧検知回路２４として使用する場合について説明したが、これは抵抗Ｒ１１とＲ１２の抵抗比を異ならせることにより第１の電圧検知回路２３としても使用することができる。これは、第２の電圧検知回路２４の検知レベルを（ＶＴＨＮ  ＋｜ＶＴＨＰ  ｜）以上に設定する要望がある場合に好適である。
【００９８】
すなわち、図７または図８に示すような回路を２回路設け、一方をＶＰＯＷＥＲＯＮ  レベル検知用の第１の電圧検知回路として用い、他方をＶＬＶＤＤレベル検知用の第２の電圧検知回路として用いることができる。この場合、ＶＰＯＷＥＲＯＮ  レベル検知用の第１の電圧検知回路における抵抗Ｒ１１とＲ１２との比（Ｒ１２／Ｒ１１）の値が、ＶＬＶＤＤレベル検知用の第２の電圧検知回路における抵抗Ｒ１１とＲ１２との比（Ｒ１２／Ｒ１１）の値よりも小さくなるように抵抗値を設定することにより、ＶＰＯＷＥＲＯＮ  ＜ＶＬＶＤＤとすることができる。
【００９９】
このようにした場合、第１の電圧検知回路に比較して第２の電圧検知回路における時定数が短くなり、より高速動作させることができる。
【０１００】
上記図３〜図８に示した各電圧検知回路はいずれの場合にもＶＰＯＷＥＲＯＮ  レベル検知用とＶＬＶＤＤレベル検知用の二つに分けていたが、これは必ずしも分ける必要はなく、図９及び図１０に示すように一つにまとめることもできる。
【０１０１】
図９に示す電圧検知回路は、前記図３の電圧検知回路における抵抗Ｒ１もしくはＲ２の代わりに直列接続された３個の抵抗Ｒ２１、Ｒ２２、Ｒ２２を設け、前記検知信号ＳＰＯＷＥＲＯＮ  発生用のＰＭＯＳ３２、抵抗Ｒ２及び増幅回路３５からなる回路に相当するものとしてＰＭＯＳ３２ａ、抵抗Ｒ２ａ及び増幅回路３５ａからなる回路を設け、前記検知信号ＳＬＶＤＤ発生用のＰＭＯＳ３２、抵抗Ｒ４及び増幅回路３５からなる回路に相当するものとしてＰＭＯＳ３２ｂ、抵抗Ｒ２ｂ及び増幅回路３５ｂからなる回路を設け、ＰＭＯＳ３２ａのゲートには上記抵抗Ｒ２２とＲ２３の直列接続ノードにおける電圧を供給し、ＰＭＯＳ３２ｂのゲートには上記抵抗Ｒ２１とＲ２２の直列接続ノードにおける電圧を供給するようにしたものである。
【０１０２】
このような回路においても互いに検知レベルが異なる検知信号ＳＰＯＷＥＲＯＮ  、ＳＬＶＤＤを発生させることができる。
【０１０３】
図１０に示す電圧検知回路は、図９の電圧検知回路内のＮＭＯＳ３１の代わりにＰＮ接合ダイオード３６を用いるようにした点のみが異なる。
【０１０４】
なお、上記図９、図１０の例では、電源電圧ＶＤＤとＮＭＯＳ３１のドレインもしくはダイオード３６のアノードとの間に３個の抵抗Ｒ２１、Ｒ２２、Ｒ２３を直列接続する場合について説明したが、これは３個以上の抵抗を直列接続するようにしてもよい。
【０１０５】
ところで、上記実施の形態では、ある電源電圧以下では全ての回路機能を停止させ、電源電圧がある程度高いときには機能の一部を停止させ、さらに電源電圧が十分に高いときには全ての機能が動作可能となる半導体集積回路の例としてフラッシュＥＥＰＲＯＭを挙げたが、これは電源電圧を２つの電圧レベルで検知することにより回路機能の制御を行う半導体集積回路であればどのようなものにも適用が可能であることはいうまでもない。
【０１０６】
【発明の効果】
以上説明したようにこの発明によれば、電源電圧を２つの電圧レベルで検知することにより回路機能の制御を行う半導体集積回路において、２つの電圧レベルの大小関係が動作を保証する電源電圧レベルによって反転せず、これによって誤動作の発生を防止することができる。
【図面の簡単な説明】
【図１】この発明に係る半導体集積回路をフラッシュＥＥＰＲＯＭに実施した場合のチップ内部の全体の構成を示すブロック図。
【図２】図１のフラッシュＥＥＰＲＯＭにおけるデータ書き込み動作時の処理を示す流れ図。
【図３】図１中の第１、第２の電圧検知回路の回路図。
【図４】図１中の第１、第２の電圧検知回路の回路図。
【図５】図１中の第１、第２の電圧検知回路の回路図。
【図６】図１中の第１、第２の電圧検知回路の回路図。
【図７】図１中の第２の電圧検知回路の回路図。
【図８】図１中の第２の電圧検知回路の回路図。
【図９】図１で使用可能な電圧検知回路の回路図。
【図１０】図１で使用可能な電圧検知回路の回路図。
【図１１】従来の電圧検知回路の回路図。
【図１２】不揮発性トランジスタのシンボル及びデータ読み出し／書き込み／消去時にコントロールゲート、ドレイン、ソース及びバックゲートに供給する電圧をまとめて示す図。
【図１３】フラシュＥＥＰＲＯＭに内蔵される昇圧回路の回路図。
【図１４】従来の電圧検知回路の回路図。
【図１５】図１４の電圧検知回路で使用されるレファレンス電位を発生するＢＧＲ（Ｂａｎｄ  Ｇａｐ  Ｒｅｆｅｒｅｎｃｅ）回路の回路図。
【符号の説明】
１１…メモリセルアレイ、
１２…アドレスバッファ、
１３…ロウデコーダ、
１４…カラムデコーダ、
１５…ソースデコーダ、
１６…入出力コントロール回路、
１７…カラムセレクタ、
１８…書き込み回路、
１９…センスアンプ回路（Ｓ／Ａ）、
２０…Ｉ／Ｏバッファ、
２１…コマンド／ユーザインターフェース回路、
２２…内部コントロール回路、
２３…第１の電圧検知回路、
２４…第２の電圧検知回路、
２５…内部電源／昇圧回路、
３１、３１ａ、３１ｂ…ＮＭＯＳ（Ｎチャネル型ＭＯＳトランジスタ）、
３２、３２ａ、３２ｂ…ＰＭＯＳ（Ｐチャネル型ＭＯＳトランジスタ）、
３３、３４…インバータ、
３５、３５ａ、３５ｂ…増幅回路、
３６、３６ａ、３６ｂ…ＰＮ接合ダイオード、
Ｒ１、Ｒ２、Ｒ２ａ、Ｒ２ｂ、Ｒ３、Ｒ４、Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２、Ｒ２３…抵抗。
【図１】
0003621542.tif 000003
【図２】
0003621542.tif 000004
【図３】
0003621542.tif 000005
【図４】
0003621542.tif 000006
【図５】
0003621542.tif 000007
【図６】
0003621542.tif 000008
【図７】
0003621542.tif 000009
【図８】
0003621542.tif 000010
【図９】
0003621542.tif 000011
【図１０】
0003621542.tif 000012
【図１１】
0003621542.tif 000013
【図１２】
0003621542.tif 000014
【図１３】
0003621542.tif 000015
【図１４】
0003621542.tif 000016
【図１５】
0003621542.tif 000017