(57)【特許請求の範囲】
【請求項１】
システムクロック信号の周波数を逓倍し、逓倍した周波数に対応するレベルの電圧制御信号を生成する電圧制御信号発生部と、
パケット単位に不規則的に入力される入力信号を前記電圧制御信号に応答して遅延し、遅延された結果及び前記入力信号を排他的論理和演算し、排他的論理和演算された結果をリセット信号として出力するリセット信号発生部と、
前記リセット信号及び前記電圧制御信号に応答して、前記パケットに含まれたビットＴの各々の中間点において遷移されるレベルを有する信号を復元されたクロック信号として生成し、前記復元されたクロック信号を出力するクロック信号発生部と、
前記入力信号をバッファリングし、バッファリングされた結果を前記復元されたクロック信号に応答して復元されたデータとして出力する出力バッファとを備え、
前記クロック信号発生部は、
前記復元されたクロック信号を前記電圧制御信号に応答して遅延し、遅延された結果を出力する第２遅延部と、
前記第２遅延部から入力した前記遅延された結果及び前記復元されたクロック信号のうち一つを前記リセット信号に応答して選択的に出力する第１選択部と、
前記第１選択部において選択された結果を前記電圧制御信号に応答して遅延し、遅延された結果を出力する第３遅延部と、
前記復元されたクロック信号を反転し、反転された結果を出力する第１反転部と、
前記第１反転部から入力した前記反転された結果及び前記第３遅延部から入力した前記遅延された結果のうち一つを前記リセット信号に応答して選択的に出力する第２選択部と、
前記第２選択部において選択された結果を反転し、反転された結果を前記復元されたクロック信号として出力する第２反転部とを備えることを特徴とするノイズに強いバーストモード受信装置。
【請求項２】
前記バーストモード受信装置は、
前記パケット単位にダイナミックに光を検出し、検出された前記光を電気的な信号に変換して出力する光検出部と、
前記光検出部から入力した前記電気的な信号を増幅する前置増幅器と、
前記前置増幅器において増幅された結果のオフセットを補償し、オフセットの補償された結果を前記入力信号として出力するオフセット補償部とをさらに備えることを特徴とする請求項１に記載のノイズに強いバーストモード受信装置。
【請求項３】
前記電圧制御信号発生部は、
前記システムクロック信号及び分周信号の位相差を検出する位相差検出部と、
前記位相差検出部から入力した前記位相差に応答して電荷をソーシング又はシンキングする電荷ポンプと、
前記ソーシング又はシンキングされた電荷に対応する電圧を低域通過フィルタリングし、低域通過フィルタリングされた結果を前記電圧制御信号として出力するループフィルタと、
前記電圧制御信号に応答して発振する周波数を有する発振信号を出力する電圧制御発振部と、
前記発振信号を分周し、分周された結果を前記分周信号として前記位相差検出部に出力する分周部とを備えることを特徴とする請求項１に記載のノイズに強いバーストモード受信装置。
【請求項４】
前記リセット信号発生部は、
前記入力信号を前記電圧制御信号のレベルに応答して遅延し、遅延された結果を出力する第１遅延部と、
前記第１遅延部から入力した前記遅延された結果及び前記入力信号を排他的論理和演算し、排他的論理和演算された結果をリセット信号として出力する排他的論理和演算部とを備えることを特徴とする請求項１に記載のノイズに強いバーストモード受信装置。
【請求項５】
前記電圧制御発振部は、
前記第２遅延部、前記第１選択部、前記第３遅延部、前記第１反転部、前記第２選択部及び前記第２反転部を備え、
前記第１選択部が前記第２遅延部から入力した前記遅延された結果を選択し、前記第２選択部が前記第３遅延部から入力した前記遅延された結果を選択するように前記リセット信号は所定論理レベルに固定されることを特徴とする請求項３に記載のノイズに強いバーストモード受信装置。
【請求項６】
前記出力バッファは、
前記入力信号を入力するデータ入力端子、前記復元されたクロック信号を入力するクロック端子及び前記復元されたデータを出力する出力端子を有するＤフリップフロップを備えることを特徴とする請求項１に記載のノイズに強いバーストモード受信装置。
【請求項７】
前記中間点は中間（Ｔ／２）を意味し、前記リセット信号発生部は前記入力信号を前記電圧制御信号に応答して前記Ｔ／２だけ遅延し、前記クロック信号発生部は前記復元されたクロック信号を前記リセット信号の立ち下がりエッジから立ち上げることを特徴とする請求項１に記載のノイズに強いバーストモード受信装置。
【請求項８】
システムクロック信号の周波数を逓倍し、逓倍した周波数に対応するレベルの電圧制御信号を生成する段階と、
パケット単位に不規則に入力される入力信号を前記電圧制御信号を用いて遅延し、遅延された結果及び前記入力信号を排他的論理和演算してリセット信号を求める段階と、
前記リセット信号及び前記電圧制御信号を用い、前記パケットに含まれたビットＴの各々の中間点において遷移されるレベルを有する信号を復元されたクロック信号として生成する段階と、
前記入力信号をバッファリングし、前記復元されたクロック信号を用いてバッファリングされた結果から復元されたデータを求める段階とを備え、
前記復元されたクロック信号として生成する段階は、
すでに前記クロック信号として復元された信号を前記電圧制御信号に応答して遅延させ、その遅延された結果及び前記復元されたクロック信号のうち一つを前記リセット信号に応答して選択することで第１クロック信号を生成し、前記復元されたクロック信号を反転した第２クロック信号を生成し、前記第１クロック信号を前記電圧制御信号に応答して遅延させた第３クロック信号を生成し、さらに、前記第２クロック信号及び前記第３クロック信号のうち一つを前記リセット信号に応答して選択することで第４クロック信号を生成し、前記第４クロック信号を反転させることで前記復元されたクロック信号を生成することを特徴とするノイズに強いバーストモード受信装置のクロック信号及びデータ復元方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はバーストモード受信装置に係り、特に、ノイズに強いバーストモード受信装置とそのクロック信号及びデータの復元方法に関する。
【０００２】
【従来の技術】
一般に、通信システムの受信装置は、クロック信号及びデータを復元するために位相同期ループ（ＰＬＬ：  Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を採用している。このＰＬＬは、ジッタや外部の影響による入力信号のエッジの揺らぎを最小化させるので、受信装置は最適決定タイミングを有するクロック信号を復元可能である。
【０００３】
しかしながら、通常の通信システムで使用される受信装置とは異なり、バーストモード受信装置は、ＰＬＬを用いてクロック信号及びデータを復元することが困難である。なぜならば、入力信号の周波数がバーストモード受信装置自体において用いられるシステムクロック信号の周波数とは異なっているのみならず、入力信号が何時入力されるか分からないので、各バーストセル間の間隔がシステムクロック信号とは無関係に一定に数えられるビット数ではないからである。もし、従来のバーストモード受信装置がＰＬＬを採択するならば、ＰＬＬがロッキングされた後に入力信号がトラッキング範囲内において少しずつ変わる状況には適応可能であるものの、現在のセルと次のセルとの間の間隔が現在セルにおいて復元されたクロック信号と大きな位相差を有する場合、ＰＬＬがロック状態から外れれば、ＰＬＬがさらにロッキングされるために必要な時間が要求される。このため、クロック信号を迅速に復元するよう設計されたバーストモード受信装置では、ＰＬＬを利用することはできない。
【０００４】
一方、ＰＬＬを用いずにクロック信号及びデータを復元する従来のバーストモード受信装置は、入力信号を遅延したり、クロック信号を入力データが入力し始める時に生成したりすることで、入力信号とクロック信号との間の位相を合わせる方法を用いるか、あるいは入力信号よりも早いクロック信号又は多重位相クロック信号のうち入力信号と始まりが同じクロック信号を選択する方法を用いる。特に、多重位相クロック信号のうち所望のクロック信号を選択する方法が採用されることが多い。この時、入力信号の受信率を正確に把握することができないため、従来のバーストモード受信装置は、自ら生成するシステムクロック信号をそのまま用いる。したがって、入力信号が連続的に０又は１として入力される時に連続するビットの数を誤って認識するおそれがあり、クロック信号の復元に際しては少なくとも３ビット以上の遅延が生じるという問題点がある。
【０００５】
【発明が解決しようとする課題】
そこで、本発明が解決しようとする技術的課題は、ノイズによる影響を最小化しつつ高速でクロック信号及びデータが復元可能なノイズに強いバーストモード受信装置を提供することである。
【０００６】
本発明が解決しようとする他の技術的課題は、前記バーストモード受信装置において用いられるクロック信号及びデータ復元方法を提供することである。
【０００７】
【課題を解決するための手段】
前記技術的課題を達成するために、本発明によるノイズに強いバーストモード受信装置は、システムクロック信号の周波数を逓倍し、逓倍した周波数に対応するレベルの電圧制御信号を生成する電圧制御信号発生部と、パケット単位に不規則的に入力される入力信号を前記電圧制御信号に応答して遅延し、遅延された結果及び前記入力信号を排他的論理和演算し、排他的論理和演算された結果をリセット信号として出力するリセット信号発生部と、前記リセット信号及び前記電圧制御信号に応答して、前記パケットに含まれたビットＴの各々の中間点において遷移されるレベルを有する信号を復元されたクロック信号として生成し、前記復元されたクロック信号を出力するクロック信号発生部と、前記入力信号をバッファリングし、バッファリングされた結果を前記復元されたクロック信号に応答して復元されたデータとして出力する出力バッファとを備え、前記クロック信号発生部は、前記復元されたクロック信号を前記電圧制御信号に応答して遅延し、遅延された結果を出力する第２遅延部と、前記第２遅延部から入力した前記遅延された結果及び前記復元されたクロック信号のうち一つを前記リセット信号に応答して選択的に出力する第１選択部と、前記第１選択部において選択された結果を前記電圧制御信号に応答して遅延し、遅延された結果を出力する第３遅延部と、前記復元されたクロック信号を反転し、反転された結果を出力する第１反転部と、前記第１反転部から入力した前記反転された結果及び前記第３遅延部から入力した前記遅延された結果のうち一つを前記リセット信号に応答して選択的に出力する第２選択部と、前記第２選択部において選択された結果を反転し、反転された結果を前記復元されたクロック信号として出力する第２反転部とを備えることを特徴とする。
【０００８】
前記他の技術的課題を達成するために、本発明によるノイズに強いバーストモード受信装置のクロック信号及びデータ復元方法は、システムクロック信号の周波数を逓倍し、逓倍した周波数に対応するレベルの電圧制御信号を生成する段階と、パケット単位に不規則的に与えられる入力信号を前記電圧制御信号を用いて遅延し、遅延された結果及び前記入力信号を排他的論理和演算してリセット信号を求める段階と、前記リセット信号及び前記電圧制御信号を用い、前記パケットに含まれたビットＴの各々の中間点において遷移されるレベルを有する信号を復元されたクロック信号として生成する段階と、前記入力信号をバッファリングし、前記復元されたクロック信号を用いてバッファリングされた結果から復元されたデータを求める段階とを備え、前記復元されたクロック信号として生成する段階は、すでに前記クロック信号として復元された信号を前記電圧制御信号に応答して遅延させ、その遅延された結果及び前記復元されたクロック信号のうち一つを前記リセット信号に応答して選択することで第１クロック信号を生成し、前記復元されたクロック信号を反転した第２クロック信号を生成し、前記第１クロック信号を前記電圧制御信号に応答して遅延させた第３クロック信号を生成し、さらに、前記第２クロック信号及び前記第３クロック信号のうち一つを前記リセット信号に応答して選択することで第４クロック信号を生成し、前記第４クロック信号を反転させることで前記復元されたクロック信号を生成することを特徴とする。
【０００９】
【発明の実施の形態】
以下、添付した図面に基づき、本発明によるノイズに強いバーストモード受信装置の構成及び動作とその装置において用いられる本発明によるクロック信号及びデータの復元方法を説明する。
【００１０】
図１は、本発明によるバーストモード受信装置のブロック図である。図１に示すように、本発明によるバーストモード受信装置は、電圧制御信号発生部１０、リセット信号発生部１２、クロック信号発生部１４及び出力バッファ１６を含む。
【００１１】
図２は、図１に示す装置において用いられる本発明によるクロック信号及びデータ復元方法を説明するためのフローチャートである。図２に示すように、本発明によるクロック信号及びデータ復元方法は、電圧制御信号及びリセット信号を生成する段階（第３０段階及び第３２段階）及び復元されたクロック信号及び復元されたデータを求める段階（第３４段階及び第３６段階）を含む。
【００１２】
図１に示された電圧制御信号発生部１０は、外部から入力されたシステムクロック信号ＣＬＫの周波数を逓倍し、逓倍した周波数に対応するレベルの電圧制御信号Ｖｃを生成し、生成した電圧制御信号Ｖｃをリセット信号発生部１２及びクロック信号発生部１４に各々出力する（第３０段階）。ここで、システムクロック信号ＣＬＫは、例えば１５５ＭＨｚの周波数を有し、本発明によるバーストモード受信装置自体において生成しても良く、光信号を伝送するもの、例えば図示しない端末装置から送られてきても良い。
【００１３】
以下、本発明の望ましい一実施の形態による電圧制御信号発生部１０の構成及び動作を、図３を参照しつつ説明する。
【００１４】
図３は、本発明の一実施形態としての電圧制御信号発生部１０Ａ（図１の１０に相当）のブロック図である。図３に示すように、本発明による電圧制御信号発生部１０Ａは、位相差検出部５０、電荷ポンプ５２、ループフィルタ５４、電圧制御発振部５６及び分周部５８を含む。
【００１５】
前記位相差検出部５０は、外部から入力されたシステムクロック信号ＣＬＫ及び分周部５８外部から入力された分周信号間の位相差を検出し、検出された位相差を電荷ポンプ５２に出力する。この時、電荷ポンプ５２は位相差検出部５０の出力した位相差に応じた電荷をソーシング又はシンキングする。
【００１６】
前記ループフィルタ５４は、電荷ポンプ５２においてソーシング又はシンキングされた電荷に対応する電圧を低域通過フィルタリングし、低域通過フィルタリングされた結果を電圧制御信号Ｖｃとして電圧制御発振部５６、リセット信号発生部１２及びクロック信号発生部１４に各々出力する。
【００１７】
前記電圧制御発振部５６は、ループフィルター５４から入力した電圧制御信号Ｖｃに応答して発振する周波数を有する発振信号を分周部５８に出力する。
【００１８】
前記分周部５８は、電圧制御発振部５６から入力した発振信号を分周し、分周された結果を分周信号として位相差検出部５０に出力する。ここで、分周部５８において発振信号を分周した分だけ電圧制御信号Ｖｃのレベルが変わる。例えば、電圧制御信号発生部１０Ａがシステムクロック信号ＣＬＫを多く逓倍するほどループフィルタ５４から出力される電圧制御信号Ｖｃのレベルは上がる。この時、外部から入力されるシステムクロック信号ＣＬＫの周波数は様々な値を有し、電圧制御信号発生部１０Ａは、たとえシステムクロック信号ＣＬＫの周波数が低いとしても、分周部５８によりシステムクロック信号ＣＬＫの周波数を逓倍することができる。
【００１９】
一方、第３０段階後に、リセット信号発生部１２は入力端子ＩＮ１を介してパケット単位に不規則に入力した信号を電圧制御信号発生部１０から入力した電圧制御信号Ｖｃに応答して遅延し、遅延された結果及び入力端子ＩＮ１から入力した信号を排他的論理和演算し、排他的論理和演算された結果をリセット信号ＲＳＴとしてクロック信号発生部１４に出力する（第３２段階）。
【００２０】
ここで、リセット信号発生部１２に入力される入力信号を生成する図１に示すバーストモード受信装置の構成と動作を、図４を主に参照しながら説明する。
【００２１】
図４は、入力信号を生成する本発明によるバーストモード受信装置のブロック図である。本発明によるバーストモード受信装置は、光検出部７０、前置増幅器７２及びオフセット補償部７４を含む。
【００２２】
前記光検出部７０は、入力端子ＩＮ２を介してパケット単位に入力される光をダイナミックに検出し、検出された光を電気的な信号に変換し、変換された電気的な信号を前置増幅器７２に出力する。
【００２３】
前記前置増幅器７２は、光検出部７０外部から入力された電気的な信号を増幅し、増幅した結果をオフセット補償部７４に出力する。この時、オフセット補償部７４は前置増幅器７２において増幅された結果のオフセットを補償し、オフセットを補償した結果を入力信号として出力端子ＯＵＴ１を介してリセット信号発生部（図１の１２）に出力する。
【００２４】
次に、本発明の望ましい実施形態によるリセット信号発生部（図１の１２）の構成及び動作を、主に図５及び図６を参照しながら説明する。
【００２５】
図５は、本発明の望ましい実施形態によるリセット信号発生部１２Ａの回路図である。図５に示すように、本発明によるリセット信号発生部１２Ａは、第１遅延部９０及び排他的論理和演算部９２を含む。
【００２６】
前記第１遅延部９０は、入力端子ＩＮ１を介して入力した信号を電圧制御信号発生部１０から入力した電圧制御信号Ｖｃのレベルに応答して遅延し、遅延された結果を排他的論理和演算部９２に出力する。この時、排他的論理和演算部９２は、第１遅延部９０から入力した遅延された結果及び入力端子ＩＮ１から入力した信号を排他的論理和演算し、排他的論理和演算された結果をリセット信号ＲＳＴとして図１のクロック信号発生部１４に出力する。
【００２７】
入力信号のパケットに含まれるビット各々の中間点Ｔ’がＴ／２（ここで、Ｔは入力信号のパケットに含まれる各ビットの長さである。）であると仮定して、前記リセット信号発生部１２Ａの動作を、図５及び図６を主に参照しながら説明する。
【００２８】
図６は、図５に示す前記リセット信号発生部１２Ａの各構成部分の波形図であり、（ａ）は入力信号ＩＮ１の波形図であり、（ｂ）は遅延された入力信号の波形図であり、（ｃ）はリセット信号ＲＳＴの波形図である。
【００２９】
前記リセット信号発生部１２Ａの第１遅延器９０は、入力端子ＩＮ１を介して入力した図６（ａ）の如き波形を有する入力信号を電圧制御信号発生部１０から入力した電圧制御信号Ｖｃに応答してＴ／２だけ遅延し、図６（ｂ）のように遅延された結果を排他的論理和演算部９２に出力する。すると、前記排他的論理和演算部９２は、図６（ａ）に示される入力信号及び図６（ｂ）に示される遅延結果を排他的論理和演算し、排他的論理和演算した結果であるリセット信号ＲＳＴを図６（ｃ）に示されるように出力する。
【００３０】
一方、第３２段階後に、クロック信号発生部（図１の１４）は、リセット信号発生部（図１の１２）から入力したリセット信号ＲＳＴ及び電圧制御信号発生部（図１の１０）から入力した電圧制御信号Ｖｃに応答して、パケットに含まれる各ビットの中間点Ｔ’において遷移されるレベルを有する信号を復元されたクロック信号ＣＬＫ’として生成し、復元されたクロック信号ＣＬＫ’を出力バッファ１６及び外部に出力する（第３４段階）。前記クロック信号発生部１４は、リセット信号ＲＳＴの立ち下がりエッジにおいて立ち上がりエッジ又は立ち下がりエッジを有する復元されたクロック信号ＣＬＫ’を生成する。
【００３１】
以下、添付した図面に基づき、本発明に望ましい実施の形態によるクロック信号発生部（図１の１４）構成及び動作を下記の通り説明する。
【００３２】
図７は、本発明の望ましい実施形態によるクロック信号発生部１４のブロック図である。図７に示すように、本発明によるクロック信号発生部１４は、第２遅延部１１０、第３遅延部１１４、第１選択部１１２、第２選択部１１８、第１反転部１１６、及び第２反転部１２０を含む。
【００３３】
図８は、Ｔ’＝Ｔ／２であると仮定した場合の、図７に示す各構成部分の動作を説明するための入力信号、リセット信号、復元されたクロック信号、及び第１ないし第４クロック信号の波形図である。
【００３４】
図８に示すように、前記第２遅延部１１０は、復元されたクロック信号ＣＬＫ’を電圧制御信号発生部１０から出力した電圧制御信号Ｖｃに応答して遅延し、遅延された結果を第１選択部１１２に出力する。
【００３５】
前記第１選択部１１２は、第２遅延部１１０から入力した遅延された結果及び復元されたクロック信号ＣＬＫ’のうちいずれか一つをリセット信号発生部１２から入力したリセット信号ＲＳＴに応答して選択し、選択された結果を第１クロック信号として第３遅延部１１４に出力する。具体的には、このような第１選択部１１２は、第２遅延部１１０から入力した遅延された結果を‘０’入力端子に入力し、復元されたクロック信号ＣＬＫ’を‘１’入力端子に入力し、リセット信号発生部１２から出力されるリセット信号ＲＳＴを選択端子Ｓを介して入力し、入力した信号のうちの一つをリセット信号ＲＳＴに応答して選択し、選択された結果を第３遅延部１１４に第１クロック信号として出力するマルチプレクサ１４０により実現可能である。ここで、前記マルチプレクサ１４０は、リセット信号ＲＳＴが“ロー”論理レベルであれば第２遅延部１１０において遅延された結果を選択し、リセット信号ＲＳＴが“ハイ”論理レベルであれば復元されたクロック信号ＣＬＫ’を選択する。
【００３６】
この時、第１反転部１１６は、復元されたクロック信号ＣＬＫ’を反転し、反転された結果を図８に示す第２クロック信号として第２選択部１１８に出力する。ここで、第１反転部１１６はインバータ（図示せず）により実現可能である。第３遅延部１１４は、第１選択部１１２において選択された結果である第１クロック信号を電圧制御信号発生部１０から入力した電圧制御信号Ｖｃに応答して遅延し、遅延された結果を図８に示す第３クロック信号として第２選択部１１８に出力する。前記第２選択部１１８は、第１反転部１１６から入力した反転結果である第２クロック信号及び第３遅延部１１４から入力した遅延結果である第３クロック信号のうちのいずれか一つをリセット信号発生部１２外部から入力したリセット信号ＲＳＴに応答して選択し、選択された結果を図８に示す第４クロック信号として第２反転部１２０に出力する。ここで、第２選択部１１８は第３遅延部１１４から入力した第３クロック信号を‘０’入力端子に入力し、第１反転部１１６から入力した第２クロック信号を‘１’入力端子に入力し、リセット信号発生部１２から出力されるリセット信号ＲＳＴを選択端子Ｓを介して入力し、入力した信号のうち一つをリセット信号ＲＳＴに応答して選択し、選択された結果を第２反転部１２０に出力するマルチプレクサ１４２により実現可能である。このため、マルチプレクサ１４２はリセット信号ＲＳＴが“ロー”論理レベルであれば第３遅延部１１４から出力される第３クロック信号を選択し、リセット信号ＲＳＴが“ハイ”論理レベルであれば第１反転部１１６から出力される第２クロック信号を選択する。例えば、リセット信号ＲＳＴが“ロー”論理レベルから“ハイ”論理レベルへと遷移した後に第４クロック信号はＴ／２の間に“ロー”論理レベルを保ち、リセット信号ＲＳＴが“ハイ”論理レベルから“ロー”論理レベルへと遷移する時に第４クロック信号は“ロー”論理レベルから“ハイ”論理レベルへと遷移してＴ／２の間に“ハイ”論理レベルを保つ。
【００３７】
前記第２反転部１２０は、第２選択部１１８において選択された結果を反転し、反転された結果を復元されたクロック信号ＣＬＫ’として出力バッファ１６に出力する。ここで、第２反転部１２０はインバータ（図示せず）により実現可能である。
【００３８】
また、前述した第１遅延部（図５の９０）、第２及び第３遅延部（図７の１１０及び１１４）の各々は偶数個のインバータ（図示せず）により実現可能であり、各インバータから入力した信号を反転する時間は電圧制御信号Ｖｃに基づき決まる。例えば、電圧制御信号Ｖｃのレベルが高いほどこれらの第１、第２及び第３遅延部９０、１１０及び１１４の各々の遅延時間は長くなる。
【００３９】
ここで、図７に示されたクロック信号発生部は、図３に示された電圧制御発振部５６としても使用可能である。もし、図７に示すクロック信号発生部が電圧制御発振部５６として用いられる場合、図７に示すリセット信号ＲＳＴの代わりに“ロー”論理レベルの信号が第１及び第２選択部１１２及び１１８に各々入力される。
【００４０】
第３４段階後に、出力バッファ１６は入力端子ＩＮ１を介して入力した信号をバッファリングし、バッファリングされた結果をクロック信号発生部１４から入力した復元されたクロック信号ＣＬＫ’に応答して復元されたデータＤＡＴＡとして出力する（第３６段階）。したがって、出力バッファ１６は入力端子ＩＮ１を介して入力信号を入力するデータ入力端子Ｄ、復元されたクロック信号ＣＬＫ’を入力するクロック端子ＣＫ及び復元されたデータＤＡＴＡを出力する正の出力端子Ｑを有するＤフリップフロップ２０により実現可能である。
【００４１】
以下、添付した図面に基づき、入力端子ＩＮ１を介して入力される信号がジッタを有する場合に、本発明によるバーストモード受信装置において用いられるクロック信号復元方法によりクロック信号ＣＬＫ’を復元する過程を、入力信号のパケット中に含まれる各ビットの中間点Ｔ’がＴ／２であると仮定して説明する。
【００４２】
図９は、リセット信号発生部（図５の１２Ａ）の各構成部分及び復元されたクロック信号ＣＬＫ’の波形図であり、（ａ）が入力信号の波形図、（ｂ）がＴ／２だけ遅延された入力信号の波形図、（ｃ）がリセット信号ＲＳＴの波形図、（ｄ）が復元されたクロック信号ＣＬＫ’の波形図を示す。
【００４３】
まず、入力信号が図９（ａ）に示すように、ジッタを有さずに正常に入力される場合（２００参照）、本発明によるクロック信号復元方法によると、図９（ｃ）に示すリセット信号ＲＳＴの立ち下がりエッジにおいて立ち上がりエッジを有する復元されたクロック信号ＣＬＫ’を生成する。この時、復元されたクロック信号ＣＬＫ’は入力信号の中間点、すなわち、Ｔ／２に正確に整列される。
【００４４】
次に、入力信号が図９（ａ）に示すように、ジッタにより左側にシフト（３００参照）している場合（２０２参照）、本発明によるクロック信号復元方法は、図９（ａ）に示す入力信号が左側にシフトした分に見合う分だけリセット信号を左側にシフトし、シフトしたリセット信号（図９の（ｃ）参照）から復元したクロック信号ＣＬＫ’（図９（ｄ）参照）を生成する。従って、前記復元されたクロック信号ＣＬＫ’は前記入力信号の中間点のＴ／２に正確に整列可能になる。
【００４５】
最後に、入力信号が図９（ａ）に示すように、ジッタにより右側にシフト（３０２参照）している場合（２０４参照）、本発明によるクロック信号復元方法は、図９ａの入力信号が右側にシフトした分に見合う分だけリセット信号を右側にシフトし、シフトした図９（ｃ）のリセット信号から復元されたクロック信号ＣＬＫ’（図９（ｄ）参照）を生成する。従って、復元されたクロック信号ＣＬＫ’（図９（ｄ）参照）は、図９（ａ）の入力信号の中間点であるＴ／２に正確に整列可能である。
【００４６】
結局、図１に示す本発明によるバーストモード受信装置及び方法はジッタを含む入力信号と連動してリセット信号ＲＳＴを生成し、生成されたリセット信号ＲＳＴの制御下で各ビットの中間点Ｔ’において立ち上がり又は立ち下がりエッジを有するクロック信号ＣＬＫ’を復元し、復元されたクロック信号ＣＬＫ’を用いて入力信号からデータＤＡＴＡを復元可能である。
【００４７】
【発明の効果】
以上述べたように、本発明によるノイズに強いバーストモード受信装置とそのクロック信号及びデータ復元方法は、入力信号の各ビットの中間点において復元されたクロック信号のレベルを遷移させることから、ジッタを含む入力信号が入力されるなどの要因によって入力信号にエラーが生じたりしても、クロック信号及びデータを安定的に復元可能である。さらに、従来の多重−位相方式が３ビット以内にロッキングされるのに対し、１ビット以内にロッキング可能であることから、クロック信号及びデータを高速で復元可能になる。
【図面の簡単な説明】
【図１】本発明によるバーストモード受信装置のブロック図である。
【図２】図１に示すバーストモード受信装置において用いられる本発明によるクロック信号及びデータの復元方法を説明するためのフローチャートである。
【図３】図１に示す本発明の実施形態による電圧制御信号発生部のブロック図である。
【図４】入力信号を生成する本発明によるバーストモード受信装置のブロック図である。
【図５】図１に示す本発明の実施形態によるリセット信号発生部の回路図である。
【図６】図５に示すリセット信号発生部の各構成部分の波形図である。
【図７】図１に示す本発明の実施形態によるクロック信号発生部のブロック図である。
【図８】Ｔ’＝Ｔ／２である仮定する時、図７に示す各構成部分の動作を説明するための波形図である。
【図９】図５に示すリセット信号発生部の各構成部分及び復元されたクロック信号の波形図である。
【符号の説明】
１６          出力バッファ
ＩＮ１    入力端子
ＣＬＫ    システムクロック信号
Ｖｃ          電圧制御信号
ＲＳＴ    リセット信号
【図１】
0003623948.tif 000002
【図２】
0003623948.tif 000003
【図３】
0003623948.tif 000004
【図４】
0003623948.tif 000005
【図５】
0003623948.tif 000006
【図６】
0003623948.tif 000007
【図７】
0003623948.tif 000008
【図８】
0003623948.tif 000009
【図９】
0003623948.tif 000010