(57)【特許請求の範囲】
【請求項１】
基板上にシリコン膜を形成する工程と、
高融点金属として、Ｍｏ，Ｗ，Ｃｒ，Ｃｏの中の少なくとも１つを用いて、前記シリコン膜上に窒素および炭素の少なくとも一方と前記高融点金属とからなる化合物膜を形成する工程と、
前記化合物膜上に前記高融点金属からなる金属膜を形成する工程と、
熱処理により、前記化合物膜を前記高融点金属に変えて前記金属膜と一体化するとともに、前記一体化した金属膜と前記シリコン膜との界面に、窒素および炭素の少なくとも一方と前記高融点金属とシリコンとを含む導電性の酸化防止膜を形成して、前記金属膜、前記酸化防止膜および前記シリコン膜の積層膜を含む電極および配線の少なくとも一方を形成する工程と、
前記酸化防止膜を形成した後に、前記シリコン膜に酸化処理を施す工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
基板上に半導体膜を形成する工程と、
前記半導体膜上に、Ｍｏ，Ｗ，Ｃｒ，Ｃｏの中の少なくとも１つの高融点金属と、窒素および炭素の少なくとも一方と、シリコンからなる化合物を含む導電性の酸化防止膜を形成する工程と、
前記酸化防止膜上に前記高融点金属からなる金属膜を形成する工程と、
前記金属膜、前記酸化防止膜および前記半導体膜から成る積層膜をエッチングして、前記積層膜を含む電極および配線の少なくとも一方を形成する工程と、
前記酸化防止膜を形成した後に、前記半導体膜に酸化処理を施す工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
半導体領域上に絶縁膜を形成する工程と、
前記絶縁膜上に、Ｍｏ，Ｗ，Ｃｒ，Ｃｏの中の少なくとも１つの高融点金属と、窒素および炭素の少なくとも一方と、シリコンからなる化合物を含む導電性の酸化防止膜を形成する工程と、
前記酸化防止膜上に前記高融点金属からなる金属膜を形成する工程と、
前記金属膜、前記酸化防止膜から成る積層膜をエッチングして、前記積層膜を含む電極および配線の少なくとも一方を形成する工程と、
前記酸化防止膜を形成した後に、前記半導体領域に酸化処理を施す工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記酸化処理を施す工程は、水素、水を含む雰囲気下で行われることを特徴とする請求項１、２および３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、積層構造の電極（配線）に特徴があり、良好な不純物拡散防止性能を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の電極や配線の材料として、多結晶シリコンが広く使用されている。しかし、半導体装置の高集積化、高速化に伴い、電極や配線の抵抗による信号伝達の遅延が重大な問題になってきている。
【０００３】
この種の遅延は電極や配線の低抵抗化により抑制できる。例えば、ＭＯＳトランジスタ等のゲート電極の場合であれば、金属シリサイド膜と多結晶シリコン膜との２層構造のポリサイドゲートの採用により抑制できる。
【０００４】
しかし、ゲート長０．２５μｍ世代以降では、ポリサイドゲートよりも低抵抗のゲート電極が求められ、最近、高融点金属膜と反応障壁層と多結晶シリコン膜との積層構造のポリメタルゲートが注目されている。
【０００５】
高融点金属としてタングステン（Ｗ）を用いれば、タングステンの比抵抗はタングステンシリサイド（ＷＳｉx ）に比べ約１桁小さいので、ＲＣ遅延時間の大幅な短縮が可能である。タングステンは多結晶シリコンと６００℃程度の加熱処理で容易に反応する材料であるが、Ｗ膜と多結晶シリコン膜との間に反応障壁層が挟まれているので問題にはならない。
【０００６】
また、将来的にはポリメタルゲートではなく高融点金属単層のメタルゲートが有望とされている。このようにゲート電極の低抵抗化には高融点金属の採用が必須である。
【０００７】
しかし、タングステンをはじめとする高融点金属は非常に酸化され易く、例えば、タングステンは４００℃程度で酸化される。タングステンの酸化物は絶縁体であり、さらにタングステンは酸化とともに体積膨張を引き起こす。
【０００８】
一般に、ＬＳＩ製造工程においては、ゲート電極パターンを形成した後にゲート酸化膜などの酸化膜の信頼性向上を目的とした再酸化を行う工程が必要とされる。例えば、多結晶シリコンゲートの場合、シリコン基板上に多結晶シリコン膜を形成し、これをパターニングしてゲート電極を形成した後、ゲート酸化膜端部にバーズビークと呼ばれる膜厚の酸化部分が形成される。この結果、ゲート電極の下部端部が丸められ、ゲート部の電界が緩和されるので、素子の特性や信頼性の向上が図られる。以降この工程を後酸化と称する。この種の後酸化を金属シリサイドとしてＷＳｉx を用いたポリサイドゲートに適用すると、ＷＳｉx としては、通常、正規組成ｘ＝２．０よりもＳｉリッチのものが用いられるため、後酸化工程で、ＷＳｉx 中の余剰シリコンが酸化され、ＷＳｉx 表面にもＳｉＯ2 が形成され、結晶シリコンと同様の酸化方法で同様の絶縁効果を得ることができる。
【０００９】
一方、この種の後酸化を高融点金属としてＷを用いたポリメタルゲートに適用すると、Ｗは通常の酸化工程でも酸化されるため、通常の酸化工程でＷＯ3 が形成される。このとき、大きな体積膨張を伴うため、膜の剥離等が起こり、以後の工程を続けることができなくなる。
【００１０】
また、大気から混入するＯ2 やＨ2 Ｏなどの酸化剤により、酸化工程を開始する前に、Ｗの酸化が起こり、同様の問題が発生する可能性がある。したがって、ポリメタルゲートの場合には、高融点金属を酸化せずシリコンのみを酸化する技術（選択酸化技術）が、後酸化工程で必要になる。
【００１１】
ポリメタルゲートの場合のように、同一基板上にシリコンの露出部分とＷ等の高融点金属の露出する部分が混在する場合において、高融点金属の露出部分を酸化せずシリコンのみを選択的に酸化する選択酸化法が知られている（特開昭６０−９１６６）。
【００１２】
この選択酸化法は、酸化剤であるＨ2 Ｏと還元剤であるＨ2 との混合雰囲気中で酸化を行なう際に、Ｈ2 Ｏ／Ｈ2 の分圧比を一定範囲に設定して行なうというものである。
【００１３】
この技術の適用例として、Ｗ単層のメタルゲートをＨ2 ／Ｈ2 Ｏ雰囲気中で酸化した報告がある（R.F.Kwasnick et al., J.Electrochem.Soc., Vol 135, pp176 (1988)）。報告者らの実験結果によると、厚さ５ｎｍの薄いシリコン酸化膜（ゲート酸化膜）上に厚さ２００ｎｍのＷ膜（ゲート電極）を積層した試料を用い、Ｈ2 ／Ｈ2 Ｏ雰囲気中で９００℃３０分間程度の酸化を行った結果、Ｗ膜直下のシリコン酸化膜は２０ｎｍまで厚くなった。
【００１４】
この現象は、酸化剤がＷ膜の粒界を通じて拡散することに因る。つまり、上記選択酸化技術は、確かにＷ膜は酸化しないが、Ｗ膜直下のシリコン酸化膜中のシリコンは酸化される。したがって、上記選択酸化をメタルゲートに適用すると、ゲート酸化膜の膜厚が増加することになるので、トランジスタの駆動力が低下するという致命的な問題が生じる。
【００１５】
また、上記選択酸化をＷ膜と多結晶シリコン膜との積層構造のポリメタルゲートに適用することを考えると、Ｗ膜直下の多結晶シリコン膜が同様に酸化されることが容易に推測できる。Ｗ膜と多結晶シリコン膜との界面における多結晶シリコン膜の酸化は、この界面におけるコンタクト抵抗の上昇を招き、これによりＲＣ遅延が増大するという問題が生じる。
【００１６】
上述のように、ゲート電極の抵抗を下げるには、電導度の大きい金属を多結晶シリコンと積層して、ゲート絶縁膜や基板との高い整合性と、高い導電性とを兼ね備えた電極構造を用いればよいが、通常の金属との組み合わせではＬＳＩの製造工程中の高温度に耐えることができない。特に最近素子の微細化、高速化と共に導入された、ゲート電極をマスクとするセルフアラインイオン注入技術では、不純物注入後の活性化熱処理をゲート電極形成後に行う必要があるので、ゲート電極に対して高い耐熱性が要求される。
【００１７】
さらに、上記後酸化工程も含んだ８００〜９００℃のイオン注入後の高温熱処理において、多結晶シリコンからＳｉ原子または添加不純物原子が、高融点金属またはそのシリサイド中に熱拡散することにより、シリコン中の不純物濃度低下によるゲートの空乏化が生じたり、ＣＭＯＳ（相補型ＭＯＳ）において、不純物が上記高融点金属またはシリサイドを通って、ｎ，ｐ領域を相互拡散することにより、仕事関数が変化し、閾値電圧が変動する等の問題を生じていた。
【００１８】
【発明が解決しようとする課題】
上述のごとく、従来のポリメタルゲートでは後酸化の工程でポリメタルゲートを構成する高融点金属膜下の多結晶シリコンが酸化され、ＲＣ遅延が増大するという問題があった。また、従来のメタルゲートでは後酸化の工程でメタルゲートである高融点金属下のゲート酸化膜が酸化されて厚膜化され、トランジスタの駆動能力が低下するという問題があった。
【００１９】
本発明は、上記事情を考慮して為されたもので、その目的とするところは、高融点金属を用いた電極や配線における前記高融点膜下の半導体膜の酸化を抑制できる半導体装置の製造方法を提供することにある。
【００２５】
【課題を解決するための手段】
本発明に係わる半導体装置の製造方法は、基板上にシリコン膜を形成する工程と、高融点金属として、Ｍｏ，Ｗ，Ｃｒ，Ｃｏの中の少なくとも１つを用いて、前記シリコン膜上に窒素および炭素の少なくとも一方と前記高融点金属とからなる化合物膜を形成する工程と、前記化合物膜上に前記高融点金属からなる金属膜を形成する工程と、熱処理により、前記化合物膜を前記高融点金属に変えて前記金属膜と一体化するとともに、前記一体化した金属膜と前記シリコン膜との界面に、窒素および炭素の少なくとも一方と前記高融点金属とシリコンとを含む導電性の酸化防止膜を形成して、前記金属膜、前記酸化防止膜および前記シリコン膜の積層膜を含む電極および配線の少なくとも一方を形成する工程と、前記酸化防止膜を形成した後に、前記シリコン膜に酸化処理を施す工程とを有することを特徴とする。
【００２６】
本発明に係わる他の半導体装置の製造方法は、基板上に半導体膜を形成する工程と、前記半導体膜上に、Ｍｏ，Ｗ，Ｃｒ，Ｃｏの中の少なくとも１つの高融点金属と、窒素および炭素の少なくとも一方と、シリコンからなる化合物を含む導電性の酸化防止膜を形成する工程と、前記酸化防止膜上に前記高融点金属からなる金属膜を形成する工程と、前記金属膜、前記酸化防止膜および前記半導体膜から成る積層膜をエッチングして、前記積層膜を含む電極および配線の少なくとも一方を形成する工程と、前記酸化防止膜を形成した後に、前記半導体膜に酸化処理を施す工程とを有することを特徴とする。
【００２７】
本発明に係わる他の半導体装置の製造方法は、半導体領域上に絶縁膜を形成する工程と、前記絶縁膜上に、Ｍｏ，Ｗ，Ｃｒ，Ｃｏの中の少なくとも１つの高融点金属と、窒素および炭素の少なくとも一方と、シリコンからなる化合物を含む導電性の酸化防止膜を形成する工程と、前記酸化防止膜上に前記高融点金属からなる金属膜を形成する工程と、前記金属膜、前記酸化防止膜から成る積層膜をエッチングして、前記積層膜を含む電極および配線の少なくとも一方を形成する工程と、前記酸化防止膜を形成した後に、前記半導体領域に酸化処理を施す工程とを有することを特徴とする。
【００２８】
本発明に係わる他の半導体装置の製造方法は、上記半導体装置の製造方法において、前記酸化処理を施す工程は、水素、水を含む雰囲気下で行われることを特徴とする。
【００３３】
また、本発明者等は、高融点金属膜とシリコン膜との間に設ける反応防止膜を研究する過程において、窒素および炭素の少なくとも一方と、高融点金属と、シリコンとからなる膜が、高融点金属膜とシリコン膜との間の反応を防止するだけではなく、酸化剤が高融点金属膜を通ってシリコン酸化膜に拡散するのを防止する機能も有することを見いだした。これにより、高融点金属からなる金属膜の下地のシリコンを含む膜（シリコン膜、シリコン酸化膜）において、後酸化におけるシリコンを含む膜の酸化および該膜と金属膜との反応を防止できるようになる。また、本発明者等の研究によれば、高融点金属として、高融点金属の窒化物（炭化物）を形成する際に生じるギブスの自由エネルギー低下値から、シリコンの窒化物（炭化物）を形成する際に生じるギブスの自由エネルギー低下値を差し引いた値が負となるものを用いれば、容易に高融点金属と窒素（炭素）とシリコンとからなる酸化防止膜を形成できることが分かった。具体的には、Ｍｏ、Ｗ、Ｃｒ、Ｃｏ等の高融点金属を用いることが好ましい。また、上述した条件が満たされていれば、酸化防止膜内に酸素が２０％程度含まれていても良いことも分かった。
【００３４】
なお、上記発明におけるシリコンの選択酸化を安全に実施する半導体装置の製造方法は、処理容器内にシリコンの露出部分を有する被処理基体を収容し、前記処理容器内にＨ2 ガス、Ｈ2 ＯガスおよびＨ2 ガスとは異なる非酸化性ガスを導入するとともに、前記処理容器内の前記Ｈ2 ガスの分圧を４％未満に設定し、かつ前記被処理基体の温度を６００℃以上に設定して、前記シリコンの露出部分を選択的に酸化するのが望ましい。
【００３５】
また、上記選択酸化を行う半導体製造装置は、被処理基板を収容して酸化処理を行なう処理容器と、この処理容器内にＨ2 ガス、Ｈ2 ＯガスおよびＨ2 ガスとは異なる非酸化性ガスを導入するガス導入手段と、前記処理容器内の前記Ｈ2 ガスの分圧を４％未満に設定する分圧制御手段と、前記被処理基板を６００℃以上の温度で加熱する加熱手段を備えているとよい。
【００３６】
さらに、上記半導体装置の製造方法、半導体製造装置は以下のような特徴を備えていることが望ましい。
【００３７】
（１）処理容器内の圧力を酸化処理を大気圧よりも負圧に保ちながら酸化処理を行なう。
【００３８】
（２）処理容器内を一旦１Ｐａ以下に減圧した後、酸化処理を行なう。
【００３９】
本発明の望ましい半導体装置の製造方法によれば、基体温度を酸化限界以上の６００℃以上の温度に設定した状態で、Ｈ2 ガスの分圧を爆発限界以下の低圧力（低濃度）に設定しているので、安全にシリコンの選択酸化を行なえるようになる。
【００４０】
また、本発明の望ましい半導体製造装置によれば、Ｈ2 ガスの分圧を爆発限界以下の低圧力（低濃度）に設定できるので、Ｈ2 ガスを不活性ガスと同じように扱うことができる。したがって、装置構成の複雑化、高価格を招かずに、安全にシリコンの選択酸化を行なうことができる。
【００４１】
本発明の応用として、高融点金属を用いた電極や配線において、この高融点金属中に、その下の半導体膜からの不純物の拡散を抑制できる半導体装置および製造方法を提供することができる。
【００４２】
この目的に係わる半導体装置は、少なくとも多結晶シリコンから成る第１の層と、前記第１の層上に形成され、金属および金属シリサイドのうちの１つから成る第２の層と、前記第１の層と前記第２の層との間に形成され、少なくともタングステン、シリコンおよび窒素を含む合金から成る第３の層とを具備し、前記第３の層は前記第１の層に含まれる不純物の前記第２の層への拡散を抑制する。
【００４３】
また、この半導体装置の製造方法は、シリコン基板上に多結晶シリコン層を堆積する第１の工程と、前記多結晶シリコン層上に、少なくともタングステン、シリコンおよび窒素を含む合金から成り、前記多結晶シリコン層からの不純物拡散を抑制する不純物拡散抑制層を形成する第２の工程と、前記不純物拡散抑制層上に金属および金属シリサイド層のうちの１つを形成する第３の工程と、少なくとも前記第１ないし第３の工程により得られた積層構造を、パターニングする工程とを具備する。
【００４４】
上記の半導体装置およびその製造方法によれば、ポリサイドまたはポリメタル構造の電極または配線において、多結晶シリコン中の不純物の金属または金属シリサイド中への拡散を抑制することができるので、電気的特性に優れ、かつ信頼性の高い半導体装置とその製造方法を得ることができる。
【００４５】
【発明の実施の形態】
以下、図面を参照しながら実施形態を説明する。
（第１の実施形態）
本発明者等は次のような試料を作成し、その評価を行なった。
【００４６】
まず、図１（ａ）に示すように、単結晶のシリコン基板１上に、ＷをターゲットにＡｒとＮ2 をスパッタリングガスとして用いた反応性スパッタリング法によって、窒化タングステン膜２（膜厚５ｎｍ）を堆積する。引き続いて、スパッタリング法によってタングステン膜３（膜厚１００ｎｍ）を堆積する。
【００４７】
次に図１（ｂ）に示すように、Ｎ2 ／Ｈ2 ／Ｈ2 Ｏ雰囲気中において１０００℃の温度範囲で３０分間の酸化処理をシリコン基板１に施して、シリコン基板１と窒化タングステン膜２との界面に酸化膜４を形成する。なお、酸化雰囲気の分圧比はＰ(N2 ) ／Ｐ(H2 ) ／Ｐ(H2 O)＝０．９９５１／０．０４０／０．００９［ａｔｍ］である。
【００４８】
最後に、タングステン膜（Ｗ膜）３および窒化タングステン膜（ＷＮX 膜）２を硫酸と過酸化水素水との混合液によって剥離する。
このようにして得られた試料の、各酸化温度におけるＷ膜３／ＷＮX 膜２直下の酸化膜４の膜厚（酸化膜厚）を、エリプソメトリー法を用いて測定した。
【００４９】
図２に、その測定結果（図中の白丸）を示す。また、比較例として、表面に何も形成していないシリコン基板１を同じ条件で酸化した場合の酸化膜厚の測定結果（図中の黒丸）も示してある。図２から、Ｗ膜３／ＷＮX 膜２を形成した試料は比較例に比べて酸化膜厚をかなり薄くでき、８００℃でほとんど酸化されないことが分かる。
【００５０】
前述のように、Ｈ2 ／Ｈ2 Ｏ雰囲気中の酸化についてはＷ単層メタルゲートに適用した報告例がある（J.Electrochem.Soc.,  Vol 135, pp176 (1988)）。この論文の報告者 R.F.Kwasnick 等の報告によれば、シリコン基板上に薄いシリコン酸化膜を形成し、その上にＷ膜を積層した試料を用い、Ｈ2 ／Ｈ2 Ｏ雰囲気中で酸化を行った場合、Ｗ膜直下の薄いシリコン酸化膜は厚くなる。これは、酸化剤がＷ膜の粒界を通じて拡散するためである。
【００５１】
ここで、我々の実験がこれと異なる点は、ＷＮX 膜２をＷ膜３とシリコン基板１との間に挿入していることにある。ＷＮX 膜２はＷ膜３とシリコン基板１との反応防止を目的としているが、８００℃程度の加熱処理によってＷＮX 膜２中の窒素はほとんど脱離する。したがって、上記加熱処理後はＷＮX 膜２はＷ膜とほぼ同じになり反応防止膜としての機能は低くなる。
【００５２】
加熱処理後のＷ膜３とシリコン基板１と間の界面（Ｗ／Ｓｉ界面）をエネルギー分散型Ｘ線分光（ＥＤＸ）法により観察した結果、堆積直後には存在したＷＮX 膜２はＷ膜へと変化し、極薄（１０オングストローム程度）のＷＳｉＮ膜がＷ／Ｓｉ界面に形成されることが分かった。
【００５３】
本発明者等はこのＷＳｉＮ膜がＷ膜３とシリコン基板１との反応を防止する反応防止層として機能すると考えている（１９９４年  第５５回応用物理学会学術連合会）。
【００５４】
さらに、ＥＤＸ分析の結果、ＷＳｉＮ層の組成は、Ｗ：Ｓｉ＝１：５〜６、厚さは１ｎｍあるいはそれ未満であることが分かった。一方ＷとＮの比は、例えばＷ：Ｎ＝１：１であった。
【００５５】
一般に、反応性スパッタリング法により窒化チタン膜をＳｉ基板上に堆積した場合、Ｎ2 プラズマ放電によってＳｉ基板表面が窒化され、成膜段階で窒化チタン膜直下に窒化シリコン膜が形成される。よって、窒化タングステン膜でも同様な現象が起きる。特に、窒化タングステン膜の場合、例え窒素雰囲気中でも８００℃以上の加熱処理を行うと、膜中のＮ原子は脱離し、タングステン膜になってしまう。そのため、そもそもバリア層の役目を果たすのは、ＷＳｉＮではなく、プラズマ窒化によるＳｉＮ膜の可能性がある。
【００５６】
そこで、タングステン膜／窒化タングステン膜／シリコン基板の積層試料を用い、窒素雰囲気中で８００℃３０分間の加熱処理を行い、その後に硫酸と過酸化酸素水の混合液によりタングステン膜（および窒化タングステン膜）を剥離した表面を、光電子分光（ＸＰＳ）法を用いて評価した。
【００５７】
図１４にその結果を示すが、実線が加熱処理前、点線が加熱処理後の試料から得られたＷ４ｆ（図１４（ａ））およびＳｉ２ｐ（図１４（ｂ））のナロースペクトルを示す。どちらの表面からも、２％程度のＷが検出されたが、その結合状態に大きな違いが見られる。
【００５８】
まず、Ｗ４ｆのスペクトルでは、加熱処理前の方はＷ−Ｏ（３６ｅＶと３８ｅＶ位置のピーク）や金属結合（３１ｅＶと３３ｅＶ位置のピーク）等が混在し、かなりブロードなピークであるのに対し、加熱処理後の方は金属結合のピークがはっきりと判る。この金属結合はＷ−Ｗ結合もしくはＷ−Ｓｉ結合のピークである。先に示したＥＤＸ分析の結果から、ＷＳｉＮ層の組成がＳｉリッチであることが判っており、このことから、この金属結合はＷ−Ｓｉ結合であると考えられる。
【００５９】
また、Ｓｉ２ｐのスペクトルでは、基板からのＳｉ−Ｓｉ結合（９９．６ｅＶ）を除くと、加熱処理前の方はＳｉ−Ｏ結合（１０３．７ｅＶ）のブロードなピークであるのに対し、加熱処理後の方は鋭いＳｉ−Ｎ結合（１０２ｅＶ）のピークが観察される。
【００６０】
つまり、ＷＳｉＮ層の形成は、窒化タングステン膜成膜時のプラズマ変化にはよらず、加熱処理に伴う窒化タングステン膜中の窒素原子の再分布によるものと言える。
【００６１】
このように、Ｗ／Ｓｉ界面におけるＷＳｉＮ膜の形成は、ＷＮx 膜２中の窒素の再分布によるものと考えられる。そのメカニズムを要約すると以下の通りである。
【００６２】
タングステンから窒化タングステンが形成されるときのギブスの自由エネルギーの低下値は、シリコンから窒化シリコンが形成されるときのそれより小さい。このため、ＷＮX 膜２とシリコン基板１とが接触している状態では、窒素の化学的ポテンシャルはシリコン基板１側の方が小さい。この結果、ＷＮX 膜２中の窒素はシリコン基板１側へ移動（外方拡散）する。このようにして、Ｗ／Ｓｉ界面にＷＮX 膜２中の窒素が偏析し、ＷＳｉＮ膜が形成される。
【００６３】
界面に偏析した窒素は、シリコンの未結合手（ダングリングボンド）と結合し、Ｓｉ−Ｎ結合層を形成する。窒素とシリコンの面密度はおよそ５×１０17／ｃｍ2 以上であった。このために、Ｗ／Ｓｉ間の原子の行き来が抑制されるものと考えられる。このとき、窒素が比較的自由に動くことができるということが重要となる。なぜなら、金属中に含まれる窒素がその金属と強い結合を有する場合、界面まで拡散することができないため、上述したような偏析は起きない。
【００６４】
よって、上記窒素の再分布による形成方法でなく、予め成膜によりＷＳｉＮ膜を形成する場合には、このような点に留意すべきである。何故ならば、窒化タングステンとは異なり、ＷＳｉＮ膜中に含まれる窒素はＳｉ−Ｎ結合を有するため、自由に動くことができず、Ｗ／Ｓｉ界面に再分布することができないからである。
【００６５】
従って、ＷＳｉＮ膜を用いる場合、Ｗ／Ｓｉ界面への窒素の再分布が期待できない。一方、その膜中で酸素原子の拡散を抑えなければならない。このため、窒素とシリコンの面密度がおよそ５×１０17／ｃｍ2 以上でなければならない。
【００６６】
反応防止と同時に、Ｗ／Ｓｉ界面の酸化が制御された原因は、ＷＳｉＮ膜が酸化剤の拡散防止の役目を果たしたためと考えられる。その理由は、Ｓｉ−Ｎ間の結合力はＳｉ−Ｏ間のそれよりも強く、窒素と酸素とを置換えするのは容易ではないからであると考えられる。
【００６７】
以上の結果から、ＷＳｉＮ膜を挿入した構造を採用することにより、Ｗ膜３とシリコン基板１との反応が防止されるだけでなく、Ｗ膜３とシリコン基板１との界面にシリコン基板１の酸化も抑制されることが分かった。
【００６８】
（第２の実施形態）
図３は、本発明の第２の実施形態に係るゲート電極（ポリメタルゲート）の形成方法を段階的に示す工程断面図である。
【００６９】
まず、図３（ａ）に示すように、単結晶のシリコン基板１０上にゲート酸化膜としての薄い酸化シリコン膜１１（膜厚５ｎｍ）を形成し、その上に化学的気相成長（ＣＶＤ）法により多結晶シリコン膜１２（膜厚１００ｎｍ）を堆積する。
【００７０】
続いて、多結晶シリコン膜１２上に反応性スパッタリング法によって窒化タングステン膜１３（膜厚５ｎｍ）を堆積し、引き続いて、その上にスパッタリング法によってタングステン膜１４（膜厚１００ｎｍ）を堆積する。
【００７１】
次に図３（ｂ）に示すように、８００℃程度の加熱処理を行うことで、窒化タングステン膜１３中の窒素を外方拡散させ、タングステン膜１４と多結晶シリコン膜１２との界面に極薄いＷＳｉＮ膜１５を形成する。このとき、窒化タングステン膜１３はタングステン膜となり、タングステン膜１４と一体化される。
【００７２】
続いて、タングステン膜１４上にＣＶＤ法によりシリコン窒化膜１６（膜厚２００ｎｍ）を堆積する。なお、上記加熱処理は、８００℃程度の成膜温度を有するシリコン窒化膜１６の成膜工程と兼ねても良い。
【００７３】
さらに、シリコン窒化膜１６上にフォトレジスト（膜厚１μｍ）をスピンコート法により塗布した後、このフォトレジストをフォトマスクを通して露光し、現像して、例えば０．２５μｍ幅のフォトレジストパターン１７を形成する。
【００７４】
次に図３（ｃ）に示すように、ドライエッチング装置を用いて、フォトレジストパターン１７に沿ってシリコン窒化膜１６をエッチングした後、残存したフォトレジストパターン１７をＯ2 アッシングにより剥離する。
【００７５】
次に図３（ｄ）に示すように、シリコン窒化膜１６をエッチングマスクとして用いて、タングステン膜１４、ＷＳｉＮ膜１５および多結晶シリコン膜１２をエッチングする。
【００７６】
次に図３（ｅ）に示すように、多結晶シリコン膜１２のエッチング時に削られたゲート酸化膜１１の回復と多結晶シリコン膜１２のコーナー部分１８を丸めるために、Ｎ2 ／Ｈ2 ／Ｈ2 Ｏ雰囲気中でシリコンの選択酸化（後酸化）を行う。酸化条件は、例えば、分圧比Ｐ(N2 ) ／Ｐ(H2 ) ／Ｐ(H2 O)  ＝０．９９５１／０．０４０／０．００９［ａｔｍ］、酸化温度８００℃、酸化時間３０分間である。
【００７７】
この選択酸化により、ゲート酸化膜１１は元の膜厚まで回復し、また、図３（ｆ）の拡大図に示すように多結晶シリコン膜１２（ゲート部）のコーナー部分１８が丸められる。この結果、ゲート電極のコーナー部分１８における電界集中が避けられ、さらにはゲート酸化膜１１の信頼性が向上する。
【００７８】
このとき、図３（ｆ）に示すように、酸化剤２０は矢印の方向に基板１０あるいは多結晶シリコン膜１２の中に進入するが、タングステン膜１４と多結晶シリコン膜１２との間のＷＳｉＮ膜１５が、酸化剤２０の拡散を防止するため、酸化剤２０はタングステン膜１４を経由してシリコン膜１２の上面から進入することはできない。
【００７９】
したがって、タングステン膜１４と多結晶シリコン膜１２との界面における多結晶シリコン膜１２はほとんど酸化されないので、コンタクト抵抗の上昇を防止でき、ＲＣ遅延を抑制できるようになる。
【００８０】
なお、酸化剤２０は多結晶シリコン膜１２の側面からは拡散するので、多結晶シリコン膜１２の側面にシリコン酸化膜１９が選択的に形成される。このシリコン酸化膜１９は、多結晶シリコン膜１２の側面の上部および下部において中央に向かってバーズピーク状に食い込んだ形状となる。このようなシリコン酸化膜１９はＲＣ遅延等の問題とはならない。
【００８１】
図４に、ＷＳｉＮ膜１５を形成しない従来のゲート部の断面構造を示す。図４から分かるように、酸化剤２０はタングステン膜１４側からも侵入するので、タングステン膜１４と多結晶シリコン膜１２との界面における多結晶シリコン膜１２も酸化される。この結果、多結晶シリコン膜１２の側面の他に上記界面にもシリコン酸化膜１９が形成される。したがって、タングステン膜１４と多結晶シリコン膜１２とのコンタクト抵抗が上昇し、ＲＣ遅延が増大する。
【００８２】
かくして本実施例によれば、酸化防止層としてのＷＳｉＮ膜１５をタングステン膜１４と多結晶シリコン膜１２との間に挿設することにより、Ｎ2 ／Ｈ2 ／Ｈ2 Ｏ雰囲気中で選択酸化（後酸化）を行っても、タングステン膜１４と多結晶シリコン膜１２との間のコンタクト抵抗を上げることなく、シリコンの選択酸化によるゲート酸化膜１２の回復が可能となる。また、ＷＳｉＮ膜１５は反応防止膜としても機能するので、タングステン膜１４と多結晶シリコン膜１２との反応も防止できる。
【００８３】
このようにして高融点金属であるタングステン膜１４を用いた利点が十分に発揮でき、ゲート長０．２５μｍ世代以降でも、ＲＣ遅延によって動作速度が律速されない高速のＭＯＳトランジスタが得られるようになる。
【００８４】
なお、本実施例では、ＷＳｉＮ膜１５の形成方法として、反応性スパッタリング法により窒化タングステン膜１３を成膜した後に加熱処理を施す方法について説明したが、最初からＷＳｉＮ膜を反応性スパッタリング法によって形成しても良い。
【００８５】
例えば、ＷＳｉＸ をターゲットに、ＡｒガスとＮ２ ガスとをスパッタガスとして用い、反応性スパッタリングを行うことにより、ＷＳｉＮ膜１５を形成することもできる。
【００８６】
また、スパッタリング法に限らず、他の成膜法、例えば、ＣＶＤ法によりＷＳｉＮ膜１５を形成しても良い。例えば、ＮのソースガスとしてのＷＦ6 、ＷＣｌ6 、ＷＣｌ4 、またはＷ（ＣＯ）6 ガスと、ＳｉのソースガスとしてのＳｉＨ4 、ＳｉＨ2 Ｃｌ2 ガスと、ＮのソースガスとしてのＮＨ3 またはＮ2 ガスとの混合ガスを用いて、ＷＳｉＮ膜１５を形成しても良い。
【００８７】
次に、比較例としてＷＳｉＮ膜の代わりに窒化チタン膜を用いた場合について説明する。まず、図１５（ａ）に示すように、単結晶シリコン基板９００上に、熱酸化により薄いシリコン酸化膜９０１（膜厚５ｎｍ）を形成し、その上に化学的気相成長法（ＣＶＤ）法により、多結晶シリコン膜９０２（膜厚１００ｎｍ）を堆積する。
【００８８】
さらに、Ｔｉをターゲットに、ＡｒとＮ2 をスパッタリングガスとして用い、反応性スパッタリング法によって窒化チタン膜９０３（膜厚１０ｎｍ）を堆積する。その上に、スパッタリング法によりタングステン膜９０４（膜厚１００ｎｍ）を堆積する。
【００８９】
その後、ＣＶＤ法によりシリコン窒化膜９０５（膜厚２００ｎｍ）を堆積し、その上にスピンコート法により約１μｍの膜厚でフォトレジストを塗布し、露光現像処理して０．１５μｍ幅のレジストパターン９０６を形成する。
【００９０】
次いで、図１５（ｂ）に示すように、レジストパターン９０６をエッチングマスクとし、シリコン窒化膜をエッチングする。その後、残存したレジストパターン９０６を酸素プラズマアッシングを用いて除去し、シリコン窒化膜からなるマスクパターン９０５を得る。
【００９１】
その後、図１５（ｃ）に示すように、シリコン窒化膜９０５をエッチングマスクとし、タングステン膜９０４、窒化チタン膜９０３、多結晶シリコン膜９０２をエッチングする。
【００９２】
この後、図１５（ｄ）に示すように、電極パターン形成時に削られたゲート酸化膜の回復と多結晶シリコン膜９０２のコーナー部分９０７の丸めのために、Ｎ2 ／Ｈ2 ／Ｈ2 Ｏ雰囲気中でシリコンの選択酸化を行う。この雰囲気では、タングステン膜を酸化させずに、基板シリコンおよび多結晶シリコン膜の側壁を酸化することが可能となる。
【００９３】
しかしながら、チタンはその酸化物の形成に際し生じるギブスの自由エネルギーの低下値は、シリコンの酸化物の形成に際し生じるギブスの自由エネルギーの低下値に比べ低い。よって、チタン原子を含む窒化チタン膜を酸化させずに、シリコンを選択的に酸化させることは熱力学的に不可能である。
【００９４】
図１６に示すように、酸化剤はタングステン膜９０４中も拡散するため、例え積層構造と言えども、窒化チタン膜９０３は側壁のみならず、タングステン膜９０４との界面も酸化される。
【００９５】
従って、上記酸化工程において、高融点金属膜と多結晶シリコン膜間に絶縁物である酸化チタン層９０８が形成され、界面のコンタクト抵抗を著しく上昇させる結果となる。最悪の場合、酸化チタン層形成に伴う堆積膨張により高融点金属の膜剥がれが起き、電極としては機能しなくなる。
【００９６】
一般的に、窒化チタン膜は、金属とシリコンの反応防止層、いわゆるバリアメタルとして用いられるが、上記酸化工程を必要とする半導体装置においては使用することはできない。
【００９７】
よって、高融点金属としては、その酸化物を形成する際に生じるギブスの自由エネルギーの低下値から、シリコンが酸化物を形成する際に生じるギブスの自由エネルギーの低下値を引いた値が負となるものでなければならない。
【００９８】
（第３の実施形態）
本発明者等は次のような試料を作成し、その評価を行なった。
【００９９】
すなわち、図５に示すように、単結晶のシリコン基板２０ａ上に薄いシリコン酸化膜２１（膜厚１０ｎｍ）を形成し、その上に反応性スパッタリング法によって窒化タングステン膜２２（膜厚５ｎｍ）を堆積する。引き続いて、スパッタリング法によってタングステン膜２３（膜厚１００ｎｍ）を堆積する。
【０１００】
次にＮ2 ／Ｈ2 ／Ｈ2 Ｏ雰囲気中において８００℃〜１０００℃の温度範囲で３０分間の酸化処理をシリコン基板２０ａに施す。なお、上記酸化雰囲気の分圧比はＰ(N2 ) ／Ｐ(H2 ) ／Ｐ(H2 O)  ＝０．９９５１／０．０４０／０．００９［ａｔｍ］である。
【０１０１】
最後に、タングステン膜２３および窒化タングステン膜２２を硫酸と過酸化水素水との混合液によって剥離する。
このようにして得られた試料の各酸化温度におけるタングステン膜２３と窒化タングステン膜２２との積層膜（Ｗ膜２３／ＷＮX 膜２２）直下のシリコン酸化膜（ＳｉＯ2 膜）２１の膜厚をエリプソメトリー法を用いて測定した。
【０１０２】
図６に、その測定結果（図中の白丸）を示す。また、比較例として、Ｗ膜２２とシリコン酸化膜２１の間にＷＮX 膜２２を形成してないシリコン基板１を同じ条件で酸化した場合のＷ膜２３下の酸化膜２１の測定結果（図中の黒丸）も示してある。
【０１０３】
図６からＷＮX 膜２２の有無に関わらず、Ｗ膜２３、Ｗ膜２３／ＷＮX 膜２２下の酸化膜２１の膜厚は酸化温度の上昇ともに増加し、さらにその傾向はＷＮX 膜２２の有無に関わらずと同等であることが分かる。
【０１０４】
そこで、酸化後のＷ膜２３／ＷＮX 膜２２／ＳｉＯ2 膜２１界面をＥＤＸ法による元素分析を行った結果、界面の窒素濃度は低く、上述したＷＳｉＮ膜は形成されていないことが分かった。
【０１０５】
このような結果は前述した窒素の再分布から説明することができる。
すなわち、タングステンから窒化タングステンが形成される時のギブスの自由エネルギーの低下値は、シリコンから窒化シリコンが形成されるときのそれよりは小さいが、酸化シリコンから窒化シリコンが形成される時のそれよりは大きいため、ＳｉＯ2 膜２１上ではＷＳｉＮ膜を形成するには至らず、酸化剤の拡散が抑えられなかったと考えられる。
【０１０６】
そこで、図７に示すような試料を作成した。すなわち、シリコン基板３０上に薄いシリコン酸化膜３１（膜厚１０ｎｍ）を形成し、その上に反応性スパッタリング法によってＷＳｉＮ膜３２（膜厚１ｎｍ）を堆積し、さらにその上にスパッタリング法によりＷ膜３３（膜厚１００ｎｍ）を堆積して別の試料を作成した。
【０１０７】
次にＮ2 ／Ｈ2 ／Ｈ2 Ｏ雰囲気中における８００〜１０００℃の温度範囲で３０分間の酸化処理を上記試料に施した。なお、分圧比は前述したものと同様である。
【０１０８】
次に図５の試料の場合と同様に、このようにして得られた試料の各酸化温度におけるシリコン酸化膜３１の膜厚を調べた。
図８にその測定結果を白丸で示す。また、比較例として、表面にＷＳｉＮ膜３２を形成してないシリコン基板３１を同じ条件で酸化した場合のＷ膜２３下のシリコン酸化膜３１の測定結果も黒丸で示してある。
【０１０９】
図８からからＷＳｉＮ膜３２／Ｗ膜２３を形成した試料は比較例に比べてシリコン酸化膜３１の膜厚増加は著しく抑制されていることが分かる。つまり、ＷＳｉＮ膜３２を形成することにより、窒素の再分布に伴う拡散防止機能を補うことが可能となる。
【０１１０】
以上の結果から、ＷＳｉＮ膜３２は酸化防止層として極めて有効であり、Ｗ膜２３と薄いシリコン酸化膜３１との間にＷＳｉＮ膜を介在させた構造を採用することにより、後酸化によるシリコン酸化膜３１の膜厚増加を効果的に防止できることが分かる。
【０１１１】
（第４の実施形態）
図９は、本発明の第４の実施形態に係るゲート電極（メタルゲート）の形成方法を段階的に示す工程断面図である。
【０１１２】
まず、図９（ａ）に示すように、単結晶のシリコン基板４０上にゲート酸化膜としての薄いシリコン酸化膜４１（膜厚４ｎｍ）を形成し、その上に反応性スパッタリング法によってＷＳｉＮ膜４２（膜厚１ｎｍ）を堆積する。
【０１１３】
続いて、スパッタリング法によってＷＳｉＮ膜４２上にタングステン膜４３（膜厚１００ｎｍ）を堆積した後、その上にＣＶＤ法によりシリコン窒化膜４４（膜厚２００ｎｍ）を堆積する。
【０１１４】
さらに、シリコン窒化膜４４上にフォトレジスト（膜厚１μｍ）をスピンコート法により塗布した後、このフォトレジストをフォトマスクを通して露光し、現像して、例えば０．１５μｍ幅のフォトレジストパターン４５を形成する。
【０１１５】
次に図９（ｂ）に示すように、ドライエッチング装置を用いて、レジストパターン４５に沿ってシリコン窒化膜４４をエッチングした後、残存したフォトレジストパターン４５をＯ2 アッシングにより剥離する。
【０１１６】
次に図９（ｃ）に示すように、シリコン窒化膜４４をエッチングマスクに用いて、タングステン膜４３およびＷＳｉＮ膜４２をエッチングする。
【０１１７】
次に図９（ｄ）に示すように、タングステン膜４３およびＷＳｉＮ膜４２のエッチング時に削られたゲート部以外の薄い酸化シリコン膜４１の回復を行うために、Ｎ2 ／Ｈ2 ／Ｈ2 Ｏ雰囲気中でシリコンの選択酸化（後酸化）を行う。
【０１１８】
酸化条件は、例えば、分圧比Ｐ(N2 ) ／Ｐ(H2 ) ／Ｐ(H2 O)  ＝０．９９５１／０．０４０／０．００９［ａｔｍ］、酸化温度８００℃、酸化時間３０分間である。このとき、タングステン膜４３と薄いシリコン酸化膜４１との間のＷＳｉＮ膜４２が酸化剤の拡散を妨げるため、酸化剤はタングステン膜４３側から進入することはできない。したがって、タングステン膜４３下に位置するゲート酸化膜であるシリコン酸化膜４１はほとんど酸化されず膜厚は増加しないので、ゲート酸化膜の膜厚増加による駆動能力の低下は生じない。
【０１１９】
なお、図９（ｅ）に示すように、酸化剤４６はタングステン膜４３下に位置するシリコン酸化膜４１の側面からは拡散するので、シリコン酸化膜４１のゲートエッジ下の部分４７では、シリコン酸化膜４１はゲート部の中央部に向かってバーズピーク状に食い込んだ形状となるが特性上の問題はない。
【０１２０】
（第５の実施形態）
図１０は、本発明の第５の実施形態に係るゲート電極（ポリメタルゲート）の形成方法を段階的に示す断面図である。
【０１２１】
本実施形態が第１〜第４の実施形態と主として異なる点は、酸化防止膜の材料の一つである窒素の代わりに、炭素を用いたことにある。すなわち、本実施形態の酸化防止膜は、炭素とシリコンと高融点金属から形成されている。
【０１２２】
まず、図１０（ａ）に示すように、単結晶のシリコン基板５０上にゲート酸化膜としての薄いシリコン酸化膜５１（膜厚５ｎｍ）を形成し、その上にＣＶＤ法により多結晶シリコン膜５２（膜厚１００ｎｍ）を堆積する。
【０１２３】
続いて、多結晶シリコン膜５２上に、例えばＷＳｉX をターゲットにＡｒガスとＣＨ4 ガスをスパッタガスとして用い、反応性スパッタリング法によってＷＳｉＣ膜５３（膜厚２ｎｍ）を堆積し、引き続いて、その上にスパッタリング法によってタングステン膜５４（膜厚１００ｎｍ）を堆積した後、その上にＣＶＤ法によりシリコン窒化膜５５（膜厚２００ｎｍ）を堆積する。
【０１２４】
さらに、シリコン窒化膜５５上にフォトレジスト（膜厚１μｍ）をスピンコート法により塗布した後、このフォトレジストをフォトマスクを通して露光し、現像して、例えば０．２５μｍ幅のフォトレジストパターン５６を形成する。
【０１２５】
次に図１０（ｂ）に示すように、ドライエッチング装置を用いて、フォトレジストパターン５６に沿ってシリコン窒化膜５５をエッチングした後、残存したフォトレジストパターン５６をＯ2 アッシングにより剥離する。
【０１２６】
次に図１０（ｃ）に示すように、シリコン窒化膜５５をエッチングマスクに用いて、タングステン膜５４、ＷＳｉＣ層５３および多結晶シリコン膜５２をエッチングする。
【０１２７】
次に、図１０（ｄ）に示すように、多結晶シリコン膜５２のエッチング時に削られたゲート酸化膜５１の回復と多結晶シリコン膜５２のコーナー部分を酸化するために、Ｎ2 ／Ｈ2 ／Ｈ2 Ｏ雰囲気中でシリコンの選択酸化（後酸化）を行う。
【０１２８】
酸化条件は、例えば、分圧比Ｐ(N2 ) ／Ｐ(H2 ) ／Ｐ(H2 O)  ＝０．９９５１／０．０４０／０．００９［ａｔｍ］、酸化温度８００℃、酸化時間３０分間である。
【０１２９】
この選択酸化により、ゲート酸化膜５１は元の膜厚まで回復し、また、酸化膜５７により多結晶シリコン膜のコーナー部分が丸められる。この結果、ゲート電極のコーナー部分における電界集中が避けられ、さらにはゲート酸化膜５１の信頼性が向上する。
【０１３０】
このとき、第１の実施形態の場合と同様に、タングステン膜５４と多結晶シリコン膜５２との間のＷＳｉＣ膜５３が、酸化剤の拡散を防止するため、酸化剤はタングステン膜５４側から進入することはできない。
【０１３１】
したがって、タングステン膜５４と多結晶シリコン膜５２との界面における多結晶シリコン膜５２はほとんど酸化されないので、コンタクト抵抗の上昇を防止でき、ＲＣ遅延を抑制できるようになる。その他、本実施形態でも第１の実施形態と同じ効果が得られる。
【０１３２】
なお、酸化剤は多結晶シリコン膜５２の側壁からは拡散するので、多結晶シリコン膜５２の側面にシリコン酸化膜５７が選択的に形成される。このシリコン酸化膜５７は、多結晶シリコン膜５２の側面の上部および下部において中央に向かってバーズピーク状に食い込んだ形状となる。
【０１３３】
なお、本実施形態ではＷＳｉＣ層の形成方法として、ＷＳｉX をターゲットに用いた反応性スパッタリング法を選んだが、Ｗをターゲットに、ＡｒガスとＣＨ4 ガスをスパッタリングガスとして用い、反応性スパッタリング法により炭化タングステン（ＷＣ）膜を堆積し、その後に加熱処理を施すことにより、ＷＳｉＣ膜５３を形成しても良い。
【０１３４】
また、成膜方法はスパッタリング法に限らず、ＣＶＤ法によりＷＳｉＣ層５３を形成しても良い。例えば、ＷＦ6 とＳｉＨ4 とＣＨ4 ガスを用いて、ＷＳｉＣ層５３を形成しても良い。さらにまた、反応性スパッタリング法、ＣＶＤ法において、炭素系のガスとしてＣＨ4 ガスを選んだが、Ｃ2 Ｈ9 ，Ｃ3 Ｈ8 ，Ｃ2 Ｈ2 等でもよい。
【０１３５】
（第６の実施形態）
図１１、図１２は、本発明の第６の実施形態に係る電界効果型トランジスタ（ＭＯＳＦＥＴ）の形成方法を段階的に示す工程断面図である。
【０１３６】
まず、図１１（ａ）に示すように、単結晶のシリコン基板６０の表面に素子分離絶縁膜６１を形成して素子分離を行なう。次いで、素子分離絶縁膜６１により囲まれたシリコン基板６０の表面にゲート酸化膜６２（膜厚５ｎｍ）を形成した後、その上にＣＶＤ法によって多結晶シリコン膜６３（膜厚１００ｎｍ）を形成する。
【０１３７】
続いて、多結晶シリコン膜６３上に反応性スパッタリング法によって窒化タングステン膜６４（膜厚５ｎｍ）を形成し、引き続き、反応性スパッタリング法によって窒化タングステン膜６４上にタングステン膜６５（膜厚１００ｎｍ）を形成する。
【０１３８】
次に図１１（ｂ）に示すように、８００℃程度の加熱処理を行なうことで、タングステン膜６５と多結晶シリコン膜６３との界面に極薄いＷＳｉＮ層６６を形成する。次いで、ＣＶＤ法によりタングステン膜６５上にシリコン窒化膜６７（膜厚２００ｎｍ）を形成する。なお、このシリコン窒化膜６７の成膜温度は８００℃程度なので、予め上記加熱処理を行なわずに、この成膜工程で上記加熱処理を兼ねても良い。
【０１３９】
次いで、シリコン窒化膜６７上にフォトレジスト（膜厚１μｍ）をスピンコート法により塗布した後、このフォトレジストをフォトマスクを通して露光し、現像して、例えば０．２５μｍ幅のレジストパターン６８を形成する。
【０１４０】
次に、図１１（ｃ）に示すように、ドライエッチング装置を用いて、レジストパターン６８に沿ってシリコン窒化膜６７をエッチングする。この後、残存したレジストパターン６８を０2 アッシングにより剥離する。続いて、シリコン窒化膜６７をエッチングマスクとして用いて、タングステン膜６５、ＷＳｉＮ層６６、多結晶シリコン膜６３を順次エッチングする。
【０１４１】
次に、図１１（ｄ）に示すように、多結晶シリコン膜６３のエッチング時に削られた薄いゲート酸化膜６２の膜厚を回復させるためと、多結晶シリコン膜６３の底部のコーナー部分６９を丸めるために、Ｎ2 ／Ｈ2 ／Ｈ2 Ｏ雰囲気中でそれぞれのガス分圧を制御しながら、７００〜９００℃の温度範囲でシリコンの選択酸化を行なう。この酸化によりシリコンだけが酸化され、またコーナー部分６９が丸められるため、この部分に電界が集中することによるＦＥＴの信頼性の低下を防止できる。
【０１４２】
この酸化後に多結晶シリコン膜６３とタングステン膜６５との界面付近に酸化膜が形成されたり、成長したりすることは見られず、ＷＳｉＮ層６６が外部雰囲気からの酸化剤の内方拡散を防止していることが確認された。
【０１４３】
同様な効果は、Ｎ2 ／Ｈ2 ／Ｈ2 Ｏ雰囲気だけではなく、微量酸素中、微量水蒸気またはＨ2 とＯ2 との混合ガス雰囲気や，ＣＯとＣＯ2 との混合ガス雰囲気でも確認された。
【０１４４】
次に図１１（ｅ）に示すように、イオン注入等により浅い不純物拡散層（ソース・ドレイン拡散層）７０を形成した後、側壁絶縁膜として窒化シリコン膜７１を形成する。その結果、タングステン膜６５は窒化シリコン膜６７，７１によって囲まれるため、例えば酸化雰囲気に曝してもタングステン膜６５が酸化されることはない。また、タングステン膜６５は、過酸化水素等の溶液に可溶な物質であるが、本構造を採用することにより溶液の侵入を防止できる。
【０１４５】
次に図１２（ａ）に示すように、イオン注入等により深い不純物拡散層（ソース・ドレイン拡散層）７２を形成した後、この不純物拡散層７２上に金属シリサイド層７３を形成する。
【０１４６】
次に、図１２（ｂ）に示すように、全面に層間絶縁膜７４を形成した後、化学的機械的研磨（ＣＭＰ）法等により、層間絶縁膜７４の表面を平坦化する。次いで、層間絶縁膜７４にフォトレジスト（膜厚１μｍ）をスピンコート法により塗布した後、このフォトレジストをフォトマスクを通して露光し、現像して、例えば穴径０．３μｍレジストパターン７５を形成する。
【０１４７】
次に、図１２（ｃ）に示すように、ドライエッチング装置を用いて、レジストパターン７５をエッチングマスクに用い、層間絶縁膜７４をエッチングして、コンタクトホールを開口した後、レジストパターン７５を剥離する。このときのエッチング条件は、例えば、電力密度２．０Ｗ／ｃｍ2 、圧力４０ｍＴｏｒｒ、流量Ｃ4 Ｆ3 ／ＣＯ／Ａｒ＝１０／１００／２００ＳＣＣＭとする。
【０１４８】
この場合、層間絶縁膜７４は約４００ｎｍ／分でエッチングされるのに対し、窒化シリコン膜６７，７１は約１０ｎｍ／分でエッチングされるため、層間絶縁膜７４の窒化シリコン膜６７，７１に対する選択比は約４０となる。
【０１４９】
したがって、レジストパターン７５の形成工程において、穴の一部がタングステン膜６５、ＷＳｉＮ膜６６および多結晶シリコン膜６３からなる積層構造のゲート電極にかかったとしても、窒化シリコン膜６７，７１はエッチングされないので、ゲート電極の露出を招かずに、不純物拡散層７２に対するコンタクトホールを形成することができる。したがって、レジストパターン７５の位置精度のマージンが広くなる。
【０１５０】
次に図１２（ｄ）に示すように、選択ＣＶＤ法等の成膜法を用いて、コンタクトホール内にタングステン膜７７を選択的に形成する。このとき、窒化シリコン膜６７，７１がゲート電極を覆っているため、不純物拡散層７２とゲート電極とが電気的に接触して、リーク電流が流れることはない。
【０１５１】
以上述べたように、本実施形態によれば、ゲート電極７６が窒化シリコン膜６７，７１によって囲まれた構造を採用しているので、レジストパターン７５の位置がゲート電極７６側にずれても、不純物拡散層７２とゲート電極７６との間にリーク電流が流れることなく、かつレジストパターン７５の位置合せのマージンは広がる。
【０１５２】
一方、従来のＭＯＳＦＥＴは、不純物拡散層７２の幅を広げ、レジストパターン７５の位置をゲート電極７６から可能な限り離すことで、レジストパターン７５のずれに起因するトランジスタ特性の劣化を防いでいるため、ＭＯＳＦＥＴのサイズは必然的に大きくなる。すなわち、本実施例のようにゲート電極７６を窒化シリコン膜６７，７１で囲む構造を採用すれば、素子サイズを従来に比べて縮小することができる。
【０１５３】
（第７の実施形態）
図１３は、本発明の第７の実施形態に係るＥＥＰＲＯＭ用電界効果型トランジスタ（ＭＯＳＦＥＴ）の形成方法を段階的に示す工程断面図である。
【０１５４】
まず、図１３（ａ）に示すように、単結晶シリコンからなる基板８０上にトンネル酸化膜８１（膜厚５ｎｍ）を形成し、その上に化学的気相成長（ＣＶＤ）法により多結晶シリコン膜８２（膜厚３００ｎｍ）を堆積する。
【０１５５】
次に、多結晶シリコン膜８２上にＣＶＤ法によりＯＮＯ（Oxide Nitride
Ｏｘｉｄｅ）膜８３（膜厚１６ｎｍ）を堆積し、その上に反応性スパッタリング法によってＷＳｉＮ膜８４（膜厚２ｎｍ）を堆積し、引き続いて、その上にスパッタリング法によってタングステン膜８５（膜厚１００ｎｍ）を堆積する。
【０１５６】
次に図１３（ｂ）に示すように、タングステン膜８５上にＣＶＤ法によりシリコン窒化膜８６（膜厚２００ｎｍ）を堆積した後、このシリコン窒化膜８６上にフォトレジスト（膜厚１μｍ）をスピンコート法により塗布し、このフォトレジストをフォトマスクを通して露光し、現像して、例えば０．２５μｍ幅のレジストパターン８７を形成する。
【０１５７】
次に図１３（ｃ）に示すように、ドライエッチング装置を用いて、レジストパターン８７に沿ってシリコン窒化膜８６をエッチングした後、残存したレジストパターン８７をＯ2 アッシングにより剥離する。次いで、シリコン窒化膜８６をエッチングマスクにして、タングステン（Ｗ）８５、ＷＳｉＮ層８４、ＯＮＯ層８３、そして多結晶シリコン膜８２をエッチングする。
【０１５８】
次に図１３（ｄ）に示すように、Ｎ2 ／Ｈ2 ／Ｈ2 Ｏ雰囲気中で各々のガス分圧を制御しながら、７００〜９００℃でシリコンの選択酸化を行なう。これは、多結晶シリコン膜８２のエッチング時に削られたトンネル酸化シリコン膜８１の膜厚回復と多結晶シリコン底部のコーナー部分８８を丸めるためである。この酸化によりシリコンだけが酸化され、底部コーナー部分の電界集中による信頼性の低下を防止できる。
【０１５９】
この酸化後に多結晶シリコン８２の上部が酸化されたり、ＯＮＯ膜８３の膜厚が増加したりすることは見られず、ＷＳｉＮ層８４が外部雰囲気からの酸化剤の内方拡散を防止していることが確認された。
【０１６０】
同様な効果は、Ｎ2 ／Ｈ2 ／Ｈ2 Ｏ雰囲気だけでなく、微量酸素中、微量水蒸気もしくはＨ2 とＯ2 の混合ガス雰囲気やＣＯとＣＯ2 の混合ガス雰囲気でも確認された。
【０１６１】
ＥＥＰＲＯＭに用いられるトランジスタでは、コントロールゲート電極（タングステン膜８５）とフローティングゲート電極（多結晶シリコン膜８２）との間にあるＯＮＯ膜が電荷蓄積用の絶縁膜に用いられている。よって、ＯＮＯ膜の膜厚は、蓄積容量を規定しており、この膜厚が増加すると、蓄積容量が低下する。
【０１６２】
ここで、本実施形態によれば、ＯＮＯ膜上に酸化防止膜を配置することにより、ＯＮＯ膜厚の増加を防ぐことが可能となる。したがって、トランジスタ特性を劣化することなく、かつトンネル酸化膜の信頼性を向上することができる。
【０１６３】
なお、本実施形態では、電荷蓄積用絶縁膜としてＣＶＤ法により形成したＯＮＯ膜を用いたが、酸素および窒素原子を含む雰囲気中で加熱処理によって形成しても良い。さらには、ＣＶＤ法と加熱処理との組み合わせにより形成しても良い。
【０１６４】
なお、本発明は上述した実施形態に限定されるものではない。例えば、上記実施形態では、酸化防止膜に含まれる高融点金属としてタングステンを用いた場合について説明したが、高融金属点の窒化物を形成する際に生じるギブスの自由エネルギーの低下値から、シリコンの窒化物を形成する際に生じるギブスの自由エネルギーの低下値を差し引いた値が負となる高融点金属であれば、同様な効果が得られる。具体的には、Ｍｏ、Ｃｒ、Ｃｏなどがあげられる。
【０１６５】
また、酸化防止層は、窒素および炭素の両方を含んでいても良い。
【０１６６】
また、上記実施例では、ゲート電極の場合について説明したが、本発明は他の電極にも適用できるし、さらに配線にも適用できる。特にワード配線等のＲＣ遅延が顕著な配線に適用すると良い。また、本発明は、ＭＯＳトランジスタ以外の素子にも適用できる。
【０１６７】
以上シリコンの選択酸化技術を応用したポリメタルゲート、メタルゲートにおいて、シリコンの望ましくない酸化に基づくＲＣ遅延を抑制できるゲート構造と、その製造方法を説明した。これ以降の実施形態では、ポリサイドやポリメタル等の積層ゲート構造において、シリコン中の不純物が高融点金属あるいは高融点金属シリサイドの中に熱拡散することを防止するゲート構造とその製造方法について説明する。
【０１６８】
（第８の実施形態）
図１７、図１８は、本発明の第８の実施形態における多層構造試料中の、不純物拡散防止効果を示す２次イオン質量分析のデータである。多層構造の試料の各層の厚さは、図１７（ａ）の上部に、図の横軸に対応するスケールを設けて示している。
【０１６９】
即ち、シリコン基板（スケールには示されていない）上に厚さ１００ｎｍのＳｉＯ2 層を成長し、次に不純物としてＡｓまたはＢ（ボロン）を濃度１×１０20／ｃｍ2 含んだ多結晶シリコン層を厚さ１００ｎｍ成長した。その上に、混合比が１：１のＡｒとＮ2 の混合ガス雰囲気中で、Ｗのターゲットをスパッタする反応性スパッタ法を用いてＷを堆積するか、またはＷＳｉx ターゲット（ｘ＝２〜３）を前記混合ガス雰囲気中で、反応性スッパタ法を用いて堆積する方法により、厚さ５ｎｍのＷＳｉx Ｎy からなる拡散防止層を堆積した。引き続き最上層にスパッタ法を用いてＷを厚さ１００ｎｍ堆積し、第８の実施例における多層構造試料を作成した。
【０１７０】
前記Ａｓを含む多結晶シリコン層を有する試料中の不純物拡散効果を評価するため、この試料をＮ2 雰囲気中で８００℃、３０分、または９５０℃、３０分熱処理したときの、不純物の深さ方向の分布を図１７に示す。図１７（ａ）の分析結果を詳細に説明すれば次の通りである。
【０１７１】
２次イオン質量分析では、１次イオンビームを多層構造試料に照射してエッチングし、このとき放出される２次イオンを質量分析することにより、材料の組成を求める。このようにして、エッチングの深さと組成との関係が得られる。図１７（ａ）の横軸はエッチングの深さであり、前記多層構造試料の各層の厚さの累積値に相当する。縦軸は検出した２次イオンの強度である。
【０１７２】
図１７（ａ）に示すように、８００℃、３０分の熱処理の後、Ｗ層からなる試料表面の１００ｎｍの範囲にＷのほかＷ＋ＮとＳｉが見られたが、多結晶シリコン中の不純物Ａｓは、Ｗと前記多結晶シリコンとの界面にＷＳｉx Ｎy 拡散防止層が存在が存在するため、表面部分を除いて、Ｗへの拡散が十分抑制されることが分かった。なお、図１７（ａ）において、多結晶シリコン層，ＳｉＯ2 層中にもＷやＷ＋Ｎ等が存在するように見えるが、これは１次イオンビームによるエッチング形状の裾引きによるみかけのものである。
【０１７３】
多層構造の最上層に純粋なＷを形成すれば多層構造の抵抗値を低減することができるが、ここに不純物が拡散するとＷ下のＳｉ中の不純物濃度低下によるゲート空乏化や、ＣＭＯＳ（相補型ＭＯＳ）におけるｎ，ｐ領域間の不純物相互拡散を生じる原因となる。ＷとＳｉおよびＮは安定な化合物を形成するので、図１７（ａ）に示す程度、これらの元素がＷ中に導入されても、抵抗増大の原因とはならず、膜質劣化を生ずる恐れもない。従って厚さ５ｎｍのＷＳｉx Ｎy 拡散防止層を介在させれば、多層構造の信頼性の向上に大きく役立つことが分かった。
【０１７４】
同一試料を９５０℃において、３０分熱処理したときの分析結果を図１７（ｂ）に示す。図１７（ａ）に比べれば、Ｗ中のＡｓの量が約１桁増加したが、この結果から換算されるＷ中のＡｓの濃度は１×１０18／ｃｍ3 と、極めて微量の範囲内であるため、通常行われるＬＳＩの熱工程においては、前記ＷＳｉx Ｎy 層の拡散防止効果は十分であると考えることができた。
【０１７５】
多結晶シリコン層に不純物として、Ｂを含ませた場合の分析結果を図１８に示す。８００℃、および９５０℃、各３０分の熱処理における、Ｗ中へのＢの拡散は実用上無視し得るほど小さいことが分かった。また、同様の効果は、多結晶シリコン中に添加された前記Ａｓ、Ｂ以外の他のドナー、アクセプタ不純物に対しても得られることがわかった。
【０１７６】
（第９の実施形態）
次に、図１９に基づき、本発明の第９の実施形態を説明する。図１９（ａ）〜図１９（ｃ）は本発明の多層構造を用いた半導体装置の製造方法を示す断面図である。
【０１７７】
図１９（ａ）に示すように、シリコン基板５０１にＢをイオン注入し、引き続き熱拡散を行うことにより、深さ約１μｍのｐ型領域５０２を形成する。次に所定の領域に厚さ約６００ｎｍの素子分離用酸化膜５０３を形成した後、厚さ約１０ｎｍの保護酸化膜５０４を形成し、ＭＯＳＦＥＴの閾値を合わせるためのイオン注入を行う（斜線部５０５）。
【０１７８】
次に、図１９（ｂ）に示すように、保護酸化膜５０４を剥離した後、再び数ｎｍから数十ｎｍの酸化を行い、ゲート酸化膜５０６を形成する。
【０１７９】
引き続きＣＶＤ法により、非晶質シリコンを厚さ１００ｎｍ堆積し、イオン注入により非晶質シリコン中にＰ（リン）を導入する。不純物元素の導入にはイオン注入のほか、気相または固相からの拡散を用いてもよい。いずれの場合も不純物濃度は約２×１０20／ｃｍ3 以上とする。非晶質シリコン中にイオン注入したＰの活性化熱処理は、８００℃で３０分行う。この熱処理によって前記非晶質シリコンは多結晶シリコン５０７に変化する。
【０１８０】
次に稀弗酸処理を行うことにより、多結晶シリコン５０７上に生じた自然酸化膜を除去した後に、Ｗターゲットを用いて、ＡｒとＮ2 の混合ガス中で反応性スパッタを行うことにより、膜厚５ｎｍ程度のＷＳｉx Ｎy 膜５０８を形成する。引き続きＷのターゲットを用いてＡｒ雰囲気中で反応性スパッタリングを行うか、または、ＷＦ6 、ＳｉＨ4 ガスを用いたＣＶＤ法により、厚さ約１００ｎｍのＷ膜５０９を形成する。
【０１８１】
次にＳｉＨ2 Ｃｌ2 、ＮＨ3 ガスを用いた成長温度８００℃、３０分のＬＰ（Low Pressure）ＣＶＤ法により、厚さ約２５０ｎｍのＳｉＮx 膜５１０を形成する。
【０１８２】
この８００℃、３０分程度のＳｉＮx 膜の形成工程により、従来多結晶シリコン中に含まれる不純物がＷ中に拡散し問題になっていたが、拡散防止膜として本発明のＷＳｉx Ｎy 膜５０８を用いることにより、多結晶シリコン膜５０７からＷ膜５０９への不純物拡散を抑制することができる。
【０１８３】
次にレジストを用いて所望のゲート電極または配線のパターンを形成し、これをマスクとしてＳｉＮx 膜５１０をＲＩＥ法を用いて除去し、前記ＳｉＮx 膜をマスクとしてＷ膜５０９、ＷＳｉx Ｎy 膜５０８、および多結晶シリコン膜５０７をＲＩＥ法を用いてパターニングし、多層構造のゲート電極または配線を形成する。
【０１８４】
次に、Ｈ2 Ｏ、Ｈ2 ，Ｎ2 雰囲気中で８００℃、３０分の選択酸化を行って図１９（ｃ）に示す酸化膜５１１を形成する。選択酸化によりＷを酸化することなく、シリコンのみを酸化することができ、シリコン基板表面およびゲート電極の多結晶シリコンの側面に酸化膜を形成することができる。
【０１８５】
次にソース／ドレイン領域に、加速電圧２０ｋｅＶ、ドーズ量５×１０14／ｃｍ2 の条件で、Ａｓが浅くイオン注され、ＬＤＤ（Lightly Doped Drain ）領域５１２を形成する。引き続きゲート電極上に厚さ約５０ｎｍのＳｉＮx を形成した後、ＲＩＥ法を用いて異方性エッチングを行うことにより、図１９（ｃ）に示すようにゲート側壁にＳｉＮx 膜５１３が形成されたゲート構造を得る。このように側壁を設けたゲートの上から、加速電圧６０ｋｅＶ、ドーズ量７×１０15／ｃｍ2 でＡｓを深くイオン注入することにより、ソース／ドレイン領域５１４を形成する。
【０１８６】
注入したＡｓを活性化するために、Ｎ2 雰囲気中で温度９００℃、３０秒の熱処理を行った後、通常の方法で層間絶縁膜の形成、Ａｌコンタクトおよび配線等を行うことにより、ＷＳｉx Ｎy 拡散防止層を有するゲート電極を具備する、側壁絶縁膜付きセルフアラインゲート構造のＭＯＳＦＥＴを得ることができる。
【０１８７】
本発明の方法によれば、多層金属ゲート形成後に行う前記８００℃、３０分の選択酸化処理、Ａｓ不純物活性化の高温熱処理、およびＣＶＤ法を用いた層間膜形成における８００℃、１時間程度の熱工程においても、前記多層金属ゲートを構成する多結晶シリコン膜５０７に２×１０20／ｃｍ3 の高濃度で含まれるＰがＷ膜５０９に拡散することがなく、従って低抵抗でかつ信頼性の高いゲート電極を具備するＭＯＳＦＥＴが得られる。
【０１８８】
（第１０の実施形態）
次に図２０を参照して、本発明の第１０の実施形態を説明する。図２０（ａ）に示すように、シリコン基板６０１中にＢをイオン注入し、熱拡散を行うことにより、深さ約１μｍのｐ型領域６０２を形成する。所定の領域に厚さ約６００ｎｍの素子分離酸化膜６０３を形成し、保護酸化膜（不図示）を形成した後、ＭＯＳＦＥＴの閾値を合わせるためのイオン注入を行う（斜線部６０５）。
【０１８９】
保護酸化膜を剥離した後、再び厚さ約１０ｎｍの酸化を行いトンネル酸化膜６１５を形成する。引き続きこの酸化膜６１５にＮＨ3 雰囲気中で１０００℃、３０秒程度の窒化処理を行ない、さらに引き続き１０００℃、３０秒程度の再酸化処理を行う。前記窒化および再酸化処理は、トンネル酸化膜の界面準位や酸化膜中のトラップを減少させる効果がある。
【０１９０】
次に、多結晶シリコン膜６１６を約２００ｎｍ堆積し、ＰＯＣｌ3 中で８５０℃、３０分の熱処理を行うことにより、多結晶シリコン中にＰを導入する。
次に、多結晶シリコン上に厚さ約１０ｎｍの酸化膜６１７を熱酸化により形成し、引き続きＬＰＣＶＤ法により厚さ約１０ｎｍのＳｉＮx 膜６１８を形成後、そのＳｉＮx 膜表面を９００℃で３０分酸化し、酸化膜６１９を形成する。その上に厚さ１００ｎｍの多結晶シリコン膜６０７を堆積し，ＰＯＣｌ3 雰囲気中で８５０℃、６０分の熱処理を行うことにより、多結晶シリコン６０７にＰを導入する。
【０１９１】
その後、前記第９の実施形態と同様の工程を経て多結晶シリコン６０７の上に、ＷＳｉx Ｎy 膜６０８、Ｗ膜６０９、ＳｉＮx 膜６１０を図２０（ａ）に示すように堆積し、図２０（ｂ）に示すようにレジストパターンを用いて多層構造のゲート電極をトンネル酸化膜６１５の上に形成する。
【０１９２】
ソース／ドレイン領域にＡｓを加速電圧６０ｋｅＶ，ドーズ量約１×１０16／ｃｍ2 でイオン注入の後、注入した不純物を活性化するため９００℃、３０分の熱処理を行う。その後層間膜形成とＡｌ配線等を形成することにより、多結晶シリコン浮遊ゲート６１６と、絶縁層６１７、６１８、６１９からなる３層の絶縁層を介して形成された積層構造の制御ゲート（６０７−６１０）を具備した、不揮発性メモリ用ＭＯＳＦＥＴ素子が得られる。
【０１９３】
このように制御ゲートにＷＳｉx Ｎy 膜６０８を介在させることにより、前記制御ゲート形成後の熱工程に対してゲート電極の耐熱性は著しく向上し、高信頼性の不揮発性メモリ用ＭＯＳＦＥＴ素子を得ることができる。
【０１９４】
（第１１の実施形態）
次に図２１に基づき本発明の第１１の実施形態を説明する。本実施例は第１０の実施形態の変形例であり、前記ＷＳｉx Ｎy 膜６０８を形成後、Ｗ膜６０９に替えてＷＳｉx 膜６２１を形成する。前記ＷＳｉx Ｎy 膜６０８形成までの工程については、第１５の実施例と同じであるため説明を省略する。ＷＳｉx 膜６２１は、Ｗ5 Ｓｉ3 をターゲットとしてＡｒ雰囲気中でスパッタするか、またはＷＦ6 ，ＳｉＨ4 を原料ガスとするＣＶＤ法により、厚さ約３００ｎｍに堆積される。
【０１９５】
レジストを用いてパターニングの後、シリコン膜６１６を選択酸化し、ソース／ドレイン領域へ加速エネルギー６０ｋｅＶ、ドーズ量５×１０15／ｃｍ2 の条件でＡｓをイオン注入する。引き続き注入された不純物の活性化を兼ねて，Ｏ2 雰囲気中で９００℃、６０分程度の酸化処理を行う。このときの酸化量はゲートに要求される耐圧の大きさに応じて適宜に決定する。
【０１９６】
この酸化処理工程において、前記Ａｓのイオン注入による酸化速度増大のため、ＷＳｉx 膜６２１中のＳｉの消費が増加し、下地の多結晶シリコン膜６０７からＳｉがＷＳｉx 膜６２１に供給されるようになる。このため、ＷＳｉx 膜６２１と多結晶シリコン膜６０７との界面は、ＷＳｉx が多結晶シリコン中に食い込んだ形となり、耐圧劣化の原因となることがわかった。
【０１９７】
本発明によれば、多結晶シリコン膜６０７とＷＳｉx 膜６２１との間に、ＷＳｉx Ｎy 拡散防止膜６０８を形成したことにより、前記酸化処理工程中に、多結晶シリコン中に高濃度に含まれる不純物がＷＳｉx 膜６２１中に拡散することが防止されると同時に、下地多結晶シリコン膜６０７からＷＳｉx 膜６２１へのＳｉの吸い出しが抑制されるため、耐圧劣化は見られなかった。
【０１９８】
次に層間絶縁膜とＡｌ配線等を行うことにより高信頼性の不揮発性メモリ用ＭＯＳＦＥＴ素子を得ることができる。
【０１９９】
（第１２の実施形態）
図２２は本発明の第１２の実施形態に係わる相補型ＭＯＳＦＥＴ（ＣＭＯＳＦＥＴ）の構成を示す断面図である。各々のＭＯＳＦＥＴは、シリコン膜７０７または７０７’、Ｗ膜７０９を含む積層ゲート構造を有している。
【０２００】
前述のように、ポリサイドやポリメタル等の積層構造では、熱工程で熱の影響を受け易く、シリコン中の不純物が熱拡散により高融点金属またはシリサイド中に拡散してしまうという欠点がある。このような拡散により、シリコン中の不純物濃度が低下し、ゲート電圧を反転側に印加した場合には、図２３（ｂ）に示すようにゲートシリコン８０２中に空乏層８０２’が現れ、トランジスタの駆動能力を低下させる。この現象はゲート空乏化として知られている。なお、図２３（ａ）はゲート電圧が印加されない状態を表し、参照番号８０１はシリコン基板、８０６はゲート絶縁膜、８０２はシリコン膜、８０４はＷ膜、８０５はソース／ドレイン領域をそれぞれ表す。
【０２０１】
また、ＣＭＯＳＦＥＴに上記の積層構造を用いた場合、図２４（ａ），（ｂ）に模式的に示すように、高融点金属（またはシリサイド）８０４中に拡散した不純物（矢印８１０で示す）がｐ型、ｎ型領域を相互に拡散してゲートの仕事関数を変え、閾値電圧が変化するという問題がある。この現象は、一般にＣＭＯＳの不純物相互拡散と呼ばれる問題である。
【０２０２】
本実施例は、上記の不純物相互拡散を抑制する構成を提供する実施例である。図２５ないし図２８に示した製造プロセスに従って、本実施例の説明を行う。
【０２０３】
まず、フォトリソグラフィ技術を用いて所定の領域にレジストパターンを形成し、これをマスクとしてシリコン基板にＢまたはＧａまたはＩｎをイオン注入する。同様に所定の領域にＰまたはＡｓまたはＳｂをイオン注入する。引き続き熱拡散を行って、深さ約１μｍのｐ型領域７２２とｎ型領域７２２’を形成する（図２５）。
【０２０４】
次に所定の領域に厚さ６００ｎｍの素子分離用酸化膜７０３を形成する（図２６（ａ））。
次に厚さ１０ｎｍ程度の保護酸化膜形成後，ＭＯＳＦＥＴの閾値を合わせるためのイオン注入を行い、前記保護酸化膜を剥離した後再度厚さ約１０ｎｍのゲート酸化膜７０６を形成する（図２６（ｂ））。引き続き厚さ約１００ｎｍのシリコン膜７０７を堆積する。このときシリコン７０７は非晶質または多結晶、またはシリコン基板と部分的に接触させて、横方向エピタキシャル成長により、単結晶としたものであってもよい。
【０２０５】
ｐ型領域７２２上のシリコン膜７０７のゲート形成領域に、レジストをマスクとしてＰ，Ａｓ，Ｓｂ等のｎ型不純物をイオン注入し、この領域をｎ+ とする。同様に７２２’上のシリコン膜７０７’のゲート形成領域に、レジストをマスクとしてＢ，Ｇａ，Ｉｎ等のｐ型不純物をイオン注入し、これをｐ+ とする。ゲート領域への不純物元素の導入には気相や固相からの拡散を用いてもよいが、不純物濃度はいずれの場合も２×１０20／ｃｍ3 以上となるようにする（図２６（ｃ））。
【０２０６】
次に、例えば希弗酸処理により、工程中シリコン膜７０７および７０７’の表面に形成された自然酸化膜を除去した後に、Ｗ5 Ｓｉ3 のターゲットを用いてＡｒ雰囲気でスパッタするか、またはＷＦ6 とＳｉＨ4 系のＬＰＣＶＤ法を用いることにより、厚さ１０ｎｍ以下のＷＳｉx 膜７２３を形成する（図２７（ａ））。このＷＳｉx 膜７２３は、ＳｉとＷのコンタクトを低抵抗化するために形成される。
【０２０７】
次にＷ若しくはＷＳｉx のターゲットを用いてＡｒとＮ2 の混合ガス雰囲気中で反応性スパッタを行うことにより、厚さ５ｎｍのＷＳｉx Ｎy 膜７０８を形成する（図２７（ａ））。
【０２０８】
引き続きＷターゲットを用いて，Ａｒガス雰囲気中でスパッタするか、またはＷＦ6 系のＣＶＤにより、厚さ１００ｎｍのＷ膜７０９を形成する（図２７（ｂ）））。
【０２０９】
次に厚さ２５０ｎｍのＳｉＮx 膜７１０を８００℃、３０分のＬＰＣＶＤ法により形成する（図２７（ｂ））。このとき従来の工程では、多結晶シリコン７０７および７０７’から、それぞれｎ+ およびｐ+ 型多結晶シリコン中の不純物がＷ膜７０９に向かって拡散し、Ｗ膜７０９の抵抗値を増加させる問題があったが、本発明の拡散防止膜ＷＳｉx Ｎy ７０８を用いることにより、前記シリコン膜からＷ膜への不純物拡散を防止することができる。これにより、図２３（ｂ）に示したようなゲートの空乏化や図２４（ｂ）に示したような相互拡散を防止することができる。
【０２１０】
続いて、フォトリソグラフィ技術を用いて、所望のゲート電極またはゲート配線の形状にレジストパターン７５０を形成し（図２７（ｃ））、レジストパターン７５０をマスクとしてＳｉＮx 膜７１０をＲＩＥ法を用いてパターニングする。  次にレジスト７５０をアッシャーを用いて除去し、パターニングされたＳｉＮx 膜７１０をマスクとしてＷ膜７０９，ＷＳｉx Ｎy 膜７０８、ＷＳｉx 膜７２３およびＳｉ膜７０７、あるいは７０７’をＲＩＥ法を用いてパターニングし、ゲート電極あるいは配線を形成する（図２８（ａ））。
【０２１１】
次にＨ2 Ｏ、Ｈ2 ，Ｎ2 ガス雰囲気中で８００℃、３０分の選択酸化を行う。この選択酸化によりＷを酸化することなくシリコンのみを酸化して、シリコン基板およびゲート電極のシリコン部分の側面に酸化膜７１１を形成する。
【０２１２】
次にｐ型領域７２２のソース／ドレイン領域にＡｓを加速電圧２０ｋｅＶ、ドーズ量５×１０14／ｃｍ2 の条件でイオン注入する。またｎ型領域７２２’のソース／ドレイン領域にはＢＦ2 を加速電圧２０ｋｅＶ、ドーズ量５×１０14／ｃｍ2 の条件でイオン注入する。これにより、低濃度のソース／ドレイン領域７１２、７１２’を形成する（図２８（ｂ））。
【０２１３】
次にＣＶＤ法により、厚さ５０ｎｍ程度のＳｉＮx 膜を堆積し、引き続きＲＩＥ法を用いて異方性エッチングを行うことにより、ゲート側壁にＳｉＮx 膜７１３を形成する（図２８（ｂ））。
【０２１４】
その後、ｐ型領域７２２のソース／ドレイン領域にＡｓを加速電圧６０ｋｅＶ、ドーズ量７×１０15／ｃｍ2 の条件でイオン注入する。またｎ型領域７２２’のソース／ドレイン領域にはＢＦ2 を加速電圧６０ｋｅＶ、ドーズ量７×１０15／ｃｍ2 の条件でイオン注入する。これにより、深いソース／ドレイン領域７１４、７１４’を形成する（図２８（ｂ）。
【０２１５】
以下通常の方法で層間膜を形成し、Ａｌ配線を行うことにより、信頼性に優れた相補型のＭＯＳＦＥＴを得ることができる。
【０２１６】
本発明によれば、シリコンと金属または金属シリサイドとの界面に拡散防止層を形成することにより、熱工程によってシリコン中の不純物が金属または金属シリサイド中へ拡散することを抑制することができる。例えば、拡散防止層としてＷＳｉx Ｎy を用いて、Ｗ／ＷＳｉx Ｎy ／Ｓｉの積層構造を形成した場合、Ｓｉ中に１×１０20／ｃｍ3 のＡｓを含む試料に、９５０℃３０分の熱工程を加えたとき、Ｗ中のＡｓ濃度は１×１０18／ｃｍ3 以下である。従ってこの程度の熱処理を加えてもＷ中の不純物濃度は十分低く抑えられているので，ＣＭＯＳＦＥＴにおける相互拡散が起こらない。また、Ｓｉ中の不純物濃度はほぼ１×１０20／ｃｍ3 を保つのでゲート空乏化が起こることもない。
【０２１７】
なお、上記の実施形態では、高融点金属としてＷ系の金属を用いたポリサイド、またはポリメタル構造について説明したが、本発明の適用範囲はこれに限定されるものではなく、その他の高融点金属または高融点金属シリサイドとシリコンとの界面に高融点金属とシリコンと窒素とを含む合金から成る拡散防止層を形成することにより達成することができる。また、前記拡散防止層には前記３元素のほかに、酸素、炭素を含んでもよい。
【０２１８】
上述したように、本発明の半導体装置とその製造方法（実施形態８ないし１２）によれば、ポリサイドまたはポリメタル構造の電極または配線において、多結晶シリコン中の不純物の金属または金属シリサイド中への拡散を抑制することができるので、電気的特性に優れ、かつ信頼性の高い半導体装置とその製造方法を得ることができる。
【０２１９】
【発明の効果】
以上詳述したように本発明（請求項１）によれば、高融点金属からなる金属膜と半導体膜との間に導電性の酸化防止膜を設けた構造の電極（配線）を採用しているので、後酸化工程における金属膜と半導体膜との界面における該半導体膜の酸化を防止でき、コンタクト抵抗の上昇を抑制できる。したがって、高融点金属を用いた利点が十分に発揮できるようになる。
【０２２０】
また、本発明（請求項２）によれば、高融点金属からなる金属膜の下に導電性の酸化防止膜電極を設けた構造の電極（配線）を採用しているので、後酸化の工程における電極（配線）下の半導体層の酸化を防止でき、該絶縁膜の厚膜化による素子特性の劣化を防止できる。したがって、高融点金属を用いた利点が十分に発揮できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る試料の形成方法を示す工程断面図。
【図２】図１の試料の酸化膜厚の酸化温度依存性を従来技術と比較して示す図。
【図３】本発明の第２の実施形態に係るゲート電極（ポリメタルゲート）の形成方法を示す工程断面図。
【図４】従来のゲート電極（ポリメタルゲート）の断面図。
【図５】本発明の第３の実施形態に係る試料の形成方法を示す工程断面図。
【図６】図５の試料の酸化膜厚の酸化温度依存性を示す図。
【図７】本発明の第３の実施形態に係る他の試料の形成方法を示す工程断面図。
【図８】図５の試料の酸化膜厚の酸化温度依存性を示す図。
【図９】本発明の第４の実施形態に係るゲート電極（メタルゲート）の形成方法を示す工程断面図。
【図１０】本発明の第５の実施形態に係るゲート電極（ポリメタルゲート）の形成方法を示す工程断面図。
【図１１】本発明の第６の実施形態に係る電界効果型トランジスタの前半の形成方法を示す工程断面図。
【図１２】本発明の第６の実施形態に係る電界効果型トランジスタの後半の形成方法を示す工程断面図。
【図１３】本発明の第７の実施形態に係るＥＥＰＲＯＭ用電界効果型トランジスタの形成方法を示す工程断面図。
【図１４】本発明の第１の実施形態に係る試料のＸＰＳによる評価結果を示す図。
【図１５】バリア層として窒化チタン膜を用いた従来のゲート電極の製造方法を示す工程断面図。
【図１６】従来のゲート電極における酸化剤の進入経路を示す断面図。
【図１７】本発明の第８の実施形態におけるＡｓの拡散抑制効果を示す図。
【図１８】本発明の第８の実施形態におけるＢの拡散抑制効果を示す図。
【図１９】本発明の第９の実施形態に係わるＭＯＳＦＥＴの製造方法を示す工程断面図。
【図２０】本発明の第１０の実施形態に係わる不揮発性メモリ用ＭＯＳＦＥＴの製造方法を示す工程断面図。
【図２１】本発明の第１１の実施形態に係わる不揮発性メモリ用ＭＯＳＦＥＴの構造を示す断面図。
【図２２】本発明の第１２の実施形態に係わる相補型ＭＯＳＦＥＴの構造を示す断面図。
【図２３】従来の相補型ＭＯＳＦＥＴの問題点を説明するためのトランジスタの断面図。
【図２４】従来の相補型ＭＯＳＦＥＴの平面図と、不純物の相互拡散を説明するための断面図。
【図２５】本発明の第１２の実施形態に係わる相補型ＭＯＳＦＥＴの製造工程を説明するための断面図。
【図２６】本発明の第１２の実施形態に係わる相補型ＭＯＳＦＥＴの製造工程の次の段階を説明するための断面図。
【図２７】本発明の第１２の実施形態に係わる相補型ＭＯＳＦＥＴの製造工程の次の段階を説明するための断面図。
【図２８】本発明の第１２の実施形態に係わる相補型ＭＯＳＦＥＴの製造工程の次の段階を説明するための断面図。
【符号の説明】
１…シリコン基板
２…窒化タングステン膜
３…タングステン膜
４…酸化剤
１０…シリコン基板
１１…酸化シリコン膜（ゲート酸化膜）
１２…多結晶シリコン膜
１３…窒化タングステン膜
１４…タングステン膜
１５…ＷＳｉＮ膜（酸化防止膜）
１６…シリコン窒化膜
１７…フォトレジストパターン
１８…コーナー部分
１９…シリコン酸化膜
２０…酸化剤
２０ａ…シリコン基板
２１…シリコン酸化膜
２２…窒化タングステン膜
２３…タングステン膜
３０…シリコン基板
３１…シリコン酸化膜
３２…ＷＳｉＮ膜（酸化防止膜）
３３…Ｗ膜
４０…シリコン基板
４１…シリコン酸化膜（ゲート酸化膜）
４２…ＷＳｉＮ膜（酸化防止膜）
４３…タングステン膜
４４…シリコン窒化膜
４５…フォトレジストパターン
４６…酸化剤
４７…コーナ部分
５０…シリコン基板
５１…シリコン酸化膜（ゲート酸化膜）
５２…多結晶シリコン膜
５３…ＷＳｉＣ膜（酸化防止膜）
５４…タングステン膜
５５…シリコン窒化膜
５６…フォトレジストパターン
５７…酸化剤
６０…シリコン基板
６１…素子分離絶縁膜
６２…ゲート酸化膜
６３…多結晶シリコン膜
６４…窒化タングステン膜
６５…タングステン膜
６６…ＷＳｉＮ層
６７…シリコン窒化膜
６８…レジストパターン
６９…コーナー部分
７０…不純物拡散層
７１…窒化シリコン膜
７２…不純物拡散層
７３…金属シリサイド層
７４…層間絶縁膜
７５…レジストパターン
８０…基板
８１…トンネル酸化膜
８２…多結晶シリコン膜
８３…ＯＮＯ膜
８４…ＷＳｉＮ
８５…タングステン膜
８６…シリコン窒化膜
８７…レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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