(57)【特許請求の範囲】
【請求項１】
下記の工程（Ａ）〜（Ｇ）：
（Ａ）半導体基板上に、容量素子で構成されるメモリセルを形成するためのメモリセル領域と、該メモリセルを制御する周辺回路を形成するための周辺回路領域とを画定する工程、
（Ｂ）該メモリセル領域および該周辺回路領域を含む該半導体基板上に、上面がエッチングストッパー膜で覆われたワード線用導体パターンを形成する工程、
（Ｃ）該ワード線用導体パターンとその上面を覆う該エッチングストッパー膜とをマスクとして該半導体基板中に不純物を拡散させて拡散層を形成する工程、
（Ｄ）該ワード線用導体パターンの側面を覆うエッチングストッパー膜を形成する工程、
（Ｅ）該ワード線用導体パターンおよび該拡散層が形成された該半導体基板に第１絶縁膜を形成する工程、
（Ｆ）該メモリセル領域において、該第１絶縁膜をエッチングにより除去することにより、上面および側面がそれぞれ該エッチングストッパー膜で覆われた該ワード線用導体パターンを残し、同時に該ワード線用導体パターンの側面を覆う該エッチングストッパー膜で周縁を画定され該メモリセル領域内の該拡散層の一方に達するコンタクトホールを形成する工程、ただし該周辺回路領域においては該第１絶縁膜を残す、および
（Ｇ）該メモリセル領域内に、該コンタクトホールを充填し且つこれを介して該拡散層に接続する蓄積電極と、対向電極と、これらを絶縁分離する誘電体膜とから成る容量素子を形成する工程
を含んで成ることを特徴とする半導体装置の製造方法。
【請求項２】
該周辺回路領域に残された該第１絶縁膜の上面の高さが、該容量素子の該蓄積電極の高さにほぼ等しいことを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体装置およびその製造方法に関し、特にメモリセル領域と周辺回路領域とに高低差がある半導体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】
例えば、高集積ＤＲＡＭの製造には、特開平５−２９９５９９号公報に記載されているように、次の点で困難があった。すなわち、ＤＲＡＭの高集積化に伴いメモリセル容量を確保するためにキャパシタ電極の高さが不可避的に増加し、その結果メモリセル領域と周辺回路領域との高低差が著しく大きくなってしまう。また、高集積化は微細化を伴うため、メモリセル領域から周辺回路領域に跨がる配線パターンを形成する際に、フォトリソグラフィーでの焦点深度余裕が減少している。これら高低差の増大と焦点深度余裕の減少とによって、配線パターンの形成が著しく困難になっている。
【０００３】
この困難を解消するために上記特開平５−２９９５９９号公報は、メモリセル領域に記憶素子であるキャパシタを形成した後に周辺回路領域に第１の絶縁膜を残存させ、次いでメモリセル領域と第１の絶縁膜の境界部分を埋める第２の絶縁膜を全面に成長させることを提案している。
【０００４】
しかしながら、上記第１の絶縁膜を周辺回路領域にのみ選択的に残存させるために、フォトリソグラフィー工程を含む付加的な工程が必要になり、製造コストが増加するという欠点があった。
【０００５】
Ｋ．  Ｓａｇａｒａ  らは  “１９９２  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ”，  ｐ．１０−１１において、メモリセルアレイと周辺回路領域との高低差を減ずる別の方法として、予めメモリセルアレイを形成する半導体基板面の高さを低くしておく「リセス構造」を提案している。
【０００６】
しかしながらこの場合にも、メモリセルアレイの高さを減ずるためにフォトリソグラフィー工程を含む工程を付加することが必要になり、結局は製造コストが増加するという欠点が避けられない。その上、フィールド酸化膜、ゲート電極、ビット線等は、予め形成された低いメモリセルアレイから通常高さの周辺回路にまで渡ってパターニングしなければならないので、予め設定された高低差の分だけ焦点深度が減少してしまうという不都合もある。
【０００７】
【発明が解決しようとする課題】
本発明は、工程増加等の問題を生ずることなく、メモリセル領域と周辺回路領域との高低差を解消し、メモリセル領域と周辺回路領域とに跨がる配線の形成を容易にした半導体装置およびその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために、本発明の半導体装置は、半導体基板上に、容量素子で構成されるメモリセルを含むメモリセル領域と、メモリセルを制御する周辺回路を含む周辺回路領域とを設けた半導体装置において、
周辺回路領域を覆い、メモリセル領域内には存在しない絶縁膜を有し、
絶縁膜のエッチングに対して有効なエッチングストッパー膜が、メモリセル領域内のワード線用導体パターンおよびビット線用導体パターンの上面および側面を覆い、
メモリセル領域内のワード線用導体パターンの側面を覆うエッチングストッパー膜で周縁を画定されたコンタクトホールが、半導体基板の拡散領域にまで到達し、
容量素子の蓄積電極が、コンタクトホールを介して拡散領域と電気的に接続している
ことを特徴とする。
【０００９】
絶縁膜の上面の高さを、容量素子の蓄積電極の高さにほぼ等しくすることが望ましい。
【００１０】
また、上記本発明の半導体装置製造方法は、下記の工程（Ａ）〜（Ｇ）：
（Ａ）半導体基板上に、フィールド酸化膜を形成することにより、容量素子で構成されるメモリセルを形成するためのメモリセル領域と、メモリセルを制御する周辺回路を形成するための周辺回路領域とを画定する工程、
（Ｂ）メモリセル領域および周辺回路領域を含む半導体基板上に、上面がエッチングストッパー膜で覆われたワード線用導体パターンを形成する工程、
（Ｃ）ワード線用導体パターンとその上面を覆うエッチングストッパー膜とをマスクとして半導体基板中に不純物を拡散させて拡散層を形成する工程、
（Ｄ）ワード線用導体パターンの側面を覆うエッチングストッパー膜を形成する工程、
（Ｅ）ワード線用導体パターンおよび拡散層が形成された半導体基板上に下層と上層とから成る第１絶縁膜を形成する工程、
（Ｆ）メモリセル領域において、第１絶縁膜をエッチングにより除去することにより、上面および側面がそれぞれエッチングストッパー膜で覆われたワード線用導体パターンを残し、同時にワード線用導体パターンの側面を覆うエッチングストッパー膜で周縁を画定されメモリセル領域内の拡散層の一方を露出するコンタクトホールを形成する工程、ただし該周辺回路領域においては該第１絶縁膜を残す、および
（Ｇ）メモリセル領域内に、コンタクトホールを充填し且つこれを介して拡散層に接続する蓄積電極と、対向電極と、これらを絶縁分離する誘電体膜とから成る容量素子を形成する工程
を含んで成ることを特徴とする。
【００１１】
該周辺回路領域に残された第１絶縁膜の上面の高さを、容量素子の蓄積電極の高さとほぼ等しくすることが望ましい。
【００１２】
【作用】
本発明の半導体装置においては、周辺回路領域を覆い、メモリセル領域内には存在しない絶縁膜を有し、絶縁膜のエッチングに対して有効なエッチングストッパー膜がメモリセル領域内のワード線用導体パターンおよびビット線用導体パターンの上面および側面を覆い、メモリセル領域内のワード線用導体パターンの側面を覆うエッチングストッパー膜で周縁を画定された蓄積電極用コンタクトホールが半導体基板の拡散領域にまで到達し、容量素子の蓄積電極がコンタクトホールを介して拡散領域と電気的に接続している構造としたので、絶縁膜をメモリセル領域内でのみ選択的に除去するエッチング時に、ワード線用導体パターンを覆うエッチングストッパー膜によってワード線に対して自己整合させてコンタクトホールを形成することができる。
【００１３】
これにより、蓄積電極用コンタクトホールを形成するための付加的な工程を必要とせずに、メモリセル領域と周辺回路領域との高低差を解消することができる。
【００１４】
周辺回路領域を覆いメモリセル領域には存在しない絶縁膜の上面の高さを、容量素子の蓄積電極の高さにほぼ等しく設定すると、この上に更に形成する絶縁膜の厚さを少なくして平坦化を実現できる。
【００１５】
また、本発明の半導体装置を製造する方法は、エッチングストッパー膜で上面および側面を覆われたワード線用導体パターンと拡散層とが形成された半導体基板上に下層と上層とから成る第１絶縁膜を形成した後、メモリセル領域において第１絶縁膜をエッチングにより除去することにより、同時にワード線用導体パターンの側面を覆うエッチングストッパー膜で周縁を画定されメモリセル領域内の拡散層の一方を露出するコンタクトホールを形成するので、メモリセル領域内の蓄積電極用コンタクトホールを形成するための付加的な工程を必要とせずに、メモリセル領域と周辺回路領域との高低差を解消することができる。
【００１６】
その後、このコンタクトホールを充填し且つこれを介して拡散層に接続する蓄積電極と、対向電極と、これらを絶縁分離する誘電体膜とから成る容量素子を形成した後、メモリセル領域および周辺回路領域を覆う第２絶縁膜を形成して最終的な平坦化を行う。
【００１７】
また、本発明の望ましい態様において、半導体装置を高集積化・微細化するために非常に利用価値の高い方法として、メモリセル領域において容量素子の蓄積電極やワード線と半導体基板内の拡散層とのコンタクトをとるためのコンタクトホールの有利な形成方法を提案する。
【００１８】
すなわち、高集積化・微細化のためにはビット線・ワード線の幅および間隔ををフォトリソグラフィーで解像可能な最小値に設定することが望ましい。しかし、通常のフォトリソグラフィープロセスを行っている限り、ビット線等のコンタクトホールの径も当然ながら上記の最小値以下にはできない。
【００１９】
例えば、ビット線幅もコンタクトホール径も上記最小値に設定した場合、両者のパターニング時の位置合わせ誤差により、エッチングマスクとしてのフォトレジストパターンが所定部分を完全に覆えず、保護されるべき部分もエッチングされることが避けられない。そのため、フォトリソグラフィーで解像可能な最小値まで微細化することができないという限界があった。
【００２０】
以下に提示する本発明の望ましい態様による第１および第２のビット線コンタクトホールの形成方法は、上記問題を解消し、ワード線・ビット線をフォトリソグラフィーの解像限界まで微細化することを可能にする。
【００２１】
まず、本発明の望ましい態様による第１のビット線コンタクトホール形成方法は、前記の工程（Ｅ）において第１絶縁膜の下層を形成した後、上層を形成する前に、下記のサブ工程▲１▼〜▲４▼を行うことにより、フォトリソグラフィーの解像限界より遙かに小さい径のコンタクトホールを形成することができる。
【００２２】
▲１▼第１絶縁膜下層内の、メモリセル領域の拡散層の他方の上方と、周辺回路領域のゲート電極の上方に、第１絶縁膜下層の厚さよりも浅い開口を各々形成する工程、
▲２▼第１絶縁膜下層上にシリコン酸化膜を形成する工程、
▲３▼シリコン酸化膜の全面に異方性エッチングを施すことにより、開口の底部周縁コーナーにシリコン酸化膜を環状に残し、各々の開口の底面から拡散層の他方と、ゲート電極とにそれぞれ達するコンタクトホールであって、側壁が第１絶縁膜下層から成り上縁が環状のシリコン酸化膜から成り、この環状シリコン酸化膜によりビット線用導体パターンの幅よりも小さく規制された直径のコンタクトホールを形成する工程、および
▲４▼メモリセル領域にはコンタクトホールを介して拡散層の他方に接続するビット線用導体パターンを、周辺回路領域にはコンタクトホールを介してゲートに接続するゲート電極引き出しパッドを、上面および側面をそれぞれエッチングストッパー膜で覆った状態で形成する工程。
【００２３】
このように、環状に残したシリコン酸化膜によりエッチング径を規制してビット線コンタクトホール径をビット線の幅に比べて非常に小さくできる。これにより、ワード線・ビット線をフォトリソグラフィーの解像限界まで微細化しても、それよりも小さい径でコンタクトホールを形成できる。更に詳細は実施例１で説明する。
【００２４】
次に、本発明の望ましい態様による第２のビット線コンタクトホール形成方法は、前記の工程（Ｅ）において、第１絶縁膜の下層を形成した後、上層を形成する前に、下記のサブ工程▲１▼〜▲７▼を行う。
【００２５】
▲１▼下層上に薄いエッチングストッパー膜を形成する工程、
▲２▼薄いエッチングストッパー膜上に第２絶縁膜を形成する工程、
▲３▼下層、薄いエッチングストッパー膜、および第２絶縁膜の３層を貫通してメモリセル領域内の拡散層の他方を露出するコンタクトホールであって、ワード線用導体パターンの側面を覆うエッチングストッパー膜で底部周縁を画定され、ビット線用導体パターンの幅よりも大きい開口径のコンタクトホールを形成する工程、
▲４▼全面に導体膜を形成する工程、
▲５▼全面に、第１および第２絶縁膜のエッチングに対して有効な別のエッチングストッパー膜を形成する工程、
▲６▼ビット線用導体パターンを規定するためのフォトレジストパターンを、コンタクトホールに対応する位置に残すフォトリソグラフィー工程であって、フォトレジスト露光時のマスクの位置合わせ誤差によりマスクから外れたコンタクトホールの部分を充填している厚いフォトレジストが後の現像により除去されずに残るように、露光量を少なく調節することにより、ビット線用導体パターンを規定する部分とコンタクトホール内残留部分とが連続して成るコンタクトホール部フォトレジストパターンを形成するフォトリソグラフィー工程、および
▲７▼コンタクトホール部のフォトレジストをマスクとして、導体膜と別のエッチングストッパー膜とを一緒にエッチングすることにより、コンタクトホールを介してビット線用導体パターンを拡散層の他方に接続するビット線コンタクトを、コンタクトホールに対して自己整合させて形成する工程。
【００２６】
このように、ビット線形成時のエッチングマスクとなるフォトレジストパターンを形成する際に露光量を意図的に少なくして、先に形成されているコンタクトホール内のフォトレジストを露光不足の状態にして現像で除去されずに残存させ、次に行うビット線形成のためのエッチングからコンタクトホール内を保護する。
【００２７】
これにより、ビット線の幅よりも太いビット線コンタクトホールでも、コンタクトホール内の望ましくない部分のエッチングを確実に防止して、何ら問題なく形成することができる。したがって、ワード線・ビット線をフォトリソグラフィーの解像限界まで微細化しても、何ら問題なくコンタクトホールを形成することができる。更に詳細は実施例２で説明する。
【００２８】
また、本発明の望ましい態様による容量素子の蓄積電極の形成方法は、前記の工程（Ｆ）および（Ｇ）において下記のサブ工程▲１▼〜▲６▼を行う。
【００２９】
▲１▼第１絶縁膜の下層を形成した後、上層を形成する工程、
▲２▼メモリセル領域内の第１絶縁膜をエッチングしてコンタクトホールを形成する工程、
▲３▼全面に導体膜を形成する工程、
▲４▼導体膜を覆うフォトレジスト層を形成する工程、
▲５▼周辺回路領域をマスクで覆いフォトレジスト層を露光する際に、露光量を少なく調節することにより、マスクで覆われた周辺回路領域内だけでなく、マスクで覆われていないメモリセル領域内のコンタクトホール内にもフォトレジスト層を残すように行うフォトリソグラフィー工程、および
▲６▼周辺回路領域とコンタクトホール内とに残したレジストをマスクとして導体膜をエッチングすることにより、コンタクトホールに対して自己整合させて王冠状の蓄積電極を形成する工程。
【００３０】
この場合も、前記第２のビット線コンタクトホール形成方法と同じ原理で、フォトレジストの露光量を少なくすることにより、マスクされていないメモリセル領域のコンタクトホール内に厚いフォトレジストが露光不足で残存するようにしておき、この残存フォトレジストをマスクとして導体膜をエッチングしてコンタクトホール内にのみ導体膜を残し自己整合的に蓄積電極を形成する。
【００３１】
これにより蓄積電極形成のための寸法制御の厳しいパターン形成工程が不要になる。これについても更に詳細は実施例２で説明する。
【００３２】
上記望ましい蓄積電極の形成方法において、更に望ましくは、前記工程▲６▼の後に、フォトレジストを除去した後、王冠状の蓄積電極の外側面に接する第１絶縁膜の一部をエッチングにより除去することにより、蓄積電極の外側面の一部を露出させる。これにより、王冠状の蓄積電極の周縁部で内外両面をメモリ容量に寄与させることができる。
【００３３】
その後、全面に誘電体膜とその上の第２の導体膜とを順次形成した後に、周辺回路領域の誘電体膜および第２の導体膜とを一緒にエッチングして除去することにより、王冠状の蓄積電極と、第２の導体膜から成る対向電極と、これらを絶縁分離する誘電体膜とから成る容量素子を形成する。
【００３４】
望ましくは、周辺回路領域内でゲート電極の上面を覆うエッチングストッパー膜は、ゲートに接続するゲート電極引き出しパッドの上面を覆うエッチングストッパー膜よりも厚い。このようにしておくと、１回のエッチングでゲート電極引き出しパッド上のエッチングストッパー膜のみを除去し、ゲート電極上のエッチングストッパー膜は厚さが減少するだけで残すことができる。
【００３５】
以下に、添付図面を参照して、実施例により本発明を更に詳細に説明する。
【００３６】
【実施例】
〔実施例１〕
本発明による半導体装置の一例の平面配置を図１示す。複数のワード線１３ＷＬが縦方向に延び、複数のビット線２０ＢＬが横方向に延びている。１３Ｇはワード線１３ＷＬと同じ層１３で形成されたゲート電極を示し、１３Ｇ／ＷＬは図示した断面の位置ではワード線１３ＷＬがゲート電極１３Ｇを構成していることを示す。
【００３７】
破線で囲まれた活性領域ＡＣＴとビット線２０ＢＬとが交差する領域ＢＬＣ（図中×印で表示）は、ビット線２０ＢＬのコンタクトホールである。蓄積電極２４（図１３参照）と活性領域ＡＣＴのコンタクトホールＳＴＣはビット線２０ＢＬとワード線１３ＷＬとの隙間に形成される。ワード線１３ＷＬとビット線２０ＢＬの線幅と間隔は共に０．４μｍとした。これは現在のフォトリソグラフィーの最小解像値である。
【００３８】
図１３は図１の線Ａ−Ａに沿う断面図である。半導体基板１０上に、容量素子で構成されるメモリセルを含むメモリセル領域Ｍと、メモリセルを制御する周辺回路を含む周辺回路領域Ｓとが設けてある。絶縁膜２３は周辺回路領域Ｓを覆い、メモリセル領域Ｍ内には存在しない。
【００３９】
絶縁膜２３のエッチング時に作用する第１のエッチングストッパー膜１４，２１と第２のエッチングストッパー膜１７，２２とが、メモリセル領域Ｍ内の導体パターン１３Ｇ，１３ＷＬ，１３Ｇ／ＷＬ，２０ＢＬ，２０ＰＡＤの上面と側面とをそれぞれ覆っている。
【００４０】
メモリセル領域Ｍ内の前記導体パターン１３Ｇ，１３Ｇ／ＷＬの側面を覆うエッチングストッパー膜１７で周縁を画定されたコンタクトホールＳＴＣが、半導体基板１０にまで到達している。容量素子の蓄積電極２４が、コンタクトホールＳＴＣを介して半導体基板１０と電気的に接続している。
【００４１】
図３〜図１３を参照して、図１および図１３に示した半導体装置を本発明により製造するプロセスの一例を説明する。
【００４２】
〔工程１〕（図３参照）
シリコン基板１０上に、ＬＯＣＯＳ法によりフィールド酸化膜１１を形成する。このフィールド酸化膜１１自体は素子分離領域（ＩＳＯ）を構成し、その両側に活性領域（ＡＣＴ）を画定する。
【００４３】
次に、この活性領域（ＡＣＴ）上にゲート酸化膜１２を形成する。素子分離領域ＩＳＯ（すなわちフィールド酸化膜１１）の中央部から左側の活性領域ＡＣＴまでの領域はメモリセル領域Ｍとして用い、素子分離領域ＩＳＯの中央部から右側の活性領域ＡＣＴまでの領域は周辺回路領域Ｓとして用いる。
【００４４】
〔工程２〕（図４参照）
ワード線およびゲート電極用の導体パターンを形成するために、ＣＶＤ法により燐（Ｐ）含有ポリシリコン膜１３を厚さ１５０ｎｍに成長させ、次いでシリコン窒化膜１４を厚さ３５０ｎｍに成長させる。通常のフォトリソグラフィー技術により形成したフォトレジストパターンをマスクとして、ポリシリコン膜１３およびシリコン窒化膜１４をエッチングして、上面がシリコン窒化膜１４で覆われポリシリコン１３から成るゲート電極１３Ｇおよびワード線１３ＷＬ，１３Ｇ／ＷＬを形成する。
【００４５】
ゲート電極１３Ｇとフィールド酸化膜１１とをマスクとして、燐（Ｐ）イオンを２０ｋｅＶで２×１０１３ｃｍ−２注入して、メモリセルトランジスタのソース・ドレイン領域１５Ａおよび１５Ｂと周辺回路ＬＤＤの低濃度層１６を形成する。
【００４６】
〔工程３〕（図５参照）
ＣＶＤ法により、シリコン窒化膜１７を１５０ｎｍに成長させ、これに異方性エッチングを施してサイドウォール窒化膜１７とする。
【００４７】
メモリセル領域Ｍを覆い周辺回路領域Ｓを露出するフォトレジスト層（図示せず）を形成する。このフォトレジスト層と、フィールド酸化膜１１と、ゲート電極１３Ｇと、サイドウォール１７とをマスクとして、Ａｓイオンを２０ｋｅＶで４×１０１５ｃｍ−２注入して、周辺回路ＬＤＤの高濃度層１６ｂを形成する。
【００４８】
〔工程４〕（図６参照）
ＣＶＤ法により、絶縁膜としてＢＰＳＧ膜（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）１８を厚さ３００ｎｍに成長させる。窒素ガス雰囲気中で８５０℃・１５分の熱処理を行い、ＢＰＳＧ膜１８をリフローさせて平坦化する。
【００４９】
次いで、通常のフォトリソグラフィー技術により、ＢＰＳＧ膜１８内の、にメモリセルトランジスタのソース・ドレイン領域の一方となる拡散領域１５Ａの上方と、周辺回路のゲート電極１３Ｇの上方に、直径０．５μｍで深さ約２８０ｎｍの開口１８Ｃを設ける。開口１８Ｃはシリコン窒化膜１４，１７には達しておらず、これらは露出されずにＢＰＳＧ膜１８内に埋まったままになっている。
【００５０】
〔工程５〕（図７参照）
ＣＶＤ法によりシリコン酸化膜１９を厚さ２００ｎｍに成長させる。
この酸化膜１９の全面に異方性エッチングを施して、上記の開口１８Ｃ内にビット線コンタクトホールＢＬＣを形成する。ビット線コンタクトホールＢＬＣ内に、メモリセルトランジスタのソース・ドレイン領域の一方となる拡散領域１５Ａの上面と、周辺回路のゲート電極１３Ｇの上面が露出される。
【００５１】
この異方性エッチングで、開口１８Ｃの底部周縁のコーナーではシリコン酸化膜１９が除去されずに残り、それより下方のＢＰＳＧ膜１８のエッチング面積を小さく規制する。これにより、形成されるコンタクトホールＢＬＣの直径を開口１８Ｃの直径よりも遙かに小さくすることができ、フォトリソグラフィーの最小解像値であるビット線の幅および間隔よりも遙かに小さくすることができる。
【００５２】
すなわち、コンタクトホールＢＬＣの最終的な直径は、開口１８Ｃの直径（０．５μｍ）から、残留酸化膜１９によるサイドウォールの厚さ（２００ｎｍ＝０．２μｍ）による縮小分（直径にして０．２μｍ×２＝０．４μｍ）を差し引いた０．１μｍ（＝０．５μｍ−０．４μｍ）となる。これは、フォトリソグラフィーの最小解像値（０．４μｍ）よりも遙かに小さい。
【００５３】
ビット線の幅を０．４μｍとすれば、ビット線とコンタクトホールの被り余裕として０．１５μｍを確保できるので、ビット線を形成するためのエッチングの際に、ビット線周辺のシリコン基板１０をエッチングすることはない。シリコン基板１０がエッチングされてしまうと、ジャンクションリークが発生してデバイス特性が劣化する。本実施例により、このような不都合の発生を防止できる。
【００５４】
一方、ワード線間隔も０．４μｍであるから、ワード線とビット線コンタクトホールとの余裕も０．１５μｍとなる。ビット線コンタクトホール内にワード線が露出すると、ビット線とワード線とがショートしてしまう不都合が生ずる。０．１５μｍの余裕があればこのような不都合を回避できる。
【００５５】
ビット線がワード線とショートすることなく且つビット線で覆われるようにソース・ドレイン領域の一方とコンタクトする領域は０．４μｍしか存在せず、通常の方法ではこの両方の要請を同時に満たすことはできない。しかし、本実施例においては、フォトリソグラフィーにより達成できる値以下の微細コンタクトホールの形成が可能なため、上記の両方の要請を同時に満たすことができる。
【００５６】
〔工程６〕（図８参照）
メモリセル領域Ｍのビット線と周辺回路領域Ｓのゲート電極引き出しパッドを構成する導体パターンを形成するために、ＣＶＤ法により燐（Ｐ）を含んだポリシリコン膜（厚さ５０ｎｍ）とタングステンシリサイド膜（厚さ１２０ｎｍ）とを順次成長させ、積層膜２０とする。
【００５７】
この上に、ＢＰＳＧ膜のエッチングに対して有効なエッチングストッパー膜として、シリコン窒化膜（厚さ１５０ｎｍ）２１またはシリコン酸化膜（厚さ１００ｎｍ）とシリコン窒化膜（厚さ１００ｎｍ）との積層膜２１を形成する。
【００５８】
次いで通常のフォトリソグラフィー技術により膜２０および２１を同時パターニングして、シリコン窒化膜２１または積層膜２１でそれぞれ上面が覆われたビット線２０ＢＬおよび周辺回路のゲート電極引き出しパッド２０ＰＡＤを形成する。
【００５９】
ここで、シリコン窒化膜２１あるいは積層膜２１の厚さ（１５０ｎｍあるいは２００ｎｍ）を、前記窒化膜１４の厚さ（３５０ｎｍ）よりも薄くした。このことは、後に工程１０において、ゲート電極１３Ｇに対して自己整合的に、ソース・ドレイン領域１６およびゲート電極引き出しパッド２０ＰＡＤを露出するために必要である。
【００６０】
〔工程７〕（図９参照）
ＣＶＤ法によりシリコン窒化膜を厚さ１５０ｎｍに成長させ、これを異方性イオンエッチングすることによりサイドウォール窒化膜２２を形成する。このサイドウォール窒化膜２２は、ＢＰＳＧ膜のエッチングに対して有効なエッチングストッパー膜として作用する。
【００６１】
〔工程８〕（図１０参照）
ＣＶＤ法によりＢＰＳＧ膜２３を厚さ５００ｎｍに成長させる。窒素ガス雰囲気中で８５０℃・１５分の熱処理を行い、ＢＰＳＧ膜２３をリフローさせて平坦化する。
【００６２】
次いで、通常のフォトリソグラフィー技術により、周辺回路領域Ｓを覆うフォトレジストパターンを形成する。
【００６３】
このフォトレジストパターンをマスクとして、シリコン窒化膜１４，１７，２１，２２とのエッチング選択比を確保しつつ、メモリセル領域Ｍ内のＢＰＳＧ膜１８，２３をエッチングしてメモリセルトランジスタのソース・ドレイン領域の他方１５Ｂを露出させる。すなわち、エッチングストッパー膜１７により周縁を画定された蓄積電極コンタクトホールＳＴＣを形成する。
【００６４】
〔工程９〕（図１１参照）
ＣＶＤ法により、燐（Ｐ）を含んだポリシリコン膜を厚さ１００ｎｍに成長させる。これを通常のフォトリソグラフィー技術によりパターニングしてキャパシタの蓄積電極２４を形成する。
【００６５】
このパターニングはキャパシタ面積を大きくするために異方性エッチングにより行うが、ワード線１３ＷＬとビット線２０ＢＬとに囲まれた凹部内のポリシリコンをエッチングするのは難しい。このような困難を回避するために、本実施例においては図１に示したように蓄積電極コンタクトホールＳＴＣをこの凹部に配置し、その上に蓄積電極２４が位置するようにした。
【００６６】
また、周辺回路領域ＳのＢＰＳＧ膜２３の左端には、結果的に上記ポリシリコンのサイドウォール２５が形成されるが、特に支障はない。
【００６７】
キャパシタの蓄積電極２４と周辺回路領域Ｓに残したＢＰＳＧ膜２３とがほぼ同じ高さになっているため、メモリセル領域Ｍと周辺回路領域Ｓとの高低差が解消している。
【００６８】
〔工程１０〕（図１２参照）
ＣＶＤ法により、シリコン窒化膜を厚さ５ｎｍに成長させ、表面を酸化して誘電体膜２６を形成する。
【００６９】
次いで、ＣＶＤ法により燐（Ｐ）を含んだポリシリコン膜２７を厚さ１００ｎｍに成長させ、通常のフォトリソグラフィー技術によりパターニングしてメモリセルの対向電極２７とする。
【００７０】
ＣＶＤ法により、第２の絶縁膜としてＢＰＳＧ膜２８を厚さ３００ｎｍに成長させる。窒素ガス雰囲気中で８５０℃・１５分の熱処理を行い、ＢＰＳＧ膜２８をリフローさせて平坦化する。
【００７１】
次いで、通常のフォトリソグラフィー技術により、周辺回路領域ＳのコンタクトホールＭＣ形成部以外を覆うフォトレジストパターン（図示せず）を形成する。
【００７２】
このフォトレジストパターンをマスクとして、シリコン窒化膜１４，１７，２１，２２とのエッチング選択比を確保しつつＢＰＳＧ膜２８，２３をエッチングしてコンタクトホールＭＣを形成し、周辺回路トランジスタのソース・ドレイン領域１６を露出する。これによりゲート電極１３Ｇに自己整合した状態でソース・ドレイン領域１６を露出させることができるが、ゲート電極１３Ｇは露出することはできない。
【００７３】
既に説明したように、ゲート電極１３Ｇ上にはビット線２０ＢＬと同じ積層膜２０（燐含有ポリシリコン膜＋タングステンシリサイド膜）から成る引き出しパッド２０ＰＡＤを形成してある。そして、この引き出しパッド２０ＰＡＤ上のシリコン窒化膜２１の厚さを１５０ｎｍとし、ゲート電極１３Ｇ上のシリコン窒化膜１４の厚さ３５０ｎｍに比べてかなり薄くしてある。
【００７４】
このようにしたことにより、ソース・ドレイン領域１６を上記のように露出させた後、シリコン窒化膜２１，１４をエッチングして１５０〜２００ｎｍだけ除去すると、左のコンタクトホールＭＣ内では引き出しパッド２０ＰＡＤを露出させながら、右のコンタクトホールＭＣ内ではゲート電極１３Ｇの表面のシリコン窒化膜１４を２００〜１５０ｎｍの厚さに残すことができる（図１３参照）。
なお、本実施例においては、ＢＰＥＧ膜２８，２３のエッチング時に有効に作用するエッチングストッパー膜１４，１７，２１，２２として、シリコン窒化膜を用いているが、これはシリコン窒化膜に限定する必要はなく、ＢＰＳＧ膜に対して十分なエッチング選択比を確保できる膜であればよく、例えばアルミナ膜等を用いてもよい。
【００７５】
〔工程１１〕（図１３参照）
金属配線を形成するために、スパッタ法によりチタン膜（厚さ２０ｎｍ）とチタン窒化膜（厚さ５０ｎｍ）を順次堆積させ、その上にＣＶＤ法によりタングステン膜を厚さ３００ｎｍに成長させて積層膜とする。通常のフォトリソグラフィー技術により積層膜をパターニングして金属配線２９とする。
【００７６】
上記実施例１の態様は下記（１）〜（３）の利点がある。
（１）工程８（図１０）において、キャパシタ蓄積電極２４と活性領域ＡＣＴとのコンタクトホールＳＴＣを形成する際、電極２４の高さとほぼ等しい高さの絶縁膜２３を周辺回路領域Ｓに残しているため、付加的な工程を行うことなく、メモリセル領域Ｍと周辺回路領域Ｓとの高低差が解消される。
【００７７】
（２）ビット線コンタクトホールＢＬＣの直径をフォトリソグラフィーの最小解像値以下とすることにより、ビット線の幅と間隔を最小寸法にして形成したメモリセルに伴う問題を下記のようにして解決した。この問題自体が従来知られていなかったものである。
【００７８】
図１に示したメモリセルは、高集積化・微細化を達成するために、ワード線１３ＷＬおよびビット線２０ＢＬの形状を直線状にすることによりそれらが占める面積を論理的に最小にした上で、それぞれ幅・間隔ともにフォトリソグラフィーで可能な最小寸法に設定してある。通常のフォトリソグラフィーでは、ビット線コンタクトホールＢＬＣもフォトリソグラフィーで可能な最小寸法であるビット線２０ＢＬの幅より小さくすることはできない。
【００７９】
コンタクトホール寸法をフォトリソグラフィーで可能な最小寸法にしたとしても、位置合わせずれによってコンタクトホールがビット線幅からはみ出すことは避けられない。その結果前述のように、ビット線幅からはみ出したコンタクトホール内のシリコン基板は、ビット線を形成するためのエッチング時にエッチングされてしまい、ジャンクション・リークが生じたり、ｎ型拡散層の消失によりビット線と転送トランジスタとの間の抵抗が増大したりすると言う不具合が生ずる。
【００８０】
実施例１においては、工程５（図７）で詳細に説明したように、シリコン酸化膜のサイドウォール１９を利用して、ビット線コンタクトホールの寸法をフォトリソグラフィーの最小解像値０．４μｍよりも遙かに小さい０．１μｍとすることにより、上記の問題を解決し、ビット線２０ＢＬとワード線１３ＷＬとをショートさせることなく且つビット線幅をはみ出さずに、ビット線２０ＢＬをソース・ドレイン領域の一方１５Ａとコンタクトさせることができる。
【００８１】
（３）工程１０（図１２）で説明したように、ゲート電極引き出しパッド２０ＰＡＤをビット線２０ＢＬと同一の積層膜２０で形成しつつ、蓄積電極コンタクトホールＳＴＣとビット線２０ＢＬとの自己整合コンタクトが達成でき、この引き出し電極２０ＰＡＤを利用して金属配線２９と周辺回路のトランジスタのソース・ドレイン領域のゲート電極に対する自己整合コンタクトおよび金属配線２９とゲート電極１３Ｇとの接続を、付加的な工程なしに実現することができた。
【００８２】
すなわち、周辺回路領域Ｓにおいて金属配線２９とソース・ドレイン領域１６およびゲート電極１３Ｇそれぞれとの接続について下記の問題を解決した。
【００８３】
金属配線２９をゲート電極１３Ｇに対して自己整合させてソース・ドレイン領域１６にコンタクトできれば、コンタクトの面積を小さくすることができるという利点がある。それには、ソース・ドレイン領域１６を露出しつつ、ゲート電極１３Ｇは露出しないことが必要である。一方、金属配線２９は同時にゲート電極１３Ｇとも接続する必要があり、それにはゲート電極１３Ｇを露出する必要がある。これらを同時に達成することは不可能である。ソース・ドレイン領域１６とのコンタクトとゲート電極１３とのコンタクトを別々の工程で開口すれば可能であるが、工程が増加してしまう。
【００８４】
実施例１においては、工程６（図８）で説明したように、前記（２）の手法によりビット線２０ＢＬと同一の層２０でゲート電極引き出しパッド２０ＰＡＤを形成し、これに金属配線２９を接続することにより上記問題を解決した。
【００８５】
その際、工程１０（図１２）で説明したように、ゲート電極引き出しパッド２０ＰＡＤ上の窒化膜２１の厚さ（１５０ｎｍ）をワード線１３ＷＬ，１３Ｇ，１３Ｇ／ＷＬ上の窒化膜１４の厚さ（３５０ｎｍ）よりも薄くすることにより、金属配線２９のコンタクトホールＭＣのエッチング時に、ソース・ドレイン領域１６を露出しながら、これに近接したゲート電極１３Ｇは露出することなく、ゲート電極引き出しパッド２０ＰＡＤを露出することを可能とした。
【００８６】
なお、ビット線を窒化膜２１が覆う構成としたことにより、メモリセル領域Ｍにおいて、蓄積電極２４のコンタクトホールＳＴＣをワード線とビット線の両方に対して自己整合させて形成することをも可能としている。
【００８７】
〔実施例２〕
本発明による半導体装置の他の例の平面配置を図２に示す。この半導体装置は基本的には図１に示した実施例１と同じであるが、次の３点で異なる。
【００８８】
（１）ビット線コンタクトホール上にビット線を形成する際のエッチングで基板が不必要にエッチングされるのを防ぐために、実施例１では、ビット線パターンを規定するエッチングマスク（フォトレジスト）からビット線コンタクトホールがはみ出さないように、コンタクトホールの寸法をフォトリソグラフィーにて可能な最小値よりも小さくした。これはシリコン酸化膜１９でＢＰＳＧ膜のエッチング面積を絞ることにより実現した。
【００８９】
これに対して実施例２では、ビット線コンタクトホール自体はビット線幅より大きくしたにもかかわらず、フォトリソグラフィー工程の工夫により、同様に基板のエッチングを防止するようにした。
【００９０】
すなわち、ビット線コンタクトホールを形成し、ビット線形成用の導体膜を全面に形成した後に、その上にエッチングマスクとしてフォトレジストパターンを形成するフォトリソグラフィー工程において、通常のフォトリソグラフィー工程よりも露光量を意図的に少なくし、フォトレジストによるマスクからはみ出したビット線コンタクトホール内の部分にもフォトレジストを残す。
【００９１】
これは、ビット線コンタクトホール内は他の部分よりもフォトレジストが厚く存在しており、露光量を少なくすることによりビット線コンタクトホール内のみを選択的に露光不足にすることができることに着目したものである。この残留フォトレジストでビット線コンタクトホール上のビット線形成時のエッチングからビット線コンタクトホール内部を保護し、その下の基板がエッチングされないようにした。
【００９２】
このようにコンタクトホール内にフォトレジストを残してエッチングを行うことにより、コンタクトホールに対してビット線が自己整合して形成される。
【００９３】
（２）蓄積電極の形成においても上記と同様の原理を利用した。すなわち、蓄積電極コンタクトホールを形成し、蓄積電極形成用の導体膜を全面に形成した後に、その上にエッチングマスクとしてフォトレジストパターンを形成するフォトリソグラフィー工程において、通常のフォトリソグラフィー工程よりも露光量を意図的に少なくする。
【００９４】
この露光は周辺回路領域Ｓのみをマスクし、メモリセル領域はマスクせずに行うが、蓄積電極コンタクトホール内は他の部分よりもフォトレジストが厚く存在しており、露光量を少なくすることにより蓄積電極コンタクトホール内のみを選択的に露光不足にすることができる。
【００９５】
その結果、マスクされた周辺回路領域Ｓだけでなく、マスクされないメモリセル領域においても蓄積電極コンタクトホール内部にのみ選択的にフォトレジストを残すことができる。これら残留フォトレジストをマスクとして、蓄積電極形成用の導体膜をエッチングすることにより、メモリセル領域内では蓄積電極コンタクトホール内にのみ導体膜が残り、蓄積電極コンタクトホールに対して自己整合して蓄積電極が形成される。したがって、蓄積電極のパターニングに厳しい寸法制御を必要としない。
【００９６】
（３）蓄積電極が王冠状に形成されており内外両面がセル容量に寄与するので、同一のセル容量を達成するのに必要な蓄積電極の高さは、実施例１よりも小さくて良い。これに伴い、周辺回路領域Ｓの金属配線コンタクトホールＭＣの深さが浅くなり、金属配線のカバレッジを容易に確保できる。
これらについては、以下の関連工程中で詳細に説明する。
【００９７】
図１４〜図２１を参照して、図２に示した半導体装置を本発明により製造するプロセスの一例を説明する。
実施例１と同様に工程１から工程３までを行う。図１４はこの状態を示すものであり、図５と同じ状態である。工程４以降を以下に説明する。
【００９８】
〔工程４〕（図１５参照）
ＣＶＤ法により、ＢＰＳＧ膜３１を厚さ２００ｎｍに成長させる。窒素ガス雰囲気中で８５０℃・１５分の熱処理を行い、ＢＰＳＧ膜３１をリフローさせて平坦化する。
【００９９】
次いで、ＣＶＤ法によりシリコン窒化膜３２を厚さ２０ｎｍに成長させる。
【０１００】
その後、ＣＶＤ法によりＢＰＳＧ膜３３を厚さ２００ｎｍに成長させる。窒素ガス雰囲気中で８５０℃・１５分の熱処理を行い、ＢＰＳＧ膜３３をリフローさせて平坦化する。
【０１０１】
通常のフォトリソグラフィー技術により、上記３層の膜３１、３２、３３を貫通してメモリセルトランジスタのソース・ドレイン領域領域の一方１５Ａに達する直径０．５μｍのビット線コンタクトホールＢＬＣを開口させる。
【０１０２】
これは、シリコン窒化膜３２とのエッチング選択比を確保しつつ上層のＢＰＳＧ膜３３をエッチングし、薄いシリコン窒化膜３２をエッチングし、更にシリコン窒化膜３２とのエッチング選択比を確保しつつ下層のＢＰＳＧ膜３１をエッチングすることにより行う。これにより、メモリセルトランジスタのソース領域１５Ａを、ゲート電極１３Ｇと自己整合で露出させる。
【０１０３】
得られたコンタクトホールＢＬＣの直径（０．５μｍ）はビット線ＢＬの幅（０．４μｍ＝フォトリソグラフィーの最小解像値）よりも大きくしてある（図２参照）。コンタクトホールＢＬＣ上を通るビット線ＢＬを形成するには、一度基板全面に導体膜を形成した後、この導体膜をエッチングして所定パターンのビット線ＢＬを残す必要がある。
【０１０４】
その際、通常のプロセスでは、エッチングマスクとしてのフォトレジストパターンはビット線と同じ幅で形成される。したがって、このフォトレジストパターンは大きいコンタクトホールＢＬＣの全体を覆うことはできず、フォトレジストパターンからコンタクトホールＢＬＣの一部分がはみ出す。導体膜のエッチング時には、このはみ出し部分にある導体膜がエッチング除去されると、その下のコンタクトホール底面を成す半導体基板までエッチングを受けて前述の問題が生ずる。
【０１０５】
そこで本実施例では以下のようにして、上記問題を解消する。
ＣＶＤ法により、燐（Ｐ）を含んだポリシリコン膜（厚さ５０ｎｍ）とタングステンシリサイド膜（厚さ１２０ｎｍ）とを順次成長させ積層膜３４とする。
【０１０６】
積層膜３４の上に、シリコン窒化膜（厚さ２００ｎｍ）３５またはシリコン酸化膜（厚さ１００ｎｍ）とシリコン窒化膜（厚さ１００ｎｍ）との積層膜３５を形成する。
【０１０７】
次いでフォトリソグラフィーにより、積層膜３４から成るビット線３４ＢＬを形成する。そのために、所定のビット線パターンに対応するフォトレジストパターン３６をエッチングマスクとして形成する。
【０１０８】
図示したフォトレジストパターン３６のほぼ右半分の隆起部分が所定のビット線パターンに対応すべき本来のマスク部分である。すなわち、ビット線と同じ幅を持つフォトレジストパターン３６が、設計位置から若干右方向にずれた位置に形成されている場合を図示した。
【０１０９】
フォトレジストパターン３６の左半分はコンタクトホールＢＬＣの内部を埋めている。これは、フォトレジストパターン３６形成時の露光時間を通常のプロセスの場合よりも短くし露光量を少なくすることにより実現した。
【０１１０】
これにより、通常のプロセスであれば露出されるコンタクトホールＢＬＣ内の積層膜３４およびシリコン窒化膜３５もフォトレジスト３６でマスクされるため、エッチングされずに残る。すなわち、ビット線３４ＢＬがビット線コンタクトホールＢＬＣに対して自己整合されて形成される。
【０１１１】
これにより、ビット線コンタクトホールをビット線幅よりも大きくしても、ビット線のパターニング時に半導体基板の望ましくないエッチングが発生することを防止できる。
【０１１２】
実施例１では、同じ効果を得るために、ビット線コンタクトホールＢＬＣをビット線ＢＬの幅よりも小さくした。これが、実施例１と実施例２との相違点の第１である。
【０１１３】
ここで、後に行う蓄積電極コンタクトホールＳＴＣの形成に際し、ビット線ＢＬを窒化膜で覆い保護しておく必要がある。そのため、図中に「Ａ」で示したように、膜３５（＝シリコン窒化膜またはシリコン酸化膜＋シリコン窒化膜）に比べて積層膜３４（＝ポリシリコン膜＋タングステンシリサイド膜）のエッチングを余分に行っておき、且つ積層膜３４の上端が薄いシリコン窒化膜３２よりも上方に突出するようにした。これにより、次工程において窒化膜サイドウォール３７が、コンタクトホールＢＬＣからはみ出したＡの部分の膜３５および膜３４をも覆うことができる。
【０１１４】
〔工程５〕（図１６）
ＨＦ水溶液でエッチングして上層のＢＰＳＧ膜３３を除去する。このエッチングは薄いシリコン窒化膜３２で停止させられる。
露出したこのシリコン窒化膜３２の上に、ＣＶＤ法によりシリコン窒化膜３７を厚さ２００ｎｍに成長させる。
【０１１５】
〔工程６〕（図１７）
異方性エッチングを行い、サイドウォール窒化膜３７を残す。その際、窒化膜３２を薄く残しておき、後の工程７（図１８）におけるＨＦ水溶液によるエッチングのストッパ膜として利用することもできる。
【０１１６】
〔工程７〕（図１８〜図２３参照）
下記サブ工程▲１▼〜▲６▼によりメモリセル領域Ｍのキャパシタの蓄積電極を蓄積電極コンタクトホールＳＴＣに自己整合させて形成する。
【０１１７】
サブ工程▲１▼（図１８）
ＣＶＤ法により、全面にＢＰＳＧ膜３８を厚さ４００ｎｍに成長させる。窒素ガス雰囲気中で８５０℃・１５分の熱処理を行い、ＢＰＳＧ膜３８をリフローさせて平坦化する。
【０１１８】
サブ工程▲２▼（図１９）
通常のフォトリソグラフィー技術により、シリコン窒化膜１４，１７，３５，３７とのエッチング選択比を確保しつつＢＰＳＧ膜３８、３１をエッチングして、ビット線３４ＢＬの両隣に蓄積電極コンタクトホールＳＴＣを開口させ、メモリセルトランジスタのドレイン１５Ｂを露出させる。
【０１１９】
サブ工程▲３▼（図２０）
メモリセルの蓄積電極を形成するために、全面にＣＶＤ法により、燐を含んだポリシリコン膜３９を厚さ１００ｎｍに成長させる。
【０１２０】
サブ工程▲４▼（図２１）
次に、全面にフォトレジスト層４０を形成する。
【０１２１】
サブ工程▲５▼（図２２）
周辺回路領域Ｓを覆うマスクを介してフォトレジスト層４０を露光した後、現像する。その際、露光時間を短くして露光量を通常よりも少なく調節することにより、マスクで覆った周辺回路領域Ｓだけでなく、マスクで覆われてはいないが厚く存在している蓄積電極コンタクトホールＳＴＣ内のフォトレジスト層４０も残す。これは、前述した工程４においてビット線コンタクトホールＢＬＣを形成する際のフォトレジスト３６について説明したのと同じ原理である。
【０１２２】
サブ工程▲６▼（図２３）
このようにして周辺回路領域Ｓと蓄積電極コンタクトホールＳＴＣ内とに残したレジスト４０をマスクとしてポリシリコン膜３９をエッチングする。これにより、蓄積電極コンタクトホールＳＴＣに対して自己整合させて蓄積電極３９を形成することができる。
【０１２３】
〔工程８〕（図２４参照）
フォトレジスト４０を除去した後、ＨＦ水溶液中でＢＰＳＧ膜３８の一部をエッチングして除去し、蓄積電極３９の外側面の一部を露出させる。これにより、王冠状の蓄積電極の形状が得られる。このとき、周辺回路領域Ｓの端部でポリシリコン３９の庇が形成されるが、特に支障はない。
【０１２４】
〔工程９〕（図２５参照）
ＣＶＤ法により、全面にシリコン窒化膜を厚さ５ｎｍに成長させ、表面を酸化して誘電体膜４１を形成する。
【０１２５】
次いで、ＣＶＤ法により燐を含んだポリシリコン膜４２を厚さ１００ｎｍに成長させる。通常のフォトリソグラフィー技術によりメモリセル領域Ｍを覆うフォトレジストパターン（図示せず）を形成し、これをマスクとしてポリシリコン膜４２と誘電体膜４１をエッチングする。これにより、メモリセル領域Ｍ内に蓄積電極３９、誘電体膜４０、および対向電極４２から成るキャパシタが形成される。上記のエッチングで、前記した周辺回路領域Ｓ端部のポリシリコンの庇３９も同時に除去できる。
【０１２６】
得られたキャパシタは、王冠状の蓄積電極３９の周縁部分は内外両面がメモリセル容量に寄与しているので、同一容量に必要なキャパシタ高さを実施例１よりも低くできる。これに伴い、次の工程１０において周辺回路領域Ｓの金属配線コンタクトホールＭＣの深さが浅くすることができるので、金属配線のステップカバレッジの点で有利である。
【０１２７】
〔工程１０〕（図２６参照）
ＣＶＤ法により、全面にＢＰＳＧ膜４３を厚さ４００ｎｍに成長させる。窒素ガス雰囲気中で８５０℃・１５分の熱処理を行い、ＢＰＳＧ膜４３をリフローさせて平坦化する。
【０１２８】
通常のフォトリソグラフィー技術により周辺回路領域ＳのＢＰＳＧ膜４３，３８，３１を貫通するコンタクトホールＭＣを開口させ、周辺回路のゲート電極１３Ｇおよび拡散領域１６を露出させる。次いで、タングステン等の金属配線４４を形成する。
【０１２９】
実施例２においても、実施例１と同様にメモリセル領域Ｍと周辺回路領域Ｓとの高低差を解消することができる。
【０１３０】
すなわち、全面に成長させたＢＰＳＧ膜３８は、メモリセル領域Ｍ内については蓄積電極コンタクトホールＳＴＣおよび蓄積電極３９を形成する際に除去されるのに対し、周辺回路領域Ｓ内については残留する。この残留したＢＰＳＧ膜３８の厚さとキャパシタ蓄積電極３９の高さはほぼ同じである。したがって、付加的な工程を必要とせずにメモリセル領域Ｍと周辺回路領域Ｓの高低差を解消することができる。この点は実施例１と同様である。
【０１３１】
【発明の効果】
以上説明したように、本発明によれば、工程増加等の問題を生ずることなく、メモリセル領域と周辺回路領域との高低差を解消し、メモリセル領域と周辺回路領域とに跨がる配線の形成を容易にした半導体装置およびその製造方法が提供される。更に、本発明の望ましい態様によれば、メモリセル領域のコンタクトホールをフォトリソグラフィーの解像限界に制限されず形成することができるので、ワード線・ビット線をフォトリソグラフィーの解像限界まで微細化することができる。
【図面の簡単な説明】
【図１】本発明による半導体記憶装置の平面構成の一例を示す平面図である。
【図２】本発明による半導体記憶装置の平面構成の他の例を示す平面図である。
【図３】図１の半導体装置を製造する第１工程を示す断面図である。
【図４】図１の半導体装置を製造する第２工程を示す断面図である。
【図５】図１の半導体装置を製造する第３工程を示す断面図である。
【図６】図１の半導体装置を製造する第４工程を示す断面図である。
【図７】図１の半導体装置を製造する第５工程を示す断面図である。
【図８】図１の半導体装置を製造する第６工程を示す断面図である。
【図９】図１の半導体装置を製造する第７工程を示す断面図である。
【図１０】図１の半導体装置を製造する第８工程を示す断面図である。
【図１１】図１の半導体装置を製造する第９工程を示す断面図である。
【図１２】図１の半導体装置を製造する第１０工程を示す断面図である。
【図１３】図１の線Ａ−Ａに沿った断面図であり、第１１工程を示す。
【図１４】図２の半導体装置を製造する第３工程を示す断面図である。
【図１５】図２の半導体装置を製造する第４工程を示す断面図である。
【図１６】図２の半導体装置を製造する第５工程を示す断面図である。
【図１７】図２の半導体装置を製造する第６工程を示す断面図である。
【図１８】図２の半導体装置を製造する第７工程のサブ工程▲１▼を示す断面図である。
【図１９】図２の半導体装置を製造する第７工程のサブ工程▲２▼を示す断面図である。
【図２０】図２の半導体装置を製造する第７工程のサブ工程▲３▼を示す断面図である。
【図２１】図２の半導体装置を製造する第７工程のサブ工程▲４▼を示す断面図である。
【図２２】図２の半導体装置を製造する第７工程のサブ工程▲５▼を示す断面図である。
【図２３】図２の半導体装置を製造する第７工程のサブ工程▲６▼を示す断面図である。
【図２４】図２の半導体装置を製造する第８工程を示す断面図である。
【図２５】図２の半導体装置を製造する第９工程を示す断面図である。
【図２６】図２の半導体装置を製造する第１０工程を示す断面図である。
【符号の説明】
１０…シリコン基板
１１…フィールド酸化膜（素子分離領域（ＩＳＯ））
１２…ゲート酸化膜
１３…ＣＶＤによるＰ含有ポリシリコン膜
１３ＷＬ…ポリシリコン１３から成るワード線
１３Ｇ…ポリシリコン１３から成るゲート電極
１４…ＣＶＤによるシリコン窒化膜
１５…メモリセルトランジスタのソース・ドレイン領域
１５Ａ…メモリセルトランジスタのソース領域
１５Ｂ…メモリセルトランジスタのドレイン領域
１６…周辺回路ＬＤＤの低濃度層
１６ｂ…周辺回路ＬＤＤの高濃度層
１７…ＣＶＤによるシリコン窒化膜（サイドウォール窒化膜）
１８…ＣＶＤによるＢＰＳＧ膜（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）
１８Ｃ…ＢＰＳＧ膜１８内の開口
１９…ＣＶＤによるシリコン酸化膜
２０…ＣＶＤによるＰ含有ポリシリコン膜とタングステンシリサイド膜との積層膜
２０ＢＬ…ビット線
２０ＰＡＤ…周辺回路のゲート電極引き出しパッド
２１…シリコン窒化膜（またはシリコン酸化膜とシリコン窒化膜との積層膜）
２２…ＣＶＤによるシリコン窒化膜（サイドウォール窒化膜）
２３…ＣＶＤによるＢＰＳＧ膜
２４…ＣＶＤによるＰ含有ポリシリコン膜をパターニングして形成したキャパシタ蓄積電極（キャパシタの一方の電極）
２５…ポリシリコン膜２４によるサイドウォール
２６…ＣＶＤによるシリコン窒化膜の表面を酸化して形成した誘電体膜
２７…ＣＶＤによるＰ含有ポリシリコン膜
２８…ＣＶＤによるＢＰＳＧ膜
２９…スパッタによるチタン膜およびチタン窒化膜とＣＶＤによるタングステン膜との積層膜（金属配線）
３１…ＣＶＤによるＢＰＳＧ膜
３２…ＣＶＤによるシリコン窒化膜
３３…ＣＶＤによるＢＰＳＧ膜
３４…ＣＶＤによるＰ含有ポリシリコン膜とタングステンシリサイド膜との積層膜
３５…シリコン窒化膜（またはシリコン酸化膜とシリコン窒化膜との積層膜）
３４ＢＬ…積層膜３４から成るビット線
３６…フォトレジスト
３７…窒化膜サイドウォール
３８…ＣＶＤによるＢＰＳＧ膜
３９…ＣＶＤによるＰ含有ポリシリコン膜（メモリセルの蓄積電極、キャパシタ蓄積電極）
４０…フォトレジスト
４１…ＣＶＤによるシリコン窒化膜の表面を酸化して形成した誘電体膜
４２…ＣＶＤによルＰ含有ポリシリコン膜
４３…ＣＶＤによるＢＰＳＧ膜
４４…タングステン等の金属配線
ＡＣＴ…活性領域
ＢＬＣ…ビット線のコンタクトホール
Ｍ…メモリセル領域
ＭＣ…コンタクトホール（周辺トランジスタのソース・ドレイン領域１６が露出する）
Ｓ…周辺回路領域
ＳＴＣ…蓄積電極２４と活性領域ＡＣＴのコンタクトホール
【図１】
0003614191.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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