(57)【特許請求の範囲】
【請求項１】
データ入力端子とデータ出力端子との間に出力バッファ回路を備え、当該出力バッファ回路にてデータをスイッチングする際に、当該出力バッファ回路の出力端子が所定の時間、ハイインピーダンス状態となるように構成された出力回路において、前記ハイインピーダンス状態に入ると同時にパルスを出力するパルス出力手段と、抵抗を含むプルアップ回路を含み前記パルスの入力によって前記データ出力端子上のスイッチング前のデータをその論理レベルを損なわない範囲の中間電位になるように前記抵抗値が設定された電位切替手段とを備え、前記ハイインピーダンス状態になると前記電位切替手段により前記データ出力端子の容量に前記中間電位を保持させることを特徴とする出力回路。
【請求項２】
データ入力端子とデータ出力端子との間に出力バッファ回路を備え、当該出力バッファ回路にてデータをスイッチングする際に、当該出力バッファ回路の出力端子が所定の時間、ハイインピーダンス状態となるように構成された出力回路において、前記ハイインピーダンス状態に入ると同時にパルスを出力するパルス出力手段と、抵抗を含むプルダウン回路を含み前記パルスの入力によって前記データ出力端子上のスイッチング前のデータをその論理レベルを損なわない範囲の中間電位になるように前記抵抗値が設定された電位切替手段とを備え、前記ハイインピーダンス状態になると前記電位切替手段により前記データ出力端子の容量に前記中間電位を保持させることを特徴とする出力回路。
【請求項３】
前記出力バッファ回路は、電源への駆動をＰチャネルトランジスタにて行うとともにＧＮＤへの駆動をＮチャネルトランジスタにて行うように構成されているとともに、前記パルス出力手段は、前記Ｐチャネルトランジスタのゲートに入力される信号の立ち上がりに連動して前記ハイインピーダンス状態の期間よりも短い一定時間だけパルスを発生するように構成され、前記電位切換手段は、前記パルスを入力することで前記データ出力端子の容量に対し放電を行わせるように構成されていることを特徴とする請求項１に記載の出力回路。
【請求項４】
前記電位切換手段は、電源とＧＮＤとの間にＰチャネルトランジスタとＮチャネルトランジスタとがこの順に接続されて成るインバータ回路と、電源と前記インバータ回路の出力部との間に接続され、当該出力部に所定の電位を付与するプルアップ回路と、前記インバータ回路の出力部と前記出力バッファ回路の出力端との間に設けられ、付与された前記所定の電位に基づいて前記データ出力端子の容量が保持する電位を中間電位となるまで放電させる手段とを備えて成り、前記インバータ回路の入力部に前記パルス発生手段からパルスを入力するようになっていることを特徴とする請求項３に記載の出力回路。
【請求項５】
前記出力バッファ回路は、電源への駆動をＰチャネルトランジスタにて行うとともにＧＮＤへの駆動をＮチャネルトランジスタにて行うように構成されているとともに、前記パルス出力手段は、前記Ｐチャネルトランジスタのゲートに入力される信号の立ち上がりに連動して所定幅のパルスを発生するように構成され、前記電位切換手段は、データ出力端子とＧＮＤとの間に設けられた複数のＮチャネルトランジスタにより構成され、一つのＮチャネルトランジスタのゲートに前記パルスを入力することで起動し、これらＮチャネルトランジスタのスレッショルド電位に基づいて前記データ出力端子の容量に対し放電を行わせるように構成されていることを特徴とする請求項１に記載の出力回路。
【請求項６】
前記出力バッファ回路は、電源への駆動をＰチャネルトランジスタにて行うとともにＧＮＤへの駆動をＮチャネルトランジスタにて行うように構成されているとともに、前記パルス出力手段は、前記Ｎチャネルトランジスタのゲートに入力される信号の立ち下がりに連動して前記ハイインピーダンス状態の期間よりも短い一定時間だけパルスを発生するように構成され、前記電位切換手段は、前記パルスを入力することで前記データ出力端子の容量に対し充電を行わせるように構成されていることを特徴とする請求項２に記載の出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば半導体メモリのデータ出力部に設けられる出力回路に関するものである。
【０００２】
【従来の技術】
従来の半導体メモリの出力回路は、直前に指定されたアドレスについての情報出力状態から新たに指定されたアドレスにおける情報出力状態に移るように構成されていた。このような構成では、出力状態がハイレベルからロウレベル、或いはロウレベルからハイレベルにフルスイングすることが生じ、ノイズが発生し易いという問題がある。
【０００３】
かかる事情に鑑み、▲１▼特開平４−６７３９２号公報には、出力切り替わり時のハイインピーダンス期間中に、出力ピン同士を短絡させ、全出力ピンを中間電位にする構成が開示されている。中間電位からのスイッチングなので、フルスイングの場合に比べてノイズを減少させることができる。また、▲２▼特開平４−２５５９９０号公報には、中間電位発生回路を備え、その出力である中間電位点に、出力切換対象となる出力ピンをその出力直前に接続する構成が開示されており、また、▲３▼特開昭５８−１９４１９５号公報には、基準電圧と反転増幅器を用い、出力スイッチング直前に出力電圧を中間電位に制御する構成が開示されている。
【０００４】
また、▲４▼米国特許公報（ＵＳＰ４６０４７３１）には、データ出力端子に接続され、データ出力端子にかかる電位を調節するプリセット回路を有する半導体メモリ用出力回路が開示されている。この回路は、メモリセルからのデータの読み出しに先立って、プリセット期間中に出力端子の電位が第１の電位供給端子の電位と第２の供給端子の電位の間の電位になるように調節することで、データ出力端子の電位レベルが“Ｈ”または“Ｌ”に到達する。このため、出力ノイズによる不安定性を回避することによって、読み出し操作が高速に行え、また信頼性を向上させることができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記▲１▼乃至▲３▼の公報に開示されている技術は、アドレス入力から出力確定までの期間中に出力バッファをハイインピーダンス状態にするのであるが、データ出力端子に、ハイレベルの出力電圧値（ＶＯＨ）とロウレベルの出力電圧値（ＶＯＬ）との丁度中間の中間電位を与えるようにしたものであるから、出力保持時間（ｔＯＨ）が短くなるという欠点がある。また、このような中間値を設定した場合、データ出力端子からの信号を受けて動作する別の回路（例えば、ＣＭＯＳ回路）の入力部での貫通電流が大きくなるという欠点がある。その一方、中間値としてＶＯＨより大きくＶＣＣより小さい値を設定した場合には、上述した貫通電流といった不具合は防止できるものの、前回のデータとは無関係にこのような中間値が設定されると、前回のデータがロウレベルで今回のデータもロウレベルの場合に、ロウレベルを出力していた出力端子を一旦ＶＯＨ以上の値となるように動作させた後にロウレベルを出力させることになるから、動作電流が増加するといった問題を生じる。中間値としてＶＯＬより小さくＧＮＤより大きい値を設定した場合も、前回がハイレベルで今回もハイレベルの場合において、同様に動作電流が増加することになる。
【０００６】
また、上記▲４▼の公報に開示されている技術では、アドレス変化前の出力値に対応して出力端子に与える中間値を決定するものであるが、プリセット期間を決定するプリセット電圧が読出制御信号のパルス幅で決められてしまうので、中間値としてＶＯＨより大きな値を設定したり、或いはＶＯＬより小さな値を設定するといったことが困難である。
【０００７】
この発明は、上記の事情に鑑み、アドレス変化前の出力値に対応して出力端子に与える中間値をＶＯＨより大きな値に設定したり、或いはＶＯＬより小さな値に設定するといったことが可能な出力回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この発明の出力回路は、データ入力端子とデータ出力端子との間に出力バッファ回路を備え、当該出力バッファ回路にてデータをスイッチングする際に、当該出力バッファ回路の出力端子が所定の時間、ハイインピーダンス状態となるように構成された出力回路において、前記ハイインピーダンス状態に入ると同時にパルスを出力するパルス出力手段と、抵抗を含むプルアップ回路または抵抗を含むプルダウン回路を含み前記パルスの入力によって前記データ出力端子上のスイッチング前のデータをその論理レベルを損なわない範囲の中間電位になるように前記抵抗値が設定された電位切替手段とを備え、前記ハイインピーダンス状態になると前記電位切替手段により前記データ出力端子の容量に前記中間電位を保持させることを特徴とする。
【０００９】
ここで、論理レベルを損なわない範囲の中間電位とは、ハイを示す論理レベルをＶＯＨとするとき、ＶＯＨより大きくＶＣＣより小さい値であり、ロウを示す論理レベルをＶＯＬとするとき、ＶＯＬより小さくＧＮＤより大きい値である。そして、上記の構成においては、スイッチング前のデータ（アドレス変化前の出力値）は前記データ出力端子の容量にて保持されており、ハイインピーダンス状態に入ると同時にスイッチング前のデータを論理レベルを損なわない範囲で中間電位に近づける動作をして前記データ出力端子の容量に前記中間電位を保ったままハイインピーダンス状態を経過して、前記中間電位から新しいデータへのスイッチングを行うことになる。
【００１０】
かかる構成においては、中間電位は、論理レベルを損なわない範囲の中間電位であるから、出力保持時間が短くなるという欠点が生じないとともに、出力端子からの信号を受けて動作する別の回路の入力部で貫通電流が大きくなるといった欠点も生じない。また、このように論理レベルを損なわない範囲の中間電位を与えることにおいて、当該中間電位をアドレス変化前の出力値に対応させるから、アドレス変化前の出力値に対応せずに固定的に当該中間値を与える構成で生じがちな動作電流の増加といった問題も解消される。そして、アドレス変化前の出力値に中間電位を対応させるとしても、この中間電位として、メモリ読出制御信号のパルス幅（プリセット期間）で定まる電位（プリセット電位）を採用する従来構成で生じる欠点、即ち、中間電位となるプリセット電位がプリセット期間で定まるために当該中間電位を論理レベルを損なわない範囲に設定することが難しいという欠点も解消される。
【００１１】
ハイレベルのデータがロウレベルのデータにスイッチングする場合に対処する具体的構成として、前記出力バッファ回路は、電源への駆動をＰチャネルトランジスタにて行うとともにＧＮＤへの駆動をＮチャネルトランジスタにて行うように構成されているとともに、前記パルス出力手段は、前記Ｐチャネルトランジスタのゲートに入力される信号の立ち上がりに連動して前記ハイインピーダンス状態の期間よりも短い一定時間だけパルスを発生するように構成され、前記電位切換手段は、前記パルスを入力することで前記データ出力端子の容量に対し放電を行わせるように構成されているものが挙げられる。かかる構成により、ハイレベルのデータがロウレベルのデータにスイッチングされるときに、前記ハイレベルのデータを成す電位よりも低くて且つその論理レベルを損なわない中間電位の状態からロウレベルのデータにスイッチングされる。
【００１２】
更に、上記の構成を具体化した構成として、前記電位切換手段は、電源とＧＮＤとの間にＰチャネルトランジスタとＮチャネルトランジスタとがこの順に接続されて成るインバータ回路と、電源と前記インバータ回路の出力部との間に接続され、当該出力部に所定の電位を付与するプルアップ回路と、前記インバータ回路の出力部と前記出力バッファ回路の出力端との間に設けられ、付与された前記所定の電位に基づいて前記データ出力端子の容量が保持する電位を中間電位となるまで放電させる手段とを備えて成り、前記インバータ回路の入力部に前記パルス発生手段からパルスを入力するようになっているものが挙げられる。
【００１３】
ハイレベルのデータがロウレベルのデータにスイッチングする場合に対処する他の具体的構成として、前記出力バッファ回路は、電源への駆動をＰチャネルトランジスタにて行うとともにＧＮＤへの駆動をＮチャネルトランジスタにて行うように構成されているとともに、前記パルス出力手段は、前記Ｐチャネルトランジスタのゲートに入力される信号の立ち上がりに連動して所定幅のパルスを発生するように構成され、前記電位切換手段は、データ出力端子とＧＮＤとの間に設けられた複数のＮチャネルトランジスタにより構成され、一つのＮチャネルトランジスタのゲートに前記パルスを入力することで起動し、これらＮチャネルトランジスタのスレッショルド電位に基づいて前記データ出力端子の容量に対し放電を行わせるように構成されているものが挙げられる。かかる構成であれば、所望の中間電位を、Ｎチャネルトランジスタのスレッショルド電位に基づいて与えることが可能である。そして、当該中間電位の微調整を必要とするのであれば、前記パルス幅を調整することによって行うことが可能である。
【００１４】
ロウレベルのデータがハイレベルのデータにスイッチングする場合に対処する具体的構成として、前記出力バッファ回路は、電源への駆動をＰチャネルトランジスタにて行うとともにＧＮＤへの駆動をＮチャネルトランジスタにて行うように構成されているとともに、前記パルス出力手段は、前記Ｎチャネルトランジスタのゲートに入力される信号の立ち下がりに連動して前記ハイインピーダンス状態の期間よりも短い一定時間だけパルスを発生するように構成され、前記電位切換手段は、前記パルスを入力することで前記データ出力端子の容量に対し充電を行わせるように構成されているものが挙げられる。
【００１５】
更に、上記の構成を具体化した構成として、前記電位切換手段は、電源とＧＮＤとの間にＰチャネルトランジスタとＮチャネルトランジスタとがこの順に接続されて成るインバータ回路と、ＧＮＤと前記インバータ回路の出力部との間に接続され、当該出力部を所定の電位に設定する回路と、前記インバータ回路の出力部と前記出力バッファ回路の出力端との間に設けられ、付与された前記所定の電位に基づいて前記データ出力端子の容量に中間電位を充電させる手段とを備えて成り、前記インバータ回路の入力部に前記パルス発生手段からパルスを入力するようになっているものが挙げられる。
【００１７】
【発明の実施の形態】
（実施の形態１）
以下、この発明の第１の実施の形態を図１乃至図３に基づいて説明する。この実施の形態では、ロウレベルのデータがハイレベルのデータにスイッチングする場合に対処することができる構成について説明する。
【００１８】
図１は、出力回路の回路図であり、図２は、出力回路の各接続点の信号変化を示したタイミングチャートである。出力回路１は、出力バッファ回路２と、電位切換手段４と、ワンショットパルス出力回路５とを備えて成る。そして、データ出力端子（ＤＯＵＴ  ）には、容量３（容量値ＣＬ  ）が存在している。
【００１９】
出力バッファ回路２は、電源（Ｖｃｃ）とＧＮＤとの間にＰチャネルＭＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ１とがこの順に接続されて成るものである。両トランジスタＭＰ１，ＭＮ１のドレイン同士の接続点はデータ出力端子（ＤＯＵＴ  ）に接続され、ＮチャネルＭＯＳトランジスタＭＮ１のゲートはデータ入力端子（ＤＩＮ）に接続され、ＰチャネルＭＯＳトランジスタＭＰ１のゲートは内部信号入力端子（ＤＩＰ）に接続されている。これにより、電源（Ｖｃｃ）への駆動（データをハイレベル側にスイッチすること）をＰチャネルＭＯＳトランジスタＭＰ１にて行うとともにＧＮＤへの駆動（データをロウレベル側にスイッチすること）をＮチャネルＭＯＳトランジスタＭＮ１にて行う。
【００２０】
そして、この出力バッファ回路２は、データをスイッチングする際に、前記トランジスタＭＰ１，ＭＮ１の接続点が所定の時間、ハイインピーダンス状態となるように構成されている。即ち、図２（ａ），（ｂ）に示しているように、例えば、データがハイレベルからロウレベルにスイッチングするときには、前記内部信号入力端子（ＤＩＰ）がハイレベルに変化してから時間Ｔ１  を経てデータ入力端子（ＤＩＮ）がハイレベルに変化し、両トランジスタＭＰ１，ＭＮ１が共にＯＦＦ状態となることによってハイインピーダンス状態となる。なお、このようにハイインピーダンス状態を設けるのは、駆動能力の大きい両トランジスタＭＰ１，ＭＮ１の間で貫通電流が流れないようにするためであり、一般的に行われる動作である。また、前記の時間Ｔ１  は、メモリに対するアドレスアクセス時間からＩ／Ｏセルの遅延時間を引いた程度の時間とされる。
【００２１】
容量３は、その一端側がデータ出力端子（ＤＯＵＴ  ）に接続され、他端側がＧＮＤに接続される形態で存在する。この容量３は、例えばデータ出力端子（ＤＯＵＴ  ）がハイレベルのとき、その電位（Ｖｃｃ）を保持するものであり、更に、電位切換手段４による放電作用によって、Ｖｃｃよりも低い電位Ｖ２  （この電位Ｖ２  が中間電位となるのであり、その詳細は後述する）を保持する。
【００２２】
ワンショットパルス発生回路５は、前記ＰチャネルＭＯＳトランジスタＭＰ１のゲートに入力される信号、即ち、内部信号入力端子（ＤＩＰ）の信号の立ち上がりに連動して前記ハイインピーダンス状態の期間よりも短い一定時間Ｔ２  だけパルスを発生するようになっている（図２（ｃ）参照）。ワンショットパルス発生回路５の構成としては種々考えられるが、その一例として、図３に示す構成のものがある。
【００２３】
電位切換手段４は、インバータ回路４１、プルアップ回路４２、及び中間電位付与回路４３から成っており、前記ワンショットパルス発生回路５からのパルスを入力すると、データ出力端子（ＤＯＵＴ  ）を中間電位（Ｖ２  ）に設定する。そして、前記パルスの一定期間経過後においては、容量３が中間電位（Ｖ２  ）を保持することになる。
【００２４】
インバータ回路４１は、電源（Ｖｃｃ）とＧＮＤとの間にＰチャネルＭＯＳトランジスタＭＰ３とＮチャネルＭＯＳトランジスタＭＮ２とをこの順に接続して成るものであり、両トランジスタＭＰ３，ＭＮ２のドレイン同士の接続点を出力端Ｃとし、両トランジスタＭＰ３，ＭＮ２のゲート同士の接続点を入力端Ａとし、この入力端Ａに前記ワンショットパルス発生回路５からのパルスを入力するようにしてある。ワンショットパルス発生回路５からパルス（ハイレベル信号）を入力しないときには、ＰチャネルＭＯＳトランジスタＭＰ３がＯＮしているので、出力端Ｃの電位は電源（Ｖｃｃ）と略同電位となるが、ワンショットパルス発生回路５からパルス（ハイレベル信号）を入力したときには、ＰチャネルＭＯＳトランジスタＭＰ３がＯＦＦし、出力端Ｃの電位はプルアップ回路４２にて決定されることになる。
【００２５】
プルアップ回路４２は、電源（Ｖｃｃ）と前記インバータ回路４１の出力端Ｃとの間に抵抗Ｒ１とＮチャネルＭＯＳトランジスタＭＮ３とをこの順に接続して成るものである。このプルアップ回路４２が出力端Ｃに付与する電位Ｖ１  は、前記ＰチャネルＭＯＳトランジスタＭＰ３がＯＦＦし、電源（Ｖｃｃ）→抵抗Ｒ１→ＮチャネルＭＯＳトランジスタＭＮ３→ＮチャネルＭＯＳトランジスタＭＮ２→ＧＮＤという経路にＤＣ電流が流れるときの、これら抵抗Ｒ１の抵抗値とＮチャネルＭＯＳトランジスタＭＮ３，ＭＮ２の抵抗値とにより決定される。
【００２６】
中間電位付与回路４３は、ＰチャネルＭＯＳトランジスタＭＰ２から成る。このＰチャネルＭＯＳトランジスタＭＰ２のドレインはＧＮＤに接続され、ゲートは前記インバータ回路４１の出力端Ｃに接続され、ソースは前記出力バッファ回路２の出力端、即ち、データ出力端子（ＤＯＵＴ  ）に接続されている。バッファ回路２がハイインピーダンス状態のときのデータ出力端子（ＤＯＵＴ  ）の電位をＶ２  とすると、この電位Ｖ２  、即ち、中間電位はＰチャネルＭＯＳトランジスタＭＰ２によって付与されることになる。具体的には、バッファ回路２の出力端がハイインピーダンス状態のとき、ＰチャネルＭＯＳトランジスタＭＰ３はＯＦＦとなり、ＰチャネルＭＯＳトランジスタＭＰ２のゲートには電位Ｖ１  が付与される。そして、この電位Ｖ１  にＰチャネルＭＯＳトランジスタＭＰ２のスレッショルド（ＶＴＨ）を加算した値がＶ２  となる。この電位Ｖ２  が論理レベルを損なわない範囲の中間電位となるのであり、そのような電位Ｖ２  とするには、電位Ｖ１  を決定する抵抗Ｒ１等の抵抗値を設定しておけばよいことになる。
【００２７】
次に、上記出力回路１の動作を図２を用いて説明する。内部信号入力端子（ＤＩＰ）の信号が立ち上がると（図２（ａ）参照）、ワンショットパルス回路５からＴ２  の幅（ハイレベル時間）のパルスが出力される（図２（ｃ）参照）。これにより、ＰチャネルＭＯＳトランジスタＭＰ３がＯＦＦ、ＮチャネルＭＯＳトランジスタＭＮ２がＯＮし、抵抗Ｒ１からＮチャネルＭＯＳトランジスタＭＮ２に至る経路に電流が流れるので、接続点Ｂの電位が変化する（図２（ｄ）参照）。そして、接続点Ｃの電位Ｖ１  は、接続点Ｂの電位からＮチャネルＭＯＳトランジスタＭＮ３のスレッショルド（ＶＴＨ）を差し引いた値として現れる（図２（ｅ）参照）。ここで、ＮチャネルＭＯＳトランジスタＭＮ２がＯＦＦ状態からＯＮになって、前記接続点Ｃの電位が電位Ｖ１  に低下するまで、ＮチャネルＭＯＳトランジスタＭＮ３はＯＦＦ状態であるから、接続点Ｃの電位が電位Ｖ１  にまで低下することが高速で行われる利点がある。接続点Ｃの電位が電位Ｖ１  になると、ＰチャネルＭＯＳトランジスタＭＰ２がＯＮし、容量３からＧＮＤへ放電が生じ、データ出力端子（ＤＯＵＴ  ）の電位はＶ２  のレベルに低下する。前記Ｔ２  の経過後には、Ａ，Ｂ，Ｃ点はパルス入力前の状態に戻り、ＰチャネルＭＯＳトランジスタＭＰ２はＯＦＦする。従って、時間Ｔ２  の経過後も、出力端子容量３において電位Ｖ２  が保持されるから、データ出力端子（ＤＯＵＴ  ）の電位はＶ２  のレベルに保持される。そして、時間Ｔ１  が経過すると、データ入力端子（ＤＩＮ）がハイレベルとなり、データ出力端子（ＤＯＵＴ  ）の電位はＶ２  のレベルからロウレベルに変化することになる（図２（ｆ）参照）。
【００２８】
以上説明したように、かかる構成であれば、論理レベルを損なわない範囲の中間電位とすることができるから、出力保持時間が短くなるという欠点は生じないとともに、出力端子からの信号を受けて動作する別の回路の入力部で貫通電流が大きくなるといった欠点も生じない。また、このように論理レベルを損なわない範囲の中間電位を与えることにおいて、当該中間電位をアドレス変化前の出力値に対応させるから、アドレス変化前の出力値に対応せずに固定的に当該中間値を与える構成で生じがちな動作電流の増加といった問題も解消される。また、アドレス変化前の出力値に中間電位を対応させるとしても、この中間電位として、メモリ読出制御信号のパルス幅（プリセット期間）で定まる電位（プリセット電位）を採用する従来構成で生じる欠点、即ち、中間電位となるプリセット電位がプリセット期間で定まるために当該中間電位を論理レベルを損なわない範囲に設定することが難しいという欠点も解消することができる。
【００２９】
（実施の形態２）
次に、ロウレベルのデータがハイレベルのデータにスイッチングする場合に対処することができる構成について説明する。
【００３０】
図４は、出力回路１′の回路図であり、図５は、出力回路１′の各接続点の信号変化を示したタイミングチャートである。出力回路１′は、出力バッファ回路２と、電位切換手段４′と、ワンショットパルス出力回路５０とを備えて成る。データ出力端子（ＤＯＵＴ  ）には、容量３（容量値ＣＬ  ）が存在している。出力バッファ回路２および容量３は、実施の形態１と同じであるので、その説明を省略する。
【００３１】
ワンショットパルス発生回路５０は、前記ＮチャネルＭＯＳトランジスタＭＰ１のゲートに入力される信号（ＤＩＮ）の立ち下がりに連動して前記ハイインピーダンス状態の期間よりも短い一定時間Ｔ２  だけパルス（ロウレベル）を発生するようになっている（図５（ｄ）参照）。ワンショットパルス発生回路５０は、実施の形態１におけるワンショットパルス発生回路５の入力側と出力側にそれぞれインバータ５１，５２を接続した構成を有している。
【００３２】
電位切換手段４′は、インバータ回路４１′、プルダウン回路４２′、及び中間電位付与回路４３′から成っており、前記ワンショットパルス発生回路５０からのパルスを入力すると、データ出力端子（ＤＯＵＴ  ）を中間電位（Ｖ４  ）に設定する。そして、前記パルスの一定期間経過後においては、容量３が中間電位（Ｖ４  ）を保持することになる。
【００３３】
インバータ回路４１′は、電源（Ｖｃｃ）とＧＮＤとの間にＰチャネルＭＯＳトランジスタＭＰ３とＮチャネルＭＯＳトランジスタＭＮ２とをこの順に接続して成るものであり、両トランジスタＭＰ３，ＭＮ２のドレイン同士の接続点を出力端Ｇとし、両トランジスタＭＰ３，ＭＮ２のゲート同士の接続点を入力端Ｅとし、この入力端Ｅに前記ワンショットパルス発生回路５０からのパルスを入力するようにしてある。ワンショットパルス発生回路５０からパルス（ロウレベル信号）を入力しないときには、ＮチャネルＭＯＳトランジスタＭＮ２がＯＮしているので、出力端Ｇの電位はＧＮＤと略同電位となるが、ワンショットパルス発生回路５０からパルス（ロウレベル信号）を入力したときには、ＮチャネルＭＯＳトランジスタＭＮ２がＯＦＦし、出力端Ｇの電位はプルダウン回路４２′にて決定されることになる。
【００３４】
プルダウン回路４２′は、ＧＮＤと前記インバータ回路４１′の出力端Ｇとの間に抵抗Ｒ１とＰチャネルＭＯＳトランジスタＭＰ４とをこの順に接続して成るものである。このプルダウン回路４２′が出力端Ｇに付与する電位Ｖ３  は、前記ＰチャネルＭＯＳトランジスタＭＰ３がＯＮし、電源（Ｖｃｃ）→ＰチャネルＭＯＳトランジスタＭＰ３→ＰチャネルＭＯＳトランジスタＭＰ４→抵抗Ｒ１→ＧＮＤという経路にＤＣ電流が流れるときの、これら抵抗Ｒ１の抵抗値とＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４の抵抗値とにより決定される。
【００３５】
中間電位付与回路４３′は、ＮチャネルＭＯＳトランジスタＭＮ４から成る。このＮチャネルＭＯＳトランジスタＭＮ４のドレインは電源に接続され、ゲートは前記インバータ回路４１′の出力端Ｇに接続され、ソースは前記出力バッファ回路２の出力端、即ち、データ出力端子（ＤＯＵＴ  ）に接続されている。バッファ回路２がハイインピーダンス状態のときのデータ出力端子（ＤＯＵＴ  ）の電位をＶ４  とすると、この電位Ｖ４  、即ち、中間電位はＮチャネルＭＯＳトランジスタＭＮ４によって付与されることになる。具体的には、バッファ回路２の出力端がハイインピーダンス状態のとき、ＰチャネルＭＯＳトランジスタＭＰ３はＯＮとなり、ＮチャネルＭＯＳトランジスタＭＮ４のゲートには電位Ｖ３  が付与される。そして、この電位Ｖ３  にＮチャネルＭＯＳトランジスタＭＮ４のスレッショルド（ＶＴＨ）を減算した値がＶ４  となる。この電位Ｖ４  が論理レベルを損なわない範囲の中間電位となるのであり、そのような電位Ｖ４  とするには、電位Ｖ３  を決定する抵抗Ｒ１等の抵抗値を設定しておけばよいことになる。
【００３６】
次に、上記出力回路１′の動作を図５を用いて説明する。内部情報入力端子（ＤIP）が立ち下がる（図５（ａ）参照）よりＴ1 の時間先行してデータ入力端子（ＤIN）の信号が立ち下がる（図５（ｂ）参照）。このＤINが立ち下がると、ワンショットパルス回路５０内のインバータ出力Ｄは立ち上がり（図５（ｃ）参照）、ワンショットパルス回路５０からＴ2 の幅（ロウレベル時間）のパルスが出力される（図５（ｄ）参照）。これにより、ＰチャネルＭＯＳトランジスタＭＰ３がＯＮ、ＮチャネルＭＯＳトランジスタＭＮ２がＯＦＦし、ＰチャネルＭＯＳトランジスタＭＰ３から抵抗Ｒ１に至る経路に電流が流れるので、接続点Ｆの電位が変化する（図５（ｅ）参照）。そして、接続点Ｇの電位Ｖ3 は、接続点Ｆの電位にＰチャネルＭＯＳトランジスタＭＰ４のスレッショルド（ＶTH）を加算した値として現れる（図５（ｆ）参照）。接続点Ｇの電位が電位Ｖ3 になると、ＮチャネルＭＯＳトランジスタＭＮ４がＯＮし、容量３への充電が生じ、データ出力端子（ＤOUT ）の電位はＶ4 のレベルに上昇する。前記Ｔ2 の経過後には、Ｅ，Ｆ，Ｇ点はパルス入力前の状態に戻り、ＮチャネルＭＯＳトランジスタＭＮ４はＯＦＦする。従って、時間Ｔ2 の経過後も、出力端子容量３において電位Ｖ4 が保持されるから、データ出力端子（ＤOUT ）の電位はＶ4 のレベルに保持される。そして、時間Ｔ1 が経過すると、内部情報入力端子（ＤIP）がロウレベルとなり、データ出力端子（ＤOUT ）の電位はＶ4 のレベルからハイレベルに変化することになる（図５（ｇ）参照）。
【００３７】
（参考例１）
この参考例１は、実施の形態１と同様、ハイレベルのデータがロウレベルのデータにスイッチングする場合に対処するものであるが、実施の形態１とは構造が異なっている。なお、出力バッファ回路２および容量３については実施の形態１と同様であるので、その説明を省略する。
【００３８】
図６は、この参考例１の出力回路を示している。ワンショットパルス発生回路９は、ＰチャネルＭＯＳトランジスタＭＰ１のゲートに入力される信号の立ち上がりに連動して所定幅のパルスを発生するように構成されている。そして、電位切換手段８は、データ出力端子（ＤOUT ）とＧＮＤとの間に設けられた３つのＮチャネルＭＯＳトランジスタＭＮ１１，ＭＮ１２，ＭＮ１３により構成され、前記データ出力端子（ＤOUT ）に接続されているＮチャネルＭＯＳトランジスタＭＮ１１のゲートに前記パルスを入力することで起動し、これらＮチャネルＭＯＳトランジスタＭＮ１１，ＭＮ１２，ＭＮ１３のスレッショルド電位に基づいて前記データ出力端子（ＤOUT ）の容量３に対し放電を行わせるように構成されている。かかる構成であれば、所望の中間電位を、ＮチャネルＭＯＳトランジスタＭＮ１１，ＭＮ１２，ＭＮ１３のスレッショルド電位に基づいて与えることが可能である。そして、当該中間電位の微調整を必要とするのであれば、前記ワンショットパルス発生回路９が出力するパルスのパルス幅を調整することによって行うことが可能である。
【００３９】
（参考例２）
この参考例２は、実施の形態２と同様、ロウレベルのデータがハイレベルのデータにスイッチングする場合に対処するものであるが、実施の形態２とは構造が異なっている。なお、出力バッファ回路２および容量３については実施の形態２と同様であるので、その説明を省略する。
【００４０】
図７は、この参考例２の出力回路を示している。ワンショットパルス発生回路１１は、前記ワンショットパルス発生回路９の入力側と出力側とにそれぞれインバータ１１ａ，１１ｂを備えた構成となっており、ＮチャネルＭＯＳトランジスタＭＮ１のゲートに入力される信号の立ち下がりに連動して所定幅のパルスを発生するように構成されている。そして、電位切換手段１０は、データ出力端子（ＤOUT ）と電源との間に設けられた３つのＰチャネルＭＯＳトランジスタＭＰ１１，ＭＰ１２，ＭＰ１３により構成され、前記データ出力端子（ＤOUT ）に接続されているＰチャネルＭＯＳトランジスタＭＰ１３のゲートに前記パルスを入力することで起動し、これらＰチャネルＭＯＳトランジスタＭＰ１１，ＭＰ１２，ＭＰ１３のスレッショルド電位に基づいて前記データ出力端子（ＤOUT ）の容量３に対し充電を行わせるように構成されている。かかる構成であれば、所望の中間電位を、ＰチャネルＭＯＳトランジスタＭＰ１１，ＭＰ１２，ＭＰ１３のスレッショルド電位に基づいて与えることが可能である。そして、当該中間電位の微調整を必要とするのであれば、前記ワンショットパルス発生回路１１が出力するパルスのパルス幅を調整することによって行うことが可能である。
【００４１】
【発明の効果】
以上説明したように、この発明によれば、出力保持時間が短くなるという欠点や、データ出力端子からの信号を受けて動作する別の回路の入力部で貫通電流が大きくなるといった欠点は生じない。また、アドレス変化前の出力値に対応せずに固定的に当該中間値を与える構成で生じがちな動作電流の増加といった問題も解消される。そして、中間電位となるプリセット電位がプリセット期間で定まるために当該中間電位を論理レベルを損なわない範囲に設定することが難しいという欠点も解消できるという効果も併せて奏する。
【図面の簡単な説明】
【図１】この発明の実施の形態１の出力回路を示す回路図である。
【図２】図１の回路の各接続点での出力状態を示すタイミングチャートである。
【図３】図１のワンショットパルス回路の回路図である。
【図４】この発明の実施の形態２の出力回路を示す回路図である。
【図５】図４の回路の各接続点での出力状態を示すタイミングチャートである。
【図６】この発明の参考例１の出力回路を示す回路図である。
【図７】この発明の参考例２の出力回路を示す回路図である。
【符号の説明】
１    出力回路
１′  出力回路
２    出力バッファ回路
３    容量
４    電位切換手段
４′  電位切換手段
４１  インバータ回路
４２  プルアップ回路
４３  中間電位付与回路
４１′インバータ回路
４２′プルダウン回路
４３′中間電位付与回路
５    ワンショットパルス出力回路
５０  ワンショットパルス出力回路
９    ワンショットパルス発生回路
１１  ワンショットパルス発生回路
【図１】
0003607463.tif 000002
【図２】
0003607463.tif 000003
【図３】
0003607463.tif 000004
【図４】
0003607463.tif 000005
【図５】
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【図６】
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【図７】
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