(57)【特許請求の範囲】
【請求項１】
半導体基板上に設けられた第１の不純物導入領域、前記第１の不純物導入領域と離間した位置に設けられた第２の不純物導入領域、前記第１の不純物導入領域と前記第２の不純物導入領域との間を流れる電流を制御するゲート電極とを有する電界効果型トランジスタと、前記第１の不純物導入領域に電気的に接続されたビット線と、前記第２の不純物導入領域に電気的に接続され、前記ビット線よりも上部に形成されたキャパシタとを有する半導体集積回路装置の製造方法であって、
前記ゲート電極が形成された前記半導体基板上に第１の絶縁膜を形成する工程と、
前記第１および第２の不純物導入領域の上部の前記第１の絶縁膜に第１および第２の開口部を形成する工程と、
前記第１および第２の開口部に、前記第１および第２の不純物導入領域にそれぞれ接続される第１および第２の導電性プラグを形成する工程と、
前記第１の導電性プラグに接続され、前記第２の導電性プラグ近傍まで延ばした前記ビット線を形成する工程と、
前記ビット線が形成された前記半導体基板上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に第１のマスク膜を形成する工程と、
前記第１のマスク膜上にレジスト膜を形成した後、そのレジスト膜をエッチングマスクとして、前記第２の導電性プラグの上部の前記第１のマスク膜に第３の開口部を形成した後、その第３の開口部から露出する前記第２の絶縁膜に前記第２の絶縁膜を貫通しないように溝を形成する工程と、
前記レジスト膜を取り除いた後、前記第１のマスク膜上および前記溝内に第２のマスク膜を形成する工程と、
前記第２のマスク膜を前記溝の側壁に残るように異方性エッチング除去することにより、前記溝の側壁に前記第２のマスク膜からなるサイドウォールを形成する工程と、
前記第１のマスク膜および前記サイドウォールをエッチングマスクとして、そのマスクから露出し、前記ビット線の側部に設けられた前記第２の絶縁膜をエッチング除去し、前記第２の導電性プラグを露出することにより、前記第２の絶縁膜に接続孔を形成する工程と、
前記接続孔に第３の導電性プラグを形成する工程と、
前記第３の導電性プラグに接続される前記キャパシタを形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法であって、前記第１の絶縁膜または第２の絶縁膜は酸化シリコン膜またはＳＯＧ膜、ＰＳＧ膜、ＢＰＳＧ膜あるいはそれらの膜の積層膜であり、前記第１のマスク膜および第２のマスク膜は、多結晶シリコン膜またはタングステン膜あるいは窒化シリコン膜であることを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項１記載の半導体集積回路装置の製造方法であって、前記接続孔は、前記キャパシタにおける下部電極と接触している接続孔であることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造方法に関し、特に、高い寸法精度でしかも微細構造の接続孔または溝を有する半導体集積回路装置の製造方法に関するものである。
【０００２】
【従来の技術】
本発明者は、半導体集積回路装置の製造方法について検討した。以下は、本発明者によって検討された技術であり、その概要は次のとおりである。
【０００３】
すなわち、ビット線の上方に、情報蓄積用のキャパシタを設けてなる、いわゆるキャパシタ・オーバー・ビットライン（Ｃａｐａｃｉｔｏｒ  Ｏｖｅｒ  Ｂｉｔｌｉｎｅ；ＣＯＢ）型メモリセルを有するＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）においては、ビット線（ＢＬ）形成後に、キャパシタの下部電極（ストレージ・ノード電極、蓄積電極）と半導体基板に形成されているＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ  ）のドレインとなっている半導体領域とを電気的に接続するために、その間の領域の酸化シリコン膜からなる絶縁膜に接続孔を形成している。
【０００４】
この場合、微細化が進むにつれて、前記接続孔とビット線との合わせ余裕の確保が困難となっている。そのため、ビット線を窒化シリコン膜で覆い、この窒化シリコン膜を前記接続孔を形成するためのドライエッチング処理におけるエッチングストッパ膜とすることにより、ビット線の段差に沿って自己整合的に前記接続孔を形成する技術が検討されている。
【０００５】
なお、ＤＲＡＭを有する半導体集積回路装置について記載されている文献としては、例えば特開平３−２１４６６９号公報に記載されているものがある。また、スペーサを使用して半導体基板に貫通する微細なコンタクトホールをセルフアライメントに形成した技術を開示したものとして、特開平１０−１８９９１０号公報がある。
【０００６】
【発明が解決しようとする課題】
ところが、前述した接続孔を形成する際に、酸化シリコン膜をドライエッチングによって行い、その接続孔の開孔性を上げると、ビット線を覆っている窒化シリコン膜とのエッチング選択性が低下することによって、接続孔がビット線に接触する状態となり、不完全な接続孔の形成工程となってしまうという問題点が発生している。
【０００７】
そのため、ビット線を覆っている窒化シリコン膜の膜厚を大きくすることが考えられるが、その場合、窒化シリコン膜の応力により、ビット線や半導体基板そのものおよびそれに形成されているＭＯＳＦＥＴの諸構成要素が変形してしまうという問題点が発生している。
【０００８】
本発明の目的は、高い寸法精度でしかも微細構造の接続孔または溝を有することのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１１】
本発明の半導体集積回路装置の製造方法は、半導体基板またはＳＯＩ基板上に絶縁膜を形成する工程と、
前記絶縁膜上に第１のマスク膜を形成する工程と、
前記第１のマスク膜上にレジスト膜を形成した後、そのレジスト膜をエッチングマスクとして、前記第１のマスク膜に開口部を形成した後、その開口部から露出する前記絶縁膜に溝を形成する工程と、
前記レジスト膜を取り除いた後、前記半導体基板またはＳＯＩ基板上に第２のマスク膜を形成する工程と、
前記第２のマスク膜を前記溝の側壁に残るように除去することにより、前記溝の側壁に前記第２のマスク膜からなるサイドウォールを形成する工程と、
前記第１のマスク膜および前記サイドウォールをエッチングマスクとして、そのマスクから露出する前記絶縁膜をエッチング除去することにより、前記絶縁膜に接続孔を形成する工程とを有するものである。
【００１２】
また、本発明の半導体集積回路装置の製造方法は、半導体基板またはＳＯＩ基板上に絶縁膜を形成する工程と、
前記絶縁膜上に第１のマスク膜を形成する工程と、
前記第１のマスク膜上にレジスト膜を形成した後、そのレジスト膜をエッチングマスクとして、前記第１のマスク膜に開口部を形成した後、その開口部から露出する前記絶縁膜に溝を形成する工程と、
前記レジスト膜を取り除いた後、前記半導体基板またはＳＯＩ基板上に第２のマスク膜を形成する工程と、
前記第２のマスク膜を前記溝の側壁に残るように除去することにより、前記溝の側壁に前記第２のマスク膜からなるサイドウォールを形成する工程と、
前記第１のマスク膜および前記サイドウォールをエッチングマスクとして、そのマスクから露出する前記絶縁膜をエッチング除去することにより、前記絶縁膜に開口部を形成した後、その開口部から露出する前記半導体基板またはＳＯＩ基板に分離溝を形成する工程と、
前記分離溝内に絶縁膜を埋込み、分離部を形成する工程とを有するものである。
【００１３】
さらに、本発明の半導体集積回路装置の製造方法は、半導体基板またはＳＯＩ基板上に絶縁膜を形成する工程と、
前記絶縁膜上に第１のマスク膜を形成する工程と、
前記第１のマスク膜上にレジスト膜を形成した後、そのレジスト膜をエッチングマスクとして、前記第１のマスク膜に開口部を形成した後、その開口部から露出する前記絶縁膜に溝を形成する工程と、
前記レジスト膜を取り除いた後、前記半導体基板またはＳＯＩ基板上に第２のマスク膜を形成する工程と、
前記第２のマスク膜を前記溝の側壁に残るように除去することにより、前記溝の側壁に前記第２のマスク膜からなるサイドウォールを形成する工程と、
前記第１のマスク膜および前記サイドウォールをエッチングマスクとして、そのマスクから露出する前記絶縁膜をエッチング除去することにより、前記絶縁膜に配線形成用溝を形成した後、その配線形成用溝内に導電材料を埋め込むことにより、その導電材料からなる配線層を形成する工程とを有するものである。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、重複説明は省略する。
【００１５】
図１〜図２３は、本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。本実施の形態の半導体集積回路装置は、ＣＯＢ型メモリセルのキャパシタを有するＤＲＡＭである。同図を用いて、本実施の形態の半導体集積回路装置およびその製造方法について説明する。
【００１６】
まず、例えばｐ型のシリコン単結晶からなる半導体基板１の表面に、溝（トレンチ溝）に埋め込まれている酸化シリコン膜からなる素子分離用絶縁膜を形成する。
【００１７】
すなわち、半導体基板１の表面に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ）法を使用して、厚膜の酸化シリコン膜（絶縁膜）２を形成した後、ＣＶＤ法を使用して、薄膜の多結晶シリコン膜（第１のマスク膜）３をその酸化シリコン膜２の上に形成する。その後、半導体基板１の上に、レジスト膜４を塗布した後、フォトリソグラフィ技術を使用して、溝（トレンチ溝）を形成するためのパターンをレジスト膜４に形成する（図１）。
【００１８】
この場合、酸化シリコン膜２からなる絶縁膜は、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ  ）膜、ＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ  ）膜、またはＳＯＧ膜、ＰＳＧ膜、ＢＰＳＧ膜と酸化シリコン膜との積層膜などの種々の態様とすることができる。また、多結晶シリコン膜３からなるカギ型ハードマスク用の第１のマスク膜は、その下部の酸化シリコン膜２とエッチング条件が異なっている材料からなる膜である窒化シリコン膜などの絶縁膜またはタングステンなどの導電性膜の態様とすることができる。
【００１９】
次に、そのレジスト膜４をエッチング用マスクとして使用して、レジスト膜４に形成されている開口部の下部の多結晶シリコン膜３を例えばマイクロ波ドライエッチング装置などによってエッチングして取り除いた後、その下の酸化シリコン膜２の表層部を例えば平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）装置などによってエッチングして、その領域に溝２ａを形成する（図２）。この場合、溝２ａの深さは、後述する多結晶シリコン膜の膜厚以上の値としている。
【００２０】
次に、不要となったレジスト膜４を取り除いた後、半導体基板１の上に、ＣＶＤ法を使用して、薄膜の多結晶シリコン膜（第２のマスク膜）５を形成し、溝２ａの側面が多結晶シリコン膜５によって被覆されている状態とする（図３）。この場合、多結晶シリコン膜５は、その下部の多結晶シリコン膜３と同一の材料からなる膜としている。その後、ドライエッチングなどの選択エッチング法を使用して、少なくとも溝２ａの下部の多結晶シリコン膜５を取り除いて、開口部の多結晶シリコン膜３の側壁および溝２ａの側壁に多結晶シリコン膜（サイドウォール）５ａを残存させる作業を行う（図４）。
【００２１】
次に、カギ型ハードマスクとしての多結晶シリコン膜３と多結晶シリコン膜５ａとをエッチング用マスクとして、ドライエッチングなどの選択エッチング法を使用して、酸化シリコン膜２に開口部２ｂを形成したのち、その下部の半導体基板１に溝１ａを形成する（図５）。この溝１ａを形成するためのシリコンエッチング時に、多結晶シリコン膜３、５ａもエッチング除去される。
【００２２】
その後、酸化シリコン膜２を取り除いた後、半導体基板１の上に、例えば酸化シリコン膜（絶縁膜）６をＣＶＤ法などを使用して形成し、溝１ａに酸化シリコン膜６を埋め込む作業を行う（図６）。
【００２３】
次に、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  ）法などの研磨技術を使用して、溝１ａに埋め込まれている酸化シリコン膜６ａ以外の酸化シリコン膜６を取り除いて、フィールド絶縁膜としての酸化シリコン膜（素子分離用絶縁膜）６ａを溝１ａに埋め込まれた状態をもって形成すると共に半導体基板１の表面を平坦化する（図７）。
【００２４】
前述した製造工程によって、半導体基板１の選択的な領域に、溝１ａに埋め込まれている酸化シリコン膜６ａからなる素子分離用絶縁膜を形成することができ、平坦化された半導体基板１の領域にその半導体基板１の表面と同一の平面を有する素子分離用絶縁膜としての酸化シリコン膜６ａを形成することができる。
【００２５】
この場合、図５に示した多結晶シリコン膜３と多結晶シリコン膜５ａは、カギ型ハードマスクとしての機能を有し、開口部２ｂおよび溝１ａを形成するための酸化シリコン膜２の溝２ａの側壁（垂直部）に多結晶シリコン膜５ａが存在することによって、カギ型ハードマスクの肩部（多結晶シリコン膜３と多結晶シリコン膜５ａとの接合部）が酸化シリコン膜２のエッチング時のエッチングによって、そのエッチング条件が異常化してエッチングされて後退したとしても、カギ型ハードマスクの垂直部（溝２ａの側壁の多結晶シリコン膜５ａ）が存在し、開口部２ｂおよび溝１ａのパターン寸法は変わることがないので、微細構造の開口部２ｂおよび溝１ａを高い寸法精度をもって形成することができる。この場合、溝１ａの寸法精度は開口部２ｂにより維持される。
【００２６】
また、カギ型ハードマスクを使用したエッチング技術によって、開口部２ｂおよび溝１ａを形成しているので、カギ型ハードマスクのパターン寸法を維持したまま、開口部２ｂおよび溝１ａの側面を垂直方向にエッチングして形成することができるので、深い溝１ａであっても、カギ型ハードマスクを使用していない従来のフォトリソグラフィ技術と選択エッチング技術とを使用した溝の形成時における加工限界を超えた微小な加工寸法をもって溝１ａを形成でき、しかも高い寸法精度で微細加工をもって溝１ａを形成することができる。
【００２７】
したがって、微細構造の溝１ａをもって、素子分離用絶縁膜としての酸化シリコン膜６ａを形成できることによって、高性能でしかも高い製造歩留りの半導体集積回路装置およびその製造方法とすることができる。
【００２８】
次に、半導体基板１の素子形成領域に、ＤＲＡＭの構成要素であるＭＯＳＦＥＴを形成し、同一工程によって、素子分離用絶縁膜としての酸化シリコン膜６ａの上に、ＭＯＳＦＥＴのゲート電極を利用した配線層を形成する（図８）。
【００２９】
すなわち、半導体基板１の上に、例えば酸化シリコン膜からなるゲート絶縁膜７を形成した後、その上にゲート電極８としての例えば不純物としてリンが含まれている多結晶シリコン膜を形成し、その上に例えば酸化シリコン膜からなる絶縁膜９を形成した後、フォトリソグラフィ技術と選択エッチング技術とを使用してゲート電極８などのパターンを形成する。この場合、ゲート電極８は、ＤＲＡＭのワード線（ＷＬ）となるものである。
【００３０】
その後、半導体基板１の上に、ＣＶＤ法を使用して、酸化シリコン膜を形成した後、フォトリソグラフィ技術と選択エッチング技術とを使用して、ゲート電極８の側壁に側壁絶縁膜（サイドウォールスペーサ）１０を形成する。次にゲート電極８などからなるゲート領域１１をマスクとして、イオン注入法を使用して、例えばリンなどのｎ型の不純物を半導体基板１にイオン打ち込みした後、熱拡散処理を行って、ソースおよびドレインとなる半導体領域１２を形成する。
【００３１】
その後、半導体基板１の上に、酸化シリコン膜１３を形成した後、その酸化シリコン膜１３に接続孔を形成し、その接続孔に例えば選択ＣＶＤ法を使用して例えば導電性の多結晶シリコンまたはタングステンなどからなるプラグ１４を形成する。次に、半導体基板１の上に、絶縁膜としての例えば酸化シリコン膜１５を形成し、その酸化シリコン膜１５に接続孔を形成した後、半導体基板１の上に、例えば導電性の多結晶シリコン膜を形成し、フォトリソグラフィ技術と選択エッチング技術とを使用して、多結晶シリコン膜をパターン化してビット線（ＢＬ）としての配線層１６を形成する（図９）。この場合、プラグ１４と多結晶シリコン膜との間に、それらの接着性を向上させるために、必要に応じて別の導電性層を介在させた態様とすることができる。
【００３２】
次に、ＤＲＡＭにおけるＣＯＢ型メモリセルのキャパシタの下部電極（ストレージ・ノード電極、蓄積電極）と半導体基板１に形成されているＭＯＳＦＥＴのドレインとなっている半導体領域１２の上のプラグ１４とを電気的に接続するために、その間の領域の酸化シリコン膜１５を含む絶縁膜に接続孔を形成する製造工程を行う。
【００３３】
すなわち、半導体基板１の表面に、ＣＶＤ法を使用して、厚膜の酸化シリコン膜（絶縁膜）１７を形成した後、ＣＶＤ法を使用して、薄膜の多結晶シリコン膜（第１のマスク膜）１８をその酸化シリコン膜１７の上に形成する。その後、半導体基板１の上に、レジスト膜１９を塗布した後、フォトリソグラフィ技術を使用して、接続孔を形成するためのパターンをレジスト膜１９に形成する（図１０）。この場合、酸化シリコン膜１７からなる絶縁膜は、ＳＯＧ膜、ＰＳＧ膜、ＢＰＳＧ膜、またはＳＯＧ膜、ＰＳＧ膜、ＢＰＳＧ膜と酸化シリコン膜との積層膜などの種々の態様とすることができる。また、多結晶シリコン膜１８からなるカギ型ハードマスク用の第１のマスク膜は、その下部の酸化シリコン膜１７とエッチング条件が異なっている材料からなる膜である窒化シリコン膜などの絶縁膜またはタングステンなどの導電性膜の態様とすることができる。
【００３４】
次に、そのレジスト膜１９をエッチング用マスクとして使用して、レジスト膜１９に形成されている開口部の下部の多結晶シリコン膜１８をエッチングして取り除いた後、その下の酸化シリコン膜１７の表層部をエッチングして、その領域に溝１７ａを形成する（図１１）。この場合、溝１７ａの深さは、後述する多結晶シリコン膜の膜厚以上の値としていると共に、ビット線としての配線層１６と接触しない範囲で、できるだけ大きい堀込み状態の深さとしている。
【００３５】
次に、不要となったレジスト膜１９を取り除いた後、半導体基板１の上に、ＣＶＤ法を使用して、薄膜の多結晶シリコン膜（第２のマスク膜）２０を形成し、溝１７ａの側面が多結晶シリコン膜２０によって被覆されている状態とする（図１２）。
【００３６】
その後、ドライエッチングなどの選択エッチング法を使用して、少なくとも溝１７ａの下部の多結晶シリコン膜２０を取り除いて、開口部の多結晶シリコン膜１８の側壁および溝１７ａの側壁に多結晶シリコン膜（サイドウォール）２０ａを残存させる作業を行う（図１３）。
【００３７】
次に、カギ型ハードマスクとしての多結晶シリコン膜１８と多結晶シリコン膜２０ａとをエッチング用マスクとして、ドライエッチングなどの選択エッチング法を使用して、酸化シリコン膜１７およびその下部の酸化シリコン膜１５に接続孔（スルーホールまたはコンタクトホールと称されている場合がある）２１を形成する（図１４）。
【００３８】
その後、接続孔２１に、選択ＣＶＤ法を使用して例えば導電性の多結晶シリコンまたはタングステンなどからなるプラグ２２を形成する（図１５）。これは次の▲１▼、▲２▼の理由からである。▲１▼プラグ２２形成（例えばＣＭＰ）時に同時に取り除かれるためである。▲２▼プラグ１４が多結晶シリコンの場合、多結晶シリコン１８、２０ａを取り除こうとするとプラグ１４も除去されてしまうためである。このプラグ２２は、例えばビット線用の配線層１６の上方の径が、下方よりも大径となっている。この場合、多結晶シリコン膜１８および多結晶シリコン膜２０ａの代替えとして窒化シリコン膜などの絶縁膜が使用されている場合には、その絶縁膜を設計仕様に応じて取り除く作業を省略することができる。
【００３９】
前述した製造工程によって、ＤＲＡＭにおけるＣＯＢ型メモリセルのキャパシタの下部電極と半導体基板１に形成されているＭＯＳＦＥＴのドレインとなっている半導体領域１２の上のプラグ１４とを電気的に接続するために、その間の領域の酸化シリコン膜１５および酸化シリコン膜１７からなる絶縁膜に接続孔２１を形成した後、その接続孔２１にプラグ２２を形成することができる。
【００４０】
この場合、多結晶シリコン膜１８と多結晶シリコン膜２０ａは、カギ型ハードマスクとしての機能を有し、接続孔２１を形成するための酸化シリコン膜１７の溝１７ａの側壁（垂直部）に多結晶シリコン膜２０ａが存在することによって、カギ型ハードマスクの肩部（多結晶シリコン膜１８と多結晶シリコン膜２０ａとの接合部）が酸化シリコン膜１７のエッチング時のエッチングによって、そのエッチング条件が異常化してエッチングされて後退したとしても、カギ型ハードマスクの垂直部（溝１７ａの側壁の多結晶シリコン膜２０ａ）が存在し、接続孔２１のパターン寸法は変わることがないので、微細構造の接続孔２１を高い寸法精度をもって形成することができる。
【００４１】
また、カギ型ハードマスクを使用したエッチング技術によって、接続孔２１を形成しているので、カギ型ハードマスクのパターン寸法を維持したまま、接続孔２１の側面を垂直方向にエッチングして形成することができるので、深い接続孔２１であっても、カギ型ハードマスクを使用していない従来のフォトリソグラフィ技術と選択エッチング技術とを使用した接続孔の形成時における加工限界を超えた微小な加工寸法をもって接続孔２１を形成でき、しかも高い寸法精度で微細加工をもって接続孔２１を形成することができる。この場合、本発明者が検討した結果、接続孔２１のアスペクト比が３以上の場合でも、垂直な側面を有する微細構造の接続孔２１を形成できる。
【００４２】
したがって、接続孔２１とそれと隣接しているビット線としての配線層１６とが接触するという不良が防止できることによって、高性能でしかも高い製造歩留りの半導体集積回路装置およびその製造方法とすることができる。
【００４３】
次に、半導体基板１の上にＣＯＢ型メモリセルにおけるキャパシタを形成する（図１６）。この場合、キャパシタの下部電極（ストレージ・ノード電極、蓄積電極）２３はプラグ２２と電気的に接続しており、その上にキャパシタの誘電体膜２４を形成し、その誘電体膜２４の上にキャパシタの上部電極（プレート電極）２５を形成している。
【００４４】
すなわち、まず、キャパシタの下部電極２３を形成する。下部電極２３は、半導体基板１の上に例えばリンなどの不純物が含有されている導電性多結晶シリコン膜をＣＶＤ法により堆積した後、フォトリソグラフィ技術および選択エッチング技術を用いてパターン化することにより形成する。
【００４５】
次に、下部電極２３を含む半導体基板１の上に、誘電体膜２４を堆積する。誘電体膜２４は、例えばＳｉ３  Ｎ４  （シリコンナイトライド）、Ｔａ２  Ｏ５  （５酸化タンタル）または強誘電体膜であるＰＺＴ（チタン酸ジルコン酸鉛）などを堆積する。誘電体膜２４の他の態様として、例えばチタン酸ストロンチウム、チタン酸鉛またはチタン酸バリウムなどのチタン化合物などからなる誘電体膜を適用することができる。
【００４６】
次に、半導体基板１の上に、キャパシタの上部電極２５を形成する。上部電極２５は、半導体基板１の上に、例えばリンなどの不純物が含有されている導電性多結晶シリコン膜をＣＶＤ法により堆積した後、フォトリソグラフィ技術および選択エッチング技術を用いてパターン化することにより形成する。
【００４７】
次に、半導体基板１の上に、絶縁膜としての例えば酸化シリコン膜２６を形成し、その表面に溝（ダマシン配線用溝）に埋め込まれている例えばアルミニウム層からなる配線層を形成する。
【００４８】
すなわち、半導体基板１の上に、ＣＶＤ法を使用して、厚膜の酸化シリコン膜（絶縁膜）２６を形成した後、ＣＶＤ法を使用して、薄膜の多結晶シリコン膜（第１のマスク膜）２７をその酸化シリコン膜２６の上に形成する。その後、半導体基板１の上に、レジスト膜２８を塗布した後、フォトリソグラフィ技術を使用して、溝（ダマシン配線用溝）を形成するためのパターンをレジスト膜２８に形成する。
【００４９】
この場合、酸化シリコン膜２６からなる絶縁膜は、ＳＯＧ膜、ＰＳＧ膜、ＢＰＳＧ膜、またはＳＯＧ膜、ＰＳＧ膜、ＢＰＳＧ膜と酸化シリコン膜との積層膜などの種々の態様とすることができる。また、多結晶シリコン膜２７からなるカギ型ハードマスク用の第１のマスク膜は、その下部の酸化シリコン膜２６とエッチング条件が異なっている材料からなる膜である窒化シリコン膜などの絶縁膜またはタングステンなどの導電性膜の態様とすることができる。
【００５０】
次に、そのレジスト膜２８をエッチング用マスクとして使用して、レジスト膜２８に形成されている開口部の下部の多結晶シリコン膜２７をエッチングして取り除いた後、その下の酸化シリコン膜２６の表層部をエッチングして、その領域に溝２６ａを形成する（図１７）。この場合、溝２６ａの深さは、後述する多結晶シリコン膜の膜厚以上の値としている。
【００５１】
次に、不要となったレジスト膜２８を取り除いた後、半導体基板１の上に、ＣＶＤ法を使用して、薄膜の多結晶シリコン膜（第２のマスク膜）２９を形成し、溝２６ａの側面が多結晶シリコン膜２９によって被覆されている状態とする（図１８）。この場合、多結晶シリコン膜２９は、その下部の多結晶シリコン膜２７と同一の材料からなる膜としている。その後、ドライエッチングなどの選択エッチング法を使用して、少なくとも溝２６ａの下部の多結晶シリコン膜２９を取り除いて、開口部の多結晶シリコン膜２７の側壁および溝２６ａの側壁に多結晶シリコン膜（サイドウォール）２９ａを残存させる作業を行う（図１９）。
【００５２】
次に、カギ型ハードマスクとしての多結晶シリコン膜２７と多結晶シリコン膜２９ａとをエッチング用マスクとして、ドライエッチングなどの選択エッチング法を使用して、酸化シリコン膜２６に溝３０を形成する（図２０）。
【００５３】
その後、不要となった多結晶シリコン膜２７、多結晶シリコン膜２９ａを取り除いて、酸化シリコン膜２６に形成された溝３０に配線層を埋め込むことができる状態とする（図２１）。次に、半導体基板１の上に、例えばアルミニウム層（導電性層）３１をスパッタリング法などを使用して形成し、溝３０にアルミニウム層３１を埋め込む作業を行う（図２２）。
【００５４】
その後、ＣＭＰ法などの研磨技術を使用して、溝３０に埋め込まれているアルミニウム層３１ａ以外のアルミニウム層３１を取り除いて、配線層としてのアルミニウム層３１ａを溝３０ａに埋め込まれた状態をもって形成する（図２３）。
【００５５】
前述した製造工程によって、酸化シリコン膜２６の溝３０に埋め込まれているアルミニウム層３１ａからなる配線層（ダマシン配線層）を形成することができ、平坦化された酸化シリコン膜２６の領域にその酸化シリコン膜２６の表面と同一の平面を有する配線層としてのアルミニウム層３１ａを形成することができる。すなわち、この配線層を形成するアルミニウム層３１ａの上層の平坦化が可能となるので、その上層に形成される配線のパターン形成精度および平坦化を向上させることが可能となり、配線の信頼性を向上させることが可能となる。
【００５６】
この場合、図２０に示した多結晶シリコン膜２７と多結晶シリコン膜２９ａは、カギ型ハードマスクとしての機能を有し、溝３０を形成するための酸化シリコン膜２６の溝２６ａの側壁（垂直部）に多結晶シリコン膜２９ａが存在することによって、カギ型ハードマスクの肩部（多結晶シリコン膜２７と多結晶シリコン膜２９ａとの接合部）が酸化シリコン膜２６のエッチング時のエッチングによって、そのエッチング条件が異常化してエッチングされて後退したとしても、カギ型ハードマスクの垂直部（溝２６ａの側壁の多結晶シリコン膜２９ａ）が存在し、溝３０のパターン寸法は変わることがないので、微細構造の溝３０を高い寸法精度をもって形成することができる。
【００５７】
また、カギ型ハードマスクを使用したエッチング技術によって、溝３０を形成しているので、カギ型ハードマスクのパターン寸法を維持したまま、溝３０の側面を垂直方向にエッチングして形成することができるので、深い溝３０であっても、カギ型ハードマスクを使用していない従来のフォトリソグラフィ技術と選択エッチング技術とを使用した溝の形成時における加工限界を超えた微小な加工寸法をもって溝３０を形成でき、しかも高い寸法精度で微細加工をもって溝３０を形成することができる。
【００５８】
したがって、微細構造の溝３０をもって、配線層としてのアルミニウム層３１ａを形成できることによって、高性能でしかも高い製造歩留りの半導体集積回路装置およびその製造方法とすることができる。
【００５９】
次に、半導体基板１の上に必要に応じて多層配線層を形成した後、その上にパシベーション膜（図示を省略）を形成することにより、ＤＲＡＭを有する半導体集積回路装置の製造工程を終了する。
【００６０】
前述した本実施の形態の半導体集積回路装置およびその製造方法によれば、ＤＲＡＭにおけるＣＯＢ型メモリセルのキャパシタの下部電極２３と半導体基板１に形成されているＭＯＳＦＥＴのドレインとなっている半導体領域１２の上のプラグ１４とを電気的に接続するために、その間の領域の酸化シリコン膜１５および酸化シリコン膜１７からなる絶縁膜に接続孔２１を形成した後、その接続孔２１にプラグ２２を形成することができる。
【００６１】
この場合、多結晶シリコン膜１８と多結晶シリコン膜２０ａは、カギ型ハードマスクとしての機能を有し、接続孔２１を形成するための酸化シリコン膜１７の溝１７ａの側壁（垂直部）に多結晶シリコン膜２０ａが存在することによって、カギ型ハードマスクの肩部（多結晶シリコン膜１８と多結晶シリコン膜２０ａとの接合部）が酸化シリコン膜１７のエッチング時のエッチングによって、そのエッチング条件が異常化してエッチングされて後退したとしても、カギ型ハードマスクの垂直部（溝１７ａの側壁の多結晶シリコン膜２０ａ）が存在し、接続孔２１のパターン寸法は変わることがないので、微細構造の接続孔２１を高い寸法精度をもって形成することができる。
【００６２】
また、カギ型ハードマスクを使用したエッチング技術によって、接続孔２１を形成しているので、カギ型ハードマスクのパターン寸法を維持したまま、接続孔２１の側面を垂直方向にエッチングして形成することができるので、深い接続孔２１であっても、カギ型ハードマスクを使用していない従来のフォトリソグラフィ技術と選択エッチング技術とを使用した接続孔の形成時における加工限界を超えた微小な加工寸法をもって接続孔２１を形成でき、しかも高い寸法精度で微細加工をもって接続孔２１を形成することができる。この場合、本発明者が検討した結果、接続孔２１のアスペクト比が３以上の場合でも、垂直な側面を有する微細構造の接続孔２１を形成できる。
【００６３】
したがって、接続孔２１とそれと隣接しているビット線としての配線層１６とが接触するという不良が防止できることによって、高性能でしかも高い製造歩留りの半導体集積回路装置およびその製造方法とすることができる。
【００６４】
また、前述した本実施の形態の半導体集積回路装置およびその製造方法によれば、半導体基板１の選択的な領域に、溝１ａに埋め込まれている酸化シリコン膜６ａからなる素子分離用絶縁膜を形成することができ、平坦化された半導体基板１の領域にその半導体基板１の表面と同一の平面を有する素子分離用絶縁膜としての酸化シリコン膜６ａを形成することができる。
【００６５】
この場合、多結晶シリコン膜３と多結晶シリコン膜５ａは、カギ型ハードマスクとしての機能を有し、開口部２ｂおよび溝１ａを形成するための酸化シリコン膜２の溝２ａの側壁（垂直部）に多結晶シリコン膜５ａが存在することによって、カギ型ハードマスクの肩部（多結晶シリコン膜３と多結晶シリコン膜５ａとの接合部）が酸化シリコン膜２のエッチング時のエッチングによって、そのエッチング条件が異常化してエッチングされて後退したとしても、カギ型ハードマスクの垂直部（溝２ａの側壁の多結晶シリコン膜５ａ）が存在し、開口部２ｂおよび溝１ａのパターン寸法は変わることがないので、微細構造の開口部２ｂおよび溝１ａを高い寸法精度をもって形成することができる。
【００６６】
また、カギ型ハードマスクを使用したエッチング技術によって、開口部２ｂおよび溝１ａを形成しているので、カギ型ハードマスクのパターン寸法を維持したまま、開口部２ｂおよび溝１ａの側面を垂直方向にエッチングして形成することができるので、深い溝１ａであっても、カギ型ハードマスクを使用していない従来のフォトリソグラフィ技術と選択エッチング技術とを使用した溝の形成時における加工限界を超えた微小な加工寸法をもって溝１ａを形成でき、しかも高い寸法精度で微細加工をもって溝１ａを形成することができる。
【００６７】
したがって、微細構造の溝１ａをもって、素子分離用絶縁膜としての酸化シリコン膜６ａを形成できることによって、高性能でしかも高い製造歩留りの半導体集積回路装置およびその製造方法とすることができる。
【００６８】
さらに、前述した本実施の形態の半導体集積回路装置およびその製造方法によれば、酸化シリコン膜２６の溝３０に埋め込まれているアルミニウム層３１ａからなる配線層（ダマシン配線層）を形成することができ、平坦化された酸化シリコン膜２６の領域にその酸化シリコン膜２６の表面と同一の平面を有する配線層としてのアルミニウム層３１ａを形成することができる。
【００６９】
この場合、多結晶シリコン膜２７と多結晶シリコン膜２９ａは、カギ型ハードマスクとしての機能を有し、溝３０を形成するための酸化シリコン膜２６の溝２６ａの側壁（垂直部）に多結晶シリコン膜２９ａが存在することによって、カギ型ハードマスクの肩部（多結晶シリコン膜２７と多結晶シリコン膜２９ａとの接合部）が酸化シリコン膜２６のエッチング時のエッチングによって、そのエッチング条件が異常化してエッチングされて後退したとしても、カギ型ハードマスクの垂直部（溝２６ａの側壁の多結晶シリコン膜２９ａ）が存在し、溝３０のパターン寸法は変わることがないので、微細構造の溝３０を高い寸法精度をもって形成することができる。
【００７０】
また、カギ型ハードマスクを使用したエッチング技術によって、溝３０を形成しているので、カギ型ハードマスクのパターン寸法を維持したまま、溝３０の側面を垂直方向にエッチングして形成することができるので、深い溝３０であっても、カギ型ハードマスクを使用していない従来のフォトリソグラフィ技術と選択エッチング技術とを使用した溝の形成時における加工限界を超えた微小な加工寸法をもって溝３０を形成でき、しかも高い寸法精度で微細加工をもって溝３０を形成することができる。
【００７１】
したがって、微細構造の溝３０をもって、配線層としてのアルミニウム３１ａを形成できることによって、高性能でしかも高い製造歩留りの半導体集積回路装置およびその製造方法とすることができる。
【００７２】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７３】
例えば、本発明の半導体集積回路装置およびその製造方法は、溝に埋め込まれている素子分離用絶縁膜または接続孔あるいは溝に埋め込まれている配線層の少なくとも１種またはそれらを組み合わせた態様の半導体集積回路装置およびその製造方法に適用できる。
【００７４】
また、本発明の半導体集積回路装置およびその製造方法は、ＤＲＡＭ以外に、ＭＯＳＦＥＴ、ＣＭＯＳＦＥＴ、ＢｉＣＭＯＳＦＥＴなどを構成要素とするロジック系あるいはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  ）などのメモリ系などを有する種々の半導体集積回路装置およびその製造方法に適用できる。
【００７５】
さらに、本発明の半導体集積回路装置およびその製造方法は、半導体素子を形成する半導体基板を例えば絶縁層上に素子形成用の半導体層を設けてなるＳＯＩ基板などの基板に変更することができ、ＭＯＳＦＥＴ、ＣＭＯＳＦＥＴおよびバイポーラトランジスタなどの種々の半導体素子を組み合わせた態様の半導体集積回路装置およびその製造方法に適用できる。
【００７６】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００７７】
（１）．本発明の半導体集積回路装置の製造方法によれば、ＤＲＡＭにおけるＣＯＢ型メモリセルのキャパシタの下部電極と半導体基板などの基板に形成されているＭＯＳＦＥＴのドレインとなっている半導体領域の上のプラグとを電気的に接続するために、その間の領域の酸化シリコン膜などの絶縁膜に接続孔を形成した後、その接続孔にプラグを形成することができる。
【００７８】
この場合、カギ型ハードマスクを使用したエッチング技術によって、接続孔を形成しているので、カギ型ハードマスクのパターン寸法を維持したまま、接続孔の側面を垂直方向にエッチングして形成することができるので、深い接続孔であっても、カギ型ハードマスクを使用していない従来のフォトリソグラフィ技術と選択エッチング技術とを使用した接続孔の形成時における加工限界を超えた微小な加工寸法をもって接続孔を形成でき、しかも高い寸法精度で微細加工をもって接続孔を形成することができる。この場合、本発明者が検討した結果、接続孔のアスペクト比が３以上の場合でも、垂直な側面を有する微細構造の接続孔を形成できる。
【００７９】
したがって、接続孔とそれと隣接しているビット線としての配線層とが接触するという不良が防止できることによって、高性能でしかも高い製造歩留りの半導体集積回路装置およびその製造方法とすることができる。
【００８０】
（２）．本発明の半導体集積回路装置の製造方法によれば、半導体基板などの基板の選択的な領域に、溝に埋め込まれている酸化シリコン膜などからなる素子分離用絶縁膜を形成することができ、平坦化された半導体基板などの基板の領域にその基板の表面と同一の平面を有する素子分離用絶縁膜を形成することができる。
【００８１】
この場合、カギ型ハードマスクを使用したエッチング技術によって、カギ型ハードマスクの下部の絶縁膜における開口部および基板における溝を形成しているので、カギ型ハードマスクのパターン寸法を維持したまま、開口部および溝の側面を垂直方向にエッチングして形成することができるので、深い溝であっても、カギ型ハードマスクを使用していない従来のフォトリソグラフィ技術と選択エッチング技術とを使用した溝の形成時における加工限界を超えた微小な加工寸法をもって溝を形成でき、しかも高い寸法精度で微細加工をもって溝を形成することができる。
【００８２】
したがって、微細構造の溝をもって、素子分離用絶縁膜を形成できることによって、高性能でしかも高い製造歩留りの半導体集積回路装置およびその製造方法とすることができる。
【００８３】
（３）．本発明の半導体集積回路装置の製造方法によれば、酸化シリコン膜などの絶縁膜の溝に埋め込まれている配線層（ダマシン配線層）を形成することができ、平坦化された酸化シリコン膜などの絶縁膜の領域にその表面と同一の平面を有する配線層を形成することができる。
【００８４】
この場合、カギ型ハードマスクを使用したエッチング技術によって、溝を形成しているので、カギ型ハードマスクのパターン寸法を維持したまま、溝の側面を垂直方向にエッチングして形成することができるので、深い溝であっても、カギ型ハードマスクを使用していない従来のフォトリソグラフィ技術と選択エッチング技術とを使用した溝の形成時における加工限界を超えた微小な加工寸法をもって溝を形成でき、しかも高い寸法精度で微細加工をもって溝を形成することができる。
【００８５】
したがって、微細構造の溝をもって、配線層を形成できることによって、高性能でしかも高い製造歩留りの半導体集積回路装置およびその製造方法とすることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図２】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図３】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図４】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図５】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図６】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図７】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図８】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図９】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図１０】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図１１】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図１２】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図１３】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図１４】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図１５】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図１６】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図１７】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図１８】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図１９】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図２０】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図２１】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図２２】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図２３】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【符号の説明】
１  半導体基板（基板）
１ａ  溝
２  酸化シリコン膜（絶縁膜）
２ａ  溝
２ｂ  開口部
３  多結晶シリコン膜（第１のマスク膜）
４  レジスト膜
５  多結晶シリコン膜（第２のマスク膜）
５ａ  多結晶シリコン膜（サイドウォール）
６  酸化シリコン膜（絶縁膜）
６ａ  酸化シリコン膜（分離膜）
７  ゲート絶縁膜
８  ゲート電極
９  絶縁膜
１０  側壁絶縁膜（サイドウォールスペーサ）
１１  ゲート領域
１２  半導体領域
１３  酸化シリコン膜
１４  プラグ
１５  酸化シリコン膜（絶縁膜）
１６  配線層
１７  酸化シリコン膜（絶縁膜）
１７ａ  溝
１８  多結晶シリコン膜（第１のマスク膜）
１９  レジスト膜
２０  多結晶シリコン膜（第２のマスク膜）
２０ａ  多結晶シリコン膜（サイドウォール）
２１  接続孔
２２  プラグ
２３  キャパシタの下部電極
２４  キャパシタの誘電体膜
２５  キャパシタの上部電極
２６  酸化シリコン膜（絶縁膜）
２６ａ  溝
２７  多結晶シリコン膜（第１のマスク膜）
２８  レジスト膜
２９  多結晶シリコン膜（第２のマスク膜）
２９ａ  多結晶シリコン膜（サイドウォール）
３０  溝
３１  アルミニウム層（導電性層）
３１ａ  アルミニウム層（配線層）
【図１】
0003614267.tif 000002
【図２】
0003614267.tif 000003
【図３】
0003614267.tif 000004
【図４】
0003614267.tif 000005
【図５】
0003614267.tif 000006
【図６】
0003614267.tif 000007
【図７】
0003614267.tif 000008
【図８】
0003614267.tif 000009
【図９】
0003614267.tif 000010
【図１０】
0003614267.tif 000011
【図１１】
0003614267.tif 000012
【図１２】
0003614267.tif 000013
【図１３】
0003614267.tif 000014
【図１４】
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【図１５】
0003614267.tif 000016
【図１６】
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【図１７】
0003614267.tif 000018
【図１８】
0003614267.tif 000019
【図１９】
0003614267.tif 000020
【図２０】
0003614267.tif 000021
【図２１】
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【図２２】
0003614267.tif 000023
【図２３】
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