(57)【特許請求の範囲】
【請求項１】
絶縁基板上に形成されたＭＯＳＦＥＴを備える半導体装置であって、
第１の導電型の半導体で構成されたソース領域及びドレイン領域と、
前記第１の導電型とは異なる第２の導電型の半導体で構成されたゲート領域と、
前記ソース領域及びドレイン領域の間に形成され、前記ソース領域及びドレイン領域の不純物濃度より低い不純物濃度の第１の導電型の半導体で構成され且つチャネル形成可能なチャネル形成可能領域と、
前記ソース領域及びドレイン領域の間であり且つ前記チャネル形成可能領域の下部に形成され、前記第２の導電型の半導体で構成されたチャネル下部領域と、を備え、
前記ソース領域と前記チャネル下部領域との間に、順方向バイアス電圧が印加されていることを特徴とする半導体装置。
【請求項２】
絶縁基板上に形成されたＭＯＳＦＥＴを備える半導体装置であって、
ｎ型の半導体で構成されたソース領域及びドレイン領域と、
ｐ型の半導体で構成されたゲート領域と、
前記ソース領域及びドレイン領域の間に形成され、前記ソース領域及びドレイン領域の不純物濃度より低い不純物濃度のｎ型の半導体で構成され且つチャネル形成可能なチャネル形成可能領域と、
前記ソース領域及びドレイン領域の間であり且つ前記チャネル形成可能領域の下部に形成され、ｐ型の半導体で構成されたチャネル下部領域と、を備え、
前記ソース領域と前記チャネル下部領域との間に、前記ソース領域が低電位側となるように、バイアス電圧が印加されていることを特徴とする半導体装置。
【請求項３】
絶縁基板上に形成されたＭＯＳＦＥＴを備える半導体装置であって、
ｐ型の半導体で構成されたソース領域及びドレイン領域と、
ｎ型の半導体で構成されたゲート領域と、
前記ソース領域及びドレイン領域の間に形成され、前記ソース領域及びドレイン領域の不純物濃度より低い不純物濃度のｐ型の半導体で構成され且つチャネル形成可能なチャネル形成可能領域と、
前記ソース領域及びドレイン領域の間であり且つ前記チャネル形成可能領域の下部に形成され、前記ｎ型の半導体で構成されたチャネル下部領域と、を備え、
前記ソース領域と前記チャネル下部領域との間に、前記ソース領域が高電位側となるように、バイアス電圧が印加されていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばＳＯＳ構造の半導体装置におけるノイズを低減するための技術に関する。
【０００２】
【従来の技術】
図６は従来のＳＯＳ構造のＭＯＳＦＥＴの断面構造を示す模式的説明図であり、このＭＯＳＦＥＴは、サファイア基板１上に設けられた単結晶シリコンによって構成されるソース２（ｎ＋  、ｎ型半導体）とドレイン（ｎ＋  、ｎ型半導体）３とが形成され、さらに、この単結晶シリコンの上部にはゲート酸化膜５、電極として機能するｎ＋  型の多結晶シリコン６、ＳｉＯ２  層７とが積層され積層部の両側面にはスペーサ４ａ、４ｂが設けられている。
【０００３】
そして、多結晶シリコン６に電圧を印可すると、ソース２・ドレイン３間のｐ型半導体の領域に１００（Å）程度の厚みのチャネル８が形成されて、ソース２・ドレイン３間に電流が流れることによって導通動作が行われる。この際、ゲート酸化膜５と単結晶シリコンとの界面での電子の散乱が発生して、チャネル８内に留まらずにドリフトする電子が多数発生し、サファイア基板１と単結晶シリコンとの界面にドリフト電子が多数トラップ、デトラップされていた。
【０００４】
【発明が解決しようとする課題】
しかしながら、電子の散乱が多くなりドリフト電子が前記界面に多数トラップ、デトラップされることは電子のゆらぎが大きくなることを意味し、このゆらぎがノイズ源となっていた。
【０００５】
従来のものでは、その１／ｆノイズがバルク型のものの１００倍程度まで大きくなっていた。
本発明は、このような従来の課題を解決するためになされたもので、その目的は、ＳＯＳ等の絶縁基板上に形成されたＭＯＳＦＥＴを備える半導体装置の１／ｆノイズを抑制することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、請求項１に係る発明は、絶縁基板上に形成されたＭＯＳＦＥＴを備える半導体装置であって、第１の導電型の半導体で構成されたソース領域及びドレイン領域と、前記第１の導電型とは異なる第２の導電型の半導体で構成されたゲート領域と、前記ソース領域及びドレイン領域の間に形成され、前記ソース領域及びドレイン領域の不純物濃度より低い不純物濃度の第１の導電型の半導体で構成され且つチャネル形成可能なチャネル形成可能領域と、前記ソース領域及びドレイン領域の間であり且つ前記チャネル形成可能領域の下部に形成され、前記第２の導電型の半導体で構成されたチャネル下部領域と、を備え、前記ソース領域と前記チャネル下部領域との間に、順方向バイアス電圧が印加されていることを特徴する半導体装置である。
【０００７】
また、請求項２に係る発明は、絶縁基板上に形成されたＭＯＳＦＥＴを備える半導体装置であって、ｎ型の半導体で構成されたソース領域及びドレイン領域と、ｐ型の半導体で構成されたゲート領域と、前記ソース領域及びドレイン領域の間に形成され、前記ソース領域及びドレイン領域の不純物濃度より低い不純物濃度のｎ型の半導体で構成され且つチャネル形成可能なチャネル形成可能領域と、前記ソース領域及びドレイン領域の間であり且つ前記チャネル形成可能領域の下部に形成され、ｐ型の半導体で構成されたチャネル下部領域と、を備え、前記ソース領域と前記チャネル下部領域との間に、前記ソース領域が低電位側となるように、バイアス電圧が印加されていることを特徴とする半導体装置である。
さらに、請求項３に係る発明は、絶縁基板上に形成されたＭＯＳＦＥＴを備える半導体装置であって、ｐ型の半導体で構成されたソース領域及びドレイン領域と、ｎ型の半導体で構成されたゲート領域と、前記ソース領域及びドレイン領域の間に形成され、前記ソース領域及びドレイン領域の不純物濃度より低い不純物濃度のｐ型の半導体で構成され且つチャネル形成可能なチャネル形成可能領域と、前記ソース領域及びドレイン領域の間であり且つ前記チャネル形成可能領域の下部に形成され、前記ｎ型の半導体で構成されたチャネル下部領域と、を備え、前記ソース領域と前記チャネル下部領域との間に、前記ソース領域が高電位側となるように、バイアス電圧が印加されていることを特徴とする半導体装置である。
【０００８】
請求項１から請求項３に係る発明によれば、チャネル形成可能領域で形成されるチャネル層が厚くなり、チャネル形成可能領域の深い場所を電子が多く流れるため電子の界面散乱が小さくなり、電子のゆらぎにより発生するノイズが低減される結果、１／ｆノイズが低減される。
【００１０】
また、ソース領域とチャネル下部領域との間に、順方向バイアス電圧を印加することによって、例えばチャネルからドリフトされてきた電子が絶縁基板界面に到達しにくくなり、絶縁基板界面によるトラップ、デトラップが生じにくくなり１／ｆノイズが一層低減されることになる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しつつ説明する。
図１は本発明の実施形態である半導体装置の断面図、図２はその平面図であり、図２中の切断線Ａ−Ａで切断したものを矢印方向から見た断面図が図１となる。なお、理解の容易化のため平面図において、適宜断面図に現れる構成要素（後に説明するスペーサ、ＳｉＯ２  層）を省略している。
【００１２】
この半導体装置は、サファイア基板１０上に設けられた単結晶シリコンによって構成されるソース２０（ｎ＋  、ｎ型半導体）とドレイン（ｎ＋  、ｎ型半導体）３０とが形成され、さらに、この単結晶シリコンの上部にはゲート酸化膜５０、電極として機能するｐ＋  型の多結晶シリコン６０、保護膜として機能するＳｉＯ２  層７０とが積層され積層部の両側面にはＳｉＯ２  からなるスペーサ４０ａ、４０ｂが設けられている。
【００１３】
そして、ソース２０とドレイン３０との間には、ｐ−  型の単結晶シリコン１００とこの上に形成されたｎ−  型の単結晶シリコン１１０とが設けられていると共に、バイアス電圧８０がソース２０側が低電位側となるように印可されている。
【００１４】
また、図２に示すように、多結晶シリコン６０にはコンタクトホール９０が設けられていると共に、バイアス電圧印可用電極であるボディコンタクト用電極９４を備えるｐ＋  型の領域であるボディコンタクト部９３が、このボディコンタクト部９３とドレイン３０（ソース２０）との電気的絶縁を図るための空乏層９２を挟んで単結晶シリコン層と対向して配置されていると共に、このボディコンタクト部９３はｐ−  型領域１００と電気的に接続されている。
【００１５】
次に、このような構造の半導体装置の製造方法を図３を参照して説明する。
まず、サファイア基板１上に、エピタキシャル成長によって厚さ２０００（Å）の単結晶シリコンを形成する（図３（ａ））。
【００１６】
次に、単結晶の上に１００（Å）の酸化膜（ＳｉＯ２  ）を形成し、マスク部材で所望のパターンのマスキングを行い、イオン注入を行う。１ｃｍ２  当たり５×１０１２個の濃度のイオン化ボロン（Ｂ＋  ）を７０（ｋｅＶ）のエネルギーでイオン注入すると共に、１ｃｍ２  当たり１×１０１３個の濃度のイオン化リン（Ｐ＋  ）を４０（ｋｅＶ）のエネルギーでイオン注入する。この結果、ｎ−  領域とその下方のｐ−  領域とが形成される（図３（ｂ））。なお、イオン化ボロンの注入はしきい値電圧を調整するため、イオン化リンの注入はサファイア・単結晶シリコン界面を低抵抗化するために行う。
【００１７】
次に、前工程で形成した酸化膜、マスク部材を取り除き、８５０°Ｃ、水素と酸素の混合ガスの雰囲気内でシリコン表面を酸化させて厚さ１００（Å）のゲート酸化膜５０を形成し、その上にＣＶＤによって厚さ３０００（Å）の多結晶シリコン６０を形成する。さらに、１ｃｍ２  当たり５×１０１４個のフッ化ボロンイオン（ＢＦ２  ＋  ）を３０（ｋｅＶ）のエネルギーでイオン注入する（図３（ｃ））。
【００１８】
次に、ＣＶＤによって厚さ３０００（Å）のＳｉＯ２  を堆積させてＳｉＯ２  層７０を形成し、ゲート電極パターンを形成した後に９００°Ｃ、窒素ガスの雰囲気内で１時間アニール処理を行って、多結晶シリコン６０の活性化、および、ｎ−  領域１１０とｐ−  領域１００の相互拡散を行う。なお、リンとボロンの拡散係数は略同一で濃度は前述した様にリンの方が濃いため両領域の境界部はサファイア・シリコン界面より３００（Å）程度の位置に設けられる（図３（ｄ））。
【００１９】
次に、１ｃｍ２  当たり１×１０１３個の濃度のイオン化リン（Ｐ＋  ）を６０（ｋｅＶ）のエネルギーでイオン注入して、領域１００、１１０の両側にｎ型の領域を形成する（図３（ｅ））。
【００２０】
次に、スペーサ用のＳｉＯ２  を堆積し（図３（ｆ））、これを異方性エッチングしてスペーサ４０ａ、４０ｂを形成する。そして、１ｃｍ２  当たり２×１０１５個の濃度の砒素イオン（Ａｓ＋  ）を１５０（ｋｅＶ）のエネルギーでイオン注入して、ｎ＋  の領域を形成してソース２０、ドレイン３０を形成する（図３（ｇ））。なお、前述したボディコンタクト部９３に対し、１ｃｍ２  当たり２×１０１５個の濃度のフッ化ボロンイオン（ＢＦ２  ＋  ）を６０（ｋｅＶ）のエネルギーでイオン注入を行いｐ＋  型の領域にしておけば良い。以上のような製造工程によって図１に示す半導体装置を製造することができる。
【００２１】
さて、図１に示す半導体装置の多結晶シリコン６０に電圧を印可するとチャネル１５０が形成されて導通状態となるが、この時のしきい値電圧は、多結晶シリコン６０をｐ型としかつｎ−  領域１１０を形成したので、従来通りの０．６（Ｖ）程度である。そして、シリコン基板上の単結晶シリコンは同じ導電型（ｎ型）となり深さ方向の障壁が小さくなるので、チャネル１５０の厚みが５００（Å）程度と従来より厚くなり、ｎ−  領域１１０とゲート酸化膜５０との界面から基板方向に深い領域で電子が多く流れるため電子の界面散乱が少なくなり、１／ｆノイズを抑制することが可能となる。
【００２２】
さらに、ｐ−  領域１００には、ソース側を低電位側としたバイアス電圧が印可されているため、ドリフト電子はサファイア界面に到達せずボディコンタクト用電極９４によって外部に吐き出され、界面によるトラップ、デトラップが生じにくくなり一層１／ｆノイズを抑制することが可能となる。
【００２３】
図４に第２の実施の形態の半導体装置の断面図を示す。この実施の形態の半導体装置はＰ型ＭＯＳＦＥＴである点に特徴がある。
この半導体装置は、サファイア基板１０上に設けられた単結晶シリコンによって構成されるソース２１（ｐ＋  、ｐ型半導体）とドレイン（ｐ＋  、ｐ型半導体）３１とが形成され、さらに、この単結晶シリコンの上部にはゲート酸化膜５０、電極として機能するｎ＋  型の多結晶シリコン６０、保護膜として機能するＳｉＯ２  層７０とが積層され積層部の両側面にはＳｉＯ２  からなるスペーサ４０ａ、４０ｂが設けられている。
【００２４】
そして、ソース２１とドレイン３１との間には、ｎ−  型の単結晶シリコン１０１とこの上に形成されたｐ−  型の単結晶シリコン１１１とが設けられていると共に、バイアス電圧８１（例えば−０．５（ｖ））がソース２１側が高電圧側となるように印可されている。このような装置は、単結晶および多結晶シリコンが図示したような導電型となるようにイオン注入を変更すれば、図３と同様な製造工程で製造することが可能となる。
【００２５】
さて、多結晶シリコン６１に電圧を印可するとチャネル１５１が形成されて導通状態となるが、この時のしきい値電圧は、多結晶シリコン６１をｎ型としかつｐ−  領域１１１を形成したので、従来通りの０．６（Ｖ）程度である。そして、シリコン基板上の単結晶シリコンは同じ導電型（ｐ型）となり深さ方向の障壁が小さくなるので、チャネル１５１の厚みが５００（Å）程度と従来より厚くなり、ｐ−  領域１１１とゲート酸化膜５０との界面から基板方向に深い領域で電子が多く流れるため電子の界面散乱が少なくなり、１／ｆノイズを抑制することが可能となる。
【００２６】
さらに、ｎ−  領域１０１には、ソース側を高電位側としたバイアス電圧が印可されているため、ドリフト電子はサファイア界面に到達せずボディコンタクト用電極９４によって外部に吐き出され、界面によるトラップ、デトラップが生じにくくなり一層１／ｆノイズを抑制することが可能となる。
【００２７】
図５に第３の実施の形態の半導体装置の断面図を示す。この実施の形態の半導体装置はバイアス電圧を印可せずチャネル厚みのみを厚くする点に特徴がある。この半導体装置は、サファイア基板１０上に設けられた、７００Å程度の比較的薄い単結晶シリコンによって構成されるソース２２（ｎ＋  、ｎ型半導体）とドレイン（ｎ＋  、ｎ型半導体）３２とが形成され、さらに、この単結晶シリコンの上部にはゲート酸化膜５０、電極として機能するｐ＋  型の多結晶シリコン６０、保護膜として機能するＳｉＯ２  層７０とが積層され積層部の両側面にはＳｉＯ２  からなるスペーサ４０ａ、４０ｂが設けられている。
【００２８】
そして、ソース２２とドレイン３２との間には、７００Å程度の比較的薄いｎ−  型の単結晶シリコン１１２が設けられている。このような装置は、図１におけるｐ−  領域１００を形成しないように工程変更を行えば、図３と同様な製造工程で製造することが可能となる。
【００２９】
さて、多結晶シリコン６０に電圧を印可するとチャネル１５２が形成されて導通状態となるが、この時のしきい値電圧は、多結晶シリコン６０をｐ型としかつｎ−  領域１１２を形成したので、従来通りの０．６（Ｖ）程度である。そして、シリコン基板上の単結晶シリコンは同じ導電型（ｎ型）となり深さ方向の障壁が小さくなるので、チャネル１５２の厚みが５００（Å）程度と従来より厚くなり、ｎ−  領域１１２とゲート酸化膜５０との界面から基板方向に深い領域で電子が多く流れるため電子の界面散乱が少なくなり、１／ｆノイズを抑制することが可能となる。この実施の形態によれば、バイアス電圧を印可せずにチャネル厚さを厚くすることのみを行っているので、より簡単な構成で１／ｆノイズを抑制することが可能となる。例えばバディコンタクト部９３が不要となるので、製造工程が一層単純化されて低コスト化を図ることが可能になる。
【００３０】
以上説明してきた本発明の実施の形態によれば、チャネル厚みを従来より厚くすることや、バイアス電圧によりドリフト電子をサファイア基板に到達しないようにすることによって、電子の界面散乱や電子の界面トラップ、デトラップを抑制して１／ｆノイズを抑制したＳＯＳ構造のＭＯＳＦＥＴを実現することが可能になる。
【００３１】
【発明の効果】
以上説明したように、請求項１から請求項３に係る発明によれば、チャネル形成可能領域の深い場所を電子が多く流れるため電子の界面散乱が小さくなり、１／ｆノイズが低減される。
【００３２】
また、ソース領域とチャネル下部領域との間に、順方向バイアス電圧を印加することによって、絶縁基板界面によるトラップ、デトラップが生じにくくなり１／ｆノイズが一層低減される。
【図面の簡単な説明】
【図１】本発明に係る実施形態の半導体装置の断面図である。
【図２】本発明に係る実施形態の半導体装置の平面図である。
【図３】半導体装置の製造工程を説明する説明図である。
【図４】本発明に係る第２の実施形態の半導体装置の断面図である。
【図５】本発明に係る第３の実施形態の半導体装置の断面図である。
【図６】従来技術の説明図である。
【符号の説明】
１０  サファイア基板
２０  ソース
２１  ソース
２２  ソース
３０  ドレイン
３１  ドレイン
３２  ドレイン
４０ａ  スペーサ
４０ｂ  スペーサ
５０  ゲート酸化膜
６０  多結晶シリコン
６１  多結晶シリコン
７０  ＳｉＯ２  層
８０  バイアス電圧
８１  バイアス電圧
９０  コンタクトホール
９２  空乏層
９３  ボディコンタクト部
９４  ボディコンタクト用電極
１００  ｐ−  領域
１０１  ｎ−  領域
１１０  ｎ−  領域
１１１  ｐ−  領域
１１２  ｎ−  領域
１５０  チャネル
１５１  チャネル
１５２  チャネル
【図１】
0003628513.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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