(57)【特許請求の範囲】
【請求項１】
半導体基板の表面に形成された第１半導体領域と、
前記半導体基板の表面に、前記第１半導体領域と離隔して形成された第２半導体領域と、
前記第１半導体領域と第２半導体領域との間の前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第１半導体領域、第２半導体領域、及びゲート電極を覆うように、前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された第１、第２下部電極と、
前記層間絶縁膜内に形成され、前記第１下部電極と前記第１半導体領域とに電気的に接触した第１コンタクトプラグと、
前記層間絶縁膜内に前記第１コンタクトプラグと離隔して形成され、前記第２下部電極と前記第１半導体領域とに電気的に接触した第２コンタクトプラグと、
前記第１下部電極上に形成された第１強誘電体膜と、
前記第２下部電極上に形成された第２強誘電体膜と、
前記第１強誘電体膜上に形成された第１上部電極と、
前記第２強誘電体膜上に形成された第２上部電極と、
を具備し、前記第１上部電極、前記第1強誘電体膜、及び前記第１下部電極と、前記第２上部電極、前記第２強誘電体膜、及び前記第２下部電極とが1回のフォトリソグラフィ工程により形成された構造を有することを特徴とする半導体装置。
【請求項２】
半導体基板の表面に形成された第１半導体領域と、
前記半導体基板の表面に、前記第１半導体領域と離隔して形成された第２半導体領域と、
前記第１半導体領域と第２半導体領域との間の前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第１半導体領域、第２半導体領域、及びゲート電極を覆うように、前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された第１、第２下部電極と、
前記層間絶縁膜内に形成され、前記第１半導体領域と前記第１、第２下部電極とに接触したコンタクトプラグと、
前記第１下部電極上に形成された第１強誘電体膜と、
前記第２下部電極上に形成された第２強誘電体膜と、
前記第１強誘電体膜上に形成された第１上部電極と、
前記第２強誘電体膜上に形成された第２上部電極と、
を具備し、前記第１上部電極、前記第1強誘電体膜、及び前記第１下部電極と、前記第２上部電極、前記第２強誘電体膜、及び前記第２下部電極とが1回のフォトリソグラフィ工程により形成された構造を有することを特徴とする半導体装置。
【請求項３】
前記第１コンタクトプラグと第２コンタクトプラグは、前記第１、第２下部電極と前記第１半導体領域との間の前記層間絶縁膜中で一体となり、一体となったコンタクトプラグは前記第１半導体領域に接触していることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ゲート電極上にはキャップ絶縁膜が形成されており、前記コンタクトプラグは、前記キャップ絶縁膜に接触していることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第１下部電極と前記第２下部電極とが離隔していることを特徴とする請求項１乃至４のいずれか１つに記載の半導体装置。
【請求項６】
前記第１下部電極と前記第２下部電極とが一体に形成されていることを特徴とする請求項１乃至４のいずれか１つに記載の半導体装置。
【請求項７】
前記第１下部電極と前記第２下部電極とが一体に形成され、前記第１強誘電体膜と前記第２強誘電体膜とが一体に形成されていることを特徴とする請求項１乃至４のいずれか１つに記載の半導体装置。
【請求項８】
前記第１上部電極は、前記第２半導体領域に接続されていることを特徴とする請求項１乃至７のいずれか１つに記載の半導体装置。
【請求項９】
前記第１下部電極、第１強誘電体膜、及び第１上部電極により第１強誘電体キャパシタが構成され、前記第２下部電極、第２強誘電体膜、及び第２上部電極により第２強誘電体キャパシタが構成されていることを特徴とする請求項１乃至８のいずれか１つに記載の半導体装置。
【請求項１０】
前記第１半導体領域がソース、前記第２半導体領域がドレイン、あるいは前記第１半導体領域がドレイン、前記第２半導体領域がソースのいずれかであって、前記ゲート電極、ソース、ドレイン、及び半導体基板によりセルトランジスタが構成されていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記セルトランジスタの前記ソースとドレインとの間に前記第１強誘電体キャパシタの前記第１下部電極と第１上部電極とをそれぞれ接続し、これをユニットセルとし、このユニットセルが複数直列に接続されて並列ユニット直列接続型強誘電体メモリが構成されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
半導体基板の表面に形成された複数の第１半導体領域と、
前記半導体基板の表面に、前記複数の第１半導体領域と離隔して形成された複数の第２半導体領域と、
前記複数の第１半導体領域と複数の第２半導体領域との間の前記半導体基板上に形成された複数のゲート絶縁膜と、
前記複数のゲート絶縁膜上に形成された複数のゲート電極と、
前記複数の第１半導体領域、複数の第２半導体領域、及び複数のゲート電極を覆うように、前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された複数の第１下部電極と、
前記層間絶縁膜上に、前記複数の第１下部電極と離隔して形成された複数の第２下部電極と、
前記層間絶縁膜内に形成され、前記複数の第１半導体領域と前記複数の第１、第２下部電極とに接触した複数のコンタクトプラグと、
前記複数の第１下部電極上に形成された複数の第１強誘電体膜と、
前記複数の第２下部電極上に形成された複数の第２強誘電体膜と、
前記複数の第１強誘電体膜上に形成された複数の第１上部電極と、
前記複数の第２強誘電体膜上に形成された複数の第２上部電極と、
を具備し、前記複数の第１上部電極、前記複数の第1強誘電体膜、及び前記複数の第１下部電極と、前記複数の第２上部電極、前記複数の第２強誘電体膜、及び前記複数の第２下部電極とが1回のフォトリソグラフィ工程により形成された構造を有することを特徴とする半導体装置。
【請求項１３】
前記コンタクトプラグは、前記ゲート電極の配列方向に沿った断面の幅が、前記第１半導体領域を狭持する前記ゲート電極間の間隔より大きいことを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記コンタクトプラグは、前記第１半導体領域を狭持する２つの前記ゲート電極をマスク材としたセルフアライン法により形成されており、前記コンタクトプラグの１部が前記２つのゲート電極の上方にオーバーラップしていることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
半導体基板上に、ゲート絶縁膜を介在してゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板表面に、ソース及びドレイン拡散層を形成する工程と、
前記半導体基板上に、前記ゲート電極、及び前記ソース及びドレイン拡散層を覆うように第１層間絶縁膜を形成する工程と、
前記ソース及びドレイン拡散層上の前記第１層間絶縁膜に、埋め込み配線とこの埋め込み配線の一部から前記ソース及びドレイン拡散層まで到達する第１コンタクトプラグを形成する工程と、
前記第１コンタクトプラグ上を含む前記埋め込み配線上、及び第１層間絶縁膜上に、第２層間絶縁膜を形成する工程と、
前記埋め込み配線上の前記第２層間絶縁膜に、この第２層間絶縁膜の表面から前記埋め込み配線まで到達する一対の第２、第３コンタクトプラグを形成する工程と、
前記第２コンタクトプラグ上に、第１下部電極、第１強誘電体膜、及び第１上部電極の順で積層された第１強誘電体キャパシタを形成すると同時に、前記第３コンタクトプラグ上に、第２下部電極、第２強誘電体膜、及び第２上部電極の順で積層された第２強誘電体キャパシタを形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項１６】
前記第１下部電極と前記第２下部電極とが一体に形成されていることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第１下部電極と前記第２下部電極とが一体に形成され、前記第１強誘電体膜と前記第２強誘電体膜とが一体に形成されていることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１８】
前記第１上部電極、前記第1強誘電体膜、及び前記第１下部電極から構成された前記第１強誘電体キャパシタと、前記第２上部電極、前記第２強誘電体膜、及び前記第２下部電極から構成された前記第２強誘電体キャパシタとが1回のフォトリソグラフィ工程により形成されることを特徴とする請求項１５乃至１７のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、強誘電体膜を有する半導体装置及びその製造方法に関し、特に強誘電体メモリ（ＦｅＲＡＭ）における強誘電体キャパシタに関するものである。
【０００２】
【従来の技術】
近年、半導体メモリとしては、揮発性のＤＲＡＭ（Dynamic ＲＡＭ）、ＳＲＡＭ（Static ＲＡＭ）、不揮発性のＭＲＯＭ（Mask ＲＯＭ）、FlashＥＥＰＲＯＭ、及び強誘電体メモリ（ＦｅＲＡＭ）等が市場に出まわっている。
【０００３】
強誘電体メモリは、強誘電体の持つ特性の一つであるヒステリシス特性を利用し、強誘電体キャパシタの異なる二つの残留分極の大きさによって二値データを不揮発に記憶する。
【０００４】
従来の強誘電体メモリを構成するメモリセルには、ＤＲＡＭと同様にキャパシタとトランジスタを直列接続して形成されるものがある。このような強誘電体メモリでは、１回のフォトリソグラフィ工程で強誘電体キャパシタの加工が可能である。すなわち、強誘電体キャパシタの上部電極、下部電極、及びこれら上部電極と下部電極間の強誘電体膜の加工を、１回のフォトリソグラフィ工程で行うことができる。
【０００５】
また、従来の他の強誘電体メモリを構成するメモリセルには、以下のような構成を有するものがある。
【０００６】
セルトランジスタ（Ｔ）のソース、ドレイン間に強誘電体キャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したＴＣ並列ユニット直列接続型強誘電体メモリである。
【０００７】
図１１（ａ）は、従来のＴＣ並列ユニット直列接続型強誘電体メモリにおける強誘電体キャパシタの平面図であり、図１１（ｂ）は前記強誘電体キャパシタの構造を示す断面図である。
【０００８】
図１１（ｂ）に示すように、半導体基板１０１の表面には、ソース・ドレイン拡散層１０２が離隔して形成されている。これらソース・ドレイン拡散層１０２間の半導体基板１０１上には、ゲート絶縁膜１０３を介してセルトランジスタのゲート電極１０４が形成されている。
【０００９】
前記半導体基板１０１上には、層間絶縁膜１０５が形成されており、強誘電体キャパシタを構成する下部電極１０６、強誘電体膜１０７、上部電極１０８が前記層間絶縁膜１０５内に順に形成されている。下部電極１０６は１つの電極からなっており、この下部電極１０６上には強誘電体膜１０７が形成されている。強誘電体膜１０７上には、２つに分離された上部電極１０８が形成されている。さらに、下部電極１０６はセルトランジスタのソース・ドレイン拡散層１０２の接続されており、上部電極１０８は前記セルトランジスタの他方のソース・ドレイン拡散層１０２に接続されている。
【００１０】
このように、前記強誘電体メモリにおける強誘電体キャパシタは、１つの下部電極１０６上に１対の上部電極１０８が配置される構造を有している。なお、前記フォトリソグラフィ工程は、レジスト膜の形成、露光及び現像によるレジストパターンの形成、及びこのレジストパターンを用いてレジストパターン下の被加工膜を加工する工程を指す。
【００１１】
【発明が解決しようとする課題】
図１１（ａ）、図１１（ｂ）に示すようなＴＣ並列ユニット直列接続型強誘電体メモリでは、前述したように１つの下部電極１０６上に１対の上部電極１０８が配置される構造になるために、これら１つの下部電極１０６、及び１対の上部電極１０８を有するキャパシタを作成するには、最低２回のフォトリソグラフィ工程が必要になる。
【００１２】
詳述すると、以下のような工程となる。従来のＴＣ並列ユニット直列接続型強誘電体メモリでは、上部電極１０８を第１のマスク材で加工する。その後、１対の上部電極１０８を保護するように第２のマスク材を形成し、強誘電体膜１０７及び下部電極１０６を加工する。
【００１３】
このように２つのマスク材を使用する工程では、第１のマスク材と第２のマスク材との間に位置ずれが発生する。したがって、図１１（ａ）に示すように、第１のマスク材で加工する上部電極１０８と第２のマスク材で加工する下部電極１０６との間に、合わせずれ分１０９の余裕を設けておく必要がある。このため、キャパシタのセル面積がこの合わせずれ分大きくなり、このキャパシタを組み込んだ強誘電体メモリのチップ上の占有面積が大きくなってしまうという問題がある。
【００１４】
そこでこの発明は、前記課題に鑑みてなされたものであり、チップ上における一対のキャパシタの占有面積を小さくできる半導体装置及びその製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
前記目的を達成するために、この発明に係る半導体装置は、半導体基板の表面に形成された第１半導体領域と、前記半導体基板の表面に、前記第１半導体領域と離隔して形成された第２半導体領域と、前記第１半導体領域と第２半導体領域との間の前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第１半導体領域、第２半導体領域、及びゲート電極を覆うように、前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された第１、第２下部電極と、前記層間絶縁膜内に形成され、前記第１下部電極と前記第１半導体領域とに電気的に接触した第１コンタクトプラグと、前記層間絶縁膜内に前記第１コンタクトプラグと離隔して形成され、前記第２下部電極と前記第１半導体領域とに電気的に接触した第２コンタクトプラグと、前記第１下部電極上に形成された第１強誘電体膜と、前記第２下部電極上に形成された第２強誘電体膜と、前記第１強誘電体膜上に形成された第１上部電極と、前記第２強誘電体膜上に形成された第２上部電極とを具備し、前記第１上部電極、前記第1強誘電体膜、及び前記第１下部電極と、前記第２上部電極、前記第２強誘電体膜、及び前記第２下部電極とが1回のフォトリソグラフィ工程により形成された構造を有することを特徴とする。
【００１６】
前記目的を達成するために、この発明に係る半導体装置の製造方法は、半導体基板上に、ゲート絶縁膜を介在してゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板表面に、ソース及びドレイン拡散層を形成する工程と、前記半導体基板上に、前記ゲート電極、及び前記ソース及びドレイン拡散層を覆うように第１層間絶縁膜を形成する工程と、前記ソース及びドレイン拡散層上の前記第１層間絶縁膜に、埋め込み配線とこ埋め込み配線の一部から前記ソース及びドレイン拡散層まで到達する第１コンタクトプラグを形成する工程と、前記第１コンタクトプラグ上を含む前記埋め込み配線上、及び第１層間絶縁膜上に、第２層間絶縁膜を形成する工程と、前記埋め込み配線上の前記第２層間絶縁膜に、この第２層間絶縁膜の表面から前記埋め込み配線まで到達する一対の第２、第３コンタクトプラグを形成する工程と、前記第２コンタクトプラグ上に、第１下部電極、第１強誘電体膜、及び第１上部電極の順で積層された第１強誘電体キャパシタを形成すると同時に、前記第３コンタクトプラグ上に、第２下部電極、第２強誘電体膜、及び第２上部電極の順で積層された第２強誘電体キャパシタを形成する工程とを具備することを特徴とする。
【００１７】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１８】
ここで述べる半導体装置は、セルトランジスタと強誘電体キャパシタを有する強誘電体メモリである。この強誘電体メモリは、セルトランジスタ（Ｔ）のソース、ドレイン間に強誘電体キャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したＴＣ並列ユニット直列接続型強誘電体メモリである。
【００１９】
［第１の実施の形態］
まず、この発明の第１の実施の形態の強誘電体メモリ及びその製造方法について説明する。
【００２０】
図１（ａ）は第１の実施の形態の強誘電体メモリにおける強誘電体キャパシタのレイアウト図であり、図１（ｂ）はこの強誘電体メモリの構造を示す断面図である。
【００２１】
図１（ｂ）に示すように、半導体基板１１の表面には、ソース・ドレイン拡散層１２が離隔して形成されている。これらソース・ドレイン拡散層１２間の半導体基板１１上にはゲート絶縁膜１３が形成され、このゲート絶縁膜１３上にはセルトランジスタのゲート電極１４が形成されている。
【００２２】
前記半導体基板１１上には、ゲート電極１４を覆うように層間絶縁膜１５が形成され、この層間絶縁膜１５上には層間絶縁膜１６、１７が順に形成されている。層間絶縁膜１６上の層間絶縁膜１７内には、第１、第２の強誘電体キャパシタを構成する、下部電極１８Ａ、１８Ｂ、強誘電体膜１９Ａ、１９Ｂ、及び上部電極２０Ａ、２０Ｂが順に形成されている。これら第１の強誘電体キャパシタと第２の強誘電体キャパシタとで、ＴＣ並列ユニット直列接続型強誘電体メモリにおける、一対の強誘電体キャパシタを構成している。前記下部電極には、例えばＴｉＮまたはＩｒ、ＩｒＯｘ、Ｐｔを含む膜が用いられる。また、強誘電体膜には、例えばＰＺＴ膜が用いられ、上部電極には例えばＩｒＯｘまたはＩｒ、Ｐｔを含む膜が用いられる。
【００２３】
前記下部電極１８Ａ下の層間絶縁膜１６内には、この下部電極１８Ａに接触するコンタクトプラグ２１Ａが形成され、下部電極１８Ｂ下の層間絶縁膜１６内には、この下部電極１８Ｂに接触するコンタクトプラグ２１Ｂが形成されている。さらに、コンタクトプラグ２１Ａ、２１Ｂ下の層間絶縁膜１５内には、コンタクトプラグ２１Ａ、２１Ｂの双方に接触する埋め込み配線２２が形成されている。埋め込み配線２２下の層間絶縁膜１５内には、この埋め込み配線２２に接触するコンタクトプラグ２３が形成されている。このコンタクトプラグ２３は、ソース・ドレイン拡散層１２に接触している。
【００２４】
すなわち、一対の強誘電体キャパシタにおける一対の下部電極１８Ａ、１８Ｂのうち、下部電極１８Ａは、コンタクトプラグ２１Ａ、埋め込み配線２２、及びコンタクトプラグ２３から形成される電流通路により、拡散層１２に電気的に接続されている。同様に、下部電極１８Ｂは、コンタクトプラグ２１Ｂ、埋め込み配線２２、及びコンタクトプラグ２３から形成される電流通路により、拡散層１２に電気的に接続されている。なお、前記コンタクトプラグ２１Ａ、２１Ｂ、２３、及び埋め込み配線２２には、例えばタングステン（Ｗ）、または多結晶シリコンが用いられる。
【００２５】
さらに、上部電極２０Ａ上の層間絶縁膜１７内には、コンタクトプラグ２４Ａが形成され、コンタクトプラグ２４Ａ上には配線２５Ａが形成されている。上部電極２０Ｂ上の層間絶縁膜１７内には、コンタクトプラグ２４Ｂが形成され、コンタクトプラグ２４Ｂ上には配線２５Ｂが形成されている。
【００２６】
この配線２５Ｂと拡散層１２との間の層間絶縁膜１７、１６、１５内にはコンタクトプラグ２６が形成されており、配線２５Ｂはコンタクトプラグ２６により拡散層１２に接続されている。さらに、配線２５Ｂは、他の強誘電体キャパシタの上部電極２７Ａにコンタクトプラグ２８Ａにより接続されている。なお、前記コンタクトプラグ２４Ａ、２４Ｂ、２６、２８Ａ、及び配線２５Ａ、２５Ｂには、例えばＡｌまたはＣｕ、またはＡｌとＣｕの合金が用いられる。
【００２７】
この第１の実施の形態の強誘電体メモリでは、同一の拡散層１２に接続される一対の下部電極１８Ａ、１８Ｂが分離されて形成されている。さらに、一対の下部電極１８Ａ、１８Ｂに接続されるコンタクトプラグ２１Ａ、２１Ｂも互いに離隔して形成されている。
【００２８】
このような構造を持つ強誘電体キャパシタでは、１つのマスク工程のみを用いた１回のフォトリソグラフィ工程により、上部電極２０Ａ、２０Ｂ、強誘電体膜１９Ａ、１９Ｂ、及び下部電極１８Ａ、１８Ｂを加工できる。これにより、上部電極と下部電極との間に合わせずれ余裕を確保する必要がなくなり、図１（ａ）に示すように、上部電極１８Ａの外形と下部電極２０Ａの外形と間の距離を小さくすることができる。この結果、強誘電体キャパシタの形成に必要な面積を減少させることができる。
【００２９】
次に、第１の実施の形態の強誘電体メモリの製造方法について説明する。
【００３０】
図２〜図６（ａ）、図６（ｂ）は、前記強誘電体メモリの製造方法を示す各工程の断面図である。
【００３１】
半導体基板１１上に、例えばシリコン酸化膜を形成し、このシリコン酸化膜上にポリシリコン膜を形成する。その後、図２に示すように、これらシリコン酸化膜及びポリシリコン膜をパターニングして、半導体基板上１１に前記シリコン酸化膜からなるゲート絶縁膜１３、及び前記ポリシリコン膜からなるゲート電極１４を形成する。続いて、ゲート電極１４をマスク材として用いて、不純物のイオン注入を行い、ゲート電極１４の両側の半導体基板１１表面に、ソースまたはドレインである拡散層１２を形成する。
【００３２】
次に、半導体基板１１上に、ゲート電極１４及び拡散層１２を覆うように層間絶縁膜１５を形成する。そして、この層間絶縁膜１５を、ＣＭＰ法により平坦化する。続いて、前記拡散層１２の上方の層間絶縁膜１５に、例えばＲＩＥ法により配線用溝を形成する。さらに、この配線用溝の中央付近に、拡散層１２まで到達するホールを形成する。なお、ここでは配線用溝を形成した後に、ホールを形成したが、ホールを先に形成し、その後、配線用溝を形成してもよい。
【００３３】
続いて、配線用溝及びホールが形成された層間絶縁膜１５上に、例えばタングステン（Ｗ）または多結晶シリコンなどのプラグ材を堆積する。そして、層間絶縁膜１５上のプラグ材をＣＭＰ法により平坦化する。これにより、配線用溝及びホールに、拡散層１２に達するようにプラグ材を埋め込み、配線溝に埋め込み配線２２を、ホールにコンタクトプラグ２３を形成する。
【００３４】
次に、前記埋め込み配線２２上及び層間絶縁膜１５上に、層間絶縁膜１６を形成する。さらに、埋め込み配線２２上の層間絶縁膜１６内に、一対のホールを形成する。続いて、一対のホールが形成された層間絶縁膜１６上に、例えばタングステン（Ｗ）または多結晶シリコンなどのプラグ材を堆積する。そして、層間絶縁膜１６上のプラグ材をＣＭＰ法により平坦化する。これにより、ホールに、埋め込み配線２２に達するようにプラグ材を埋め込み、コンタクトプラグ２１Ａ、２１Ｂを形成する。
【００３５】
その後、図３に示すように、図２に示す構造上に、強誘電体キャパシタを構成する下部電極、強誘電体膜、及び上部電極となる膜１８、１９、２０を下から順に堆積する。ここで、下部電極となる膜の材料には、強誘電体膜が結晶化する時に発生する酸素がプラグに侵入するのを防ぐ材料が用いられる。なお、強誘電体膜は、例えばＲＴＡ（ラピットサーマルアニール）を使用することによって、６００℃、１分間の酸素雰囲気中で結晶化される。前述したように、下部電極には、例えばＴｉＮまたはＩｒ、ＩｒＯｘ、Ｐｔを含む膜が用いられる。また、強誘電体膜には、例えばＰＺＴ膜が用いられ、上部電極には例えばＩｒＯｘまたはＩｒ、Ｐｔを含む膜が用いられる。
【００３６】
次に、上部電極となる膜２０上に、例えばスパッタ法により、酸化アルミニウム膜３０を膜厚１００Å程度堆積する。そして、酸化アルミニウム膜３０を、酸素雰囲気中、４００℃にてアニールを行い、十分に酸化し、絶縁化する。さらに、前記酸化アルミニウム膜３０上に、プラズマＣＶＤ法によりプラズマ酸化膜３１を形成する。前記酸化アルミニウム膜３０は、上部電極となる膜２０とプラズマ酸化膜３１との密着性を高める膜であるとともに、プラズマ酸化膜３１を堆積したとき、上部電極となる膜２０のダメージを抑制する効果を有する。前記プラズマ酸化膜３１は、強誘電体キャパシタ、すなわち下部電極、強誘電体膜、及び上部電極を加工する際にマスク材として用いられる。
【００３７】
続いて、前記一対のコンタクトプラグ２１Ａ、２１Ｂ上に一対の強誘電体キャパシタが形成されるように、フォトレジストパターンを形成し、このフォトレジストパターンを用いて前記プラズマ酸化膜３１を加工する。その後、アッシング処理により、フォトレジストパターンを除去する。そして、プラズマ酸化膜３１をマスク材として用いて、例えばＡｒ／Ｃｌ２ 系のガスにより、図４（ｂ）に示すように、前記上部電極２０Ａ、２０Ｂ、強誘電体膜１９Ａ、１９Ｂ、下部電極１８Ａ、１８Ｂを加工する。ここで、ガス系に酸素を添加することで、マスク材であるプラズマ酸化膜３１のエッチングレートを小さくでき、キャパシタ材料（上部電極、強誘電体膜、下部電極）との選択比を上げることも可能である。
【００３８】
この加工工程により形成された一対のキャパシタは、下部電極同士が電気的に接続される可能性もあるが、この一対の下部電極１８Ａ、１８Ｂはコンタクトプラグ２１Ａ、２１Ｂ及び埋め込み配線２２により電気的に接続されているため問題はない。
【００３９】
すなわち、図５（ａ）に示すように、下部電極１８Ｃが分離されておらず、上部電極２０ＡＡと上部電極２０ＢＢが分離され、さらに強誘電体膜１９ＡＡと強誘電体膜１９ＢＢも分離されている構造であってもよい。また、図５（ｂ）に示すように、下部電極１８Ｃが分離されず、強誘電体膜１９Ｃも分離されておらず、上部電極２０ＡＡと上部電極２０ＢＢだけが分離されている構造であってもよい。
【００４０】
次に、上部電極上のプラズマ酸化膜３１及び酸化アルミニウム膜３０を除去した後、図６（ａ）に示すように、上部電極２０Ａの上面上、上部電極２０Ａ、強誘電体膜１９Ａ、下部電極１８Ａからなるキャパシタの側面上、さらに層間絶縁膜１６上に、酸化アルミニウム膜３２を膜厚１００Å程度形成する。この酸化アルミニウム膜３２は、本工程以降に行う酸素高温リカバリーアニール工程において、コンタクトプラグ２１Ａ、２１Ｂへの酸素の侵入を防ぎ、これらコンタクトプラグ２１Ａ、２１Ｂが酸化するのを抑制する働きと、強誘電体キャパシタ上に層間絶縁膜１７を堆積するときのダメージを抑制する効果を有する。
【００４１】
続いて、前記酸化アルミニウム膜３２上に、層間絶縁膜１７を堆積する。そして、層間絶縁膜１７の表面をＣＭＰにより平坦化する。なお、必要がある場合には、図６（ｂ）に示すように、酸化アルミニウム膜３２上の前記層間絶縁膜１７中に、酸化アルミニウム膜３３を形成してもよい。酸化アルミニウム膜３３を形成すると、その後の多層配線工程におけるダメージを抑制できる。なお、図６（ａ）、図６（ｂ）以外の図では、前述した酸化アルミニウム膜３２、３３は省略している。
【００４２】
次に、層間絶縁膜１７内に、上部電極２０Ａ、２０Ｂに到達するホールと、拡散層１２に到達するホールを開口する。さらに、層間絶縁膜１７に、これらホールに接続された配線溝を形成する。そして、酸素高温リカバリーアニールを行う。その後、これらホール内、配線溝内及び層間絶縁膜１７上に、ＴｉＮ膜を形成し、さらにＡｌあるいはＣｕ、あるいはＡｌとＣｕの合金を堆積してホール内及び配線溝内を埋め込む。そして、ＣＭＰ法により層間絶縁膜１７上を平坦化する。これにより、図１（ｂ）に示すように、コンタクトプラグ２４Ａ、２４Ｂ、２６及び埋め込み配線２５Ａ、２５Ｂを形成する。
【００４３】
以上の製造方法により形成した強誘電体キャパシタのレイアウト図を図７（ａ）に示す。また、従来の強誘電体キャパシタのレイアウト図を図７（ｂ）に示す。これらの図より、第１の実施の形態のキャパシタの面積は、従来のキャパシタの面積に比べて小さくなることがわかる。すなわち、この第１の実施の形態のキャパシタにおける下部電極１８Ａ、１８Ｂの外形を、従来の下部電極１０６の外形よりも小さくすることができる。これは、第１の実施の形態のキャパシタにおいては、上部電極と下部電極の加工を同一のフォトリソグラフィ工程にて行うため、上部電極と下部電極との間に合わせずれ余裕を設定する必要がないからである。さらに、強誘電体キャパシタの面積を減少できることにより、セルトランジスタ間の距離を小さくできる。この結果、強誘電体キャパシタ及びセルトランジスタが複数配置され構成される強誘電体メモリの面積を減少させることができる。
【００４４】
また、従来のＴＣ並列ユニット直列接続型強誘電体メモリのキャパシタ構造において、上部電極と下部電極との間に合わせずれが生じた場合には、厳密には一対のキャパシタを対称に形成することができないのに対して、この第１の実施の形態では全く同じ構造のキャパシタが形成可能である。
【００４５】
［第２の実施の形態］
次に、この発明の第２の実施の形態の強誘電体メモリについて説明する。この第２の実施の形態の強誘電体メモリは、図１（ａ）に示した第１の実施の形態の構成において、拡散層１２と一対の下部電極１８Ａ、１８Ｂとを接続するコンタクトプラグを１つにし、セルトランジスタのゲート電極の側壁面に側壁絶縁膜を、ゲート電極の上面にキャップ絶縁膜を設けたものである。
【００４６】
図８は、前記第２の実施の形態の強誘電体メモリの構造を示す断面図である。
【００４７】
半導体基板１１の表面には、図８に示すように、ソース・ドレイン拡散層１２が離隔して形成されている。これらソース・ドレイン拡散層１２間の半導体基板１１上にはゲート絶縁膜１３が形成され、このゲート絶縁膜１３上にはセルトランジスタのゲート電極１４が形成されている。
【００４８】
前記ゲート電極１４の側壁面上には、側壁絶縁膜３４が形成されている。さらに、ゲート電極１４の上面上には、キャップ絶縁膜３５が形成されている。半導体基板１１上には、拡散層１２及びゲート電極１４を覆うように、層間絶縁膜１５が形成されている。この層間絶縁膜１５上には、第１、第２の強誘電体キャパシタからなる一対の強誘電体キャパシタが形成されている。すなわち、層間絶縁膜１５上には、下部電極１８Ａ、強誘電体膜１９Ａ、上部電極２０Ａが下から順に形成されている。そして、下部電極１８Ａ、強誘電体膜１９Ａ、上部電極２０Ａにより、第１の強誘電体キャパシタが構成されている。さらに、層間絶縁膜１５上には、下部電極１８Ｂ、強誘電体膜１９Ｂ、上部電極２０Ｂが下から順に形成されている。そして、下部電極１８Ｂ、強誘電体膜１９Ｂ、上部電極２０Ｂにより、第２の強誘電体キャパシタが構成されている。
【００４９】
前記拡散層１２と一対の下部電極１８Ａ、１８Ｂとの間の層間絶縁膜１５内には、コンタクトプラグ３６が形成されている。コンタクトプラグ３６は、拡散層１２と一対の下部電極１８Ａ、１８Ｂとを電気的に接続している。さらに、コンタクトプラグ３６の一部は、拡散層１２を狭持する２つのゲート電極１４上のキャップ絶縁膜３５上にオーバーラップしている。なお、この第２の実施の形態では、一対の強誘電体キャパシタの２つの下部電極１８Ａ、１８Ｂが完全に分離されている。
【００５０】
このような構造を持つ強誘電体キャパシタでは、１つのマスク工程のみを用いた１回のフォトリソグラフィ工程により、上部電極２０Ａ、２０Ｂ、強誘電体膜１９Ａ、１９Ｂ、及び下部電極１８Ａ、１８Ｂを加工できる。これにより、上部電極２０Ａ、２０Ｂと下部電極１８Ａ、１８Ｂとの間に合わせずれ余裕を確保する必要がなくなり、上部電極１８Ａ外形と下部電極２０Ａ外形との間の距離を小さくすることができる。同様に、上部電極１８Ｂ外形と下部電極２０Ｂ外形との間の距離を小さくすることができる。この結果、強誘電体キャパシタの形成に必要な面積を減少させることができる。
【００５１】
さらに、強誘電体キャパシタの面積を減少できることにより、セルトランジスタ間の距離を小さくできる。この結果、強誘電体キャパシタ及びセルトランジスタが複数配置され構成される強誘電体メモリの面積を減少させることができる。
【００５２】
また、この第２の実施の形態では、下部電極１８Ａ、１８Ｂとコンタクトプラグ３６との接触面積を大きくできるため、下部電極１８Ａ、１８Ｂとコンタクトプラグ３６との間の電気抵抗率を小さくすることができる。
【００５３】
また、第２の実施の形態の第１変形例として、図９に示すように、一対の強誘電体キャパシタにおいて、２つの上部電極２０Ａ、２０Ｂ及び強誘電体膜１９Ａ、１９Ｂが完全に分離され、下部電極１８が分離されていない構造でもよい。
【００５４】
また、第２の実施の形態の第２変形例として、図１０に示すように、一対の強誘電体キャパシタにおいて、２つの上部電極２０Ａ、２０Ｂのみが分離され、強誘電体膜１９及び下部電極１８が分離されていない構造でもよい。
【００５５】
前記第１及び第２変形例のような構造でも、前記第２の実施の形態と同様の効果を得ることができる。なお、第２の実施の形態及び変形例では、拡散層１２に接続されるコンタクトプラグ３６はゲート電極１４をマスク材としたセルフアライン法で形成した例を示している。
【００５６】
なお、前述した前記第１、第２、及び第２実施の形態の変形例において、以下のような材料を用いることも可能である。上部電極として、Ｐｔ、Ｉｒ、Ｒｕ、及びＳｒのうちの少なくとも１つを含む材料を用いてもよい。例えば、ＳＲＯ電極、ＲｕＯｘ電極などである。また、強誘電体膜として、例えばＰＺＴ、ＰＴＯ、あるいは層状ペロブスカイト構造のＳＢＴ、ＢＴＯなどを用いてもよい。下部電極として、Ｐｔ、Ｉｒ、Ｒｕ、Ｓｒ、Ｔｉ、Ａｌのうちの少なくとも１つを含む材料を用いてもよい。
【００５７】
また、前述した各実施の形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施の形態には種々の段階の発明が含まれており、各実施の形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００５８】
【発明の効果】
以上述べたようにこの発明によれば、１回のフォトリソグラフィ工程で一対のキャパシタを形成することにより、チップ上における一対のキャパシタの占有面積を小さくできる半導体装置及びその製造方法を提供することが可能である。
【図面の簡単な説明】
【図１】（ａ）はこの発明の第１の実施の形態の強誘電体メモリにおける強誘電体キャパシタのレイアウト図であり、（ｂ）は前記第１の実施の形態の強誘電体メモリの構造を示す断面図である。
【図２】前記第１の実施の形態の強誘電体メモリの製造方法を示す第１工程の断面図である。
【図３】前記第１の実施の形態の強誘電体メモリの製造方法を示す第２工程の断面図である。
【図４】前記第１の実施の形態の強誘電体メモリの製造方法を示す第３工程の断面図である。
【図５】前記第１の実施の形態の強誘電体メモリの製造方法を示す前記第３工程の他の工程の断面図である。
【図６】前記第１の実施の形態の強誘電体メモリの製造方法を示す第４工程の断面図である。
【図７】（ａ）は前記第１の実施の形態の製造方法により形成した強誘電体キャパシタのレイアウト図であり、（ｂ）は従来の強誘電体キャパシタのレイアウト図である。
【図８】この発明の第２の実施の形態の強誘電体メモリの構造を示す断面図である。
【図９】前記第２の実施の形態の第１変形例としての強誘電体メモリの構造を示す断面図である。
【図１０】前記第２の実施の形態の第２変形例としての強誘電体メモリの構造を示す断面図である。
【図１１】（ａ）は従来のＴＣ並列ユニット直列接続型強誘電体メモリにおける強誘電体キャパシタの平面図であり、（ｂ）は前記強誘電体キャパシタの構造を示す断面図である。
【符号の説明】
１１…半導体基板
１２…ソース・ドレイン拡散層
１３…ゲート絶縁膜
１４…ゲート電極
１５…層間絶縁膜
１６…層間絶縁膜
１７…層間絶縁膜
１８Ａ…下部電極
１８Ｂ…下部電極
１９Ａ…強誘電体膜
１９Ｂ…強誘電体膜
２０Ａ…上部電極
２０Ｂ…上部電極
２１Ａ…コンタクトプラグ
２１Ｂ…コンタクトプラグ
２２…埋め込み配線
２３…コンタクトプラグ
２４Ａ…コンタクトプラグ
２４Ｂ…コンタクトプラグ
２５Ａ…配線
２５Ｂ…配線
２６…コンタクトプラグ
２７Ａ…上部電極
２８Ａ…コンタクトプラグ
３０…酸化アルミニウム膜
３１…プラズマ酸化膜
２０ＡＡ…上部電極
２０ＢＢ…上部電極
１９ＡＡ…強誘電体膜
１９ＢＢ…強誘電体膜
３２…酸化アルミニウム膜
３３…酸化アルミニウム膜
３４…側壁絶縁膜
３５…キャップ絶縁膜
３６…コンタクトプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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