(57)【特許請求の範囲】
【請求項１】
半導体基板上にゲート電極，ソース電極，及びドレイン電極を有する半導体装置を製造する方法において、
上記半導体基板の表面に形成したある導電型の半導体層上に、上記ゲート電極を形成する第１の工程と、
上記ゲート電極，及び上記半導体層の表面上に絶縁膜を形成し、該絶縁膜の不要部分をエッチング除去して、上記ゲート電極側面にサイドウォールを形成する第２の工程と、
上記ゲート電極及び上記サイドウォールを第１のマスクにして、上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第３の工程と、
上記半導体基板上の，上記第１のマスク上のある位置から、上記ゲート電極のドレイン側端からドレイン側に第１の所定距離の位置までの領域に、レジストを形成する第４の工程と、
該レジスト，及び上記第１のマスクを第２のマスクにして、上記半導体層に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第５の工程と、
上記半導体基板上の，上記第２のマスクよりソース側の位置に上記ソース電極を、上記第２のマスクよりドレイン側の位置に上記ドレイン電極を形成する第６の工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上にゲート電極，ソース電極，及びドレイン電極を有する半導体装置を製造する方法において、
上記半導体基板の表面に形成したある導電型の半導体層上に第１種の金属膜を形成し、該第１種の金属膜上に第２種の金属膜を形成したのち、該第２種の金属膜を、その上記ゲート電極となる所要の領域が残るよう除去し、上記ゲート電極の一部を形成する第１の工程と、
上記ゲート電極の一部，及び上記第１種の金属膜上に絶縁膜を形成し、該絶縁膜の不要部分をエッチング除去して、上記ゲート電極の一部の側面にサイドウォールを形成する第２の工程と、
上記ゲート電極の一部，及び上記サイドウォールを第１のマスクにして、かつ上記第１種の金属膜をスルー膜にして、上記半導体基板に上記半導体層中の不純物と同じ導電を示す不純物を注入する第３の工程と、
上記半導体基板上の，上記第１のマスク上のある位置から、上記ゲート電極の一部のドレイン側端からドレイン側に第１の所定距離の位置までの領域に、レジストを形成する第４の工程と、
該レジスト，及び上記第１のマスクを第２のマスクにして、かつ上記第１種の金属膜をスルー膜にして、上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第５の工程と、
上記レジスト，及び上記サイドウォールを除去したのち、上記第１種の金属膜を、その第１種の金属膜のゲート電極となる所要の領域が残るよう除去し、ゲート電極の他の部分を形成する第６の工程と、
上記半導体基板上の，上記第２のマスクよりソース側の位置に上記ソース電極を、上記第２のマスクよりドレイン側の位置に上記ドレイン電極を形成する第７の工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
上記第４の工程は、上記半導体基板上の，上記ゲート電極が形成されるべき領域のドレイン側端からドレイン側に第１の所定距離の位置から、上記ゲート電極が形成されるべき領域のソース側端からソース側に第２の所定距離の位置までの領域にレジストを形成する工程であることを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上にゲート電極，ソース電極，及びドレイン電極を有する半導体装置を製造する方法において、
上記半導体基板の表面に形成したある導電型の半導体層上に上記ゲート電極を形成する第１の工程と、
上記ゲート電極，及び上記半導体層の表面上に絶縁膜を形成し、該絶縁膜上の，上記ゲート電極のドレイン側端からドレイン側に第１の所定距離の位置から、上記ゲート電極のソース側端からソース側に第２の所定距離の位置までの領域にレジストを形成したのち、上記絶縁膜を，該絶縁膜の上記レジストの下に位置する部分が残るようエッチング除去する第２の工程と、
上記ゲート電極，上記絶縁膜，及び上記レジストをマスクにして、上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第３の工程と、
上記レジストを除去したのち、上記ゲート電極，及び上記絶縁膜の上記ゲート電極側面部分に形成された部分をマスクにして、かつ上記絶縁膜の上記半導体層表面に形成された部分をスルー膜にして、上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第４の工程と、
上記半導体基板上の，上記絶縁膜よりソース側の位置に上記ソース電極を、上記絶縁膜よりドレイン側の位置に上記ドレイン電極を形成する第５の工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上にゲート電極，ソース電極，及びドレイン電極を有する半導体装置を製造する方法において、
上記半導体基板の表面に形成したある導電型の半導体層上の，上記ゲート電極が被着される領域以外の領域に絶縁膜を形成する第１の工程と、
上記ゲート電極が被着される領域上，及び該ゲート電極被着領域のドレイン側及びソース側にそれぞれ隣接する上記絶縁膜の各端部上に、電極部材を被着して、ソース側，及びドレイン側の側部に突起部を有するゲート電極を形成する第２の工程と、
上記ゲート電極を第１のマスクにして、かつ上記絶縁膜をスルー膜にして、上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第３の工程と、
上記半導体基板上の，上記ゲート電極被着領域のドレイン側端からドレイン側に第１の所定距離の位置から、上記ゲート電極被着領域のソース側端からソース側に第２の所定距離の位置までの領域にレジストを形成する第４の工程と、
該レジスト，及び上記ゲート電極を第２のマスクにして、かつ上記絶縁膜をスルー膜にして、上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第５の工程と、
上記半導体基板上の，上記第２のマスクよりソース側の位置に上記ソース電極を、上記第２のマスクよりドレイン側の位置に上記ドレイン電極を、形成する第６の工程とを含むことを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板上にゲート電極，ソース電極，及びドレイン電極を有する半導体装置を製造する方法において、
上記半導体基板の表面に形成したある導電型の半導体層上の，上記ゲート電極が被着される領域以外の領域に第１の絶縁膜を形成する第１の工程と、
上記ゲート電極が被着される領域上，及び該ゲート電極被着領域のドレイン側及びソース側にそれぞれ隣接する上記第１の絶縁膜の各端部上に、電極部材を被着して、ソース側，及びドレイン側の側部に突起部を有するゲート電極を形成する第２の工程と、
上記ゲート電極を第１のマスクにして、かつ上記第１の絶縁膜をスルー膜にして、上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第３の工程と、
上記ゲート電極，及び上記第１の絶縁膜上に第２の絶縁膜を形成し、該第２の絶縁膜の不要部分をエッチング除去して、上記ゲート電極側面にサイドウォールを形成する第４の工程と、
上記半導体基板上の，上記ゲート電極もしくは上記サイドウォール上のある位置から、上記ゲート電極被着領域のドレイン側端からドレイン側に第１の所定距離の位置までの領域にレジストを形成する第５の工程と、
該レジスト，上記サイドウォール及び上記ゲート電極を第２のマスクにして、かつ上記第１の絶縁膜をスルー膜にして上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第６の工程と、
上記半導体基板上の，上記第２のマスクよりソース側の位置に上記ソース電極を、上記第２のマスクよりドレイン側の位置に上記ドレイン電極を形成する第７の工程とを含むことを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板上にゲート電極，ソース電極，及びドレイン電極を有する半導体装置を製造する方法において、
上記半導体基板の表面に形成したある導電型の半導体層上の，上記ゲート電極が被着される領域のドレイン側端からドレイン側に第１の所定距離の位置までの領域，及び該ゲート電極被着領域のソース側端からソース側に第２の所定距離の位置までの領域にそれぞれドレイン側，及びソース側の絶縁膜を形成する第１の工程と、
上記ゲート電極被着領域上，及び該ゲート電極被着領域のドレイン側及びソース側にそれぞれ隣接する，上記ドレイン側，及びソース側の絶縁膜の各端部上に電極部材を被着して、ソース側，及びドレイン側の側部に突起部を有するゲート電極を形成する第２の工程と、
上記ゲート電極をマスクにして、かつ上記ドレイン側，及びソース側の絶縁膜をスルー膜にして、上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第３の工程と、
上記半導体基板上の，上記マスクよりソース側の位置に上記ソース電極を、上記マスクよりドレイン側の位置に上記ドレイン電極を形成する第４の工程とを含むことを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板上にゲート電極，ソース電極，及びドレイン電極を有する半導体装置を製造する方法において、
真性半導体層である第１の半導体層上に，ある導電型の第２の半導体層，及び真性半導体層である第３の半導体層を順次有する上記半導体基板を形成する第１の工程と、
上記第３の半導体層上に絶縁膜を形成する第２の工程と、
上記第２の半導体層の上記ゲート電極が被着される領域上の，上記絶縁膜，及び上記第３の半導体層を除去し、上記第２の半導体層の上記ゲート電極被着領域を露出させる第３の工程と、
上記ゲート電極被着領域上，及び該ゲート電極被着領域のドレイン側及びソース側にそれぞれ隣接する上記絶縁膜の各端部上に、電極部材を被着して、ソース側，及びドレイン側の側部に突起部を有するゲート電極を形成する第４の工程と、
上記ゲート電極を第１のマスクにして、かつ上記絶縁膜をスルー膜にして、上記第２，第３の半導体層に上記第２の半導体層中の不純物と同じ導電型を示す不純物を注入する第５の工程と、
上記半導体基板上の，上記ゲート電極被着領域のドレイン側端からドレイン側に第１の所定距離の位置から、上記ゲート電極被着領域のソース側端からソース側に第２の所定距離の位置までの領域にレジストを形成する第６の工程と、
該レジスト，及び上記ゲート電極を第２のマスクにして、かつ上記絶縁膜をスルー膜にして、上記第２，第３の半導体層に上記第２の半導体層中の不純物と同じ導電型を示す不純物を注入する第７の工程と、
上記半導体基板上の，上記第２のマスクよりソース側の位置に上記ソース電極を、上記第２のマスクよりドレイン側の位置に上記ドレイン電極を形成する第８の工程とを含むことを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板上にゲート電極，ソース電極，及びドレイン電極を有する半導体装置を製造する方法において、
真性半導体層である第１の半導体層上に，ある導電型の第２の半導体層，及び真性半導体層である第３の半導体層を順次有する上記半導体基板を形成する第１の工程と、
上記第３の半導体層上に第１の絶縁膜を形成する第２の工程と、
上記第２の半導体層の上記ゲート電極が被着される領域上の，上記第１の絶縁膜，及び上記第３の半導体層を除去し、上記第２の半導体層の上記ゲート電極被着領域を露出させる第３の工程と、
上記ゲート電極被着領域上，及び該ゲート電極被着領域のドレイン側及びソース側にそれぞれ隣接する上記第１の絶縁膜の各端部上に、電極部材を被着して、ソース側，及びドレイン側の側部に突起部を有するゲート電極を形成する第４の工程と、
上記ゲート電極を第１のマスクにして、かつ上記第１の絶縁膜をスルー膜にして、上記第２，第３の半導体層に上記第２の半導体層中の不純物と同じ導電型を示す不純物を注入する第５の工程と、
上記ゲート電極，及び上記第１の絶縁膜上に第２の絶縁膜を形成し、該第２の絶縁膜の不要部分をエッチング除去して、上記ゲート電極側面にサイドウォールを形成する第６の工程と、
上記半導体基板上の，上記ゲート電極もしくは上記サイドウォール上のある位置から、上記ゲート電極被着領域のドレイン側端からドレイン側に第１の所定距離の位置までの領域にレジストを形成する第７の工程と、
該レジスト，上記サイドウォール，及び上記ゲート電極を第２のマスクにして、かつ上記第１の絶縁膜をスルー膜にして、上記第２，第３の半導体層に上記第２の半導体層中の不純物と同じ導電型を示す不純物を注入する第８の工程と、
上記半導体基板上の，上記第２のマスクよりソース側の位置に上記ソース電極を、上記第２のマスクよりドレイン側の位置に上記ドレイン電極を形成する第９の工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項３，４，５，７，または８に記載の半導体装置の製造方法において、
上記ゲート電極を、上記ドレイン電極と上記ソース電極との間の，上記ドレイン電極側より上記ソース電極側により近い位置にオフセットして配置し、
上記第１の所定距離の長さを、上記第２の所定距離の長さよりも長いものとすることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項３，４，５，７，または８に記載の半導体装置の製造方法において、
上記ゲート電極を、上記ドレイン電極と上記ソース電極との間の，上記ドレイン電極と上記ソース電極との中間位置に配置し、
上記第１の所定距離の長さと、上記第２の所定距離の長さとが等しいものとすることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項３，４，５，７，または８に記載の半導体装置の製造方法において、
上記ゲート電極を、上記ドレイン電極と上記ソース電極との間の，上記ドレイン電極側より上記ソース電極側により近い位置にオフセットして配置した単数又は複数の単位半導体装置を形成する工程と、
上記ゲート電極を、上記ドレイン電極と上記ソース電極との間の，上記ドレイン電極と上記ソース電極との中間位置に配置した単数または複数の単位半導体装置を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は半導体装置，及びその製造方法に係り、特に高融点金属電極を用いたＳＡＧ（Self Aligned Gate ）構造を有する高耐圧性の電界効果トランジスタ，スイッチ素子，及びそれらを集積化した半導体装置，及びそれらの製造方法に関するものである。
【０００２】
【従来の技術】
図１９は、従来の半導体装置を示す断面図であり、この半導体装置は、ゲート電極をソース側にオフセットしたＳＡＧ構造を有する電界効果トランジスタ（以下、ＦＥＴと称す）である。
【０００３】
図において、１ｊはＧａＡｓ半導体基板、１００はＧａＡｓ半導体基板１ｊに形成されたｉ型ＧａＡｓ層、２ｊはＧａＡｓ半導体基板１ｊに形成されたｐ型ＧａＡｓ層、図中の斜線部に示す７４は、ＧａＡｓ半導体基板１ｊに形成されたｎ型ＧａＡｓ層である。このｎ型ＧａＡｓ層７４は、ｎ型ＧａＡｓ領域３ｊと高濃度ｎ型（ｎ+ 型）ＧａＡｓ領域７ｊとよりなるものである。ここで、ｎ型ＧａＡｓ領域３ｊのドナー濃度は、約２×１０17ｃｍ-3であり、ｎ+ 型ＧａＡｓ領域７ｊのドナー濃度は、約１×１０18ｃｍ-3である。
【０００４】
また、４はｎ型ＧａＡｓ領域３ｊ上に形成されたＷＳｉなどの高融点金属からなるゲート電極であり、そのゲート長は、通常０．５μｍ〜１．０μｍである。また、８はドレイン側のｎ+ 型ＧａＡｓ領域７ｊ上に設置されているドレイン電極、９はソース側のｎ+ 型ＧａＡｓ領域７ｊ上に設置されているソース電極であり、ドレイン電極８とソース電極９とは、５００オングストロームのＡｕＧｅ層の上に、２００オングストロームのＮｉ層を設け、さらに、Ｎｉ層上に、２５００オングストロームのＡｕ層を設けて構成されている。
【０００５】
次に図２０(a) 〜(e) に示す工程断面図に従い、従来の半導体装置の製造方法について説明する。
まず、ＧａＡｓ半導体基板に、Ｍｇ等を、加速電圧１５０ｋｅＶ，ドーズ量３Ｅ１２／ｃｍ2 なる条件でイオン注入し、上記のＧａＡｓ半導体基板の上層部をｐ型ＧａＡｓに変化させて、ｐ型ＧａＡｓ層を形成する。次いで、上記のｐ型ＧａＡｓ層上に、ドナー原子としてのＳｉを、例えば７０ｋｅＶ，７Ｅ１２／ｃｍ2 なる条件でイオン注入を行ない、上記のｐ型ＧａＡｓ層の上層部をｎ型ＧａＡｓに変化させて、ｎ型ＧａＡｓ層を形成する。このように、Ｍｇ注入とＳｉ注入とを連続的に行った後、この半導体基板にアニール処理を行ない、上記のｎ型ＧａＡｓ層を活性化する。このような各処理により、図２０(a) に示すように、ＧａＡｓ層１００上に、ｐ型ＧａＡｓ層２０ｊ、ｎ型ＧａＡｓ層３１ｊが形成される。
そののち、ｎ型ＧａＡｓ層３１ｊ上の全面に、ＷＳｉ等からなる高融点金属薄膜をスパッタ法等で、例えば４０００オングストローム積層する。次いで、ゲート電極形成用のレジストパターニングを施し、そのレジストをマスクとした異方性エッチングを、ＲＩＥ，又はＥＣＲなどの方法で行なうことにより、図２０(a) に示す、ゲート電極４を形成する。
【０００６】
ゲート電極４の形成後、図２０(b) に示すように、ｎ型ＧａＡｓ層３１ｊ、及びゲート電極４を覆うように、ＳｉＯ等の絶縁膜５を形成する。なお、絶縁膜５の形成は、例えば、プラズマＣＶＤなどにより行ない、その厚膜ｔを０．４μｍとする。
【０００７】
絶縁膜５の形成後、図２０(c) に示すように、絶縁膜５に対してＥＣＲエッチングなどによる異方性エッチングを行なうことにより、ゲート電極４の側壁に選択的に絶縁膜５の一部を残し、サイドウォール５１を形成する。なお、絶縁膜５のエッチングの際には、ｎ型ＧａＡｓ層３１ｊと絶縁膜５との間のエッチング選択比を大きくとることができず、ｎ型ＧａＡｓ層３１ｊの表面の一部分が、絶縁膜５とともに削られてしまう。これにより、掘り込み部８０を有するｎ型ＧａＡｓ層３０ｊが形成される。ところで、掘り込み部８０の深さは、一般に、５００オングストローム程度となる。また、このサイドウォールの幅Ｌswは、図２０(b) の絶縁膜５の膜厚ｔとの間に、
Ｌsw≒２／３・ｔ
なる関係を持っている。このサイドウォール５１の幅Ｌswは、トランジスタ特性に影響を与えるものであり、膜厚ｔを制御することによりサイドウォール幅Ｌswの制御を行い、トランジスタの特性を調整することが可能となる。本例では、厚膜ｔが０．４μｍであるので、Ｌswは、０．２７μｍ前後になる。
【０００８】
サイドウォール５１の形成後、図２０(d) に示すように、フォトレジスト６を、後に形成するドレイン電極８側にオフセットを持たせて形成する。なお、本従来例のレジスト６は、ゲート電極４端部から１μｍのオフセットを持たせている。そののち、ゲート電極４とサイドウォール５１、及びフォトレジスト６をマスクとして、半導体基板にＳｉを１００ｋｅＶ，３Ｅ１３／ｃｍ2 なる条件でイオン注入する。これにより、ｎ型ＧａＡｓ領域３ｊ，及びｎ+ 型ＧａＡｓ領域７０ｊが形成され、図２０(d) に示すように、ｐ型ＧａＡｓ層２０ｊが変化してできたｐ型ＧａＡｓ層２ｊ上に、ｎ型ＧａＡｓ領域３ｊとｎ+ 型ＧａＡｓ領域７０ｊとよりなるｎ型ＧａＡｓ層３２ｊが形成される。
【０００９】
そののち、サイドウォール５１及びフォトレジスト６を除去して、ｎ+ 型ＧａＡｓ領域７０ｊをアニール処理によって活性化し、図２０(e) に示す、ｎ+ 型ＧａＡｓ領域７ｊを形成する。この結果、ＧａＡｓ層１００上に、ｐ型ＧａＡｓ層２ｊ，及びｎ型ＧａＡｓ領域３ｊとｎ+ 型ＧａＡｓ領域７ｊとよりなるｎ型ＧａＡｓ層７４を有するＧａＡｓ半導体基板１ｊが形成される。
そののち、図２０(e) に示すように、ドレイン電極８とソース電極９とを蒸着，リフトオフ法などにより形成して、ＦＥＴが完成する。
【００１０】
このような構造のＳＡＧＦＥＴは、主に高出力用として用いられている。高出力用ＦＥＴに要求されるＤＣ特性としてドレイン耐圧とゲートドレイン電極間耐圧（Ｖgdo ）があるが、その向上を図るため、サイドウォール５１，及びレジスト６により、ゲート電極より所定距離離した各部分に高濃度層を形成し、また、ゲート電極４を、ドレイン電極とソース電極との間の，ドレイン電極側よりソース電極側により近い位置に配置したオフセット構造をとり、ゲート電極４とドレイン電極８の電極間隔を離すことにより、ドレイン耐圧及びゲートドレイン間耐圧（Ｖgdo ）の高耐圧化を実現している。
【００１１】
次に従来のＦＥＴの動作について、ゲート電極４付近の拡大断面を示す図２１を用いて説明する。
ゲート電極４に負の電圧が印加されると、ゲート電極４の下のｎ型ＧａＡｓ領域３ｊに、この電圧に従った深さのゲート空乏層が広がる。例えば、ゲート電極４に、負の電圧９０ａが印加された場合、図２１の一点鎖線９０に示すようなゲート空乏層が形成される。このように、空乏層が広がることによって、ゲート電極４下方のチャネルの厚みは薄くなり、この印加電圧の大きさに従って、ソース電極９側へと流れていくドレイン電流ＩD を制御することができる。
【００１２】
なお、図２１中の一点鎖線９１は、負の電圧９０ａよりも０Ｖに近い負の電圧９１ａを、ゲート電極４に印加した場合に形成されるゲート空乏層を示すものであり、一点鎖線９２は、負の電圧９１ａよりも０Ｖに近い負の電圧９２ａを、ゲート電極４に印加した場合に形成されるゲート空乏層を示すものである。また、一点鎖線９３は、ＧａＡｓ半導体基板１ｊの表面に形成される空乏層を示すものである。
【００１３】
次に、図２３に従来の高耐圧の半導体スイッチ素子の断面構造図を示す。図において、１００はＧａＡｓ等からなる半導体層，３０ｒは半導体層１００上に分子線エピタキシー法（ＭＢＥ）等やイオン注入法で形成されたｎ型半導体層，３ｒはｎ型半導体層３０ｒを掘り込んで形成されたリセス領域，４０はリセス領域３ｒ内に形成されたゲート電極，８はドレイン電極，９はソース電極である。
【００１４】
このようなスイッチ素子は、主に高出力用として用いられている。高出力用スイッチ素子は、送信受信切り換え等のスイッチング動作を行う場合に、送信出力を充分ｏｆｆできる能力が必要となる。そして、特に高出力の信号を扱う場合に、ＦＥＴ特性でいうところのゲート−ソース間耐圧（Ｖgso ），ゲート−ドレイン間耐圧（Ｖgdo ）が充分高いことが要求される。
【００１５】
一般に、高耐圧スイッチ素子は、図２３に示すようにリセス構造とすることにより、高いゲートソース間耐圧（Ｖgso ），及びゲートドレイン間耐圧（Ｖgdo ）を実現している。
【００１６】
【発明が解決しようとする課題】
従来の半導体装置は、以上のようにして構成，及び製造されているので、サイドウォール５１を形成するときに、図２０(c) に示したように、ｎ型ＧａＡｓ層３１ｊの表面を掘り込んでしまう。
【００１７】
このため、ＦＥＴの相互コンダクタンス（ｇm ）において、次のような問題が生じてしまう。すなわち、ゲート電極４にかかる電圧が、負の電圧９１ａよりも０Ｖに近くなると、ゲート電極下の，図２１の一点鎖線９２に示すゲート空乏層により狭められたチャネルの厚みより、掘り込み部８０下の，表面空乏層により狭められたチャネルの厚みの方が薄くなってしまう。このため、従来例のＦＥＴは、ゲート電極４に印加する電圧値を、負の電圧９１ａよりも０Ｖに近い値にすると、掘り込み部８０下の表面空乏層によってチャネル狭窄を受けることとなる。
【００１８】
この結果、図２２(a) に示すように、従来例のＦＥＴの相互コンダクタンスは、ゲート電圧を負の電圧９１ａから０Ｖ方向にしていくと、著しく低下してしまい、０Ｖ付近では良好な値が得られなくなる。すなわち、従来例のＦＥＴは、図２２(b) に示すように、ゲート電圧をマイナス側から等間隔で０Ｖに近づけていっても、ドレイン電流ＩD は等間隔で増加しないという問題があった。
【００１９】
また、さらなる高耐圧化が要求される場合、ゲート電極に印加する電圧が大きくなると、ゲート電極から近傍の高濃度層にもれるリーク電流が発生しやすくなるという問題があった。
【００２０】
また、図２３に示したような従来のリセス構造を用いたスイッチ素子は、ｎ型半導体層３０ｒを掘り込む深さ，及び横方向の広がり、即ちリセス領域３ｒの形状により耐圧の制御をし、高耐圧を実現しているが、リセス形成時のウエハ面内各素子のバラツキ，及びウエハのロット毎のバラツキが大きく、歩留が低いという問題があった。更に、このような高耐圧のスイッチ素子をプレーナ型で製造することが難しいので、このようなスイッチ素子，及び上記ＦＥＴ素子を含む素子を集積化した高耐圧の一体化ＭＭＩＣを作製しようとする場合、デバイスの基本的な構造が、プレーナ型とリセス型とで異なることにより、製造が困難であり、歩留向上が図れないという問題があった。
【００２１】
本発明は上記のような問題を解消するためになされたもので、ゲート電圧が０Ｖ付近でも、高い値の相互コンダクタンスを得られる高耐圧のプレーナ型半導体装置，及びその製造方法を得ることを目的としている。即ち、
本発明は、サイドウォール形成時に、ＧａＡｓ半導体基板の堀り込み部が形成されても、その堀り込みによるチャネル狭窄を緩和することのできる半導体装置，及びその製造方法を得ることを目的としている。
【００２２】
また、本発明は、中間濃度層をイオン注入するためのマスクを形成する際に、ＧａＡｓ半導体基板がエッチングされない半導体装置，及びその製造方法を得ることを目的としている。
【００２３】
また、本発明は、耐圧の向上を図ることのできる半導体装置，及びその製造方法を得ることを目的としている。
【００２４】
また、本発明は、リセス型に代えてプレーナ型のスイッチ素子により高耐圧のスイッチを構成すること、さらに、これらの半導体装置を一体化したＭＭＩＣを構成することにより、ウエハプロセスを容易にし、歩留りを向上することのできる半導体装置，及びその製造方法を得ることを目的としている。
【００３３】
【課題を解決するための手段】
この発明にかかる半導体装置の製造方法（請求項１）は、半導体基板上にゲート電極，ソース電極，及びドレイン電極を有する半導体装置を製造する方法において、上記半導体基板の表面に形成したある導電型の半導体層上に、上記ゲート電極を形成する第１の工程と、上記ゲート電極，及び上記半導体層の表面上に絶縁膜を形成し、該絶縁膜の不要部分をエッチング除去して、上記ゲート電極側面にサイドウォールを形成する第２の工程と、上記ゲート電極及び上記サイドウォールを第１のマスクにして、上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第３の工程と、上記半導体基板上の，上記第１のマスク上のある位置から、上記ゲート電極のドレイン側端からドレイン側に第１の所定距離の位置までの領域に、レジストを形成する第４の工程と、該レジスト，及び上記第１のマスクを第２のマスクにして、上記半導体層に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第５の工程と、上記半導体基板上の，上記第２のマスクよりソース側の位置に上記ソース電極を、上記第２のマスクよりドレイン側の位置に上記ドレイン電極を形成する第６の工程とを含むものである。
【００３４】
この発明にかかる半導体装置の製造方法（請求項２）は、半導体基板上にゲート電極，ソース電極，及びドレイン電極を有する半導体装置を製造する方法において、上記半導体基板の表面に形成したある導電型の半導体層上に第１種の金属膜を形成し、該第１種の金属膜上に第２種の金属膜を形成したのち、該第２種の金属膜を、その上記ゲート電極となる所要の領域が残るよう除去し、上記ゲート電極の一部を形成する第１の工程と、上記ゲート電極の一部，及び上記第１種の金属膜上に絶縁膜を形成し、該絶縁膜の不要部分をエッチング除去して、上記ゲート電極の一部の側面にサイドウォールを形成する第２の工程と、上記ゲート電極の一部，及び上記サイドウォールを第１のマスクにして、かつ上記第１種の金属膜をスルー膜にして、上記半導体基板に上記半導体層中の不純物と同じ導電を示す不純物を注入する第３の工程と、上記半導体基板上の，上記第１のマスク上のある位置から、上記ゲート電極の一部のドレイン側端からドレイン側に第１の所定距離の位置までの領域に、レジストを形成する第４の工程と、該レジスト，及び上記第１のマスクを第２のマスクにして、かつ上記第１種の金属膜をスルー膜にして、上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第５の工程と、上記レジスト，及び上記サイドウォールを除去したのち、上記第１種の金属膜を、その第１種の金属膜のゲート電極となる所要の領域が残るよう除去し、ゲート電極の他の部分を形成する第６の工程と、上記半導体基板上の，上記第２のマスクよりソース側の位置に上記ソース電極を、上記第２のマスクよりドレイン側の位置に上記ドレイン電極を形成する第７の工程とを含むものである。
【００３５】
この発明にかかる半導体装置の製造方法（請求項３）は、上記半導体装置（請求項１または２）において、上記第４の工程は、上記半導体基板上の，上記ゲート電極が形成されるべき領域のドレイン側端からドレイン側に第１の所定距離の位置から、上記ゲート電極が形成されるべき領域のソース側端からソース側に第２の所定距離の位置までの領域にレジストを形成する工程であるものである。
【００３６】
この発明にかかる半導体装置の製造方法（請求項４）は、半導体基板上にゲート電極，ソース電極，及びドレイン電極を有する半導体装置を製造する方法において、上記半導体基板の表面に形成したある導電型の半導体層上に上記ゲート電極を形成する第１の工程と、上記ゲート電極，及び上記半導体層の表面上に絶縁膜を形成し、該絶縁膜上の，上記ゲート電極のドレイン側端からドレイン側に第１の所定距離の位置から、上記ゲート電極のソース側端からソース側に第２の所定距離の位置までの領域にレジストを形成したのち、上記絶縁膜を，該絶縁膜の上記レジストの下に位置する部分が残るようエッチング除去する第２の工程と、上記ゲート電極，上記絶縁膜，及び上記レジストをマスクにして、上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第３の工程と、上記レジストを除去したのち、上記ゲート電極，及び上記絶縁膜の上記ゲート電極側面部分に形成された部分をマスクにして、かつ上記絶縁膜の上記半導体層表面に形成された部分をスルー膜にして、上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第４の工程と、上記半導体基板上の，上記絶縁膜よりソース側の位置に上記ソース電極を、上記絶縁膜よりドレイン側の位置に上記ドレイン電極を形成する第５の工程とを含むものである。
【００３７】
この発明にかかる半導体装置の製造方法（請求項５）は、半導体基板上にゲート電極，ソース電極，及びドレイン電極を有する半導体装置を製造する方法において、上記半導体基板の表面に形成したある導電型の半導体層上の，上記ゲート電極が被着される領域以外の領域に絶縁膜を形成する第１の工程と、上記ゲート電極が被着される領域上，及び該ゲート電極被着領域のドレイン側及びソース側にそれぞれ隣接する上記絶縁膜の各端部上に、電極部材を被着して、ソース側，及びドレイン側の側部に突起部を有するゲート電極を形成する第２の工程と、上記ゲート電極を第１のマスクにして、かつ上記絶縁膜をスルー膜にして、上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第３の工程と、上記半導体基板上の，上記ゲート電極被着領域のドレイン側端からドレイン側に第１の所定距離の位置から、上記ゲート電極被着領域のソース側端からソース側に第２の所定距離の位置までの領域にレジストを形成する第４の工程と、該レジスト，及び上記ゲート電極を第２のマスクにして、かつ上記絶縁膜をスルー膜にして、上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第５の工程と、上記半導体基板上の，上記第２のマスクよりソース側の位置に上記ソース電極を、上記第２のマスクよりドレイン側の位置に上記ドレイン電極を、形成する第６の工程とを含むものである。
【００３８】
この発明にかかる半導体装置の製造方法（請求項６）は、半導体基板上にゲート電極，ソース電極，及びドレイン電極を有する半導体装置を製造する方法において、上記半導体基板の表面に形成したある導電型の半導体層上の，上記ゲート電極が被着される領域以外の領域に第１の絶縁膜を形成する第１の工程と、上記ゲート電極が被着される領域上，及び該ゲート電極被着領域のドレイン側及びソース側にそれぞれ隣接する上記第１の絶縁膜の各端部上に、電極部材を被着して、ソース側，及びドレイン側の側部に突起部を有するゲート電極を形成する第２の工程と、上記ゲート電極を第１のマスクにして、かつ上記第１の絶縁膜をスルー膜にして、上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第３の工程と、上記ゲート電極，及び上記第１の絶縁膜上に第２の絶縁膜を形成し、該第２の絶縁膜の不要部分をエッチング除去して、上記ゲート電極側面にサイドウォールを形成する第４の工程と、上記半導体基板上の，上記ゲート電極もしくは上記サイドウォール上のある位置から、上記ゲート電極被着領域のドレイン側端からドレイン側に第１の所定距離の位置までの領域にレジストを形成する第５の工程と、該レジスト，上記サイドウォール及び上記ゲート電極を第２のマスクにして、かつ上記第１の絶縁膜をスルー膜にして上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第６の工程と、上記半導体基板上の，上記第２のマスクよりソース側の位置に上記ソース電極を、上記第２のマスクよりドレイン側の位置に上記ドレイン電極を形成する第７の工程とを含むものである。
【００３９】
この発明にかかる半導体装置の製造方法（請求項７）は、半導体基板上にゲート電極，ソース電極，及びドレイン電極を有する半導体装置を製造する方法において、上記半導体基板の表面に形成したある導電型の半導体層上の，上記ゲート電極が被着される領域のドレイン側端からドレイン側に第１の所定距離の位置までの領域，及び該ゲート電極被着領域のソース側端からソース側に第２の所定距離の位置までの領域にそれぞれドレイン側，及びソース側の絶縁膜を形成する第１の工程と、上記ゲート電極被着領域上，及び該ゲート電極被着領域のドレイン側及びソース側にそれぞれ隣接する，上記ドレイン側，及びソース側の絶縁膜の各端部上に電極部材を被着して、ソース側，及びドレイン側の側部に突起部を有するゲート電極を形成する第２の工程と、上記ゲート電極をマスクにして、かつ上記ドレイン側，及びソース側の絶縁膜をスルー膜にして、上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第３の工程と、上記半導体基板上の，上記マスクよりソース側の位置に上記ソース電極を、上記マスクよりドレイン側の位置に上記ドレイン電極を形成する第４の工程とを含むものである。
【００４０】
この発明にかかる半導体装置の製造方法（請求項８）は、半導体基板上にゲート電極，ソース電極，及びドレイン電極を有する半導体装置を製造する方法において、真性半導体層である第１の半導体層上に，ある導電型の第２の半導体層，及び真性半導体層である第３の半導体層を順次有する上記半導体基板を形成する第１の工程と、上記第３の半導体層上に絶縁膜を形成する第２の工程と、上記第２の半導体層の上記ゲート電極が被着される領域上の，上記絶縁膜，及び上記第３の半導体層を除去し、上記第２の半導体層の上記ゲート電極被着領域を露出させる第３の工程と、上記ゲート電極被着領域上，及び該ゲート電極被着領域のドレイン側及びソース側にそれぞれ隣接する上記絶縁膜の各端部上に、電極部材を被着して、ソース側，及びドレイン側の側部に突起部を有するゲート電極を形成する第４の工程と、上記ゲート電極を第１のマスクにして、かつ上記絶縁膜をスルー膜にして、上記第２，第３の半導体層に上記第２の半導体層中の不純物と同じ導電型を示す不純物を注入する第５の工程と、上記半導体基板上の，上記ゲート電極被着領域のドレイン側端からドレイン側に第１の所定距離の位置から、上記ゲート電極被着領域のソース側端からソース側に第２の所定距離の位置までの領域にレジストを形成する第６の工程と、該レジスト，及び上記ゲート電極を第２のマスクにして、かつ上記絶縁膜をスルー膜にして、上記第２，第３の半導体層に上記第２の半導体層中の不純物と同じ導電型を示す不純物を注入する第７の工程と、上記半導体基板上の，上記第２のマスクよりソース側の位置に上記ソース電極を、上記第２のマスクよりドレイン側の位置に上記ドレイン電極を形成する第８の工程とを含むものである。
【００４１】
この発明にかかる半導体装置の製造方法（請求項９）は、半導体基板上にゲート電極，ソース電極，及びドレイン電極を有する半導体装置を製造する方法において、真性半導体層である第１の半導体層上に，ある導電型の第２の半導体層，及び真性半導体層である第３の半導体層を順次有する上記半導体基板を形成する第１の工程と、上記第３の半導体層上に第１の絶縁膜を形成する第２の工程と、上記第２の半導体層の上記ゲート電極が被着される領域上の，上記第１の絶縁膜，及び上記第３の半導体層を除去し、上記第２の半導体層の上記ゲート電極被着領域を露出させる第３の工程と、上記ゲート電極被着領域上，及び該ゲート電極被着領域のドレイン側及びソース側にそれぞれ隣接する上記第１の絶縁膜の各端部上に、電極部材を被着して、ソース側，及びドレイン側の側部に突起部を有するゲート電極を形成する第４の工程と、上記ゲート電極を第１のマスクにして、かつ上記第１の絶縁膜をスルー膜にして、上記第２，第３の半導体層に上記第２の半導体層中の不純物と同じ導電型を示す不純物を注入する第５の工程と、上記ゲート電極，及び上記第１の絶縁膜上に第２の絶縁膜を形成し、該第２の絶縁膜の不要部分をエッチング除去して、上記ゲート電極側面にサイドウォールを形成する第６の工程と、上記半導体基板上の，上記ゲート電極もしくは上記サイドウォール上のある位置から、上記ゲート電極被着領域のドレイン側端からドレイン側に第１の所定距離の位置までの領域にレジストを形成する第７の工程と、該レジスト，上記サイドウォール，及び上記ゲート電極を第２のマスクにして、かつ上記第１の絶縁膜をスルー膜にして、上記第２，第３の半導体層に上記第２の半導体層中の不純物と同じ導電型を示す不純物を注入する第８の工程と、上記半導体基板上の，上記第２のマスクよりソース側の位置に上記ソース電極を、上記第２のマスクよりドレイン側の位置に上記ドレイン電極を形成する第９の工程とを含むものである。
【００４２】
この発明にかかる半導体装置の製造方法（請求項１０）は、上記半導体装置（請求項３，４，５，７，または８）において、上記ゲート電極を、上記ドレイン電極と上記ソース電極との間の，上記ドレイン電極側より上記ソース電極側により近い位置にオフセットして配置し、上記第１の所定距離の長さを、上記第２の所定距離の長さよりも長いものとするものである。
【００４３】
この発明にかかる半導体装置の製造方法（請求項１１）は、上記半導体装置（請求項３，４，５，７，または８）において、上記ゲート電極を、上記ドレイン電極と上記ソース電極との間の，上記ドレイン電極と上記ソース電極との中間位置に配置し、上記第１の所定距離の長さと、上記第２の所定距離の長さとが等しいものとするものである。
【００４４】
この発明にかかる半導体装置の製造方法（請求項１２）は、上記半導体装置（請求項３，４，５，７，または８）において、上記ゲート電極を、上記ドレイン電極と上記ソース電極との間の，上記ドレイン電極側より上記ソース電極側により近い位置にオフセットして配置した単数又は複数の単位半導体装置を形成する工程と、上記ゲート電極を、上記ドレイン電極と上記ソース電極との間の，上記ドレイン電極と上記ソース電極との中間位置に配置した単数または複数の単位半導体装置を形成する工程とを含むものである。
【００５３】
【作用】
この発明にかかる半導体装置の製造方法（請求項１）においては、半導体基板上にゲート電極，ソース電極，及びドレイン電極を有する半導体装置を製造する方法において、上記半導体基板の表面に形成したある導電型の半導体層上に、上記ゲート電極を形成する第１の工程と、上記ゲート電極，及び上記半導体層の表面上に絶縁膜を形成し、該絶縁膜の不要部分をエッチング除去して、上記ゲート電極側面にサイドウォールを形成する第２の工程と、上記ゲート電極及び上記サイドウォールを第１のマスクにして、上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第３の工程と、上記半導体基板上の，上記第１のマスク上のある位置から、上記ゲート電極のドレイン側端からドレイン側に第１の所定距離の位置までの領域に、レジストを形成する第４の工程と、該レジスト，及び上記第１のマスクを第２のマスクにして、上記半導体層に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第５の工程と、上記半導体基板上の，上記第２のマスクよりソース側の位置に上記ソース電極を、上記第２のマスクよりドレイン側の位置に上記ドレイン電極を形成する第６の工程とを含むから、上記半導体層の上記第１のマスク下の領域を、所要の濃度にて上記不純物を含有するようにでき、上記半導体層の上記第２のマスク下の，上記第１のマスク下以外の領域を、上記所要の濃度以上の濃度にて上記不純物を含有するようにでき、上記半導体層の上記第２のマスク下の領域以外を、上記の各濃度以上の濃度にて、上記不純物を含有するようにできる。
【００５４】
この発明にかかる半導体装置の製造方法（請求項２）においては、半導体基板上にゲート電極，ソース電極，及びドレイン電極を有する半導体装置を製造する方法において、上記半導体基板の表面に形成したある導電型の半導体層上に第１種の金属膜を形成し、該第１種の金属膜上に第２種の金属膜を形成したのち、該第２種の金属膜を、その上記ゲート電極となる所要の領域が残るよう除去し、上記ゲート電極の一部を形成する第１の工程と、上記ゲート電極の一部，及び上記第１種の金属膜上に絶縁膜を形成し、該絶縁膜の不要部分をエッチング除去して、上記ゲート電極の一部の側面にサイドウォールを形成する第２の工程と、上記ゲート電極の一部，及び上記サイドウォールを第１のマスクにして、かつ上記第１種の金属膜をスルー膜にして、上記半導体基板に上記半導体層中の不純物と同じ導電を示す不純物を注入する第３の工程と、上記半導体基板上の，上記第１のマスク上のある位置から、上記ゲート電極の一部のドレイン側端からドレイン側に第１の所定距離の位置までの領域に、レジストを形成する第４の工程と、該レジスト，及び上記第１のマスクを第２のマスクにして、かつ上記第１種の金属膜をスルー膜にして、上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第５の工程と、上記レジスト，及び上記サイドウォールを除去したのち、上記第１種の金属膜を、その第１種の金属膜のゲート電極となる所要の領域が残るよう除去し、ゲート電極の他の部分を形成する第６の工程と、上記半導体基板上の，上記第２のマスクよりソース側の位置に上記ソース電極を、上記第２のマスクよりドレイン側の位置に上記ドレイン電極を形成する第７の工程とを含むから、上記第１のマスクを構成するサイドウォールを形成しても、上記半導体基板が掘り込まれなくなる。また、上記半導体層の上記第１のマスク下の領域を、所要の濃度にて上記不純物を含有するようにでき、上記半導体層の上記レジスト下の，上記第１のマスク下以外の領域を、上記所要の濃度以上の濃度にて上記不純物を含有するようにでき、上記半導体層の上記第２のマスク下以外の領域を、上記の各濃度以上の濃度にて上記不純物を含有するようにできる。
【００５５】
この発明にかかる半導体装置の製造方法（請求項３）においては、上記半導体装置の製造方法（請求項１または２）において、上記第４の工程は、上記半導体基板上の，上記ゲート電極が形成されるべき領域のドレイン側端からドレイン側に第１の所定距離の位置から、上記ゲート電極が形成されるべき領域のソース側端からソース側に第２の所定距離の位置までの領域にレジストを形成する工程であるから、上記半導体層の上記第１のマスク下の領域を、所要の濃度にて上記不純物を含有するようにでき、上記半導体層の上記第２のマスクにより、上記ゲート電極のソース側にも上記所要の濃度以上の濃度にて上記不純物を含有する領域を設けることができ、上記半導体層の，上記第２のマスク下以外の領域を、上記の各濃度以上の濃度にて、上記不純物を含有するようにできる。
【００５６】
この発明にかかる半導体装置の製造方法（請求項４）においては、半導体基板上にゲート電極，ソース電極，及びドレイン電極を有する半導体装置を製造する方法において、上記半導体基板の表面に形成したある導電型の半導体層上に上記ゲート電極を形成する第１の工程と、上記ゲート電極，及び上記半導体層の表面上に絶縁膜を形成し、該絶縁膜上の，上記ゲート電極のドレイン側端からドレイン側に第１の所定距離の位置から、上記ゲート電極のソース側端からソース側に第２の所定距離の位置までの領域にレジストを形成したのち、上記絶縁膜を，該絶縁膜の上記レジストの下に位置する部分が残るようエッチング除去する第２の工程と、上記ゲート電極，上記絶縁膜，及び上記レジストをマスクにして、上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第３の工程と、上記レジストを除去したのち、上記ゲート電極，及び上記絶縁膜の上記ゲート電極側面部分に形成された部分をマスクにして、かつ上記絶縁膜の上記半導体層表面に形成された部分をスルー膜にして、上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第４の工程と、上記半導体基板上の，上記絶縁膜よりソース側の位置に上記ソース電極を、上記絶縁膜よりドレイン側の位置に上記ドレイン電極を形成する第５の工程とを含むから、半導体基板に堀り込みを有さず、上記ゲート電極，及び該ゲート電極側面部分に形成された絶縁膜をマスクとすることにより、上記半導体層の該マスク下の領域を、所要の濃度にて上記不純物を含有するようにでき、上記絶縁膜を半透過膜とすることにより、上記半導体層の該絶縁膜下の，上記マスク下以外の領域を、上記所要の濃度以上の濃度にて上記不純物を含有するようにでき、上記半導体層の該絶縁膜下以外の領域を、上記の各濃度以上の濃度にて上記不純物を含有するようにできる。
【００５７】
この発明にかかる半導体装置の製造方法（請求項５）においては、半導体基板上にゲート電極，ソース電極，及びドレイン電極を有する半導体装置を製造する方法において、上記半導体基板の表面に形成したある導電型の半導体層上の，上記ゲート電極が被着される領域以外の領域に絶縁膜を形成する第１の工程と、上記ゲート電極が被着される領域上，及び該ゲート電極被着領域のドレイン側及びソース側にそれぞれ隣接する上記絶縁膜の各端部上に、電極部材を被着して、ソース側，及びドレイン側の側部に突起部を有するゲート電極を形成する第２の工程と、上記ゲート電極を第１のマスクにして、かつ上記絶縁膜をスルー膜にして、上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第３の工程と、上記半導体基板上の，上記ゲート電極被着領域のドレイン側端からドレイン側に第１の所定距離の位置から、上記ゲート電極被着領域のソース側端からソース側に第２の所定距離の位置までの領域にレジストを形成する第４の工程と、該レジスト，及び上記ゲート電極を第２のマスクにして、かつ上記絶縁膜をスルー膜にして、上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第５の工程と、上記半導体基板上の，上記第２のマスクよりソース側の位置に上記ソース電極を、上記第２のマスクよりドレイン側の位置に上記ドレイン電極を、形成する第６の工程とを含むから、上記半導体基板を堀り込まずに、上記半導体層の上記ゲート電極下の領域を、所要の濃度にて上記不純物を含有するようにでき、上記半導体層の上記第２のマスク下の，上記ゲート電極下以外の領域を、上記所要の濃度以上の濃度にて上記不純物を含有するようにでき、上記半導体層の上記第２のマスク下以外の領域を、上記の各濃度以上の濃度にて、上記不純物を含有するようにできる。
【００５８】
この発明にかかる半導体装置の製造方法（請求項６）においては、半導体基板上にゲート電極，ソース電極，及びドレイン電極を有する半導体装置を製造する方法において、上記半導体基板の表面に形成したある導電型の半導体層上の，上記ゲート電極が被着される領域以外の領域に第１の絶縁膜を形成する第１の工程と、上記ゲート電極が被着される領域上，及び該ゲート電極被着領域のドレイン側及びソース側にそれぞれ隣接する上記第１の絶縁膜の各端部上に、電極部材を被着して、ソース側，及びドレイン側の側部に突起部を有するゲート電極を形成する第２の工程と、上記ゲート電極を第１のマスクにして、かつ上記第１の絶縁膜をスルー膜にして、上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第３の工程と、上記ゲート電極，及び上記第１の絶縁膜上に第２の絶縁膜を形成し、該第２の絶縁膜の不要部分をエッチング除去して、上記ゲート電極側面にサイドウォールを形成する第４の工程と、上記半導体基板上の，上記ゲート電極もしくは上記サイドウォール上のある位置から、上記ゲート電極被着領域のドレイン側端からドレイン側に第１の所定距離の位置までの領域にレジストを形成する第５の工程と、該レジスト，上記サイドウォール及び上記ゲート電極を第２のマスクにして、かつ上記第１の絶縁膜をスルー膜にして上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第６の工程と、上記半導体基板上の，上記第２のマスクよりソース側の位置に上記ソース電極を、上記第２のマスクよりドレイン側の位置に上記ドレイン電極を形成する第７の工程とを含むから、上記ゲート電極に上記サイドウォールを形成しても、上記半導体基板表面を掘り込むことがなくなる。また、上記半導体層の上記ゲート電極下の領域を、所要の濃度にて上記不純物を含有するようにでき、上記半導体層の上記第２のマスク下の，上記ゲート電極下以外の領域を、上記所要の濃度以上の濃度にて上記不純物を含有するようにでき、上記半導体層の上記第２のマスク下以外の領域を、上記の各濃度以上の濃度にて、上記不純物を含有するようにできる。
【００５９】
この発明にかかる半導体装置の製造方法（請求項７）においては、半導体基板上にゲート電極，ソース電極，及びドレイン電極を有する半導体装置を製造する方法において、上記半導体基板の表面に形成したある導電型の半導体層上の，上記ゲート電極が被着される領域のドレイン側端からドレイン側に第１の所定距離の位置までの領域，及び該ゲート電極被着領域のソース側端からソース側に第２の所定距離の位置までの領域にそれぞれドレイン側，及びソース側の絶縁膜を形成する第１の工程と、上記ゲート電極被着領域上，及び該ゲート電極被着領域のドレイン側及びソース側にそれぞれ隣接する，上記ドレイン側，及びソース側の絶縁膜の各端部上に電極部材を被着して、ソース側，及びドレイン側の側部に突起部を有するゲート電極を形成する第２の工程と、上記ゲート電極をマスクにして、かつ上記ドレイン側，及びソース側の絶縁膜をスルー膜にして、上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第３の工程と、上記半導体基板上の，上記マスクよりソース側の位置に上記ソース電極を、上記マスクよりドレイン側の位置に上記ドレイン電極を形成する第４の工程とを含むから、上記半導体基板を堀り込まずに、上記半導体層の上記ゲート電極下の領域を、所要の濃度にて上記不純物を含有するようにでき、上記半導体層の上記絶縁膜下の領域の，上記ゲート電極下以外の領域を、上記所要の濃度以上の濃度にて上記不純物を含有するようにでき、上記半導体層の上記ゲート電極，及び絶縁膜下以外の領域を、上記の各濃度以上の濃度にて上記不純物を含有するようにできる。また、イオン注入の工程を簡略化できる。
【００６０】
この発明にかかる半導体装置の製造方法（請求項８）においては、半導体基板上にゲート電極，ソース電極，及びドレイン電極を有する半導体装置を製造する方法において、真性半導体層である第１の半導体層上に，ある導電型の第２の半導体層，及び真性半導体層である第３の半導体層を順次有する上記半導体基板を形成する第１の工程と、上記第３の半導体層上に絶縁膜を形成する第２の工程と、上記第２の半導体層の上記ゲート電極が被着される領域上の，上記絶縁膜，及び上記第３の半導体層を除去し、上記第２の半導体層の上記ゲート電極被着領域を露出させる第３の工程と、上記ゲート電極被着領域上，及び該ゲート電極被着領域のドレイン側及びソース側にそれぞれ隣接する上記絶縁膜の各端部上に、電極部材を被着して、ソース側，及びドレイン側の側部に突起部を有するゲート電極を形成する第４の工程と、上記ゲート電極を第１のマスクにして、かつ上記絶縁膜をスルー膜にして、上記第２，第３の半導体層に上記第２の半導体層中の不純物と同じ導電型を示す不純物を注入する第５の工程と、上記半導体基板上の，上記ゲート電極被着領域のドレイン側端からドレイン側に第１の所定距離の位置から、上記ゲート電極被着領域のソース側端からソース側に第２の所定距離の位置までの領域にレジストを形成する第６の工程と、該レジスト，及び上記ゲート電極を第２のマスクにして、かつ上記絶縁膜をスルー膜にして、上記第２，第３の半導体層に上記第２の半導体層中の不純物と同じ導電型を示す不純物を注入する第７の工程と、上記半導体基板上の，上記第２のマスクよりソース側の位置に上記ソース電極を、上記第２のマスクよりドレイン側の位置に上記ドレイン電極を形成する第８の工程とを含むから、上記第３の半導体層の上記ゲート電極下の領域を真性半導体のまま状態に保つことができ、上記第２の半導体層の上記ゲート電極下の領域を、所要の濃度にて上記不純物を含有するようにでき、上記第３，第２の半導体層の上記第２のマスク下の，上記ゲート電極下以外の領域を、上記所要の濃度以上の濃度にて上記不純物を含有するようにでき、上記第３，第２の層の，上記第２のマスク下以外の領域を、上記の各濃度以上の濃度にて、上記不純物を含有するようにできる。また、サイドウォールを形成しないので、半導体基板が堀り込まれることがない。
【００６１】
この発明にかかる半導体装置の製造方法（請求項９）においては、半導体基板上にゲート電極，ソース電極，及びドレイン電極を有する半導体装置を製造する方法において、真性半導体層である第１の半導体層上に，ある導電型の第２の半導体層，及び真性半導体層である第３の半導体層を順次有する上記半導体基板を形成する第１の工程と、上記第３の半導体層上に第１の絶縁膜を形成する第２の工程と、上記第２の半導体層の上記ゲート電極が被着される領域上の，上記第１の絶縁膜，及び上記第３の半導体層を除去し、上記第２の半導体層の上記ゲート電極被着領域を露出させる第３の工程と、上記ゲート電極被着領域上，及び該ゲート電極被着領域のドレイン側及びソース側にそれぞれ隣接する上記第１の絶縁膜の各端部上に、電極部材を被着して、ソース側，及びドレイン側の側部に突起部を有するゲート電極を形成する第４の工程と、上記ゲート電極を第１のマスクにして、かつ上記第１の絶縁膜をスルー膜にして、上記第２，第３の半導体層に上記第２の半導体層中の不純物と同じ導電型を示す不純物を注入する第５の工程と、上記ゲート電極，及び上記第１の絶縁膜上に第２の絶縁膜を形成し、該第２の絶縁膜の不要部分をエッチング除去して、上記ゲート電極側面にサイドウォールを形成する第６の工程と、上記半導体基板上の，上記ゲート電極もしくは上記サイドウォール上のある位置から、上記ゲート電極被着領域のドレイン側端からドレイン側に第１の所定距離の位置までの領域にレジストを形成する第７の工程と、該レジスト，上記サイドウォール，及び上記ゲート電極を第２のマスクにして、かつ上記第１の絶縁膜をスルー膜にして、上記第２，第３の半導体層に上記第２の半導体層中の不純物と同じ導電型を示す不純物を注入する第８の工程と、上記半導体基板上の，上記第２のマスクよりソース側の位置に上記ソース電極を、上記第２のマスクよりドレイン側の位置に上記ドレイン電極を形成する第９の工程とを含むから、上記ゲート電極に上記サイドウォールを形成しても、上記半導体基板が掘り込まれなくなる。また、上記第３の半導体層の上記ゲート電極下の領域を真性半導体の状態のままに保つことができ、上記第２の半導体層の上記ゲート電極下の領域を、所要の濃度にて上記不純物を含有するようにでき、上記第３，第２の半導体層の上記第２のマスク下の，上記ゲート電極下以外の領域を、上記所要の濃度以上の濃度にて上記不純物を含有するようにでき、上記第３，第２の層の，上記第２のマスク下以外の領域を、上記の各濃度以上の濃度にて、上記不純物を含有するようにできる。
【００６２】
この発明にかかる半導体装置の製造方法（請求項１０）においては、上記半導体装置の製造方法において、上記ゲート電極を、上記ドレイン電極と上記ソース電極との間の，上記ドレイン電極側より上記ソース電極側により近い位置にオフセットして配置し、上記第１の所定距離の長さを、上記第２の所定距離の長さよりも長いものとするから、ゲート−ドレイン間距離が、ゲート−ソース間距離より長いものとすることにより、ゲート電極のドレイン側での電界の集中を緩和することができる。
【００６３】
この発明にかかる半導体装置の製造方法（請求項１１）においては、上記半導体装置の製造方法において、上記ゲート電極を、上記ドレイン電極と上記ソース電極との間の，上記ドレイン電極と上記ソース電極との中間位置に配置し、上記第１の所定距離の長さと、上記第２の所定距離の長さとが等しいものとするから、ゲート−ドレイン間距離と、ゲート−ソース間距離とが等しいものとすることにより、高耐圧のプレーナ型スイッチ素子として用いることができる。
【００６４】
この発明にかかる半導体装置の製造方法（請求項１２）においては、上記半導体装置の製造方法において、上記ゲート電極を、上記ドレイン電極と上記ソース電極との間の，上記ドレイン電極側より上記ソース電極側により近い位置にオフセットして配置した単数又は複数の単位半導体装置を形成する工程と、上記ゲート電極を、上記ドレイン電極と上記ソース電極との間の，上記ドレイン電極と上記ソース電極との中間位置に配置した単数または複数の単位半導体装置を形成する工程とを含むから、プレーナ型の高耐圧集積回路装置を製造することができる。
【００６５】
【実施例】
実施例１．
以下、本発明の実施例１を図について説明する。
図１は本発明の実施例１による半導体装置を示す断面図であり、図１において、図１９と同一符号のものは、同一または相当する部分を示し、１ａはＧａＡｓ半導体基板、１００はＧａＡｓ半導体基板１ａに形成されたｉ型ＧａＡｓ層、２ａはＧａＡｓ半導体基板１ａに形成されたｐ型ＧａＡｓ層、図中の斜線部を示す７５は、ＧａＡｓ半導体基板１ａに形成されたｎ型ＧａＡｓ層であり、このｎ型ＧａＡｓ層７５は、ｎ型ＧａＡｓ領域３ａと、中間濃度ｎ型（ｎ’型）ＧａＡｓ領域３１ａと、高濃度ｎ型（ｎ+ 型）ＧａＡｓ領域７ａとよりなる。ここで、ｎ型ＧａＡｓ領域３ａのドナー濃度は約２×１０17cm-3であり、ｎ’型ＧａＡｓ領域３１ａのドナー濃度は約６×１０17cm-3であり、ｎ+ 型ＧａＡｓ領域７ａのドナー濃度は約１×１０18cm-3である。
【００６６】
本実施例の半導体装置のｎ型ＧａＡｓ層７５は、その上面のほぼ中央部分に第１の所定長さのゲート電極被着領域を有するｎ型ＧａＡｓ領域３ａと、このｎ型ＧａＡｓ領域３ａのドレイン側端にてこれに隣接して形成されたｎ’型ＧａＡｓ領域３１ａと、このｎ’型ＧａＡｓ領域３１ａのドレイン端にてｎ’型ＧａＡｓ領域３１ａに隣接して形成されたドレイン側のｎ型ＧａＡｓ領域７ａと、ｎ型ＧａＡｓ領域３ａのソース側端にてｎ型ＧａＡｓ領域３ａに隣接して形成されたソース側のｎ型ＧａＡｓ領域７ａとよりなり、８はドレイン側のｎ+ 型ＧａＡｓ領域７ａ上に形成されたドレイン電極、９はソース側のｎ+ 型ＧａＡｓ領域７ａ上に形成されたソース電極、４はｎ型ＧａＡｓ領域３ａ上に配設されているＷＳｉなどの高融点金属からなるゲート電極であり、このゲート電極４のゲート長は、仕様に応じて使い分けられるが、一般に０．５μｍ〜１．０μｍである。また、８０はＧａＡｓ半導体基板１ａに形成された掘り込み部である。
【００６７】
また、図１に示す半導体装置は、上記ゲート電極４を、ドレイン電極８とソース電極９との間の，ドレイン電極側よりソース電極側により近い位置にオフセットして配置したオフセットゲート構成のＳＡＧＦＥＴを示し、ゲート電極のドレイン側に所定長さのｎ’型ＧａＡｓ領域３１ａが形成されている。
また、ｐ型ＧａＡｓ層２ａをｎ型ＧａＡｓ層７５の下に形成したＢＰＬＤＤ（Buried p-layer Lightly Doped Drain）構造としているのは、ｐ型層をｎ型チャネル層の下に形成することにより、深さ方向に急峻に変化するキャリア濃度の分布をもつチャネル層を得ることができ、これによりスイッチング特性，及び素子の均一性を向上することができるためである。
【００６８】
次に、図２(a) 〜(f) に示す工程断面図に従い、実施例１における半導体装置の製造方法について説明する。
まず、図２(a) 〜(c) に示すように、従来例の図２０(a) 〜(c) と同様の方法で、ＧａＡｓ半導体基板上に、ゲート電極４及びサイドウォール５１を形成する。
【００６９】
そして、図２(d) に示すように、ゲート電極４及びサイドウォール５１をマスクにして、ＧａＡｓ半導体基板に、Ｓｉを８０ｋｅＶ，ドーズ量５Ｅ１２／ｃｍ2 なる条件でイオン注入することにより、ｎ型ＧａＡｓ領域３ａ，及びｎ’型ＧａＡｓ領域３１０ａが形成され、ｐ型ＧａＡｓ層２０ｊが変化したｐ型ＧａＡｓ層２０ａ上に、ｎ型ＧａＡｓ領域３ａとｎ’型ＧａＡｓ領域３１０ａとよりなるｎ型ＧａＡｓ層３２ａを形成することができる。
【００７０】
そののち、図２(e) に示すように、上記ゲート電極４から、該ゲート電極４のドレイン側端からドレイン側に所定距離までの領域に、フォトレジスト６を、従来例のようにオフセットを持たせて形成する。このフォトレジスト６を形成後、ゲート電極４，サイドウォール５１，及びフォトレジスト６をマスクにして、ＳｉをＧａＡｓ半導体基板に、１００ｋｅＶ，３Ｅ１３／ｃｍ2 なる条件でイオン注入する。これにより、ｐ型ＧａＡｓ層２０ａが変化したｐ型ＧａＡｓ層２ａ上に、ｎ型ＧａＡｓ領域３ａと、ｎ’型ＧａＡｓ領域３１ａと、ｎ+ 型ＧａＡｓ領域７０ａとよりなるｎ型ＧａＡｓ層３３ａを形成することができる。
【００７１】
そして、フォトレジスト６，及びサイドウォール５１を除去したのち、ｎ’型ＧａＡｓ領域３１ａ及びｎ+ 型ＧａＡｓ領域７０ａを、アニール処理によって活性化する。これにより、ｎ型ＧａＡｓ領域３ａと、ｎ’型ＧａＡｓ領域３１ａと、ｎ+ 型ＧａＡｓ領域７ａとよりなるｎ型ＧａＡｓ層７５が形成される。つまり、図２(f) に示すように、ｉ型ＧａＡｓ層１００上に、ｐ型ＧａＡｓ層２ａ，ｎ型ＧａＡｓ層７５を有する半導体基板１ａが形成される。
【００７２】
このＧａＡｓ半導体基板１ａの形成後、図２(f) に示すように、ソース側，及びドレイン側の各ｎ+ 型半導体領域７ａ上の所定の位置にＡｕＧｅ／Ｎｉ／Ａｕ等からなりオーム性を有するソース電極９，及びドレイン電極８を、蒸着，リフトオフ法などによりそれぞれ形成し、ＦＥＴを完成する。
【００７３】
次に実施例１のＦＥＴの動作，及び作用について、ゲート電極４付近の拡大断面を示す図３を用いて説明する。
図３において、図１，及び図２１と同一符号は、同一または相当する部分を示している。
【００７４】
ゲート電極４に負の電圧が印加されると、従来例と同様に、ゲート電極４の下のｎ型ＧａＡｓ領域３ａに、この電圧に従った深さのゲート空乏層が広がる。例えば、ゲート電極４に、負の電圧９０ａが印加された場合、図３の一点鎖線９０に示すようなゲート空乏層が形成される。このように、空乏層が広がることによって、ゲート電極４下方のチャネルの厚みは薄くなり、この印加電圧の大きさに従って、ソース電極９側へと流れていくドレイン電流ＩD を制御することができる。なお、図３中の一点鎖線９１は、負の電圧９０ａよりも０Ｖに近い負の電圧９１ａを、ゲート電極４に印加した場合に形成されるゲート空乏層を示すものであり、一点鎖線９２は、負の電圧９１ａよりも０Ｖに近い負の電圧９２ａを、ゲート電極４に印加した場合に形成されるゲート空乏層を示すものである。また、一点鎖線９３は、ＧａＡｓ半導体基板１ａの表面に形成される空乏層を示すものである。
【００７５】
このｎ型ＧａＡｓ領域３ａで形成される表面空乏層，及びゲート空乏層の深さは、従来例のＦＥＴのｎ型ＧａＡｓ領域３ｊと同じ深さになるが、堀り込み８０の下部に発生する表面空乏層の深さは、ｎ’型ＧａＡｓ領域３１ａのドナー濃度が従来例のＦＥＴのｎ型ＧａＡｓ領域３ｊより大きいことにより、ｎ’型ＧａＡｓ領域３１ａの方が、従来例のｎ型ＧａＡｓ領域３ｊの表面空乏層よりも浅くなる（図の一点鎖線９３）。
【００７６】
この結果、従来例のＦＥＴでは、ゲート電極４に印加する電圧が、負の電圧９１ａより０Ｖに近くなると、ゲート空乏層下方のチャネルの厚みより、ｎ型ＧａＡｓ領域３ｊの表面空乏層下方のチャネルの厚みの方が薄くなり、ｎ型ＧａＡｓ領域３ｊの表面空乏層によるチャネル狭窄の影響を受けていたが、本実施例１のＦＥＴでは、図の負の電圧９１ａよりも０Ｖに近い電圧９２ａまで、ｎ’型ＧａＡｓ領域３１ａの表面空乏層によるチャネル狭窄の影響を受けない。
【００７７】
このように、チャネル狭窄を緩和することができるので、図４(a) に示すように、上記ゲート電圧が０Ｖの場合でも良好な相互コンダクタンス値（ｇm ）が得られる効果がある。換言すると、従来のＦＥＴの場合、図２２(b) に示すように、ゲート電圧をマイナス側から等間隔で０Ｖに近づけていっても、０Ｖに近づくにつれて、ドレイン電流ＩD は等間隔で上昇しなくなるが、本実施例では、図４(b) に示すように、ゲート電圧をマイナス側から等間隔で０Ｖに近づけていくと、０Ｖ付近でも、ドレイン電流ＩD はほぼ等間隔に上昇している。
【００７８】
また、ゲート電極４を、ドレイン電極８とソース電極９との間の，ドレイン電極８側よりソース電極９側により近い位置にオフセットして配置し、かつ、ｎ型ＧａＡｓ領域３ａとドレイン側のｎ+ 型ＧａＡｓ領域７ａとの間に、ｎ’型ＧａＡｓ領域３１ａを設けたので、ドレイン電極８周辺の電界集中を防止でき、これにより、高耐圧、高出力用半導体に要求されるＦＥＴ特性を満たすことができる。
【００７９】
このようなｎ’型ＧａＡｓ領域３１ａのドナー濃度，膜厚，及び幅などは、要求されるＦＥＴの特性に応じて適切な濃度及びサイズを用いることができるが、例えば、ｎ型ＧａＡｓ領域３ａの幅を１μｍ、そのｎ型ＧａＡｓ領域３ａのドナー濃度を２×１０17cm-3、ｎ’型ＧａＡｓ領域３１ａのドナー濃度を約６×１０17cm-3とし、そのｎ’型ＧａＡｓ領域３１ａの膜厚を０．２μｍ、その幅を０．７μｍとした場合には、ゲート−ドレイン間耐圧を、−１５Ｖ以上とすることが可能となり、高出力用半導体に要求される特性を十分に満たすことにができる。
【００８０】
上述のように本実施例１では、上記製造工程により、ｎ型ＧａＡｓ領域３ａとｎ’型ＧａＡｓ領域３１ａとｎ+ 型ＧａＡｓ領域７ａとよりなるｎ型ＧａＡｓ層７５を形成したので、上記のように、ＧａＡｓ半導体基板１ａの掘り込み部８０が形成された部分の表面空乏層の深さを、十分に浅くでき、これにより、本発明のＦＥＴは、従来例のＦＥＴよりも０Ｖに近い印加電圧値まで、チャネル狭窄が発生しなくなる効果がある。
この結果、図４(a) に示すように、実施例１のＦＥＴでは、ゲート電極４にかかる負のゲート電圧が、従来例のＦＥＴよりも、０Ｖに近い値まで良好な相互コンダクタンス値（ｇm ）が得られる効果がある。即ち、図４(b) に示すように、ゲート電圧をマイナス側から等間隔で０Ｖに近づけていくと、０Ｖ近傍でもドレイン電流は、ほぼ等間隔で増加していく効果がある。
【００８１】
また、ゲート電極４を、ドレイン電極８とソース電極９との間の，ドレイン電極８側よりソース電極９側により近い位置にオフセットして配置し、かつ、ｎ型ＧａＡｓ領域３ａとドレイン側のｎ+ 型ＧａＡｓ領域７ａとの間に、ｎ’型ＧａＡｓ領域３１ａを設けたので、ドレイン電極８周辺の電界集中を防止でき、これにより、高耐圧、高出力用半導体に要求されるＦＥＴ特性を満たすことができる。
【００８２】
実施例２．
以下、本発明の実施例２を図について説明する。
図５は本発明の実施例２による半導体装置を示す断面図であり、図５において、図１９と同一符号のものは、同一または相当する部分を示し、１ｂはＧａＡｓ半導体基板、１００はＧａＡｓ半導体基板１ｂに形成されたｉ型ＧａＡｓ層、２ｂはＧａＡｓ半導体基板１ｂに形成されたｐ型ＧａＡｓ層、図中の斜線部を示す７６は、ＧａＡｓ半導体基板１ｂに形成されたｎ型ＧａＡｓ層であり、このｎ型ＧａＡｓ層７６は、ｎ型ＧａＡｓ領域３ｂと、ｎ’型ＧａＡｓ領域３１ｂと、ｎ+ 型ＧａＡｓ領域７ｂとよりなる。ここで、ｎ型ＧａＡｓ領域３ｂ，ｎ’型ＧａＡｓ領域３１ｂ，及びｎ+ 型ＧａＡｓ領域７ｂのドナー濃度は、実施例１のｎ型ＧａＡｓ領域３ａ，ｎ’型ＧａＡｓ領域３１ａ，及びｎ+ 型ＧａＡｓ領域７ａのドナー濃度とそれぞれ同じ濃度である。
【００８３】
本実施例の半導体装置のｎ型ＧａＡｓ層７６は、その上面のほぼ中央部分に第１の所定長さのゲート電極被着領域を有するｎ型ＧａＡｓ領域３ｂと、このｎ型ＧａＡｓ領域３ｂのドレイン側端にてこれに隣接して形成されたｎ’型ＧａＡｓ領域３１ｂと、このｎ’型ＧａＡｓ領域３１ｂのドレイン端にてｎ’型ＧａＡｓ領域３１ｂに隣接して形成されたドレイン側のｎ型ＧａＡｓ領域７ｂと、ｎ型ＧａＡｓ領域３ｂのソース側端にてｎ型ＧａＡｓ領域３ｂに隣接して形成されたソース側のｎ型ＧａＡｓ領域７ｂとよりなり、８はドレイン側のｎ+ 型ＧａＡｓ領域７ｂ上に形成されたドレイン電極、９はソース側のｎ+ 型ＧａＡｓ領域７ｂ上に形成されたソース電極、４ｂはゲート電極であり、このゲート電極４ｂは、正常なショットキー接合によりｎ型ＧａＡｓ領域３ｂ上に配設されているＷＳｉ層４１ｂと、ＷＳｉ層４１ｂ上に積層されたＷ層４２ｂと、Ｗ層４２ｂ上に積層されたＷＳｉ層４３ｂと、ＷＳｉ層４３ｂ上に積層されたＷ層４４ｂとで構成されている。なお、ＷＳｉ層４１ｂの膜厚は、１０００オングストローム以上であり、Ｗ層４２ｂの膜厚は、１０００オングストロームであり、ＷＳｉ層４３ｂ及びＷ層４４ｂの膜厚は、２０００オングストロームである。あるいは、ＷＳｉ層４３ｂの膜厚を１０００オングストロームとし、Ｗ層４４ｂの膜厚を３０００オングストロームとしてもよい。また、このゲート電極４ｂのゲート長は、仕様に応じて使い分けられるが、一般に０．５μｍ〜１．０μｍである。
【００８４】
また、図５に示す半導体装置は、上記ゲート電極４ｂを、ドレイン電極８とソース電極９との間の，ドレイン電極側よりソース電極側により近い位置にオフセットして配置したオフセットゲート構成のＳＡＧＦＥＴを示し、ゲート電極のドレイン側に所定長さのｎ’型ＧａＡｓ領域３１ｂが形成されている。
また、ｐ型層２ｂをｎ型層の下に形成したＢＰＬＤＤ構造としているのは、前述の実施例１の場合と同様であり、このｐ型層を設けず、通常のＬＤＤ構造とすることもできる。
【００８５】
次に、図６(a) 〜(f) に示す工程断面図に従い、実施例２における半導体装置の製造方法について説明する。
まず、従来例，及び実施例１と同様の方法で、図２(a) に示す、ｉ型ＧａＡｓ層１００，ｐ型ＧａＡｓ層２０ｊ，ｎ型ＧａＡｓ層３１ｊを順次形成したのち、図６(a) に示すように、ＧａＡｓ半導体基板表面のｎ型ＧａＡｓ層３１ｊ上に、ＷＳｉ膜４１０ｂ，Ｗ膜４２０ｂ，ＷＳｉ膜４３０ｂ，Ｗ膜４４０ｂを、この順序でスパッタ等により形成する。
【００８６】
そののち、ゲート電極４ｂの一部を形成するためのパターニングを行ない、該パターンに従って、ＲＩＥにより、最上のＷ膜４４０ｂ，及び上から２番目のＷＳｉ膜４３０ｂの、ゲート電極を形成すべき所要の領域が残るよう除去し、これにより、図６(b) に示す、Ｗ膜４４ｂ及びＷＳｉ膜４３ｂが形成される。なお、ＲＩＥによる加工を行なうのは、この方法を使用すると、上から３番目のＷ膜４２０ｂをエッチングの終点検出に用いることが容易であるからである。
【００８７】
Ｗ膜４４ｂ及びＷＳｉ膜４３ｂの形成後、図６(c) に示すサイドウォール５１を、実施例１の場合と同様の方法で形成する。そののち、Ｗ膜４４ｂ，ＷＳｉ膜４３ｂ，及びサイドウォール５１をマスクにして、かつ、Ｗ膜４２０ｂ及びＷＳｉ膜４１０ｂをスルー膜として、ＧａＡｓ半導体基板にＳｉをイオン注入することにより、ｎ’型ＧａＡｓ領域３１０ｂ，及びｎ型ＧａＡｓ領域３ｂが形成される。これにより、図６(c) に示す、ｐ型ＧａＡｓ層２０ｊが変化したｐ型ＧａＡｓ層２０ｂ上に、ｎ’型ＧａＡｓ領域３１０ｂとｎ型ＧａＡｓ領域３ｂとよりなるｎ型ＧａＡｓ層３２ｂを形成することができる。
【００８８】
そののち、図６(d) に示すように、Ｗ膜４４ｂ及びＷＳｉ膜４３ｂ上の位置から、Ｗ膜４４ｂ及びＷＳｉ膜４３ｂのドレイン側端からドレイン側に所定距離の位置までの領域に、フォトレジスト６を、実施例１のようにオフセットを持たせて形成する。このフォトレジスト６を形成後、Ｗ膜４４ｂ及びＷＳｉ膜４３ｂ，サイドウォール５１，及びフォトレジスト６をマスクにして、かつ、Ｗ膜４２０ｂ及びＷＳｉ膜４１０ｂをスルー膜として、Ｓｉのイオン注入を行う。これにより、ｐ型ＧａＡｓ層２０ｂが変化したｐ型ＧａＡｓ層２ｂ上に、ｎ型ＧａＡｓ領域３ｂと、ｎ’型ＧａＡｓ領域３１０ｂと、ｎ+ 型ＧａＡｓ領域７０ｂとよりなるｎ型ＧａＡｓ層３３ｂを形成することができる。
【００８９】
これらの各層の形成後、フォトレジスト６及びサイドウォール５１を除去し、さらに、Ｗ膜４４ｂ及びＷＳｉ膜４３ｂをマスクにして、Ｗ膜４２０ｂとＷＳｉ膜４１０ｂとに、異方性エッチングを行なう。これにより、図６(e) に示す、Ｗ膜４２ｂとＷＳｉ膜４１ｂが形成され、ゲート電極４ｂが完成する。
【００９０】
ゲート電極４ｂの完成後、ＧａＡｓ半導体基板をアニール処理によって活性化することにより、ｎ型ＧａＡｓ領域３ｂ，ｎ’型ＧａＡｓ領域３１ｂ，及びｎ+ 型ＧａＡｓ領域７ｂよりなるｎ型ＧａＡｓ層７６が形成される。つまり、図６(f) に示す、ｉ型ＧａＡｓ層１００上に、ｐ型ＧａＡｓ層２ｂ，ｎ型ＧａＡｓ層７６を有する半導体基板１ｂが形成される。
【００９１】
そののち、図６(f) に示すように、それぞれのｎ+ 型ＧａＡｓ領域７ｂ上に、ドレイン電極８とソース電極９とを形成して、ＦＥＴを完成する。
【００９２】
次に、本実施例２のＦＥＴの動作，及び作用について説明する。
ゲート電極４ｂに負の電圧が印加されると、実施例１と同様に、ゲート電極４ｂの下のｎ型ＧａＡｓ領域３ｂに、この電圧に従った深さのゲート空乏層が広がる。このように、空乏層が広がることによって、ゲート電極４下方のチャネルの厚みは薄くなり、この印加電圧の大きさに従って、ソース電極９側へと流れていくドレイン電流ＩD を制御することができる。
本実施例２では、その製造工程において、Ｗ膜４２０ｂ上にサイドウォール５１を形成するので、このサイドウォール５１を形成するためのエッチング時にｎ’型ＧａＡｓ領域３１０ｂがエッチングされることがなく、従来例，及び実施例１のＦＥＴの堀り込み８０（図１９，図１）が形成されない。これにより、堀り込み８０によるチャネル狭窄を防ぐことができ、０Ｖ付近まで良好な相互コンダクタンスを得ることができる。
【００９３】
また、ゲート電極４を、ドレイン電極８とソース電極９との間の，ドレイン電極８側よりソース電極９側により近い位置にオフセットして配置し、かつ、ｎ型ＧａＡｓ領域３ｂとドレイン側のｎ+ 型ＧａＡｓ領域７ｂとの間に、ｎ’型ＧａＡｓ領域３１ｂを設けたので、ドレイン電極８周辺の電界集中を防止でき、これにより、高耐圧、高出力用半導体に要求されるＦＥＴ特性を満たすことができる。また、ゲート電極４ｂを、ＷＳｉとＷとの積層構造としたので、ゲート電極の低抵抗化を図れる効果がある。
【００９４】
上述のように本実施例２では、Ｗ膜４２０ｂ上にサイドウォール５１を形成し、Ｗ膜４４ｂ，ＷＳｉ膜４３ｂ，及びサイドウォール５１をマスクとして、かつ、Ｗ膜４２０ｂとＷＳｉ膜４１０ｂとをスルー膜として、ＧａＡｓ半導体基板にＳｉのイオン注入を行ない、その後、レジスト６，Ｗ膜４４ｂ，ＷＳｉ膜４３ｂ，及びサイドウォール５１をマスクにして、かつ、Ｗ膜４２０ｂとＷＳｉ膜４１０ｂとをスルー膜として、さらにＳｉのイオン注入を行ったのち、Ｗ膜４２０ｂ及び、ＷＳｉ膜４１０ｂの所望部分以外をエッチングしてゲート電極４ｂを形成するので、サイドウォール５１の形成時に半導体基板に堀り込み８０が形成されず、これにより、従来例，及び実施例１の効果に加え、チャネルの狭窄をさらに緩和できる高出力用ＦＥＴを製造することができる効果がある。
また、ゲート電極４ｂを、ＷＳｉとＷとの積層構造としたので、ゲート電極の低抵抗化を図れる効果がある。
【００９５】
実施例３．
以下、本発明の実施例３を図について説明する。
図７は本発明の実施例１による半導体装置を示す断面図であり、図７において、図１と同一符号のものは、同一または相当する部分を示し、１ｃはＧａＡｓ半導体基板、１００はＧａＡｓ半導体基板１ａに形成されたｉ型ＧａＡｓ層、２ｃはＧａＡｓ半導体基板１ｃに形成されたｐ型ＧａＡｓ層、図中の斜線部を示す７７は、ＧａＡｓ半導体基板１ｃに形成されたｎ型ＧａＡｓ層であり、このｎ型ＧａＡｓ層７７は、ｎ型ＧａＡｓ領域３ｃと、ｎ’型ＧａＡｓ領域３１ｃと、ｎ+ 型ＧａＡｓ領域７ｃとよりなり、８０はＧａＡｓ半導体基板１ｃに形成された掘り込み部である。ここで、ｎ型ＧａＡｓ領域３ｃ，ｎ’型ＧａＡｓ領域３１ｃ，及びｎ+ 型ＧａＡｓ領域７ｃのドナー濃度は、それぞれ実施例１のｎ型ＧａＡｓ領域３ａ，ｎ’型ＧａＡｓ領域３１ａ，及びｎ+ 型ＧａＡｓ領域７ａのドナー濃度と同様であり、ゲート幅は実施例１と同様である。
【００９６】
本実施例の半導体装置のｎ型ＧａＡｓ層７７は、その上面のほぼ中央部分に第１の所定長さのゲート電極被着領域を有するｎ型ＧａＡｓ領域３ｃと、このｎ型ＧａＡｓ領域３ｃのドレイン側端にてこれに隣接して形成されたドレイン側のｎ’型ＧａＡｓ領域３１ｃと、このｎ’型ＧａＡｓ領域３１ｃのドレイン端にてｎ’型ＧａＡｓ領域３１ｃに隣接して形成されたドレイン側のｎ型ＧａＡｓ領域７ｃと、ｎ型ＧａＡｓ領域３ｃのソース側端にてｎ型ＧａＡｓ領域３ｃに隣接して形成されたソース側のｎ’型ＧａＡｓ領域３１ｃと、このｎ’型ＧａＡｓ領域３１ｃのソース側端にてｎ’型ＧａＡｓ領域３１ｃに隣接して形成されたドレイン側のｎ型ＧａＡｓ領域７ｃとよりなり、８はドレイン側のｎ+ 型ＧａＡｓ領域７ｃ上に形成されたドレイン電極、９はソース側のｎ+ 型ＧａＡｓ領域７ｃ上に形成されたソース電極、４１ｃは、ゲート電極を形成するＷＳｉ層、４２ｃはゲート電極を形成するＷ層であり、このＷＳｉ層４１ｃ，及びＷ層４２ｃよりゲート電極４ｃが形成されている。
【００９７】
また、図７に示す半導体装置は、上記ゲート電極４ｃを、ドレイン電極８とソース電極９との間の，ドレイン電極側よりソース電極側により近い位置にオフセットして配置したオフセットゲート構成のＳＡＧＦＥＴを示し、ドレイン側のｎ’型ＧａＡｓ領域３１ｃの長さが、ソース側のｎ’型ＧａＡｓ領域３１ｃの長さよりも長いものとした。
また、ｐ型層２ｃをｎ型層の下に形成したＢＰＬＤＤ構造としているのは、前述の実施例１の場合と同様であり、このｐ型層を設けず、通常のＬＤＤ構造とすることもできる。
【００９８】
次に、図８(a) 〜(f) に示す工程断面図に従い、実施例３における半導体装置の製造方法について説明する。
図において、図２または図７と同一符号は、同一または相当する部分を示しており、６ｃは、上記半導体基板表面の，上記ゲート電極を形成すべき所要の領域のドレイン側端部から所定距離，及びソース側端部から所定距離までの上記各サイドウォール近傍に形成したレジストである。本実施例では、ゲート電極のドレイン側端部からレジスト６ｃのドレイン側端部までの長さが、ゲート電極のソース側端部からレジスト６ｃのソース側端部までの長さよりも長いものを用いた例について説明する。
【００９９】
まず、従来例，及び上記実施例と同様の方法により、図２(a) に示す、ｉ型ＧａＡｓ層１００，ｐ型ＧａＡｓ層２０ｊ，ｎ型ＧａＡｓ層３１ｊを形成したのち、図８(a) に示すように、ｎ型半導体層３１ｊ上に、例えば下層にＷＳｉ，上層にＷを各々２０００オングストローム積層した後、写真製版技術とドライエッチング技術を用いて高融点金属からなるゲート電極４ｃを形成する。ここで、ゲート電極をＷＳｉ層４１ｃとＷ層４２ｃとの積層構造としているのはゲート抵抗を低減するためであるが、総膜厚、膜厚比は選択自由である。また使用金属もＷＳｉ，Ｗに限定されるものではなく、例えばＰｔ，Ａｕ，Ｔｉ，Ｍｏ，Ａｌ，ＷＳｉＮ等の組み合わせを自由に選択できる。
【０１００】
次に、図８(b) に示すように、ＳｉＯ等の絶縁膜５を例えばプラズマＣＶＤ法等で４０００オングストローム積層した後、図８(c) に示すように、ＥＣＲエッチング等のドライエッチング技術によりゲート電極４ｃの側壁にのみ選択的にサイドウォール５１を形成する。ドライエッチングの条件にもよるが、サイドウォール５の幅（ＬSW）は最初に積層したＳｉＯ膜５の膜厚の５０〜７０％程度に形成される。
【０１０１】
その後、図８(d) に示すように、ゲート電極４ｃ及びサイドウォール５１をマスクとして、例えばＳｉイオンを加速電圧８０ＫｅＶ，ドーズ量５Ｅ１２／cm2 なる条件でイオン注入することにより、ｎ’型ＧａＡｓ領域３１０ｃ，及びｎ型ＧａＡｓ領域３ｃが形成される。これにより、ｐ型ＧａＡｓ層２０ｊが変化したｐ型ＧａＡｓ層２０ｃ上に、ｎ’型ＧａＡｓ領域３１０ｃとｎ型ＧａＡｓ領域３ｃとよりなるｎ型ＧａＡｓ層３２ｃを形成することができる。
【０１０２】
そののち、図８(e) に示すように、例えば、ＧａＡｓ半導体基板上の，ゲート電極４ｃのドレイン側端からドレイン側に１μｍの位置から、ゲート電極４ｃのソース側端からソース側に０．５μｍの位置までの領域にレジスト６ｃを形成した後、レジスト６ｃ及びゲート電極４ｃ，及びサイドウォール５１をマスクとして、例えばＳｉイオンを加速電圧１００ＫｅＶ，ドーズ量３Ｅ１３／cm2 なる条件でイオン注入行う。これにより、ｐ型ＧａＡｓ層２０ｃが変化したｐ型ＧａＡｓ層２ｃ上に、ｎ型ＧａＡｓ領域３ｃと、ｎ’型ＧａＡｓ領域３１ｃと、ｎ+ 型ＧａＡｓ領域７０ｃとよりなるｎ型ＧａＡｓ層３３ｃを形成することができる。
【０１０３】
そして、フォトレジスト６ｃ及びサイドウォール５１を除去したのち、ｎ’型ＧａＡｓ領域３１ｃ及びｎ+ 型ＧａＡｓ領域７０ｃを、アニール処理によって活性化する。これにより、ｎ型ＧａＡｓ領域３ｃと、ｎ’型ＧａＡｓ領域３１ｃと、ｎ+ 型ＧａＡｓ領域７ｃとよりなるｎ型ＧａＡｓ層７７が形成される。つまり、図８(f) に示す、ｉ型ＧａＡｓ層１００上に、ｐ型ＧａＡｓ層２ｃ，ｎ型ＧａＡｓ層７７を有する半導体基板１ａが形成される。
【０１０４】
このＧａＡｓ半導体基板１ｃの形成後、図８(f) に示すように、ドレイン電極８とソース電極９とを、蒸着，リフトオフ法などによりそれぞれｎ+ 型ＧａＡｓ領域７ｃ上に形成し、ＦＥＴを完成する。
【０１０５】
次に実施例３のＦＥＴの動作，及び作用について説明する。
実施例３によるＦＥＴの動作，及び作用は実施例１と同様に、堀り込み８０の下部に発生する表面空乏層の深さは、ｎ’型ＧａＡｓ領域３１ａのドナー濃度が従来例のＦＥＴのｎ型ＧａＡｓ領域３ｊより大きいことにより、ｎ’型ＧａＡｓ領域３１ａの方が、従来例のｎ型ＧａＡｓ領域３ｊの表面空乏層よりも浅くなりる。これにより、チャネル狭窄を緩和することができるので、ゲート電圧が０Ｖの場合でも良好な相互コンダクタンス値（ｇm ）が得られる効果がある。
【０１０６】
さらに本実施例３では、ゲート電極のソース側にもｎ’型ＧａＡｓ領域３１ａを設け、ゲート電極４を、ドレイン電極８とソース電極９との間の，ドレイン電極８側よりソース電極９側により近い位置にオフセットして配置し、かつ、ドレイン側のｎ’型ＧａＡｓ領域３ｃの長さが、ソース側のｎ’型ＧａＡｓ領域３ｃの長さよりも長いものとしたので、ドレイン電極８周辺の電界集中を防止でき、これにより、高耐圧、高出力用半導体に要求されるＦＥＴ特性を満たすことができる。
【０１０７】
さらに本実施例３では、ｎ型ＧａＡｓ領域３ｃとドレイン，及びソース側のｎ+ 型ＧａＡｓ領域７ｃとの間にも、ｎ’型ＧａＡｓ領域３１ｃを設けたので、ゲート電極に、高濃度のｎ+ 型ＧａＡｓ領域が近接して存在せず、ゲート電極にさらに大きな負の電圧を印加した場合に発生するリーク電流を抑制することができ、ゲートソース電極間耐圧（Ｖgso ）の高耐圧化が可能となる。
【０１０８】
例えば、ゲートソース電極間隔は０．８μｍ，ゲートドレイン電極間隔２．５μｍの場合、従来例でＶgso ＝−６Ｖのものが、ソース電極側にｎ′型半導体領域３１ｃを０．５μｍ設けると、Ｖgso ＝−１０Ｖまで向上することを確認している。
【０１０９】
また、ゲート電極をＷとＷＳｉとの二層構造とすることにより、ＷＳｉのみにより形成されたゲート電極に比べ、そのゲート抵抗を約１／６にすることができ、高周波での動作をより改善することができる。
【０１１０】
上述のように、本実施例３では、ＧａＡｓ半導体基板上の，ゲート電極４ｃのドレイン側端からドレイン側に第１の所定距離の位置から、ゲート電極４ｃのソース側端から第２の所定距離の位置までの領域にレジスト６ｃを形成し、これをマスクにｎ+ 型ＧａＡｓ領域形成のためのイオン注入を行うので、ゲート電極４ｃのソース側にもｎ′型半導体領域３１ｃを形成でき、上記実施例１の効果に加え、ゲート−ソース間耐圧を向上し、リーク電流の少ない半導体装置を得ることができる効果がある。
【０１１１】
実施例４．
本実施例４では、上記実施例３の半導体装置の製造方法において、堀り込み８０が形成されない製造方法の例を図９(a) 〜(e) に示す製造工程図に従い説明する。
図９において、図８と同一符号は同一または相当する部分を示しており、５１ｄは絶縁膜、６ｄは上記絶縁膜５１ｄ上に設けられたフォトレジストである。
【０１１２】
まず、従来例，及び上記実施例と同様の方法により、図２(a) に示す、ｉ型ＧａＡｓ層１００，ｐ型ＧａＡｓ層２０ｊ，ｎ型ＧａＡｓ層３１ｊを形成したのち、ｎ型ＧａＡｓ層３１ｊ上に例えば下層にＷＳｉ，上層にＷを各々２０００オングストローム積層した後、写真製版技術とドライエッチング技術を用い高融点金属からなるゲート電極４ｃを図９(b) に示すように形成する。ＷＳｉとＷの積層構造としているのは実施例３と同様の理由からである。
【０１１３】
図９(c) において、プラズマＣＶＤ法等でＳｉＯ等の絶縁膜をサイドウォールの仕上がり寸法に相当する膜厚，例えば２５００オングストローム積層した後、例えば、ゲート電極４ｃのドレイン側端からドレイン側に１μｍの位置から、ゲート電極４ｃのソース側端からソース側に０．５μｍの位置までの領域にレジスト６ｄを形成する。その後、レジスト６ｄをマスクにＥＣＲエッチング等のドライエッチング技術により絶縁膜５１ｄを形成する。
【０１１４】
図９(d) において、レジスト６ｄ，絶縁膜５１ｄ，及びゲート電極４ｃをマスクとして、例えばＳｉイオンを加速電圧１００ＫｅＶ，ドーズ量３Ｅ１３／ｃｍ2 なる条件でイオン注入し、ｐ型ＧａＡｓ層２０ｊが変化したｐ型ＧａＡｓ層２０ｄ上に、ｎ型ＧａＡｓ領域３ｄと、ｎ+ 型ＧａＡｓ領域７１ｄとよりなるｎ型ＧａＡｓ層３３ｄ形成される。
【０１１５】
レジスト６ｄを除去したのち、ゲート電極４ｃ，及びゲート電極４ｃ側面部分の絶縁膜５１ｄをマスクにして、かつ、半導体基板表面に形成された上記絶縁膜５１ｄをスルー膜にして、再度Ｓｉイオンを加速電圧８０ＫｅＶ，ドーズ量５Ｅ１２／ｃｍ2 なる条件でイオン注入し、ｐ型ＧａＡｓ層２０ｄが変化したｐ型ＧａＡｓ層２ｄ上に、ｎ型ＧａＡｓ領域３ｄと、ｎ’型ＧａＡｓ領域３１ｄと、ｎ+ 型ＧａＡｓ領域７０ｄとよりなるｎ型ＧａＡｓ層３３ｄが形成される。
【０１１６】
この後ｎ′型ＧａＡｓ領域３１ｄとｎ+ 型ＧａＡｓ領域７１ｄの活性化処理を同時に行いｎ型ＧａＡｓ層７７ｄを形成する。この活性化処理は、それぞれ別に行っても良い。
【０１１７】
最後に、絶縁膜５１ｄを除去し、図９(e) に示すように、各ｎ+ 型半導体領域７ｄ，上の所定の位置にＡｕＧｅ／Ｎｉ／Ａｕ等からなりオーム性を有するソース電極８及びドレイン電極８が形成され、堀り込み部８０がないＢＰＬＤＤ構造のＳＡＧＦＥＴを完成する。
【０１１８】
このように、本実施例では、実施例３で形成したサイドウォール５１の代わりに絶縁膜５１ｄを形成し、これをマスク，及びスルー膜としてイオン注入を行うようにしたので、実施例３のサイドウォール５１を形成する場合とは異なるエッチング方法を用いて絶縁膜５１ｄを形成することにより、各絶縁膜５１ｄとＧａＡｓ層７７ｄとの間のエッチング選択比を十分な大きさとすることができ、絶縁膜５１ｄを除去する際に、ｎ型ＧａＡｓ層７７ｄがエッチングされることが無く、堀り込み部は形成されない。もし、ｎ型ＧａＡｓ層７７ｄの表面がエッチングされたとしても、その掘り込みの深さは従来例，及び実施例１，３と比較して無視できる程度である。
【０１１９】
変形例１．
またこの製造方法の変形例として、図９(c) に示すレジスト６ｄにより絶縁膜５１ｄを加工したのち、レジスト６ｄを除去し、図９の(d) の状態としてから、ゲート電極４ｃ，及びゲート電極４ｃ側面部分の絶縁膜５１ｄをマスクにして、かつ、半導体基板表面に形成された上記絶縁膜５１ｄを半透過膜にして、イオン注入を行うこともできる。
【０１２０】
この方法によると、イオン注入の注入条件を調整することにより、１回のイオン注入で、ｎ型ＧａＡｓ領域，ｎ’型ＧａＡｓ領域３１ｄ，及びｎ+ 型ＧａＡｓ領域７１ｄを形成することができ、第１の製造方法のイオン注入の工程を１回省略することができる。
【０１２１】
上述のように、本実施例４では、上記実施例３と同様にソース側にもｎ’ＧａＡｓ層を形成したので、表面空乏層の深さを浅くすることができ、上記実施例３と同様の効果を得ることができとともに、さらに、この半導体装置の製造方法では、絶縁膜を形成したのち、上記絶縁膜の，上のゲート電極のドレイン側端からドレイン側に第１の所定距離の位置から、ゲート電極のソース側端からソース側に第２の所定距離の位置までの領域を残して除去し、これをマスク，及びスルー膜にして，あるいは半透過膜としてイオン注入を行うので、実施例３の効果に加え、さらに、堀り込み部が形成されず、これにより、チャネルの狭窄をさらに緩和できる高出力用ＦＥＴを製造することができる効果がある。
【０１２２】
実施例５．
以下、本発明の実施例５を図について説明する。
図１０は、本発明の実施例５による半導体装置を示す断面図であり、
図１０において、図１で示したものと同一符号は、同一または相当する部分を示し、１ｅはＧａＡｓ半導体基板、１００はＧａＡｓ半導体基板１ａに形成されたｉ型ＧａＡｓ層、２ｅはＧａＡｓ半導体基板１ｃに形成されたｐ型ＧａＡｓ層、図中の斜線部を示す７８は、ＧａＡｓ半導体基板１ｃに形成されたｎ型ＧａＡｓ層であり、このｎ型ＧａＡｓ層７８は、ｎ型ＧａＡｓ領域３ｅと、ｎ’型ＧａＡｓ領域３１ｅと、ｎ+ 型ＧａＡｓ領域７ｅとよりなり、ｎ型ＧａＡｓ領域３ｅ，ｎ’型ＧａＡｓ領域３１ｅ，及びｎ+ 型ＧａＡｓ領域７ｅのドナー濃度は、それぞれ実施例１のｎ型ＧａＡｓ領域３ａ，ｎ’型ＧａＡｓ領域３１ａ，及びｎ+ 型ＧａＡｓ領域７ａのドナー濃度と同様である。
【０１２３】
また、４ｅはｎ型ＧａＡｓ領域３ｅ上に配設されているＷＳｉなどの高融点金属からなるゲート電極であり、４ｅ−１，４ｅ−２は、それぞれゲート電極のドレイン側，及びソース側の側部にドレイン側，及びソース側に突出して設けられた突起部である。なお、このゲート電極４ｅとｎ型ＧａＡｓ領域３ｅとの接合面の幅は、０．５μｍ〜１．０μｍであり、突起部４ｅ−１，４ｅ−２のオーバーラップ量ｕは、０．２０μｍ〜０．２５μｍである。
そして、ｎ型ＧａＡｓ領域３ｅは、突起部４ｅ−１，４ｅ−２下を含むゲート電極４ｅ下に配置されており、ｎ型ＧａＡｓ領域３ｅのソース側端の上方に突起部４ｅ−１のソース側端があり、ｎ型ＧａＡｓ領域３ｅのドレイン側端の上方に突起部４ｅ−２のドレイン側端があるものである。
【０１２４】
また、本実施例の半導体装置は、上記ゲート電極４ｅを、ドレイン電極８とソース電極９との間の，ドレイン電極側よりソース電極側により近い位置にオフセットして配置したオフセットゲート構成のＳＡＧＦＥＴを示し、ドレイン側のｎ’型ＧａＡｓ領域３１ｅの長さ（ｘ1 ）が、ソース側のｎ’型ＧａＡｓ領域３１ｅの長さ（ｘ2 ）よりも長いものとした。
また、ｐ型層２ｅをｎ型層の下に形成したＢＰＬＤＤ構造としているのは、前述の実施例１の場合と同様であり、このｐ型層を設けず、通常のＬＤＤ構造とすることもできる。
【０１２５】
次に図１１(a) 〜(e) に示す工程断面図に従い、実施例５における半導体装置の第１の製造方法について説明する。
まず、従来例と同様の方法で、図１９(a) に示すＧａＡｓ半導体基板を形成し、このＧａＡｓ半導体基板上に絶縁膜を形成する。そののち、図１１(a) に示すように、上記絶縁膜のゲート電極４ｅが形成される領域を除去して、ドレイン側及びソース側の絶縁膜１０を形成する。この結果、ｎ型ＧａＡｓ層３１ｊのゲート電極４ｅが形成される所要の領域が露出される。
【０１２６】
絶縁膜１０の形成後、ｎ型ＧａＡｓ層３１ｊの上記所要の領域上，及び、該所要の領域に隣接するドレイン側及びソース側の上記絶縁膜１０の各端部上に、電極部材を被着して、図１１(b) に示す、突起部４ｅ−１，４ｅ−２を有するゲート電極４ｅを形成する。
【０１２７】
ゲート電極４ｅの形成後、図１１(c) に示すように、ゲート電極４ｅをマスクにして、かつ、絶縁膜１０をスルー膜として、上記半導体基板にＳｉのイオン注入を行なう。これにより、ｐ型ＧａＡｓ層２０ｊが変化したｐ型ＧａＡｓ層２０ｅ上に、ｎ’型ＧａＡｓ領域３１０ｅとｎ型ＧａＡｓ領域３ｅとよりなるｎ型ＧａＡｓ層３２ｅを形成することができる。
【０１２８】
そののち、図１１(d) に示すように、絶縁膜１０上の，ゲート電極４ｅのドレイン側端からドレイン側に所定距離の位置から、ゲート電極のソース側端からソース側に所定距離の位置までの領域にフォトレジスト６ｅ形成し、さらに、ゲート電極４ｅ及びフォトレジスト６ｅをマスクとして、かつ、各絶縁膜１０をスルー膜として、ＧａＡｓ半導体基板にＳｉのイオン注入を行なう。これにより、ｐ型ＧａＡｓ層２０ｅが変化したｐ型ＧａＡｓ層２ｅ上に、ｎ型ＧａＡｓ領域３ｅ，ｎ’型ＧａＡｓ領域３１１ｅ，及びｎ+ 型ＧａＡｓ領域７０ｅよりなるｎ型ＧａＡｓ層３３ｅを形成することができる。
【０１２９】
上記イオン注入後、フォトレジスト６ｅを除去して、ｎ’型ＧａＡｓ領域３１１ｅ及びｎ+ 型ＧａＡｓ領域７０ｅを、アニール処理によって活性化し、図１１(e) に示す、ｎ型ＧａＡｓ領域３ｅと、ｎ’型ＧａＡｓ領域３１ｅと、ｎ+ 型ＧａＡｓ領域７ｅとよりなるｎ型ＧａＡｓ層７８が形成される。つまり、図１１(f) に示す、ｉ型ＧａＡｓ層１００上に、ｐ型ＧａＡｓ層２ｅ，ｎ型ＧａＡｓ層７８を有する半導体基板１ｅが形成される。
【０１３０】
各絶縁膜１０を除去したのち、図１１(e) に示す、ドレイン電極８とソース電極９とを、蒸着，リフトオフ法などによりｎ+ 型ＧａＡｓ層７ｅ上に形成して、ＦＥＴを完成する。
【０１３１】
変形例１．
なお、上記製造方法では、ＧａＡｓ層３２ｂの形成後にフォトレジスト６ｅを形成したが、フォトレジスト６ｅの代わりに、図１１(d) に破線で示す、サイドウォール５１ｅ及びフォトレジスト６０ｅを用いて、実施例５のＦＥＴを形成してもよい。なお、この場合、絶縁膜１０と、後に形成するサイドウォール５１ｅとは、異種の材料からなるものとする。
【０１３２】
まず、上記と同様の工程で、図１１(c) に示すように、ＧａＡｓ層３２ｅを形成した後、実施例１の場合と同様の方法で、サイドウォール５１ｅを形成する。本実施例の場合は、ＧａＡｓ半導体基板の表面が、各絶縁膜１０に被われていることにより、従来例及び実施例１の場合と異なり、サイドウォール５１ｅを形成しても、ＧａＡｓ半導体基板のｎ型ＧａＡｓ層３１ｊはエッチングされない。その後、ドレイン側にオフセットしたフォトレジスト６０ｅを図１１(d) のように形成する。
【０１３３】
サイドウォール５１ｅの形成後、図１１(d) に示すように、ゲート電極４ｅ，サイドウォール５１ｅ，及びフォトレジスト６０ｅをマスクにして、かつ、各絶縁膜１０をスルー膜にして、ＧａＡｓ半導体基板にＳｉのイオン注入を行なう。これにより、ｎ型ＧａＡｓ領域３ｅ，ｎ’型ＧａＡｓ領域３１１ｅ，及びｎ+ 型ＧａＡｓ領域７０ｅよりなるｎ型ＧａＡｓ層３３ｅが形成される。
【０１３４】
ｎ型ＧａＡｓ層３３ｅの形成後、サイドウォール５１ｅ及びフォトレジスト６０ｅを除去して、ｎ’型ＧａＡｓ領域３１１ｅとｎ+ 型ＧａＡｓ領域７０ｅとを、アニール処理によって活性化し、図１１(e) に示す、ＧａＡｓ半導体基板１ｅを形成する。そののち、図１１(e) に示す、ドレイン電極８とソース電極９とを、それぞれのｎ+ 型ＧａＡｓ層７ｅ上に形成して、ＦＥＴを完成する。
【０１３５】
変形例２．
またその他の製造方法として、上記第１の製造方法の絶縁膜１０に代えて、絶縁膜１１により本実施例５のＦＥＴを形成する方法を図１２(a) 〜(c) に示す工程断面図に従って説明する。
【０１３６】
まず、従来例と同様の方法で、図１２(a) に示すＧａＡｓ半導体基板を形成したのち、絶縁膜を形成し、該絶縁膜の，ＧａＡｓ半導体基板のゲート電極を設置する所要の領域のドレイン側端からドレイン側に第１の所定距離の位置までの領域，及びゲート電極のソース側端からソース側に第２の所定距離の位置までの領域を残してエッチングし、図１２(a) に示す絶縁膜１１を形成する。なお、絶縁膜１１は、上述の絶縁膜１０と同じ材料からなり、その膜厚も、絶縁膜１０と同じである。
【０１３７】
絶縁膜１１のそれぞれを形成後、上記所要の領域上，及び該所要の領域に隣接するドレイン側及びソース側の絶縁膜１１上の所望部分に、電極部材を被着して、図１２(b) に示す、ゲート電極４ｅを形成する。
【０１３８】
ゲート電極４ｅの形成後、図１２(c) に示すように、ゲート電極４ｅをマスクにして、かつ絶縁膜１１をスルー膜にして、Ｓｉのイオン注入を行ない、そののち、ＧａＡｓ半導体基板をアニール処理によって活性化することにより、これにより、ｎ型ＧａＡｓ領域３ｅ，ｎ’型ＧａＡｓ領域３１ｅ，及びｎ+ 型ＧａＡｓ領域７ｅよりなるｎ型ＧａＡｓ層７８が形成される。つまり、図１２(c) に示す、ｉ型ＧａＡｓ層１００上に、ｐ型ＧａＡｓ層２ｅ，ｎ型ＧａＡｓ層７８を有する半導体基板１ｅが形成される。
【０１３９】
ＧａＡｓ半導体基板１ｅの形成後、各絶縁膜１１をＧａＡｓ半導体基板１ｅ上から除去し、ドレイン電極８とソース電極９とを形成して、ＦＥＴを完成する。
【０１４０】
このように、本実施例５における半導体装置の製造方法では、絶縁膜１０，１１を設け、サイドウォール５１を形成する従来例，及び実施例１，３の場合とは異なるエッチング方法を用いてこれを除去することにより、各絶縁膜１０，及び１１とＧａＡｓ層７８との間のエッチング選択比を十分な大きさとすることができ、各絶縁膜１０，及び１１を除去する際に、ｎ型ＧａＡｓ層７８がエッチングされることが無く、堀り込み部は形成されない。もし、ＧａＡｓ層７８の表面がエッチングされたとしても、その掘り込みの深さは従来例，及び実施例１，３と比較して無視できる程度である。
【０１４１】
また、変形例１のようにサイドウォール５１ｅを形成する場合でも、サイドウォール５１ｅが各絶縁膜１０上に形成されているので、従来例及び実施例１，３の場合と異なり、エッチングにより、ｎ型ＧａＡｓ層７８が堀り込まれることは無い。また、変形例２のように、ゲート電極を設置する所要の領域を挟むドレイン側及びソース側の，それぞれ上記ゲート電極のドレイン側端部から所定距離，及びソース側端部から所定距離までの領域に絶縁膜１１を形成し、このゲート電極を設置する所要の領域，及び，絶縁膜１１の該ゲート電極を設置する所要の領域に隣接する所望の領域にゲート電極４ｅを形成し、そののち、ゲート電極４ｅをマスクに、かつ、絶縁膜１１をスルー膜にしてイオン注入を行うことにより、イオン注入工程を１つ省略することができる。
【０１４２】
次に実施例２のＦＥＴの動作，作用について、ゲート電極４ｅ付近の拡大断面を示す図１３を用いて説明する。
ゲート電極４に負の電圧が印加されると、従来例と同様に、ゲート電極４の下のｎ型ＧａＡｓ領域３ａに、この電圧に従った深さのゲート空乏層が広がる。このように、空乏層が広がることによって、ゲート電極４下方のチャネルの厚みは薄くなり、この印加電圧の大きさに従って、ソース電極９側へと流れていくドレイン電流ＩD を制御することができる。なお、図１３中の符号で、図２１中の符号と同一のものは、従来例で説明した通りであり、ｗは、従来例の図２１に示す、堀り込み部８０がある場合のＦＥＴの表面空乏層の最も深い部分の位置であり、ｖは、実施例１の図３に示す、堀り込み部８０にｎ’型層を設けた場合のＦＥＴの表面空乏層の最も深い部分の位置である。
【０１４３】
本実施例５では、上記製造方法によりＦＥＴに堀り込み部８０が形成されないので、従来例，及び実施例１，３のような堀り込み８０によるチャネル狭窄をなくすことができ、０Ｖ付近まで良好な相互コンダクタンスを得ることができる。
【０１４４】
上述のように本実施例５では、上記製造工程により、突起部４ｅ−１，４ｅ−２を有するゲート電極４ｅを形成したのち、このゲート電極４ｅをマスクとしてＳｉをイオン注入して、突起部４ｅ−１，４ｅ−２下を含むゲート電極４ｅ下に、ｎ型ＧａＡｓ領域３ｅを形成するので、サイドウオールを用いずにｎ型ＧａＡｓ領域３ｅを形成することができ、上記実施例３の効果に加え、さらに堀り込みが形成されない半導体装置を得ることができる効果がある。
【０１４５】
これにより、実施例５のＦＥＴでは、ｎ’型ＧａＡｓ層３１ｅに発生する表面空乏層下方のチャネルの厚みを、図１３に示すように、実施例１，３のＦＥＴの場合（ｖ）よりも厚くできる。この結果、実施例５のＦＥＴは、実施例１，３のＦＥＴよりも、チャネル狭窄を緩和することができ、より０Ｖに近い負の電圧をゲート電極４ｅに印加しても、良好な相互コンダクタンスが得られる効果がある。
すなわち、実施例５のＦＥＴでは、ゲート電極４ｂにかかる負のゲート電圧を０Ｖに近づけていったとき、実施例１，３の場合以上に、相互コンダクタンス（ｇm ）の低下を抑制でき、ゲート電圧が０Ｖの場合においても、より高い値を得られる効果がある。
【０１４６】
また、変形例１のように、マスクとしてサイドウォールを形成する場合でも、ＧａＡｓ半導体基板上に各絶縁膜１０を形成したのちに、これらの絶縁膜１０上にサイドウォール５１ｅを形成するので、従来例の製造方法と異なり、ＧａＡｓ半導体基板の表面を掘り込まずに、ＦＥＴを作製できる効果がある。
【０１４７】
さらに、変形例２では、各絶縁膜１１を形成したのち、ゲート電極４ｅを形成し、そののち、ゲート電極４ｅをマスクとして、かつ、各絶縁膜１１をスルー膜として、イオン注入を行なうので、先の第１の製造方法のイオン注入工程を簡略化できる効果がある。
【０１４８】
実施例６．
以下、本発明の実施例６を図について説明する。
図１４は本発明の実施例６による半導体装置を示す断面図であり、図において、１ｆはＧａＡｓ半導体基板、１０１ｆはＧａＡｓ半導体基板１ｆに形成されたｉ型ＧａＡｓ層、図中の斜線部を示す７９は、ＧａＡｓ半導体基板１ｆに形成されたｎ型ＧａＡｓ層であり、このｎ型ＧａＡｓ層７９は、ｎ型ＧａＡｓ領域２１ｆと、ｎ’型ＧａＡｓ領域２３ｆと、ｎ+ 型ＧａＡｓ領域２４ｆとよりなる。
【０１４９】
また、４ｆはｎ型ＧａＡｓ領域２１ｆ上に配設されているＷＳｉなどの高融点金属からなるゲート電極であり、４ｆ−１，４ｆ−２は、それぞれゲート電極のドレイン側，及びソース側の側部にドレイン側，及びソース側に突出して設けられた突起部である。なお、このゲート電極４ｆとｎ型ＧａＡｓ領域２１ｆとの接合面の幅は、０．５μｍ〜１．０μｍであり、突起部４ｆ−１，４ｆ−２のオーバーラップ量ｕは、０．２０μｍ〜０．２５μｍである。２２ｆは突起部４ｆ−１，４ｆ−２の下のｎ型ＧａＡｓ領域２１ｆ上に形成されたｉ型ＧａＡｓ領域である。ここで、ｎ型ＧａＡｓ領域２１ｆ，ｎ’型ＧａＡｓ領域２３ｆ，及びｎ+ 型ＧａＡｓ領域２４ｆのドナー濃度は、それぞれ実施例１のｎ型ＧａＡｓ領域３ａ，ｎ’型ＧａＡｓ領域３１ａ，及びｎ+ 型ＧａＡｓ領域７ａのドナー濃度と同様である。
【０１５０】
そして、ｎ型ＧａＡｓ領域２１ｆは、突起部４ｆ−１，４ｆ−２下を含むゲート電極４ｆ下に配置されており、このｎ型ＧａＡｓ領域２１ｆ上の，突起部４ｆ−１，４ｆ−２の下に位置する部分にｉ型ＧａＡｓ領域２２ｆが設けられている。また、上記ゲート電極４ｆを、ドレイン電極８とソース電極９との間の，ドレイン電極側よりソース電極側により近い位置にオフセットして配置したオフセットゲート構成のＳＡＧＦＥＴを示し、ドレイン側のｎ’型ＧａＡｓ領域２３ｆの長さ（ｘ1 ）が、ソース側のｎ’型ＧａＡｓ領域２３ｆの長さ（ｘ2 ）よりも長いものとしている。
【０１５１】
次に図１５(a) 〜(e) に示す工程断面図に従い、実施例３における半導体装置の製造方法について説明する。
まず、ＭＢＥ法などの結晶成長法により、ｉ型ＧａＡｓ半導体基板１０３上に、ｎ型ＧａＡｓ膜２１０ｆとｉ型ＧａＡｓ膜とを形成し、そののち、ｉ型ＧａＡｓ膜上に絶縁膜を積層する。該絶縁膜の積層後、図１５(a) に示すように、該絶縁膜のゲート電極４ｆを形成する領域を除去して絶縁膜１２を形成する。そののち、絶縁膜１２をマスクにして、上記ｉ型ＧａＡｓ膜にエッチングを行ない、上記ｉ型ＧａＡｓ膜のゲート電極４ｂを形成する領域を除去して、ドレイン側及びソース側にｉ型ＧａＡｓ膜２２０ｆを形成する。これにより、ｎ型ＧａＡｓ膜２１０ｆのゲート電極４ｂが形成される所要の領域を露出させる。
【０１５２】
そののち、ｎ型ＧａＡｓ層２１０ｆの上記所要の領域上，及び、該所要の領域に隣接するドレイン側及びソース側の上記絶縁膜１２の各端部上にに、電極部材を被着して、図１５(b) に示す、突起部４ｆ−１，４ｆ−２を有するゲート電極４ｆを形成する。
【０１５３】
ゲート電極４ｆの形成後、図１５(c) に示すように、ゲート電極４ｆをマスクにして、かつ、絶縁膜１２をスルー膜にして、ＧａＡｓ半導体基板にＳｉのイオン注入を行なうことにより、ｎ’型ＧａＡｓ領域２３０ａ，及びｎ型ＧａＡｓ領域３ａが形成される。これにより、ｉ型ＧａＡｓ層１０３が変化したｉ型ＧａＡｓ層１０２上に、ｎ型ＧａＡｓ領域２１ｆ及びｎ’型ＧａＡｓ領域２３０ｆよりなるｎ型ＧａＡｓ層３２ｆを形成され、ｎ型ＧａＡｓ領域２１ｆ上のゲート電極の突起部４ｆ−１，４ｆ−２の下方にｉ型ＧａＡｓ領域２２ｆを形成することができる。
【０１５４】
ｎ型ＧａＡｓ層３２ｆの形成後、図１５(d) に示す、フォトレジスト６ｆを形成し、そののち、ＧａＡｓ半導体基板１０１ｆにＳｉのイオン注入を行なう。これにより、ｉ型ＧａＡｓ層１０２が変化したｉ型ＧａＡｓ層１０１ｆ上に、ｎ型ＧａＡｓ領域２１ｆ，ｎ’型ＧａＡｓ領域２３１ｆ，及びｎ+ 型ＧａＡｓ領域２４０ｆよりなるｎ型ＧａＡｓ層３３ｆ，及びｉ型ＧａＡｓ領域２２ｆが形成される。
【０１５５】
ｎ型ＧａＡｓ層３３ｆ，及びｉ型ＧａＡｓ層１０１ｆの形成後、フォトレジスト６０及び絶縁膜１２を除去して、さらに、ｎ’型ＧａＡｓ領域２３ｆ及びｎ+ 型ＧａＡｓ領域２４０ｆを、アニール処理によって活性化する。これにより、図１５(e) に示す、ｎ型ＧａＡｓ層７９が形成される。
【０１５６】
ｎ型ＧａＡｓ層７９の形成後、図１５(e) に示すように、ドレイン側のｎ+ 型ＧａＡｓ領域２４ｆ上にドレイン電極８を形成し、ソース側のｎ+ 型ＧａＡｓ領域２４ｆ上にソース電極９を形成して、ＦＥＴを完成する。
【０１５７】
変形例１．
なお、上記製造方法では、ＧａＡｓ層３２ｆの形成後にフォトレジスト６ｆを形成したが、フォトレジスト６ｆの代わりに、図１５(d) に破線で示す、サイドウォール５１ｆ及びフォトレジスト６０ｆを用いて、実施例５のＦＥＴを形成してもよい。なお、この場合、絶縁膜１２と、後に形成するサイドウォール５１ｆとは、異種の材料からなるものとする。
【０１５８】
まず、上記と同様の工程で、図１５(c) に示すように、ＧａＡｓ層３２ｅを形成した後、実施例１の場合と同様の方法で、サイドウォール５１ｆを形成する。本実施例の場合は、ＧａＡｓ半導体基板の表面が、各絶縁膜１２に被われていることにより、従来例及び実施例１の場合と異なり、サイドウォール５１ｆを形成しても、ＧａＡｓ半導体基板のｎ型ＧａＡｓ層３１ｊはエッチングされない。その後、ドレイン側にオフセットしたフォトレジスト６０ｆを図１５(d) のように形成する。
【０１５９】
サイドウォール５１ｆの形成後、図１５(d) に示すように、ゲート電極４ｆ，サイドウォール５１ｆ，及びフォトレジスト６０ｆをマスクにして、かつ、各絶縁膜１２をスルー膜にして、ＧａＡｓ半導体基板にＳｉのイオン注入を行なう。これにより、ｉ型ＧａＡｓ層１０２が変化したｉ型ＧａＡｓ層１０１ｆ上に、ｎ型ＧａＡｓ領域２１ｆ，ｎ’型ＧａＡｓ領域２３１ｆ，及びｎ+ 型ＧａＡｓ領域２４０ｆよりなるｎ型ＧａＡｓ層３３ｆ，及びｉ型ＧａＡｓ領域２２ｆが形成される。
ＧａＡｓ層３３ｆの形成後、上記同様の工程によりＦＥＴを完成する。
【０１６０】
次に実施例３のＦＥＴの動作について、ゲート電極４ｂ付近の拡大断面を示す図１６を用いて説明する。
なお、図１６中の符号で、図１３中の符号と同一のものは、実施例５で説明した通りである。図１６に示すように、実施例６のＦＥＴでは、先の実施例５の場合と同様、ゲート電極４ｆに負の電圧が印加されると、この負の電圧に応じたゲート空乏層が、ｎ型ＧａＡｓ領域２１ｆに発生し、これにより、ドレイン電流が制御される。また、実施例６のＦＥＴでは、その表面空乏層の底部の高さが、実施例５のＦＥＴのものより高くなりチャネルの厚みがさらに厚くなる。チャネル狭窄を緩和することができる。
【０１６１】
上述のように、本実施例６では、ｉ型ＧａＡｓ層１０３上に、ｎ型ＧａＡｓ膜２１０ｆ，ｉ型ＧａＡｓ膜，及び絶縁膜を順次形成し、そののち、上記絶縁膜，及びｉ型ＧａＡｓ膜の一部分を除去して、ｎ型ＧａＡｓ膜２１０ｆの，ゲート電極４ｂが形成される所要の領域を露出させ、さらに、この所要の領域上，及び、上記絶縁膜の該所要の領域に隣接する各端部上に、電極部材を被着して、ゲート電極４ｆを形成し、そののち、このゲート電極４ｆをマスクとして、かつ、上記絶縁膜をスルー膜として、ＧａＡｓ半導体基板にＳｉをイオン注入するので、突起部４ｆ−１，４ｆ−２下を含むゲート電極４ｆ下のＧａＡｓ層のＳｉの濃度を、もとの状態に保つこと、すなわち、ｎ型ＧａＡｓ領域２１ｆ，及びｎ型ＧａＡｓ領域２１ｆ上の，突起部４ｆ−１，４ｆ−２下方にｉ型ＧａＡｓ領域２２ｆを形成することができる。この結果、図１６に示すように、ｎ型ＧａＡｓ領域２１ｆのうちのｉ型ＧａＡｓ領域２２ｆ下の部分には、表面空乏層が発生せず、仮に、表面空乏層が発生したとしても、その深さは、ゲート空乏層に影響を与えない程度になる効果がある。さらに、ｎ型ＧａＡｓ領域２１ｆとゲート電極４ｆとの接合面の高さを、ｎ’型ＧａＡｓ領域２３ｆ，及びｎ+ 型ＧａＡｓ領域２４ｆの表面の高さ以下とすることができるので、ｎ’型ＧａＡｓ領域２３ｆ，及びｎ+ 型ＧａＡｓ領域２４ｆの表面空乏層の底部を、上記接合面よりも高くでき、これにより、実施例６のＦＥＴでは、上記表面空乏層によるｎ’型ＧａＡｓ領域３１ｆのチャネル狭窄をさらに緩和し、実施例４，５の場合以上に、０Ｖに近い値を印加した場合でも、その相互コンダクタンス（ｇm ）は、より高い値を得られる効果がある。
【０１６２】
また、ゲート電極４を、ドレイン電極８とソース電極９との間の，ドレイン電極８側よりソース電極９側により近い位置にオフセットして配置し、かつ、上記実施例と同様に、ドレイン側のｎ’型ＧａＡｓ領域２３ｆの長さが、ソース側のｎ’型ＧａＡｓ領域２３ｆの長さよりも長いものとしたので、ドレイン電極８周辺の電界集中を防止でき、これにより、高耐圧、高出力用半導体に要求されるＦＥＴ特性を満たすことができる。
【０１６３】
さらに、実施例６の変形例１による製造方法では、サイドウォール５１ｆを用いる場合、サイドウォール５１ｆは、絶縁膜１２上に形成されるので、ＧａＡｓ半導体基板を掘り込まないでサイドウォール５１ｆを形成できる効果があり、これにより、ｎ’型ＧａＡｓ領域２３ｆに発生する表面空乏層の底部は、上記の掘り込みの無い分、浅くなり、チャネル狭窄を緩和できる効果がある。
【０１６４】
実施例７．
以下、本発明の実施例７を図について説明する。
図において、実施例３に示した図７と同一符号は同一または相当する部分を示している。
図１７の半導体装置は、ゲート電極を、ドレイン電極とソース電極との間の，ドレイン電極とソース電極との中間位置に配置し、ｎ型ＧａＡｓ層７７の，ゲート電極のドレイン側，及びソース側にそれぞれ同じ等しい長さに設けられたｎ’ＧａＡｓ領域３１ｃを有する半導体スイッチ素子を示している。
【０１６５】
次に、図１８(a) 〜(e) に図１７のスイッチ素子の製造方法を図について説明する。
図１８において、図８，９と同一符号は同一または相当する部分を示しており、６ｇは、ゲート電極４ｃからソース電極９側とドレイン電極８側に等距離張り出してパターニングされたレジストである。
【０１６６】
実施例３のと同様の工程で図８(c) に示すイオン注入を行い、ｎ型ＧａＡｓ領域３ｃ，及びｎ’型ＧａＡｓ領域３１０ｃを得る。
【０１６７】
そののち、図１８(a) に示すように、ゲート電極４ｃからソース電極９側とドレイン電極８側に等しい長さで張り出してパターニングされたレジスト６ｇを形成し、このレジスト６ｇ，ゲート電極４ｃ，及びサイドウォール５１をマスクにＳｉのイオン注入を行い、ｎ型ＧａＡｓ領域３ｃと、ｎ’型ＧａＡｓ領域３１ｃと、ｎ+ 型ＧａＡｓ領域７０ｃとよりなるｎ型ＧａＡｓ層を得る。
以降の工程は実施例３の図８で示したのと同様であり、これにより本実施例の半導体装置を完成する。
【０１６８】
変形例１．
この製造方法の変形例として、実施例４として図９に示したのと同様の工程により、図９(c) に示すイオン注入を行うが、この際のレジスト６ｄの形状を、図１８(b) に示すレジスト６ｇのようにして形成し、即ち、ゲート電極４ｃからソース電極９側とドレイン電極８側に等距離に張り出してパターニングされたレジスト６ｇを形成して、イオン注入を行うことにより、ドレイン側，及びソース側のそれぞれのｎ’型ＧａＡｓ領域３１ｃの長さが等しい半導体装置を得ることができ、以降実施例４と同様の工程を行うことにより半導体装置を完成する。
【０１６９】
また、上記実施例５，及び６についても、半導体装置を製造する際のレジスト６ｅ，６ｆ，及び絶縁膜１１のサイズをゲート電極のドレイン側，及びソース側で同じ長さとすることにより、本実施例のようにドレイン側，及びソース側で同じ長さのｎ’型ＧａＡｓ領域３ｅ，ｎ’型ＧａＡｓ領域３ｆを有する半導体装置を得ることができ、スイッチ素子として用いることができる。
【０１７０】
以下に、本実施例７の作用について説明する。
本発明の実施例は、実施例３で説明したのと同様に、ｎ’型ＧａＡｓ領域３１ｃを設けることにより、堀り込み部８０の表面空乏層によるチャネル狭窄の影響を緩和することができる。さらにゲート電極をドレイン電極とソース電極の中間位置とし、それぞれ等しい長さを有するｎ’型ＧａＡｓ領域３１ｃを設けたので、ゲート電極に、高濃度のｎ+ 型ＧａＡｓ領域が近接して存在せず、ゲート電極にさらに大きな負の電圧を印加した場合に発生するリーク電流を抑制することができ、ゲートドレイン間耐圧（Ｖgdo ）、ゲートソース間耐圧（Ｖgso ）を等しくかつ高耐圧に得ることができる。これにより、高出力送信受信用のスイッチング動作が可能となり、プレーナ型の高耐圧スイッチ素子として用いることができる。
このように本実施例では、リセス型に較べ均一性に優れたプレーナ型の高耐圧スイッチ素子を歩留り良く製造できる効果がある。
【０１７１】
実施例８．
図１〜図１８では単一ＦＥＴ，及びスイッチ素子について説明したが、本実施例は、用途に応じてＦＥＴが並列に配置された半導体装置，マイクロ波モノリシック集積回路（ＭＭＩＣ）として多段ＦＥＴ構成にした半導体装置，及びスイッチ素子を含む半導体装置等にも展開することができる。
【０１７２】
上記実施例で示した単一のＦＥＴ，及びスイッチ素子のほか、通常ＢＰＬＤＤ或いはＬＤＤ構造ＳＡＧＦＥＴで構成した低雑音増幅用回路、ロジック回路等の複数の構成要素を集積化し、一体化したＭＭＩＣを、通常のウエハプロセスにより製造する。
【０１７３】
以下に、本実施例の作用について説明する。
通常高耐圧が要求される半導体装置は、その用途により、その基本構造が異なるものである。例えば、高耐圧が要求されるスイッチ素子は、従来例の図２３で示したように、高耐圧を得るためにリセス構造を用いており、高耐圧のＦＥＴは、上記実施例１ないし６で述べたのＳＡＧＦＥＴのようなプレーナ構造を用いている。このように基本構造の異なる半導体素子をを同一ウエハ上で集積化することは非常に困難であった。しかし、本実施例７のプレーナ型の高耐圧スイッチ素子を用いることにより、プレーナ型として、同一の工程により集積回路を製造することができる。
【０１７４】
また、プレーナ型とすることで、ウエハ上での均一性を向上することができ、歩留りを向上することができる。
【０１７５】
このように本実施例では、上記実施例に示した、プレーナ型の高耐圧ＳＡＧＦＥＴとプレーナ型の高耐圧スイッチ素子とを用いることにより、ＳＡＧＦＥＴの形成工程と全く同じフローでスイッチ素子を形成することができ、ＭＭＩＣ等の集積化した回路をプレーナ工程で製造することができる。これにより、均一性に優れた集積回路装置を、高歩留りで製造することができる効果がある。
【０１７６】
なお、上述の各実施例では、半導体基板に、ＧａＡｓ系の半導体基板を用いているが、ガラス系，及びシリコン系の半導体基板を用いることもでき、この場合も、上記の各実施例と同様の効果が得られる。
【０１８５】
【発明の効果】
この発明にかかる半導体装置の製造方法（請求項１）によれば、半導体基板上にゲート電極，ソース電極，及びドレイン電極を有する半導体装置を製造する方法において、上記半導体基板の表面に形成したある導電型の半導体層上に、上記ゲート電極を形成する第１の工程と、上記ゲート電極，及び上記半導体層の表面上に絶縁膜を形成し、該絶縁膜の不要部分をエッチング除去して、上記ゲート電極側面にサイドウォールを形成する第２の工程と、上記ゲート電極及び上記サイドウォールを第１のマスクにして、上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第３の工程と、上記半導体基板上の，上記第１のマスク上のある位置から、上記ゲート電極のドレイン側端からドレイン側に第１の所定距離の位置までの領域に、レジストを形成する第４の工程と、該レジスト，及び上記第１のマスクを第２のマスクにして、上記半導体層に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第５の工程と、上記半導体基板上の，上記第２のマスクよりソース側の位置に上記ソース電極を、上記第２のマスクよりドレイン側の位置に上記ドレイン電極を形成する第６の工程とを含むので、上記半導体層の上記第１のマスク下の領域を、所要の濃度にて上記不純物を含有するようにでき、上記半導体層の上記第２のマスク下の，上記第１のマスク下以外の領域を、上記所要の濃度以上の濃度にて上記不純物を含有するようにでき、上記半導体層の上記第２のマスク下の領域以外を、上記の各濃度以上の濃度にて、上記不純物を含有するようにできる。また、上記サイドウォールを形成する際に、上記半導体基板の表面の，上記サイドウォール下の以外の部分を掘り込んでも、この掘り込んだ部分の上記不純物濃度を、上記第１のマスク下の上記不純物濃度以上とすることにより上記レジスト下の領域に発生する表面空乏層の深さを浅くでき、表面空乏層によるチャネルの狭窄を緩和できる効果がある。この結果、上記ゲート電極に印加される負の電圧値を、さらに０Ｖに近づけても、良好な相互コンダクタンス値が得られる効果がある。また、上記中間濃度領域を設けたことにより、高濃度領域への電界の集中を緩和できる効果がある。
【０１８６】
この発明にかかる半導体装置の製造方法（請求項２）によれば、半導体基板上にゲート電極，ソース電極，及びドレイン電極を有する半導体装置を製造する方法において、上記半導体基板の表面に形成したある導電型の半導体層上に第１種の金属膜を形成し、該第１種の金属膜上に第２種の金属膜を形成したのち、該第２種の金属膜を、その上記ゲート電極となる所要の領域が残るよう除去し、上記ゲート電極の一部を形成する第１の工程と、上記ゲート電極の一部，及び上記第１種の金属膜上に絶縁膜を形成し、該絶縁膜の不要部分をエッチング除去して、上記ゲート電極の一部の側面にサイドウォールを形成する第２の工程と、上記ゲート電極の一部，及び上記サイドウォールを第１のマスクにして、かつ上記第１種の金属膜をスルー膜にして、上記半導体基板に上記半導体層中の不純物と同じ導電を示す不純物を注入する第３の工程と、上記半導体基板上の，上記第１のマスク上のある位置から、上記ゲート電極の一部のドレイン側端からドレイン側に第１の所定距離の位置までの領域に、レジストを形成する第４の工程と、該レジスト，及び上記第１のマスクを第２のマスクにして、かつ上記第１種の金属膜をスルー膜にして、上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第５の工程と、上記レジスト，及び上記サイドウォールを除去したのち、上記第１種の金属膜を、その第１種の金属膜のゲート電極となる所要の領域が残るよう除去し、ゲート電極の他の部分を形成する第６の工程と、上記半導体基板上の，上記第２のマスクよりソース側の位置に上記ソース電極を、上記第２のマスクよりドレイン側の位置に上記ドレイン電極を形成する第７の工程とを含むので、上記半導体層の上記第１のマスク下の領域を、所要の濃度にて上記不純物を含有するようにでき、上記半導体層の上記レジスト下の，上記第１のマスク下以外の領域を、上記所要の濃度以上の濃度にて上記不純物を含有するようにでき、上記半導体層の上記第２のマスク下以外の領域を、上記の各濃度以上の濃度にて上記不純物を含有するようにできる。また、上記第１のマスクを構成する上記サイドウォールを形成しても、上記半導体基板が掘り込まれなくなる。この結果、本製造方法により得られた半導体装置では、堀り込み部，及び上記表面空乏層によるチャネルの狭窄をさらに緩和できる効果がある。また、上記中間濃度領域を設けたことにより、高濃度領域への電界の集中を緩和できる効果がある。
【０１８７】
この発明にかかる半導体装置の製造方法（請求項３）によれば、上記半導体装置の製造方法（請求項１または２）において、上記第４の工程は、上記半導体基板上の，上記ゲート電極が形成されるべき領域のドレイン側端からドレイン側に第１の所定距離の位置から、上記ゲート電極が形成されるべき領域のソース側端からソース側に第２の所定距離の位置までの領域にレジストを形成する工程であるので、上記半導体層の上記第１のマスク下の領域を、所要の濃度にて上記不純物を含有するようにでき、上記半導体層の上記第２のマスクにより、上記ゲート電極のソース側にも上記所要の濃度以上の濃度にて上記不純物を含有する領域を設けることができ、上記半導体層の，上記第２のマスク下以外の領域を、上記の各濃度以上の濃度にて、上記不純物を含有するようにできる。また、上記サイドウォールを形成する際に、上記半導体基板の表面の，上記サイドウォール下の以外の部分を掘り込んでも、表面空乏層の深さを浅くでき、これにより、上記表面空乏層によるチャネルの狭窄を緩和できる効果がある。また、ゲート電圧，及びドレイン電圧により、上記第１の濃度領域のドレイン側に電界が集中しても、上記第２の濃度領域があるので、上記第３の濃度領域への電界の集中を緩和でき、さらに、上記第１の濃度領域のソース側にも上記第２の濃度領域があることにより、十分なゲート−ドレイン間耐圧，及びゲート−ソース間耐圧が得られ、動作時のリーク電流を低減できる効果がある。
【０１８８】
この発明にかかる半導体装置の製造方法（請求項４）によれば、半導体基板上にゲート電極，ソース電極，及びドレイン電極を有する半導体装置を製造する方法において、上記半導体基板の表面に形成したある導電型の半導体層上に上記ゲート電極を形成する第１の工程と、上記ゲート電極，及び上記半導体層の表面上に絶縁膜を形成し、該絶縁膜上の，上記ゲート電極のドレイン側端からドレイン側に第１の所定距離の位置から、上記ゲート電極のソース側端からソース側に第２の所定距離の位置までの領域にレジストを形成したのち、上記絶縁膜を，該絶縁膜の上記レジストの下に位置する部分が残るようエッチング除去する第２の工程と、上記ゲート電極，上記絶縁膜，及び上記レジストをマスクにして、上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第３の工程と、上記レジストを除去したのち、上記ゲート電極，及び上記絶縁膜の上記ゲート電極側面部分に形成された部分をマスクにして、かつ上記絶縁膜の上記半導体層表面に形成された部分をスルー膜にして、上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第４の工程と、上記半導体基板上の，上記絶縁膜よりソース側の位置に上記ソース電極を、上記絶縁膜よりドレイン側の位置に上記ドレイン電極を形成する第５の工程とを含むので、半導体基板に堀り込みを有さず、上記ゲート電極，及び該ゲート電極側面部分に形成された絶縁膜をマスクとすることにより、上記半導体層の該マスク下の領域を、所要の濃度にて上記不純物を含有するようにでき、上記絶縁膜を半透過膜とすることにより、上記半導体層の該絶縁膜下の，上記マスク下以外の領域を、上記所要の濃度以上の濃度にて上記不純物を含有するようにでき、上記半導体層の該絶縁膜下以外の領域を、上記の各濃度以上の濃度にて上記不純物を含有するようにできる。この結果、本製造方法により得られた上記半導体装置では、堀り込みを形成しないので、堀り込み部，及び表面空乏層によるチャネルの狭窄をさらに緩和することができる効果がある。また、ゲート電圧，及びドレイン電圧により、上記第１の濃度領域のドレイン側に電界が集中しても、上記第２の濃度領域があるので、上記第３の濃度領域への電界の集中を緩和でき、さらに、上記第１の濃度領域のソース側にも上記第２の濃度領域があることにより、十分なゲート−ドレイン間耐圧，及びゲート−ソース間耐圧が得られ、動作時のリーク電流を低減できる効果がある。
【０１８９】
この発明にかかる半導体装置の製造方法（請求項５）によれば、半導体基板上にゲート電極，ソース電極，及びドレイン電極を有する半導体装置を製造する方法において、上記半導体基板の表面に形成したある導電型の半導体層上の，上記ゲート電極が被着される領域以外の領域に絶縁膜を形成する第１の工程と、上記ゲート電極が被着される領域上，及び該ゲート電極被着領域のドレイン側及びソース側にそれぞれ隣接する上記絶縁膜の各端部上に、電極部材を被着して、ソース側，及びドレイン側の側部に突起部を有するゲート電極を形成する第２の工程と、上記ゲート電極を第１のマスクにして、かつ上記絶縁膜をスルー膜にして、上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第３の工程と、上記半導体基板上の，上記ゲート電極被着領域のドレイン側端からドレイン側に第１の所定距離の位置から、上記ゲート電極被着領域のソース側端からソース側に第２の所定距離の位置までの領域にレジストを形成する第４の工程と、該レジスト，及び上記ゲート電極を第２のマスクにして、かつ上記絶縁膜をスルー膜にして、上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第５の工程と、上記半導体基板上の，上記第２のマスクよりソース側の位置に上記ソース電極を、上記第２のマスクよりドレイン側の位置に上記ドレイン電極を、形成する第６の工程とを含むので、上記半導体層の上記ゲート電極下の領域を、所要の濃度にて上記不純物を含有するようにでき、上記半導体層の上記第２のマスク下の，上記ゲート電極下以外の領域を、上記所要の濃度以上の濃度にて上記不純物を含有するようにでき、上記半導体層の上記第２のマスク下以外の領域を、上記の各濃度以上の濃度にて、上記不純物を含有するようにできる。この結果、本製造方法により得られた上記半導体装置では、堀り込みを形成しないので、堀り込み部，及び表面空乏層によるチャネルの狭窄をさらに緩和することができる効果がある。また、ゲート電圧，及びドレイン電圧により、上記第１の濃度領域のドレイン側に電界が集中しても、上記第２の濃度領域があるので、上記第３の濃度領域への電界の集中を緩和でき、さらに、上記第１の濃度領域のソース側にも上記第２の濃度領域があることにより、十分なゲート−ドレイン間耐圧，及びゲート−ソース間耐圧が得られ、動作時のリーク電流を低減できる効果がある。
【０１９０】
この発明にかかる半導体装置の製造方法（請求項６）によれば、半導体基板上にゲート電極，ソース電極，及びドレイン電極を有する半導体装置を製造する方法において、上記半導体基板の表面に形成したある導電型の半導体層上の，上記ゲート電極が被着される領域以外の領域に第１の絶縁膜を形成する第１の工程と、上記ゲート電極が被着される領域上，及び該ゲート電極被着領域のドレイン側及びソース側にそれぞれ隣接する上記第１の絶縁膜の各端部上に、電極部材を被着して、ソース側，及びドレイン側の側部に突起部を有するゲート電極を形成する第２の工程と、上記ゲート電極を第１のマスクにして、かつ上記第１の絶縁膜をスルー膜にして、上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第３の工程と、上記ゲート電極，及び上記第１の絶縁膜上に第２の絶縁膜を形成し、該第２の絶縁膜の不要部分をエッチング除去して、上記ゲート電極側面にサイドウォールを形成する第４の工程と、上記半導体基板上の，上記ゲート電極もしくは上記サイドウォール上のある位置から、上記ゲート電極被着領域のドレイン側端からドレイン側に第１の所定距離の位置までの領域にレジストを形成する第５の工程と、該レジスト，上記サイドウォール及び上記ゲート電極を第２のマスクにして、かつ上記第１の絶縁膜をスルー膜にして上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第６の工程と、上記半導体基板上の，上記第２のマスクよりソース側の位置に上記ソース電極を、上記第２のマスクよりドレイン側の位置に上記ドレイン電極を形成する第７の工程とを含むので、上記半導体層の上記ゲート電極下の領域を、所要の濃度にて上記不純物を含有するようにでき、上記半導体層の上記第２のマスク下の，上記ゲート電極下以外の領域を、上記所要の濃度以上の濃度にて上記不純物を含有するようにでき、上記半導体層の上記第２のマスク下以外の領域を、上記の各濃度以上の濃度にて、上記不純物を含有するようにできる。また、上記ゲート電極に上記サイドウォールを形成しても、上記半導体基板の表面を掘り込むことがなくなり、堀り込み部，及び表面空乏層によるチャネルの狭窄をさらに緩和することができる効果がある。また、ゲート電圧，及びドレイン電圧により、上記第１の濃度領域のドレイン側に電界が集中しても、上記第２の濃度領域があるので、上記第３の濃度領域への電界の集中を緩和でき、さらに、上記第１の濃度領域のソース側にも上記第２の濃度領域があることにより、十分なゲート−ドレイン間耐圧，及びゲート−ソース間耐圧が得られ、動作時のリーク電流を低減できる効果がある。
【０１９１】
この発明にかかる半導体装置の製造方法（請求項７）によれば、半導体基板上にゲート電極，ソース電極，及びドレイン電極を有する半導体装置を製造する方法において、上記半導体基板の表面に形成したある導電型の半導体層上の，上記ゲート電極が被着される領域のドレイン側端からドレイン側に第１の所定距離の位置までの領域，及び該ゲート電極被着領域のソース側端からソース側に第２の所定距離の位置までの領域にそれぞれドレイン側，及びソース側の絶縁膜を形成する第１の工程と、上記ゲート電極被着領域上，及び該ゲート電極被着領域のドレイン側及びソース側にそれぞれ隣接する，上記ドレイン側，及びソース側の絶縁膜の各端部上に電極部材を被着して、ソース側，及びドレイン側の側部に突起部を有するゲート電極を形成する第２の工程と、上記ゲート電極をマスクにして、かつ上記ドレイン側，及びソース側の絶縁膜をスルー膜にして、上記半導体基板に上記半導体層中の不純物と同じ導電型を示す不純物を注入する第３の工程と、上記半導体基板上の，上記マスクよりソース側の位置に上記ソース電極を、上記マスクよりドレイン側の位置に上記ドレイン電極を形成する第４の工程とを含むので、上記半導体層の上記ゲート電極下の領域を、所要の濃度にて上記不純物を含有するようにでき、上記半導体層の上記絶縁膜下の領域の，上記ゲート電極下以外の領域を、上記所要の濃度以上の濃度にて上記不純物を含有するようにでき、上記半導体層の上記ゲート電極，及び絶縁膜下以外の領域を、上記の各濃度以上の濃度にて上記不純物を含有するようにできる。この結果、本製造方法により得られた上記半導体装置では、堀り込みを形成しないので、堀り込み部，及び表面空乏層によるチャネルの狭窄をさらに緩和することができる効果がある。
また、ゲート電圧，及びドレイン電圧により、上記第１の濃度領域のドレイン側に電界が集中しても、上記第２の濃度領域があるので、上記第３の濃度領域への電界の集中を緩和でき、さらに、上記第１の濃度領域のソース側にも上記第２の濃度領域があることにより、十分なゲート−ドレイン間耐圧，及びゲート−ソース間耐圧が得られ、動作時のリーク電流を低減できる効果がある。また、イオン注入の工程を簡略化することができる。
【０１９２】
この発明にかかる半導体装置の製造方法（請求項８）によれば、半導体基板上にゲート電極，ソース電極，及びドレイン電極を有する半導体装置を製造する方法において、真性半導体層である第１の半導体層上に，ある導電型の第２の半導体層，及び真性半導体層である第３の半導体層を順次有する上記半導体基板を形成する第１の工程と、上記第３の半導体層上に絶縁膜を形成する第２の工程と、上記第２の半導体層の上記ゲート電極が被着される領域上の，上記絶縁膜，及び上記第３の半導体層を除去し、上記第２の半導体層の上記ゲート電極被着領域を露出させる第３の工程と、上記ゲート電極被着領域上，及び該ゲート電極被着領域のドレイン側及びソース側にそれぞれ隣接する上記絶縁膜の各端部上に、電極部材を被着して、ソース側，及びドレイン側の側部に突起部を有するゲート電極を形成する第４の工程と、上記ゲート電極を第１のマスクにして、かつ上記絶縁膜をスルー膜にして、上記第２，第３の半導体層に上記第２の半導体層中の不純物と同じ導電型を示す不純物を注入する第５の工程と、上記半導体基板上の，上記ゲート電極被着領域のドレイン側端からドレイン側に第１の所定距離の位置から、上記ゲート電極被着領域のソース側端からソース側に第２の所定距離の位置までの領域にレジストを形成する第６の工程と、該レジスト，及び上記ゲート電極を第２のマスクにして、かつ上記絶縁膜をスルー膜にして、上記第２，第３の半導体層に上記第２の半導体層中の不純物と同じ導電型を示す不純物を注入する第７の工程と、上記半導体基板上の，上記第２のマスクよりソース側の位置に上記ソース電極を、上記第２のマスクよりドレイン側の位置に上記ドレイン電極を形成する第８の工程とを含むので、上記第３の半導体層の上記ゲート電極下の領域を真性半導体のまま状態に保つことができ、上記第２の半導体層の上記ゲート電極下の領域を、所要の濃度にて上記不純物を含有するようにでき、上記第３，第２の半導体層の上記第２のマスク下の，上記ゲート電極下以外の領域を、上記所要の濃度以上の濃度にて上記不純物を含有するようにでき、上記第３，第２の層の，上記第２のマスク下以外の領域を、上記の各濃度以上の濃度にて、上記不純物を含有するようにできる。この結果、本製造方法により得られた上記半導体装置では、上述のように、上記不純物を注入しても、上記第１，第３の層のうちの上記ゲート電極下の領域を、真性半導体の状態に保つことにより、この領域に表面空乏層が発生することを防止でき、サイドウォールを形成しないので、半導体基板が堀り込まれることがなく、さらに、上記半導体基板の表面の，上記ゲート電極下以外の領域を、上記ゲート電極と第２の半導体層との接合面よりも高い位置に形成できることにより、堀り込み部，及び表面空乏層によるチャネルの狭窄をさらに緩和することができる効果がある。また、ゲート電圧，及びドレイン電圧により、上記第１の濃度領域のドレイン側に電界が集中しても、上記第２の濃度領域があるので、上記第３の濃度領域への電界の集中を緩和でき、さらに、上記第１の濃度領域のソース側にも上記第２の濃度領域があることにより、十分なゲート−ドレイン間耐圧，及びゲート−ソース間耐圧が得られ、動作時のリーク電流を低減できる効果がある。
【０１９３】
この発明にかかる半導体装置の製造方法（請求項９）によれば、半導体基板上にゲート電極，ソース電極，及びドレイン電極を有する半導体装置を製造する方法において、真性半導体層である第１の半導体層上に，ある導電型の第２の半導体層，及び真性半導体層である第３の半導体層を順次有する上記半導体基板を形成する第１の工程と、上記第３の半導体層上に第１の絶縁膜を形成する第２の工程と、上記第２の半導体層の上記ゲート電極が被着される領域上の，上記第１の絶縁膜，及び上記第３の半導体層を除去し、上記第２の半導体層の上記ゲート電極被着領域を露出させる第３の工程と、上記ゲート電極被着領域上，及び該ゲート電極被着領域のドレイン側及びソース側にそれぞれ隣接する上記第１の絶縁膜の各端部上に、電極部材を被着して、ソース側，及びドレイン側の側部に突起部を有するゲート電極を形成する第４の工程と、上記ゲート電極を第１のマスクにして、かつ上記第１の絶縁膜をスルー膜にして、上記第２，第３の半導体層に上記第２の半導体層中の不純物と同じ導電型を示す不純物を注入する第５の工程と、上記ゲート電極，及び上記第１の絶縁膜上に第２の絶縁膜を形成し、該第２の絶縁膜の不要部分をエッチング除去して、上記ゲート電極側面にサイドウォールを形成する第６の工程と、上記半導体基板上の，上記ゲート電極もしくは上記サイドウォール上のある位置から、上記ゲート電極被着領域のドレイン側端からドレイン側に第１の所定距離の位置までの領域にレジストを形成する第７の工程と、該レジスト，上記サイドウォール，及び上記ゲート電極を第２のマスクにして、かつ上記第１の絶縁膜をスルー膜にして、上記第２，第３の半導体層に上記第２の半導体層中の不純物と同じ導電型を示す不純物を注入する第８の工程と、上記半導体基板上の，上記第２のマスクよりソース側の位置に上記ソース電極を、上記第２のマスクよりドレイン側の位置に上記ドレイン電極を形成する第９の工程とを含むので、上記ゲート電極に上記サイドウォールを形成しても、上記半導体基板が掘り込まれなくなる。また、上記第３の半導体層の上記ゲート電極下の領域を真性半導体の状態のままに保つことができ、上記第２の半導体層の上記ゲート電極下の領域を、所要の濃度にて上記不純物を含有するようにでき、上記第３，第２の半導体層の上記第２のマスク下の，上記ゲート電極下以外の領域を、上記所要の濃度以上の濃度にて上記不純物を含有するようにでき、上記第３，第２の層の，上記第２のマスク下以外の領域を、上記の各濃度以上の濃度にて、上記不純物を含有するようにできる。この結果、本製造方法により得られた上記半導体装置では、上述のように、上記不純物を注入しても、上記第１，第３の層のうちの上記ゲート電極下の領域を、真性半導体の状態に保つことにより、この領域に表面空乏層が発生することを防止でき、サイドウォールを形成しても、半導体基板が堀り込まれることがなく、さらに、上記半導体基板の表面の，上記ゲート電極下以外の領域を、上記ゲート電極と第２の半導体層との接合面よりも高い位置に形成できることにより、堀り込み部，及び表面空乏層によるチャネルの狭窄をさらに緩和することができる効果がある。また、ゲート電圧，及びドレイン電圧により、上記第１の濃度領域のドレイン側に電界が集中しても、上記第２の濃度領域があるので、上記第３の濃度領域への電界の集中を緩和でき、さらに、上記第１の濃度領域のソース側にも上記第２の濃度領域があることにより、十分なゲート−ドレイン間耐圧，及びゲート−ソース間耐圧が得られ、動作時のリーク電流を低減できる効果がある。
【０１９４】
この発明にかかる半導体装置の製造方法（請求項１０）によれば、上記半導体装置の製造方法において、上記ゲート電極を、上記ドレイン電極と上記ソース電極との間の，上記ドレイン電極側より上記ソース電極側により近い位置にオフセットして配置し、上記第１の所定距離の長さを、上記第２の所定距離の長さよりも長いものとするので、上記半導体層の上記ドレイン電極付近での電界の集中を緩和できる高耐圧の半導体装置を製造できる効果がある。
【０１９５】
この発明にかかる半導体装置の製造方法（請求項１１）によれば、上記半導体装置の製造方法において、上記ゲート電極を、上記ドレイン電極と上記ソース電極との間の，上記ドレイン電極と上記ソース電極との中間位置に配置し、上記第１の所定距離の長さと、上記第２の所定距離の長さとが等しいものとするので、高耐圧のプレーナ型スイッチ素子を製造できる効果がある。
【０１９６】
この発明にかかる半導体装置の製造方法（請求項１２）によれば、上記半導体装置の製造方法において、上記ゲート電極を、上記ドレイン電極と上記ソース電極との間の，上記ドレイン電極側より上記ソース電極側により近い位置にオフセットして配置した単数又は複数の単位半導体装置を形成する工程と、上記ゲート電極を、上記ドレイン電極と上記ソース電極との間の，上記ドレイン電極と上記ソース電極との中間位置に配置した単数または複数の単位半導体装置を形成する工程とを含むので、上記効果を備えた、プレーナ型の高耐圧集積回路装置を製造できる効果がある。
【図面の簡単な説明】
【図１】  本発明の実施例１による半導体装置を示す断面図である。
【図２】  本発明の実施例１による半導体装置の製造工程を示す断面図（(a) 〜(f) ）である。
【図３】  本発明の実施例１による半導体装置の動作を説明するための断面図である。
【図４】  本発明の実施例１による半導体装置の相互インダクタンスを示す図（(a) ），及びドレイン電流を示す図（(b) ）である。
【図５】  本発明の実施例２による半導体装置を示す断面図である。
【図６】  本発明の実施例２による半導体装置の製造工程を示す断面図（(a) 〜(f) ）である。
【図７】  本発明の実施例３による半導体装置を示す断面図である。
【図８】  本発明の実施例３による半導体装置の製造工程を示す断面図（(a) 〜(f) ）である。
【図９】  本発明の実施例４による半導体装置の製造工程を示す断面図（(a) 〜(e) ）である。
【図１０】  本発明の実施例５による半導体装置を示す断面図である。
【図１１】  本発明の実施例５による半導体装置の製造工程を示す断面図（(a) 〜(e) ）である。
【図１２】  本発明の実施例５の変形例２による半導体装置の製造工程を示す断面図（(a) 〜(c) ）である。
【図１３】  本発明の実施例５による半導体装置の動作を説明するための断面図である。
【図１４】  本発明の実施例６による半導体装置を示す断面図である。
【図１５】  本発明の実施例６による半導体装置の製造工程を示す断面図（(a) 〜(e) ）である。
【図１６】  本発明の実施例６による半導体装置の動作を説明するための断面図である。
【図１７】  本発明の実施例７による半導体装置の断面図である。
【図１８】  本発明の実施例７による半導体装置の製造工程の例を示す図（(a),及び(b) ）である。
【図１９】  従来の半導体装置を示す断面図である。
【図２０】  従来の半導体装置の製造工程を示す断面図（(a) 〜(e) ）である。
【図２１】  従来の半導体装置の動作を説明するための断面図である。
【図２２】  従来の半導体装置の相互インダクタンスを示す図（(a) ），及びドレイン電流を示す図（(b) ）である。
【図２３】  従来の高耐圧スイッチ素子を示す断面図である。
【符号の説明】
１ａ〜１ｆ  ＧａＡｓ半導体基板、２ａ〜２ｆ  ｐ型ＧａＡｓ層、３ａ〜３ｆ，２１ｆ  ｎ型ＧａＡｓ領域、４，４ｂ，４ｃ，４ｅ，４ｆ  ゲート電極、
４ｅ−１，４ｅ−２，４ｆ−１，４ｆ−２  突起部、７ａ〜７ｆ，２４ｃ  ｎ+ 型ＧａＡｓ領域、８  ドレイン電極、９  ソース電極、２２ｃ  ｉ型ＧａＡｓ領域、２３ｃ，３１ａ，３１ｂ，３１ｃ，３１ｄ  ｎ’型ＧａＡｓ領域、
４１，４３  ＷＳｉ層、４２，４４  Ｗ層、７５，７６，７７，７８，７９  ｎ型ＧａＡｓ層、８０  掘り込み部、１００  ＧａＡｓ層、１０１ｃ  ｉ型ＧａＡｓ層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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