(57)【特許請求の範囲】
【請求項１】
バーンインテストの開始時に低レベル及び高レベルのいずれか一方の電圧を出力し、前記バーンインテストの終了時に前記低レベル及び高レベルの他方の電圧を出力する制御電圧出力素子の出力端子と、
半導体装置のチップ内に形成され、前記半導体装置の電流による不良の発生をモニターし、補助パターンを有する少なくとも１つのモニターパターンと、
前記チップ内に形成され、前記制御電圧出力素子の出力に応じて、前記バーンインテストの開始時にオンとなって前記モニターパターンにそれぞれ一定の電流を供給し、前記バーンインテストの終了時にオフとされる電流制御回路と、
前記電流制御回路に電圧を供給するための電源と、
前記電流制御回路の出力電圧に応じて前記不良発生が検出された状態を保持するフリップフロップ回路とを具備することを特徴とするテスト回路。
【請求項２】
前記電流制御回路は、ＭＯＳトランジスタからなり、
このＭＯＳトランジスタのソースは前記電源に接続され、
前記ＭＯＳトランジスタのドレインは前記モニターパターンの一方の電流端子に接続され、
前記モニターパターンの他方の電流端子は接地され、
前記制御電圧出力素子の出力端子には、前記ＭＯＳトランジスタのゲートと前記フリップフロップ回路の制御電圧入力端子とが接続され、
前記モニターパターンの一方の端子には、前記フリップフロップ回路の入力端子が接続されることを特徴とする請求項１記載のテスト回路。
【請求項３】
前記モニターパターンが複数ある場合、前記モニターパターンのそれぞれの一方の端子は、論理ゲートの入力端子に接続され、
前記論理ゲートの出力端子が前記フリップフロップ回路の入力端子に接続されることを特徴とする請求項１、２のいずれか１つに記載のテスト回路。
【請求項４】
前記半導体装置内の配線に用いられる材料と同一の材料で形成され、前記半導体装置の電流による不良の発生をモニターする前記モニターパターンを前記半導体装置と同一チップ内に設けることを特徴とする請求項１、２のいずれか１つに記載のテスト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はテスト回路に係り、特にバーンインテストにおいて半導体装置の初期不良排除のためのモニターパターンに通電し、半導体装置の内部に生じた加工異状を電流加速により検知してこれを排除するテスト回路に関するものである。
【０００２】
【従来の技術】
近年半導体装置の製造工程の微細化が進むにしたがい、Ａｌ、ポリシリコン等のゲート電極材料、配線材料の微細加工が次第に困難になっている。その理由の１つとして、これらの電極、配線の加工寸法がサブミクロン乃至ディープサブミクロン領域にまで微細化され、微細化に伴い前記電極、配線の下地に生じる段差も大きくなるため、リソグラフィー工程における光の反射等により前記電極、配線のマスクパターンがウェーハ上のレジスト膜に均一に焼き付けられないことがあげられる。
【０００３】
このためディープサブミクロン領域の製造工程等では、化学的機械研磨（ＣＭＰ；Chemical Mechanical Polish）による平坦化技術の導入が行われてきた。しかし、加工寸法がディープサブミクロン領域より大きく加工条件が安定している場合であっても、何等かの原因で工程異状が発生すれば、比較的段差の大きい部分でＡｌ配線等の配線幅が局部的に異常に細くなる場合がある。
【０００４】
このように段差部における断線ではなくて、加工異状により配線幅が局部的に細くなる現象が発生した場合には、対象とする半導体装置の機能には何等不具合が生じないため出荷テストに合格することがある。このような場合には、市場に出てから経年変化で劣化が進行し、不良となることがあり問題とされてきた。
【０００５】
従来このような市場における不良発生を回避するため、出荷前にバーンインテストによる初期不良の排除が行われてきた。しかし、従来のバーンインテストでは、出荷前に温度及び電源電圧を例えば最大定格に設定して一定時間動作させ、主として電圧加速により半導体装置に含まれる劣化要因を排除する方法がとられてきた。
【０００６】
近年、半導体装置の製造工程の微細化と共に、前記加工異状により配線幅が局部的に細くなる現象が半導体装置の信頼性上の問題として重要度を増し、その対策が望まれてきた。配線幅が局部的に細くなる場合、これを検出するためには異状部分に定格値以上の電流を流し、エレクトロマイグレーション又はジュール熱により断線不良の発生を加速しなければならない。
【０００７】
先にのべたように従来のバーンインテストは、例えば最大定格温度で半導体装置に定格値または最大定格値の電源電圧を一定時間印加することにより、半導体装置に含まれる故障要因を主として電圧で加速し、半導体装置の機能不良をテストしようとするものであるから、配線幅が局部的に異常に細くなるような故障要因に対しては、ほとんど無力といっても過言でない状況であった。
【０００８】
【発明が解決しようとする課題】
上記したように電圧加速を主体とした従来のバーンインテストを出荷前に行って半導体装置の初期不良を排除しようとしても、微細加工において生じる半導体装置の配線幅が局部的に異常に細くなるような故障要因を回避できないという問題があった。
【０００９】
本発明は上記の問題点を解決すべくなされたもので、半導体装置の製造工程において、半導体チップ上に電流加速が可能な工程異状検出のためのモニターパターンを形成し、これに通電することにより、微細加工技術を用いた半導体装置の工程異状に伴う故障要因を排除するテスト回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明のテスト回路は、半導体装置の製造工程において、チップ上に前記半導体装置と同時に形成された通電劣化検出用のモニターパターンを具備することを特徴とする。
【００１１】
このモニターパターンは、市場における初期不良発生を防止するため出荷前に行う半導体装置のバーンインテストと同時に、前記モニターパターンに通電し、製造工程上特に電流に対する劣化要因を含む部分で発生する初期不良を排除するために使用される。
【００１２】
前記モニターパターンは、配線幅が局部的に異常に細くなる半導体装置の微細加工に関連して生じる劣化要因を抽出するため、特に設計されたものであり、定格値以上の電流を一定時間通電することができる電流端子を備えている。例えば最大定格温度において半導体装置のバーンインテストを行う際、ＭＯＳトランジスタを介して前記モニターパターンに一定の電流を供給し、通電による断線を生じるか否かをモニターするのに用いる。
【００１３】
具体的には本発明のテスト回路は、バーンインテストの開始時に低レベル及び高レベルのいずれか一方の電圧を出力し、前記バーンインテストの終了時に前記低レベル及び高レベルの他方の電圧を出力する制御電圧出力素子の出力端子と、半導体装置のチップ内に形成され、前記半導体装置の電流による不良の発生をモニターし、補助パターンを有する少なくとも１つのモニターパターンと、前記チップ内に形成され、前記制御電圧出力素子の出力に応じて、前記バーンインテストの開始時にオンとなって前記モニターパターンにそれぞれ一定の電流を供給し、前記バーンインテストの終了時にオフとされる電流制御回路と、前記電流制御回路に電圧を供給するための電源と、前記電流制御回路の出力電圧に応じて前記不良発生が検出された状態を保持するフリップフロップ回路とを具備することを特徴とする。
【００１４】
好ましくは本発明のテスト回路は、前記電流制御回路がＭＯＳトランジスタからなり、このＭＯＳトランジスタのソースは電源に接続され、このＭＯＳトランジスタのドレインはモニターパターンの一方の電流端子に接続され、このモニターパターンの他方の電流端子は接地され、前記制御電圧出力素子には、ＭＯＳトランジスタのゲートと前記フラグ回路の制御電圧入力端子とが接続され、前記モニターパターンの一方の端子には、フラグ回路の入力端子が接続されることを特徴とする。
【００１５】
また好ましくは本発明のテスト回路は、前記モニターパターンが複数ある場合、これらのモニターパターンそれぞれの一方の端子が論理ゲートの入力端子に接続され、この論理ゲートの出力端子が前記フラグ回路の入力端子に接続されることを特徴とする。
【００１６】
好ましくは前記ＭＯＳトランジスタは、バーンインテストの開始時に制御電圧出力素子からの電圧によりオン状態となり、前記モニターパターンに一定の電流を供給することを特徴とする。
【００１７】
また好ましくは前記フラグ回路の出力は、バーンインテストにおいて前記電流によりモニターパターンが切断されない場合には低レベル及び高レベルのいずれか一方の電圧を示し、モニターパターンが切断された場合には前記低レベル及び高レベルの他方の電圧を示すことを特徴とする。
【００１８】
また好ましくはフラグ回路の出力は、データ保持回路により保持されるものであり、このフラグ回路は例えばフリップフロップ回路からなり、前記フリップフロップ回路の入力の１つと出力の１つとクロック入力とが、それぞれ前記フラグ回路の入力端子、出力端子及び制御電圧入力端子とされたことを特徴とする。
【００１９】
また好ましくは本発明のテスト回路は、当該半導体装置内の配線に用いられる材料と同一材料で形成された、前記半導体装置の電流による不良の発生をモニターするモニターパターンが、前記半導体装置と同一チップ内に設けられたことを特徴とする。
【００２０】
また好ましくは前記ＭＯＳトランジスタと論理ゲートとフラグ回路とが前記半導体装置のチップ上に形成されたことを特徴とする。このようにすれば本発明のテスト回路を半導体装置と同時に設計、製造することにより、ほとんど追加の労力を要することなく本発明のテスト回路を具備する半導体装置を形成することができる。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
図１は、本発明の第１の実施の形態に係るテスト回路の構成を示す図である。
図１に示すテスト回路は、シリコンチップ上に形成された通電劣化検出用のＡｌ配線モニターパターン１と、このモニターパターンの加工形状を現実の半導体装置における加工条件に近付けるためのＡｌ配線補助パターン１ａ、１ｂを被検査パターンとして備えている。
【００２２】
制御電圧出力素子の出力端子３は、前記バーンインテスト装置の動作と連動し、バーンインテストの開始時に低レベルの直流電圧を出力し、バーンインテストの終了時に高レベルの直流電圧を出力する出力端子であって、通常前記バーンインテスト装置に装備される。
【００２３】
ｐチャネルＭＯＳトランジスタ４はソースが電源に接続され、ドレインが前記モニターパターン１の電流端子に接続される。モニターパターンの他方の電流端子は接地される。前記制御電圧出力素子の出力端子３はｐチャネルＭＯＳトランジスタのゲートとフラグ回路７の制御電圧入力端子に接続される。図１ではフラグ回路７としてフリップフロップ回路（以下Ｆ／Ｆと呼ぶ）を用いる場合が一例として示されている。この時Ｆ／Ｆのクロック入力端子ＣＫを前記フラグ回路の制御入力端子として用いる。
【００２４】
本発明のテスト回路において、バーンインテストの開始時に前記制御電圧出力素子の出力端子３から低レベルの直流電圧が出力されれば、ｐチャネルＭＯＳトランジスタ４がオンとなりモニターパターン１に一定の直流電流が供給される。
【００２５】
この時モニターパターンに流れる電流密度の値を、例えばＡｌ配線の場合、モニターパターンの設計断面積に対して通常使用状態の数倍から約１桁大きい値とし、例えば最大定格温度８５℃において２４時間程度通電すれば、前記モニターパターンに局部的に異常に細い部分が含まれる場合には電流によるＡｌのエレクトロマイグレーションを生じて断線するように、前記モニターパターンを設計する。
【００２６】
少なくとも１つのモニターパターンが断線すれば、これにつながるｐチャネルＭＯＳトランジスタのドレインが高レベルとなり、配線８を介してフラグ回路に入力される。すなわち、少なくとも１つのモニターパターンが断線すれば、Ｆ／Ｆの入力Ｄが高レベルとなる。
【００２７】
規定のテスト時間が経過してバーンインテストが終了すれば、制御電圧出力素子の出力端子３の電圧が高レベルに復帰し、ｐチャネルＭＯＳトランジスタがオフとなり前記モニターパターンへの通電が終了する。このとき加工異状が含まれず、モニターパターンに断線を生じなければ、ｐチャネルＭＯＳトランジスタのドレインは低レベルであるためＦ／Ｆの入力Ｄは低レベルとなる。
【００２８】
図２は、本発明の第２の実施の形態のテスト回路の構成を示す図である。図１と同じ部分に対しては同じ符号を用いて説明する。図２に示すテスト回路はシリコンチップ上に形成された通電劣化検出用のＡｌ配線モニターパターン１と、ポリシリコン配線モニターパターン２と、これらのモニターパターンの加工形状を現実の半導体装置における加工条件に近付けるためのＡｌ配線補助パターン１ａ、１ｂと、ポシリコン配線補助パターン２ａ、２ｂとを被検査パターンとして備えている。
【００２９】
制御電圧出力素子の出力端子３は前記バーンインテスト装置の動作と連動し、バーンインテストの開始時に低レベルの直流電圧を出力し、バーンインテストの終了時に高レベルの直流電圧を出力する端子であって、通常前記バーンインテスト装置に装備される。
【００３０】
ｐチャネルＭＯＳトランジスタ４、５はソースが電源に接続され、ドレインが前記モニターパターン１、２の電流端子に接続される。モニターパターンの他方の電流端子は接地される。前記制御電圧出力素子の出力端子３はｐチャネルＭＯＳトランジスタのゲートとフラグ回路７の制御電圧入力端子に接続される。図２においてもフラグ回路７としてＦ／Ｆを用い、Ｆ／Ｆのクロック入力端子ＣＫを前記フラグ回路の制御入力端子として用いる場合が示されている。
【００３１】
本発明のテスト回路において、バーンインテストの開始時に前記制御電圧出力素子の出力端子３から低レベルの直流電圧が出力されれば、ｐチャネルＭＯＳトランジスタ４、５がオンとなりモニターパターン１、２に一定の直流電流が供給される。
【００３２】
この時モニターパターンに流れる電流密度の値を、例えばＡｌ配線の場合、モニターパターンの設計断面積に対して、通常の使用状態の数倍から約１桁大きい値とし、例えば最大定格温度８５℃において２４時間程度通電すれば、前記モニターパターンに局部的に異常に細い部分が含まれる場合には、電流によるＡｌのエレクトロマイグレーションを生じて断線するように、また、ポリシリコン配線のモニターパターンについても、同様に加工異状が含まれる場合には、８５℃、２４時間程度の通電でジュール熱により断線するよう前記モニターパターンを設計する。
【００３３】
少なくとも１つのモニターパターンが断線すれば、これにつながるｐチャネルＭＯＳトランジスタのドレインが高レベルとなり、配線８、９を介して２入力ＯＲゲート６の少なくとも１の入力電圧が高レベルとなれば、その出力がフラグ回路に入力される。すなわち、少なくとも１つのモニターパターンが断線すれば、Ｆ／Ｆの入力Ｄが高レベルとなる。
【００３４】
規定のテスト時間が経過してバーンインテストが終了すれば、制御電圧出力素子の出力端子３の電圧が高レベルに復帰し、ｐチャネルＭＯＳトランジスタがオフとなり前記モニターパターンへの通電が終了する。このとき加工異状が含まれず、全てのモニターパターンに断線を生じなければ、２入力ＯＲゲートの入力は全て低レベルであるためＦ／Ｆの入力Ｄは低レベルとなる。
【００３５】
ここにＦ／ＦとしてＤ型Ｆ／Ｆを用いれば、Ｄ型Ｆ／Ｆの機能として入力Ｄが高レベルの時、クロック端子ＣＫに立上がり電圧が入れば出力Ｑは高レベルとなり、入力Ｄが低レベルの時、クロック端子ＣＫに立上がり電圧が入れば出力Ｑは低レベルとなり、それぞれの状態が保持される。
【００３６】
したがって制御電圧出力端子３をＤ型Ｆ／Ｆのクロック端子ＣＫに入力することにより、通電により生じたモニターパターンの初期不良がＤ型Ｆ／Ｆの出力端子Ｑに出力され保持される。このようにしてバーンインテスト終了時にＤ型Ｆ／Ｆの出力端子Ｑを読み出せば、モニターパターンに初期不良を生じたか否かを判定することができる。
【００３７】
ここに前記モニターパターンの設計についてさらに詳細に説明する。上記したようにモニターパターンは、半導体装置の微細加工上の問題により異常に細い配線部分を生じた時に、これを排除するのに役立てようとするものである。このような微細加工上の問題は、本来半導体装置の複雑な配線パターンの中に生じるものであり、したがって、これらの異常を抽出するモニターパターンは半導体装置内の配線構造に近いものでなければならない。
【００３８】
図２に示すＡｌ配線モニターパターン１の両側にＡｌ配線補助パターン１ａ、１ｂを、またポリシリコン配線モニターパターン２の両側にポリシリコン配線補助パターン２ａ、２ｂを設けた理由は、モニターパターンの両側に隣り合う模擬配線を配置して、微細加工上の問題をできるだけ半導体内部の状況に近付けようとするためである。
【００３９】
図３に示すモニターパターンは、微細配線の下地に断差を生じた場合に、微細加工上の問題を抽出するために設計されたモニターパターンの一例である。ＳＤＧ１１は半導体装置のＭＯＳトランジスタのソース、ドレイン、ゲートを形成する際の拡散層であり、ポリシリコン配線１２と通電用のＡｌ微細配線１３が交差する場合が示されている。下地にポリシリコン配線があるため、前記交差部に断差を生じ、この部分にＡｌ配線の幅や厚さに異常を生じやすい。
【００４０】
このようにモニターパターンには、あらかじめ電流による不良発生が予想されるクリティカルな形状を入れてもよく、本発明のテスト回路を用いて微細加工上の異常が含まれる場合、バーンインテストでモニターパターンに通電することによりこれを除去すれば、市場における半導体装置の初期不良の発生を回避することができる。
【００４１】
またモニターパターンのチップ内への配置は、１か所だけではなく数か所であってもよい。このとき前記ＯＲゲートは多入力のものを用いればよい。電流制限用トランジスタもテスト時間や排除したい加工異状によって数種類用意し切り換えて用いてもよい。
【００４２】
なお本発明は上記の実施の形態に限定されることはない。例えば制御電圧出力素子の出力電圧は、バーンインテスト開始時に低レベル、終了時に高レベルとしたが、これとは逆に開始時に高レベル、終了時に低レベルであってもよい。このときフラグ回路として他の型のＦ／ＦやＦ／Ｆ以外の回路を用いてもよい。またＣＫ入力の前にインバータを入れ、ｐチャネルトＭＯＳランジスタの替わりにｎチャネルＭＯＳトランジスタを用いてもよい。
【００４３】
また前記ＯＲゲートとフラグ回路はチップ内に形成することも可能であるが、特にチップ面積の削減が重要な場合には、これらを外付きの回路として別途一括し集積化してもよい。その他本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００４４】
【発明の効果】
上述したように本発明のテスト回路によれば、バーンイン時に加工異状を含むモニターパターンを電流加速することにより、特に微細加工を用いた半導体装置に含まれる初期不良を効果的に排除することが可能になる。また本テスト回路を形成するために、追加の労力やテスト時間を要することもない。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るテスト回路の構成を示す図。
【図２】本発明の第２の実施の形態に係るテスト回路の構成を示す図。
【図３】本発明の他のモニターパターンの形状を示す平面図。
【符号の説明】
１…Ａｌ配線モニターパターン
１ａ、１ｂ…Ａｌ配線補助パターン
２…ポリシリコン配線モニターパターン
２ａ、２ｂ…ポリシリコン配線補助パターン
３…制御電圧出力素子の出力端子
４、５…ｐチャネルＭＯＳトランジスタ
６…ＯＲゲート
７…Ｆ／Ｆ回路
８、９…ＯＲゲートの入力線
１０…Ｆ／Ｆ回路のクロック端子への入力線
１１…ソース、ドレイン、ゲート形成用拡散層
１２…ポリシリコン配線の模擬パターン
１３…Ａｌ配線パターン
【図１】
0003688868.tif 000002
【図２】
0003688868.tif 000003
【図３】
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