(57)【特許請求の範囲】
【請求項１】
複数のプロセッサ、該プロセッサのブートを制御するブート制御装置及びブートデータを格納する記憶装置並びにこれらのプロセッサ及び装置が接続された共通バスラインを具備するマルチプロセッサ制御方式において、
前記ブート制御装置は、前記共通バスラインのタイムスロット分割手段と、ブートするプロセッサにタイムスロットを割当てるタイムスロット割当て・設定手段とを具備し、前記ブート制御装置は、該タイムスロット割当て・設定手段が割り当てたタイムスロットをブートするプロセッサに通知し、前記記憶装置のブートデータを読出して前記プロセッサ毎に割り当てたタイムスロットに配置することにより、前記プロセッサにブートデータをブートすることを特徴とするマルチプロセッサ制御方式。
【請求項２】
前記ブート制御装置は、前記ブートするプロセッサに設けたレジスタの値を変化させることにより、前記ブートするプロセッサにブート開始を通知することを特徴とする請求項１記載のマルチプロセッサ制御方式。
【請求項３】
前記ブート制御装置は、前記ブートするプロセッサに割り込みを行うことにより、前記ブートするプロセッサにブート開始を通知することを特徴とする請求項１記載のマルチプロセッサ制御方式。
【請求項４】
前記ブート制御装置は、前記ブートするプロセッサに割り込みを行うことにより、前記ブートするプロセッサに前記プロセッサにブートデータが配置されるタイムスロット位置情報を通知することを特徴とする請求項１ないし３いずれか一項記載のマルチプロセッサ制御方式。
【請求項５】
前記ブート制御装置は、前記ブートするプロセッサに割り込みを行うことにより、ブートデータが配置されるタイムスロット番号とブートデータが配置されるタイムスロット位置情報を通知することを特徴とする請求項１ないし３いずれか一項記載のマルチプロセッサ制御方式。
【請求項６】
前記ブート制御装置は、前記複数のプロセッサの一つ又は複数がブートを要求していることを検出するプロセッサステータス監視手段を具備し、
前記タイムスロット割当・設定手段は、前記プロセッサステータス監視手段により検出されたブートを要求しているプロセッサに対するタイムスロットを割り当てることを特徴とする請求項１ないし５いずれか一項記載のマルチプロセッサ制御方式。
【請求項７】
前記ブート制御装置は、前記複数のプロセッサのブートの必要性に関する情報が記憶保持されている第１のテーブルを具備し、
前記タイムスロット割当・設定手段は、前記第１のテーブルを参照することにより、前記ブートを要求しているプロセッサに対して、ブートのためのタイムスロットを割当てることを特徴とする請求項１ないし６いずれか一項記載のマルチプロセッサ制御方式。
【請求項８】
前記ブート制御装置は、第２のテーブルを具備し、
該第２のテーブルは、前記複数のプロセッサのブートの必要性に関する情報と前記プロセッサのブート速度に関する情報を記憶保持し、
前記タイムスロット割当・設定手段は、前記第２のテーブルを参照することにより、前記ブートを要求しているプロセッサに対して、ブートのためのタイムスロットを割当てることを特徴とする請求項１ないし６いずれか一項記載のマルチプロセッサ制御方式。
【請求項９】
前記ブート制御装置は、前記プロセッサのブート要求の状態をポーリングにより検出するポーリング手段を具備し、
前記ブート制御装置は、該ポーリング手段を用いて、周期的にポーリングを行い、前記複数のプロセッサのブート要求の状態変化を検出し、更に、前記タイムスロット割当・設定手段により、状態変化のあったプロセッサに対してブートのためのタイムスロットを割り当てることを特徴とする請求項１ないし８いずれか一項記載のマルチプロセッサ制御方式。
【請求項１０】
前記複数のプロセッサは、ブート速度を申告する手段を具備し、
前記タイムスロット割当・設定手段は、申告されたブート速度に基づいてタイムスロットの割り当てを行うことを特徴とする請求項１ないし９いずれか一項記載のマルチプロセッサ制御方式。
【請求項１１】
前記複数のプロセッサは、前記ブート制御装置にブートデータ長を申告し、
前記ブート制御装置は、当該ブートデータの読出しのアドレスカウンタを監視し、前記複数のプロセッサへのブートデータの読み出しが、申告されたブートデータ長に対応する読出しアドレスをカウントしたことにより、ブートデータの読出しの終了を検出することを特徴とする請求項１ないし１０いずれか一項記載のマルチプロセッサ制御方式。
【請求項１２】
前記記憶装置は、プロセッサ数分のアドレスカウンタ又はアドレスを記憶保持する記憶手段を具備し、更に、前記記憶装置は、いつでも、当該プロセッサのアドレスカウンタ又はアドレスを用いて、当該プロセッサのブートデータを読出し、当該プロセッサのブートタイムスロットに配置可能としたことを特徴とする請求項１ないし１１いずれか一項記載のマルチプロセッサ制御方式。
【請求項１３】
前記複数のプロセッサは、ブートするデータの種別を申告し、前記ブート制御装置は、申告されたプログラムを、前記記憶装置から読み出すことを特徴とする請求項１ないし１２いずれか一項記載のマルチプロセッサ制御方式。
【請求項１４】
前記複数のプロセッサは、ブートするデータの種別を申告し、前記ブート制御装置は、申告されたプログラムが記憶されている記憶装置をイネーブルして、該イネーブルされた前記記憶装置から申告されたデータを読み出すことを特徴とする請求項１３記載のマルチプロセッサ制御方式。
【請求項１５】
前記ブートデータを分割して、ブートすることを特徴とする請求項１ないし１４いずれか一項記載のマルチプロセッサ制御方式。
【請求項１６】
前記プロセッサは、ブートデータの誤りを監視し、ブートデータの誤りを検出したときは、その旨を前記ブート制御装置に通知し、
該ブート制御装置は、前記複数のプロセッサからのブートデータの誤り検出の通知を受けたとき、当該プロセッサに対するブートをやり直すことを特徴とする請求項１ないし１５いずれか一項記載のマルチプロセッサ制御方式。
【請求項１７】
前記プロセッサはブートの間、一定のデータを所定間隔で前記ブート制御装置に伝送し、
該ブート制御装置は、前記複数のプロセッサからのデータに誤りを検出したとき、当該プロセッサに対するブートをやり直すことを特徴とする請求項１ないし１６いずれか一項記載のマルチプロセッサ制御方式。
【請求項１８】
前記ブート制御装置は、データの誤りが検出されたブロックから、当該プロセッサに対するブートをやり直すことを特徴とする請求項１５ないし１７いずれか一項記載のマルチプロセッサ制御方式。
【請求項１９】
該ブート制御装置又は前記複数のプロセッサがデータの誤りを検出した場合に、前記ブート制御装置は、ブート中のプロセッサが使用するチャネルを閉塞する手段を具備することを特徴とする請求項１６ないし１８いずれか一項記載のマルチプロセッサ制御方式。
【請求項２０】
前記ブート制御装置は、ブートのやり直し時において、データの誤りを検出した場合は、障害の発生と判断し、障害情報をブート中のプロセッサを管理する装置に通知することを特徴とする請求項１６ないし１８いずれか一項記載のマルチプロセッサ制御方式。
【請求項２１】
前記ブート制御装置は、ブートのやり直し時において、誤りを検出した場合は、以降の処理において、タイムスロットの割当て対象から除外することを特徴とする請求項１６ないし１８いずれか一項記載のマルチプロセッサ制御方式。
【請求項２２】
共通バスラインに接続されたプロセッサのブートを制御するブート制御装置において、
当該ブート制御装置は、前記共通バスラインのタイムスロット分割手段と、
ブートするプロセッサにタイムスロットを割当てるタイムスロット割当て・設定手段と、該タイムスロット設定手段が割り当てたタイムスロット位置を前記ブートするプロセッサ及び共通バスラインに接続され記憶装置に通知する手段とを具備し、前記割り当てたタイムスロットにより、前記プロセッサにブートデータをブートすることを特徴とするブート制御装置。
【請求項２３】
割り込み制御部を具備し、該割り込み制御部は、ブートするプロセッサに対する割り込みを行い、ブート開始又はブートのタイムスロットの通知を行うことを特徴とする請求項２２記載のブート制御装置。
【請求項２４】
プロセッサステータス監視部を具備し、該プロセッサステータス監視部は、プロセッサに対してポーリングを行い、プロセッサのステータスを監視することを特徴とする請求項２２記載のブート制御装置。
【請求項２５】
ポーリング制御部を具備し、該ポーリング制御部は、前記プロセッサステータス監視部にポーリングタイミングを通知することを特徴とする請求項２２記載のブート制御装置。
【請求項２６】
第１のテーブル又は第２のテーブルを具備し、
該第１のテーブルは、前記プロセッサのブートの必要性に関する情報を記憶保持し、該第２のテーブルは、前記プロセッサのブートの必要性に関する情報と前記プロセッサのブート速度に関する情報を記憶保持し、
前記タイムスロット割当・設定手段は、前記第１のテーブル又は前記第２のテーブルを参照することにより、前記ブートを要求しているプロセッサに対して、ブートのためのタイムスロットを割当てることを特徴とする請求項２２記載のマルチプロセッサ制御装置。
【請求項２７】
誤り監視部を具備し、該誤り監視部は、前記プロセッサステータス監視部から通知されるプロセッサのステータス情報のうち、誤りに関する監視を行うことを特徴とする請求項２２記載のブート制御装置。
【請求項２８】
複数のプロセッサ、該プロセッサのブートを制御するブート制御装置及びブートデータを格納する記憶装置並びにこれらのプロセッサ及び装置が接続された共通バスラインを一つのボードに搭載したブート装置において、
前記ブート制御装置は、前記共通バスラインのタイムスロット分割手段と、ブートするプロセッサにタイムスロットを割当てるタイムスロット割当て・設定手段とを具備し、前記ブート制御装置は、該タイムスロット割当て・設定手段が割り当てたタイムスロットをブートするプロセッサに通知し、前記記憶装置のブートデータを読出して前記プロセッサ毎に割り当てたタイムスロットに配置することにより、前記プロセッサにブートデータをブートすることを特徴とするブート装置。
【請求項２９】
請求項２８記載のブート装置において、前記複数のプロセッサをボード上に設ける代わりに、ボード上にプロセッサの接続端子を設け、ブートする複数のプロセッサを外付としたことを特徴とするブート装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
マルチプロセッサ制御方式並びにこれに用いられるブート装置及びブート制御装置に関し、特に複数のプロセッサを同一ボード上に搭載するマルチプロセッサ制御方式並びにこれに用いられるブート装置及びブート制御装置に関する。
【０００２】
【従来の技術】
デバイス技術又はアーキテクチャ技術の進歩により、プロセッサの高速化、高集積化が進んでいる。一方、このプロセッサが利用される装置等においては、処理の高速化・高機能化、多重化チャネル数の増大及び使用アプリケーションの増加が著しい。プロセッサ使用した各種装置の高速化・高機能化等に伴い、信号の符号化又は復号化処理を行うプロセッサの負担が増えている。また、従来の一つのボードに一つのプロセッサを搭載する構造に対して、一つのボードで複数のアプリケーション用プロセッサを搭載するマルチプロセッサ構成をとることも増えてきている。
【０００３】
従来では基本構的には、ボード上の各プロセッサは、自己の動作に必要なアプリケーションプログラムを、外部記憶装置（フロッピー、ＲＯＭ、通信ボードなど）から得て起動（ブート）する方式をとるが、図１に示すように、プロセッサ１〜３毎にブートを制御する制御手段１０〜１２やアプリケーションプログラムであるブートデータを格納しておく記憶装置４〜６が必要であった。
【０００４】
図１は、各プロセッサ１〜３毎にバス７〜９を個別に設けた例であるが、図２に示すように、共通バス２８、２９を設け、このバスに、複数のプロセッサ１〜３及び各プロセッサのブートデータを格納する記憶装置４〜６を接続することも可能である。この構成では、バスの使用権に関する調整は、バスアービタ２７が行う。各プロセッサ１〜３がバスを使用する必要が発生した場合、各プロセッサ１〜３は、バスアービタ２７に対し使用要求（リクエスト）を出力する。それに対する、バスアービタ２７からのバス使用許可信号を得て、各プロセッサ１〜３は、バス使用権（アクナリッジ）を獲得し、記憶装置４〜６へアクセスして必要なプログラムを取得する。この場合のバスアクセス処理を図３に示す。プロセッサ＃１は、バスアービタ２７に対し使用要求１０を出力する。それに対し、バスアービタ２７は、他のプロセッサが使用していなければ、バス使用許可１１をプロセッサ＃１に与える。プロセッサ＃１は、そこで、バス使用権を獲得し、記憶装置４へアクセスして必要なプログラムを取得する。このとき、使用要求１０を出力してから、バスアービタ２７からのバス使用許可１１を得るまでの間が、許可待ち時間１９となっている。その後、プロセッサ＃２が、バスアービタ２７に対し使用要求１５を出力する。その後、プロセッサ＃２は、バスアービタ２７からのバス使用許可１６を得て、バス使用権を獲得し、記憶装置５へアクセスして必要なプログラムを取得する。そのとき、プロセッサ＃１が、プロセッサ＃２に多少遅れて、バスアービタ２７に対し使用要求１３を出力した場合は、プロセッサ＃２がバスを使用している間、バスアービタ２７は、プロセッサ＃１に使用許可を与えず、プロセッサ＃１は許可待ち状態２２となる。プロセッサ＃２のバスの使用の終了後１７、プロセッサ＃１は、バス使用権を獲得２３することができる。
【０００５】
このように、バスアービタ２７は、他のプロセッサに使用権を与えていなければ、要求してきたプロセッサに対し、バス使用許可を与える。しかし、他のプロセッサがバスを使用中の間は、プロセッサの要求に対し、使用中のプロセッサの使用が終了するまで、待たせることとなる。待ち時間が長くなり、後から使用要求したプロセッサは、アボート処理などの制御をも行わざるを得ないこともある。また、このような従来技術では、バス使用時に要求１０、１３、１５／許可１１、１３、１４、１６という処理を必要とするために、アクセス時のオーバヘッドが増大し、高速化に影響を及ぼすこととなる。
【０００６】
更に、プロセッサが適用される装置のボードとして、外部の要求により、プロセッサのアプリケーションプログラムを瞬時に切り替える、スワップ機能を有するボードがある。この場合でも、プロセッサ数が多くなると、ブートする時間が増加し、アプリケーションプログラムが起動するまで多くの時間を必要とする問題が生じる。
【０００７】
【発明が解決しようとする課題】
以上のように、マルチプロセッサ構成のブートでは、プロセッサ数の増加やアプリケーションの瞬時切替などに伴い、
（１）プロセッサ毎に多くの記憶装置が必要であったり、
（２）共通バスの場合は、アクセス時のオーバヘッドが増大したり、
（３）ブートに要する時間が増加し、アプリケーションプログラム起動まで多くの時間を要することとなる問題を有している。
【０００８】
そのようなことから、ブート時間の短縮が望まれ、回路規模の縮小化が必須となっている。
本発明は、上記問題・課題に鑑みなされたものであり、複数のプロセッサを同一ボード上に搭載するマルチプロセッサ構成において、共通バスラインへのアクセスを統合制御し、ブートに係るプロセッサ周辺回路を削減して、高速ブートを可能とすることにより、アプリケーションの起動時間及び切替時間の短縮を図るものである。
【０００９】
【課題を解決するための手段】
請求項１に記載された発明は、複数のプロセッサ３１１〜３１３、該プロセッサのブートを制御するブート制御装置４５及びブートデータを格納する記憶装置４２並びにこれらのプロセッサ及び装置が接続された共通バスライン３０を具備するマルチプロセッサ制御方式において、前記ブート制御装置は、前記共通バスラインのタイムスロット分割手段３２と、ブートするプロセッサにタイムスロットを割当てるタイムスロット割当て・設定手段３３２、３３とを具備し、前記ブート制御装置は、該タイムスロット割当て・設定手段が割り当てたタイムスロットをブートするプロセッサに通知し、前記記憶装置のブートデータを読出して前記プロセッサ毎に割り当てたタイムスロットに配置することにより、前記プロセッサにブートデータをブートすることを特徴とするマルチプロセッサ制御方式である。
【００１０】
請求項１記載の発明によれば、ブート制御装置は、タイムスロット割当て・設定手段が割り当てたタイムスロットを当該プロセッサに通知し、記憶装置のブートデータを読出して前記プロセッサ毎に割り当てたタイムスロットに配置することにより、ブート制御装置が、共通バスラインへのアクセスを統合制御し、ブートに係るプロセッサ周辺回路を削減して、高速ブートを可能とする。
【００１１】
請求項２に記載された発明は、請求項１記載のマルチプロセッサ制御方式において、前記ブート制御装置４５は、前記ブートするプロセッサ３１１〜３１３に設けたレジスタの値を変化させることにより、前記ブートするプロセッサにブート開始を通知することを特徴とする。
請求項２記載の発明によれば、プロセッサ３１１〜３１３に設けたレジスタの値を変化させるだけで簡単・迅速にブート開始を通知することができる。
【００１２】
請求項３に記載された発明は、請求項１記載のマルチプロセッサ制御方式において、前記ブート制御装置４５は、前記ブートするプロセッサに割り込みを行うことにより、前記ブートするプロセッサにブート開始を通知することを特徴とする。
請求項３記載の発明によれば、プロセッサへの割り込みによって、簡単・迅速にブート開始を通知することができる。
【００１３】
請求項４に記載された発明は、請求項１ないし３いずれか一項記載のマルチプロセッサ制御方式において、前記ブート制御装置４５は、前記ブートするプロセッサに割り込みを行うことにより、前記ブートするプロセッサに前記プロセッサにブートデータが配置されるタイムスロット位置情報を通知することを特徴とする。
【００１４】
請求項４記載の発明によれば、プロセッサへの割り込みによって、簡単・迅速にタイムスロットの位置情報を通知することができる。
請求項５に記載された発明は、請求項１ないし３いずれか一項記載のマルチプロセッサ制御方式において、前記ブート制御装置４５は、前記ブートするプロセッサに割り込みを行うことにより、前記ブートするプロセッサにブートデータが配置されるタイムスロット番号とブートデータが配置されるタイムスロット位置情報を通知することを特徴とする。
【００１５】
請求項５記載の発明によれば、プロセッサへの割り込みによって、簡単・迅速にタイムスロット番号とタイムスロットの位置情報を通知することができる。
請求項６に記載された発明は、請求項１ないし５いずれか一項記載のマルチプロセッサ制御方式において、前記ブート制御装置４５は、前記複数のプロセッサの一つ又は複数がブートを要求していることを検出するプロセッサステータス監視手段３５、３６を具備し、前記タイムスロット割当・設定手段３３２、３３３は、前記プロセッサステータス監視手段により検出されたブートを要求しているプロセッサに対するタイムスロットを割り当てることを特徴とする。
【００１６】
請求項６記載の発明によれば、ブート制御装置４５が、プロセッサステータス監視手段３５、３６を具備することにより、ブートを要求しているプロセッサに対して、機動的にタイムスロットを割り当てることができる。
請求項７に記載された発明は、請求項１ないし６いずれか一項記載のマルチプロセッサ制御方式において、前記ブート制御装置４５は、前記複数のプロセッサのブートの必要性に関する情報が記憶保持されている第１のテーブル３９を具備し、前記タイムスロット割当・設定手段３３２、３３３は、前記第１のテーブルを参照することにより、前記ブートを要求しているプロセッサに対して、ブートのためのタイムスロットを割当てることを特徴とする。
【００１７】
請求項７記載の発明によれば、タイムスロット割当・設定手段３３２、３３３は、第１のテーブルを参照することにより、プロセッサに対して、迅速にタイムスロットを割り当てることができる。
請求項８に記載された発明は、請求項１ないし６いずれか一項記載のマルチプロセッサ制御方式において、前記ブート制御装置４５は、第２のテーブル４０を具備し、該第２のテーブルは、前記複数のプロセッサのブートの必要性に関する情報と前記プロセッサのブート速度に関する情報を記憶保持し、前記タイムスロット割当・設定手段３３２．３３３は、前記第２のテーブルを参照することにより、前記ブートを要求しているプロセッサに対して、ブートのためのタイムスロットを割当てることを特徴とする。
【００１８】
請求項８記載の発明によれば、タイムスロット割当・設定手段３３２、３３３は、ブート速度違う場合であっても、第２のテーブル４０を参照することにより、プロセッサに対して、迅速にタイムスロットを割り当てることができる。
請求項９に記載された発明は、請求項１ないし８いずれか一項記載のマルチプロセッサ制御方式において、前記ブート制御装置４５は、前記複数のプロセッサのブート要求の状態をポーリングにより検出するポーリング手段３５、３６を具備し、前記ブート制御装置は、該ポーリング手段を用いて、周期的にポーリングを行い、前記プロセッサのブート要求の状態変化を検出し、更に、前記タイムスロット割当・設定手段３３２、３３３により、状態変化のあったプロセッサに対してブートのためのタイムスロットを割り当てることを特徴とする。
【００１９】
請求項９記載の発明によれば、ブート制御装置４５が、ポーリング手段を具備することにより、プロセッサのステータスを迅速に知ることができる。
請求項１０に記載された発明は、請求項１ないし９いずれか一項記載のマルチプロセッサ制御方式において、前記複数のプロセッサ３１１〜３１３は、ブート速度を申告する手段を具備し、前記タイムスロット割当・設定手段３３２、３３３は、申告されたブート速度に基づいてタイムスロットの割り当てを行うことを特徴とする。
【００２０】
請求項１０記載の発明によれば、タイムスロット割当・設定手段３３２、３３３が、申告されたブート速度に基づいてタイムスロットの割り当てができるので確実・迅速にタイムスロットを割り当てることができる。
請求項１１に記載された発明は、請求項１ないし１０いずれか一項記載のマルチプロセッサ制御方式において、前記複数のプロセッサは、前記ブート制御装置にブートデータ長を申告し、前記ブート制御装置４５は、当該ブートデータの読出しのアドレスカウンタを監視し、前記複数プロセッサへのブートデータの読み出しが、申告されたブートデータ長に対応する読出しアドレスをカウントしたことにより、ブートデータの読出しの終了を検出することを特徴とする。
【００２１】
請求項１１記載の発明によれば、ブート制御装置４５は、ブートデータの読出しのアドレスカウンタを監視することにより、ブートデータの読出しの終了を検出することができるので、次の処理を迅速に行うことができる。
請求項１２に記載された発明は、請求項１ないし１１いずれか一項記載のマルチプロセッサ制御方式において、前記記憶装置４２は、プロセッサ数分のアドレスカウンタ又はアドレスを記憶保持する記憶手段を具備し、更に、前記記憶装置は、いつでも、当該プロセッサのアドレスカウンタ又はアドレスを用いて、当該プロセッサのブートデータを読出し、当該プロセッサのブートタイムスロットに配置可能としたことを特徴とする。
【００２２】
請求項１２記載の発明によれば、前記記憶装置４２は、全プロセッサのアドレスカウンタ又はアドレスを記憶保持する記憶手段を具備しているので、共通バスラインのタイムスロット上に、任意に、いつでも、当該プロセッサのブートデータを読出し、当該プロセッサのブートタイムスロットに配置することが可能である。
【００２３】
請求項１３に記載された発明は、請求項１ないし１２いずれか一項記載のマルチプロセッサ制御方式において、前記複数のプロセッサ３１１〜３１３は、ブートするデータの種別を申告し、前記ブート制御装置４５は、申告されたデータを、前記記憶装置から読み出すことを特徴とする。
請求項１３記載の発明によれば、プロセッサ３１１〜３１３がブートするデータの種別を申告するので、ブート制御装置４５は、申告通りのデータを記憶装置から読み出して、ブートすればよく、ブート制御装置の負担を軽くすることができる。
【００２４】
請求項１４に記載された発明は、請求項１３記載のマルチプロセッサ制御方式において、前記複数のプロセッサ３１１〜３１３は、ブートするデータの種別を申告し、前記ブート制御装置４５は、申告されたプログラムが記憶されている記憶装置をイネーブルして、該イネーブルされた前記記憶装置から申告されたプログラムを読み出すことを特徴とする。
【００２５】
請求項１４記載の発明によれば、ブートデータを二以上の記憶装置で記憶して置くことができるので、ブートデータの種類が増えた場合でも対応が可能となる。
請求項１５に記載された発明は、請求項１ないし１４いずれか一項記載のマルチプロセッサ制御方式において、前記ブートデータを分割して、ブートすることを特徴とする。
【００２６】
請求項１５記載の発明によれば、ブートデータを分割して、ブートすることにより、ブートデータを分割された単位で処理することができ、効率的な処理が可能となる。
請求項１６に記載された発明は、請求項１ないし１５いずれか一項記載のマルチプロセッサ制御方式において、前記複数のプロセッサ３１１〜３１３は、ブートデータの誤りを監視し、ブートデータの誤りを検出したときは、その旨を前記ブート制御装置に通知し、該ブート制御装置４５は、前記プロセッサからのブートデータの誤り検出の通知を受けたとき、当該プロセッサに対するブートをやり直すことを特徴とする。
【００２７】
請求項１６記載の発明によれば、プロセッサ３１１〜３１３が、ブートデータの誤りを検出したときは、ブート制御装置４５は、ブートをやり直すので、確実なブートが可能となる。
請求項１７に記載された発明は、請求項１ないし１６いずれか一項記載のマルチプロセッサ制御方式において、前記複数のプロセッサ３１１〜３１３はブートの間、一定のデータを所定間隔で前記ブート制御装置４５に伝送し、該ブート制御装置は、前記プロセッサからのデータに誤りを検出したとき、当該プロセッサに対するブートをやり直すことを特徴とする。
【００２８】
請求項１７記載の発明によれば、ブート制御装置でデータの誤りを検出できるので、迅速な再ブートが可能となる。
請求項１８に記載された発明は、請求項１５ないし１７いずれか一項記載のマルチプロセッサ制御方式において、前記ブート制御装置４５は、データの誤りが検出されたブロックから、当該プロセッサ３１１〜３１３に対するブートをやり直すことを特徴とする。
【００２９】
請求項１８記載の発明によれば、データの誤りが検出されたブロックから、プロセッサ３１１〜３１３に対するブートをやり直すことにより、正常なブロックは、そのままにして誤りのあるブロックのみ再ブートするので、効率の良い再ブートが可能となる。
請求項１９に記載された発明は、請求項１６ないし１８いずれか一項記載のマルチプロセッサ制御方式において、該ブート制御装置４５又は前記複数のプロセッサ３１１〜３１３がデータの誤りを検出した場合に、前記ブート制御装置は、ブート中のプロセッサが使用するチャネルを閉塞する手段を具備することを特徴とする。
【００３０】
請求項１９記載の発明によれば、ブート中のプロセッサが使用するチャネルを閉塞することにより、故障プロセッサが、チャネルを介して、外部装置に影響を与えることを防ぐことができる。
請求項２０に記載された発明は、請求項１６ないし１８いずれか一項記載のマルチプロセッサ制御方式において、前記ブート制御装置４５は、ブートのやり直し時において、データの誤りを検出した場合は、障害の発生と判断し、障害情報をブート中のプロセッサを管理する装置に通知することを特徴とする。
【００３１】
請求項２０記載の発明によれば、ブートのやり直し時において、データの誤りを検出した場合は、固定障害の発生と判断し、迅速に固定障害処理を講じることができる。
請求項２１に記載された発明は、請求項１６ないし１８いずれか一項記載のマルチプロセッサ制御方式において、前記ブート制御装置４５は、ブートのやり直し時において、誤りを検出した場合は、以降の処理において、タイムスロットの割当て対象から除外することを特徴とする。
【００３２】
請求項２１記載の発明によれば、ブートのやり直し時において、データの誤りを検出した場合は、固定障害の発生と判断し、以降の処理において、タイムスロットの割当て対象から除外することにより、無駄なタイムスロットの割当てを防ぐことができ、効率の良いタイムスロットの割当てを可能とした。
請求項２２に記載されたブート制御装置に係る発明は、共通バスライン３０に接続されたプロセッサ３１１〜３１３のブートを制御するブート制御装置４５において、当該ブート制御装置は、前記共通バスライン３０のタイムスロット分割手段３２と、ブートするプロセッサにタイムスロットを割当てるタイムスロット割当て・設定手段３３２、３３３と、該タイムスロット設定手段が割り当てたタイムスロット位置を前記ブートするプロセッサ及び共通バスラインに接続され記憶装置４２に通知する手段とを具備し、前記割り当てたタイムスロットにより、前記プロセッサにブートデータをブートすることを特徴とする。
【００３３】
請求項２２記載の発明によれば、ブート制御装置は、タイムスロット割当て・設定手段が割り当てたタイムスロットを当該プロセッサに通知し、記憶装置のブートデータを読出して前記プロセッサ毎に割り当てたタイムスロットに配置することにより、ブート制御装置が、共通バスラインへのアクセスを統合制御し、ブートに係るプロセッサ周辺回路を削減して、高速ブートを可能とする。
【００３４】
請求項２３に記載された発明は、請求項２２記載のブート制御装置において、割り込み制御部３４を具備し、該割り込み制御部は、ブートするプロセッサに対する割り込みを行い、ブート開始又はブートのタイムスロットの通知を行うことを特徴とする。
請求項２３記載の発明によれば、プロセッサへの割り込みによって、簡単・迅速にタイムスロット番号とタイムスロットの位置情報を通知することができる。
【００３５】
請求項２４に記載された発明は、請求項２２記載のブート制御装置において、プロセッサステータス監視部を具備し、該プロセッサステータス監視部は、プロセッサに対してポーリングを行い、プロセッサのステータスを監視することを特徴とする。
請求項２４記載の発明によれば、ブート制御装置は、プロセッサ３１１〜３１３のステータスを定期的に把握できるので、効率的かつ迅速なブートが可能となる。
【００３６】
請求項２５に記載された発明は、請求項２２記載のブート制御装置において、ポーリング制御部３６を具備し、該ポーリング制御部は、前記プロセッサステータス監視部３５にポーリングタイミングを通知することを特徴とする。
請求項２５記載の発明によれば、ブート制御装置は、ポーリング制御部を設けたので、定期的にプロセッサのステータスを知ることができる。
請求項２２記載のブート制御装置。
【００３７】
請求項２６に記載された発明は、第１のテーブル３９又は第２のテーブル４０を具備し、該第１のテーブルは、前記プロセッサのブートの必要性に関する情報を記憶保持し、該第２のテーブルは、前記プロセッサのブートの必要性に関する情報と前記プロセッサのブート速度に関する情報を記憶保持し、前記タイムスロット割当・設定手段３３２、３３３は、前記第１のテーブル又は前記第２のテーブルを参照することにより、前記ブートを要求しているプロセッサに対して、ブートのためのタイムスロットを割当てることを特徴とする請求項２２記載のマルチプロセッサ制御装置。
【００３８】
請求項２６記載の発明によれば、タイムスロット割当・設定手段３３２、３３３は、第１のテーブル３９又は第２のテーブル４０を参照することにより、プロセッサに対して、迅速にタイムスロットを割り当てることができる。
請求項２７に記載された発明は、請求項２２記載のブート制御装置において、誤り監視部３７を具備し、該誤り監視部は、前記プロセッサステータス監視部３５から通知されるプロセッサのステータス情報のうち、誤りに関する監視を行うことを特徴とする。
【００３９】
請求項２７記載の発明によれば、ブート制御装置は、誤り監視部を設けたので、データの誤りを検出し、確実なブートを行うことができる。
請求項２８に記載された発明は、複数のプロセッサ、該プロセッサのブートを制御するブート制御装置及びブートデータを格納する記憶装置並びにこれらのプロセッサ及び装置が接続された共通バスラインを一つのボードに搭載したブート装置において、前記ブート制御装置は、前記共通バスラインのタイムスロット分割手段と、ブートするプロセッサにタイムスロットを割当てるタイムスロット割当て・設定手段とを具備し、前記ブート制御装置は、該タイムスロット割当て・設定手段が割り当てたタイムスロットをブートするプロセッサに通知し、前記記憶装置のブートデータを読出して前記プロセッサ毎に割り当てたタイムスロットに配置することにより、前記プロセッサにブートデータをブートすることを特徴とするブート装置である。
【００４０】
請求項２８記載の発明によれば、複数のプロセッサ、該プロセッサのブートを制御するブート制御装置及びブートデータを格納する記憶装置並びにこれらのプロセッサ及び装置が接続された共通バスラインを一つのボードに搭載したことにより、一つにボードにブート装置を組み込むことができ、回路規模の縮小化が可能となる。
【００４１】
請求項２９に記載された発明は、請求項２８記載のブート装置において、前記複数のプロセッサをボード上に設ける代わりに、ボード上にプロセッサの接続端子を設け、ブートする複数のプロセッサを外付としたことを特徴とするブート装置である。
請求項２９記載の発明によれば、ブートする複数のプロセッサを外付としたことから、多様なプロセッサのブートを行うことができる。
【００４２】
【発明の実施の形態】
本発明の実施の形態について図面と共に説明する。本発明のブロック構成図を図４に示す。プロセッサ部３１、プロセッサ部に対するブート制御の制御を行うブート制御装置４５及びブートデータであるアプリケーションプログラムを格納する記憶装置４２が共通バスライン３０上に接続されている。
【００４３】
ブート制御装置４５は、タイムスロット分割部３２、ブート制御の中心的役割を有するタイムシェアリング制御部３３、割り込み制御部３４、プロセッサステータス監視部３５、ポーリング制御部３６、誤り監視部３７、第１のテーブル３９、第２のテーブル４０及びチャネル制御部４１を有し、記憶装置４２には、外部通信インタフェース３６が接続されている。
【００４４】
各ブロックの機能を説明する。
プロセッサ群３１は、タイムシェアリング制御部３３及びタイムスロット分割部３２に応じ、与えられたタイミング信号、制御信号をもとにブートを行う。
タイムスロット分割部３２は、タイムシェアリング制御部３３から入力されるタイミング情報を基づき、各プロセッサに接続される共通バス３０のタイムスロットの分割を行う。
【００４５】
タイムシェアリング制御部３３は、タイムスロット分割部３２、割り込み制御部３４、プロセッサステータス監視部３５、ポーリング制御部３６、誤り監視部３７、第１のテーブル３９、第２のテーブル４０及びチャネル制御部４１及び記憶装置４２に対して、各種命令又は制御情報を通知し、また、プロセッサ群３１の各プロセッサ３１１〜３１３の活性／非活性の情報の受信、誤り監視情報の受信及び各プロセッサ３１１〜３１３の速度情報の受信等を行い、ブート制御装置４５の中心的な役割を有している。タイムシェアリング制御部３３は、各プロセッサ３１１〜３１３がブートする際のアクセスタイミングの生成と送信、記憶装置４２への制御情報の生成と送信及びポーリング制御部３６への周期情報の送信を行う。これにより、各プロセッサ３１１〜３１３は、タイムシェアリングされ、自己に割り当てられたタイミング（タイムスロット）で、他のプロセッサの動作を意識することなく、記憶装置４２から必要なプログラムをロードし、ブートを行うことができる。
【００４６】
割り込み制御部３４は、各プロセッサ３１１〜３１３に対して、ブートの許可、割り込みを使用したブート開始通知などの割り込みの制御を行う。
プロセッサステータス監視部３５は、ポーリング制御部３６からのタイミング信号により、各プロセッサ３１１〜３１３に対して、ポーリングを行い、プロセッサのステータスの監視を行う。監視されるプロセッサのステータスは、図６に示すように、（１）ブート要求状態、（２）プロセッサ識別信号、（３）ブート要求アプリケーション種別、（４）ブートデータ長、（５）ブート速度、（６）ブート完了、（７）ブロック転送結果等である。
【００４７】
ポーリング制御部３６は、タイムシェアリング制御部３３から、周期情報の通知を受け、プロセッサステータス監視部３５にポーリングタイミングを通知する。
誤り監視部３７は、プロセッサが出力するステータスのうち、誤りに関する値の出現をプロセッサ毎に監視している。
【００４８】
外部ポートインタフェース３８は、記憶装置４２の記憶の内容を書き換えるために、外部からの信号を記憶装置４２に伝える。
第１のテーブル３９は、各プロセッサのブート速度が何れも同じである場合に、参照されるテーブルである。ブート速度が異なる場合は、当テーブルＢが参照されるる。入力情報は、（１）搭載プロセッサ数、（２）プロセッサの状態である。
【００４９】
第２のテーブル４０は、バスライン３０に異なるブート速度を有するプロセッサが搭載されている場合（速度情報は、プロセッサステータス監視部３５で認識する）に参照されるテーブルである。第２のテーブルは、ボードに搭載されたプロセッサのブート速度が異なる場合に参照される。入力情報は、（１）搭載プロセッサ数、（２）プロセッサの状態、（３）プロセッサのブート速度の情報である。
【００５０】
チャネル制御部４１は、搭載されているプロセッサのアプリケーションを指定する機能を持つ。また、誤り監視部３７及びプロセッサステータス監視部３５から通知されるプロセッサ情報を受け、正常に動作しないプロセッサについては、タイムシェアリング制御部３３に対して該プロセッサＴＳの除外通知を行い、上位のプロセッサに対して不正常なプロセッサのチャネル障害通知、閉塞通知などを行う。
【００５１】
記憶装置４２は、各プロセッサ３１１〜３１３毎に、ブートデータであるアプリケーションプログラムデータが格納された記憶装置である。ボード上の各プロセッサ３１１〜３１３が動作するアプリケーションプログラムが搭載される。この記憶装置４２は、ボードの運用形態によって、ハードディスク、その他フロッピディスク等の記憶装置が使用される。記憶装置４２の記憶の内容は、外部から外部通信インタフェース３８を介して書き換えができる。複数のアプリケーションの場合、単一のメモリ内にバンク分けされて格納されるか、又はアプリケーション毎にメモリがセットされる構成が可能である。
【００５２】
次に、実施の形態の説明に当たって、基本となる、図４の主な動作についてに説明する。
プロセッサ部３１として、外部の専用交換網と接続された音声信号の符号・復号を行うディジタルシグナルプロセッサ＃１〜＃Ｎである場合を例として説明する。このディジタルシグナルプロセッサ＃１〜＃Ｋが、ＬＤ−ＣＥＬＰ（Ｌｏｗ  Ｄｅｌａｙ−Ｃｏｄｅ  Ｅｘｃｉｔｅｄ  Ｌｉｎｅａｒ  Ｐｒｅｄｉｃｔｉｏｎ  ）音声コーデックアプリケーションを、そしてディジタルシグナルプロセッサ＃Ｋ＋１〜＃Ｎが、ＣＳ−ＡＣＥＬＰ（Ｃｏｎｊｕｇａｔｅ  Ｓｔｒｕｃｔｕｒｅ  Ａｌｇｅｂｒａｉｃ  Ｃｏｄｅ−Ｅｘｉｃｉｔｅｄ  Ｌｉｎｅｒ  Ｐｒｅｄｉｃｔｉｏｎ  音声コーデックアプリケーションをブートするとする。
（１）プロセッサのパラメータ等の申告
まず、プロセッサ毎のチャネル／アプリケーション種別が、チャネル制御部４１からタイムシェアリング制御部３３に通知される。次に、タイムシェアリング制御部３３は、初期化信号（リセット信号）を各ディジタルシグナルプロセッサ＃１〜＃Ｎに対して送信する。この信号を受けて、各ディジタルシグナルプロセッサ＃１〜＃Ｎは、自己のプロセッサをリセットして、その後に、自己のプロセッサの種別、アクセス速度情報等のプロセッサの個別情報の申告及び自己のステータス（ブート完了／未完了）について出力する。図５に申告パラメータの一覧例を示し、図６にプロセッサステータス例を示す。なお、図６中、プロセッサ識別番号のパラメータ「８０Ｍ／１２Ｋ」は、５０ＭＨｚ  で動作し、内部メモリが１２Ｋワードであることを示す。
（２）タイムシェアリング制御
タイムシェアリング制御部３３は、上記申告されたプロセッサ種別、アクセス速度を基にタイムシェアリングを行なう。プロセッサ＃１〜＃Ｋの申告パラメータが”０ｂ００００１０”、ステータスが”０ｂ１１１１００”であり、プロセッサ＃Ｋ＋１〜＃Ｎの申告パラメータが”０ｂ０１０００１”、ステータスが”０ｂ１１１００”の場合のタイムシェアリングの例を図７に示す。プロセッサタイムスロット位置を決定後、各プロセッサ部＃１〜＃Ｎに位置の通知を行う。プロセッサ＃１〜＃Ｋに対しては、開始位置”０ｘ００”と終了位置”０ｘ０３”を通知し、各プロセッサ＃Ｋ＋１〜＃Ｎに対しては、開始位置”０ｘ０４”と終了位置”０ｘ０５”を通知する。
（４）ブート開始通知
次に、ブートトリガを各プロセッサ部＃１〜＃Ｎに与える。例えば、各プロセッサ＃１〜＃Ｎが、参照できるレジスタ値を変化させるか、各プロセッサ部１〜＃Ｎに対して割り込みで通知を行う。
【００５３】
ブート開始通知前後のプロセッサタイムシェアリング制御間のシーケンスを図９に、タイミングチャートを図１０に示す。
プロセッサが立ち上がると、自己のプロセッサの種別、アクセス速度情報等のプロセッサの個別情報をタイムシェアリング制御部に申告Ｓ１する。更に、タイムシェアリング制御部からの、ポーリング信号を受信して、プロセッサのステータス情報をタイムシェアリング制御部に通知Ｓ２する。タイムシェアリング制御部は、ステータス情報からブートの必要を判断し、ブートを行うタイムスロットを決め、タイムスロットの位置をプロセッサに通知Ｓ４する。タイムシェアリング制御部は、プロセッサからのタイムスロット位置情報の受信応答Ｓ４を受けて、ブート開始タイミングを通知を通知Ｓ６し、遅滞なくブートを行う。タイムシェアリング制御部は、定期的に、ポーリングを行い、プロセッサのステータスを受ける。
【００５４】
図１０中、プロセッサは、開始通知信号の立ち上がりエッジ後、次の指定されたタイムスロットＴＳ位置からブートを開始する。ただし、ブート開始信号の立ち上がりタイミングは、時刻Ａ以降であることが必要であり、また、時刻Ｂまでの時間は、特に割り込みで通知する場合は割り込みハンドラに応じて、適当に確保する必要がある。このためブート開始通知信号は、同期信号をマスタクロックで数段シフトした信号にて生成する必要がある。
（５）チャネル制御部によるアプリケーションの指定
チャネル制御部４１は、搭載されているプロセッサのアプリケーションを指定する。例えば、Ｎ個のプロセッサに対し、＃１〜＃Ｋまでは、アプリケーションＡ（ＬＤ−ＣＥＬＰ音声コーデック）を使用し、＃Ｋ＋１〜＃Ｎまでは、アプリケーションＢ（ＣＳ−ＡＣＥＬＰ音声コーデック）を指定する。
（６）アプリケーションプログラムの格納
アプリケーションプログラムメモリには、例えば、Ｎ個のプロセッサに対し、＃１〜＃Ｋまでは、アプリケーションＡ（ＬＤ−ＣＥＬＰ音声コーデック）を使用し、＃Ｋ＋１〜＃Ｎまでは、アプリケーションＢ（ＣＳ−ＡＣＥＬＰ音声コーデック）のアプリケーションプログラムが格納する。
【００５５】
（７）誤り監視
プロセッサステータス監視部３５から通知されるプロセッサのステータス情報を監視し、誤りを検出したら、タイムシェアリング制御部３３へのマスク通知、チャネル制御部４１への当該プロセッサの使用チャネルの閉塞通知等を行う。あるプロセッサがブート中であるか、あるいは通常動作時に誤りを出力した場合は、タイムシェアリング制御部３３に、プロセッサのチャネル番号を通知すると共にチャネル毎の出現回数を記録保持しておく。予め、指定された回数を超えて誤りが発生した場合は、プロセッサのチャネル番号と回数をチャネル制御部４１に通知する。誤り監視部３７は、プロセッサが出力するステータスのうち、誤りに関する値の出現をプロセッサ毎に監視している。例えば、図６のステータスの内、ブロック転送結果が、正常か否か監視する。
【００５６】
次に、本発明の実施の形態について説明する。以下の説明において、ブート制御装置の内、説明に関係するブロックを摘示して説明する。また説明が、重複する場合は、その説明を省いている。
（１）第１の実施の形態
図１１は、本発明の第１の実施の形態を説明するための図である。プロセッサによるブートの基本形態が示されている。複数のプロセッサと３１１、３１３とタイムシェアリング制御部３３とブートデータを格納する記憶装置４２とが接続される共通バスライン３０とが関与する。
【００５７】
図４の共通バスラインのタイムスロット分割手段３２により、共通バスライン３０が、タイムシェアリングされていることを前提に説明する（以下同じ）。また、プロセッサ３１１〜３１３の内、プロセッサ３１１にブートを行うものとする。
タイムシェアリング制御部３３は、プロセッサ３１１〜３１３等の装置とタイムシェアリング制御部３３とのインタフェースをとるプロセッサインタフェース部３３１、ブートプロセッサ数、必要な帯域及びテーブル等を考慮して、タイムスロット分割手段３２により分割された共通バスラインのタイムスロットを各プロセッサ毎に割り当てるタイムスロット割当て部３３２及び該タイムスロット割当て部３３２の割当てに従い、プロセッサ３１１のブートブートデータを挿入するタイムスロットを設定し、プロセッサインタフェース部及び記憶装置４２に通知するバスタイムスロット設定部３３３とを有する。
【００５８】
また、記憶装置４２は、アドレス発生部４２２及びデータ読出し部４２３を有し、アドレス発生部４２２は、タイムスロット割当て部３３２からの信号を受けて、ブートするデータが割り当てられているアドレスを発生し、データ読出し部４２３は、タイムスロット割当て部３３２からの信号を受けてイネーブルされる。
【００５９】
タイムシェアリング制御部３３は、プロセッサ３１１に、電源投入時等でブートを行う必要がある場合、タイムスロット割当て部３３２によって割り当てられたタイムスロット位置でブートを行う。そのために、タイムシェアリング制御部３３は、ブートを行うプロセッサ３１１及び記憶装置４２にブートを行うタイムスロット位置の通知を行う。記憶装置４２は、その割当てられたタイムスロット位置にブートデータを挿入してブートを行う。プロセッサ３１１は、通知されたタイムスロット位置から、ブートデータを取得し、ブート処理を行う。
【００６０】
図１２は、本発明の第１実施の形態のシーケンスを説明するための図である。プロセッサ３１１とタイムシェアリング制御部３３との間で、図１２に示すシーケンスの処理が行われる。タイムシェアリング制御部３３がブートを行う必要があると判断した場合、ブートを行うタイムスロットを割り当て、このタイムスロットの位置及びブート開始タイミングを通知Ｓ１０した後、ブートを行う。ブートが完了すると、プロセッサ３１１は、ブート完了の通知Ｓ１１を行う。タイムシェアリング制御部３３は、ブート完了通知を受信すると、次の通信のために、タイムスロットを変更する。図中メモリロードは、所望のブートデータを割り当てられたタイムスロットに挿入するために、共通バスラインに同期してアドレスの生成等を行う。
（２）第２の実施の形態
図１３は、本発明の第２の実施の形態を説明するための図である。第２の実施の形態は、プロセッサ３１１のレジスタ３１５を用いて、プロセッサにブート開始を通知するものである。タイムシェアリング制御部３３は、ブート開始に当たって、ブートするプロセッサ３１１のブートレジスタ３１５の値を変更することによりブート開始通知を行う。なお、ブート開始通知前に、タイムスロットの位置の通知は行われている。
【００６１】
図１４は、本発明の第２実施の形態のシーケンスを説明するための図である。タイムシェアリング制御部３３は、プロセッサ３１１にブートする要因が発生すると、タイムシェアリングを変更し、ブートを行うタイムスロットを割り当て、このタイムスロットの位置をプロセッサ３１１に通知Ｓ１５した後、プロセッサ３１１のブートレジスタを変更することによって、ブートの開始を通知Ｓ１６している。
（３）第３の実施の形態
図１５は、本発明の第３の実施の形態を説明するための図である。第３の実施の形態は、割り込みによりプロセッサにブート開始を通知することである。タイムシェアリング制御部３３は、ブート開始に当たって、ブートするプロセッサ３１１に割り込みを行ってブートの開始を通知する。プロセッサ３１１では、割り込みが発生すると割り込みハンドラにジャンプしてブート処理が行なわれる。
【００６２】
図１６は、本発明の第３実施の形態のシーケンスを説明するための図である。タイムシェアリング制御部３３は、プロセッサ３１１にブートする要因が発生すると、タイムシェアリングを変更し、ブートを行うタイムスロットを割り当て、このタイムスロットの位置をプロセッサ３１１に通知Ｓ２０した後、プロセッサ３１１に割り込みをかけて、ブートの開始を通知Ｓ２１している。
（４）第４の実施の形態
図１７は、本発明の第４の実施の形態を説明するための図である。第４の実施の形態は、ブート開始通知に先立って、プロセッサ３１１に割り込みにより、ブートを行うタイムスロットの位置の通知を行うものである。プロセッサ３１１では、割り込みが発生すると割り込みハンドラにジャンプし、ブート開始トリガの通知により、ブート処理が行なわれる。
【００６３】
図１８は、本発明の第４実施の形態のシーケンスを説明するための図である。タイムシェアリング制御部３３は、プロセッサ３１１にブートする要因が発生すると、タイムシェアリングを変更し、ブートを行うタイムスロットを割り当て、このタイムスロットの位置をプロセッサ３１１に割り込みをかけて通知Ｓ２５した後、ブートの開始を通知し、ブートを開始する。
（５）第５の実施の形態
図１９は、本発明の第５の実施の形態を説明するための図である。第５の実施の形態は、ブート開始通知に先立って、プロセッサ３１１に割り込みにより、ブートを行うタイムスロット番号とタイムスロットの位置情報の通知を行うものである。プロセッサ３１１では、割り込みが発生すると割り込みハンドラにジャンプし、ブート開始トリガの通知により、ブート処理が行なわれる。
【００６４】
図２０は、本発明の第５実施の形態のシーケンスを説明するための図である。タイムシェアリング制御部３３は、プロセッサ３１１にブートする要因が発生すると、ブートを行うタイムスロットを割り当て、このタイムスロットの番号とタイムスロットの位置情報をプロセッサ３１１に割り込みをかけて通知Ｓ３０した後、ブートの開始を通知し、ブートを開始する。
（６）第６の実施の形態
図２１は、本発明の第６の実施の形態を説明するための図である。第６の実施の形態は、各プロセッサ３１１〜３１３のブート要求を認識し、ブート要求したプロセッサ３１１のみに、ブートを行うものである。
【００６５】
図２２は、本発明の第６実施の形態のシーケンスを説明するための図である。タイムシェアリング制御部３３は、各プロセッサ３１１〜３１３にブートする要因があるか否かをの指示Ｓ３５を行う。プロセッサ３１１は、ブート要因があると、ブートを要求Ｓ３６する。タイムシェアリング制御部３３は、ブート要求を受けるとブート要求したプロセッサ３１１に対してのみ、タイムスロットを生成し、ブートを行う。
（７）第７の実施の形態
図２３は、本発明の第７の実施の形態を説明するための図である。第７の実施の形態は、タイムシェアリング制御部３３のプロセッサステータス監視部３５が、プロセッサ３１１〜３１３のステータスを監視して、ブート要求しているプロセッサ３１１〜３１３を検出する。タイムスロット割当て部３３２は、テーブルを参照して、ブート要求しているプロセッサ３１１〜３１３に対してブートのためのタイムスロットを割り当てる。
【００６６】
図２４は、本発明の第７実施の形態のシーケンスを説明するための図である。タイムシェアリング制御部３３は、各プロセッサ３１１〜３１３にブートする要因があるか否かをの指示Ｓ４０を行う。プロセッサ３１１は、ブート要因があると、自己のステータスをブートを要求ありとする。タイムシェアリング制御部３３は、ブート要求４１を受けるとブート要求したプロセッサ３１１に対して、ブートのためのタイムスロットを生成し、ブートを行う。
（８）第８の実施の形態
図２５は、本発明の第８の実施の形態を説明するための図である。第８の実施の形態は、タイムシェアリング制御部３３のプロセッサステータス監視部３５が、ポーリング制御部３６とプロセッサステータス監視部３５により、プロセッサ３１１〜３１３のステータスを監視して、ブート要求しているプロセッサ３１１〜３１３を検出する。タイムシェアリング制御部３３は、ブート要求しているプロセッサ３１１〜３１３に対してブートのためのタイムスロットを割り当てて、ブートを行う。なお、プロセッサステータス監視部３５は、ポーリングされた、プロセッサ３１１〜３１３のブート要求の状態を、ポーリング毎に、前回と比較して、変化の有った場合に、ブート要求があると判断する。
【００６７】
図２６は、本発明の第８実施の形態のシーケンスを説明するための図である。タイムシェアリング制御部３３は、各プロセッサ３１１〜３１３にブートする要因があるか否かをの指示Ｓ４５を行う。プロセッサ３１１は、ブート要因があると、自己のステータスをブートを要求ありとする。タイムシェアリング制御部３３は、ブート要求４６を受けるとブート要求したプロセッサ３１１に対して、ブートのためのタイムスロットを生成し、ブートを行う。
（９）第９の実施の形態
図２７は、本発明の第９の実施の形態を説明するための図である。第９の実施の形態は、プロセッサ３１１〜３１３のブート速度が異なる場合で、その場合には、各プロセッサ３１１〜３１３は、ブート速度を申告する手段を有し、タイムスロット割当て部３３２は、ブート速度を考慮して、ブート要求しているプロセッサ３１１〜３１３に対してブートのためのタイムスロットを割り当てる。
【００６８】
図２８は、本発明の第７実施の形態のシーケンスを説明するための図である。タイムシェアリング制御部３３は、各プロセッサ３１１〜３１３にブートする要因があるか否かをの指示Ｓ５０を行う。プロセッサ３１１は、ブート要因があると、自己のステータスをブートを要求ありとし、更に、ブート速度を申告するＳ５２。タイムシェアリング制御部３３は、ブート要求５１を受けるとブート要求したプロセッサ３１１に対して、ブートのためのタイムスロットを生成し、ブートを行う。
（１０）第１０の実施の形態
図２９は、本発明の第１０の実施の形態を説明するための図である。第１０の実施の形態は、プロセッサ３１１〜３１３のブート速度が異なる場合で、その場合には、各プロセッサ３１１〜３１３は、ブート速度を申告する手段を有し、タイムスロット割当て部３３２は、ブート速度及び第２のテーブル４０を参照して、ブート要求しているプロセッサ３１１〜３１３に対してブートのためのタイムスロットを割り当てる。
【００６９】
図３０は、本発明の第１０実施の形態のシーケンスを説明するための図である。タイムシェアリング制御部３３は、各プロセッサ３１１〜３１３にブートする要因があるか否かをの指示Ｓ５５を行う。プロセッサ３１１は、ブート要因があると、自己のステータスをブートを要求あり５６とし、更に、ブート速度を通知Ｓ５７する。タイムシェアリング制御部３３は、ブート要求５６を受けるとブート要求したプロセッサ３１１に対して、ブートのためのタイムスロットを生成し、ブートを行う。
（１１）第１１の実施の形態
図３１は、本発明の第１１の実施の形態を説明するための図である。第１１の実施の形態は、プロセッサ３１１〜３１３のブート長が異なる場合で、かつ、各プロセッサ３１１〜３１３が、タイムシェアリング制御部３３にブート長を申告した場合である。記憶装置４２のアドレス生成部４２２は、プロセッサカウンタ４２２２とアドレスの最終カウンタ値である最終値設定部４２２３と比較部４２２１とを有する。タイムシェアリング制御部３３は、ブートデータのアドレスの最終カウンタ値を最終値設定部４２２３に設定し、比較部４２２１の出力から、ブートデータの読出しが終わったことを検出して、メモリロードの終了を検出し、新たな処理を行う。
（１２）第１２の実施の形態
図３２は、本発明の第１２の実施の形態を説明するための図である。第１２の実施の形態は、記憶装置４２に関するものである。記憶装置４２は、プロセッサ３１１〜３１３数分のアドレスカウンタ４２２３〜４２２４又はアドレスを保持・記憶している。従って、タイムスロットが、そのプロセッサに割り当てられれば、任意のタイミングでブートすることができる。
（１３）第１３の実施の形態
図３３は、本発明の第１３の実施の形態を説明するための図である。第１３の実施の形態は、ブートするアプリケーションプログラムが複数ある場合である。記憶装置４２には、ブートすべきアプリケーションプログラムを複数記憶されている。ブートするプロセッサ３１１は、ブート要求に際して、アプリケーション種別をタイムシェアリング制御部３３に通知する。タイムシェアリング制御部３３は、アプリケーション種別を受けてから、当該プロセッサに対してタイムスロットの割当てを行い、ブートを行う。
【００７０】
ブートするプロセッサ３１１は、次のようにして、アプリケーション種別をタイムシェアリング制御部３３に通知する。プロセッサ３１１は、ブート要求と一緒に、アプリケーション種別をステータス情報として、ポーリング時に送信する。すると、ポーリング制御部３６とプロセッサステータス監視部３５は、ブート要求とステータスを情報を抽出して、タイムシェアリング制御部３３に渡す。タイムシェアリング制御部３３は、それで、プロセッサ３１１のブート要求とアプリケーション種別を知ることができる。
【００７１】
図３４は、本発明の第１３実施の形態のシーケンスを説明するための図である。プロセッサ３１１は、タイムシェアリング制御部３３に、ブート要求とともに、アプリケーション種別を通知６０する。タイムシェアリング制御部３３は、この通知を受けて、このプロセッサ３１１に対するタイムスロットを設定し、ブートを行う。
（１４）第１４の実施の形態
図３５は、本発明の第１４の実施の形態を説明するための図である。第１４の実施の形態は、ブートするアプリケーションプログラムが複数あり、且つ、記憶装置４２は、複数の記憶手段＃１〜＃Ｎを有し、各記憶手段にブートすべきアプリケーションプログラムが複数記憶されている場合である。ブートするプロセッサ３１１は、ブート要求に際して、アプリケーション種別をタイムシェアリング制御部３３に通知する。タイムシェアリング制御部３３は、アプリケーション種別を受けてから、当該プロセッサに対してタイムスロットの割当てを行い、記憶装置４２の当該アプリケーションが記憶されている記憶手段をイネーブルして、アプリケーションを読出して、ブートを行う。
【００７２】
図３６は、本発明の第１４実施の形態のシーケンスを説明するための図である。シーケンスは、図３４と同じであるので、説明は省略する。
（１５）第１５の実施の形態
図３７は、本発明の第１５の実施の形態を説明するための図である。第１５の実施の形態は、プロセッサ３１１〜３１３のブート速度及び複数のブートされるアプリケーションプログラムがある場合で、その場合には、各プロセッサ３１１〜３１３は、ブート速度とアプリケーション種別を申告する手段を有し、タイムスロット割当て部３３２は、ブート速度を考慮して、ブート要求しているプロセッサ３１１〜３１３に対してブートのためのタイムスロットを割り当てる。
【００７３】
図３８は、本発明の第１５実施の形態のシーケンスを説明するための図である。タイムシェアリング制御部３３は、プロセッサ３１１のブート要求とアプリケーション種別を受けて、ブート要求したプロセッサ３１１に対して、ブートのためのタイムスロットを生成し、ブートを行う。
（１０）第１６の実施の形態
図３９は、本発明の第１６の実施の形態を説明するための図である。第１６の実施の形態は、プロセッサ３１１〜３１３のブート速度び複数のブートされるアプリケーションプログラムがある場合で、その場合には、各プロセッサ３１１〜３１３は、ブート速度及びブートするアプリケーション種別を申告する手段を有し、タイムスロット割当て部３３２は、ブート速度及び第２のテーブル４０を参照して、ブート要求しているプロセッサ３１１〜３１３に対してブートのためのタイムスロットを割り当てる。
【００７４】
図４０は、本発明の第１６実施の形態のシーケンスを説明するための図である。シーケンスは、図３９と同じであるので、説明を省略する。
（１１）第１７の実施の形態
図４１は、本発明の第１７の実施の形態を説明するための図である。第１７の実施の形態は、異常処理に関するものである。第１〜第１６の実施の形態において、ブート処理をしている最中に、プロセッサ３１１が、データの誤りを検出した場合、データ誤りのあったことを、タイムシェアリング制御部３３に通知する。タイムシェアリング制御部３３は、誤りの通知を受けて、進行中のブートを中止し、ブートをやり直す。
【００７５】
図４２  は、本発明の第１７  実施の形態のシーケンスを説明するための図である。プロセッサ３１１は、ブート処理中に誤りを検出すると、タイムシェアリング制御部３３にデータ誤りを通知７０する。タイムシェアリング制御部３３は、この通知を受けて、現在のブート処理を中止し、タイムスロットの変更を行い、プロセッサ３１１には、初期化指令を通知し、プロセッサ３１１を初期の状態に戻す。その後、必要に応じて、再ブート処理を行う。
（１２）第１８の実施の形態
図４３は、本発明の第１８の実施の形態を説明するための図である。第１８の実施の形態は、第１７の実施の形態において、ブート処理をブロックに分割して行った場合である。タイムシェアリング制御部３３は、誤り処理を行い、誤りの発生したブロックから、ブートをやり直す。
【００７６】
図４４は、本発明の第１８実施の形態のシーケンスを説明するための図である。プロセッサ３１１は、ブロック毎に、ブロックチェックを行い、その結果をタイムシェアリング制御部３３に通知している。ブート処理の途中で誤りが発生すると、プロセッサ３１１はタイムシェアリング制御部３３に、ブロックチェック結果（異常）を通知７３する。タイムシェアリング制御部３３は、この通知を受けて、現在のブート処理を中止し、誤ったブロックからブート処理を再開７４する。
（１３）第１９の実施の形態
図４５は、本発明の第１９の実施の形態を説明するための図である。第１９の実施の形態は、第１〜第１６の実施の形態において、ブート処理をしている最中に、ブートのプロセッサ３１１〜３１３は、定期的にプロセッサ３１１〜３１３毎に又は共通に割り当てた所定のデータ列を送信し、タイムシェアリング制御部３３はそのデータを監視して、ブート処理の正常か異常化の監視をする。異常を検出した場合は、そのプロセッサのブート処理を終了する。
【００７７】
図４６は、本発明の第１９実施の形態のシーケンスを説明するための図である。プロセッサ３１１は、ブート処理中定期的に所定のデータをタイムシェアリング制御部３３に特定のタイムスロットに書き込む。タイムシェアリング制御部３３は、そのデータ列をチェックし、誤りを検出すると、初期化処理又は再ブート処理を行う。
【００７８】
（１４）第２０の実施の形態
図４７は、本発明の第２０の実施の形態を説明するための図である。第２０の実施の形態は、プロセッサ３１１〜３１３が、ＰＢＸ（Ｐｒｉｖａｔｅ  Ｂｒａｎｃｈ    ｅＸｃｈａｎｇｅ：構内交換機）とネットワークインタフェースＮＩの間に設けた、信号処理プロセッサ５２〜５４の場合である。タイムシェアリング制御部３３が、ブート処理中に、特定の信号処理プロセッサ５２〜５４に異常が検出されたときは、そのプロセッサを閉塞する。
【００７９】
（１５）第２１の実施の形態
第１７〜１９の実施の形態において、最初の誤り検出は、再ブート処理を行い、再ブート処理中の誤り検出は、固定障害として、ネットワークの処理チャネル制御手段に障害情報を送出し、チャネルの閉塞処理を継続する。
（１６）第２２の実施の形態
第１７〜１９の実施の形態において、最初の誤り検出は、再ブート処理を行い、再ブート処理中の誤り検出は、固定障害として、以降のタイムスロットの割当対象から除外する。
【００８０】
本発明は、プロセッサのバスアクセス時間の短縮のみならず共通バスラインの時間的資源を効率的に使用し、かつボード上のプロセッサを統合制御することで回路規模を縮小化したものである。
【００８１】
【発明の効果】
上述の如く本発明によれば、次に述べる種々の効果を実現することができる。請求項１記載の発明によれば、ブート制御装置は、タイムスロット割当て・設定手段が割り当てたタイムスロットを当該プロセッサに通知し、記憶装置のブートデータを読出して前記プロセッサ毎に割り当てたタイムスロットに配置することにより、ブート制御装置が、共通バスラインへのアクセスを統合制御し、ブートに係るプロセッサ周辺回路を削減して、高速ブートを可能とする。
【００８２】
請求項２記載の発明によれば、プロセッサ３１１〜３１３に設けたレジスタの値を変化させるだけで簡単・迅速にブート開始を通知することができる。
請求項３記載の発明によれば、プロセッサへの割り込みによって、簡単・迅速にブート開始を通知することができる。
請求項４記載の発明によれば、プロセッサへの割り込みによって、簡単・迅速にタイムスロットの位置情報を通知することができる。
【００８３】
請求項５記載の発明によれば、プロセッサへの割り込みによって、簡単・迅速にタイムスロット番号とタイムスロットの位置情報を通知することができる。
請求項６に記載された発明は、請求項１ないし５いずれか一項記載のマルチプロセッサ制御方式において、前記ブート制御装置４５は、前記プロセッサがブートを要求していることを検出するプロセッサステータス監視手段３５、３６を具備し、前記タイムスロット割当・設定手段３３２、３３３は、前記プロセッサステータス監視手段により検出されたブートを要求しているプロセッサに対するタイムスロットを割り当てることを特徴とする。
【００８４】
請求項６記載の発明によれば、ブート制御装置４５が、プロセッサステータス監視手段３５、３６を具備することにより、ブートを要求しているプロセッサに対して、機動的にタイムスロットを割り当てることができる。
請求項７記載の発明によれば、タイムスロット割当・設定手段３３２、３３３は、第１のテーブルを参照することにより、プロセッサに対して、迅速にタイムスロットを割り当てることができる。
【００８５】
請求項８記載の発明によれば、タイムスロット割当・設定手段３３２、３３３は、ブート速度違う場合であっても、第２のテーブル４０を参照することにより、プロセッサに対して、迅速にタイムスロットを割り当てることができる。
請求項９記載の発明によれば、ブート制御装置４５が、ポーリング手段を具備することにより、プロセッサのステータスを迅速に知ることができる。
【００８６】
請求項１０記載の発明によれば、タイムスロット割当・設定手段３３２、３３３が、申告されたブート速度に基づいてタイムスロットの割り当てができるので確実・迅速にタイムスロットを割り当てることができる。
請求項１１記載の発明によれば、ブート制御装置４５は、ブートデータの読出しのアドレスカウンタを監視することにより、ブートデータの読出しの終了を検出することができるので、次の処理を迅速に行うことができる。
【００８７】
請求項１２記載の発明によれば、前記記憶装置４２は、全プロセッサのアドレスカウンタ又はアドレスを記憶保持する記憶手段を具備しているので、共通バスラインのタイムスロット上に、任意に、いつでも、当該プロセッサのブートデータを読出し、当該プロセッサのブートタイムスロットに配置することが可能である。
【００８８】
請求項１３記載の発明によれば、プロセッサ３１１〜３１３がブートするデータの種別を申告するので、ブート制御装置４５は、申告通りのデータを記憶装置から読み出して、ブートすればよく、ブート制御装置の負担を軽くすることができる。
請求項１４記載の発明によれば、ブートデータを二以上の記憶装置で記憶して置くことができるので、ブートデータの種類が増えた場合でも対応が可能となる。
【００８９】
請求項１５記載の発明によれば、ブートデータを分割して、ブートすることにより、ブートデータを分割された単位で処理することができ、効率的な処理が可能となる。
請求項１６記載の発明によれば、プロセッサ３１１〜３１３が、ブートデータの誤りを検出したときは、ブート制御装置４５は、ブートをやり直すので、確実なブートが可能となる。
【００９０】
請求項１７記載の発明によれば、ブート制御装置でデータの誤りを検出できるので、迅速な再ブートが可能となる。
請求項１８記載の発明によれば、データの誤りが検出されたブロックから、プロセッサ３１１〜３１３に対するブートをやり直すことにより、正常なブロックは、そのままにして誤りのあるブロックのみ再ブートするので、効率の良い再ブートが可能となる。
【００９１】
請求項１９記載の発明によれば、ブート中のプロセッサが使用するチャネルを閉塞することにより、故障プロセッサが、チャネルを介して、外部装置に影響を与えることを防ぐことができる。
請求項２０記載の発明によれば、ブートのやり直し時において、データの誤りを検出した場合は、固定障害の発生と判断し、迅速に固定障害処理を講じることができる。
【００９２】
請求項２１記載の発明によれば、ブートのやり直し時において、データの誤りを検出した場合は、固定障害の発生と判断し、以降の処理において、タイムスロットの割当て対象から除外することにより、無駄なタイムスロットの割当てを防ぐことができ、効率の良いタイムスロットの割当てができる。
請求項２２記載の発明によれば、ブート制御装置は、タイムスロット割当て・設定手段が割り当てたタイムスロットを当該プロセッサに通知し、記憶装置のブートデータを読出して前記プロセッサ毎に割り当てたタイムスロットに配置することにより、ブート制御装置が、共通バスラインへのアクセスを統合制御し、ブートに係るプロセッサ周辺回路を削減して、高速ブートを可能とする。
【００９３】
請求項２３記載の発明によれば、プロセッサへの割り込みによって、簡単・迅速にタイムスロット番号とタイムスロットの位置情報を通知することができる。
請求項２４記載の発明によれば、ブート制御装置は、プロセッサ３１１〜３１３のステータスを定期的に把握できるので、効率的かつ迅速なブートが可能となる。
【００９４】
請求項２５記載の発明によれば、ブート制御装置は、ポーリング制御部を設けたので、定期的にプロセッサのステータスを知ることができる。
請求項２６記載の発明によれば、タイムスロット割当・設定手段３３２、３３３は、第１のテーブル３９又は第２のテーブル４０を参照することにより、プロセッサに対して、迅速にタイムスロットを割り当てることができる。
【００９５】
請求項２７記載の発明によれば、ブート制御装置は、誤り監視部を設けたので、データの誤りを検出し、確実なブートを行うことができる。
請求項２８記載の発明によれば、複数のプロセッサ、該プロセッサのブートを制御するブート制御装置及びブートデータを格納する記憶装置並びにこれらのプロセッサ及び装置が接続された共通バスラインを一つのボードに搭載したことにより、一つにボードにブート装置を組み込むことができ、回路規模の縮小化が可能となる。
【００９６】
請求項２９記載の発明によれば、ブートする複数のプロセッサを外付としたことから、多様なプロセッサのブートを行うことができる。
【図面の簡単な説明】
【図１】従来のマルチプロセッサ構成を説明するための図である。
【図２】従来の共通バスを使用したマルチプロセッサ構成を説明するための図である。
【図３】従前のバスアクセス処理を説明するための図である。
【図４】本発明のブロック構成図である。
【図５】申告パラメータ一覧例である。
【図６】プロセッサのステータスの例である。
【図７】タイムスロット分割例を説明するための図である。
【図８】第１のテーブルの例である。
【図９】ブート開始通知前後のシーケンスを説明するための図である。
【図１０】ブート開始通知信号のタイミングチャートである。
【図１１】本発明の第１の実施の形態を説明するための図である。
【図１２】本発明の第１の実施の形態のシーケンスである。
【図１３】本発明の第２の実施の形態を説明するための図である。
【図１４】本発明の第２の実施の形態のシーケンスである。
【図１５】本発明の第３の実施の形態を説明するための図である。
【図１６】本発明の第３の実施の形態のシーケンスである。
【図１７】本発明の第４の実施の形態を説明するための図である。
【図１８】本発明の第４の実施の形態のシーケンスである。
【図１９】本発明の第５の実施の形態を説明するための図である。
【図２０】本発明の第５の実施の形態のシーケンスである。
【図２１】本発明の第６の実施の形態を説明するための図である。
【図２２】本発明の第６の実施の形態のシーケンスである。
【図２３】本発明の第７の実施の形態を説明するための図である。
【図２４】本発明の第７の実施の形態のシーケンスである。
【図２５】本発明の第８の実施の形態を説明するための図である。
【図２６】本発明の第８の実施の形態のシーケンスである。
【図２７】本発明の第９の実施の形態を説明するための図である。
【図２８】本発明の第９の実施の形態のシーケンスである。
【図２９】本発明の第１０の実施の形態を説明するための図である。
【図３０】本発明の第１０の実施の形態のシーケンスである。
【図３１】本発明の第１１の実施の形態を説明するための図である。
【図３２】本発明の第１２の実施の形態を説明するための図である。
【図３３】本発明の第１３の実施の形態を説明するための図である。
【図３４】本発明の第１３の実施の形態のシーケンスである。
【図３５】本発明の第１４の実施の形態を説明するための図である。
【図３６】本発明の第１４の実施の形態のシーケンスである。
【図３７】本発明の第１５の実施の形態を説明するための図である。
【図３８】本発明の第１５の実施の形態のシーケンスである。
【図３９】本発明の第１６の実施の形態を説明するための図である。
【図４０】本発明の第１６の実施の形態のシーケンスである。
【図４１】本発明の第１７の実施の形態を説明するための図である。
【図４２】本発明の第１７の実施の形態のシーケンスである。
【図４３】本発明の第１８の実施の形態を説明するための図である。
【図４４】本発明の第１８の実施の形態のシーケンスである。
【図４５】本発明の第１９の実施の形態を説明するための図である。
【図４６】本発明の第１９の実施のシーケンスである。
【図４７】本発明の第２０の実施の形態を説明するための図である。
【符号の説明】
３０    共通バスライン
３１    プロセッサ部
３２    タイムスロット分割部
３３    タイムシェアリング制御部
３４    割り込み制御部
３５    プロセッサステータス監視部
３６    ポーリング制御部
３７    誤り監視部
３８    外部通信ポートインタフェース
３９    第１のテーブル
４０    第２のテーブル
４１    チャネル制御部
４２    記憶装置
４５    ブート制御装置
【図１】
0003614650.tif 000002
【図２】
0003614650.tif 000003
【図３】
0003614650.tif 000004
【図４】
0003614650.tif 000005
【図５】
0003614650.tif 000006
【図６】
0003614650.tif 000007
【図７】
0003614650.tif 000008
【図８】
0003614650.tif 000009
【図９】
0003614650.tif 000010
【図１０】
0003614650.tif 000011
【図１１】
0003614650.tif 000012
【図１２】
0003614650.tif 000013
【図１３】
0003614650.tif 000014
【図１４】
0003614650.tif 000015
【図１５】
0003614650.tif 000016
【図１６】
0003614650.tif 000017
【図１７】
0003614650.tif 000018
【図１８】
0003614650.tif 000019
【図１９】
0003614650.tif 000020
【図２０】
0003614650.tif 000021
【図２１】
0003614650.tif 000022
【図２２】
0003614650.tif 000023
【図２３】
0003614650.tif 000024
【図２４】
0003614650.tif 000025
【図２５】
0003614650.tif 000026
【図２６】
0003614650.tif 000027
【図２７】
0003614650.tif 000028
【図２８】
0003614650.tif 000029
【図２９】
0003614650.tif 000030
【図３０】
0003614650.tif 000031
【図３１】
0003614650.tif 000032
【図３２】
0003614650.tif 000033
【図３３】
0003614650.tif 000034
【図３４】
0003614650.tif 000035
【図３５】
0003614650.tif 000036
【図３６】
0003614650.tif 000037
【図３７】
0003614650.tif 000038
【図３８】
0003614650.tif 000039
【図３９】
0003614650.tif 000040
【図４０】
0003614650.tif 000041
【図４１】
0003614650.tif 000042
【図４２】
0003614650.tif 000043
【図４３】
0003614650.tif 000044
【図４４】
0003614650.tif 000045
【図４５】
0003614650.tif 000046
【図４６】
0003614650.tif 000047
【図４７】
0003614650.tif 000048