(57)【特許請求の範囲】
【請求項１】
一つの直流電源と複数の電源回路を備えた電源装置であって、
上記複数の電源回路のうち少なくとも一つの電源回路は、
電力貯蔵部と、
上記電源回路から出力された電圧を分圧した分圧電圧に基づいて所定の制御信号を出力する増幅器と、
上記増幅器から出力される制御信号と上記複数の電源回路に共通の発振回路から出力される発振信号をもとに、上記電力貯蔵部が蓄電する蓄電タイミングを決定し、上記蓄電タイミングを他の電源回路に含まれる電力貯蔵部への蓄電タイミングと異なるようにする制御回路を備えたことを特徴とする電源装置。
【請求項２】
上記複数の電源回路が、昇圧回路、降圧回路、及び倍昇圧型直流変換回路であり、
上記昇圧回路と上記降圧回路の組み合わせ、または上記降圧回路と上記倍昇圧型直流変換回路の組み合わせのいずれか一方の組み合わせについて、当該一方の組み合わせに含まれる２つの電源回路の電力貯蔵部への蓄電タイミングを異なるようにしたことを特徴とする請求項１に記載の電源装置。
【請求項３】
請求項１又は２に記載の電源装置と、上記電源装置が備える複数の電源回路の出力端子にそれぞれ接続された複数の負荷を備えた携帯電話器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の種類の電源を切り換えて使用する電源制御回路に関する。
【０００２】
【従来の技術】
従来より、複数の種類の電源回路を共通の発振回路から出力される発振信号により駆動することにより装置の小型化及び低消費電力化を図る技術が提案されている（例えば、特許文献１を参照）。
【０００３】
【特許文献１】
特開２０００−１１６４４号公報
【０００４】
【発明が解決しようとする課題】
ここで、発振信号として共通のクロック信号で動作する昇圧回路及び降圧回路を用いて１つの直流電源から異なる２種類の電圧を出力する場合を考察する。共通のクロック信号を用いる場合、上記昇圧回路及び降圧回路内において同時に多くの電力が消費されることがあり、この場合、上記直流電源にノイズが発生する。例えば、携帯電話器では、電源にノイズがのることを嫌うため、上記共通の発振信号を用いて複数の電源回路を駆動する従来技術をそのまま適用することが難しかった。
【０００５】
本発明は、ノイズの発生を低減し、共通の発振信号で複数の電源回路を制御する電源装置、及びこの電源装置を備えた携帯電話器を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の電源装置は、
一つの直流電源と複数の電源回路を備えた電源装置であって、
上記複数の電源回路のうち少なくとも一つの電源回路は、
電力貯蔵部と、
上記電源回路から出力された電圧を分圧した分圧電圧に基づいて所定の制御信号を出力する増幅器と、
上記増幅器から出力される制御信号と上記複数の電源回路に共通の発振回路から出力される発振信号をもとに、上記電力貯蔵部が蓄電する蓄電タイミングを決定し、上記蓄電タイミングを他の電源回路に含まれる電力貯蔵部への蓄電タイミングと異なるようにする制御回路を備えたことを特徴とする。
【０００７】
また、本発明の他の携帯の電源装置は、
上記複数の電源回路が、昇圧回路、降圧回路、及び倍昇圧型直流変換回路であり、
上記昇圧回路と上記降圧回路の組み合わせ、または上記降圧回路と上記倍昇圧型直流変換回路の組み合わせのいずれか一方の組み合わせについて、当該一方の組み合わせに含まれる２つの電源回路の電力貯蔵部への蓄電タイミングを異なるようにしたことを特徴とする。
【０００８】
さらに、本発明に係る携帯電話器は、上記電源装置と、上記電源装置が備える複数の電源回路の出力端子にそれぞれ接続された複数の負荷を備えた携帯電話器。
【０００９】
【発明の実施の形態】
本発明の電源装置及び携帯電話器は、１つの直流電源から異なる電圧を発生する複数の電源回路が、上記直流電源から電力供給を受けるタイミングを、共通の発振回路から出力される発振信号により時分割制御する装置であり、上記複数の電源回路で同時に大きな電力が消費されて上記直流電源にノイズが発生するのを防止することを特徴とする。
以下、添付の図面を用いて、本発明の電源の制御回路の実施の形態について説明する。
【００１０】
図１は、携帯電話器用の電源装置１００の構成を示す図である。電源装置１００は、共通の直流電源Ｖｃｃを使用する昇圧ＤＣ／ＤＣ変換回路１０、降圧ＤＣ／ＤＣ変換回路３０、及び、倍昇圧型直流変換回路５０の３つの電源回路と、発振回路８０の出力する発振信号である三角波ＴＷに基づいて、上記３つの電源回路の内、電源選択パッド７０に印加される選択信号ＳＥＬ０により選択される２つの電源回路の動作を時分割制御する制御回路Ｃで構成される。
【００１１】
例えば、上記昇圧ＤＣ／ＤＣ変換回路１０は、有機ＥＬパネル用の電源であり、降圧ＤＣ／ＤＣ変換回路３０は、携帯電話器の通話機能やボタンのＬＥＤ点灯機能を実現する為に用いられる電源であり、倍昇圧型直流変換回路５０は、ホワイトＬＥＤ用の電源である。本例の場合において、有機ＥＬパネルとホワイトＬＥＤは、択一的に使用されるものであり、同時に使用されることは無い。実際の使用時には、電源装置１００は、電源選択パッド７０に印加される選択信号ＳＥＬ０の値により、昇圧ＤＣ／ＤＣ変換回路１０と降圧ＤＣ／ＤＣ変換回路３０、又は、降圧ＤＣ／ＤＣ変換回路３０と倍昇圧型直流電源回路５０の組合せで使用される。
【００１２】
昇圧ＤＣ／ＤＣ変換回路１０は、Ｎチャンネル型ＭＯＳＦＥＴの半導体スイッチ１のドレインにコイル２を介して直流電源Ｖｃｃを接続すると共に、ダイオード３を介してコンデンサ４及び負荷５を接続したものである。半導体スイッチ１のソースは接地されている。負荷５に接続される出力端Ｐ１の電位は、抵抗６，７で抵抗分割された後に演算増幅器８の正の信号入力端子に入力される。
【００１３】
以下、説明の便宜のため、発振回路８０から出力される三角波ＴＷの振幅の半分の値、即ち、三角波ＴＷの最大値をＶ＋とし、最小値をＶ−とする場合に（Ｖ＋＋Ｖ−）／２で特定される基準値をＶｒｅｆ３として用いる。
【００１４】
演算増幅器８は、抵抗分割された出力端Ｐ１の電位と、負の信号入力端子に入力される基準値Ｖｒｅｆ０との差に基づいて上記Ｖｒｅｆ３よりも大きな基準値Ｖｒｅｆ１を出力する。
【００１５】
制御回路Ｃを構成する第１制御回路２０は、後に詳しく説明するように、入力された基準値Ｖｒｅｆ１と発振回路８０より出力される三角波ＴＷとの比較によりＰＷＭ信号を生成し、生成したＰＷＭ信号を上記半導体スイッチ１のゲートに印加する。昇圧ＤＣ／ＤＣ変換回路１０は、第１制御回路２０から出力されるＰＷＭ信号がＬｏｗレベルの時に直流電源Ｖｃｃから供給される電力を受け取り、第１電力貯蔵部ＣＨ１に蓄電する。
【００１６】
降圧ＤＣ／ＤＣ変換回路３０は、Ｐチャンネル型ＭＯＳＦＥＴの半導体スイッチ３１のソースに直流電源Ｖｃｃを接続すると共に、図示するように、ドレインにダイオード３２、コイル３３、コンデンサ３４、及び、負荷３５を接続したものである。負荷３５に接続される出力端子Ｐ２の電位は、抵抗３６，３７で抵抗分割された後に演算増幅器３８の正の信号入力端子に入力される。演算増幅器３８は、抵抗分割された出力端Ｐ２の電位と、負の信号入力端子に入力される基準値Ｖｒｅｆ０との差に基づいて上記基準値Ｖｒｅｆ３よりも小さな基準値Ｖｒｅｆ２を出力する。
【００１７】
制御回路Ｃを構成する第２制御回路４０は、後に詳しく説明するように、入力された基準値Ｖｒｅｆ２と発振回路８０より出力される三角波ＴＷとの比較によりＰＷＭ信号を生成し、生成したＰＷＭ信号を上記半導体スイッチ３１のゲートに印加する。降圧ＤＣ／ＤＣ変換回路３０は、第２制御回路４０から出力されるＰＷＭ信号がＬｏｗレベルの時に直流電源Ｖｃｃから供給される電力を受け取り、第２電力貯蔵部ＣＨ２に蓄電する。
【００１８】
なお、降圧ＤＣ／ＤＣ変換回路には、上記タイプの降圧ＤＣ／ＤＣ変換回路３０以外に同期整流タイプの回路もある。
【００１９】
倍昇圧型直流変換回路５０は、直流電源Ｖｃｃ及びクロック信号で駆動する周知のチャージポンプ５１と第３電力貯蔵部ＣＨ３として機能するコンデンサ５２で構成され、出力端子Ｐ３に負荷５３が接続されている。当該倍昇圧型直流変換回路５０は、入力されるクロック信号がＬｏｗレベルの時に直流電源Ｖｃｃから電力を受け取り、第３電力貯蔵部ＣＨ３に蓄電する。
【００２０】
制御回路Ｃは、昇圧ＤＣ／ＤＣ変換回路１０の駆動信号であるＰＷＭ信号の出力を制御する第１制御回路２０、降圧ＤＣ／ＤＣ変換回路３０の駆動信号であるＰＷＭ信号の出力を制御する第２制御回路４０、及び、倍昇圧型直流変換回路５０への動作クロック信号ＣＬＫの出力を制御する第３制御回路６０で構成される。第１及び第３制御回路には、電源選択パッド７０に印加される選択信号ＳＥＬ０が入力される。
【００２１】
電源選択パッド７０に印加される選択信号ＳＥＬ０がＨｉｇｈレベルの場合、制御回路Ｃは、昇圧ＤＣ／ＤＣ変換回路１０及び降圧ＤＣ／ＤＣ変換回路３０が直流電源Ｖｃｃから電力を受けるタイミングを時分割制御する。一方、上記選択信号ＳＥＬ０がＬｏｗレベルの場合、降圧ＤＣ／ＤＣ変換回路３０及び倍昇圧型直流変換回路５０が直流電源Ｖｃｃから電力を受け取りタイミングを時分割制御する。なお、降圧ＤＣ／ＤＣ変換回路３０は、上記何れの場合にも同じタイミングで動作する。
【００２２】
第１制御回路２０，第２制御回路４０及び第３制御回路６０には、個別選択パッド２１，４１及び６１を介して選択信号ＳＥＬ１，ＳＥＬ２及びＳＥＬ３がそれぞれ入力される。第１制御回路２０，第２制御回路４０及び第３制御回路６０は、それぞれ上記選択信号ＳＥＬ１，ＳＥＬ２及びＳＥＬ３がＨｉｇｈレベルの場合にイネーブルになる。
【００２３】
第１制御回路２０は、三角波ＴＷの値が、上記Ｖｒｅｆ３よりも大きなＶｒｅｆ１以上の場合にＬｏｗレベルに切り換るＰＷＭ信号を生成し、当該ＰＷＭ信号を駆動信号として昇圧ＤＣ／ＤＣ変換回路１０の半導体スイッチ１に出力する（以下に説明する図２の（ｂ）を参照）。
【００２４】
第２制御回路４０は、三角波ＴＷの値が、上記Ｖｒｅｆ３よりも小さなＶｒｅｆ２以下の場合にＬｏｗレベルに切り換るＰＷＭ信号を生成し、当該ＰＷＭ信号を駆動信号として降圧ＤＣ／ＤＣ変換回路３０の半導体スイッチ３１に出力する（以下に説明する図３の（ｂ）を参照）。
【００２５】
第３制御回路６０は、三角波ＴＷの値が、上記Ｖｒｅｆ３以上の場合にＬｏｗレベルとなるデューティ比５０％のクロック信号ＣＬＫを生成し、当該クロック信号ＣＬＫを倍昇圧型直流変換回路５０を構成するチャージポンプ５１に供給する（以下に説明する図４の（ｂ）を参照）。
【００２６】
上述したように、選択信号ＳＥＬ０の値に応じて第１制御回路と第２制御回路、又は、第２制御回路と第３制御回路がイネーブルになる。以下に詳しく説明するように、各イネーブルになった制御回路は、昇圧ＤＣ／ＤＣ変換回路１０の第１電力貯蔵部ＣＨ１と降圧ＤＣ／ＤＣ変換回路３０の第２電力貯蔵部ＣＨ２、又は、降圧ＤＣ／ＤＣ変換回路３０の第２電力貯蔵部ＣＨ２と倍昇圧型直流変換回路５０の第３電力貯蔵部ＣＨ３が同時に蓄電を行わないように時分割制御を行う。この制御により、複数の電源回路から同時に電力の消費が行われて、共有している直流電源Ｖｃｃの値が大きく低下することを解消し、直流電源Ｖｃｃにノイズが発生することを低減することができる。
【００２７】
図２の（ａ）は、第１制御回路２０の構成を示す一例の図である。第１制御回路２０には、三角波ＴＷ、昇圧ＤＣ／ＤＣ変換回路１０から出力される基準電圧Ｖｒｅｆ１、選択信号ＳＥＬ０及び選択信号ＳＥＬ１が入力される。上述したように、昇圧ＤＣ／ＤＣ変換回路１０の演算増幅器８において、基準電圧Ｖｒｅｆ１は、上記Ｖｒｅｆ３よりも大きな値になるように設定されている。
【００２８】
例えば、第１制御回路２０は、１つの比較器２１と２つのＡＮＤゲート２２，２３で構成される。比較器２１は、三角波ＴＷと基準値Ｖｒｅｆ１とを比較し、三角波ＴＷの値が基準値Ｖｒｅｆ１よりも大きな場合にＬｏｗレベルの信号を出力する。比較器２１の出力端子は、２入力ＡＮＤゲート２２の一方の信号入力端子に接続されている。ＡＮＤゲート２２の残りの信号入力端子には、電源選択パッド７０から入力される選択信号ＳＥＬ０が入力されている。ＡＮＤゲート２２は、選択信号ＳＥＬ０がＨｉｇｈレベルの場合に、比較器２１の出力した信号をそのまま次段のＡＮＤゲート２３に出力する。２入力ＡＮＤゲート２３の残りの信号入力端子には、個別選択パッド２１から入力される選択信号ＳＥＬ１が入力される。ＡＮＤゲート２３は、選択信号ＳＥＬ１がＨｉｇｈレベルの場合にＡＮＤゲート２２の出力信号をそのままＰＷＭ信号として出力する。
【００２９】
図２の（ｂ）は、上記構成の第１制御回路２０において、選択信号ＳＥＬ０，ＳＥＬ１が共にＨｉｇｈレベルの場合に出力されるＰＷＭ信号を示す図である。
【００３０】
図３は、第２制御回路４０の構成を示す一例の図である。第２制御回路４０には、三角波ＴＷ、降圧ＤＣ／ＤＣ変換回路３０から出力される基準電圧Ｖｒｅｆ２、選択信号ＳＥＬ２が入力される。上述したように、降圧ＤＣ／ＤＣ変換回路３０の演算増幅器３８において、基準電圧Ｖｒｅｆ２は、上記Ｖｒｅｆ３よりも小さな値になるように設定されている。
【００３１】
第２制御回路４０は、１つの比較器４１と１つのＡＮＤゲート４２で構成される。比較器４１は、三角波ＴＷと基準値Ｖｒｅｆ２とを比較し、三角波ＴＷの値が基準値Ｖｒｅｆ２よりも小さい場合にＬｏｗレベルの信号を出力する。比較器４１の出力端子は、２入力ＡＮＤゲート４２の一方の信号入力端子に接続されている。ＡＮＤゲート４２の残りの信号入力端子には、個別選択パッド４１から入力される選択信号ＳＥＬ２が入力される。ＡＮＤゲート４２は、選択信号ＳＥＬ２がＨｉｇｈレベルの場合にＡＮＤゲート４２の出力信号をＰＷＭ信号として出力する。なお、第２制御回路４０は、電源選択パッド７０に入力される選択信号ＳＥＬ０の値に影響されない。
【００３２】
図３の（ｂ）は、上記構成の第２制御回路２０において、選択信号ＳＥＬ２がＨｉｇｈレベルの場合に出力されるＰＷＭ信号を示す図である。
【００３３】
図４は、第３制御回路６０の構成を示す一例の図である。第３制御回路６０には、三角波ＴＷ、上記三角波ＴＷの振幅の半分の値である基準値Ｖｒｅｆ３、選択信号ＳＥＬ０及び選択信号ＳＥＬ１が入力される。第３制御回路６０は、１つの比較器６１、ＡＮＤゲート６２及び６３で構成される。比較器６１は、三角波ＴＷと基準値Ｖｒｅｆ３とを比較し、三角波ＴＷの値が基準値Ｖｒｅｆ３よりも大きな場合にＬｏｗレベルの信号を出力する。比較器６１の出力端子は、２入力ＡＮＤゲート６２の一方の信号入力端子に接続されている。ＡＮＤゲート６２の残りの信号入力端子には、電源選択パッド７０から入力される選択信号ＳＥＬ０が反転して入力されている。ＡＮＤゲート６２は、選択信号ＳＥＬ０がＬｏｗレベルの場合に、比較器６１の出力した信号をそのまま次段のＡＮＤゲート６３に出力する。２入力ＡＮＤゲート６３の残りの信号入力端子には、個別選択パッド６１から入力される選択信号ＳＥＬ３が入力される。ＡＮＤゲート６３は、選択信号ＳＥＬ３がＨｉｇｈレベルの場合にＡＮＤゲート６２の出力信号をそのままＰＷＭ信号として出力する。
【００３４】
図４の（ｂ）は、上記構成の第３制御回路６０において、選択信号ＳＥＬ０，ＳＥＬ１が共にＨｉｇｈレベルの場合に出力されるＰＷＭ信号を示す図である。
【００３５】
上述したように、昇圧ＤＣ／ＤＣ変換回路１０は、図２の（ｂ）に示すＰＷＭ信号がＬｏｗレベルの時に第１電力貯蔵部ＣＨ１において蓄電を行う。また、降圧ＤＣ／ＤＣ変換回路３０は、図３の（ｂ）に示すＰＷＭ信号がＬｏｗレベルの時に第２電力貯蔵部ＣＨ２において蓄電を行う。図２の（ｂ）及び図３の（ｂ）より解るように、昇圧ＤＣ／ＤＣ変換回路１０と降圧ＤＣ／ＤＣ変換回路３０は、同時に蓄電動作を行うことは無い。このため、直流電源Ｖｃｃの電力が同時に消費されることを解消し、当該直流電源Ｖｃｃにノイズが発生することを低減することができる。
【００３６】
また、上述したように、倍昇圧直流変換回路５０は、図４の（ｂ）に示すクロック信号がＬｏｗレベルの時に第３電力貯蔵部ＣＨ３において蓄電を行う。このため、図３の（ｂ）及び図４の（ｂ）より解るように、降圧ＤＣ／ＤＣ変換回路３０と倍昇圧直流変換回路５０は、同時に蓄電動作を行うことは無い。このため、直流電源Ｖｃｃの電力が同時に消費されることを解消し、当該直流電源Ｖｃｃにノイズが発生することを低減することができる。
【００３７】
なお、図２の（ｂ）、図３の（ｂ）及び図４の（ｂ）を参照すればわかるように、降圧ＤＣ／ＤＣ変換回路３０は、昇圧ＤＣ／ＤＣ変換回路１０及び倍昇圧直流変換回路５０の何れの回路と共に動作する場合であっても、同じタイミングで直流電源Ｖｃｃから電力を受ける（蓄電動作を行う）。
【００３８】
なお、個別選択パッド２１，４１，６１に全てＨｉｇｈレベルの選択信号ＳＥＬ１，２，３を入力することにより、全ての電源回路を停止させることも可能である。また、電源選択パッド７０に入力する選択信号ＳＥＬ０との組合せにより一つの電源回路のみを動作させることも可能である。
【００３９】
【発明の効果】
本発明の電源装置によれば、一つの直流電源を用いて、制御回路は、増幅器から出力される制御信号と複数の電源回路に共通の発振回路から出力される発振信号をもとに、電力貯蔵部が蓄電する蓄電タイミングを決定し、蓄電タイミングを他の電源回路に含まれる電力貯蔵部への蓄電タイミングと異なるようにする。これにより、複数の電源回路が直流電源から同時に電力を消費することを解消し、当該直流電源にノイズが発生することを低減することができる。
【図面の簡単な説明】
【図１】  電源制御回路を備える電源装置の構成を示す図である。
【図２】  （ａ）は、電源制御回路を構成する第１制御回路の構成を示し、
（ｂ）は、第１制御回路から出力されるＰＷＭ信号を示す図である。
【図３】  （ａ）は、電源制御回路を構成する第２制御回路の構成を示し、
（ｂ）は、第２制御回路から出力されるＰＷＭ信号を示す図である。
【図４】  （ａ）は、電源制御回路を構成する第３制御回路の構成を示し、
（ｂ）は、第３制御回路から出力されるクロック信号ＣＬＫを示す図である。
【符号の説明】
１，３１  半導体スイッチ、１０  昇圧ＤＣ／ＤＣ変換回路、２０  第１制御回路、３０  降圧ＤＣ／ＤＣ変換回路、４０  第２制御回路、５０  倍昇圧型直流変換回路、６０  第３制御回路、７０  電源選択パッド、１００  制御装置、ＣＨ１  第１電力貯蔵部、ＣＨ２  第２電力貯蔵部、ＣＨ３第３電力貯蔵部。
【図１】
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【図２】
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【図３】
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【図４】
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