(57)【特許請求の範囲】
【請求項１】
少なくともゲートにバイアス電圧が印加され、ソースが接地電源に接続され、ドレインが正電源側に接続され、所定の厚さの活性層に対してメタルゲート電極が形成されたエンハンスメント型の第一のトランジスタを有する高周波電子回路と、
該第一のトランジスタと同じ基板上に形成され、ソースが前記接地電源に接続され、所定の厚さの活性層に対してメタルゲート電極が形成されたエンハンスメント型の第二のトランジスタと、前記正電源と前記接地電源の間に順に直列に接続された第一の抵抗、第二の抵抗及び第三の抵抗と、該第一の抵抗と第二の抵抗の接続点が該第二のトランジスタのドレインに接続され、該第二の抵抗と第三の抵抗の接続点が該第二のトランジスタのゲートに接続され、前記第二の抵抗と第三の抵抗の接続点又はそれより該接地電源側の端子の電圧が前記バイアス電圧として前記高周波電子回路に与えられるバイアス回路とを有する集積回路装置。
【請求項２】
請求項１において、
特性のばらつきに伴うドレイン電流の変動によって変動する前記第一の抵抗と第二の抵抗との接続点の電圧が、当該電圧変動によっても前記第二のトランジスタのドレイン電流がほぼ一定になる範囲になるよう前記抵抗の値が設定されてなることを特徴とする集積回路装置。
【請求項３】
請求項１において、
前記バイアス回路の、前記第二の抵抗と第三の抵抗の接続点又はそれより該接地電源側の端子が、前記第一のトランジスタのゲートに所定のインダクタンス素子を介して接続されていることを特徴とする集積回路装置。
【請求項４】
請求項１において、
前記第二の抵抗と第三の抵抗の接続点又はそれより該接地電源側の端子と前記接地電源との間に、所定のキャパシタが接続されていることを特徴とする集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＧａＡｓ等の半導体基板上に形成されるエンハンスメント型のＦＥＴの高周波電子回路のバイアス回路に関し、製造ばらつきによってトランジスタ特性がばらついても、そのトランジスタ特性に追従するバイアス電圧を供給するバイアス回路に関する。
【０００２】
【従来の技術】
ＧａＡｓやＳｉ等の半導体基板上に複数のメタルゲート型のＦＥＴ素子を集積したＭＭＩＣ（Microwave Monolisic Integrated Circuit）は、例えば携帯電話等の高周波信号の信号処理をコンパクトなハードウエアで行う場合等で広く利用される。例えば、高周波入力に対して電力増幅してハイパワーの高周波出力を生成する増幅回路や、受信した高周波信号を低周波信号に周波数変換するミキサー回路において、上記ＭＭＩＣ回路が利用される。
【０００３】
図１０は、一般的な高周波増幅回路とそのバイアス回路を示す図である。１０は、高周波増幅回路を含む電子回路であり、２０はその電子回路に与える一定電位のバイアス電圧Ｖ１，Ｖ２を生成するバイアス回路である。この例では、電子回路１０は、正電源ＶDDと接地電源との間に、負荷Ｒ１と増幅用のトランジスタＸ１とが接続され、そのゲートに高周波入力ＲＦｉｎが入力され、そのドレインに高周波出力ＲＦｏｕｔが生成される。そして、ゲートには更にバイアス電圧Ｖ１が印加される。かかる構成にすることで、トランジスタＸ１では、ゲート・ソース間にバイアス電圧Ｖ１を中心として高周波入力ＲＦｉｎが重畳された信号が印加されて、その増幅された高周波出力ＲＦｏｕｔがドレイン端子に生成される。
【０００４】
また、この例では、バイアス回路２０は、正電源ＶDDと接地電源との間に、抵抗Ｒ４１，Ｒ４２，Ｒ４３，Ｒ４４等の様に直列に接続し、例えば、ノードＮ４１やＮ４２に抵抗分割された一定電圧を生成する。そして、それぞれのノードＮ４１、Ｎ４２の電圧が、それぞれ抵抗Ｒ４５，Ｒ４６を介して電子回路１０に供給される。
【０００５】
【発明が解決しようとする課題】
ところが、図１０に示した抵抗分割型のバイアス回路２０では、そのバイアス電圧Ｖ１，Ｖ２はほとんど一定の値になる。しかしながら、ＭＭＩＣでは、基板表面の所定の厚さの活性層に対して例えばメタルゲート電極を生成し、そのゲート・ソース間に電圧を印加することで、活性層内にゲート電極から空乏層を拡げたり狭めたりして、そのドレイン電流値を制御する。そして、この活性層の厚みやメタルゲート電極は、製造ばらつきによりその特性が大きく変動しやすい。
【０００６】
その為、図１０の高周波増幅トランジスタＸ１は、ピンチオフ電圧Ｖｐやドレイン飽和電流Ｉｄｓｓ等の静特性が製造ばらつきにより大きく変化する。ところが、上記の通りゲートに印加されるバイアス電圧Ｖ１が一定であると、上記ばらついた静特性に対して適切なバイアス電圧を与えることができず、増幅率やダイナミックレンジが変わり、設計値通りのドレイン電流が得られず、高周波増幅回路が所望の特性で動作しえなくなる。
【０００７】
そこで、本発明の目的は、上記従来の問題点を解決したバイアス回路を提供することにある。
【０００８】
更に、本発明の別の目的は、製造ばらつきに対して高周波回路の特性をある程度維持することができるバイアス回路を提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、少なくともゲートにバイアス電圧が印加され、ソースが接地電源に接続され、ドレインが正電源側に接続され、所定の厚さの活性層に対してメタルゲート電極が形成されたエンハンスメント型の第一のトランジスタを有する高周波電子回路と、該第一のトランジスタと同じ基板上に形成され、ソースが前記接地電源に接続され、所定の厚さの活性層に対してメタルゲート電極が形成されたエンハンスメント型の第二のトランジスタと、前記正電源と前記接地電源の間に順に直列に接続された第一の抵抗、第二の抵抗及び第三の抵抗と、該第一の抵抗と第二の抵抗の接続点が該第二のトランジスタのドレインに接続され、該第二の抵抗と第三の抵抗の接続点が該第二のトランジスタのゲートに接続され、前記第二の抵抗と第三の抵抗の接続点又はそれより該接地電源側の端子の電圧が前記バイアス電圧として前記高周波電子回路に与えられるバイアス回路とを有する集積回路装置である。
【００１０】
バイアス回路内に高周波信号を処理する電子回路と同じ基板上に形成されるエンハンスメント型のトランジスタを利用することにより、製造ばらつきによるトランジスタの静特性が変動しても、それに応じてバイアス電圧の変動するので、電子回路内のトランジスタの動作特性はほぼ一定に保たれる。
【００１１】
更に、別の発明では、上記の発明において、特性のばらつきに伴うドレイン電流の変動によって変動する前記第一の抵抗と第二の抵抗との接続点の電圧が、当該電圧変動によっても前記第二のトランジスタのドレイン電流がほぼ一定になる範囲になるよう前記抵抗の値が設定されてなることを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面に従って説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００１３】
図１は、本発明の実施の形態例の回路図である。電子回路１０には、図１０で示した高周波増幅回路と同様の回路が示されている。即ち、正電源ＶDDと接地電源の間に、負荷Ｒ１とＦＥＴトランジスタＸ１とが接続され、ゲートに高周波入力ＲＦinとバイアス電圧Ｖ１とが印加され、ドレイン端子に増幅された高周波出力ＲＦout が生成される。
【００１４】
バイアス回路２０は、正電源ＶDDと接地電源との間に直列に接続された抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４と、抵抗Ｒ１１とＲ１２の接続点であるノードＮ１１とにドレインが接続され、接地電源にソースが接続され、さらに抵抗Ｒ１２とＲ１３との接続点であるノードＮ１２に抵抗Ｒ１５を介してゲートが接続されたＦＥＴトランジスタＱ１０とを有する。そして、例えばノードＮ１２の電圧ＶG が抵抗Ｒ１６を介してバイアス電圧Ｖ１として上記電子回路１０に供給される。同様に、抵抗Ｒ１３とＲ１４の接続点であるノードＮ１３の電圧が、抵抗Ｒ１７を介してバイアス電圧Ｖ２として電子回路１０に供給される。
【００１５】
上記したバイアス回路２０は、電子回路１０と同一の半導体基板上に形成される。したがって、バイアス回路２０内のエンハンスメント型トランジスタＱ１０と、電子回路１０内のエンハンスメント型トランジスタＸ１との静特性は、製造ばらつきによって同等に変化する。
【００１６】
図２及び図３は、図１に示されるようなトランジスターの静特性を示す図である。図２は、ゲート、ソース間電圧ＶGSを一定にした時のドレイン、ソース間電圧ＶDSの変化に対するドレイン電流ＩDSの特性を示す。実線で示された特性曲線ＩDD２に対し、製造ばらつきによって、図中破線ＩDD１に変動したり、図中一点鎖線のＩDD３に変動したりする。一方図３は、図中に示した通りトランジスタＱ１のソース、ドレイン間に一定の電圧ＶD を印加し、ゲート・ソース間電圧ＶG を変化させたときのドレイン電流ＩDSを示す。この場合も、図中実線で示した特性曲線ＩDD２に対し、製造ばらつきに依存して、その特性は破線ＩDD１や一点鎖線で示したＩDD３のように変動する。図中Ｖp1、Ｖp2、Ｖp3はそれぞれのピンチオフ電圧を示し、Ｉfmax１、Ｉfmax２、Ｉfmax３はそれぞれのドレイン飽和電流を示す。
【００１７】
仮に、図２及び図３で示される実線の特性ＩＤＤ２が理想的な静特性であるとすると、トランジスタＸ１のゲート・バイアス電圧は図中ＶG ２のごとく設定される。しかしながら製造ばらつきによって、図中破線で示した特性ＩDD１や一点鎖線で示したＩDD３のように変動すると、ゲート・バイアス電圧ＶG ２が印加されているとそのバイアス点及び動作領域が大きく変動する。
【００１８】
図１に戻って、バイアス回路２０内にトランジスタＱ１０を設けて、ノードＮ１１をそのドレインに、ノードＮ１２を抵抗Ｒ１５を介してそのゲートに接続することで、製造ばらつきによって発生するトランジスタＱ１０のドレイン電流ＩDSの変化を利用して、バイアス電圧Ｖ１及びＶ２を変化させることで、電子回路１０内の例えば増幅用のトランジスタＸ１の特性を補償する。
【００１９】
バイアス回路２０の動作は次の通りである。トランジスタＱ１０のドレイン電流ＩＤは抵抗回路に流れる電流ＩＢに比較して
ＩDS≦ＩB （１）
の関係にある。そこでトランジスターＱ１０のドレイン電圧ＶＤは、正電源ＶDDからドレイン電流ＩDSによる抵抗Ｒ１１の電圧降下分低い電圧となる。即ち
ＶD ＝ＶDD−Ｒ１１×ＩDS  （２）
である。
【００２０】
ただしドレイン電圧ＶD は、図２に示されたトランジスタの静特性に示される電圧ＶDXの範囲とする。したがって、その時のドレイン電流ＩDSは、ドレイン電圧ＶD に依存することなく一定の値となる。一方、ノードＮ１２の電圧はトランジスタＱ１０のゲート電圧ＶG であり、その電位はノードＮ１１のドレイン電圧ＶD から電流ＩB による抵抗Ｒ１２の電圧降下分低い電圧となる。即ち、
ＶＧ＝ＶＤ−Ｒ１２×ＩＢ      （３）
である。
【００２１】
そして、図３に示される通り、ゲート電圧ＶG に対してドレイン電流ＩDSが一義的に決まるので、上記のトランジスタＱ１０のドレイン電流ＩDSとゲート電圧ＶG とは、所定の関係で釣り合うことになる。以上がトランジスタＱ１０の各端子の初期設定値である。
【００２２】
そこで上記の初期設定の状態を
ＩDS＝ＩDD２
ＶD ＝ＶG ２
とする。即ち図２及び図３に示した実線の特性ＩDD２とするのである。この初期状態が理想的な設定値に対応する。
【００２３】
そこで、トランジスタＱ１０、Ｘ１が製造プロセスのばらつきによってその静特性がばらついた場合について説明する。例えば、図２及び図３に示した破線のごとくその静特性が変動したとする。その場合、ドレイン電流ＩD はＩDD１と増加し、上記式（２）によってドレイン電圧ＶD は低下する。同様に、式（３）に従って、ゲート電圧ＶＧも低下する。ゲート電圧ＶG の低下は、トランジスタＱ１０のドレイン電流ＩDSを減少させる。したがって、ある釣り合ったところでトランジスタＱ１０のドレイン電流ＩDSは増加した値となり、ゲート電圧ＶG は低下した値となる。
【００２４】
逆に、トランジスタＱ１０、Ｘ１のドレイン電流ＩD が、図２及び図３に示した一点鎖線のごとく減少する方向に変動したとすると、上記式（２）によりドレイン電圧ＶD は増加し、その増加に従って上記式（３）よりゲート電圧ＶG も増加する。ゲート電圧ＶG の増加は、トランジスタＱ１０のドレイン電流ＩDSを増加させる。したがってある釣り合ったところで、ドレイン電流ＩDSは減少した値となり、ゲート電圧ＶG は増加した値となる。
【００２５】
上記の通り、プロセス変動によりトランジスタのドレイン電流ＩDSが増加しても、上記ゲート電圧ＶＧの低下により、バイアス電圧Ｖ１も低下し、電子回路１０内の増幅用トランジスタＸ１のバイアス電圧が、図３に示したとおり例えばＶG １のごとく変化する。そして、トランジスタＸ１のドレイン電流の増大は防止され、設計値ＩDDX のバイアス点のドレイン電流に維持される。逆に、プロセスの変動によってトランジスタのドレイン電流ＩDSが減少しても、バイアス回路内のゲート電圧ＶG が増加し、電子回路１０に与えられるバイアス電圧Ｖ１も増加する。したがって、図３に示したように、増幅用トランジスタＸ１のゲートバイアス電圧Ｖ１は、図中に示したＶG ３のごとく変化し、設計値ＩDDX のバイアス点のドレイン電流に維持される。
【００２６】
上記のように、製造プロセスの変動によってトランジスタのドレイン電流が増減しても、電子回路１０内の動作特性は、図３に示した実線ＩDD１に対するゲートバイアス電圧ＶG ２の関係がそのまま維持される。即ち、電子回路１０内のトランジスタＸ１は、製造プロセスの変動に依存せず常に理想的な動作特性を維持することができる。
【００２７】
図４は、本発明の実施の形態例の図である。この例におけるバイアス回路２０は、図１の例におけるバイアス回路２０と同じ構成である。ただし電子回路１０として周波数変換回路の例が示されている。この周波数変換回路は、所定の高い周波数ＲＦin１を低い周波数に変換された出力ＲＦout を生成する回路である。エンハンスメント型トランジスタＸ２は、上記高周波入力ＲＦin１が印加されるゲートとローカル周波数を持つ高周波信号ＲＦin２が印加されるゲートとを有し、両ゲートには同じバイアス電圧Ｖ１が印加される。かかる構成によって、入力信号ＲＦin１の周波数と入力信号ＲＦin２の周波数の差の周波数を有する出力ＲＦout が生成される。このような周波数変換回路においても、トランジスタＸ２は図１で示したトランジスタＸ１と同様に、製造プロセスの変動に依存しない理想的な動作特性を維持することができる。その原理は、図１、図２及び図３で説明したのと同じであり、ここでは繰り返して説明しない。
【００２８】
図５は、本発明の他の実施の形態例の回路図である。この例では、電子回路１０内の例は図１に示した高周波増幅回路の例である。またバイアス回路２０の構成も、図１に示したバイアス回路２０と同等である。ただしノードＮ１２とバイアス電圧Ｖ１の出力点との間に、インダクタンスＬ１が挿入され、またノードＮ１３とバイアス電圧Ｖ２の出力点との間にもインダクタンスＬ２が挿入される。かかる構成によって、電子回路１０側から見えるバイアス回路２０のインピーダンスが、電子回路１０内の高い周波数によって実効的に高いインピーダンスを持つ。したがって、図１または図４のごとく抵抗Ｒ１６、Ｒ１７に比べて十分に高いインピーダンスとなり、電子回路１０における損失を低くすることができる。
【００２９】
図６は、図５において設けた低損失化のためのインダクタンスＬ１、Ｌ２の他の例を示す図である。図６（１）は、インダクタンスＬ１０と抵抗Ｒ２０の直列回路であり、図５のようにインダクタンスＬ１、Ｌ２単独の場合よりも、そのインダクタンスＬ１０を低くすることができる。一般にＭＭＩＣにおけるインダクタンス素子は、そのインダクタンスを大きくするためには大きな面積を要する。したがって、電子回路の低損失化のためにインダクタンスを大きくすることは集積回路の面積効率の点で好ましくない。図６（１）のごとき回路にすることで、インダクタンスＬ１０の面積を小さくすることができる。
【００３０】
図６（２）は、インダクタンスＬ１１と抵抗Ｒ２１の並列回路の例である。この場合も、電子回路１０内の高周波信号に対して、十分に高いインピーダンスとなる。しかも、高周波回路において、抵抗Ｒ２１を並列接続することで、インダクタンスＬ１１を小さくしても、並列回路のインピーダンスは十分に高くなる。
【００３１】
図６（３）は、インダクタンスＬ１２とキャパシタンスＣ１０との並列回路であり、電子回路１０内の周波数に対して共振回路として動作する。したがって、その共振周波数を持つ信号に対しては、この回路は高いインピーダンスを有する。電子回路１０内の周波数に応じてインダクタンスＬ１２とキャパシタンスＣ１０の値を適切に設定する。
【００３２】
図７は、本発明の他の実施の形態例の回路図である。この例では、電子回路１０内に２つの高周波増幅回路が設けられ、同じバイアス電圧Ｖ２がそれぞれのトランジスタＸ１１とＸ１２のゲートに与えられる。そして、トランジスタＸ１１のゲートには高周波入力ＲＦin１が印加され、トランジスタＸ１２のゲートには別の高周波信号ＲＦin２が印加される。したがって、トランジスタＸ１１とＸ１２のゲートが、抵抗Ｒ１７を介して接続され、相互に干渉し合うことを防止するために、バイアス回路２０にはキャパシタンスＣ１１がノードＮ１３とグランドとの間に追加される。
【００３３】
図８は、上記した図７の相互干渉を示す図である。上記したとおり２つの増幅回路のゲートに同じバイアス電圧Ｖ２が印加されるため、抵抗Ｒ１７を介して両入力端子が短絡される。そのため２つの高周波入力信号ＲＦin１とＲＦin２とにより相互干渉が生じる。そこでバイアス回路２０に、キャパシタＣ１１を追加することによって、高周波信号に対してキャパシタンスＣ１１は、ノードＮ１３と接地電位とを短絡することになる。したがって、図９に示される図７のアイソレーションを示す図のように、ぞれぞれの抵抗Ｒ１７は接地電源に実効的に接続されたことになる。その結果、図８のごとき相互干渉が防止される。
【００３４】
【発明の効果】
以上説明した通り、本発明によれば、電子回路内のトランジスタと同一の基板上に同一の製造プロセスによって形成されるトランジスタをバイアス回路に利用して、製造プロセスの変動により変化するトランジスタ特性の変化に追従して変化するバイアス電圧を生成することができる。そして、製造プロセスの変動によりドレイン電流が増加する時はバイアス電圧が減少し、ドレイン電流が減少する時はバイアス電圧が増加することで、電子回路内のトランジスタの動作特性は理想的な特性を維持することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態例の回路図である。
【図２】トランジスタの静特性を示す図である。
【図３】トランジスタの静特性を示す図である。
【図４】本発明の実施の形態例の図である。
【図５】本発明の他の実施の形態例の回路図である。
【図６】図５において設けた低損失化のためのインダクタンスＬ１、Ｌ２の他の例を示す図である。
【図７】本発明の他の実施の形態例の回路図である。
【図８】図７の相互干渉を示す図である。
【図９】図７のアイソレーションを示す図である。
【図１０】一般的な増幅回路とそのバイアス回路を示す図である。
【符号の説明】
１０          電子回路
２０          バイアス回路
Ｘ１          エンハンスメント型の第一のトランジスタ
Ｑ１０        エンハンスメント型の第二のトランジスタ
Ｒ１１        第一の抵抗
Ｒ１２        第二の抵抗
Ｒ１３        第三の抵抗
Ｖ１，Ｖ２    バイアス電圧
【図１】
0003657079.tif 000002
【図２】
0003657079.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003657079.tif 000008
【図８】
0003657079.tif 000009
【図９】
0003657079.tif 000010
【図１０】
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