(57)【特許請求の範囲】
【請求項１】
（ａ）第１導電型の基板上に形成され、いずれもが前記第１導電型とは相補的な第２導電型である第１及び第２のウエルと、
（ｂ）前記第１のウエルにおいて形成され、いずれも前記第１導電型のドレイン及びソースと、前記第１のウエルに電位を与える前記第２導電型のウエル電極と、ゲート電極とを有する第１のＭＯＳトランジスタと、
（ｃ）前記第２のウエルにおいて形成され、いずれも前記第１導電型のドレイン及びソースと、前記第２のウエルに電位を与える前記第２導電型のウエル電極と、ゲート電極とを有する第２のＭＯＳトランジスタと、
（ｄ）前記第１のＭＯＳトランジスタの前記ソース及び前記第２のＭＯＳトランジスタの前記ドレインに共通して接続される出力端子と、
（ｅ）前記第１のＭＯＳトランジスタの前記ドレインに第１の電位を与える第１の電位点と、
（ｆ）前記第２のＭＯＳトランジスタの前記ソース及び前記第２のＭＯＳトランジスタの前記ウエル電極に共通して前記第１の電位とは異なる第２の電位を与える第２の電位点と
を備え、
前記第１のＭＯＳトランジスタの前記ウエル電極は前記出力端子に接続される出力バッファ回路。
【請求項２】
自身に流れる電流を制限する電流制限素子を介して、前記第１のＭＯＳトランジスタの前記ウエル電極が前記出力端子に接続される請求項１記載の出力バッファ回路。
【請求項３】
前記電流制限性素子は可変性の抵抗値を呈し、
前記第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタの少なくともいずれかがオンする場合には第１の抵抗値を、
前記第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタのいずれもがオフする場合には前記第１の抵抗値よりも大きい第２の抵抗値を
それぞれ呈する請求項２記載の出力バッファ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、一対のＭＯＳトランジスタを最終段に備えた出力バッファに関する。
【０００２】
【従来の技術】
図２２は従来の信号レベル変換機能付半導体集積回路装置の入出力回路の構成の一例を示す回路図である。
【０００３】
信号レベル変換機能付半導体集積回路とは、ＬＳＩ内部の電源電圧で動作するデバイスが供給する信号電圧をレベル変換し、ＬＳＩ内部の回路（内部回路）の電源電圧とは異なる電源電圧で動作する外部回路に出力する機能、及び、外部の異なる電源電圧系のデバイスが供給する信号を、内部回路の信号レベルに変換し、内部に伝達する機能を有する半導体集積回路装置を意味する。
【０００４】
入出力端子１には入力バッファ１０を介して内部回路が接続されている。また、入出力端子１には出力バッファ回路９を介して、内部回路からのコントロール信号ＩＮ１を受けるコントロール端子２と、内部回路からの出力信号ＩＮ２を受ける入力端子３とが接続されている。
【０００５】
出力バッファ回路９は入出力コントロール回路６、信号レベル変換回路７、バッファ回路８ａから構成されており、コントロール端子２及び入力端子３は入出力コントロール回路６に接続されている。入出力コントロール回路６は信号レベル変換回路７に対して出力し、信号レベル変換回路７はバッファ回路８ａに対して接続点Ｎ１３，Ｎ２３を介して出力する。
【０００６】
入出力コントロール回路６及び信号レベル変換回路７の前半部には、内部回路の電源電圧である第１電源電位ＶＤＤ１と接地電位ＧＮＤとが与えられて動作する。一方、信号レベル変換回路７の後半部及びバッファ回路８ａには第１電源電位ＶＤＤ１よりも高い第２電源電位ＶＤＤ２と接地電位ＧＮＤとが与えられて動作する。第２電源電位ＶＤＤ２及び接地電位ＧＮＤはそれぞれ電源電位点４及び接地電位点５によって供給される。
【０００７】
コントロール信号ＩＮ１が“Ｈ”レベルであれば、出力信号ＩＮ２が“Ｌ”レベルであれ“Ｈ”レベルであれ、信号レベル変換回路７によって接続点Ｎ１３，Ｎ１４はそれぞれ“Ｌ”レベル（接地電位ＧＮＤ）、“Ｈ”レベル（第２電源電位ＶＤＤ２）となる。これを受けてバッファ回路８ａのトランジスタＱ９ａ，Ｑ１０のいずれもがオフし、入出力端子１に対してバッファ回路８ａは高インピーダンス状態になる。これによって入出力端子１に与えられた外部からの信号が損なわれずに入力バッファ１０に伝達される。
【０００８】
一方、コントロール信号ＩＮ１が“Ｌ”レベルであれば、出力信号ＩＮ２が“Ｌ”レベルであった場合には、信号レベル変換回路７によって接続点Ｎ１３，Ｎ１４はいずれも“Ｌ”レベルとなる。これを受けてバッファ回路８ａのトランジスタＱ９ａ，Ｑ１０はそれぞれオフ、オンし、入出力端子１には“Ｌ”レベルが出力される。
【０００９】
また、コントロール信号ＩＮ１が“Ｌ”レベルであり、出力信号ＩＮ２が“Ｈ”レベルであった場合には、信号レベル変換回路７によって接続点Ｎ１３，Ｎ１４はいずれも“Ｈ”レベルとなる。これを受けてバッファ回路８ａのトランジスタＱ９ａ，Ｑ１０はそれぞれオン、オフし、入出力端子１には“Ｈ”レベルが出力される。
【００１０】
図４５は従来の信号レベル変換機能付半導体集積回路装置の入出力回路の構成の他の例を示す回路図である。図４５に示された構成は、図４４に示された構成のバッファ回路８ａをバッファ回路８ｂに置換した構成となっている。そしてバッファ回路８ｂはバッファ回路８ａのインバータゲートＧ１８及びＮＭＯＳトランジスタＱ９ａをＰＭＯＳトランジスタＱ９ｂに置換した構成となっている。
【００１１】
このように構成された場合でも、図４４を用いて説明されたような動作が行われることは明白である。
【００１２】
なお本発明に関連する先行技術文献として下記文献がある。
【００１３】
【特許文献１】
特開平１−２６０９０６号公報
【００１４】
【発明が解決しようとする課題】
従来の信号レベル変換機能付の半導体集積回路装置は、以上のように構成されており、正常な動作が行われている場合には、接続点Ｎ１３，Ｎ２３の電位の組は（“Ｈ”レベル、“Ｈ”レベル）、（“Ｌ”レベル、“Ｌ”レベル）、（“Ｌ”レベル、“Ｈ”レベル）のいずれかとなる。
【００１５】
しかし、第２電源電位ＶＤＤ２が投入された初期状態において第１電源電位ＶＤＤ１が投入されていない場合には、信号レベル変換回路７の各部の値が一義的に定まらない。例えば、接続点Ｎ１３，Ｎ２３の電位の組が（“Ｈ”レベル、“Ｌ”レベル）となることも起こり得る。この様な事態は一対のトランジスタＱ９ａ，Ｑ１０（あるいはＱ９ｂ，Ｑ１０）が同時に両方オンする状況を招来し、バッファ回路８ａ（あるいは８ｂ）において、電源電位点４と接地電位点５との間に不要な電流（貫通電流）が流れてしまうという問題があった。
【００１６】
図４６は、バッファ回路８ａの有するトランジスタＱ９ａ，Ｑ１０の構造を模式的に示す断面図である。トランジスタＱ９ａ，Ｑ１０はいずれもＮＭＯＳタイプであり、いずれも接地電位ＧＮＤが与えられたｐ-ウエルにおいて形成されている。
【００１７】
通常、高電位と低電位との間に接続されるＮＭＯＳトランジスタにおいては、その形成されるウエルの電位（以下「ウエル電位」と称する）は低電位となるように配線がなされる。
【００１８】
しかし、トランジスタＱ９ａのウエル電位を接地電位ＧＮＤにすると、トランジスタＱ９ａがオンした場合にソースＳの電位が上昇し、ソースＳとウエルＷとの間にバイアスがかかってしまう。
【００１９】
バイアスがない場合は、トランジスタＱ９ａがＥタイプであったならば、ウエル電位を接地電位ＧＮＤにし、ゲート電極ＧにＶＤＤ２（Ｖ）を印加し、ドレインＤにＶＤＤ２（Ｖ）をかけると場合、ソースＳ（入出力端子１）の電位は（ＶＤＤ２−ＶTN）（Ｖ）になる。ここでＶTNはＮＭＯＳトランジスタＱ９のしきい値である。
【００２０】
しかしバイアスがかかるとＶTNが正方向にシフトしＶTN’（ＶTN’＞ＶTN）になり、ドレイン電流は減少する。したがって入出力端子１の電位は（ＶＤＤ２−ＶTN’）（Ｖ）になり“Ｈ”レベルの出力電位はバイアスがない場合と比較して低下するという問題点を招来する。
【００２１】
図４７は、バッファ回路８ｂの有するトランジスタＱ９ｂ，Ｑ１０の構造を模式的に示す断面図である。トランジスタＱ９ｂ，Ｑ１０はそれぞれＰＭＯＳタイプ及びＮＭＯＳタイプである。よってトランジスタＱ９ｂは第２電源電位ＶＤＤ２が与えられたｎ-ウエルにおいて形成され、ウエル電位は第２電源電位ＶＤＤ２に設定される。そのためトランジスタＱ９ａにおいて生じた問題点は回避される。
【００２２】
この発明は上記のような問題点を解決するためになされたもので、貫通電流が流れるような論理に対応した電位が与えられた状態が生じた場合、自動的にその状態を脱する出力バッファ回路を得ることを目的としている。
【００２３】
更に、相補的な論理レベルに対応する電位差を広げる出力バッファ回路を得ることをも目的としている。
【００２４】
【課題を解決するための手段】
この発明のうち請求項１にかかるものは出力バッファ回路であって、（ａ）第１導電型の基板上に形成され、いずれもが前記第１導電型とは相補的な第２導電型である第１及び第２のウエルと、（ｂ）前記第１のウエルにおいて形成され、いずれも前記第１導電型のドレイン及びソースと、前記第１のウエルに電位を与える前記第２導電型のウエル電極と、ゲート電極とを有する第１のＭＯＳトランジスタと、（ｃ）前記第２のウエルにおいて形成され、いずれも前記第１導電型のドレイン及びソースと、前記第２のウエルに電位を与える前記第２導電型のウエル電極と、ゲート電極とを有する第２のＭＯＳトランジスタと、（ｄ）前記第１のＭＯＳトランジスタの前記ソース及び前記第２のＭＯＳトランジスタの前記ドレインに共通して接続される出力端子と、（ｅ）前記第１のＭＯＳトランジスタの前記ドレインに第１の電位を与える第１の電位点と、（ｆ）前記第２のＭＯＳトランジスタの前記ソース及び前記第２のＭＯＳトランジスタの前記ウエル電極に共通して前記第１の電位とは異なる第２の電位を与える第２の電位点とを備える。そして、前記第１のＭＯＳトランジスタの前記ウエル電極は前記出力端子に接続される。
【００２５】
この発明のうち請求項２にかかるものは請求項１記載の出力バッファ回路であって、自身に流れる電流を制限する電流制限素子を介して、前記第１のＭＯＳトランジスタの前記ウエル電極が前記出力端子に接続される。
【００２６】
この発明のうち請求項３にかかるものは請求項２記載の出力バッファ回路であって、前記電流制限性素子は可変性の抵抗値を呈し、前記第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタの少なくともいずかがオンする場合には第１の抵抗値を、前記第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタのいずれもがオフする場合には前記第１の抵抗値よりも大きい第２の抵抗値を、それぞれ呈する。
【００２７】
【発明の実施の形態】
実施の形態１：
図１はこの発明の実施の形態１にかかる信号レベル変換機能付半導体集積回路装置の入出力回路の構成を示す回路図である。
【００２８】
入出力端子１には入力バッファ１０を介して内部回路が接続されている。また、入出力端子１には出力バッファ回路９を介して、内部回路からのコントロール信号ＩＮ１を受けるコントロール端子２と、内部回路からの出力信号ＩＮ２を受ける入力端子３とが接続されている。更に入出力端子１には静電保護回路１１が接続されている。
【００２９】
静電保護回路１１は、入出力端子１から高電位の外部入力信号が入力された時に低インピーダンス状態となり、低電位あるいは動作電圧の外部入力信号が入力された時は高インピーダンス状態となることにより、入力出力回路の静電破壊を保護する働きをする。静電保護回路１１は、例えば、基板上に接合ダイオード、拡散領域、ポリシリコン層を用いた抵抗素子の組み合わせた構造で形成される。
【００３０】
図１において「ＶＤＤ１←」は内部回路の電源電圧である第１電源電位ＶＤＤ１で駆動される回路の範囲を「ＶＤＤ２→」は第２電源電位ＶＤＤ２で駆動される回路の範囲を示す。また、電源電位点４は第２電源電位ＶＤＤ２を供給し、接地電位点５は接地電位ＧＮＤを供給する。ここでＶＤＤ２＞ＶＤＤ１＞ＧＮＤである。
【００３１】
入力バッファ回路１０は、第２電源電位ＶＤＤ２と接地電位ＧＮＤとにより“Ｈ”レベル、“Ｌ”レベルが規定される外部入力信号を、第１電源電位ＶＤＤ１と接地電位ＧＮＤとにより“Ｈ”レベル、“Ｌ”レベルが規定される信号に信号レベルを変換する回路と、入力ドライバ回路より構成される。
【００３２】
出力バッファ回路９は入出力コントロール回路６、信号レベル変換回路７、バッファ回路８ａから構成されており、コントロール端子２及び入力端子３は入出力コントロール回路６に接続されている。
【００３３】
入出力コントロール回路６は、インバータゲートＧ１，Ｇ２，Ｇ３、２入力ＮＯＲゲートＧ４、２入力ＮＡＮＤゲートＧ５より構成され、トライステート型の入出力コントロール回路を構成している。
【００３４】
インバータゲートＧ１，Ｇ２の入力端は、それぞれコントロール端子２と入力端子３に接続されている。インバータゲートＧ３の入力端はインバータゲートＧ１の出力端に接続されている。ＮＯＲゲートＧ４の第１及び第２の入力端は、それぞれインバータゲートＧ３の出力端とインバータゲートＧ２の出力端に接続されている。ＮＡＮＤゲートＧ５の第１及び第２の入力端は、それぞれインバータゲートＧ１の出力端及びインバータゲートＧ２の出力端に接続されている。
【００３５】
信号レベル変換回路７は、インバータゲートＧ６〜Ｇ１１、並びにＰＭＯＳトランジスタＱ１，Ｑ２，Ｑ５，Ｑ６及びＮＭＯＳトランジスタＱ３，Ｑ４，Ｑ７，Ｑ８でラッチ型の信号レベル変換回路を構成している。
【００３６】
インバータゲートＧ６，Ｇ７のいずれの入力端もＮＯＲゲートＧ４の出力端に接続され、インバータゲートＧ８の入力端はインバータゲートＧ６の出力端に接続される。
【００３７】
インバータゲートＧ９，Ｇ１０のいずれの入力端もＮＡＮＤゲートＧ５の出力端に接続され、インバータゲートＧ１１の入力端はインバータゲートＧ９の出力端に接続される。
【００３８】
ＰＭＯＳトランジスタＱ１のソース電極は電源電位点４に、ゲート電極は接続点Ｎ１３に、ドレイン電極はＮＭＯＳトランジスタＱ３のドレイン電極に、それぞれ接続されている。ＰＭＯＳトランジスタＱ２のソース電極は電源電位点４に、ゲート電極はＮＭＯＳトランジスタＱ３のドレイン電極に、ドレイン電極は接続点Ｎ１３に、それぞれ接続されている。ＮＭＯＳトランジスタＱ３のソース電極は接地電位点５に、ゲート電極は接続点Ｎ１１を介してインバータゲートＧ８の出力端に、ドレイン電極はＰＭＯＳトランジスタＱ１のドレイン電極に、それぞれ接続されている。ＮＭＯＳトランジスタＱ４のソース電極は接地電位点５に、ゲート電極は接続点Ｎ１２を介してインバータゲートＧ７の出力端に、ドレイン電極は接続点Ｎ１３に、それぞれ接続されている。
【００３９】
ＰＭＯＳトランジスタＱ５のソース電極は電源電位点４に、ゲート電極は接続点Ｎ２３に、ドレイン電極はＮＭＯＳトランジスタＱ７のドレイン電極に、それぞれ接続されている。ＰＭＯＳトランジスタＱ６のソース電極は電源電位点４に、ゲート電極はＮＭＯＳトランジスタＱ７のドレイン電極に、ドレイン電極は接続点Ｎ２３に、それぞれ接続されている。ＮＭＯＳトランジスタＱ７のソース電極は接地電位点５に、ゲート電極は接続点Ｎ２１を介してインバータゲートＧ１１の出力端に、ドレイン電極はＰＭＯＳトランジスタＱ５のドレイン電極に、それぞれ接続されている。ＮＭＯＳトランジスタＱ８のソース電極は接地電位点５に、ゲート電極は接続点Ｎ２２を介してインバータゲートＧ１０の出力端に、ドレイン電極は接続点Ｎ２３に、それぞれ接続されている。
【００４０】
入出力コントロール回路６及び信号レベル変換回路７の前半部（インバータゲートＧ６〜Ｇ１１で構成されている部分）は、第１電源電位ＶＤＤ１と接地電位ＧＮＤとが与えられて動作する。一方、信号レベル変換回路７の後半部（ＭＯＳトランジスタＱ１〜Ｑ８で構成されている部分）及びバッファ回路８ａには第２電源電位ＶＤＤ２と接地電位ＧＮＤとが与えられて動作する。
【００４１】
インバータゲートＧ１〜Ｇ３，Ｇ６〜Ｇ１１はＣＭＯＳ構成を有し、第１電源電位ＶＤＤ１及び接地電位ＧＮＤで駆動される。ＭＯＳトランジスタＱ１〜Ｑ８は第２電源電位ＶＤＤ２及び接地電位ＧＮＤで駆動される。絶縁破壊を回避するため、インバータゲートＧ１〜Ｇ３，Ｇ６〜Ｇ１１を構成するＭＯＳトランジスタのゲート絶縁膜よりも、ＭＯＳトランジスタＱ１〜Ｑ８のゲート絶縁膜の方が厚い。
【００４２】
バッファ回路８ａは、ＣＭＯＳ構造を有するインバータゲートＧ１２〜Ｇ１８と、ＮＭＯＳトランジスタＱ９ａ，Ｑ１０で構成される最終段とを有するプッシュプル回路で構成される。
【００４３】
インバータゲートＧ１２の入力端は、接続点Ｎ１３を介して信号レベル変換回路７に接続される。インバータゲートＧ１４の入力端は接続点Ｎ１４を介してインバータゲートＧ１２の出力端に接続される。インバータゲートＧ１６の入力端は接続点Ｎ１５を介してインバータゲートＧ１４の出力端に接続される。インバータゲートＧ１８の入力端は接続点Ｎ１６を介してインバータゲートＧ１６の出力端に接続される。インバータゲートＧ１８の出力端はＮＭＯＳトランジスタＱ９ａのゲート電極に接続される。つまり、接続点Ｎ１３とＮＭＯＳトランジスタＱ９ａのゲート電極との間には偶数段のインバータゲートが介在し、接続点Ｎ１３に与えられた電位に対応する論理と同一の論理に対応する電位がＮＭＯＳトランジスタＱ９ａのゲート電極に与えられることになる。
【００４４】
インバータゲートＧ１３の入力端は、接続点Ｎ２３を介して信号レベル変換回路７に接続される。インバータゲートＧ１５の入力端は接続点Ｎ２４を介してインバータゲートＧ１３の出力端に接続される。インバータゲートＧ１７の入力端は接続点Ｎ２５を介してインバータゲートＧ１５の出力端に接続される。インバータゲートＧ１７の出力端はＮＭＯＳトランジスタＱ１０のゲート電極に接続される。つまり、接続点Ｎ２３とＮＭＯＳトランジスタＱ１０のゲート電極との間には奇数段のインバータゲートが介在し、接続点Ｎ２３に与えられた電位に対応する論理と相補的な論理に対応する電位がＮＭＯＳトランジスタＱ１０のゲート電極に与えられることになる。
【００４５】
バッファ回路８ａの最終段は、ＮＭＯＳプッシュプルバッファで構成されている。ＮＭＯＳトランジスタＱ９ａのソース電極は入出力端子１に、ゲート電極は接続点Ｎ１７に、ドレイン電極は電源電位点４に、それぞれ接続される。ＮＭＯＳトランジスタＱ１０のソース電極は接地電位点５に、ゲート電極は接続点Ｎ２６に接続されドレイン電極は入出力端子１に接続される。
【００４６】
絶縁破壊を回避するため、インバータゲートＧ１〜Ｇ３，Ｇ６〜Ｇ１１を構成するＭＯＳトランジスタのゲート絶縁膜よりも、インバータゲートＧ１２〜Ｇ１８を構成するＭＯＳトランジスタ及びＭＯＳトランジスタＱ９ａ，Ｑ１０のゲート絶縁膜の方が厚い。
【００４７】
リセット回路１２は、貫通検出部１２ａと、条件追加部１２ｂと、強制論理付与部１２ｃとから構成されている。
【００４８】
貫通検出部１２ａは、第１入力端が接続点Ｎ１５に接続され、第２入力端が接続点Ｎ２４に接続されたＮＡＮＤゲートＧ１９と、ＮＡＮＤゲートＧ１９の出力端に接続されたインバータゲートＧ２０とを有している。
【００４９】
条件追加部１２ｂは、インバータゲートＧ２０の出力端に接続された偶数段のインバータゲートからなる遅延回路Ｇ２１と、第１入力端がインバータゲートＧ２０の出力端に接続され、第２入力端が遅延回路Ｇ２１の出力端に接続されたＮＡＮＤゲートＧ２２と、ＮＡＮＤゲートＧ２２の出力端に接続されたインバータゲートＧ２３とを有している。
【００５０】
強制論理付与部１２ｃは、ＮＭＯＳトランジスタＱ１３，Ｑ１４を有する。ＮＭＯＳトランジスタＱ１３は、そのソース電極が接地電位点５に接続され、ゲート電極が条件追加部１２ｂの出力を受け、ドレイン電極が信号レベル変換回路７の出力が与えられる接続点Ｎ１３に接続されている。ＮＭＯＳトランジスタＱ１４は、そのソース電極が接地電位点５に、ゲート電極が条件追加部１２ｂの出力を受け、ドレイン電極が信号レベル変換回路７の出力が与えられる接続点Ｎ２３に接続されている。
【００５１】
リセット回路１２は、ＭＯＳトランジスタで構成され、各トランジスタのゲート絶縁膜はインバータゲートＧ１〜Ｇ１１を構成するＭＯＳトランジスタのゲート絶縁膜よりも厚い。
【００５２】
以上のように構成された回路の動作について説明する。図１に示された半導体集積回路装置は、信号レベルの変換を行いつつ、ＬＳＩの内部回路からＬＳＩ外部のデバイスに信号を伝達する。つまり、第１電源電位ＶＤＤ１と接地電位ＧＮＤとが供給される第１電源系で動作するＬＳＩの内部回路から供給された信号をレベル変換し、第２電源電位ＶＤＤ２と接地電位ＧＮＤとが供給される第２電源系で動作するＬＳＩ外部のデバイスへと供給する。
【００５３】
通常の動作状態では、第１電源電位ＶＤＤ１及び第２電源電位ＶＤＤ２が共に印加されている。従って、図１で示された回路の動作は、順次以下の通りになる。
【００５４】
まず、コントロール信号ＩＮ１が“Ｌ”レベルの場合を説明する。出力信号ＩＮ２が“Ｌ”レベルのとき、入出力コントロール回路６のＮＯＲゲート４及びＮＡＮＤゲートＧ５は、いずれも“Ｌ”レベルを出力する。従って、ＮＭＯＳトランジスタＱ３，Ｑ７はオフし、ＮＭＯＳトランジスタＱ４，Ｑ８はオンする。この故にＰＭＯＳトランジスタＱ１はオン、ＰＭＯＳトランジスタＱ２はオフ、ＰＭＯＳトランジスタＱ５はオン、ＰＭＯＳトランジスタＱ６はオフする。
【００５５】
これらのトランジスタのオン、オフ動作により、接続点Ｎ１３，Ｎ２３にはいずれも“Ｌ”レベルが与えられる。従って、接続点Ｎ１７，Ｎ２６にはそれぞれ“Ｌ”レベル及び“Ｈ”レベルが与えられ、ＮＭＯＳトランジスタＱ９ａはオフ、ＮＭＯＳトランジスタＱ１０はオンとなり、入出力端子１には“Ｌ”レベルが与えられる。
【００５６】
この場合において、接続点Ｎ１５，Ｎ２４にはそれぞれ“Ｌ”レベル及び“Ｈ”レベルが与えられ、貫通検出部１２ａは“Ｌ”レベルを条件追加部１２ｂに伝達する。接続点Ｎ２９の論理レベルが“Ｌ”であるので、接続点Ｎ３０，Ｎ３１の論理レベルはそれぞれ“Ｈ”，“Ｌ”となる。よって強制論理付与部１２ｃのＮＭＯＳトランジスタＱ１３，Ｑ１４はいずれもオフしており、上記動作に影響は与えられない。
【００５７】
次にコントロール信号ＩＮ１が“Ｌ”レベルで、出力信号ＩＮ２が“Ｈ”レベルの場合について説明する。入出力コントロール回路６のＮＯＲゲート４及びＮＡＮＤゲートＧ５は、いずれも“Ｈ”レベルを出力する。従って、ＮＭＯＳトランジスタＱ３，Ｑ７はオンし、ＮＭＯＳトランジスタＱ４，Ｑ８はオフする。この故にＰＭＯＳトランジスタＱ１はオフ、ＰＭＯＳトランジスタＱ２はオン、ＰＭＯＳトランジスタＱ５はオフ、ＰＭＯＳトランジスタＱ６はオンする。
【００５８】
これらのトランジスタのオン、オフ動作により、接続点Ｎ１３，Ｎ２３にはいずれも“Ｈ”レベルが与えられる。従って、接続点Ｎ１７，Ｎ２６にはそれぞれ“Ｈ”レベル及び“Ｌ”レベルが与えられ、ＮＭＯＳトランジスタＱ９ａはオン、ＮＭＯＳトランジスタＱ１０はオフとなり、入出力端子１には“Ｈ”レベルが与えられる。
【００５９】
この場合において、接続点Ｎ１５，Ｎ２４にはそれぞれ“Ｈ”レベル及び“Ｌ”レベルが与えられ、貫通検出部１２ａは“Ｌ”レベルを条件追加部１２ｂに伝達する。接続点Ｎ２９の論理レベルが“Ｌ”であるので、接続点Ｎ３０，Ｎ３１の論理レベルはそれぞれ“Ｈ”，“Ｌ”となる。よって強制論理付与部１２ｃのＮＭＯＳトランジスタＱ１３，Ｑ１４はいずれもオフしており、上記動作に影響は与えられない。
【００６０】
以上のように、コントロール信号ＩＮ１が“Ｌ”レベルであれば、出力信号ＩＮ２と同じ論理レベルが入出力端子１へ出力される。
【００６１】
一方、コントロール信号ＩＮ１が“Ｈ”レベルであれば、出力信号ＩＮ２が“Ｈ”レベルであるか“Ｌ”レベルであるかに拘らず、入出力コントロール回路６のＮＯＲゲート４及びＮＡＮＤゲートＧ５は、それぞれ“Ｌ”レベル及び“Ｈ”レベルを出力する。従って、ＮＭＯＳトランジスタＱ４，Ｑ７はオンし、ＮＭＯＳトランジスタＱ３，Ｑ８はオフする。この故にＰＭＯＳトランジスタＱ１はオン、ＰＭＯＳトランジスタＱ２はオフ、ＰＭＯＳトランジスタＱ５はオフ、ＰＭＯＳトランジスタＱ６はオンする。
【００６２】
これらのトランジスタのオン、オフ動作により、接続点Ｎ１３，Ｎ２３にはそれぞれ“Ｌ”レベル及び“Ｈ”レベルが与えられる。従って、接続点Ｎ１７，Ｎ２６にはいずれも“Ｌ”レベルが与えられ、ＮＭＯＳトランジスタＱ９ａ，Ｑ１０は共にオフとなり、入出力端子は外部回路からみて高インピーダンス状態になる。
【００６３】
もしも第１電源電位ＶＤＤ１が投入されないまま、第２電源電位ＶＤＤ２が投入された場合、第１電源系で動作する入出力コントロール回路６及び信号レベル変換回路７の前半部の論理レベルが決定されないまま、第２電源レベル系で動作する信号レベル変換回路７の後半部がバッファ回路８ａに論理レベルを伝達することになる。
【００６４】
このとき接続点Ｎ１３，Ｎ２３に与えられる論理レベルの組が、（“Ｈ”，“Ｈ”），（“Ｌ”，“Ｌ”），（“Ｌ”レベル，“Ｈ”レベル）のいずれかであれば問題ないが、（“Ｈ”，“Ｌ”）となる可能性もあり、この場合には貫通電流が流れるという問題点が生じることは既述の通りである。リセット回路１２はこのような状態を検出し、接続点Ｎ１３，Ｎ２３に対して強制的に（“Ｌ”，“Ｌ”）の論理レベルを付与する。
【００６５】
図２は、第２電源電位ＶＤＤ２が投入された時点で接続点Ｎ１３，Ｎ２３に与えられる論理レベルが、それぞれ“Ｈ”，“Ｌ”であった場合の回路の動作を示すタイミングチャートである。接続点Ｎ１５，Ｎ２４にはいずれも“Ｈ”レベルが与えられる。図２においては、接続点Ｎ１３から接続点Ｎ１５の間に存在するインバータゲートが２個である一方、接続点Ｎ２３から接続点Ｎ２４の間に存在するインバータゲートが１個であることを考慮して、接続点Ｎ１５の論理レベルの遷移を接続点Ｎ２４の論理レベルの遷移よりもδだけ遅らせて示している。
【００６６】
接続点Ｎ１５，Ｎ２４にはいずれも“Ｈ”レベルが与えられるので、貫通検出部１２ａは“Ｈ”レベルの貫通検出信号を条件追加部１２ｂに伝達する。遅延回路Ｇ２１は偶数段のインバータゲートから構成されるので、所定の遅延時間τが経過した後は接続点Ｎ２８，Ｎ２９の論理レベルが等しく“Ｈ”となる。このため接続点Ｎ３０，Ｎ３１の論理レベルはそれぞれ“Ｌ”，“Ｈ”となって、強制論理付与部１２ｃのＮＭＯＳトランジスタＱ１３，Ｑ１４はいずれもオンする。ＮＭＯＳトランジスタＱ１３，Ｑ１４のソースのいずれにも論理“Ｌ”に対応する接地電位ＧＮＤが与えられているので、接続点Ｎ１３，Ｎ２３の論理レベルは強制的にいずれも“Ｌ”になる。よって、ＮＭＯＳトランジスタＱ９ａ，Ｑ１０はそれぞれオフ、オンして、入出力端子１には“Ｌ”レベルが与えられる。従って、貫通電流が流れることもない。
【００６７】
図４はこの実施の形態の変形の構成を示す回路図である。同図においては図１と比較して、リセット回路１２がリセット回路１２１で置換された構成が示されている。そしてリセット回路１２１は強制論理付与部１２ｃを強制論理付与部１２ｄで置換した構成を有している。強制論理付与部１２ｄは強制論理付与部１２ｃからＮＭＯＳトランジスタＱ１４を省いた構成を採っている。
【００６８】
リセット回路１２が接続点Ｎ２３に強制的に与える論理は“Ｌ”であるが、接続点Ｎ２３にはリセット回路１２が動作するまでもなく、貫通電流が流れるという問題点が生じる場合には論理“Ｌ”が与えられていた。従って、ＮＭＯＳトランジスタＱ１４の導通／非導通はＮＭＯＳトランジスタＱ１０の動作に影響を与えることがなく、これを省略することができる。
【００６９】
条件追加部１２ｂは、接続点Ｎ３１に“Ｈ”レベルが与える条件として、単に「接続点Ｎ１５，Ｎ２４のいずれにも“Ｈ”レベルが与えられる」という条件のみならず、更に「接続点Ｎ１５，Ｎ２４に“Ｈ”レベルが遅延時間τ以上持続して与えられる」という条件をも追加する機能を有している。
【００７０】
図３は第１電源電位ＶＤＤ１及び第２電源電位ＶＤＤ２が共に印加されて通常の動作状態にある場合の動作を示すタイミングチャートである。コントロール信号ＩＮ１が“Ｌ”であり、出力信号ＩＮ２が周期Ｔで“Ｈ”レベル，“Ｌ”レベルを繰り返して遷移している場合が示されている。
【００７１】
この場合には、接続点Ｎ１３，Ｎ２３における論理レベルは、周期Ｔで“Ｈ”レベル，“Ｌ”レベルを繰り返してほぼ同時に遷移する。従って、接続点Ｎ１５，Ｎ２４においても周期Ｔで“Ｈ”レベル，“Ｌ”レベルが繰り返して遷移される。但し接続点Ｎ１５における論理の遷移は接続点Ｎ２４における論理の遷移よりもδだけ遅延している。このため、通常動作が行われていても、過渡的なスイッチングによって、幅δのパルスが接続点Ｎ２７に生じることになる。
【００７２】
しかし、このパルスは遅延回路Ｇ２１によって遅延時間τだけ遅延して接続点Ｎ２８に到達するので、パルス幅δが遅延時間τよりも短ければ接続点Ｎ３０，Ｎ３１の論理レベルはそれぞれ“Ｈ”，“Ｌ”のままである。つまり、通常動作において起こり得るわずかなゲート遅延についてはリセット回路１２はこれを無視することになる。従って、不要に強制的な論理の付与を行わずに済む。
【００７３】
このような望ましい動作をさせるためには、遅延時間τはパルス幅δ（これはゲート遅延に由来する遅延時間である）よりも大きくすることが望ましい。その一方、周期Ｔよりも小さくしておくことが望ましい。さもないと、接続点Ｎ２９に伝達される次のパルスとの論理積が“Ｈ”となってしまう為である。
【００７４】
第１電源電位ＶＤＤ１が投入されないまま、第２電源電位ＶＤＤ２が投入された場合、接続点Ｎ１３，Ｎ２３に与えられる論理レベルの組が、（“Ｈ”，“Ｌ”）となる場合に接続点Ｎ１３，Ｎ２３に対して強制的に（“Ｌ”，“Ｈ”）の論理レベルを付与し、ＮＭＯＳトランジスタＱ９ａ，Ｑ１０の何れをもオフさせて、入出力端子１をハイインピーダンス状態に保つことも可能である。
【００７５】
図５は上記の動作を実現する、この実施の形態の変形の構成を示す回路図である。同図においては図１と比較して、リセット回路１２がリセット回路１２２で置換された構成が示されている。そしてリセット回路１２２は強制論理付与部１２ｃを強制論理付与部１２ｅで置換した構成を有している。強制論理付与部１２ｅは強制論理付与部１２ｃのＮＭＯＳトランジスタＱ１４をＰＭＯＳトランジスタＱ１６及びインバータＩＮＶに置換した構成を採っている。
【００７６】
インバータＩＮＶの入力端には接続点Ｎ３１が接続され、その出力端にはＰＭＯＳトランジスタＱ１６のゲート電極が接続されている。ＰＭＯＳトランジスタＱ１６のソース電極は電源電位点４に、ドレイン電極は接続点Ｎ２３に、それぞれ接続されている。
【００７７】
ＮＭＯＳトランジスタＮ１３がオンする場合にはＰＭＯＳトランジスタＱ１６もオンする。よって、第１電源電位ＶＤＤ１が投入されないまま、第２電源電位ＶＤＤ２が投入され、接続点Ｎ１３，Ｎ２３に与えられる論理レベルの組が、（“Ｈ”，“Ｌ”）となる場合にはリセット回路１２２が入出力端子１をハイインピーダンス状態に保つ。勿論貫通電流が流れることもない。
【００７８】
図６は、図５に示された回路の変形を示している。条件追加部１２ｂにおける、ＮＡＮＤゲートＧ２２とインバータゲートＧ２３との直列接続をＡＮＤゲートＧ２２１に置換した構成が示されている。
【００７９】
実施の形態２：
図７はこの発明の実施の形態２にかかる信号レベル変換機能付半導体集積回路装置の入出力回路の構成を示す回路図である。ここで示された回路は、実施の形態１において示された回路のリセット回路１２をリセット回路１３に置換した構成を有している。
【００８０】
リセット回路１３は、貫通検出部１３ａと、条件追加部１３ｂと、強制論理付与部１３ｃとから構成されており、条件追加部１３ｂ及び強制論理付与部１３ｃは、それぞれ実施の形態１における条件追加部１２ｂ及び強制論理付与部１２ｃと同一である。
【００８１】
但し、貫通検出部１３ａは接続点Ｎ１６，Ｎ２５のそれぞれに接続された２つの入力端を有するＮＯＲゲートＧ２４で構成されている。インバータゲートＧ１６の機能により、接続点Ｎ１５に与えられる論理と相補的な（つまり反転した）論理が接続点Ｎ１６に与えられる。またインバータゲートＧ１５の機能により、接続点Ｎ２４に与えられる論理と相補的な論理が接続点Ｎ２５に与えられる。
【００８２】
従って、条件追加部１３ｂに与えられる論理レベルは実施の形態１で説明された動作に従って遷移する。よって、実施の形態２においても実施の形態１と同様の効果が得られる。
【００８３】
なお、ＮＯＲゲートＧ２４を構成するＭＯＳトランジスタのゲート絶縁膜は、インバータゲートＧ１〜Ｇ３，Ｇ６〜Ｇ１１を構成するＭＯＳトランジスタのゲート絶縁膜よりも厚い。
【００８４】
図８乃至図１０はそれぞれ図４乃至図６に示された変形と同一の思想による変形をこの実施の形態についても施した構成を示している。
【００８５】
図８においては図７と比較して、リセット回路１３がリセット回路１３１で置換された構成が示されている。そしてリセット回路１３１は強制論理付与部１３ｃを強制論理付与部１３ｄで置換した構成を有している。強制論理付与部１３ｄは強制論理付与部１３ｃからＮＭＯＳトランジスタＱ１４を省いた構成を採っている。
【００８６】
図９においては図７と比較して、リセット回路１３がリセット回路１３２で置換された構成が示されている。そしてリセット回路１３２は強制論理付与部１３ｃを強制論理付与部１３ｅで置換した構成を有している。強制論理付与部１３ｅは強制論理付与部１３ｃのＮＭＯＳトランジスタＱ１４をＰＭＯＳトランジスタＱ１６及びインバータＩＮＶに置換した構成を採っている。
【００８７】
図１０は、図９に示された回路の変形を示している。条件追加部１３ｂにおける、ＮＡＮＤゲートＧ２２とインバータゲートＧ２３との直列接続をＡＮＤゲートＧ２２１に置換した構成が示されている。
【００８８】
よって、実施の形態２の変形においても実施の形態１の変形と同様の効果が得られる。
【００８９】
実施の形態３：
図１１はこの発明の実施の形態３にかかる信号レベル変換機能付半導体集積回路装置の入出力回路の構成を示す回路図である。ここで示された回路は、実施の形態１において示された回路のリセット回路１２をリセット回路１４に置換した構成を有している。
【００９０】
リセット回路１４は、貫通検出部１４ａと、条件追加部１４ｂと、強制論理付与部１４ｃとから構成されており、強制論理付与部１４ｃは実施の形態１における強制論理付与部１２ｃと同一である。
【００９１】
但し、貫通検出部１４ａは実施の形態１において示された貫通検出部１２ａのインバータゲートＧ２０を除去した構成を有している。即ち、接続点Ｎ１５，Ｎ２４のそれぞれに接続された２つの入力端を有するＮＡＮＤゲートＧ１９のみで構成されている。
【００９２】
また条件追加部１４ｂは、実施の形態１において示された条件追加部１２ｂにおけるインバータゲートＧ２３を除去し、ＮＡＮＤゲートＧ２２をＮＯＲゲートＧ３０に置換した構成を有している。つまり条件追加部１４ｂは、貫通検出部１４ａのＮＡＮＤゲートＧ１９の出力を遅延時間τだけ遅延させる遅延回路２１と、ＮＡＮＤゲートＧ１９の出力及び遅延回路Ｇ２１の出力を受ける２つの入力端を有するＮＯＲゲートＧ３０とで構成されている。
【００９３】
貫通検出部１４ａは、貫通検出部１２ａとは相補的な貫通検出信号を条件追加部１４ｂに与える。このため、ＮＯＲゲートＧ３０の出力は実施の形態１においてインバータゲートＧ２３が接続点Ｎ３１に与えていた論理と同一の論理を接続点Ｎ３１に与えることになる。
【００９４】
従って、強制論理付与部１４ｃは実施の形態１で説明された動作に従って遷移する。よって、実施の形態３においても実施の形態１と同様の効果が得られる。
【００９５】
なお、ＮＯＲゲートＧ３０を構成するＭＯＳトランジスタのゲート絶縁膜は、インバータゲートＧ１〜Ｇ３，Ｇ６〜Ｇ１１を構成するＭＯＳトランジスタのゲート絶縁膜よりも厚い。
【００９６】
図１２及び図１３はそれぞれ図４及び図５に示された変形と同一の思想による変形をこの実施の形態についても施した構成を示している。
【００９７】
図１２においては図１１と比較して、リセット回路１４がリセット回路１４１で置換された構成が示されている。そしてリセット回路１４１は強制論理付与部１４ｃを強制論理付与部１４ｄで置換した構成を有している。強制論理付与部１４ｄは強制論理付与部１４ｃからＮＭＯＳトランジスタＱ１４を省いた構成を採っている。
【００９８】
図１３においては図１１と比較して、リセット回路１４がリセット回路１４２で置換された構成が示されている。そしてリセット回路１４２は強制論理付与部１４ｃを強制論理付与部１４ｅで置換した構成を有している。強制論理付与部１４ｅは強制論理付与部１４ｃのＮＭＯＳトランジスタＱ１４をＰＭＯＳトランジスタＱ１６及びインバータＩＮＶに置換した構成を採っている。
【００９９】
よって、実施の形態３の変形においても実施の形態１の変形と同様の効果が得られる。
【０１００】
実施の形態４：
図１４はこの発明の実施の形態４にかかる信号レベル変換機能付半導体集積回路装置の入出力回路の構成を示す回路図である。ここで示された回路は、実施の形態１において示された回路のリセット回路１２をリセット回路１５に置換した構成を有している。
【０１０１】
リセット回路１５は、貫通検出部１５ａと、条件追加部１５ｂと、強制論理付与部１５ｃとから構成されており、貫通検出部１５ａは実施の形態１における貫通検出部１２ａと同一である。
【０１０２】
但し、条件追加部１５ｂは実施の形態１において示された条件追加部１２ｂのインバータゲートＧ２３を除去した構成を有している。即ち、条件追加部１５ｂは、貫通検出部１５ａのインバータゲートＧ２０の出力を遅延時間τだけ遅延させる遅延回路２１と、インバータゲートＧ２０の出力及び遅延回路Ｇ２１の出力を受ける２つの入力端を有するＮＡＮＤゲートＧ２２とで構成されている。
【０１０３】
また強制論理付与部１５ｃは、ＰＭＯＳトランジスタＱ１５，Ｑ１６を有する。ＰＭＯＳトランジスタＱ１５は、そのソース電極が電源電位点４に接続され、ゲート電極は条件追加部１５ｂの出力を受け、ドレイン電極が信号レベル変換回路７の出力が与えられる接続点Ｎ１３に接続されている。ＰＭＯＳトランジスタＱ１６は、そのソース電極が電源電位点４に接続され、ゲート電極が条件追加部１５ｂの出力を受け、ドレイン電極が信号レベル変換回路７の出力が与えられる接続点Ｎ２３に接続されている。
【０１０４】
条件追加部１５ｂの出力は接続点Ｎ３０において与えられ、これがＰＭＯＳトランジスタＱ１５，Ｑ１６に与えられる。条件追加部１５ｂの出力、及びＰＭＯＳトランジスタＱ１５，Ｑ１６がオンする条件は、実施の形態１と比較していずれも相補的な論理関係にある。このため、ＰＭＯＳトランジスタＱ１５，Ｑ１６のオン・オフの動作は、実施の形態１におけるＮＭＯＳトランジスタＱ１３，Ｑ１４のオン・オフの動作と同一になる。
【０１０５】
但しＰＭＯＳトランジスタＱ１５，Ｑ１６がオンすることにより、接続点Ｎ１３，Ｎ２３のいずれにも論理“Ｈ”に対応する第２電源電位ＶＤＤ２が与えられるので、実施の形態１の場合とは異なりＮＭＯＳトランジスタＱ９ａ，Ｑ１０はそれぞれオン、オフして、入出力端子１には“Ｈ”レベルが与えられる。勿論、貫通電流が流れることはない。
【０１０６】
なお、ＰＭＯＳトランジスタＱ１５，Ｑ１６のゲート絶縁膜は、インバータゲートＧ１〜Ｇ１１を構成するＭＯＳトランジスタのゲート絶縁膜よりも厚い。
【０１０７】
図１５はこの実施の形態の変形の構成を示す回路図である。同図においては図１４と比較して、リセット回路１５がリセット回路１５１で置換された構成が示されている。そしてリセット回路１５１は強制論理付与部１５ｃを強制論理付与部１５ｄで置換した構成を有している。強制論理付与部１５ｄは強制論理付与部１５ｃからＰＭＯＳトランジスタＱ１５を省いた構成を採っている。
【０１０８】
リセット回路１５が接続点Ｎ１３に強制的に与える論理は“Ｈ”であるが、接続点Ｎ１３にはリセット回路１５が動作するまでもなく、貫通電流が流れるという問題点が生じる場合には論理“Ｈ”が与えられていた。従って、ＰＭＯＳトランジスタＱ１５の導通／非導通はＮＭＯＳトランジスタＱ９ａの動作に影響を与えることがなく、これを省略することができる。
【０１０９】
実施の形態５：
図１６はこの発明の実施の形態５にかかる信号レベル変換機能付半導体集積回路装置の入出力回路の構成を示す回路図である。ここで示された回路は、実施の形態４において示された回路のリセット回路１５をリセット回路１６に置換した構成を有している。
【０１１０】
リセット回路１６は、貫通検出部１６ａと、条件追加部１６ｂと、強制論理付与部１６ｃとから構成されている。貫通検出部１６ａは実施の形態２における貫通検出部１３ａと同一であり、ＮＯＲゲートＧ２４は接続点Ｎ１６，Ｎ２５のそれぞれに接続された２つの入力端を有する。条件追加部１６ｂ及び強制論理付与部１６ｃはそれぞれ実施の形態４において示された条件追加部１５ｂ及び強制論理付与部１５ｃと同一である。
【０１１１】
貫通検出部１６ａは貫通検出部１５ａとは相補的な論理を入力するので、条件追加部１６ｂに対して与える貫通検出信号は、実施の形態４において条件追加部１５ｂに対して与えられる貫通検出信号と同一である。従って、実施の形態５も実施の形態４と同様の効果が得られる。
【０１１２】
図１７は図１５に示された変形と同一の思想による変形をこの実施の形態についても施した構成を示している。図１７においては図１６と比較して、リセット回路１６がリセット回路１６１で置換された構成が示されている。そしてリセット回路１６１は強制論理付与部１６ｃを強制論理付与部１６ｄで置換した構成を有している。強制論理付与部１６ｄは強制論理付与部１６ｃからＰＭＯＳトランジスタＱ１５を省いた構成を採っている。
【０１１３】
よって、実施の形態５の変形においても実施の形態４の変形と同様の効果が得られる。
【０１１４】
実施の形態６：
図１８はこの発明の実施の形態６にかかる信号レベル変換機能付半導体集積回路装置の入出力回路の構成を示す回路図である。ここで示された回路は、実施の形態４において示された回路のリセット回路１５をリセット回路１７に置換した構成を有している。
【０１１５】
リセット回路１７は、貫通検出部１７ａと、条件追加部１７ｂと、強制論理付与部１７ｃとから構成されている。貫通検出部１７ａは実施の形態３における貫通検出部１４ａと同一であり、条件追加部１７ｂは実施の形態３における条件追加部１４ｂにインバータゲートＧ２３を付加した構成となっている。即ちＮＯＲゲートＧ３０の出力は、インバータゲートＧ２３によって反転されて強制論理付与部１７ｃに与えられる。強制論理付与部１７ｃは実施の形態４において示された強制論理付与部１５ｃと同一である。
【０１１６】
実施の形態６における強制論理付与部１７ｃは、実施の形態３における強制論理付与部１４ｃとは相補的な論理によって動作する。これは強制論理付与部１４ｃがＮＭＯＳトランジスタＱ１３，Ｑ１４から構成されているのに対して、強制論理付与部１７ｃがＰＭＯＳトランジスタＱ１５，Ｑ１６から構成されていることによる。
【０１１７】
一方、条件追加部１７ｂはインバータゲートＧ２３の出力によって実施の形態３の条件追加部１４ｂと相補的な論理を出力する。従って、実施の形態６も実施の形態４と同様の効果が得られる。
【０１１８】
図１９は図１５に示された変形と同一の思想による変形をこの実施の形態についても施した構成を示している。図１９においては図１８と比較して、リセット回路１７がリセット回路１７１で置換された構成が示されている。そしてリセット回路１７１は強制論理付与部１７ｃを強制論理付与部１７ｄで置換した構成を有している。強制論理付与部１７ｄは強制論理付与部１７ｃからＰＭＯＳトランジスタＱ１５を省いた構成を採っている。
【０１１９】
よって、実施の形態６の変形においても実施の形態４の変形と同様の効果が得られる。
【０１２０】
実施の形態７：
図２０はこの発明の実施の形態７にかかる信号レベル変換機能付半導体集積回路装置の入出力回路の構成を示す回路図である。ここで示された回路は、実施の形態１において示された回路のバッファ回路８ａをバッファ回路８ｂに置換した構成を有している。
【０１２１】
そしてバッファ回路８ｂはバッファ回路８ａのインバータゲートＧ１８及びＮＭＯＳトランジスタＱ９ａをＰＭＯＳトランジスタＱ９ｂに置換した構成となっている。ＰＭＯＳトランジスタＱ９ｂに与えられる論理はＮＭＯＳトランジスタ９ａに与えられる論理と相補的なものであるので、実施の形態７においても実施の形態１と同様の効果が得られる。
【０１２２】
図２１乃至図２３はそれぞれ図４乃至図６に示された変形と同一の思想による変形をこの実施の形態についても施した構成を示している。
【０１２３】
よって、実施の形態７の変形においても実施の形態１の変形と同様の効果が得られる。
【０１２４】
実施の形態８：
図２４はこの発明の実施の形態８にかかる信号レベル変換機能付半導体集積回路装置の入出力回路の構成を示す回路図である。ここで示された回路は、実施の形態２において示された回路のバッファ回路８ａをバッファ回路８ｂに置換した構成を有している。従って、実施の形態８においても実施の形態２と同様の効果が得られる。
【０１２５】
図２５乃至図２７はそれぞれ図４乃至図６に示された変形と同一の思想による変形をこの実施の形態についても施した構成を示している。
【０１２６】
よって、実施の形態８の変形においても実施の形態１の変形と同様の効果が得られる。
【０１２７】
実施の形態９：
図２８はこの発明の実施の形態９にかかる信号レベル変換機能付半導体集積回路装置の入出力回路の構成を示す回路図である。ここで示された回路は、実施の形態３において示された回路のバッファ回路８ａをバッファ回路８ｂに置換した構成を有している。従って、実施の形態９においても実施の形態３と同様の効果が得られる。
【０１２８】
図２９及び図３０はそれぞれ図４及び図５に示された変形と同一の思想による変形をこの実施の形態についても施した構成を示している。
【０１２９】
よって、実施の形態９の変形においても実施の形態１の変形と同様の効果が得られる。
【０１３０】
実施の形態１０：
図３１はこの発明の実施の形態１０にかかる信号レベル変換機能付半導体集積回路装置の入出力回路の構成を示す回路図である。ここで示された回路は、実施の形態４において示された回路のバッファ回路８ａをバッファ回路８ｂに置換した構成を有している。従って、実施の形態１０においても実施の形態４と同様の効果が得られる。
【０１３１】
図３２は図１５に示された変形と同一の思想による変形をこの実施の形態についても施した構成を示している。
【０１３２】
よって、実施の形態１０の変形においても実施の形態４の変形と同様の効果が得られる。
【０１３３】
実施の形態１１：
図３３はこの発明の実施の形態１１にかかる信号レベル変換機能付半導体集積回路装置の入出力回路の構成を示す回路図である。ここで示された回路は、実施の形態５において示された回路のバッファ回路８ａをバッファ回路８ｂに置換した構成を有している。従って、実施の形態１１においても実施の形態５と同様の効果が得られる。
【０１３４】
図３４は図１５に示された変形と同一の思想による変形をこの実施の形態についても施した構成を示している。
【０１３５】
よって、実施の形態１１の変形においても実施の形態４の変形と同様の効果が得られる。
【０１３６】
実施の形態１２：
図３５はこの発明の実施の形態１２にかかる信号レベル変換機能付半導体集積回路装置の入出力回路の構成を示す回路図である。ここで示された回路は、実施の形態６において示された回路のバッファ回路８ａをバッファ回路８ｂに置換した構成を有している。従って、実施の形態１２においても実施の形態６と同様の効果が得られる。
【０１３７】
図３６は図１５に示された変形と同一の思想による変形をこの実施の形態についても施した構成を示している。
【０１３８】
よって、実施の形態１２の変形においても実施の形態４の変形と同様の効果が得られる。
【０１３９】
実施の形態１３：
図３７はこの発明の実施の形態１３にかかる出力バッファ回路の構成を示す断面図であり、図４６及び第１乃至実施の形態６に共通して記載されたＮＭＯＳプッシュプルバッファを構成するＮＭＯＳトランジスタＱ９ａ，Ｑ１０の構造が示されている。
【０１４０】
第１電源電位ＶＤＤ１にバイアスされたｎ型半導体基板上にｐ-ウエルが一対形成され、これらのそれぞれにおいてＮＭＯＳトランジスタＱ９ａ，Ｑ１０が形成されている。いずれのｐ-ウエルにも、ソースＳ及びドレインＤとなる一対のｎ+領域と、ｐ-ウエルのウエル電位を決定するウエル電極Ｗとなるｐ+領域とが設けられている。
【０１４１】
ＮＭＯＳトランジスタＱ９ａのソースＳは入出力端子１に、ゲート電極Ｇは接続点Ｎ１７に、ドレインＤは電源電位点４に、それぞれ接続されている。そして金属配線２４でウエル電極Ｗと入出力端子１とを接続している。ＮＭＯＳトランジスタＱ１０のソースＳ及びウエル電極Ｗは共通して接地電位点５に、ゲート電極Ｇは接続点Ｎ２６に、ドレインＤは入出力端子１に、それぞれ接続されている。
【０１４２】
この様に構成されたＮＭＯＳトランジスタＱ９ａ，Ｑ１０を用いた構成においては、トランジスタＱ９ａのウエル電位が入出力端子１と同電位に保たれるので、ソースＳとｐ-ウエルとの間にバイアスがかからない。よって、“Ｈ”レベルを入出力端子１に出力する場合には、バイアスがかからないために入出力端子における電位は（ＶＤＤ２−ＶTN）（Ｖ）になり、従来より“Ｈ”レベルの出力電位を高くすることができる。したがって相補的な論理レベル“Ｈ”，“Ｌ”に対応する電位の差を広げることができる。
【０１４３】
実施の形態１４：
図３８はこの発明の実施の形態１４にかかる出力バッファ回路の構成を示す断面図であり、図３７に示された実施の形態１３の構造に対して、金属配線２４をダイオード２５に置換した構成を有している。ダイオード２５のアノードはＮＭＯＳトランジスタＱ９ａのウエル電極Ｗに、カソードは入出力端子１に、それぞれ接続されている。
【０１４４】
実施の形態１３のようにＮＭＯＳトランジスタＱ９ａのウエル電極Ｗと入出力端子１とを金属配線２４で接続した場合には、入出力端子１にｎ型半導体基板の電位以上の信号が出力された場合、ＮＭＯＳトランジスタＱ９ａのｐ-ウエルとｎ型半導体基板との間の寄生のｐｎ接合が順バイアスされてしまう。そのため、例えばｎ型半導体基板が第１電源電位ＶＤＤ１にバイアスされている状態で、入出力端子１がほぼ第２電源電位ＶＤＤ２である“Ｈ”レベルを出力するような場合には、入出力端子１から金属配線２４、ウエル電極Ｗ、ｐ-ウエル、ｎ型半導体基板をこの順に経由して、第１電源電位ＶＤＤ１を与える電源へ向かって不要な電流が流れ込んでしまう。
【０１４５】
このような電流は、入出力端子１へとバッファ回路８ａが出力信号を与える場合のみならず、入出力端子１へと外部デバイスからの信号が入力された場合にも起こり得る。つまり外部デバイスから入出力端子１へ与えられた信号の電位が、ｎ型半導体基板の電位より高ければ、ｐｎ接合が順バイアスされ、入出力端子１からｎ型半導体基板に不所望の電流が流れてしまう。
【０１４６】
しかし、この実施の形態１４によればダイオード２５を、その順方向が寄生のｐｎ接合の逆方向に向くように接続するので、上記不要な電流を阻止することができる。
【０１４７】
実施の形態１５：
図３９はこの発明の実施の形態１５の構成を示す概念図であり、実施の形態１４において示されたダイオード２５を示している。ｎ形ポリシリコン層３０とｐ形ポリシリコン層３１はｐｎ接合を形成し、端子３２，３３はそれぞれｎ形ポリシリコン層３０及びｐ形ポリシリコン層３１に接続されて、それぞれダイオード２５のカソード及びアノードとして機能する。
【０１４８】
本実施の形態は、実施の形態１４に記載されたダイオード２５の形成方法の一例を示したものであり、ｎ形ポリシリコン層３０とｐ形ポリシリコン層３１は、図３８に示されたｎ型半導体基板とは別に、例えば上方に形成されることが望ましい。ｎ型半導体基板中にダイオード２５を形成すると、不要な順バイアス条件で不所望の電流パスが形成される恐れがあるからである。
【０１４９】
実施の形態１６：
図４０はこの発明の実施の形態１６にかかる出力バッファ回路の構成を示す断面図であり、図１６に示された実施の形態１４の構造に対して、ダイオード２５をツェナーダイオード２６に置換した構成を有している。ツェナーダイオード２６のアノードはＮＭＯＳトランジスタＱ９ａのウエル電極Ｗに、カソードは入出力端子１に、それぞれ接続されている。
【０１５０】
本実施の形態のようにツェナーダイオード２６を用いても、その順方向が寄生のｐｎ接合の逆方向に向くように接続されるので、不要な電流を阻止することができる。
【０１５１】
実施の形態１７：
図４１はこの発明の実施の形態１７にかかる出力バッファ回路の構成を示す断面図であり、図３８に示された実施の形態１４の構造に対して、ダイオード２５を抵抗２７に置換した構成を有している。即ち、ＮＭＯＳトランジスタＱ９ａのウエル電極Ｗ及び入出力端子１は互いに抵抗２７によって接続されている。
【０１５２】
入出力端子１における信号の電位がｎ型半導体基板の電位より高い場合に、寄生のｐｎ接合が順バイアスされて流れる不要な電流は、その大きさが抵抗２７によって抑制される。
【０１５３】
実施の形態１８：
図４２はこの発明の実施の形態１８にかかる出力バッファ回路の構成を示す断面図であり、図４１に示された実施の形態１７の構造に対して、抵抗２７を可変抵抗器２８に置換した構成を有している。ＮＭＯＳトランジスタＱ９ａの入出力端子１からウエル電極Ｗに流れる電流量を可変抵抗器２８が抑制するので、図３７で入出力端子１から金属配線２４、ウエル電極Ｗ、ｐ-ウエル、ｎ型半導体基板をこの順に経由して流れる不要な電流を抑制することができる。
【０１５４】
実施の形態１９：
図４３はこの発明の実施の形態１９にかかる出力バッファ回路の構成を示す回路図である。従来の技術を示す図４４に対して、制御端付きの可変抵抗器２９を付加した構成を有している。但し信号レベル変換回路７の後半部よりも内部回路側の部分については適宜省略している。
【０１５５】
可変抵抗器２９は、その制御端に与えられる電位によって抵抗値が制御される。可変抵抗器２９はＮＭＯＳトランジスタＱ９ａのバックゲート（第１３乃至実施の形態１８のｐ-ウエルに相当する）と入出力端子１との間に接続される。また、可変抵抗器２９の制御端には接続点Ｎ１１に接続されている。
【０１５６】
可変抵抗器２９の抵抗値は、その制御端に与えられた電位によって制御されて可変である。よって、“Ｈ”レベルの論理に対応する電位が与えられた場合に低い抵抗値を、“Ｌ”レベルの論理に対応する電位が与えられた場合に高い抵抗値を、それぞれ採るように設定すれば、ＮＭＯＳトランジスタＱ９ａがオンするときにはバックゲートとソースとの間にバイアスが掛からないようにして入出力端子１に対して与える“Ｈ”レベルの電位を低下させないことができると共に、ＮＭＯＳトランジスタＱ９ａがオフするときにはｐ-ウエルとｎ型半導体基板の成す寄生のｐｎ接合を流れる電流を抑制することができる。
【０１５７】
即ち、入出力回路が入力状態のときは高抵抗値となるようにし、出力状態のときは可変抵抗器２９の抵抗値を所望値まで下げて出力には影響を与えないことが可能となる。
【０１５８】
勿論、可変抵抗器２９の制御端は接続点Ｎ１１ではなく、これと同論理を与える箇所、例えば接続点Ｎ１３，Ｎ１５，Ｎ１７やインバータゲートＧ７の入力端に接続することもできる。
【０１５９】
【作用】
この発明のうち請求項１にかかる出力バッファ回路において、第１のＭＯＳトランジスタのウエル電極が出力端子に接続されるので、第１のＭＯＳトランジスタがＯＮした場合であっても第１のＭＯＳトランジスタのウエルとソースの間にはバイアスがかからない。よって、第１のＭＯＳトランジスタのウエル電極が第２の電位に接続された場合のような、第１のＭＯＳトランジスタのしきい値電圧が上昇するという現象は生じない。
【０１６０】
この発明のうち請求項２にかかる出力バッファ回路において、第１の電位よりも前記第２の電位に近い第３の電位を印加することにより基板にバイアスを掛ける場合がある。かかる状況において、第１のＭＯＳトランジスタがＯＮすること等により出力端子に第１の電位近傍の電位が印加される場合もある。この際に、第１のウエルと基板の間に流れる電流は電流制限素子によって制限される。
【０１６１】
この発明のうち請求項３にかかる出力バッファ回路においては、電流制限素子は場合に応じて第１のウエルと出力端子との間の抵抗値を高めることができる。
【０１６２】
【発明の効果】
この発明のうち請求項１にかかる出力バッファ回路によれば、第１のＭＯＳトランジスタがＯＮする事により出力端子に与えられる電位が第１の電位へとより近づき、出力端子における電位のレベル差を大きくすることができる。
【０１６３】
この発明のうち請求項２にかかる出力バッファ回路によれば、不要な電流を抑制することができる。
【０１６４】
この発明のうち請求項３にかかる出力バッファ回路によれば、出力端子に第１の電位点及び第２の電位点のいずれをも接続する必要がない場合には出力端子をハイインピーダンス状態に保つことができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１の構成を示す回路図である。
【図２】  この発明の実施の形態１の動作を示すタイミングチャートである。
【図３】  この発明の実施の形態１の動作を示すタイミングチャートである。
【図４】  この発明の実施の形態１の変形の構成を示す回路図である。
【図５】  この発明の実施の形態１の変形の構成を示す回路図である。
【図６】  この発明の実施の形態１の変形の構成を示す回路図である。
【図７】  この発明の実施の形態２の構成を示す回路図である。
【図８】  この発明の実施の形態２の変形の構成を示す回路図である。
【図９】  この発明の実施の形態２の変形の構成を示す回路図である。
【図１０】  この発明の実施の形態２の変形の構成を示す回路図である。
【図１１】この発明の実施の形態３の構成を示す回路図である。
【図１２】  この発明の実施の形態３の変形の構成を示す回路図である。
【図１３】  この発明の実施の形態３の変形の構成を示す回路図である。
【図１４】  この発明の実施の形態４の構成を示す回路図である。
【図１５】  この発明の実施の形態４の変形の構成を示す回路図である。
【図１６】  この発明の実施の形態５の構成を示す回路図である。
【図１７】  この発明の実施の形態５の変形の構成を示す回路図である。
【図１８】  この発明の実施の形態６の構成を示す回路図である。
【図１９】  この発明の実施の形態６の変形の構成を示す回路図である。
【図２０】  この発明の実施の形態７の構成を示す回路図である。
【図２１】  この発明の実施の形態７の変形の構成を示す回路図である。
【図２２】  この発明の実施の形態７の変形の構成を示す回路図である。
【図２３】  この発明の実施の形態７の変形の構成を示す回路図である。
【図２４】  この発明の実施の形態８の構成を示す回路図である。
【図２５】  この発明の実施の形態８の変形の構成を示す回路図である。
【図２６】  この発明の実施の形態８の変形の構成を示す回路図である。
【図２７】  この発明の実施の形態８の変形の構成を示す回路図である。
【図２８】  この発明の実施の形態９の構成を示す回路図である。
【図２９】  この発明の実施の形態９の変形の構成を示す回路図である。
【図３０】  この発明の実施の形態９の変形の構成を示す回路図である。
【図３１】  この発明の実施の形態１０の構成を示す回路図である。
【図３２】  この発明の実施の形態１０の変形の構成を示す回路図である。
【図３３】  この発明の実施の形態１１の構成を示す回路図である。
【図３４】  この発明の実施の形態１１の変形の構成を示す回路図である。
【図３５】  この発明の実施の形態１２の構成を示す回路図である。
【図３６】  この発明の実施の形態１２の変形の構成を示す回路図である。
【図３７】  この発明の実施の形態１３の構成を示す断面図である。
【図３８】  この発明の実施の形態１４の構成を示す断面図である。
【図３９】  この発明の実施の形態１５の構成を示す概念図である。
【図４０】  この発明の実施の形態１６の構成を示す断面図である。
【図４１】  この発明の実施の形態１７の構成を示す断面図である。
【図４２】  この発明の実施の形態１８の構成を示す断面図である。
【図４３】  この発明の実施の形態１９の構成を示す回路図である。
【図４４】  従来の技術の構成の一例を示す回路図である。
【図４５】  従来の技術の構成の他の例を示す回路図である。
【図４６】  従来の技術の構成を示す断面図である。
【図４７】  従来の技術の構成を示す断面図である。
【符号の説明】
１  入出力端子、４  電源電位点、５  接地電位点、８ａ，８ｂ  バッファ回路、Ｑ９ａ，Ｑ１０  ＮＭＯＳトランジスタ、Ｑ９ｂ  ＰＭＯＳトランジスタ、１２〜１７  リセット回路、１２ａ〜１７ａ  貫通検出部、１２ｂ〜１７ｂ  条件追加部、１２ｃ〜１７ｃ，１２ｄ〜１７ｄ，１２ｅ〜１４ｅ  強制論理付与部、２５  ダイオード、２６  ツェナーダイオード、２７  抵抗、２８，２９  可変抵抗器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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