(57)【特許請求の範囲】
【請求項１】
一部がシリサイド化された部材を備えた半導体装置の製造方法であって、
基板の半導体層の上に金属膜を形成する工程（ａ）と、
第１の熱処理により、上記金属膜と上記半導体層との間でシリサイド化反応を起こさせて、上記半導体層の上に多結晶構造の第１のシリサイド膜を形成する工程（ｂ）と、
上記工程（ｂ）の後、上記金属膜の未反応部を除去する工程（ｃ）と、
上記第１のシリサイド膜内に窒素イオンを注入して、上記第１のシリサイド膜をアモルファス構造の第２のシリサイド膜に変える工程（ｄ）と、
第２の熱処理により、上記第２のシリサイド膜をアモルファス構造から多結晶構造の第３のシリサイド膜に変えて、該第３のシリサイド膜を上記部材の少なくとも一部とする工程（ｅ）とを含み、
上記工程（ｄ）では、上記第１のシリサイド膜下の上記半導体層内まで上記窒素イオンを注入して、上記半導体層の表面部をアモルファス化することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
上記半導体層は、ＭＩＳＦＥＴのゲート電極の一部であり、
上記工程（ａ）の前に、ポリシリコン膜を堆積する工程と、
上記工程（ａ）の前又は後に、上記ゲート電極を形成する工程とをさらに含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
上記半導体層は、ＭＩＳＦＥＴのソース・ドレイン領域の一部であり、
上記工程（ａ）の前に、
上記半導体層を含む活性領域の上に、ゲート絶縁膜及びゲート電極を形成する工程と、
上記ゲート電極の側面上に絶縁体サイドウォールを形成する工程と、
上記活性領域のうち上記ゲート電極の両側方に位置する領域にソース・ドレイン領域を形成する工程とをさらに含むことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｃ）の後で上記工程（ｄ）の前に、基板上に保護膜を形成する工程をさらに含み、
上記工程（ｄ）では、上記保護膜越しに上記シリサイド膜にイオン注入を行なうことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
上記保護膜を形成する工程は、上記シリサイド膜が凝集しない温度で行なわれることを特徴する半導体装置の製造方法。
【請求項６】
請求項４記載の半導体装置の製造方法において、
上記保護膜を形成する工程は、上記第１の熱処理時の温度以下の温度で行なわれることを特徴とする半導体装置の製造方法。
【請求項７】
一部がシリサイド化された部材を備えた半導体装置の製造方法であって、
基板の半導体層の上に第１の金属膜を形成する工程（ａ）と、
第１の熱処理により、上記第１の金属膜と上記半導体層との間でシリサイド化反応を起こさせて、上記半導体層の上に金属リッチな第１のシリサイド膜を形成する工程（ｂ）と、
上記工程（ｂ）の後、上記第１の金属膜の未反応部を除去する工程（ｃ）と、
上記工程（ｃ）の後、基板上に上記第１の金属膜よりも薄い第２の金属膜を堆積する工程（ｄ）と、
上記工程（ｄ）の後、上記第２の金属膜が形成された状態で、上記第１の熱処理よりも温度の高い第２の熱処理を行うことにより、上記第１のシリサイド膜がシリコンリッチな構造に変化した部分と、上記第２の金属膜がシリサイド化された部分とからなる第２のシリサイド膜を形成し、該第２のシリサイド膜を上記部材の少なくとも一部とする工程（ｅ）とを含み、
上記第１の熱処理は、４００〜５００℃の温度で行い、
上記第２の熱処理は、８００〜９００℃の温度で行うことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
上記半導体層は、ＭＩＳＦＥＴのゲート電極の一部であり、
上記工程（ａ）の前に、ポリシリコン膜を堆積する工程と、
上記工程（ａ）の前又は後に、上記ゲート電極を形成する工程とをさらに含むことを特徴とする半導体装置の製造方法。
【請求項９】
請求項７又は８記載の半導体装置の製造方法において、
上記半導体層は、ＭＩＳＦＥＴのソース・ドレイン領域の一部であり、
上記工程（ａ）の前に、
上記半導体層を含む基板領域の上に、ゲート絶縁膜及びゲート電極を形成する工程と、
上記ゲート電極の側面上に絶縁体サイドウォールを形成する工程と、
上記基板領域のうち上記ゲート電極の両側方に位置する領域にソース・ドレイン領域を形成する工程とをさらに含むことを特徴とする半導体装置の製造方法。
【請求項１０】
一部がシリサイド化された部材を備えた半導体装置の製造方法であって、
基板の半導体層の上に第１の金属膜を形成する工程（ａ）と、
第１の熱処理により、上記第１の金属膜と上記半導体層との間でシリサイド化反応を起こさせて、上記半導体層の上に金属リッチな第１のシリサイド膜を形成する工程（ｂ）と、
上記工程（ｂ）の後、上記第１の金属膜の未反応部を除去する工程（ｃ）と、
第２の熱処理により、上記第１のシリサイド膜をシリコンリッチな第２のシリサイド膜に変化させる工程（ｄ）と、
上記工程（ｄ）の後、基板上に第２の金属膜を堆積する工程（ｅ）と、
第３の熱処理により、上記第２の金属膜と上記半導体層との間でシリサイド化反応を起こさせて、上記半導体層の上に金属リッチな第３のシリサイド膜を形成する工程（ｆ）と、
第４の熱処理により、上記第３のシリサイド膜をシリコンリッチな第４のシリサイド膜に変化させて、上記第２のシリサイド膜及び第４のシリサイド膜を上記部材の少なくとも一部とする工程（ｇ）とを含み、
上記第１の金属膜はチタン膜であり、上記第２の金属膜はコバルト膜であり、
上記第１のシリサイド膜及び上記第２のシリサイド膜は、チタンシリサイド膜であり、
上記第３のシリサイド膜及び上記第４のシリサイド膜は、コバルトシリサイド膜であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
上記半導体層は、ＭＩＳＦＥＴのゲート電極の一部であり、
上記工程（ａ）の前に、ポリシリコン膜を堆積する工程と、
上記工程（ａ）の前又は後に、上記ゲート電極を形成する工程とをさらに含むことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０又は１１記載の半導体装置の製造方法において、
上記半導体層は、ＭＩＳＦＥＴのソース・ドレイン領域の一部であり、
上記工程（ａ）の前に、
上記半導体層を含む基板領域の上に、ゲート絶縁膜及びゲート電極を形成する工程と、
上記ゲート電極の側面上に絶縁体サイドウォールを形成する工程と、
上記基板領域のうち上記ゲート電極の両側方に位置する領域にソース・ドレイン領域を形成する工程とをさらに含むことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１０〜１２のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｆ）では、上記第１のシリサイド膜を上記第２のシリサイド膜に変える際に、上記第２のシリサイド膜に分断部分が生じ上記半導体層の一部が露出しており、
上記工程（ｇ）では、上記半導体層の露出した一部と上記第２の金属膜との間でシリサイド化反応を生じさせることを特徴とする半導体装置の製造方法。
【請求項１４】
半導体層を有する基板と、
上記半導体層の上に形成され、第１の金属のシリサイド膜と第２の金属のシリサイド膜とを一体化してなるシリサイド層とを備え、
上記第１の金属のシリサイド膜は、チタンシリサイド膜であり、
上記第２の金属のシリサイド膜は、コバルトシリサイド膜であり、
上記第１の金属のシリサイド膜には、結晶粒の凝集による分断部分があり、
上記第２の金属のシリサイド膜は、少なくとも上記第１の金属のシリサイド膜の分断部分に形成されていることを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
上記半導体層及び上記シリサイド層とによって、ＭＩＳＦＥＴのゲート電極が構成されていることを特徴とする半導体装置。
【請求項１６】
請求項１４又は１５記載の半導体装置において、
上記半導体層及び上記シリサイド層とによって、ＭＩＳＦＥＴのソース・ドレイン領域が構成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に金属をシリサイド化させてなるシリサイド層を形成する方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の微細化・高集積化につれて、ＭＩＳ型半導体装置のゲート電極や拡散層の低抵抗化を図るための方法として、コバルト（Ｃｏ），チタン（Ｔｉ），タングステン（Ｗ）などの金属膜を用いて自己整合的にゲート電極や拡散層にシリサイド膜を形成する，いわゆるサリサイドプロセスがよく知られている。以下、従来のサリサイドプロセスを用いた半導体装置の製造方法について説明する。
【０００３】
図１０（ａ）〜図１０（ｅ）は、従来例のサリサイドプロセスを用いた半導体装置の製造工程を示す断面図である。
【０００４】
まず、図１０（ａ）に示す工程で、半導体基板１０１に活性領域を囲むトレンチ型の素子分離用絶縁膜１０２を形成した後、半導体基板１０１の活性領域上にシリコン酸化膜からなるゲート絶縁膜１０３を形成する。その後、基板上にポリシリコン膜を堆積した後、リソグラフィ及びドライエッチングにより、ポリシリコン膜をパターニングして、ゲート絶縁膜１０３上にゲート電極１０４を形成する。その後、ゲート電極１０４および素子分離用絶縁膜１０２をマスクとして活性領域に低濃度の不純物イオンを注入して、ＬＤＤ領域１０５をゲート電極１０４に対して自己整合的に形成する。その後、基板上にＣＶＤ法によって酸化膜を堆積し、この酸化膜をエッチバックすることにより、ゲート電極１０４の側面上に酸化膜からなるサイドウォール１０６を形成する。その後、ゲート電極１０４、サイドウォール１０６および素子分離用絶縁膜１０２をマスクとして活性領域に高濃度の不純物イオンを注入して、高濃度ソース・ドレイン領域１０７をゲート電極１０４に対して自己整合的に形成する。
【０００５】
次に、図１０（ｂ）に示す工程で、スパッタリング法により、基板上に、コバルト膜１０８を堆積した後、コバルト膜１０８上に窒化チタン膜１０９を堆積する。
【０００６】
次に、図１０（ｃ）に示す工程で、窒素ガス雰囲気中で、半導体基板１０１に４００〜５００℃程度の温度で第１の短時間熱処理（ＲＴＡ）を施し、ゲート電極１０４及び高濃度ソース・ドレイン領域１０７の露出している部分においてシリコン（Ｓｉ）とコバルト（Ｃｏ）とを反応させてコバルトリッチな第１のコバルトシリサイド膜１１０ａ（ＣｏＳｉとＣｏ2 Ｓｉとの混合体）を形成する。このとき、コバルト膜１０８のうちサイドウォール１０６及び素子分離用絶縁膜１０２などの絶縁膜上に位置する部分はシリサイド化されることはなく、未反応のままのコバルト膜１０８ａが残存する。
【０００７】
次に、図１０（ｄ）に示す工程で、硫酸と過酸化水素水の混合液などの溶液を用いて、窒化チタン膜１０９及び未反応のまま残存するコバルト膜１０８ａを選択的に除去することによって、ゲート電極１０４及び高濃度ソース・ドレイン領域１０７上に多結晶体の第１のコバルトシリサイド膜１１０ａを選択的に残置させる。
【０００８】
次に、図１０（ｅ）に示す工程で、窒素ガス雰囲気中で、半導体基板１０１を８００〜９００℃程度の温度で第２の短時間熱処理（ＲＴＡ）を行い、第１のコバルトシリサイド膜１１０ａを構造的に安定な第２のコバルトシリサイド膜１１０ｂ（ＣｏＳｉ2 膜）に変換する。この結果、第２のコバルトシリサイド膜１１０ｂのシート抵抗は第１のコバルトシリサイド膜１１０ａのシート抵抗よりも小さくなり、ゲート電極１０４及び高濃度ソース・ドレイン領域１０７の低抵抗化を図ることができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、上述のような従来のサリサイドプロセスを用いた半導体装置の製造方法においては、シリサイド膜の凝集による影響を受けやすく、シリサイド膜の抵抗値が高抵抗化するという不具合があった。ゲート電極やソース・ドレイン領域の上に、シリサイド化反応によって形成されたコバルトシリサイドの結晶粒は、６５０℃以上の熱処理を受けると凝集するという性質を有する。そのため、安定なコバルトシリサイド膜を形成するために必要な第２の短時間熱処理（８００〜９００℃）を行なうと、結晶粒の凝集によって、コバルトシリサイド膜の一部が破断したり、極端に薄くなるという現象が見られた。
【００１０】
図１１（ａ），（ｂ）は、それぞれ図１０（ｃ），（ｅ）の工程における半導体装置の形状を示す断面図である。図１１（ａ）に示すように、第１の短時間熱処理後に未反応なコバルト膜を除去して形成したコバルトシリサイド膜１１０ａは、比較的小さな粒径を有する多くの結晶が連続した厚みのほぼ均一な１つの膜となっている。しかしながら、図１１（ｂ）に示すように、第２の短時間熱処理によってコバルト結晶粒が凝集して合体し各結晶の粒径が増大することによって、部分的に膜厚が極端に薄くなって第２のコバルトシリサイド膜１１０ｂの厚みの均一性が失われたり、第２のコバルトシリサイド膜１１０ｂの分断部分１１１が生じてコバルトシリサイド膜の連続性が失われることがある。その結果、第２のコバルトシリサイド膜１１０ｂの導電性が悪化し抵抗値が大幅に増大するため、ゲート電極１０４及び高濃度ソース・ドレイン領域１０７の低抵抗化が難しくなってきている。
【００１１】
このようなシリサイド膜中の結晶粒の凝集の原因は以下のように考えられる。コバルトシリサイド膜が６５０℃以上の温度になると、各結晶粒中のコバルト原子が表面拡散をし始め、このコバルト原子の移動に応じて界面エネルギーが最小になるように、各結晶粒が移動する流動化が生じて全体の構造が変化する。つまり、結晶方位の近い複数の結晶粒同士が合体して１つの結晶粒になったり、ある結晶粒が粒界部分を取り込んで大きな結晶粒に成長するなど、結晶粒の凝集が生じると考えられている。
【００１２】
特に、最近では、ゲート長が０．１μｍ程度になるなどゲート電極，配線などの寸法が細線化されているので、上述のような凝集が生じると抵抗値の増大だけでなくシリサイド配線の断線をも引き起こすおそれがある。また、最近では、ソース・ドレイン領域もシャロー化されて浅くなっていることから、結晶粒の凝集による部分的な結晶粒の粗大化などが生じると、シリサイド膜の一部がＰＮ接合部に極端に近づくことによって接合リークが増大するおそれもある。
【００１３】
本発明の目的は、シリサイド膜中の結晶粒の凝集による結晶粒の粗大化，不均一化を抑制する手段を講ずることにより、低抵抗で信頼性の高いシリサイド膜を有する半導体装置及びその製造方法を提供することである。
【００１４】
【課題を解決するための手段】
本発明の第１の半導体装置の製造方法は、一部がシリサイド化された部材を備えた半導体装置の製造方法であって、基板の半導体層の上に金属膜を形成する工程（ａ）と、第１の熱処理により、上記金属膜と上記半導体層との間でシリサイド化反応を起こさせて、上記半導体層の上に多結晶構造の第１のシリサイド膜を形成する工程（ｂ）と、上記工程（ｂ）の後、上記金属膜の未反応部を除去する工程（ｃ）と、上記第１のシリサイド膜内に不純物イオンを注入して、上記第１のシリサイド膜をアモルファス構造の第２のシリサイド膜に変える工程（ｄ）と、第２の熱処理により、上記第２のシリサイド膜をアモルファス構造から多結晶構造の第３のシリサイド膜に変えて、該第３のシリサイド膜を上記部材の少なくとも一部とする工程（ｅ）とを含み、上記工程（ｄ）では、上記第１のシリサイド膜下の上記半導体層内まで上記不純物イオンを注入して、上記半導体層の表面部をアモルファス化する方法である。
【００１５】
この方法により、第１のシリサイド膜がいったんアモルファス状態の第２のシリサイド膜になった時点で多結晶構造が破壊されるので、その後成長した第３のシリサイド膜中の結晶粒は第１のシリサイド膜の結晶粒とは独立に新たに成長したものである。したがって、第３のシリサイド膜中の結晶粒の凝集による粗大化を抑制することができ、分断部分のない厚みがほぼ均一な連続したシリサイド膜を有する半導体装置を形成することができる。そして、工程（ｄ）では、上記半導体層内まで上記不純物イオンを注入して、上記半導体層の表面部をアモルファス化することにより、第３のシリサイド膜の結晶粒がより均一に成長するので、半導体層がゲート電極である場合にはゲート抵抗をより小さくすることができ、半導体層がソース・ドレイン領域である場合にはスパイク反応が抑制され接合リークの小さい半導体装置が得られる。
【００１６】
上記半導体層を、ＭＩＳＦＥＴのゲート電極の一部とし、上記工程（ａ）の前に、ポリシリコン膜を堆積する工程と、上記工程（ａ）の前又は後に、上記半導体層となる上記ゲート電極を形成する工程とをさらに含むことにより、断線のない低抵抗化されたゲート電極を有するＭＩＳＦＥＴを形成することができる。
【００１７】
上記半導体層を、ＭＩＳＦＥＴのソース・ドレイン領域の一部とし、上記工程（ａ）の前に、上記半導体層を含む活性領域の上に、ゲート絶縁膜及びゲート電極を形成する工程と、上記ゲート電極の側面上に絶縁体サイドウォールを形成する工程と、上記活性領域のうち上記ゲート電極の両側方に位置する領域に上記半導体層となるソース・ドレイン領域を形成する工程とをさらに含むことにより、ソース・ドレイン領域にゲート電極に対して自己整合的にシリサイド層を設けることができる。
【００１８】
上記工程（ｃ）の後で上記工程（ｄ）の前に、基板上に保護膜を形成する工程をさらに含み、上記工程（ｄ）では、上記保護膜越しに上記シリサイド膜にイオン注入を行なうことにより、保護膜によるシリサイド結晶粒の流動を抑制する機能がさらに付加されるので、より確実に上述の効果を発揮することができる。
【００１９】
その場合、上記保護膜を形成する工程は、上記シリサイド膜が凝集しない温度で行なわれることが好ましい。
【００２０】
また、上記保護膜を形成する工程は、上記第１の熱処理時の温度以下の温度で行なわれることが好ましい。
【００２１】
上記工程（ｄ）では、上記不純物イオンとしてシリコンイオンを用いることにより、シリサイド化反応によるシリコンの消費を補うことができ、スパイク反応の要請効果がより顕著に発揮される。
【００２２】
本発明の第２の半導体装置の製造方法は、一部がシリサイド化された部材を備えた半導体装置の製造方法であって、基板の半導体層の上に第１の金属膜を形成する工程（ａ）と、第１の熱処理により、上記第１の金属膜と上記半導体層との間でシリサイド化反応を起こさせて、上記半導体層の上に金属リッチな第１のシリサイド膜を形成する工程（ｂ）と、上記工程（ｂ）の後、上記第１の金属膜の未反応部を除去する工程（ｃ）と、上記工程（ｃ）の後、基板上に上記第１の金属膜よりも薄い第２の金属膜を堆積する工程（ｄ）と、上記工程（ｄ）の後、上記第２の金属膜が形成された状態で、上記第１の熱処理よりも温度の高い第２の熱処理を行うことにより、上記第１のシリサイド膜がシリコンリッチな構造に変化した部分と、上記第２の金属膜がシリサイド化された部分とからなる第２のシリサイド膜を形成し、該第２のシリサイド膜を上記部材の少なくとも一部とする工程（ｅ）とを含み、上記第１の熱処理は、４００〜５００℃の温度で行い、上記第２の熱処理は、８００〜９００℃の温度で行う方法である。
【００２３】
この方法により、第２の金属膜が第１の金属膜よりも薄いことで、第２の金属膜のうち半導体層と接していない領域へのシリサイド膜の侵入による短絡などの不具合は回避される。
【００２４】
本発明の第３の半導体装置の製造方法は、基板の半導体層の上に第１の金属膜を形成する工程（ａ）と、第１の熱処理により、上記第１の金属膜と上記半導体層との間でシリサイド化反応を起こさせて、上記半導体層の上に金属リッチな第１のシリサイド膜を形成する工程（ｂ）と、上記工程（ｂ）の後、上記第１の金属膜の未反応部を除去する工程（ｃ）と、第２の熱処理により、上記第１のシリサイド膜をシリコンリッチな第２のシリサイド膜に変化させる工程（ｄ）と、上記工程（ｄ）の後、基板上に第２の金属膜を堆積する工程（ｅ）と、第３の熱処理により、上記第２の金属膜と上記半導体層との間でシリサイド化反応を起こさせて、上記半導体層の上に金属リッチな第３のシリサイド膜を形成する工程（ｆ）と、第４の熱処理により、上記第３のシリサイド膜をシリコンリッチな第４のシリサイド膜に変化させて、上記第２のシリサイド膜及び第４のシリサイド膜を上記部材の少なくとも一部とする工程（ｇ）とを含み、上記第１の金属膜はチタン膜であり、上記第２の金属膜はコバルト膜であり、上記第１のシリサイド膜及び上記第２のシリサイド膜は、チタンシリサイド膜であり、上記第３のシリサイド膜及び上記第４のシリサイド膜は、コバルトシリサイド膜である。
【００２５】
この方法により、第２の熱処理において第２のシリサイド膜中で結晶粒が凝集して分断部分が生じても、第２の金属膜がシリサイド化した第４のシリサイド膜により、分断部分が補われるので、分断部分のない連続したシリサイド膜を有する半導体装置が得られる。また、第２の金属膜が第１の金属膜よりも薄いことで、第２の金属膜のうち半導体層と接していない領域へのシリサイド膜の侵入による短絡などの不具合は回避される。そして、上記工程（ａ）では、上記第１の金属膜としてチタン膜を形成し、上記工程（ｇ）では、上記第２のシリサイド膜としてコバルト膜を形成することにより、反応温度の高いチタンシリサイドからなる第２のシリサイド膜中の結晶粒に影響を与えることなく、第３，第４の熱処理を行なうことができる。
【００２６】
本発明の第１の半導体装置は、半導体層を有する基板と、上記半導体層の上に形成され、第１の金属のシリサイド膜と第２の金属のシリサイド膜とを一体化してなるシリサイド層とを備え、上記第１の金属のシリサイド膜は、チタンシリサイド膜であり、上記第２の金属のシリサイド膜は、コバルトシリサイド膜であり、上記第１の金属のシリサイド膜には、結晶粒の凝集による分断部分があり、上記第２の金属のシリサイド膜は、少なくとも上記第１の金属のシリサイド膜の分断部分に形成されている。
【００２７】
これにより、第２のシリサイド膜中の結晶粒が凝集していても、第４のシリサイド膜によって凝集による結晶粒の存在部位の偏り，例えば分断部分や薄膜化した部分などが補われるので、比較的厚みが均一な連続したシリサイド層が得られる。上記第１の金属のシリサイド膜がチタンシリサイド膜であり、上記第２の金属のシリサイド膜がコバルトシリサイド膜であることにより、シリサイド化反応温度の相違を利用して、製造の容易化を図ることができる。
【００２８】
上記半導体層及び上記シリサイド層とによって、ＭＩＳＦＥＴのゲート電極や、ソース・ドレイン領域を構成することができる。
【００２９】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００３０】
（第１の実施形態）
図１（ａ）〜図１（ｃ）及び図２（ａ）〜図２（ｃ）は、本発明の第１の実施形態の半導体装置の製造工程を示す断面図である。
【００３１】
まず、図１（ａ）に示す工程で、ｐ型の半導体基板１に活性領域を囲むトレンチ型の素子分離用絶縁膜２を形成した後、半導体基板１の活性領域上にシリコン酸化膜からなるゲート絶縁膜３を形成する。その後、基板上にポリシリコン膜を堆積した後、リソグラフィ及びドライエッチングにより、ポリシリコン膜をパターニングして、ゲート絶縁膜３上にゲート電極４を形成する。その後、ゲート電極４および素子分離用絶縁膜２をマスクとして活性領域にｎ型の低濃度の不純物イオンを注入して、ＬＤＤ領域５をゲート電極４に対して自己整合的に形成する。その後、ＣＶＤ法によって基板上に酸化膜を堆積し、この酸化膜をエッチバックすることにより、ゲート電極４の側面上に酸化膜からなるサイドウォール６を形成する。その後、ゲート電極４，サイドウォール６および素子分離用絶縁膜２をマスクとして活性領域にｎ型の高濃度の不純物イオンを注入して、高濃度ソース・ドレイン領域７をゲート電極４に対して自己整合的に形成する。
【００３２】
この工程において、高濃度ソース・ドレイン領域７に注入した不純物の活性化を行った後で、図２（ｂ）に示す砒素イオンの注入に代えて、窒素イオン（Ｎ+ 又はＮ2+）の注入を行なっても、シリサイド膜の凝集（agglomeration ）に起因するシリサイド膜の分断や大きな凹凸の発生などを抑制することができる。
【００３３】
また、窒素のイオン注入を行なう代わりに、コバルト膜のスパッタリングの前処理であるプリクリーン処理を行なう際に、窒素を含む雰囲気中でプラズマを発生させて、窒素プラズマをゲート電極４や高濃度ソース・ドレイン領域７に導入してもよい。このプリクリーン処理は、一般には、Ａｒイオンを下地層に照射して下地層中の物質の逆スパッタリングを行なう処理である。シリサイドプロセス前においては、このプリクリーン処理は、シリサイド層が形成される半導体層（ゲート電極４や高濃度ソース・ドレイン領域７）表面の酸化膜除去を目的として行なわれる。
【００３４】
次に、図１（ｂ）に示す工程で、スパッタリング法により、基板上に厚み約８ｎｍのコバルト膜８を堆積した後、コバルト膜８の上に、保護膜として厚み約２０ｎｍの窒化チタン膜９を堆積する。
【００３５】
この工程において、窒化チタン膜９の堆積の前又は後で、図２（ｂ）に示す砒素イオンの注入に代えて、窒素イオン（Ｎ+ 又はＮ2+）の注入を行なっても、シリサイド膜の凝集（agglomeration ）に起因するシリサイド膜の分断や大きな凹凸の発生などを抑制することができる。
【００３６】
次に、図１（ｃ）に示す工程で、窒素ガス雰囲気中で、半導体基板１に４００〜５００℃程度の温度で６０秒程度の第１の短時間熱処理（ＲＴＡ）を施して、ゲート電極４及び高濃度ソース・ドレイン領域７の露出している部分においてシリコン（Ｓｉ）とコバルト（Ｃｏ）とを反応させてコバルトリッチな第１のコバルトシリサイド膜１０ａ（Ｃｏ2 ＳｉとＣｏＳｉとの混合体）を形成する。この第１のシリサイド膜１０ａは、微結晶の集合体になっていると考えられており、実際に図１（ｃ）に示すような明瞭な結晶粒界が常に現れるわけではない。このとき、コバルト膜８のうちサイドウォール６及び素子分離用絶縁膜２などの絶縁膜上に位置する部分はシリサイド化されることはなく、未反応のままのコバルト膜８ａが残存する。なお、第１の短時間熱処理は、窒素ガス雰囲気中の代わりに真空中やアルゴン雰囲気中で行ってもよい。
【００３７】
この工程において、図２（ｂ）に示す砒素イオンの注入に代えて、砒素イオン（Ａｓ+ ）の注入又は窒素イオン（Ｎ+ 又はＮ2+）の注入を行なっても、シリサイド膜の凝集（agglomeration ）に起因するシリサイド膜の分断や大きな凹凸の発生などを抑制することができる。
【００３８】
次に、図２（ａ）に示す工程で、硫酸と過酸化水素水の混合液などの溶液を用いて、窒化チタン膜９及び未反応のまま残存するコバルト膜８ａを選択的に除去することによって、ゲート電極４及び高濃度ソース・ドレイン領域７上に多結晶体の第１のコバルトシリサイド膜１０ａを選択的に残置させる。
【００３９】
次に、図２（ｂ）に示す工程で、ｎ型の不純物イオン例えばヒ素イオン（Ａｓ+ ）をドーズ量１×１０14atoms ／ｃｍ2 程度の条件で第１のコバルトシリサイド膜１０ａ内に注入して、少なくとも第１のコバルトシリサイド膜１０ａをアモルファス化してアモルファス構造の第２のコバルトシリサイド膜１０ｂとする。このとき、第１のコバルトシリサイド膜１０ａの下方に位置するゲート電極４及び高濃度ソース・ドレイン領域７の表面部にも、後の第２の短時間熱処理でコバルトシリサイド膜に変換される深さまでイオン注入して、ポリシリコン又はシリコンをアモルファス化しておくことが好ましい。
【００４０】
また、この工程において、砒素イオンに代えて、窒素イオン（Ｎ+ 又はＮ2+）の注入を行なっても、シリサイド膜の凝集（agglomeration ）に起因するシリサイド膜の分断や大きな凹凸の発生などを抑制することができる。このとき、窒素イオンとしてＮ+ よりもＮ2+を用いた方が、シリサイド膜及び下地のポリシリコン又はシリコンをアモルファス化せさやすく，好ましい。
【００４１】
次に、図２（ｃ）に示す工程で、窒素ガス雰囲気中で、半導体基板１に８００〜９００℃程度の温度で１０秒程度の第２の短時間熱処理（ＲＴＡ）を施して、アモルファス構造の第２のコバルトシリサイド膜１０ｂを構造的に安定な多結晶構造の第３のコバルトシリサイド膜１０ｃ（ＣｏＳｉ2 ）に変える。なお、第２の短時間熱処理は、窒素ガス雰囲気中の代わりに真空中やアルゴン雰囲気中で行ってもよい。
【００４２】
なお、上述した図１（ｃ）又は図２（ｂ）の工程で砒素イオンの注入を行なった場合には、図２（ｃ）に示すように、第３のコバルトシリサイド膜１０ｃは、横方向に粒界がほとんどないいわゆるバンブー構造を有しているが、上記砒素イオン注入の代わりに、図１（ａ），図１（ｂ），図１（ｃ）及び図２（ｂ）に示す工程のうちのいずれかの工程で窒素イオンを注入した場合には、図２（ｃ）の右上に示すように、横方向に粒界のある多結晶体になり、結晶粒が重なったほぼ積層構造となる。
【００４３】
図１４（ａ），（ｂ）は、窒素イオンの注入を行なって形成されたシリサイド層の明視野及び暗視野のＴＥＭ写真図である。図１４（ｃ），（ｄ）は、従来の窒素イオンの注入を伴わないシリサイド膜の明視野及び暗視野のＴＥＭ写真図である。図１４（ａ）〜（ｄ）は、Ｎ2 イオンを、加速エネルギー２０ｋｅＶ，ドーズ量１×１０15・ｃｍ-2の条件で、ソース・ドレイン領域の不純物活性化のためのアニールの後に、第１のコバルトシリサイド膜に注入して得られた第３のコバルトシリサイド膜の構造を示している。
【００４４】
図１４（ａ），（ｂ）に示すように、窒素イオンを注入することにより、いわゆるバンブー構造ではなく横方向に粒界のある，つまり多結晶体の積層構造を有するシリサイド膜が形成されている。また、グレインサイズが小さく、ＣｏＳｉ2 粒が上下に積層されている。さらに、コバルトシリサイド膜の上面はスムーズである。つまり、熱処理によって、上層のＣｏＳｉ2 粒界に下層のＣｏＳｉ2 粒が入り込み、下層のＣｏＳｉ2 膜には凝集（アグロメレーション）が生じていない。
【００４５】
それに対し、図１４（ｃ），（ｄ）に示すように、窒素イオンの注入を伴わずに形成されたコバルトシリサイド膜は、いわゆるバンブー構造であり、横方向に粒界がない。また、グレインサイズが大きく、アグロメレーションが発生している。さらに、コバルトシリサイド膜の上面や、コバルトシリサイド膜−下地層間の界面がラフである。
【００４６】
本実施形態の製造工程によると、図２（ｂ）に示す工程で、多結晶構造の第１のコバルトシリサイド膜１０ａに砒素イオンの注入を行い、第１のコバルトシリサイド膜１０ａをアモルファス構造の第２のコバルトシリサイド膜１０ｂにした後に、図２（ｃ）に示す工程で、第２の短時間熱処理により多結晶構造の第３のコバルトシリサイド膜１０ｃを形成するため、従来の製造工程のように第２の短時間熱処理によって結晶粒の凝集を生じることなく、アモルファス構造の第２のコバルトシリサイド膜１０ｂの全領域がほぼ均一な多結晶からなる安定な第３のコバルトシリサイド膜１０ｃに変換する。従って、最終的に形成されるコバルトシリサイド膜１０ｃに部分的な分断は生じにくく、厚みが均一で連続的な１つの膜である第３のコバルトシリサイド膜１０ｃを形成することができる。したがって、ゲート電極４や高濃度ソース・ドレイン領域７の低抵抗化を確実に実現することができる。また、ゲート電極やゲート配線が細線化された場合でも、一部が断線するような事態を回避することができ、高濃度ソース・ドレイン領域７がシャロー化されても、比較的均一な結晶粒径による均一な厚みのシリサイド膜が得られることで、接合リークを抑制することができる。
【００４７】
また、第１のコバルトシリサイド膜１０ａへのイオン注入の際に、第１のコバルトシリサイド膜１０ａの下方に位置するゲート電極４及び高濃度ソース・ドレイン領域７の表面部までアモルファス化しておくことによって、第２の短時間熱処理の際に第３のコバルトシリサイド膜１０ｃの結晶粒が均一に成長する。したがって、ゲート電極４の低抵抗化をより効果的に実現することができるとともに、高濃度ソース・ドレイン領域７の下方においてスパイク反応が起こりにくくなって、接合リーク異常を抑制することができる。
【００４８】
なお、上記実施形態では、図２（ｂ）に示す工程で、ヒ素をイオン注入して第１のコバルトシリサイド膜１０ａをアモルファス構造に変化させたが、ヒ素の代わりにシリコン（Ｓｉ）をイオン注入してアモルファス化してもよい。このようにシリコンをイオン注入した場合には、第２の短時間熱処理の反応におけるゲート電極４及び高濃度ソース・ドレイン領域７のシリコンの消費を補うことができるので、スパイク反応による接合リークを抑制することができる。この結果、第３のコバルトシリサイド膜１０ｃのシート抵抗が下がり、ゲート電極４及び高濃度ソース・ドレイン領域７の低抵抗化を図ることができる。あるいは、砒素の代わりに、アルゴン（Ａｒ），ゲルマニウム（Ｇｅ），すず（Ｓｎ）などの電気的に中性で第１のコバルトシリサイド膜１０ａをアモルファス化することができる元素を注入してもよい。この場合、砒素イオンの注入と同様に、シリサイド膜の凝集に起因するシリサイド膜の分断や大きな凹凸の発生などを抑制することができる。
【００４９】
また、ソース・ドレイン領域上のシリサイド膜にキャリア発生用のドーパントとなる不純物をイオン注入する場合は、当該ソース・ドレイン領域の導電型と同じ導電型の不純物を注入する方が好ましい。例えば、ソース・ドレイン領域がｐ型の場合には、ガリウム（Ｇａ）又はインジウム（Ｉｎ）を注入し、ソース・ドレイン領域がｎ型の場合には、砒素（Ａｓ）又はアンチモン（Ｓｂ）を注入する。デュアルゲート構造を有するゲート電極上のシリサイド膜にイオン注入する場合にも同様である。
【００５０】
ここで、砒素イオンの注入を行なうタイミングは、図２（ｃ）に示す工程に限定されるものではなく、図１（ｃ）に示す工程であってもよい。
【００５１】
また、砒素イオンに代えて、図１（ａ）又は（ｂ）に示す工程で（つまり、第１のコバルトシリサイド膜１０ａを形成する前に）窒素を半導体層（ゲート電極４又は高濃度ソース・ドレイン領域７）のうちシリサイド膜が形成される部分に導入することができる。また、図１（ｂ）又は図２（ｂ）に示す工程で、窒素を半導体層（ゲート電極４又は高濃度ソース・ドレイン領域７）に導入することもできる。
【００５２】
窒素イオンを注入した場合には、第２の短時間熱処理によって、図２（ｃ）の右上や図１４に示す多結晶体の積層構造が現れる。その場合、第２の短時間熱処理を行なっても、従来のようなコバルトシリサイド結晶粒の凝集が生じにくいことが確認されている。よって、分断部分のない厚みがほぼ均一な連続したシリサイド膜を有するＭＩＳトランジスタを形成することができる。したがって、ゲート電極４及び高濃度ソース・ドレイン領域７の低抵抗化を図ることができる。
【００５３】
その理由は完全に解明されているわけではないが、例えば以下の機構が考えられる。図２（ｃ）の右上に示す多結晶体の積層構造の場合、横方向に生じている粒界でその上下の結晶中の原子の拡散が互いに逆向きになることで拡散が妨害されたり、窒素が存在することで原子の拡散自体が抑制される結果、凝集が妨げられるものと考えることができる。結晶の凝集は、各結晶粒中の金属原子やシリコン原子などの原子がある方向（例えば時計回り）に拡散することで、結晶粒の表面積を減少させる駆動力が生じることによると考えることもできるからである。
【００５４】
そして、シリサイド膜中に窒素を導入する場合には、砒素を導入する場合のごとく半導体層のキャリア濃度に与える影響が少ないという利点がある。
【００５５】
図１２は、従来の方法によるシリサイド膜（窒素注入なし）を有するＭＩＳＦＥＴと、窒素イオン（Ｎ2+）を導入したシリサイド膜を有するＭＩＳＦＥＴとの接合リークを測定した結果を示す図である。ここでは、窒素イオンを加速エネルギー２０ｋｅＶ，ドーズ量１×１０15・ｃｍ-2の条件で注入している。同図に示すように、シリサイド膜に窒素を導入しない従来の方法によって形成されたＭＩＳトランジスタにおいては、接合リークに大きなバラツキがあるのに対し、窒素が導入されたシリサイド膜を有するＭＩＳトランジスタにおいては、接合リーク値のバラツキも小さいことがわかる。この結果、ＣｏＳｉ2 膜の形成温度やこの工程以降の熱処理温度を６５０℃〜７００℃程度にしても接合リークの増大が生じない。したがって、トランジスタのショートチャネル特性を悪化させることなく、７００℃程度で熱処理を行なうことができる。
【００５６】
その場合、窒素イオンの注入条件を、Ｎ2 ドーズ量２×１０14〜２×１０15・ｃｍ-2の範囲で行なうことが好ましい。ドーズ量が２×１０14・ｃｍ-2未満であると、シリサイド結晶の凝集を抑制する効果が十分得られず、ドーズ量が２×１０15・ｃｍ-2を越えると、ＣｏＳｉ2 ／Ｓｉ界面における界面抵抗が増大するからである。
【００５７】
また、導入された窒素はシリサイド膜だけではなく半導体層（本実施形態では、ゲート電極４，高濃度ソース・ドレイン領域７，ＬＤＤ領域５など）にも導入されてしまうが、シリサイド膜以外の半導体層（ゲート電極４，高濃度ソース・ドレイン領域７及びＬＤＤ領域５）における窒素の濃度は、第３のコバルトシリサイド膜１０ｃを形成した後で、１×１０17ｃｍ-3以下であることが好ましい。言い換えると、１×１０17ｃｍ-3を越える窒素を含む領域は、シリサイド膜だけに限定することが好ましい。窒素濃度が高いと、半導体層中の不純物（砒素，リン，ボロンなど）の活性化が十分に行われないおそれがあり、その結果、ＭＩＳトランジスタのドレイン電流が低下したり、ゲート電極，ゲート配線の抵抗が過度に増大することがあるからである。
【００５８】
図１３は、ゲート電極，ゲート配線などのシート抵抗の窒素の有無による相違を示すデータである。同図に示すように、窒素を導入していない場合には、相当の確率でシート抵抗値の大きいサンプルが出現している。それに対して、加速エネルギー１０ｋｅＶ，ドーズ量６×１０14・ｃｍ-2の条件で窒素イオン（Ｎ2+）の注入を行なうことにより、シート抵抗値の大きいサンプルは出現せず、安定したシート抵抗値が得られている。すなわち、本発明の効果が示されている。
【００５９】
本実施形態及び後述の各実施形態において、形成するシリサイド膜は必ずしもコバルトシリサイド膜でなくてもよく、チタンシリサイド膜，タングステンシリサイド膜，ニッケルシリサイド膜，モリブデンシリサイド膜、タンタルシリサイド膜など、各種金属シリサイド膜に対して、本発明を適用することができる。ただし、コバルトシリサイド膜の場合、シリサイド化反応をチタンシリサイド膜より低温で行なわせることができるため、半導体基板内の不純物プロファイルに与える影響が少ないという利点がある。
【００６０】
（第２の実施形態）
図３（ａ）〜図３（ｃ）及び図４（ａ）〜図４（ｃ）は、本発明の第２の実施形態の半導体装置の製造工程を示す断面図である。
【００６１】
まず、図３（ａ）に示す工程で、ｐ型の半導体基板１に活性領域を囲むトレンチ型の素子分離用絶縁膜２を形成した後、半導体基板１の活性領域上にシリコン酸化膜からなるゲート絶縁膜３を形成する。その後、基板上にポリシリコン膜を堆積した後、リソグラフィ及びドライエッチングにより、ポリシリコン膜をパターニングして、ゲート絶縁膜３上にゲート電極４を形成する。その後、ゲート電極４および素子分離用絶縁膜２をマスクとして活性領域にｎ型の低濃度の不純物イオンを注入して、ＬＤＤ領域５をゲート電極４に対して自己整合的に形成する。その後、ＣＶＤ法によって基板上に酸化膜を堆積し、この酸化膜をエッチバックすることにより、ゲート電極４の側面上に酸化膜からなるサイドウォール６を形成する。その後、ゲート電極４、サイドウォール６および素子分離用絶縁膜２をマスクとして活性領域にｎ型の高濃度の不純物イオンを注入して、高濃度ソース・ドレイン領域７をゲート電極４に対して自己整合的に形成する。
【００６２】
この工程において、高濃度ソース・ドレイン領域７に注入した不純物の活性化を行った後で、図４（ｂ）に示す砒素イオンの注入に代えて、窒素イオン（Ｎ+ 又はＮ2+）の注入を行なっても、シリサイド膜の凝集（agglomeration ）に起因するシリサイド膜の分断や大きな凹凸の発生などを抑制することができる。
【００６３】
また、窒素のイオン注入を行なう代わりに、コバルト膜のスパッタリングの前処理であるプリクリーン処理を行なう際に、窒素を含む雰囲気中でプラズマを発生させて、窒素プラズマをゲート電極４や高濃度ソース・ドレイン領域７に導入してもよい。
【００６４】
次に、図３（ｂ）に示す工程で、スパッタリング法により、基板上に厚み約８ｎｍのコバルト膜８を堆積した後、コバルト膜８の上に、保護膜として厚み約２０ｎｍの窒化チタン膜９を堆積する。
【００６５】
この工程において、窒化チタン膜９の堆積の前又は後で、図４（ｂ）に示す砒素イオンの注入に代えて、窒素イオン（Ｎ+ 又はＮ2+）の注入を行なっても、シリサイド膜の凝集（agglomeration ）に起因するシリサイド膜の分断や大きな凹凸の発生などを抑制することができる。
【００６６】
次に、図３（ｃ）に示す工程で、窒素ガス雰囲気中で、半導体基板１に４００〜５００℃程度の温度で６０秒程度の第１の短時間熱処理（ＲＴＡ）を施して、ゲート電極４及び高濃度ソース・ドレイン領域７の露出している部分においてシリコン（Ｓｉ）とコバルト（Ｃｏ）とを反応させてコバルトリッチな第１のコバルトシリサイド膜１０ａ（Ｃｏ2 ＳｉとＣｏＳｉとの混合体）を形成する。この第１のシリサイド膜１０ａは、微結晶の集合体になっていると考えられており、実際に図３（ｃ）に示すような明瞭な結晶粒界が常に現れるわけではない。このとき、コバルト膜８のうちサイドウォール６及び素子分離用絶縁膜２などの絶縁膜上に位置する部分はシリサイド化されることはなく、未反応のままのコバルト膜８ａが残存する。なお、第１の短時間熱処理は、窒素ガス雰囲気中の代わりに真空中やアルゴン雰囲気中で行ってもよい。
【００６７】
この工程において、図４（ｂ）に示す砒素イオンの注入に代えて、砒素イオン（Ａｓ+ ）の注入又は窒素イオン（Ｎ+ 又はＮ2+）の注入を行なっても、シリサイド膜の凝集（agglomeration ）に起因するシリサイド膜の分断や大きな凹凸の発生などを抑制することができる。
【００６８】
次に、図４（ａ）に示す工程で、硫酸と過酸化水素水の混合液などの溶液を用いて、窒化チタン膜９及び未反応のまま残存するコバルト膜８ａを選択的に除去することによって、ゲート電極４及び高濃度ソース・ドレイン領域７上に多結晶体の第１のコバルトシリサイド膜１０ａを選択的に残置させる。その後、基板上に厚み約２０ｎｍのＣＶＤ酸化膜からなる保護膜１２を堆積する。このとき、保護膜１２の堆積温度は、第１のシリサイド膜が凝集する温度よりも低い温度、例えば、本実施形態のようにコバルトシリサイド膜を用いる場合は、６５０℃以下であることが好ましい。さらに、保護膜１２の堆積温度は、第１の短時間熱処理の温度と同程度あるいはそれ以下の温度であることがより好ましい。なお、保護膜１２としては、ＣＶＤ酸化膜の他にプラズマ酸化膜やプラズマ窒化膜などの絶縁膜や、窒化チタン膜の導体膜を用いてもよい。
【００６９】
次に、図４（ｂ）に示す工程で、ｎ型の不純物イオン例えばヒ素イオン（Ａｓ+ ）をドーズ量約１×１０14atoms ／ｃｍ2 の条件で第１のコバルトシリサイド膜１０ａ内に保護膜１２を通過させて注入して、少なくとも第１のコバルトシリサイド膜１０ａをアモルファス化してアモルファス構造の第２のコバルトシリサイド膜１０ｂとする。このとき、第１のコバルトシリサイド膜１０ａの下方に位置するゲート電極４及び高濃度ソース・ドレイン領域７の表面部にも、後の第２の短時間熱処理でコバルトシリサイド膜に変換される深さまでイオン注入して、ポリシリコン又はシリコンをアモルファス化しておくことが好ましい。
【００７０】
また、この工程において、砒素イオンに代えて、窒素イオン（Ｎ+ 又はＮ2+）の注入を行なっても、シリサイド膜の凝集（agglomeration ）に起因するシリサイド膜の分断や大きな凹凸の発生などを抑制することができる。このとき、窒素イオンとしてＮ+ よりもＮ2+を用いた方が、シリサイド膜及び下地のポリシリコン又はシリコンをアモルファス化せさやすく，好ましい。
【００７１】
次に、図４（ｃ）に示す工程で、窒素ガス雰囲気中で、半導体基板１に８００〜９００℃程度の温度で１０秒程度の第２の短時間熱処理（ＲＴＡ）を施して、アモルファス構造の第２のコバルトシリサイド膜１０ｂを構造的に安定な多結晶構造の第３のコバルトシリサイド膜１０ｃ（ＣｏＳｉ2 ）に変換する。なお、第２の短時間熱処理は、窒素ガス雰囲気中の代わりに真空中やアルゴン雰囲気中で行ってもよい。
【００７２】
なお、上述した図３（ｃ）又は図４（ｂ）の工程で砒素イオンの注入を行なった場合には、図４（ｃ）に示すように、第３のコバルトシリサイド膜１０ｃは、横方向に粒界がほとんどないいわゆるバンブー構造を有しているが、上記砒素イオン注入の代わりに、図３（ａ），図３（ｂ），図３（ｃ）及び図４（ｂ）に示す工程のうちのいずれかの工程で窒素イオンを注入した場合には、図４（ｃ）の右上に示すように、横方向に粒界のある多結晶体になり、結晶粒が重なったほぼ積層構造となる。
【００７３】
その後、保護膜１２が絶縁膜の場合にはそのまま残存させて、保護膜１２上に層間絶縁膜を形成してもよい。また、保護膜１２が窒化チタン膜のような導体膜の場合には、保護膜１２を選択的に除去した後、層間絶縁膜を形成すれば良い。
【００７４】
本実施形態の製造工程によると、図４（ａ）に示す工程で、第１のコバルトシリサイド膜１０ａの上に保護膜１２を堆積した後、図４（ｂ）に示す工程で、保護膜１２越しに第１のコバルトシリサイド膜１０ａにイオン注入を行い、アモルファス構造の第２のアモルファス・コバルトシリサイド膜１０ｂとし、図４（ｃ）に示す工程で第２の短時間熱処理により多結晶構造の第３のコバルトシリサイド膜１０ｃを形成するため、保護膜１２によってコバルトシリサイドの結晶粒の流動化が抑制される。しかも、アモルファス状態になっているため、従来の製造工程のように第２の短時間熱処理によって結晶粒の凝集を生じることなく、アモルファス構造の第２のコバルトシリサイド膜１０ｂの全領域がほぼ均一な多結晶からなる安定な第３のコバルトシリサイド膜１０ｃに変換される。従って、第３のコバルトシリサイド膜１０ｃに部分的な分断は生じにくく、厚みが均一で連続的な１つの膜である第３のコバルトシリサイド膜１０ｃを形成することができる。したがって、ゲート電極４や高濃度ソース・ドレイン領域７の低抵抗化を確実に実現することができる。また、ゲート電極やゲート配線が細線化された場合でも、一部が断線するような事態を回避することができ、高濃度ソース・ドレイン領域７がシャロー化されても、比較的均一な結晶粒径による均一な厚みのシリサイド膜が得られることで、接合リークを抑制することができる。
【００７５】
また、第１のコバルトシリサイド膜１０ａへのイオン注入の際に、第１のコバルトシリサイド膜１０ａの下方に位置するゲート電極４及び高濃度ソース・ドレイン領域７の表面部までアモルファス化しておくことによって、第２の短時間熱処理の際に第３のコバルトシリサイド膜１０ｃの結晶粒が均一に成長する。したがって、ゲート電極４の低抵抗化をより効果的に実現することができるとともに、高濃度ソース・ドレイン領域７の下方においてスパイク反応が起こりにくくなって、接合リーク異常を抑制することができる。
【００７６】
なお、上記実施形態では、図４（ｂ）に示す工程で、ヒ素をイオン注入して第１のコバルトシリサイド膜１０ａをアモルファス構造にしたが、ヒ素の代わりにシリコン（Ｓｉ）をイオン注入してアモルファス化してもよい。このようにシリコンをイオン注入した場合には、第２の短時間熱処理の反応におけるゲート電極４及び高濃度ソース・ドレイン領域７のシリコンの消費を補うことができるので、スパイク反応による接合リークを抑制することができる。この結果、第３のコバルトシリサイド膜１０ｃのシート抵抗が下がり、ゲート電極４及び高濃度ソース・ドレイン領域７の低抵抗化を図ることができる。あるいは、砒素の代わりに、アルゴン（Ａｒ），ゲルマニウム（Ｇｅ），すず（Ｓｎ）などの電気的に中性で第１のコバルトシリサイド膜１０ａをアモルファス化することができる元素を注入してもよい。この場合、砒素イオンの注入と同様に、シリサイド膜の凝集に起因するシリサイド膜の分断や大きな凹凸の発生などを抑制することができる。
【００７７】
ここで、砒素イオンの注入を行なうタイミングは、図４（ｃ）に示す工程に限定されるものではなく、図３（ｃ）に示す工程であってもよい。
【００７８】
窒素イオンを注入した場合には、第２の短時間熱処理によって、図４（ｃ）の右上に示す多結晶体の積層構造が現れる。その場合、第２の短時間熱処理を行なっても、従来のようなコバルト結晶粒の凝集による合体が生じにくいことが確認されている。その理由は、第１の実施形態において既に説明した通りである。
【００７９】
その場合、窒素イオンの注入条件を、ドーズ量２×１０14〜２×１０15・ｃｍ-2の範囲で行なうことが好ましい。ドーズ量が２×１０14・ｃｍ-2以下であると、シリサイド結晶の凝集を抑制する効果が十分得られず、ドーズ量が２×１０15ｃｍ-2を越えると、ＣｏＳｉ2 ／Ｓｉ界面における界面抵抗が増大するからである。
【００８０】
また、導入された窒素はシリサイド膜だけではなく半導体層（本実施形態では、ゲート電極４，高濃度ソース・ドレイン領域７，ＬＤＤ領域５など）にも導入されてしまうが、シリサイド膜以外の半導体層（ゲート電極４，高濃度ソース・ドレイン領域７及びＬＤＤ領域５）における窒素の濃度は、第３のコバルトシリサイド膜１０ｃを形成した後で、１×１０17・ｃｍ-3以下であることが好ましい。言い換えると、１×１０17・ｃｍ-3を越える窒素を含む領域は、シリサイド膜だけに限定することが好ましい。窒素濃度が高いと、半導体層中の不純物（砒素，リン，ボロンなど）の活性化が十分に行われないおそれがあり、その結果、ＭＩＳトランジスタのドレイン電流が低下したり、ゲート電極，ゲート配線のシート抵抗が過度に増大することがあるからである。
【００８１】
（第３の実施形態）
図５（ａ）〜図５（ｃ）及び図６（ａ）〜図６（ｃ）は、本発明の第３の実施形態の半導体装置の製造工程を示す断面図である。
【００８２】
まず、図５（ａ）に示す工程で、ｐ型の半導体基板１に活性領域を囲むトレンチ型の素子分離用絶縁膜２を形成した後、半導体基板１の活性領域上にシリコン酸化膜からなるゲート絶縁膜３を形成する。その後、基板上にポリシリコン膜を堆積した後、リソグラフィ及びドライエッチングにより、ポリシリコン膜をパターニングして、ゲート絶縁膜３上にゲート電極４を形成する。その後、ゲート電極４および素子分離用絶縁膜２をマスクとして活性領域にｎ型の低濃度の不純物イオンを注入して、ＬＤＤ領域５をゲート電極４に対して自己整合的に形成する。その後、ＣＶＤ法によって基板上に酸化膜を堆積し、この酸化膜をエッチバックすることにより、ゲート電極４の側面上に酸化膜からなるサイドウォール６を形成する。その後、ゲート電極４、サイドウォール６および素子分離用絶縁膜２をマスクとして活性領域にｎ型の高濃度の不純物イオンを注入して、高濃度ソース・ドレイン領域７をゲート電極４に対して自己整合的に形成する。
【００８３】
次に、図５（ｂ）に示す工程で、スパッタリング法により、基板上に厚み約８ｎｍのコバルト膜８を堆積した後、コバルト膜８の上に厚み約２０ｎｍの窒化チタン膜９を堆積する。
【００８４】
次に、図５（ｃ）に示す工程で、窒素ガス雰囲気中で、半導体基板１に４００〜５００℃程度の温度で６０秒程度の第１の短時間熱処理（ＲＴＡ）を施して、ゲート電極４及び高濃度ソース・ドレイン領域７の露出している部分においてシリコン（Ｓｉ）とコバルト（Ｃｏ）とを反応させてコバルトリッチな第１のコバルトシリサイド膜２０ａ（Ｃｏ2 ＳｉとＣｏＳｉとの混合体）を形成する。このとき、コバルト膜８のうちサイドウォール６及び素子分離用絶縁膜２などの絶縁膜上に位置する部分はシリサイド化されることはなく、未反応のままのコバルト膜８ａが残存する。なお、第１の短時間熱処理は、窒素ガス雰囲気中の代わりに真空中やアルゴン雰囲気中で行ってもよい。
【００８５】
次に、図６（ａ）に示す工程で、硫酸と過酸化水素水の混合液などの溶液を用いて、窒化チタン膜９及び未反応のまま残存するコバルト膜８ａを選択的に除去することによって、ゲート電極４及び高濃度ソース・ドレイン領域７上に多結晶構造の第１のコバルトシリサイド膜２０ａを選択的に残置させる。その後、スパッタリング法により、基板上に、第１のコバルトシリサイド膜２０ａの形成に用いた第１の金属膜であるコバルト膜８よりも膜厚の薄い第２の金属膜として厚みが約２ｎｍのコバルト膜１３を堆積した後、コバルト膜１３上に連続して第２の保護膜となる厚みが約２０ｎｍの窒化チタン膜１４を堆積する。
【００８６】
次に、図６（ｂ）に示す工程で、窒素ガス雰囲気中で、半導体基板１に８００〜９００℃程度の温度で１０秒程度の第２の短時間熱処理（ＲＴＡ）を施して、金属リッチな第１のコバルトシリサイド膜２０ａをシリコンリッチで構造的に安定な第２のコバルトシリサイド膜２０ｂ（ＣｏＳｉ2 ）に変換する。この第２の短時間熱処理により、第１のコバルトシリサイド膜２０ａとその上のコバルト膜１３との間ではシリサイド化反応が進行するが、コバルト膜１３のうちサイドウォール６及び素子分離用絶縁膜２の上に位置する部分ではシリサイド化反応が生じず、未反応のままのコバルト膜１３ａが残存する。ここで、第２の短時間熱処理の温度は第１の短時間熱処理の温度に比べると高いので、第１の短時間熱処理と連続して第２の短時間熱処理を行なうと、第１の短時間熱処理の際に未反応のコバルト膜８ａまでシリサイド膜が浸食して、ゲート電極４と高濃度ソース・ドレイン領域７とがシリサイド膜を介して導通するおそれがある。それに対し、本実施形態においては、第２の金属膜であるコバルト膜１３は約２ｎｍの厚みしかなく薄いので、第２の短時間熱処理によって未反応のコバルト膜１３ａ全体がシリサイド化されることはない。なお、第２の短時間熱処理は、窒素ガス雰囲気中の代わりに真空中やアルゴン雰囲気中で行ってもよい。
【００８７】
次に、図６（ｃ）に示す工程で、硫酸と過酸化水素水の混合液などの溶液を用いて、窒化チタン膜１４及び未反応のまま残存するコバルト膜１３ａを選択的に除去することによって、ゲート電極４及び高濃度ソース・ドレイン領域７上に第２のコバルトシリサイド膜２０ｂを選択的に残置させることができる。
【００８８】
本実施形態の製造工程によると、図６（ａ）に示す工程で、第１のコバルトシリサイド膜２０ａの上に薄いコバルト膜１３を堆積した後、図６（ｂ）に示す工程で、コバルト膜１３が全面に形成されている状態で第２の短時間熱処理を行うため、第２の短時間熱処理の際にも、従来の製造工程のように第２のコバルトシリサイド膜２０ｂに部分的な分断は生じにくく、全領域が連続している安定な第２のコバルトシリサイド膜２０ｂが得られる。したがって、ゲート電極４や高濃度ソース・ドレイン領域７の低抵抗化を確実に実現することができる。また、ゲート電極やゲート配線が細線化された場合でも、一部が断線するような事態を回避することができ、高濃度ソース・ドレイン領域７がシャロー化されても、比較的均一な厚みのシリサイド膜が得られることで、接合リークを抑制することができる。
【００８９】
なお、本実施形態においても、第２の実施形態を応用して、第２の金属膜を堆積してから不純物イオンを第１のシリサイド膜内に注入すると、より結晶粒を微細化できる効果がある。
【００９０】
（第４の実施形態）
図７（ａ）〜図７（ｃ）、図８（ａ）〜図８（ｃ）及び図９（ａ）、図９（ｂ）は、本発明の第４の実施形態の半導体装置の製造工程を示す断面図である。
【００９１】
まず、図７（ａ）に示す工程で、ｐ型の半導体基板１に活性領域を囲むトレンチ型の素子分離用絶縁膜２を形成した後、半導体基板１の活性領域上にシリコン酸化膜からなるゲート絶縁膜３を形成する。その後、基板上にポリシリコン膜を堆積した後、リソグラフィ及びドライエッチングにより、ポリシリコン膜をパターニングして、ゲート絶縁膜３上にゲート電極４を形成する。その後、ゲート電極４および素子分離用絶縁膜２をマスクとして活性領域にｎ型の低濃度の不純物イオンを注入して、ＬＤＤ領域５をゲート電極４に対して自己整合的に形成する。その後、ＣＶＤ法によって基板上に酸化膜を堆積し、この酸化膜をエッチバックすることにより、ゲート電極４の側面上に酸化膜からなるサイドウォール６を形成する。その後、ゲート電極４、サイドウォール６および素子分離用絶縁膜２をマスクとして活性領域にｎ型の高濃度の不純物イオンを注入して、高濃度ソース・ドレイン領域７をゲート電極４に対して自己整合的に形成する。
【００９２】
次に、図７（ｂ）に示す工程で、スパッタリング法により、基板上に厚み約８ｎｍのコバルト膜８を堆積した後、コバルト膜８の上に厚み約２０ｎｍの窒化チタン膜９を堆積する。
【００９３】
次に、図７（ｃ）に示す工程で、窒素ガス雰囲気中で、半導体基板１に４００〜５００℃程度の温度で６０秒程度の第１の短時間熱処理（ＲＴＡ）を施して、ゲート電極４及び高濃度ソース・ドレイン領域７の露出している部分においてシリコン（Ｓｉ）とコバルト（Ｃｏ）とを反応させてコバルトリッチな第１のコバルトシリサイド膜２０ａ（Ｃｏ2 ＳｉとＣｏＳｉとの混合体）を形成する。このとき、コバルト膜８のうちサイドウォール６及び素子分離用絶縁膜２などの絶縁膜上に位置する部分はシリサイド化されることはなく、未反応のままのコバルト膜８ａが残存する。なお、第１の短時間熱処理は、窒素ガス雰囲気中の代わりに真空中やアルゴン雰囲気中で行ってもよい。
【００９４】
次に、図８（ａ）に示す工程で、硫酸と過酸化水素水の混合液などの溶液を用いて、窒化チタン膜９及び未反応のまま残存するコバルト膜８ａを選択的に除去することによって、ゲート電極４及び高濃度ソース・ドレイン領域７上に第１のコバルトシリサイド膜２０ａを選択的に残置させる。その後、窒素ガス雰囲気中で、半導体基板１を８００〜９００℃程度で第２の短時間熱処理（ＲＴＡ）を行い、第１のコバルトシリサイド膜２０ａを構造的に安定な第２のコバルトシリサイド膜２０ｂ（ＣｏＳｉ2 ）に変換する。このとき、第２の短時間熱処理によってコバルト原子の移動による結晶粒の凝集が生じて、結晶粒径が増大することによって部分的に膜厚が極端に薄くなったり、第２のコバルトシリサイド膜２０ｂに分断部分１５が生じてその分断部分で下地のシリコン層が露出した状態になることがある。
【００９５】
次に、図８（ｂ）に示す工程で、スパッタリング法により、基板上に第２の金属膜として厚みが約６ｎｍのコバルト膜１６を堆積した後、コバルト膜１６の上に第２の保護膜として厚みが約２０ｎｍの窒化チタン膜１７を堆積する。
【００９６】
次に、図８（ｃ）に示す工程で、窒素ガス雰囲気中で、半導体基板１に４００〜５００℃程度の温度で６０秒程度の第３の短時間熱処理（ＲＴＡ）を施す。この結果、ゲート電極４及び高濃度ソース・ドレイン領域７のうち第２のコバルトシリサイド膜２０ｂの分断部分１５において露出している部分のシリコン（Ｓｉ）とコバルト（Ｃｏ）とが反応してコバルトリッチな第３のコバルトシリサイド膜１８ａ（Ｃｏ2 ＳｉあるいはＣｏＳｉ）が形成される。このとき、第２のコバルトシリサイド膜２０ｂとコバルト膜１６との間でもシリサイド化反応が進行するが、コバルト膜１６と第２のコバルトシリサイド膜２０ｂの分断部分１５におけるシリコン層との反応に比べると、反応はわずかである。なお、コバルト膜１６のうちサイドウォール６及び素子分離用絶縁膜２の上に位置する部分ではシリサイド化反応が生ぜず、未反応のままのコバルト膜１６ａが残存する。なお、第３の短時間熱処理は、窒素ガス雰囲気中の代わりに真空中やアルゴン雰囲気中で行ってもよい。
【００９７】
次に、図９（ａ）に示す工程で、硫酸と過酸化水素水の混合液などの溶液を用いて、窒化チタン膜１７及び未反応のまま残存するコバルト膜１６ａを選択的に除去することによって、ゲート電極４及び高濃度ソース・ドレイン領域７の上に第２のコバルトシリサイド膜２０ｂと共に第３のコバルトシリサイド膜１８ａを選択的に残置させる。
【００９８】
次に、図９（ｂ）に示す工程で、窒素ガス雰囲気中で、半導体基板１を８００〜９００℃程度の温度で１０秒程度の第４の短時間熱処理（ＲＴＡ）を行い、第３のコバルトシリサイド膜１８ａを構造的に安定な第４のコバルトシリサイド膜１８ｂ（ＣｏＳｉ2 ）に変換する。なお、第４の短時間熱処理は、窒素ガス雰囲気中の代わりに真空中やアルゴン雰囲気中で行ってもよい。
【００９９】
本実施形態の製造工程によると、図７（ｂ）、図７（ｃ）及び図８（ａ）に示す工程で、構造的に安定な第２のコバルトシリサイド膜２０ｂを形成した後、図８（ｂ）、図８（ｃ）、図９（ａ）及び図９（ｂ）に示す工程で、第２のコバルトシリサイド膜２０ｂを形成する際に分断部分１５が生じていても、最終的にはその分断部分１５において構造的に安定な第４のコバルトシリサイド膜１８ｂが形成されるため、第２のコバルトシリサイド膜２０ｂおよび第４のコバルトシリサイド膜１８ｂからなる連続的なシリサイド膜を形成することができる。この結果、第２，第４のコバルトシリサイド膜２０ｂ，１８ｂからなるシリサイド膜全体のシート抵抗が小さくなり、ゲート電極４及び高濃度ソース・ドレイン領域７の低抵抗化を図ることができる。
【０１００】
なお、上記実施形態では、第１，第２の金属膜のいずれもコバルト膜を用いて説明したが、第１の金属膜としてチタン膜、第２の金属膜としてコバルト膜を用いて、チタンシリサイド膜とコバルトシリサイド膜からなるシリサイド膜を形成してもよい。このとき、まずチタンシリサイド膜を形成した後、コバルトシリサイド膜を形成すれば、チタンシリサイド膜の凝集する温度がコバルトシリサイド膜に比べて高いため、チタンシリサイド膜の結晶粒径を変化させることなくシリコンが露出している分断部分にコバルトシリサイド膜を形成することができる。
【０１０１】
（その他の実施形態）
上記第１〜第４の実施形態において、コバルト膜上に窒化チタン膜を用いて説明したが、窒化膜や酸化膜でもよい。
【０１０２】
また、半導体基板として、バルクの半導体基板だけでなく、ＳＯＩ基板を用いてもよく、シリコン基板以外の半導体基板であってもよい。また、例えばシリコン基板にＳｉＧｅ層，ＳｉＧｅＣ層を設けたヘテロ接合を有するものであってもよい。
【０１０３】
さらに、シリサイド層を形成する対象部材は、ゲート電極，ゲート配線だけでもよい。その場合、次の２つのケースが考えられる。第１の方法は、まず、ポリシリコン膜をパターニングして、ゲート電極，ゲート配線を形成してからシリサイド化処理を行なう方法である。第２の方法は、ポリシリコン膜と金属膜とを積層し、金属膜のシリサイド化を行なって第１のシリサイド膜を形成してから、ポリサイド膜をパターニングしてゲート電極，ゲート配線を形成する方法である。この第２の方法の場合、第１のシリサイド膜から本発明の第２，第３のシリサイド膜を形成する工程は、ポリサイド膜のパターニング前に行なってもよいし、ポリサイド膜のパターニング後に行なってもよい。
【０１０４】
また、シリサイド層を形成する対象部材は、ゲート電極，ゲート配線だけでなく，ポリシリコン配線，ポリシリコン電極（パッド）など金属のシリサイド化処理が可能な材料からなる他の部材であってもよい。例えば、ＤＲＡＭメモリセルトランジスタにおいては、ゲート電極，ゲート配線（ワード線）だけにシリサイド層が設けられることがある。一般の配線，電極（パッド）においても、シリサイド結晶粒の凝集によって部分的に空隙や高抵抗部が生じると、その部材自身又はその部分に接続されるコンタクト部材との電気的接続に不具合が生じることがあるので、本発明を適用することにより、各実施形態で述べたような効果が得られる。また、キャパシタの電極や、抵抗素子の配線とのコンタクト部などにおいても同様である。
【０１０５】
ただし、特に微細化された部材においては、局所的なシリサイド層の空隙や薄膜化による影響が大きいので、ＭＩＳＦＥＴのゲート電極，ゲート配線やソース・ドレイン領域上へのシリサイド層を形成する場合に本発明を適用する意義が大きいといえる。もちろん、その場合にも、ゲート電極，ゲート配線だけにシリサイド層を形成する工程や、ソース・ドレイン領域だけにシリサイド層を形成する工程に本発明を適用してもよいことは言うまでもない。
【０１０６】
また、ゲート配線の切断現象について本発明者が調べた結果、切断部近傍のシリサイド結晶（コバルトシリサイド結晶）は、ＣｏＳｉ2 によって構成されていることがわかった。そこで、本発明では、第２の短時間熱処理をＣｏＳｉ2 結晶粒が生じにくい条件，つまり７２５℃以下の温度（ただし、第１の短時間熱処理温度よりも高い温度）で行なう。これにより、ゲート電極，ゲート配線などの切断（断線）を抑制することができる。
【０１０７】
ただし、７２５℃以下の低温条件で第２の短時間熱処理を行なった場合、ＭＩＳトランジスタの接合リークの増大や、スパイクの発生などの不具合があり得る。そこで、第２の短時間熱処理の後で、シリサイド膜を酸化膜などの保護膜で覆ってから、第３の短時間熱処理を、例えば８５０℃，３０ｓｅｃの条件で行なう。この第３の短時間熱処理は、例えば、図２（ｃ）に示す工程の後、基板上に層間絶縁膜であるＢＰＳＧ膜などを堆積してから、層間絶縁膜をリフローさせる目的で行なわれる熱処理と兼用して行なうことができる。
【０１０８】
これにより、ゲート電極，ゲート配線などの細線化による切断を抑制しつつ、ＭＩＳトランジスタの接合リークの抑制を図ることができる。
【０１０９】
【発明の効果】
本発明によれば、シリサイド膜に生じる分断部分による高抵抗化を防止することができ、ゲート電極やソース・ドレイン領域が微細化されても低抵抗なシリサイド膜を有する半導体装置を形成することができる。
【図面の簡単な説明】
【図１】  （ａ）〜（ｃ）は、第１の実施形態の半導体装置の製造工程のうち第１のシリサイド膜を形成するまでの工程を示す断面図である。
【図２】  （ａ）〜（ｃ）は、第１の実施形態の半導体装置の製造工程のうち未反応のコバルト膜を除去してから第３のシリサイド膜を形成するまでの工程を示す断面図である。
【図３】  （ａ）〜（ｃ）は、第２の実施形態の半導体装置の製造工程のうち第１のシリサイド膜を形成するまでの工程を示す断面図である。
【図４】  （ａ）〜（ｃ）は、第２の実施形態の半導体装置の製造工程のうち未反応のコバルト膜を除去してから第３のシリサイド膜を形成するまでの工程を示す断面図である。
【図５】  （ａ）〜（ｃ）は、第３の実施形態の半導体装置の製造工程のうち第１のシリサイド膜を形成するまでの工程を示す断面図である。
【図６】  （ａ）〜（ｃ）は、第３の実施形態の半導体装置の製造工程のうち第２の金属膜，保護膜を形成してから第２のシリサイド膜を形成するまでの工程を示す断面図である。
【図７】  （ａ）〜（ｃ）は、第４の実施形態の半導体装置の製造工程のうち第１のシリサイド膜を形成するまでの工程を示す断面図である。
【図８】  （ａ）〜（ｃ）は、第４の実施形態の半導体装置の製造工程のうち第２のシリサイド膜を形成してから第３のシリサイド膜を形成するまでの工程を示す断面図である。
【図９】  （ａ）〜（ｃ）は、第４の実施形態の半導体装置の製造工程のうち未反応の第２のコバルト膜を除去してから第４のシリサイド膜を形成するまでの工程を示す断面図である。
【図１０】  （ａ）〜（ｅ）は、従来のサリサイド構造を有する半導体装置の製造工程を示す断面図である。
【図１１】  （ａ）及び（ｂ）は、それぞれ図１０（ｄ）及び図１０（ｅ）に示す断面図の拡大図である。
【図１２】  従来の方法によるシリサイド膜を有するＭＩＳＦＥＴと、窒素イオンを導入したシリサイド膜を有するＭＩＳＦＥＴとの接合リークを測定した結果を示す図である。
【図１３】  ゲート電極，ゲート配線などの抵抗の窒素の有無による相違を示すデータである。
【図１４】  （ａ），（ｂ）は、窒素イオンの注入を行なって形成されたシリサイド層の明視野及び暗視野のＴＥＭ写真図である。（ｃ），（ｄ）は、従来の窒素イオンの注入を伴わないシリサイド膜の明視野及び暗視野のＴＥＭ写真図である。
【符号の説明】
１    半導体基板
２    素子分離用絶縁膜
３    ゲート絶縁膜
４    ゲート電極
５    ＬＤＤ領域（低濃度ソース・ドレイン領域）
６    サイドウォール
７    高濃度ソース・ドレイン領域
８    コバルト膜
９    窒化チタン膜
１０ａ  第１のコバルトシリサイド膜
１０ｂ  第２のコバルトシリサイド膜
１０ｃ  第３のコバルトシリサイド膜
１２  保護膜
１３  コバルト膜
１４  窒化チタン膜
１５  分断部分
１６  コバルト膜
１７  窒化チタン膜
１８  コバルトシリサイド膜
１８ａ  第３のコバルトシリサイド膜
１８ｂ  第４のコバルトシリサイド膜
２０ａ  第１のコバルトシリサイド膜
２０ｂ  第２のコバルトシリサイド膜
【図１】
0003676276.tif 000002
【図２】
0003676276.tif 000003
【図３】
0003676276.tif 000004
【図４】
0003676276.tif 000005
【図５】
0003676276.tif 000006
【図６】
0003676276.tif 000007
【図７】
0003676276.tif 000008
【図８】
0003676276.tif 000009
【図９】
0003676276.tif 000010
【図１０】
0003676276.tif 000011
【図１１】
0003676276.tif 000012
【図１２】
0003676276.tif 000013
【図１３】
0003676276.tif 000014
【図１４】
0003676276.tif 000015