(57)【特許請求の範囲】
【請求項１】
増幅器に第１のビット線と前記第１のビット線と対になった第２のビット線が接続され、第１のＭＯＳトランジスタに第１のワード線と第１の強誘電体キャパシタと前記第１のビット線とが接続され、前記第１の強誘電体キャパシタが第１のプレート電極に接続され、第２のＭＯＳトランジスタに第２のワード線と第１のキャパシタと前記第２のビット線とが接続され、前記第１のキャパシタが第２のプレート電極に接続された半導体メモリ装置において、
前記第１の強誘電体キャパシタから論理電圧"Ｈ"のデータを前記第１のビット線へ読み出す時の第１のビット線電位と、前記第１の強誘電体キャパシタから論理電圧"Ｌ"のデータを前記第１のビット線へ読み出す時の第２のビット線電位との電位差は、前記第１の強誘電体キャパシタの容量値に対して最大値をもつ特性で表され、
前記第１のビット線電位と前記第２のビット線電位との電位差と、前記第１の強誘電体キャパシタの容量値との関係曲線を求め、
前記第１のビット線電位と前記第２のビット線電位との電位差が、前記増幅器によって正確に増幅できる電位差の２倍以上の値になる前記関係曲線の範囲に、前記第１の強誘電体キャパシタの容量値を決定し、
前記第１のキャパシタからのデータを前記第２のビット線へ読み出す時の第３のビット線電位が、前記第１のビット線電位と前記第２のビット線電位との中間の電位で、かつ前記第１のビット線電位と前記第３のビット線電位との電位差および前記第２のビット線電位と前記第３のビット線電位との電位差が、ともに前記増幅器によって正確に増幅できる電位差以上になるように前記第１のキャパシタの容量値を決定することを特徴とする半導体メモリ装置の容量値決定方法。
【請求項２】
増幅器に第１のビット線と前記第１のビット線と対になった第２のビット線が接続され、第１のＭＯＳトランジスタに第１のワード線と第１の強誘電体キャパシタと前記第１のビット線とが接続され、前記第１の強誘電体キャパシタが第１のプレート電極に接続され、第２のＭＯＳトランジスタに第２のワード線と第１のキャパシタと前記第２のビット線とが接続され、前記第１のキャパシタが第２のプレート電極に接続された半導体メモリ装置において、
前記第１のキャパシタのデータの読み出しは分極反転を伴わない動作であり、
前記第１の強誘電体キャパシタから論理電圧"Ｈ"のデータを前記第１のビット線へ読み出す時の第１のビット線電位と、前記第１の強誘電体キャパシタから論理電圧"Ｌ"のデータを前記第１のビット線へ読み出す時の第２のビット線電位との電位差は、前記第１の強誘電体キャパシタの容量値に対して最大値をもつ特性で表され、
前記第１のビット線電位と前記第２のビット線電位との電位差と、前記第１の強誘電体キャパシタの容量値との関係曲線を求め、
前記第１のビット線電位と前記第２のビット線電位との電位差が、前記増幅器によって正確に増幅できる電位差の２倍以上の値になる前記関係曲線の範囲に、前記第１の強誘電体キャパシタの容量値を決定し、
前記第１のキャパシタからのデータを前記第２のビット線へ読み出す時の第３のビット線電位が、前記第１のビット線電位と前記第２のビット線電位との中間の電位で、かつ前記第１のビット線電位と前記第３のビット線電位との電位差および前記第２のビット線電位と前記第３のビット線電位との電位差が、ともに前記増幅器によって正確に増幅できる電位差以上になるように前記第１のキャパシタの容量値を決定することを特徴とする半導体メモリ装置の容量値決定方法。
【請求項３】
前記第１のキャパシタが、強誘電体キャパシタであることを特徴とする請求項１または２の何れか１つに記載の半導体メモリ装置の容量値決定方法。
【請求項４】
前記第１のキャパシタが、前記第１の強誘電体キャパシタと同程度の形状である強誘電体キャパシタであることを特徴とする請求項１または２の何れか１つに記載の半導体メモリ装置の容量値決定方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置およびそれに用いられるキャパシタの容量値決定方法に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置では、半導体装置内に形成されたキャパシタに電荷を蓄積し、その電荷の有無によりデータを記憶する方式が主に用いられており（一般にダイナミック方式メモリという。以下この方式のメモリをＤＲＡＭと称す）、そのキャパシタには、従来、シリコン酸化膜を絶縁膜として用いている。
【０００３】
近年、強誘電体材料をキャパシタの絶縁膜に用いることにより、記憶データの不揮発性を実現しようとする半導体メモリ装置が考案されている。
【０００４】
以下、強誘電体材料を用いた従来の半導体メモリ装置について説明する（米国特許第４,８７３,６６４号明細書参照）。
【０００５】
図１３は従来の半導体メモリ装置の回路構成図、図１４は従来の半導体メモリ装置の回路構成を示す図１３のセンスアンプ部９０，９６を示す図、図１５は従来の半導体メモリ装置の動作タイミングを示す図、図１６は従来の半導体メモリ装置のメモリセルキャパシタにおける強誘電体のヒステリシス特性とメモリセルのデータ読み出しを示す図である。
【０００６】
図において、Ｖｒ１６はメモリセルのデータ読み出し電位差、ｌ１，ｌ２はビット線の寄生容量の特性を示す線、Ａ，Ｂ，Ｄ，Ｅ，Ｍ１６，Ｎ１６，Ｏ１６，Ｐ１６，Ｑ１６はメモリセルのデータ読み出しを示す図中の点、８０ａ〜８０ｄはメモリセル、８１ａ〜８１ｄはメモリセルトランジスタ、８２，８４はワード線（ＷＯＲＤ）、８３ａ〜８３ｄは強誘電体膜を用いたメモリセルキャパシタ、８６，８８，９２，９４はビット線、９０，９６はセンスアンプ、９８，１００はセルプレート電極（ＰＬＡＴＥ）、１０２，１０４，１０６，１０８はビット線プリチャージ用トランジスタ、φＰＲＥＣＨＡＲＧＥはビット線プリチャージ制御信号、φＳＥＮＳＥはセンスアンプ制御信号、１１０，１１２はＰチャネル型ＭＯＳトランジスタ、１１８，１２０はＮチャネル型ＭＯＳトランジスタ、１１４，１１６は信号ノードである。
【０００７】
図１３の従来の半導体メモリ装置の回路構成は、センスアンプ９０にビット線８６，８８が接続されている。このビット線８６，８８に本体メモリセル８０ａ，８０ｂが接続されている。本体メモリセル８０ａは、第１の本体メモリセルキャパシタ８３ａが第１のＭＯＳトランジスタ８１ａを介してビット線８６に接続されている。第２の本体メモリセルキャパシタ８３ａが第２のＭＯＳトランジスタ８１ａを介してビット線８８に接続されている。第１および第２のＭＯＳトランジスタ８１ａのゲートはワード線８２に接続され、第１および第２の本体メモリセルキャパシタ８３ａの第１および第２のＭＯＳトランジスタ８１ａのソースに接続された第１の電極とは反対の第２の電極はセルプレート電極９８に接続されている。本体メモリセル８０ｂ〜８０ｄについても同様である。また、ビット線８６，８８は、ゲートがビット線プリチャージ制御信号φＰＲＥＣＨＡＲＧＥであるＭＯＳトランジスタ１０６，１０８を介して接地電圧に接続されている。また、センスアンプ９０は、図１４に示すように、Ｎチャネル型ＭＯＳトランジスタ１１８のソースが接地電圧に、ゲートが信号ノード１１６に、ドレインが信号ノード１１４にそれぞれ接続され、Ｐチャネル型ＭＯＳトランジスタ１１０のソースがφＰＲＥＣＨＡＲＧＥに接続されている。また、ゲートが信号ノード１１６に、ドレインが信号ノード１１４にそれぞれ接続され、Ｎチャネル型ＭＯＳトランジスタ１２０のソースが接地電圧に、ゲートが信号ノード１１４に、ドレインが信号ノード１１６にそれぞれ接続され、Ｐチャネル型ＭＯＳトランジスタ１１２のソースはφＰＲＥＣＨＡＲＧＥに、ゲートが信号ノード１１４に、ドレインが信号ノード１１６にそれぞれ接続されている。この図１３の従来の半導体メモリ装置では、一つのメモリセルが二つのメモリセルキャパシタと二つのＭＯＳトランジスタとで構成されている。この二つのメモリセルキャパシタには逆論理電圧を書き込み、読み出し時にはこの二つのメモリセルキャパシタのそれぞれから読み出された電位差をセンスアンプで増幅してデータを読み出す。
【０００８】
この従来の半導体メモリ装置の回路の動作について、図１５の動作タイミング図と、図１６のメモリセルキャパシタの強誘電体のヒステリシス特性とメモリセルのデータ読み出しを示す図を参照しながら説明する。
【０００９】
図１６の強誘電体のヒステリシス特性図で、横軸がメモリセルキャパシタにかかる電界で縦軸がそのときの電荷を示している。強誘電体のキャパシタでは電界が０のときでも点Ｂ、点Ｅのように残留分極が残る。このように、電源がオフした後にも強誘電体のキャパシタに残った残留分極を不揮発性のデータとして利用し、不揮発性半導体メモリ装置を実現している。メモリセルのデータが“１”の場合、第１の本体メモリセルキャパシタは図１６の点Ｂの状態であり、第２の本体メモリセルキャパシタは図１６の点Ｅの状態である。メモリセルのデータが“０”である場合には、第１の本体メモリセルキャパシタは図１６の点Ｅの状態で、第２の本体メモリセルキャパシタは図１６の点Ｂの状態である。
【００１０】
ここで本体メモリセルのデータを読み出すために、初期状態として、ビット線８６，８８、ワード線８２，８４、セルプレート電極９８、および、センスアンプ制御信号φＳＥＮＳＥは全て論理電圧“Ｌ”であり、ビット線プリチャージ制御信号φＰＲＥＣＨＡＲＧＥは論理電圧“Ｈ”である。その後、ビット線プリチャージ制御信号φＰＲＥＣＨＡＲＧＥを論理電圧“Ｌ”とし、ビット線８６，８８をフローティング状態とする。次に、図１５のように、ワード線８２とセルプレート電極９８を論理電圧“Ｈ”とする。ここで、ＭＯＳトランジスタ８１ａがオンする。このため、本体メモリセルキャパシタ８３ａには電界がかかり、本体メモリセルからビット線８６，８８にデータが読み出される。
【００１１】
このときのビット線に読み出される電位差について図１６を参照しながら説明する。図１６に示されている線ｌ１，ｌ２はビット線８６，８８の寄生容量値で決まる傾きを持つ線である。容量値が小さくなると傾きの絶対値は小さくなる。読み出されるデータが“１”のとき、ビット線８６には第１の本体メモリセルキャパシタからデータが読み出され、図１６の点Ｂの状態から点Ｏ１６の状態となる。点Ｏ１６はメモリセルキャパシタに電界をかけたとき、点Ｂから点Ｄへ向かうヒステリシス曲線と、ワード線８２とセルプレート電極９８との論理電圧を“Ｈ”としたときに生じる電界の分だけ、点Ｂから横軸方向へ移動した点Ｍ１６を通る線ｌ１との交点である。同様に、ビット線８８には第２の本体メモリセルキャパシタからデータが読み出され、図１６の点Ｅの状態から点Ｐ１６の状態となる。点Ｐ１６はメモリセルキャパシタに電界がかかったとき、点Ｅから点Ｄへ向かうヒステリシス曲線と、ワード線８２とセルプレート電極９８との論理電圧を“Ｈ”としたときに生じる電界の分だけ、点Ｅから横軸方向へ移動した点Ｎ１６を通る線ｌ２との交点である。ここで、ビット線８６とビット線８８に読み出される電位差は、図１６の点Ｏ１６と点Ｐ１６との電界差であるＶｒ１６となる。読み出されるデータが“０”のときも同様で、ビット線８６とビット線８８の状態が逆になるだけで、読み出される電位差はＶｒ１６である。次に、センスアンプ制御信号φＳＥＮＳＥを論理電圧“Ｈ”とし、ビット線８６とビット線８８に読み出されたデータをセンスアンプ９０で増幅しデータを読み出す。このセンスアンプ９０で増幅すると、ビット線８６の状態は点Ｏ１６から点Ｑ１６になり、ビット線８８の状態は点Ｐ１６から点Ｄになる。次に、データの再書き込み状態としてセルプレート電極９８を論理電圧“Ｌ”とする。このとき、図１６において、ビット線８６の状態は点Ｑ１６から点Ａとなり、ビット線８８の状態は点Ｄから点Ｅとなる。次に、ワード線８２とセンスアンプ制御信号φＳＥＮＳＥとを論理電圧“Ｌ”にする。その後、ビット線プリチャージ制御信号φＰＲＥＣＨＡＲＧＥを論理電圧“Ｈ”とし、ビット線８６，８８を論理電圧“Ｌ”として初期状態とする。
【００１２】
【発明が解決しようとする課題】
上記のような従来の構成の半導体メモリ装置では、図１６において、ビット線の寄生容量値が小さくなると線ｌ１，ｌ２の傾きの絶対値が小さくなる。たとえばビット線の寄生容量値がほとんど０になると、点Ｏ１６の位置は点Ｂに近づき、点Ｐ１６の位置は点Ｅに近づく。ビット線８６とビット線８８とに生じる読み出し電位差Ｖｒ１６は０に近づく。このためこの電位差をセンスアンプ９０で正確に増幅することができなくなるという課題があった。また、同様にビット線寄生容量値がある一定の値であるとき強誘電体キャパシタの容量が小さすぎても大きすぎてもビット線８６とビット線８８とに生じる読み出し電位差Ｖｒ１６は小さくなり、この電位差をセンスアンプ９０で正確に増幅することができなくなるという課題があった。
【００１３】
【課題を解決するための手段】
この課題を解決するために、本発明の半導体メモリ装置の容量値決定方法は、増幅器に第１のビット線と第１のビット線と対になった第２のビット線が接続され、第１のＭＯＳトランジスタに第１のワード線と第１の強誘電体キャパシタと第１のビット線とが接続され、第１の強誘電体キャパシタが第１のプレート電極に接続され、第２のＭＯＳトランジスタに第２のワード線と第１のキャパシタと第２のビット線とが接続され、第１のキャパシタが第２のプレート電極に接続された半導体メモリ装置において、第１の強誘電体キャパシタから論理電圧"Ｈ"のデータを第１のビット線へ読み出す時の第１のビット線電位と、第１の強誘電体キャパシタから論理電圧"Ｌ"のデータを第１のビット線へ読み出す時の第２のビット線電位との電位差は、第１の強誘電体キャパシタの容量値に対して最大値をもつ特性で表され、第１のビット線電位と第２のビット線電位との電位差と、第１の強誘電体キャパシタの容量値との関係曲線を求め、第１のビット線電位と第２のビット線電位との電位差が、増幅器によって正確に増幅できる電位差の２倍以上の値になる関係曲線の範囲に、第１の強誘電体キャパシタの容量値を決定し、第１のキャパシタからのデータを第２のビット線へ読み出す時の第３のビット線電位が、第１のビット線電位と第２のビット線電位との中間の電位で、かつ第１のビット線電位と第３のビット線電位との電位差および第２のビット線電位と第３のビット線電位との電位差が、ともに増幅器によって正確に増幅できる電位差以上になるように第１のキャパシタの容量値を決定する。
【００１４】
また、本発明の他の半導体メモリ装置の容量値決定方法は、増幅器に第１のビット線と第１のビット線と対になった第２のビット線が接続され、第１のＭＯＳトランジスタに第１のワード線と第１の強誘電体キャパシタと第１のビット線とが接続され、第１の強誘電体キャパシタが第１のプレート電極に接続され、第２のＭＯＳトランジスタに第２のワード線と第１のキャパシタと第２のビット線とが接続され、第１のキャパシタが第２のプレート電極に接続された半導体メモリ装置において、第１のキャパシタのデータの読み出しは分極反転を伴わない動作であり、第１の強誘電体キャパシタから論理電圧"Ｈ"のデータを第１のビット線へ読み出す時の第１のビット線電位と、第１の強誘電体キャパシタから論理電圧"Ｌ"のデータを第１のビット線へ読み出す時の第２のビット線電位との電位差は、第１の強誘電体キャパシタの容量値に対して最大値をもつ特性で表され、第１のビット線電位と第２のビット線電位との電位差と、第１の強誘電体キャパシタの容量値との関係曲線を求め、第１のビット線電位と第２のビット線電位との電位差が、増幅器によって正確に増幅できる電位差の２倍以上の値になる関係曲線の範囲に、第１の強誘電体キャパシタの容量値を決定し、第１のキャパシタからのデータを第２のビット線へ読み出す時の第３のビット線電位が、第１のビット線電位と第２のビット線電位との中間の電位で、かつ第１のビット線電位と第３のビット線電位との電位差および第２のビット線電位と第３のビット線電位との電位差が、ともに増幅器によって正確に増幅できる電位差以上になるように第１のキャパシタの容量値を決定する。
【００１５】
また、第１のキャパシタが強誘電体キャパシタである。
【００１６】
また、第１のキャパシタが第１の強誘電体キャパシタと同程度の形状である強誘電体キャパシタである。
【００１７】
上記のような動作の半導体メモリ装置の容量値決定方法により、メモリセルのデータ読み出し電位差を大きくすることができ、読み出し時の誤動作がない半導体メモリ装置とすることができる。
【００１８】
【発明の実施の形態】
本発明の半導体メモリ装置の容量値決定方法を示す第１の実施の形態について、図面を参照しながら説明する。図１は本発明の半導体メモリ装置の回路構成を示す図、図２は本発明の半導体メモリ装置の動作タイミングを示す図、図３〜図５は本発明の半導体メモリ装置の容量値決定方法の第１の実施の形態における第１〜第３の容量値のメモリセルキャパシタの強誘電体のヒステリシス特性とメモリセルのデータ読み出しを示す図である。
【００１９】
まず、図１の回路構成図について説明する。ＷＬ０〜ＷＬ７はワード線、ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１はビット線、ＣＰ０〜ＣＰ７はセルプレート電極、ＥＱ１０１はビット線イコライズおよびプリチャージ制御信号、ＳＡＥ１００はセンスアンプ制御信号、ＶＳＳは接地電圧、ＳＡ０，ＳＡ１はセンスアンプ、Ｃｓ００〜Ｃｓ１７，Ｃｓ００Ｂ〜Ｃｓ１７Ｂは本体メモリセルキャパシタ、ＱｎはＮチャネル型ＭＯＳトランジスタである。
【００２０】
センスアンプＳＡ０にビット線ＢＬ０，／ＢＬ０が、センスアンプＳＡ１にビット線ＢＬ１，／ＢＬ１がそれぞれ接続されている。センスアンプＳＡ０，ＳＡ１の動作はセンスアンプ制御信号ＳＡＥ１００によって制御される。本体メモリセルキャパシタＣｓ００の第１の電極はＮチャネル型ＭＯＳトランジスタＱｎを介してビット線ＢＬ０に接続されている。本体メモリセルキャパシタＣｓ００の第２の電極はセルプレート電極ＣＰ０に接続されている。本体メモリセルキャパシタＣｓ００Ｂの第１の電極はＮチャネル型ＭＯＳトランジスタＱｎを介してビット線／ＢＬ０に接続されており、本体メモリセルキャパシタＣｓ００Ｂの第２の電極はセルプレート電極ＣＰ０に接続されている。同様に、本体メモリセルキャパシタＣｓ０１〜Ｃｓ０７のそれぞれの第１の電極はＮチャネル型ＭＯＳトランジスタＱｎを介してビット線ＢＬ０に接続され、本体メモリセルキャパシタＣｓ０１〜Ｃｓ０７のそれぞれの第２の電極はそれぞれセルプレート電極ＣＰ１〜ＣＰ７に接続され、本体メモリセルキャパシタＣｓ０１Ｂ〜Ｃｓ０７Ｂのそれぞれの第１の電極はＮチャネル型ＭＯＳトランジスタＱｎを介してビット線／ＢＬ０に接続され、本体メモリセルキャパシタＣｓ０１Ｂ〜Ｃｓ０７Ｂのそれぞれの第２の電極はそれぞれセルプレート電極ＣＰ１〜ＣＰ７に接続されている。本体メモリセルキャパシタＣｓ１０〜Ｃｓ１７，Ｃｓ１０Ｂ〜Ｃｓ１７Ｂについても同様に、ビット線ＢＬ１，／ＢＬ１にデータが読み出されるように接続されている。また、ビット線ＢＬ０，／ＢＬ０、およびビット線ＢＬ１，／ＢＬ１はビット線イコライズおよびプリチャージ制御信号ＥＱ１０１によってイコライズおよびプリチャージされるように構成されている。ここでは、プリチャージ電位は接地電圧としている。
【００２１】
図３においてＶｒ３はメモリセルのデータ読み出し電位差、ｌ１，ｌ２はビット線容量の特性を示す線、Ａ，Ｂ，Ｄ，Ｅ，Ｍ３，Ｎ３，Ｏ３，Ｐ３，Ｑ３はメモリセルのデータ読み出しを示す図における点である。図３は従来と同様に強誘電体のヒステリシス特性図で、横軸がメモリセルキャパシタにかかる電界で縦軸がそのときの電荷を示している。強誘電体のキャパシタでは電界が０のときでも点Ｂ、点Ｅのように残留分極が残る。電源をオフしても強誘電体のキャパシタに残った残留分極を不揮発性のデータとして利用して、不揮発性半導体メモリ装置を実現している。メモリセルのデータが“１”の場合、第１の本体メモリセルキャパシタは図３の点Ｂの状態で、第２の本体メモリセルキャパシタは点Ｅの状態である。メモリセルのデータが“０”の場合、第１の本体メモリセルキャパシタは点Ｅの状態で、第２の本体メモリセルキャパシタは点Ｂの状態である。
【００２２】
図４および図５も図３と同様で、Ｖｒ４，Ｖｒ５はメモリセルのデータ読み出し電位差、Ａ，Ｂ，Ｄ，Ｅ，Ｍ４，Ｎ４，Ｏ４，Ｐ４，Ｑ４，Ｍ５，Ｎ５，Ｏ５，Ｐ５，Ｑ５はメモリセルのデータ読み出しを示す図における点である。本体メモリセルキャパシタの容量は図３の場合が三つのうちではもっとも大きく、図４の場合が次に大きく、図５の場合が三つのうちではもっとも小さい。
【００２３】
ここでは、図３の場合について、本体メモリセルキャパシタＣｓ００，Ｃｓ００Ｂのデータを読み出す方法について説明する。まず本体メモリセルのデータを読み出すために、初期状態として、ビット線ＢＬ０，／ＢＬ０、ワード線ＷＬ０〜ＷＬ７、セルプレート電極ＣＰ０〜ＣＰ７、および、センスアンプ制御信号ＳＡＥ１００を論理電圧“Ｌ”とし、ビット線プリチャージ制御信号ＥＱ１０１は論理電圧“Ｈ”とする。その後、ビット線プリチャージ制御信号ＥＱ１０１を論理電圧“Ｌ”とすると、ビット線ＢＬ０，／ＢＬ０がフローティング状態となる。次に、ワード線ＷＬ０とセルプレート電極ＣＰ０を論理電圧“Ｈ”とする。このとき、本体メモリセルキャパシタＣｓ００，Ｃｓ００Ｂに電界がかかる。このようにして本体メモリセルからビット線ＢＬ０，／ＢＬ０にデータが読み出される。このときのビット線に読み出される電位差について、図３を参照しながら説明する。線ｌ１，ｌ２はビット線ＢＬ０，／ＢＬ０の寄生容量の値に依存した傾きを持つ。容量値が小さくなると傾きの絶対値は小さくなる。読み出されるデータが“１”のとき、ビット線ＢＬ０には本体メモリセルキャパシタＣｓ００からデータが読み出され、図３の点Ｂの状態から点Ｏ３の状態となる。点Ｏ３はメモリセルキャパシタに電界がかかったとき、点Ｂから点Ｄへ向かう強誘電体メモリセルキャパシタのヒステリシス曲線と、ワード線ＷＬ０とセルプレート電極ＣＰ０とを論理電圧“Ｈ”としたときに生じる電界の分だけ点Ｂから横軸方向へ移動した点Ｍ３を通る線ｌ１との交点である。同様に、ビット線／ＢＬ０には本体メモリセルキャパシタＣｓ００Ｂからデータが読み出され、点Ｅの状態から点Ｐ３の状態となる。点Ｐ３はメモリセルキャパシタに電界がかかったとき、点Ｅから点Ｄへ向かうヒステリシス曲線と、ワード線ＷＬ０とセルプレート電極ＣＰ０とを論理電圧“Ｈ”としたときに生じる電界の分だけ点Ｅから横軸方向へ移動した点Ｎ３を通る線ｌ２との交点である。ここで、ビット線ＢＬ０，／ＢＬ０間に読み出される電位差は点Ｏ３と点Ｐ３の電界差であるＶｒ３となる。読み出されるデータが“０”のときも同様に、ビット線ＢＬ０と同／ＢＬ０の状態が逆になるだけで、読み出される電位差はＶｒ３である。次に、センスアンプ制御信号ＳＡＥ１００を論理電圧“Ｈ”とすると、ビット線ＢＬ０，／ＢＬ０に読み出されたデータはセンスアンプＳＡ０で増幅されて読み出される。センスアンプＳＡ０で増幅したとき、ビット線ＢＬ０の状態は点Ｏ３から点Ｑ３になり、ビット線／ＢＬ０の状態は点Ｐ３から点Ｄになる。次に、データの再書き込み状態としてセルプレート電極ＣＰ０を論理電圧“Ｌ”とする。このとき、ビット線ＢＬ０の状態は点Ｑ３から点Ａとし、ビット線／ＢＬ０の状態は点Ｄから点Ｅとなる。その後、ワード線ＷＬ０とセンスアンプ制御信号ＳＡＥ１００とを論理電圧“Ｌ”とする。その後、ビット線プリチャージ制御信号ＥＱ１０１を論理電圧“Ｈ”とし、ビット線ＢＬ０，／ＢＬ０を論理電圧“Ｌ”として、初期状態にする。この動作でビット線ＢＬ０，／ＢＬ０に読み出された電位差Ｖｒ３はセンスアンプＳＡ０で正確に増幅できるだけの電位差でなければならない。これを満たすように本体メモリセルキャパシタ容量値（曲線ＡＢＤＥＡ）を決定する。電位差Ｖｒ３ができるだけ大きくなるように本体メモリセルキャパシタ容量値を決定することにより、センスアンプによるより正確で高速な増幅が可能となる。
【００２４】
図３〜図５の本体メモリセルキャパシタ容量値の場合、Ｖｒ３〜Ｖｒ５のメモリセルのデータ読み出し電位差はＶｒ４が大きく、Ｖｒ３とＶｒ５はＶｒ４より小さくなる。本体メモリセルキャパシタ容量値Ｃｓとビット線ＢＬ０，／ＢＬ０間に読み出された電位差Ｖｒとの関係を示したものが図６である。この図６からわかるように、電位差Ｖｒは本体メモリセルキャパシタ容量値Ｃｓに対して最大値をもつ曲線で表される。図６でＶｒｍはセンスアンプで正確に増幅できる読み出し可能最低電位差値を示している。このＶｒｍと図の曲線の交点のうち本体メモリセルキャパシタ容量値の小さい方をＣｓｌ、本体メモリセルキャパシタ容量値の大きい方をＣｓｈとする。この図より本体メモリセルキャパシタ容量の値ＣｓはＣｓｌとＣｓｈとの間にあることが必要である。本体メモリセルキャパシタ容量の値ＣｓがＣｓｌ，Ｃｓｈ間であれば、より小さな値を用いる方が本体メモリセルキャパシタを構成する強誘電体膜の劣化が少ない。また、本体メモリセルキャパシタの面積も小さくなり、高集積化される。
【００２５】
本発明の半導体メモリ装置の容量値決定方法を示す第２の実施の形態について、図７の回路構成図と図８の動作タイミング図、図９のメモリセルキャパシタの強誘電体のヒステリシス特性とメモリセルのデータ読み出しを示す図を参照しながら説明する。
【００２６】
第１の実施の形態が一つのメモリセルが二つのメモリセルキャパシタと二つのＭＯＳトランジスタで構成されているのに対して、第２の実施の形態が一つのメモリセルが一つのメモリセルキャパシタと一つのＭＯＳトランジスタで構成されている点で異なる。
【００２７】
まず、図７に示した回路構成について説明する。ＷＬ０〜ＷＬ３はワード線、ＤＷＬ０，ＤＷＬ１はダミーワード線、ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１はビット線、ＣＰ０，ＣＰ１はセルプレート電極、ＤＣＰ０，ＤＣＰ１はダミーセルプレート電極、ＥＱ１１はビット線イコライズおよびプリチャージ制御信号、ＳＡＥ０，ＳＡＥ１はセンスアンプ制御信号、ＶＳＳは接地電圧、ＳＡ０，ＳＡ１はセンスアンプ、Ｃｓ１〜Ｃｓ８は本体メモリセル強誘電体キャパシタ、Ｃｄ１〜Ｃｄ４はダミーメモリセル強誘電体キャパシタ、ＱｎはＮチャネル型ＭＯＳトランジスタである。本体メモリセルは本体メモリセル強誘電体キャパシタＣｓ１〜Ｃｓ８とワード線ＷＬ０〜ＷＬ３がゲートに接続されたＮチャネル型ＭＯＳトランジスタＱｎで構成されている。本体メモリセル強誘電体キャパシタＣｓ１〜Ｃｓ８の第１の電極がＮチャネル型ＭＯＳトランジスタＱｎのソースに接続され、本体メモリセル強誘電体キャパシタＣｓ１〜Ｃｓ８の第２の電極がセルプレート電極ＣＰ０，ＣＰ１に接続されている。また、本体メモリセルを構成するＮチャネル型ＭＯＳトランジスタＱｎのドレインはビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１に接続されている。ダミーメモリセルも同様に、ダミーメモリセル強誘電体キャパシタＣｄ１〜Ｃｄ４とダミーワード線ＤＷＬ０，ＤＷＬ１がゲートに接続されたＮチャネル型ＭＯＳトランジスタＱｎとで構成されている。また、ダミーメモリセル強誘電体キャパシタＣｄ１〜Ｃｄ４の第１の電極がＮチャネル型ＭＯＳトランジスタＱｎのソースに接続され、ダミーメモリセル強誘電体キャパシタＣｄ１〜Ｃｄ４の第２の電極がダミーセルプレート電極ＤＣＰ０，ＤＣＰ１に接続されている。また、ダミーメモリセルを構成するＮチャネル型ＭＯＳトランジスタＱｎのドレインは、ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１に接続されている。また、ビット線ＢＬ０，／ＢＬ０、および同ＢＬ１，／ＢＬ１は、それぞれセンスアンプＳＡ０，ＳＡ１に接続されている。センスアンプＳＡ０，ＳＡ１は、それぞれセンスアンプ制御信号ＳＡＥ０，ＳＡＥ１で制御され、センスアンプ制御信号ＳＡＥ０，ＳＡＥ１が全て論理電圧“Ｈ”のとき動作する。また、ビット線ＢＬ０，／ＢＬ０、および同ＢＬ１，／ＢＬ１は、ゲートがビット線イコライズおよびプリチャージ制御信号ＥＱ１１であるＮチャネル型ＭＯＳトランジスタＱｎを介して接続される。ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１のそれぞれは、ゲートがビット線イコライズおよびプリチャージ制御信号ＥＱ１１であるＮチャネル型ＭＯＳトランジスタＱｎを介して接地電圧ＶＳＳに接続されている。
【００２８】
次に、図８と図９において、本体メモリセルのデータを読み出すために、初期状態として、ワード線ＷＬ０〜ＷＬ３、ダミーワード線ＤＷＬ０，ＤＷＬ１、セルプレート電極ＣＰ０，ＣＰ１、ダミーセルプレート電極ＤＣＰ０，ＤＣＰ１、センスアンプ制御信号ＳＡＥ０，ＳＡＥ１を論理電圧“Ｌ”とし、ビット線イコライズおよびプリチャージ制御信号ＥＱ１１を論理電圧“Ｈ”とし、ビット線を論理電圧“Ｌ”とする。その後、ビット線イコライズおよびプリチャージ制御信号ＥＱ１１を論理電圧“Ｌ”とし、ビット線をフローティング状態とする。次に、本体メモリセルキャパシタＣｓ２のデータを読み出すために、ワード線ＷＬ１、ダミーワード線ＤＷＬ１、セルプレート電極ＣＰ０、およびダミーセルプレート電極ＤＣＰ０の全てを論理電圧“Ｈ”とすると、ビット線ＢＬ０にダミーメモリセルのデータが読み出され、ビット線／ＢＬ０に本体メモリセルのデータが読み出される。このとき、本体メモリセルのデータが“１”の場合、図９の点Ｂの状態から点Ｏ９の状態になる。本体メモリセルのデータが“０”の場合、点Ｅの状態から点Ｐ９の状態になり、ダミーメモリセルは点Ｔ９の状態から点Ｓ９の状態になる。その後、センスアンプ制御信号ＳＡＥ０を論理電圧“Ｈ”として、センスアンプＳＡ０を動作させると、ビット線ＢＬ０，／ＢＬ０に読み出されたデータが増幅される。センスアンプを動作させ、データが増幅された状態で、本体メモリセルのデータが“１”であれば、本体メモリセルは点Ｏ９の状態から点Ｑ９の状態に、ダミーメモリセルは点Ｓ９の状態から点Ｄの状態になる。このとき、本体メモリセルのデータが“０”であれば、本体メモリセルは点Ｐ９の状態から点Ｄの状態に、ダミーメモリセルは点Ｓ９の状態から点Ｔ９の状態になる。
【００２９】
次に、セルプレート電極ＣＰ０を論理電圧“Ｌ”とする。このとき、本体メモリセルのデータが“１”であれば、本体メモリセルは点Ｑ９の状態から点Ａの状態に、ダミーメモリセルは点Ｄの状態を維持する。本体メモリセルのデータが“０”であれば、本体メモリセルは点Ｄの状態から点Ｅの状態に、ダミーメモリセルは点Ｔ９の状態を維持する。ワード線ＷＬ１、ダミーワード線ＤＷＬ１を論理電圧“Ｌ”とする。このとき、本体メモリセルのデータが“１”であれば、本体メモリセルは点Ａの状態から点Ａと点Ｂの間の状態に、ダミーメモリセルは点Ｄの状態から点Ｄと点Ｔ９の間の状態となる。その後ダミーメモリセルは点Ｔ９の状態とする。本体メモリセルのデータが“０”であれば、本体メモリセルは点Ｅの状態を維持し、ダミーメモリセルは点Ｔ９を維持する。次に、ダミーセルプレート電極ＤＣＰ０を論理電圧“Ｌ”とし、センスアンプ制御信号ＳＡＥ０を論理電圧“Ｌ”とし、ビット線イコライズおよびプリチャージ制御信号ＥＱ１１を論理電圧“Ｈ”とし、ビット線を論理電圧“Ｌ”とする。
【００３０】
この第２の実施の形態において、ビット線の寄生容量値を傾きとしてもつ線ｌ１，ｌ２，ｌ３において、本体メモリセルのデータ“１”とデータ“０”の読み出し電位差Ｖｒ９がセンスアンプで正確に増幅できる電位差の少なくとも２倍以上となるように、本体メモリセルキャパシタ容量値を決める。次に、ダミーメモリセルの容量値を決定するために、ダミーメモリセルの容量を示す線すなわち点Ｄ，Ｓ９，Ｔ９を通る線と、ワード線ＷＬ０とセルプレート電極ＣＰ０との論理電圧を“Ｈ”とした直後に生じる電界の分だけ点Ｔ９から横軸方向へ移動した点Ｒ９を通る線ｌ３（線ｌ１，ｌ２を平行移動した線）との交点を点Ｓ９とする。このとき、点Ｓ９と点Ｐ９との電位差をＶｌ９、点Ｓ９と点Ｏ９との電位差をＶｈ９とし、Ｖｌ９およびＶｈ９がセンスアンプで正確に増幅できるだけの電位差であるようにする。理想的にはＶｌ９＝Ｖｈ９＝Ｖｒ９／２とする。このようにして、本体メモリセルキャパシタ容量およびダミーメモリセルキャパシタ容量を決定することにより、センスアンプによって正確で高速な増幅が可能となる。ここでは、ダミーメモリセルキャパシタに強誘電体膜を用いているが、通常のキャパシタでもよい。
【００３１】
本発明の半導体メモリ装置を示す第３の実施の形態について、図１０の回路構成図と図１１の動作タイミング図を参照しながら説明する。
【００３２】
まず、図１０の回路構成図について説明する。この回路は、第３の実施の形態の回路に対して、ビット線にスイッチング機能を有するＭＯＳトランジスタを介して容量を接続した構成である。ＷＬ０〜ＷＬ３はワード線、ＤＷＬ０，ＤＷＬ１はダミーワード線、ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１はビット線、ＣＰ０，ＣＰ１はセルプレート電極、ＤＣＰ０，ＤＣＰ１はダミーセルプレート電極、ＥＱ１１はビット線イコライズおよびプリチャージ制御信号、Ｓ１００，Ｓ１０１は制御信号、Ｖ１０は信号、ＳＡＥ０，ＳＡＥ１はセンスアンプ制御信号、ＶＳＳは接地電圧、ＳＡ０，ＳＡ１はセンスアンプ、Ｃｓ１〜Ｃｓ８は本体メモリセル強誘電体キャパシタ、Ｃｄ１〜Ｃｄ４はダミーメモリセル強誘電体キャパシタ、Ｃｂ１〜Ｃｂ４はビット線容量調整用容量、ＱｎはＮチャネル型ＭＯＳトランジスタである。本体メモリセルは本体メモリセル強誘電体キャパシタＣｓ１〜Ｃｓ８とワード線ＷＬ０〜ＷＬ３がゲートに接続されたＮチャネル型ＭＯＳトランジスタＱｎで構成されている。本体メモリセル強誘電体キャパシタＣｓ１〜Ｃｓ８の第１の電極がＮチャネル型ＭＯＳトランジスタＱｎのソースに接続され、本体メモリセル強誘電体キャパシタＣｓ１〜Ｃｓ８の第２の電極がセルプレート電極ＣＰ０，ＣＰ１に接続されている。また、本体メモリセルを構成するＮチャネル型ＭＯＳトランジスタＱｎのドレインはビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１に接続されている。ダミーメモリセルも同様に、ダミーメモリセル強誘電体キャパシタＣｄ１〜Ｃｄ４とダミーワード線ＤＷＬ０，ＤＷＬ１がゲートに接続されたＮチャネル型ＭＯＳトランジスタＱｎとで構成されている。また、ダミーメモリセル強誘電体キャパシタＣｄ１〜Ｃｄ４の第１の電極がＮチャネル型ＭＯＳトランジスタＱｎのソースに接続され、ダミーメモリセル強誘電体キャパシタＣｄ１〜Ｃｄ４の第２の電極がダミーセルプレート電極ＤＣＰ０，ＤＣＰ１に接続されている。また、ダミーメモリセルを構成するＮチャネル型ＭＯＳトランジスタＱｎのドレインは、ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１に接続されている。また、ビット線ＢＬ０，／ＢＬ０、および同ＢＬ１，／ＢＬ１はそれぞれセンスアンプＳＡ０，ＳＡ１に接続されている。センスアンプＳＡ０，ＳＡ１は、それぞれセンスアンプ制御信号ＳＡＥ０，ＳＡＥ１で制御され、センスアンプ制御信号ＳＡＥ０，ＳＡＥ１が全て論理電圧“Ｈ”のとき動作する。また、ビット線ＢＬ０，／ＢＬ０、および同ＢＬ１，／ＢＬ１は、ゲートがビット線イコライズおよびプリチャージ制御信号ＥＱ１１であるＮチャネル型ＭＯＳトランジスタＱｎを介して接続される。ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１のそれぞれはゲートがビット線イコライズおよびプリチャージ制御信号ＥＱ１１であるＮチャネル型ＭＯＳトランジスタＱｎを介して接地電圧ＶＳＳに接続されている。ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１にはゲートがそれぞれ信号Ｓ１０１，Ｓ１００，Ｓ１０１，Ｓ１００であるＮチャネル型ＭＯＳトランジスタＱｎを介して容量Ｃｂ１，Ｃｂ２，Ｃｂ３，Ｃｂ４が接続され、それぞれの容量Ｃｂ１，Ｃｂ２，Ｃｂ３，Ｃｂ４のプレート電極が信号Ｖ１０に接続されている。信号Ｖ１０の電位は容量Ｃｂ１〜Ｃｂ４が通常のキャパシタか、強誘電体膜を用いたキャパシタか、また強誘電体キャパシタの場合にはその使い方（ヒステリシス曲線のどの曲線部分を使うか）によって適当な電位を設定する。
【００３３】
次に、本体メモリセルのデータを読み出すために、初期状態として、ワード線ＷＬ０〜ＷＬ３、ダミーワード線ＤＷＬ０，ＤＷＬ１、セルプレート電極ＣＰ０，ＣＰ１、ダミーセルプレート電極ＤＣＰ０，ＤＣＰ１、センスアンプ制御信号ＳＡＥ０，ＳＡＥ１、制御信号Ｓ１００，Ｓ１０１を論理電圧“Ｌ”とし、ビット線イコライズおよびプリチャージ制御信号ＥＱ１１を論理電圧“Ｈ”とし、ビット線を論理電圧“Ｌ”とする。その後、ビット線イコライズおよびプリチャージ制御信号ＥＱ１１を論理電圧“Ｌ”とし、ビット線をフローティング状態とする。次に、本体メモリセルキャパシタＣｓ２のデータを読み出すために、ワード線ＷＬ１、ダミーワード線ＤＷＬ１、セルプレート電極ＣＰ０、ダミーセルプレート電極ＤＣＰ０、制御信号Ｓ１０１の全てを論理電圧“Ｈ”とすると、ビット線ＢＬ０にダミーメモリセルのデータが読み出され、ビット線／ＢＬ０に本体メモリセルのデータが読み出される。ここで、ダミーメモリセルのデータが読み出されたビット線にビット線容量調整用容量をつけ加え容量を大きくしているのは、ダミーメモリセルを本体メモリセルキャパシタと同程度のものを使用し、メモリセルのデータ“１”から読み出したときに、適正なリファレンス電圧を得るためである。このビット線容量調整用容量は強誘電体膜を用いても通常のキャパシタでもよい。
【００３４】
本発明の半導体メモリ装置を示す第４の実施の形態について、図１０の回路構成図と図１２の動作タイミング図を参照しながら説明する。
【００３５】
まず、図１０の回路構成図については第３の実施の形態と同様である。
【００３６】
次に、本体メモリセルのデータを読み出すために、初期状態として、ワード線ＷＬ０〜ＷＬ３、ダミーワード線ＤＷＬ０，ＤＷＬ１、セルプレート電極ＣＰ０，ＣＰ１、ダミーセルプレート電極ＤＣＰ０，ＤＣＰ１、センスアンプ制御信号ＳＡＥ０，ＳＡＥ１を論理電圧“Ｌ”とし、ビット線イコライズおよびプリチャージ制御信号ＥＱ１１、制御信号Ｓ１００，Ｓ１０１を論理電圧“Ｈ”とし、ビット線を論理電圧“Ｌ”とする。その後、ビット線イコライズおよびプリチャージ制御信号ＥＱ１１を論理電圧“Ｌ”とし、ビット線をフローティング状態とする。次に、本体メモリセルキャパシタＣｓ２のデータを読み出すために、ワード線ＷＬ１、ダミーワード線ＤＷＬ１、セルプレート電極ＣＰ０、ダミーセルプレート電極ＤＣＰ０の全てを論理電圧“Ｈ”、制御信号Ｓ１０１を論理電圧“Ｌ”とすると、ビット線ＢＬ０にダミーメモリセルのデータが読み出され、ビット線／ＢＬ０に本体メモリセルのデータが読み出される。ここで、ダミーメモリセルのデータが読み出されたビット線のビット線容量調整用容量を電気的に切断し容量を小さくしているのは、ダミーメモリセルを本体メモリセルキャパシタと同程度のものを使用し、メモリセルのデータ“０”から読み出したときに適正なリファレンス電圧を得るためである。このビット線容量調整用容量は強誘電体膜を用いても通常のキャパシタでもよい。
【００３７】
【発明の効果】
本発明のメモリセルキャパシタに強誘電体膜を用いた半導体メモリ装置およびその容量値決定方法によれば、ビット線の寄生容量値に応じて最適なメモリセル強誘電体キャパシタの容量値を設定することにより、メモリセルのデータ読み出し電位差を大きくすることができ、読み出し時の誤動作がない半導体メモリ装置とすることができる。
【図面の簡単な説明】
【図１】本発明の半導体メモリ装置の容量値決定方法を示す第１の実施の形態の回路構成を示す図
【図２】本発明の半導体メモリ装置の容量値決定方法を示す第１の実施の形態の動作タイミングを示す図
【図３】本発明の半導体メモリ装置の容量値決定方法を示す第１の実施の形態の、第１の容量値のメモリセルキャパシタの、強誘電体のヒステリシス特性とメモリセルのデータ読み出しを示す図
【図４】本発明の半導体メモリ装置の容量値決定方法を示す第１の実施の形態における、第２の容量値を有するメモリセルキャパシタの強誘電体のヒステリシス特性とメモリセルのデータ読み出しを示す図
【図５】本発明の半導体メモリ装置の容量値決定方法を示す第１の実施の形態における、第３の容量値を有するメモリセルキャパシタの強誘電体のヒステリシス特性とメモリセルのデータ読み出しを示す図
【図６】本発明の半導体メモリ装置の容量値決定方法を示す第１の実施の形態における、メモリセルキャパシタの容量値とデータ読み出し電位差との関係図
【図７】本発明の半導体メモリ装置の容量値決定方法を示す第２の実施の形態の回路構成を示す図
【図８】本発明の半導体メモリ装置の容量値決定方法を示す第２の実施の形態の動作タイミングを示す図
【図９】本発明の半導体メモリ装置の容量値決定方法を示す第２の実施の形態における、強誘電体メモリセルキャパシタのヒステリシス特性とメモリセルのデータ読み出しを示す図
【図１０】本発明の半導体メモリ装置を示す第３および第４の実施の形態の回路構成を示す図
【図１１】本発明の半導体メモリ装置を示す第３の実施の形態の動作タイミングを示す図
【図１２】本発明の半導体メモリ装置を示す第４の実施の形態の動作タイミングを示す図
【図１３】従来の半導体メモリ装置の回路構成を示す図
【図１４】従来の半導体メモリ装置の回路構成のセンスアンプ部を示す図
【図１５】従来の半導体メモリ装置の動作タイミングを示す図
【図１６】従来の半導体メモリ装置の強誘電体メモリセルキャパシタのヒステリシス特性とメモリセルのデータ読み出しを示す図
【符号の説明】
ｌ１〜ｌ３  線
８０ａ〜８０ｄ  メモリセル
８１ａ〜８１ｄ  メモリセルトランジスタ
８２  ワード線（ＷＯＲＤ）
８３ａ〜８３ｄ  メモリセルキャパシタ
８４  ワード線（ＷＯＲＤ）
８６，８８  ビット線
９０  センスアンプ
９２，９４  ビット線
９６  センスアンプ
９８，１００  セルプレート電極（ＰＬＡＴＥ）
１０２，１０４，１０６，１０８  ビット線プリチャージ用トランジスタ
１１０，１１２  Ｐチャネル型ＭＯＳトランジスタ
１１４，１１６  信号ノード
１１８，１２０  Ｎチャネル型ＭＯＳトランジスタ
ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１  ビット線
Ｃｂ１〜Ｃｂ４  ビット線容量調整用容量
Ｓ１００，Ｓ１０１、Ｖ１０  制御信号
Ｃｓｈ、Ｃｓｌ  本体メモリセル容量値
Ｃｄ１〜Ｃｄ４  ダミーメモリセルキャパシタ
ＣＰ０〜ＣＰ７  セルプレート電極
Ｃｓ００〜Ｃｓ１７，Ｃｓ００Ｂ〜Ｃｓ１７Ｂ，Ｃｓ１〜Ｃｓ８  本体メモリセルキャパシタ
ＤＣＰ０，ＤＣＰ１  ダミーセルプレート電極
ＤＷＬ０，ＤＷＬ１  ダミーワード線
ＥＱ１１，ＥＱ１０１  ビット線イコライズおよびプリチャージ制御信号
Ｑｎ  Ｎチャネル型ＭＯＳトランジスタ
ＳＡ０，ＳＡ１  センスアンプ
ＳＡＥ１００，ＳＡＥ１０１  センスアンプ制御信号
Ｖｌ９，Ｖｈ９，Ｖｒ３〜Ｖｒ５，Ｖｒ１６  電位差
Ｖｒｍ  読み出し可能最低電位差値
ＶＳＳ  接地電圧
ＷＬ０〜ＷＬ７  ワード線
φＰＲＥＣＨＡＲＧＥ  ビット線プリチャージ制御信号
φＳＥＮＳＥ  センスアンプ制御信号
【図１】
0003671866.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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