(57)【特許請求の範囲】
【請求項１】
第１、第２の単電子トンネル接合が直列に接続されてなり、その両端にバイアス電圧が印加された二重トンネル接合部と、前記第１、第２の単電子トンネル接合の共通接続部に容量素子を介して接続された信号入力部とを備え、前記共通接続部に蓄えられる電荷が、前記バイアス電圧に対し、素電荷の整数倍単位で近似的に量子化されており、前記二重トンネル接合部において、第ｉ（ｉ＝１，２）の単電子トンネル接合のトンネル抵抗ＲT (i) 、接合キャパシタンスＣｉが
（ｉ）  ＲT (1) ＞ＲＴ(2) ，Ｃ1 ≧Ｃ2 
（ii）  ＲT (2) ＞ＲＴ(1) ，Ｃ2 ≧Ｃ1 
のいずれかの条件を満たすように設定されていることを特徴とする単電子トンネル論理素子。
【請求項２】
第１、第２の単電子トンネル接合が直列に接続されてなり、その両端にバイアス電圧が印加された二重トンネル接合部と、前記第１、第２の単電子トンネル接合の第１共通接続部に容量素子を介して接続された信号入力部とを備え、前記信号入力部は、第１、第２のインピーダンス素子が直列に接続された回路を具備し、前記第１、第２のインピーダンス素子の第２共通接続部が前記容量素子に接続され、前記第２共通接続部に蓄えられる電荷が、前記信号入力部に与えられる入力電圧に対し、素電荷の整数倍単位で近似的に量子化されており、
前記第１、第２のインピーダンス素子のうち少なくとも一方が単電子トンネル接合からなることを特徴とする単電子トンネル論理素子。
【請求項３】
前記第１、第２のインピーダンス素子はともに単電子トンネル接合からなり、これらの単電子トンネル接合は、トンネル抵抗及び接合キャパシタンスのうち少なくとも一つにおいて、互いに異なるものであることを特徴とする請求項２記載の単電子トンネル論理素子。
【請求項４】
第１、第２の単電子トンネル接合が直列に接続されてなり、その両端にバイアス電圧が印加された二重トンネル接合部と、前記第１、第２の単電子トンネル接合の第１共通接続部に容量素子を介して接続された信号入力部とを備え、前記信号入力部と前記容量素子の第２共通接続部に蓄えられる電荷が、前記信号入力部に与えられる入力電圧に対し、素電荷の整数倍単位で近似的に量子化されており、前記容量素子及び信号入力部が複数個、前記第１、第２の単電子トンネル接合の前記第１共通接続部に接続されていることを特徴とする単電子トンネル論理素子。
【請求項５】
前記第１のインピーダンス素子のトンネル抵抗ＲT (1) 、同素子の接合キャパシタンスＣ1 、前記第２のインピーダンス素子のトンネル抵抗ＲT (2) 、同素子の接合キャパシタンスＣ2 が、
（ｉ）  ＲT (1) Ｃ1 ＞ＲT (2) Ｃ2 
（ii）  ＲT (1) Ｃ1 ＜ＲT (2) Ｃ2 
のいずれかの条件を満たすように設定されていることを特徴とする請求項３記載の単電子トンネル論理素子。
【請求項６】
（ｉ）  ＲT (1) ＞ＲT (2) ，Ｃ1 ≧Ｃ2 
（ii）  ＲT (1) ＜ＲT (2) ，Ｃ1 ≦Ｃ2 
のいずれかの条件を満たすことを特徴とする請求項５記載の単電子トンネル論理素子。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はクーロン・ブロッケイドによる単一電子トンネリングを応用した論理素子に関する。
【０００２】
【従来の技術】
近年、微小なキャパシタンスを有するトンネル接合において見られる単一電子トンネリングに関する研究が盛んに行われるようになった。単一電子トンネリング現象を利用すれば、従来のマクロな電子デバイスに比べて桁違いに高速且つ低消費電力のデバイスが実現可能になる。その実現に向けて、単一電子トンネリングデバイスの試作研究が随所で行われつつある。
【０００３】
単一電子トンネリングの起源について一言で言うと以下のようなことになる。非常に小さなキャパシタンスを有するトンネル接合では、電子一個の出し入れ（接合を介してのトンネル）に伴う充電エネルギの変化が温度揺らぎｋB Ｔ（Ｔ：絶対温度、ｋB ：ボルツマン定数）に比べて無視できない大きさになる。このような状況下では、たとえ一個の電子のトンネルといえども、エネルギ的に損をするようなトンネルは禁止される。これがクーロン・ブロッケイドと呼ばれ、単一電子トンネル現象の基本概念である。
【０００４】
このクーロン・ブロッケイド特性を利用した単一電子トンネル素子の基本単位は、トンネル接合を二つ直列に接続した二重トンネル接合構造とそれらのトンネル接合に挟まれた中央電極に結合したゲート電極とから構成される三端子素子で、特に、このタイプの素子は単一電子トンネリングトランジスタ（ＳＥＴ）と呼ばれている。図１５はその構成を示すもので、５１，５２は直列に接続されたトンネル接合部で、その一端はソース電極部５５、他端はドレイン電極部５６とされており、この二重トンネル接合構造によってチャネルを形成する。その中央電極部（アイランド部）５４にはゲート電極５７がキャパシタ５３を介して接続されている。ソース・ドレイン電極部５５，５６間に所定のバイアス電圧ＶＳＤ （＝  ＶＳ−ＶＤ）を印加し、ゲート電極５７に電圧Ｖｇ  を印加すると、バイアス電圧Ｖｂ   とチャネルを流れる電流Ｉとの間に図１６に示されるようなギャップを持ったリニア特性が得られる。このように、ＳＥＴはギャップを越えるとほぼ線形な電流電圧特性（Ｉ−ＶＳＤ  特性）を持つものである。この図に示されるように
ゲート電極５７にかける電圧を変えることによって、電流Ｉの流れ始める電圧（クーロン・ブロッケイド電圧）を制御することができる。図１７はバイアス電圧ＶＳＤ＝Ｖｂ  を一定にしてゲート電圧Ｖｇ  を変えたときの電流Ｉを示したものである。この図に示すように、電流Ｉはゲート電圧Ｖｇ  に対して周期ｅ／Ｃｇで振動する。この現象はクーロン振動と呼ばれている。このクーロン振動を利用すれば図１５のＳＥＴをスイッチング素子として応用することができる。つまり、例えばＩ≧ＩＨ  を満たす領域の電流値をハイレベル出力ＨＯＵＴ  ，Ｉ≦ＩＬを満たす領域の電流値をローレベル出力ＬＯＵＴとし、それぞれに対応するゲートバイアスＶｇの領域をハイレベル入力Ｈｉｎ及びローレベル入力Ｌｉｎにすることになる。
【０００５】
【発明が解決しようとする課題】
しかしながら、図１７から見て取れるように、ハイレベル出力Ｈout とローレベル出力Ｌout とをより明確に区別するには、（ＩH −ＩL ）ができるだけ大きくなるように取れば良いことが分かる。こうすると逆に入力のマージンは小さくなってしまう。その結果、入力レベルの僅かの変化でハイレベル出力Ｈout とローレベル出力Ｌout とが入れ替わってしまう可能性が高くなる。というのも、Ｉmin とＩmax との間の変化は急峻に起こるからである。したがって、これはＳＥＴの誤動作を誘発する原因となる。
【０００６】
本発明は上記事情を鑑みてなされたものであって、その目的とするところは二重トンネル接合の特性を有効に利用し、入力の変動に対して安定した出力を得ることのできる単一電子トンネル論理素子を提供することにある。
【０００７】
特に、本発明は、トンネル接合部の接合パラメータの設定によってその時定数を調整し、アイランド部に蓄えられる電荷を入力電圧に対し素電荷ｅのほぼ整数倍の値に量子化するようにし、もって電流電圧特性としてクーロン・ステアケイスが得られる二重トンネル接合を含む単一電子トンネル論理素子を提供することを目的とする。
【０００８】
更に、本発明は、このクーロン・ステアケイスを得るにあたり、能動回路自体のトンネル接合部の時定数を調整した二重トンネル接合構造を有する単一電子トンネル論理素子を提供することを目的とする。
【０００９】
また、本発明は、能動回路のゲート入力部に、これとは別のトンネル接合部を有する回路を電荷蓄積用の手段として配し、この回路のトンネル接合部の時定数を調整した単一電子トンネル論理素子を提供することを目的とする。
【００１０】
さらにまた、本発明は、その電荷蓄積制御回路を二重トンネル接合回路によって構成した単一電子トンネル論理素子を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の単電子トンネル論理素子は、第１、第２の単電子トンネル接合が直列に接続されてなり、その両端にバイアス電圧が印加された二重トンネル接合部と、前記第１、第２の単電子トンネル接合の共通接続部に対して容量素子を介して接続された信号入力部とを備え、前記共通接続部に蓄えられる電荷が、前記バイアス電圧に対し、素電荷の整数倍単位で近似的に量子化されていることを特徴とする。
【００１２】
前記二重トンネル接合部において、第１ｉ（ｉ＝１，２）の単電子トンネル接合のトンネル抵抗ＲT (i) 、接合キャパシタンスＣｉが
（ｉ）  ＲT (1) ＞ＲＴ(2) ，Ｃ1 ＞Ｃ2 
（ii）  ＲT (2) ＞ＲＴ(1) ，Ｃ2 ＞Ｃ1 
のいずれかの条件を満たすように設定されている。
【００１３】
本発明の単電子トンネル論理素子は、また、第１、第２の単電子トンネル接合が直列に接続されてなり、その両端にバイアス電圧が印加された二重トンネル接合部と、前記第１、第２の単電子トンネル接合の共通接続部に対して容量素子を介して接続された信号入力部とを備え、該信号入力部と前記容量素子間の共通接続部に蓄えられる電荷が、前記信号入力部に与えられる入力電圧に対し、素電荷の整数倍単位で近似的に量子化されていることを特徴とする。
【００１４】
前記信号入力部は、第１、第２のインピーダンス素子が直列に接続された回路からなり、
前記第１、第２のインピーダンス素子の共通接続部が前記容量素子に接続されている。
【００１５】
前記第１、第２のインピーダンス素子のうち少なくとも一方が単電子トンネル接合によって形成することができる。
【００１６】
前記第１、第２のインピーダンス素子はともに単電子トンネル接合からなり、これらの単電子トンネル接合は、トンネル抵抗及び接合キャパシタンスのうち少なくとも一つにおいて、互いに異なるものとすることができる。
【００１７】
前記容量素子及び信号入力部が複数個、前記第１、第２単電子トンネル接合の共通接続部に対して接続され構成とすることができる。
【００１８】
前記第１のインピーダンス素子のトンネル抵抗ＲT (1) 、同素子の接合キャパシタンスＣ1 、前記第２のインピーダンス素子のトンネル抵抗ＲT (2) 、同素子の接合キャパシタンスＣ2 が、
（ｉ）  ＲT (1) Ｃ1 ＞ＲT (2) Ｃ2 
（ii）  ＲT (1) Ｃ1 ＜ＲT (2) Ｃ2 
のいずれかの条件を満たすように設定されているのが望ましい。
【００１９】
さらに言えば、
（ｉ）  ＲT (1) ＞ＲT (2) ，Ｃ1 ≧Ｃ2 
（ii）  ＲT (1) ＜ＲT (2) ，Ｃ1 ≦Ｃ2 
のいずれかの条件を満たすのがより望ましい。
【００２０】
【作用】
本発明によれば、ゲート回路への入力電圧に対する出力電流特性がクーロン・ステアケイスを示すようにアイランドへの電荷蓄積を制御するようにしているため、入力信号の電圧値に対する出力電流値の特性（クーロン振動特性）として方形波状の特性が得られ、入力信号の一定の電圧幅に対し一定の出力電流値が得られるようになり、各入力論理レベルに対応する電圧値のマージンを広げることが可能となる。これにより、二重トンネル接合の特性を有効に利用し、入力の変動に対して安定した出力を得ることができる。
【００２１】
また、上記クーロン振動特性におけるハイレベル出力及びローレベル出力にそれぞれ対応する出力電流値それらの差ができるだけ大きくなるように変えたとしても入力電圧幅は一定幅が維持されるため、入力論理レベルに対する電圧値のマージンを狭めることなくハイレベル出力とローレベル出力との差を広げることができる。
【００２２】
【実施例】
以下、本発明の実施例について図面を参照しつつ説明する。図１は本発明の第１実施例に係る単一電子トランジスタの回路構成を示すものである。この図において、能動回路としての二重トンネル接合回路をなすキャパシタ１，２はそれぞれ容量Ｃ1 ，Ｃ2 を持ち、電荷のトンネリングが可能なトンネル接合を形成している。それらのトンネル抵抗はそれぞれＲ1 ，Ｒ2 であるとする。ただし、これらの接合パラメータの値は少なくとも接合を介して一電子単位のトンネリングが期待でき、クーロン・ブロッケイドが起こるような範囲に設定されているものとする。このためには、例えば以下のような条件を満たしていればよい。
ｍｉｎ（ｅ2 ／２Ｃ1 ，ｅ2 ／２Ｃ2 ）≧ｋB Ｔ                  （１）
Ｒi ≧Ｒq ，（ｉ＝１，２）                                    （２）
ここで、ｅは素電荷、ｋB はボルツマン定数、Ｔは絶対温度、
Ｒq ＝ｈ／（２ｅ2 ）＝１２．９ｋΩは量子抵抗である。図１に示すように、トンネル接合部１，２は直列に接続されることにより二重トンネル接合構造を成し、その各端はそれぞれソース電極５及びドレイン電極６とされており、ＶSD（＝ＶS −ＶD ）印加端子とされる。トンネル接合部１とトンネル接合部２とで挟まれた符号４で示された領域は二重トンネル接合のアイランド部に当たる。このアイランド部４は、容量がＣg であるトンネルが起こらない通常のキャパシタ３を介してゲート電極７に接続され、これが信号の入力端子となる。
【００２３】
従来、考えられている単一電子トランジスタと同じような電流電圧特性（Ｉ−ＶSD特性）、即ち、ギャップを持ったほぼ線形なＩ−ＶSD特性を示すような設計では目的を達成することはできない。ところが、二重トンネル接合構造ではクーロン・ステアケイスと呼ばれる階段状のＩ−ＶSD特性を示すような接合パラメータ値の組合わせが存在する。この特性を利用すれば目的に見合う効果が期待できる。
【００２４】
二重トンネル接合構造において、このクーロン・ステアケイスは、印加バイアス電圧ＶSDによるアイランド部４へのインクレメンタルチャージングの結果として生ずる。ここで、ゲートバイアスＶg を印加してアイランド部４上に電荷を溜めるのではないことに注意すべきである。クーロン・ステアケイスが生ずるとき、アイランド部４上の電荷は、ほぼ整数値×ｅ（ｅ：素電荷）に量子化される。それ故、アイランド部４上に電荷が蓄積されるように接合パラメタ値を決める必要がある。このためにはトンネル接合部１及び２の時定数Ｒ1 Ｃ1 及びＲ2 Ｃ2 にある程度の差があれば良い。即ち、
Ｒ1 Ｃ1 ＞Ｒ2 Ｃ2 、またはＲ1 Ｃ1 ＜Ｒ2 Ｃ2   （３）
のどちらかの条件を満たすように接合パラメータ値を設定すれば良い。勿論、これらの時定数の差は大きいほど望ましい。好ましくは一桁以上異なるように設定する。
【００２５】
さらに、印加バイアス電圧によるアイランド部４へのインクレメンタルチャージングの効果を高めるには、次に示す式（４）または（５）として示される条件のうちどちらかを満たすように接合パラメータ値を絞り込めばよい。
Ｒ1 ＞Ｒ2 ，Ｃ1 ≧Ｃ2                                         （４）
Ｒ2 ＞Ｒ1 ，Ｃ2 ≧Ｃ1                                         （５）
これらの条件式においても大小の差が大きいほど望ましいこととなる。
【００２６】
ここでは話を簡単にするために、式（４）の条件を満たすように接合パラメータ値を取ったときの、図１で示される非対称二重トンネル接合単一電子トランジスタ（Ａ−ＳＥＴ）の伝導特性とその効果について説明しよう。図２に図１に示すＡ−ＳＥＴの代表的なＩ−ＶSD特性を、図３に同ＳＥＴのゲートバイアスＶg を変化させたときのＩ−Ｖg 特性、所謂、クーロン振動の様子をそれぞれ示した。図２に示すようにＩ−ＶSD特性はバイアス電圧ＶSDに対しクーロン・ステアケイスを示しており、能動回路を構成する当該二重トンネル接合回路は同時に電荷蓄積制御回路も内包していることとなる。この場合、図３から見て取れるように、ゲート電圧Ｖg に対して出力電流Ｉはほぼ矩形状に変化し、これが周期的に繰り返される。したがって、入力電圧Ｖg を矩形のほぼ平らな部分の中間点に相当する電圧に設定すれば、入力電圧Ｖg の変動に対して安定した出力が得られる。さらに、周期性を利用すれば、二つの入力レベルを十分離した値に設定することも可能である。
【００２７】
例えば、電流値の大きい方をハイレベル出力（Ｈout ）、それを与える電圧領域の中間点をＶH 、一方、電流値の小さい方をローレベル出力（Ｌout ）として、それを与える電圧領域の中間点をＶL とする。このとき、ＶH ＜ＶL のように選んで、ＶH 近傍をローレベル入力Ｌin、ＶL 近傍をハイレベル入力Ｈinとすれば、このとき、このＡ−ＳＥＴはインバータとしての働きを有する。また、クーロン振動の周期性（この例では振動周期はｅ／Ｃ1 ）を利用してＶH ＞ＶL のように選び、ＶH 近傍をハイレベル入力Ｈin、ＶL 近傍をローレベル入力Ｌinとすれば、通常のスイッチング動作を行うようにすることができる。前述したように、周期性によってＶL とＶH とを十分離して設定することもできる。
【００２８】
ここでは、トンネル接合構造が二つ直列に接続された二重トンネル接合構造を基本要素とする単一電子トランジスタを考えたが、より一般的には、複数のトンネル接合が直列に接続された単一電子トンネル接合列から成る多重トンネル接合構造で構成される単一電子トランジスタに対しても事情は同様である。
【００２９】
図４は本発明の第２実施例に係る単一電子トランジスタの回路構成を示すものである。この図に示す能動回路を構成する二重トンネル接合回路は対称二重接合構造とされており、８，９はそのトンネル接合部、１０はそのソース電極、１１はドレイン電極、１２はアイランド部で、ここでは、トンネル接合部８，９の接合パラメータが対象になっているものであって、クーロン・ステアケイスを示さない従来型のものとなっている。
【００３０】
アイランド部１２にはトンネルの起こらない通常のキャパシタ１７を介して電荷蓄積制御回路が接続されている。トンネル接合部１３とインピーダンス回路１４との直列接続回路から構成され、キャパシタ１７はそれらの間の中央電極（アイランド）部１６に接続されている。当該制御回路のトンネル接合部１３側の端部は量子化対象信号を入力するためのゲート電極１５とされている。この電荷蓄積制御回路のアイランド部１６には量子化された電荷が蓄えられる。即ち、二重トンネル接合をドライブする電圧に対し、ある幅を持ってほぼ整数値×ｅ（ｅ：素電荷）の電荷がアイランド部１６に蓄積され、これにより、アイランド部１２のポテンシャルを制御する。このことは図４に示されるような構成にすれば、ある幅の入力電圧Ｖg に対してほぼ一定の出力電流Ｉが得られることを意味しており、入力信号に対してマージンを持った素子設計が可能になる。このインピーダンス回路ＺＣとしては中央電極１６に一電子単位のチャージング機能を保持するものであれば何でもよい。例えば、単一電子トンネル接合構造や単一電子トランジスタを含むものや、またＺＣ自体なくてもよい。前述した２以上のトンネル接合部を有する多重単一電子トンネル接合列とその互いに隣合うトンネル接合に挟まれたアイランド部から容量素子を介して引き出された端子群とを備えたものや、単なる通常のキャパシタ列などが考えられる。いずれにせよ回路１４の容量をトンネル接合部１３の接合容量Ｃ13の１０倍程度とすれば、入力信号に対して十分なマージンがとれる。例えば、Ｃ13＝１０ａＦとすれば回路１４としては１００ａＦ程度の容量を有するものを用いればよい。
【００３１】
図５はインピーダンス回路１４をトンネル接合構造を有するものにより構成したものを示している。この図において、この場合、２個のトンネル接合部１３，１８からなる二重トンネル接合回路がその電荷蓄積制御回路を構成する。アイランド部１６はトンネル接合部８とトンネル接合部９とで挟まれたアイランド部１２に、容量がＣg であるキャパシタ１７を介して接続されている。トンネル接合部８，９，１３，１８はそれぞれ容量がＣ8 ，Ｃ9 ，Ｃ13，Ｃ18で、トンネル抵抗がＲ8 ，Ｒ9 ，Ｒ13，Ｒ18である。
【００３２】
能動回路のドレイン電極１１は接地され、ソース電極１０は出力電圧Ｖout を取出す出力端子１０に接続され、さらに抵抗値がＲl である負荷素子２０に接続されている。この負荷素子２０の他端は、当該トランジスタを駆動するために必要なバイアス電圧Ｖb を供給するためのバイアス電圧印加端子２１と接続されている。
【００３３】
電荷蓄積制御回路のトンネル接合部１３側の電極２２は当該トランジスタに電圧Ｖg の量子化対象信号を入力するためのゲート電極２２とされる。トンネル接合部１８側の電極２３は接地されている。
【００３４】
このトランジスタはクーロン・ブロッケイドが起こるような環境下で動作するものとする。そのために各構成素子は、例えば、
【００３５】
【数１】
0003651617.tif 000002
のような条件を満たせば良い。ここで、ｅは素電荷、ｋB はボルツマン定数、Ｔは絶対温度、Ｒq ＝ｈ／（２ｅ2 ）＝１２．９ｋΩは量子抵抗である。また、Ｃ(i) Σ  （ｉ＝１，２）は二つの二重トンネル接合回路それぞれのアイランド部１２，１６の静電容量であり、Ｃ(1) Σ  ＝Ｃg ＋Ｃ8 ＋Ｃ9 、Ｃ(2) Σ  ＝Ｃg ＋Ｃ13＋Ｃ18のように表される。
【００３６】
能動回路を構成する二重トンネル接合回路は高インピーダンス環境下で動作するように負荷素子２０の抵抗値Ｒl が小さくとも量子抵抗値Ｒq 以上の値を有するものとする。すなわち、
Ｒ≧Ｒq                                                       （８）
となるように設定する。加えて、この二重トンネル接合回路はクーロン・ステアケイスと呼ばれる階段状に変化するＩ−ＶSD特性を示さないような接合パラメータで構成されているものとする。このためには接合パラメータが
Ｒ8 ≧Ｒ9 ，Ｃ8 ≦Ｃ9                                         （９）
または、
Ｒ8 ≦Ｒ9 ，Ｃ8 ≧Ｃ9                                       （１０）
を満たしていれば良い。
【００３７】
一方、電荷蓄積制御回路の二重トンネル接合回路は低インピーダンス環境下で動作するように、それらに接続される電極等の抵抗成分は量子抵抗の値Ｒq に比べて十分小さいものとする。さらに、この二重トンネル接合回路はクーロン・ステアケイスと呼ばれる階段状に変化するＩ−Ｖg 特性を示すように、非対称な接合パラメータで構成されているものとする。この場合、二重トンネル接合回路でクーロン・ステアケイスが生じるには、条件
Ｒ13＞Ｒ18，Ｃ13≧Ｃ18                                      （１１）
または
Ｒ13＜Ｒ18，Ｃ13≦Ｃ18                                      （１２）
が満たされていれば良い。これらの条件が満たされているとき、二重トンネル接合回路のゲート電極２２に電圧Ｖg を印加すると、｜Ｖg ｜＜Ｖc の範囲ではトンネルは禁止されてトンネル電流が流れない。この臨界点の電圧Ｖc をクーロン・ブロッケイド電圧と呼ぶ。一方、｜Ｖg ｜≧Ｖc なる領域では印加電圧の増加に伴ってトンネル電流が階段状に増大するクーロン・ステアケイスが出現する。この減少はクーロン・ブロッケイド条件下において当該二重トンネル接合回路のアイランド部１６の電荷が素電荷ｅを単位に量子化されることに起因している。つまり、印加電圧Ｖg を増加して行くにつれてアイランド部１６の電荷が±ｅずつ変化することによる（この素電荷ｅの前の符号＋，−は二重トンネル構造の接合パラメータに依存する）。以下、簡単のため、例えば、式（１２）で示される条件が満たされている場合を考える。この場合、クーロン・ブロッケイド電圧はＶc ＝ｅ／（２Ｃ18）になる。一般に、クーロン・ステアケイスのステップの幅ΔＶ2 はトンネル接合部１３，１８の接合パラメータや温度などに依存するが、式（６）が十分満たされるような温度で、かつ特に、Ｒ18>>Ｒ13のように二重トンネル接合のトンネル抵抗が極端に異なっていれば、近似的に
ΔＶ2 ＝ｅ／Ｃ18                                            （１３）
によって与えられる。信号電圧Ｖg に対して、電荷蓄積制御回路となる二重トンネル接合回路のアイランド部１６上の電荷ｎ2 は素電荷ｅを単位として表示してある。この時、キャパシタ１７には
Ｑg ＝（Ｃg ／ＣΣ(2) ）ｅ・ｎ2                             （１４）
の電荷が誘起される。
【００３８】
さて、能動回路部は高インピーダンス環境下で動作するので、クーロン・ブロッケイド電圧Ｖc1は
Ｖc1＝ｅ／（２Ｃ1 ）                                        （１５）
である。ただし、Ｃ1 はトンネル接合部８，９のキャパシタＣ8 ，Ｃ9 の直列合成容量
Ｃ1 ＝Ｃ8 ・Ｃ9 ／（Ｃ8 ＋Ｃ9 ）                            （１６）
である。電極１０の出力電圧が
Ｖout ≧Ｖc1                                                （１７）
となるようにバイアス電圧Ｖb を電圧印加端子２１に印加すれば、出力電圧Ｖout は式（１４）で与えられるＱg に対して素電荷ｅを周期に変動する。理想的な場合には
【００３９】
【数２】
0003651617.tif 000003
ｘはＱg に応じて−０．５≦ｘ＜０．５の範囲の値を取るので、Ｖout はｘ＝−１／２の時に最小になり、ｘが増大するにつれてＶout も増大し、ｘ＝１／２−０+ の時に最大になる。それ故、−０．５＜ｘL ＜０，０＜ｘH ＜０．５の範囲でｘL ，ｘH を適当に選んで、ｘが−０．５≦ｘ≦ｘL の範囲の出力を信号の『ローレベル』、ｘがｘH ≦ｘ＜０．５の範囲の出力を信号の『ハイレベル』に対応づけることが出きる。但し、−０．５≦ｘ≦ｘL 或いはｘH ≦ｘ＜０．５の時の出力の変動幅が、式（１３）で与えられる、電荷蓄積制御回路のクーロン・ステアケイスのステップ幅ΔＶ2 に納まるように接合パラメータを選ばなくてはならない。
【００４０】
以下の議論においてＶb ，Ｒl を
Ｖb ＝Ｖc1＋α・δＶ，Ｒl ＝γ・（Ｒ13＋Ｒ18）              （２１）
のように書き表しても一般性を失わない。式（７）及び（８）の条件により、γは
γ≧１／２  （２２）
を満たしていれば良いこととなる。また、式（１７）に示す条件によりα＝γとすれば十分であることが判る。このとき、式（１８）は
Ｖout ＝Ｖc1＋（γ／（γ＋１））・（１＋２ｘ）δＶ          （２３）
のように書ける。式（２３）においてｘ＝−１／２，ｘ＝ｘL を代入して、ローレベル信号ＶL の下限値ＶL (inf) と上限値ＶL (sup) とが以下のように決ることとなる。
ＶL (inf) ＝Ｖc1
ＶL (sup) ＝Ｖc1＋（γ／（１＋γ））（１＋２ｘL ）δＶ      （２４）
また、式（２３）において、ｘ＝ｘH ，ｘ＝１／２を代入すれば、ハイレベル信号ＶH の下限値ＶH (inf) と上限値ＶH (sup) とが以下のように決まる。
ＶH (inf) ＝Ｖc1＋（γ／（１＋γ））（１＋２ｘH ）δＶ
ＶH (sup) ＝Ｖc1＋（２γ／（１＋γ））δＶ                  （２５）
次に、電荷蓄積制御回路への入力について述べる。
【００４１】
【表１】
0003651617.tif 000004
表１はこの電荷蓄積制御回路のアイランド部１６上の電荷がそれぞれｎ2 ・ｅ、またはｎ´2 ・ｅであるときの式（１４）で与えられるＱg の値と式（２０）で与えられるｘの値とを示したものである。図６によれば、アイランド部１６上の電荷がこのようになるには、電荷蓄積制御回路のゲート電極２２に
ΔＶ2 ・（ｎ2 −（１／２））＜Ｖ2 ＜ΔＶ2 ・（ｎ2 ＋（１／２））
または、
ΔＶ2 ・（ｎ′2 −（１／２））＜Ｖ2 ＜ΔＶ2 ・（ｎ′2 ＋（１／２））
を満たす電圧Ｖ2 を入力すれば良い。ここで、ｎ2 ，ｎ′2 は整数である。これらの式によってｎ2 で特徴づけられる電圧を入力信号の『ローレベル（ＶL ）』、ｎ´2 で特徴付けられる電圧を入力信号の『ハイレベル（ＶH ）』に対応付けることにする。この式に式（１３）を代入して書直すと、
0003651617.tif 000005
のようになる。式（２６）、（２７）と式（２４）、（２５）とを関係付けると、
ＶL (sup) ≦（ｅ／Ｃ18)(ｎ＋（１／２))                      （２８）
ＶL (sup) −ＶH (inf) ＜ｅ／Ｃ18                            （２９）
ＶH (inf) ≧（ｅ／Ｃ18）（ｎ′−（１／２））                （３０）
ＶL (sup) −ＶH (inf) ＜ｅ／Ｃ18                            （３１）
が得られる（ｎ2 、ｎ′2 をそれぞれｎ，ｎ′と書き正した）。
【００４２】
ここで具体的に、
Ｃ13＝（５−３β）Ｃg ，
Ｃ18＝３（２＋β）Ｃg                                       （３２）
（Ｃ8 ／Ｃg ）＋（Ｃ9 ＋Ｃg ）＝２ｐ，
（Ｃ8 ／Ｃg ）・（Ｃ9 ／Ｃg ）＝ｑ，（ｐ，ｑ＞０）          （３３）
ｎ′＝ｎ＋３，ｎ＝５，１７，２９，…                        （３４）
のように取った場合の論理ゲートを考える。今は、条件（１２）が成り立っている状況を考えているから、βは
（−１／６）≦β＜（５／３）                                （３５）
の範囲になければいけない。この時、Ｃg ／ＣΣ(2) ＝１／１２であるから、表１は表２のように書き表せる。
【００４３】
【表２】
0003651617.tif 000006
ここで、ｘL とｘH とを
ｘL ＝−７／２４，ｘH ＝９／２４                            （３６）
のように選ぶ。
【００４４】
【数３】
0003651617.tif 000007
これらの条件、及び式（２２）を満たすようにβ，γ，ｐ，ｑ，ｎ（＝５，１２，２９，…）を選び、式（２６）、（２７）で与えられるＶL 及びＶH を、それぞれ入出力信号ハイレベル（Ｈ）及びローレベル（Ｌ）に対応付ければ、図５で示されるトランジスタの入出力状態は次の表３で与えられる。
【００４５】
【表３】
0003651617.tif 000008
したがって、上述のように構成された単電子二重トンネル接合素子はインバータとして動作することとなる。
【００４６】
具体的なβ，γ，ｐ，ｑ，ｎの値としてβ＝１．５、γ＝１０、ｎ＝５のように取れば、式（３７）〜（３９）を満足するｐ，ｑは図７の斜線で示した領域になる。例えば、ｐ＝２．５、ｑ＝５．５は斜線領域内にある。このようにβ、γ、ｐ、ｑ、ｎの値を定めると、式（３２）、（３３）により
Ｃ8 はほぼ１．６Ｃg ，Ｃ9 ははぼ３．４Ｃg 、
（またはＣ13はほぼ３．４Ｃg 、Ｃ18はほぼ１．６Ｃg ）
Ｃ13はＣg ／２、Ｃ18は２１Ｃg ／２、
としてトンネル接合のキャパシタンスが決まる。Ｃg は式（６）を満たすようにすれば良い。一方、トンネル接合のトンネル抵抗は、条件（９）（または（１０））、（１２）及び（７）が満たされるように選べば良い。
【００４７】
このように接合パラメータを定めれば、上記第３の実施例のトランジスタはインバータとして動作することになる。
【００４８】
本実施例によれば、電荷蓄積制御回路の接合パラメータがクーロン・ステアケイスを示すように設定され、その入力電圧Ｖg −アイランド部の蓄積電荷ｎ2 との階段状の特性により所定範囲の入力電圧に対して、能動回路を流れる電流Ｉが同一値となり、出力電圧Ｖout としても同一の値が得られるようになっているので、入力マージンが向上するという効果が得られることとなる。
【００４９】
図８は本発明の第４実施例に係る単電子トンネル論理素子の構成を示すものである。これは２入力素子として機能するもので、Ｉ−ＶSDカーブにおいてクーロン・ステアケイスを示さない能動回路としての二重トンネル接合回路と、クーロン・ステアケイスを示す電荷蓄積制御回路としての２個の二重トンネル接合回路とを備えている。
【００５０】
トンネル接合部１３一端は信号電圧Ｖg1の入力端子となるゲート電極２２とされ、トンネル接合部１８一端の電極２３は接地されている。トンネル接合部１３，１８の共通接続点であるアイランド部１６と能動回路のアイランド部１２との間には容量値がＣg1のキャパシタ１７が接続されている。
【００５１】
第２の電荷蓄積制御回路は第３の二重トンネル接合回路によって構成され、トンネル接合部１３１，１８１の直列回路からなっている。Ｃ131 はトンネル接合部１３１の容量、Ｒ131 は同接合部１３１のトンネル抵抗、Ｃ181 はトンネル接合部１８１の容量、Ｒ181 は同接合部１８１のトンネル抵抗である。トンネル接合部１３１の一方の電極は信号電圧入力端子Ｖg2とされ、トンネル接合部１８１の一方の電極は接地されている。トンネル接合部１３１，１８１間のアイランド部１６２には容量値Ｃg2のキャパシタ１７１の一端が接続され、その他端が能動回路に接続されている。
【００５２】
以上のように構成されたトランジスタはクーロン・ブロッケイドが起こるような環境下で動作するものとする。
【００５３】
【数４】
0003651617.tif 000009
ここで、ＣΣ  (i) （ｉ＝１，２，３）は三つの二重トンネル構造それぞれの中央電極の静電容量であり、ＣΣ  (1) ＝Ｃg1＋Ｃg2＋Ｃ8 ＋Ｃ9 、ＣΣ  (2) ＝Ｃg1＋Ｃ13＋Ｃ18、ＣΣ  (3) ＝Ｃg2＋Ｃ131 ＋Ｃ181 のように表される。
【００５４】
そして、第３の実施例と同様に、負荷素子２０の抵抗値Ｒl は能動回路が高インピーダンス環境下で動作するように式（８）で示される条件を満たすように設定する。一方、電荷蓄積制御回路を構成する二重トンネル接合回路は低インピーダンス環境下で動作するように、それらに接続される電極等の抵抗成分は量子抵抗Ｒq に比べて十分小さくなるようにする。
【００５５】
さらに、これらの条件に加えて、能動回路は電流電圧特性においてクーロン・ステアケイスを示さないように式（９）または（１０）を満たす接合パラメータで構成され、一方、電荷蓄積制御回路を構成する二重トンネル接合はＩ−ＶSD特性がクーロン・ステアケイスを示すように
0003651617.tif 000010
または
0003651617.tif 000011
を満たす非対称な接合パラメータで構成されているものとする。
【００５６】
式（４２）または（４３）に示される条件が満たされている状態で、電荷蓄積制御回路のゲート電極２２，２２１に電圧を印加したとき、その印加電圧の絶対値｜Ｖg1｜，｜Ｖg2｜がクーロン・ブロッケイド電圧Ｖc2，Ｖc3以下ならばトンネルは禁止されてトンネル電流が流れない。一方、印加電圧の絶対値｜Ｖg1｜，｜Ｖg2｜がクーロン・ブロッケイド電圧Ｖc2，Ｖc3以上の領域ではクーロン・ステアケイスが出現する。以下、簡単のため、例えば、式（４３）が満たされている場合を考える。この場合、クーロン・ブロッケイド電圧はＶc2＝ｅ／（２Ｃ18），Ｖc3＝ｅ／（２Ｃ181 ）になる。一般に、クーロン・ステアケイスのステップの幅ΔＶ2 ，ΔＶ3 は接合パラメータや温度などに依存するが、式（４０）が十分満たされ、且つＲ18>>Ｒ13，Ｒ181 >>Ｒ131 のように二重接合のトンネル抵抗が極端に異なっていれば、近似的に
ΔＶ2 ＝ｅ／Ｃ18
ΔＶ3 ＝ｅ／Ｃ181                                           （４４）
によって与えられる。印加電圧Ｖg1，Ｖg2に対して、各二重トンネル接合回路のアイランド部１６，１６２上の電荷ｎ2 ，ｎ3 が量子化される様子を図６に表示した。この時、キャパシタ１７，１７１には
Ｑg1＝（Ｃg1／ＣΣ  (2) ）ｅ・ｎ2 
Ｑg2＝（Ｃg2／ＣΣ  (3) ）ｅ・ｎ3                           （４５）
の電荷が誘起される。
【００５７】
端子１０の出力電圧Ｖout が式（１７）で示される条件を満たすように適当なバイアス電圧Ｖb を電圧印加端子２１に印加すれば、理想的な場合には、Ｖout は式（１８）のようになる。
【００５８】
【数５】
0003651617.tif 000012
それ故、Ｖout は式（４５）で与えられるＱg1，Ｑg2の和、すなわちＱg1＋Ｑg2に対して素電荷ｅを周期に変動する。第３の実施例において述べたように、ｘL とｘH とを適当に決めれば、ｘが−０．５≦ｘ≦ｘL の範囲の出力を『ローレベル』信号、ｘがｘH ≦ｘ＜０．５の範囲の出力を『ハイレベル』信号に対応付けることができる。但し、出力信号の変動幅が式（４４）で与えられるクーロン・ステアケイスのステップ幅ΔＶ2 ，ΔＶ3 に納まるようにパラメータを選ぶ必要がある。
【００５９】
ここで再び、第１の実施例に倣ってＶb とＲl とを式（２１）のように書直す。式（８）に示す条件と式（４１）、そして式（１７）に示す条件により、α＝γと取り、γは（２２）のようにすれば十分である。この時、Ｖout は式（２３）のように書き表すことができ、ローレベル信号及びハイレベル信号の上下限はそれぞれ式（２４）及び（２５）のように決まる。
以下、分かり易いように
Ｃg1＝Ｃg2＝Ｃg ，Ｃ131 ＝Ｃ13，Ｃ181 ＝Ｃ18                （４７）
である場合について考える。
【００６０】
【表４】
0003651617.tif 000013
表４は電荷蓄積制御回路を構成する第２及び第３の二重トンネル接合回路のアイランド部１６，１６２上の電荷がそれぞれ（ｎ2 ・ｅ，ｎ3 ・ｅ）、または、（ｎ′2 ・ｅ，ｎ′3 ・ｅ）であるときの式（４６）で与えられるｘの値を示した表である。
【００６１】
図６によれば、アイランド部上の電荷がこのようになるには、第２及び第３の二重トンネル接合回路のゲート電極２２，２２１に
ΔＶ2 ・（ｎ2 −（１／２））＜Ｖ2 ＜ΔＶ2 ・（ｎ2 ＋（１／２））
ΔＶ3 ・（ｎ3 −（１／２））＜Ｖ3 ＜ΔＶ3 ・（ｎ3 ＋（１／２））
または
ΔＶ2 ・（ｎ′2 −（１／２））＜Ｖ2 ＜ΔＶ2 ・（ｎ′2 ＋（１／２））
ΔＶ3 ・（ｎ′3 −（１／２））＜Ｖ3 ＜ΔＶ3 ・（ｎ′3 ＋（１／２））
を満たす電圧Ｖ2 ，Ｖ3 を入力すれば良い。ここで、ｎ2 ，ｎ′2 またはｎ3 ，ｎ′3 は整数である。これらの式で与えられるｎ2 ，ｎ3 に対する電圧を入力信号の『ローレベル』、ｎ′2 ，ｎ′3 に対する電圧を入力信号の『ハイレベル』に対応づけることにする。この例では、第２及び第３の二重トンネル接合のキャパシタンスは同じ値だからΔＶ2 ＝ΔＶ3 である。それ故、第２及び第３の二重トンネル接合回路に対して同じ大きさの入力信号を使うためにはｎ2 ＝ｎ3 ＝ｎ、ｎ′2 ＝ｎ′3 ＝ｎ′として良い。然るに、式（４４）を代入して上式を書直すと、
0003651617.tif 000014
のようになる。式（４８）、（４９）と式（２４）、（２５）とを関係付ければ、第３の実施例と同様の式（２８）〜（３１）が得られる。
【００６２】
ここで具体例として、
Ｃ131 ＝Ｃ13＝（１１−３β）Ｃg ，
Ｃ181 ＝Ｃ18＝３（４＋β）Ｃg                               （５０）
（Ｃ8 ／Ｃg ）＋（Ｃ9 ／Ｃg ）＝２ｐ，
（Ｃ8 ／Ｃg ）・（Ｃ9 ／Ｃg ）＝ｑ，（ｐ，ｑ＞０）          （５１）
ｎ′＝ｎ＋３，ｎ＝５，２９，５３，…                        （５２）
のように取った場合の論理ゲートを考える。今は、条件（４３）が成り立っている状況を考えているから、βは
−１／６≦β＜１１／３                                      （５３）
の範囲になければいけない。このとき、Ｃg1／ＣΣ  (2) ＝Ｃg2／ＣΣ  (3) ＝１／２４であるから、表４は表５のように書き表せる。
【００６３】
【表５】
0003651617.tif 000015
ここで、ｘL とｘH とを
ｘL ＝−７／２４，ｘH ＝９／２４                            （５４）
のように選ぶ。式（５４）を式（２４），（２５）に適用し、式（１５），（１６），（１９），（５０），（５１）を使って、式（２８）〜（３１）を評価すると、
【００６４】
【数６】
0003651617.tif 000016
これらの条件、及び式（２２）、（４７）、（５３）を満たすようにβ，γ，ｐ，ｑ，ｎ（＝５，２９，５３，…）を選び、式（４８）と（４９）で与えられるＶL とＶH とを、それぞれ入出力信号のハイレベル（Ｈ）及びローレベル（Ｌ）に対応づければ、図８で示される素子の入出力状態は次の表５で与えられる。
【００６５】
【表６】
0003651617.tif 000017
したがって、上述のように構成された単電子二重トンネル接合素子はＮＯＲゲートの動作をする。
【００６６】
具体的なβ，γ，ｐ，ｑ，ｎの値としてβ＝３．５、γ＝１０、ｎ＝５のように取れば、式（５５）〜（５７）を満足するｐ，ｑは図９の斜線で示した領域になる。例えば、ｐ＝５、ｑ＝２４は斜線領域内にある。こうしてβ，γ，ｐ，ｑ，ｎの値を定めると、式（５０）、（５１）、（４７）により次のようにトンネル接合のキャパシタンスが決まる。
Ｃ8 ＝４Ｃg ，Ｃ9 ＝６Ｃg ，
（またはＣ8 ＝６Ｃg ，Ｃ9 ＝４Ｃg ），
Ｃg1＝Ｃg2＝Ｃg ，
Ｃ131 ＝Ｃ13＝Ｃg ／２，
Ｃ181 ＝Ｃ18＝４５Ｃg ／２
Ｃg は式（４０）に示す条件を満たすようにすれば良い。一方、トンネル接合のトンネル抵抗は、式（９）（または（１０））、（４３）及び（４１）で示す条件が満たされるように選べば良い。
【００６７】
このように単電子トンネル論理素子のパラメータを定めれば、本実施例の論理素子はＮＯＲゲートになる。なお、図８において負荷素子２０及び出力端子１０の一連の回路部を１１の位置に挿入するように１１の側に接続すればＯＲゲートとに動作させることも可能である。
【００６８】
上記第３、第４実施例では、前者が１入力論理素子、後者が２入力論理素子を構成するものについて説明したが、本発明は更に多入力素子を構成することも可能である。この場合、オーミックな特性を示す能動回路を構成する第１の二重トンネル接合回路のアイランド部に第ｋ（ｋ＝２，３，…）の二重トンネル接合回路のアイランド部をキャパシタを介して接続することとなる。図１０はこのときの回路構成を示すものである。この図において、１９２〜１９ｋはクーロン・ステアケイス特性を示す第ｋ（２，３，…）の二重トンネル接合回路からなる電荷蓄積制御回路である。電荷蓄積制御回路１９３〜１９ｋは全て電荷蓄積制御回路１９２と同一構成のものである。
【００６９】
第１、第２の実施例から明らかなように、オーミック特性を示す能動回路を成す二重トンネル接合回路のトンネル接合キャパシタンスＣ8 ，Ｃ 9及びトンネル抵抗Ｒ8 ，Ｒ9 と、第２〜第ｋの二重トンネル接合回路１９２〜１９ｋのトンネル接合キャパシタンスＣ130 ，Ｃ131 ，…，Ｃ13(k-2) ，Ｃ18，Ｃ181 ，…，Ｃ18(k-2) とトンネル抵抗Ｒ130 ，Ｒ131 ，…，Ｒ13(k-2) ，Ｒ18，Ｒ181 ，…，Ｒ18(k-2) とを設定することにより、入力電圧信号Ｖg1〜Ｖg(k-1)と出力信号Ｖout とに所定の論理演算結果が得られるようになる。
【００７０】
最後に、本発明における第一の実施例の素子構造と作製方法に関して図面を参照しながら説明する。図１１は本発明に係わるＡ−ＳＥＴの素子構造を示す図である。
【００７１】
まず、図１１（ｂ）に示すように、半絶縁性バルクＩｎＡｓ基板３１上に高純度のＩｎＡｓ層３２をＭＢＥ法もしくはＭＯＣＶＤ法でエピタキシャル成長させ、次いで、不純物無添加のＧａx Ｉｎ1-x Ａｓバリア層３３を６ｎｍから１０ｎｍ程度、ＭＢＥ法もしくはＭＯＣＶＤ法でエピタキシャル成長させる。その後、ドナー不純物としてＳn を含むｎ−Ｇａx Ｉｎ1-x Ａｓ層３４を成長させる。ここで、Ｇａx Ｉｎ1-x Ａｓの混晶比ｘは０．５以上が望ましい。また、ｎ−Ｇａx Ｉｎ1-x Ａｓ層３４に含ませる不純物はＳｎ以外にも、Ｇａx Ｉｎ1-x Ａｓに対してドナータイプになるものであれば何を使ってもよいことは言うまでもない。こうしてできたＩｎＡｓ層３２とＧａx Ｉｎ1-x Ａｓ層３３のヘテロ界面には二次元ガス系が形成される。
【００７２】
次に、ｎ−Ｇａx Ｉｎ1-x Ａｓ層３４上部に図１１（ａ）に示される形状の金属的な第１ゲート電極３５を形成し、シリコン酸化膜３６を介して第２ゲート電極３７、及び第３ゲート電極３８を形成する。ここで、第１ゲート電極３５を形成する前に、ｎ−Ｇａx Ｉｎ1-x Ａｓ層３４上にＴｅ等のドナータイプの不純物をドープしたｎ−ＩｎＡｓ層を成長した後で、その上に第１ゲート電極３５を形成しても良い。また、第３のゲート電極３８は第２ゲート電極３７を形成した後、さらに、その上にシリコン酸化膜を積層してから形成しても良い。その場合、第３のゲート電極３８の配置はその縁が第２ゲート電極３７に重なるようになっていても構わない。以上において、シリコン酸化膜の代わりに他の絶縁膜を用いてもよい。
【００７３】
第１ゲート電極３５に印加する電圧を制御し、その下部に位置する二次元電子ガスを排除すれば、細線状に伝導チャネルを形成することができる。さらに、第２ゲート電極３７に印加する電圧を制御して細線状伝導チャネルにバリアが形成できる。これらがトンネル接合の役割を果たし、それらに囲まれた領域がアイランド部に相当する。二つの第２ゲート電極３７のそれぞれで印加電圧を制御することによって、トンネル抵抗やキャパシタンスの大きさを別々に変えることができる。これによって、接合パラメータをクーロン・ステアケイスが生じる得るように非対称に設定することも可能になる。第３のゲート電極３８はアイランド部のポテンシャルを制御するために設けられており、図１で示されるＡ−ＳＥＴのゲート電極７に相当するものである。
【００７４】
ここではヘテロ界面を形成するためにＩｎＡｓ／Ｇａx Ｉｎ1-x Ａｓの組合わせを用いたが、この他にもＧａＡｓ／Ａｌx Ｇａ1-x Ａｓなどの組合わせも可能である。また、第１のゲート電極の形状及び配置を変えれば、Ｓｉ／ＳｉＯ2 系の反転層を二次元電子ガス系として利用することもできる。加えて、第１、第２、第３のゲート電極に関しても、その形状や配置は図１１（ａ）に示されるものだけに限らない。細線状の伝導チャネルとそのチャネル上の一部にトンネルバリアが形成されさえすれば、どのような形状・配置のゲート電極であっても構わない。例えば、第２、第３のゲート電極が第一電極と同様にスプリットゲートとなっていてもよい。ここで示した実施例ではトンネル接合のキャパシタンス及びトンネル抵抗の大きさをゲート電極を介して制御可能な構造としたが、勿論、これに限ったものではない。二重トンネル接合が非対称になるように予め各トンネル接合のパラメータを決めておいて、例えば、『金属−トンネル絶縁膜−金属』のような構造で非対称二重トンネル接合を作り込んでもよい。
【００７５】
第３の実施例についてもゲート電極の形状や配置を図１２に示すようにすれば、同様の方法で作製できるが、ここでは別の方法、即ちプレーナ行程を経る作製方法に関して図１３、図１４（ａ）、図１４（ｂ）を眺めながら説明する。図１３は第３実施例の構造を上から見た平面図である。図１４（ａ）、（ｂ）はそれぞれ図１３においてＡ−Ａ′、Ｂ−Ｂ′に沿って切ったときの断面図である。ただし、図１４（ａ）の４１１，４１２及び図１４（ｂ）の４５，４６は実際には見えないが、説明の都合上、書込んでいる。
【００７６】
まず、絶縁性基板４１上に金属的膜を堆積した後、レジストを載せる。光、或いは電子ビームを使って露光して細線状にレジストを残し、エッチング処理を施し、細線状の金属領域４２を形成する。その上部一面に絶縁膜４３を堆積し、電子ビームや収束イオンビームを用いて細線状金属配線４２に掛かる位置を一部削って穴を開け、薄くしてトンネル接合部４４を作る。穴のサイズは面積が０．０１μｍ2 程度か、これ以下が望ましい。さらに、この上にトンネル接合部４４を覆うように電極配線４５及び４６を形成し、その後、絶縁膜４７を一面に堆積する。ここまでの行程で一つ二重トンネル接合が作製でき、細線状の金属領域４２が二重トンネル接合構造のアイランド部になる。トンネル接合のキャパシタンス、トンネル抵抗などの接合パラメータはトンネル接合部４４の穴の大きさ、膜の厚さを変えればコントロールできる。次に、絶縁膜４７上に金属膜を堆積した後、先に形成下電極配線４５，４６との間に細線状金属領域４２とは異なる方向に金属細線領域４２を形成した時と同様の方法で、細線状の金属領域４８をエッチング処理を施して形成する。その後、絶縁膜４３、トンネル接合部４４、電極配線４５，４６、絶縁膜４７を形成したのと同様の行程を経て、絶縁膜４９を堆積し、トンネル接合部４１０、電極配線４１１，４１２を形成し、絶縁膜４１３を堆積する。この行程で二つ目の二重トンネル接合構造が作りあがり、細線状金属領域４８が二つ目の二重トンネル接合のアイランド部となる。ここでもまた、トンネル接合の接合パラメータはトンネル接合部４１０の穴の大きさ、膜の厚さを変えて望みの値に制御できることは言うまでもない。このようにして作製した二つの二重トンネル接合構造は、絶縁膜４７を介して互いにそのアイランド部が容量結合される。この容量の大きさは電極配線４５，４６との間の絶縁膜の厚さを変えて制御可能である。
【００７７】
【発明の効果】
以上説明したように本発明によれば、ゲート回路への入力電圧に対する出力電流特性がクーロン・ステアケイスを示すようにアイランドへの電荷蓄積を制御するようにしているため、入力信号の電圧値に対する出力電流値の特性（クーロン振動特性）として方形波状の特性が得られ、入力信号の一定の電圧幅に対し一定の出力電流値が得られるようになり、各入力論理レベルに対応する電圧値のマージンを広げることが可能となる。これにより、二重トンネル接合の特性を有効に利用し、入力の変動に対して安定した出力を得ることができる。
【００７８】
また、上記クーロン振動特性におけるハイレベル出力及びローレベル出力にそれぞれ対応する出力電流値を変えたとしても入力電圧幅は一定幅が維持されるため、入力論理レベルに対する電圧値のマージンを狭めることなくハイレベル出力とローレベル出力との差を広げることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る二重トンネル接合単一電子トランジスタ（Ａ−ＳＥＴ）の構成を示す回路図。
【図２】図１に示すＡ−ＳＥＴにおいて、２個のトンネル接合部についてのトンネル抵抗Ｒ1 ，Ｒ2 及び接合容量Ｃ1 ，Ｃ2 をＲ1 >>Ｒ2 、Ｃ1 >>Ｃ2 とした時のＩ−ＶSD特性についてゲートバイアスをパラメータとして示す図。
【図３】図１に示すＡ−ＳＥＴにおいて、ＶSDを図２のＶb に固定した時のＩ−Ｖg 特性（クーロン振動の様子）を示す図。
【図４】本発明の第２実施例に係るＳＥＴの構成を示す回路図。
【図５】本発明の第３実施例に係るＳＥＴの構成を示す回路図。
【図６】図５に示すＳＥＴにおいて、電荷蓄積制御回路の２個のトンネル接合部のアイランドに貯えられる電荷数をＶg に対して示した図。
【図７】図５に示すＳＥＴについて一入力論理ゲートを構成するときに必要な接合容量に関する定数が満たす条件を示す図。
【図８】本発明の第４実施例に係る一電子論理素子の構成を示す回路図。
【図９】図８に示す一電子論理素子について二入力論理ゲートを構成するときに必要な接合容量に関する定数が満たす条件を示す図。
【図１０】本発明の第５実施例に係る一電子論理素子の構成を示す回路図。
【図１１】図１に示す本発明に係わるＡ−ＳＥＴの素子構造を示すもので、同図（ａ）は平面図、（ｂ）は断面図。
【図１２】図５に示す本発明に係わる一電子論理素子の素子構造を示す平面図。
【図１３】図５に示す本発明に係わる一電子論理素子の素子構造を示す平面図。
【図１４】図１３に示す素子構造を示すものであって、同図（ａ）はＡ−Ａ′線に沿う断面図、（ｂ）はＢ−Ｂ′線に沿う断面図。
【図１５】従来の容量結合型ゲートを有する単一電子トランジスタの構成を示す回路図。
【図１６】図１５に示すＳＥＴのＩ−ＶSD特性をゲートバイアスをパラメータとして示す図。
【図１７】図１５に示すＳＥＴにおいてＶSDを固定してＩ−Ｖg 特性を示す図。
【符号の説明】
１，２  能動回路及び電荷蓄積制御回路の両者を構成するトンネル接合部
３，１７，１７１  キャパシタ
４，１２，１６，１６２  アイランド部
５，１０  ソース電極
６，１１  ドレイン電極
７，１５，２２，２２１  ゲート電極
８，９  能動回路を成すトンネル接合部
１３，１８，１３１，１８１  電荷蓄積制御回路を成すトンネル接合部
１４  インピーダンス回路
Ｖg ，Ｖg1，Ｖg2  量子化対象信号電圧となるゲート電圧
ＶSD  ソース−ドレイン間バイアス電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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