(57)【特許請求の範囲】
【請求項１】
シリコン基板表面に所定パターンの素子分離膜を形成した後に、前記素子分離膜を形成していない素子形成領域のシリコン基板表面を熱酸化して素子用絶縁被膜としてのシリコン熱酸化膜を形成し、その後前記シリコン熱酸化膜上に化学気相蒸着によりＣＶＤシリコン酸化膜を堆積し、前記ＣＶＤシリコン酸化膜上にゲート電極を形成する半導体装置の製造方法において、
前記ＣＶＤシリコン酸化膜の堆積後でかつ前記ゲート電極の形成前に、不活性ガス雰囲気中であって８５０℃以下の温度で前記ＣＶＤシリコン酸化膜の稠密化熱処理を施す工程を有し、前記シリコン熱酸化膜に圧縮応力を残留させると共に前記ＣＶＤシリコン酸化膜に引張応力を残留させることを特徴とする半導体装置の製造方法。
【請求項２】
シリコン基板表面に所定パターンの素子分離膜を形成した後に、前記素子分離膜を形成していない素子形成領域のシリコン基板表面を熱酸化して素子用絶縁被膜としてのシリコン熱酸化膜を形成し、その後前記シリコン熱酸化膜上に化学気相蒸着によりＣＶＤシリコン酸化膜を堆積し、前記ＣＶＤシリコン酸化膜上にゲート電極を形成する半導体装置の製造方法において、
前記ＣＶＤシリコン酸化膜の堆積後でかつ前記ゲート電極の形成前に、酸化性ガス雰囲気中であって８５０℃以下の温度で前記ＣＶＤシリコン酸化膜の稠密化熱処理を施す工程を有し、前記シリコン熱酸化膜に圧縮応力を残留させると共に前記ＣＶＤシリコン酸化膜に引張応力を残留させることを特徴とする半導体装置の製造方法。
【請求項３】
シリコン基板表面に所定パターンの素子分離膜を形成した後に、前記素子分離膜を形成していない素子形成領域のシリコン基板表面を熱酸化して素子用絶縁被膜としてのシリコン熱酸化膜を形成し、その後前記シリコン熱酸化膜上に化学気相蒸着によりＣＶＤシリコン酸化膜を堆積し、前記ＣＶＤシリコン酸化膜上にゲート電極を形成する半導体装置の製造方法において、
前記ＣＶＤシリコン酸化膜の堆積後でかつ前記ゲート電極の形成前に、窒素ガス雰囲気中であって８５０℃以下の温度で前記ＣＶＤシリコン酸化膜の稠密化熱処理を施す工程を有し、前記シリコン熱酸化膜に圧縮応力を残留させると共に前記ＣＶＤシリコン酸化膜に引張応力を残留させることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１から請求項３のいずれかに記載の半導体装置の製造方法において、
前記稠密化熱処理の処理時間は３０分以上行うことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリコン半導体基板上に各種素子を形成する半導体装置に係わり、例えばＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲート酸化膜として適用されるシリコン酸化膜の特性を向上するために好適な半導体装置の製造方法及び半導体装置に関する。
【０００２】
【従来の技術】
半導体装置の高集積化の進展に伴い、装置性能を向上させるために、Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（以下、ＭＯＳと略す）トランジスタのゲート酸化膜厚が薄膜化される傾向にある。例えば４メガビットＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）においては、ゲート酸化膜厚は約１５ｎｍであったが、１６メガビットＤＲＡＭでは約１０ｎｍまで薄膜化されている。このゲート酸化膜は従来では単結晶シリコン基板の表面を熱酸化する方法で形成されている（以下、このようにして形成された酸化膜をシリコン熱酸化膜と称する）。このシリコン熱酸化膜の熱酸化過程においては、特に形成されたシリコン熱酸化膜内のシリコン基板との界面近傍における約５ｎｍの領域にウイークスポットと呼ばれる微小な空孔が発生し、ゲート酸化膜厚を単純に薄くしていくとこのウイークスポットが露出してゲート酸化膜の電気的な耐圧特性が著しく劣化することが知られている。従って、ゲート酸化膜としてシリコン熱酸化膜を使用し、半導体装置の高集積化を継続し続けるためには、上記ウイークスポットを除去する必要がある。このウイークスポットを除去する具体的な方式として、例えばＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｌｅｔｔｅｒｓ，  ｖｏｌ．  １４，  Ｎｏ．  ２（１９９３），  ｐｐ．  ７２−７３に開示されているように、薄いシリコン熱酸化膜を形成した後に、化学気相蒸着法（以下、適宜ＣＶＤ法という）を利用して化学気相蒸着シリコン酸化膜（以下、ＣＶＤシリコン酸化膜と称する）を堆積し、ウイークスポットを埋め込むことで除去する方式が提案されている。
【０００３】
【発明が解決しようとする課題】
半導体基板、例えば上記のように単結晶シリコン基板の表面を熱酸化してシリコン熱酸化膜を形成する場合、新しく形成されたシリコン熱酸化膜内には大きな機械的応力（圧縮応力）が発生する。これは、基板（Ｓｉ）が酸化されてシリコン熱酸化膜（ＳｉＯ２）に変化する際に、約２倍に体積が膨張するためである。このようにして機械的応力が増加すると、基板内に転位や積層欠陥等の結晶欠陥が発生しやすくなり、製品の信頼性を劣化させる。また、酸化反応過程に関しても、酸化の種である酸素の拡散挙動や酸化界面での反応率等が上記の応力の影響を受けてシリコン熱酸化膜の形状が変化することが明らかになっている。また、発生する応力は、二次元あるいは三次元格子形状の端点（角点）近傍に集中して発生するため、この応力集中場では特に結晶欠陥や形状変化に注意しなければならない。
【０００４】
シリコン熱酸化膜内にウイークスポットが形成される原因としては、その熱酸化に起因して発生する応力を緩和するためにシリコン熱酸化膜内部の結晶構造（原子の結合状態）にひずみが生じ、その結果空孔が形成されることが考えられる。実際、ゲート酸化膜を形成するシリコン基板表面に応力を作用させた状態でシリコン熱酸化膜を成長させる場合には、例えば図２に示すようにその酸化膜の電気的な耐圧特性はシリコン基板中の残留応力が低いほど欠陥密度が低くなる。さらに、シリコン熱酸化膜内の残留応力と酸化膜の欠陥密度との関係については、例えば図３に示すように酸化膜内の残留応力が低くなるほど欠陥密度が減少する。従って、ウイークスポットに代表される欠陥密度の低減には酸化膜内の応力緩和が不可欠となる。
【０００５】
上記のようなシリコン熱酸化膜に対して、一般にＣＶＤシリコン酸化膜は引張りの内部応力を有することが知られている。このためシリコン熱酸化膜の上にＣＶＤシリコン酸化膜を堆積すると、シリコン熱酸化膜が有する圧縮応力とＣＶＤシリコン酸化膜が有する引張り応力とが逆符号の関係にあることから、ＣＶＤシリコン酸化膜をシリコン熱酸化膜上に堆積することでウイークスポットが埋め込まれるだけでなく、シリコン熱酸化膜中の残留応力が緩和されるという結果にもなる。
【０００６】
一般にＣＶＤシリコン酸化膜自体は、シリコン熱酸化膜と比較すると結晶構造が粗であることから、電気的な耐圧特性が必ずしも良好ではないため、膜形成後にアニールあるいは追酸化等によって稠密化が必要になる。しかし、膜の堆積後にこのような熱履歴が加えられると、ＣＶＤシリコン酸化膜内の引張り応力が消失してしまう場合がある。例えば、図４に示すように堆積直後には約２００ＭＰａの引張り応力を有していたＣＶＤシリコン酸化膜は、７００℃以下の温度での熱処理ではほとんど引張り応力の低下はないが、７００℃以上の温度で熱処理すると上記引張り応力は減少し始め、約９００℃以上で消失してしまう。これはＣＶＤシリコン酸化膜自身の粘性流動によるものと考えられる。
【０００７】
このため、ＣＶＤシリコン酸化膜形成後の稠密化のためにアニールあるいは追酸化を行うと、ＣＶＤシリコン酸化膜の引張り応力によるシリコン熱酸化膜の圧縮応力の緩和、すなわち積層酸化膜構造全体の応力緩和効果が消失してしまい、シリコン熱酸化膜内に形成されたウイークスポットを見かけ上ＣＶＤシリコン酸化膜で埋め込んだだけでは、必ずしも十分には酸化膜の電気的な耐圧特性を向上させることができないことになる。
【０００８】
本発明の目的は、シリコン基板表面に形成したシリコン熱酸化膜内の圧縮応力を緩和して欠陥を消失させることが可能で、かつ積層酸化膜全体としての電気的な耐圧特性を向上させることが可能な半導体装置の製造方法及び半導体装置を提供することである。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明によれば、シリコン基板表面に所定パターンの素子分離膜を形成した後に、前記素子分離膜を形成していない素子形成領域のシリコン基板表面を熱酸化して素子用絶縁被膜としてのシリコン熱酸化膜を形成し、その後前記シリコン熱酸化膜上に化学気相蒸着によりＣＶＤシリコン酸化膜を堆積し、前記ＣＶＤシリコン酸化膜上にゲート電極を形成する半導体装置の製造方法において、前記ＣＶＤシリコン酸化膜の堆積後でかつ前記ゲート電極の形成前に、不活性ガス雰囲気中であって８５０℃以下の温度で前記ＣＶＤシリコン酸化膜の稠密化熱処理を施す工程を有し、前記シリコン熱酸化膜に圧縮応力を残留させると共に前記ＣＶＤシリコン酸化膜に引張応力を残留させることを特徴とする半導体装置の製造方法が提供される。
【００１０】
上記においては、まず所定パターンに従って選択的に素子間を絶縁分離するための素子分離膜をシリコン基板表面に形成し、その素子分離膜を形成していない素子形成領域のシリコン基板表面を熱酸化して素子用絶縁被膜としてのシリコン熱酸化膜を形成する。このシリコン熱酸化膜は、例えば、ＭＯＳトランジスタのゲート酸化膜あるいは静電容量素子の絶縁膜として利用される。続いて、上記シリコン熱酸化膜上に化学気相蒸着によりＣＶＤシリコン酸化膜を堆積し、それによってシリコン熱酸化膜内のシリコン基板との界面近傍に発生した前述のウイークスポットを埋め込むと共に、シリコン熱酸化膜内に残留した圧縮応力をＣＶＤシリコン酸化膜が有する引張り応力によって緩和し、欠陥密度の低減をはかる。
【００１１】
しかし、先に述べたようにＣＶＤシリコン酸化膜自体がシリコン熱酸化膜に比べて結晶構造が粗で電気的な耐圧特性が必ずしも良好でないため、トランジスタ等の各種素子の形成前に、膜形成後に稠密化熱処理を行う。この時、本発明では、このＣＶＤシリコン酸化膜の稠密化熱処理を、ＣＶＤシリコン酸化膜内に存在する引張残留応力が残る状態を保持する温度で行う。これにより、ＣＶＤシリコン酸化膜内の引張り応力が消失せず、少なくともシリコン熱酸化膜内に残留した圧縮応力を緩和し得る程度の引張り応力を残すことが可能となる。上記の後、トランジスタ等の各種素子を形成するために必要な、不純物の導入や、電極及び配線の形成や、絶縁膜の形成等を行い、半導体装置が製造される。
【００１２】
従って、ＣＶＤシリコン酸化膜の堆積によるシリコン熱酸化膜内のウイークスポットの埋め込み、及び残留した圧縮応力のＣＶＤシリコン酸化膜の引張り応力による緩和に起因した欠陥密度の低減と、ＣＶＤシリコン酸化膜自体の稠密化による電気的耐圧特性の向上とが可能となる。このようにして製造された半導体装置の回路を構成するトランジスタや容量素子等においては、電気的な耐圧特性の劣化を防止でき、製品の信頼性を向上させることができる。
【００１３】
また、上記目的を達成するために、本発明によれば、シリコン基板表面に所定パターンの素子分離膜を形成した後に、前記素子分離膜を形成していない素子形成領域のシリコン基板表面を熱酸化して素子用絶縁被膜としてのシリコン熱酸化膜を形成し、その後前記シリコン熱酸化膜上に化学気相蒸着によりＣＶＤシリコン酸化膜を堆積し、前記ＣＶＤシリコン酸化膜上にゲート電極を形成する半導体装置の製造方法において、前記ＣＶＤシリコン酸化膜の堆積後でかつ前記ゲート電極の形成前に、酸化性ガス雰囲気中であって８５０℃以下の温度で前記ＣＶＤシリコン酸化膜の稠密化熱処理を施す工程を有し、前記シリコン熱酸化膜に圧縮応力を残留させると共に前記ＣＶＤシリコン酸化膜に引張応力を残留させることを特徴とする半導体装置の製造方法が提供される。
さらに、上記目的を達成するために、本発明によれば、シリコン基板表面に所定パターンの素子分離膜を形成した後に、前記素子分離膜を形成していない素子形成領域のシリコン基板表面を熱酸化して素子用絶縁被膜としてのシリコン熱酸化膜を形成し、その後前記シリコン熱酸化膜上に化学気相蒸着によりＣＶＤシリコン酸化膜を堆積し、前記ＣＶＤシリコン酸化膜上にゲート電極を形成する半導体装置の製造方法において、前記ＣＶＤシリコン酸化膜の堆積後でかつ前記ゲート電極の形成前に、窒素ガス雰囲気中であって８５０℃以下の温度で前記ＣＶＤシリコン酸化膜の稠密化熱処理を施す工程を有し、前記シリコン熱酸化膜に圧縮応力を残留させると共に前記ＣＶＤシリコン酸化膜に引張応力を残留させることを特徴とする半導体装置の製造方法が提供される。
【００１４】
上記のうち、特に追窒化処理を利用する場合は、シリコン熱酸化膜中に多量の窒素原子が導入されることによって安定な窒化シリコン結合ができ、それが電子や正孔の捕獲を減少させるため、界面準位密度の低減、酸化膜リーク電流の抑制、及び絶縁破壊電荷の増大をもたらす。従って、積層酸化膜全体としての電気的耐圧特性の一層の向上を図ることが可能となる。
【００１５】
また、このような稠密化熱処理において、ＣＶＤシリコン酸化膜内に残留した引張り応力を消失させないようにするためには、稠密化熱処理の処理時間としては３０分以上とすることが好ましい。
【００１８】
【発明の実施の形態】
本発明の第１の実施形態について、図１から図４を参照しながら説明する。
図１は本実施形態の半導体装置の製造工程を説明する図であって、模式的な断面構造図である。以下、本実施形態の半導体装置の製造方法及びその構造について図１により説明する。まず、図１（ａ）に示すように、シリコン基板１上にレジスト膜を利用した選択酸化法等により部分的に素子分離絶縁膜２を形成する。この素子分離絶縁膜２は、シリコン熱酸化膜、ＣＶＤシリコン酸化膜、シリコン窒化膜、あるいはこれらの積層膜からなるものとし、形状は必ずしも図１で示したような曲率を持った形状である必要はなく、溝状あるいは矩形状等であっても構わない。次に、図１（ｂ）に示すように、ＭＯＳトランジスタのゲート酸化膜あるいは静電容量素子形成のための絶縁膜として、シリコン基板１表面を熱酸化してシリコン熱酸化膜４を形成する。シリコン熱酸化膜４には、前述したように、その熱酸化に起因して発生する応力を緩和するために結晶構造にひずみが生じ、その結果、欠陥としての空孔（ウイークスポット）が形成される。
【００１９】
図２は、横軸にシリコン熱酸化膜４形成前のシリコン基板１の残留応力を、縦軸に形成したシリコン熱酸化膜４の欠陥密度をとり、熱処理酸化処理前にシリコン基板１表面に応力を作用させた状態でシリコン熱酸化膜４を成長させた場合の欠陥密度（相対値）を示す図である。図２から明らかなように、シリコン基板１中の残留応力が低いほど欠陥密度が低くなる。
【００２０】
次に、図１（ｃ）に示すように、シリコン熱酸化膜４及び素子分離絶縁膜２上にＣＶＤシリコン酸化膜５を堆積する。この時、シリコン熱酸化膜４内にウイークスポット等の空孔が存在していた場合には、その空孔は前述のようにＣＶＤシリコン酸化膜５によって埋め込まれ、またＣＶＤシリコン酸化膜５が有する引張り応力によってシリコン熱酸化膜４中の残留応力が緩和される。図３は、横軸にシリコン熱酸化膜４上にＣＶＤシリコン酸化膜５を堆積した場合のシリコン熱酸化膜４内部の残留応力を、縦軸にシリコン熱酸化膜４の欠陥密度をとり、シリコン熱酸化膜４内部の残留応力とシリコン熱酸化膜４の欠陥密度との関係を示す図である。図３から明らかなように、シリコン熱酸化膜４内の残留応力が低くなるほど欠陥密度が減少するため、ウイークスポットに代表される欠陥密度の低減には酸化膜内の応力緩和が不可欠であり、ＣＶＤシリコン酸化膜５の引張り応力によるシリコン熱酸化膜４の圧縮応力の緩和が重要であることがわかる。
【００２１】
ＣＶＤシリコン酸化膜５自体はシリコン熱酸化膜４に比べて結晶構造が粗で電気的な耐圧特性が必ずしも良好でないため、上記ＣＶＤシリコン酸化膜５の堆積に続いて稠密化熱処理を行う。この時の熱処理は、アルゴン、窒素、水素等の不活性ガス雰囲気中で、９００℃以下、好ましくは８５０℃以下の温度で行うアニール処理とする。熱処理時間は３０分程度或いはそれ以上の時間であればよい。また、熱処理雰囲気としては、上記不活性ガスの混合ガスや、数％程度（具体的には５％以下程度）の酸素あるいは窒素酸化物等を加えらたものでも構わない。
【００２２】
図４にＣＶＤシリコン酸化膜５内残留応力（引張り応力）の熱処理温度依存性の測定例（熱処理時間は３０分）を示す。図４から明らかなように、ＣＶＤシリコン酸化膜５の引張り応力は、７００℃以下の熱処理でほとんど変化せず、堆積直後の２００ＭＰａ以上の引張り応力を維持できるが、７００℃以上の温度で熱処理するとその引張り応力は減少し始め、約９００℃よりも高温では非常に小さくなり、１０００℃以上では消失してしまう。これはＣＶＤシリコン酸化膜５自身の粘性流動に起因するものと考えられる。但し、３０分以上熱処理を行っても図４の特性にはほとんど変化がない。このため、ＣＶＤシリコン酸化膜５の形成後の稠密化熱処理を９００℃よりも高い温度で行うと、ＣＶＤシリコン酸化膜５の引張り応力によるシリコン熱酸化膜４の圧縮応力の緩和、すなわち積層酸化膜構造全体としての応力緩和効果が消失してしまい、必ずしも十分には酸化膜の電気的な耐圧特性を向上させることができないことになる。
【００２３】
しかし、本実施形態では稠密化熱処理の温度を９００℃以下、好ましくは８５０℃以下とするため、図４に示すようにＣＶＤシリコン酸化膜５内部には引張り応力が残留し、ＣＶＤシリコン酸化膜５の引張り応力によってシリコン熱酸化膜４の圧縮応力を緩和することが可能となり、積層酸化膜構造全体としての応力を緩和して欠陥密度を低減することが可能となる。この時、例えば電子線回折法等によって原子間隔を測定した場合に、ＣＶＤシリコン酸化膜５の膜面内方向の格子間隔がシリコン熱酸化膜４の格子間隔よりも広くなっていれば、このことによってＣＶＤシリコン酸化膜５内に堆積時の引張残留応力の一部が存在し得る。
【００２４】
上記稠密化熱処理の後、図１（ｄ）に示すようにゲート電極６を形成する。このゲート電極６は薄膜の堆積及びエッチング加工を経て形成され、多結晶シリコン薄膜や、タングステン等の金属薄膜や、シリサイド薄膜や、あるいはこれら薄膜の積層構造からなる。次に、トランジスタ等の素子を形成するために必要な不純物を導入して、図１（ｅ）に示すような不純物導入領域３を形成する。次に、図１（ｆ）に示すように、層間絶縁膜７、及び電気配線８の形成等を行う。
【００２５】
さらに、必要に応じて上記積層の上に第２層目以降の配線及び絶縁膜形成が行なわれ、ＭＯＳ型トランジスタ等の素子の構造が完成する。なお、稠密化熱処理後の素子形成の手順は本手順に限定されるものではなく、不純物の導入領域も本実施形態で示した領域に限定されるものではなく、配線層数も本実施形態のように一層に限定されるものではない。また、素子がＭＯＳ型トランジスタである場合、そのＭＯＳ型トランジスタはおもにＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、フラッシュメモリ等のメモリ回路、あるいは演算回路等に使用される。
【００２６】
以上のような本実施形態によれば、シリコン熱酸化膜４上にＣＶＤシリコン酸化膜５を堆積した後に、ＣＶＤシリコン酸化膜５内部に引張り応力が残留する温度、例えば９００℃以下、好ましくは８５０℃以下で稠密化熱処理を行うので、ＣＶＤシリコン酸化膜５内の引張り応力が消失しない。従って、シリコン熱酸化膜４内のウイークスポットがＣＶＤシリコン酸化膜５の堆積で埋め込まれるだけでなく、シリコン熱酸化膜４内に残留した圧縮応力がＣＶＤシリコン酸化膜５の引張り応力で緩和され、それによって欠陥密度を低減することができ、しかもＣＶＤシリコン酸化膜５自体も稠密化されるので、積層酸化膜構造全体としての電気的耐圧特性を向上することができる。これにより、製品の信頼性を向上させることができる。
【００２７】
本発明の第２の実施形態について、図５を参照しながら説明する。
図５は本実施形態の半導体装置の製造工程を説明する図であって、模式的な断面構造図であり、以下この図５により、本実施形態の半導体装置の製造方法及びその構造について説明する。まず、図５（ａ）に示すように、シリコン基板１１上にレジスト膜を利用した選択酸化法等により部分的に素子分離絶縁膜１２を形成する。この素子分離絶縁膜１２は、シリコン熱酸化膜、ＣＶＤシリコン酸化膜、シリコン窒化膜、あるいはこれらの積層膜からなるものとし、形状は必ずしも図５で示したような曲率を持った形状である必要はなく、溝状あるいは矩形状等であっても構わない。次に、図５（ｂ）に示すように、ＭＯＳトランジスタのゲート酸化膜あるいは静電容量素子形成のための絶縁膜として、シリコン基板１１表面を熱酸化して第一シリコン熱酸化膜１４を形成する。次に、図５（ｃ）に示すように、第一シリコン熱酸化膜１４及び素子分離絶縁膜１２上にＣＶＤシリコン酸化膜１５を堆積する。この時、第一シリコン熱酸化膜１４内に存在していたウイークスポット等の空孔はＣＶＤシリコン酸化膜１５によって埋め込まれ、またＣＶＤシリコン酸化膜１５の引張り応力によってシリコン熱酸化膜４中の残留応力が緩和される。この場合も、第一シリコン熱酸化膜１４中の残留応力緩和がウイークスポットに代表される欠陥密度の低減に寄与している。ここまでの工程は第１の実施形態とほぼ同様である。
【００２８】
本実施形態においても、ＣＶＤシリコン酸化膜１５の稠密化熱処理を行うが、この場合の熱処理は、乾燥酸素、酸素と水素の混合ガス、水蒸気等の酸化性ガス等の酸化雰囲気中で、９００℃以下、好ましくは８５０℃以下の温度で行う追酸化処理とする。熱処理時間は３０分程度或いはそれ以上の時間であればよい。また、熱処理雰囲気としては、上記酸化性ガスの混合ガスや、窒素酸化物との混合ガスでも構わない。この追酸化処理により、ＣＶＤシリコン酸化膜１５が緻密化されると共に、図５（ｄ）に示すように新たにシリコン基板１１と第一シリコン熱酸化膜１４の界面に第二シリコン熱酸化膜１９が形成される。
【００２９】
上記のように稠密化熱処理としての追酸化処理の温度を９００℃以下、好ましくは８５０℃以下とするため、第１の実施形態の場合と同様にＣＶＤシリコン酸化膜１５内部には引張り応力が残留し、ＣＶＤシリコン酸化膜１５の引張り応力によって第一シリコン熱酸化膜１４の圧縮応力を緩和することが可能となり、積層酸化膜構造全体としての応力を緩和して欠陥密度を低減することが可能となる。
【００３０】
上記稠密化熱処理の後、図５（ｅ）に示すように、薄膜の堆積及びエッチング加工によって、多結晶シリコン薄膜、タングステン等の金属薄膜、シリサイド薄膜、あるいはこれら薄膜の積層構造からなる膜を形成してゲート電極１６とする。次に、トランジスタ等の素子を形成するために必要な不純物を導入して、図５（ｆ）に示すような不純物導入領域１３を形成し、さらに図５（ｇ）に示すように層間絶縁膜１７、及び電気配線１８の形成等を行う。
【００３１】
さらに、必要に応じて上記積層の上に第２層目以降の配線及び絶縁膜形成が行なわれ、ＭＯＳ型トランジスタ等の素子の構造が完成する。なお、第１の実施形態と同様に、稠密化熱処理後の素子形成の手順は本手順に限定されるものではなく、不純物の導入領域も本実施形態で示した領域に限定されるものではなく、配線層数も本実施形態のように一層に限定されるものではない。また、素子がＭＯＳ型トランジスタである場合、そのＭＯＳ型トランジスタはおもにＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、フラッシュメモリ等のメモリ回路、あるいは演算回路等に使用される。
【００３２】
以上のような本実施形態によれば、第一シリコン熱酸化膜１４上にＣＶＤシリコン酸化膜１５を堆積した後に、ＣＶＤシリコン酸化膜１５内部に引張り応力が残留する温度、例えば９００℃以下、好ましくは８５０℃以下で稠密化熱処理としての追酸化処理即ち第二シリコン熱酸化膜１９の形成を行うので、第１の実施形態と同様にＣＶＤシリコン酸化膜１５内の引張り応力が消失しない。従って、第一シリコン熱酸化膜１４内のウイークスポットがＣＶＤシリコン酸化膜１５の堆積で埋め込まれるだけでなく、第一シリコン熱酸化膜１４内に残留した圧縮応力がＣＶＤシリコン酸化膜１５の引張り応力で緩和され、それによって欠陥密度を低減することができ、しかもＣＶＤシリコン酸化膜１５自体も稠密化されるので、積層酸化膜構造全体としての電気的耐圧特性を向上することができる。これにより、製品の信頼性を向上させることができる。
【００３３】
本発明の第３の実施形態について、図６を参照しながら説明する。
図６は本実施形態の半導体装置の製造工程を説明する図であって、模式的な断面構造図であり、以下この図６により、本実施形態の半導体装置の製造方法及びその構造について説明する。まず、図６（ａ）に示すように、シリコン基板２１上にレジスト膜を利用した選択酸化法等により部分的に素子分離絶縁膜２２を形成する。この素子分離絶縁膜２２は、シリコン熱酸化膜、ＣＶＤシリコン酸化膜、シリコン窒化膜、あるいはこれらの積層膜からなるものとし、形状は必ずしも図６で示したような曲率を持った形状である必要はなく、溝状あるいは矩形状等であっても構わない。次に、図６（ｂ）に示すように、ＭＯＳトランジスタのゲート酸化膜あるいは静電容量素子形成のための絶縁膜として、シリコン基板２１表面を熱酸化してシリコン熱酸化膜２４を形成する。次に、図６（ｃ）に示すように、シリコン熱酸化膜２４及び素子分離絶縁膜２２上にＣＶＤシリコン酸化膜２５を堆積する。この時、シリコン熱酸化膜２４内に存在していたウイークスポット等の空孔はＣＶＤシリコン酸化膜２５によって埋め込まれ、またＣＶＤシリコン酸化膜２５の引張り応力によってシリコン熱酸化膜２４中の残留応力が緩和される。この場合も、シリコン熱酸化膜２４中の残留応力緩和がウイークスポットに代表される欠陥密度の低減に寄与している。ここまでの工程は第１及び第２の実施形態とほぼ同様である。
【００３４】
本実施形態においても、ＣＶＤシリコン酸化膜２５の稠密化熱処理を行うが、この場合の熱処理は、窒素、窒素と不活性ガスの混合ガス、窒素酸化物、窒化雰囲気中で、９００℃以下、好ましくは８５０℃以下の温度で行う追窒化処理とする。熱処理時間は３０分程度或いはそれ以上の時間であればよい。また、熱処理雰囲気としては、上記窒化性ガスの混合ガスでも構わない。この窒化処理により、ＣＶＤシリコン酸化膜２５が緻密化されると共に、図６（ｄ）に示すように新たにシリコン基板２１とシリコン熱酸化膜２４の界面にシリコン窒化膜３０が形成される。
【００３５】
上記のように稠密化熱処理としての追窒化処理の温度を９００℃以下、好ましくは８５０℃以下とするため、第１及び第２の実施形態の場合と同様にＣＶＤシリコン酸化膜２５内部には引張り応力が残留し、ＣＶＤシリコン酸化膜２５の引張り応力によって第一シリコン熱酸化膜２４の圧縮応力を緩和することが可能となり、積層酸化膜構造全体としての応力を緩和して欠陥密度を低減することが可能となる。
【００３６】
さらに、本実施形態では、ＣＶＤシリコン酸化膜２５緻密化を追窒化処理によって行うため、シリコン熱酸化膜２４中に多量の窒素原子が導入されることによって安定な窒化シリコン結合ができ、それが電子や正孔の捕獲を減少させる。これにより、界面準位密度の低減、酸化膜リーク電流の抑制、及び絶縁破壊電荷の増大の効果が得られ、積層酸化膜全体としての電気的耐圧特性が一層向上することになる。
【００３７】
上記稠密化熱処理の後、図６（ｅ）に示すように、薄膜の堆積及びエッチング加工によって、多結晶シリコン薄膜、タングステン等の金属薄膜、シリサイド薄膜、あるいはこれら薄膜の積層構造からなる膜を形成してゲート電極２６とする。次に、トランジスタ等の素子を形成するために必要な不純物を導入して、図６（ｆ）に示すような不純物導入領域２３を形成し、さらに図６（ｇ）に示すように層間絶縁膜２７、及び電気配線２８の形成等を行う。
【００３８】
さらに、必要に応じて上記積層の上に第２層目以降の配線及び絶縁膜形成が行なわれ、ＭＯＳ型トランジスタ等の素子の構造が完成する。なお、第１及び第２の実施形態と同様に、稠密化熱処理後の素子形成の手順は本手順に限定されるものではなく、不純物の導入領域も本実施形態で示した領域に限定されるものではなく、配線層数も本実施形態のように一層に限定されるものではない。また、素子がＭＯＳ型トランジスタである場合、そのＭＯＳ型トランジスタはおもにＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、フラッシュメモリ等のメモリ回路、あるいは演算回路等に使用される。
【００３９】
以上のような本実施形態によれば、第一シリコン熱酸化膜２４上にＣＶＤシリコン酸化膜２５を堆積した後に、ＣＶＤシリコン酸化膜２５内部に引張り応力が残留する温度、例えば９００℃以下、好ましくは８５０℃以下で稠密化熱処理としての追酸化処理即ちシリコン窒化層３０の形成を行うので、第１及び第２のの実施形態と同様にＣＶＤシリコン酸化膜２５内の引張り応力が消失しない。従って、第一シリコン熱酸化膜２４内のウイークスポットがＣＶＤシリコン酸化膜２５の堆積で埋め込まれるだけでなく、第一シリコン熱酸化膜２４内に残留した圧縮応力がＣＶＤシリコン酸化膜２５の引張り応力で緩和され、それによって欠陥密度を低減することができ、しかもＣＶＤシリコン酸化膜２５自体も稠密化されるので、積層酸化膜構造全体としての電気的耐圧特性を向上することができる。これにより、製品の信頼性を向上させることができる。
【００４０】
さらに、本実施形態によれば、ＣＶＤシリコン酸化膜２５の緻密化熱処理を追窒化処理とするので、シリコン熱酸化膜２４中にできる安定な窒化シリコン結合によって電子や正孔の捕獲を減少させることができ、界面準位密度の低減、酸化膜リーク電流の抑制、及び絶縁破壊電荷の増大の効果が得られる。従って、積層酸化膜全体としての電気的耐圧特性を一層向上することができる。
【００４１】
【発明の効果】
本発明によれば、シリコン熱酸化膜上へのＣＶＤシリコン酸化膜の堆積後に、ＣＶＤシリコン酸化膜内部に引張り応力が残留する温度で稠密化熱処理を行うので、シリコン熱酸化膜内のウイークスポットの埋め込み、及びＣＶＤシリコン酸化膜の引張り応力によるシリコン熱酸化膜内の圧縮応力の緩和によって欠陥密度が低減し、さらにＣＶＤシリコン酸化膜自体も稠密化され、積層酸化膜構造全体としての電気的耐圧特性を向上することができる。これにより、製品の信頼性を向上させることができる。
【００４２】
また、ＣＶＤシリコン酸化膜の緻密化熱処理を追窒化処理とするので、安定な窒化シリコン結合によって電子や正孔の捕獲を減少させることができ、界面準位密度の低減、酸化膜リーク電流の抑制、及び絶縁破壊電荷の増大の効果が得られ、これによる一層の電気的耐圧特性の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による半導体装置の製造工程を説明する図であって、模式的な断面構造図である。
【図２】シリコン基板表面に応力を作用させた状態でシリコン熱酸化膜を成長させた場合の欠陥密度（相対値）を示す図である。
【図３】シリコン熱酸化膜内部の残留応力とシリコン熱酸化膜の欠陥密度との関係を示す図である。
【図４】ＣＶＤシリコン酸化膜内の残留応力（引張り応力）の熱処理温度依存性の測定例を示す図である。
【図５】本発明の第２の実施形態による半導体装置の製造工程を説明する図であって、模式的な断面構造図である。
【図６】本発明の第３の実施形態による半導体装置の製造工程を説明する図であって、模式的な断面構造図である。
【符号の説明】
１  シリコン基板
２  素子分離絶縁膜
３  不純物導入領域
４  シリコン熱酸化膜
５  ＣＶＤシリコン酸化膜
６  ゲート電極
７  層間絶縁膜
８  電気配線
１１  シリコン基板
１２  素子分離絶縁膜
１３  不純物導入領域
１４  第一シリコン熱酸化膜
１５  ＣＶＤシリコン酸化膜
１６  ゲート電極
１７  層間絶縁膜
１８  電気配線
１９  第二シリコン熱酸化膜
２１  シリコン基板
２２  素子分離絶縁膜
２３  不純物導入領域
２４  シリコン熱酸化膜
２５  ＣＶＤシリコン酸化膜
２６  ゲート電極
２７  層間絶縁膜
２８  電気配線
３０  シリコン窒化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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