(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、比誘電率が酸化シリコンの比誘電率よりも高いゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側部に形成された、比誘電率が酸化シリコンの比誘電率よりも高い側壁絶縁膜と、
前記側壁絶縁膜と前記半導体基板との間に設けられ、比誘電率が前記側壁絶縁膜の比誘電率よりも低い絶縁体領域ないし空隙と、
前記ゲート電極及び前記側壁絶縁膜を覆うように形成され、比誘電率が前記側壁絶縁膜の比誘電率よりも低い層間絶縁膜とを具備し、
前記側壁絶縁膜の底面と前記半導体基板との距離が、前記ゲート電極の底面と前記半導体基板との距離以上であることを特徴とする半導体装置。
【請求項２】
前記側壁絶縁膜の比誘電率が、窒化シリコンの比誘電率よりも高いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート絶縁膜及び前記ゲート電極は、その断面において前記半導体基板に対して垂直方向の端部を有し、前記ゲート絶縁膜の端部は、前記ゲート電極の端部よりも内側にあることを特徴とする請求項１乃至請求項２のいずれかに記載の半導体装置。
【請求項４】
前記ゲート絶縁膜及び前記ゲート電極は、その断面において前記半導体基板に対して垂直方向の端部を有し、前記ゲート絶縁膜の端部は、前記ゲート電極の端部よりも外側にあり、かつ前記側壁絶縁膜下にあることを特徴とする請求項１乃至請求項２のいずれかに記載の半導体装置。
【請求項５】
前記層間絶縁膜の比誘電率が、酸化シリコンの比誘電率よりも低いことを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
【請求項６】
前記ゲート電極が金属を含有することを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置。
【請求項７】
前記ゲート電極が、電荷を蓄積することが可能な浮遊ゲート電極であることを特徴とする請求項１乃至請求項６のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関する。
【０００２】
【従来の技術】
電界効果トランジスターにおいては、そのゲート長が短縮されることによって、短チャネル効果等さまざまな問題が生じている。そのなかでも半導体基板と対向するゲート電極の底面の端部に電界が集中することによって、ゲート絶縁膜が絶縁破壊をしてしまうといった問題がある。これは特にゲート絶縁膜に高誘電体からなる絶縁材料を用い、ゲート電極として金属を用いた場合に顕著となる。
【０００３】
図３２に、電界効果トランジスターの断面図を示し、この電界集中の問題について述べる。ここではＮチャネル電界効果トランジスターを例に取って示す。
【０００４】
図３２に示すように、この電界効果トランジスターは、Ｐ型シリコン基板１上に、トレンチ素子分離法により素子分離領域２が形成されている。Ｐ型シリコン基板１内には、Ｂ（ボロン）イオン注入及び熱工程によりＰウエル領域３が形成されている。Ｐウエル領域３中には、Ｂ（ボロン）イオン注入によりＮチャネル領域４が形成されている。Ｎチャネル領域４上には酸化シリコンよりも高い比誘電率を有する例えばＨｆＯ２等の高誘電体材料によりゲート絶縁膜５が形成されている。ゲート絶縁膜５上には、スパッタ法により厚さ１００ｎｍの例えばタングステン等の高融点金属が堆積されゲート電極６が形成されている。
【０００５】
また、Ｎチャネル領域４を挟むようにシリコン基板１上には、Ａｓイオン注入によりソース領域及びドレイン領域７が形成されている。ゲート電極６は、酸化シリコン等からなる層間絶縁膜９により埋め込まれている。また、ゲート電極６、ソース領域及びドレイン領域７は、アルミニウム等からなる配線８に接続されている。
【０００６】
この電界効果トランジスターは、ゲート電極６を抵抗の低いタングステン等の高融点金属で形成することで、素子の動作速度を速める工夫をしている。また、ゲート絶縁膜５を比誘電率の高いＨｆＯ２等の高誘電率材料で形成することで、電流駆動力を増す工夫をしている。
【０００７】
しかしながら、ゲート電極６を金属で形成する場合には、ゲート電極６を加工した後にゲート電極６底の端部に形成される角を丸めるための酸化工程を施すことができず、この角における電界集中が極めて大きくなる。なぜならゲート電極６を加工した後に、酸化工程を施すとゲート絶縁膜５に用いられている高誘電率材料の変質を招くという問題があるためである。
【０００８】
また、ゲート絶縁膜５に高誘電率材料を用いると、この電界集中は酸化シリコンをゲート絶縁膜に用いるよりも大きくなり特にゲート電極底の端部近傍にゲート絶縁膜と層間絶縁膜との二種類の絶縁膜が有る為、電界集中の問題が複雑になる。その為絶縁破壊の問題が生じ易い。
【０００９】
このような理由によりゲート電極６に金属材料を用いる場合或いはゲート絶縁膜５に高誘電率材料を用いる場合には、ゲート電極６底の端部の角における電界集中が極めて大きくなる。
【００１０】
【発明が解決しようとする課題】
このように、従来ゲート電極底の端部の角における電界集中が極めて大きいために、ゲート絶縁膜の絶縁破壊といった問題があった。
【００１１】
本発明は、この問題に鑑みてなされたもので、ゲート長が微細化されても電界集中の緩和された半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明は、半導体基板と、
前記半導体基板上に形成され、比誘電率が酸化シリコンの比誘電率よりも高いゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側部に形成された、比誘電率が酸化シリコンの比誘電率よりも高い側壁絶縁膜と、
前記側壁絶縁膜と前記半導体基板との間に設けられ、比誘電率が前記側壁絶縁膜の比誘電率よりも低い絶縁体領域ないし空隙と、
前記ゲート電極及び前記側壁絶縁膜を覆うように形成され、比誘電率が前記側壁絶縁膜の比誘電率よりも低い層間絶縁膜とを具備し、
前記側壁絶縁膜の底面と前記半導体基板との距離が、前記ゲート電極の底面と前記半導体基板との距離以上であることを特徴とする半導体装置を提供する。
【００１３】
このとき、前記側壁絶縁膜の比誘電率が、窒化シリコンの比誘電率よりも高いことが好ましい。
【００１４】
また、前記ゲート絶縁膜及び前記ゲート電極は、その断面において前記半導体基板に対して垂直方向の端部を有し、前記ゲート絶縁膜の端部は、前記ゲート電極の端部よりも内側にあることが好ましい。
【００１５】
また、前記ゲート絶縁膜及び前記ゲート電極は、その断面において前記半導体基板に対して垂直方向の端部を有し、前記ゲート絶縁膜の端部は、前記ゲート電極の端部よりも外側にあり、かつ前記側壁絶縁膜下にあることが好ましい。
【００１６】
また、前記層間絶縁膜の比誘電率が、酸化シリコンの比誘電率よりも低いことが好ましい。
【００１７】
また、前記ゲート電極が金属を含有する場合には電界集中の問題が顕著となるので、この発明の効果が有効に得られる。
【００１８】
また、前記ゲート電極が、電荷を蓄積することが可能な浮遊ゲート電極であってもよい。
【００１９】
【発明の実施の形態】
以下、本発明の実施形態について、図面を用いて詳述する。本発明は以下の実施形態に限定されるものではなく、種々工夫して用いることができる。
【００２０】
先ず、本発明者らは、電界効果トランジスターにおけるゲート電極底の角部における電界集中について、解析してみた。
【００２１】
図１に示す構造を仮定し、図１中のゲート電極６の端部とゲート絶縁膜５の端部との間の距離Δ（デルタ）を変数としてゲート電極６の底の端部（断面図においてゲート電極の基板１側の底部における端部、図中のＡで示す○印）に集中する電場の値をシミュレーションにより検討した。
【００２２】
図１に示すように、この半導体装置は、半導体基板１上に高誘電率材料からなるゲート絶縁膜５、このゲート絶縁膜５上にゲート電極６が形成されている。半導体基板１表面のゲート電極６を挟む位置にはソース領域及びドレイン領域７が形成されている。
【００２３】
ゲート長は３５ｎｍ、ゲート絶縁膜５の厚さは５ｎｍ、ゲート絶縁膜５の比誘電率は１９．５、電源電圧は０．６Ｖとした。
【００２４】
図２に、ゲート電極６の底の端部（図１中Ａで示す○印）とゲート絶縁膜５の端部の距離をΔｎｍとし、ゲート電極６の底の端部における電場強度（ＭＶ／ｃｍ）との関係を示す。
【００２５】
図２に示すように、Δが０ｎｍのとき、すなわちゲート電極６の底の端部とゲート絶縁膜５の端部が一致する場合に、電場強度は最も小さくなる。Δがマイナス或いはプラスになるとき、すなわちゲート絶縁膜５の端部がゲート電極６の内側にある場合や、ゲート電極６の外側にある場合、電場強度は急激に大きくなることが判る。
【００２６】
特に、Δがプラスのとき、すなわちゲート絶縁膜５の端部がゲート電極６の外側に張り出した場合に、電場強度は著しく大きくなる。
【００２７】
このようにゲート絶縁膜５を形成するときに、ゲート絶縁膜５の端部をゲート電極６に対してどの位置に加工するかと言うことは、電界集中という観点において重要である。
【００２８】
例えば、電流駆動力を高める等の要求からゲート絶縁膜５の端部がゲート電極６下部よりも外に張り出して、ソース領域及びドレイン領域７との重なる部分が長くなるようにする場合もある（Δがプラス）。
【００２９】
また、ゲート電極６とソース領域及びドレイン領域７との間に形成される寄生容量を減らすないしはソース領域及びドレイン領域形成のイオン注入を行う際のドーズロスを防ぐ等の要求からゲート電極６の内側にゲート絶縁膜５の端部が位置するようにして、ソース領域及びドレイン領域７との重なりを減らす場合もある（Δがマイナス）。
【００３０】
しかしながら図２から分かるように、これらの場合は、ゲート電極６の底の端部（図１中Ａで示す○印）における電場が極めて強くなり、ゲート絶縁膜５の絶縁破壊ないしはゲート絶縁膜５に要求される絶縁耐圧の増大、そして信頼性の低下等の問題を引き起こしてしまうと言う問題を招く。
【００３１】
そこで、本発明は、図３に示すように、ゲート電極６の側部に側壁絶縁膜１０を設け、側壁絶縁膜１０の比誘電率を、この近傍に位置する層間絶縁膜９の比誘電率よりも高くする。こうすることで図４中Ａの○印で示すゲート電極６の底の端部における電界集中を緩和するようにした。
【００３２】
図５に、図４中Ａで示す○印付近の拡大図を示す。
【００３３】
図５に示すように、側壁絶縁膜１０の底面Ｃや側面Ｄ（ゲート電極６とは反対側の側面）を貫く電気力線（図５中ベクトルＥで示す）によって、側壁絶縁膜１０が分極し、側壁絶縁膜１０の底面Ｃや側面Ｄに分極電荷が現れる（図中＋で示す）。この分極電荷の符号は、側壁絶縁膜１０の電位をゲート電極６の電位に近づける向きに働く。
【００３４】
したがって、本発明の電界効果トランジスターでは、ゲート電極６に半導体基板１に対して正の電位を印加した場合には側壁絶縁膜１０の底面Ｃ及び側面Ｄに正の電荷が誘起される。また、ゲート電極６に半導体基板１に対して負の電位を印加した場合には側壁絶縁膜１０の底面Ｃ及び側面Ｄに負の電荷が誘起される。
【００３５】
このことは側壁絶縁膜１０の底面Ｃや側面Ｄの電位をゲート電極６の電位に近づける作用を有するので、ゲート電極６の底の端部（図４中Ａで示す○印）近傍における電界集中を緩和することになる。
【００３６】
図４に示す構造に対して、側壁絶縁膜１０の比誘電率を変数としてゲート電極６の底の端部（図４中のＡで示す○印）におけるゲート絶縁膜５中の電場の値をシミュレーションにより検討した。素子の周囲を覆っている層間絶縁膜９（図３）の比誘電率は酸化シリコンの比誘電率である３．９と仮定した。その結果を図６に示す。ここでゲート長は３５ｎｍ、ゲート絶縁膜５の厚さは５ｎｍ、ゲート絶縁膜５の比誘電率は１９．５、側壁絶縁膜１０の厚さ（ゲート電極６の側面から横方向の距離）は２ｎｍ、電源電圧は０．６Ｖとした。
【００３７】
図６（ａ）に示すように、側壁絶縁膜１０の比誘電率を酸化シリコンの比誘電率である３．９から増すに従って電場強度は小さくなり、電界集中が効果的に抑制されることが判る。
【００３８】
さらに、図２の結果も参照すると、側壁絶縁膜１０の比誘電率が窒化シリコンの比誘電率 (約８)程度以上になると、高誘電率のゲート絶縁膜５の端部をゲート電極１０の底の端部よりも、ゲート電極１０側（ゲート電極１０下）に凹ませて形成した場合と比較してもなお、電場強度の値が小さくなっていることが判る。
【００３９】
それ故、側壁絶縁膜１０の比誘電率は窒化シリコンの比誘電率よりも高くすることが好ましい。今回のシミュレーション検討においてはゲート絶縁膜５を形成するための絶縁体の比誘電率は１９．５と仮定した。
【００４０】
図６（ａ）を見ると側壁絶縁膜１０の比誘電率を上げると電場強度の値は単調に小さくなっている。つまりゲート絶縁膜５を形成するために用いた絶縁物の比誘電率と側壁絶縁膜１０を形成するために用いた絶縁物の比誘電率との大小関係は本質的ではないことが判る。
【００４１】
この場合、側壁絶縁膜１０下にゲート絶縁膜５が有る構造を検討したが、側壁絶縁膜１０下の領域の比誘電率は低いことが好ましい。その理由は以下の通りである。
【００４２】
本発明においては図５に示す側壁絶縁膜１０の底面Ｃに現れる分極電荷が本質であるが、分極するのは側壁絶縁膜１０の底面Ｃのみではなく、その下にある領域も分極する。この領域の分極電荷は、側壁絶縁膜１０の底面Ｃに現れる分極電荷とは符号が反対（図５中−（マイナス）で表す）である。
【００４３】
したがって、この分極電荷はその近傍の絶縁膜の電位をゲート電極６から遠ざけ、結果としてその近傍の電場を強くする。それ故、側壁絶縁膜１０下の領域の分極は小さいことが好ましい。すなわちその領域の比誘電率は低いことが好ましい。
【００４４】
図４の構造で側壁絶縁膜１０の比誘電率は３９にして、その下の四角で示す領域の比誘電率を変えた場合の、ゲート電極６の底の端部における電場の依存性を図６（ｂ）に示す。
【００４５】
このように側壁絶縁膜１０下の領域の比誘電率は低い方が電場強度が低くなっていることが分かる。
【００４６】
このような結果から、本発明の電界効果トランジスターにおいては高電流駆動力を得る為に工夫された高誘電率材料からなるゲート絶縁膜、また、低いゲート抵抗を実現する為に工夫された低抵抗の金属ゲートを実現しつつ、さらに電界集中を抑制することによる絶縁膜の絶縁破壊の防止ならびに素子の高信頼性が実現される。
【００４７】
さらに本発明の方法を不揮発性半導体記憶装置に用いられる様な浮遊ゲートを有する素子に用いれば浮遊ゲートの角部における電界集中が緩和されるので過消去等の問題が解決される。したがって、過消去が抑制されるとともに高速動作の可能な素子が提供される。
【００４８】
次に、本実施形態における電界効果トランジスターのより具体的な構造について説明する。
【００４９】
（実施形態１）
図７は、本発明の実施形態１に関する電界効果トランジスターの断面図である。
【００５０】
本実施形態では、Ｎチャネル電界効果トランジスターを例に取って示す。なお、不純物の導電型を逆にすればＰチャネル電界効果トランジスターを作製することも可能であり、この場合にも同様の効果を奏する。また、光蝕刻法等の方法を用いて半導体基板内の特定の領域のみに不純物を注入する等の方法を用いることによって、相補型電界効果トランジスターを作成することもでき、この場合も同様の効果を奏する。
【００５１】
図７に示すように、この電界効果トランジスターは、Ｐ型シリコン基板１上に、トレンチ素子分離法により素子分離領域２が形成されている。Ｐ型シリコン基板１内には、Ｂ（ボロン）イオン注入及び熱工程によりＰウエル領域３が形成されている。Ｐウエル領域３中には、Ｂ（ボロン）イオン注入によりＮチャネル領域４が形成されている。Ｎチャネル領域４上には酸化シリコンよりも高い比誘電率を有する例えばＨｆＯ２等の高誘電体材料によりゲート絶縁膜５が形成されている。ゲート絶縁膜５上には、スパッタ法により厚さ１００ｎｍの例えばタングステン等の高融点金属が堆積されゲート電極６が形成されている。
【００５２】
また、Ｎチャネル領域４を挟むようにシリコン基板１上には、Ａｓイオン注入によりソース領域及びドレイン領域７が形成されている。
【００５３】
また、ゲート電極６の側部には、高誘電率材料からなる側壁絶縁膜１０が形成されている。側壁絶縁膜１０を含むゲート電極６は、酸化シリコン等からなる層間絶縁膜９により覆われている。こうして側壁絶縁膜１０とシリコン基板１との間は、比誘電率が側壁絶縁膜１０の比誘電率よりも低い絶縁体領域となっている。
【００５４】
また、ゲート電極６、ソース領域及びドレイン領域７は、アルミニウム等からなる配線８に接続されている。
【００５５】
この電界効果トランジスターは、ゲート電極６を抵抗の低いタングステン等の高融点金属で形成することで、素子の動作速度を速める工夫をしている。また、ゲート絶縁膜５を比誘電率の高いＨｆＯ２等の高誘電率材料で形成することで、電流駆動力を増す工夫をしている。
【００５６】
さらに、この電界効果トランジスターは、側壁絶縁膜１０の比誘電率が層間絶縁膜９の比誘電率よりも高いことに特徴がある。
【００５７】
側壁絶縁膜１０の比誘電率が層間絶縁膜９の比誘電率よりも高いと、ゲート電極６の側面から出て半導体基板１に至る電気力線により、側壁絶縁膜１０が分極し、側壁絶縁膜１０の底面（図５中Ｃで示す）や側面（図５中Ｄで示す）に分極電荷（図５中＋（プラス）で示す）が生ずる。
【００５８】
この分極電荷は、半導体基板１に対してゲート電極６に正の電位を印加した時には正電荷であり、負の電位を印加した時には負電荷である。したがって、常に側壁絶縁膜１０の底面（図５中Ｃで示す）や側面（図５中Ｄで示す）の電位をゲート電極６の電位に近づける方向に働く。その為、ゲート電極６底の端部の角（図４中Ａで示す○印）における電場が緩和され、結果としてゲート絶縁膜５の信頼性が高い半導体装置を提供することができる。
【００５９】
ここで説明した電界効果トランジスターにおいては側壁絶縁膜１０の底面（図５中Ｃで示す）はゲート電極６の底面（図５中Ｆで示す）と等しい高さで示されているが、側壁絶縁膜１０の底面の高さがゲート電極６の底面（図５中Ｆで示す）の高さ以上であることが好ましい。この理由を図８により説明する。
図８に示すように、側壁絶縁膜１０の底面（図８中Ｃで示す）がゲート電極６の底面（図８中Ｆで示す）よりも低い位置（半導体基板１に近い位置）にあると、ゲート電極６の底面（図８中Ｆで示す）から出てゲート絶縁膜５を貫いてから側壁絶縁膜１０を貫く電気力線が存在する。この電気力線により、側壁絶縁膜１０のゲート電極６側の側面（図８中Ｇで示す）に誘起される分極電荷（図８中−（マイナス）で示す）は、ゲート電極６に、半導体基板１に対して正の電位を印加した時には負電荷、負の電位を印加した時には正電荷となる。したがって、この分極電荷はゲート電極６底の端部の角近傍に位置するゲート絶縁膜５の電位を、ゲート電極６の電位から遠ざける方向に働く。すなわちゲート電極６底の端部の角における電場強度を強める方向に働く。
【００６０】
以上の理由により、側壁絶縁膜１０の底面の高さがゲート電極底面の高さよりも低いと本発明の効果は弱められてしまうため、側壁絶縁膜の底面の高さがゲート電極底面の高さ以上であることが好ましい。
【００６１】
また、本発明では側壁絶縁膜１０の底面（図５中Ｃで示す）に誘起される分極電荷によってゲート電極６底の端部の角近傍に位置するゲート絶縁膜５の電位をゲート電極６の電位に近づけることを用いてその領域の電場を緩和するので、側壁絶縁膜１０の底面（図５中Ｃで示す）がゲート電極６の底面（図５中Ｆで示す）の近くにあることが好ましい。
【００６２】
次に、この電界効果トランジスターの製造方法について以下に説明する。
【００６３】
先ず、図９に示すように、例えばＰ型シリコン基板１にトレンチ素子分離法により素子分離領域２を形成する。続いて、例えばＢ（ボロン）イオンを加速電圧１００ｋｅＶ、ドーズ量２．０×１０１３ｃｍ−２で注入し、その後に例えば１０５０℃、３０秒の熱処理を施すことによってＰウエル領域３を形成する。
【００６４】
次に、図１０に示すように、Ｐウエル領域３中に、所望のしきい値電圧を得る為に例えばＢ（ボロン）イオンを加速電圧３０ｋｅＶ、ドーズ量１．０×１０１３ｃｍ−２で注入し、Ｎチャネル領域４表面の濃度を調節する。
【００６５】
次に、図１１に示すように、例えばスパッタ法を用いることにより、基板１上に、厚さ５ｎｍの高誘電率材料としてＨｆＯ２膜１１を形成する。
【００６６】
次に、図１２に示すように、ＨｆＯ２膜１１上に、例えばＣＶＤ法により厚さ１００ｎｍのタングステン等の高融点金属膜を堆積し、ＲＩＥ（リアクティブイオンエッチング）法等の異方性エッチングを施すことにより高融点金属膜を加工してゲート電極６を形成する。
【００６７】
次に図１３に示すように、例えばＡｓ（砒素）イオンを、加速電圧５０ｋｅＶ、ドーズ量５．０×１０１５ｃｍ−２で注入する。続いて、熱処理を施すことによって、シリコン基板１の表面にソース領域及びドレイン領域７を形成する。ソース領域及びドレイン領域７は、ゲート電極６をマスクとしてこれを挟むようにして形成されている。
【００６８】
次に、図１４に示すように、例えばスパッタ法を用いることにより、厚さ２ｎｍのＴｉＯ２膜１２を形成する。このＴｉＯ２膜１２は、後に側壁絶縁膜となるものであり、層間絶縁膜よりも高い比誘電率を有する材料でなければならない。
【００６９】
次に、図１５に示すように、例えばＲＩＥ法等の異方性エッチングによって前記ＴｉＯ２膜１２を加工することで、高誘電率材料ＴｉＯ２膜からなる側壁絶縁膜１０を形成する。次に、例えばＲＩＥ法等の異方性エッチングによって前記ＨｆＯ２膜１１を加工することによって、ソース領域及びドレイン領域７表面を露出する。
【００７０】
次に、図１６に示すように、例えば等方性エッチングを施すことにより、ＨｆＯ２膜１１をゲート電極６の下方向に除去する。
【００７１】
次に、図１７に示すように、例えばＣＶＤ法を用いることによって酸化シリコン膜を、厚さ５００ｎｍ堆積する。次に、例えばＲＩＥ法を用いることによってゲート電極６、ソース領域及びドレイン領域７上に配線孔１３を形成する。このようにして層間絶縁膜９が形成される。
【００７２】
次に、図１８に示すように、例えばスパッタ法等により、前記シリコン基板１全面にシリコンを１原子％含有する厚さ３００ｎｍのアルミニウム膜を形成する。次に、例えばＲＩＥ法等の異方性エッチングを施すことにより、アルミニウム膜を加工して配線８を形成する。このようにして本発明の電界効果トランジスターを形成することができる。
【００７３】
本実施形態においてはゲート絶縁膜５の端部の位置はゲート電極６の端部の位置と揃っているが、このことは本質的ではなく例えば図１９に示すようにゲート電極６の端部よりもゲート電極６の内側に有ったとしても同様の効果が得られる。
【００７４】
また、このようにするとゲート電極６とソース領域及びドレイン領域７との間に形成される寄生容量が低減される効果も得られる。
【００７５】
また、ゲート絶縁膜５をこのように加工し且つソース領域及びドレイン領域７を、その後の工程で不純物イオンの注入により形成する場合は、不純物のドーズロスが抑制される効果も得られる。
【００７６】
また、図２０に示すように、ゲート絶縁膜５の端部の位置は、ゲート電極６の端部の位置よりも外側に有ってもよい。この場合には側壁絶縁膜１０底面の一部はゲート絶縁膜５を形成する為の高誘電率膜との界面をなすのでそこに誘起される分極電荷量は少なくなる。しかし、ゲート絶縁膜５の端部がゲート電極６下にある場合よりも、図２０に示すように側壁絶縁膜１０下にある場合の方が、ゲート絶縁膜５の端部における電場の水平成分は大きい。
【００７７】
つまり図２０に示す場合の方が、図１６或いは図１９に示した場合に比べて、ゲート絶縁膜５の端部に誘起される分極電荷は大きい。そしてこの電荷は側壁絶縁膜１０の底面等に誘起される電荷と同符号なので、ゲート電極６底の端部の角における電場強度を緩和させる働きを持つ。従って、ゲート電極６を形成する為の高誘電率膜を図２０に示すような位置で加工したとしても本発明の効果は有効に得られる。
【００７８】
また、このようにするとゲート電極６とソース領域及びドレイン領域７との実効的な重なりが長くなる為に素子の電流駆動力が増す効果も得られる。
【００７９】
但し、図２１に示すように、ゲート絶縁膜５の端部の位置が側壁絶縁膜１０よりも外側に形成されることは以下の理由により好ましくない。
【００８０】
図２１に示すように加工するとゲート絶縁膜５の上面で側壁絶縁膜１０に覆われていない領域が存在する。ゲート電極６と半導体基板１との間に電圧を印加すると、この領域には側壁絶縁膜１０の底面や側面とは逆符号の分極電荷が誘起される。この電荷は膜の電位をゲート電極の電位から遠ざける方向に働くので結果としてゲート電極６底の端部の角における電場強度を強めてしまう。従って、ゲート絶縁膜５の端部の位置は側壁絶縁膜１０より外に出ないことが好ましい。
【００８１】
なお、層間絶縁膜でゲート側壁下を埋め込んでも良いし、そこに空隙を設けても良い。
【００８２】
このようにして作製した電界効果トランジスターを、バイポーラー型トランジスターや単一電子トランジスター等の他の能動素子或いは抵抗体やダイオードやインダクターやキャパシター等の受動素子と共に同一の半導体基板上に集積化したシステムＬＳＩとして用いることができる。
【００８３】
また、この電界効果トランジスターを、光素子と共に同一の半導体基板上に集積化したＯＥＩＣとして用いることができる。
【００８４】
また、この電界効果トランジスターをＳＯＩ構造の素子として用いることができる。
【００８５】
また、本実施形態では、Ｎ型半導体層を形成する為の不純物としてＡｓ（砒素）を、Ｐ型半導体層を形成する為の不純物としてＢ（ボロン）を用いたが、Ｎ型半導体層を形成する為の不純物として他のＶ族不純物を用い、Ｐ型半導体層を形成する為の不純物として他のＩＩＩ族不純物を用いてもよい。また、ＩＩＩ族やＶ族の不純物を、それらを含む化合物の形で導入してもよい。
【００８６】
また、本実施形態では、不純物の導入手段としてイオン注入を用いたが、イオン注入以外の例えば固相拡散や気相拡散等の方法を用いてもよい。また、不純物を含有する半導体を堆積するないしは成長させる等の方法を用いてもよい。
【００８７】
また、本実施形態では、電界効果トランジスターの構造として、シングルドレイン構造を示したが、シングルドレイン構造以外の例えばエクステンション構造或いはＬＤＤ構造やＧＤＤ構造等を用いても良い。また、ハロー構造或いはポケット構造やエレベート構造等を用いてもよい。
【００８８】
また、本実施形態では、ソース領域及びドレイン領域への不純物の導入を、側壁絶縁膜或いはゲート絶縁膜を加工する前に行っているが、不純物の導入と加工との順序は本質ではなく、逆の順序で行ってもよい。
【００８９】
また、本実施形態では、シリサイド化には言及していないが、ソース領域及びドレイン領域或いはゲート電極に対してシリサイド化を施してもよい。また、ソース領域及びドレイン領域上に金属層を堆積或いは成長させる等の方法を用いてもよい。
【００９０】
また、本実施形態では、配線の為の金属層の形成はスパッタ法を用いて行っているが、スパッタ法以外に例えば堆積法等の異なる方法を用いて金属層を形成してもよい。また、金属の選択成長等の方法を用いてもよいしダマシン法等の方法を用いてもよい。さらにアルミニウム以外に例えば銅等を用いてもよい。また、タングステンのプラグを形成しても良い。
【００９１】
また、本実施形態では、ゲート電極は高融点金属を用いたが、多結晶シリコンや単結晶シリコン或いは非晶質シリコン等の半導体または必ずしも高融点とは限らない金属或いは金属を含む化合物等を用いても良いし、それらの積層構造を用いても良い。
【００９２】
また、本実施形態では、ゲート電極の上部は電極が露出する構造であるが、上部に例えば酸化シリコンや窒化シリコン等の絶縁物を設けてもよい。
【００９３】
また、本実施形態では、ゲート電極を、ゲート電極材料を堆積した後に異方性エッチングにより形成しているが、例えばダマシンプロセス等のような埋め込みの方法を用いてゲート電極を形成してもよい。
【００９４】
また、本実施形態では、側壁絶縁膜としてスパッタ法により形成したＴｉＯ２膜を例にとって説明したが、Ｔｉの他の価数における酸化物或いはＨｆ、Ｃｅ、Ｚｒ、Ｔａ、Ａｌ、Ｌａ、Ｐｒ等の酸化物或いは様々な元素を含むシリケート材料等、他の高誘電率材料を用いることができる。また、それらを単層で用いても良いし複数層の積層構造として用いても良い。ゲート絶縁膜に関しても同様である。
【００９５】
ただし、側壁絶縁膜材料を、窒化シリコン膜等のあまり比誘電率の高くない物質で形成すると効果はあまり大きくはならない。それ故、側壁絶縁膜は窒化シリコンよりも大きな比誘電率を有する物質で形成されている場合に効果は著しい。
【００９６】
また、側壁絶縁膜の形成方法はスパッタ法に限るものではなく、蒸着法或いはＣＶＤ法またはエピタキシャル成長法等を用いてもよい。
【００９７】
また、側壁絶縁膜として或る物質の酸化物を用いる等の場合には、まずその物質の膜を形成しておいてそれを酸化する方法によりその物質の酸化膜を形成する方法を用いてもよい。ゲート絶縁膜に関しても同様である。
【００９８】
また、ゲート絶縁膜に強誘電体膜を用いた素子を形成してもよい。
【００９９】
また、本実施形態では、素子分離はトレンチ素子分離法を用いて行ったが、例えば局所酸化法やメサ型素子分離法等の他の方法を用いて素子分離を行ってもよい。
【０１００】
また、本実施形態では、ゲート電極形成後の後酸化には言及していないが、ゲート電極やゲート絶縁膜材料等に鑑みて可能であれば、後酸化工程を行ってもよい。後酸化工程が可能な場合にはそれによってもゲート電極下端角部の電場は緩和されるが、本発明の方法を適用することにより更なる電場の緩和が可能となる。そして、ゲート電極やゲート絶縁膜材料等に鑑みて後酸化工程の不可能な場合には電界集中の問題は顕著となるので本発明の方法により特に効果的に電場が緩和される。
【０１０１】
また、本実施形態では、層間絶縁膜として酸化シリコン膜を用いているが、例えば低誘電率材料等の酸化シリコン以外の物質を層間絶縁膜に用いてもよい。
【０１０２】
本発明は側壁絶縁膜の底面及びゲート電極と反対側の側面に誘起される分極電荷を用いている。一般に二種類の絶縁体の界面に誘起される分極電荷は各々の絶縁体の表面に誘起される分極電荷の差であるので、層間絶縁膜の比誘電率が低いほど側壁絶縁膜のゲート電極と反対側の側面と層間絶縁膜との界面に誘起される分極電荷は多くなる。従って、層間絶縁膜に比誘電率の低い物質を用いると本発明は更に効果的となる。
【０１０３】
また、コンタクト孔に関しては自己整合コンタクトを形成することも可能である。
【０１０４】
また、本実施形態では、配線が一層のみの半導体装置の場合を示したが、素子や配線等が二層以上存在してもよい。
【０１０５】
なお、本実施形態においては単一のトランジスターのみの構造を示したが、ここに示した実施例は単一のトランジスターの場合に限定されるものではない。
【０１０６】
（実施形態２）
次に、図２２ないし図２９を用いて本発明の別の電界効果トランジスターを説明する。
【０１０７】
この電界効果トランジスターの形成方法は、実施形態１で説明した図１０に示される工程の後に、図２２に示すように、例えばＣＶＤ法等により、厚さ１００ｎｍの窒化シリコン膜を堆積し、異方性エッチングを施すことによりダミーゲート１４を形成する。続いて、例えばＡｓ（砒素）イオンを加速電圧５０ｋｅＶ、５．０×１０１５ｃｍ−２で注入する。次に、熱処理を施すことによって、シリコン基板１の表面にソース領域及びドレイン領域７を形成する。ソース領域及びドレイン領域７は、ダミーゲート１４をマスクとして、これを挟む位置に形成される。
【０１０８】
次に、図２３に示すように、例えばＣＶＤ法等により、厚さ２００ｎｍの酸化シリコン膜１５を堆積し、ＣＭＰ法等により平坦化する。そして例えば熱燐酸処理等の処理を施すことによりダミーゲート１４を除去する。
【０１０９】
次に、図２４に示すように、例えばＣＶＤ法等により、厚さ５ｎｍのＨｆＯ２膜１１を半導体基板１上のみに選択的に堆積する。
【０１１０】
次に、図２５に示すように、例えばＣＶＤ法等により、厚さ２ｎｍのＴｉＯ２膜を堆積し、ＲＩＥ法等の異方性エッチングを施すことにより酸化シリコン１５の側壁に側壁絶縁膜１０を形成する。
【０１１１】
次に、図２６に示すように、例えばＣＶＤ法等により、厚さ１００ｎｍのタングステン等の高融点金属膜１６を堆積する。
【０１１２】
次に、図２７に示すように、例えばＣＭＰ法等により、高融点金属膜１６及びＨｆＯ２膜１１を平坦化し、ゲート電極６を形成する。そして酸化シリコン膜１５を除去する。
【０１１３】
この後の工程は、実施形態１で説明した図１６、図１７及び図１８で説明した配線工程等が行われる。
【０１１４】
なお、本実施形態において、ダミーゲート１４を窒化シリコンで形成し、その周囲を充填する物質として酸化シリコンを用いたが、これらに対して他の物質を用いても同様の効果が得られる。
【０１１５】
本実施形態においても、実施形態１に記した様な種々の変形が可能であり、同様の効果が得られる。
【０１１６】
（実施形態３）
次に、図２８ないし図３１を用いて本発明の別の半導体装置を説明する。この半導体装置は図３１に示すように浮遊ゲート１７を有しており例えば不揮発性半導体記憶装置等に用いることが可能である。この構造の半導体装置においては特に浮遊ゲート１７底の端部の角における電場強度が緩和され、浮遊ゲート１７に蓄えられていた電荷が角部より半導体基板１に抜けてしまう過消去が防止される。
【０１１７】
この不揮発性半導体記憶装置の形成方法は、実施形態１の図１１に示される工程の後に、図２８に示すように、ＨｆＯ２膜１１上に例えばＣＶＤ法により厚さ５０ｎｍのタングステン等の高融点金属膜１７を堆積する。次に、その上に例えばスパッタ法等により厚さ１０ｎｍのＨｆＯ２膜１８を堆積する。更に、その上に例えばＣＶＤ法等により厚さ１００ｎｍのタングステン等の高融点金属膜６を堆積する。
【０１１８】
次に、例えばＲＩＥ法等の異方性エッチングを施すことにより二つの高融点金属膜１７及び６とＨｆＯ２膜１８とを加工してゲート電極６および浮遊ゲート１７を形成する。
【０１１９】
次に、図２９に示すように、例えばＡｓ（砒素）イオンを加速電圧５０ｋｅＶ、５．０×１０１５ｃｍ−２で注入する。次に、熱処理を施すことによって、基板表面にソース領域及びドレイン領域７を形成する。ソース領域及びドレイン領域７は、ゲート構造部をマスクとして形成されるので、これを挟む位置に形成される。
【０１２０】
次に、図３０に示すように、例えばスパッタ法等を用いることにより、厚さ２ｎｍのＴｉＯ２膜１２を形成する。
【０１２１】
次に、図３１に示すように、例えばＲＩＥ法等の異方性エッチングを前記ＴｉＯ２膜１２に施すことにより、高誘電率物質ＴｉＯ２膜よりなる側壁絶縁膜１０を形成する。そして例えばＲＩＥ法等の異方性エッチングを前記ＨｆＯ２膜１１に施すことにより、ソース領域及びドレイン領域を露出する。
【０１２２】
この後の工程は、実施形態１で説明した図１６、図１７及び図１８で説明した工程と同様である。
【０１２３】
本実施形態においても、実施形態１に記した様な種々の変形が可能であり、同様の効果が得られる。
【０１２４】
また、本実施形態においては浮遊ゲート１７とその上に形成されたゲート電極６とに同一の物質を用いたが、これらに異なる物質を用いたとしても同様の効果が得られる。
【０１２５】
また、本実施形態においては、浮遊ゲート１７の上下の絶縁物に同一の物質を用いたが、これらに異なる物質を用いたとしても同様の効果が得られる。
【０１２６】
また、本実施形態においては、浮遊ゲート１７の上の絶縁物と側壁を形成する絶縁物とが異なる物質で形成されているが、このことは本質的ではなく、同一の物質で形成されていても同様の効果が得られる。
【０１２７】
【発明の効果】
ゲート電極の底の角における電界集中が効果的に抑制される。その為にゲート絶縁膜の信頼性が向上し、十分な高速動作とともに高い信頼性を持つ半導体装置を提供することができる。
【図面の簡単な説明】
【図１】  シミュレーションに用いた電界効果トランジスターのモデルを示す断面図。
【図２】  電界効果トランジスターのゲート電極底部の角における電場強度をシミュレーションした結果を示す図。
【図３】  本発明の半導体装置を説明するために用いた素子の構造図。
【図４】  本発明の半導体装置を説明するために用いた素子の構造図。
【図５】  本発明の半導体装置を説明するために用いた素子の構造図。
【図６】  （ａ）は、本発明における半導体装置の側壁絶縁膜の比誘電率とゲート電極底部の角における電界強度との関係を示すシミュレーション結果を示す図であり、（ｂ）は、本発明における半導体装置の側壁絶縁膜下領域の比誘電率とゲート電極底部の角における電界強度との関係を示すシミュレーション結果を示す図。
【図７】  本発明の実施形態１にかかる電界効果トランジスターの断面図。
【図８】  本発明の半導体装置を説明するために用いた素子の構造図。
【図９】  本発明の実施形態１にかかる電界効果トランジスターの各主要工程を説明するための断面図。
【図１０】  本発明の実施形態１にかかる電界効果トランジスターの各主要工程を説明するための断面図。
【図１１】  本発明の実施形態１にかかる電界効果トランジスターの各主要工程を説明するための断面図。
【図１２】  本発明の実施形態１にかかる電界効果トランジスターの各主要工程を説明するための断面図。
【図１３】  本発明の実施形態１にかかる電界効果トランジスターの各主要工程を説明するための断面図。
【図１４】  本発明の実施形態１にかかる電界効果トランジスターの各主要工程を説明するための断面図。
【図１５】  本発明の実施形態１にかかる電界効果トランジスターの各主要工程を説明するための断面図。
【図１６】  本発明の実施形態１にかかる電界効果トランジスターの各主要工程を説明するための断面図。
【図１７】  本発明の実施形態１にかかる電界効果トランジスターの各主要工程を説明するための断面図。
【図１８】  本発明の実施形態１にかかる電界効果トランジスターの各主要工程を説明するための断面図。
【図１９】  本発明の実施形態１にかかる電界効果トランジスターの変形例を説明するための断面図。
【図２０】  本発明の実施形態１にかかる電界効果トランジスターの変形例を説明するための断面図。
【図２１】  本発明の実施形態１の好ましくない電界効果トランジスターの断面図。
【図２２】  本発明の実施形態２にかかる電界効果トランジスターの各主要工程を説明するための断面図。
【図２３】  本発明の実施形態２にかかる電界効果トランジスターの各主要工程を説明するための断面図。
【図２４】  本発明の実施形態２にかかる電界効果トランジスターの各主要工程を説明するための断面図。
【図２５】  本発明の実施形態２にかかる電界効果トランジスターの各主要工程を説明するための断面図。
【図２６】  本発明の実施形態２にかかる電界効果トランジスターの各主要工程を説明するための断面図。
【図２７】  本発明の実施形態２にかかる電界効果トランジスターの各主要工程を説明するための断面図。
【図２８】  本発明の実施形態３にかかる電界効果トランジスターの各主要工程を説明するための断面図。
【図２９】  本発明の実施形態３にかかる電界効果トランジスターの各主要工程を説明するための断面図。
【図３０】  本発明の実施形態３にかかる電界効果トランジスターの各主要工程を説明するための断面図。
【図３１】  本発明の実施形態３にかかる電界効果トランジスターの各主要工程を説明するための断面図。
【図３２】  従来の電界効果トランジスターの断面図。
【符号の説明】
１・・・半導体基板
２・・・素子分離領域
３・・・Ｐウエル領域
４・・・Ｎチャネル領域
５・・・ゲート絶縁膜
６・・・ゲート電極
７・・・ソース領域及びドレイン領域
８・・・配線
９・・・層間絶縁膜
１０・・・側壁絶縁膜
１１・・・ＨｆＯ２膜
１２・・・ＴｉＯ２膜
１３・・・配線孔
１４・・・ダミーゲート
１５・・・酸化シリコン
１６・・・高融点金属膜
１７・・・浮遊ゲート
１８・・・ＨｆＯ２膜
【図１】
0003658564.tif 000002
【図２】
0003658564.tif 000003
【図３】
0003658564.tif 000004
【図４】
0003658564.tif 000005
【図５】
0003658564.tif 000006
【図６】
0003658564.tif 000007
【図７】
0003658564.tif 000008
【図８】
0003658564.tif 000009
【図９】
0003658564.tif 000010
【図１０】
0003658564.tif 000011
【図１１】
0003658564.tif 000012
【図１２】
0003658564.tif 000013
【図１３】
0003658564.tif 000014
【図１４】
0003658564.tif 000015
【図１５】
0003658564.tif 000016
【図１６】
0003658564.tif 000017
【図１７】
0003658564.tif 000018
【図１８】
0003658564.tif 000019
【図１９】
0003658564.tif 000020
【図２０】
0003658564.tif 000021
【図２１】
0003658564.tif 000022
【図２２】
0003658564.tif 000023
【図２３】
0003658564.tif 000024
【図２４】
0003658564.tif 000025
【図２５】
0003658564.tif 000026
【図２６】
0003658564.tif 000027
【図２７】
0003658564.tif 000028
【図２８】
0003658564.tif 000029
【図２９】
0003658564.tif 000030
【図３０】
0003658564.tif 000031
【図３１】
0003658564.tif 000032
【図３２】
0003658564.tif 000033