(57)【特許請求の範囲】
【請求項１】
ＲＡＭメモリセルのビットライン信号とその反転信号との一対の信号を入力とし、一方の入力信号のときにスタティック電流が流れるカレントミラー型センスアンプと、
そのセンスアンプの出力側に設けられ、そのセンスアンプがスタティック電流を流す方の入力信号を検出したときのそのセンスアンプの出力信号をラッチするラッチ回路と、
前記センスアンプと同じ一対の入力信号を入力し、前記センスアンプがスタティック電流を流す方の入力信号を検出したときに前記センスアンプを非活性化する信号を出力するセンス回路と、を備えたことを特徴とする読出し回路。
【請求項２】
ＲＡＭメモリセルのビットライン信号とその反転信号との一対の信号をそれぞれＮＭＯＳトランジスタのゲート電極への入力とするカレントミラー型の第１のセンスアンプと、
第１のセンスアンプと同じ一対の入力信号をそれぞれＰＭＯＳトランジスタのゲート電極への入力とするカレントミラー型の第２のセンスアンプと、
前記両センスアンプの出力を取り出す論理和回路と、
前記論理和回路の出力側に設けられ、前記両センスアンプがスタティック電流を流す方の入力信号に基づく前記論理和回路の出力によりその出力信号をラッチするラッチ回路と、
前記両センスアンプがスタティック電流を流す方の入力信号に基づく前記論理和回路の出力により前記両センスアンプを非活性化する制御信号を出力する制御信号発生回路と、を備えたことを特徴とする読出し回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＲＡＭ（ランダム・アクセス・メモリ）においてメモリセルからの出力信号を読み出す読出し回路に関するものである。
【０００２】
【従来の技術】
近年は携帯機器市場が拡大している。携帯機器は電池により駆動され、軽量化のためにはより少ない本数の電池で駆動できることが望ましい。したがって、このような分野で用いられる半導体製品に対しては、より低電力化と低消費電力化が望まれている。一方、そのような環境で使用されても特性が劣化しないことも必要である。つまり、低電圧化、高電圧化ともに特性を満足させる回路を提供することが必要である。
【０００３】
マスクＲＯＭにおける読出し回路の一例を図１に示す。複数のワードライン２と複数のビットライン４とのそれぞれの交差部にＲＯＭメモリセル６が配置されている。各メモリセル６に情報を書き込むために、メモリセル６のソース電位をメモリセル６ａのように電源電位Ｖｃｃに固定するか、メモリセル６ｂのようにＧＮＤ電位に固定している。右側の２つのメモリセル６はプログラムする前の状態を表わしており、いずれの状態にも固定されていない。ビットライン４は列選択回路８でのＭＯＳトランジスタを介してデータライン１０に接続されており、列選択回路８のＭＯＳトランジスタのゲート電極には列選択線１２によって選択信号が印加される。データライン１０にはＣＭＯＳインバータからなる読出し回路１４が設けられており、そのインバータの出力信号が読出し信号ＳＯＵＴとして取り出される。
【０００４】
図１の読出し回路で所定のメモリセルを読み出す場合は、外部からの入力信号に従って所定のワードライン２と、列選択回路８による所定のビットライン４とが選択され、選択されたメモリセル６のデータはビットライン４からデータライン１０へと伝搬し、読出し回路１４に入力される。このとき、メモリセルのソースがメモリセル６ａのようにＶｃｃ固定であればデータライン１０はハイレベル（以下、Ｈレベルと称す）であり、読出し回路１４はＨレベルを感知し、ローレベル（以下、Ｌレベルと称す）を出力する。また、メモリセルのソースがメモリセル６ｂのようにＧＮＤ固定であれば、データライン１０はＬレベルであり、読出し回路１４はＬレベルを感知しＨレベルを出力する。
【０００５】
メモリセル６のソースがＶｃｃに固定されていた場合、ビットライン４及びデータライン１０に伝搬されるＨレベルは（Ｖｃｃ−Ｖｔｃ）となる。Ｖｔｃはメモリセル６のしきい値電圧である。したがって、読出し回路１４の初段、すなわちこの例ではインバータ、において貫通電流を生じてしまう。
【０００６】
その対策として図１に示されるように、読出し回路１４の入力側とＶｃｃ端子との間にＰＭＯＳトランジスタ１６を設け、そのゲート電極を読出し回路１４の出力側と接続している。これにより、ソースがＶｃｃに固定されたメモリセル６ａを読み出す場合、データライン１０の電位をＰＭＯＳトランジスタ１６によってＶｃｃ電位に引き上げ、貫通電流を防いでいる。
【０００７】
しかし、今度はデータライン１０がＨレベルを読み出した後、Ｌレベルを読み出す場合、ＰＭＯＳトランジスタ１６がオン状態になっているため、Ｌレベルの読出しが遅くなるという問題が生じる。
さらに、このプルアップ用ＰＭＯＳトランジスタ１６を設けた場合も設けない場合も、いずれも判定レベル（読出し回路１４の論理しきい値）は１つの値しかもっていないので、Ｈレベルの読出しとＬレベルの読出しのそれぞれに最適化することはできない。
【０００８】
ＲＡＭメモリ装置のカレントミラー型センスアンプの一例を図３（Ｂ）に示す。ＲＡＭメモリセルのビットライン信号ＢＬとその反転信号ＢＬＢ（記号の後に付けられたＢは反転信号であることを示す）との一対の信号がそれぞれＮＭＯＳトランジスタ２０，２２のゲート電極に入力される。ＮＭＯＳトランジスタ２０と２２のドレインとＶｃｃ電源端子との間にはそれぞれＰＭＯＳトランジスタ２４，２６が接続され、ＭＯＳトランジスタ２０と２４の接続点が両ＰＭＯＳトランジスタ２４，２６のゲート電極に接続されている。ＮＭＯＳトランジスタ２０と２２のソースはＮＭＯＳトランジスタ２８を介してＧＮＤ端子に接続されている。出力はＭＯＳトランジスタ２２と２６の接続点から取り出され、その出力端子にはプリチャージ用のＰＭＯＳトランジスタ２９がＶｃｃ端子との間に接続され、プリチャージ時に出力がＨレベルとなる。ＭＯＳトランジスタ２８と２９のゲート電極には制御信号ＳＩＮ１が入力される。
この読出し回路では、制御信号ＳＩＮ１をＨレベルにして読出しを行なっていると、ビットライン信号ＢＬがＨレベルの信号を読み出すときにＭＯＳトランジスタ２４から２０及び２８を経てスタティック電流が流れ続ける。
【０００９】
ＲＡＭメモリ装置のカレントミラー型センスアンプの他の例を図４（Ｂ），（Ｃ）に示す。いずれもプリチャージ時に出力がＬレベルとなるセンスアンプを示したものである。（Ｂ）では一対のビットライン信号ＢＬとＢＬＢがそれぞれのＮＭＯＳトランジスタ３０，３２に入力される。ＮＭＯＳトランジスタ３０と３２のドレインにそれぞれ接続されたＰＭＯＳトランジスタ３４と３６のソースがＰＭＯＳトランジスタ３８を介してＶｃｃ端子に接続され、ＰＭＯＳトランジスタ３４と３６のゲート電極がＭＯＳトランジスタ３０と３４の接点に接続されてカレントミラー回路を構成している。ＭＯＳトランジスタ３２と３６の接点が出力端子となり、出力端子はＮＭＯＳトランジスタ３９を介してＧＮＤ端子に接続され、ＭＯＳトランジスタ３９と３８のゲート電極には制御信号ＳＩＮ３が入力される。
【００１０】
一方、（Ｃ）では一対のビットライン信号ＢＬとＢＬＢがＰＭＯＳトランジスタ４０と４２のゲート電極にそれぞれ入力され、ＰＭＯＳトランジスタ４０と４２のドレインがそれぞれＮＭＯＳトランジスタ４４，４６を介してＧＮＤ端子に接続され、ＮＭＯＳトランジスタ４４と４６のゲート電極がＭＯＳトランジスタ４０と４４の接点に接続されてカレントミラー回路を構成している。ＰＭＯＳトランジスタ４０と４２のドレインはＰＭＯＳトランジスタ４８を介してＶｃｃ端子に接続されている。ＭＯＳトランジスタ４２と４６の接点が出力端子となり、出力端子はＮＭＯＳトランジスタ５０を介してＧＮＤ端子に接続され、ＭＯＳトランジスタ５０と４８のゲート電極には制御信号ＳＩＮ４が入力される。
【００１１】
メモリセルからのビットライン信号が入力されるＭＯＳトランジスタがＮチャネルであるかＰチャネルであるかによって、図４（Ｄ）に示されるように電源電圧Ｖｃｃに対する読出し時間の挙動が異なる。図４（Ｂ）のセンスアンプＳＡ３では、電源電圧が低下して２×Ｖｔｎ（ＶｔｎはＮＭＯＳトランジスタのしきい値電圧）近くになると急に読出し速度が遅くなる。これは、センスアンプＳＡ３の動作点がＮＭＯＳトランジスタの飽和領域にあるためには、Ｖｃｃ≧２Ｖｔｎでなければならないからである。一方、図４（Ｃ）に示されるセンスアンプＳＡ４にはこのような欠点はないが、電源電圧Ｖｃｃが高くなってもそれほど読出し速度は向上せず、却ってセンスアンプＳＡ３よりも読出し速度が遅くなってしまう。
【００１２】
【発明が解決しようとする課題】
本発明の第１の目的は、読出し回路におけるスタティック電流を抑えて低消費電流化を図ることである。
本発明の第２の目的は、電源電圧が変動しても高速で読み出すことができるようにすることである。
【００１４】
【課題を解決するための手段】
ＲＡＭメモリ装置のセンスアンプでスタティック電流を抑えるために、本発明の読出し回路は、カレントミラー型センスアンプと、そのセンスアンプの出力側に設けられ、そのセンスアンプがスタティック電流を流す方の入力信号を検出したときのそのセンスアンプの出力信号をラッチするラッチ回路と、そのセンスアンプと同じ一対の入力信号を入力し、そのセンスアンプがスタティック電流を流す方の入力信号を検出したときにそのセンスアンプを非活性化する信号を出力するセンス回路とを備えている。
【００１５】
電源電圧が変動してもＲＡＭメモリを高速で読み出すことができるようにするために、本発明の読出し回路は、一対の入力信号をそれぞれＮＭＯＳトランジスタのゲート電極への入力とするカレントミラー型の第１のセンスアンプと、第１のセンスアンプと同じ一対の入力信号をそれぞれＰＭＯＳトランジスタのゲート電極への入力とするカレントミラー型の第２のセンスアンプと、両センスアンプの出力を取り出す論理和回路とを備えている。この場合に、さらに貫通電流を抑えるために、論理和回路の出力側に設けられ、両センスアンプが貫通電流を流す方の入力信号に基づく論理和回路の出力によりその出力信号をラッチするラッチ回路と、両センスアンプが貫通電流を流す方の入力信号に基づく論理和回路の出力により両センスアンプを非活性化する制御信号を出力する制御信号発生回路とをさらに備えている。
【００１６】
【実施例】
図２はＲＯＭの読出し回路で、Ｈレベル読出しとＬレベル読出しを最適化した参考例を示したものである。図２（Ａ）では、互いに論理しきい値電圧の異なるインバータを備えた一対のセンスアンプ５２と５４が設けられ、それぞれにメモリセルからの出力信号がデータライン１０を経て並列に入力される。センスアンプ５２のしきい値電圧はセンスアンプ５４のしきい値電圧よりも高く設定されている。センスアンプ５２と５４の出力側にはそれぞれ伝送ゲート５６，５８が設けられており、伝送ゲート５６と５８の出力信号がインバータ６０を経て出力信号Ｓoutとして取り出される。伝送ゲート５６の反転ゲート端子と伝送ゲート５８の非反転ゲート端子には伝送ゲート５６，５８の出力電位が印加され、伝送ゲート５６の非反転ゲート端子と伝送ゲート５８の反転ゲート端子にはインバータ６０の出力電位が印加される。センスアンプ５２と５４の出力レベルがＨレベルのときは伝送ゲート５８がオン、５６がオフとなり、逆にセンスアンプ５２と５４の出力レベルがＬレベルのときは伝送ゲート５６がオン、５８がオフとなる。
【００１７】
図２（Ａ）の参考例の動作を図２（Ｂ）を参照して説明する。センスアンプ５２の論理しきい値電圧をＶth１、センスアンプ５４の論理しきい値電圧をＶth２（Ｖth１＞Ｖth２）とする。データライン１０の信号レベルがＬレベルからＨレベルへ遷移する際には、論理しきい値電圧の低いセンスアンプ５４が先に反転し、逆に、データライン１０の信号レベルがＨレベルからＬレベルへ遷移する際には、論理しきい値電圧の高いセンスアンプ５２が先に反転する。したがって、ＬレベルからＨレベルを読みだす場合と、ＨレベルからＬレベルを読みだす場合とでそれぞれ最適化が行われたことになる。選択回路を構成する伝送ゲート５６と５８では、データライン１０から供給される前のデータがＬレベルであれば伝送ゲート５８がオン、５６がオフとなって論理しきい値電圧の低いセンスアンプ５４の出力が選択され、逆に前のデータがＨレベルであれば伝送ゲート５６がオン、５８がオフとなって論理しきい値電圧の高いセンスアンプ５２の出力が選択される。
【００１８】
図２（Ｃ）ば図２（Ａ）のセンスアンプ５２，５４での貫通電流を防ぐために、プルアップ用のＰＭＯＳトランジスタ６２をセンスアンプ５２，５４の入力側とＶｃｃ端子の間に接続し、ＰＭＯＳトランジスタ６２のゲート電極をセンスアンプ５２又は５４のいずれかの出力端子と接続したものである。なお、図２（Ｃ）では出力側にさらに２段のインバータ６４，６６を接続している。出力選択回路５６，５８は図２（Ａ）と同じである。
【００１９】
図２（Ｃ）の例では、プルアップ用ＰＭＯＳトランジスタ６２を付加しているので、センスアンプ５２，５４での貫通電流を防ぐことができる。そして図１の従来の読出し回路１４と比較すると、Ｈレベル読出し後のＬレベル読出しの場合に、論理しきい値電圧の高いセンスアンプ５２によって出力が決定されるので、読出しが遅くなることもない。
【００２０】
図３（Ａ）はＲＡＭメモリ装置の読出し回路の第１の実施例を示したものである。カレントミラー型センスアンプＳＡ１は図３（Ｂ）に示されたもの、ＳＡ２はそのビットライン信号ＢＬとＢＬＢを入れ換えたものである。
センスアンプＳＡ１とＳＡ２の読出し時の出力信号とスタティック電流の有無の関係を図３（Ｃ）の表に示す。センスアンプＳＡ１ではビットライン信号ＢＬがＨレベルを読み出すときにスタティック電流が流れ、センスアンプＳＡ２ではビットライン信号ＢＬがＬレベルを読み出すときにスタティック電流が流れる。
【００２１】
図３（Ａ）に戻って説明すると、センスアンプＳＡ１の出力側には伝送ゲート７０を経てラッチ回路７１が接続されており、ラッチ回路７１は２段のインバータ７２，７４と、そのインバータ７２，７４の回路に並列に接続された伝送ゲート７６とから構成されている。ラッチ回路７１の出力がこの読出し回路の出力として取り出される。
【００２２】
一方、センスアンプＳＡ２の出力側にも同様に伝送ゲート７８を経てラッチ回路７９が接続されており、ラッチ回路７９は２段のインバータ８０，８２と、そのインバータ８０，８２の回路に並列に接続された伝送ゲート８４とから構成されている。ラッチ回路７９の出力端子はＮＡＮＤ回路８６の一方の入力端子に接続され、ＮＡＮＤ回路８６の他方の入力端子には制御用入力信号が入力される。ＮＡＮＤ回路８６の出力はインバータ９０を介して制御信号ＳＩＮ１としセンスアンプＳＡ１に入力される。またラッチ回路７９の出力端子は伝送ゲート７０の非反転ゲート端子と伝送ゲート７６の反転ゲート端子に接続され、インバータ９２を介して伝送ゲート７０の反転ゲート端子と伝送ゲート７６の非反転ゲート端子に接続されている。ラッチ回路７１の出力端子はまた、ＮＡＮＤ回路７６の一方の入力端子に接続されるとともに、伝送ゲート７８の非反転ゲート端子と伝送ゲート８４の反転ゲート端子に接続され、インバータ９４を介して伝送ゲート７８の反転ゲート端子と伝送ゲート８４の非反転ゲート端子に接続されている。また、ＮＡＮＤ回路７６の他方の入力端子には制御用入力信号が入力され、ＮＡＮＤ回路７６の出力信号はインバータ９４を介してセンスアンプＳＡ２の制御信号ＳＩＮ２として供給される。
センスアンプＳＡ２とラッチ回路７９は、センスアンプＳＡ１がスタティック電流を流す方の入力信号を検出したときにそのセンスアンプＳＡ１を非活性化する信号を出力するセンス回路となっている。
【００２３】
図３（Ａ）の実施例では、動作時には制御用入力信号がＨレベルとなり、センスアンプＳＡ１とＳＡ２は読出し前のプリチャージ時はともにそれらの出力ＳＯＵＴ１とＳＯＵＴ２がＨレベルとなる。データ”１”（ビットライン信号ＢＬがＨレベル）を読み出すときは、センスアンプＳＡ１からの出力ＳＯＵＴ１はＨレベル→Ｈレベル、センスアンプＳＡ２からの出力ＳＯＵＴ２はＨレベル→Ｌレベルとなる。このとき、センスアンプＳＡ２にはスタティック電流は流れないが、センスアンプＳＡ１にはスタティック電流が流れる状態になっているが、センスアンプＳＡ２からの出力ＳＯＵＴ２によってＳＩＮ１がＬレベルとなり、センスアンプＳＡ１が非活性化されてスタティック電流が阻止されるとともに、伝送ゲート７６がオン、伝送ゲート７０がオフとなって、センスアンプＳＡ１の出力ＳＯＵＴ１がラッチ回路７１によりラッチされる。
【００２４】
データ”０”（ビットライン信号ＢＬがＬレベル）を読み出すときは、センスアンプＳＡ１からの出力ＳＯＵＴ１はＨレベル→Ｌレベル、センスアンプＳＡ２からの出力ＳＯＵＴ２はＨレベル→Ｈレベルとなる。このとき、センスアンプＳＡ２からの出力ＳＯＵＴ２はセンスアンプＳＡ１を非活性化せず、センスアンプＳＡ１からの出力データＳＯＵＴ１もラッチされない。このときは、センスアンプＳＡ１にはスタティック電流が流れない状態になっているが、センスアンプＳＡ２はスタティック電流が流れる状態になっている。しかし、センスアンプＳＡ１からの出力ＳＯＵＴ１によってＳＩＮ２がＬレベルとなり、センスアンプＳＡ２は非活性化されるとともに、センスアンプＳＡ２の出力データＳＯＵＴ２がラッチ回路７９によりラッチされる。このように、センスアンプＳＡ１とＳＡ２は、スタティック電流が流れる場合の読出し時に非活性化され、その出力データがラッチされることにより低消費電流化が図られている。
【００２５】
図４（Ａ）はＲＡＭメモリ装置の読出し回路の比較例を示したものであり、電源電圧に対して読出し速度の異なる２つのセンスアンプＳＡ３とＳＡ４を用いて電源電圧の変動によっても読出し速度が低下しない比較例を表わしたものである。センスアンプＳＡ３とＳＡ４はそれぞれ図４（Ｂ）と（Ｃ）に示されたカレントミラー型センスアンプであり、それぞれの電源電圧Ｖｃｃに対する読出し時間特性は図４（Ｄ）に示されるようになっている。センスアンプＳＡ３とＳＡ４のそれぞれの出力端子はＮＯＲ回路９６のそれぞれの入力端子に接続され、ＮＯＲ回路９６の出力がインバータ９８を経て出力Ｄｏとして取り出される。
【００２６】
図４（Ａ）の比較例では、データ”１”（ビットライン信号ＢＬがＨレベル）を読み出すとき、センスアンプＳＡ３とＳＡ４のうちのいずれか速い方がＨレベルを出力すれば出力信号Ｄｏが得られる。つまり、電源電圧によってセンスアンプＳＡ３とＳＡ４のうち速くデータが読み出された方から出力信号が出力されるので、広い範囲の電源電圧Ｖｃｃにおいて高速にデータを読み出すことができる。
【００２７】
図５はＲＡＭメモリ装置の読出し回路の第２の実施例を示したものである。図５（Ａ）におけるセンスアンプＳＡ５は図５（Ｂ）に示されたものであり、これは図４（Ｂ）に示されたものと同じであり、ビットライン信号ＢＬとＢＬＢがそれぞれのＮＭＯＳトランジスタに入力され、プリチャージ時に出力がＬレベルとなるセンスアンプである。センスアンプＳＡ６は図５（Ｃ）に示されるカレントミラー型センスアンプであり、これは図５（Ｂ）のＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換えたものであり、プリチャージ時に出力がＨレベルとなるセンスアンプである。
【００２８】
図５（Ｂ），（Ｃ）のそれぞれの読出し特性を図５（Ｄ）の表に示す。いずれもデータ”１”（ビットライン信号ＢＬがＨレベル）の読出し時に電流が流れ続ける特性をもっている。また、読出し速度は、電源電圧Ｖｃｃが低ければセンスアンプＳＡ６の方がセンスアンプＳＡ５よりも速く、逆に電源電圧Ｖｃｃが高くなればセンスアンプＳＡ５の方がセンスアンプＳＡ６よりも速くなる。
【００２９】
センスアンプＳＡ５の出力端子はＮＯＲ回路１００の一方の入力端子に接続され、センスアンプＳＡ６の出力端子はインバータ１０２を介してＮＯＲ回路１００の他方の入力端子に接続されている。ＮＯＲ回路１００の出力端子は伝送ゲート１０４を介してラッチ回路１０５に接続され、ラッチ回路１０５は２段のインバータ１０６，１０８と、そのインバータ１０６，１０８の回路に並列に接続それた伝送ゲート１１０とから構成されている。ラッチ回路１０５の出力信号ＳＯＵＴ３が出力として取り出される。
【００３０】
センスアンプＳＡ５とＳＡ６のデータ読出し時にスタティック電流が流れるのを防ぐために、出力信号ＳＯＵＴ３がＮＡＮＤ回路１１２を介してセンスアンプＳＡ５の制御信号ＩＳＥ１として印加され、インバータ１１４を介してセンスアンプＳＡ６の制御信号ＩＳＥ２として印加される。また、出力信号ＳＯＵＴ３がインバータ１１６とＮＡＮＤ回路１１８を介して伝送ゲート１０４の非反転ゲート端子と伝送ゲート１１０の反転ゲート端子に入力され、さらにインバータ１２０を介して伝送ゲート１０４の反転ゲート端子と伝送ゲート１１０の非反転ゲート端子に入力される。ＮＡＮＤ回路１１２と１１８のそれぞれ他方の入力端子には読出し制御信号ＳＩＮが入力され、その読出し制御信号ＳＩＮは読出し時にハイレベルとなる。
【００３１】
図５の実施例において、ビットラインのデータ”１”（ビットライン信号ＢＬがＨレベル）を読み出すとき、センスアンプＳＡ５とＳＡ６のうちのどちらかが先に読み出した方の信号を受けてＳＯＵＴ３からＬレベルが出力される。これにより広い範囲の電源電圧Ｖｃｃでデータを高速に読み出すことができる。
また、センスアンプＳＡ５とＳＡ６のうちどちらか一方でもデータ”１”を読み出すとそのデータをラッチ回路１０５によりラッチするとともに、制御信号ＩＳＥ１をＨレベル、ＩＳＥ２をＬレベルとすることにより、２つのセンスアンプＳＡ５とＳＡ６を非活性化する。これによって消費電流を低減している。
【００３２】
【発明の効果】
ＲＡＭメモリ装置の読出し回路に適用した本発明では、カレントミラー型センスアンプがスタティック電流を流す方の入力信号を検出したときのそのセンスアンプの出力信号をラッチするラッチ回路と、そのセンスアンプと同じ一対の入力信号を入力し、そのセンスアンプがスタティック電流を流す方の入力信号を検出したときにそのセンスアンプを非活性化する信号を出力するセンス回路とを備えているので、ＲＡＭメモリ装置のセンスアンプでスタティック電流を抑えることができる。
ＲＡＭメモリ装置の読出し回路に適用した本発明の他の態様では、一対の入力信号をそれぞれＮＭＯＳトランジスタのゲート電極への入力とするカレントミラー型の第１のセンスアンプと、第１のセンスアンプと同じ一対の入力信号をそれぞれＰＭＯＳトランジスタのゲート電極への入力とするカレントミラー型の第２のセンスアンプと、両センスアンプの出力を取り出す論理和回路とを備えているので、電源電圧が変動してもＲＡＭメモリを高速で読み出すことができるようになる。さらに論理和回路の出力側に、両センスアンプがスタティック電流を流す方の入力信号に基づく論理和回路の出力によりその出力信号をラッチするラッチ回路と、両センスアンプがスタティック電流を流す方の入力信号に基づく論理和回路の出力により両センスアンプを非活性化する信号を出力するセンス回路とをさらに備えることにより、スタティック電流も抑えることができる。
【図面の簡単な説明】
【図１】マスクＲＯＭにおける従来の読出し回路を示す回路図である。
【図２】ＲＯＭの読出し回路の参考例を示す図であり、（Ａ）はその第１の参考例の回路図、（Ｂ）はその動作を説明するタイムチャート図、（Ｃ）はその第２の参考例の回路図である。
【図３】ＲＡＭメモリ装置の読出し回路の第１の実施例を示したものであり、（Ａ）はその実施例の回路図、（Ｂ）は（Ａ）における一方のセンスアンプを示す回路図、（Ｃ）は（Ａ）における両センスアンプの動作を示す表である。
【図４】ＲＡＭメモリ装置の読出し回路の比較例を示したものであり、（Ａ）はその比較例の回路図、（Ｂ）と（Ｃ）は（Ａ）におけるそれぞれのセンスアンプを示す回路図、（Ｄ）は（Ｂ）と（Ｃ）のセンスアンプの動作を示すグラフである。
【図５】ＲＡＭメモリ装置の読出し回路の第２の実施例を示したものであり、（Ａ）はその実施例の回路図、（Ｂ）と（Ｃ）は（Ａ）におけるそれぞれのセンスアンプを示す回路図、（Ｄ）は（Ｂ）と（Ｃ）のセンスアンプの動作を示す表である。
【符号の説明】
５２，５４，ＳＡ１，ＳＡ２，ＳＡ３，ＳＡ４，ＳＡ５，ＳＡ６
センスアンプ
５６，５８      出力選択回路の伝送ゲート
７４，７９，１０５      ラッチ回路
９６，１００      ＮＯＲ回路
【図１】
0003618144.tif 000002
【図２】
0003618144.tif 000003
【図３】
0003618144.tif 000004
【図４】
0003618144.tif 000005
【図５】
0003618144.tif 000006