(57)【特許請求の範囲】
【請求項１】
２個のＭＯＳＦＥＴを接続し、コントロールＩＣで前記両ＭＯＳＦＥＴのスイッチングを行うＭＯＳＦＥＴを用いた保護回路装置において、絶縁基板上に所望のパターンの導電路を設け、所望の該導電路に前記両ＭＯＳＦＥＴを１チップに集積したＭＯＳＦＥＴチップの各々のゲート電極と各々のソース電極をフリップチップ法で直接固着し、前記ＭＯＳＦＥＴチップの裏面に設けた共通ドレイン電極上に導電金属板を固着してＭＯＳＦＥＴのオン抵抗を引き下げることを特徴とするＭＯＳＦＥＴを用いた保護回路装置。
【請求項２】
前記ＭＯＳＦＥＴチップの各々のゲート電極と各々のソース電極とはそれぞれチップの中心線に対して線対称に配置されることを特徴とする請求項１記載のＭＯＳＦＥＴを用いた保護回路装置。
【請求項３】
前記ＭＯＳＦＥＴチップの各々のゲート電極と各々のソース電極は金バンプで形成されることを特徴とする請求項１または請求項２記載のＭＯＳＦＥＴを用いた保護回路装置。
【請求項４】
前記導電金属板は銅で形成されることを特徴とする請求項１記載のＭＯＳＦＥＴを用いた保護回路装置。
【請求項５】
２個のＭＯＳＦＥＴを接続し、コントロールＩＣで前記両ＭＯＳＦＥＴのスイッチングを行うＭＯＳＦＥＴを用いた保護回路装置において、絶縁性樹脂に埋め込まれた所望のパターンの導電路を設け、所望の該導電路に前記両ＭＯＳＦＥＴを１チップに集積したＭＯＳＦＥＴチップの各々のゲート電極と各々のソース電極をフリップチップ法で直接固着し、前記ＭＯＳＦＥＴチップの裏面に設けた共通ドレイン電極上に導電金属板を固着してＭＯＳＦＥＴのオン抵抗を引き下げることを特徴とするＭＯＳＦＥＴを用いた保護回路装置。
【請求項６】
前記ＭＯＳＦＥＴチップの各々のゲート電極と各々のソース電極とはそれぞれチップの中心線に対して線対称に配置されることを特徴とする請求項５記載のＭＯＳＦＥＴを用いた保護回路装置。
【請求項７】
前記ＭＯＳＦＥＴチップの各々のゲート電極と各々のソース電極は金バンプで形成されることを特徴とする請求項５または請求項６記載のＭＯＳＦＥＴを用いた保護回路装置。
【請求項８】
前記導電金属板は銅で形成されることを特徴とする請求項５記載のＭＯＳＦＥＴを用いた保護回路装置。
【請求項９】
導電箔を用意し、少なくとも導電路と成る領域を除いた前記導電箔に、前記導電箔の厚みよりも浅い分離溝を形成して導電路を形成する工程と、
所望の前記導電路上に２個のＭＯＳＦＥＴを１チップに集積したＭＯＳＦＥＴチップの各々のゲート電極と各々のソース電極を固着し、該ＭＯＳＦＥＴチップの共通ドレイン電極上に導電材料を付着する工程と、
前記ＭＯＳＦＥＴチップを被覆し、前記分離溝に充填されるように絶縁性樹脂でモールドする工程と、
前記分離溝を設けていない厚み部分の前記導電箔を除去する工程とを具備することを特徴とするＭＯＳＦＥＴを用いた保護回路装置の製造方法。
【請求項１０】
導電箔を用意し、該導電箔表面の少なくとも導電路となる領域に耐食性の導電被膜を形成する工程と、
少なくとも導電路となる領域を除いた前記導電箔に、前記導電箔の厚みよりも浅い分離溝を形成して導電路を形成する工程と、
所望の前記導電路上に２個のＭＯＳＦＥＴを１チップに集積したＭＯＳＦＥＴチップの各々のゲート電極と各々のソース電極を固着し、該ＭＯＳＦＥＴチップの共通ドレイン電極上に導電材料を付着する工程と、
前記ＭＯＳＦＥＴチップを被覆し、前記分離溝に充填されるように絶縁性樹脂でモールドする工程と、
前記分離溝を設けていない厚み部分の前記導電箔を除去する工程とを具備することを特徴とするＭＯＳＦＥＴを用いた保護回路装置の製造方法。
【請求項１１】
導電箔を用意し、少なくとも導電路と成る領域を除いた前記導電箔に、前記導電箔の厚みよりも浅い分離溝を形成して多数の搭載部を有する導電路を形成する工程と、
各搭載部の所望の前記導電路上に２個のＭＯＳＦＥＴを１チップに集積したＭＯＳＦＥＴチップの各々のゲート電極と各々のソース電極を固着し、該ＭＯＳＦＥＴチップの共通ドレイン電極上に導電材料を付着する工程と、
前記ＭＯＳＦＥＴチップを被覆し、前記分離溝に充填されるように絶縁性樹脂でモールドする工程と、
前記分離溝を設けていない厚み部分の前記導電箔を除去する工程と、
前記絶縁性樹脂を切断して各搭載部毎に分離する工程とを具備することを特徴とするＭＯＳＦＥＴを用いた保護回路装置の製造方法。
【請求項１２】
導電箔を用意し、少なくとも導電路と成る領域を除いた前記導電箔に、前記導電箔の厚みよりも浅い分離溝を形成して導電路を形成する工程と、
所望の前記導電路上に２個のＭＯＳＦＥＴを１チップに集積したＭＯＳＦＥＴチップの各々のゲート電極と各々のソース電極を固着し、該ＭＯＳＦＥＴチップの共通ドレイン電極上に導電材料を付着する工程と、
前記ＭＯＳＦＥＴチップを被覆し、前記分離溝に充填されるように絶縁性樹脂でモールドする工程と、
前記分離溝を設けていない厚み部分の前記導電箔を裏面より一様に除去し前記導電路の裏面と前記分離溝間の前記絶縁性樹脂とを実質的に平坦面にする工程とを具備することを特徴とするＭＯＳＦＥＴを用いた保護回路装置の製造方法。
【請求項１３】
導電箔を用意し、少なくとも導電路となる領域を除いた前記導電箔に、前記導電箔の厚みよりも浅い分離溝を形成して多数の搭載部を有する導電路を形成する工程と、
各搭載部の所望の前記導電路上に２個のＭＯＳＦＥＴを１チップに集積したＭＯＳＦＥＴチップの各々のゲート電極と各々のソース電極を固着し、該ＭＯＳＦＥＴチップの共通ドレイン電極上に導電材料を付着する工程と、
前記ＭＯＳＦＥＴチップを被覆し、前記分離溝に充填されるように絶縁性樹脂でモールドする工程と、
前記分離溝を設けていない厚み部分の前記導電箔を裏面より一様に除去し前記導電路の裏面と前記分離溝間の前記絶縁性樹脂とを実質的に平坦面にする工程と、
前記絶縁性樹脂を切断して各搭載部毎に分離する工程とを具備することを特徴とするＭＯＳＦＥＴを用いた保護回路装置の製造方法。
【請求項１４】
前記導電箔は銅、アルミニウム、鉄−ニッケルのいずれかで構成されることを特徴とする請求項９から請求項１３のいずれかに記載されたＭＯＳＦＥＴを用いた保護回路装置の製造方法。
【請求項１５】
前記導電被膜はニッケル、金あるいは銀メッキ形成されることを特徴とする請求項１０に記載されたＭＯＳＦＥＴを用いた保護回路装置の製造方法。
【請求項１６】
前記導電箔に選択的に形成される前記分離溝は化学的あるいは物理的エッチングにより形成されることを特徴とする請求項９から請求項１３のいずれかに記載されたＭＯＳＦＥＴを用いた保護回路装置の製造方法。
【請求項１７】
前記導電被膜を前記分離溝形成時のマスクの一部として使用することを特徴とする請求項１５に記載されたＭＯＳＦＥＴを用いた保護回路装置の製造方法。
【請求項１８】
前記導電材料は導電金属板あるいは導電ロウ材で形成されることを特徴とする請求項９から請求項１３のいずれかに記載されたＭＯＳＦＥＴを用いた保護回路装置の製造方法。
【請求項１９】
前記絶縁性樹脂はトランスファーモールドで付着されることを特徴とする請求項９から請求項１３のいずれかに記載されたＭＯＳＦＥＴを用いた保護回路装置の製造方法。
【請求項２０】
少なくとも導電路と成る領域を除いた導電箔に、前記導電箔の厚みよりも浅い分離溝が形成されることにより導電路が凸状に現れている導電箔を用意する工程と、
所望の前記導電路上に２個のＭＯＳＦＥＴを１チップに集積したＭＯＳＦＥＴチップの各々のゲート電極と各々のソース電極を固着し、該ＭＯＳＦＥＴチップの共通ドレイン電極上に導電材料を付着する工程と、
前記ＭＯＳＦＥＴチップを被覆し、前記分離溝に充填されるように絶縁性樹脂でモールドする工程と、
前記分離溝を設けていない厚み部分の前記導電箔を除去する工程とを具備することを特徴とするＭＯＳＦＥＴを用いた保護回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＭＯＳＦＥＴを用いた保護回路装置およびその製造方法、特に二次電池に内蔵できるバッテリーマネージメントを行うＭＯＳＦＥＴを用いた保護回路装置およびその製造方法に関する。
【０００２】
【従来の技術】
携帯端末の普及に伴い小型で大容量のリチュウムイオン電池が求められるようになってきた。このリチュウムイオン電池の充放電のバッテリーマネージメントを行う保護回路基板は携帯端末の軽量化のニーズにより、より小型で負荷ショートにも十分に耐えうるものでなくてはならない。かかる保護回路装置はリチュウムイオン電池の容器内に内蔵されるために小型化が求められ、チップ部品を多用したＣＯＢ(Ｃｈｉｐ  ｏｎ  Ｂｏａｒｄ)技術が駆使され、小型化の要求に応えてきた。しかし一方ではリチュウムイオン電池に直列にスイッチング素子を接続するのでこのスイッチング素子のオン抵抗も極めて小さくするニーズがあり、これが携帯電話では通話時間や待機時間を長くするために不可欠の要素である。
【０００３】
図１９に具体的なバッテリーマネージメントを行う保護回路を示す。リチュウムイオン電池ＬｉＢに直列に２個のパワーＭＯＳＦＥＴＱ１、Ｑ２を接続し、リチュウムイオン電池ＬｉＢの電圧をコントロールＩＣで検知しながら２個のパワーＭＯＳＦＥＴＱ１、Ｑ２ のオンオフ制御を行って過充電、過放電あるいは負荷ショートからリチュウムイオン電池ＬｉＢを保護している。２個のパワーＭＯＳＦＥＴＱ１、Ｑ２はドレイン電極Ｄを共通接続し、両端にそれぞれのソース電極Ｓが配置され、各々のゲート電極ＧはコントロールＩＣに接続されている。
【０００４】
充電時には両端に電源が接続され、リチュウムイオン電池ＬｉＢに充電電流が矢印の方向に供給され充電を行う。リチュウムイオン電池ＬｉＢが過充電になるとコントロールＩＣで電圧の検出をして、パワーＭＯＳＦＥＴＱ２のゲート電圧がＨ(ハイレベル)からＬ（ローレベル）になり、パワーＭＯＳＦＥＴＱ２がオフして回路を遮断してリチュウムイオン電池ＬｉＢの保護をする。
【０００５】
放電時には両端は負荷に接続され、所定の電圧までは携帯端末の動作を行う。しかしリチュウムイオン電池ＬｉＢが過放電となるとコントロールＩＣで電圧を検知して、パワーＭＯＳＦＥＴＱ１のゲート電圧をＨからＬにしてパワーＭＯＳＦＥＴＱ１をオフして回路を遮断してリチュウムイオン電池ＬｉＢの保護を行う。
【０００６】
更に負荷ショート時あるいは過電流が流れた時はパワーＭＯＳＦＥＴＱ１、Ｑ２に大電流が流れ、パワーＭＯＳＦＥＴＱ１、Ｑ２の両端電圧が急激に上昇するので、この電圧をコントロールＩＣで検出して放電時と同様にパワーＭＯＳＦＥＴＱ１をオフして回路を遮断してリチュウムイオン電池ＬｉＢの保護を行う。しかし保護回路が動作するまでの短期間に大電流が流れるため、パワーＭＯＳＦＥＴＱ１、Ｑ２に対してせん頭ドレイン電流の大電流化が要求される。
【０００７】
またかかる保護回路ではリチュウムイオン電池ＬｉＢに直列に２個のＮチャンネル型のパワーＭＯＳＦＥＴＱ１、Ｑ２が接続されるので、この２個のパワーＭＯＳＦＥＴＱ１、Ｑ２の低オン抵抗(ＲDS(o n))が最も要求される項目である。このためにチップを製造する上で微細加工によりセル密度を上げる開発が進められてきた。
【０００８】
具体的には、チャンネルが半導体基板表面に形成されるプレーナー構造ではセル密度は７４０万個／平方インチで、オン抵抗が２７ｍΩであったが、チャンネルをトレンチの側面に形成するトレンチ構造の第１世代ではセル密度は２５００万個／平方インチと大幅に向上し、オン抵抗が１７ｍΩに低減できた。さらにトレンチ構造の第２世代ではセル密度は７２００万個／平方インチで、オン抵抗が１２ｍΩまで低減できた。しかし微細化にも限度があり、オン抵抗をさらに飛躍的に低減するには限界が見えてきた。
【０００９】
図２０はかかるセル密度を改良したパワーＭＯＳＦＥＴを実装した保護回路装置を説明する平面図である。実際には図１９に示した回路部品が搭載されているが、図面上は全てを示していない。絶縁基板１には両面に銅箔よりなる導電路２が形成され、所望の個所でスルーホール（図示せず）を介して上面と下面の導電路２は接続された多層配線となっている。パワーＭＯＳＦＥＴ３、４は表面実装用のＳＯＰ８の外形に樹脂モールドされ、一方の側にドレイン電極と接続された２本の端子５、５を出し、対向する側にはゲート電極と接続されたゲート端子７とソース電極に接続されたソース端子８が出ている。９はコントロールＩＣであり、１０は図１９のＣ１からＣ３に対応するチップコンデンサであり、１１は図１９のＲ１およびＲ２に対応するチップ抵抗である。１２、１３は外部端子であり、図１９のＬＰ２、ＬＰ３と対応する。この外部端子は導電路２の一部で形成されたパッド１４に半田で固着される。この保護回路装置はリチュウムイオン電池のケース内に収納されるために、その形状に応じた形に形成されるが、基本的なニーズとして小型であることが最大の課題である。
【００１０】
図２１はパワーＭＯＳＦＥＴ３、４の断面構造を示す。ＮＫ−２０２(銅  ９７．６％  錫  ２％)を素材とした打ち抜きフレームであり、このフレームのヘッダー２１上に半田あるいは銀ペーストよりなるプリフォーム材２２でパワーＭＯＳＦＥＴのベアチップ２３が固着される。パワーＭＯＳＦＥＴのベアチップ２３の下面は金の裏張り電極（図示せず）によりドレイン電極が形成され、上面にはアルミニウムの蒸着によりゲート電極とソース電極が形成される。フレームのドレイン端子はヘッダー２１と連結されているので、ドレイン電極と直結され、ゲート電極およびソース電極は金のボンディング細線２４を用いたボールボンディングによりゲート端子７およびソース端子８と電気的に接続される。従って、オン抵抗を減少させるためにはフレーム材料、プリフォーム材、ボンディング細線２４の材料、チップ上面のソース電極の電極材料の持つ抵抗もパワーＭＯＳＦＥＴのオン抵抗に影響を及ぼしている。
【００１１】
図２２および図２３はボンデイング細線に工夫をしてオン抵抗を引き下げた従来の技術を説明する平面図である。図２２はソース電極とソース端子８を接続するボンディング細線２４を４本に増やし、電流容量を改善したものである。また図２２はソース電極とソース端子８を接続するボンディング細線２４を短い２本と長い２本の４本に増やし、電流容量を改善し、さらにソース電極へのボンディング個所を広げることによりソース電極の持つ抵抗を減少させたものである。
【００１２】
図１８に従来のパワーＭＯＳＦＥＴの実装構造によるオン抵抗の違いを表にまとめた。サンプルＡおよびサンプルＢが従来のＳＯＰ８外形のモールド構造のものであり、サンプルＡが図２２の構造と対応し、サンプルＢが図２３と対応する。これからボンディング細線を短かい４本から短い２本と長い２本と組み合わせた場合はオン抵抗は１３．４３ｍΩから１２．１０ｍΩと１．３３ｍΩの減少が実現されるが、プリフォーム材の半田と銀ペーストとの変更では大きなオン抵抗の減少は図れないことが示されている。
【００１３】
【発明が解決しようとする課題】
しかしながら、携帯端末の小型化、軽量化および内蔵電池の使用時間の長寿命化という要求はさらに強く求められているのが現状である。この中でパワーＭＯＳＦＥＴを用いた保護回路装置の実装構造を打破して、低オン抵抗を実現し且つＭＯＳＦＥＴを用いた保護回路装置の小型化を実現できる有効な解決手段が見出せていない問題点がある。
【００１４】
【課題を解決するための手段】
本発明はかかる問題点の正面より見つめてなされ、２個のＭＯＳＦＥＴを直列接続し、コントロールＩＣで前記両ＭＯＳＦＥＴのスイッチングを行うＭＯＳＦＥＴを用いた保護回路装置において、絶縁基板上に所望のパターンの導電路を設け、所望の該導電路に前記両ＭＯＳＦＥＴを１チップに集積したＭＯＳＦＥＴチップの各々のゲート電極と各々のソース電極を固着し、前記ＭＯＳＦＥＴチップの裏面に設けた共通ドレイン電極上に導電材料を載置したことを特徴とし、ＭＯＳＦＥＴチップをフリップチップ方式で導電路に固着し且つ共通ドレイン電極の配線も無くすることで低オン抵抗と小型化を実現している。
【００１５】
また、本発明では２個のＭＯＳＦＥＴを接続し、コントロールＩＣで前記両ＭＯＳＦＥＴのスイッチングを行うＭＯＳＦＥＴを用いた保護回路装置において、絶縁性樹脂に埋め込まれた所望のパターンの導電路を設け、所望の該導電路に前記両ＭＯＳＦＥＴを１チップに集積したＭＯＳＦＥＴチップの各々のゲート電極と各々のソース電極を固着し、前記ＭＯＳＦＥＴチップの裏面に設けた共通ドレイン電極上に導電材料を載置したことを特徴とし、更に支持機能を持つ絶縁基板も排除して更に小型化および薄型化を実現している。
【００１６】
更に、本発明では、導電箔を用意し、少なくとも導電路と成る領域を除いた前記導電箔に、前記導電箔の厚みよりも浅い分離溝を形成して導電路を形成する工程と、所望の前記導電路上に２個のＭＯＳＦＥＴを１チップに集積したＭＯＳＦＥＴチップの各々のゲート電極と各々のソース電極を固着する工程と、該ＭＯＳＦＥＴチップの共通ドレイン電極上に導電材料を付着する工程と、前記ＭＯＳＦＥＴチップを被覆し、前記分離溝に充填されるように絶縁性樹脂でモールドする工程と、前記分離溝を設けていない厚み部分の前記導電箔を除去する工程から、ＭＯＳＦＥＴを用いた保護回路装置の効率的な製造方法も実現している。
【００１７】
【発明の実施の形態】
本発明の実施の形態を図１から図１９を参照して詳細に説明する。
【００１８】
図１は本発明を採用した保護回路装置の平面図を示す。この保護回路装置には図１９に示した回路が実現されるように回路部品が搭載されているが、図面上は全てを示していない。絶縁基板３１には両面に銅箔よりなる導電路３２が形成され、所望の個所でスルーホール（図示せず）を介して上面と下面の導電路３２は接続された多層配線となっている。なお、図２０と同一符号の回路部品は同じ回路部品を示している。
【００１９】
本発明の特徴はスイッチング素子であるパワーＭＯＳＦＥＴＱ１、Ｑ２を１チップに集積化したＭＯＳＦＥＴチップ３３をベアチップのままフリップチップ法で実装することにある。
【００２０】
図２に、ＭＯＳＦＥＴチップ３３の具体的な構造を示す。図２（Ａ）はその平面図であり、図２（Ｂ）は図２（Ａ）のＸ−Ｘ線断面図である。
【００２１】
ＭＯＳＦＥＴチップ３３はドレイン領域となるＮ+型／Ｎ型半導体基板３３４と、Ｐ型のチャネル領域３３５と、チャネル領域３３５を貫通して設けたトレンチ３３６と、トレンチ３３６にゲート酸化膜３３７を介して埋め込まれたポリシリコンより成るゲート電極３３８と、トレンチ３３６に隣接して設けたＮ＋型のソース領域３３９と、ソース領域３３９に隣接して設けた基板ダイオードを形成するＰ＋型のボディ領域３４０とを有する。半導体基板３３４の絶縁膜３４１上にはソース領域３３９とボディ領域３４０にコンタクトしたアルミニウムのスパッタで形成された下地ソース電極３４２と、ゲート電極３３８に接続された下地ゲート電極３４３が設けられる。この下地ソース電極３４２と下地ゲート電極３４３上にはＰｄ／ＴｉあるいはＡｕ／ＴｉＷのバリアメタル層３４４を設け、この上に約２５μｍの高さに金メッキ層で形成した金バンプのソース電極３３１とゲート電極３３２を設けられる。また、半導体基板３３４の裏面全体にはＡｕ／Ｃｒ等の蒸着でドレイン電極３３３が設けられている。
【００２２】
パワーＭＯＳＦＥＴＱ１、Ｑ２のソース電極３３１およびゲート電極３３２は図２（Ａ）より明白なように、チップの中心線Ｙ−Ｙに対して線対称に配置され、半導体基板３３４の大部分にソース電極３３１が設けられ、ゲート電極３３２は半導体基板３３４のコーナー部分に大きく離間して線対称に設けられている。これはフリップチップ法で対応する導電路に固着し易くするためである。
【００２３】
なお、ソース電極３３１とゲート電極３３２としては導電ボールに半田等のロウ材を付着した半田電極で形成しても良いし、また導電路３２が既に電気的に分離されているので、ソース電極２２１とゲート電極２２２としては突起電極で無くても半田付け可能な通常の平坦な電極でも良い。
ＭＯＳＦＥＴを用いた保護回路装置を説明する第１の実施の形態
まず本発明のＭＯＳＦＥＴを用いた保護回路装置について図３を参照しながらその構造について説明する。
【００２４】
図３には、ガラスエポキシ基板やセラミック基板等で形成される絶縁基板３１に図１９に示した回路が実現されるように所望の銅箔や導電ペーストで形成される導電路３２を設け、この導電路３２上にはＭＯＳＦＥＴチップ３３が固着され、前記絶縁性樹脂３４で少なくともＭＯＳＦＥＴチップ３３を被覆した実装構造が示されている。
【００２５】
本実装構造では、ＭＯＳＦＥＴチップ３３の２個のソース電極３３１と２個のゲート電極３３２を複数の導電路３２Ａ、３２Ｂ、３２Ｃ、３２Ｄに当接させて、半田あるいは導電ペースト３５で固着されている。ＭＯＳＦＥＴチップ３３のドレイン電極３３３上には銅等の導電金属板３６が半田あるいは導電ペースト３５で固着されている。なお、この導電金属板３６はＭＯＳＦＥＴチップ３３の直列接続されたパワーＭＯＳＦＥＴＱ１、Ｑ２のオン抵抗を引き下げる目的で設けられており、且つ放熱特性も良好にする目的も兼ねている。従って、導電金属板３６の代わりに半田あるいは導電ペースト３５のみで形成されてもオン抵抗を引き下げる目的は達成できる。
【００２６】
絶縁性樹脂３４としては、エポキシ樹脂等の熱硬化性樹脂、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂を用いることができる。また絶縁性樹脂は、金型を用いて固める樹脂、ディップ、塗布をして被覆できる樹脂であれば、全ての樹脂が採用できる。
【００２７】
本実装構造では、ＭＯＳＦＥＴチップ３３をフリップチップ法で導電路３２に固着できるので、ＭＯＳＦＥＴチップ３３のドレイン電極３３３の引き出しを不要にでき、ボンディングワイヤを用いない薄型で安価な特徴を有する。
【００２８】
また、本実装構造での大きな特徴は、従来用いていたボンディングワイヤを用いないで、フリップチップ方式で特にソース電極３３１から導電路２１Ｂ、２１Ｃへ直接取り出せるのである。このために図１８から明らかなように、本発明ではサンプルＣのオン抵抗は８．６７ｍΩ、サンプルＤのオン抵抗は８．７４ｍΩとなり、いずれにしても従来のワイヤーボンディングによるサンプルＢのオン抵抗１２．１０ｍΩに比べて約３０％もの改善が図れた。同時に、ボンディングワイヤに必要なループがなくなり、その分絶縁性樹脂２０を薄くできて薄型化も実現できる。
ＭＯＳＦＥＴを用いた保護回路装置を説明する第２の実施の形態
本発明のＭＯＳＦＥＴを用いた保護回路装置の第２の実施の形態について、図４を参照しながらその実装構造について説明する。
【００２９】
図４には、絶縁性樹脂４０に埋め込まれた導電路４１を有し、前記導電路４１上にはＭＯＳＦＥＴチップ３３が固着され、前記絶縁性樹脂４０で導電路４１を支持して成る実装構造が示されている。
【００３０】
本実装構造は、ＭＯＳＦＥＴチップ３３、複数の導電路４１Ａ、４１Ｂ、４１Ｃ、４１Ｄと、導電金属板３６と、この導電路４１Ａ、４１Ｂ、４１Ｃ、４１Ｄを埋め込む絶縁性樹脂４０の４つの材料で構成され、導電路４１間には、この絶縁性樹脂４０で充填された分離溝４２が設けられる。そして絶縁性樹脂４０により前記導電路４１が支持されている。
【００３１】
絶縁性樹脂４０としては、エポキシ樹脂等の熱硬化性樹脂、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂を用いることができる。また絶縁性樹脂は、金型を用いて固める樹脂、ディップ、塗布をして被覆できる樹脂であれば、全ての樹脂が採用できる。
【００３２】
また、導電路４１としては、Ｃｕを主材料とした導電箔、Ａｌを主材料とした導電箔、またはＦｅ−Ｎｉ等の合金から成る導電箔等を用いることができる。もちろん、他の導電材料でも可能であり、特にエッチングできる導電材、レーザで蒸発する導電材が好ましい。
【００３３】
更に、パワーＭＯＳＦＥＴＱ１、Ｑ２を１チップに集積化したＭＯＳＦＥＴチップ３３は、表面にソース電極３３１とゲート電極３３２を有し、裏面には全面にドレイン電極３３３を有する半導体ベアチップである。ＭＯＳＦＥＴチップ３３の詳細な構造は図２に詳しく述べたので、ここでは省略する。
【００３４】
更に、ＭＯＳＦＥＴチップ３３の接続は、表面に設けたソース電極３３１とゲート電極３３２は半田等のロウ材、Ａｇペースト等の導電ペースト３５等で所定の導電路４１Ａ、４１Ｂ、４１Ｃ、４１Ｄに固着され、裏面のドレイン電極３３３には半田等のロウ材、Ａｇペースト等の導電ペースト３５等で導電金属板３６が固着される。なお、この導電金属板３６はＭＯＳＦＥＴチップ３３の直列接続されたパワーＭＯＳＦＥＴＱ１、Ｑ２のオン抵抗を引き下げる目的で設けられており、且つ放熱特性も良好にする目的も兼ねている。従って、導電金属板３６の代わりに半田あるいは導電ペースト３５のみで形成されてもオン抵抗を引き下げる目的は達成できる。また導電金属板３６は他の導電路４１への接続は不要である。
【００３５】
本実装構造では、導電路４１を封止樹脂である絶縁性樹脂４０で支持しているため、支持基板が不要となり、導電路４１、ＭＯＳＦＥＴチップ３３、導電金属板３６および絶縁性樹脂４０で構成され、必要最小限の構成要素で構成でき、薄型で安価となる特徴を有する。
【００３６】
また本実装構造では、絶縁性樹脂４０がＭＯＳＦＥＴチップ３３を被覆し且つ前記導電路４１間の前記分離溝４２に充填されて一体に支持する機能を有しているので、導電路４１間は絶縁性樹脂４０でお互いの絶縁がはかれるメリットを有する。
【００３７】
更に本実装構造での大きな特徴は、従来用いていたボンディングワイヤを用いないで、フリップチップ方式で特にソース電極３３１から導電路４１Ｂ、４１Ｃへ直接取り出せるのである。このために図１８から明らかなように、本発明の実装構造ではサンプルＣ（半田で取り出す場合）のオン抵抗は８．６７ｍΩ、サンプルＤ（銀ペーストで取り出す場合）のオン抵抗は８．７４ｍΩとなり、いずれにしても従来のワイヤーボンディングによるサンプルＢのオン抵抗１２．１０ｍΩに比べて約３０％もの改善が図れた。同時に、ボンディングワイヤに必要なループがなくなり、その分絶縁性樹脂４０を薄くできて薄型化も実現できる。
【００３８】
また本実装構造では、分離溝４２に充填された絶縁性樹脂４０の表面と導電路４１の表面は、実質一致している構造となっている。このために本実装構造をプリント基板に実装するときに、半田等のロウ材の表面張力で浮き上がり水平に移動できるので自動的にセルフアラインできる特徴を有する。
ＭＯＳＦＥＴを用いた保護回路装置を説明する第３の実施の形態
次に本発明の第３のＭＯＳＦＥＴを用いた保護回路装置の実装構造について図１２を参照しながらその構造について説明する。
【００３９】
本実装構造は、導電路４１の表面に導電被膜３７が形成されており、それ以外は、図４の構造と実質同一である。よってこの導電被膜３７について説明する。
【００４０】
第１の特徴は、導電路や回路装置の反りを防止するするために導電被膜３７を設ける点である。
【００４１】
一般に、絶縁性樹脂と導電路材料（以下第１の材料と呼ぶ。）の熱膨張係数の差により、実装構造自身が反ったり、また導電路が湾曲したり剥がれたりする。また導電路４１の熱伝導率が絶縁性樹脂の熱伝導率よりも優れているため、導電路４１の方が先に温度上昇して膨張する。そのため、第１の材料よりも熱膨張係数の小さい第２の材料を被覆することにより、導電路の反り、剥がれ、実装構造の反りを防止することができる。特に第１の材料としてＣｕを採用した場合、第２の材料としてはＡｕ、ＮｉまたはＰｔ等が良い。Ｃｕの膨張率は、１６．７×１０−６（１０のマイナス６乗）で、Ａｕは、１４×１０−６、Ｎｉは、１２．８×１０−６、Ｐｔは、８．９×１０−６である。
【００４２】
第２の特徴は、第２の材料によりアンカー効果を持たせている点である。第２の材料によりひさし３８が形成され、しかも導電路４１と被着したひさし３８が絶縁性樹脂４０に埋め込まれているため、アンカー効果を発生し、導電路４１の抜けを防止できる構造となる。
ＭＯＳＦＥＴを用いた保護回路装置の製造方法を説明する第１の実施の形態
次に図５〜図１１および図４を参照して第１のＭＯＳＦＥＴを用いた保護回路装置造の製造方法について説明する。
【００４３】
まず図５の如く、シート状の導電箔５０を用意する。この導電箔５０は、ロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択され、材料としては、Ｃｕを主材料とした導電箔、Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合金から成る導電箔等が採用される。
【００４４】
導電箔の厚さは、後のエッチングを考慮すると１０μｍ〜３００μｍ程度が好ましく、ここでは７０μｍ（２オンス）の銅箔を採用した。しかし３００μｍ以上でも１０μｍ以下でも基本的には良い。後述するように、導電箔５０の厚みよりも浅い分離溝４２が形成できればよい。
【００４５】
尚、シート状の導電箔５０は、所定の幅でロール状に巻かれて用意され、これが後述する各工程に搬送されても良いし、所定の大きさにカットされた導電箔が用意され、後述する各工程に搬送されても良い。
【００４６】
続いて、少なくとも導電路４１となる領域を除いた導電箔５０を、導電箔５０の厚みよりも薄く除去する工程がある。そしてこの除去工程により形成された分離溝４２および導電箔５０に絶縁性樹脂４０を被覆する工程がある。
【００４７】
まず、Ｃｕ箔５０の上に、ホトレジスト（耐エッチングマスク）ＰＲを形成し、導電路４１となる領域を除いた導電箔５０が露出するようにホトレジストＰＲをパターニングする（以上図６を参照）。そして、前記ホトレジストＰＲを介してエッチングすればよい（以上図７を参照）。
【００４８】
エッチングにより形成された分離溝４２の深さは、例えば５０μｍであり、その側面は、粗面となるため絶縁性樹脂４０との接着性が向上される。
【００４９】
またこの分離溝４２の側壁は、模式的にストレートで図示しているが、除去方法により異なる構造となる。この除去工程は、ウェットエッチング、ドライエッチングが採用できる。ウェットエッチングの場合、エッチャントは、塩化第二鉄または塩化第二銅が主に採用され、前記導電箔は、このエッチャントの中にディッピングされるか、このエッチャントでシャワーリングされる。ここでウェットエッチングは、一般に非異方性にエッチングされるため、開口部より内部の分離溝４２が広がり、分離溝４２の側面はサイドエッチングされて湾曲構造になる。
【００５０】
またドライエッチングの場合は、異方性、非異方性でエッチングが可能である。現在では、Ｃｕを反応性イオンエッチングで取り除くことは不可能といわれているが、スパッタリングで除去できる。またスパッタリングの条件によって異方性、非異方性でエッチングできる。
【００５１】
なお、図６に於いて、ホトレジストの代わりにエッチング液に対して耐食性のある導電被膜を選択的に被覆しても良い。導電路と成る部分に選択的に被着すれば、この導電被膜がエッチング保護膜となり、レジストを採用することなく分離溝をエッチングできる。この導電被膜として考えられる材料は、Ａｇ、Ａｕ、ＰｔまたはＰｄ等である。しかもこれら耐食性の導電被膜は、ダイパッド、ボンディングパッドとしてそのまま活用できる特徴を有する。
【００５２】
続いて、図８の如く、分離溝４２で分離された導電箔５０より成る導電路４１にＭＯＳＦＥＴチップ３３を実装する工程がある。
【００５３】
ＭＯＳＦＥＴチップ３３は、表面にソース電極３３１とゲート電極３３２を有し、裏面には全面にドレイン電極３３３を有する半導体ベアチップである。ＭＯＳＦＥＴチップ３３はソース電極３３１とゲート電極３３２を下側に向けてチップマウンタ装置でパターン認識をして、それぞれを導電路４１Ｂ、４１Ｃと４１Ａ、４１Ｄに当接させて半田等のロウ材または導電ペースト3５でフリップチップ法で固着される。
【００５４】
また、ＭＯＳＦＥＴチップ３３の裏面に設けたドレイン電極３３３には銅より成る導電金属板３６を半田等のロウ材または導電ペースト２５で固着される。ＭＯＳＦＥＴチップ３３の裏側はすべてドレイン電極３３３のみしかないので、この導電金属板３６は他の電極とショートする恐れもなく、また導電金属板３６は導電路４１とも接続が不要であるので、異形部品マウンタを用いてラフな位置合わせで容易にマウント可能である。
【００５５】
更に、図９に示すように、前記導電箔５０および分離溝４２に絶縁性樹脂４０を付着する工程がある。これは、トランスファーモールド、インジェクションモールド、またはディッピングにより実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
【００５６】
本実施の形態では、導電箔５０表面に被覆された絶縁性樹脂４０の厚さは、回路素子の最頂部から約１００μｍ程度が被覆されるように調整されている。この厚みは、強度を考慮して厚くすることも、薄くすることも可能である。
【００５７】
本工程の特徴は、絶縁性樹脂４０を被覆するまでは、導電路４１となる導電箔５０が支持基板となることである。従来では支持基板を用いて導電路を形成していたが、本発明では、支持基板となる導電箔５０は、電極材料として必要な材料である。そのため、構成材料を極力省いて作業できるメリットを有し、コストの低下も実現できる。
【００５８】
また分離溝４２は、導電箔の厚みよりも浅く形成されているため、導電箔５０が導電路４１として個々に分離されていない。従ってシート状の導電箔５０として一体で取り扱え、絶縁性樹脂をモールドする際、金型への搬送、金型への実装の作業が非常に楽になる特徴を有する。
【００５９】
続いて、導電箔５０の裏面を化学的および／または物理的に除き、導電路４１として分離する工程がある。ここでこの工程は、研磨、研削、エッチング、レーザの金属蒸発等により施される。
【００６０】
実験では研磨装置または研削装置により全面を３０μｍ程度削り、分離溝４２から絶縁性樹脂４０を露出させている。この露出される面を図９では点線で示している。その結果、約４０μｍの厚さの導電路４１となって分離される。また絶縁性樹脂４０が露出する手前まで、導電箔５０を全面ウェトエッチングし、その後、研磨または研削装置により全面を削り、絶縁性樹脂４０を露出させても良い。更に、導電箔５０を点線の位置まで全面ウェトエッチングし、絶縁性樹脂４０を露出させても良い。
【００６１】
この結果、絶縁性樹脂４０に導電路４１の表面が露出する構造となる。そして導電箔５０が削られ、図４の分離溝４２となる。（以上図９参照）
最後に、絶縁性樹脂４０の裏面に露出した導電路４１には半田等の導電材を被着し、本実装構造を完成する。
【００６２】
尚、導電路４１の裏面に導電被膜を被着する場合、図５の導電箔の裏面に、前もって導電被膜を形成しても良い。この場合、導電路に対応する部分を選択的に被着すれば良い。被着方法は、例えばメッキである。またこの導電被膜は、エッチングに対して耐性がある材料がよい。またこの導電被膜を採用した場合、研磨をせずにエッチングだけで導電路４１として分離できる。
【００６３】
なお、上述した本製造方法の説明では、回路部品としてＭＯＳＦＥＴチップ３３を重点に記載したが、実際には図１０に示す導電箔５０上にはＭＯＳＦＥＴチップ３３を含み本発明の保護回路装置に必要な回路部品が多数行列状に実装される。
【００６４】
図１０に、分離溝４２を形成した後の導電箔５０の基板の平面図を示す。この基板は大きさが４５ｍｍ×６０ｍｍであり、黒い部分が導電路４１を形成しており、白い部分は分離溝４２を形成している。従って、実装構造と成る部分は３列８行にマトリックス状に配列され、周辺には位置合わせマーク５１１や、製造中に使用するインデックス孔５１２等が設けられている。たとえば、ダイシングライン５１は両端に設けた２本線の位置合わせマーク５１１の中央をで規定されている。
【００６５】
図１１は図１０の１つの導電箔５０の基板の拡大平面図である。左側に示した導電路４１Ａ、４１Ｂ、４１Ｃ、４１ＤにＭＯＳＦＥＴチップ３３をフリップチップ法で固着される。また中央部にはコントロールＩＣ９が導電路４１に固着され、その周辺の導電路４１には図１９のＣ１からＣ３に対応するチップコンデンサ１０と図１９のＲ１およびＲ２に対応するチップ抵抗１１とがチップマウンタ装置を用いて固着されている。
【００６６】
また、四隅にＬＰ１、ＬＰ２、ＬＰ３、ＬＰ４で示した外部端子は図１９に示した端子ＬＰ１、ＬＰ２、ＬＰ３、ＬＰ４と対応している。
【００６７】
従って、図１０に示す導電箔５０の基板に多数個形成された本発明の保護回路装置は、一点鎖線で示すダイシングライン５１上の分離溝４２の絶縁性樹脂４０の部分でダイシング装置でＸ軸およびＹ軸方向に切断して個々に分離すると、個別のＭＯＳＦＥＴを用いた保護回路装置になる。かかる本発明の保護回路装置は導電路４１の裏面をプリント基板の導電路に半田等のロウ材で接続されて使用に供せられる。
【００６８】
以上の製造方法によって、絶縁性樹脂４０に導電路４１が埋め込まれ、絶縁性樹脂４０の裏面と導電路４１の裏面が一致する平坦なＭＯＳＦＥＴを用いた保護回路装置の実装構造が実現できる。
【００６９】
本製造方法の特徴は、絶縁性樹脂４０を支持基板として活用し導電路４１の分離作業ができることにある。絶縁性樹脂４０は、導電路４１を埋め込む材料として必要な材料であり、従来の製造方法のように、支持基板を必要としない。従って、最小限の材料で製造でき、コストの低減が実現できる特徴を有する。
【００７０】
なお、導電路４１表面からの絶縁性樹脂の厚さは、前工程の絶縁性樹脂の付着の時に調整できる。本発明ではＭＯＳＦＥＴチップ３３をフリップチップ方式で導電路４１に固着するので、ボンディングワイヤを排除できた。従って実装されるＭＯＳＦＥＴチップ３３の厚みにより違ってくるが、実装構造としての厚さは、極めて薄くできる特徴を有する。ここでは、約４００μｍ厚の絶縁性樹脂４０に４０μｍ厚の導電路４１と約２００μｍ厚のＭＯＳＦＥＴチップ３３が埋め込まれた実装構造になる。（以上図４を参照）
ＭＯＳＦＥＴを用いた保護回路装置の製造方法を説明する第２の実施の形態
次に図１３〜図１７、図１２を参照して、ひさし３８を有するＭＯＳＦＥＴを用いた保護回路装置の実装構造の製造方法について説明する。尚、ひさしとなる第２の材料６０が被着される以外は、第１の実施の形態と実質同一であるため、詳細な説明は省略する。
【００７１】
まず図１３の如く、第１の材料から成る導電箔５０の上にエッチングレートの小さい第２の材料６０が被覆された導電箔５０を用意する。
【００７２】
例えばＣｕ箔の上にＮｉを被着すると、塩化第二鉄または塩化第二銅でＣｕとＮｉが一度にエッチングでき、エッチングレートの差によりＮｉがひさし３８と成って形成されるため好適である。太い実線がＮｉから成る導電被膜６０であり、その膜厚は１〜１０μｍ程度が好ましい。またＮｉの膜厚が厚い程、ひさし３８が形成されやすい。
【００７３】
また第２の材料は、第１の材料と選択エッチングできる材料を被覆しても良い。この場合、まず第２の材料から成る被膜を導電路４１の形成領域に被覆するようにパターニングし、この被膜をマスクにして第１の材料から成る被膜をエッチングすればひさし３８が形成できるからである。第２の材料としては、Ａｌ、Ａｇ、Ａｕ等が考えられる。（以上図１３を参照）
続いて、少なくとも導電路４１となる領域を除いた導電箔５０を、導電箔５０の厚みよりも薄く取り除く工程がある。
【００７４】
Ｎｉ６０の上に、ホトレジストＰＲを形成し、導電路４１となる領域を除いたＮｉ６０が露出するようにホトレジストＰＲをパターニングし、前記ホトレジストを介してエッチングすればよい。
【００７５】
前述したように塩化第二鉄、塩化第二銅のエッチャント等を採用しエッチングすると、Ｎｉ６０のエッチングレートがＣｕ５０のエッチングレートよりも小さいため、エッチングが進むにつれてひさし３８がでてくる。
【００７６】
なお、前記分離溝４２が形成された導電箔５０にＭＯＳＦＥＴチップ３３を実装する工程（図１６）、前記導電箔５０および分離溝４２に絶縁性樹脂４０を被覆し、導電箔４０の裏面を化学的および／または物理的に除き、導電路４１として分離する工程（図１７）、および導電路裏面に導電被膜を形成して完成までの工程（図１２）は、前述した製造方法と同一であるためその説明は省略する。
【００７７】
【発明の効果】
以上の説明から明らかなように、本発明では、パワーＭＯＳＦＥＴＱ１、Ｑ２を１チップに集積したＭＯＳＦＥＴチップ、導電路、導電金属板および絶縁性樹脂の必要最小限で構成され、資源に無駄のないＭＯＳＦＥＴを用いた保護回路装置の実装構造となる。よって完成するまで余分な構成要素が無く、コストを大幅に低減できるＭＯＳＦＥＴを用いた保護回路装置の実装構造を実現できる。
【００７８】
また、ＭＯＳＦＥＴチップをフリップチップ方式で導電路に直接固着するので、特にソース電極から導電路までの取り出し抵抗を無くすることができ、オン抵抗を従来の実装構造のものに比べて３０％も低減できる。またＭＯＳＦＥＴチップの共通ドレイン電極の引き回しも不要にでき、極めて簡単な実装構造を実現できる。
【００７９】
また、本発明のＭＯＳＦＥＴを用いた保護回路装置の実装構造ではボンディングワイヤを不要にでき、絶縁性樹脂の被覆膜厚、導電箔の厚みを最適値にすることにより、高さが０．５ｍｍ以下の非常に薄型化が図れ、同時に小型軽量化された実装構造を実現できる。
【００８０】
また、導電路の裏面のみを絶縁性樹脂から露出しているため、導電路の裏面が直ちに外部との接続に供することができ、従来構造で必要とされた裏面電極およびスルーホールを不要にできる利点を有する。
【００８１】
また本実装構造は、分離溝の表面と導電路の表面は、実質一致している平坦な表面を有する構造となっており、狭ピッチＱＦＰ実装時には回路装置自身を半田の表面張力でそのまま水平に移動できるので、リードずれの修正が極めて容易となる。
【００８２】
また導電路の表側に第２の材料を形成しているため、熱膨張係数の違いにより実装基板の反り、特に細長い配線の反りまたは剥離を抑制することができる。
【００８３】
また導電路の表面に第２の材料から成る被膜を形成することにより、導電路に被着されたひさしが形成できる。よってアンカー効果を発生させることができ、導電路の反り、抜けを防止することができる。
【００８４】
また本発明のＭＯＳＦＥＴを用いた保護回路装置の製造方法では、導電路の材料となる導電箔自体を支持基板として機能させ、分離溝の形成時あるいはＭＯＳＦＥＴチップの実装、絶縁性樹脂の被着時までは導電箔で全体を支持し、また導電箔を各導電路として分離する時は、絶縁性樹脂を支持基板にして機能させている。従って、ＭＯＳＦＥＴチップ、導電箔、絶縁性樹脂の必要最小限で製造できる。また支持基板が不要であること、導電路が絶縁性樹脂に埋め込まれていること、更には絶縁性樹脂と導電箔の厚みの調整が可能で且つボンディングワイヤを不要とすることにより、非常に薄いＭＯＳＦＥＴを用いた保護回路装置の実装構造が実現できるメリットもある。
【００８５】
次に導電箔の厚みよりも薄く取り除く工程（例えばハーフエッチング）までは、導電路を個々に分離せずに取り扱えるため、極めて小さい基板に多くのＭＯＳＦＥＴチップを集積して製造するので、作業性が向上する特徴も有する。
【００８６】
また導電路と絶縁性樹脂で同一平面を形成するため、実装された場合、実装基板上の導電路側面に当たることなくずらすことができる。特に位置ずれして実装された場合、水平方向にずらして配置し直すことができる。また実装後、ロウ材が溶けていれば、ずれて実装された装置は、溶けたロウ材の表面張力により、導電路上部に自ら戻ろうとし、装置自身による再配置が可能となる。
【図面の簡単な説明】
【図１】本発明のＭＯＳＦＥＴを用いた保護回路装置を説明する平面図である。
【図２】本発明のＭＯＳＦＥＴを用いた保護回路装置に用いるＭＯＳＦＥＴチップの（Ａ）平面図および（Ｂ）Ｘ−Ｘ線断面図である。
【図３】本発明のＭＯＳＦＥＴを用いた保護回路装置の第１の実施の形態を説明する断面図である。
【図４】本発明のＭＯＳＦＥＴを用いた保護回路装置の第２の実施の形態を説明する断面図である。
【図５】本発明のＭＯＳＦＥＴを用いた保護回路装置の製造方法の第１の実施の形態を説明する断面図である。
【図６】本発明のＭＯＳＦＥＴを用いた保護回路装置の製造方法の第１の実施の形態を説明する断面図である。
【図７】本発明のＭＯＳＦＥＴを用いた保護回路装置の製造方法の第１の実施の形態を説明する断面図である。
【図８】本発明のＭＯＳＦＥＴを用いた保護回路装置の製造方法の第１の実施の形態を説明する断面図である。
【図９】本発明のＭＯＳＦＥＴを用いた保護回路装置の製造方法の第１の実施の形態を説明する断面図である。
【図１０】本発明のＭＯＳＦＥＴを用いた保護回路装置の製造方法の第１の実施の形態を説明する平面図である。
【図１１】図１０のパターンの拡大平面図である。
【図１２】本発明のＭＯＳＦＥＴを用いた保護回路装置の第３の実施の形態を説明する断面図である。
【図１３】本発明のＭＯＳＦＥＴを用いた保護回路装置の製造方法の第２の実施の形態を説明する断面図である。
【図１４】本発明のＭＯＳＦＥＴを用いた保護回路装置の製造方法の第２の実施の形態を説明する断面図である。
【図１５】本発明のＭＯＳＦＥＴを用いた保護回路装置の製造方法の第２の実施の形態を説明する断面図である。
【図１６】本発明のＭＯＳＦＥＴを用いた保護回路装置の製造方法の第２の実施の形態を説明する断面図である。
【図１７】本発明のＭＯＳＦＥＴを用いた保護回路装置の製造方法の第２の実施の形態を説明する断面図である。
【図１８】本発明および従来のＭＯＳＦＥＴチップの特性を説明する特性図である。
【図１９】本発明に適用するＭＯＳＦＥＴを用いた保護回路装置の回路図である。
【図２０】従来のＭＯＳＦＥＴを用いた保護回路装置を説明する平面図である。
【図２１】従来のＭＯＳＦＥＴの実装構造を説明する断面図である。
【図２２】従来のＭＯＳＦＥＴの実装構造を説明する平面図である。
【図２３】従来のＭＯＳＦＥＴの実装構造を説明する平面図である。
【符号の説明】
４０            絶縁性樹脂
４１            導電路
３３            ＭＯＳＦＥＴチップ
４２            分離溝
３８            ひさし
【図１】
0003650008.tif 000002
【図２】
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【図３】
0003650008.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0003650008.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
0003650008.tif 000020
【図２０】
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【図２１】
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【図２２】
0003650008.tif 000023
【図２３】
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