(57)【特許請求の範囲】
【請求項１】
半導体基板上に層間絶縁膜を形成する段階と、
前記層間絶縁膜が形成された半導体基板の全面にストレージ電極用の第１導電膜を形成する段階と、
前記第１導電膜上にストレージ電極を形成するためのフォトレジストパターンを形成する段階と、
前記フォトレジストパターンの両側壁に酸化膜スペーサを形成する段階と、
前記酸化膜スペーサ及びフォトレジストパターンを食刻マスクとして前記第１導電膜を堆積厚さより小さく異方性食刻してホールを形成する段階と、
前記ホールを埋め込むように流動性酸化膜を形成する段階と、
前記フォトレジストパターンを取り除く段階と、
前記酸化膜スペーサと流動性酸化膜を食刻マスクとして前記第１導電膜を食刻して円筒型のストレージ電極を形成する段階と、
食刻マスクとして用いられた前記酸化膜スペーサと流動性酸化膜を取り除く段階と、
前記ストレージ電極が形成された基板の全面に誘電体膜及びプレート電極用の第２導電膜を形成する段階とを含めてなることを特徴とする半導体装置のキャパシタ製造方法。
【請求項２】
前記層間絶縁膜を形成する段階後、前記層間絶縁膜上に熱酸化膜を形成する段階をさらに備えることを特徴とする請求項１に記載の半導体装置のキャパシタ製造方法。
【請求項３】
前記酸化膜スペーサと流動性酸化膜を取り除くとき、前記ストレージ電極の下部に形成された熱酸化膜の一部が食刻されることを特徴とする請求項２に記載の半導体装置のキャパシタ製造方法。
【請求項４】
前記層間絶縁膜を形成する段階後、前記層間絶縁膜上に食刻阻止膜とアンダーカット用の絶縁膜を形成する段階をさらに備えることを特徴とする請求項１に記載の半導体装置のキャパシタ製造方法。
【請求項５】
前記酸化膜スペーサと流動性酸化膜を取り除く段階後、前記食刻阻止膜を取り除く段階をさらに備えることを特徴とする請求項４に記載の半導体装置のキャパシタ製造方法。
【請求項６】
前記食刻阻止膜は、ＳｉＮ膜及びＳｉＯＮ膜からなる群から選ばれるいずれか一つで形成されることを特徴とする請求項４に記載の半導体装置のキャパシタ製造方法。
【請求項７】
前記層間絶縁膜は、ＢＰＳＧ膜及び純粋酸化膜からなる群から選ばれるいずれか一つで形成されることを特徴とする請求項１に記載の半導体装置のキャパシタ製造方法。
【請求項８】
前記酸化膜スペーサはＴＥＯＳベース酸化膜で形成されることを特徴とする請求項１に記載の半導体装置のキャパシタ製造方法。
【請求項９】
前記ＴＥＯＳベース酸化膜は、２００〜３００℃の温度で形成されることを特徴とする請求項８に記載の半導体装置のキャパシタ製造方法。
【請求項１０】
前記フォトレジストパターンを形成する段階後、前記フォトレジストパターンをベークする段階をさらに備えることを特徴とする請求項１に記載の半導体装置のキャパシタ製造方法。
【請求項１１】
前記フォトレジストパターンのベークは、１５０〜３００℃の温度で行われることを特徴とする請求項１０に記載の半導体装置のキャパシタ製造方法。
【請求項１２】
前記第１導電膜及び第２導電膜は多結晶シリコン膜で形成されることを特徴とする請求項１に記載の半導体装置のキャパシタ製造方法。
【請求項１３】
前記流動性酸化膜を形成する段階は、
前記ホールを埋め込むように流動性酸化物質を基板の全面に形成する段階と、
前記流動性酸化物質をベークする段階と、
ベークされた流動性酸化物質をエッチバックする段階とからなることを特徴とする請求項１に記載の半導体装置のキャパシタ製造方法。
【請求項１４】
前記流動性酸化物質のベークは、１５０〜３００℃の温度で行われることを特徴とする請求項１３に記載の半導体装置のキャパシタ製造方法。
【請求項１５】
前記層間絶縁膜を形成する段階前、前記半導体基板にドレイン領域、ソース領域及びゲート電極で構成されるトランジスタを形成する段階をさらに備えることを特徴とする請求項１に記載の半導体装置のキャパシタ製造方法。
【請求項１６】
前記層間絶縁膜を形成する段階後、前記層間絶縁膜を食刻して前記ソース領域を露出するコンタンクホールを形成する段階をさらに備えることを特徴とする請求項１５に記載の半導体装置のキャパシタ製造方法。
【請求項１７】
ドレイン領域、ソース領域及びゲート電極で構成されるトランジスタが形成された基板の全面に層間絶縁膜を形成する段階と、
前記ソース領域を開放するコンタクトホールを形成する段階と、
前記コンタクトホールを埋め込みながら、前記層間絶縁膜上に所定の厚さを有するようにストレージ電極用の第１導電膜を形成する段階と、
前記第１導電膜上にストレージ電極を形成するためのフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをベークする段階と、
ベークされたフォトレジストパターンが形成された基板の全面に低温酸化膜を形成する段階と、
前記低温酸化膜を異方性食刻して前記フォトレジストパターンの両側壁に酸化膜スペーサを形成する段階と、
前記酸化膜スペーサ及びフォトレジストパターンを食刻マスクとして前記第１導電膜を堆積厚さより小さく異方性食刻してホールを形成する段階と、
前記ホールを形成する段階の結果物の全面に前記ホールを埋め込むように流動性酸化物質を形成する段階と、
前記流動性酸化物質をベーク及びエッチバックを施して前記酸化膜スペーサの高さに平行に流動性酸化膜を形成する段階と、
前記ベークされたフォトレジストパターンを取り除く段階と、
前記酸化膜スペーサと流動性酸化膜を食刻マスクとして前記第１導電膜を食刻して円筒型のストレージ電極を形成する段階と、
前記食刻マスクとして用いられた酸化膜スペーサと流動性酸化膜を取り除く段階と、
前記ストレージ電極が形成された基板の全面に誘電体膜及びプレート電極用の第２導電膜を形成する段階とを含めてなることを特徴とする半導体装置のキャパシタ製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置のキャパシタ製造方法に係り、特にセルアレー領域と周辺回路領域との段差を低減しながら、セルキャパシタンスを増大させうる半導体装置のキャパシタ製造方法に関する。
【０００２】
【従来の技術】
メモリセル面積の減少によるセルキャパシタンスの減少はＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の集積度の増加に深刻な障害要因となるが、これは、メモリセルの読出し能力を低下させ、ソフトエラー率を増加させる。のみならず、低電圧における素子動作を困難にして作動時の電力消耗を増やすので、半導体メモリ装置の高集積化のためには、このような問題を解決すべきである。
【０００３】
通常、約１．５μｍ２  のメモリセル面積を有する６４Ｍｂ級のＤＲＡＭにおいて、一般的な２次元のスタック型のメモリセルを用いると、Ｔａ２  Ｏ５  のような高誘電率の物質を使用するとしても、十分なキャパシタンスが得にくい。このため、３次元のスタック型のキャパシタを提案してキャパシタンスの向上を図っている。二重のスタック構造、フィン構造、円筒型の電極構造、スプレッドスタック（ｓｐｒｅａｄ  ｓｔａｃｋ）構造および箱状構造は、メモリセルのセルキャパタンスを増加させるために提案された３次元構造のストレージ電極である。
【０００４】
図１乃至図３は従来の方法による半導体装置のキャパシタ製造方法を説明するための断面図である。
図１を参照すれば、フィールド酸化膜３により活性領域及び非活性領域に分離している半導体基板１の前記活性領域にドレイン領域５、ソース領域７及びゲート電極９を備えるトランジスタを形成する。次いで、前記ゲート電極９を絶縁する絶縁膜１１を形成した後、前記ドレイン領域５の上に埋め込み型のビットライン１３を形成する。前記ビットライン１３及びトレンジスタが形成された結果物の全面に層間絶縁膜１５を形成した後、前記ソース領域７上に積層している層間絶縁膜１５を部分的に食刻してコンタクトホール１７を形成する。
【０００５】
図２を参照すれば、前記コンタクトホール１７を埋め込みながら、前記層間絶縁膜１５の上に所定の厚さを有するようにストレージ電極用の多結晶シリコン膜１９を形成する。次いで、前記多結晶シリコン膜１９の上にストレージ電極を形成するためのフォトレジストパターン２１を形成する。
図３を参照すれば、前記フォトレジストパターン２１をマスクとして前記多結晶シリコン膜１９を食刻してストレージ電極１９ａを形成する。次いで、前記マスクとして用いられたフォトレジストパターン２１を取り除いた後、前記ストレージ電極１９ａが形成された基板１の全面に誘電体膜２３及びプレート電極２５を多結晶シリコン膜で形成して半導体装置のキャパシタを完成する。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した従来の半導体装置のキャパシタ製造方法によれば、セルキャパシタンスを増大させるためには、ストレージ電極用の多結晶シリコン膜を厚さを増大させなければならない。これにより、半導体装置のセルアレー領域と周辺回路領域との段差が大きくなるので、後続く金属配線工程が困難になる短所がある。
【０００７】
したがって、本発明の目的はセルキャパシタンスを増大させながら、セルアレー領域と周辺回路領域との段差を減らせるストレージ電極構造を有する半導体装置のキャパシタ製造方法を提供するにある。
【０００８】
【課題を解決するための手段】
前記目的を達成するために本発明による半導体装置のキャパシタ製造方法は、半導体基板上に層間絶縁膜を形成する段階と、前記層間絶縁膜が形成された半導体基板の全面にストレージ電極用の第１導電膜を形成する段階と、前記第１導電膜上にストレージ電極を形成するためのフォトレジストパターンを形成する段階と、前記フォトレジストパターンの両側壁に酸化膜スペーサを形成する段階と、前記酸化膜スペーサ及びフォトレジストパターンを食刻マスクとして前記第１導電膜を堆積厚さより小さく異方性食刻してホールを形成する段階と、前記ホールを埋め込むように流動性酸化膜を形成する段階と、前記フォトレジストパターンを取り除く段階と、前記酸化膜スペーサと流動性酸化膜を食刻マスクとして前記第１導電膜を食刻して円筒型のストレージ電極を形成する段階と、前記食刻マスクとして用いられた酸化膜スペーサと流動性酸化膜を取り除く段階と、前記ストレージ電極が形成された基板の全面に誘電体膜及びプレート電極用の第２導電膜を形成する段階とを含めてなる。
【０００９】
前記層間絶縁膜を形成する段階後、前記層間絶縁膜上に熱酸化膜を形成する段階をさらに備えることができ、前記酸化膜スペーサと流動性酸化膜を取り除くとき、前記ストレージ電極の下部に形成された熱酸化膜の一部が食刻されることもある。
前記層間絶縁膜を形成する段階後、前記層間絶縁膜上に食刻阻止膜とアンダーカット用の絶縁膜を形成する段階をさらに備えることができ、前記酸化膜スペーサと流動性酸化膜を取り除く段階後、前記アンダーカット用の絶縁膜及び食刻阻止膜を取り除く段階をさらに備えることができる。
【００１０】
前記食刻阻止膜は、ＳｉＮ膜及びＳｉＯＮ膜からなる群から選ばれるいずれか一つで形成されることが望ましく、前記層間絶縁膜は、ＢＰＳＧ膜及び純粋酸化膜からなる群から選ばれるいずれか一つで形成されることが望ましい。
前記酸化膜スペーサはＴＥＯＳベース酸化膜で形成されることが望ましく、前記ＴＥＯＳベース酸化膜は、２００〜３００℃の温度で形成されることが望ましい。
【００１１】
前記フォトレジストパターンを形成する段階後、前記フォトレジストパターンをベークする段階をさらに備えることができ、前記フォトレジストパターンのベークは、１５０〜３００℃の温度で行われることが望ましい。かつ、前記第１導電膜及び第２導電膜は多結晶シリコン膜で形成されることが望ましい。
前記流動性酸化膜を形成する段階は、前記ホールを埋め込むように流動性酸化物質を基板の全面に形成する段階と、前記流動性酸化物質をベークする段階と、ベークされた流動性酸化物質をエッチバックする段階とからなる。前記流動性酸化物質のベークは、１５０〜３００℃の温度で行われることが望ましい。
【００１２】
前記層間絶縁膜を形成する段階前、前記半導体基板にドレイン領域、ソース領域及びゲート電極で構成されるトランジスタを形成する段階をさらに備えることができる。前記層間絶縁膜を形成する段階後、前記層間絶縁膜を食刻して前記ソース領域を露出するコンタンクホールを形成する段階をさらに備えることもできる。
【００１３】
かつ、本発明による半導体装置のキャパシタ製造方法は、ドレイン領域、ソース領域及びゲート電極で構成されるトランジスタが形成された基板の全面に層間絶縁膜を形成する段階と、前記ソース領域を開放するコンタクトホールを形成する段階と、前記コンタクトホールを埋め込みながら、前記層間絶縁膜上に所定の厚さを有するようにストレージ電極用の第１導電膜を形成する段階と、前記第１導電膜上にストレージ電極を形成するためのフォトレジストパターンを形成する段階と、前記フォトレジストパターンをベークする段階と、ベークされたフォトレジストパターンが形成された基板の全面に低温酸化膜を形成する段階と、前記低温酸化膜を異方性食刻して前記フォトレジストパターンの両側壁に酸化膜スペーサを形成する段階と、前記酸化膜スペーサ及びフォトレジストパターンを食刻マスクとして前記第１導電膜を堆積厚さより小さく異方性食刻してホールを形成する段階と、前記ホールを形成する段階の結果物の全面に前記ホールを埋め込むように流動性酸化物質を形成する段階と、前記流動性酸化物質をベーク及びエッチバックを施して前記低温酸化膜スペーサの高さに平行に流動性酸化膜を形成する段階と、前記ベークされたフォトレジストパターンを取り除く段階と、前記酸化膜スペーサと流動性酸化膜を食刻マスクとして前記第１導電膜を食刻して円筒型のストレージ電極を形成する段階と、前記食刻マスクとして用いられた酸化膜スペーサと流動性酸化膜を取り除く段階と、前記ストレージ電極が形成された基板の全面に誘電体膜及びプレート電極用の第２導電膜を形成する段階とを含めてなる。
【００１４】
本発明のキャパシタ製造方法によれば、セルアレー領域と周辺回路領域との段差を低減しながら、セルキャパシタンスを増大させうる。
【００１５】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施の形態を詳しく説明する。
図４乃至図９は本発明による半導体装置のキャパシタ製造方法の第１実施例を説明するための断面図である。
図４を参照すれば、フィールド酸化膜３３により活性領域及び非活性領域に分離している半導体基板３１の前記活性領域にドレイン領域３５、ソース領域３７及びゲート電極３９を備えるトランジスタを形成する。次いで、前記ゲート電極３９を絶縁する絶縁膜４１を形成した後、前記ドレイン領域３５の上に埋め込み型のビットライン４３を形成する。前記ビットライン４３及びトランジスタが形成された基板３１の全面に層間絶縁膜４５を形成した後、前記ソース領域３７の上に積層している層間絶縁膜４５を部分的に食刻してコンタクトホール４７を形成する。前記層間絶縁膜４５はＢＰＳＧ膜または純粋酸化膜で形成される。
【００１６】
図５を参照すれば、前記コンタクトホール４７を埋め込みながら、前記層間絶縁膜４５の上に所定の厚さを有するようにストレージ電極用の第１導電膜４９を多結晶シリコン膜で形成する。次いで、前記第１導電膜４９の上にストレージ電極を形成するためのフォトレジストパターン５１を形成する。引き続き、前記フォトレジストパターン５１をベークして硬化させた後、低温で形成可能な低温酸化膜、例えばＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ  ）ベース酸化膜を形成する。前記フォトレジストパターン５１のベークは１５０〜３００℃の温度で行われ、前記低温酸化膜は２００〜３００℃の温度で形成される。次に、前記低温酸化膜を異方性食刻して前記フォトレジストパターン５１の両側壁に酸化膜スペーサ５３を形成した後、前記酸化膜スペーサ５３及びフォトレジストパターン５１を食刻マスクとして前記第１導電膜４９を堆積厚さより小さく異方性食刻してホール５４を形成する。
【００１７】
図６を参照すれば、酸化膜スペーサ５３が形成された基板３１の全面に前記ホール５４を埋め込むように流動性酸化物質を形成した後、ベーク及びエッチバックを施して前記酸化膜スペーサ５３と同じ厚さに流動性酸化膜５５を形成する。前記流動性酸化物質のベークは１５０〜３００℃の温度で行われる。次いで、前記硬化されたフォトレジストパターン５１を取り除く。
【００１８】
図７を参照すれば、前記酸化膜スペーサ５３と流動性酸化膜５５を食刻マスクとして前記第１導電膜４９を食刻して円筒型のストレージ電極４９ａを形成する。
図８を参照すれば、前記食刻マスクとして用いられた酸化膜スペーサ５３と流動性酸化膜５５を湿式食刻して取り除く。前記酸化膜スペーサ５３と流動性酸化膜５５を食刻するとき、層間絶縁膜４５の表面が部分的に食刻してストレージ電極４９ａの下面にアンダーカットが形成されることもある。
【００１９】
図９を参照すれば、前記ストレージ電極４９ａが形成された基板３１の全面に誘電体膜５７及びプレート電極用の第２導電膜５９を多結晶シリコン膜で形成して半導体装置のキャパシタを完成する。
図１０及び図１１は本発明による半導体装置のキャパシタ製造方法の第２実施例を説明するための断面図である。第２実施例において、前記第１実施例と同じ参照番号は同じ部材を示す。
【００２０】
第２実施例は、前記層間絶縁膜４５の上に熱酸化膜６１を形成することを除いては、第１実施例と同様である。
図１０を参照すれば、図４に示したように、半導体基板３１のドレイン領域、ソース領域３７及びゲート電極３９を備えるトランジスタと、前記ゲート電極３９を絶縁する絶縁膜４１と、前記ドレイン領域３５の上に埋め込み型のビットライン４３とを形成する。次いで、前記ビットライン４３及びトランジスタが形成された基板３１の全面に層間絶縁膜４５を形成した後、前記層間絶縁膜４５の上に熱酸化膜６１を形成する。
【００２１】
図１１を参照すれば、前記ソース領域３７の上に積層している層間絶縁膜４５及び熱酸化膜６１を部分的に食刻してコンタクトホールを形成する。その後、前記第１実施例の図５乃至図８のストレージ電極用の第１導電膜４９を多結晶シリコン膜で形成する段階からストレージ電極４９ａの形成段階を同様に行う。
特に、前記ストレージ電極４９ａを形成するために食刻マスクとして用いられた酸化膜スペーサ５３と流動性酸化膜５５を取り除くとき、前記流動性酸化膜５５が熱酸化膜６１に比べて約１０倍も湿式食刻が良好であるため、図１１に示したように、熱酸化膜６１によりストレージ電極４９ａの下部に層間絶縁膜４５が食刻される現象は発生せず、熱酸化膜５７がストレージ電極４９ａの下部に部分的に残る構造となる。
【００２２】
引き続き、図９に示したように、前記ストレージ電極４９ａが形成された基板３１の全面に誘電体膜５７及びプレート電極用の第２導電膜５９を多結晶シリコン膜で形成して半導体装置のキャパシタを完成する。
図１２及び図１３は本発明による半導体装置のキャパシタ製造方法の第３実施例を説明するための断面図である。図３実施例において、前記第１実施例と同じ参照番号は同じ部材を示す。
【００２３】
第２実施例は、前記層間絶縁膜４５の上に食刻阻止膜６３及びアンダーカット用の絶縁膜６５を形成することを除いては、前記第１実施例と同様である。
図１２を参照すれば、図４に示したように、半導体基板３１のドレイン領域３５、ソース領域３７及びゲート電極３９を備えるトランジスタと、前記ゲート電極を絶縁する絶縁膜４１と、前記ドレイン領域３５の上に埋め込み型のビットライン４３とを形成する。次いで、前記ビットライン４３及びトランジスタが形成された基板３１の全面に層間絶縁膜４５を形成した後、前記層間絶縁膜上に食刻阻止膜６３とアンダーカット用の絶縁膜６５を形成する。前記食刻阻止膜６３はＳｉＮ膜又はＳｉＯＮ膜を１００〜２００Åの厚さで形成し、前記アンダーカット用の絶縁膜６５は酸化膜を１０００〜２０００Åの厚さで形成する。
【００２４】
図１３を参照すれば、前記ソース領域３７の上に積層している層間絶縁膜４５、食刻阻止膜６３及びアンダーカット用の絶縁膜６５を部分的に食刻してコンタクトホールを形成する。次いで、前記第１実施例の図５乃至図８のストレージ電極用の第１導電膜４９を多結晶シリコン膜で形成する段階からストレージ電極４９ａの形成段階を同様に行う。
【００２５】
特に、前記ストレージ電極４９ａを形成するために食刻マスクとして用いられた酸化膜スペーサ５３と流動性酸化膜５５を取り除くとき、アンダーカット用の絶縁膜６５が食刻される。しかしながら、図１１に示したように、食刻阻止膜６３によりストレージ電極４９ａの下部の層間絶縁膜４５は食刻されず、ストレージ電極４９ａの下部のアンダーカット用の絶縁膜６５は十分に食刻させてセルキャパシタンスを安定して増大させることができる。
【００２６】
引き続き、前記食刻阻止膜６３を取り除いた後、図９に示したように、前記ストレージ電極４９ａが形成された基板３１の全面に誘電体膜５７及びプレート電極用の第２導電膜５９を多結晶シリコン膜で形成して半導体装置のキャパシタを完成する。
【００２７】
【発明の効果】
上述したように、本発明の半導体装置のキャパシタ製造方法によれば、円筒型構造のストレージ電極を形成することにより、セルアレー領域と周辺回路領域との段差を低減しながら、セルキャパシタンスを増大させうる。
本発明は前記の実施例に限るものでなく、多くの変形が本発明の技術的な思想内で当分野の通常の知識を持つ者により可能なのは明らかである。
【図面の簡単な説明】
【図１】従来の方法による半導体装置のキャパシタ製造方法を説明するための断面図である。
【図２】従来の方法による半導体装置のキャパシタ製造方法を説明するための断面図である。
【図３】従来の方法による半導体装置のキャパシタ製造方法を説明するための断面図である。
【図４】本発明による半導体装置のキャパシタ製造方法の一例を説明する断面図である。
【図５】本発明による半導体装置のキャパシタ製造方法の一例を説明する断面図である。
【図６】本発明による半導体装置のキャパシタ製造方法の一例を説明する断面図である。
【図７】本発明による半導体装置のキャパシタ製造方法の一例を説明する断面図である。
【図８】本発明による半導体装置のキャパシタ製造方法の一例を説明する断面図である。
【図９】本発明による半導体装置のキャパシタ製造方法の一例を説明する断面図である。
【図１０】本発明による半導体装置のキャパシタ製造方法の他の例を説明する断面図である。
【図１１】本発明による半導体装置のキャパシタ製造方法の他の例を説明する断面図である。
【図１２】本発明による半導体装置のキャパシタ製造方法のさらに他の例を説明する断面図である。
【図１３】本発明による半導体装置のキャパシタ製造方法のさらに他の例を説明する断面図である。
【符号の説明】
３１    半導体基板
３３    フィールド酸化膜
３５    ドレイン領域
３７    ソース領域
３９    ゲート電極
４１    絶縁膜
４３    ビットライン
４５    層間絶縁膜
４７    コンタクトホール
４９    第１導電膜
４９ａ  ストレージ電極
５１    フォトレジストパターン
５３    酸化膜スペーサ
５４    ホール
５５    流動性酸化膜
５７    誘電体膜
５９    第２導電膜
６１    熱酸化膜
６３    食刻阻止膜
６５    アンダーカット用の絶縁膜
【図１】
0003607444.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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