(57)【特許請求の範囲】
【請求項１】
パケットを処理するパケット処理装置のメモリ回路であって、
上記パケットの中のヘッダに含まれる情報を論理アドレスとして、この論理アドレスを物理アドレスに変換する連想メモリと、
上記パケットを処理するための情報を蓄積するＲＡＭと、
上記ＲＡＭの各ワードの使用状況・未使用状況を表す情報を保持するレジスタと、
未使用ワードの中からいずれかのワードを選択する空きワード検出手段と、
上記ＲＡＭのワード線への信号として、上記連想メモリのマッチ線とワード線のいずれかからの信号を選択する選択手段を備えると共に、
上記ＲＡＭにデータを書き込むとき、及び上記ＲＡＭからデータを読み出すときには上記ＲＡＭに対するワード線の入力に、上記連想メモリの一致判定出力を表すマッチ線の信号を物理アドレスとして与え、
上記連想メモリにデータを書き込むときには上記連想メモリのワード線の入力に、上記空きワード検出手段の出力信号を与え、
上記連想メモリにデータを書き込むときには、上記レジスタをセットすると共に上記空きワード検出手段の出力信号を物理アドレスとして用いて上記ＲＡＭにデータを書き込み、
上記連想メモリ内のデータを削除するときには、上記連想メモリで内容参照動作を行い、一致したワードの上記レジスタをリセットすると共に一致した上記ワードを物理アドレスとして用いて上記ＲＡＭへのデータの書き込み又は読み出しを行い、かつ、上記レジスタが更新されるごとに新たな空きワードを検出する
ことを特徴とするパケット処理装置のメモリ回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はパケット処理装置のメモリ回路に関し、入力パケットに対するメモリ回路への書き込み・読み出しに関するものである。
【０００２】
【従来の技術】
近年、ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｆｅｒ  Ｍｏｄｅ：非同期転送モード）通信システムの研究・開発が盛んに行われている。例えば、ＡＴＭ方式を用いた交換システムにおけるＡＴＭセル処理には、ＶＰＩ（仮想パス識別子）／ＶＣＩ（仮想チャネル識別子）毎にヘッダを書き換える処理（ヘッダ変換ＨＣＶ）や、通過したセルの流量や到着間隔をモニタし、申告値を超えた場合には規制を行う処理（ＵＰＣ：Ｕｓａｇｅ  Ｐａｒａｍｅｔｅｒ  Ｃｏｎｔｒｏｌ：使用量パラメータ制御）や、各ＶＰＩ／ＶＣＩ毎にパスの導通を監視する処理（ＯＡＭ：Ｏｐｅｒａｔｉｏｎ  Ａｄｍｉｎｉｓｔｒａｔｉｏｎ  Ｍａｉｎｔｅｎａｎｃｅ：保守運用）などの処理が必須である。
【０００３】
このようなＡＴＭセル処理を実現するためにはＨＣＶ処理については、到着したＡＴＭセルのＶＰＩ／ＶＣＩに対応した新しいＶＰＩ／ＶＣＩを格納する手段が必須であり、ＵＰＣ処理については到着したセルのＶＰＩ／ＶＣＩ毎に到着したＡＴＭセルの数量や間隔を格納する手段が必須であり、ＯＡＭ処理については到着したＡＴＭセルのＶＰＩ／ＶＣＩ毎にＯＡＭセルを検出し、試験の結果を格納する手段が必須である。
【０００４】
このような処理回路を実現する場合、ＶＰＩ／ＶＣＩ毎に生じるデータを格納する手段として、一般的にはＲＡＭが用いられている。
【０００５】
また、このような処理回路を実現する場合、全てのＶＰＩ／ＶＣＩ（ＡＴＭセルの場合、４８バイト）について動作を保証しなければならないが、運用時に全てのＶＰＩ／ＶＣＩが有効になるとは限らない。
【０００６】
従って、このような処理回路をＡＴＭセルのＶＰＩ／ＶＣＩのような論理アドレスをＲＡＭのアドレスのような物理アドレスに効率良く変換する手段が必須となる。計算機システムにおいては、文献：『超高速ＭＯＳデバイス』培風館、のページ２８５〜２８８、に示されているように主記憶ヘアクセスする際には、論理アドレスから物理アドレスへ変換して、物理アドレスにアクセスし、また、特に最近は所定の個数を記憶回路にいれるようにしたキャッシュを設けることが一般的に用いられている。
【０００７】
【発明が解決しようとする課題】
以上のように、従来技術のメモリにおいてＶＰＩ／ＶＣＩのような論理アドレスをＲＡＭのアドレスのような物理アドレスに効率良く変換する手法は、運用時に同時に必要な規模のメモリを用いて、全てのＶＰＩ／ＶＣＩについて動作を保証できるので有効であると考えられるが、ＡＴＭ交換システムに用いる場合に、次のような問題があった。即ち、（１）呼の接続・解除要求に応じてメモリ上にＶＰＩ／ＶＣＩのような論理アドレスを登録・削除しなければならなかった。
【０００８】
（２）更に、通常の運用形態において、メモリ上にＶＰＩ／ＶＣＩのような論理アドレスが重複して存在することはない。また、メモリ上に存在しないＶＰＩ／ＶＣＩのような論理アドレスについて参照されることがないなどの問題が生じている。このため、これらを使用するＡＴＭ交換システムやパケット交換システムに対して最適化を行い、より高速で動作でき、且つ集積回路化に適した回路が望まれている。
【０００９】
以上のようなことから、非常に簡単な構成で且つ効率良くパケットを処理するために必要なメモリ容量で提供でき、ＬＳＩ化にも適したパケット処理装置のメモリ回路の提供が要請されている。
【００１０】
【課題を解決するための手段】
そこで、本発明のパケット処理装置のメモリ回路は、パケットの中のヘッダに含まれる情報を論理アドレスとして、この論理アドレスを物理アドレスに変換する連想メモリと、上記パケットを処理するための情報を蓄積するＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と、上記ＲＡＭの各ワードの使用状況・未使用状況を表す情報を保持するレジスタと、未使用ワードの中からいずれかのワードを選択する空きワード検出手段と、
上記ＲＡＭのワード線への信号として、上記連想メモリのマッチ線とワード線のいずれかからの信号を選択する選択手段を備えると共に、上記ＲＡＭにデータを書き込むとき、及び上記ＲＡＭからデータを読み出すときには上記ＲＡＭに対するワード線の入力に、上記連想メモリの一致判定出力を表すマッチ線の信号を物理アドレスとして与え、上記連想メモリにデータを書き込むときには上記連想メモリのワード線の入力に、上記空きワード検出手段の出力信号を与え、上記連想メモリにデータを書き込むときには、上記レジスタをセットすると共に上記空きワード検出手段の出力信号を物理アドレスとして用いて上記ＲＡＭにデータを書き込み、上記連想メモリ内のデータを削除するときには、上記連想メモリで内容参照動作を行い、一致したワードの上記レジスタをリセットすると共に一致した上記ワードを物理アドレスとして用いて上記ＲＡＭへのデータの書き込み又は読み出しを行い、かつ、上記レジスタが更新されるごとに新たな空きワードを検出する構成を採ることで、上述の課題を解決するものである。
【００１１】
【作用】
上述の発明の構成によれば、論理アドレスを物理アドレスに変換する連想メモリと、未使用ワードの中からいずれかのワードを選択する空きワード検出手段とをＲＡＭのアドレスデコーダとして使用することができる。これによって従来のようにＲＡＭにアドレスデコーダを具備する必要がなくなり、パケッット処理装置としては、物理アドレスを意識することなく、論理アドレスだけを意識してデータの書き込み・読み出しを行うことができるので回路構成を簡単にすることができる。
【００１２】
【実施例】
次に本発明をＡＴＭセル処理回路に適用する場合の好適な実施例を図面を用いて説明する。そこで、先ず、ＡＴＭセル処理回路において、ＡＴＭセルのＶＰＩ／ＶＣＩのような論理アドレスをＲＡＭのアドレスのような物理アドレスに効率良く変換する手段として、ＣＡＭ（Ｃｏｎｔｅｎｔｓ  ＡｄｄｒｅｓｓａｂｌｅＭｅｍｏｒｙ：連想メモリ）を用いて、入力されるＡＴＭセルのＶＰＩ／ＶＣＩをタグとして処理する方法は極めて有効である。
【００１３】
『第１実施例』：
そこで、本第１実施例ではヘッダ部と情報部とからなる固定長のセルを用いて、複数の入ハイウエイと複数の出ハイウエイ間でＡＴＭセルのヘッダ部に含まれる情報に基づき交換するスイッチングシステムであって、ヘッダ部に含まれる情報毎に処理を行うＡＴＭセル処理回路に用いるメモリ回路において、ヘッダに含まれる情報を論理アドレスとして、論理アドレスを物理アドレスに変換するＣＡＭと、セルを処理するために必要な情報を蓄積する手段としてＲＡＭと、ＲＡＭのワードの使用・未使用を示すレジスタ（Ｖビット）と、複数の未使用ワードの中から任意の１ワードを選択する空きワード検出回路を設ける。
【００１４】
更に、ＲＡＭにデータを書き込むとき、及びＲＡＭからデータを読み出すときにはワード線の入力にＣＡＭのマッチ線を物理アドレスとして用い、ＣＡＭにデータを書き込むときにはワード線の入力に空きワード検出回路出力を用い、ＣＡＭにデータを書き込むときにＶビットをセットする手段と、ＣＡＭに参照動作を実行させ、一致したワードのＶビットをリセットする手段と、Ｖビットが更新される毎に新たな空きワードを検出する手段とを備えるように構成するものである。
【００１５】
以上を詳細に説明する。そこで、図１は第１実施例のＡＴＭセル処理用メモリシステムの機能構成図である。この図１において、ＡＴＭセル処理用メモリシステムは、主にヘッダ抽出回路２１と、ＯＡＭ処理回路２２と、ＵＰＣ処理回路２３と、ＨＣＶ処理回路２４と、メモリ回路２８とから構成されている。更に、メモリ回路２８は、ＣＡＭ２５と、ＲＡＭ２６と、空きワード検出回路２７とから構成されている。
【００１６】
入力端子２０に与えられたＡＴＭセルはヘッダ抽出回路２１に与えられる。ヘッダ抽出回路２１は、到着したＡＴＭセルのヘッダからＶＰＩ／ＶＣＩを抽出し、ＣＡＭ２５に与える。ＣＡＭ２５は到着したＡＴＭセルのヘッダよりＶＰＩ／ＶＣＩを論理アドレスとして、ＲＡＭ２６の物理アドレスに変換してＲＡＭ２６に与える。
【００１７】
また、ＣＡＭ２５は、入力されたＶＰＩ／ＶＣＩが新規登録若しくは登録削除に該当するものであれば、ＣＡＭ２５の未使用領域へ新規登録若しくは登録されているデータを削除して未使用領域にするなどの動作を行う。更に、新規登録時のＣＡＭ２５の未使用領域から任意の１ワードを選択する動作や、登録されているデータを削除して未使用領域にした場合に、新たに未使用領域から任意の１ワードを選択する動作は空きワード検出回路２７が実行する。
【００１８】
ＲＡＭ２６は、複数のブロックに分割されており、ＯＡＭ処理回路２２と、ＵＰＣ処理回路２３と、ＨＣＶ処理回路２４とにＡＴＭセルデータを供給する。また、ＯＡＭ処理回路２２と、ＵＰＣ処理回路２３と、ＨＣＶ処理回路２４とはそれぞれの処理機能に応じて、ＲＡＭ２６にＡＴＭセルデータを書き込み、読み出させる処理を行う。
【００１９】
つまり、メモリ回路２８は、（１）ＣＡＭ２５を用いて入力されるＶＰＩ／ＶＣＩに対応するＲＡＭ２６の物理アドレスを判定し、判定された物理アドレスに対応するＲＡＭ２６のワードにデータを書き込み、読み出しする。（２）更に、メモリ回路２８は、新規登録についてＣＡＭ２５の未使用領域の中から任意の１ワードを選択する。（３）更にまた、メモリ回路２８は、登録削除においては使用していた任意の１ワードをＣＡＭ２５の未使用領域に変換し、再度ＣＡＭ２５の未使用領域の中から任意の１ワードを選択する。
【００２０】
上述のＣＡＭ２５は、通常のＲＡＭのようにビット線（Ｂ）、ワード線（Ｗ）を用いて書き込み、読み出す動作を行うだけでなく、参照線（Ｒ）に入力されたデータと保持されているデータを比較して、比較結果をマッチ線（Ｃ）に出力するものであり、通常ワード毎に各ビットの出力ＣのＡＮＤをとり、ワード単位の比較照合を行うものである。
【００２１】
（メモリセルの構成）：    図２は、メモリセルの構成図である。図２（ａ）は、ＣＡＭ２５のメモリセル（以下、ＣＡＭセルと呼ぶ。）の構成図である。この図２（ａ）において、ＣＡＭ２５のメモリセルはＮＯＴゲート２１、２２と、複数の制御トランジスタとから構成され、相補のビット線（Ｂ）と、参照線とが共有された形で構成され、マッチ線が備えられている。
【００２２】
図２（ｂ）は、ＲＡＭ２６のメモリセルの構成図である。この図２（ｂ）において、ＲＡＭ２６のメモリセルは、主にＮＯＴゲート２３、２４と、複数のｎｍｏｓの制御トランジスタとから構成され、ワード線と、相補のビット線も備えられている。
【００２３】
図２（ｃ）は、上記図２（ａ）のＣＡＭ２５のメモリセルをＶビットに用いる場合（以下、Ｖビットメモリセルと呼ぶ。）の一例の構成図である。上述のＣＡＭ２５のメモリセルにセット・リセット入力端子２ｃ１、２ｃ２と、モニタ出力用（Ｖビット）の出力端子２ｃ３を設けたものであり、主にＮＯＲゲート２５、２６と、複数のｎｍｏｓの制御トランジスタなどから構成されている。
【００２４】
（空きワード検出回路２７の具体的な論理回路構成）：    図３は空きワード検出回路２７の具体的な論理回路構成図である。この図３において、空きワード検出回路２７は、論理回路３１、３２と、ＡＮＤ回路３３〜３６とから構成されている。論理回路３１、３２は同じ論理回路構成である。論理回路３１は、ＮＯＴゲート３１、論理ゲート３１ｂ〜３１ｄと、ＡＮＤゲート３１ｅとから構成されている。
【００２５】
ＶＡＬＩＤ０〜ＶＡＬＩＤ７はＣＡＭ２５のＶビットからの入力信号であり、ＩＬＤＥ０〜ＩＤＬＥ７は空きワードを示すアドレス出力を示し、入力されるＶＡＬＩＤ０〜ＶＡＬＩＤ７の内のリセット状態にある信号ビットの内、最もＬＳＢ側にある信号ビットを選択する回路である。
【００２６】
本第１実施例では４ビット毎にキャリー信号３７、３８を生成する構成にしているが、通常このような回路をダイナミック回路で構成するとｍビット入力の場合、ｍ＋ｍ×（ｍ＋１）／２個のｎｍｏｓトランジスタが必要となる。
【００２７】
図４は上記空きワード検出回路２７の論理回路３１の部分のゲート回路構成図である。この図４のように、複数のｎｍｏｓの制御トランジスタでゲート回路構成を採ることで、２×ｍ個のｎｍｏｓトランジスタで構成することができ、回路の小規模化を図ることができる。ＶＡＬＩＤ０は制御トランジスタ４１に与えられ、ＶＡＬＩＤ１は制御トランジスタ４２に与えられ、ＶＡＬＩＤ２は制御トランジスタ４３に与えられ、ＶＡＬＩＤ３は制御トランジスタ４４に与えられている。これらの入力に対してＩＤＬＥＤ０〜ＩＤＬＥ３出力を図４に示す構成で出力するものである。
【００２８】
ＶＡＬＩＤ０＊〜ＶＡＬＩＤ７＊は、ＶＡＬＩＤ０〜ＶＡＬＩＤ７の反転信号であり、ＰＣはダイナミック回路のプリチャージ信号である。ＶＤＤは基準電圧信号ラインである。上述のＩＬＤＥ０〜ＩＤＬＥ３信号はＮＯＴゲート４８、４５〜４７から出力される。上述のキャリー０信号はＮＯＴゲート４９から出力される。
【００２９】
（メモリ回路２８の回路構成）：    図５は上述の図２の機能構成をより実際的なハードウエア構成に近い形態でＡＴＭセル処理用メモリシステムのメモリ回路２８の回路構成を示した図である。この図５において、メモリ回路２８は、ワード１００４ａ〜ワード１００４ｎから構成されている。それぞれのワードの回路構成は同じであるので、ワード１００４ｂの回路構成を代表として説明する。
【００３０】
ワード１００４ｂは、主にＲＡＭ部１００１と、ＣＡＭ部１００２と、空きワード検出回路部１００３とから構成されている。ＲＡＭ部１００１には、ＲＡＭセル１２９と、入力ライン１０３ａ、１０３ｂとが備えられている。これらの入力ラインはＲＡＭの相補のビット線であり、ＲＡＭのビット数Ｎに対応して２×Ｎ本備えられる。
【００３１】
ＣＡＭ部１００２には、ＣＡＭセル１２０ａ、１２０ｂと、Ｖビットメモリセル１２１と、ラッチ１２２、１２７と、ＡＮＤ回路１２５、１２８と、入力ライン１０１ａ、１０１ｂ、１０２ａ、１０２ｂ、１０４、１０５などが備えられている。入力ライン１０１ａ、１０１ｂは、ＣＡＭセル１２０ａに対する相補のビット線であり、ＣＡＭのビット数Ｍに対応して２×Ｍ本備えられる。
【００３２】
入力ライン１０２ａ、１０２ｂはＣＡＭアレイの中に設けられたＶビットの相補のビット線である。入力ライン１０４はＣＡＭのライトイネーブル入力である。入力ライン１０５は、ＣＡＭにエントリされているデータのクリア信号入力である。また、ＣＡＭ部１００２のワード線１０８は、ＭビットのＣＡＭセル１２０ａ、１２０ｂのワード線と、１ビットのＶビットメモリセル１２１のワード線とＶビットメモリセル１２１のセット信号入力端子に接続される。更に、ＣＡＭ部１００２のマッチ線１０９はＭビットのＣＡＭセル１２０ａ、１２０ｂのマッチ線と、１ビットのＶビットメモリセル１２１のマッチ線とラッチ１２２の入力端子に接続される。
【００３３】
ラッチ１２２の出力は、ＣＡＭにエントリされているデータのクリア信号との論理積をとるためのＡＮＤ回路１２５を介してＶビットメモリセル１２１のリセット信号入力に接続され、ＮビットのＲＡＭセル１２９のワード線１１０にも接続される。
【００３４】
空きワード検出回路部１００３には、論理ゲート１２６と、入力ライン１０６と、出力ライン１０７とが備えられている。入力ライン１０６は、ＬＳＢ側のワード１００４の使用状況の入力ラインである。出力ライン１０７はＭＳＢ側のワード１００４への使用状況の出力ラインである。
【００３５】
論理ゲート１２６は、リセット状態にある信号ビットの内、最もＬＳＢ側にある信号ビットを選択する回路を構成する論理ゲートであり、第１の入力にはＬＳＢ側のワードの使用状況の入力ライン１０６と接続される。論理ゲート１２６の第２の入力には、Ｖビットメモリセル１２１のモニタ出力がＶビット信号１１１として与えられる。論理ゲート１２６の出力はＭＳＢ側のワードへの使用状況の出力ライン１０７に接続されると共に、ラッチ１２７の入力にも接続される。
【００３６】
ラッチ１２７の出力は、ＣＡＭのライトイネーブル信号とのＡＮＤをとるためのＡＮＤ回路１２８を介してＣＡＭセル１２０、１２１のワード線１０８に接続される。
【００３７】
（図５の動作）：    次に図５のＡＴＭセル処理用メモリシステムのメモリ回路の動作を説明する。（１）ＣＡＭ部１００２を用いて入力されるＶＰＩ／ＶＣＩに対応するＲＡＭ部１００１の物理アドレスを判定し、判定された物理アドレスに対応するＲＡＭ部１００１のワードにデータを書き込み、読み出す。ＶＰＩ／ＶＣＩは、ＣＡＭ部１００２の相補ビット線１０１に入力される。また、Ｖビットの相補のビット線はハイレベルになるように保持される。次にＣＡＭ部１００２の参照動作を行い、ＣＡＭ部１００２の相補のビット線１０１に入力されたＶＰＩ／ＶＣＩと、ＣＡＭセル１２０に書き込まれているデータが一致し、且つＶビットが有効状態（ハイレベル）になっているワード１００４のマッチ線１０９が選択される。
【００３８】
このようにＣＡＭ部１００２で行われた参照動作の結果は、マッチ線１０９に出力され、ラッチ１２２に入力されて保持される。ＲＡＭ部１００１からの読み出し動作及びＲＡＭ部１００１への書き込み動作はラッチ１２２に保持されたデータをアドレスとして用いることによって行われる。
【００３９】
このような構成を採ることによって、次のＡＴＭセルのＶＰＩ／ＶＣＩが入力されるまでの間、ラッチ１２２にＲＡＭ部１００１の物理アドレスデータは保持される。従って、それまでの間、何度でもＲＡＭ部１００１にアクセスすることが可能となり、例えば、複数のデータを読み出し、それらのデータを基に演算を行い再度書き込みを行うといった複雑なＡＴＭセルの処理が可能となる。
【００４０】
（２）新規登録については、ＣＡＭ部１００２の未使用領域の中から任意の１ワードを選択する。ＶＰＩ／ＶＣＩは、ＣＡＭ部１００２の相補のビット線１０１に入力される。空きワード検出回路１００３によって検出された未使用ワードはラッチ１２７に保持されており、ＣＡＭ部１００２のライトイネーブル入力１２８によってＡＮＤ回路１２８を介してＣＡＭセル１２０のワード線に入力され、ＣＡＭセル１２０にＶＰＩ／ＶＣＩが書き込まれる。
【００４１】
また、Ｖビットメモリセル１２１は、ＣＡＭ部１００２のワード線１０８に未使用ワードが入力されることによってセットされる。また、ＶビットがセットされたことはＶビットメモリセル１２１のモニタ端子から出力され、Ｖビット信号１１１として空きワード検出回路部１００３を構成する論理ゲート１２６に入力される。
【００４２】
空きワード検出回路部１００３は、上述したようにリセット状態にある信号ビットの内、最もＬＳＢ側にある信号ビットを選択する回路であり、そのアルゴリズムに基づき新たな未使用ワードを検索し、ラッチ１２７に保持されるのである。
【００４３】
（３）登録削除においては、使用していた任意の１ワードをＣＡＭ部１００２の未使用領域に変換し、再度ＣＡＭ部１００２の未使用領域の中から任意の１ワードを選択する。上述の（１）と同様にＶＰＩ／ＶＣＩは、ＣＡＭ部１００２の相補のビット線１０１に入力される。また、Ｖビットの相補のビット線はハイレベルになるように保持される。次にＣＡＭ部１００２の参照動作を行い、ＣＡＭ部１００２の相補のビット線１０１に入力されたＶＰＩ／ＶＣＩと、ＣＡＭセル１２０に書き込まれているデータが一致し、且つＶビットが有効状態（ハイレベル）になっているワード１００４のマッチ線１０９が選択される。
【００４４】
このようにＣＡＭ部１００２で行われた参照動作の結果はマッチ線１０９に出力され、ラッチ１２２に入力されて保持される。次にラッチ１２２に保持されていた、ＣＡＭ部１００２で行われた参照動作の結果からＣＡＭ部１００２にエントリされているデータのクリア信号を入力することによってＶビットメモリセル１２１のリセットを行い、ワード１００４を使用状態から未使用状態へと解放するのである。
【００４５】
また、ＶビットがリセットされたことはＶビットメモリセル１２１のモニタ端子から出力され、Ｖビット信号１１１として空きワード検出回路部１００３を構成する論理ゲート１２６に入力される。空きワード検出回路部１００３は、リセット状態にある信号ビットの内、最もＬＳＢ側にある信号ビットを選択する回路であり、そのアルゴリズムに基づき新たな未使用ワードを検索し、ラッチ１２７に保持させる。
【００４６】
更に、ラッチ１２２の出力は、ＲＡＭ部１００１のワード線１１０に接続されているので、上述の登録削除動作と共に上述の（１）で示したＲＡＭ部１００１からの読み出し動作及びＲＡＭ部１００１への書き込み動作を行うことが可能である。
【００４７】
特に書き込み動作を用いてＲＡＭ部１００１の初期化を行うことが可能となり、ＲＡＭ部１００１にアクセスする回数を増加させることが可能となり、処理のスループットの向上の効果を得ることができる。
【００４８】
（第１実施例の効果）：    以上の第１実施例によれば、システム全体が扱えるだけのメモリ容量を持たせ、且つ全てのＶＰＩ／ＶＣＩをサポートすることが可能なＡＴＭ処理用のメモリシステムを提供することが可能となる。また、ＣＡＭ２５と、空きワード検出回路２７をＲＡＭ２６のアドレスデコーダとして使用する構成にしたので、ＲＡＭ２６にアドレスデコーダを具備する必要がなくなり、ＬＳＩ化に適した回路を提供できるという効果と共に、特に空きワード検出回路２７を設けたことで、ＡＴＭセル処理回路が物理アドレスを意識することがなくなり、回路の小形化を実現することができる。
【００４９】
従って、従来に比べ非常に簡単な構成で且つ効率良くＡＴＭセルを処理するために必要なメモリ容量で提供でき、ＬＳＩ化にも適したＡＴＭセル処理用のメモリ回路を実現することができる。
【００５０】
『第２実施例』：
本第２実施例では、上述の第１実施例のメモリ回路の構成において、ＲＡＭのワード線をＣＡＭのマッチ線とＣＡＭのワード線のいずれかから選択できるようにするための手段を設け、ＣＡＭにデータを書き込むときにはワード線の入力に空きワード検出回路出力を用い、ＣＡＭにデータを書き込むときにＶビットをセットすると同時に空きワード検出回路出力を物理アドレスとして用いＲＡＭにデータを書き込む手段と、ＣＡＭに参照動作を実行させ、一致したワードのＶビットをリセットする手段を備えると共に、一致したワードを物理アドレスとして用いてＲＡＭにデータを書き込む手段或いは読み出す手段を設けるように構成するものである。
【００５１】
そこで、詳細に説明するために、図６は第２実施例のＡＴＭセル処理用メモリシステムのメモリ回路の回路構成図である。この図６において、上述の第１実施例の図５と異なることは、ＲＡＭ部１００１Ａの構成である。ＲＡＭ部１００１Ａは、ＲＡＭセル１２９に加え、選択回路１３０を備え、この選択回路１３０にアドレス選択信号入力ライン１３１を備える。
【００５２】
選択回路１３０の第１の入力にはＣＡＭ部１００２のワード線１０８が入力され、選択回路１３０の第２の入力にはＣＡＭ部１００２のマッチ線１０９の信号がラッチ１２２を通じて与えられる。選択回路１３０の選択信号入力端子には入力ライン１３１からＲＡＭ部１００１Ａのアドレス選択信号が入力される。
【００５３】
（図６の動作）：    （１）ＣＡＭを用いて入力されるＶＰＩ／ＶＣＩに対応するＲＡＭの物理アドレスを判定し、判定された物理アドレスに対応するＲＡＭの物理アドレスにデータを書き込み、読み出しする。ＲＡＭのアドレス選択信号１３１が選択回路１３０の第２の入力に接続されたＣＡＭマッチ線の信号が入力されるラッチ１２２の出力を選択することによって、上述の第１実施例と等価な回路を得ることができる。従って、動作は上述の第１実施例の図５と同じようになる。
【００５４】
（２）新規登録については、ＣＡＭ部１００２の未使用領域の中から任意の１ワードを選択する。ＶＰＩ／ＶＣＩはＣＡＭ部１００２の相補ビット線１０１に入力され、ラッチ１２７に保持されていた未使用ワードを用いてＣＡＭセル１２０にＶＰＩ／ＶＣＩが書き込まれ、Ｖビットメモリセル１２１はＣＡＭ部１００２のワード線１０８に未使用ワードが入力されることによってセットされる。
【００５５】
また、ＶビットがセットされたことはＶビットメモリセル１２１のモニタ端子から出力され、Ｖビット信号１１１として空きワード検出回路部１００３を構成する論理ゲート１２６に入力される。空きワード検出回路部１００３はリセット状態にある信号ビットの内、最もＬＳＢ側にある信号ビットを選択する回路であり、そのアルゴリズムに基づき新たな未使用ワードを検索し、ラッチ１２７に保持される。
【００５６】
ＲＡＭ部１００１Ａのアドレス選択信号１３１が選択回路１３０の第１の入力に接続されたワード線１０８を選択することによって、新規登録動作と同時にＲＡＭ部１００１Ａの読み出し、書き込み動作が可能となる。
【００５７】
特に、新規登録動作と同時にＲＡＭ部１００１Ａの書き込み動作が可能となることによってＲＡＭ部１００１Ａにアクセスする回数を増加させることが可能となり、処理のスループット向上の効果を得ることができる。
【００５８】
（３）登録削除においては使用していた任意の１ワードをＣＡＭ部１００２の未使用領域に変換し、再度ＣＡＭ部１００２の未使用領域の中から任意の１ワードを選択する。ＲＡＭ部１００１Ａのアドレス選択信号１３１が選択回路１３０の第２の入力に接続されたＣＡＭマッチ線の信号が入力されるラッチ１２２の出力を選択することによって、上述の第１実施例と等価な回路を得ることができる。
【００５９】
（第２実施例の効果）：    以上の第２実施例によれば、選択回路１３０をＲＡＭ部１００１Ａに設けて、ＲＡＭ部１００１Ａのワード線をＣＡＭ部１００１Ａのワード線とマッチ線の中から任意に選択できるように構成したので、特に新規登録動作において登録動作と共にＲＡＭ部１００１Ａへの書き込みが行え、また登録削除動作においては、削除動作と共に変数データを全て初期値としてＲＡＭ部１００１Ａへの書き込みが行えるようになる。従って、処理のスループット向上を図ることができる。
【００６０】
従って、従来に比べ非常に簡単な構成で且つ効率良くＡＴＭセルを処理するために必要なメモリ容量で提供でき、ＬＳＩ化にも適したＡＴＭセル処理用のメモリ回路を実現することができる。
【００６１】
（他の実施例）：    （１）尚、上述の実施例においては、Ｖビットのリセット及びセットをＶビットメモリセルに専用の端子を具備する構成によって実現しているが、ビット線を介して書き込み動作を行うことによって実現することもできる。
【００６２】
（２）また、メモリの試験のために物理アドレス入力端子・物理アドレスデコーダ及び各ワード線に物理アドレスを入力するための選択回路を設けることも好ましい。
【００６３】
（３）更に、上述の第２実施例において、登録削除動作と共に、最終的にＲＡＭに書き込まれていたデータを読み出す構成にしても良い。
【００６４】
（４）更にまた、上述の実施例では、ＡＴＭセルの処理を例として説明したが、可変長パケットの処理を扱う場合にも適用することができる。
【００６５】
【発明の効果】
以上述べた様に本発明は、パケットの中のヘッダに含まれる情報を論理アドレスとして、この論理アドレスを物理アドレスに変換する連想メモリと、パケットを処理するための情報を蓄積するＲＡＭと、このＲＡＭのワードの使用状況・未使用状況を表す情報を保持するレジスタと、未使用ワードの中からいずれかのワードを選択する空きワード検出手段とを備えると共に、上記ＲＡＭにデータを書き込むとき、及び上記ＲＡＭからデータを読み出すときには上記ＲＡＭに対するワード線の入力に、上記連想メモリのマッチ線の信号を物理アドレスとして与え、上記連想メモリにデータを書き込むときには上記連想メモリのワード線の入力に、上記空きワード検出手段の出力信号を与え、上記連想メモリにデータを書き込むときに上記レジスタをセットし、上記連想メモリ内のデータを削除するときには、上記連想メモリで内容参照動作を行って、一致したワードの上記レジスタをリセットし、上記レジスタが更新されるごとに新たな空きワードを検出する構成である。
【００６６】
このような構成であることから、ＲＡＭにアドレスデコーダを具備する必要がなくなり、従来に比べ非常に簡単な構成で且つ効率良くパケットを処理するために必要なメモリ容量で提供でき、ＬＳＩ化にも適したパケット処理装置のメモリ回路を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例のＡＴＭセル処理用メモリシステムの機能構成図である。
【図２】第１実施例のメモリセルの構成図である。
【図３】第１実施例の空きワード検出回路の具体的な論理回路構成図である。
【図４】第１実施例の空きワード検出回路の論理回路の部分のゲート回路構成図である。
【図５】第１実施例の図２の機能構成をより実際的なハードウエア構成に近い形態でＡＴＭセル処理用メモリシステムのメモリ回路の回路構成を示した図である。
【図６】第２実施例のＡＴＭセル処理用メモリシステムのメモリ回路２８の回路構成を示した図である。
【符号の説明】
２１…ヘッダ抽出回路、２２…ＯＡＭ処理回路、２３…ＵＰＣ処理回路、２４…ＨＣＶ（ヘッダ変換）処理回路、２５…ＣＡＭ、２６…ＲＡＭ、２７…空きワード検出回路、２８…メモリ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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