(57)【特許請求の範囲】
【請求項１】
入力装置あるいは検出装置からの出力信号に基づき予め設定されたプログラムに従って論理演算処理を行う論理演算部からの演算結果を出力する出力素子として電界効果トランジスタを用いた制御装置の出力回路であって、
前記電界効果トランジスタのドレイン−ソース間オン電圧を検出してドレイン−ソース間オン電圧検出信号を出力するドレイン−ソース間オン電圧検出手段と、
前記電界効果トランジスタのゲート電圧を検出してゲート電圧検出信号を出力するゲート電圧検出手段と、
前記ドレイン−ソース間オン電圧検出手段が検出したドレイン−ソース間オン電圧と第１基準電圧とを比較して同ドレイン−ソース間オン電圧が同第１基準電圧より大きいと短絡電流検出信号を出力する第１比較器からなる短絡電流検出手段と、
前記電界効果トランジスタが駆動して所定の時間が経過するとこの時間に対応する電圧を発生する遅延回路と、同遅延回路により発生された電圧と第２基準電圧とを比較して同遅延回路により発生された電圧が同第２基準電圧より大きいとサージ許容時間経過信号を出力する第２比較器とからなるサージ許容手段と、
前記遅延回路から出力されたサージ許容時間経過信号に基づいて前記第１基準電圧が低下した第３基準電圧と前記ドレイン−ソース間オン電圧検出手段が検出したドレイン−ソース間オン電圧とを比較して同ドレイン−ソース間オン電圧が同第３基準電圧より大きいと過負荷電流検出信号を出力する前記第１比較器からなる過負荷電流検出手段とを備え、
前記電界効果トランジスタのゲート電圧がミラー効果を生じる電圧より大きくなると前記ゲート電圧検出手段は前記ゲート電圧検出信号を出力し、同ゲート電圧検出信号に基づいて前記ドレイン−ソース間オン電圧検出手段は前記ドレイン−ソース間オン電圧の検出を開始するようにし、
かつ、前記短絡電流検出手段が前記短絡電流検出信号を出力すると前記電界効果トランジスタの動作を遮断するようにするとともに、前記ドレイン−ソース間オン電圧検出手段が検出したドレイン−ソース間オン電圧が前記第３基準電圧より大きくなっても前記所定の時間が経過するまでは前記過負荷電流検出手段は許容サージ電流として許容して前記過負荷電流検出信号を出力しないようにし、前記ドレイン−ソース間オン電圧が前記第３基準電圧より大きくなって前記所定の時間が経過して前記サージ許容手段が前記サージ許容時間経過信号を出力すると前記過負荷電流検出信号を出力して前記電界効果トランジスタの動作を遮断するようにしたことを特徴とする制御装置の出力回路。
【請求項２】
前記ゲート電圧検出手段はツェナーダイオードと、このツェナーダイオードのアノードがそのベースに入力されるトランジスタとから構成され、同ツェナーダイオードのツェナー電圧を前記電界効果トランジスタがミラー効果を生じる電圧より大きくかつ同電界効果トランジスタのゲートに印加される電圧の抵抗分割比で発生する電圧より小さい電圧に設定し、前記電界効果トランジスタのゲート電圧が前記ミラー効果を生じる電圧より大きくなると前記ツェナーダイオードが導通して前記トランジスタをオン動作させ、ゲート電圧検出信号を出力するようにしたことを特徴とする請求項１に記載の制御装置の出力回路。
【請求項３】
前記ゲート電圧検出手段は第３比較器から構成され、同第３比較器に入力される基準電圧を前記電界効果トランジスタがミラー効果を生じる電圧より大きくかつ同電界効果トランジスタのゲートに印加される電圧の抵抗分割比で発生する電圧より小さい電圧に設定し、前記電界効果トランジスタのゲート電圧が前記ミラー効果を生じる電圧より大きくなると前記第３比較器の出力電圧を切り替え、ゲート電圧検出信号を出力するようにしたことを特徴とする請求項１に記載の制御装置の出力回路。
【請求項４】
前記ゲート電圧検出手段はゲート電圧を分割する分割抵抗と、この分割抵抗により分割された電圧がそのベースに入力されるトランジスタとから構成され、前記電界効果トランジスタのゲート電圧がミラー効果を生じる電圧より大きくかつ同電界効果トランジスタのゲートに印加される電圧の抵抗分割比で発生する電圧より小さい時に同ゲート電圧を前記分割抵抗で分割した電圧が前記トランジスタがオンするベース−エミッタ間電圧に達するように抵抗分割比を設定し、前記電界効果トランジスタのゲート電圧がミラー効果を生じる電圧より大きくなると前記トランジスタをオン動作させ、ゲート電圧検出信号を出力するようにしたことを特徴とする請求項１に記載の制御装置の出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、制御装置本体から出力された電気信号に基づいて被制御装置となる負荷を駆動する駆動信号を出力する制御装置の出力回路に関するものである。
【０００２】
【従来の技術】
従来、この種の制御装置の出力回路は、例えばプログラマブルコントローラに使用されており、図７に示すようなものが知られている。図７はプログラマブルコントローラの全体構成を示すブロック図である。図７において、プログラマブルコントローラ１０は、検出装置２からの電気信号を入力端子Ｓ、Ｇを介して入力するｍ個の入力回路１２と、出力端子Ｐ、Ｏ、Ｍを介して被制御装置４を駆動するための駆動信号を出力するｎ個の出力回路１４と、周知のＣＰＵ、ＲＯＭ、ＲＡＭ等からなるマイクロコンピュータを中心にして構成され、各入力回路１２からの入力信号に基づき、予め設定された所定のシーケンスプログラムに従って各出力回路１４を介して被制御装置４を駆動制御する論理演算部１６と、外部より供給される直流あるいは交流のシステム用電源ＶＳに接続され、このシステム用電源ＶＳの電源電圧を論理演算部１６にて使用可能な所定の直流電圧に変換するコンバータ１８と、論理演算部１６が実行するシーケンスプログラムを外部のプログラム用ツール６等から入力するために外部装置とデータの送受信を行う通信部２０とを備えている。
【０００３】
ここで、出力回路１４は、直流の電源ＶＬおよびこの電源ＶＬのマイナス側に接続されたランプ、モータ、ソレノイド等の負荷Ｌを備えた被制御装置４に出力端子Ｐ、Ｏ、Ｍを介して接続される。そして、電源ＶＬのプラス側（端子Ｐ）にエミッタが接続されるとともに負荷Ｌの電源ＶＬとは反対側（端子Ｏ）にコレクタが接続されるＰＮＰ型トランジスタ（出力素子）２２と、抵抗２４を介してトランジスタ２２のベースにコレクタが接続されるとともに電源ＶＬのマイナス側（端子Ｍ）にエミッタが接続されるフォトトランジスタ２６ａおよび論理演算部１６の演算結果に応じて発光しフォトトランジスタ２６ａを駆動する発光ダイオード２６ｂからなるフォトカプラ２６と、端子Ｍから端子Ｏへの方向を順方向として接続されたフライホイールダイオード２８とを備えている。
【０００４】
この出力回路１４においては、検出装置２からの検出信号が入力回路１２を介して論理演算部１６に入力されると、論理演算部１６はフォトカプラ２６の発光ダイオード２６ｂを発光させ、フォトカプラ２６のフォトトランジスタ２６ａがオンすることにより、出力素子のトランジスタ２２のエミッタ−ベース間に電位差が生じてトランジスタ２２がオンする。すると、直流の電源ＶＬからトランジスタ２２のエミッタとコレクタを介して電流が流れ、被制御装置４の負荷Ｌが駆動される。
【０００５】
上記した従来の出力回路においては、短絡等により過電流を生じた場合、被制御装置を短絡状態から保護するため、通常は溶断ヒューズを用いている。しかしながら、溶断ヒューズは出力素子を保護するために設けるものでないため、溶断ヒューズが溶断しなかった場合には出力素子を保護することができなく、かつ溶断ヒューズが溶断しても応答性が悪いという問題があった。このため、溶断ヒューズを瞬断性が要求されるこの種の出力回路に用いるには好ましくない。また、溶断ヒューズが溶断する毎に、新たな溶断ヒューズと交換しなければならなく、保守の作業性が悪いという問題も生じた。
【０００６】
そこで、出力回路に溶断ヒューズ等を使わずに、過電流から出力素子を保護するものを本出願人は特願平８−７２８６６号において提案した。このものは、図８に示すように、出力素子として電界効果トランジスタ（ＦＥＴ）２６１，２６２を用い、これらを各ＦＥＴ２６１，２６２に流れる過電流から保護するために、各ＦＥＴ２６１，２６２のドレイン−ソース間オン電圧を検出して、このドレイン−ソース間オン電圧が所定値以上になると過電流と判定して各ＦＥＴ２６１，２６２の動作を遮断して各ＦＥＴ２６１，２６２を過電流から保護するようにしている。
【０００７】
この際、フォトカプラ２１０がオン動作してから各ＦＥＴ２６１，２６２が完全にオン動作するまでに遅れを生じるため、各ＦＥＴ２６１，２６２のドレイン−ソース間電圧を短絡電流によるドレイン−ソース間オン電圧として誤検出する可能性がある。この誤検出を防止するため、各ＦＥＴ２６１，２６２が完全にオン動作するまではドレイン−ソース間オン電圧の検出を無効にする必要がある。
【０００８】
そこで、上記出願においては、各ＦＥＴ２６１，２６２のゲート電圧に対して抵抗２３２とコンデンサ２３３による充電回路を設け、トランジスタ２３１のベース電圧の立ち上がりを各ＦＥＴ２６１，２６２のゲート電圧より遅らせるようにしている。これにより、各ＦＥＴ２６１，２６２のゲート電圧が立ち上がり、各ＦＥＴ２６１，２６２が完全にオン動作した頃を見計らってトランジスタ２３１をオン動作させる。トランジスタ２３１がオン動作するに伴い、トランジスタ２３０がオフ動作するため、各ＦＥＴ２６１，２６２のドレイン−ソース間オン電圧の検出を開始することとなる。
【０００９】
【発明が解決しようとする課題】
上記した特願平８−７２８６６号の発明においては、ＦＥＴ２６１，２６２が完全にオン動作した時点が不明であるため、充電回路の充電時間をＦＥＴ２６１，２６２が完全にオン動作した時点であると予測して行うものである。しかしながら、充電回路を構成する抵抗２３２およびコンデンサ２３３の各素子自体のバラツキに基づく充電時間のバラツキ、あるいは各ＦＥＴ２６１，２６２のゲート容量のバラツキに基づくゲート電圧の立ち上がりのバラツキがあるため、抵抗２３２とコンデンサ２３３による充電回路の充電時間を長めに設定する必要があり、各ＦＥＴ２６１，２６２のドレイン−ソース間オン電圧の検出開始が遅くなるという問題を生じた。
【００１０】
そこで、本発明は上記問題点に鑑みてなされたものであり、電界効果トランジスタが完全にオン動作した時点を検出してドレイン−ソース間オン電圧の検出を開始させることにある。
【００１１】
【課題を解決するための手段】
本発明は、入力装置あるいは検出装置からの出力信号に基づき予め設定されたプログラムに従って論理演算処理を行う論理演算部からの演算結果を出力する出力素子として電界効果トランジスタを用いた制御装置の出力回路であって、請求項１に記載の発明によれば、ゲート電圧検出手段が検出した電界効果トランジスタのゲート電圧がミラー効果を生じる電圧より大きくなるとドレイン−ソース間オン電圧検出手段がドレイン−ソース間オン電圧の検出を開始するようにいるので、電界効果トランジスタが完全にオン動作すると直ちにドレイン−ソース間オン電圧の検出を開始できるようになるとともに、電界効果トランジスタが完全にオン動作するまでのドレイン−ソース間電圧を過電流として誤検出することが防止できる。
【００１２】
そして、ドレイン−ソース間オン電圧の検出を開始した後、短絡電流検出手段が短絡電流検出信号を出力すると電界効果トランジスタの動作を遮断するようにするとともに、ドレイン−ソース間オン電圧が第３基準電圧より大きくなっても、所定の時間が経過するまでは過負荷電流検出手段は許容サージ電流として許容して過負荷電流検出信号を出力しないようにする。
【００１３】
また、ドレイン−ソース間オン電圧が第３基準電圧より大きくなって、所定の時間が経過してサージ許容手段がサージ許容時間経過信号を出力すると過負荷電流検出信号を出力して電界効果トランジスタの動作を遮断するので、サージ電流を過負荷電流として誤検出することが防止できるとともに、短絡電流および過負荷電流を検出すると電界効果トランジスタの動作を遮断するので、電界効果トランジスタに瞬間的に短絡電流あるいは過負荷電流が流れても、短絡電流あるいは過負荷電流により電界効果トランジスタが破壊されることが防止できるようになる。
【００１４】
請求項２に記載の発明によれば、ツェナーダイオードのツェナー電圧を電界効果トランジスタがミラー効果を生じる電圧より大きくかつ同電界効果トランジスタのゲートに印加される電圧の抵抗分割比で発生する電圧より小さい電圧に設定しているので、電界効果トランジスタのゲート電圧がミラー効果を生じる電圧より大きくなるとツェナーダイオードが導通する。すると、ツェナーダイオードの導通に伴いトランジスタがオン動作して、ゲート電圧検出信号を出力するので、電界効果トランジスタが完全にオン動作したことを確実に知ることができ、直ちにドレイン−ソース間オン電圧の検出を開始できるようになる。
【００１５】
請求項３に記載の発明によれば、第３比較器に入力される基準電圧を電界効果トランジスタがミラー効果を生じる電圧より大きくかつ同電界効果トランジスタのゲートに印加される電圧の抵抗分割比で発生する電圧より小さい電圧に設定しているので、電界効果トランジスタのゲート電圧がミラー効果を生じる電圧より大きくなると第３比較器はゲート電圧検出信号を出力する。これにより、電界効果トランジスタが完全にオン動作したことを確実に知ることができ、直ちにドレイン−ソース間オン電圧の検出を開始できるようになる。
【００１６】
請求項４に記載の発明によれば、電界効果トランジスタのゲート電圧がミラー効果を生じる電圧より大きくかつ同電界効果トランジスタのゲートに印加される電圧の抵抗分割比で発生する電圧より小さい時に同ゲート電圧を分割抵抗で分割した電圧がトランジスタがオンするベース−エミッタ間電圧に達するように抵抗分割比を設定しているので、電界効果トランジスタのゲート電圧がミラー効果を生じる電圧より大きくなるとトランジスタはオン動作してゲート電圧検出を出力する。これにより、電界効果トランジスタが完全にオン動作したことを確実に知ることができ、直ちにドレイン−ソース間オン電圧の検出を開始できるようになる。
【００１７】
【発明の実施の形態】
以下に、図に基づいて本発明の実施形態を説明する。図１は本発明の出力回路をプログラマブルコントローラに適用した場合の本実施形態の回路図である。図１に示すように本実施形態の出力回路１００は、図示しない論理演算部（図７参照）の演算結果が端子Ｃより入力され、この演算結果に応じて発光する第１発光ダイオード１１１と第１発光ダイオード１１１が発光することにより駆動される第１フォトトランジスタ１１２からなる第１フォトカプラ１１０と、第１フォトカプラ１１０が駆動することによりターンオンされる出力素子、即ち、第１電界効果トランジスタ（第１ＦＥＴ）１６１と第２電界効果トランジスタ（第２ＦＥＴ）１６２と、これらの第１フォトカプラ１１０と第１ＦＥＴ１６１および第２ＦＥＴ１６２よりなる出力素子との間に配置された、後述する各ＦＥＴ１６１、１６２のドレイン−ソース間オン電圧（ＶDS(ON)）検出回路、ゲート電圧検出回路、短絡電流検出回路、サージ許容回路、過負荷電流検出回路等の回路と、各ＦＥＴ１６１、１６２のターンオフラッチ回路、異常信号フィードバック回路等の保護回路とにより構成される。ここで、ダイオード１６３および１６４は各ＦＥＴ１６１、１６２のそれぞれの寄生ダイオードを示している。
【００１８】
第１フォトトランジスタ１１２のエミッタは抵抗１２１および１２２の一端に接続する。抵抗１２１の他端はダイオード１２４およびダイオード１２６のアノード側に接続し、ダイオード１２６のカソード側は第１ＦＥＴ１６１のドレイン１６１ｄに接続している。また、抵抗１２２の他端はダイオード１２５およびダイオード１２８のアノード側に接続し、ダイオード１２８のカソード側は第２ＦＥＴ１６２のドレイン１６２ｄに接続している。ダイオード１２４、１２５の各カソード側は抵抗Ｒ1を介して接地するとともに抵抗１２３を介して第１比較器１３８の非反転入力端子に接続している。
【００１９】
また、抵抗１２１、１２２の共通接続点はゲート抵抗１２７ａ、１２７ｂを介して第１ＦＥＴ１６１、第２ＦＥＴ１６２の各ゲート１６１ｇ、１６２ｇに接続し、各ゲート１６１ｇ、１６２ｇはゲート抵抗１２７ｃを介して接地している。第１ＦＥＴ１６１のソース１６１ｓと第２ＦＥＴ１６２のソース１６２ｓは共通に接続され、第１ＦＥＴ１６１のドレイン１６１ｄに接続される出力端子Ｐと第２ＦＥＴ１６２のドレイン１６２ｄに接続される出力端子Ｏとの間には被制御装置となる負荷３００と負荷３００を駆動する負荷用交流電源３０１とが接続され、第１ＦＥＴ１６１および第２ＦＥＴ１６２がオン動作することにより負荷３００に負荷用交流電源３０１から電力が供給されて負荷３００が駆動されることとなる。
【００２０】
各ＦＥＴ１６１、１６２のドレイン−ソース間オン電圧（ＶDS(ON)）検出回路は、ダイオード１２４、１２５、１２６、１２８と抵抗１２１、１２２、１２３とから構成され、ダイオード１２６およびダイオード１２８により各ＦＥＴ１６１、１６２のドレイン−ソース間オン電圧（ＶDS(ON)）が検出され、このドレイン−ソース間オン電圧（ＶDS(ON)）に相当する電位が抵抗１２３を通して第１比較器１３８の非反転入力端子に入力される。この第１比較器１３８の非反転入力端子に入力される電圧は、ダイオード１２４とダイオード１２５とがＯＲ接続されているため、第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の高い方が印加されることとなる。
【００２１】
ここで、ダイオード１２４とダイオード１２５のカソード側の共通接続点は第１トランジスタ１３０のコレクタに接続し、そのエミツタは接地している。第１トランジスタ１３０のベースは抵抗Ｒ2を介して直流電源（ＤＣ／ＤＣ）に接続するとともに第２トランジスタ１３１のコレクタに接続し、そのエミツタは接地している。第２トランジスタ１３１のベースはツェナーダイオード１３２と抵抗１３３の共通接続点に接続している。
【００２２】
そのため、第１フォトカプラ１１０が動作しないときは、直流電源（ＤＣ／ＤＣ）より第１トランジスタ１３０のベースに電流が供給されるため、第１トランジスタ１３０はオン動作し、各ダイオード１２４、１２５のカソード側はＧＮＤレベルとなる。
【００２３】
一方、フォトカプラ１１０が動作すると、ゲート抵抗１２７ａ、１２７ｂ、１２７ｃの抵抗分割比に応じて第１ＦＥＴ１６１および第２ＦＥＴ１６２の各ゲート１６１ｇ、１６２ｇに電圧が印加され、第１ＦＥＴ１６１および第２ＦＥＴ１６２がオン動作するが、第１トランジスタ１３０がオン動作している間は第１比較器１３８の非反転入力端子に各ダイオード１２６、１２８の検出電圧が入力されないので、第１ＦＥＴ１６１および第２ＦＥＴ１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検出は無視される。
【００２４】
これにより、第１ＦＥＴ１６１および第２ＦＥＴ１６２が完全にオン動作するまでのドレイン−ソース間電圧を短絡電流によるドレイン−ソース間オン電圧（ＶDS(ON)）として誤検出することが防止できる。
【００２５】
図２は各ＦＥＴ１６１、１６２の時間に対するゲート電圧（Ｖｇ）およびドレイン−ソース間オン電圧（ＶDS(ON)）の関係を示す図であり、図２（ａ）はゲート電圧（Ｖｇ）と時間の関係を示し、図２（ｂ）はドレイン−ソース間オン電圧（ＶDS(ON)）と時間の関係を示している。図２（ａ）（ｂ）より明らかなように、各ＦＥＴ１６１、１６２がオン動作すると、ゲート電圧（Ｖｇ）は時間の経過とともに上昇し、Ｔｍの時点でミラー効果により一定の電圧（Ｖｘ）となり、Ｍ時間の経過後再度上昇する特性がある。一方、ドレイン−ソース間オン電圧（ＶDS(ON)）はミラー効果が生じるまで（Ｔｍの時点まで）は一定の電圧で、ミラー効果が生じるとともにそのゲート容量の変化にともない減少し、ミラー効果が生じなく（Ｔｏｎの時点で）なると完全にオン動作する特性がある。
【００２６】
そこで、本実施形態においては、図１の点線で囲ったゲート電圧検出回路αを設けている。このゲート電圧検出回路αは、ツェナーダイオード１３２と、このツェナーダイオード１３２のアノードがそのベースに入力される第２トランジスタ１３０とから構成し、第１ＦＥＴ１６１および第２ＦＥＴ１６２のゲート１６１ｇおよび１６２ｇとツェナーダイオード１３２のカソード側とを接続し、ツェナーダイオード１３２のアノード側と第２トランジスタ１３０のベースとを接続するとともに、抵抗１３３にも接続している。そして、ツェナーダイオード１３２のツェナー電圧（Ｖｚ）をゲート抵抗１２７ａ、１２７ｂ、１２７ｃの抵抗分割比に応じて各ゲート１６１ｇおよび１６２ｇに印加されるゲート電圧（Ｖｙ）より小さく、かつミラー効果が生じる電圧（Ｖｘ）より大きい値になるように設定している。
【００２７】
このため、第１ＦＥＴ１６１および第２ＦＥＴ１６２がオン動作し、各ゲート１６１ｇ、１６２ｇの印加電圧が上昇して、そのゲート電圧（Ｖｇ）がツェナーダイオード１３２のツェナー電圧（Ｖｚ）以上（正確には、ツェナーダイオード１３２のツェナー電圧（Ｖｚ）＋トランジスタ１３１のベース・エミッタ電圧（ＶBE）以上）になると、即ち、図２（ｂ）のＳ時点になると、ツェナーダイオード１３２が導通して、第２トランジスタ１３１のベース電圧が上昇するため、第２トランジスタ１３１はオン動作して、ゲート電圧検出信号を出力する。第２トランジスタ１３１がオン動作すると、第１トランジスタ１３０のベース電流を引き込み、第１トランジスタ１３０はオフ動作することとなる。これにより、第１比較器１３８の非反転入力端子に各ダイオード１２６、１２８の検出電圧が入力されて、第１ＦＥＴ１６１および第２ＦＥＴ１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検出が開始されることとなる。
【００２８】
短絡電流検出回路は第１比較器１３８にて構成され、この第１比較器１３８の非反転入力端子には抵抗１２３を介してダイオード１２４、１２５の各カソード側に接続している。一方、第１比較器１３８の反転入力端子には抵抗１３７ｂと抵抗１３７ｃの共通接続点に接続しており、抵抗１３７ｂの他端は直流電源（ＤＣ／ＤＣ）に接続し、抵抗１３７ｃの他端は接地している。ここで、抵抗１３７ｂの抵抗値Ｒｂと抵抗１３７ｃの抵抗値Ｒｃで分割された直流電源（ＤＣ／ＤＣ）の分圧電圧が第１ＦＥＴ１６１および第２ＦＥＴ１６２の短絡電流を検出するためのドレイン−ソース間オン電圧（ＶDS(ON)）の基準電圧Ｖｓ（第１基準電圧）となる。第１基準電圧の値Ｖｓの設定は以下のようにしてなされる。即ち、ＦＥＴの最大許容サージ電流はＩＥＣ（International Electrotechnical Commission）規格（ＩＥＣ１１３１−２）にて定められており、その最大許容サージ電流は定格電流の１０倍と定められている。したがって、定格電流の１０倍に相当する電圧より大きい値を短絡電流検出のための基準電圧Ｖｓとしている。
【００２９】
ここで、図３は第１ＦＥＴ１６１および第２ＦＥＴ１６２に過渡電流が流れた場合のドレイン−ソース間オン電圧（ＶDS(ON)）波形を示す図であり、短絡時には曲線Ａで示される波形となり、サージ印加時には曲線Ｂで示される波形となり、過負荷時には曲線Ｃで示される波形となり、定格負荷時には曲線Ｄで示される波形となる。したがって、図３に示すように、短絡電流の検出レベルをドレイン−ソース間オン電圧（ＶDS(ON)）が定格電流の１０倍に相当する電圧より大きくなった値を基準電圧Ｖｓとなるように抵抗１３７ｂの抵抗値Ｒｂと抵抗１３７ｃの抵抗値Ｒｃを選定すればよいこととなる。
【００３０】
サージ許容回路および過負荷電流検出回路は、抵抗１３９とコンデンサ１３５とかなる遅延回路と第２比較器１３６と上述の第１比較器１３８とから構成され、第２比較器１３６の反転入力端子は抵抗１３９とコンデンサ１３５との共通接続点に接続し、抵抗１３９の他端は各ＦＥＴ１６１、１６２の各ゲート１６１ｇ、１６２ｇに接続し、コンデンサ１３５の他端は接地している。また、第２比較器１３６の非反転入力端子は抵抗１３４ａと抵抗１３４ｂの共通接続点に接続し、抵抗１３４ａの他端は直流電源（ＤＣ／ＤＣ）に接続し、抵抗１３４ｂの他端は接地している。第２比較器１３６の出力は抵抗１３７ａを介して第１比較器１３８の反転入力端子に接続している。
【００３１】
ここで、第２比較器１３６の反転入力端子に入力される電圧（コンデンサ１３５の充電電圧）が非反転入力端子に入力される直流電源（ＤＣ／ＤＣ）の抵抗１３４ａと抵抗１３４ｂとの分圧比により決定される電圧を越えるまでの時間を、遅延回路の抵抗１３９とコンデンサ１３５により決定される時定数に対応するサージ許容時間（Ｔ2時間、図３においては２サイクルの間）として設定する。これにより、このサージ許容時間（Ｔ2時間）内に第１比較器１３８の非反転入力端子に入力される第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２のドレイン−ソース間オン電圧（ＶDS(ON)）が反転入力端子に入力される基準電圧Ｖｓより大きくなると、第１比較器１３８は許容サージ電流を越えたとしてオフ動作し、短絡電流検出信号を出力する。
【００３２】
なお、サージ許容時間（Ｔ2時間）内に第１比較器１３８の非反転入力端子に入力される第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２のドレイン−ソース間オン電圧（ＶDS(ON)）が反転入力端子に入力される後述する過負荷電流検出電圧Ｖｏより大きくても基準電圧Ｖｓより小さければ許容サージ電流と判定して第１比較器１３８はオン動作のままで出力信号を出力することはない。
【００３３】
一方、コンデンサ１３５の充電電圧が上昇して第２比較器１３６の反転入力端子電圧が上昇し、非反転入力端子に入力される直流電源（ＤＣ／ＤＣ）の抵抗１３４ａと抵抗１３４ｂとの分圧比により決定される基準電圧Ｖｔ（第２基準電圧図４（ｅ）参照）を越えると、第２比較器１３６はサージ許容時間（Ｔ2時間）を越えたと判定してサージ許容時間経過信号を出力する。すると、このサージ許容時間経過信号により抵抗１３７ａがＧＮＤレベルに引かれることとなり、第１比較器１３８の反転入力端子とＧＮＤ間に接続される抵抗が抵抗１３７ｃのみから抵抗１３７ａと抵抗１３７ｃの並列回路の合成抵抗となってその抵抗値が減少することとなる。つまり、第１比較器１３８の反転入力端子に接続される基準電圧が図３に示すように基準電圧Ｖｓから基準電圧Ｖｏ（第３基準電圧）に低下することとなる。
【００３４】
したがって、サージ許容時間（Ｔ2時間）経過後、第１比較器１３８の非反転入力端子に入力される第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２のドレイン−ソース間オン電圧（ＶDS(ON)）が反転入力端子に入力される基準電圧Ｖｏ（第３基準電圧）より大きくなると、第１比較器１３８は過負荷電流と判定してオフ動作し、過負荷電流検出信号を出力することとなる。
ターンオフラッチ回路は、サイリスタ１４０から構成し、このサイリスタ１４０のアノード側は第２発光ダイオード１５１を介して分圧抵抗１２７ａと１２７ｂの共通接続点に接続し、そのカソード側は接地し、そのゲートは第１比較器１３８の出力端子に接続するとともに抵抗１４１を介して直流電源（ＤＣ／ＤＣ）に接続している。
【００３５】
このため、第１比較器１３８がオフ動作して短絡電流検出信号または過負荷電流検出信号を出力すると、サイリスタ１４０のゲートには抵抗１４１を通して直流電源（ＤＣ／ＤＣ）が印加されてターンオンする。すると、第１ＦＥＴ１６１および第２ＦＥＴ１６２の各ゲート電圧が低下して各ＦＥＴ１６１、１６２はオフ動作する。サイリスタ１４０のアノードには直流電源（ＤＣ／ＤＣ）より第１フォトトランジスタ１１２、抵抗１２７ａ、第２発光ダイオード１５１を通して保持電流が供給されるため、第１フォトカプラ１１０がオフ動作するまでサイリスタ１４０のターンオンが保持（ラッチ）され、各ＦＥＴ１６１、１６２のターンオフ状態がラッチされる。なお、図１に示すように、第１ＦＥＴ１６１および第２ＦＥＴ１６２の各ゲート１６１ｇ、１６２ｇの共通接続点とサイリスタ１４０のアノード側との間にダイオード１４２を接続すれば、各ＦＥＴ１６１、１６２のゲート電荷を急激に引き抜くことができるようになり、各ＦＥＴ１６１、１６２のオフ動作を速くすることが可能となる。
【００３６】
異常信号フィードバック回路は第２発光ダイオード１５１と第２フォトトランジスタ１５２よりなる第２フォトカプラ１５０から構成し、上述したように、第１比較器１３８がオフ動作して短絡検出信号または過負荷検出信号を出力するとサイリスタ１４０がターンオンする。すると、第２発光ダイオード１５１が発光して第２フォトトランジスタ１５２が導通する。第２フォトトランジスタ１５２が導通することにより、短絡電流あるいは過負荷電流の異常信号は図示しない論理演算部（図７参照）にフィードバックされることとなる。
【００３７】
以下に、上述のように構成した本実施形態の保護回路の動作を図４の動作波形図に基づいて説明する。ここで、図４（ａ）は第１フォトカプラ１１０のオン／オフ動作波形を示し、図４（ｂ）は第１ＦＥＴ１６１および第２ＦＥＴ１６２のオン／オフ動作波形を示し、図４（ｃ）は第１ＦＥＴ１６１および第２ＦＥＴ１６２に流れる負荷電流の波形を示し、図４（ｄ）は第１トランジスタ１３０の動作波形を示し、図４（ｅ）は第２比較器１３６の反転入力端子に入力される入力電圧波形を示し、図４（ｆ）は第１比較器１３８の反転入力端子に入力される入力電圧波形を示す。なお、図４（ｆ）のＯＮ電圧は各ＦＥＴ１６１、１６２のドレイン−ソース間電圧を示す。
【００３８】
（１）短絡状態となった場合
時刻ｔ1の時点において第１フォトカプラ１１０が動作（図４（ａ）参照）すると、第１ＦＥＴ１６１および第２ＦＥＴ１６２の各ゲート１６１ｇ、１６２ｇに電圧が印加され、第１ＦＥＴ１６１および第２ＦＥＴ１６２がオン動作（図４（ｂ）参照）する。ところが、ツェナーダイオード１３２が導通するまでは第１トランジスタ１３０がオン動作しているので、第１比較器１３８の非反転入力端子に各ダイオード１２６、１２８の検出電圧が入力されなく、第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検出は無視される。
【００３９】
第１ＦＥＴ１６１および第２ＦＥＴ１６２がオン動作してからＴ1時間が経過した時刻ｔ2の時点になると、各ゲート１６１ｇ、１６２ｇの印加電圧が上昇し、ツェナーダイオード１３２が導通して第２トランジスタ１３１のベース電圧が上昇するため、第２トランジスタ１３１がオン動作する。第２トランジスタ１３１がオン動作すると、第１トランジスタ１３０のベース電流を引き込み、第１トランジスタ１３０はオフ動作（図４（ｄ）参照）する。これにより、第１比較器１３８の非反転入力端子に各ダイオード１２６、１２８の検出電圧が入力されて、第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検出が開始される。
【００４０】
このとき出力端子Ｐ、Ｏに接続された負荷３００が負荷短絡状態にあると、第１ＦＥＴ１６１および第２ＦＥＴ１６２には短絡電流（図３および図４（ｃ）の符号Ａ参照）が流れる。すると、この短絡電流に対応するドレイン−ソース間オン電圧（ＶDS(ON)）が各ダイオード１２６、１２８にて検出され、検出された電圧の高い方の電圧がダイオード１２４と１２５にて選択されて、抵抗１２３を通して第１比較器１３８の非反転入力端子に入力される。このとき、第２比較器１３６の反転入力端子に入力される電圧は図４（ｅ）に示すように基準電圧Ｖｔより小さい（即ち、コンデンサ１３５の充電電圧が小さい）ため、第２比較器１３６はサージ許容時間経過信号を出力しなく、第１比較器１３８の反転入力端子には基準電圧Ｖｓ（直流電源（ＤＣ／ＤＣ）の抵抗１３７ｂと抵抗１３７ｃで分圧された電圧）が入力されることとなる。
【００４１】
そして、図４（ｆ）に示すように、第１比較器１３８の非反転入力端子に入力されるドレイン−ソース間オン電圧（ＶDS(ON)）は反転入力端子に入力される基準電圧Ｖｓより大きいため、第１比較器１３８はオフ動作して短絡検出信号を出力する。すると、サイリスタ１４０のゲートには抵抗１４１を通して直流電源（ＤＣ／ＤＣ）が印加されてターンオンし、ダイオード１４２を通して各ＦＥＴ１６１、１６２のゲート電荷が引き抜かれて各ＦＥＴ１６１、１６２はオフ動作（図４（ｂ）参照）する。このとき、サイリスタ１４０のアノードには直流電源（ＤＣ／ＤＣ）より第１フォトトランジスタ１１２、抵抗１２７ａ、第２発光ダイオード１５１を通して保持電流が供給されるため、サイリスタ１４０はターンオンの状態がラッチされ、各ＦＥＴ１６１、１６２のターンオフの状態がラッチされる。
【００４２】
一方、サイリスタ１４０がターンオンすると、第２フォトカプラ１５０の第２発光ダイオード１５１が発光して第２フォトトランジスタ１５２が導通する。第２フォトトランジスタ１５２が導通すると、短絡電流の異常信号が図示しない論理演算部（図７参照）にフィードバックされる。なお、時刻ｔ3において第１フォトカプラ１１０がオフ動作するとサイリスタ１４０のターンオンのラッチが解除される。
【００４３】
（２）過負荷状態となった場合
時刻ｔ4において、再度、第１フォトカプラ１１０が動作（図４（ａ）参照）し、Ｔ1時間が経過した時刻ｔ5の時点になると、各ゲート１６１ｇ、１６２ｇの印加電圧が上昇し、ツェナーダイオード１３２が導通して第２トランジスタ１３１のベース電圧が上昇するため、第２トランジスタ１３１がオン動作して、第１トランジスタ１３０はオフ動作（図４（ｄ）参照）する。このとき出力端子Ｐ、Ｏに接続された負荷３００が過負荷状態にあると、第１ＦＥＴ１６１および第２ＦＥＴ１６２には過負荷電流（図３および図４（ｃ）の符号Ｃ参照）が流れる。
【００４４】
すると、この過負荷電流に対応するドレイン−ソース間オン電圧（ＶDS(ON)）が各ダイオード１２６、１２８にて検出され、検出された電圧の高い方の電圧がダイオード１２４と１２５にて選択されて、抵抗１２３を通して第１比較器１３８の非反転入力端子に入力される。このとき、第２比較器１３６の反転入力端子に入力される電圧はコンデンサ１３５の充電電圧となるので、図４（ｅ）に示すように時刻ｔ4から時刻ｔ6に時間が経過するとともにその充電電圧は上昇し、時刻ｔ6になって充電電圧が基準電圧Ｖｔに達するとサージ許容時間（Ｔ2時間）が経過したこととなり、第２比較器１３６はサージ許容時間経過信号を出力する。
【００４５】
時刻ｔ6において、第２比較器１３６よりサージ許容時間経過信号を出力されると、第１比較器１３８の反転入力端子とＧＮＤ間に接続される抵抗が抵抗１３７ｃのみから抵抗１３７ａと抵抗１３７ｃの並列回路の合成抵抗となってその抵抗値が小さくなる。そのため、図４（ｆ）に示すように、第１比較器１３８の反転入力端子に入力される基準電圧はＶｓからＶｏに低下し、非反転入力端子に入力されるドレイン−ソース間オン電圧（ＶDS(ON)）はこのＶｏより大きいため、第１比較器１３８はオフ動作して過電流検出信号を出力する。
【００４６】
すると、サイリスタ１４０のゲートには抵抗１４１を通して直流電源（ＤＣ／ＤＣ）が印加されてターンオンし、ダイオード１４２を通して各ＦＥＴ１６１、１６２のゲート電荷が引き抜かれて各ＦＥＴ１６１、１６２はオフ動作（図４（ｂ）参照）する。このとき、サイリスタ１４０のアノードには直流電源（ＤＣ／ＤＣ）より第１フォトトランジスタ１１２、抵抗１２７ａ、第２発光ダイオード１５１を通して保持電流が供給されるため、サイリスタ１４０はターンオンの状態がラッチされ、各ＦＥＴ１６１、１６２はターンオフの状態がラッチされる。
【００４７】
一方、サイリスタ１４０がターンオンすると、第２フォトカプラ１５０の第２発光ダイオード１５１が発光して第２フォトトランジスタ１５２が導通する。第２フォトトランジスタ１５２が導通すると、過負荷電流の異常信号が図示しない論理演算部（図７参照）にフィードバックされる。なお、時刻ｔ7において第１フォトカプラ１１０がオフ動作するとサイリスタ１４０のターンオンのラッチが解除される。
【００４８】
（３）定格負荷状態となった場合、
時刻ｔ8において、再再度、第１フォトカプラ１１０が動作（図４（ａ）参照）し、Ｔ1時間が経過した時刻ｔ9の時点になると、各ゲート１６１ｇ、１６２ｇの印加電圧が上昇し、ツェナーダイオード１３２が導通して第２トランジスタ１３１のベース電圧が上昇するため、第２トランジスタ１３１がオン動作して、第１トランジスタ１３０はオフ動作（図４（ｄ）参照）する。このとき出力端子Ｐ、Ｏに接続された負荷３００が定格負荷状態にあると、第１ＦＥＴ１６１および第２ＦＥＴ１６２には定格負荷電流（図３および図４（ｃ）の符号Ｄ参照）が流れる。
【００４９】
すると、この定格負荷電流に対応するドレイン−ソース間オン電圧（ＶDS(ON)）が各ダイオード１２６、１２８にて検出され、検出された電圧の高い方の電圧がダイオード１２４と１２５にて選択されて、抵抗１２３を通して第１比較器１３８の非反転入力端子に入力される。このとき、第２比較器１３６の反転入力端子に入力される電圧はコンデンサ１３５の充電電圧となるので、図４（ｅ）に示すように時刻ｔ8から時刻ｔ10に時間が経過するとともにその充電電圧は上昇し、時刻ｔ10になって充電電圧が基準電圧Ｖｔに達するとサージ許容時間（Ｔ2時間）が経過したこととなり、第２比較器１３６はサージ許容時間経過信号を出力する。
【００５０】
時刻ｔ10において、第２比較器１３６よりサージ許容時間経過信号を出力されると、第１比較器１３８の反転入力端子とＧＮＤ間に接続される抵抗が抵抗１３７ｃのみから抵抗１３７ａと抵抗１３７ｃの並列回路の合成抵抗となってその抵抗値が小さくなる。そのため、図４（ｆ）に示すように、第１比較器１３８の反転入力端子に入力される基準電圧はＶｓからＶｏに低下するが、非反転入力端子に入力されるドレイン−ソース間オン電圧（ＶDS(ON)）はこの基準電圧Ｖｏより小さいため、第１比較器１３８はオン動作のままで検出信号を出力しない。
【００５１】
上述のように構成した本実施形態においては、各ＦＥＴ１６１、１６２のドレイン−ソース間オン電圧（ＶDS(ON)）と第１基準電圧Ｖｓとを第１比較器１３８が比較して、ドレイン−ソース間オン電圧（ＶDS(ON)）が第１基準電圧Ｖｓより大きいと短絡電流検出信号を出力する。これにより、分路回路を設けなくても簡単な回路構成で短絡電流を検出できるようになる。
【００５２】
また、抵抗１３９とコンデンサ１３５とからなる遅延回路の時定数（Ｔ2時間）に対応する電圧に基づいて第２比較器１３６から出力されたサージ許容時間経過信号により第１基準電圧Ｖｓが低下した第３基準電圧Ｖｏと各ＦＥＴ１６１、１６２のドレイン−ソース間オン電圧（ＶDS(ON)）とを比較し、ドレイン−ソース間オン電圧（ＶDS(ON)）が第３基準電圧Ｖｏより大きいと第１比較器１３８は過負荷電流検出信号を出力するので、許容サージ電流を過電流として誤検出することが防止できるようになる。
【００５３】
また、第１基準電圧Ｖｓと第３基準電圧Ｖｏは１つの直流電源（ＤＣ／ＤＣ）により発生させることができるので、基準電圧発生用の電源を減らすことが可能となり、この種の出力回路を小型にかつ安価に製造できるようになる。
【００５４】
さらに、ツェナーダイオード１３２はＴ1時間が経過するまで導通しないので、電界効果トランジスタ１６１および１６２が駆動する瞬間のドレイン−ソース間電圧を短絡電流によるドレイン−ソース間オン電圧として誤検出することが防止できるようになる。
【００５５】
なお、上述の実施形態においては、ゲート電圧検出回路αをツェナーダイオード１３２と、このツェナーダイオード１３２のアノードがそのベースに入力される第２トランジスタ１３１とから構成した例について説明したが、ゲート電圧検出回路として、例えば、図５（ａ），（ｂ）に示すような変形例が考えられる。図５（ａ）はその第１変形例のゲート電圧検出回路βを示しており、図５（ｂ）はその第２変形例のゲート電圧検出回路γを示している。
【００５６】
図５（ａ）に示す第１変形例のゲート電圧検出回路βは、第３比較器１７０から構成され、この第３比較器１７０の反転入力端子は第１ＦＥＴ１６１および第２ＦＥＴ１６２のゲート１６１ｇおよび１６２ｇ（図１参照）と接続されてゲート電圧が入力される。一方、第３比較器１７０の非反転入力端子は分割抵抗１７１，１７２の分割点に接続しており、分割抵抗１７１を介して直流電源（ＤＣ／ＤＣ）（図１参照）より基準電圧を入力させるとともに、分割抵抗１７２の他端は接地している。また、第３比較器１７０の出力端子は第１トランジスタ１３０のベースに接続するとともにプルアップ抵抗１７３に接続しており、この出力はプルアップ抵抗１７３を介して直流電源（ＤＣ／ＤＣ）へ接続される。
【００５７】
ここで、第３比較器１７０の非反転入力端子に入力される基準電圧は第１ＦＥＴ１６１および第２ＦＥＴ１６２がミラー効果を生じる電圧（Ｖｚ）（図２参照）より大きく、かつ、ゲート抵抗１２７ａ，１２７ｂ，１２７ｃの抵抗分割比に応じて各ゲート１６１ｇおよび１６２ｇ（図１参照）に印加されるゲート電圧（Ｖｙ）（図２参照）より小さく設定している。
【００５８】
このため、第３比較器１７０の反転入力端子に入力される各ゲート１６１ｇおよび１６２ｇ（図１参照）に印加されたゲート電圧（Ｖｙ）がミラー効果を生じる電圧（Ｖｚ）より大きくなると、第３比較器１７０はオン動作してゲート電圧検出信号を出力する。第３比較器１７０がオン動作すると、第１トランジスタ１３０のベース電流を引き込み、第１トランジスタ１３０はオフ動作することとなる。これにより、第１比較器１３８の非反転入力端子に各ダイオード１２６、１２８の検出電圧が入力されて、第１ＦＥＴ１６１および第２ＦＥＴ１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検出が開始されることとなる。
【００５９】
図５（ｂ）に示す第２変形例のゲート電圧検出回路γは、ゲート抵抗１２７ａ，１２７ｂ，１２７ｃの抵抗分割比に応じて各ゲート１６１ｇおよび１６２ｇ（図１参照）に印加されるゲート電圧（Ｖｙ）（図２参照）を分割する分割抵抗１８１，１８２と、この分割抵抗１８１，１８２により分割された電圧がそのベースに入力されるトランジスタ１８０とから構成されている。そして、分割抵抗１８１の一端は各ゲート１６１ｇおよび１６２ｇに接続し、分割抵抗１８１の他端は分割抵抗１８２に接続し、分割抵抗１８２の他端は接地している。また、トランジスタ１８０のコレクタは抵抗１８３を介して直流電源（ＤＣ／ＤＣ）（図１参照）に接続するとともに、第１トランジスタ１３０のベースにも接続している。
【００６０】
ここで、第１ＦＥＴ１６１および第２ＦＥＴ１６２のゲート電圧（Ｖｙ）がミラー効果を生じる電圧（Ｖｚ）より大きくかつ第１ＦＥＴ１６１および第２ＦＥＴ１６２のゲート１６１ｇおよび１６２ｇ（図１参照）に印加される電圧の抵抗分割比で発生する電圧より小さい時にゲート電圧（Ｖｙ）を分割抵抗１８１，１８２で分割した電圧がトランジスタ１８０がオンするベース−エミッタ間電圧に達するように抵抗分割比を設定している。
【００６１】
これにより、各ゲート１６１ｇおよび１６２ｇ（図１参照）に印加されたゲート電圧（Ｖｙ）がミラー効果を生じる電圧（Ｖｚ）より大きくなると、トランジスタ１８０はオン動作してゲート電圧検出信号を出力する。トランジスタ１８０がオン動作すると、第１トランジスタ１３０のベース電流を引き込み、第１トランジスタ１３０はオフ動作することとなる。これにより、第１比較器１３８の非反転入力端子に各ダイオード１２６、１２８の検出電圧が入力されて、第１ＦＥＴ１６１および第２ＦＥＴ１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検出が開始されることとなる。
【００６２】
また、上述の実施形態においては、出力素子（第１ＦＥＴ１６１および第２ＦＥＴ１６２）によりオン／オフ制御される被制御装置となる負荷の電源として交流電源を用いる例について説明したが、電源として直流電源を用いてよいことは明かである。この場合、図６（図６において、図１と同一符号は同一名称を表すので、その説明は省略する）に示すように、図１に示した第２ＦＥＴ１６２、ダイオード１２４、１２５、１２８および抵抗１２２は設けなくてよい。
【００６３】
なお、上述の実施形態においては、本発明の出力回路をプログラマブルコントローラに適用したが、所定のオン／オフの状態を電気信号として出力し、しかも様々の電圧レベルの電気信号に対応可能な汎用の出力回路を備える制御装置であれば、どのような装置に適用してもよい。
【図面の簡単な説明】
【図１】  本発明の出力回路の実施形態の全体構成を示す回路図である。
【図２】  電界効果トランジスタの時間に対するゲート電圧およびドレイン−ソース間オン電圧の関係を示す図である。
【図３】  電界効果トランジスタ（ＦＥＴ）に過渡電流が流れた場合のドレイン−ソース間オン電圧（ＶDS(ON)）の変化と短絡電流検出レベルおよび過負荷電流検出レベルを示す図である。
【図４】  図１の回路の動作波形を示す図である。
【図５】  電源として直流電源を用いた場合の図１と同様な回路図である。
【図６】  ゲート電圧検出回路の変形例を示す回路図である。
【図７】  プログラマブルコントローラの全体構成を示す図である。
【図８】  先願発明の出力回路の実施形態の全体構成を示す回路図である。
【符号の説明】
１００…出力回路、１１０…第１フォトカプラ、１２１，１２２，１２３…抵抗、１２４，１２５，１２６，１２８…ダイオード、１２７ａ，１２７ｂ，１２７ｃ…ゲート抵抗、１３０…第１トランジスタ、１３１…第２トランジスタ、１３２…ツェナーダイオード、１３３…抵抗、１３６…第２比較器、１３８…第１比較器、１４０…サイリスタ、１５０…第２フォトカプラ、１６１…第１電界効果トランジスタ（第１ＦＥＴ）、１６２…第２電界効果トランジスタ（第２ＦＥＴ）
【図１】
0003651143.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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