(57)【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタを製造する際に形成される、異なる厚さの部分を有するシリサイド層で覆われた集積回路（ＩＣ）構造であって、
前記ＭＯＳトランジスタが形成される活性領域に絶縁性材料による部分を有する基板と、
前記基板上または前記基板内に設けられたシリコン内に不純物を注入して拡散させることによってそれぞれ形成され、且つ前記シリコンに形成されたチャネル領域によって互いに分離されているソース／ドレイン領域と、
前記チャネル領域の上方に設けられるゲート絶縁層と、前記ゲート絶縁層上に設けられるゲート電極と、前記ゲート絶縁層上に形成され前記ゲート電極の側面に設けられたゲート絶縁サイドウォールとを有し、前記ゲート絶縁層および前記サイドウォールによって前記ゲート電極と前記ソース領域およびドレイン領域とが互いに分離されている、ゲートと、
前記ソース領域、ドレイン領域および前記ゲート電極上において第３の厚さを有するシリサイド層とを備え、
前記シリサイド層が、前記ソース領域およびドレイン領域と前記ゲート電極との表面に対してほぼ垂直且つ前記ゲートサイドウォールの表面に対してほぼ平行な平行パスによって、シリサイドを、前記該ソース領域、前記ドレイン領域および前記該ゲート電極上に第１の厚さで、前記ゲートサイドウォールでは第２の厚さで堆積して、堆積されたシリサイド層を等方性除去することによって形成されている、ＩＣ構造。
【請求項２】
前記第１の厚さは、１００から５００オングストローム（Å）の範囲にあり、前記第２の厚さは、２０Åから１００Åの範囲にあり、前記第３の厚さは、８０Åから４００Åの範囲にある、請求項１に記載のＩＣ構造。
【請求項３】
前記ゲート電極上には、前記平行パスによってシリサイドを堆積させる際に、前記シリサイドが前記サイドウォール上に堆積することを防止して、前記ソース領域およびドレイン領域上に前記シリサイドを選択的に堆積させるために、前記ゲート電極からはみ出したオーバーハング構造が形成されている、請求項１に記載のＩＣ構造。
【請求項４】
前記オーバーハング構造は、２００Åから１０００Åの範囲内の距離だけ前記ゲート電極からはみ出しており、前記第２の厚さは５０Å以下になっている請求項３に記載のＩＣ構造。
【請求項５】
前記ゲート電極は、前記ゲート絶縁層上のポリシリコン層を含むポリサイド電極であり、前記オーバーハング構造は前記ポリシリコン層上のシリサイド層によって構成されている請求項４に記載のＩＣ構造。
【請求項６】
前記シリサイド層を形成する金属は、Ｃｏ、Ｔｉ、Ｎｉ、Ｗ、Ｍｏ、Ｔａ、ＴｉとＣｏとの組合せ、ＴｉとＮｉとの組合せからなる群より選択される、請求項１に記載のＩＣ構造。
【請求項７】
前記基板は、前記ＭＯＳトランジスタの周囲に設けられた絶縁性材料からなるフィールド領域を有し、前記フィールド領域には、シリサイド層が設けられていない、請求項１に記載のＩＣ構造。
【請求項８】
前記フィールド領域上には、前記ソース領域、ドレイン領域またはゲート電極上のシリサイド層を前記基板上の他の領域に接続するためのポリサイド導電性ラインが形成されており、前記導電性ラインは、前記フィールド領域上に設けられたポリシリコン層と、前記ポリシリコン層上に設けられたシリサイド層とを有する、請求項７に記載のＩＣ構造。
【請求項９】
トランジスタが形成される活性領域に絶縁性材料による部分を有する基板と、
前記基板上または前記基板内に設けられたシリコン内に不純物を注入して拡散させることによってそれぞれ形成されており、且つ前記シリコンに形成されたチャネル領域によって互いに分離されているソース領域およびドレイン領域と、
前記チャネル領域の上方に設けられるゲート絶縁層と、前記ゲート絶縁層上に設けられるゲート電極と、前記ゲート絶縁層上に形成され前記ゲート電極の側面に設けられたゲート絶縁サイドウォールとを有し、前記ゲート絶縁層および前記サイドウォールによって前記ゲート電極と前記ソース領域およびドレイン領域とが互いに分離されている、ゲートと、
前記ソース領域上およびドレイン領域上と前記ゲート電極上に、第３の厚さを有するように形成されたジシリサイド（二珪化物）層と、を備え、
前記シリサイド層が、前記ソース領域および／ドレイン領域と前記ゲート電極との表面に対してほぼ垂直且つ前記ゲートサイドウォールの表面に対してほぼ平行な平行パスによって、シリサイドを、前記ソース領域、前記ドレイン領域、前記ゲート電極上に第１の厚さで、前記ゲートサイドウォール上に第２の厚さで堆積して、堆積されたシリサイド層を等方性除去をすることによって第３の厚さとされた後に、アニーリング処理されることによって形成されている、ＭＯＳトランジスタ。
【請求項１０】
前記第１の厚さは、１００Åから５００Åの範囲にあり、前記第２の厚さは、２０Åから１００Åの範囲にあり、前記第３の厚さは、８０Åから４００Åの範囲にある、請求項９に記載のＭＯＳトランジスタ。
【請求項１１】
前記ゲート電極上には、前記平行パスによってシリサイドを堆積させる際に、前記シリサイドが前記サイドウォール上に堆積することを防止して、前記ソース領域およびドレイン領域上に前記シリサイドを選択的に堆積させるために、前記ゲート電極からはみ出したオーバーハング構造が形成されている請求項９に記載のＭＯＳトランジスタ。
【請求項１２】
前記オーバーハング構造は、２００Åから１０００Åの範囲内の距離だけ前記ゲート電極からはみ出しており、前記第２の厚さは５０Å以下になっている、請求項１１に記載のＭＯＳトランジスタ。
【請求項１３】
前記シリサイドは、Ｃｏ、Ｔｉ、Ｎｉ、Ｗ、Ｍｏ、Ｔａ、ＴｉとＣｏとの組合せ、ＴｉとＮｉとの組合せからなる群より選択される、請求項９に記載のＭＯＳトランジスタ。
【請求項１４】
前記基板は、前記トランジスタが形成される領域の周囲に設けられた絶縁性材料からなるフィールド領域を有し、前記フィールド領域には、ジシリサイド層が設けられていない、請求項９に記載のＭＯＳトランジスタ。
【請求項１５】
前記フィールド領域上には、前記ソース領域、ドレイン領域、ゲート電極上のジシリサイド層を前記基板上の他の領域に接続するためのポリサイド導電性ラインが形成されており、前記導電性ラインは、前記フィールド領域上に設けられたポリシリコン層と、前記ポリシリコン層上に設けられたシリサイド層とを有する請求項１４に記載のＭＯＳトランジスタ。
【請求項１６】
前記ゲート電極は、前記ゲート絶縁層上のポリシリコン層と前記ポリシリコン層上のシリサイド層とを含むポリサイドゲート電極である、請求項１５に記載のＭＯＳトランジスタ。
【請求項１７】
前記基板は、酸化膜層と前記酸化膜層上の単結晶シリコン膜層とを含むＳＩＭＯＸウェハの前記酸化膜である、請求項９に記載のＭＯＳトランジスタ。
【請求項１８】
基板にＭＯＳトランジスタを形成する方法であって、
ａ）シリコンからなるソース領域およびドレイン領域を前記基板上または前記基板内に形成し、絶縁性サイドウォールを有するゲート電極を前記ソース領域およびドレイン領域の間上に絶縁層を介して形成して、前記サイドウォールおよび前記絶縁層によって、前記ゲート電極と前記ソース領域およびドレイン領域とを互いに電気的に分離する、ステップと、
ｂ）前記ソース領域、ドレイン領域およびゲート電極の表面に対してほぼ垂直且つ前記サイドウォールの表面に対してほぼ平行に延びる平行パスによって、前記ソース領域、前記ドレイン領域、前記ゲート電極および前記サイドウォールにシリサイドを供給して、前記ソース領域、前記ドレイン領域、前記ゲート電極上に第１の厚さを有するとともに、前記サイドウォール上では前記第１の厚さ未満である第２の厚さを有するシリサイド層を形成するステップと、
ｃ）前記ステップｂ）で堆積させたシリサイド層に対して、等方性エッチングによって前記第２の厚さより大きく且つ前記第１の厚さ未満である所定の厚さ分をエッチングすることにより前記サイドウォール上のシリサイド層を除去し、前記ソース領域、前記ドレイン領域および前記ゲート電極上に第３の厚さのシリサイド層を形成するステップと、
を包含するＭＯＳトランジスタの製造方法。
【請求項１９】
前記ステップａ）において、前記ゲート電極上に前記ゲート電極からはみ出すオーバーハング構造を形成し、前記ステップｂ）において、前記パスによってシリサイドを堆積させる際に、シリサイドが該サイドウォール上に堆積するのを防止する、請求項１８に記載のＭＯＳトランジスタの製造方法。
【請求項２０】
前記オーバーハング構造は、２００Åから１０００Åの範囲内の距離だけ前記ゲート電極からはみ出しており、前記第２の厚さは５０Å以下になっている、請求項１９に記載のＭＯＳトランジスタの製造方法。
【請求項２１】
ｄ）前記ステップｃ）で形成された第３の厚さを有するシリサイド層に対してアニーリングを行うことにより第３の厚さのジシリサイド層を形成するステップをさらに包含する、請求項１８に記載のＭＯＳトランジスタの製造方法。
【請求項２２】
前記ステップｄ）のアニーリングが、５００℃〜９００℃の範囲内の温度での急速熱アニーリング（ＲＴＡ）である、請求項２１に記載のＭＯＳトランジスタの製造方法。
【請求項２３】
前記ステップｄ）におけるＲＴＡ処理は１０秒〜５０秒の範囲内の時間で完了する、請求項２２に記載のＭＯＳトランジスタの製造方法。
【請求項２４】
前記基板は前記トランジスタが形成される領域の周囲に絶縁性材料のフィールド領域を有し、前記ステップｂ）は、前記フィールド領域の表面に対してほぼ垂直に延びる平行パスによって前記フィールド領域上に第１の厚さのシリサイドを堆積させるステップを含み、
前記ステップｃ）は、前記ステップｂ）で堆積された前記フィールド領域上の前記シリサイド層に対して、等方性エッチングによって前記第２の厚さより大きく且つ前記第１の厚さ未満である所定の厚さ分を除去し、前記フィールド領域が第３の厚さを有するシリサイド層で覆うステップを含み、
ｄ）前記ステップｃ）に次いで、前記フィールド領域上の前記シリサイドに対してアニーリングを行うことによりジシリサイド層を形成するステップと、
ｅ）前記ソース領域、ドレイン領域およびゲート電極を含む前記トランジスタの活性領域にマスクを設けるステップと、
ｆ）前記フィールド領域から前記ジシリサイド層をエッチングすることにより、前記フィールド領域内のジシリサイドを除去するステップと、
をさらに包含する、請求項１８に記載のＭＯＳトランジスタの製造方法。
【請求項２５】
前記ソース領域、ドレイン領域またはゲート電極を前記基板の他の領域に接続するためのポリサイド導電性ラインが前記フィールド領域上に前記ソース領域、ドレイン領域またはゲート電極の形成と同時に形成されており、前記導電性ラインは前記フィールド領域上のポリシリコン層および前記ポリシリコン層上の第１のシリサイド層を含み、
前記ステップｂ）は、前記導電性ラインに対してほぼ垂直に延びる平行パスによって前記フィールド領域上に第１の厚さのシリサイドを堆積させるステップを含み、
前記ステップｃ）は、前記ステップｂ）で堆積された前記フィールド領域上の前記シリサイド層に対して、等方性エッチングによって前記第２の厚さより大きく且つ前記第１の厚さ未満である所定の厚さ分を除去し、前記第１のシリサイド層は前記第３の厚さを有するシリサイド層で覆われた状態で残すステップを含み、
前記ステップｄ）は、前記フィールド領域の前記ポリシリコン層上の両シリサイド層に対してアニーリングを行うステップを含み、
前記ステップｆ）は、前記フィールド領域上の前記第３の厚さのシリサイド層をエッチングして前記第１のシリサイド層を露出させるステップを含む、請求項２４に記載のＭＯＳトランジスタの製造方法。
【請求項２６】
前記第１の厚さは１００Åから５００Åの範囲にあり、前記第２の厚さは２０Åから１００Åの範囲にあり、前記第３の厚さは８０Åから４００Åの範囲にある、請求項１８に記載のＭＯＳトランジスタの製造方法。
【請求項２７】
前記ステップｃ）の等方性エッチング処理は、溶液を用いるウェットエッチング処理、または、高圧で塩素含有プラズマを用いるドライエッチング処理によって行われる、請求項１８に記載のＭＯＳトランジスタの製造方法。
【請求項２８】
前記基板がバルクシリコンによって構成されており、前記ソース領域およびドレイン領域は、前記バルクシリコンに対するイオン注入およびその後の拡散によって形成される、請求項１８に記載のＭＯＳトランジスタの製造方法。
【請求項２９】
前記ソース領域およびドレイン領域は前記基板上の活性領域の上のエピタキシャルシリコンによって積層構造に形成されている、請求項１８に記載のＭＯＳトランジスタの製造方法。
【請求項３０】
前記堆積されるシリサイドは、Ｃｏ、Ｔｉ、Ｎｉ、Ｗ、Ｍｏ、Ｔａ、ＴｉとＣｏとの組合せ、ＴｉとＮｉとの組合せからなる群より選択される、請求項１８に記載のＭＯＳトランジスタの製造方法。
【請求項３１】
前記ゲート電極は、前記ゲート絶縁層上のポリシリコン層および前記ポリシリコン層上のシリサイド層を含むポリサイド電極である、請求項１８に記載のＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は広義には半導体技術に関し、より具体的にはＭＯＳトランジスタ等の能動半導体デバイスにおけるシリサイド化電極(silicided electrodes)の形成に関する。
【０００２】
【従来の技術】
半導体産業で現在行われている研究における重要課題は、集積回路内で用いられるデバイスの小型化である。金属酸化膜半導体（ＭＯＳ）トランジスタ等のプレーナトランジスタは、高密度集積回路での使用に特に適している。ＭＯＳトランジスタおよび他の能動デバイスの小型化に伴って、各デバイスのソース領域／ドレイン領域／ゲート電極およびチャネル領域も小型化される。
【０００３】
小型化が進む短チャネルのプレーナトランジスタの設計により、非常に浅いソース／ドレイン接合領域を設ける必要が生じる。注入ドーパントが横方向に拡散してチャネル内に入るのを防ぐために、浅い接合が必要となる。チャネル内に及ぶ拡散はリーク電流の発生および絶縁破壊(breakdownperformance)の低下に寄与するため望ましくない。短チャネルデバイスにおいて許容可能な性能を得るためには、厚さが例えば１０００オングストローム（Å）未満、好ましくは５００Å未満の浅いソース／ドレイン接合領域が必要である。
【０００４】
トランジスタに浅い接合領域を用いる場合、デバイスのソース領域／ドレイン領域への接続を高信頼度・低抵抗にすることが困難になる。金属−シリサイドコンタクトは、上記のようなソース領域／ドレイン領域／ゲート電極への接続を行う典型的な手段である。このようなコンタクトにおいて、導電性金属をシリコン電極上に堆積させて、これをアニーリングすることにより、金属シリコン化合物をシリサイド形成領域の表面上に形成する。シリサイドと呼ばれるこの化合物はシリサイド形成領域に対して電気的および物理的に接着され、また、ドープされたシリコンよりも実質的にシート抵抗が低い。小型デバイスにおけるシリサイドコンタクトの重要な利点は、堆積した金属がシリコンに接する部分にのみシリサイドが形成されることである。選択的なエッチングによって、非シリサイド化領域から金属を容易に除去できる。従って、シリサイド領域はソース領域／ドレイン領域／ゲート電極表面上のみに自動的に整合して形成される。この自己整合的なシリサイド処理は一般に「サリサイド(salicede)」処理と呼ばれる。
【０００５】
【発明が解決しようとする課題】
浅い接合のソースおよびドレイン領域上でのサリサイド処理による問題点は、この処理によってシリコン表面の一部が消費されることである。金属シリサイドは、アニーリング工程中に化学反応が生じて、堆積した金属がその下にあるシリコンと反応することによって形成される。シリサイド形成領域の接合深さが非常に浅い場合、シリサイドを形成するためのシリコンの量が少なく、非常に薄いシリサイド膜しか形成できない。薄いシリサイド膜は、熱に対して不安定であるとともに、シート抵抗が非常に高くなってしまうことが知られている。
【０００６】
シリサイドコンタクトの厚さを増大させる従来技術の１つに、ドープされたソース領域／ドレイン領域の表面上に余分なシリコンを堆積させる技術がある。ソース領域／ドレイン領域上に堆積した余分なシリコンを、堆積させた金属と反応させることによって、より厚いシリサイド層を形成することが可能である。しかし、この解決方法には欠点がある。なぜなら、余分なシリコンを堆積させることによって、デバイスの性能を低下させることになる、ドーパントのさらなる拡散および他の作用が生じるからである。
【０００７】
図１〜４は、シリサイドで覆われたトランジスタ電極を形成する工程（従来技術）を示す。図１は、典型的なＭＯＳトランジスタ１０の上面からの概略図である。トランジスタ１０は、ゲート電極１２、ソース領域１４およびドレイン領域１６を有する。ソース領域１４およびドレイン領域１６の配置は任意であり、ソース領域１４およびドレイン領域１６をゲート電極１２に対して図１とは反対に配置してもよい。ゲート電極１２は、図において２０で示される部分にて切断して示されている導電性ライン１８に取り付けられている。導電性ライン１８は、例えば、駆動トランジスタ（図示せず）の出力あるいは外部インターフェースに接続される。もう１つの接続ライン２２は、ゲート電極１２を接続パッド２４に接続する。パッド２４は、ゲート電極１２をＩＣ（図示せず）の基板上の他の回路に接続する。
【０００８】
図２は、図１に示されるトランジスタ１０の線Ａ１−Ａによって表される平面に沿って切り取った断面図である。ソース領域１４およびドレイン領域１６は、ソース領域１４とドレイン領域１６との間でゲート電極１２の下にあるチャネル領域２６によって互いに分離されている。典型的には、ソース領域１４、ドレイン領域１６およびチャネル領域２６は共通のシリコン層から形成される。当該分野において周知であるように、ソース領域１４およびドレイン領域１６の特徴は、ドーピング不純物を注入することによって形成される点である。ソース領域１４、ドレイン領域１６およびチャネル領域２６の境界は、点線によって表されている。ゲート電極１２の両側には絶縁ゲートサイドウォール２８が設けられており、その下にゲート絶縁層３０が形成されている。サイドウォール２８および絶縁層３０によって、ゲート電極１２はソース領域１４およびドレイン領域１６から電気的に絶縁される。
【０００９】
図３は、図２のトランジスタ１０を金属層３２で覆った状態を示す。金属層３２の厚さは、ゲート電極１２、ソース領域１４、ドレイン領域１６、サイドウォール２８上ならびにトランジスタ１０の周囲の領域上において実質的に均一である。金属層３２は、ソース領域１４、ドレイン領域１６およびゲート電極１２上にシリサイド表面を形成する目的で、トランジスタ１０上に堆積されている。
【００１０】
図４は、図３のトランジスタ１０において、シリコン表面上にジシリサイド（二珪化物、disilicide)を形成した後の状態を示す。例えばコバルト（Ｃｏ）である金属層３２を一定の温度でゲート電極１２、ソース領域１４およびドレイン領域１６のシリコンと反応させることによってジシリサイドを形成する。ジシリサイドは導電性が高いので、ジシリサイド表面は望ましい状態になっている。即ち、ジシリサイド表面の抵抗は、単結晶シリコンあるいはポリシリコンの電極表面の抵抗より低くなっている。ジシリサイド表面は、導電性ラインおよびビア(vias)等による、ゲート電極１２、ソース領域１４およびドレイン領域１６とのＩＣ相互接続のインピダンスを低減し、ＩＣデバイスの動作を高速化する。
【００１１】
図４に、ゲート電極１２を覆うジシリサイド表面３４、ソース領域１４を覆うジシリサイド表面３６、および、ドレイン領域１６を覆うジシリサイド表面３８が示されている。このようにジシリサイド表面３４、３６および３８を形成する方法の問題点は、処理中に、ゲート電極１２、ソース領域１４およびドレイン領域１６を構成するシリコンの一部を使用しなければならないことである。即ち、ゲート電極１２、ソース領域１４およびドレイン領域１６の表面は、ジシリサイド層３４、３６および３８を形成する際に消費される。ゲート電極１２、ソース領域１４およびドレイン領域１６のシリコンの厚さが約５００Åに近くなると、シリコンの安定性が問題となる。比較的薄いソース領域１４およびドレイン領域１６は、チャネル領域２６のサイズならびにトランジスタ１０全体のサイズを最低限に抑えるために望ましい。このため、薄い領域上におけるサリサイド化の実用は制限されていた。本発明は、比較的薄い領域に対してもシリサイドを適用することができるように、領域のシリコンを消費することなくシリコン領域上にジシリサイド層を形成するべく開発された。
【００１２】
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、（１）ＭＯＳデバイスにおいて浅い接合の領域上に低シート抵抗のシリサイド層を形成できる改良型シリサイド処理を提供し、（２）必要なシリコンの大部分を領域自身以外の供給源から供給することによって表面シリコンの消費量を最低限に抑えつつ、浅い接合のシリコン領域上へのシリサイド層の形成を可能にし、（３）シリサイドに必要なシリコンを、トランジスタ領域上に堆積させたシリサイド層という形で供給し、これにより、領域表面のシリコンの消費を実質的に完全に排除することである。
【００１３】
【課題を解決するための手段】
本発明による、集積回路（ＩＣ）構造は、ＭＯＳトランジスタを製造する際に形成される、異なる厚さの部分を有するシリサイド層で覆われた集積回路（ＩＣ）構造であって、前記ＭＯＳトランジスタが形成される活性領域に絶縁性材料による部分を有する基板と、前記基板上または前記基板内に設けられたシリコン内に不純物を注入して拡散させることによってそれぞれ形成され、且つ前記シリコンに形成されたチャネル領域によって互いに分離されているソース／ドレイン領域と、前記チャネル領域の上方に設けられるゲート絶縁層と、前記ゲート絶縁層上に設けられるゲート電極と、前記ゲート絶縁層上に形成され前記ゲート電極の側面に設けられたゲート絶縁サイドウォールとを有し、前記ゲート絶縁層および前記サイドウォールによって前記ゲート電極と前記ソース領域およびドレイン領域とが互いに分離されている、ゲートと、前記ソース領域、ドレイン領域および前記ゲート電極上において第３の厚さを有するシリサイド層とを備え、前記シリサイド層が、前記ソース領域およびドレイン領域と前記ゲート電極との表面に対してほぼ垂直且つ前記ゲートサイドウォールの表面に対してほぼ平行な平行パスによって、シリサイドを、前記該ソース領域、前記ドレイン領域および前記該ゲート電極上に第１の厚さで、前記ゲートサイドウォールでは第２の厚さで堆積して、堆積されたシリサイド層を等方性除去することによって形成されている。これにより上記目的が達成される。
【００１４】
ある実施形態では、前記第１の厚さは、１００から５００オングストローム（Å）の範囲にあり、前記第２の厚さは、２０Åから１００Åの範囲にあり、前記第３の厚さは、８０Åから４００Åの範囲にある。
【００１５】
ある実施形態では、前記ゲート電極上には、前記平行パスによってシリサイドを堆積させる際に、前記シリサイドが前記サイドウォール上に堆積することを防止して、前記ソース領域およびドレイン領域上に前記シリサイドを選択的に堆積させるために、前記ゲート電極からはみ出したオーバーハング構造が形成されている。
【００１６】
ある実施形態では、前記オーバーハング構造は、２００Åから１０００Åの範囲内の距離だけ前記ゲート電極からはみ出しており、前記第２の厚さは５０Å以下になっている。
【００１７】
ある実施形態では、前記ゲート電極は、前記ゲート絶縁層上のポリシリコン層を含むポリサイド電極であり、前記オーバーハング構造は前記ポリシリコン層上のシリサイド層によって構成されている。
【００１８】
ある実施形態では、前記シリサイド層を形成する金属は、Ｃｏ、Ｔｉ、Ｎｉ、Ｗ、Ｍｏ、Ｔａ、ＴｉとＣｏとの組合せ、ＴｉとＮｉとの組合せからなる群より選択される。
【００１９】
ある実施形態では、前記基板は、前記ＭＯＳトランジスタの周囲に設けられた絶縁性材料からなるフィールド領域を有し、前記フィールド領域には、シリサイド層が設けられていない。
【００２０】
ある実施形態では、前記フィールド領域上には、前記ソース領域、ドレイン領域またはゲート電極上のシリサイド層を前記基板上の他の領域に接続するためのポリサイド導電性ラインが形成されており、前記導電性ラインは、前記フィールド領域上に設けられたポリシリコン層と、前記ポリシリコン層上に設けられたシリサイド層とを有する。
【００２１】
本発明によるＭＯＳトランジスタは、トランジスタが形成される活性領域に絶縁性材料による部分を有する基板と、前記基板上または前記基板内に設けられたシリコン内に不純物を注入して拡散させることによってそれぞれ形成されており、且つ前記シリコンに形成されたチャネル領域によって互いに分離されているソース領域およびドレイン領域と、前記チャネル領域の上方に設けられるゲート絶縁層と、前記ゲート絶縁層上に設けられるゲート電極と、前記ゲート絶縁層上に形成され前記ゲート電極の側面に設けられたゲート絶縁サイドウォールとを有し、前記ゲート絶縁層および前記サイドウォールによって前記ゲート電極と前記ソース領域およびドレイン領域とが互いに分離されている、ゲートと、前記ソース領域上およびドレイン領域上と前記ゲート電極上に、第３の厚さを有するように形成されたジシリサイド（二珪化物）層と、を備え、前記シリサイド層が、前記ソース領域および／ドレイン領域と前記ゲート電極との表面に対してほぼ垂直且つ前記ゲートサイドウォールの表面に対してほぼ平行な平行パスによって、シリサイドを、前記ソース領域、前記ドレイン領域、前記ゲート電極上に第１の厚さで、前記ゲートサイドウォール上に第２の厚さで堆積して、堆積されたシリサイド層を等方性除去をすることによって第３の厚さとされた後に、アニーリング処理されることによって形成されている。これにより上記目的が達成される。
【００２２】
ある実施形態では、前記第１の厚さは、１００Åから５００Åの範囲にあり、前記第２の厚さは、２０Åから１００Åの範囲にあり、前記第３の厚さは、８０Åから４００Åの範囲にある。
【００２３】
ある実施形態では、前記ゲート電極上には、前記平行パスによってシリサイドを堆積させる際に、前記シリサイドが前記サイドウォール上に堆積することを防止して、前記ソース領域およびドレイン領域上に前記シリサイドを選択的に堆積させるために、前記ゲート電極からはみ出したオーバーハング構造が形成されている。
【００２４】
ある実施形態では、前記オーバーハング構造は、概ね２００Åから１０００Åの範囲内の距離だけ前記ゲート電極からはみ出しており、前記第２の厚さは概ね０Åから５０Åの範囲にある。
【００２５】
ある実施形態では、前記オーバーハング構造は、２００Åから１０００Åの範囲内の距離だけ前記ゲート電極からはみ出しており、前記第２の厚さは５０Å以下になっている。
【００２６】
ある実施形態では、前記基板は、前記トランジスタが形成される領域の周囲に設けられた絶縁性材料からなるフィールド領域を有し、前記フィールド領域には、ジシリサイド層が設けられていない。
【００２７】
ある実施形態では、前記フィールド領域上には、前記ソース領域、ドレイン領域またはゲート電極上のジシリサイド層を前記基板上の他の領域に接続するためのポリサイド導電性ラインが形成されており、前記導電性ラインは、前記フィールド領域上に設けられたポリシリコン層と、前記ポリシリコン層上に設けられたシリサイド層とを有する。
【００２８】
ある実施形態では、前記ゲート電極は、前記ゲート絶縁層上のポリシリコン層と前記ポリシリコン層上のシリサイド層とを含むポリサイドゲート電極である。
【００２９】
ある実施形態では、前記基板は、酸化膜層と前記酸化膜層上の単結晶シリコン膜層とを含むＳＩＭＯＸウェハの前記酸化膜である。
【００３０】
本発明による、基板にＭＯＳトランジスタを形成する方法は、ａ）シリコンからなるソース領域およびドレイン領域を前記基板上または前記基板内に形成し、絶縁性サイドウォールを有するゲート電極を前記ソース領域およびドレイン領域の間上に絶縁層を介して形成して、前記サイドウォールおよび前記絶縁層によって、前記ゲート電極と前記ソース領域およびドレイン領域とを互いに電気的に分離する、ステップと、ｂ）前記ソース領域、ドレイン領域およびゲート電極の表面に対してほぼ垂直且つ前記サイドウォールの表面に対してほぼ平行に延びる平行パスによって、前記ソース領域、前記ドレイン領域、前記ゲート電極および前記サイドウォールにシリサイドを供給して、前記ソース領域、前記ドレイン領域、前記ゲート電極上に第１の厚さを有するとともに、前記サイドウォール上では前記第１の厚さ未満である第２の厚さを有するシリサイド層を形成するステップと、ｃ）前記ステップｂ）で堆積させたシリサイド層に対して、等方性エッチングによって前記第２の厚さより大きく且つ前記第１の厚さ未満である所定の厚さ分をエッチングすることにより前記サイドウォール上のシリサイド層を除去し、前記ソース領域、前記ドレイン領域および前記ゲート電極上に第３の厚さのシリサイド層を形成するステップと、を包含する。これにより上記目的が達成される。
【００３１】
ある実施形態では、前記ステップａ）において、前記ゲート電極上に前記ゲート電極からはみ出すオーバーハング構造を形成し、前記ステップｂ）において、前記パスによってシリサイドを堆積させる際に、シリサイドが該サイドウォール上に堆積するのを防止する。
【００３２】
ある実施形態では、前記オーバーハング構造は、２００Åから１０００Åの範囲内の距離だけ前記ゲート電極からはみ出しており、前記第２の厚さは５０Å以下になっている。
【００３３】
ある実施形態では、ｄ）前記ステップｃ）で形成された第３の厚さを有するシリサイド層に対してアニーリングを行うことにより第３の厚さのジシリサイド層を形成するステップをさらに包含する。
【００３４】
ある実施形態では、前記ステップｄ）のアニーリングが、５００℃〜９００℃の範囲内の温度での急速熱アニーリング（ＲＴＡ）である。
【００３５】
ある実施形態では、前記ステップｄ）におけるＲＴＡ処理は１０秒〜５０秒の範囲内の時間で完了する。
【００３６】
ある実施形態では、前記基板は前記トランジスタが形成される領域の周囲に絶縁性材料のフィールド領域を有し、前記ステップｂ）は、前記フィールド領域の表面に対してほぼ垂直に延びる平行パスによって前記フィールド領域上に第１の厚さのシリサイドを堆積させるステップを含み、前記ステップｃ）は、前記ステップｂ）で堆積された前記フィールド領域上の前記シリサイド層に対して、等方性エッチングによって前記第２の厚さより大きく且つ前記第１の厚さ未満である所定の厚さ分を除去し、前記フィールド領域が第３の厚さを有するシリサイド層で覆うステップを含み、ｄ）前記ステップｃ）に次いで、前記フィールド領域上の前記シリサイドに対してアニーリングを行うことによりジシリサイド層を形成するステップと、ｅ）前記ソース領域、ドレイン領域およびゲート電極を含む前記トランジスタの活性領域にマスクを設けるステップと、ｆ）前記フィールド領域から前記ジシリサイド層をエッチングすることにより、前記フィールド領域内のジシリサイドを除去するステップと、をさらに包含する。
【００３７】
ある実施形態では、前記ソース領域、ドレイン領域またはゲート電極を前記基板の他の領域に接続するためのポリサイド導電性ラインが前記フィールド領域上に前記ソース領域、ドレイン領域またはゲート電極の形成と同時に形成されており、前記導電性ラインは前記フィールド領域上のポリシリコン層および前記ポリシリコン層上の第１のシリサイド層を含み、前記ステップｂ）は、前記導電性ラインに対してほぼ垂直に延びる平行パスによって前記フィールド領域上に第１の厚さのシリサイドを堆積させるステップを含み、前記ステップｃ）は、前記ステップｂ）で堆積された前記フィールド領域上の前記シリサイド層に対して、等方性エッチングによって前記第２の厚さより大きく且つ前記第１の厚さ未満である所定の厚さ分を除去し、前記第１のシリサイド層は前記第３の厚さを有するシリサイド層で覆われた状態で残すステップを含み、前記ステップｄ）は、前記フィールド領域の前記ポリシリコン層上の両シリサイド層に対してアニーリングを行うステップを含み、前記ステップｆ）は、前記フィールド領域上の前記第３の厚さのシリサイド層をエッチングして前記第１のシリサイド層を露出させるステップを含む。
【００３８】
ある実施形態では、前記第１の厚さは１００Åから５００Åの範囲にあり、前記第２の厚さは２０Åから１００Åの範囲にあり、前記第３の厚さは８０Åから４００Åの範囲にある。
【００３９】
ある実施形態では、前記ステップｃ）の等方性エッチング処理は、溶液を用いるウェットエッチング処理、または、高圧で塩素含有プラズマを用いるドライエッチング処理によって行われる。
【００４０】
ある実施形態では、前記基板がバルクシリコンによって構成されており、前記ソース領域およびドレイン領域は、前記バルクシリコンに対するイオン注入およびその後の拡散によって形成される。
【００４１】
ある実施形態では、前記ソース領域およびドレイン領域は前記基板上の活性領域の上のエピタキシャルシリコンによって積層構造に形成されている。
【００４２】
ある実施形態では、前記堆積されるシリサイドは、Ｃｏ、Ｔｉ、Ｎｉ、Ｗ、Ｍｏ、Ｔａ、ＴｉとＣｏとの組合せ、ＴｉとＮｉとの組合せからなる群より選択される。
【００４３】
ある実施形態では、前記ゲート電極は、前記ゲート絶縁層上のポリシリコン層および前記ポリシリコン層上のシリサイド層を含むポリサイド電極である。
【００４４】
【発明の実施の形態】
図５および図６は、ＭＯＳトランジスタを製造する際に形成される、異なる厚さのシリサイドで覆われた集積回路構造を形成する工程であって、具体的には図５および図６は、完成したＭＯＳトランジスタのシリサイド化を行う際の工程を示す。本実施形態で用いられるＭＯＳトランジスタは、ＩＣ構造の最も典型的な形態である。従って、「ＩＣ構造」という用語は、概して、製造中のＭＯＳトランジスタのことを指す。
【００４５】
図５は、ＩＣ構造４０の断面図を示す図であり、図２に示される従来技術によるトランジスタ１０の断面図に似ている。ＩＣ構造４０は、トランジスタが形成される活性領域内に絶縁性材料による部分を含む基板４２を有する。典型的に、基板４２は、シリコン酸化物等の酸化物によって形成されている。ＩＣ構造４０は、基板４２上のソース領域４４およびドレイン領域４６を有する。ソース領域４４およびドレイン領域４６は、ドーピング不純物を注入したシリコンから形成される。ドーピング不純物がシリコン内に拡散することにより、ｎ型またはｐ型の半導体材料が形成される。ソース領域４４およびドレイン領域４６はシリコンチャネル領域４８によって互いに隔てられており、また、典型的には共通のシリコン層から形成される。図５においては、ソース領域４４、ドレイン領域４６およびチャネル領域４８の境界を点線で大まかに示す。ＩＣ構造４０はゲートも有する。このゲートは、チャネル領域４８の中央上方に配設されたゲート絶縁層５０と、ゲート絶縁層５０上のゲート電極５２と、ゲート絶縁層５０の上に形成され且つゲート電極５２の側面に設けられたゲート絶縁サイドウォール５４とを含む。ゲート絶縁部（ゲート絶縁層５０およびサイドウォール５４）によって、ゲート電極５２はソース領域４４およびドレイン領域４６から電気的に絶縁される。
【００４６】
図５に示されるＩＣ構造４０は、ＳＩＭＯＸウェハによって形成される。ＳＩＭＯＸは、"Separation by IMplanted OXygen（注入酸素による分離）"の略であり、ソース領域電極４４およびドレイン領域４６のための単結晶シリコンからなる適切な薄さの層を提供する。ＩＣ構造４０の処理には、デバイスが形成される活性領域を互いに分離する工程が含まれる。これは、ソース領域４４およびドレイン領域４６を形成するシリコン層の一部を基板４２に至るまで除去することによって行われる。適切なフォトリソグラフィ工程およびエッチング工程によってゲート電極５２ならびに絶縁層５０および５４を形成し、これにより、活性領域の中央上方にゲートを形成する。本発明の目的において、領域４４および４６をそれぞれソースおよびドレインと呼んでいるのは任意であって、この逆であってもよい。即ち、領域４６をソース領域（ソース電極領域）として、領域４４をドレイン領域（ドレイン電極領域）としてもよいし、また、その逆でもよい。
【００４７】
ＩＣ構造４０は、金属シリサイド層５６も有する。この金属シリサイド層５６は、ソース領域４４、ドレイン領域４６およびゲート電極５２に対してほぼ垂直且つゲートサイドウォール５４に対してほぼ平行に延びる、平行パスを通してシリサイドを堆積させることによって形成される。平行パスの方向を、参照符号５８の一連の矢印によって示す。シリサイド層５６は、領域４４、４６およびゲート電極５２上に第１の厚さ６０で形成されたシリサイドと、ゲートサイドウォール５４上に比較的小さい第２の厚さ６２で形成されたシリサイドとを有する。第１の厚さ６０および第２の厚さ６２は、シリサイド層５６から延びる点線によって示されている。後の処理工程において、第２の厚さ６２より大きく且つ第１の厚さ６０未満である所定の厚さ分のシリサイド層５６を等方性に除去することによって、第３の厚さ６４（この図には図示せず）のシリサイドが、上記ソース領域４４、ドレイン領域４６およびゲート電極５２を覆う状態に形成される。このことによって、ソース領域４４、ドレイン領域４６およびゲート電極５２と各シリサイドとの導電性が向上する。
【００４８】
本明細書において、「平行(collimated)堆積（即ち指向性堆積）」は、ターゲット面に対して垂直なコリメータを介して、供給源から実質的に直線的に材料を供給し堆積させる物理的な堆積として定義される。この種のシリサイド堆積を行う最も一般的な方法は、金属およびシリコンをそれぞれ別々の供給源を用いた、ｅ−ビーム蒸着(e-beamevaporation)を利用した真空蒸着法である。この蒸着法に代えて、レーザー蒸着法、フラッシュ蒸着法、あるいはビームスパッタリングによっても同じ結果が得られる。また別の方法では、ターゲットに向かう材料がターゲット面に対して実質的に垂直になるように、供給源とターゲットとを十分に離しておくことによってコリメーションを図る。一般に、減圧雰囲気で、より均一な指向性堆積（方向が一致する堆積）が行える。従って、直流（ＤＣ）、高周波（ＲＦ）あるいはマグネトロンスパッタリング(magnetronsputtering)と比較して、減圧イオンビームスパッタリングの方が、より良好な平行堆積を行うことができる。
【００４９】
図６は、図５のＩＣ構造４０において、シリサイド層５６が領域４４、４６およびゲート電極５２上において第３の厚さ６４を有する状態を示す。シリサイド層５６に対して等方性エッチングを行った後でも、ソース領域４４、ドレイン領域４６、ゲート電極５２、ならびにＩＣ構造４０の周囲の領域を覆うシリサイド層５６の厚さは実質的に同じである。図５において、サイドウォール５４上の第２の厚さ６２を有する層は、等方性エッチングによって除去される。
【００５０】
好適な実施形態において、ＩＣ構造４０は、第１の金属ジシリサイド層（図示せず）をさらに有する完成したＭＯＳトランジスタである。この第１の金属ジシリサイド層は、ソース領域４４、ドレイン領域４６およびゲート電極５２上に形成され、約第３の厚さ６４を有する。第１の金属ジシリサイド層は、第１の厚さ６０のシリサイド層５６に対して等方性エッチングを用いて所定の厚さ分を除去してアニーリング処理することにより形成される。図５を参照して説明したように、第１の厚さ６０は、領域４４、４６およびゲート電極５２の表面に対してほぼ垂直な平行パス５８を通して、金属シリサイドを堆積させることによって得られる。アニーリング処理を行った後の第１の金属ジシリサイド層は、図６に示されるシリサイド層５６と同様の形態になる。
【００５１】
この完成したトランジスタは、その製造段階において、図５におけるゲートサイドウォール絶縁部５４上に形成され且つ第２の厚さ６２を有する中間金属シリサイド層５６Ｉを有する。図５に示されるように、第２の厚さ６２は、ゲートサイドウォール５４にほぼ平行な平行パス５８を通して、シリサイドを堆積させることによって得られる。中間金属シリサイド層５６Ｉは、所定の厚さ分を、等方性エッチングを行うことによって除去される。図６に示されるように、この所定の厚さは、第２の厚さ６２より大きく且つ第１の厚さ６０未満である。平行堆積と等方性エッチングとによって、ソース領域４４、ドレイン領域４６およびゲート電極５２の選択的なシリサイド化を行うことが可能になる。
【００５２】
ある実施形態においては、ＭＯＳトランジスタ４０はＳＩＭＯＸウェハ上に形成される。ＳＩＭＯＸウェハは、酸化膜層および酸化膜上の単結晶シリコン層を有する。ソース領域４４およびドレイン領域４６は単結晶シリコン層によって形成される。基板４２は酸化膜層によって形成されているので、デバイスの分離状態が改善され、寄生容量が減少し、また、リーク電流が低くなる。
【００５３】
再び図５を参照する。図５に示されるＩＣ構造４０において、第１のシリサイド厚さ６０は概ね１００Å〜５００Åの範囲にあり、第２のシリサイド厚さ６２は概ね２０Å〜１００Åの範囲にある。図６において、第３のシリサイド厚さ６４は、概ね８０Å〜４００Åの範囲にある。
【００５４】
図７〜９は、ゲートオーバーハング構造を用いて、シリサイドで覆われた電極を形成する工程を示す。図７は、ゲート電極５２上にオーバーハング構造７２を有するＩＣ構造４０を示す。オーバーハング構造７２はゲート電極５２からはみ出している。これにより、オーバーハング構造７２に対してほぼ垂直且つゲートサイドウォール５４に対してほぼ平行な平行パスを通してシリサイドを堆積させる際に、シリサイドがゲートサイドウォール５４に堆積することを防止する。
【００５５】
図５と同様に、平行パスの方向は、参照符号５８の矢印で示す。オーバーハング構造７２を追加することによって、ソース領域４４およびドレイン領域４６上へのシリサイドの堆積がより選択的に行える。つまり、シリサイド層５６の第１の厚さ６０は図５の第１の厚さ６０と実質的に同じであるが、図７の第２の厚さ６２はオーバーハング構造７２の使用によって低減されている。オーバーハング構造７２を使用した場合、第２の厚さ６２は概ね０Å〜５０Åの範囲内となる。第２の厚さ６２が低減されているので、所定の厚さのシリサイドを除去するための等方性エッチングも軽減・簡略化される。これにより第３の厚さ６４が大きくなり、結果的に、領域４４、４６およびゲート電極５２上のシリサイド層５６の熱安定性の向上およびシート抵抗の低減が実現する。
【００５６】
図８は、図７のＩＣ構造４０において、等方性エッチングによってシリサイド層５６に対して所定の厚さ分を除去した後の状態を示す。オーバーハング構造７２がゲート電極５２からはみ出している距離を、参照符号７４を付けて点線で図示する。オーバーハング構造７２は、概ね２００Å〜１０００Åの範囲内の距離７４だけゲート電極５２からはみ出している。
【００５７】
図９は、ポリサイドゲート電極オーバーハング構造を示す。ポリサイドゲート電極５２は、ゲート絶縁層５０上のポリシリコン層７６を含む。オーバーハング構造７２は、ポリシリコン層７６上のシリサイド層であるので、ゲート電極５２の導電性はさらに高くなる。シリサイド層の厚さを大きくする程、その表面抵抗が小さくなる。
【００５８】
以下に、オーバーハング構造７２の形成方法を説明する。例えば、ゲート領域を酸化して絶縁層５０を形成する工程およびポリシリコン層７６の堆積を行った後に、ＬＰＣＶＤ（減圧化学蒸着）ブランケット堆積(blanketdeposition)によってタングステンシリサイドを堆積させる。処理中のこの時点で、シリサイド層７２をポリシリコン層７６上に堆積させる。次の処理工程では、フォトマスクを設けて、その後、堆積したゲート電極のためのポリシリコン層７６を底部まで異方性エッチングによって除去する。このエッチング処理においては、ポリシリコン層７６が横方向に僅かにエッチング（サイドエッチング）されるようにエッチング条件を調節する。これは、例えば、ＳＦ6あるいはＮＦ3等のフッ素含有ガスの流量を大きくすることによって行われる。あるいは、環境気圧を大きくしてエッチングの異方性を低下し、または、底部電極のバイアス電圧を小さくすることによって行うことも可能である。最後に、エッチングされた積層構造を酸化し、これにより、サイドウォール５４を形成するとともに、ポリシリコン層７６上およびポリシリコン層７６からはみ出しているオーバーハング構造７２の端部を露出させる。この工程によって、オーバーハング構造７２の端部上に残っている酸化物もまた、オーバーハング７２がゲート電極５２からはみ出す距離７４を大きくする。また、プラズマ増速ＣＶＤおよびスペーサエッチング停止法(spaceretch stop)等によりさらに酸化物を堆積させて、サイドウォール酸化膜５４を形成することも可能である。
【００５９】
図１０〜１２は、図６のシリサイドで覆われた電極を、その後のＩＣプロセスにおけるエッチングから保護するための工程を示す。図１０は、図５および６に図示したＩＣ構造４０の上面図である。ソース領域４４、ドレイン領域４６およびゲート電極５２の下方には基板４２がある。基板４２は、ＩＣ構造４０の周囲に設けられた絶縁性材料のフィールド領域８０を含んでいる。図１１は、図１０に示されるＩＣ構造４０を線Ｂ１−Ｂに沿って切り取った断面図である。図６に示されるように、第３の厚さ６４の金属シリサイド５６は、フィールド領域８０ならびにソース領域４４、ドレイン領域４６およびゲート電極５２の上に形成されている。その後の処理工程において、ソース領域４４、ドレイン領域４６およびゲート電極５２は、図１１に示されるように、マスク８２によって覆われる。
【００６０】
図１０において、斜線で示す領域がマスク８２が設けられるＩＣ構造４０の領域である。ＩＣ構造４０を選択的にエッチングすることによって、フィールド領域８０上のシリサイド５６を全て除去し、マスク８２で覆われたシリサイドを残す。ソース領域４４、ドレイン領域４６およびゲート電極５２上にシリサイド層５６を形成することは、これらの領域および電極の導電性を大きくする上では望ましいものの、フィールド領域８０上にシリサイド層５６があるのは望ましくない。フィールド領域８０は、ＩＣ構造４０を他のＩＣ構造およびＩＣ内のトランジスタから電気的に絶縁するためのものである。意図しない短絡あるいは導電経路がＩＣ構造間で発生するのを防ぐためには、フィールド領域８０上の金属シリサイド層５６を除去しなければならない。
【００６１】
図１２は、図１１に示されるＩＣ構造４０に対して、エッチング処理によりフィールド領域８０からシリサイド層５６を除去し、さらに、マスク８２を除去した後の状態を示す。ソース領域４４、ドレイン領域４６およびゲート電極５２上には、シリサイド層５６が残っている。ＩＣ構造４０がＭＯＳトランジスタである場合、エッチング処理する前には、概ね第３の厚さ６４を有するジシリサイド中間層（図示せず）が図６におけるフィールド領域８０上に存在する。ジシリサイド中間層は、第１の厚さ６０のシリサイド層５６に対して、等方性エッチングによって所定の厚さ分を除去してアニーリングを行うことによって形成される。
【００６２】
図１０に示されるよに、導電性ライン８４は、ゲート電極５２および導電性パッド８６に接続される。このようにすれば、ＩＣ構造４０の電極は、導電性パッド８６および導電性ライン８４を介してＩＣ内の他の領域に接続される。以下に示す例においては、導電性ライン８４は、ゲート電極５２に接続されるが、導電性ライン８４は、ソース領域４４またはドレイン領域４６に接続されてもよい。
【００６３】
図１３は、図１０のデバイスの、線Ｃ１−Ｃの平面に沿って切り取った断面図である。サイドウォール９０は、導電性ライン８４の側面に設けられ、導電性ライン８４を他の部分から電気的に分離する働きを有する。シリサイド層５６は、フィールド領域８０および導電性ライン８４を覆う。シリサイド層５６は、上述した面に対してほぼ垂直な平行堆積によって形成された第１の厚さ６０を有する部分と、サイドウォール９０上の、サイドウォール９０に対してほぼ平行に堆積した第２の厚さ６２を有する部分とを含む。
【００６４】
図１４（ａ）および図１４（ｂ）は、図１３の導電性ライン８４に対して２回のエッチング処理によってフィールド領域８０から不要なシリサイドを除去した状態を示す。
【００６５】
まず、図１４（ａ）において、等方性エッチングをによって、フィールド領域８０および導電性ライン８４の上に、第３の厚さ６４を有するようにシリサイド層５６を部分的にエッチングする。これと同時に、導電性ラインサイドウォール９０上から、第２の厚さ６２を有するシリサイド層を除去する。
【００６６】
次に、領域４４、４６およびゲート電極５２上にマスク８２を設け（図１１参照）エッチングを行うことによって、フィールド領域８０上のシリサイド層５６を除去する。この処理工程では、図１４（ｂ）に示されるように、導電性ライン８４上のシリサイド層５６も除去される。従って、上記処理後の導電性ライン８４は、実質的にシリサイド処理前の状態になる。つまり、上記のシリサイド化処理によってＩＣ構造４０の導電性は増大するものの、接続用導電性ライン８４の導電性は改善されないままである。この導電性ラインに関する問題を解決すべく、本発明は以下に示すポリサイド導電性ラインの利用法を導入する。
【００６７】
図１５は、図１０のＩＣ構造４０において、フィールド領域８０上に、ＩＣ構造４０内のゲート電極をＩＣの他の領域に接続するためのポリサイド導電性ライン９２が設けられている構成を示す。導電性ライン９２は、フィールド領域８０上にある導電性ポリシリコン層９４と、導電性ポリシリコン層９４上に形成されるシリサイド層９６とを含む。図１５に示されるように、導電性ライン９２およびフィールド領域８０は、図１３を参照して先に説明した平行堆積法によって、第１の厚さ６０および第２の厚さ６２を有するシリサイド層５６で覆われている。その後の処理工程において、シリサイド層５６をフィールド領域８０から除去するためにＩＣ構造に対してエッチングを行った後も、シリサイド層９６は導電性ラインポリシリコン層９４上に残る。従って、導電性ライン９２、ソース領域電極４４、ドレイン領域４６およびゲート電極５２を含むＩＣの導電性領域はシリサイド層で覆われ、これにより、導電性が高められる。
【００６８】
図１６（ａ）および図１６（ｂ）は、図１５の導電性ライン９２において、エッチング処理を行ってフィールド領域８０から不要なシリサイドを除去した後の状態を示す。エッチング処理を２回に分けて行って、導電性ライン９２およびフィールド領域８０からシリサイド層５６を除去する。
【００６９】
まず、図１６（ａ）に示されるように、シリサイドの平行堆積と等方性エッチングとを行った結果、シリサイド層９６の上およびフィールド領域８０の上に第３の厚さ６４のシリサイド層５６が形成される。次に、図１６（ｂ）に示されるように、第３の厚さ６４を有するシリサイド層５６を除去するようにエッチング処理を行う。
【００７０】
ＭＯＳトランジスタの製造工程中においてＩＣ構造４０が形成される場合、図１６（ａ）の導電性ライン９２上には金属ジシリサイド層（図示せず）が存在する。この金属ジシリサイド層は、第３の厚さ６４のシリサイドに対してアニーリングを行った結果形成されるものである。図１６（ｂ）に示されるように、フィールド領域８０からシリサイド５６を除去すべくＩＣ構造４０に対してエッチングを行った後も、シリサイド層９６は導電性ラインポリシリコン層９４上に残る。従って、導電性ライン９２、ソース領域４４、ドレイン領域４６およびゲート電極５２を含むＩＣ構造４０の導電性領域はシリサイド層５６および９６で覆われ、これにより、導電性が高められる。つまり、ポリサイド導電性ライン９２には、元のシリサイド層９６が残っている。シリサイド層９６を残すようにポリサイド導電性ライン９２からシリサイド層５６を選択的除去するためには、シリサイド層９６および５６として異なるシリサイド材料を用い、エッチングの選択性が向上するようにエッチングの化学的性質を調節すればよい。
【００７１】
図１７は、ポリサイドゲート電極５２を有するＩＣ構造４０を示す。ポリサイドゲート電極５２は、ゲート絶縁層５０上のポリシリコン層９８およびポリシリコン層９８上のシリサイド層１００を含む。ポリサイドゲート電極５２は、周りのフィールド領域８０上に形成されるシリサイド層５６をフィールド領域８０から除去する際には、ゲート電極５２の上部をマスクで覆う（図１０参照）必要はない。但し、シリサイド層の厚さを大きくすると、その抵抗が小さくなるので、ポリサイドゲート電極５２の導電特性はさらに高くなる。
【００７２】
図１８は、絶縁性材料からなる基板の上に、ＭＯＳトランジスタを形成する工程を示す。
【００７３】
ステップ１２０では、絶縁性材料からなる基板上に集積回路を設ける。ステップ１２２では、基板上にシリコンからなるソースおよびドレイン領域を形成し、絶縁サイドウォールを有するゲート電極をソースおよびドレイン領域間に形成し、また、絶縁性材料をゲート電極の下に形成する。絶縁性材料による絶縁部が、ゲート電極を、ソース領域およびドレイン領域から電気的に分離する。
【００７４】
ステップ１２４では、ソース領域、ドレイン領域およびゲート電極に対してほぼ垂直且つゲートサイドウォールに対してほぼ平行に延びる平行パスを通して、金属シリサイドを堆積させる。トランジスタにシリサイドを選択的に供給することによって、領域および電極上では第１の厚さを有しゲートサイドウォール絶縁性材料上では第１の厚さより小さい第２の厚さを有するシリサイド層を形成する。
【００７５】
ステップ１２６では、等方性エッチングを行うことにより、ステップ１２４で堆積させたシリサイド層に対して第２の厚さより大きく且つ第１の厚さ未満である所定の厚さ分を除去する。このエッチングによって、絶縁性材料のゲートサイドウォール上のシリサイド層が除去され、領域および電極が、第３の厚さを有するシリサイド層で覆われた状態になる。ステップ１２８では、領域および電極表面上にシリサイドを選択的に形成することにより領域および電極の導電性が高められたＭＯＳトランジスタの製品が提供される。
【００７６】
ある実施形態においては、ゲート電極上にオーバーハング構造が形成される。ゲート電極からはみ出しているオーバーハング構造は、オーバーハング構造に対してほぼ垂直且つゲートサイドウォールに対してほぼ平行な平行パスを通してシリサイドを堆積させる際に、シリサイドがゲートサイドウォールに堆積するのを防止する。このようにすれば、ソース領域およびドレイン領域上へシリサイドをより選択的に堆積させることができる。オーバーハング構造は概ね２００Å〜１０００Åの範囲内の距離だけゲート電極からはみ出しており、且つ、第２の厚さ６２は概ね０Å〜５０Åの範囲内となる。
【００７７】
好ましくは、ステップ１２６で形成された第３の厚さを有するシリサイド層に対してアニーリングを行うことにより、概ね第３の厚さを有するジシリサイド層を形成する工程をステップ１２６の後に行う。電極上にシリサイドを選択的に堆積させることにより、ソース領域、ドレイン領域およびゲート電極の表面における導電性が高められる。ジシリサイドの形成は、概ね５００℃〜９００℃の範囲内の温度での急速熱アニーリング（ＲＴＡ）によって行う。ジシリサイドを形成するＲＴＡ処理は、概ね１０秒〜５０秒の範囲内の時間で完了する。
【００７８】
ステップ１２４によるシリサイド層は、コバルトシリサイド等の単一金属シリサイドの均一な層であってもよいし、あるいは、シリサイド化材料による複数の層で構成されていてもよい。例えば、シリサイド層は、Ｔｉシリサイドからなる下側層とＣｏシリサイドからなる上側層とを含み得る。当業者であれば、適切なシリサイド化材料の他の組合せを積層あるいは合金化したものを用いて、半導体電極上にシリサイドコンタクトを形成することが可能である。
【００７９】
アニーリングは、シリサイド化材料が反応してジシリサイドを形成するような温度および時間で行われる。ジシリサイド相シリサイド(disilicide phasesilicide)はＸＳｉ2で表される。但し、Ｘは選択されたシリサイド化材料である。Ｘで表されるシリサイド金属は、Ｃｏ、Ｔｉ、Ｎｉ、Ｗ、Ｍｏ、Ｔａ、ＴｉとＣｏとの組合せ、ＴｉとＮｉとの組合せからなる群より選択される。
【００８０】
上記のＲＴＡの特定温度範囲の下限付近の温度（例えば、５００℃）を用いる場合には、上記範囲内のより高い温度（例えば、９００℃）を用いる場合よりも処理時間が長くなることは容易に理解されるであろう。
【００８１】
基板は、トランジスタの周囲の絶縁性材料によるフィールド領域を有する。ステップ１２４は、フィールド領域に対してほぼ垂直に延びる平行パスを通して、フィールド領域上に第１の厚さの金属シリサイドを堆積させる工程を含む。ステップ１２６は、等方性エッチングによって、ステップ１２４で堆積させたフィールド領域上のシリサイド層に対して第２の厚さより大きく且つ第１の厚さ未満である所定の厚さ分を除去し、フィールド領域を第３の厚さを有するシリサイド層で覆われた状態にする工程を含む。その後の工程では、フィールド領域上のシリサイドに対してアニーリングを行ってジシリサイド層を形成し、ソース領域、ドレイン領域およびゲート電極を含むトランジスタの活性領域にマスクを施し、そして、エッチングによってシリサイド層をフィールド領域から除去する。フィールド領域内のシリサイドを除去することによって、ＩＣに意図しない導電経路が発生するのを防ぐ。
【００８２】
好適な実施形態においては、トランジスタの電極をＩＣの他の領域に接続するポリサイド導電性ラインがフィールド領域上に形成される。導電性ラインは、フィールド領域上に形成されるポリシリコン層と、そのポリシリコン層上に形成される第１のシリサイド層とを含む。ステップ１２４は、導電性ラインに対してほぼ垂直に延びる平行パスを通して、導電性ライン上に第１の厚さの金属シリサイドを堆積させる工程を含む。ステップ１２６は、等方性エッチングによって、ステップ１２４で堆積させた導電性ライン上のシリサイド層に対して、第２の厚さより大きく且つ第１の厚さ未満である所定の厚さ分を除去し、（元々導電性ライン上にあった）第１のシリサイド層が、（指向性堆積によって形成された）第３の厚さのシリサイド層で覆われた状態にする工程を含む。その後の工程には、導電性ラインのポリシリコン層上の両シリサイド層に対してアニーリングを行う工程と、導電性ライン上にある第３の厚さのシリサイド層に対してエッチングを行うことにより第１のシリサイド層を露出させる工程とが含まれる。ソース領域、ドレイン領域、ゲート電極および導電性ラインを含むトランジスタの導電性表面は、シリサイドで覆われたままであり、これにより、導電性が高められる。異なるシリサイド層の選択的な除去は、使用するエッチャントに対して異なる反応性を示す、異なる金属から形成されたシリサイドを用いることによって実現できる。
【００８３】
ステップ１２６の等方性エッチング処理は、溶液を用いたウェットエッチング処理、または、高圧下で塩素含有プラズマを用いたドライエッチング処理によって行える。これにより、サイドウォール上に形成されるポリマの量は最小になる。シリサイド化材料はエッチングされるがシリサイド化材料のシリコン化合物はエッチングされないウェットエッチング、あるいは類似の処理を用いてウェハを選択的にエッチングすることにより、シリサイド化材料の除去が行われる。例えば、チタンシリサイドに適したエッチャントは、ＮＨ4ＯＨ／Ｈ2Ｏ2である。ＨＦの希釈溶液も、チタンシリサイドおよびタンタルシリサイドに対して使用可能である。この第１のエッチング工程で使用されるエッチャントは、本願明細書において「シリサイド化材料エッチャント」と称することもできる。「シリサイド化材料エッチャント」は、表面からシリサイド化材料を除去できる全ての適切なエッチング化合物のことを指す。
【００８４】
ある実施形態において、ソースおよびドレイン領域はバルク基板上に堆積させたバルクシリコンから形成される。また、ソースおよびドレイン領域は、基板を構成するバルクシリコン内のイオン注入およびその後の拡散によって形成されたウェル領域に形成されてもよい。つまり、本発明の方法を、ＳＩＭＯＸウェハではなくバルクシリコン内に製造されたデバイスに対しても適用できる。バルクシリコンウェハ（図示せず）は、適切にドープされたｐ−ウェルあるいはｎ−ウェル領域をシリコン内に有する。従来の処理工程を用いて形成されるフィールド酸化領域によって、活性領域は、互いに分離されるとともにその形状が規定される。図５に示されるようなゲート構造は、チャネル領域４８上の活性領域の中央上方に設けられている。典型的には、ゲートサイドウォール５４を形成する前に、シリコン基板にドーピング材料の微量注入を行うことにより、低濃度（即ちＬＤＤ）接合領域を、デバイスチャネル領域４８近傍に形成する。次に、サイドウォール５４を形成した後、高濃度ドーピング不純物をソース／ドレイン電極領域に注入する。
【００８５】
上記構造の形成に必要な工程の他の詳細については、当業者には周知であり、本願明細書においてこれ以上説明は行わない。バルクシリコンの場合について先に説明した領域と同様に、低濃度ドープ領域も、ＳＩＭＯＸウェハデバイス内に選択的に形成されるが、図５およびその他の図面においては、簡略化のためにこれらの領域を省いている。
【００８６】
他の実施形態においては、ソース領域およびドレイン領域は、酸化物基板上の活性領域の上にあるエピタキシャルシリコンから形成される積層構造に形成される。シリサイド化とソースおよびドレイン領域が基板上に積層されたシリコン内に形成されることによって、領域間のチャネル長を低減し、ひいてはトランジスタを小型化することが可能である。
【００８７】
本発明は、ＲＴＡにおけるシリコンの消費を実質的に排除し、単結晶シリコンの厚さの良好な制御を可能にするものであり、従来技術によるサリサイド化方法の大幅な改良である。これにより、膜厚１００Å〜２００Åオーダーの超薄型ソース／ドレイン接合部を形成することが可能になる。商業的なチップの製造に着手する前に、ソース／ドレイン領域の厚さを制御するための厳密なプロセスを実験によって得るべきである。アニーリングの時間および温度を調節することにより、アニーリングの正確な温度および時間ならびに領域および電極、並びに領域および電極上のシリサイドの所望の厚さを容易に制御できる。
【００８８】
本発明の範囲内で代替的な実施形態が可能である。先にも述べたように、上記の説明はＳＩＭＯＸ基板上に形成されるＭＯＳトランジスタに焦点が絞られているが、本発明は、バルクシリコンに能動デバイスを形成する際にも同等に適している。本発明の範囲内での上記方法に対する他の改変例が当業者には可能である。
【００８９】
【発明の効果】
本発明によると、ＭＯＳデバイスにおいて浅い接合の領域上に低シート抵抗のシリサイド層を形成できる。また、必要なシリコンの大部分を領域自身以外の供給源から供給することによって表面シリコンの消費量を最低限に抑えつつ、浅い接合のシリコン領域上へのシリサイド層の形成が可能となる。さらに、シリサイドに必要なシリコンを、トランジスタ領域上に堆積させたシリサイド層という形で供給し、これにより、領域表面のシリコンの消費を実質的に完全に排除できる。
【図面の簡単な説明】
【図１】シリサイドで覆われたトランジスタ電極を形成する工程を示す図である（従来技術）。
【図２】シリサイドで覆われたトランジスタ電極を形成する工程を示す図である（従来技術）。
【図３】シリサイドで覆われたトランジスタ電極を形成する工程を示す図である（従来技術）。
【図４】シリサイドで覆われたトランジスタ電極を形成する工程を示す図である（従来技術）。
【図５】ＭＯＳトランジスタを製造する際に形成される、異なる厚さのシリサイドで覆われた集積回路構造を形成する工程を示す図である。
【図６】ＭＯＳトランジスタを製造する際に形成される、異なる厚さのシリサイドで覆われた集積回路構造を形成する工程を示す図である。
【図７】ゲートオーバーハング構造を用いて、シリサイドで覆われた電極を形成する工程を示す図である。
【図８】ゲートオーバーハング構造を用いて、シリサイドで覆われた電極を形成する工程を示す図である。
【図９】ゲートオーバーハング構造を用いて、シリサイドで覆われた電極を形成する工程を示す図である。
【図１０】図６に示されるシリサイドで覆われた電極をその後のＩＣプロセスにおけるエッチングから保護する工程を示す図である。
【図１１】図６に示されるシリサイドで覆われた電極をその後のＩＣプロセスにおけるエッチングから保護する工程を示す図である。
【図１２】図６に示されるシリサイドで覆われた電極をその後のＩＣプロセスにおけるエッチングから保護する工程を示す図である。
【図１３】図１０のデバイスの線Ｃ１−Ｃの平面に沿って切り取った断面図である。
【図１４】（ａ）は、２回のエッチング処理を行ってフィールド領域から不要なシリサイドを除去した後の、図１３の導電性ラインを示す図である。
（ｂ）は、２回のエッチング処理を行ってフィールド領域から不要なシリサイドを除去した後の、図１３の導電性ラインを示す図である。
【図１５】ＩＣ構造内の電極をＩＣの他の領域に接続するためのポリサイド導電性ラインがフィールド領域上に形成されている、図１０のＩＣ構造即ちＭＯＳトランジスタを示す図である。
【図１６】（ａ）は、エッチング処理を行ってフィールド領域から不要なシリサイドを除去した後の、図１５の導電性ラインを示す図である。
（ｂ）は、エッチング処理を行ってフィールド領域から不要なシリサイドを除去した後の、図１５の導電性ラインを示す図である。
【図１７】ポリサイドゲート電極を有するＩＣ構造即ちＭＯＳトランジスタを示す図である。
【図１８】絶縁性材料からなる基板の上に、ＩＣ構造であるＭＯＳトランジスタを形成する方法の工程を示す図である。
【符号の説明】
４０  ＩＣ構造
４２  基板
４４  ソース領域
４６  ドレイン領域
４８  チャネル領域
５０  ゲート絶縁層
５２  ゲート電極
５４  ゲート絶縁サイドウォール
５６  金属シリサイド層
５８  平行パス
７２  オーバーハング構造
７６  ポリシリコン層
８０  フィールド領域
８２  マスク
８４  導電性ライン
８６  導電性パッド
９０  導電性ラインサイドウォール
９２  ポリサイド導電性ライン
９４  導電性ラインポリシリコン層
９６  シリサイド層
９８  ポリシリコン層
１００  シリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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