(57)【特許請求の範囲】
【請求項１】
読取り／書込みメモリにおいて、複数個のメモリセルが設けられており、書込み動作又は読取り動作の何れか行われるべきであるかを表す書込みイネーブル信号を受取るための書込みイネーブル入力端が設けられており、アドレス信号を受取るための複数個のアドレス端子が設けられており、前記アドレス信号に従ってメモリセルを選択するデコーダが設けられており、前記アドレス端子におけるアドレス信号の受領に応答してサイクルを開始させる手段が設けられており、前記開始手段による前記サイクルの開始から遅延された時間において前記デコーダをディスエーブルさせるタイムアウト回路が設けられており、前記タイムアウト回路が、前記開始手段に結合された入力端と第一遅延時間の後に前記入力端における入力に応答する出力端とを具備しておりリセット可能な第一複数個の遅延ゲートからなる第一遅延段、前記開始手段に結合された入力端と第二遅延時間の後に前記入力端における入力に応答する出力端とを具備しておりリセット可能な第二複数個の遅延ゲートからなる第二遅延段、タイムアウト信号を発生する出力回路、を有しており、前記開始手段から出力される開始パルスの前端に応答して前記第一及び第二遅延段をリセットし且つ前記開始パルスの後端に応答して前記デコーダをイネーブルさせ、且つ前記出力回路が、前記第一及び第二遅延段の出力端へ結合された入力端と前記書込みイネーブル入力端へ結合された制御入力端とを具備しており、前記出力回路が前記制御入力端に入力される前記書込みイネーブル信号に応答して読取り動作において前記第一遅延段に応答し且つ書込み動作において前記第二遅延段に応答して前記タイムアウト信号を発生し前記タイムアウト信号に応答して前記デコーダをディスエーブルさせることを特徴とするメモリ。
【請求項２】
請求項１において、前記第一遅延時間が前記第二遅延時間よりも短いことを特徴とするメモリ。
【請求項３】
請求項１において、前記開始手段がアドレス遷移検知回路を有することを特徴とするメモリ。
【請求項４】
請求項３において、前記開始手段が、更に、データ遷移検知回路を有することを特徴とするメモリ。
【請求項５】
請求項３において、前記開始手段が、前記アドレス遷移検知回路へ結合したセット入力端を具備するラッチを有することを特徴とするメモリ。
【請求項６】
請求項５において、前記ラッチが、前記タイムアウト回路の出力回路から前記タイムアウト信号を受取るリセット入力端を有することを特徴とするメモリ。
【請求項７】
請求項６において、前記ラッチの出力端が、前記アドレス検知回路が前記アドレス端子における遷移を検知することに応答して前記デコーダをイネーブルさせるために前記デコーダへ結合されるイネーブル信号を供給することを特徴とするメモリ。
【請求項８】
請求項７において、前記イネーブル信号が、前記ラッチがそのリセット入力端において前記タイムアウト信号を受取ることに応答してディスエーブルされることを特徴とするメモリ。
【請求項９】
請求項１乃至８の内のいずれか1項において、前記遅延ゲートの各々が、一対の入力端を具備するＮＡＮＤゲートと、前記ＮＡＮＤゲートの出力端へ結合された入力端を具備するインバータと、前記ＮＡＮＤゲートの出力端と基準電圧との間に結合されたコンデンサとを有しており、前記ＮＡＮＤゲートの一対の入力端が前記遅延ゲートの一対の入力端を構成しており且つ前記インバータの出力端が前記遅延ゲートの出力端を構成していることを特徴とするメモリ。
【請求項１０】
読取り／書込みメモリ用のタイムアウト制御回路において、入力端を具備すると共にメモリサイクルの開始に応答して発生されるリセットパルスを受取るリセット入力端を具備しており且つ前記リセットパルスを受取ることのない第一遅延期間の後に前記入力端における入力信号に応答して第一出力信号を供給する出力端を具備しておりリセット可能な第一複数個の遅延段からなる第一遅延段が設けられており、入力端を具備すると共に前記リセットパルスを受取るリセット入力端を具備しており且つ前記リセットパルスを受取ることのない第二遅延期間の後に前記入力端における入力信号に応答して第二出力信号を供給する出力端を具備しておりリセット可能な第二複数個の遅延ゲートからなる第二遅延段が設けられており、前記メモリの読取り又は書込みの動作の何が行われるべきであるかを表す書込みイネーブル信号を受取るための書込みイネーブル入力端が設けられており、メモリサイクルを開始させるパルス形態の開始信号に応答してタイムアウトパルスを供給する手段が設けられており、前記供給する手段は前記第一及び第二遅延段へ結合されると共に前記書込みイネーブル入力端へ結合されており、前記開始信号の前端に応答して前記リセットパルスを発生して前記第一及び第二遅延段をリセットし且つ前記開始信号の後端に応答して前記メモリを完全にイネーブル状態とさせ、前記書込みイネーブル入力端に入力される前記書込みイネーブル信号が読取り動作を表すことに応答して前記タイムアウトパルスの期間が前記第一遅延期間に応答し、且つ前記書込みイネーブル信号が書き込み動作を表すことに応答して前記タイムアウトパルスの期間が前記第二遅延期間に対応して前記メモリサイクルを終了させることを特徴とする回路。
【請求項１１】
請求項１０において、更に、前記メモリのアドレス端子へ結合されており前記アドレス端子における遷移を検知し且つそれに応答してアドレス遷移信号を発生するアドレス遷移検知回路が設けられており、且つ前記アドレス遷移信号に応答して前記開始信号を発生する手段が設けられており、前記第一及び第二遅延段の前記リセット入力端は前記アドレス遷移検知回路へ結合しており従って前記アドレス遷移検知回路が前記アドレス端子において遷移を検知したことを前記リセット信号が表すことを特徴とする回路。
【請求項１２】
請求項１１において、更に、前記メモリのデータ端子へ結合されており前記データ端子における遷移を検知し且つそれに応答してデータ遷移信号を発生するデータ遷移検知回路が設けられており、且つ前記発生手段が、更に、前記データ遷移信号に応答して前記開始信号を発生し、前記第一及び第二遅延段の前記りせっと入力端は前記データ遷移検知回路へ結合しており従って前記データ遷移検知回路が前記データ端子において遷移を検知したことを前記リセット信号が表すことを特徴とする回路。
【請求項１３】
請求項１０乃至１２の内のいずれか1項において、前記遅延ゲートの各々が、一対の入力端を具備するＮＡＮＤゲートと、前記ＮＡＮＤゲートの出力端へ結合された入力端を具備するインバータと、前記ＮＡＮＤゲートの出力端と基準電圧との間に結合されたコンデンサとを有しており、前記ＮＡＮＤゲートの一対の入力端が前記遅延ゲートの一対の入力端を構成しており且つ前記インバータの出力端が前記遅延ゲートの出力端を構成していることを特徴とするメモリ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体メモリ回路に関するものであって、更に詳細には、半導体メモリ回路のタイミング及び制御の技術に関するものである。
【０００２】
【従来の技術】
例えば種々のタイプのランダムアクセスメモリ（ＲＡＭ）及びリードオンリメモリ（ＲＯＭ，ＰＲＯＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭ）などのような多くの従来のメモリは、スタチックモードで動作することが意図されており、その場合クロック信号を必要とすることなしに、メモリに対してアクセスを与えることにより所望のメモリ位置へアクセスを行なう。ほとんどのスタチックメモリの場合、最大サイクル時間は特定されることはなく（この点、例えばダイナミックＲＡＭなどのようなダイナミックメモリと対比される）、従ってメモリは、アドレスにおける変化が発生する度に応答しなければならない。この様な動作が行なわれる一つの態様は、「完全な」スタチックメモリを与えることによるものであり、その場合、メモリ内の全ての回路は、該チップがイネーブルされている限り、動作状態であり、例えば、アドレスがスタチックにデコードされ、従ってアドレスピンにおける値は継続的にデコードされる。
【０００３】
しかしながら、この様なメモリを使用する最近のコンピュータシステムにおいては、メモリの電力散逸が懸念材料となっている。完全にスタチックなメモリの場合、全ての内部回路は常に動作状態にあるので、同様の寸法を有するダイナミックメモリよりも著しく多量の電力を散逸する。従って、多くの従来のスタチックメモリは、例えばスタンバイモードなどのような低パワーモードを有しており、その場合に、メモリの内容は維持されるが、周辺回路はディスエーブルされ著しく電力を節約する。
【０００４】
あるスタチックメモリがこの様な低電力モードの状態に入る一つの従来の態様は、通常、アドレス又は入力遷移検知回路と結合して「タイムアウト」回路を使用することによるものである。この様なメモリ内のタイムアウト回路は、前のメモリ動作の開始以後所定の時間期間が経過した後に、メモリ内のある周辺的な機能をディスエーブルさせ、アドレス遷移検知回路はイネーブル状態に維持され、アドレスの変化（即ち、新たなメモリサイクルがイネーブルされている）を検知すると内部信号を発生し、且つ該メモリを再度イネーブルさせる。
【０００５】
図１を参照すると、スタチックＲＡＭ装置において使用されている従来のタイムアウト回路１００が示されている。タイムアウト回路１００は、多数のアドレス遷移検知回路（不図示）からラインＡＴＤｎ  ＿上で入力を受取り、且つデータ遷移検知回路（不図示）からラインＤＴＤ＿上で入力を受取る。ラインＡＴＤｎ  ＿上の入力はＮＡＮＤゲート１００により加算され且つインバータ１０３により反転され且つＮＡＮＤゲート１０４の一方の入力端へ供給される。ＮＡＮＤゲート１０４は、更に、他方の入力端においてラインＤＴＤ＿を受取る。ＮＡＮＤゲート１０４の出力端はプシュプルドライバへ接続されており、そのプシュプルドライバは、Ｐチャンネルトランジスタ１０５と、Ｐチャンネルトランジスタ１０７と、Ｎチャンネルトランジスタ１０６とを有しており、それらのソース−ドレイン経路はＶｃｃと接地との間に直列接続されている。トランジスタ１０５及び１０７のゲートは、ＮＡＮＤゲート１０４の出力を受取り、且つＰチャンネルトランジスタ１０７のゲートは接地接続されており、以下に説明する如く、抵抗要素として機能している。トランジスタ１０６及び１０７のドレインはインバータ１０９の入力端へ接続されており、インバータ１０９はその出力端においてラインＴＯを駆動し、ラッチ用Ｐチャンネルトランジスタがトランジスタ１０５のドレインとインバータ１０９の入力端との間に接続されており、且つそのトランジスタのゲートはインバータ１０９の出力端へ接続されている。注意すべきことであるが、この従来の回路は、プレチャージ制御回路１１０がＮＡＮＤゲート１０２の出力を受取り且つそれに応答してラインＰＣ上にプレチャージ信号を供給することにより示される如く、メモリの他の部分へアドレス遷移の存在を通信即ち伝送することが可能である。
【０００６】
動作について説明すると、ディスエーブルされた条件における始めにおいて、全てのラインＡＴＤｎ  ＿及びＤＴＤ＿は高状態であり、そのことはＮＡＮＤゲート１０４の出力端を低論理レベルへセットし、トランジスタ１０５及び１０７を介してインバータ１０９の入力端を高状態へプルし且つラインＴＯを低状態にセットする。この状態において、ラインＴＯは、回路１００が組込まれているメモリの残部に対して、例えばデコーダ、センスアンプ、書込みドライバなどのような周辺回路のうちのあるものをディスエーブルさせることが可能であることを表わし、しかしながら、この条件下においてある回路は活性化された状態に維持され、その様な回路は出力ドライバ、及び多分メモリのビットラインに対しての平衡化及びプレチャージ装置などである。メモリ動作の開始と共に、ラインＡＴＤｎ  ＿及びラインＤＴＤ＿のうちの一つ又はそれ以上が低論理レベルへ移行し、ＮＡＮＤゲート１０４の出力を高論理レベルへ移行させる。このことは、トランジスタ１０６をターンオンさせ、インバータ１０９の入力端を低状態へプルし、且つラインＴＯ上に高レベルを発生させる。遷移検知回路は、遷移の検知によりパルスを発生するので、パルスの終了と共に、ＮＡＮＤゲート１０４の出力は低論理レベルへ復帰し、トランジスタ１０５をターンオンさせると共にトランジスタ１０６をターンオフさせる。しかしながら、トランジスタ１０７により与えられる抵抗のために、インバータ１０９は、遷移検知パルスが終了した後ある遅延時間までは、その入力端における高論理レベルを検知することはない。この遅延時間が経過すると、インバータ１０９の入力端は高状態へプルされ、ラインＴＯを低論理レベルへ復帰させ、タイムアウト状態をメモリの残部へ通信する。
【０００７】
タイムアウト回路１００又はその他の従来のタイムアウト回路に対する時間遅延の選択は、メモリにおいて達成される電力の節約の量を決定する。サイクルの開始時からのタイムアウト遅延が所望の動作の完了が発生するように十分に長いものであることが必須であり、不正確なデータの読取り又は書込みにおいて時期早尚なタイムアウトが発生する場合がある。しかしながら、動作の完了後可及的速やかにメモリのタイムアウトが発生することが望ましい。なぜならば、そうすることにより、最大の平均的電力節約をうることが可能だからである。
【０００８】
しかしながら、異なったタイプのサイクルは、タイムアウトが発生する前に、それらの動作を行なうために異なった時間期間を必要とする。例えば、書込み動作は、通常、多くの最近のメモリにおいては、読取り動作よりも時間がかかる。従って、書込み動作が完了するような時間となるまでタイムアウトを発生させることができないので、最悪の場合の動作に基づいて従来のメモリはタイムアウト時間を選択している。その結果、選択された最悪の場合のタイムアウト遅延期間は、読取り動作において不必要な電力散逸を発生させる結果となる。
【０００９】
【発明が解決しようとする課題】
本発明の１目的とするところは、各タイプのメモリサイクルに対しタイムアウト遅延期間を最適化したメモリを提供することである。本発明の別の目的とするところは、書込みサイクルにおけるよりも読取りサイクルにおいてより速くタイムアウトするメモリに対するタイムアウト回路を提供することである。本発明の更に別の目的とするところは、書込み動作に対するものとは別に読取り動作に対してタイムアウト遅延を確立するタイムアウト回路を提供することである。本発明の更に別の目的とするところは、データ遷移に応答して、タイムアウト書込み動作の後に周辺装置の早期のイネーブル動作を可能とする技術を提供することである。
【００１０】
【課題を解決するための手段】
本発明はタイムアウト制御回路内に組込むことが可能であり、タイムアウト信号の発生において第一及び第二遅延経路が使用される。読取り動作又は書込み動作の何れが行なわれているかに依存して第一及び第二遅延経路の間で選択を行なう回路が設けられており、読取り動作は書込み動作よりも一層速くタイムアウトする。その結果、何れの動作にも悪影響を与える危険性なしに、電力における著しい減少を得ることが可能である。
【００１１】
【実施例】
図２を参照すると、本明細書に記載する本発明の好適実施例を組込んだ集積回路メモリ１のブロック図が示されている。メモリ１は、集積回路メモリであり、例えば、２２０即ち１，０４８，５７６個の格納位置乃至はビットを持ったスタチックランダムアクセスメモリ（ＳＲＡＭ）である。この実施例におけるメモリ１はワイドワード即ち幅広ワードメモリであり、各々が８ビットの２１７即ち１２８ｋ個のアドレス可能な位置として組織化されている。従って、例えば、読取り動作において、メモリ位置のうちの一つへアクセスすると、８個のデータビットが８個の入力／出力端子ＤＱに表われる。この実施例においては、メモリ１の電気的構成は１０２４個の行と１０２４個の列とから構成されており、各通常のメモリ動作において８個の列がアクセスされる。
【００１２】
メモリ１のこの実施例においては、メモリアレイは８個のサブアレイ１２０  乃至１２７  に分割されており、その各々は１０２４個の行と１２８個の列とを有している。メモリ１は、ユニークなメモリアドレスを特定するために必要とされる１７個のアドレスビットを受取るために１７個のアドレス端子Ａ０乃至Ａ１６を有している。従来の態様において、これらの１７個のアドレス端子からの信号はアドレスバッファ（不図示）によりバッファされる。この様なバッファ動作の後に、これらのアドレス端子のうちの１０個のアドレス端子（Ａ７乃至Ａ１６）に対応する信号が行デコーダ１４により受取られ、行デコーダ１４により付勢されるべき１０２４個の行のうちの一つを選択する。
【００１３】
図２は、互いの、且つ行デコーダ１４に対してのサブアレイ１２の相対的な物理的位置を模式的に示している。本明細書において後に詳細に説明する如く、サブアレイ１２内の一行のメモリセルの選択は行ラインにより行なわれ、そのうちの一つが端子Ａ７乃至Ａ１６における行アドレスの値に従って行デコーダ１４から駆動される。図２に示した如き構成においては、行デコーダ１４は中央に位置されており、サブアレイ１２はその両側に配置されており、最大桁列アドレスビット（本実施例におけるアドレス端子Ａ６）も行デコーダ１４によりデコードされることが望ましく、従ってその行ラインはこの最大桁列アドレスビットに従って、中央に位置された行デコーダ１４の一方の側においてのみ付勢させることが可能である。一つの行ラインの付勢は、従来の態様で、メモリセルの内容をそれらの対応するビットラインへ接続させる。センス／書込み回路１３は、外部的に供給された入力データを選択されたメモリセルへ送給するために、サブアレイ１２内のビットライン上のデータ状態を検知し且つ格納するために設けられている。注意すべきことであるが、本発明に基づいて、メモリ１内においてセンス／書込み回路１３の多数の従来の構成及び配列を有するものを使用することが可能であり、この様な構成は、各ビットライン対に対し１個のセンスアンプを割当てるもの、又は複数個のビットライン対に対して１個のセンスアンプを割当て列アドレスに従って列デコーダ１８によりどのビットライン対が選択されるかを検知するものなどを包含している。更に、別々の書込み経路及び書込み回路を設けることも可能である。
【００１４】
活性動作期間中に消費される電力を減少させるために、本実施例においては、サブアレイ１２のうちの一つのみが各活性サイクル期間中に付勢された状態に維持されるのみであり、付勢状態に維持されるサブアレイ１２の選択は所望のメモリアドレス（即ち、列アドレスのうちの３個のビット）により決定される。このことは、サブアレイ１２の間、及び行デコーダ１４とサブアレイ１２３  及び１２４  との間に設けられているリピータ１６により行なわれる。リピータ１４は、選択された行ラインの付勢された状態をパスし、選択されたサブアレイ１２に対して選択された行ラインの付勢された状態をラッチし、且つ選択されなかったサブアレイ１２に対する行ラインを脱付勢化させる。この構成は、アクセスされたメモリ位置の８個の全てのビットが同一のサブアレイ１２内に位置されることを必要とする。
【００１５】
注意すべきことであるが、本発明の目的上、アクセスされたメモリ位置の８個のビットが同一のサブアレイ１２内に位置されること、又はラッチされたリピータ１６がサブアレイ１２の間に設けられることを必ず必要とするものではない。１９９０年９月２６日付で出願され本願出願人に譲渡されている米国特許出願第５８８，５７７号においては、この様な構成は、ワードライン又は複数個のメタルレベル構成のタイムアウトに付随する欠点を発生することなしに、活性電力散逸を減少させるので、好適なものである。
【００１６】
残りの７個のアドレス端子（Ａ０乃至Ａ６）に対応する信号は列デコーダ１８により受取られ、リピータ１４を制御して、ラインＲＳＴ０乃至ＲＳＴ７によりサブアレイ１２のうちの一つの選択状態を維持する。列デコーダ１８は、更に、従来の態様で、列アドレス値の残部に応答して、選択されたサブアレイ１２内の所望の列を選択する。行デコーダ１４及び列デコーダ１８に対してアドレス値を送給するために単一のラインが示されているが、多くの従来のメモリにおける如く、デコード動作を簡単化するために、各アドレスビットの真値及び補元値の両方を交互にアドレスバッファからデコーダへ送給することが可能である。
【００１７】
更に、本発明のこの実施例に基づくメモリ１においては入力／出力回路２８が設けられており、それは、８ビット出力バス２０及び８ビット入力バス３８を介して列デコーダ１８と連結されており、且つそれは、更に、入力／出力端子ＤＱ、書込みイネーブル端子Ｗ＿及び出力イネーブル端子ＯＥと連結されている。入力／出力回路２８は、メモリ１へ供給されるアドレス値に従って選択されるメモリセルと入力／出力端子ＤＱとの間の通信を与え且つ制御するための従来の回路を有しているが、その詳細な説明は割愛する。注意すべきことであるが、入力／出力幅に関して、且つ共通の入力／出力端子の代わりに専用のものを有するメモリ１のその他の多くの変形例のものも本発明を利用することが可能である。
【００１８】
メモリ１は、更に、タイミング制御回路２２を有しており、それは従来の態様で、メモリサイクル期間中にメモリ１の種々の部分の動作を制御する。注意すべきことであるが、タイミング制御回路２２は、通常、図２により示唆される如く、回路の特定のブロックではなく、一般的には、メモリ１内の種々の部分の動作を制御するためにメモリ１内に分散されている。タイミング制御回路２２は、例えば、メモリ１の動作をイネーブルさせ且つディスエーブルさせる端子ＣＥからの信号を受取る。図２に示した如く、タイミング制御回路２２からのラインＳＥＬは、上掲した米国特許出願第５８８，５７７号に記載される如く、その制御のためにリピータ１６へ接続されている。
【００１９】
更に注意すべきことであるが、あるスタチックメモリの場合には、タイミング制御回路２２、及び例えば列デコーダなどのようなその他の回路ブロックが、アドレス遷移検知回路２６に従って応答し、アドレス端子Ａ０乃至Ａ１６における遷移に応答して、メモリ１の動作をダイナミックに制御する。１９９０年１０月２２日付で出願され本願出願人に譲渡されている米国特許出願第６０１，２８７号は、アドレス遷移検知回路２４として使用することの可能なアドレス遷移検知回路、及びアドレス端子Ａ０乃至Ａ１６において受取られるアドレス信号のバッファ動作に対する適用を記載している。注意すべきことであるが、アドレス遷移検知に基づくこの様な制御は、後に説明する如く、ビットラインのプレチャージ及び平衡化を制御するために本発明のこの実施例において好適なものである。更に注意すべきことであるが、米国特許出願第５８８，５７７号に記載される如く、１サイクル内においてダイナミックに行なわれるリピータ１６を制御するためのアドレス遷移検知の使用も好適である。
【００２０】
アドレス遷移検知回路２６に加えて、メモリ１００はデータ遷移検知（ＤＴＤ）回路２７を有している。ＤＴＤ回路２７は、入力／出力端子ＤＱの各々へ接続された入力端を有すると共に、書込みイネーブル端子Ｗ＿へ接続された制御入力端を有している。ＤＴＤ回路２７の出力は列デコーダ１８へ送給され、且つ以下に説明する如く、タイミング及び制御回路２２へも送給される。ＤＴＤ回路２７はＡＴＤ回路２６と同様に構成されており、且つ書込み動作期間中（端子Ｗ＿によりＤＴＤ回路２７に対して表示される）入力／出力端子ＤＱの何れかにおける遷移を検知することに応答して、ラインＤＴＤ上にその出力端においてパルスを供給する。
【００２１】
メモリ１は、更に、パワーオンリセット回路２４を有している。パワーオンリセット回路２４は、電源端子Ｖｃｃからバイアス電圧を受取り（勿論、不図示の接続によりメモリ１のその他の部分も同様に受取る）、且つメモリ１が初期的にパワーアップした後にＶｃｃ電源が十分なレベルに到達したことを表わす信号をラインＰＯＲ上に発生し、メモリ１の一部が中間の、即ち不所望な状態にパワーアップすることを防止する。以下に説明し、且つ１９９０年８月１７日付で出願され且つ本願出願人に譲渡されている米国特許出願第５６９，０００号に記載される如く、パワーオンリセット回路２４は、同様に、図２におけるタイミング制御回路２２へのラインＰＯＲの接続により示唆される如く、メモリ１のその他の部分も制御することが可能である。上掲した米国特許出願第５６９，０００号もパワーオンリセット回路２４の好適な構成を記載しているが、本発明の目的のためには、従来のパワーオンリセット回路を使用することも可能である。
【００２２】
上述した如く、電力消費を減少させるために、本実施例に基づくメモリ１は、３個の最大桁列アドレスビットに基づいて選択される８個のサブアレイ１２のうちの一つのみを付勢する。本実施例においては、リピータ１６がサブアレイ１２の間、及び、行デコーダ１４とサブアレイ１２３  及び１２４  の各々との間に設けられており、該リピータ１６は、付勢された行ラインを選択されたサブアレイ１２内に維持し、且つ、所定の時間期間の後に、他のサブアレイ１２内の行ラインを脱付勢化させる。この様に、列アドレス（特に、３個の最大桁ビット）がワードラインの印加を制御し、従って選択されたサブアレイ１２内のワードラインのその部分のみが全体的なメモリ動作サイクルに対して付勢される。列デコーダ１８は、更に、列アドレスの残りのビットの値に従って、選択されたサブアレイ１２内の１２８個の列のうちから８個の列を選択する。本実施例においては、且つ、活性電力消費を減少させる目的のために、所望のメモリビットと関連する選択されたサブアレイ１２内のセンス／書込み回路１３のみが付勢される。列デコーダ１８によりその様にして選択されたセンス／書込み回路１３がそれぞれの場合に応じて、バス２０又はバス３８を介して、入力／出力回路２８と通信状態とされ、それにより、選択されたメモリセルからのデータの読取り又はそのセルへのデータの書込みを従来の態様で行なうことが可能である。上掲した米国特許出願第５８８，５７７号は、リピータ１６の構成及び動作に関する詳細な説明を与えている。
【００２３】
勿論、メモリ１の変形例を本明細書に記載した発明と共に使用することが可能である。この様な変形例としては、バイワン（ｂｙ−ｏｎｅ）メモリがあり、その場合、通常の動作において、単一のビットが入力又は出力される。更に、各サブアレイが入力／出力端子のうちの一つと関連するワイドワードメモリ、及びアレイ全体が通常動作期間中に付勢されるメモリなども使用することが可能である。勿論、上述した如く、例えばダイナミックＲＡＭ、ＥＰＲＯＭ、埋め込み型メモリ、二重ポートＲＡＭ、ＦＩＦＯなどのようなその他のタイプのメモリであって、その各々がそれら自身の構成を有するものに対しても本発明を適用することが可能である。
【００２４】
更に注意すべきことであるが、サブアレイ１２のその他の物理的及び電気的構成を、本発明と共に使用することも可能である。例えば、２個の行デコーダ１４をメモリ１内に組込むことが可能であり、その各々がメモリの半分の部分に対する行ライン信号の印加を制御することが可能である。１個又はそれ以上の行デコーダ１４を、図２に示した如く中間に配置する代わりに、それと関連するサブアレイ１２の一方の端部に沿って位置させることも可能である。特定のメモリ構成及び製造プロセスに対する特に興味のあるパラメータに従って、当業者が、メモリ１の特定のレイアウトを決定することが可能であることは勿論であり、本発明の技術的範囲を逸脱するものではない。
【００２５】
図３を参照すると、メモリ１のタイムアウトを制御するタイミング制御回路２２の一部が詳細に示されている。各々がアドレス入力Ａ０乃至Ａ１６の一つと関連する遷移を表わすラインＡＴＤｎ  が、ＮＯＲゲート４０の入力端へ送給され、ＮＯＲ４０の出力は、ラインＡＴＤ＿を介してＮＡＮＤゲート４４の一方の入力端及びインバータ４１へ送給される。インバータ４１の出力端はラインＡＴＤへ接続されており、ラインＡＴＤは、遅延段４２を介して、ＮＡＮＤゲート４４の別の入力端へ接続されると共にＮＯＲゲート４６へ接続されている。従って、ラインＡＴＤ及びＡＴＤ＿は、アドレス端子の一つ又はそれ以上における遷移の検知に応答して１個のパルスを送給し、一方、図示していないが、ラインＡＴＤ及びＡＴＤ＿は、この様な遷移に応答してイネーブルされるべきメモリ１内の他の箇所におけるその様な機能部へ連結させることが可能である。ＮＡＮＤゲート４４に対する第三の入力はチップイネーブル端子ＣＥからのものであり、それは高論理状態を受取る場合に、メモリ１をイネーブルさせる。ＮＡＮＤゲート４４の出力端は、ラインＡＤ＿を介して、以下に更に詳細に説明する如く、タイミング制御回路２２内のタイムアウト制御の残部へ１個のパルスを送給する。
【００２６】
ラインＤＴＤはデータ遷移検知回路２７から延在しＮＯＲゲート４６の別の入力端へ接続されると共にＮＡＮＤゲート４８の一方の入力端へ接続されている。ラインＡＴＤとラインＤＴＤとのＮＯＲ処理を実施するＮＯＲゲート４６の出力端は、ラインＲＥＳＥＴ＿を介してタイムアウトパルス発生器回路５０へ接続されており、その構成及び動作について以下に詳細に説明する。
【００２７】
ＮＡＮＤゲート４８の他方の入力端は、インバータ４７により反転された後に、ラインＡＴＤを受取る。ＮＡＮＤゲート４８は、その出力端において、ラインＳＥＴＰＬＳを制御し、それはＮＡＮＤゲート５２の一方の入力端へ接続されると共にタイムアウトパルス発生器５０へ接続されている。ラインＳＥＴＰＬＳの機能は、アドレス遷移が既に発生した後のタイムアウト後に長い書込みサイクル期間中のデータ遷移の場合に、メモリ１の迅速なイネーブル動作及び新たなタイムアウト期間の開始を可能とすることである。この様なメモリ１の迅速なイネーブル動作は、長い書込みサイクルの全体に亘りメモリ１がイネーブルされることを必要とすることなしに、通常スタチックメモリに対して特定される如く、長い書込み動作におけるデータの遷移から短い時間期間以内に書込み動作を実施する場合に重要である。
【００２８】
ＮＡＮＤゲート５２は、その第三の入力端においてＮＡＮＤゲート６２からラインＬＴＣＨを受取り、且つその出力端はＮＡＮＤゲート６２の一方の入力端へ接続されており、従って交差結合されたＮＡＮＤゲート５２及び６２によりラッチが形成されている。ＮＡＮＤゲート５２の出力端は、ＡＮＤゲート５４の一方の入力端へ接続されており、該ゲート５４はその他方の入力端においてチップイネーブルラインＣＥを受取っている。ＡＮＤゲート５４の出力端はラインＴＯへ接続されており、ラインＴＯはタイムアウトパルス発生器５０へ接続されている。ラインＴＯは、更に、メモリ１内の種々の回路へ接続されており、且つサイクルの開始後の時間期間に従って且つ本発明に従い、書込み動作又は読取り動作の何れが行なわれているかに従って、これらの回路のイネーブル動作及びディスエーブル動作を制御する。以下の記載から明らかな如く、ラインＴＯのパルスの期間（それは、高論理レベルにある場合に活性動作をイネーブルさせる）は、タイムアウトパルス発生器５０により制御され、その出力端はラインＰＵＬＳＥを介してＮＡＮＤゲート５２及び６２のラッチへ結合されている。
【００２９】
注意すべきことであるが、タイムアウト期間が経過した後にディスエーブルされるべき特定の機能は、行デコーダ１４、列デコーダ１８、センスアンプ１３、リピータ１６などの回路を包含している。更に注意すべきことであるが、ある機能は、他の活性回路がディスエーブルされている期間中にメモリ１内において実行され、これらの機能の例としては、入力／出力回路２８内の出力ドライバ、ＡＴＤ回路２６及びＤＴＤ回路２７、及びサブアレイ１２内のビットラインのプレチャージ及び平衡化などを包含する。
【００３０】
タイムアウトパルス発生器回路５０は、更に、ダミーワードライン５６からラインＤＷＬを介して入力を受取り、ダミーワードライン５６は行デコーダ１４によりイネーブルされる。ダミーワードライン５６は、メモリ１内のワードラインとマッチする抵抗−コンデンサ回路から構成されるか、又はメモリ１内のビットラインへメモリセルを接続すべく機能するものではないが動作可能なワードラインの動作を正確にエミュレートする実際のワードライン（この態様が好適である）から構成される。従って、ダミーワードライン５６は、行デコーダ１４により１本のワードラインをイネーブルすることからの遅延期間を表わすのに有用であり、ラインＤＷＬが高論理レベルへ移行すると、メモリ１内の選択されたワードラインは行デコーダ１４（及び、場合によりリピータ１６）によって完全にイネーブルされることが確保される。更に好適なこととしては、安全性のために、実際のダミーワードライン５６に対し何らかの付加的な遅延を付加させることが可能である。
【００３１】
次に、図４を参照して、タイムアウトパルス発生器５０の構成について説明する。上述した如く、タイムアウトパルス発生器５０は、ラインＲＥＳＥＴ＿，ＤＷＬ，ＴＯ，ＳＥＴＰＬＳを介して入力を受取る。更に、本発明のこの実施例によれば、タイムアウトパルス発生器５０は、同様の名称が付された端子から結合されたラインＷＥを介して入力を受取り、それは、高論理レベルにある場合に書込み動作が行なわれるべきことを表わし、且つ低論理レベルにある場合には読取り動作が行なわれるべきであることを表わす。以下の説明から明らかな如く、タイムアウト期間の長さは、本発明のこの実施例に基づいて、どの動作が選択されるかに依存するものである。
【００３２】
ラインＤＷＬは、２個の遅延ゲート６６の一方の入力端へ接続されており、これら２個の遅延ゲート６６の各々はそのチェーンにおける最初のものである。遅延ゲート６６のチェーンの各々において、該チェーンは前の遅延ゲート６６の出力端を次のものの入力端へ接続することにより構成され、ラインＲＥＳＥＴ＿は各遅延ゲート６６の第二入力端へ接続されている。遅延ゲート６６（本実施例においては２個の遅延ゲート６６を有している）のうちの二つのチェーンのうちの短いものは「読取り（ｒｅａｄ）」遅延チェーンと呼ばれ、一方これら二つのチェーンのうちの長いほうは「書込み（ｗｒｉｔｅ）」遅延チェーンと呼ばれる。
図５を参照すると、各遅延ゲート６６の構成が示されている。ＮＡＮＤゲート８０は、ラインＲＥＳＥＴ＿及び何れかのラインＤＷＬ（各チェーンにおける最初の遅延ゲート６６に対し）又は前の遅延ゲート６６の出力端（最初のもの以外の各チェーンにおけるこれら遅延ゲート６６に対して）を介して二つの入力を受取る。ＮＡＮＤゲート８０の出力端はインバータ８１の入力端へ接続されており、且つコンデンサ８２で負荷がかけられており、従ってＮＡＮＤゲート８０の応答はコンデンサ８２の容量性負荷により遅滞化される。インバータ８１の出力は遅延ゲート６６の出力であり、従って各遅延ゲート６６はその二つの入力の遅延されたＡＮＤの結果である。本発明のこの実施例においては、単一の遅延ゲート６６を介しての遅延は２．５ナノ秒のオーダーである。
【００３３】
再度図４を参照すると、ラインＷＥはＮＡＮＤゲート７０の一方の入力端へ接続されており、且つインバータ６９により反転された後に、ＮＡＮＤゲート６８の一方の入力端へ接続されている。ＮＡＮＤゲート６８は、その他方の入力端において、ラインＤＷＬ及びラインＴＯＲ＿を受取り、ラインＴＯＲ＿はインバータ６７による反転の後、読取りチェーンにおける遅延ゲート６６の最後のものの出力である。ＮＡＮＤゲート７０は、一方の入力端においてラインＴＯＷ＿を受取り、それは、書込みチェーンにおける１０個の遅延ゲート６６のうちの最後のものの出力がインバータ７１によって反転されたものである。ＮＡＮＤゲート７０は、更に、一つの入力端においてラインＴＯを受取っている。ＮＡＮＤゲート６８及び７０の出力端、及びラインＳＥＴＰＬＳは、ＮＡＮＤゲート７２の入力端へ接続されており、該ゲート７２はその出力端においてラインＰＵＬＳＥへ接続されている。以下に説明する如く、ラインＰＵＬＳＥの期間は、本発明のこの実施例におけるラインＴＯ上のパルスの期間を決定し、従ってメモリ１の一部がディスエーブルされるまで、１サイクルにおける時間の長さを決定する。
【００３４】
再度図３を参照すると、ラインＰＵＬＳＥはＮＯＲゲート５９の第一入力端へ接続されており、且つインバータ５７により反転され且つ遅延ゲート５８により遅延された後に、ＮＯＲゲート５９の第二入力端へ接続されている。以下の説明から一層明確になる如く、ＮＯＲゲート５９は、タイムアウトパルス発生器５０からのラインＰＵＬＳＥ上のパルスの終了の後短い期間の間正のパルスを発生する。ＮＯＲゲート５９の出力端はＮＯＲゲート６０の一方の入力端へ接続されており、ＮＯＲゲート６０の出力端はＮＡＮＤゲート６２の一方の入力端へ接続されている。上述した如く、ＮＡＮＤゲート６２はラインＬＴＣＨを駆動し、該ラインＬＴＣＨはＮＡＮＤゲート５２へ接続されている。従って、ラインＰＵＬＳＥはＮＡＮＤゲート５２及び６２のラッチへ結合されており、従って以下に説明する如く、ラインＴＯ上のパルスの期間を制御する。
【００３５】
パワーオンリセット回路２４からのラインＰＯＲ＿は、パワーアップ時に、メモリ１がディスエーブルされた状態とされ、アドレス遷移を待機する状態となることを確保するために図３の回路において使用されている。ラインＰＯＲ＿はＰチャンネルトランジスタ６５のゲートへ接続されており、該トランジスタ６５のソース−ドレイン経路はラインＬＴＣＨとＶｃｃとの間に接続されており、ラインＰＯＲ＿は、インバータ６３により反転された後、Ｎチャンネルトランジスタ６４のゲートへ接続されており、該トランジスタ６４のソース−ドレイン経路はＮＡＮＤゲート５２の出力端と接地との間に接続されている。従って、パワーアップ期間中に、ラインＰＯＲ＿は低論理レベルにあり、且つパワーアップ後にラインＰＯＲ＿は高論理レベルにあるので、メモリ１のパワーアップ動作は、ラインＬＴＣＨを高論理レベルへセットし、且つＮＡＮＤゲート６２のフィードバック入力端を低論理レベルへセットする（パワーアップの完了後にラインＬＴＣＨが高状態に止どまることを確保するため）。このことは、メモリ１がディスエーブルされた即ちタイムアウトされた状態でパワーアップすることを確保する。
【００３６】
図３乃至５に関連して、図６のタイミング線図を参照すると、メモリ１内のタイミング制御回路２２のタイムアウト制御部分の動作が示されている。この例においては、読取り動作に続いて書込み動作が行なわれ、従って異なったタイムアウト期間及びそれらの発生は明らかである。
【００３７】
この例における読取り動作の開始前に、メモリ１の初期的な状態は、全てのラインＡＴＤｎ  及びＤＴＤが低論理レベルにあり（この例の場合には、ラインＤＴＤが低状態に維持され、タイムアウトはラインＡＴＤのみにより制御され、従って、ラインＳＥＴＰＬＳはこの例の場合にはずっと高状態に維持される）。その結果、ＮＡＮＤゲート４４の出力端におけるラインＡＤ＿は高論理レベルにあり、ラインＲＥＳＥＴ＿も同様である。この初期条件において、メモリ１が、ラインＴＯが低論理レベルにあることによって表わされる如く、タイムアウトされている。従って、行デコーダ１４はディスエーブルされ、ラインＤＷＬを低論理レベルとさせる。更に、ラインＷＥは低論理レベルにあり（且つ図６の第一サイクルの間その状態に維持される）、読取り動作が選択されたことを表わす。
【００３８】
アドレス遷移を有するサイクルが開始されると、ラインＡＴＤは高パルスを供給し、且つラインＡＴＤ＿は低パルスを供給する（図６には示されていない）。
【００３９】
ラインＡＴＤが高状態へ移行することに応答して、ＮＯＲゲート４６の出力は低論理レベルへ移行し、ラインＲＥＳＥＴ＿を低状態へ駆動する。ラインＲＥＳＥＴ＿が低状態へ移行することに応答して、タイムアウトパルス発生器５０内の遅延ゲート６６の全ては迅速にリセットされ、その各々がその出力端において低論理レベルを供給し、図４に示したラインＴＯＲ＿は高論理レベルとなる。
【００４０】
ラインＣＥが高論理レベルにあると、ラインＡＴＤ＿上の低論理レベルパルスはＮＡＮＤゲート４４へ供給され、従ってラインＡＤ＿は、ラインＡＴＤの高パルスが後に遅延段４２を介してＮＡＮＤゲート４４の別の入力端へ送給されたとしても、高論理レベルに維持される。このＡＴＤパルスが完了すると、その時にラインＡＴＤ＿は高状態へ復帰し、ＮＡＮＤゲート４４は、ラインＡＴＤ上の該パルスの下降端が遅延段４２を介して伝搬するのにかかる時間の間、ラインＡＤ＿上に低論理レベルを供給する。従って、ラインＡＤ＿は、アドレス遷移に応答して、ラインＡＴＤ上のパルスの完了と共に低パルスを供給する。このことは、タイムアウトされたイネーブル信号ＴＯの活性化の前にメモリ１内のある機能が実行されることを可能とする。なぜならば、これらの機能はＡＴＤパルスにより直接的に開始させることが可能だからである。
【００４１】
ラインＡＤ＿の低レベルパルスがＮＡＮＤゲート５２へ送給される。ラインＬＴＣＨは初期的に高状態であり、且つラインＳＥＴＰＬＳは高状態であるので（アドレス遷移期間中にデータ遷移が発生する場合であっても）、ＮＡＮＤゲート５２はラインＡＤ＿上のパルスに応答し、従ってＮＡＮＤゲート５２の出力端は高論理レベルへ移行し、ＡＮＤゲート５４の出力端におけるラインＴＯも同様に動作する。ＮＡＮＤゲート５２の出力端における高論理レベルはＮＡＮＤゲート６２の入力端へ送給され、それは（ラインＡＴＤが低状態へ復帰しているためにＮＯＲゲート６０からの他方の入力端が高状態であり且つラインＰＵＬＳＥが暫くの間低状態にあるので）ラインＬＴＣＨを低論理レベルへ駆動し、従ってラインＬＴＣＨはラインＴＯを高論理レベルに維持する。
【００４２】
上述した如く、ラインＴＯはメモリ１内のある機能をイネーブルさせ且つ制御すべく作用する。これらの機能の例としては、行デコーダ１４、リピータ１６、センスアンプ１３、列デコーダ１８などを包含する。そうであるから、メモリ１は、ラインＴＯが高論理レベルにある限り、完全にイネーブルされ、ラインＴＯにおける高レベルの期間は、以下に説明する如く、実行中のサイクルに依存する。
【００４３】
ラインＴＯ上の高論理レベルは、図４に示した如く、タイムアウトパルス発生器５０へ送給される。ラインＴＯの上昇端は、行アドレスに従ってワードラインの選択を開始し、そのことは、所望の遅延が経過した後に、ラインＤＷＬを高論理レベルへ移行させる。更に、この時において、ラインＲＥＳＥＴ＿の上昇端以後、ラインＴＯＲ＿は高論理レベルにある。ラインＤＷＬの低から高への遷移は、ＮＡＮＤゲート６８をして、読取り動作期間中に、その出力端において低論理レベルを供給し、そのことは、ＮＡＮＤゲート７２によりラインＰＵＬＳＥ上に高論理レベルを発生させる。書込みイネーブルラインＷＥが低論理レベル（この場合は、読取り動作）にあるので、ＮＡＮＤゲート７０は、無条件的に、高論理レベルを供給し、この読取り動作において遅延ゲート６６の書込みチェーンの効果をディスエーブルさせる。
【００４４】
ラインＤＷＬの上昇端は、更に、遅延ゲート６６の読取りチェーンを介して送給され、且つインバータ６７へ到達し、それはラインＴＯＲ＿において高から低への遷移を行なわせる。ラインＷＥ（インバータ６９による反転の後）及びＤＷＬはＮＡＮＤゲート６８がラインＴＯＲ＿に応答することを可能とさせる。従って、ラインＴＯＲ＿の下降端は、ＮＡＮＤゲート６８の出力端において高論理レベルを供給し、そのことは、ＮＡＮＤゲート７０の出力端及びラインＳＥＴＰＬＳが高状態に止どまるので、ＮＡＮＤゲート７２の出力端、従ってラインＰＵＬＳＥをして低論理レベルへ復帰させ、そのことはラインＴＯのタイムアウトの発生を開始させる。
【００４５】
ラインＰＵＬＳＥは、ＮＯＲゲート５９へ直接的に又反転及び遅延の後に接続されており、その結果、ＮＯＲゲート５９の出力端におけるラインＰＥＮＤは短いパルスであって（遅延段５８の期間に対し）、ラインＰＵＬＳＥの高レベルパルスの終了時に開始する。ラインＰＥＮＤ上の高レベルは、ＮＯＲゲート６０をしてＮＡＮＤゲート６２に対し低論理レベルを送給させることにより該ラッチをリセットし、そのことはラインＬＴＣＨを高状態へセットし且つＮＡＮＤゲート５２をしてラインＴＯ上のパルスを終了させる。このことは、例えばデコーダ、センスアンプ及び上述した如きその他の回路をディスエーブルさせる。
【００４６】
その結果、ラインＴＯ上のパルスの期間は、タイムアウトパルス発生器５０の読取りチェーンにおける遅延ゲート６６の遅延に依存する。図４から明らかな如く、この遅延チェーンは比較的短く、なぜならば、メモリ１の読取り動作、特にダイナミックセンスアンプ１３を有する場合の動作は長い活性期間を必要とすることがないからである。従って、読取りイネーブルラインＷＥが、読取り動作が発生していることを表わす場合には、本発明のこの実施例に基づくタイムアウトはサイクルのタイプを利用して、メモリ１における周辺回路を迅速にディスエーブルさせる。従って、読取り動作に対し、電力散逸の節約は最大とされる。
【００４７】
再度図６を参照すると、次のサイクルは書込み動作であり、それはアドレス遷移により開始される（且つ、所望により、ＮＡＮＤゲート４８の動作に起因してアドレス遷移が発生した場合には「ｄｏｎ’ｔ    ｃａｒｅ（無関心）」であるデータ遷移にもよる）。読取り動作の場合における如く、ラインＴＯの低から高への遷移は、同一の態様でラインＡＴＤ上のパルスに応答して発生され、ラインＡＤ＿がその上に低パルスを有すると、そのことはＮＡＮＤゲート５２をしてその出力端において高レベルパルスを発生させる。
【００４８】
読取り動作の場合における如く、ラインＲＥＳＥＴ＿の低レベルパルスは、遅延ゲート６６の全てをタイムアウトパルス発生器５０においてリセットさせ、インバータ７１の出力端におけるラインＴＯＷ＿を高論理レベルへ移行させる。ラインＷＥが高状態であるので、ＮＡＮＤゲート６８は、無条件的に、その出力端において高論理レベルを供給し、遅延ゲート６６の読取りチェーンが本回路の動作に影響を与えることをディスエーブルさせる。ラインＴＯの上昇端は、更に、ワードライン選択を開始させ、それは、所望の遅延の後に、ラインＤＷＬをして低から高への遷移を行なわせる。
【００４９】
ラインＤＷＬの高論理レベルへの遷移は、書込みチェーンにおける全ての遅延ゲート６６（本発明のこの実施例においては１０個）を介してリップル状に進行する。その結果、書込みチェーンにおける遅延ゲート６６の数が読取りチェーンにおける数の５倍であるので、ラインＤＷＬが高状態へ移行した後にラインＴＯＷ＿が低レベルへ移行するのに要する時間は、ラインＴＯＲ＿が低レベルへ移行するのに必要な時間の５倍の長さである。遅延ゲート６６の書込みチェーンを介しての長い遅延の後、ラインＴＯＷ＿は高から低への遷移を行なう。このことは、ＮＡＮＤゲート７０をしてその出力端を高状態へ駆動し、そのことはラインＰＵＬＳＥを低状態へ駆動する。ラインＰＵＬＳＥの端部が読取り動作における場合と同様に、ＮＡＮＤゲート５２及び６２のラッチへ送給され、ラインＴＯをして低レベルへ復帰させ且つメモリ１内の活性周辺回路をディスエーブルさせる。
従って、本発明のこの実施例に基づいて構成されたメモリ１は、読取りサイクルにおけるよりも書込みサイクルにおいて一層長い時間に亘りラインＴＯのタイムアウトを遅延させる。このことは好適なことである。なぜならば、書込み動作が読取り動作よりも一層長い時間をかけることが可能だからであり、例えばセンスアンプ１３が読取りデータをラッチし且つ送給するために、５ナノ秒かかるのに対して、書込み動作の場合には２５ナノ秒のオーダーである。従って、本発明に基づくメモリ１は、周辺回路が書込み動作を安全に行なうことを可能とし、一方必要な読取り時間を短くすることによる利点を得ており、従って読取りサイクルにおける不必要な電力散逸は著しく減少される。
【００５０】
更に注意すべきことであるが、図３及び４の回路は、長い書込みサイクルにおけるデータ遷移の場合に、メモリ１における周辺回路の高速のイネーブル動作を与えている。これは、ＮＡＮＤゲート４８及びラインＳＥＴＰＬＳによりイネーブルされる。完了され、且つタイムアウトされた（即ち、ラインＴＯが、図６に示した如く、低状態へ復帰した後）書込み動作の場合には、メモリ１へ供給された入力データは遷移を行なう場合がある。最近のメモリに対する仕様は、メモリがデータ遷移の後に短い時間期間（データセットアップ時間ｔｄｓと呼ばれる）以内に新たなデータを書込むことを必要とする。従って、メモリ１は「ウエイクアップ」即ち起上がり、イネーブルされ、比較的短い時間期間で書込み動作を行なわねばならない。図３及び４の回路は、ラインＴＯ上に高レベルを迅速に発生することにより、この様な高速のイネーブル動作を可能としている。
【００５１】
ラインＡＴＤが低論理レベルにあり、アドレス遷移が暫くの間発生しなかったことを表わしている場合には、ＮＯＲゲート４６及びＮＡＮＤゲート４８がイネーブルされてラインＤＴＤの状態に応答する。ラインＤＴＤを高レベルへ移行させるデータ遷移の場合には、ＮＯＲゲート４６はラインＲＥＳＥＴ＿を低レベルへ移行させ、そのことはタイムアウトパルス発生器５０内の遅延ゲート６６をリセットする。同時に、ラインＳＥＴＰＬＳが低レベルへ駆動されるので、ラインＴＯは高レベルへ移行し、図４を参照すると、ラインＰＵＬＳＥも、ラインＳＥＴＰＬＳが低レベルへ移行することに起因して、高論理レベルへ迅速に移行する。タイムアウトパルス発生器５０の動作を介してのラインＴＯのタイムアウト動作は、上述した書込み動作における場合と同一の態様で発生する。なぜならば、ＤＴＤパルスの終了と共にラインＳＥＴＰＬＳが高状態へ復帰し、それまでの時間に、図４に示したＮＡＮＤゲート７０は、ラインＴＯＷ＿が高状態にあることに起因して、低論理レベルを発生させるからである。しかしながら、このデータ遷移に応答するラインＳＥＴＰＬＳの動作は、長い書込みサイクルにおけるデータ遷移の場合にメモリ１の周辺回路の迅速なイネーブル動作を可能とし、従って書込み動作はデータセットアップ時間仕様条件以内において容易に実施させることが可能である。
【００５２】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】メモリ用の従来のタイムアウト制御回路を示した概略図。
【図２】本発明の好適実施例を組込んだスタチックメモリを示した概略図。
【図３】本発明の好適実施例に基づいて構成したタイムアウト制御回路を示した概略図。
【図４】図３の回路におけるタイムアウトパルス発生器を示した概略図。
【図５】図４の回路における遅延要素を示した概略図。
【図６】読取り及び書込み動作における図３及び４の回路の動作を説明するのに有用なタイミング線図。
【符号の説明】
１    メモリ
１２    サブアレイ
１３    センスアンプ
１４    行デコーダ
１６    リピータ
１８    列デコーダ
２２    タイミング制御回路
２６    ＡＴＤ回路
２７    ＤＴＤ回路
４２，５８    遅延段
５０    タイムアウトパルス発生器
【図１】
0003609837.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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