(57)【特許請求の範囲】
【請求項１】
ドレイン領域である第一導電型の半導体基体の一主面に、所定の間隔を開けて形成された少なくとも２つの第二導電型のゲート領域と、
前記半導体基体の一主面に、前記ゲート領域の間に、かつ前記ゲート領域と接するように等間隔をなして互いに平行に配置された複数の第１の溝と、
隣接する前記第１の溝に挟まれた前記半導体基体の一主面に、隣接する前記ゲート領域から等距離の位置に形成された少なくとも２つの第一導電型のソース領域と、
前記半導体基体の一主面に、前記第１の溝と略直交し、隣接する前記ソース領域の間に形成された複数の第２の溝と、
前記第１の溝の内部に絶縁膜によって前記ドレイン領域及び前記ゲート領域とは絶縁されて形成され、前記ソース領域とは同電位に保たれた固定電位絶縁電極と、
前記ソース領域に接する前記ドレイン領域の一部であって、前記固定電位絶縁電極によって挟み込まれたチャネル領域と、
を有することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ｕ字型絶縁電極を有する電流制御型パワー素子に関する。
【０００２】
【従来の技術】
本発明の背景となる従来技術として、本出願人が出願した特開平８−４６１９２号公報（以下、従来例という）に記載されたものが知られている。図７、及び図８は、該従来例より引用した半導体装置の構造図である。なお、図中に記載する符号及び部位の名称等は、説明の都合上、適宜変更して記載する。図７は基本構造を説明するための斜視図であり、図８は同断面図である。
【０００３】
図中の符号５１は、ｎ＋型の基板領域、５２はｎ型のドレイン領域、５３はｎ＋型のソース領域、５４はＭＯＳ型電極、５５は絶縁膜である。ＭＯＳ型電極５４は高濃度のｐ＋型ポリシリコンよりなる。符号６１はドレイン電極で、基板領域５１とオーミックコンタクトしている。図８に示す符号６３はソース電極で、ソース領域５３とさらにＭＯＳ型電極５４とオーミックコンタクトしている。即ち、ＭＯＳ型電極５４はソース電位に固定されている。よって、このＭＯＳ型電極５４と絶縁膜５５とを合わせて固定電位絶縁電極５６と呼ぶ。この固定電位絶縁電極の断面構造は、例えば「Ｕ」の字のように側壁がほぼ垂直な溝の中に形成されていて、ストライプ状に形成されている。
【０００４】
図８中の「破線」は、図７との関係から分かるように紙面の奥行き方向にある固定電位絶縁電極５６の存在を示したものである。更に、固定電位絶縁電極５６の間に挟まれたドレイン領域５２をチャネル領域５７と呼ぶ。
【０００５】
また、絶縁膜５５に接してソース領域５３とは離れたところに、ｐ型のゲート領域５８が存在する。図８中、６８はこのゲート領域５８とオーミックコンタクトする電極でゲート電極と呼ぶ。また、２つのゲート領域５８と２つの固定電位絶縁電極５６に囲まれた単位セル領域においては、ソース領域５３が２つ形成されている。これら２つのソース領域５３は、２つのゲート領域５８から等距離となる部分から、それぞれ所定の距離となるように対称に配置されている。なお、６０は層間絶縁膜である。
【０００６】
この素子は、例えばソース電位を接地（０Ｖ）にし、ドレイン電極６１には例えばモータ等の誘導負荷を介してしかるべき正の電位を与えて使用する。以下、ゲート電極６８に正電位を印加し、素子が導通している状態から、遮断状態に転ずる機構について説明する。
【０００７】
導通状態からターンオフすべく、ゲート電極６８の電位を接地（０Ｖ）もしくは負電位にすると、ドレイン領域５２、及びチャネル領域５７内に存在する過剰な正孔は、ゲート領域５８へと流れ込み、正孔濃度はゲート領域５８近傍から順々に減少していく。そして、ドレイン領域５２のうち、ゲート領域５８から比較的離れた位置にいた過剰な正孔も、電位が低いチャネル領域５７へと移動し、ドレイン領域５２の正孔は枯渇していく。
【０００８】
すると、次第にドレイン領域５２の抵抗は上昇していくが、ドレイン電極６１にモータ等の誘導負荷がつながっている場合には、誘導負荷自身が電流値を保持しようとする性質を持っているため、そのドレイン領域５２の抵抗の上昇に応じて、ドレイン電極６１の電位も上昇する。そして、ドレイン領域５２には空乏領域が広がり、ドレイン領域５２にて高い電界がかかる中をキャリアが走行すると、新たにキャリアの対発生が生じる。
【０００９】
このドレイン領域５２で発生したキャリアのうち、電子はそのまま電子流を構成する。一方、正孔は電子流の経路とは逆向きに、チャネル領域５７（図７）へと移動し、固定電位絶縁電極５６界面を通って、ゲート領域５８に排出される。このとき、ドレイン電位の上昇に応じて増加するドレイン領域５２中で対発生する正孔の量が、ゲート領域５８へと排出される正孔の量と等しくなると、そのドレイン電位においてサステイン動作が生じる。
【００１０】
但し、従来の素子構造においては、通常のバイポーラトランジスタで知られるようなサステイン動作により瞬時破壊は生じない。従来の素子構造を複数形成した半導体チップにおいては、サステイン動作時には、従来の素子構造が形成された全領域で主電流が流れる性質を有するからである。この性質は、この従来素子構造をモータ等を駆動する誘導負荷回路に使用した場合に、ターンオフ時の誘導起電力で発生するドレイン電圧の上昇による、同じ半導体チップ内に形成されるガードリング等の耐圧構造への負担を回避できるという利点になる。
【００１１】
更に、従来構造の単位セルサイズを適当に設定することで、サステイン電圧は、従来の素子が遮断状態の際にドレイン電極６１に印加している所定の電圧から、ガードリング等の耐圧構造の耐圧までの間の任意の電圧に設計できる。例えば、従来の素子構造において、単位セルサイズを小さくした場合、単位面積当たりのソース領域５３密度が大きくなるため、１個あたりのソース領域５３に流れる電子流密度は小さくなり、かつ、ドレイン領域５２のうち、ゲート領域５８から最も離れた部分までの距離が短くなるため、正孔の引き抜き速度が速くなる。
【００１２】
つまり、単位セルサイズを小さくした場合、正孔の対発生を抑制し、発生した正孔については排出を促進するため、サステイン電圧はより高くなる。
【００１３】
しかし、その一方で、従来構造の単位セルサイズを小さくしすぎると、電流利得が低下してしまう。このように、従来構造においては、他の特性を維持したまま、サステイン電圧を高めることが容易でなかった。
【００１４】
【発明が解決しようとする課題】
上述したように、従来の素子において、ドレイン電極６１がモータ等の誘導負荷に接続されている場合には、誘導負荷自身が電流値を保持しようとする性質を持っているため、ドレイン領域５２の抵抗の上昇に応じて、ドレイン電極６１の電位が上昇する。この誘導負荷によって電流値が維持されているソース領域５３から基板領域５１に流れる電子流は、常に抵抗が小さい経路で流れようとするため、ゲート領域５８近傍から正孔が排出されていく過渡状態においては、ドレイン領域５２のうち、最後まで正孔が残る２つのゲート領域５８から最も離れた部分、即ち、２つのゲート領域５８から等距離となる部分を流れる。このことから、導通状態では、２つのゲート領域５８と２つの固定電位絶縁電極５６に囲まれた２つのソース領域から、それぞれ別の経路で電子流が基板領域５１へと流れていたものが、ターンオフ時の過渡状態においては、共に２つのゲート領域５８から等距離となる部分へと電流経路が集中するため、この時点での電流密度は定常の導通時に比べて高くなる。つまり、従来の素子においては、高電界がかかるドレイン領域５２を流れる電子流の密度が高くなるため、新たなキャリアの対発生が起こり易かった。
【００１５】
更に、キャリアの対発生によって生じた正孔は電子流の経路と逆向きに、表面のチャネル領域５７へと移動し、固定電位絶縁電極５６界面を通って、ゲート領域５８に排出される。このとき、従来の構造では、ドレイン領域５２のうち、２つのゲート領域５８から最も離れている部分で正孔が生じるため、この部分から正孔を引き抜く際の引き抜き経路の抵抗が大きかった。
【００１６】
以上のことから、従来の素子においては、オフ直前の電子流の経路集中によって電流密度が高くなることから、正孔が対発生し易く、且つ、正孔の引き抜き経路の抵抗が大きいことから、発生した正孔が排出され難かった。
【００１７】
本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、基本構造のセルサイズを変えずにサステイン電圧を向上させることのできる半導体装置を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、ドレイン領域である第一導電型の半導体基体の一主面に、所定の間隔を開けて形成された少なくとも２つの第二導電型のゲート領域と、前記半導体基体の一主面に、前記ゲート領域の間に、かつ前記ゲート領域と接するように等間隔をなして互いに平行に配置された複数の第１の溝と、隣接する前記第１の溝に挟まれた前記半導体基体の一主面に、隣接する前記ゲート領域から等距離の位置に形成された少なくとも２つの第一導電型のソース領域と、前記半導体基体の一主面に、前記第１の溝と略直交し、隣接する前記ソース領域の間に形成された複数の第２の溝と、前記第１の溝の内部に絶縁膜によって前記ドレイン領域及び前記ゲート領域とは絶縁されて形成され、前記ソース領域とは同電位に保たれた固定電位絶縁電極と、前記ソース領域に接する前記ドレイン領域の一部であって、前記固定電位絶縁電極によって挟み込まれたチャネル領域とを有することを特徴とする。
【００２２】
【発明の効果】
請求項１の発明では、例えば、ソース領域を接地して、ドレイン領域に誘導負荷を介してしかるべき正の電位を印加して使用した場合、導通状態からターンオフすべく、ゲート領域を接地、或いは負電位とすると、ドレイン領域、及びチャネル領域内にあった過剰な少数キャリアは、ゲート領域へと流れ込み、少数キャリア濃度はゲート領域近傍から順々に減少していく。また、ドレイン領域のうち、ゲート領域から比較的離れた位置に存在する過剰な少数キャリアも、電位が低い主面にある主領域へと移動し、ドレイン領域の少数キャリアは枯渇していく。
【００２３】
このとき、２つのゲート領域と２つの固定電位絶縁電極に囲まれた主領域は、第２の溝で分割されており、主領域に移動した少数キャリアは、ゲート領域近傍から引き抜かれ、ソース領域直下に存在する少数キャリアは最後に引き抜かれるため、ソース領域からドレイン領域へと流れる多数キャリアの経路は、導通状態と同様に、ソース領域直下に維持される。つまり、本構成においては、ドレイン領域における多数キャリアの密度は、ターンオフ時の過渡状態においても変わらない。
【００２４】
そして、ドレイン領域中の少数キャリアが枯渇するに従い、ドレイン電位が上昇し、ドレイン領域に高い電界が印加されると、ドレイン領域にて対発生した少数キャリアは多数キャリアの経路とは逆向きに、主領域へと移動し、第１の固定電位絶縁電極界面を通って、ゲート領域に排出される。本構成では、少数キャリアの発生する位置が、ソース領域直下付近ということでゲート領域から近いため、発生した少数キャリアは滞留せずに、短い期間で速やかに排出される。
【００２５】
以上のことから、ドレイン領域で対発生する少数キャリアの量が低減され、かつ、ゲート領域へと排出される少数キャリアの量が増えることから、素子のセルサイズを変えることなく、それらの量が等しくなるサステイン電圧は高められる。また、ターンオフ時の少数キャリアの排出が速やかに行われるため、スイッチング速度、並びに逆方向導通時の逆回復速度も向上する。
【００２７】
また、第２の溝の幅を第１の溝の幅と同等にすることができるため、同一プロセスで、主面側の表面にできる段差を最小限に抑えることができる。このことから、表面電極構造を形成した際の電極の断線やショートを起こり難くすることができる。
【００２８】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。図１〜図４は、本発明の第１の実施形態に係る半導体装置の構成図である。
【００２９】
図１は、該半導体装置の基本構造を説明するための斜視図。図２は、図１の表面部分を示す説明図、図３は、図１の側面部分を示す断面図である。また、図４は、図２の表面図中の線分Ａ−Ａに沿って紙面に対して垂直に切ったときの断面図である。更に、図１と図２においては、説明のため表面の電極である金属膜、及び表面保護膜を除去した様子を描いている。なお、この実施の形態では、半導体をシリコンとして説明する。
【００３０】
まず、素子構造について説明する。図１〜図４中において、符号１は、ｎ＋型の基板領域、２はｎ型のドレイン領域、３はｎ＋型のソース領域、４は第１のＭＯＳ型電極、５は第１の絶縁膜である。第１のＭＯＳ型電極４は、高濃度のｐ＋型ポリシリコンよりなる。符号１１は、ドレイン電極で、基板領域１とオーミックコンタクトしている。
【００３１】
符号１３（図３）は、ソース電極であり、ソース領域３及びＭＯＳ型電極４との間でオーミックコンタクトしている。即ち、第１のＭＯＳ型電極４は、ソース電位に固定されている。よって、この第１のＭＯＳ型電極４と第１の絶縁膜５を合わせて、第１の固定電位絶縁電極６と呼ぶ。この第１の固定電位絶縁電極６の断面構造は、図２に示すように、例えば「Ｕ」字のように、側壁が略垂直な溝ａ１（第１の溝）の中に形成されている。
【００３２】
また、図１中、ソース領域３は、第１の絶縁膜５に接しているように描いているが、ソース領域３が第１の固定電位絶縁電極６に挟み込まれるように配置されていれば接していなくてもよい。更に、図４において、第１の固定電位絶縁電極６の間に挟まれたドレイン領域２の部分を、チャネル領域７と呼ぶ。また、図１及び図３に示すように、第１の絶縁膜５に接してソース領域３とは離れたところに、ｐ型のゲート領域８が存在する。
【００３３】
図３中の符号１８は、このゲート領域８とオーミックコンタクトする電極であり、ゲート電極と呼ぶ。なお、符号１０は層間絶縁膜である。ここまでは、従来例に示した構造と同様である。
【００３４】
本発明では、更に、ソース領域３が、２つのゲート領域８（８ａ，８ｂ）と２つの第１の固定電位絶縁電極６に囲まれた単位セル領域（図２に示すｂ１）に２つ形成されており、各ソース領域３は、それぞれ近い方のゲート領域８からの距離が等しくなるように配置されている。そして、図３に示すように、２つのソース領域３の間には、溝ａ２（第２の溝）が形成され、この溝ａ２には、ソース領域３に隣接し、且つ、第１の固定電位絶縁電極６に接するように、第２の固定電位絶縁電極１６が配置されている。第２の固定電位絶縁電極１６は、第２の絶縁膜１５、及び第２のＭＯＳ型電極１４から構成されており、本実施形態では、第２の絶縁膜１５は第１の絶縁膜５と同一の材質で形成され、第２のＭＯＳ型電極１４は、第１のＭＯＳ型電極４と同一の材質で形成される場合を示している。
【００３５】
第１の実施形態においては、一例として製造方法が容易に実現できる構造について例示しているが、第２の固定電位絶縁電極１６の部分は、例えば、溝だけが形成されているだけでも良いし、第２の絶縁膜１５や第２のＭＯＳ型電極１４が一部だけ形成されている構成でも良い。
【００３６】
また、第２の絶縁膜１５は、ソース領域３に接しているように描いているが、ソース領域３が第１の固定電位絶縁電極６と第２の固定電位絶縁電極１６に挟み込まれるように配置されていれば、第２の絶縁膜１５がソース電極３と接していなくてもよい。
【００３７】
次に、上述のように構成された本実施形態に係る半導体装置の動作について説明する。この半導体装置は、例えば、ソース電極１３を接地（０Ｖ）し、ドレイン電極１１に、モータ等の誘導負荷を介してしかるべき正の電位を印加して使用する。
【００３８】
まず、ゲート電極１８（図３）が接地されているとき、素子は遮断状態にある。これを図４を参照して説明すると、第１の固定電位絶縁電極６の周囲には第１のＭＯＳ型電極４のビルトイン電位に伴う空乏層が形成されている。そして、チャネル領域７内で対向する２つの第１の固定電位絶縁電極６間の距離（以下、これをチャネル厚みＨと呼ぶことにする）が充分狭ければ、チャネル領域７にはこの空乏領域によって伝導電子に対する充分なポテンシャル障壁が形成される。この際、チャネル厚みＨは、狭いほどその遮断性能は向上する。
【００３９】
次に、導通状態については、ゲート電極１８（図３）の電位、即ちｐ型ゲート領域８の電位を、例えば＋０．５Ｖの正電位とすると、正孔は上記とは逆にｐ型ゲート領域８から、第１の絶縁膜５の界面へと流れ込んで反転層を形成し、ポテンシャル障壁を形成している第１のＭＯＳ型電極４からチャネル領域７への電気力線を遮蔽し、チャネル領域７中の伝導電子に対するポテンシャル障壁を低下させる。即ち、ドレイン領域２とソース領域３は導通状態となる。
【００４０】
更に、ゲート電極１８の電位を上げていくと、ｐ型ゲート領域８と周辺のｎ型領域からなるｐｎ接合が順バイアスされ、正孔は直接ドレイン領域２、及びチャネル領域７へと注入される。すると、素子耐圧を保つために不純物濃度を薄く、高抵抗に作られていたこれらｎ型の領域は、伝導度が高められ、ドレイン電流の成分である電子流はソース領域３から基板領域１へと、低い抵抗で流れるようになる。
【００４１】
ソース領域３から流れる電子流は、ドレイン領域２中を移動するに従い、ドレイン領域２の厚みに応じて放射状に広がるため、電子流の流れる経路は、丁度ソース領域３を頂点としてドレイン領域２に接する基板領域１を底面とした円錐形状となる。このとき、本実施形態の構成では、単位セル領域中の２つのソース領域３が適当な距離をもって配置されているため、前記ドレイン領域中の電子流の経路はほぼ重ならない。
【００４２】
次に、この素子をターンオフさせるために、ゲート電極１８を接地（０Ｖ）もしくは負電位にすると、ドレイン領域２、及びチャネル領域７内に存在する過剰な正孔は、ゲート領域８へと流れ込み、正孔濃度はゲート領域８近傍から順々に減少していく。また、ドレイン領域２のうち、ゲート領域８から離れている部分に存在する過剰な正孔も、電位が低い表面のチャネル領域７へと移動し、ドレイン領域２の正孔は枯渇していく。
【００４３】
このとき、本実施形態においては、２つのゲート領域８と第１の固定電位絶縁電極６に囲まれた単位セル領域が、第２の固定電位絶縁電極１６で分割されているため、表面に移動した正孔は、それぞれ近い方のゲート領域８へと移動する。つまり、表面に移動した正孔に関しても、ゲート領域８近傍から排出され、ソース領域３直下に存在した正孔は、最後に排出されるため、ソース領域３から基板領域１へと流れる電子流の経路は、導通状態と同様に、ソース領域３直下に維持される。
【００４４】
このことから、定常の導通状態と同様に、ドレイン領域２での電子流の経路はほぼ重ならないため、過渡状態においてもドレイン領域２における電子流の密度は高くならない。
【００４５】
また、ドレイン電極１１の電位が上昇し、ドレイン領域２に空乏層が広がることで、ドレイン領域２における高電界中のキャリアが走行し、これにより、新たにキャリアの対発生が起こる。このドレイン領域２で発生したキャリアのうち、電子はそのまま電子流を構成する。
【００４６】
一方、正孔は電子流の経路とは逆向きに、表面のチャネル領域７へと移動し、第１の固定電位絶縁電極６界面を通って、ゲート領域８に排出される。このとき、本実施形態においては、正孔が対発生する位置がソース領域３直下のドレイン領域２であるため、正孔の発生位置がゲート領域８に近く、従来に比べて、ゲート領域８への正孔の引き抜き経路の抵抗が小さくなっている。
【００４７】
以上のことにより、本実施形態に係る半導体装置では、ターンオフ時の過渡状態において、正孔の対発生を抑え、且つ、発生した正孔の排出経路の抵抗が小さい構造をしているため、ドレイン領域２で対発生する正孔の量と、ゲート領域８に引き抜かれる正孔の量とが等しくなるサステイン電圧を、従来に比べて向上させることができる。
【００４８】
なお、本実施形態においては、従来の素子構造と同様に、通常のバイポーラトランジスタで知られるようなサステイン動作による瞬時破壊は生じない。本実施の形態の素子構造を複数形成した半導体チップにおいては、サステイン動作時には、本実施形態の素子構造が形成された全領域で主電流が流れる性質を有するからである。
【００４９】
この性質は、本実施形態の半導体装置をモータ等を駆動する誘導負荷回路に使用した場合に、ターンオフ時の誘導起電力により発生するドレイン電圧の上昇による、同じ半導体チップ内に形成されるガードリング等の耐圧構造への負担を回避できるという利点となる。
【００５０】
また、本実施形態においては、チャネル領域７からの正孔の引き抜き経路が短く、且つ、正孔が滞留し難い構造であるため、チャネル領域７の遮断速度、つまり、ターンオフ速度も従来に比べて向上する。
【００５１】
更に、本実施形態では、例えば、ソース電極１３は接地（０Ｖ）し、ドレイン電極１１に負電位を印加すると電流が流れる双方向導通特性を有しており、例えば、ゲート電極１８が接地された状態で、ドレイン電極１１に−０．７Ｖ以下の負電位が印加されると、ソース電極１３とドレイン電極１１間、及びゲート電極１８とドレイン電極１１間にそれぞれ電流が流れる。
【００５２】
この状態からターンオフする際にも、ドレイン領域２、及びチャネル領域７中に広がっている正孔をゲート領域８から引き抜き、正孔を枯渇させてオフさせるため、本構成とすることで、逆方向導通時のターンオフ速度も向上する。つまり、逆方向導通時の逆回復速度が向上する。
【００５３】
次に、図５、及び図６を用いて、本発明の第２の実施形態について説明する。図５は、図１に対応する斜視図であり、図６は、図３に対応する断面図である。第２の実施形態においては、前述した第１の実施形態に加えて、２つの第２の固定電位絶縁電極１６がそれぞれ１つのソース領域３に１つずつ近接するように形成されている。このような構成にすることによって、第２の固定電位絶縁電極１６を第１の固定電位絶縁電極６とほぼ同等の幅で形成することができる。
【００５４】
このことから、例えば、ＭＯＳ型電極を、高濃度のｐ型ポリＳｉを堆積させ、溝の中にのみｐ型のポリシリコンが残るようにエッチングする方法で形成した場合に、溝の幅が広いほど表面の段差が生じ易くなるが、しかし、第２の実施形態では、表面の段差を最小限に抑えることができる。
【００５５】
その結果、実際のプロセスでは、表面電極構造をより平坦に形成することができるため、電極の断線やショートをより起こりにくくすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の構成を示す斜視図である。
【図２】本発明の第１の実施形態に係る半導体装置の表面構造を示す断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の側面構造を示す断面図である。
【図４】図２に示す線分Ａ−Ａの断面図である。
【図５】本発明の第２の実施形態に係る半導体装置の構成を示す斜視図である。
【図６】本発明の第２の実施形態に係る半導体装置の側面構造を示す断面図である。
【図７】従来における半導体装置の構成を示す斜視図である。
【図８】従来における半導体装置の側面構造を示す断面図である。
【符号の説明】
１  基板領域
２  ドレイン領域
３  ソース領域
４  第１のＭＯＳ型電極
５  第１の絶縁膜
６  第１の固定電位絶縁電極
７  チャネル領域
８（８ａ，８ｂ）  ゲート領域
１０  層間絶縁膜
１１  ドレイン電極
１３  ソース電極
１４  第２のＭＯＳ型電極
１５  第２の絶縁膜
１６  第２の固定電位絶縁電極
１８  ゲート電極
５１  基板領域
５２  ドレイン領域
５３  ソース領域
５４  ＭＯＳ型電極
５５  絶縁膜
５６  固定電位絶縁電極
５７  チャネル領域
５８  ゲート領域
６０  層間絶縁膜
６１  ドレイン電極
６３  ソース電極
６８  ゲート電極
ａ１  第１の溝
ａ２  第２の溝
ｂ１  単位セル領域
Ｈ  チャネル厚み
【図１】
0003722046.tif 000002
【図２】
0003722046.tif 000003
【図３】
0003722046.tif 000004
【図４】
0003722046.tif 000005
【図５】
0003722046.tif 000006
【図６】
0003722046.tif 000007
【図７】
0003722046.tif 000008
【図８】
0003722046.tif 000009