(57)【特許請求の範囲】
【請求項１】
半導体基体の上にその表面に対して絶縁されて、ドープされているポリシリコン層が配設され、その第１の部分がゲート電極でありまた第２の部分がゲート導体用の接触面であり、接触面（３）とゲート電極（１）との間にある少なくとも１個の集積されたオーム抵抗体（５、８）を介して接触面がゲート電極と電気的に接続されており、更にオーム抵抗体がドープされた多結晶シリコンからなる電界効果により制御可能の半導体デバイスにおいて、
接触面（２３）の縁部に少なくとも１個の空所（２４）が設けられ、オーム抵抗体（５）が該空所（２４）内に配設されていることを特徴とする電界効果により制御可能の半導体デバイス。
【請求項２】
オーム抵抗体が、少なくとも１個の導電路（６）を介して接触面（３）とまた少なくとも１個の導電路（６）を介してゲート電極（１）と接続されていることを特徴とする請求項１記載の半導体デバイス。
【請求項３】
接触面（３）が長方形をしており、各々の角部又はその近くにオーム抵抗体（５）が配設されていることを特徴とする請求項１記載の半導体デバイス。
【請求項４】
接触面（３）の各々の角部に正方形の空所（２４）が設けられており、各々の空所内に正方形のオーム抵抗体（５）が配設されていることを特徴とする請求項３記載の半導体デバイス。
【請求項５】
接触面（３）、オーム抵抗体（５）及びゲート電極（１）が絶縁層（１０）で覆われており、ゲート電極（１）の上方及び接触面（３）の上方のこの絶縁層（１０）上にそれぞれ金属層（１４、１５）があり、それらがゲート電極（３）又は接触面（１）と絶縁層（１０）内に設けられた接触孔（１６、１９）を介して電気的に接続されており、導電路（６）がオーム抵抗体（５）、接触面（３）及びゲート電極（１）と接触孔（１７）を介して電気的に接続されていることを特徴とする請求項１又は２記載の半導体デバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基体の上にその表面に対して絶縁されてドープされているポリシリコン層が配設され、その第１の部分がゲート電極でありまた第２の部分がゲート導体用の接触面である、電界効果により制御可能の半導体デバイスに関する。
【０００２】
【従来の技術】
上述の形式の電界効果により制御可能の半導体デバイス、例えばパワーＭＯＳＦＥＴ又はＩＧＢＴはよく知られている。例えばモジュール内には一般に多数のこの種の半導体デバイスが互いに並列に接続される。制御回路内の寄生導線インダクタンスにより導通制御の際にこのような配列は一定の投入接続を阻止する振動を生じる傾向がある。
【０００３】
従ってこれまでモジュール内には抵抗体のチップが組み込まれ、このチップは一方では半導体デバイスのゲート端子と他方ではモジュールの外部のゲート端子とボンディング線により接続されなければならなかった。この解決法はモジュール内に付加的な面を必要としまた付加的な接続導線を必要とする。
【０００４】
【発明が解決しようとする課題】
本発明の課題は、上述の形式の電界効果により制御可能の半導体デバイスを別個の抵抗体なしでも並列接続に適するように改良することにある。
【０００５】
【課題を解決するための手段】
この課題は本発明により、接触面とゲート電極との間にある少なくとも１個のオーム抵抗体を介して接触面がゲート電極と電気的に接続されることにより解決される。
【０００６】
【実施例】
本発明を個々の実施例に基づき図１〜図４との関連において以下に詳述する。
【０００７】
図１には電界効果により制御可能の半導体デバイスの断片の平面図が示されている。半導体基体の表面は絶縁層（図示せず）で覆われており、その上に更にドープされたポリシリコン層が配設されている。このポリシリコン層はゲート電極の作用をする第１の部分１とゲート導線を固定するための接触面を形成する第２の部分３を有する。ポリシリコン層のゲート電極１は開口２を備えており、この開口を介してポリシリコン層に対して絶縁されて接触孔を介して半導体デバイスの個々のセルのソース帯域が接触化されている。これらの接触孔はゲート電極１の表面上に配分された規則的なパターンを形成する。比較的大きなチップの場合ゲートポテンシャルを一層良好に配分するためのゲート接触フィンガを容れるために、隣接するセル間に接触孔を含まない比較的広い面７があってもよい。
【０００８】
ゲート電極１には接触面３が配置されている空所４がある。接触面３とゲート電極１との間ではドープされたポリシリコンが例えばエッチングにより中断されている。空所４内には接触面３とゲート電極１との間に集積されたオーム抵抗体を形成するアイランド５がある。アイランド５は有利にはドープされた多結晶シリコンからなり、接触面３及びゲート電極１と同じドーピングを有している。アイランド５はまたゲート電極１及び接触面３と同じ厚さであると有利である。アイランド５は導電路６を介して一方ではゲート電極１と、他方では接触面３と接続されている。
【０００９】
アイランド５は接触面３及びゲート電極１のパターン化と同時に形成されてもよい。それらの長さ及び断面積はゲート前置抵抗Ｒｇの値により定められる。
【００１０】
図２に基づく実施例では接触面３はゲート電極１とウェブ８により接続されている。これらのウェブもやはりポリシリコンからなる。それらの長さ及び断面積もまたゲート前置抵抗Ｒｇの値により定められる。
【００１１】
図３に基づく実施例は図１のそれと異なり、アイランド５は接触面２３の空所２４内に配設されている。アイランド５はここでは図１による実施例のように導電路６により一方では接触面２３と他方ではゲート電極１と接触化される。空所２４は図示されているように接触面２３の角部にあっても又はその周囲の別の箇所にあってもよい。アイランド５は空所２４のように正方形であっても、別の形をしていてもよい。
【００１２】
図４に示すように、半導体帯域１１、１３を有する半導体デバイスの表面は酸化物層１２で覆われている。この酸化物層１２上には接触面３、アイランド５及びゲート電極１からなるパターン化されたポリシリコン層がある。ポリシリコン層の上にはゲート電極１も接触面３及びアイランド５も被覆する絶縁層１０がある。絶縁層１０上の接触面３の上方に金属層１４が配設されている。ゲート電極１上には図１との関連において記載されているゲート接触フィンガ１５が載っている。このゲート接触フィンガ１５も金属層により形成されている。接触面３上の金属層１４は接触孔１９を介してその下にあるポリシリコン層と電気的に接続されている。同様にしてゲート接触フィンガ１５は接触孔１６を介してゲート電極１と接続されている。アイランド５も酸化物絶縁層１０で覆われているので、分離された導電路６は接触孔１７を介して抵抗体であるアイランド５のポリシリコン層と接続されている。金属層１４はボンディング線１８を介して半導体デバイスの外部の接続端子と接続されている。
【００１３】
アイランド５又はウェブ８（図２参照）は１実施例によれば厚さ０．５〜１μｍのポリシリコンにより形成される。それらの幅及び長さは例えば０．５ｍｍであってもよい。ポリシリコンは例えば２０Ω／□の抵抗体を有するようにドープされていてもよい。
【００１４】
図４による断面には簡略化のため１個の抵抗体のアイランド５のみが示されている。しかし図１ないし図３に示すように複数の抵抗体を集積することも可能である。並列に接続された抵抗体の数に相応してゲート前置抵抗Ｒｇの抵抗値は減少する。
【図面の簡単な説明】
【図１】本発明による半導体デバイスの１実施例の平面図。
【図２】本発明による半導体デバイスの別の実施例の平面図。
【図３】本発明による半導体デバイスの更に別の実施例の平面図。
【図４】本発明による半導体デバイスの１実施例の切断面図。
【符号の説明】
１  ゲート電極
２  開口
３、２３  接触面
４、２４  空所
５  アイランド（オーム抵抗体）
６  導電路
７  接触孔のない広い面
８  ウェブ
１０  絶縁層
１１、１３  半導体帯域
１２  酸化物層
１４、金属層
１５  ゲート接触フィンガ
１６、１７、１９  接触孔
１８  ボンディング線
【図１】
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【図２】
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【図３】
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【図４】
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