(57)【特許請求の範囲】
【請求項１】
制御部と、該制御部からの制御信号を受け対応する出力信号を出力する複数の部位回路とを含み、該部位回路の出力をデータバスを介して前記制御部に入力するデータバス回路において、
前記部位回路の出力が出力制御端子に入力される複数の出力バッファを設け、
前記データバスは、前記複数の部位回路のうち後段の部位回路の出力が接続されている前記出力バッファの出力を順次前段の出力バッファの入力端子に接続して構成することを特徴とするデータバス回路。
【請求項２】
前記制御部の制御信号は、共通制御線を介して前記複数の部位回路に入力することを特徴とする請求項１に記載のデータバス回路。
【請求項３】
前記制御部からの制御信号を入力として、前記出力バッファに故障箇所決定用試験信号を入力する試験回路部を有することを特徴とする請求項１に記載のデータバス回路。
【請求項４】
前記試験回路部の試験信号は、前記出力バッファと直列接続され且つ出力制御端子を有する試験用出力バッファの前記出力制御端子に入力されることを特徴とする請求項３に記載のデータバス回路。
【請求項５】
デジタル処理装置の制御系処理部に使用されることを特徴とする請求項１、２、３又は４に記載のデータバス回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データバス回路、特にデジタル処理装置の制御系処理部に使用され、情報を収集するデータバス回路に関する。
【０００２】
【従来の技術】
コンピュータを始めとするデジタル処理装置にあっては、例えばプロセッサや各種メモリ等の複数のデバイスが使用されている。これら各デバイス間にはデータの送信／受信を行うが必ずしも常時接続されている必要はない。そこで、データバスと称される１本以上の導体より成る信号伝送路を設け、このデータバスに必要時に接続されて各デバイス相互間のデータの送受信を行うようにするのが一般的であり、これにより構成の簡素化を図っている。或いは斯る共通データバスに選択的に出力信号を出力する。
【０００３】
デジタル処理装置の制御系処理部に使用される従来のデータバス回路は、一般的に制御部から接続されるデータ受信用信号バスがシステム内にある多数の部位回路の各部位回路の出力に直接接続されている。各部位回路の出力を制御して、出力信号が重ならないようにして信号の送受信を行っていた。斯る構成により、制御部と複数の部位回路との間の信号線本数が大幅に減少し且つ回路規模も減少し小型化することが可能になるという特徴乃至効果を有する。
【０００４】
図３に従来のデータバス回路の一例を示す。また、図４に図３のデータバス回路の動作タイミングチャートを示す。
【０００５】
図３の従来システムにあっては、１個の制御部１とｎ（正の整数）個の部位回路２ａ、２ｂ、…、２ｎ（図３中には２ａ及び２ｂのみを示す）とにより構成される。制御部１からの制御信号は、制御バス５を介して各部位回路２ａ〜２ｎに共通入力される。また、各部位回路２ａ〜２ｎの出力信号は、各々出力バッファ３ａ〜３ｎを介してデータバス６に出力され、これは制御部１に入力されると共に共通抵抗４に接続される。
【０００６】
次に、図４のタイミングチャートを参照して、図３の従来システムの動作を説明する。先ず制御部１が制御バス（又はライン）５に制御信号２−１（図４（ａ）参照）を出力する。この制御信号２−１は、部位回路２ａ〜２ｎに入力され、制御部１から要求を受けた部位回路（例えば２ａ）のみが、この制御信号２−１を取込み、要求に応じた処理を行う。この部位回路は、その処理結果を応答信号２−２、２−４として出力バッファ３におく（図４（ｂ）、（ｄ）参照）。これと同時に応答信号２−２、２−４の有効性を示す出力制御信号２−３、２−５が出力バッファ３の制御端子に送られる（図４（ｃ）、（ｅ）参照）。
【０００７】
出力バッファ３は、出力制御信号２−３、２−５の制御により、応答信号２−２、２−４をデータバス６に載せて、制御部１にその信号（図４（ｆ）参照）を送る。図４（ｆ）から明らかな如く、制御信号２−３、２−５を受けた出力バッファ３のみが応答信号をデータバス６に載せるので、複数の部位回路２ａ〜２ｎがデータバス６に同時に応答信号を出力することはない。
【０００８】
【発明が解決しようとする課題】
上述の如く、従来技術にあっては、情報を収集する制御部１に多数の部位回路２ａ〜２ｎが接続され、そこから情報を効率よく収集すると共に回路規模は小さくしている。しかし、回路構成の簡単化及び効率化の反面、情報収集を１本のバスに委ねて、多数の部位回路２ａ〜２ｎの出力をデータバスに直接並列接続している。そこで、回路上の異常又は収集情報に誤り（エラー）が発生しても、発生箇所を迅速に決定することができないという問題があった。
【０００９】
これは、データバス回路の構成が、通信しているデータの異常監視しかできない為である。各部位回路における異常又は回路障害及び通信異常は判断できるが、データバス回路上の故障又は通信異常に対しては、どの部位回路による影響かが判断できないという状況で発生していた。斯る故障箇所の特定は、最近のデジタル処理装置やデータ伝送装置の中で非常に重要な機能の１つとされ、装置の故障箇所の特定又は復旧に大きな影響を与えている。
【００１０】
本発明の目的は、回路故障や回線異常に際し、故障箇所の特定を可能とし、装置の保守又は維持（メンテナンス）を円滑にする機能を有するデータバス回路を提供することである。
【００１１】
【課題を解決するための手段】
前述の課題を解決するため、本発明によるデータバス回路は、次のような特徴的な構成を採用している。
【００１２】
（１）制御部と、該制御部からの制御信号を受け対応する出力信号を出力する複数の部位回路とを含み、該部位回路の出力をデータバスを介して前記制御部に入力するデータバス回路において、
前記部位回路の出力が出力制御端子に入力される複数の出力バッファを設け、
前記データバスは、前記複数の部位回路のうち後段の部位回路の出力が接続されている前記出力バッファの出力を順次前段の出力バッファの入力端子に接続して構成するデータバス回路。
【００１３】
（２）前記制御部の制御信号は、共通制御線を介して前記複数の部位回路に入力する上記（１）のデータバス回路。
【００１４】
（３）前記制御部からの制御信号を入力として、前記出力バッファに故障箇所決定用試験信号を入力する試験回路部を有する上記（１）のデータバス回路。
【００１５】
（４）前記試験回路部の試験信号は、前記出力バッファと直列接続される且つ出力制御端子を有する試験用出力バッファの前記出力制御端子に入力される上記（３）のデータバス回路。
【００１６】
（５）デジタル処理装置の制御系処理部に使用される上記（１）、（２）、（３）又は（４）のデータバス回路。
【００１７】
【発明の実施の形態】
以下、本発明によるデータバス回路の好適実施形態例の構成及び動作を添付図１及び図２を参照して詳細に説明する。
【００１８】
先ず、図１は本発明によるデータバス回路の好適実施形態例の構成図である。図２は、図１のデータバス回路の各部動作説明用タイミングチャートである。
【００１９】
図１を参照して、本発明によるデータバス回路の構成を説明する。このデータバス回路は、制御部１０、ｎ個（この例では３個）の部位回路１２ａ、１２ｂ、１２ｃ、電源ＶＤＤと接地間に直列接続される１対の出力バッファ１３ａ〜１３ｃ、１４ａ〜１４ｃ及び負荷抵抗１５ａ〜１５ｃ、制御部１０から各部位回路１２ａ〜１２ｃの入力側に接続される制御信号バス１６及び各後段の出力バッファ１４ｃ、１４ｂ、１４ａから前段の出力バッファ１４ｂ、１４ａの入力側又は制御部１０の入力端に順次接続されるデータバス１７ｃ、１７ｂ、１７ａ及び制御部１０の出力側に接続された試験回路部２０より構成される。
【００２０】
制御部１０は、各部位回路１２ａ〜１２ｃに指令を送り、情報を収集し、その情報により対応する部位回路１２ａ〜１２ｃを制御する。各部位回路１２ａ〜１２ｃは、制御部１０から出力される指令又は制御信号で制御され、対応する応答信号を出力バッファ１４ａ〜１４ｃに出力する。出力バッファ１４ａ〜１４ｃは、各部位回路１２ａ〜１２ｃからの応答信号をデータバス１７ａ〜１７ｃに載せる。試験回路部２０は、出力バッファ１４ａ〜１４ｃに直列接続される試験用出力バッファ１３ａ〜１３ｃに試験信号を送る。また、試験用出力バッファ１３ａ〜１３ｃは、試験回路部２０から送られてくる試験信号を受け、各出力バッファ１４ａ〜１４ｃの入力側である前段データバス１７ｂ、１７ｃに接続される。
【００２１】
各データバス１７ａ〜１７ｃは、負荷抵抗又はＨレベル保証の為の電源ＶＤＤにプルアップ抵抗１５ａ〜１５ｃを介して接続されている。
【００２２】
このデータバス回路にあっては、回路が正常で故障等がない場合、制御部１０から出力された制御信号は、各部位回路１２ａ〜１２ｃ及び試験回路部２０に入力される。制御部１０が回答を要求している部位回路のみから制御信号を取込む。その部位回路１２は、その要求に対する処理を行い、応答信号を出力バッファ１４ａ〜１４ｃの出力制御入力に送る。そこで、出力バッファ１４ａ〜１４ｃは、部位回路１２ａ〜１２ｃから応答信号を受け、その制御により出力のオン／オフを行う。出力バッファ１４の入力端子には、前段のデータバス１７が入力されている。即ち、出力バッファ１４ａにはデータバス１７ｂが、出力バッファ１４ｂには、データバス１７ｃが接続されている。応答を要求されている部位回路１２以外の出力バッファが全てオン状態の為に、応答する出力バッファ１４の入力端子はＬレベルとなっている。
【００２３】
また、試験用出力バッファ１３は、試験回路部２０からの試験信号により、最終段のバッファ１３以外は全てオフとなっており、高インピーダンスになっている。最終段の試験用出力バッファ１３ｃは、通常オンでありＬレベルを出力している。よって、実際に応答が必要な部位回路１２に接続されている出力バッファ１４は、部位回路１２の応答信号の制御によって、オンの場合はＬレベルを、またオフの場合はＨレベルを対応するデータバス１７に出力する。この信号は、制御端子がオンとなっている次段の出力バッファ１４を通り、最終的にデータバス１７ａに伝わり、制御部１０に入力される。この信号が、制御部１０で対象となった部位回路１２の応答信号と認識され、正常に処理されたと判断されることとなる。
【００２４】
次に、このデータバス回路内に故障が発生した場合につき説明する。この場合には制御部１０に正常な応答が戻って来ない。制御部１０からの制御信号によって、各部位回路１２の個別試験が開始される。
【００２５】
先ず、対象になる部位回路（例えば１２ｂ）が決められる。それ以前の各部位回路（例えば１２ａ）には、対応する出力バッファ１４の制御端子をオフとし出力を高インピーダンスする。またそれ以後の各部位回路（例えば１２ｃ）には、対応する出力バッファ１４の制御端子をオンとし、出力をスルーにする。次に、対象となる部位回路１２ａの試験用出力バッファ１３を試験回路部２０からの試験信号で出力制御端子をオンとさせる。これにより、その出力をＬレベルとする。これで対象となる部位回路１２が完全に制御部１０と１対１となり、外部の影響を受けず自由に回路の正常性と回線の状態を確認可能になる。ここで、制御部１０への応答が正常であれば、対象となった部位回路（例えば１２ｂ）及びそれ以降のデータバス１７と出力バッファ１４は正常と判断される。よって故障は、この対象部位回路１２以外となる。
【００２６】
もし、この状態で、制御部１０への応答が異常であれば、対象の部位回路（１２ｂ）又はそれ以降の出力バッファ１４の異常か、１段前の出力バッファ１４の異常となり、障害箇所のしぼり込みができる。更に対象部位回路１２を前後にずらすことにより、障害箇所の一層のしぼり込みができる。
【００２７】
次に、図１のデータバス回路の動作タイミングチャートを示す図２につき簡単に説明する。このデータバス回路の動作は上述のとおりであるので、（ａ）乃至（ｊ）のタイミングチャートにつき説明する。
【００２８】
（ａ）は、制御部１０から各部位回路１２ａ〜１２ｃに送られる制御信号４−１である。
（ｂ）は、部位回路１２が取込む制御信号４−２である。
（ｃ）は、部位回路１２からの応答信号４−３である。
（ｄ）は、出力バッファ１４からデータバス１７に出力されるデータバス信号４−４である。
（ｅ）は、回路故障又はデータバス障害の場合のデータバス信号４−５である。
（ｆ）は、部位回路１２からの応答信号が正常な場合の正常信号４−６である。
（ｇ）は、部位回路１２からの応答信号が異常である異常信号４−７である。
（ｈ）は、各部位回路１２からの各応答信号が正常な場合の信号４−８である。
（ｉ）は、各部位回路１２からの各応答信号が異常な場合の信号４−９である。
（ｊ）は、部位回路１２からの応答信号が異常な場合のデータバス１７の信号４−１０である。
【００２９】
以上説明した如く本発明によるデータバス回路は、制御部、複数の部位回路、出力バッファ、試験用出力バッファ及び試験回路部を設けることにより、監視機能付きデータバス回路が得られる。しかし、本発明は斯る特定例のみに限定されるべきではなく、本発明の要旨を逸脱することなく種々の変形変更が可能である。例えば、データバス回路に含まれる部位回路の個数は用途に応じて任意数に選定することが可能である。
【００３０】
【発明の効果】
上述の説明から理解される如く、本発明のデータバス回路によると、各部位回路又は部位回路間の動作監視が可能な試験回路部を設けることにより装置全体の動作が保証でき、その保守及び運用が向上する。
【図面の簡単な説明】
【図１】本発明によるデータバス回路の好適実施形態例の構成図である。
【図２】図１のデータバス回路の動作タイミングチャートである。
【図３】従来のデータバス回路の構成図である。
【図４】図４のデータバス回路の動作タイミングチャートである。
【符号の説明】
１０              制御部
１２ａ〜１２ｃ    部位回路
１３ａ〜１３ｃ    試験用出力バッファ
１４ａ〜１４ｃ    出力バッファ
１６              制御信号バス
１７ａ〜１７ｃ    データバス
２０              試験回路部
【図１】
0003710114.tif 000002
【図２】
0003710114.tif 000003
【図３】
0003710114.tif 000004
【図４】
0003710114.tif 000005