(57)【特許請求の範囲】
【請求項１】
ダイナミックRAM（DRAM）を構成する半導体チップと、前記半導体チップの外部電極が設けられた面上の長辺を横切った２方向に絶縁体を介して設けられる複数本のリードと、前記半導体チップの外部電極と前記リードとを接続するボンディングワイヤと、前記半導体チップ、前記リード、前記ボンディングワイヤ、および前記リードとボンディングワイヤの接続部を封止する樹脂からなるLOC構造の樹脂封止型半導体装置であって、
前記半導体チップの外部電極のうち、センスアンプ回路に電源を供給する１つ以上の外部電極と接続されるリードは、前記半導体チップの両端部に配置され、かつ、前記半導体チップの長辺方向に延びるバスバーを有し、
前記半導体チップの外部電極のうち、入力基準電圧源用の外部電極と接続されるリードは、前記バスバーを有するリードから離間して配置されており、
前記半導体チップの外部電極のうち、前記センスアンプ回路に電源を供給する１つ以上の外部電極は、前記バスバーを有するリードのみに接続されていることを特徴とする樹脂封止型半導体装置。
【請求項２】
ダイナミックRAM（DRAM）を構成する半導体チップと、前記半導体チップの外部電極が設けられた面上の長辺を横切った２方向に絶縁体を介して設けられる複数本のリードと、前記半導体チップの外部電極と前記リードとを接続するボンディングワイヤと、前記半導体チップ、前記リード、前記ボンディングワイヤ、および前記リードとボンディングワイヤの接続部を封止する樹脂からなるLOC構造の樹脂封止型半導体装置であって、
前記半導体チップの外部電極のうち、センスアンプ回路に電源を供給する１つ以上の外部電極と接続されるリードは、前記半導体チップの両端部に配置され、かつ、前記半導体チップの長辺方向に延びるバスバーを有し、
前記半導体チップの外部電極のうち、チップセレクト信号用の外部電極と接続されるリードは、前記バスバーを有するリードから離間して配置されており、
前記半導体チップの外部電極のうち、前記センスアンプ回路に電源を供給する１つ以上の外部電極は、前記バスバーを有するリードのみに接続されていることを特徴とする樹脂封止型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は２方向にリードが延びるＬＯＣ（Ｌｅａｄ  Ｏｎ  Ｃｈｉｐ）構造の樹脂封止型半導体装置に関し、特に、ダイナミックＲＡＭ（ＤＲＡＭ）を構成する半導体チップを封止した半導体記憶装置に適用して有効な技術である。
【０００２】
【従来の技術】
従来、ＬＳＩメモリ実装の２方向にリードピンのあるＬＯＣパッケージのリードフレームにおいて、インナーリードのバスバーは電源電圧供給用及びグランド電圧供給用として共通電源及び共通グランドに使用していた（特開平５―１１４６２２号公報、特開平５―２５１４９５号公報参照）。例えば、ＤＲＡＭを構成する半導体チップを封止した樹脂封止型半導体記憶装置の場合、図１３に示すように、第１方向のリード２Ａの両端、１番リード及び３３番リードの電源電圧ＶＣＣ用のリードを電源バスバー３で接続し、３４番リード及び６６番リードのグランド電圧供給ＶＳＳ用のリードをグランド電源バスバー７で接続しており、前記電源バスバー３と前記ＤＲＡＭのセンスアンプの電源用外部電極（ボンディングパッド）１１、及び前記グランド電源バスバー７と前記ＤＲＡＭのセンスアンプ用グランド電源用外部電極１２を金属細線（ボンディングワイヤ）５で接続している。
【０００３】
前記バスバーを用いた場合、前記バスバーの中央付近で電圧降下が起こり、前記バスバーの中央付近からセンスアンプ用の外部電極に電源を供給する場合、十分な電圧を確保できないことがあるため、例えば、前記第１方向の中央付近の１８番リードを前記電源電圧ＶＣＣ用の電源リード２Ａ（ＶＣＣ）として用いて電源強化をし、例えば、前記ＤＲＡＭの中央付近に設けられているセンスアンプ用の外部電極１１と接続している（電子技術、１９９９年１０月、ｐ．５３参照）。
【０００４】
【発明が解決しようとする課題】
しかしながら、前記従来の技術では、リードの形状及びリードの配置は電源ノイズに強い観点からは必ずしも望ましいものではない。例えば、前記ＤＲＡＭはリフレッシュ動作時に、メモリセルから読み出したビット情報を増幅するためのセンスアンプに大電流を供給する必要があるため、前記電源リード２Ａ（ＶＣＣ）から大電流を供給する。前記図１３に示すように、前記第１方向の両端の電源リード２Ａ（ＶＣＣ）に大電流を供給した時の相互インダクタンスは、前記電源リード２Ａ（ＶＣＣ）付近では大きく、前記電源リード２Ａ（ＶＣＣ）から離れた中央付近では小さくなる。しかし、中央付近に電源リード２Ａ（ＶＣＣ）を設けることにより、前記両端の電源リード２Ａ（ＶＣＣ）に大電流が流れるときに、中央付近の電源リード２Ａ（ＶＣＣ）にも電流が流れノイズ源となってしまう。そのため、前記中央付近の電源リード２Ａ（ＶＣＣ）の電源ノイズが、相互インダクタンスによりチップセレクト信号リード２Ａ（／ＣＳ）や入力基準電圧源リード２Ｂ（ＶＲＥＦ）に伝播し、前記ＤＲＡＭのリフレッシュ動作時に誤動作するという問題があった。
【０００５】
本発明の目的は、ＬＯＣ構造の樹脂封止型半導体装置において、大電流が流れるリードにより誘起される電源ノイズを低減し、装置の動作を安定にすることが可能な技術を提供することにある。
【０００６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【０００８】
（１）半導体チップと、該半導体チップの外部電極が形成された面上の長辺方向を横切った２方向に絶縁体を介して設けられる複数本のリードと、前記外部電極と前記リードを接続する金属細線と、前記半導体チップ、リード、金属細線、及び前記リードと金属細線の接続部を封止する樹脂からなるＬＯＣ構造の樹脂封止型半導体装置において、前記複数本のリードに、大電流を供給する電源と接続される第１電源リードと、前記大電流を供給する電源以外の電源と接続される第２電源リードを有し、前記第１電源リードと第２電源リードが可能な限り離れてなる樹脂封止型半導体装置である。
【０００９】
（２）半導体チップと、該半導体チップの外部電極が形成された面上の長辺方向を横切った２方向に絶縁体を介して設けられる複数本のリードと、前記外部電極と前記リードを接続する金属細線と、前記半導体チップ、リード、金属細線、及び前記リードと金属細線の接続部を封止する樹脂からなるＬＯＣ構造の樹脂封止型半導体記憶装置において、前記複数本のリードに、大電流を供給する電源と接続される第１電源リードと、前記大電流を供給する電源以外の電源と接続される第２電源リードを有し、前記第１電源リードと第２電源リードが可能な限り離れてなる樹脂封止型半導体記憶装置である。
【００１０】
（３）前記手段（２）に記載の樹脂封止型半導体記憶装置において、前記半導体チップは、ダイナミックＲＡＭ（ＤＲＡＭ）である。
【００１１】
（４）前記手段（３）に記載の樹脂封止型半導体記憶装置において、第１方向のリードは、両端の第１電源リード及び第２電源リードと、中央付近の第３電源リードを含む３本以上の電源リードを有し、前記第１方向と対向する第２方向のリードは、両端の第１グランド電源リード及び第２グランド電源リードと、中央付近の第３グランド電源リードを含む３本以上のグランド電源リードを有し、前記第１電源リードと第２電源リードが電源バスバーに接続されており、前記第１グランド電源リードと第２グランド電源リードがグランド電源バスバーに接続されており、前記電源バスバーと前記ＤＲＡＭのセンスアンプの電源用外部電極が金属細線により接続され、前記グランド電源バスバーと前記ＤＲＡＭのセンスアンプのグランド電源用外部電極が金属細線により接続されており、前記第３電極リードは前記ＤＲＡＭのセンスアンプの電源用でない外部電極と金属細線により接続され、前記第３グランド電源リードは前記ＤＲＡＭのセンスアンプのグランド電源用でない外部電極と金属細線により接続されている。
【００１２】
（５）前記手段（４）に記載の樹脂封止型半導体記憶装置において、前記電源バスバーは、前記第１電源リードとの接続部付近から前記第３電源リード側に設けられる第１分岐と、前記第２電源リードとの接続部付近から前記第３電源リード側に設けられる第２分岐を有し、前記グランド電源バスバーは、前記第１グランド電源リードとの接続部付近から前記第３グランド電源バスバー側に設けられる第３分岐と、前記第２グランド電源リードとの接続部付近から前記第３グランド電源バスバー側に設けられる第４分岐を有し、前記電源バスバー、第１分岐、第２分岐のいずれかと前記ＤＲＡＭのセンスアンプの電源用外部電極が前記金属細線により接続され、前記グランド電源バスバー、第３分岐、第４分岐と前記ＤＲＡＭのセンスアンプのグランド電源用外部電極が金属細線により接続されている。
【００１３】
（６）前記手段（４）または（５）に記載の樹脂封止型半導体装置において、前記電源バスバー及びグランド電源バスバーのそれぞれは、少なくとも４箇所の対応する位置で折れ曲がる連続した第１線分、第２線分、第３線分、第４線分、第５線分から構成され、前記電源バスバーの第１線分と前記グランド電源バスバーの第１線分の間隔をａとし、前記電源バスバーの第３線分と前記グランド電源バスバーの第３線分の間隔をｂとし、前記電源バスバーの第５線分と前記グランド電源バスバーの第５線分の間隔をｃとしたときに、前記第３線分の間隔ｂが前記第１線分の間隔ａ及び第５線分の間隔ｃより大きい。
【００１４】
（７）ダイナミックＲＡＭ（ＤＲＡＭ）を構成する半導体チップと、該半導体チップの外部電極が形成された面上の長辺を横切った２方向に絶縁体を介して設けられる複数本のリードと、前記外部電極と前記リードを接続する金属細線と、前記半導体チップ、リード、金属細線、及び前記リードと金属細線の接続部を封止する樹脂からなるＬＯＣ構造の樹脂封止型半導体記憶装置において、第１方向のリードは、両端の第１電源リード及び第２電源リードを含む２本以上の電源リードを有し、前記第１方向と対向する第２方向のリードは、両端の第１グランド電源リード及び第２グランド電源リードを含む２本以上のグランド電源リードを有し、前記第１電源リード、第２電源リードが電源バスバーに接続されており、前記第１グランド電源リード、第２グランド電源リードがグランド電源バスバーに接続されており、前記電源バスバーと前記ＤＲＡＭのセンスアンプの電源用外部電極が前記金属細線により接続され、前記グランド電極バスバーと前記ＤＲＡＭのセンスアンプのグランド電源用外部電極と前記金属細線により接続されており、前記第１方向あるいは第２方向の中央付近にあるリードと前記ＤＲＡＭのチップセレクト信号入力用の外部電極あるいは入力基準電圧源用の外部電極が接続されている。
【００１５】
（８）ダイナミックＲＡＭ（ＤＲＡＭ）を構成する半導体チップと、該半導体チップの外部電極が形成された面上の長辺を横切った２方向に絶縁体を介して設けられる複数本のリードと、前記外部電極と前記リードを接続する金属細線と、前記半導体チップ、リード、金属細線、及び前記リードと金属細線の接続部を封止する樹脂からなるＬＯＣ構造の樹脂封止型半導体記憶装置において、第１方向のリードは、両端の第１電源リード及び第２電源リードを含む２本以上の電源リードを有し、前記第１方向と対向する第２方向のリードは、両端の第１グランド電源リード及び第２グランド電源リードを含む２本以上のグランド電源用のリードを有し、前記第１電源リード及び第２電源リードが電源バスバーで接続されており、前記第１グランド電源リード及び第２グランド電源リードがグランド電源バスバーで接続されており、前記電源バスバーと前記ＤＲＡＭのセンスアンプの電源用の外部電極が金属細線により接続され、前記グランド電源バスバーと前記ＤＲＡＭのセンスアンプのグランド電源用の外部電極が金属細線により接続され、
前記第１方向の第１電源リードと第２電源リードの間のリードの少なくとも１本の第１リード、前記第２方向の第１グランド電源リードと第２グランド電源リードの間のリードの少なくとも１本の第２リードが、前記ＤＲＡＭの少なくとも２つの第１入力基準電圧源用の外部電極及び第２入力基準電圧源用の外部電極と金属細線により接続されている。
【００１６】
（９）ダイナミックＲＡＭ（ＤＲＡＭ）を構成する半導体チップと、該半導体チップの外部電極が形成された面上に絶縁テープを介して接着され、前記外部電極の近辺から前記半導体チップの対向する２方向に延びる複数本のリードと、前記ボンディングパッドと該ボンディングパッドと対応する前記リードを接続する金属細線と、前記半導体チップ、リード、金属細線、及び前記リードと金属細線の接続部を封止する樹脂からなるＬＯＣ構造の樹脂封止型半導体記憶装置において、第１方向のリードは、第１電源リード、第２電源リード、第３グランド電源リード、第４グランド電源リードの順に並んだ４本以上の電源リード及びグランド電源リードを有し、前記第１方向に対向する第２方向のリードは、第１グランド電源リード、第２グランド電源リード、第３電源リード、第４電源リードの順に並んだ４本以上のグランド電源リード及び電源リードを有し、前記第１電源リードと第２電源リードは第１電源バスバーに接続し、前記第３電源リードと第４電源リードは第２電源バスバーに接続し、前記第３グランド電源リードと第４グランド電源リードは第１グランド電源バスバーに接続し、前記第１グランド電源リードと第２グランド電源リードは第２グランド電源バスバーに接続し、前記第１電源バスバー、第２電源バスバーと前記ＤＲＡＭのセンスアンプの電源用の外部電極が金属細線により電気的に接続され、前記第１グランド電源バスバー、第２グランド電源バスバーと前記ＤＲＡＭのセンスアンプのグランド電源用の外部電極が金属細線により電気的に接続されている。
【００１７】
（１０）前記手段（９）に記載の樹脂封止型半導体記憶装置において、前記第２電源リードと前記第３グランド電源リードの間に少なくとも１本の第１リード、前記第２グランド電源リードと第３電源リードの間に少なくとも１本の第２リードをそれぞれ有し、前記第１リードと第２リードは前記ＤＲＡＭのチップセレクト信号用の外部電極及び入力基準電圧源用の外部電極と金属細線により電気的に接続されている。
【００１８】
以下、本発明について、図面を参照して実施の形態（実施例）とともに詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号をつけ、その繰り返しの説明は省略する。
【００１９】
【発明の実施の形態】
（実施例１）
図１は本発明による実施例１の樹脂封止型半導体記憶装置の概略構成を示す斜視図であり、図２は図１のＡ−Ａ′線の模式断面図である。
【００２０】
図１及び図２において、Ｍはモールド樹脂、Ｓは絶縁テープ、１は半導体チップ（ＤＲＡＭ）、２Ａは第１方向のリード、２Ｂは第２方向のリード、３は電源バスバー、４は外部電極（ボンディングパッド）、５はボンディングワイヤ、７はグランド電源バスバーである。なお、本実施例１における半導体チップ１はＤＲＡＭを構成するものとする。
【００２１】
本実施例１の樹脂封止型半導体記憶装置は、図２に示すように、ＤＲＡＭ１と、前記ＤＲＡＭ１のボンディングパッド４が形成された面に、絶縁テープＳを介して第１方向のリード２Ａ及び第２方向のリード２Ｂがそれぞれ複数本設けられ、前記ボンディングパッド４は前記第１方向のリード２Ａあるいは第２方向のリード２Ｂのいずれかとボンディングワイヤ５によって接続される。前記半導体チップ１、リード２Ａ、２Ｂ、ボンディングワイヤ５、リードとボンディングワイヤの接続部はモールド樹脂Ｍにより封止されている。前記リードの一端（アウターリード）は、例えば、図１および図２に示すように、モールド樹脂Ｍの外部でガルウイング状に変形しており、プリント基板等に実装できるようになっている。また、前記アウターリードの形状はガルウイング状に限らず、直線状やＪ字状になっていてもよい。
【００２２】
前記第１方向のリード２Ａ及び第２方向のリード２Ｂは、標準規格に基づき、それぞれに印加される信号が規定され、番号が付されている。図１では、手前左端が１番リード、手前右端が３３番リードである。また、後側右端が３４番リード、後側左端が６６番リードである。図１では、リード番号は前記リード２Ａ、２Ｂの後ろにつけて示している。なお、前記リード２Ａ、２Ｂのリードの配置については後述する。
【００２３】
図３は図１の内部構成を示す平面図であり、図１のモールド樹脂Ｍを省略し、ＤＲＡＭとリードの関係を示している。
【００２４】
図３において、１は半導体チップ（ＤＲＡＭ）、２Ａは第１方向のリード、２Ｂは第２方向のリード、３は電源バスバー、４は外部電極（ボンディングパッド）、５はボンディングワイヤ（金属細線）、６は電源バスバーの分岐、７はグランド電源バスバー、８はグランド電源バスバーの分岐、９は非センスアンプの電源用ボンディングパッド、１０は非センスアンプのグランド電源用ボンディングパッド、１１はセンスアンプの電源用ボンディングパッド、１２はセンスアンプのグランド電源用ボンディングパッドである。
【００２５】
前記第１方向のリード２Ａおよび第２方向のリード２Ｂは、標準規格に基づき、それぞれに印加される信号が規定され、番号が付されている。前記図３では、左手上側が１番リード、左手下側が３３番リードである。また、右手下側は３４番リード、左手上側は６６番リードである。
【００２６】
前記１番リードは電源電圧ＶＣＣリードである。前記電源電圧ＶＣＣは例えば回路の動作電圧５ボルト（Ｖ）が印加される。２番リードはデータ入力信号リード（ＤＱ０）、３番リードは入出力回路用電源ＶＣＣＱリード、４番リードはデータ入力信号リード（ＤＱ１）、５番リードはデータ信号入力リード（ＤＱ２）、６番リードは入出力回路用グランド電源ＶＳＳＱリード、７番リードはデータ入力信号リード（ＤＱ３）、８番リードはデータ入力信号リード（ＤＱ４）、９番リードは入出力回路用電源ＶＣＣＱリード、１０番リードはデータ入力信号リード（ＤＱ５）、１１番リードはデータ入力信号リード（ＤＱ６）、１２番リードは入出力回路用グランド電源ＶＳＳＱリード、１３番リードはデータ入力信号リード（ＤＱ７）、１４番リードは空きリード（ＮＣ）、１５番リードは入出力回路用電源ＶＣＣＱリード、１６番リードはロウアーＤＱマスクイネーブル信号リード（ＤＱＭＬ）、１７番リードは空きリード（ＮＣ）である。
【００２７】
１８番リードは非センスアンプ用電源ＶＣＣ０リード、１９番リードは空きリード（ＮＣ）、２０番リードはロウアーデータマスクイネーブル信号リード（ＤＭＬ）、２１番リードはライトイネーブル信号リード（／ＷＥ）、２２番リードはカラムアドレス信号リード（／ＣＡＳ）、２３番リードはロウアドレス信号リード（／ＲＡＳ）、２４番リードはチップセレクト信号リード（／ＣＳ）、２５番リードは空きリード（ＮＣ）、２６番リードはアドレス信号リード（Ａ１４）、２７番リードはアドレス信号リード（Ａ１３）、２８番リードはアドレス信号リード（Ａ１０）、２９番リードはアドレス信号リード（Ａ０）、３０番リードはアドレス信号リード（Ａ１）、３１番リードはアドレス信号リード（Ａ２）、３２番リードはアドレス信号リード（Ａ３）、３３番リードは電源電圧ＶＣＣリードである。
【００２８】
３４番リードはグランド電源ＶＳＳリードである。前記グランド電源ＶＳＳリードは例えば回路の基準電圧０ボルト（Ｖ）が印加される。３５番リードはアドレス信号リード（Ａ４）、３６番リードはアドレス信号リード（Ａ５）、３７番リードはアドレス信号リード（Ａ６）、３８番リードはアドレス信号リード（Ａ７）、３９番リードはアドレス信号リード（Ａ８）、４０番リードはアドレス信号リード（Ａ９）、４１番リードはアドレス信号リード（Ａ１１）、４２番リードはアドレス信号リード（Ａ１２）、４３番リードは空きリード（ＮＣ）、４４番リードはクロックイネーブル信号リード（ＣＫＥ）、４５番リードはクロック信号リード（ＣＬＫ）、４６番リードはクロック信号リード（／ＣＬＫ）、４７番リードはデータマスクイネーブル信号リード（ＤＱＭ）、４８番リードは非センスアンプ用グランド電源ＶＳＳ０リードである。
【００２９】
４９番リードは入力基準電圧源ＶＲＥＦリード、５０番リードは空きリード（ＮＣ）、５１番リードはアッパーＤＱマスクイネーブル信号リード（ＤＱＳＵ）、５２番リードは入力回路用電源ＶＣＣＱリード、５３番リードは空きリード（ＮＣ）、５４番リードはデータ入力信号リード（ＤＱ８）、５５番リードは入力回路用電源ＶＣＣＱリード、５６番リードはデータ入力信号リード（ＤＱ９）、５７番リードはデータ入力信号リード（ＤＱ１０）、５８番リードは入力回路用グランド電源ＶＳＳＱリード、５９番リードはデータ入力信号リード（ＤＱ１１）、６０番リードはデータ入力信号リード（ＤＱ１２）、６１番リードは入力回路用電源ＶＣＣＱリード、６２番リードはデータ入力信号リード（ＤＱ１３）、６３番リードはデータ入力信号リード（ＤＱ１４）、６４番リードは入力回路用グランド電源ＶＳＳＱリード、６５番リードはデータ入力信号リード（ＤＱ１５）、６６番リードはグランド電源ＶＳＳリードである。
【００３０】
前記第１方向の１番リード、３３番リードのそれぞれの電源リード２Ａ（ＶＣＣ）は、電源バスバー３で接続されて一体に構成されており、第２方向の３４番リード、６６番リードのそれぞれのグランド電源リード２Ｂ（ＶＳＳ）は、グランド電源バスバー７で接続されて一体に構成されている。また、前記電源バスバー３の１番リード、３３番リードの電源リード２Ａ（ＶＣＣ）との接続部付近には分岐６が設けられ、前記グランド電源バスバー７の３４番リード、６６番リードのグランド電源リード２Ｂ（ＶＳＳ）との接続部付近には分岐８が設けられている。
【００３１】
前記第１方向のリード２Ａ、第２方向のリード２Ｂ、電源バスバー３、グランド電源バスバー７は、ボンデングワイヤ５を介してボンデングパッド４と接続している。このとき、第１方向のリード２Ａの中央付近の１８番リードの非センスアンプ用電源ＶＣＣ０リード及び第２方向のリード２Ｂの中央付近の非センスアンプ用グランド電源ＶＳＳ０リードをボンデングワイヤを介して、前記ＤＲＡＭ１の非センスアンプ用ボンディングパッド９、非センスアンプ用ボンディングパッド１０に接続し、電源バスバー６及びグランド電極バスバー８からボンデングワイヤを介して、前記ＤＲＡＭ１のセンスアンプ用ボンディングパッド１１、センスアンプのグランド電源用ボンディングパット１２に接続する。
【００３２】
図４は本実施例１のＤＲＡＭのレイアウトを説明するための概略構成図である。
【００３３】
本実施例１の樹脂封止型半導体装置に用いるＤＲＡＭ１は、例えば、２５６Ｍビットのダブルデータレート（ＤＤＲ）方式のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）であり、主にメモリセルアレイ及び周辺回路で構成されるバンクＢＡＮＫ０、ＢＡＮＫ１、ＢＡＮＫ２、ＢＡＮＫ３と、電源電圧ＶＣＣ、グランド電圧ＶＳＳ等を供給する電源幹線部からなる。前記ＤＲＡＭ１は、図４に示すように、ＤＲＡＭ１の長辺方向にバンクを配置し、前記ＤＲＡＭ１の中央付近に電源幹線部が設けられている。
【００３４】
図５は本実施例１の樹脂封止型半導体記憶装置の作用効果を説明するための図であり、図５（ａ）は、本実施例１の場合のノイズ量を示し、図５（ｂ）は従来のノイズ量を示す図である。
【００３５】
前記ＤＲＡＭ１を封止した半導体記憶装置では、ＤＲＡＭ１のリフレッシュ動作時にセンスアンプ用のボンディングパッド１１、１２と接続される１番リード、３３番リードの電源リード２Ａ（ＶＣＣ）と３４番リード、６６番リードのグランド電源リード２Ｂ（ＶＳＳ）に大電流が流れ、電源リード２Ａ（ＶＣＣ）とグランド電源リード２Ｂ（ＶＳＳ）に電源ノイズが発生する。この電源ノイズがリードフレームの相互インダクタンスによって２４番リードのチップセレクト信号リード２Ａ（／ＣＳ）、４９番リードの入力基準電圧源リード２Ｂ（ＶＲＥＦ）等に電源ノイズとして伝搬する。
【００３６】
前記従来の技術のように、第１方向のリードの中央付近の１８番リードを電源リード２Ａ（ＶＣＣ）とし、第２方向のリードの中央付近の４８番リードをグランド電源リード２Ｂ（ＶＳＳ）として用いた場合、図５（ｂ）に示すように、前記電源リード２Ａ（ＶＣＣ）から離れたライトイネーブル信号リード（／ＷＥ）やチップセレクト信号リード２Ａ（／ＣＳ）のノイズ量が大きくなり、誤動作を防ぐための基準となるマージンに近いノイズ量となってしまう。前記チップセレクト信号リード２Ａ（／ＣＳ）に伝播するノイズ量が大きくなると前記チップセレクト信号が反転したりして、メモリセル内に記憶されているビット情報を正確に読み出せず、誤動作の原因となってしまう。
【００３７】
本実施例１のように、前記第１方向のリード２Ａ及び第２方向のリード２Ｂの配置を、図３のような構成にすると、図５（ａ）に示したように、チップセレクト信号リード２Ａ（／ＣＳ）や、ライトイネーブル信号リード２Ｂ（／ＷＥ）のノイズ量は、誤動作を起こさないためのマージンの半分以下になる。これは、リードフレームがほぼ対称構造であることにより、中央付近の１８番リードの非センスアンプ用電源リード２Ａ（ＶＣＣ０）及び４９番リードの非センスアンプ用グランド電源リード２Ｂ（ＶＳＳ０）の所がセンスアンプの電源リード２Ａ（ＶＣＣ）とグランド電源リード２Ｂ（ＶＳＳ）から最遠端となり相互インダクタンスが最小になるためである。このとき、１８番リード、４８番リードを非センスアンプ用の電源リード２Ａ（ＶＣＣ０）及びグランド電源リード２Ａ（ＶＳＳ０）として用いることにより、センスアンプのリフレッシュ動作時に、電源リード２Ａ（ＶＣＣ０）およびグランド電源リード２Ｂ（ＶＳＳ０）に大電流が流れないため、電源リード２Ａ（ＶＣＣ０）及びグランド電源リード２Ｂ（ＶＳＳ０）は電源ノイズ源にはならない。また、電源リード２Ａ（ＶＣＣ０）及びグランド電源リード２Ｂ（ＶＳＳ０）の所で電源ノイズ量は他のリードの所より小さいのでセンスアンプのリフレッシュ動作を正常に行うことが出来る。なお、図５（ａ）において、アドレス信号リード２Ａ（Ａ３）に伝播するノイズ量は前記電源リード２Ａ（ＶＣＣ）に近いため、前記マージンよりも大きな値となっているが、前記アドレス信号リードはセンスアンプのリフレッシュ動作にはセンシティブなものではないので、誤動作の原因になることはない。
【００３８】
（実施例２）
図６は本発明による実施例２の樹脂封止型半導体記憶装置の内部構成を示す平面図である。なお、本実施例２の半導体記憶装置の概観は、図１で示したものと同様である。また、封止する半導体チップも前記実施例１同様、ＤＤＲ方式のＳＤＲＡＭであるとする。
【００３９】
本実施例２の半導体記憶装置において、前記実施例１と異なる点は、電源バスバー３及びグランド電源バスバー７の形状である。本実施例２では図６に示すように、第１方向の電源バスバー３の１番端子、３３番端子の電源リード２Ａ（ＶＣＣ）付近に設けられるそれぞれの分岐６が、前記電源バスバー３よりも１８番リードの前記非センスアンプ用電源リード２Ａ（ＶＣＣ０）側に設けられている。同様に、第２方向のグランド電源バスバー７の３４番リード、６６番リードのグランド電源リード２Ｂ（ＶＳＳ）付近に設けられるそれぞれの分岐８が、前記グランド電源バスバー７よりも４８番リードの非センスアンプ用グランド電源リード２Ｂ（ＶＳＳ０）側にある。前記電源バスバー３及びグランド電源バスバー７からボンデングワイヤ５を介してＤＲＡＭのセンスアンプ用電源ボンデングパット１１、グランド電極ボンデングパット１２に接続している。
【００４０】
本実施例２のような構成にすると、ＤＲＡＭ１のセンスアンプのリフレッシュ動作での誘起された電源ノイズ源となる電源リード２Ａ（ＶＣＣ）とグランド電源リード２Ｂ（ＶＳＳ）は、リードフレームがほぼ対称構造であることにより、中央付近の電源リード２Ａ（ＶＣＣ０）及びグランド電源リード２Ｂ（ＶＳＳ０）との距離が、図３に示した構成よりさらに離れるので相互インダクタンスが図３の構成よりさらに小さくなる。また、中央付近に配置される前記電源リード２Ａ（ＶＣＣ０）及びグランド電源リード２Ｂ（ＶＳＳ０）をセンスアンプ用電源及びグランドとして用いないのでセンスアンプのリフレッシュ動作での誘起された電源ノイズ源にはならないので、電源ノイズ量を前記実施例１の場合に比べ、さらに減少させるのことができ、センスアンプのリフレッシュ動作をさらに安定させることが出来る。
【００４１】
（実施例３）
図７は本発明による実施例３の樹脂封止型半導体装置の内部構成を示す平面図である。
【００４２】
本実施例３の樹脂封止型半導体装置において、前記実施例２と違う点は、前記電源バスバー３及びグランド電源バスバー７の形状である。本実施例３では、図７に示すように、電源バスバー３が4箇所で折れ曲がり、連続した第１線分３Ａ、第２線分３Ｂ、第３線分３Ｃ、第４線分３Ｄ、第５線分３Ｅにより構成されており、同様に前記グランド電源バスバー７が前記電源バスバー３の折れ曲がり個所と対応する所で折れ曲がり、連続した第１線分７Ａ、第２線分７Ｂ、第３線分７Ｃ、第４線分７Ｄ、第５線分７Ｅから構成されている。
【００４３】
また、電源バスバー３の前記第１線分３Ａと第２方向のグランド電源バスバー７の前記第１線分７Ａとの間隔をａ、電源バスバー３の前記第３線分３Ｃとグランド電源バスバー７の第３線分７Ｃとの間隔をｂ、電源バスバー３の第５成分３Ｅとグランド電源バスバー７の第５線分７Ｅ間隔をｃとしたときに、図７に示すように、第３線分の間隔ｂが第１線分の間隔ａと第５線分の間隔ｃより大きくなるようにする。第１方向の第１、第５線分部分の電源バスバー３Ａ、３Ｅが第１方向の１番リード、３３番リードの電源リード２Ａ（ＶＣＣ）と接続しており、接続部分には分岐６が設けられている。第２方向の第１、第５線分部分のグランド電源バスバー７Ａ、７Ｅが第２方向の３４番リード、６６番リードのグランド電源リード２Ｂ（ＶＳＳ）と接続しており、接続部分には分岐８が設けられている。電源バスバー３の第３成分３Ｃ及びグランド電極バスバー７の第３線分７Ｃからボンデングワイヤを介してＤＲＡＭのセンスアンプ用のボンデングパット１１及びグランド電源用のボンデングパット１２に接続している。
【００４４】
本実施例３のような構成にすると、ＤＲＡＭのセンスアンプのリフレッシュ動作での誘起された電源ノイズ源となる電源リード２Ａ（ＶＣＣ）とグランド電源リード２Ｂ（ＶＳＳ）は、リードフレームがほぼ対称構造であることにより中央付近の非センスアンプ用の電源リード２Ａ（ＶＣＣ０）及びグランド電源リード２Ｂ（ＶＳＳ０）との距離が、前記実施例２の構成よりもさらに離れるので相互インダクタンスがさらに小さくなる。また、前記中央付近の電源リード２Ａ（ＶＣＣ０）及びグランド電源リード２Ｂ（ＶＳＳ０）をセンスアンプ用電源及びグランド電源として用いないのでセンスアンプのリフレッシュ動作での誘起された電源ノイズ源にはならず、電源ノイズ量を前記実施例２の場合よりさらに減少させることができ、センスアンプのリフレッシュ動作がさらに安定する。
【００４５】
また、誘起された電源ノイズ源となる電源リード２Ａ（ＶＣＣ）及びグランド電源リード２Ｂ（ＶＳＳ）から非センスアンプ用電源リード２Ａ（ＶＣＣ０）及び非センスアンプ用グランド電源リード２Ｂ（ＶＳＳ０）への相互インダクタンスがほぼ同程度であり、センスアンプのリフレッシュ動作での前記電源リード２Ａ（ＶＣＣ）に流れる電流とグランド電源リード２Ｂ（ＶＳＳ）流れる電流がほぼ同程度で電流向きが逆であるので相殺効果により電源ノイズ量をさらに減少できる。そのため、センスアンプのリフレッシュ動作をさらに安定化させることが出来る。
【００４６】
（実施例４）
図８は本発明による実施例４の樹脂封止型半導体記憶装置の内部構成を示す平面図である。
【００４７】
本実施例４の半導体記憶装置におけるリードの配置は、前記実施例１と異なり、図８に示すように、前記第１方向の中央付近の１８番リードをチップセレクト信号リード２Ａ（／ＣＳ）とし、第２方向の中央付近の４８番リードを入力基準電圧源リード２Ｂ（ＶＲＥＦ）として、前記ＤＲＡＭのチップセレクト信号用ボンディングパッド及び入力基準電圧源要ボンディングパッドと接続している。そのため、前記実施例１において、入力基準電圧源用リード２Ｂ（ＶＲＥＦ）であった４９番リードと、チップセレクト信号リード２Ａ（／ＣＳ）であった２４番リードがそれぞれ空きリード２Ｂ（ＮＣ）、２Ａ（ＮＣ）になっている。
【００４８】
本実施例４のような構成にすると、リードフレームがほぼ対称構造であることにより中央付近の入力基準電圧源リード２Ｂ（ＶＲＥＦ）及びチップセレクト信号リード２Ａ（／ＣＳ）は、前記ＤＲＡＭのセンスアンプのリフレッシュ動作での誘起された電源ノイズ源となる電源リード２Ａ（ＶＣＣ）とグランド電源リード２Ｂ（ＶＳＳ）から最遠端となるため相互インダクタンスが最小になる。チップセレクト信号及び入力基準電圧源は、ＤＲＡＭのセンスアンプのリフレッシュ動作においてセンシティブであり、センスアンプのリフレッシュ動作の安定性は前記チップセレクト信号と入力基準電圧源の同相ノイズ量よりも差動ノイズ量が寄与する。誘起された電源ノイズ源となる電源リード２Ａ（ＶＣＣ）とグランド電源リード２Ｂ（ＶＳＳ）からチップセレクト信号リード２Ａ（／ＣＳ）と入力基準電圧源リード２Ｂ（ＶＲＥＦ）への相互インダクタンス及びノイズ量がほぼ同程度で、リードフレームがほぼ対称形状であることからノイズの伝達時間もほぼ同じなりノイズの位相のずれもほとんどなく、前記差動ノイズ量は相互インダクタンスの相殺効果が効き小さくなる。そのため、前記実施例１の構成より、センスアンプのリフレッシュ動作を安定させることが出来る。
【００４９】
（実施例５）
図９は本発明による実施例５の樹脂封止型半導体装置の内部構成を示す平面図である。
【００５０】
本実施例５の樹脂封止型半導体装置において、前記実施例１と違う点は、図９に示すように、第１方向の１９番リードを第１入力基準電圧源リード２Ａ（ＶＲＥＦ１）、第２方向の４９番リードを第２入力基準電圧源リード２Ｂ（ＶＲＥＦ２）として用いているところである。前記実施例１の入力基準電圧源リード２Ｂ（ＶＲＥＦ）と本実施例５の第２入力基準電圧源リード２Ｂ（ＶＲＥＦ２）は同じである。前記実施例１で空きリード（ＮＣ）であった１９番リードを第１入力基準電圧源２Ａ（ＶＲＥＦ１）に用いている。ここで、前記第１入力基準電圧源リード２Ａ（ＶＲＥＦ１）には別の空きリード２Ａ（ＮＣ）を用いても構わない。すなわち、本実施例５の半導体記憶装置では第１方向、第２方向の両側にそれぞれ１つの入力基準電圧源ＶＲＥＦリードがある。前記第１入力基準電圧源リード２Ａ（ＶＲＥＦ１）は、第１方向のメモリセルアレイ用の電圧源として用い、第２入力基準電圧源２Ｂ（ＶＲＥＦ２）は、第２方向のメモリセルアレイ用の電圧源として用いる。そのため、前記実施例１での入力基準電圧は第１方向及び第２方向の２つの入力基準電圧に分割され、それぞれの入力基準電圧は、前記実施例１の半分ですむので、前記実施例１の入力基準電圧源２Ｂ（ＶＲＥＦ）の電源ノイズ量を、第１入力基準電圧源リード２Ａ（ＶＲＥＦ１）の電源ノイズ量と第２入力電圧源リード２Ｂ（ＶＲＥＦ２）の電源ノイズ量に分けたことになる。つまり、前記実施例１に比べ、入力基準電圧源リードの電源ノイズ量が半分になったことに相当する。前記実施例１に比べ、入力電圧源リードの所での伝搬された電源ノイズ量が半減するので、前記実施例１の構成よりも、ＤＲＡＭのセンスアンプのリフレッシュ動作を安定させることが出来る。
【００５１】
また、前記実施例５では、第１方向および第２方向にそれぞれ一つずつの入力基準電圧源リードを設けたが、これに限らず、空きリード（ＮＣ）を利用して入力電圧源リードを増やしても良い。
【００５２】
図１０は前記実施例５の変形例を示す平面図である。
図１０に示した半導体記憶装置おいて、前記実施例５と違う点は１０番リード、５４番リード、２４番リード、４４番リードの４本のリードをそれぞれ、ＤＲＡＭの第１入力電圧源リード２Ａ（ＶＲＥＦ１）、第２入力基準電圧源リード２Ｂ（ＶＲＥＦ２）、第３入力基準電圧源リード２Ａ（ＶＲＥＦ３）、第４入力基準電圧源リード２Ｂ（ＶＲＥＦ４）に用いていることである。すなわち、第１方向、第２方向のリードにそれぞれ２つ以上の入力基準電圧源ＶＲＥＦピンがある。前記第１入力基準電圧源リード２Ａ（ＶＲＥＦ１）及び第３入力基準電圧源２Ａ（ＶＲＥＦ３）は第１方向のメモリセルアレイの電圧源として用い、第２入力基準電圧源２Ｂ（ＶＲＥＦ２）と第４入力基準電圧源２Ｂ（ＶＲＥＦ４）は第２方向のメモリセルアレイの電圧源として用いる。この場合、前記図９に示した構成に比べ、各方向の入力基準電圧源リード（ＶＲＥＦ）の電源ノイズ量が半分になったことに相当するので、前記ＶＲＥＦの所での伝搬された電源ノイズ量が半減し、センスアンプのリフレッシュ動作がさらに安定する。
【００５３】
（実施例６）
図１１は本発明による実施例６の樹脂封止型半導体記憶装置の概略構成を示す平面図である。
【００５４】
本実施例６の半導体記憶装置では、前記実施例１から実施例５までのリードの配置と異なり、図１１に示すように、第１方向及び第２方向にそれぞれ３４本のリードを有する。また、第１方向のリード２Ａに４本順に１番リードの第１電源リード２Ａ（ＶＣＣ）と１８番リードの第２電源リード２Ａ（ＶＣＣ）、１９番リードの第３グランド電源リード２Ａ（ＶＳＳ）と３４番リードの第４グランド電源リード２Ａ（ＶＳＳ）がある。一方、第２方向のリード２Ｂには、４本順に６８番リードの第１グランド電源リード２Ｂ（ＶＳＳ）と５１番リードの第２グランド電源リード２Ｂ（ＶＳＳ）、５０番リードの第３電源リード２Ｂ（ＶＣＣ）と３５番リードの第４電源リード２Ｂ（ＶＣＣ）がある。第１方向の第１電源リード２Ａ（ＶＣＣ）と第２電源リード２Ａ（ＶＣＣ）は第１電源バスバー３で接続され、第２方向の第３電源リード２Ｂ（ＶＣＣ）と第４電源リード２Ｂ（ＶＣＣ）は第２電源バスバー１８で接続されている。第１方向の第３グランド電源リード２Ａ（ＶＳＳ）と第４グランド電源リード２Ａ（ＶＳＳ）は第１グランド電源バスバー１７で接続され、第２方向の第１グランド電源リード２Ｂ（ＶＳＳ）と第２グランド電源リード２Ｂ（ＶＳＳ）は第２グランド電源バスバー７に接続している。第１電源バスバー３、第２電源バスバー１８及び第１グランド電極バスバー１７、第２グランド電極バスバー７からボンデングワイヤを介してＤＲＡＭのセンスアンプ用電源ボンデングパット１１及びグランド電源ボンデングパット１２に接続する。
【００５５】
本実施例６のような構成にすると、電源バスバー及びグランド電極バスバーの数、及び電源電圧ＶＣＣリードとグランド電源ＶＳＳリードの数が２倍になり、１本あたりに流す電流の大きさを小さくすることが出来る。つまり、電源供給能力が増大し、誘起された電源ノイズ源となる電源ＶＣＣリードとグランド電源ＶＳＳリードのノイズ量が前記実施例１と比較して半分に低減できる。さらに、第２電源リード２Ａ（ＶＣＣ）、第３電源リード２Ｂ（ＶＣＣ）と第２グランド電源リード２Ｂ（ＶＳＳ）、第３グランド電源リード２Ａ（ＶＳＳ）の誘起された電源ノイズ源から入力基準電圧源リード２Ｂ（ＶＲＥＦリードピン）とチップセレクト信号リード２Ａ（／ＣＳ）の相互インダクタンスは同程度で電流の向きが逆のため相殺効果でほとんど寄与しない。そのため、前記実施例１に比べて、電源ノイズ量が半分になったことに相当し、前記実施例１の構成より、センスアンプのリフレッシュ動作を安定させることができる。
【００５６】
（実施例７）
図１２は本発明による実施例７の樹脂封止型半導体記憶装置の概略構成を示す平面図である。
【００５７】
本実施例８の半導体記憶装置では、前記実施例１の場合とリードの配置が異なり、図１２に示すように、第１方向及び第２方向にそれぞれ３５本のリードが設けられている。また、前記実施例６の構成とも異なり、第１方向の第２電源リード２Ａ（ＶＣＣ）と第３グランド電源リード２Ａ（ＶＳＳ）の間に１９番リードの第１リードがある。同様に第２方向の第２グランド電源リード２Ｂ（ＶＳＳ）と第３電源リード２Ｂ（ＶＣＣ）の間にも５２番リードの第２リードがある。前記第１リードはチップセレクト信号リード２Ａ（／ＣＳ）として用い、前記第２リードは入力基準電圧源リード２Ｂ（ＶＲＥＦ）として用いる。
【００５８】
本実施例７のような構成にすると、リードの配置がほぼ対象であることから、入力基準電圧源リード２Ｂ（ＶＲＥＦ）及びチップセレクト信号リード２Ａ（／ＣＳ）には、相互インダクタンスが同程度で電流の向きが逆のため相殺効果が働き、前記実施例６の構成に比べ、さらに電源ノイズ量が低減する。そのため、前記実施例６の構成より、センスアンプのリフレッシュ動作を安定にすることが出来る。
【００５９】
以上説明したように、前記実施例１から７で説明したような構成にすると、前記電源バスバー３及び前記グランド電源バスバー７から離れた中央付近のリードは上記の理由で電源ノイズ量が低減するが、電源バスバー３に経由する電源リード及びグランド電源バスバー７に経由するグランド電源リードに隣接するリードは相互インダクタンスが中央付近のリードへの相互インダクタンスより大きいため、電源ノイズ量も大きくなる。そのため、電源リード２Ａ（ＶＣＣ）及グランド電源リード２Ｂ（ＶＳＳ）に隣接するリードをＤＲＡＭのセンスアンプのリフレッシュ動作にセンシティブな信号等に用いないことが重要である。
【００６０】
また、前記実施例では、１つの項目に注目して説明しているが、これらを複合しても同様に電源ノイズ量が低減できるので適用できる。例えば、前記実施例４では第１方向の中央付近の１８番リードと第２方向の中央付近の４８番リードにチップセレクト信号リード２Ａ（／ＣＳ）と入力基準電圧源リード２Ｂ（ＶＲＥＦ）を当てたが、これに限らず、第１方向あるいは第２方向のみに前記チップセレクト信号リード（／ＣＳ）と入力基準電圧源リード（ＶＲＥＦ）を割当ても構わない。
【００６１】
また、前記実施例１から７では、封止する半導体チップをＤＲＡＭとして説明したが、これに限らず、電源リードに大電流を流すことによって誘起される電源ノイズにより、誤動作が起こりやすい半導体チップを封止した半導体装置において、本発明を適用することにより、電源ノイズの影響を受けにくく、動作の安定した半導体装置を得ることができることはもちろんである。
【００６２】
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることはもちろんである。
【００６３】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００６４】
ＬＯＣ構造の樹脂封止型半導体装置において、大電流が流れるリードに誘起される電源ノイズを低減し、装置の動作を安定にすることができる。
【図面の簡単な説明】
【図１】本発明による実施例１の樹脂封止型半導体装置の概略構成を示す斜視図である。
【図２】図１のＡ−Ａ′線での断面図である。
【図３】本実施例１の樹脂封止型半導体装置の内部構成を示す平面図である。
【図４】本実施例１のＤＲＡＭの概略構成を示す模式平面図である。
【図５】本実施例１の作用効果を説明するための図である。
【図６】本発明による実施例２の樹脂封止型半導体装置の内部構成を示す平面図である。
【図７】本発明による実施例３の樹脂封止型半導体装置の内部構成を示す平面図である。
【図８】本発明による実施例４の樹脂封止型半導体装置の内部構成を示す平面図である。
【図９】本発明による実施例５の樹脂封止型半導体装置の内部構成を示す平面図である。
【図１０】前記実施例５の変形例を示す平面図である。
【図１１】本発明による実施例６の樹脂封止型半導体装置の内部構成を示す平面図である。
【図１２】本発明による実施例７の樹脂封止型半導体装置の内部構成を示す平面図である。
【図１３】従来の樹脂封止型半導体装置の内部構成を示す平面図である。
【符号の説明】
１…半導体チップ（ＤＲＡＭ）、２Ａ…第１方向のリード、２Ｂ…第２方向のリード、３…電源バスバー（第１電源バスバー）、４…ボンデングパッド（外部電極）、５…ボンデングワイヤ、６…電源バスバーの分岐、７…グランド電源バスバー（第２グランド電源バスバー）、８…グランド電源バスバーの分岐、９…非センスアンプの電源用ボンディングパッド、１０…非センスアンプのグランド電源用ボンディングパッド、１１…センスアンプの電源用ボンディングパッド、１２…センスアンプのグランド電源用ボンディングパッド、１３、１４、１５，１６…入力基準電圧源用ボンディングパッド、１７…第１グランド電源バスバー、１８…第２電源バスバー。
【図１】
0003651834.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003651834.tif 000008
【図８】
0003651834.tif 000009
【図９】
0003651834.tif 000010
【図１０】
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【図１１】
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【図１２】
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【図１３】
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