(57)【特許請求の範囲】
【請求項１】
各ポートの受信回路部に、受信データよりフレーム同期を検出するフレーム同期部と、
前記フレーム同期部の出力信号を参照して、フレームを構成するフレームペイロードの同期検出を行うポインタ同期部と、
前記ポインタ同期部の出力信号から前記フレームペイロードを構成するＡＴＭセルの同期検出を行うセル同期部と、
前記フレーム同期部、前記ポインタ同期部、前記セル同期部の各受信状態を監視・検出するクロック制御部とを有し、
前記クロック制御部は、前記各同期部が前記フレーム同期部、前記ポインタ同期部、前記セル同期部の順に同期状態に遷移した場合、前記フレーム同期部に対しては同期状態または非同期状態に関わらずクロックを供給し、前記フレーム同期部がフレーム同期を検出した場合、前記ポインタ同期部にクロックを供給し、前記ポインタ同期部が前記フレームペイロードの同期状態を検出した場合、前記セル同期部に対してクロックを供給することを特徴とするＡＴＭ−ＬＡＮ・ＰＨＹにおけるクロック制御方法。
【請求項２】
前記クロック制御部は、ＰＬＬ出力クロックを入力し且つ前記フレーム同期部，前記ポインタ同期部，前記セル同期部からの同期状態信号を受信して複数のクロック制御状態を作成するクロック制御状態作成部と、前記クロック制御状態作成部の出力をイネーブル信号とし、前記ＰＬＬ出力クロックより複数のクロックを出力するクロックゲート部とで形成される請求項１記載のＡＴＭ−ＬＡＮ・ＰＨＹにおけるクロック制御方法。
【請求項３】
前記フレーム同期部が、非同期状態から前記受信データに同期パタンを最初に検出した場合の状態である仮同期状態に遷移したことを検出した場合、フレーム仮同期信号を前記クロック制御部に出力し、前記クロック制御部は、このフレーム仮同期信号に応答して、前記フレームをデスクランブル処理するフレームデスクランブル回路にクロックを供給し、前記フレームデスクランブル回路はデスクランブル処理の待機状態となる請求項１記載のＡＴＭ−ＬＡＮ・ＰＨＹにおけるクロック制御方法。
【請求項４】
前記フレーム同期部が、前記仮同期状態から前記受信データから同期パタンを再度検出した状態である同期状態に遷移したことを検出した場合、フレーム同期信号を前記クロック制御部に出力し、前記クロック制御部は、このフレーム同期信号に応答して、前記ポインタ同期部にクロックを供給し、待機状態にあった前記フレームデスクランブル回路は動作開始する請求項３記載のＡＴＭ−ＬＡＮ・ＰＨＹにおけるクロック制御方法。
【請求項５】
前記セル同期部が前記ＡＴＭセルの同期状態を検出した場合、セル同期信号を前記クロック制御部に出力し、前記クロック制御部は前記ＡＴＭセルをデスクランブル処理するセルデスクランブル回路にクロックを供給することを特徴とする請求項１記載のＡＴＭ−ＬＡＮ・ＰＨＹにおけるクロック制御方法。
【請求項６】
前記フレーム同期部を除く前記同期部が、同期状態から非同期状態に遷移した場合、非同期状態となった前記同期部の出力が入力する次段以降の前記同期部に対するクロックを停止する請求項１記載のＡＴＭ−ＬＡＮ・ＰＨＹにおけるクロック制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は非同期転送モード（ＡＴＭ）におけるクロック制御方法に関し、特にＡＴＭ−ＬＡＮ・ＰＨＹ（物理層）におけるクロックタイミングの制御方法に関する。
【０００２】
【従来の技術】
従来のＡＴＭ−ＬＡＮシステムにおいては、各交換機を構成し且つ受信，送信機能を含んだポートに接続のためのクロック制御回路を備え、同一のクロックにより内部の同期部などを一斉に駆動するようにしている。
【０００３】
図１２はかかる従来の一例を説明するためのＡＴＭ−ＬＡＮシステムの概略構成図である。図１２に示すように、ＡＴＭ−ＬＡＮ・ＰＨＹ回路を基幹部などで使用する交換機２０，３０などのシステムでは、インターネット端末装置２１，３１間の接続などを行うにあたり、それぞれに通常メインで使用するポート２２，３２だけでなく、万が一の故障を考慮し、サブのポート２３，３３を準備している。
【０００４】
通常は各交換機２０，３０ともメインのポート２２，３２間で通信しており、このときのサブポート２３，３３は非通信（待機）状態である。但し、メインのポート２２あるいは３２、もしくは２２，３２の双方が故障した場合には、早急にサブポート２３，３３に切り替えて通信を再開しなくてはいけないため、非通信状態であろうがサブポート２３，３３とも常時動作させておく必要がある。
【０００５】
ここで問題になるのは、サブポート２３，３３が待機状態であるにも関わらず、そのポート内部の全ての回路にクロックが供給されているため、消費電流を無駄に費やしている点である。
【０００６】
近年のＡＴＭ−ＬＡＮの市場は、フレーム・フォーマットがＯＣ−３（Ｏｐｔｉｃａｌ  Ｃａｒｒｉｅｒ  ｌｅｖｅｌ  ３  ｓｉｇｎａｌ）ポートを中心に進められていたが、約３０％という高い成長率で増加している。今後、特にＯＣ−１２，ＯＣ−４８，ＯＣ−１９２ポートの成長率は大きく、そのためにより一層の消費電力の削減が求められている。
【０００７】
図１３は図１２におけるポートの消費電流から見た分析図ある。図１３に示すように、ここでは図１２のポート２２を代表して表わしているが、このポート２２は、受信側回路４０と、送信側回路５０と、ポート制御部６０とを備え、その各消費電流は、シミュレーション（詳細については省略）の結果、受信側回路４０が１３．１８ｍＡ、送信側回路５０が３．４４ｍＡ、ポート制御部６０が１８．４ｍＡであり、全体としては３５．０２ｍＡを必要としている。また、受信側回路４０に含まれるフレーム同期部４１の消費電流は２ｍＡ、フレームデスクランブル回路４２は０．１５ｍＡ、ビット・インターリーブド・パリティ（ＢＩＰ）演算部４３は１．６１ｍＡ、オーバーヘッド制御部４４は３．８２ｍＡ、ポインタ同期部４５は１．９３ｍＡ、セル同期部４６は３．３３ｍＡ、セルデスクランブル回路４７は０．３４ｍＡである。
【０００８】
図１４は図１２における各フレーム・フォーマットのフレーム長および内部周波数の違いを表わす比較図である。図１４に示すように、ＯＣ−３→ＯＣ−１２→ＯＣ−４８→ＯＣ−１９２ポートになるにつれ、同一バス幅であれはポート周波数でも４倍となる。この結果、単純に消費電流を見積もると、前述した図１３に示す消費電流値の４倍となる。また、フレーム長も４倍となるため、フレーム同期部４１→ポインタ同期部４５→セル同期部４６までの処理時間も単純に４倍となる。
【０００９】
従来のＰＨＹ機能として、コマンドラインによる低電力モードはあるが、この場合ポート切り替え時のＴＡＴが大きくなり、非通信状態の期間が長くなる。これは、ネットワークを構成するシステム、及び用途によっては、使用できない可能性がある。
【００１０】
従来、各同期部などに対するクロックの制御は、例えば特開平１１−５３０４９号公報などにも開示されている。以下、具体的にこれらの回路を参照して説明する。
【００１１】
図１５はかかる受信側回路におけるクロック制御部のブロック図である。図１５に示すように、このクロック制御部は、前述した図１３の受信側回路４０に設けられ、バスクロック制御回路７０と、アービタ７６および割り込みコントローラ７７とを備えている。このバスクロック制御回路７０は、バスタイミングを監視するバス監視回路７１と、バス要求を検出するバス要求検出回路７２と、システムにおける各種のイベントを検出するシステムイベント検出回路７３と、これらの監視・検出回路７１〜７３の出力の論理和をとることによりバスの動作中を検出するＯＲゲート７４と、このＯＲ出力に基いて受信側回路４０の各同期部などに対するクロック制御信号を出力する出力回路７５とで構成している。
【００１２】
この回路動作については、ＦＲＡＭＥ＃およびＩＲＤＹ＃が共にデアサートされたことがバス監視回路７１によって検出され、しかもバス要求信号ＲＥＱ０１〜０ｎ＃およびシステムイベント信号ＩＮＴＡ−Ｄ，ＩＲＱ０−１６，ＳＭＩ，ＮＭＩが発生されてないことがバス要求検出回路７２およびシステムイベント検出回路７３によって検出されると、３入力ＯＲゲート７４の出力はバス非動作中を示す”Ｌ”レベルとなる。これにより、クロック制御信号の出力回路７５からはＰＣＩＣＬＫの停止を指示するクロック制御信号が発生され、その結果各ＰＣＩデバイスに対するＰＣＩＣＬＫの供給が停止される。
【００１３】
この手法だと、確かにＦＲＡＭＥ＃およびＩＲＤＹ＃が共にデアサートされたときには、消費電力はゼロに近く有効な手段であると思われるが、逆にＦＲＡＭＥ＃およびＩＲＤＹ＃が共にアサートされたときには、ＰＣＩＣＬＫは全回路に同時に供給されるため、消費電力は一気にピークまではね上がる。
【００１４】
また、アルゴリズム的に類似したシステムとして、シノプシス社のパワー・コンパイラなどが知られている。
【００１５】
図１６（ａ），（ｂ）はそれぞれかかる従来の他の例を説明するための自動クロックゲート化の手順を示す回路図である。図１６（ａ），（ｂ）に示すように、このパワー・コンパイラーは、ＲＴＬとゲートレベルで消費電力を自動的に最小にするものである。ＲＴＬでは、回路のエラボレート時に自動クロックゲート化機能で消費電力を削減する。またゲートレベルでは、設計者の制約条件に基づいて、タイミング，消費電力，回路面積を同時に最適化する。
【００１６】
なお、ＲＴＬ消費電力最適化において、シノプシス社のパワー・コンパイラーは、ＲＴＬソースを変更せずに、ＲＴＬで自動クロックゲート化を実行する。このため、ＲＴＬフェーズでの迅速で容易なトレードオフ解析が可能になり、テクノロジーに依存しないＲＴＬソースを維持することができる。このクロックゲート化は効果的な消費電力削減手法であるが、消費電力を重視する多くの設計では依然としてマニュアル（手作業）で行われている。したがって、このパワー・コンパイラのクロックゲート化は、ブロックレベルで行われるマニュアルのクロックゲート化を補完しているに過ぎない。
【００１７】
また、このパワー・コンパイラは、ロード・イネーブル条件が無効の場合、出力を入力に戻す代わりに、個々の同期ロード・イネーブル・レジスタバンクのクロックをゲート化するものである。したがって、パワー・コンパイラは、回路のエラボレート時にこの処理を自動的に実行するため、設計者はマニュアル・インプリメントを行う必要がない。かかる自動クロックゲート化が行われた場合、ブロックレベルで消費電力を最高５０％以上削減することが可能となる。
【００１８】
しかしながら、このパワー・コンパイラを用いたときには、つぎのような問題がある。
【００１９】
その第１の問題は、Ｆ／Ｆ毎にクロックゲート（ＡＮＤ＋Ｌａｔｃｈ）を挿入するため、回路規模が増加する。その結果、マルチビットのＦ／Ｆには効果的だが、シングルビットのＦ／Ｆには不向きである。
【００２０】
通常、パワー・コンパイラを用いる場合はバス幅を指定し、それ以上のバス幅を持つＦ／Ｆに対してクロックゲートの挿入を行う。特に、シングルビットのＦ／Ｆに対してクロックゲートの挿入を行っても、消費電力低減よりも回路規模の増加のほうが大きな問題となってしまう。
【００２１】
第２の問題は、全てのＦ／Ｆに対してクロックゲートを挿入出来るわけではないということがある。
【００２２】
したがって、第１の問題を踏まえると、完全に消費電力を抑えることは出来ない。
【００２３】
【発明が解決しようとする課題】
上述した従来のＡＴＭ−ＬＡＮ・ＰＨＹにおけるクロック制御方法は、前述した図１３および図１４からも明らかなように、サブシステムのポートの受信回路を構成する内部回路すべてにクロックを常時供給しているため、フレーム構成がＯＣ−３→ＯＣ−１２→ＯＣ−４８→ＯＣ−１９２と大きくになるにつれて、無駄な消費電流が増大するという欠点がある。また、かかるサブシステムは、非通信時においても、全ての内部回路を動作させているため、ポートの切り替えに時間を要するという問題がある。
【００２４】
また、前述した図１５に示すようなバスクロック制御回路を用いる方法は、ポートが非通信時から通信に切り替わる際、ポートを構成する受信回路の前段の回路だけでなく後段の回路まですべてに電流を供給するため、一度に大きな電力を必要とし、無駄な消費電力を費やすという欠点がある。
【００２５】
さらに、前述した図１６に示すようなパワー・コンパイラ方式では、回路規模が増大してしまうという欠点がある。
【００２６】
本発明の目的は、回路規模の増加を最小限に抑えるとともに、ポート未使用時の消費電力を低減し且つ早急なポート切り変えにも対応することのできるＡＴＭ−ＬＡＮ・ＰＨＹにおけるクロック制御方法を提供することにある。
【００２７】
【課題を解決するための手段】
本発明のＡＴＭ−ＬＡＮ・ＰＨＹにおけるクロック制御方法は、各ポートの受信回路部に、受信データよりフレーム同期を検出するフレーム同期部と、前記フレーム同期部の出力信号を参照して、フレームを構成するフレームペイロードの同期検出を行うポインタ同期部と、前記ポインタ同期部の出力信号から前記フレームペイロードを構成するＡＴＭセルの同期検出を行うセル同期部と、前記フレーム同期部、前記ポインタ同期部、前記セル同期部の各受信状態を監視・検出するクロック制御部とを有し、前記クロック制御部は、前記各同期部が前記フレーム同期部、前記ポインタ同期部、前記セル同期部の順に同期状態に遷移した場合、前記フレーム同期部に対しては同期状態または非同期状態に関わらずクロックを供給し、前記フレーム同期部がフレーム同期を検出した場合、前記ポインタ同期部にクロックを供給し、前記ポインタ同期部が前記フレームペイロードの同期状態を検出した場合、前記セル同期部に対してクロックを供給するようにしている。
【００２８】
また、本発明におけるクロック制御部は、ＰＬＬ出力クロックを入力し且つ前記フレーム同期部，前記ポインタ同期部，前記セル同期部からの同期状態信号を受信して複数のクロック制御状態を作成するクロック制御状態作成部と、前記クロック制御状態作成部の出力をイネーブル信号とし、前記ＰＬＬ出力クロックより複数のクロックを出力するクロックゲート部とで形成することができる。
【００２９】
また、本発明におけるＡＴＭ−ＬＡＮ・ＰＨＹにおけるクロック制御方法は、前記フレーム同期部が、非同期状態から前記受信データに同期パタンを最初に検出した場合の状態である仮同期状態に遷移したことを検出した場合、フレーム仮同期信号を前記クロック制御部に出力し、前記クロック制御部は、このフレーム仮同期信号に応答して、前記フレームをデスクランブル処理するフレームデスクランブル回路にクロックを供給し、前記フレームデスクランブル回路はデスクランブル処理の待機状態となるようにしている。
【００３０】
さらに、本発明のＡＴＭ−ＬＡＮ・ＰＨＹにおけるクロック制御方法は、前記フレーム同期部が、前記仮同期状態から前記受信データから同期パタンを再度検出した状態である同期状態に遷移したことを検出した場合、フレーム同期信号を前記クロック制御部に出力し、前記クロック制御部は、このフレーム同期信号に応答して、前記ポインタ同期部にクロックを供給し、待機状態にあった前記フレームデスクランブル回路は動作開始するようにしている。
【００３１】
また、本発明のＡＴＭ−ＬＡＮ・ＰＨＹにおけるクロック制御方法は、前記セル同期部が前記ＡＴＭセルの同期状態を検出した場合、セル同期信号を前記クロック制御部に出力し、前記クロック制御部は前記ＡＴＭセルをデスクランブル処理するセルデスクランブル回路にクロックを供給するようにしている。
【００３２】
また、本発明のＡＴＭ−ＬＡＮ・ＰＨＹにおけるクロック制御方法は、前記フレーム同期部を除く前記同期部が、同期状態から非同期状態に遷移した場合、非同期状態となった前記同期部の出力が入力する次段以降の前記同期部に対するクロックを停止するようにしている。
【００３３】
また、本発明におけるクロック制御部は、前記第１のクロックのみがオンし前記第２乃至第５のクロックがオフとなる第１の状態と、前記第１，第２のクロックがオンし前記第３乃至第５のクロックがオフとなる第２の状態と、前記第１乃至第３のクロックがオンし前記第４，第５のクロックがオフとなる第３の状態と、前記第１乃至第４のクロックがオンし前記第５のクロックのみがオフとなる第４の状態と、前記第１乃至第５のクロックすべてがオンとなる第５の状態とを作成し、基本的には前記第１の状態から前記第５の状態へ順次遷移する一方、前記フレーム同期部，前記ポインタ同期部，前記セル同期部の同期状態信号により前記第１乃至第５の状態間で任意に遷移するように形成することができる。
【００３４】
【発明の実施の形態】
本発明は、ＡＴＭ−ＬＡＮ・ＰＨＹにおいて、受信同期状態を監視・検出することにより、受信側回路内の各同期部などへ供給するクロックをそれぞれ制御し、必要最小限の回路を動作させて消費電力を削減することにある。
【００３５】
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の一実施の形態を説明するためのポートにおける受信側回路の構成図である。図１に示すように、本実施の形態は、ＡＴＭ−ＬＡＮ・ＰＨＹ受信側回路内にクロック制御部２を設け、ＰＬＬ回路１から発振クロックＣＬＫを入力して各受信側回路、すなわち受信データからフレーム同期をとるフレーム同期部３、フレームデスクランブル回路４、ＢＩＰ演算部５、オーバーヘッド制御部６、ポインタ同期部７、セル同期部８、受信側の出力データを作成するセルデスクランブル回路９、にそれぞれ供給される第１のクロック（以下、クロック１）〜第５のクロック（以下、クロック５）の制御を行う。その際のクロック制御方法としては、フレーム同期部３、ポインタ同期部７、セル同期部８より出力される状態信号（非同期、仮同期、同期）をクロック制御部２でモニタリングし、各同期状態に応じてクロックの制御を行う。なお、フレーム同期部３乃至セルデスクランブル回路９については、前述した図１３の従来の回路構成と同様である。
【００３６】
図２（ａ），（ｂ）はそれぞれ図１におけるクロック制御部の概略図およびその制御部内のクロックゲート部の具体的ブロック図である。図２（ａ）に示すように、クロック制御部２は、ＰＬＬ１からのクロック入力ＣＬＫ  ＩＮに対し、フレーム同期部３から出力されるフレーム非同期信号（Ｆ  ＡＳＹＮＣ），フレーム非同期信号（Ｆ  ＰＳＹＮＣ），フレーム同期信号（Ｆ  ＳＹＮＣ）とポインタ同期部７から出力されるポインタ非同期信号（Ｐ  ＡＳＹＮＣ），ポインタ同期信号（Ｐ  ＰＳＹＮＣ）とセル同期部８から出力されるセル非同期信号（ＣＡＳＹＮＣ），セル同期信号（Ｃ  ＰＳＹＮＣ）とに基づいて、複数の状態、ここでは５つの状態を可能とするためのイネーブル信号ＥＮ１〜ＥＮ５を作成するクロック制御状態作成部１０と、イネーブル信号ＥＮ１〜ＥＮ５を入力し、クロック入力ＣＬＫ  ＩＮより各同期部に対するそれぞれ異なった制御用の出力クロック１〜出力クロック５を形成するクロックゲート部１１とで構成される。なお、このクロック制御状態作成部１０には、内部で作成される各種の状態をリセットするための非同期リセット信号（ＲＳＴＢ）が初期状態を形成するときなどに入力される。
【００３７】
また、図２（ｂ）に示すように、クロックゲート部１１は、クロック入力ＣＬＫ  ＩＮとそれぞれのイネーブル信号ＥＮ１〜ＥＮ５との論理積をとる複数のＡＮＤゲート、ここでは５つのＡＮＤゲートを備えており、これらの出力によりそれぞれタイミングの異なった出力クロック１〜出力クロック５を形成する。
【００３８】
図３は図１におけるクロック制御の動作状態遷移図である。図３に示すように、この状態遷移は、クロック制御部２におけるクロック制御状態作成部１０において制御され、状態１（Ｓ１）→状態２（Ｓ２）→状態３（Ｓ３）→状態４（Ｓ４）→状態５（Ｓ５）→状態１（Ｓ１）に変化したり、状態２（Ｓ２）→状態１（Ｓ１）に変化したり、状態３（Ｓ３）→状態１（Ｓ１）に変化したり、状態４（Ｓ４）→状態１（Ｓ１）に変化したり、状態５（Ｓ５）→状態３（Ｓ３）あるいは状態４（Ｓ４）に変化したりするケースを表わしている。これらの状態遷移は一例であり、クロック数によっても各種の変形が可能である。
【００３９】
例えば、状態１（Ｓ１）は、クロック制御状態作成部１０においてリセット後に、クロック１がＯＮ、クロック２〜クロック５がＯＦＦのときの動作であり、状態２（Ｓ２）は、クロック１，クロック２がＯＮ、クロック３〜クロック５がＯＦＦのときの動作である。その他の状態３（Ｓ３）〜状態５（Ｓ５）も、図示したとおり、同様に行なわれる。
【００４０】
図４は図１におけるＯＣ−３フレームの構成図である。図４に示すように、ＡＴＭ通信において送受信されるＯＣ−３フレームは、ヘッダ部を形成するセレクション・オーバーヘッド（ＳＯＨ：９バイト）およびパス・オーバーヘッド（ＰＯＨ：１バイト）と、連続して書込まれる複数のＡＴＭセル（５３バイト）のためのペイロード領域（２６１バイト）とから構成されている。このペイロード領域において、各行には４セル分が書込まれ、つぎの５セル目は続けて書込まれるが、足りない部分は次の行に書込まれる。また、各ＡＴＭセルは、セルヘッダ部Ｈ１〜Ｈ４（４バイト）およびエラーの有無を表わすＨＥＣ（１バイト）と、セルデータ（４８バイト）から形成される。なお、このＯＣ−３フレーム構成そのものは、従来と同様であるため、ここでの詳細な説明は省略する。
【００４１】
次に、上述した図１におけるＡＴＭ−ＬＡＮ・ＰＨＹ受信側回路内の各ブロックの機能について、図２，図４を参照しながら簡単に説明する。
【００４２】
まず、フレーム同期部３は、フレーム同期が確立していない状態（非同期）のとき、受信データのビット列をモニタする。すなわち、図４に示すビット列中に一旦Ａ１，Ａ２バイトの同期パタン（６バイト）を検出（仮同期）すると、次のフレームのＡ１，Ａ２バイト位置のビット列を調べる。しかる後、ビット列が再度同期パタンに一致すると、フレーム同期状態になるとともに、同期信号がクロック制御部２に出力される。また、フレーム同期状態においても、Ａ１，Ａ２バイト位置を常にモニタしており、Ａ１，Ａ２バイト位置に同期パタンとは異なったパタンを持つフレームを前方保護段数分連続して検出したとき、フレーム同期外れ状態（非同期）となる。
【００４３】
また、フレームデスクランブル回路４は、受信フレームのフレーム同期確立後、受信したＯＣ−３フレームをＸの６乗，Ｘの７乗を含む次の多項式でデスクランブルする。
【００４４】
Ｇ（Ｘ）＝１＋Ｘ6 ＋Ｘ7
このフレームデスクランブル回路４におけるデスクランブルは、図４におけるフレームの先頭から９バイト（Ａ１，Ａ１，Ａ１，Ａ２，Ａ２，Ａ２，Ｊ０，Ｚ０，Ｚ０）を除いた全ての範囲に対して行う。
【００４５】
また、ポインタ同期部７は、受信フレームからペイロード領域（Ｐａｙｌｏａｄ）を抽出するため、ヘッダ部（ＳＯＨ領域）のＨ１，Ｈ２，Ｈ３の各バイト（９バイト）からヘッダ部としてのＰＯＨ（１バイト）の先頭を示すＪ１バイト位置を表わすポインタを検出するとともに、ポインタ同期信号がクロック制御部２に出力される。
【００４６】
また、セル同期部８は、ポインタ同期状態のとき、ＯＣ−３フレーム内のヘッダ部ＳＯＨ，ＰＯＨを除いた領域、すなわちペイロード領域からＡＴＭセルを抽出するため、セルの境界を検出する。この境界が正しく検出されてセルが抽出できている場合は、セル同期状態となるとともに、セル同期信号がクロック制御部２に出力される。このセル境界の検出は、セルヘッダに含まれるＨＥＣ処理から実現される。
【００４７】
また、セルデスクランブル回路９は、セル同期状態のとき、Ｘの４３乗を含む次の多項式により、ＡＴＭセルのデータに対してデスクランブルを行うとともに、その結果は受信側回路出力となる。
【００４８】
Ｇ（Ｘ）＝Ｘ4 3 ＋１
また、ＢＩＰ演算部５は、受信データに対し、ポインタ同期結果に基づいてＢＩＰ演算を行い、ＢＩＰエラーを監視する。そのエラー結果は、ポート制御部に出力される。
【００４９】
例えば、図４において、Ｂ１はフレームデスクランブル前のフレーム全ビットに対してＢＩＰ−８演算を行い、Ｂ２はフレームデスクランブル後のＳＯＨ領域の１，２，３行（ＲＡＷ）を除く全ビットに対してＢＩＰ−２４演算を行う。さらに、Ｂ３はフレームデスクランブル後のペイロード領域の全ビットに対してＢＩＰ−８演算を行う。
【００５０】
また、オーバーヘッド制御部６は、受信フレームよりポインタ同期結果に基づいてオーバーヘッドの抽出を行い、そのオーバーヘット情報からポート制御部へのＯＡＭ情報を引き出す。
【００５１】
次に、本実施の形態の動作を状態毎に説明するが、ここでは前述した図１〜図４を参照するとともに、以下に述べる図５〜図１０を用いて行う。
【００５２】
図５は図３の状態１におけるタイミング図である。図５に示すように、ここではリセット信号は図示省略しているが、リセット直後は、図１に示すフレーム同期部３，ポインタ同期部７，セル同期部８が共にその同期状態は非同期であり、クロック制御部２は図３の状態１（Ｓ１）にある。このとき、クロック制御部２では、ＰＬＬ回路１からの出力クロックと同じタイミングのクロック１を出力しており、受信回路は図１におけるフレーム同期部３のみが動作している。このときのフレーム同期部３は、フレームの先頭を示すＡ１，Ａ２バイトを受信データのビット列に対してモニタする。なお、受信データにおけるヘッダ部Ｊ１以降のＰＬは、ペイロード領域のセルデータを表わしている。
【００５３】
要するに、フレーム同期化処理は、受信データ１２の部分、すなわちフレームの先頭を示す信号であるＡ１，Ａ２（Ｆ６，２８［Ｈ］）バイト部分を検出することにより、同期状態が遷移する。すなわち、フレーム（非同期→仮同期→同期）→ポインタ（非同期→同期）→セル（非同期→同期）の順に状態が遷移する。
【００５４】
図６は図３の状態１から状態２に遷移するときのタイミング図である。図６に示すように、フレーム同期部３がヘッダのＡ１，Ａ２バイトを認識すると、フレーム同期状態は仮同期に遷移し、クロック制御部２は状態１から状態２（Ｓ２）に遷移する。このとき、クロック制御部２はクロック１，クロック２を出力するので、受信回路はフレーム同期部３に加え、フレームデスクランブル回路４，ＢＩＰ演算部５，オーバーヘッド制御部６を動作させる。ここで、フレーム同期部３が仮同期に遷移すると、次のフレームのＡ１，Ａ２バイト位置のビット列をモニタしに行く。また、フレームデスクランブル回路４，ＢＩＰ演算部５，オーバーヘッド制御部６は、フレーム同期が確立するまでそれぞれ待機する。
【００５５】
かかる状態におけるフレーム同期化処理は、受信データ１３の部分、すなわちフレームの先頭を示す信号であるＡ１，Ａ２（Ｆ６，２８［Ｈ］）バイト部分を検出することにより、同期状態が遷移し、また受信データにおけるＪ１バイト以降は、上述したフレームデスクランブル回路４，ＢＩＰ演算部５，オーバーヘッド制御部６がクロック２を用いて処理を行う。
【００５６】
図７は図３の状態２から状態３に遷移するときの前半のタイミング図であり、また図８は図３の状態２から状態３に遷移するときの後半のタイミング図である。まず、図７に示すように、フレーム同期部３がＡ１，Ａ２バイトを後方保護段数分だけ認識すると、フレーム同期状態は同期に遷移し、クロック制御部２は状態２から状態３（Ｓ３）に遷移する。このとき、クロック制御部２はクロック１，クロック２，クロック３を出力し、受信回路はフレーム同期部３，フレームデスクランブル回路４，ＢＩＰ演算部５，オーバーヘッド制御部６に加え、ポインタ同期部７が動作する。要するに、フレーム同期化処理は、受信データ１４の部分、すなわちフレームの先頭を示す信号であるＡ１，Ａ２（Ｆ６，２８［Ｈ］）バイト部分を検出することにより、同期状態が遷移する。
【００５７】
しかる後、図７に続く図８に示すように、フレーム同期部３は同期に遷移し、フレーム同期が確立すると、フレームデスクランブル回路４，ＢＩＰ演算部５，オーバーヘッド制御部６は各々の動作を開始し、ポインタ同期部７は受信フレームからペイロード領域を抽出するため、ヘッダにおけるＳＯＨ領域のＨ１，Ｈ２，Ｈ３バイトを参照する。
【００５８】
要するに、ポインタ同期化処理は、受信データ１５の部分、すなわちＨ１，Ｈ２バイトに格納されているポインタ値を検出することにより、同期状態が遷移する。
【００５９】
図９は図３の状態３から状態４に遷移するときのタイミング図である。図９に示すように、ポインタ同期部７が受信データにおけるＨ１，Ｈ２，Ｈ３バイトに格納されている値を認識すると、ポインタ同期状態は同期に遷移し、クロック制御部２は状態３から状態４（Ｓ４）に遷移する。このとき、クロック制御部２はクロック１，クロック２，クロック３，クロック４を出力するので、受信回路はフレーム同期部３，フレームデスクランブル回路４，ＢＩＰ演算部５，オーバーヘッド制御部６，ポインタ同期部７に加え、セル同期部８を動作させる。さらに、ポインタ同期部７がフレームヘッダ部におけるＳＯＨ領域のＨ１，Ｈ２，Ｈ３バイトに格納されている値よりＰＯＨ領域の先頭を示すＪ１バイト位置（ポインタ）を検出すると、ポインタ同期部７は同期に遷移してポインタ同期が確立する。また、セル同期部８は受信データのペイロード領域中よりＡＴＭセルを検出する動作に入る。なお、その他のフレーム同期部３，フレームデスクランブル回路４，ＢＩＰ演算部５，オーバーヘッド制御部６の動作は変わらない。
【００６０】
要するに、ポインタ同期化処理は、受信データ１６の部分、すなわちＨ１，Ｈ２バイトに格納されているポインタ値を検出することにより、同期状態が遷移する。また、セル同期部８は、クロック４を用いて、ヘッダバイトＧ１以降の受信データ、すなわちペイロードＰＬに対して処理を行う。
【００６１】
図１０は図３の状態４から状態５に遷移するときのタイミング図である。図１０に示すように、セル同期部８はＰＬバイトに格納されているセルヘッダを検出すると、セル同期状態は同期に遷移し、クロック制御部２は状態４から状態５（Ｓ５）に遷移する。このとき、クロック制御部２はクロック１，クロック２，クロック３，クロック４，クロック５すべてを出力するので、受信回路はフレーム同期部３，フレームデスクランブル回路４，ＢＩＰ演算部５，オーバーヘッド制御部６，ポインタ同期部７，セル同期部８に加え、セルデスクランブル回路９を動作させる。すなわち、セル同期部８はセルの境界を正しく検出すると、セル同期部８は同期に遷移しセル同期を確立する。また、セルデスクランブル回路９はセル同期部８より抽出されたＡＴＭセルのデータに対してデスクランブル動作を行う。
【００６２】
要するに、セル同期化処理は、受信データ１７のＰＬバイト中に格納されているセルヘッダを検出することにより、同期状態が遷移する。
【００６３】
以上の説明では、図５〜図１０を用い、状態１から順次遷移し、状態５に至るまでの変化を説明したが、各状態の逆の遷移、例えば状態３から状態２への遷移、あるいは状態４から状態１への遷移なども同様のタイミングで行われる。
【００６４】
図１１は図３の各状態における消費電流削減率を表わす図である。図１１に示すように、ここでは本実施の形態におけるＯＣ−３ポート（１９．４４ＭＨｚ動作時）の各ブロックの消費電流値を示し、特にこの消費電流値は、μＰＤ９８４１１（ＡＴＭ  ＱＵＡＤ  ＳＯＮＥＴ  ＦＲＡＭＥＲ）のシステム評価結果より求めたものである。すなわち、前述した図１３の消費電流値を基に、状態１〜状態５における消費電流削減率を示す。
【００６５】
例えば、状態１において、受信側ブロックはフレーム同期部３だけがＯＮしているので、前述した図１３のポート消費電流を参照すると、２ｍＡだけ消費することになる。しかるに、受信側回路全体の消費電流は、１３．１８ｍＡであるため、１１．１８ｍＡの消費電流を削減することができ、ポート全体（消費電流３５．０２ｍＡ）で見た消費電流削減率は３１．９２％となる。したがって、ポート未使用時においては、３割強の消費電流を削減することが出来る。
【００６６】
以上は、ＯＣ−３ポートの消費電流の削減であるが、ＯＣ−３→ＯＣ−１２→ＯＣ−４８→ＯＣ−１９２ポートになるにつれ、その削減効果は大きくなる。
【００６７】
【発明の効果】
以上説明したように、本発明のＡＴＭ−ＬＡＮ・ＰＨＹにおけるクロック制御方法をよれば、各ポートの受信回路部に、受信データよりフレーム同期をとるフレーム同期部と、ポインタ同期をとるポインタ同期部と、セル同期をとるセル同期部と、前記フレーム同期部，前記ポインタ同期部，前記セル同期部の各受信同期状態を監視・検出するクロック制御部とを有し、ポート未使用時には、内部同期状態に基づいて前記クロック制御部から前記受信回路部の前記各同期部を含む内部回路へ供給するクロックを制御することにより、必要最小限の回路のみを動作させるので、回路規模の増加を最小限に抑えるとともに、消費電力を低減し、早急なポート切り替えにも対応できるという効果がある。
【００６８】
このことは、フレーム構成が、ＯＣ−３→ＯＣ−１２→ＯＣ−４８→ＯＣ−１９２ポートと大きくなるにつれて、その低減効果も大きくなる。
また、本発明は非通信時において初段のフレーム同期回路のみ動作させているため、早急なポート切り変えにも対応している。
【００６９】
また、本発明は、非通信時においては、フレーム同期部のみを動作させることにより、消費電力を最小限に抑え、通信が開始すると、後段の回路を徐々に動作させていくため、消費電力は山なりに上昇し、一度に大きな電力を供給するようにな無駄な消費電力を泣くすことができるという効果がある。
【００７０】
さらに、本発明は、クロックの制御をクロック制御部内で行うため、回路規模の増加も最小限で済むという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施の形態を説明するためのポートにおける受信側回路の構成図である。
【図２】図１におけるクロック制御部の概略およびその制御部内のクロックゲート部の具体例を表わすブロック回路図である。
【図３】図１におけるクロック制御の動作状態遷移図である。
【図４】図１におけるＯＣ−３フレームの構成図である。
【図５】図３の状態１におけるタイミング図である。
【図６】図３の状態１から状態２に遷移するときのタイミング図である。
【図７】図３の状態２から状態３に遷移するときの前半のタイミング図である。
【図８】図３の状態２から状態３に遷移するときの後半のタイミング図である。
【図９】図３の状態３から状態４に遷移するときのタイミング図である。
【図１０】図３の状態４から状態５に遷移するときのタイミング図である。
【図１１】図３の各状態における消費電流削減率を表わす図である。
【図１２】従来の一例を説明するためのＡＴＭ−ＬＡＮシステムの概略構成図である。
【図１３】図１２におけるポートの消費電流から見た分析図ある。
【図１４】図１２における各フレーム・フォーマットのフレーム長および内部周波数の違いを表わす比較図である。
【図１５】従来の受信側回路におけるクロック制御部のブロック図である。
【図１６】従来の他の例を説明するための自動クロックゲート化の手順を示す回路図である。
【符号の説明】
１    ＰＬＬ回路
２    クロック制御部
３    フレーム同期部
４    フレームデスクランブル回路
５    ＢＩＰ演算部
６    オーバーヘッド制御部
７    ポインタ同期部
８    セル同期部
９    セルデスクランブル回路
１０    状態作成部
１１    クロックゲート部
Ｓ１    状態１
Ｓ２    状態２
Ｓ３    状態３
Ｓ４    状態４
Ｓ５    状態５
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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