(57)【特許請求の範囲】
【請求項１】
入力データを２ポートＲＡＭに格納し、任意時間後に前記２ポートＲＡＭに格納された入力データを読出して出力データとするデジタル遅延回路において、
前記入力データの変化点情報を得る変化点検出回路と、
カウンタ及びクロック生成回路を有し、前記変化点検出回路の前記変化点情報に基づき前記変化した入力データを前記２ポートＲＡＭに書込む書込み制御回路と、
カウンタ及びクロック生成回路を有し、前記変化点情報を遅延させる遅延回路を経て前記２ポートＲＡＭの格納データを読出す読出し制御回路とを備えることを特徴とするデジタル遅延回路。
【請求項２】
前記遅延回路として、シフトレジスタを使用することを特徴とする請求項１に記載のデジタル遅延回路。
【請求項３】
前記変化点検出回路としてＤＦＦ及び比較回路を使用することを特徴とする請求項１又は２に記載のデジタル遅延回路。
【請求項４】
前記書込み制御回路及び読出し制御回路は、各々カウンタ及びＤＦＦ、インバータ及びＯＲゲートを含むクロック生成回路を有することを特徴とする請求項１、２又は３に記載のデジタル遅延回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデジタル回路、特に、付加遅延時間の大きいデジタル遅延回路に関する。
【０００２】
【従来の技術】
デジタル回路においても、アナログ回路と同様に遅延回路が基本回路の１つとして必要である。デジタル遅延回路は、デジタル回路へのデータやクロックを遅延させる回路であって、種々の用途に使用される。
【０００３】
従来のデジタル遅延回路の一例は、例えば特開平３−２６１２１７号公報に開示されている。このデジタル遅延回路は図６に示す如き構成を有する。即ち、２ポートＲＡＭ（ランダムアクセスメモリ）１０８の一方の入力端子１０３にデータを入力している。他方、クロック（ＣＬＫ）端子１０１、リセット（ＲＳＴ）端子１０２にカウンタ（計数）回路１０４を接続し、デコーダ回路１０５を介して、２ポートＲＡＭ１０８のＲＡ端子に入力する。
【０００４】
また、クロック端子１０１のクロックはディレイ（遅延）素子１０６とゲート１０７を介して、２ポートＲＡＭ１０８のＷＡ端子に入力する。遅延したデジタルデータは、２ポートＲＡＭ１０８の出力端子１０９から出力する。斯る構成のデジタル遅延回路によると、入力端子１０３のデジタルデータを２ポートＲＡＭ１０８に順次格納又は記憶し、付加遅延時間後に順次２ポートＲＡＭ１０８から読出すことにより、十分大きく且つ制御可能な遅延時間を有する遅延出力データが出力端子１０９から出力可能である。この遅延時間は、クロック周期とカウンタ回路１０４の計数設定値により決まる。
【０００５】
【発明が解決しようとする課題】
上述した従来のデジタル遅延回路によると、付加する遅延時間を増加させる場合、それに伴ってデータを格納する２ポートＲＡＭの記憶容量（規模）と消費電力が増加するという問題がある。例えば、付加遅延量を２倍にする場合には、２ポートＲＡＭのワード数も２倍に増加する必要がある。その理由は、全時刻の入力データを順次２ポートＲＡＭに格納する場合、一度データが書込まれたアドレスは、そのデータが読出されるまでの間そのデータを格納し、新しいデータの書込み領域として使用できない為である。
【０００６】
そこで、本発明の目的は、付加遅延量（時間）が増加した場合でも、回路規模及び消費電力の増加が抑えられるデジタル遅延回路を提供することにある。
【０００７】
【課題を解決するための手段】
前述の課題を解決するため、本発明によるデジタル遅延回路は、次のような特徴的な構成を採用している。
【０００８】
（１）入力データを２ポートＲＡＭに格納し、任意時間後に前記２ポートＲＡＭに格納された入力データを読出して出力データとするデジタル遅延回路において、
前記入力データの変化点情報を得る変化点検出回路と、
カウンタ及びクロック生成回路を有し、前記変化点検出回路の前記変化点情報に基づき前記変化した入力データを前記２ポートＲＡＭに書込む書込み制御回路と、
カウンタ及びクロック生成回路を有し、前記変化点情報を遅延させる遅延回路を経て前記２ポートＲＡＭの格納データを読出す読出し制御回路とを備えるデジタル遅延回路。
【０００９】
（２）前記遅延回路として、シフトレジスタを使用する（１）のデジタル遅延回路。
【００１０】
（３）前記変化点検出回路としてＤＦＦ及び比較回路を使用することを特徴とする（１）又は（２）のデジタル遅延回路。
【００１１】
（４）前記書込み制御回路及び読出し制御回路は、各々カウンタ及びＤＦＦ、インバータ及びＯＲゲートを含むクロック生成回路を有する（１）、（２）又は（３）のデジタル遅延回路。
【００１４】
【発明の実施の形態】
以下、本発明のデジタル遅延回路の好適実施形態について添付図を参照して詳細に説明する。
【００１５】
図１は、本発明のデジタル遅延回路の好適実施例のブロック図である。図２は、図１のデジタル遅延回路の詳細回路図である。図３は、図２に使用する比較回路の具体的回路図である。図４は、図２に使用するクロック生成回路の構成例である。図５は、図２のデジタル遅延回路の動作を説明する為のタイミングチャートである。
【００１６】
先ず、図１を参照して説明する。本発明のデジタル遅延回路は、従来例と同様に２ポートＲＡＭ７を使用する。入力データは、入力端子１を介して２ポートＲＡＭ７の書込みデータ入力ＷＤと、変化点検出回路３に入力される。この変化点検出回路３により、入力データの変化点情報が生成され、書込み制御回路５と遅延回路４に入力される。この書込み制御回路５は、入力データの変化点情報から２ポートＲＡＭ７への書込み制御信号を生成する。他方、遅延回路４は、入力データの変化点情報に任意の遅延を付加して出力する。読出し制御回路６は、遅延回路４によって任意の遅延が付加された入力データの変化点情報から２ポートＲＡＭ７の読出し制御信号を生成する。２ポートＲＡＭ７から読出されたデータは、出力端子２を介して出力データとして出力される。
【００１７】
次に、図１のデジタル遅延回路の動作を説明する。書込み制御回路５は、変化点検出回路３により与えられる入力データ変化点情報をもとに、入力データに変化があった場合のみ、新たなデータを２ポートＲＡＭ７に格納するため、書込みアドレスと書込み処理に必要な信号（２ポートＲＡＭ７が例えば同期式の場合には書込みクロック）を生成する。
【００１８】
他方、読出し制御回路６は、遅延回路４によって任意の遅延が付加された入力データ変化点情報をもとに、書込み制御回路５により２ポートＲＡＭ７に格納されているデータを、任意の遅延時間経過後に読出すための読出しアドレスと読出し処理に必要な信号（２ポートＲＡＭ７が例えば同期式の場合は読出しクロック）を生成する。これにより、入力データの変化点情報のみを２ポートＲＡＭ７に格納し、遅延回路４で設定した遅延時間後に２ポートＲＡＭ７から読出して出力端子２から出力データを得ることができる。
【００１９】
次に、図２を参照して本発明のデジタル遅延回路の具体的回路構成及びその動作を説明する。図２は、入力データの本数が８本、付加する遅延時間が１０クロックサイクル、付加遅延時間内の入力データの変化回数が５回以下の場合につき、５ワード×８ビットの同期式２ポートＲＡＭを用いて構成した本発明のデジタル遅延回路の具体的回路例を示す。
【００２０】
入力端子１を介して入力される入力データは、ＤＦＦ（Ｄ形フリップフロップ）８−１乃至８−８のデータ入力端子と、変化点検出回路３とに入力される。ＤＦＦ８−１乃至８−８によりリタイミングされた入力データＳ４は、２ポートＲＡＭ７の書込みデータ入力ＷＤに入力される。変化点検回路３は、ＤＦＦ３０１−１乃至３０１−８と比較回路３０２により、現在の入力データ値と、クロックの１サイクル前に入力された入力データ値とを比較し、変化情報Ｓ２を出力する。この変化点情報Ｓ２は、書込み制御回路５と遅延回路４とに入力される。
【００２１】
書込み制御回路５は、カウンタ５０１とクロック生成回路５０２で構成され、変化点情報Ｓ２に基づき、２ポートＲＡＭ７への書込みアドレスＳ５と書込みクロックＳ６とを夫々出力する。
【００２２】
遅延回路４は、８ビットシフトレジスタ４０１により構成され、入力される変化点情報Ｓ２を８クロックサイクル時間遅延させた変化点情報Ｓ３を出力する。また、読出し制御回路６は、カウンタ６０１とクロック生成回路６０２とにより構成され、変化点情報Ｓ３に基づき、２ポートＲＡＭ７の読出しアドレスＳ７と、読出しクロックＳ８とを出力する。
【００２３】
２ポートＲＡＭ７の読出しデータ出力２から出力されるデータは、出力データとなる。入力端子９より入力されるクロック（ＣＬＫ）は、ＤＦＦ８−１乃至８−８のクロック入力と、変化点検出回路３、遅延回路４、書込み制御回路５及び読出し制御回路６に入力される。また、入力端子１０より入力される初期化用リセット信号（ＲＳＴ）は、変化点検出回路３、遅延回路４、書込み制御回路５及び読出し制御回路６に入力される。
【００２４】
次に、図３を参照して、図２の変化点検出回路３に使用される比較回路３０２の具体的構成例を説明する。比較回路３０２は、ＥＸＯＲ３０２−１乃至３０２−８と８入力ＯＲ３０２−９から構成される。これらＥＸＯＲゲートへの入力Ａ、Ｂのデータ値が不一致の場合には”Ｈｉ”、一致の場合には”Ｌｏ”が出力端子Ｙから出力される。従って、図２における変化点情報Ｓ２には、入力端子１を介して入力される入力データに変化が発生した場合には”Ｈｉ”が出力され、変化がない場合には”Ｌｏ”が出力される。
【００２５】
図４は、図２の書込み制御回路５と読出し制御回路６で使用するクロック生成回路５０２、６０２の回路例を示す。図４において、クロック生成回路は、ＤＦＦ１１、インバータ１２及びＯＲ１３から構成される。ＯＲゲート１３の出力端子ＣＬＫＯＵＴには、入力ＥＮが”Ｈｉ”の場合には、入力ＣＬＫＩＮに入力されるクロックが出力され、入力ＥＮが”Ｌｏ”の場合には、”Ｈｉ”が出力される。従って、図２における２ポートＲＡＭ７の書込みクロックＳ６と、読出しクロックＳ８は、夫々変化点情報Ｓ２、Ｓ３が”Ｈｉ”の場合にのみ入力端子９を介して入力されるクロックが与えられる。
【００２６】
図２のデジタル遅延回路の動作を、図５のタイミングチャートを参照して説明する。時刻０において、ＲＳＴ入力端子１０にリセット信号（ＲＳＴ）”Ｌｏ”が入力されると、書込み制御回路５のカウンタ５０１と読出し制御回路６のカウンタ６０１が初期化され、２ポートＲＡＭ７の書込みアドレスＳ５と読出しアドレスＳ７には初期アドレス０番地が与えられる。時刻２において、入力端子（ＤＩＮ）１にデータＤ１〜１０が図５に示す時間間隔で入力されると、変化点検出回路３は、各時刻において入力データ値とクロック１サイクル前の入力データ値とを比較し、不一致の場合には”Ｈｉ”を出力する為、変化点情報Ｓ２は時刻２からの間と、時刻１２から１６の間”Ｈｉ”となる。遅延回路４は、変化点情報Ｓ２に８クロックサイクル時間の遅延を付加する為、変化点情報Ｓ３は時刻１０から１４の間と、時刻２０から２４の間”Ｈｉ”となる。
【００２７】
書込み制御回路５のカウンタ５０１は、変化点情報Ｓ２が”Ｈｉ”の場合にクロックを使用してカウント値をインクリメントし、入力データＤ１〜１０を２ポートＲＡＭ７に格納する為の書込みアドレス（ＷＡ）Ｓ５を生成する。書込み制御回路５のクロック制御回路５０２は、変化点情報Ｓ２が”Ｈｉ”の場合に入力データＤ１〜１０を書込みアドレスＳ５に夫々格納する為の書込みクロック（ＷＣＬＫ）Ｓ６を生成する。従って、２ポートＲＡＭ７に対し、時刻３から７の間の入力データＤ１〜５の書込み処理及び時刻１３から１７の間の入力データＤ６〜１０の書込み処理が行われる。
【００２８】
読出し制御回路６のカウンタ６０１は、変化点情報Ｓ３が”Ｈｉ”の場合クロックを使用して、カウント値をインクリメントして２ポートＲＡＭ７に格納されているデータＤ１〜１０を読出す為の読み出しアドレス（ＲＡ）Ｓ７を生成する。読出し制御回路６のクロック生成回路６０２は、変化点情報Ｓ３が”Ｈｉ”の場合に、読出しアドレスＳ７からデータＤ１〜１０を夫々読出す為の読出しクロック（ＲＣＬＫ）Ｓ８を生成する。従って、２ポートＲＡＭ７に対し、時刻１１から１５の間データＤ１〜５の読出し処理が行われ、時刻２１から２５の間データＤ６〜１０の読出し処理が行われ、夫々入力された時刻からクロック１０サイクル時間の遅延が付加されたデータを得ることができる。
【００２９】
以上、本発明のデジタル遅延回路の好適実施形態の構成及び動作を詳述した。しかし、この実施例は単なる例示にすぎず、特定用途に応じて種々の変形変更が可能であることが理解できよう。これら変形変更をも本発明に含まれること勿論である。
【００３０】
【発明の効果】
上述の説明から理解される如く、本発明のデジタル遅延回路によると、付加遅延量を大きくしても、回路規模を抑えることができる。その理由は、入力データに変化があった場合のみ変化点検出力回路により、これを検出して新たなデータを２ポートＲＡＭに格納する為に、２ポートＲＡＭのワード数は、付加する遅延時間の間に入力データが変化する回数に依存し、（遅延時間に直接依存しないので）入力データの変化回数が少なくなればなるほど２ポートＲＡＭのワード数を削減できる為である。
【００３１】
また、本発明によれば、付加遅延量を大きくしても消費電力を抑えることができる。その理由は、上述した如く、２ポートＲＡＭのワード数が削減でき、２ポートＲＡＭに対する書込み及び読出し処理を夫々入力データ及び出力データが変化する場合のみに限った為である。
【図面の簡単な説明】
【図１】本発明のデジタル遅延回路の好適実施形態例のブロック図である。
【図２】図１に示すデジタル遅延回路の具体的回路図である。
【図３】図２に示すデジタル遅延回路に使用される比較回路の構成例を示す回路図である。
【図４】図２に示すデジタル遅延回路に使用するクロック生成回路の具体的回路図である。
【図５】図２に示すデジタル遅延回路の各部分の動作を説明するタイミングチャートである。
【図６】従来のデジタル遅延回路の構成図である。
【符号の説明】
１                 データ入力端子
２                 データ出力端子
３                 変化点検出回路
４                 遅延回路
５                 書込み制御回路
６                 読出し制御回路
７                 ２ポートＲＡＭ
３０２             比較回路
４０１             シフトレジスタ
５０１，６０１     カウンタ
５０２，６０２     クロック生成回路
【図１】
0003667528.tif 000002
【図２】
0003667528.tif 000003
【図３】
0003667528.tif 000004
【図４】
0003667528.tif 000005
【図５】
0003667528.tif 000006
【図６】
0003667528.tif 000007