(57)【特許請求の範囲】
【請求項１】
電極間誘電体に強誘電体膜を用いる情報記憶キャパシタと電荷転送用ＭＯＳトランジスタとが直列に接続されてなるメモリセルが行列状に配置されたメモリセルアレイと、
それぞれ同一行のメモリセルのＭＯＳトランジスタゲートに共通に接続された複数本のワード線と、
それぞれ同一行のメモリセルのキャパシタの対向電極に共通に接続された複数本のプレート線と、
それぞれ同一行のメモリセルのＭＯＳトランジスタの一端に共通に接続された複数本のビット線と、
アドレス信号に基づいて前記複数本のワード線のうちの一部を選択するワード線選択回路と、
前記複数本のワード線と外部端子によって生成された信号とから形成されるプレート線選択回路とを備え、
前記ワード線と前記プレート線とは平行に配線され、前記プレート線は、対応するワード線に対して複数に分割されており、かつ、前記プレート線選択回路はそれぞれのワード線に対して複数本存在し、前記プレート線選択回路がＮＡＮＤ回路とインバータ回路とからなり、このＮＡＮＤ回路に入力されるアドレス信号に基づいてプレート線が選択されることを特徴とする不揮発性強誘電体メモリ。
【請求項２】
前記プレート線選択回路がアドレス信号に基づいてスイッチ回路を具備することによって接続されるプレート線が選択されることを特徴とする請求項１に記載の不揮発性強誘電体メモリ。
【請求項３】
前記ワード線選択回路と対応する複数のプレート線選択回路が前記ワード線選択回路と同一のエリアに存在しないことを特徴とする請求項１に記載の不揮発性強誘電体メモリ。
【請求項４】
前記分割された各プレート線は、順次ずらして駆動されることを特徴とする請求項１乃至請求項３にいずれかに記載の不揮発性強誘電体メモリ。
【請求項５】
前記分割された各プレート線のずれの幅は、前記プレート線の駆動時間の１／１０以上であることを特徴とする請求項４に記載の不揮発性強誘電体メモリ。
【請求項６】
前記分割された各プレート線は、これら分割された各プレート線のそれぞれに接続されたプレート線選択回路によって駆動され、これらプレート線選択回路には、順次ずれて駆動信号が供給されることを特徴とする請求項４又は請求項５に記載の不揮発性強誘電体メモリ。
【請求項７】
前記各プレート線選択回路は、プレート線制御線に接続され、かつこれらプレート線制御線に接続されたプレート線制御線駆動回路によって駆動され、これらプレート線制御線駆動回路は、各プレート線制御線回路に接続された遅延線チェインを接続した信号制御線に接続されていることを特徴とする請求項６に記載の不揮発性強誘電体メモリ。
【請求項８】
電極間誘電体膜に強誘電体を用いる情報記憶キャパシタと電荷転送用ＭＯＳトランジスタとが直列に接続されてなるメモリセルが行列状に配置されたメモリセルアレイと、それぞれ同一行のメモリセルのＭＯＳトランジスタゲートに共通に接続された複数本のワード線と、それぞれ同一行のメモリセルのキャパシタの対向電極に共通に接続された複数本のプレート線と、それぞれ同一行のメモリセルのＭＯＳトランジスタの一端に共通に接続された複数本のビット線と、アドレス信号に基づいて前記複数本のワード線のうちの一部を選択するワード線選択回路と、前記複数本のワード線と外部端子によって生成された信号とから形成されるプレート線選択回路とを備え、前記ワード線と前記プレート線とは平行に配線され、前記プレート線は、対応するワード線に対して複数に分割されており、かつ、前記プレート線選択回路はそれぞれのワード線に対して複数本存在している不揮発性強誘電体メモリにおいて、
前記分割された各プレート線には駆動信号を順次ずらして供給することを特徴とする不揮発性強誘電体メモリの駆動方法。
【請求項９】
前記メモリセルのＭＯＳトランジスタのゲート容量は、前記メモリセルのキャパシタ容量より小さいことを特徴とする請求項１乃至請求項７のいずれかに記載の不揮発性強誘電体メモリ。
【請求項１０】
前記ワード線選択回路内のＭＯＳトランジスタのゲートの幅／長さ比と前記メモリセルのＭＯＳトランジスタのゲート容量との積は、前記プレート線選択回路内のＭＯＳトランジスタのゲートの幅／長さ比と前記メモリセルのキャパシタ容量との積にほぼ等しいことを特徴とする請求項９に記載の不揮発性強誘電体メモリ。
【請求項１１】
前記ワード線選択回路は、最終段にＰチャネルトランジスタとＮチャネルトランジスタを直列に接続されたインバータ構成をとり、前記プレート線選択回路は、最終段にＰチャネルトランジスタとＮチャネルトランジスタを直列に接続されたインバータ構成をとり、前記ワード線選択回路内のＮチャネルトランジスタのゲートの幅／長さ比と前記メモリセルのトランジスタのゲート容量との積は、前記プレート線選択回路内のＮチャネルトランジスタのゲートの幅／長さ比と前記メモリセルのキャパシタ容量との積にほぼ等しく、前記ワード線選択回路内のＰチャネルトランジスタのゲートの幅／長さ比と前記メモリセルのトランジスタのゲート容量との積は、前記プレート線選択回路内のＰチャネルトランジスタのゲートの幅／長さ比と前記メモリセルのキャパシタ容量との積にほぼ等しく、前記ワード線選択回路内のＮチャネルトランジスタのゲートの幅／長さ比は、前記ワード線選択回路内のＰチャネルトランジスタのゲートの幅／長さ比より小さく、前記プレート線選択回路内のＮチャネルトランジスタのゲートの幅／長さ比は、前記プレート線選択回路内のＰチャネルトランジスタのゲートの幅／長さ比より小さいことを特徴とする請求項９又は請求項１０に記載の不揮発性強誘電体メモリ。
【請求項１２】
前記プレート線選択回路は、ＮＡＮＤ回路とインバータ回路とから構成され、前記インバータ回路は、電源電圧を供給されることを特徴とする請求項９乃至請求項１１のいずれかに記載の不揮発性強誘電体メモリ。
【請求項１３】
前記ワード線は、ポリシリコンからなり、かつこのワード線の上に配置された金属配線からなる金属配線ワード線に所定間隔毎にシャント接続されており、前記プレート線選択回路は、このシャントされる領域に配置されていることを特徴とする請求項９乃至請求項１２のいずれかに記載の不揮発性強誘電体メモリ。
【請求項１４】
前記プレート線選択回路に沿って列方向に配列された複数のプレート線制御線が存在し、かつこれらプレート線制御線を独立に駆動するプレート線制御線駆動回路がそれぞれのプレート線制御線に接続されていることを特徴とする請求項９乃至請求項１３のいずれかに記載の不揮発性強誘電体メモリ。
【請求項１５】
前記プレート線制御線は前記ＮＡＮＤ回路入力の一端に接続されていることを特徴とする請求項１２に記載の不揮発性強誘電体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＲＦＩＤシステムに用いられるトランスポンダに係り、とくに、トランスポンダに搭載され、情報記憶用キャパシタに強誘電体膜を用いたメモリセルのアレイを有する不揮発性強誘電体メモリ及びその駆動方法及びＩＤカードに関するものである。
【０００２】
【従来の技術】
ＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）システムは、電波を用いた非接触型タグ・システム（識別器）のことであり、パソコン、コントローラ、アンテナ等で構成されるホスト側とトランスポンダとから構成されている。トランスポンダは、不揮発性強誘電体メモリなどのチップを搭載している。
強誘電体メモリセルを用いた不揮発性強誘電体メモリは、低消費電力の半導体記憶装置として近年盛んに研究開発がなされている。この不揮発性強誘電体メモリは、米国特許４，８７３，６６４（Ｅａｔｏｎ，  Ｊｒ．）  やＳ．Ｓ．  Ｅａｔｏｎ，  Ｊｒ．  ｅｔ  ａｌ．“Ａ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＤＲＡＭ  Ｃｅｌｌ  ｆｏｒ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  ＮＶＲＡＭｓ  ”，  ＩＳＳＣＣ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  ｐｐ．  １３０−１３１，  Ｆｅｂ．  １９８８等に記載されている。
強誘電体メモリセルの情報記憶用キャパシタには、チタン酸バリウム（ＢａＴｉＯ３  ）、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３  ；ＰＺＴ）、ランタンドープドチタン酸ジルコン酸鉛（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３  ；ＰＬＺＴ）、ニオブ酸リチウム（ＬｉＮｂＯ３  ）、ニオブ酸カリウムリチウム（Ｋ３  Ｌｉ２  Ｎｂ５  Ｏ１５）などから構成された強誘電体膜が用いられている。これらの強誘電体膜は、電圧を印加することによって分極が生じる。そして電圧と分極との関係は、いわゆるヒステリシス特性を呈する。
【０００３】
この関係について、発明者が上記強誘電体膜の特性を測定したところ、外部から印加される物理的ストレスが上述のヒステリシス特性に影響を与えることが分かった。すなわち、成膜後に物理的なストレスを強誘電体膜に印加するとヒステリシスループが小さくなり、分極の保持特性が劣化することが分かった。強誘電体メモリは、分極をデータの保持に用いている。従って、外部から印加される物理的ストレスはデータの保持特性の劣化につながることは明らかである。
図４５（ａ）に従来の不揮発性半導体記憶装置のメモリセルアレイと周辺回路の配置を示す。複数のメモリセルアレイが並列して配置され、ロウデコーダ（ＲＤ）（ワード線選択回路）４０は、これらに共用されている。複数のワード線ＷＬは、外部から入力されたアドレス信号に応じてロウデコーダ回路４０によって選択される。プレート線ＰＬは、ワード線ＷＬと同じ様にメモリセルアレイ共通に接続され（セルキャパシタの対向電極に接続）、プレートデコーダ（ＰＤ）（プレート線選択回路）３８によって駆動される。プレートデコーダ３８は、ＮＡＮＤ回路とインバータ回路を直列に接続してなり、ワード線信号とプレート線制御信号との論理をとってプレート電極を制御する。書き込みや読み出しなどのワード線信号やプレート線信号は、パルス信号であるが、図４５（ｂ）に示すようにプレート線を制御するプレート線信号の方がワード線信号よりパルス幅は短い。このようにプレート線信号が短時間で立ち上げ立ち下げを行うのでメモリセルの情報の読み出し速度は、プレート線信号のパルスに律速されてしまう。もしこれを回避するためにはプレート線選択回路のインバータ回路のトランジスタを大きくする必要がある。しかし、インバータ回路のトランジスタを不必要に大きくするとロウデコーダ回路のワード線駆動部のピッチとプレート線選択回路のピッチが合わなくなり、ワード線とプレート線の間隔は、広い方に律速されるので、その分面積の無駄が大きくなる。
【０００４】
【発明が解決しようとする課題】
前述のように従来のトランスポンダに用いられる不揮発性強誘電体メモリは、プレート線をデコード（パルス駆動）する場合において、そのＣＲ（容量・抵抗）が大きいので、プレート線が遅延して動作するためセルに書かれているデータを十分に読み出すことができない、またはセルにデータを十分に書き込むことができない恐れがある。また、ワード線は、メモリセルのトランジスタのゲートに接続されるのみであるのに対して、プレート線は、前述のようにセルキャパシタの対向電極に共通接続され、そのため付加容量が非常に大きい。その結果、ワード線が駆動される場合に比べて、プレート線が駆動されるには時間が掛かる。プレート線信号が短時間で立ち上げ立ち下げを行うのでメモリセルの情報の読み出し速度は、プレート線信号のパルスに律速されてしまうのでプレート線の信号速度を高めることは必要なことである。
また、とくにメモリカード等に不揮発性強誘電体メモリを搭載した場合、メモリカードの厚さが薄いと外部から容易に物理的ストレスが加わり、その結果データ保持特性が劣化するという問題があった。
【０００５】
ところがこのヒステリシス特性は、温度によってその形状が大幅に変化することが知られている。すなわち、高温（例えば８０℃）でのヒステリシスループは低温（例えば室温である２５℃）のものと比較してループが小さくなり、分極の保持特性が劣化する。強誘電体メモリは分極をデータの保持に用いている。従って、チップ内の熱源の存在は、データの保持特性の劣化につながる。
特に無電源型メモリカード等に不揮発性強誘電体メモリを搭載した場合、電源供給回路や整流回路等で発生する熱は、強誘電体メモリのデータ保持特性に影響を与えることがある。
図４６は、強誘電体膜をキャパシタに用いたメモリセル（ＦＲＡＭセル）に用いる強誘電体材料のヒステリシスカーブである。書き込み、読み出し動作を行う際には、ａ→ｂ→ｃ→ｄの順にカーブの縁辺を沿うように状態を変化させる。しかし、実際に電流が流れるのはｂ，ｄのところである。セルの分極を反転させるのに必要な電流は、わずかｂ，ｄのところだけしか流れない。したがって、図４７（ａ）のようにプレート線ＰＬを駆動した場合でもプレート線ＰＬの立上がりの前半では電流は殆ど流れないのに対し、後半ではパルス的に電流が流れる（図４７（ｂ））。このように極めて短時間の間に集中的に電流が流れると最大電流量は大きくなり、この結果電源電位の変動やこれにより引き起こされる基準電位の変動による各種の誤動作が生ずる可能性がある。
【０００６】
本発明は、上記の事情に鑑みてなされたものであり、プレート線をデコード  （パルス駆動）する際に誤動作を引き起こす恐れを防止してその駆動速度を向上させた構造を有するプレート線を備え、トランスポンダに搭載される不揮発性強誘電体メモリを提供する。
また、本発明は、プレート線の駆動速度を向上させながらプレート線に流れる駆動電流の最大電流量を小さくすることができる不揮発性強誘電体メモリ及びその駆動方法を提供する。
【０００７】
【課題を解決するための手段】
本発明の不揮発性強誘電体メモリは、電極間絶縁膜に強誘電体を用いた情報記憶用のキャパシタと電荷転送用のＭＯＳトランジスタとが直列に接続されてなるメモリセルが行列状に配置されたメモリセルアレイと、それぞれ同一のメモリセルのＭＯＳトランジスタのゲートに共通に接続された複数本のワード線と、それぞれ同一のメモリセルのキャパシタの一端に共通に接続された複数本のプレート線と、上記ワード線と上記プレート線が並行に配列されプレート線が対応するワード線に対してさらに複数のプレート線が分割されることと、それぞれ同一のメモリセルのＭＯＳトランジスタの一端に共通に接続された複数本のビット線と、アドレス信号に基づいて上記複数本のワード線のうちの一部を選択するワード線選択回路と、上記複数本のワード線と、例えば、チップイネーブル（Ｃｈｉｐ  Ｅｎａｂｌｅ）信号（  ／ＣＥ）などの外部端子によって生成された信号とで形成されるプレート線選択回路と、そのプレート線選択回路がそれぞれのワード線に対して複数存在していることを特徴とする。また、ワード線に対応する複数のプレート選択回路は、アドレス信号によってそれぞれ独立して動作し、通常動作時にすべてのプレート選択回路が動作することがないことを特徴としている。
複数のワード線のそれぞれのワード線に対して、それぞれ複数のプレート線選択回路（プレートデコーダ）を持ち、分割されたプレート線を有し、それぞれを部分デコードするのは、例えば、カラムアドレス信号などのアドレス信号によって行われるので、ＣＲが大きいプレート線でなくなり、動作マージンを十分持ち誤動作する恐れが少なくなる。
【０００８】
また、本発明は、強誘電体膜をキャパシタに用いた不揮発性強誘電体メモリのプレート線を行方向に複数に分割し、これを駆動した構成において、分割したプレート線の駆動タイミングをずらすことにより一時的に流れる電流を減少させることを特徴としている。
また、本発明の不揮発性強誘電体メモリは、強誘電体膜を情報記憶キャパシタとして用いる強誘電体メモリセルをマトリックス状に配置してなるメモリセルアレイと、同一行のメモリセルのトランジスタのゲートを共通接続してなるワード線と、同一行のメモリセルのキャパシタの対向電極を共通接続してなるプレート線と、前記ワード線を選択し駆動するロウデコーダとを備え、前記プレート線が行方向にｎ分割され、ｎ個のプレート線選択回路がその一端にそれぞれ接続され、前記メモリセルのトランジスタのゲート容量は前記メモリセルのキャパシタ容量より小さいことを特徴とする。
【００１１】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
ＲＦＩＤシステムは、電波を用いた非接触型タグ・システム（識別器）のことで、一般的には非接触データ・キャリア・システムともいう。本発明は、このシステムに用いるトランスポンダ及びこのトランスポンダに搭載する不揮発性強誘電体メモリ及びその駆動方法に関するものである。
図４３は、本発明のトランスポンダを用いるＲＦＩＤシステム全体のシステム構成図である。ＲＦＩＤシステムは、パソコン、コントローラ、アンテナ等で構成されるホスト側と、トランスポンダと呼ばれるデータ・キャリアで構成される（図４３（ａ））。トランスポンダは、カード基板にＦＲＡＭとＡＳＩＣが１チップ化されたモノリシックＲＦＩＤチップ及び電力受信、データ受信／送信を兼ねるアンテナを内蔵するシンプルな構成である（図４３（ｂ））。図４３（ｃ）は、モノリシックＲＦＩＤチップの平面図である。ホスト側からは必要に応じてコマンド及びデータを搬送波に乗せて送信するが、トランスポンダ側ではその搬送波により必要な電力を発生させ、データの書き込み及び読み出しと送信に利用してホスト側に情報を返す。非接触タグは、電池が不要であり、ＦＲＡＭの記憶内容を電波を使って非接触で読み取り、その内容を書き換えることにより人の入退出などの管理に活用することが可能である。例えば、服のポケットに定期券用の非接触タグを入れたまま改札したり、非接触タグを自動車につけて走り高速道路の料金所でいちいち精算するために止まらなくて済むようしたり、人の介在なしに駐車場の出入りを監視・管理するなどの用途に利用することが可能である。また、回遊魚や家畜の行動を管理することなどにも利用できる。
【００１２】
図４４は、トランスポンダの内部回路の詳細を示す。外部から入力される電磁場を検知するＬＣ回路と、ＬＣ回路が検出した電磁場から信号を生成する回路（ＦＳＫ復調回路）５８と、ＬＣ回路が検出した電磁場から電源電圧を発生させる回路（整流ブリッジ）５９と、電源電圧の立ち上がりを検出してパワーオン信号を出力するパワーオン回路６０と、強誘電体膜を電極間に有する強誘電体キャパシタと電荷転送用のＭＯＳトランジスタとからなるメモリセルを複数個行列状に配置し、例えば、同一行に属するメモリセルのＭＯＳトランジスタを同一のワード線でそれぞれ共通接続し、同一行に属するメモリセルの強誘電体キャパシタの一方の電極を同一のキャパシタプレート線でそれぞれ共通接続し、同一列に属するメモリセルのＭＯＳトランジスタの一方の端子を同一のビット線でそれぞれ共通接続して構成したＦＲＡＭセルアレイ３１等から構成されている。
【００１３】
次に、図１乃至図１５を参照して第１の実施例を説明する。
図１にトランスポンダに搭載される不揮発性強誘電体メモリの断面図を示す。この強誘電体メモリは、図４３にはモノリシックＲＦＩＤチップとして示されているようにトランスポンダに搭載されて使用される。Ｐ型シリコン基板１０の表面にシリコン酸化膜からなる素子分離絶縁膜１３が形成され、この素子分離絶縁膜１３に区画された領域にＭＯＳトランジスタが形成される。ＭＯＳトランジスタは、Ｎ型拡散領域からなるソース／ドレイン領域１１、１２、ゲート絶縁膜２１、ポリシリコンからなるゲート電極２０等から構成される。ゲート電極２０は、ワード線（ＷＬ）と称される。このＭＯＳトランジスタ上には酸化シリコン（ＳｉＯ２  ）などの層間絶縁膜１４が形成され、この層間絶縁膜１４にはソース領域１２に至るコンタクトホール２２が形成されている。層間絶縁膜１４上には強誘電体キャパシタが形成されている。強誘電体キャパシタは、下層電極１５、ＰＺＴ膜などからなる強誘電体膜１６、上層電極１７から構成される。下層電極１５は、プレート電極（プレート線）（ＰＬ）と称される。この強誘電体キャパシタは、シリコン酸化膜などからなる層間絶縁膜１８に覆われ、強誘電体キャパシタの上層電極１７とソース領域１２とは層間絶縁膜１８のコンタクトホール及び層間絶縁膜１４のコンタクトホール２２を介してアルミニウムなどの接続配線１９により電気的に接続されている。
【００１４】
図２にＰＺＴ膜等の強誘電体薄膜の印加電圧／分極特性を示す。強誘電体薄膜は図２に示すようにヒステリシス特性を有する。そして、電圧を印加しない状態すなわちＶ＝０（Ｖ）の状態での残留分極Ｐｒが「正」であるか「負」であるかによって、データを記憶することができる。
図３は、不揮発性強誘電体メモリの強誘電体メモリセルとしては好ましくないヒステリシス特性である。すなわち、残留分極Ｐｒが非常に小さく、その結果、センスアンプによる読み出しマージンが低下する、外部からの撹乱により容易にデータが消失してしまう等の問題が存在する。図３に示す特性は、８０℃の高温状態でのヒステリシス特性である。
続いて、図４、図５を用いて強誘電体薄膜を用いたメモリセルの書き込み動作を説明する。ＦＲＡＭセルを用いた不揮発性強誘電体メモリは、２つのＭＯＳトランジスタＱ１、Ｑ２と強誘電体キャパシタＣ１、Ｃ２により一つのメモリセルを構成する。そして、図４（ａ）の状態、すなわちキャパシタＣ１には図中上向きの矢印に示すように上方向の分極（以下、正分極と称する）が、キャパシタＣ２には図中下向きの矢印に示すように下方向の分極（以下、負分極と称する）が現れている状態を“１”と定義し、図４（ｂ）の状態、即ちキャパシタＣ１には負分極が、キャパシタＣ２には正分極が現れている状態を“０”と定義する。
【００１５】
（“１”書き込み動作）
以下、メモリセルに“１”を書き込む場合のステップを示す。
まず、ビット線ＢＬに５Ｖを印加し、ビット線  ／ＢＬ（「  ／」は反転信号を表わす、以下、同じ）には０Ｖを印加する。そしてワード線ＷＬには７Ｖを印加し、プレート電極ＰＬには０Ｖを印加する。この状態は、キャパシタＣ１が図２のａの状態であり、キャパシタＣ２が図２のｂの状態にある。
続いて、ＰＬを５Ｖにする。この結果、キャパシタＣ１は、図２のｂの状態になり、キャパシタＣ２は図２のｃの状態になる。
続いて、ＰＬを０Ｖにする。この結果、キャパシタＣ１は、図２のａの状態になり、キャパシタＣ２は図２のｄの状態になる。
図５に書き込み時のプレート電極ＰＬの電位（ＶＰＬ）の変化を示す。
以上のようにして、図４（ａ）の状態、すなわちキャパシタＣ１には正分極が現れ、キャパシタＣ２には負分極が現れて“１”書き込みが実現される。
【００１６】
（“０”書き込み動作）
以下、メモリセルに“０”を書き込む場合のステップを示す。
まず、ビット線ＢＬに０Ｖを印加し、ビット線  ／ＢＬには５Ｖを印加する。そしてワード線ＷＬには７Ｖを印加し、プレート電極ＰＬには０Ｖを印加する。この状態では、キャパシタＣ１が図２のｂの状態にあり、キャパシタＣ２が図２のａの状態にある。
続いて、ＰＬを５Ｖにする。この結果、キャパシタＣ１は、図２のｃの状態になり、キャパシタＣ２は、図２のｂの状態になる。
続いて、ＰＬを０Ｖにする。この結果、キャパシタＣ１は、図２のｄの状態に、なり、キャパシタＣ２は図２のａの状態になる。
以上のようにして、図４（ｂ）の状態、すなわちキャパシタＣ１には負分極が現れ、キャパシタＣ２には正分極が現れて“０”書き込みが実現される。
【００１７】
以上のような不揮発性強誘電体メモリは、消費電力が僅少のため、無電源ＩＤ装置等に用いられる。無電源ＩＤ装置とは、外部から電波を受信し、この電波を整流して得られた直流電圧を電源として用いると共に、この電波搬送信号とされた情報を受信・検波して外部とデータの入出力を行う。無電源ＩＤ装置には電波の送信回路も搭載されるのが通常である。以上のように構成すると、ＩＤカードを無電源で構成でき、外部との情報のやりとりも親機と全く無接触で行うことが可能となる。以上のような無電源ＩＤカードは、免許証、商品タグ、身分証明書、定期券、スキー場のリフト券等に応用が期待されている。
続いて、図６及び図７に不揮発性強誘電体メモリのメモリセルアレイと周辺回路との配置を示す。メモリセルアレイ３１〜３４は、並列して配置され、ワード線選択回路（ロウデコーダＲＤ）４０は、これらに共用されている。大きく複数のメモリセルアレイ３１〜３４を２分割したときに、中央部にロウデコーダ４０が配置され、これに複数のワード線ＷＬが配線されている。そして、左右に分かれて配置されているメモリセルアレイをさらに分割してプレート線選択回路（プレートデコーダＰＤ）３５、３６がそれぞれ配置され、このプレートデコーダ３５、３６からそれぞれプレート線ＰＬ（ＰＬ１、ＰＬ２、ＰＬ３、ＰＬ４）が配線されている。
【００１８】
ワード線ＷＬは、外部から入力されたアドレス信号に応じてロウデコーダ４０によって選択される。プレート線ＰＬは、各メモリセルアレイ毎に分割して設けられており、プレートデコーダ３５、３６によって図５のように駆動される。まず、センスアンプ回路（Ｓ／Ａ）４１〜４４は、各メモリセルアレイ毎に設けられており、読み出し時にビット線に現れた微小電位差を増幅する。カラムゲート回路（図示しない）は、カラム選択線に基づきデータ線とビット線とを選択的に接続する。カラムデコーダ（ＣＤ）５６は、外部から入力されたアドレス信号に応じてカラム選択線（図示しない）を選択する。データ線センスアンプ回路（図示しない）は、データ線上のデータを増幅する。
図８に示す回路は、本発明のプレートデコーダである。プレートデコーダは、ＮＡＮＤ回路とこのＮＡＮＤ回路の出力信号が入力されるインバータ回路とから構成され、インバータ回路は、プレート電圧（ＶＰＬ）として電源電圧（Ｖｃｃ）を供給する。ＮＡＮＤ回路の入力信号として、まずφ６信号は、  ／ＣＥ（Ｃｈｉｐ  Ｅｎａｂｌｅ信号）  （ＤＲＡＭならば  ／ＲＡＳ）からの遅延信号及びパルスを持った信号である（図９参照）。Ｙα信号は、一部のアドレス信号で横方向に関わるアドレスである。さらに、ＷＬは、それぞれに対応するワード線を示している。ここで、例えば、図６及び図７に示すメモリセルアレイでは、１本のワード線ＷＬに対して４本の分割されたプレート線ＰＬが存在している。そこで、このアドレス信号（Ｙα）によって４本のプレート線から１本が選択されることとなる。これによって今までのプレート線より少なくとも１／４の容量となるため、プレート線のデコードが高速になり誤動作を防ぐことができる。
【００１９】
図１１は、プレートデコーダの他の実施例である。例えば、アドレスｉ、ｊという２つが有ると、アドレスバッファによってＡｉｃ／  ／Ａｉｃ、Ａｊｃ／  ／Ａｊｃという相補的な信号が生成される（図１０参照）。これを使ってプレコーダ（Ｐｒｅｃｏｄｅｒ）を作ると図１２（ａ）に示すようになる。図１２（ｂ）に示す４種類の入力方法がある。この方法により４つのＹα信号（Ｙα０、Ｙα１、Ｙα２、Ｙα３）が生成される。この４つのＹαｊ信号を図１１のプレートデコーダに入力すると、４つのプレート電圧（ＶＰＬ）の内１つのＶＰＬがパルス駆動することができる。図８及び図１１のプレートデコーダの入力信号（ＷＬ、ＶＰＬ、  ／ＣＥ（φ６）は、図１３のタイミング図に示すような電圧波形を有している。
図６及び図７に示すロウデコーダの詳細な回路図を図１４に示す。ロウデコーダは、ワード線の選択を行う回路である。行アドレスをプリデコードした信号Ｘαｊ、Ｘαｋ、Ｘαｌにより１組のデコーダが選択される。１組のデコーダには４本のワード線が接続され、信号ＷＤＲＶｉ〜ＷＤＲＶｌによってこの内１本が選択される。
【００２０】
また、図６及び図７のメモリセルアレイに用いられるセンスアンプの詳細を図１５に示す。図１５に、メモリセルアレイ３１、センスアンプ回路４１、カラムゲート回路５１の詳細が示されている。メモリセルアレイ３１は、行列状に配置されたメモリセル３０を含み、同一列に配置されたメモリセルは、同一ビット線対（ＢＬｎ；  ／ＢＬｎ）（ｎ＝１、２、・・・）に接続され、同一行に配置されたメモリセルは、同一ワード線ＷＬｎ（ｎ＝１、２、・・・）、プレート線ＰＬｎ（ｎ＝１、２、・・・）に接続される。センスアンプ回路４１は、複数のセンスアンプ４１１から構成され、単独のセンスアンプは、交差接続されたＰ型の二つのＭＯＳトランジスタと、交差接続されたＮ型の二つのＭＯＳトランジスタとから構成される。このセンスアンプ４１１は、Ｐ型センスアンプ駆動線ＳＡＰ及びＮ型センスアンプ駆動線  ／ＳＡＮによって駆動制御される。また、ビット対毎に２つのＮ型ＭＯＳトランジスタからなるイコライズ回路４１２が接続され、イコライズ選択線ＥＱにより制御される。カラムゲート回路５１は、ビット線毎に接続されたカラムゲートから構成され各カラムゲートは、２つのＭＯＳトランジスタから構成される。これらのＭＯＳトランジスタは、カラム選択線ＣＳＬによって選択駆動される。
【００２１】
次に、図１６乃至図１８を参照して第２の実施例を説明する。
図１６は、トランスポンダに搭載される不揮発性強誘電体メモリ（ＦＲＡＭ）のメモリセルアレイと周辺回路の詳細な構造を示す部分回路図である。強誘電体膜を情報記憶キャパシタとして用いるメモリセル（ＦＲＡＭセル）３０をマトリックス状に配置してなるメモリセルアレイ３１〜３４が配置されている。ワード線ＷＬは、それらメモリセル３０のポリシリコンゲートを共通接続している。同一行のメモリセル３０のキャパシタの対向電極を共通接続してなるプレート線ＰＬ１〜ＰＬ４は、行方向にｎ分割（ここでは４分割）され、４個のプレート線選択回路３５〜３８がその一端にそれぞれ接続されている。これらプレート線選択回路は、ＮＡＮＤ回路とインバータ回路とから構成され、インバータ回路は、プレ−ト線に電源電圧Ｖｃｃをプレート電圧（ＶＰＬ）として供給する。プレート線選択回路に沿って列方向に複数のプレート線制御線ＰＬＣ１〜ＰＬＣ４が配列されている。プレート線制御線には、これらプレート線制御線を独立に駆動するプレート線制御線駆動回路６２〜６５がそれぞれ接続さている。プレート線選択回路のＮＡＮＤ回路の２入力の一方にプレート線制御線ＰＬＣが接続され、他方にゲート線ＷＬが接続されている。
【００２２】
この実施例の特徴は、図１６に示すように、メモリセルアレイを複数に分割し、プレート線を分割駆動した構成において、プレート線の駆動タイミングをずらすことにより一時的に流れる最大電流を減らすことにある。図に示すように、例えば、４つのブロックにそれぞれ独立に駆動制御されるプレート線ＰＬ（ＰＬ１〜ＰＬ４）が配置されており、これらのプレート線ＰＬの駆動を制御するプレート線制御線駆動回路６３〜６５は、その入力にそれぞれ遅延線チェイン（Ｄ１、Ｄ２、Ｄ３）６６〜６８を有している。これにより図１７（ａ）に示すように各プレート線ＰＬ（ＰＬ１〜ＰＬ４）の立上がりの後半が若干ずつずれるので、電流は分散して流れる。その結果、最大電流量（  ｜Ｉｓｕｍ  ｜）は、従来（図１７（ｂ））に比較して著しく低下するようになる。
この実施例において、遅延線の遅延時間の調整は重要である。遅延時間が長ければ、読み出しや書き込みサイクルが長くなり、高速メモリの提供は、不可能になる。前述のようにＦＲＡＭにおいてはプレート線の立上がり若しくは立ち下がりの後半のみにパルス的に電流が流れるに過ぎない。したがって各プレート線の立上がりもしくは立ち下がり時間は、オーバーラップしても構わない。具体的に述べると、各プレート線の立上がりに５ｎｓかかるとする。しかし実際に電流が流れるのは、最後の０．５ｎｓの部分である。したがってこの場合は、４．５ｎｓ分はオーバーラップさせても良い。したがって、遅延線の遅延時間は０．５ｎｓ以上と決定される。より一般的にプレート線の立上がり時間をｔとし、ランプ状態に立上がるとすると、ほぼ９割の時間では電流は流れず、残りの１割で多くの電流が流れることが知られている。この結果、１／１０以上の遅延時間を設定すれば良い。遅延線の例を図１８に示す。遅延線は、一般にインバータ回路を直列接続して構成するが、遅延時間が１ｎｓよりも小さい場合は、金属配線のみで足りる場合も考えられる。図１８（ａ）、（ｂ）は、インバータ回路、図１８（ｃ）は、アルミニウムなどの金属配線の例を示している。
【００２３】
次に、図１９乃至図２３を参照して第３の実施例を説明する。
図１９は、トランスポンダに搭載される不揮発性強誘電体メモリのメモリセルアレイと周辺回路の詳細な構造を示す部分回路図である。強誘電体膜を情報記憶キャパシタとして用いるメモリセル（ＦＲＡＭセル）３０をマトリックス状（行列状）に配置してなるメモリセルアレイ３１、３２・・・が配置されている。ワード線ＷＬは、それらメモリセル３０のポリシリコンゲートを共通接続している。ワード線ＷＬが形成されている半導体基板の上に層間絶縁膜を介してアルミニウムなどの金属配線ワード線Ａｌ−ＷＬが形成されている。このワード線ＷＬは、金属配線ワード線Ａｌ−ＷＬに所定間隔毎にシャント線ＳＬにより接続されている。同一行のメモリセル３０のキャパシタの対向電極を共通接続してなるプレート線ＰＬ（ＰＬ１、ＰＬ２、・・・）は、行方向にｎ分割され、ｎ個のプレート線選択回路３５、３６がその一端にそれぞれ接続されている。プレート線選択回路３５、３６は、ＮＡＮＤ回路とインバータ回路とから構成され、インバータ回路は、プレ−ト線に電源電圧を供給する。プレート線選択回路３５、３６は、このシャントされる領域に配置されており、メモリセルアレイ間に配置されている。プレート線選択回路に沿って列方向に複数のプレート線制御線ＰＬＣ（ＰＬＣ１、ＰＬＣ２・・・）が配列されている。プレート線制御線ＰＬＣには、これらプレート線制御線ＰＬＣを独立に駆動するプレート線制御線駆動回路６１、６２・・・がそれぞれ接続さている。
【００２４】
プレート線選択回路のＮＡＮＤ回路の２入力の一方にプレート線制御線が接続され、他方にゲート線が接続されている。
メモリセルのトランジスタのゲート容量（Ｃ１）は、前記メモリセルのキャパシタ容量（Ｃ２）より小さい（Ｃ１＜Ｃ２）。
図２０は、プレート線選択回路３５、３６の回路図である。プレート線ＰＬ（ＰＬ１、ＰＬ２・・・）は、このプレート線選択回路３５、３６によって駆動される。プレート線選択回路３５、３６は、ＮＡＮＤ回路とインバータ回路とを直列に接続してなり、ワード線信号ＷＬとプレート線制御信号ＰＣＬとの論理をとってプレート電極を制御する。
図２１は、図２０の詳細な回路図であり、インバータ回路は、ＮチャネルトランジスタＮ２とＰチャネルトランジスタＰ２とから構成されている。この実施例では、電源電圧Ｖｃｃは、５Ｖである。
図２２は、図１９に示すロウデコーダ（ＲＤ）４０の詳細な回路図である。図２２に示すようにロウデコーダ４０内のトランジスタのゲートの幅／長さ比（（Ｗ／Ｌ）１  ）とメモリセル３０のトランジスタのゲート容量（Ｃ１）との積は、プレート線選択回路ＰＬ内のトランジスタのゲートの幅／長さ比（  （Ｗ／Ｌ）２  ）と前記メモリセルのキャパシタ容量（Ｃ２）との積にほぼ等しく（（Ｗ／Ｌ）１  ・Ｃ１〜（Ｗ／Ｌ）２  ・Ｃ２）してあるので信号の立上がり時間と立ち下がり時間を等しくすることができる。
【００２５】
また、図２２に示すように、ロウデコーダは、最終段にＰチャネルトランジスタＰ１とＮチャネルトランジスタＮ１を直接に接続されたインバータ構成をとり、プレート線選択回路３５、３６は、最終段にＰチャネルトランジスタＰ２とＮチャネルトランジスタＮ２を接続して構成したインバータを有し、ロウデコーダ内のＮチャネルトランジスタのゲートの幅／長さ比（（Ｗ／Ｌ）ｎ１）とメモリセルＭＳのトランジスタのゲート容量（Ｃ１）との積は、前記プレート線選択回路内のＮチャネルトランジスタＮ２のゲートの幅／長さ比（（Ｗ／Ｌ）ｎ２）とメモリセルＭＳのキャパシタ容量（Ｃ２）との積にほぼ等しく構成されている（（Ｗ／Ｌ）ｎ１・Ｃ１〜（Ｗ／Ｌ）ｎ２・Ｃ２）。またロウデコーダＲＤ内のＰチャネルトランジスタＰ１のゲートの幅／長さ比（（Ｗ／Ｌ）ｐ１）とメモリセルＭＳのトランジスタのゲート容量（Ｃ１）との積は、プレート線選択回路３５、３６内のＰチャネルトランジスタＰ２のゲートの幅／長さ比（（Ｗ／Ｌ）ｐ２）と前記メモリセルのキャパシタ容量（Ｃ２）との積にほぼ等しく構成されている（（Ｗ／Ｌ）ｐ１・Ｃ１〜（Ｗ／Ｌ）ｐ２・Ｃ２）。
【００２６】
また、ロウデコーダＲＤ内のＮチャネルトランジスタＮ１のゲートの幅／長さ比（（Ｗ／Ｌ）ｎ１）は、ロウデコーダＲＤ内のＰチャネルトランジスタＰ１のゲートの幅／長さ比（（Ｗ／Ｌ）ｐ１）より小さく構成されている（（Ｗ／Ｌ）ｎ１＜Ｗ／Ｌ）ｐ１。さらにプレート線選択回路３５、３６内のＮチャネルトランジスタＮ２のゲートの幅／長さ比（（Ｗ／Ｌ）ｎ２）は、プレート線選択回路３５，３６内のＰチャネルトランジスタＰ２のゲートの幅／長さ比（（Ｗ／Ｌ）ｐ２）より小さくなるように構成されている（（Ｗ／Ｌ）ｎ２＜（Ｗ／Ｌ）ｐ２）。
図２３に示すように金属配線ワード線Ａｌ−ＷＬは、ワード線ＷＬとシャント接続されている。シャント線ＳＬは、一定間隔毎に配置されている。本発明では、所定のシャント線ＳＬ毎にこのシャント線ＳＬとプレート線ＰＬ１、ＰＬ２、・・・の一端に接続されたプレート線選択回路３５、３６、３７、３８とが接続されている。この実施例では、プレート線選択回路と直接接続されたシャント線は、３本毎に配置されている。したがって、メモリセルのトランジスタのゲート容量（Ｃ１）とメモリセルのキャパシタ容量（Ｃ２）との比（Ｃ１：Ｃ２）は、１：４となりキャパシタ容量（Ｃ２）の方が４倍程度大きいことになる。
【００２７】
次に、図２４乃至図２８を参照して第４の実施例を説明する。
図２４にプラスチック材料からなるカード基板１に強誘電体材料を用いた不揮発性強誘電体メモリ（半導体素子）２を搭載した例を示す。ここで、搭載位置が非常に重要となる。すなわち、カード基板は弾性を有するため、外部から印加した物理的ストレスにより「反り」が発生する。図２５にその状態を示す。すなわち、カード１の長辺に沿ってＦａ、Ｆｂの力を印加したとする。なお、ＦａとＦｂは絶対値が等しくその向きは逆である。この結果Ｆ１、Ｆ２、Ｆ３の力がカード基板に印加される。これを部分的な領域についてみたのが図２６である。
図２５及び図２６のＦ２の大きさは、図２４に示す位置（長辺方向カード端からの距離）に依存する。すなわち、カードの長辺方向の長さｌを１００とし、これに対する長辺方向カード端から搭載位置までの距離ｄとＦ２の大きさとの関係を示したのが図２７である。図２７に示すようにＦ２の大きさは、距離ｄが両端から３０を超えたところから急激に上昇し、７０を超えると再び低下する。カード基板と半導体素子もしくはチップ（不揮発性強誘電体メモリ）との間に金属板を介在させてこの半導体素子もしくはチップを安定させることができる。
図２８には、距離ｄと残留分極Ｐｒとの関係を示す。このように、残留分極Ｐｒの大きさはｄが両端から３０を超えたところから急激に減少し、７０を超えると再び上昇する。
【００２８】
以上より、カードの強誘電体材料を用いた不揮発性強誘電体メモリ（半導体素子）を搭載する位置は、弾性体カードの端部より３０パーセント以内の領域にすべきことが理解される。そして、カードが長方形状の場合は長辺から３０パーセント以内ではなく短辺から３０パーセント以内であることが望ましい。カード使用者は、長辺方向に力を加えがちであるからである。このカードに送受信用アンテナ等を取り付けこの半導体素子もしくはチップに接続すると図４３に示すトランスポンダが形成される。
【００２９】
次に、図２９乃至図３１を参照して第５の実施例を説明する。
前述のように、カード基板に力が加われば当然これに搭載された半導体素子に形成されたメモリセルなどにも同じ様にＦ２などの外力が働く（図２４乃至図２６参照）。図２９は、トランスポンダに搭載される不揮発性強誘電体メモリ（半導体素子もしくはチップ）のメモリセルの概略平面図である。この半導体素子には複数のメモリセルが行列状にメモリセルアレイの形で配置形成されている。図は、メモリセルアレイの一部を表わしている。メモリセルは、図１に示すように、ゲート２０を有するＭＯＳトランジスタとＰＺＴなどからなる強誘電体膜１６を有するキャパシタとを備えている。この実施例では、メモリセルの１セルは、２トランジスタ２キャパシタ（２Ｔ／２Ｃ）から構成されているが、この構成のものに限らず１トランジスタ１キャパシタ（１Ｔ／１Ｃ）などであっても良い。
この実施例では、キャパシタの強誘電体膜の形状に特徴がある。図２９では、斜線で示すキャパシタの強誘電体膜Ｆは、正方形状である。カード基板に外力が加えられた場合にこれに搭載された半導体素子に形成された強誘電体膜Ｆに掛かるストレスはその長さに比例する。したがって、強誘電体膜Ｆの面積が一定の場合長方形状より正方形の方がストレスに強い。ところで、この強誘電体膜に加えられるストレスの大きさは、そのヒステリシス特性に影響を与える。したがって、このようなストレスに強い強誘電体膜を用いると、高いデータ保持特性のメモリカードを得ることができる。
【００３０】
図２４に示すメモリカードのカード基板１は、略長方形のプラスチック弾性体から構成されている。この実施例の半導体基板に形成された半導体素子２も略長方形である。そして、この半導体素子２は、カード基板１の短辺に近くに、半導体素子２の長辺がこのカード基板１の短辺に平行になるように搭載される。この様に半導体素子２を配置すると半導体素子にストレスが多く掛からなくなる。なお、半導体素子２は、金属板を介して搭載されていても良く、また直接搭載されていても良い。前者ならより高い信頼性が得られ、後者なら低コストであり、かつ極薄なカードが実現できる。とくに、後者はこの実施例の構成を利用することによりはじめて可能となる。
図３０は、キャパシタの強誘電体膜の他の形状を示す平面図である。ストレスに強い強誘電体膜には上記正方形状体があるが、この正方形状体の四隅を面取りしたもの（図３０（ａ））、あるいは円形状体（図３０（ｂ））がある。面取り体は、正方形の各コーナーに曲率半径Ｒをつけたものである。この曲率半径Ｒの大きさによって強誘電体膜に加えられるストレスが変化する。図３１は、強誘電体膜に加えられるストレス（Ｆ２）の曲率半径Ｒ異存性を示す特性図である。正方形の一辺の長さをＬとすると、Ｒが０．１Ｒ程度まではストレスは殆ど一定であるが０．２Ｒ〜０．３Ｒ付近でストレスが急に小さくなり０．５Ｒ（すなわち円形体）になってストレスが最小になる。
以上のような形状のストレスに強い強誘電体膜を用いると、図４３のトランスポンダに提供される高いデータ保持特性のメモリカードを得ることができる。
【００３１】
次に、図３２及び図３３を参照して第６の実施例を説明する。
図３２は、トランスポンダに搭載される強誘電体メモリセルを備えた不揮発性強誘電体メモリ（半導体素子もしくはチップ）を搭載したメモリカードの平面図及び断面図である。図２４に示すカード基板１は、長辺Ａ及び短辺Ｂのほぼ長方形のプラスチック弾性体から構成されている。本発明の半導体素子が形成された半導体基板２は長辺ａ及び短辺ｂのほぼ長方形である。そしてこの半導体素子２は、カード基板１の短辺Ｂに近くに、半導体素子２の長辺ａがこの短辺Ｂに平行になるように搭載される。
なお、半導体素子２は、金属板３を介して搭載されていてもよく、また、直接搭載されていても良い（この実施例では金属板３を用いている）。前者ならばより高い信頼性が得られ、後者ならは低コスト、極薄カードが実現できる。とくに、後者はこの実施例の構成を利用することによりはじめて可能となる。
この外力Ｆ２の大きさは、半導体素子２の搭載方向に依存する。また、この大きさは、カード基板１の長辺方向の半導体素子の長さに依存する。半導体素子２が形成されるシリコン基板（チップ）は、略長方形状をしており、この長辺ａを図３２のようにカードの短辺Ｂに平行に配置した場合は外力がＦ２が小さく、逆に、図３３のように垂直に配置した場合には外力Ｆ２が大きくなり、したがってこの配置方法は有利ではない。
上述したように、外力Ｆ２の大きさは、強誘電体膜のヒステリシス特性に影響を与える。従って、トランスポンダなどに提供される高いデータ保持特性のメモリカードを得るためには、図３３のように搭載するのではなく、図３２のように搭載すべきである。
【００３２】
次に、図３４乃至図３８を参照して第７の実施例を説明する。
図３４（ａ）にＲＦＩＤシステムに必要な回路を１チップに搭載した不揮発性強誘電体メモリ（半導体素子）を示す。図３４（ｂ）は、このＲＦＩＤシステムに用いるプラスティック材料からなるカード基板にこの半導体素子を搭載したトランスポンダの例である。図３４（ｂ）に示すように、プラスティック材料からなるカード基板６９の一端に１チップ型の混載不揮発性強誘電体メモリ（半導体素子）６０を搭載する。カード基板６９の周囲には送受信用アンテナ８８がループ状に張り巡らされている。
半導体素子６０は、図３４（ａ）に示すようような構成とされている。すなわち、半導体素子の一端（好ましくは短辺側）に入出力パッド６０１の列が配置されている。入出力パッド６０１の近傍には整流回路６３３及び検波／送信回路６３４が配置されている。整流回路６３３では入力された信号の搬送波からダイオードブリッジ回路等により直流５Ｖ電圧を発生する。検波／送信回路６３４においてはアンテナ８８により受信した信号をＡＭ変調であれば、例えば、ヘテロダイン方式で、ＦＭ変調であれば、例えば、ＰＬＬ方式で検波することにより外部から情報を受領し、逆にアンテナ８８を用いて外部に情報を送信する。
不揮発性強誘電体メモリは、半導体素子の他端（特に整流回路６３３の反対側）に配置されている。このように配置することにより整流回路で発生する熱を効果的に分散することができる。不揮発性メモリの構成は、以下の通りである。すなわち、不揮発性メモリセルアレイ６１１、６１２、行デコード回路６１４、プレートデコード／駆動回路６１３、６１５、センスアンプアレイ６１６、６１７、カラム選択回路６１８、６１９等から構成される。
【００３３】
メモリセルと電源系回路（整流回路６３３等）との間には各種の制御回路、演算回路等６３１、６３２が配置されている。これら演算回路は、ＡＳＩＣ用のスタンダードセル構造であることが設計時間短縮のためにも、さらには効果的な放熱のためにも好ましい。
不揮発性強誘電体メモリのメモリセル部（ＦＲＡＭセル部）と電源系回路との間には電源線が設けられており、電源系回路で発生した直流電圧を不揮発性強誘電体メモリセルに供給する。電源線はＶＣＣ（高電位側）電源線８４とＶＳＳ（低電位側）電源線８５からなり、両者の電位差は通常５Ｖである。そして、本願の特徴である蓄熱手段８６、８７が電源線の中間に配置されている。この蓄熱手段８６、８７は、電源線に設けられた素材と同一部材（アルミニウムが好ましい）からなる突出部であり、以下これをローブと称する。
図３５にローブを設けたことによる効果を説明する特性図を示す。図３５の縦軸は、温度を示し、横軸は、半導体素子上の整流回路などの電源系回路とＦＲＡＭ部との間の位置（ｄ）を示しており、図３５は、半導体素子上の温度分散の状態を示している。図に示すように、もしローブが存在しない場合（点線で示す曲線Ｂ）は、比較的高温になり易い電源系回路部からＦＲＡＭセル部に何の障害も無しに熱が伝達され、メモリセルの温度が上昇してしまう。これは前述のようにデータ保持特性の劣化につながり得るものである。このときの温度分布を点線による曲線Ｂで示す。ローブを設けた場合の温度分布は実線による曲線Ａで示されている。実際に用いた形状は、アルミニウム配線ＶＣＣ／ＶＳＳがそれぞれ厚さ１．１μｍ、幅１０μｍでローブの形状が１５０×９００μｍの長方形状のものである。このようにローブを設けることにより熱伝達が急峻に変化するのは、おそらく電源線が熱伝達の主要な役割をしめていたことに起因するものと思われる。
【００３４】
図３６にローブの変形例を示す。電源線、ローブ等上述と同様の記号を付してある。６３０は、演算回路、制御回路等を示す。このようにＶＣＣ線とＶＳＳ線との間に一定程度の間隔をおいて配置し、ローブを左右に広げる形にすることによりより効果的な熱遮断が可能となる。
図３７は、ローブ８６、８７と電源線８４、８５との間にネック（くびれ部）７０を設けた例である。通常無電源ＩＤ装置の電源回路が動作する時間はそれほど長くない（１秒以下）が例外的に多大なデータ処理が必要になる場合等は動作時間が数秒になることがある。このような場合、ローブの熱容量がすぐに飽和してしまうのを防ぐ必要があり、長時間動作が可能な無電源ＩＤにおいては図３７の構成が好ましい。電源線、ローブ等は前述と同様の記号を付してある。
図３８（ａ）は、ローブを制御回路等のトランジスタに電源を供給するためのコンタクト部と共用した例である。すなわち、電源線８４にはローブ８６が設けられているが、このローブにはその下に配置されたトランジスタ（ソース７４、ドレイン７５、ゲート７３）のソース電源供給用のコンタクトホール７２が設けられている。図３８（ｂ）はその等価回路を示している。このように構成するとチップ面積の縮小化が図れる。
以上の実施例はＰＺＴ強誘電体膜を例にとって説明したが、本発明はこれに限るものではなく、図３９に示す通り、例えば、ＢａＴｉＯ３  （ＢＴＯ）膜等にも適用可能である。また、当然のことながらＰＬＺＴ膜、ＬｉＮｂＯ３  膜、Ｋ３  Ｌｉ２  Ｎｂ５  Ｏ１５膜も適用可能である。
【００３５】
次に、図４０乃至図４２を参照して強誘電体薄膜製造プロセスを説明する。強誘電体薄膜の製造には、例えば、ゾル・ゲル法、スパッタ法、ＭＯＣＶＤ法等が用いられる。本発明と組み合わせてより顕著な効果が得られるのはゾル・ゲル法及びスパッタ法である。
ゾルゲル法又はＭＯＤ法は、有機金属化合物などをソース原料とする溶液をディッピングやスピンコートにより基板上に塗布し、それを熱分解して得る方法である。これは、大気中でも成膜が可能であり、膜の大面積化が容易である（図４０）。
スパッタ法は、薄膜となるべき材料のターゲットに、グロー放電中でイオン化したガス（Ａｒガスなど）を衝突させて叩き出した粒子を基板に堆積させる方法であり、真空蒸着法では作りにくい高融点材料などの膜形成が可能である。この成膜法には直流スパッタ、高周波（ＲＦ）スパッタ、マグネトロンスパッタ、イオンビームスパッタ、反応性スパッタ、レーザアブレーションなどがある。ターゲットとしては焼結体又は粉末を用い、アルゴンと酸素雰囲気でスパッタする。ターゲットの近傍にマグネットを置くと、スパッタイオンは、その磁場に拘束され、低ガス圧（〜１０−４Ｔｏｒｒ）でスパッタが可能になり、膜成長速度を数倍高めることになる。
【００３６】
強誘電体膜の微細構造と特性は、スパッタ条件（スパッタ電圧、ガス組成とガス圧、膜形成速度、基板材料、基板温度など）に依存する（図４１）。
ＣＶＤの基本は、薄膜にしたい元素の化合物のうちでガスになるものを高温炉の中に導入して、基板表面に堆積させて膜形成することにあり、これにより基板表面で平衡状態で成膜されるため、より均質な結晶膜が得られる可能性がある。ＭＯＣＶＤは、原料としてアセチルアセトナトやアルコキシドなどの有機金属から強誘電体膜が形成されている（図４２）。
本発明は、上記したような半導体基板上に強誘電体メモリセルを形成する場合に限らず、ＳＯＩなどのように絶縁基板上の半導体層上に強誘電体メモリセルを形成する場合にも適用することが可能である。また、本発明は、前記実施例の他種々変形して実施することが可能である。
【００３７】
【発明の効果】
以上、本発明のトランスポンダに搭載される不揮発性強誘電体メモリは、以上のような構成を有することによりプレート線のＣＲ（容量・抵抗）を低減し、誤動作を引き起こす恐れを防止することができる。
また、本発明は、強誘電体膜をキャパシタに用いた不揮発性強誘電体メモリのプレート線を行方向に複数に分割し、これをそれぞれ駆動する構成において、分割したプレート線の駆動タイミングをずらすことにより一時的に流れる最大電流を減少させることができる。
また、本発明は、分割したプレート線に付設されるプレート線駆動回路がシャント領域に配置されているのでワード線の抵抗を低下させながらチップ面積を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の強誘電体メモリセル（ＦＲＡＭセル）の断面図。
【図２】強誘電体薄膜の印加電圧／分極特性を示す特性図。
【図３】ＦＲＡＭセルとして好ましくない状態のヒステリシス特性図。
【図４】書き込み動作を説明するＦＲＡＭセルの回路図。
【図５】ＦＲＡＭセルの書き込み時のプレート電極ＰＬの電位変化図。
【図６】本発明のＦＲＡＭセルアレイと周辺回路との配置を示すブロック図。
【図７】本発明のＦＲＡＭセルアレイと周辺回路との配置を示すブロック図。
【図８】本発明に用いるプレートデコーダの回路図。
【図９】本発明のプレートデコーダの入力信号を形成する回路の回路図。
【図１０】本発明のプレートデコーダの入力信号を形成する回路の回路図。
【図１１】本発明に用いるプレートデコーダの回路図。
【図１２】本発明のプレートデコーダの入力信号形成回路及び入力信号を示す図。
【図１３】本発明のプレートデコーダの入力信号のタイミング図。
【図１４】本発明に用いるロウデコーダの回路図。
【図１５】本発明のＦＲＡＭセルアレイと周辺回路との配置を示す回路図。
【図１６】本発明のＦＲＡＭセルアレイと周辺回路の詳細な構造を示す部分回路図。
【図１７】本発明及び従来のプレート線の動作図。
【図１８】本発明の遅延線チェインの回路図。
【図１９】本発明のメモリセルアレイと周辺回路の詳細な構造を示す部分回路図。
【図２０】本発明のプレート線選択回路の回路図。
【図２１】図２０の詳細な回路図。
【図２２】図１９に示すロウデコーダの詳細な回路図。
【図２３】本発明のワード線とプレート線の配置を示す配線回路図。
【図２４】本発明の半導体素子をプラスチック材料からなるカード基板の平面図。
【図２５】外部から印加した物理的ストレスにより「反り」が発生したカード基板の断面図。
【図２６】図２５の部分的な領域の拡大断面図。
【図２７】長辺方向カード端から搭載位置までの距離ｄとＦ２の大きさとの関係を示す特性図。
【図２８】カード基板上の距離ｄとヒステリシス曲線における残留分極Ｐｒとの関係を示す特性図。
【図２９】本発明の半導体素子に形成されたメモリセルアレイの部分平面図。
【図３０】本発明のメモリセルのキャパシタの強誘電体膜の形状を示す平面図。
【図３１】本発明の強誘電体膜の角部の曲率半径の大きさと強誘電体膜に掛かるストレスとの関係を示す特性図。
【図３２】本発明の半導体素子が搭載されたカード基板の平面図及び断面図。
【図３３】本発明の半導体素子が搭載されたカード基板の平面図及び断面図。
【図３４】本発明のＲＦＩＤシステムに必要な回路を搭載した半導体素子の平面図及びカード基板にこの半導体素子を搭載した平面図。
【図３５】本発明のローブを設けたことによる効果を説明する特性図。
【図３６】本発明のローブの配置を示す半導体素子の部分平面図。
【図３７】本発明のローブの配置を示す半導体素子の部分平面図。
【図３８】本発明のローブの配置を示す半導体素子の部分平面図及び回路図。
【図３９】本発明に用いる強誘電体膜の特性を示す特性図。
【図４０】本発明の強誘電体薄膜製造プロセス図。
【図４１】本発明の強誘電体薄膜製造プロセス図。
【図４２】本発明の強誘電体薄膜製造プロセス図。
【図４３】ＲＦＩＤシステムのシステム構成図、トランスポンダ斜視図及びＲＦＩＤチップの平面図。
【図４４】トランスポンダの内部回路図。
【図４５】従来のＦＲＡＭセルと周辺回路との配置を示すブロック図。
【図４６】ＦＲＡＭセルのヒステリシス特性図。
【図４７】強誘電体メモリのプレート線を駆動する電圧及び電流特性図。
【符号の説明】
１、６９・・・カード基板、    ２、６０・・・半導体素子、
３・・・金属板、    １０・・・シリコン基板、
１１、７５・・・ドレイン領域、    １２、７４・・・ソース領域、
１３・・・素子分離絶縁膜、    １４、１８・・・層間絶縁膜、
１５・・・下層電極、    １６・・・強誘電体膜（ＰＺＴ膜）、
１７・・・上層電極、    １９・・・接続配線、
２０、７３・・・ゲート電極、    ２１・・・ゲート絶縁膜、
２２、７２・・・コンタクトホール、  ３０・・・メモリセル、
３１、３２、３３、３４、６１１、６１２・・・メモリセルアレイ、
３５、３６、３７、３８・・・プレート線選択回路、
４０・・・ロウデコーダ回路、
４１、４２、４３、４４・・・センスアンプ回路、
５１、５２、５３、５４・・・カラムゲート回路、    ５５・・・データ線、
５６・・・カラムデコード回路、    ５７・・・データ線センスアンプ回路、
５８・・・ＦＳＫ復調回路、    ５９・・・整流ブリッジ、
６０・・・パワーオン回路、
６１、６２、６３、６４、６５・・・プレート線制御線駆動回路、
６６、６７、６８・・・遅延線チェイン、
７０・・・ローブのくびれ部、    ８４・・・ＶＣＣ電源線、
８５・・・ＶＳＳ電源線、    ８６、８７・・・ローブ（蓄熱手段）、
８８・・・送信兼受信アンテナ、    ４１１・・・センスアンプ、
４１２・・・イコライズ回路、    ６０１・・・入出力パッド、
６１３、６１５・・・プレートデコード／駆動回路、
６１４・・・行デコード回路、  ６１６、６１７・・・センスアンプアレイ、
６１８、６１９・・・カラム選択回路、
６３０、６３１、６３２・・・演算回路、    ６３３・・・整流回路、
６３４・・・検波／送信回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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