(57)【特許請求の範囲】
【請求項１】
第１マグネットが着磁された回転子および３相のコイルを有する３相ＢＬＤＣモータの駆動回路であって、
前記第１マグネットの磁界の強さに従い一つのホール信号を生成する一つのホールセンサと、
前記ホール信号の極点を検出する極点検出回路と、
前記極点検出回路の出力信号に応じて前記ホール信号の周期より３倍長い周期を有し、互いに１２０°の位相差を有する三つの３状態階段電圧を発生する階段電圧発生回路と、
前記各階段電圧と前記ホール信号の差異電圧により各相のコイルに流れる電流の方向を制御する整流回路とを具備することを特徴とする３相ＢＬＤＣモータの駆動回路。
【請求項２】
前記回転子には第２マグネットが更に着磁されており、前記第１マグネットと前記第２マグネットの着磁比は３：１であることを特徴とする請求項１に記載の３相ＢＬＤＣモータの駆動回路。
【請求項３】
前記整流回路は、
前記三つの階段電圧と前記ホール信号が入力され、入力されたホール信号と各階段電圧の差異電圧に応じて変化する電流を出力する三つのエミッタカップルペアと、
前記エミッタカップルペアの各出力端を通じて流れる電流により前記各相のコイルに流れる電流の方向を制御するインバータ部とを含むことを特徴とする請求項１に記載の３相ＢＬＤＣモータの駆動回路。
【請求項４】
前記階段電圧発生回路は、
互いに１８０°の位相差を有する二つの信号からなる第１信号対と、前記第１信号対の二つの信号とそれぞれ１２０°の位相差を有し、互いに１８０°の位相差を有する二つの信号からなる第２信号対と、前記第１信号対の二つの信号および前記第２信号対の二つの信号とそれぞれ１２０°の位相差を有し、互いに１８０°の位相差を有する二つの信号からなる第３信号対を生成するスイッチング信号発生部と、
前記第１ないし第３信号対の信号に応じて基準電圧、基準電圧以上および基準電圧以下の３状態を繰り返す三つの階段電圧を生成するスイッチング部とを含むことを特徴とする請求項１に記載の３相ＢＬＤＣモータの駆動回路。
【請求項５】
前記各信号対は、
前記極点検出回路の出力信号の４周期の間第１レベルを保持し、次の２周期の間第２レベルを保持することを特徴とする請求項４に記載の３相ＢＬＤＣモータの駆動回路。
【請求項６】
前記各階段電圧は、
前記極点検出回路の出力信号の２周期の間は基準電圧以上の状態、次の１周期の間は基準電圧の状態、次の２周期の間は基準電圧以下の状態、そして次の１周期の間は再び基準電圧の状態を繰り返すことを特徴とする請求項１または４に記載の３相ＢＬＤＣモータの駆動回路。
【請求項７】
前記スイッチング信号発生部は、
クロック信号が共通にクロック端子に入力される第１ないし第３フリップフロップと、第１ないし第４インバータと第１ないし第８論理ゲートとを含み、
前記第２フリップフロップは前記第１フリップフロップの反転出力が入力され、前記第３フリップフロップは前記第２フリップフロップの出力が入力され、
前記第１論理ゲートは前記第１および第２フリップフロップの反転出力を否定論理積し、前記第２論理ゲートは前記第１論理ゲートと前記第３フリップフロップの出力信号を否定論理積し、前記第２論理ゲートの出力信号は前記第１インバータにより反転されて前記第１フリップフロップに入力され、
前記第３フリップフロップの出力信号と前記第２および第１フリップフロップの反転出力信号をそれぞれ第１ないし第３相クロック信号とするとき、
前記第２ないし第４インバータは前記第１ないし第３相クロック信号をそれぞれ反転させ、
前記第３および第４論理ゲートは前記第１相クロック信号と前記第３インバータの出力信号を、さらには前記第２相クロック信号と前記第２インバータの出力信号をそれぞれ否定論理積して前記第１信号対を生成し、
前記第５および第６論理ゲートは前記第２相クロック信号と前記第４インバータの出力信号を、さらには前記第３相クロック信号と前記第３インバータの出力信号をそれぞれ否定論理積して前記第２信号対を生成し、
前記第７および第８論理ゲートは前記第３相クロック信号と前記第２インバータの出力信号を、さらには前記第１相クロック信号と前記第４インバータの出力信号をそれぞれ否定論理積して前記第３信号対を生成することを特徴とする請求項４に記載の３相ＢＬＤＣモータの駆動回路。
【請求項８】
前記スイッチング部は前記第１ないし第３信号対がそれぞれ入力される三つのスイッチング回路を含み、
前記各スイッチング回路は、
電源電圧と接地との間に直列に接続される二つの抵抗と、
前記各抵抗に並列に接続されている二つの電流源と、
前記各信号対の状態に従い前記電流源のうち一つをターンオンさせるか二つの電流源のいずれをもターンオフさせる手段とを含むことを特徴とする請求項４に記載の３相ＢＬＤＣモータの駆動回路。
【請求項９】
前記スイッチング部は前記第１ないし第３信号対がそれぞれ入力される三つのスイッチング回路を含み、
前記各スイッチング回路は、
電源電圧と接地にそれぞれ接続されている第１および第２電流源と、
前記電源電圧と接地との間に直列に接続される第１および第２抵抗と、
前記各信号対の状態に従い一端子が前記第１電流源および第２電流源のうち一つに接続されるか開放され、出力端子が前記第１および第２抵抗の接続点に接続されるスイッチとを含むことを特徴とする請求項４に記載の３相ＢＬＤＣモータの駆動回路。
【請求項１０】
前記第１および第２抵抗は同一値を有することを特徴とする請求項９に記載の３相ＢＬＤＣモータの駆動回路。
【請求項１１】
前記基準電圧は前記ホール信号のホールバイアス電圧であることを特徴とする請求項４に記載の３相ＢＬＤＣモータの駆動回路。
【請求項１２】
特定の極の一部分に磁極の強さが他の部分より弱い部分を有しているマグネットが着磁された回転子を有する３相ＢＬＤＣモータにおいて、
前記マグネットの磁界の強さに従い一つのホール信号を生成する一つのホールセンサと、
前記ホール信号の絶対値を生成する絶対値回路と、
前記絶対値回路の出力信号が１周期内において極大値を有する地点からパルス信号を出力する極点検出回路と、
前記極点検出回路から出力されるパルス信号が前記ホール信号の半周期の間２回現われる時点を検出して前記時点においてモータ回転の開始点の基準信号を生成するインデックス生成回路と、
前記極点検出回路の出力信号が入力され前記ホール信号のピークポイント毎に一つのクロック信号を発生するクロック発生器と、
前記クロック発生器の出力信号を用いて前記ホール信号の周期より３倍長い周期を有し、互いに１２０°の位相差を有する三つの３状態階段電圧を発生する階段電圧発生回路と、
前記各階段電圧と前記ホール信号の差異電圧によりモータコイルの各相に流れる電流の方向を制御する整流回路とを具備することを特徴とするモータのインデックス信号検出機能を備えた３相ＢＬＤＣモータの駆動回路。
【請求項１３】
前記インデックス生成回路は、
ハイレベルの電圧がデータ端子に入力され前記ホール信号の半周期毎に発生するリセット信号がリセット端子に入力され、前記極点検出回路の出力信号がクロック端子に入力される第１Ｄフリップフロップと、
前記第１Ｄフリップフロップの出力信号がデータ端子に入力され、前記第１Ｄフリップフロップと共通にクロック端子、リセット端子が接続された第２Ｄフリップフロップと、
前記第２Ｄフリップフロップの出力信号と前記極点検出回路の出力信号を論理積するための論理ゲートとを含むことを特徴とする請求項１２に記載の３相ＢＬＤＣモータの駆動回路。
【請求項１４】
前記リセット信号は前記ホール信号がホールバイアス電圧と同一になる地点で発生することを特徴とする請求項１３に記載の３相ＢＬＤＣモータの駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、３相ＢＬＤＣ（ｂrushless direct current ）モータの駆動回路およびインデックス信号検出回路に関する。
【０００２】
【従来の技術】
一般的に、３相ＢＬＤＣモータは固定子側に設置されている３相のコイル（Ｕ相、Ｖ相、Ｗ相）と、回転子側に着磁されている永久磁石を含み、前記永久磁石はモータの回転に必要な回転力を発生するためにＮ、Ｓ極を繰り返すメインマグネットと、モータの定速制御のために必要なサブマグネットが着磁されて構成されている。
【０００３】
このように構成されている３相ＢＬＤＣモータの固定子側コイルの各相に電流を流すと、この電流により形成される磁界を通じて回転力が発生して回転子が回転することになる。そして、前記回転子を一方向に回転させ続けるため、回転子の磁界の強さを検出し、検出された磁界の強さに従いコイルの各相に流れる電流の方向を転換させるためのスイッチング素子を順次オン、オフさせなければならないが（かかる過程を‘整流’という）、このとき、回転子の磁界の強さを検出する手段としてはホールセンサ、レゾルバ、ホトエンコーダ等が用いられている。
【０００４】
例えば、印刷回路基板に固定されているホールセンサが、回転する永久磁石の磁界の強さを検出する方法が図１４に示されている。図１４で示すように、ホールセンサを通じて検出されるメインおよびサブマグネット１、２のホール信号ＨＭ，ＨＳはサイン波形の信号であり、二つの信号の周期は３：１の比率である。そして、一つのホール信号に対しホールセンサから実際に出力される信号は元来のホール信号である正（＋）のホール信号と、この信号に対し１８０°の位相差（逆相）を有する負（−）のホール信号である。
【０００５】
一般的に、３相のＢＬＤＣモータを駆動するためにはメインマグネットの位置検出とその位置に合う整流を行なうため、３対のホール信号が必要であった。また、これより発展的な方法としては、サブマグネットと一つのホール信号を用いる方法が用いられた。
【０００６】
しかしながら、このように一つのホール信号のみを用いると、ホール信号の大きさとは関係なしに単にホール信号の位相を根拠に整流が行われるため、整流のためのスイッチング過程においてスパークを誘発することになり、これによって、電磁気妨害特性を悪化させてこれを防止するためのスナッバ(snubber）の使用が不可避になるという問題点がある。
【０００７】
このため、ホール信号の位相ばかりでなく、大きさも考慮して整流を行なうため、互いに１２０°の位相差を有する三つのホール信号を用いる方法が主に用いられてきた。
【０００８】
図１５は前記メインマグネット１から検出された三つのホール信号ＨＭ１、ＨＭ２、ＨＭ３を用いたモータ駆動回路図であって、この回路は、それぞれ一つのホール信号が入力される三つのエミッタカップルペア３、４、５と、このエミッタカップルペア３、４、５の各出力端を通じて流れる電流Ｉｃ１〜Ｉｃ６により、固定子コイル７の各相と接続されている内部スイッチング素子が順次オン／オフされることにより、コイル７の各相に流れる電流を制御するインバータ部６が存在する。
【０００９】
三つのエミッタカップルペアはすべて同一の形態で構成されているが、一つのエミッタカップルペア３は、エミッタが共通に接続され、二つのベースを通じて正のホール信号ＨＭ１＋と負のホール信号ＨＭ１−がそれぞれ入力され、二つのコレクタを通じてそれぞれ電流Ｉｃ１，Ｉｃ２を送り出すｎｐｎ型トランジスタペアＱ１、Ｑ２と、前記共通エミッタと接地端子との間に接続される電流源ＩＥＥからなっている。
【００１０】
各エミッタカップルペアの出力電流Ｉｃ１とＩｃ２、Ｉｃ３とＩｃ４、Ｉｃ５とＩｃ６の大きさと方向は各エミッタカップルペアに入力される正のホール信号と負のホール信号の差異電圧により決まるが、図１６には各エミッタカップルペアに入力される二つのホール信号の差異電圧ＶＨＵ，ＶＨＶ，ＶＨＷが示されており、各差異電圧ＶＨＵ，ＶＨＶ，ＶＨＷは互いに１２０°の位相差を有する。
【００１１】
そして、図１６に示す二つのホール信号の差異電圧がホールバイアス電圧を基準に１００ｍＶ（≒４ＶT ，ＶT ：熱電圧）以内である区間１において各エミッタカップルペアの二つの出力電流の大きさは線形的に増加するか減少し、それ以外の区間、すなわち区間２においては電流源ＩＥＥにより制限されてこれ以上線形的に増加するか減少しないで一定の大きさ値に保持される。前記エミッタカップルペア３、４、５の出力電流の大きさが線形的に変化するとき、前記インバータ部６の内部スイッチング素子がスイッチングされてコイルの各相に流れる電流の方向が変わるようになるので、出力電流が変化する区間１はモータ駆動回路が整流を行なう区間であり、出力電流が変化しない区間２は整流が済んだ区間であることが分かる。
【００１２】
このように、３相ＢＬＤＣモータを駆動するため、三つのホール信号を用いる場合、単にホール信号の位相ばかりでなく大きさに従い変化するエミッタカップルペアの出力電流を用いて整流を行なうので、ソフトスイッチングが可能になり、かかるソフトスイッチングは整流過程において整流に従う電流のスイッチングによるスパークを減少させることができるという長所を有している。
【００１３】
【発明が解決しようとする課題】
しかしながら、三つのホールセンサを用いるようになると、駆動回路の大きさが大きくなるばかりでなく、費用が増加するという問題点がある。
【００１４】
次に、ＶＣＲ(video cassette recorder）やＦＤＤ(floppy disk driver)のように、定速運転するＢＬＤＣモータを用いてデータを読み取ったり書き込む装置においては、データを読み取って書き込むためにはモータの回転開始点を検出する必要がある。
【００１５】
しかしながら、かかるモータの回転開始点信号（以下、インデックス信号と言う）を検出するためには比較的多くの機構的な要素が必要であるという問題点がある。すなわち、回転子のキャップ特定部分にはインデックス信号を検出するための機構的な凹凸を形成しなければならないし、モータの順次的な整流のために必要なホールセンサ以外にもモータの回転の際前記機構的な凹凸運動を感知してモータが１回転するとき、１回のインデックス信号を生成するためのもう一つのセンサが必要であるが、これと関連された技術が大韓民国特許出願第９６−５５８０２号の“１ホール信号を用いた３相ＢＬＤＣモータのインデックス検出回路”に開示されている。
【００１６】
従って、本発明は前記従来の問題点を解決するためのものであって、その目的は、３相ＢＬＤＣモータを駆動するための回路の大きさおよび費用を縮めることにある。
【００１７】
さらに、本発明の目的は、多くの機構的な要素を使用せず簡単な回路的な要素でモータのインデックス信号を生成することにある。
【００１８】
【課題を解決するための手段】
前記課題を解決し、前記目的を達成するため、本発明は、
メインおよびサブマグネットの磁極数の比が１：３の比率で着磁された回転子構造を有する３相ＢＬＤＣモータの駆動回路において、
前記サブマグネットから検出されたホール信号の極点(peak point)を検出するための極点検出回路と、
前記極点検出回路の出力信号をクロック信号に用いてサブマグネットホール信号の周期より３倍長い周期を有し、互いに１２０°の位相差を有し基準電圧、基準電圧以上、基準電圧以下の３状態を有する三つの階段電圧を発生するための階段電圧発生回路と、
発生された各階段電圧と前記ホール信号の差異電圧によりモータコイルの各相に流れる電流の方向を制御するための整流回路を含んでなる。
【００１９】
前記回路は、回転子側に着磁されたメインマグネットのホール信号三つを用いる代わりに、サブマグネットのホール信号一つと、このホール信号から生成され、前記メインマグネットのホール信号と同一の周期を有し、互いに１２０°の位相差を有する三つの３状態階段電圧を用いる。すなわち、各３状態階段電圧と前記サブマグネットのホール信号の差異電圧がホールバイアス電圧を基準に１００ｍＶ以内である区間においてモータコイルの各相に流れる電流の方向を転換させることにより、三つのホールセンサを用いた場合と同様にソフトスイッチングを可能にする。
【００２０】
さらに、本発明は、
メインマグネットと、特定の極の一部分に１回の逆着磁過程を行い極性の強さが弱化された部分が付加されたサブマグネットの磁極数の比が１：３の比率で着磁された回転子の構造を有する３相ＢＬＤＣモータにおいて、
前記サブマグネットから検出されるホール信号の絶対値を生成するための絶対値回路と、
前記絶対値回路の出力信号が極大値を有する地点を検出するための極点検出回路と、
前記極点検出回路の出力信号を用いてインデックス信号を生成するためのインデックス生成回路とを含んでなる。
【００２１】
モータのインデックス信号を生成するため、回転子側サブマグネットの特定の極の一部分に１回の付加的な逆着磁（反対の極性を着磁する）を行なうと、検出されるサブマグネットのホール信号は逆着磁された部分に該当する位置において１回の屈曲を有するサイン関数形態になる。かかるホール信号が極大値を有する地点を検出すると、屈曲が形成されている半周期の間には二つのクロックが発生し、残りの区間においては一つのクロックが発生する。屈曲が形成されている半周期の間に発生した二つのクロックのうち、一つはモータを駆動するためのクロックとして用いられ、他の一つはインデックス信号を生成するためのクロックとして用いられる。このため、ホール信号の半周期の間に二つのクロックが入力される場合にのみ信号を出力するようにインデックス生成回路を設計すると、モータ１回転当り１回生成されるインデックス信号を得ることができることになる。
【００２２】
【発明の実施の形態】
以下、本発明の属する技術分野における当業者が容易に実施することができる程度に、本発明の好ましい実施の形態について添付図面を参照して説明する。
図２は、本発明の実施の形態に従う３相ＢＬＤＣモータの駆動回路を示すブロック図である。この図において、極点検出回路１０は、ホールセンサ５から入力されるサブマグネットホール信号ＨＳの極点、すなわちサイン波特性のホール信号が最大値と最小値を有するようになる地点においてクロック信号ＨＣＬＫを発生させる。
【００２３】
階段電圧発生回路２０は、このクロック信号ＨＣＬＫを用いてサブマグネットホール信号ＨＳの周期より３倍長い周期を有し、互いに１２０°の位相差を有して基準電圧、基準電圧以上、基準電圧以下の３状態を有する三つの階段電圧Ｕ-Stair、Ｖ-Stair、Ｗ-Stairを発生させるが、ここで、基準電圧とは、ホール信号の直流バイアス電圧、すなわちホールバイアス電圧である。
【００２４】
階段電圧発生回路２０は図３に示すように、スイッチング信号発生部２１と、第１ないし第３スイッチング回路２２、２３、２４からなるスイッチング部とを含むが、スイッチング信号発生部２１はクロック信号ＨＣＬＫの４周期の間ハイレベルを保持し、次の２周期の間ローレベルを保持する信号ａ、及びこの信号ａと１８０°の位相差を有する信号ａ’を含む第１信号対を生成し、さらにこの第１信号対ａ，ａ’と互いに１２０°の位相差を有する第２および第３信号対ｂとｂ’、ｃとｃ’を生成する。
【００２５】
同一の構造からなる第１ないし第３スイッチング回路２２、２３、２４は第１ないし第３信号対がそれぞれ入力され、クロック信号ＨＣＬＫの２周期の間基準電圧以上の状態、次の１周期の間基準電圧の状態、次の２周期の間基準電圧以下の状態、そして最後の１周期の間再び基準電圧の状態を繰り返す３状態階段電圧Ｕ-Stair、Ｖ-Stair、Ｗ-Stairを出力する。
【００２６】
前記のような機能を行なうためのスイッチング信号発生部２１と第１スイッチング回路２２の詳細回路が図４および図５にそれぞれ示されている。
まず、図４のスイッチング信号発生部２１は、クロック信号ＨＣＬＫが共通にクロック端子に入力にされる第１ないし第３Ｄフリップフロップ２１１、２１２、２１３、および多数のＮＯＴゲートＩＮＶ１〜ＩＮＶ４とＮＡＮＤゲートＮＤ１〜ＮＤ８を含むが、第２Ｄフリップフロップ２１２は第１Ｄフリップフロップ２１１の反転出力が入力され、第３Ｄフリップフロップ２１３は第２Ｄフリップフロップ２１２の出力が入力される。また、第１ＮＡＮＤゲートＮＤ１は第１、第２Ｄフリップフロップ２１１、２１２の反転出力を否定論理積し、第２ＮＡＮＤゲートＮＤ２は第１ＮＡＮＤゲートＮＤ１と第３Ｄフリップフロップ２１３の出力信号を否定論理積し、第２ＮＡＮＤゲートＮＤ２の出力信号は第１ＮＯＴゲートＩＮＶ１により反転されて第１Ｄフリップフロップ２１１に入力される。
【００２７】
このように構成されると、第３Ｄフリップフロップ２１３の出力信号と第２、第１Ｄフリップフロップ２１２、２１１の反転出力信号はそれぞれクロック信号ＨＣＬＫの周期より６倍長い周期を有し、互いに１２０°の位相差を有する第１ないし第３相クロック信号ｕ，ｖ，ｗになる。
【００２８】
スイッチング信号発生部２１は、第１ないし第３相クロック信号ｕ，ｖ，ｗをそれぞれ反転させる第２ないし第４ＮＯＴゲートＩＮＶ２〜ＩＮＶ４と、第３ないし第８ＮＡＮＤゲートＮＤ３〜ＮＤ８を更に含む。第３および第４ＮＡＮＤゲートＮＤ３、ＮＤ４は、第１相クロック信号ｕと第３ＮＯＴゲートＩＮＶ３の出力信号を、さらには第２相クロック信号ｖと第２ＮＯＴゲートＩＮＶ２の出力信号を否定論理積して第１信号対ａ，ａ’を生成する。第５、第６ＮＡＮＤゲートＮＤ５、ＮＤ６は、第２相クロック信号ｖと第４ＮＯＴゲートＩＮＶ４の出力信号を、さらには第３相クロック信号ｗと第３ＮＯＴゲートＩＮＶ３の出力信号を否定論理積して第２信号対ｂ，ｂ’を生成する。第７、第８ＮＡＮＤゲートＮＤ７、ＮＤ８は、第３相クロック信号ｗと第２ＮＯＴゲートＩＮＶ２の出力信号を、さらには第１相クロック信号ｕと第４ＮＯＴゲートＩＮＶ４の出力信号を否定論理積して第３信号対ｃ，ｃ’を生成する。
【００２９】
次に、図５に示す第１スイッチング回路２２は、第１信号対ａ，ａ’がそれぞれベースに印加され、エミッタが共に接地されている第１、第２トランジスタＱ１、Ｑ２を含む。さらに、第１トランジスタＱ１のコレクタにベースとコレクタとが共に接続されエミッタが接地される第３トランジスタＱ３と、この第３トランジスタＱ３のベースとエミッタにベースとエミッタが共通に接続される第４トランジスタＱ４と、第２トランジスタＱ２のコレクタにベースとコレクタが共に接続されエミッタが接地される第５トランジスタＱ５と、この第５トランジスタＱ５のベースとエミッタにベースとエミッタが共通に接続される第６トランジスタＱ６とを更に含む。さらに、電源電圧Ｖｃｃがエミッタに印加されベースとコレクタが共通に接続される第７トランジスタＱ７と、第３および第５トランジスタＱ３、Ｑ５のコレクタにそれぞれコレクタが接続され、第７トランジスタＱ７のベースとエミッタにベースとエミッタが共通に接続される第８および第９トランジスタＱ８、Ｑ９と、第６トランジスタＱ６のコレクタに共通にコレクタが接続され第９トランジスタＱ９のエミッタに共通にエミッタが接続される第１０トランジスタＱ１０と、第４トランジスタＱ４のコレクタにコレクタとベースが共に接続され第１０トランジスタＱ１０のエミッタとベースに共通にエミッタとベースが接続される第１１トランジスタＱ１１と、第７トランジスタＱ７のコレクタと接地との間に接続される電流源Ｉ１と、第１０トランジスタＱ１０のエミッタとコレクタとの間に、さらには第６トランジスタＱ６のエミッタとコレクタとの間に接続されており、互いに同一値を有する第１および第２抵抗Ｒ１、Ｒ２を含む。
【００３０】
前記のような接続関係から分かるように、第３および第４トランジスタＱ３、Ｑ４、第５および第６トランジスタＱ５、Ｑ６、第７ないし第９トランジスタＱ７〜Ｑ９、ならびに第１０および第１１トランジスタＱ１０、Ｑ１１はそれぞれ電流ミラーを形成する。
【００３１】
また、第１ないし第６トランジスタＱ１〜Ｑ６はｎｐｎ型トランジスタであり、第７ないし第１１トランジスタＱ７〜Ｑ１１はｐｎｐ型トランジスタであり、出力端子は第１０トランジスタＱ１０のコレクタになる。
【００３２】
前記のように構成されている第１スイッチング回路２２の動作について等価回路を用いて説明する。
図６（Ａ）は第１スイッチング回路２２の等価回路図であって、同一の電流が流れる二つの電流源Ｉ１，Ｉ２の一方側端子がそれぞれ電源電圧Ｖｃｃと接地端子に接続され、同一値を有する二つの抵抗Ｒ１、Ｒ２が電源電圧Ｖｃｃと接地端子との間に直列に接続され、３状態スイッチＳ１の第１端子と第２端子がそれぞれ電流源Ｉ１、Ｉ２の他方側端子に接続され、このスイッチＳ１の出力端子が二つの抵抗Ｒ１、Ｒ２の接続点に接続される形態になる。
【００３３】
かかる第１スイッチング回路２２は、入力される第１信号対ａ，ａ’の状態に応じて図６（Ｂ）に示す真理表のように動作することになる。
例えば、第１信号対ａ，ａ’の状態がいずれもハイレベルである場合、第１および第２トランジスタＱ１、Ｑ２はターンオンされるので、第３ないし第６トランジスタＱ３〜Ｑ６はすべてターンオフされ、等価回路に示す３状態スイッチＳ１が開放された状態と同一になる。従って、出力電圧Ｖｏｕｔの大きさはＶｃｃ／２、すなわち基準電圧になる。
【００３４】
次に、第１信号対ａ，ａ’の状態がそれぞれロー、ハイレベルである場合、第１トランジスタＱ１はターンオフされ、第２トランジスタＱ２はターンオンされるので、第５および第６トランジスタＱ５、Ｑ６はターンオフされ、第１０トランジスタＱ１０には電流源Ｉ１による電流が流れることになり、３状態スイッチＳ１が第１端子に接続された状態と同一になる。従って、出力電圧Ｖｏｕｔの大きさは、
（Ｖｃｃ＋Ｉ１・Ｒ１）／２
すなわち、基準電圧以上のレベルになる。
【００３５】
第１信号対ａ，ａ’の状態がそれぞれハイ、ローレベルである場合、第１トランジスタＱ１はターンオンされ、第２トランジスタＱ２はターンオフされるので、第３および第４トランジスタＱ３、Ｑ４はターンオフされ、第６トランジスタＱ６には電流源Ｉ１による電流が流れることになり、３状態スイッチＳ１が第２端子に接続された状態と同一になる。従って、出力電圧Ｖｏｕｔの大きさは、
（Ｖｃｃ−Ｉ１・Ｒ１）／２
すなわち、基準電圧以下のレベルになる。
【００３６】
このような過程により、第１階段電圧Ｕ-Stairが生成され、第２および第３スイッチング回路２３、２４も第１スイッチング回路２２と同一に動作して第２および第３階段電圧Ｖ-Stair、Ｗ-Stairが生成される。
図７は本発明の実施の形態に従う階段電圧発生回路２０の出力信号波形図である。
【００３７】
次に、図２の整流回路３０は、図８に示すように、三つのエミッタカップルペア３１、３２、３３と、このエミッタカップルペア３１、３２、３３の各出力端を通じて流れる電流Ｉｃ１〜Ｉｃ６により、固定子コイル１００の各相と接続されている内部スイッチング素子が順次オン／オフされることにより、コイル１００の各相に流れる電流の方向を制御するインバータ部３４とを含む。
【００３８】
各エミッタカップルペア３１、３２、３３は一方側端子に三つの階段電圧Ｕ-Stair、Ｖ-Stair、Ｗ-Stairがそれぞれ入力されるとともに、他方他側端子にホール信号ＨＳが共通に入力され、入力されたホール信号と各階段電圧の差異電圧により駆動されて出力電流Ｉｃ１〜Ｉｃ６の大きさと方向が決定される。
【００３９】
図９は本発明の実施の形態に従う３相ＢＬＤＣモータ駆動回路の出力信号波形図である。
図９において、ＶＳＵはホール信号ＨＳと一番目の階段電圧Ｕ-Stairとの差異電圧、ＶＳＶはホール信号ＨＳと二番目の階段電圧Ｖ-Stairとの差異電圧、ＶＳＷはホール信号ＨＳと三番目の階段電圧Ｗ-Stairとの差異電圧である。かかる差異電圧ＶＳＵ，ＶＳＶ，ＶＳＷの波形は、互いに１８０°の位相差を有する二つのメインマグネットホール信号の差異電圧ＶＨＵ，ＶＨＶ，ＶＨＷの波形と同一の形態ではない。しかしながら、ホール信号と各階段電圧との差異電圧がホールバイアス電圧を基準に１００ｍＶ以下になる区間１、すなわちエミッタカップルペア３１、３２、３３の出力電流Ｉｃ１〜Ｉｃ６が線形的に増加するか減少して固定子コイル１００の各相に流れる電流ＩＵ，ＩＶ，ＩＷの大きさと方向が転換される区間が、従来と同様に階段電圧の１周期の間に６回存在する。そして、この区間１において固定子コイルの各相に流れる電流ＩＵ，ＩＶ，ＩＷの大きさが線形的に増加するか減少して電流方向が転換されるため、ソフトスイッチングの効果を得ることができることになる。従って、一つのサブマグネットホール信号と、これを用いて生成する三つの階段電圧を用いても、三つのメインマグネットホール信号を用いる従来のモータ駆動回路と同一の動作特性を得ることができる。
【００４０】
次に、定速運転するＢＬＤＣモータを用いてデータを読み取ったり書き込む場合に必要なモータのインデックス信号を検出する回路について説明する。
図１０は本発明の実施の形態に従うサブマグネットの着磁状態とこのサブマグネットから検出されたホール信号の波形を示す図であり、図１１は本発明の実施の形態に従うモータインデックス信号検出回路のブロック図である。
図１０において、１はメインマグネット、２はサブマグネットであるが、モータのインデックス信号を検出するため、サブマグネット２には一つのＮ極の一部分に１回の逆着磁過程を行い極性の強さが弱化された部分２−１が付加されている。従って、ホールセンサを通じて検出されるサブマグネット２のホール信号ＨＳは極性の強さが弱化された部分２−１において１回の屈曲を有するサイン関数形態になる。
【００４１】
図１１に示すモータインデックス信号検出回路はかかる形態のホール信号を用いてインデックス信号を生成する。
【００４２】
この回路において、絶対値回路４０はホールセンサ３５から実際に出力される正のホール信号ＨＳ＋と負のホール信号ＨＳ−を受けてホール信号ＨＳの絶対値信号Ｖａｂｓを出力し、極点検出回路５０は絶対値信号Ｖａｂｓが極大値を有する地点を検出してこの地点においてハイレベルの電圧を出力する。前記のような機能を行なう絶対値回路と極点検出回路を具現する一例とその動作の具体的な内容が韓国特許出願第９６−５５８０２号の“１ホール信号を用いた３相ＢＬＤＣモータのインデックス検出回路”に開示されている。
【００４３】
かかる過程を経ると、図１３に示すように、１回の屈曲を有する区間のホール信号半周期の間には二つのクロック（▲１▼、▲２▼）が、そして残りの区間の半周期の間にはそれぞれ一つのクロック▲１▼のみが生成され、このクロック信号Ｖｐにおいて▲１▼はモータの整流のためのクロック信号として用いられ、▲２▼はインデックス信号を生成するためのクロック信号として用いられる。従って、図１１のインデックス生成回路６０は極点検出回路５０から出力されるクロック信号Ｖｐを用いてインデックス信号Ｖｉｎｄｅｘを生成する。
【００４４】
図１２に示すように、インデックス生成回路６０は、ハイレベルの電圧ＶＤＤがデータ端子Ｄに入力され、ホール信号ＨＳの半周期毎に発生されるパルス信号（リセット信号）ｒｅｓｅｔがリセット端子Ｒに入力され、クロック信号Ｖｐがクロック端子ＣＫに入力される第１Ｄフリップフロップ６１と、この第１Ｄフリップフロップ６１の出力信号がデータ端子Ｄに入力され、第１Ｄフリップフロップ６１とクロック端子、リセット端子が共通に接続された第２Ｄフリップフロップ６２と、この第２Ｄフリップフロップ６２の出力信号とクロック信号Ｖｐを論理積するためのＡＮＤゲート６３とを含んでいる。そして、ホール信号ＨＳの半周期毎に発生されるパルス信号ｒｅｓｅｔは一般的にホール信号ＨＳがホールバイアス電圧と同様になる地点において発生する。
【００４５】
このように、直列に接続された二つのＤフリップフロップ６１、６２のリセット端子Ｒに、ホール信号ＨＳの半周期毎に発生されるパルス信号ｒｅｓｅｔが共通に印加されるため、極点検出回路５０からホール信号ＨＳの半周期の間に一つのクロックのみが生成される場合には、第１Ｄフリップフロップ６１に印加されるハイレベルのデータ電圧ＶＤＤが第２Ｄフリップフロップ６２に伝達されて出力されないで初期化されてしまう。しかしながら、ホール信号ＨＳの半周期の間に二つのクロックが生成される場合には、二つのフリップフロップ６１、６２がパルス信号ｒｅｓｅｔにより初期化される前に最初のデータ電圧ＶＤＤが第２Ｄフリップフロップ６２に伝達されて出力され得るので、インデックス信号Ｖｉｎｄｅｘを生成することができることになる。
【００４６】
次に、図１は本発明の実施の形態に従うインデックス信号検出機能を備えた３相ＢＬＤＣモータ駆動回路のブロック図である。
この図１に示すように、メインマグネットと、特定の極の一部分に１回の逆着磁過程を行い極性の強さが弱化された部分が付加されたサブマグネットの磁極数の比が１：３の比率で着磁された回転子構造を有するモータにおいてインデックス信号検出機能を備えた３相ＢＬＤＣモータ駆動回路は、
ホールセンサ３５から検出されたサブマグネットホール信号ＨＳ＋，ＨＳ−の絶対値を生成するための絶対値回路４０と、この絶対値回路４０の出力信号Ｖａｂｓが１周期内において極大値を有する地点を検出するための極点検出回路５０と、この極点検出回路５０の出力信号Ｖｐを用いてインデックス信号Ｖｉｎｄｅｘを生成するためのインデックス生成回路６０と、極点検出回路５０の出力信号Ｖｐが入力されてホール信号ＨＳのピークポイント毎に一つのクロック信号を発生するためのクロック発生器６５と、このクロック発生器６５の出力信号ＨＣＬＫを用いてサブマグネットホール信号の周期より３倍長い周期を有し、互いに１２０°の位相差を有する三つの３状態階段電圧Ｕ-Stair，Ｖ-Stair，Ｗ-Stairを発生するための階段電圧発生回路２０と、発生された各階段電圧Ｕ-Stair，Ｖ-Stair，Ｗ-Stairとホール信号ＨＳの差異電圧により固定子コイル１００の各相Ｕ，Ｖ，Ｗに流れる電流の方向を制御するための整流回路３０とを含んでなる。
【００４７】
前記各ブロックの動作は前述した通りであり、ただしクロック発生器６５は極点検出回路５０を通じてホール信号ＨＳの半周期の間に二つのクロックが発生すると、二つのクロックを一つのクロックに併合することにより、ホール信号ＨＳのピークポイント毎に一つのクロック信号のみを生成することができる。
【００４８】
【発明の効果】
以上のように、本発明の３相ＢＬＤＣモータの駆動回路およびインデックス信号検出回路は、三つのホールセンサを用いる代わりに一つのホールセンサのみを用いてソフトスイッチングが可能であるようにすることにより、回路の大きさと費用を大きく節減することができ、しかも簡単な回路でモータのインデックス信号を生成することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に従うインデックス信号検出機能を備えた３相ＢＬＤＣモータ駆動回路のブロック図。
【図２】本発明の実施の形態に従う３相ＢＬＤＣモータの駆動回路のブロック図。
【図３】図２に示す階段電圧発生回路のブロック図。
【図４】図３に示すスイッチング信号発生部の詳細回路図。
【図５】図３に示す第１スイッチング回路の詳細回路図。
【図６】図５に示す第１スイッチング回路の等価回路および動作真理表を示す図。
【図７】図２に示す階段電圧発生回路の出力信号波形図。
【図８】図２に示す整流回路の詳細回路図。
【図９】本発明の実施の形態に従う３相ＢＬＤＣモータの駆動回路の出力信号波形図。
【図１０】本発明の実施の形態に従うサブマグネットの着磁状態と、このサブマグネットから検出されたホール信号の波形を示す図。
【図１１】本発明の実施の形態に従うモータインデックス信号検出回路のブロック図。
【図１２】図１１に示すインデックス生成回路の詳細回路図。
【図１３】本発明の実施の形態に従うモータインデックス信号検出回路の出力信号波形図。
【図１４】従来の３相ＢＬＤＣモータの回転子に着磁されたメインマグネットとサブマグネットの配列形態と、モータの回転の際各マグネットから検出されるホール信号の波形を示す図。
【図１５】互いに１２０°の位相差を有する三つのメインマグネットホール信号を用いた従来の３相ＢＬＤＣモータの駆動回路図。
【図１６】前記メインマグネットホール信号の正（＋）信号と負（−）信号との差異電圧を示す波形図。
【符号の説明】
２  サブマグネット
２−１  極性の強さが弱化された部分
５  ホールセンサ
１０  極点検出回路
２０  階段電圧発生回路
２１  スイッチング信号発生部
２２、２３、２４  第１ないし第３スイッチング回路
３０  整流回路
３１、３２、３３  エミッタカップルペア
３４  インバータ部
３５  ホールセンサ
４０  絶対値回路
５０  極点検出回路
６０  インデックス生成回路
６１、６２  第１、第２Ｄフリップフロップ
６３  ＡＮＤゲート
６５  クロック発生器
１００  固定子コイル
２１１、２１２、２１３  第１ないし第３Ｄフリップフロップ
ＩＮＶ１〜ＩＮＶ４  第１ないし第４ＮＯＴゲート
ＮＤ１〜ＮＤ８  第１ないし第８ＮＡＮＤゲート
Ｒ１、Ｒ２  抵抗
Ｉ１、Ｉ２  電流源
Ｓ１  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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