(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成され、高電位及び低電位の一対の直流電源線から給電される入力回路及び出力回路を備えた入出力回路において、
前記高電位直流電源線に重畳される交流電圧成分を吸収するように前記一対の直流電源線間に高電位側電源安定回路を設け、
この高電位側電源安定回路を、
高電位側電荷吸収要素と、
この高電位側電荷吸収要素に対し、前記高電位直流電源線の電圧変化に応じて電荷吸収動作を行わせる高電位側電荷吸収回路とから構成したことを特徴とする入出力回路。
【請求項２】
高電位側電源安定回路は、
高電位側電荷吸収要素として設けられるコンデンサと、
高電位側電荷吸収回路として設けられ、前記コンデンサに対して充電経路を形成する第１のスイッチ回路及び放電経路を形成する第２のスイッチ回路及び高電位直流電源線の電圧変化に応じて前記第１及び第２のスイッチ回路のスイッチ動作を制御するスイッチ制御回路とから構成されることを特徴とする請求項１記載の入出力回路。
【請求項３】
高電位側電源安定回路は、
高電位側電荷吸収要素として設けられるコンデンサと、
高電位側電荷吸収回路として設けられ、前記コンデンサに対して充電動作を行わせる充電回路及び放電動作を行わせる放電回路とから構成されることを特徴とする請求項１記載の入出力回路。
【請求項４】
入力回路及び出力回路には夫々保護回路部が形成され、
高電位側電荷吸収回路は前記保護回路部が形成される領域の一部に形成され、コンデンサは半導体基板上に配設されたボンディングパッドの下層に形成されていることを特徴とする請求項２又は３記載の入出力回路。
【請求項５】
低電位直流電源線に重畳される交流電圧成分を吸収するように前記低電位直流電源線に接続された低電位側電源安定回路を設け、
前記低電位側電源安定回路を、
低電位側電荷吸収要素と、
この低電位側電荷吸収要素に対し、前記低電位直流電源線の電圧変化に応じて電荷吸収動作を行わせる低電位側電荷吸収回路とから構成したことを特徴とする請求項１記載の入出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板上に形成され高電位及び低電位の一対の直流電源線から給電される入力回路及び出力回路を備えた入出力回路に関する。
【０００２】
【従来の技術】
例えば汎用のＡＳＩＣ（Application Specific Integrated Circuit ：特定用途向ＩＣ）セルの上に構成された従来の入出力回路について図１２乃至図１４を参照して説明する。入出力回路の電気的構成を示した図１２において、入出力回路１は、大電流出力バッファ回路２、入力バッファ回路３、出力保護回路４、及び入力保護回路５から構成されている。
【０００３】
大電流出力バッファ回路２は、ＰＭＯＳトランジスタＱＰ１とＮＭＯＳトランジスタＱＮ１とを相補接続した回路形態として構成され、例えば５［Ｖ］の直流電圧が与えられた電源線６とグランド電位が与えられた電源線７との間に接続されている。即ち、トランジスタＱＰ１のソース及びトランジスタＱＮ１のソースが夫々電源線６及び電源線７に接続されるとともに、トランジスタＱＰ１とＱＮ１のドレイン同士及びゲート同士が接続された形態として構成されている。ここで、共通に接続されたトランジスタＱＰ１及びＱＮ１のドレインは、当該大電流出力バッファ回路２の出力端子として出力線８に接続されており、共通に接続されたゲートは入力端子Ａ１に接続されている。
【０００４】
入力バッファ回路３は、ＰＭＯＳトランジスタＱＰ２とＮＭＯＳトランジスタＱＮ２とを相補接続した回路形態として構成され、例えば５［Ｖ］の直流電圧が与えられた電源線９とグランド電位が与えられた電源線１０との間に接続されている。ここで、共通に接続されたトランジスタＱＰ２とＱＮ２のゲートは、当該入力バッファ回路３の入力端子として入力線１１に接続されており、共通に接続されたトランジスタＱＰ２とＱＮ２のドレインは、出力端子Ａ２に接続されている。
【０００５】
出力保護回路４は、出力線８に正規の電圧範囲（例えば０［Ｖ］〜５［Ｖ］）を外れた電圧が印加されたときに、大電流出力バッファ回路２の各トランジスタＱＰ１、ＱＮ１に過電圧が印加されないように保護する回路である。この出力保護回路４は、電源線６と出力線８との間にソース−ドレイン間が接続されたＰＭＯＳトランジスタＱＰ３と、出力線８と電源線７との間にドレイン−ソース間が接続されたＮＭＯＳトランジスタＱＮ３とから構成されている。ここで、トランジスタＱＰ３、ＱＮ３の各ゲートは夫々のソースに接続されている。
【０００６】
また、入力保護回路５は、入力線１１に正規の電圧範囲を外れた電圧が印加されたときに、入力バッファ回路３の各トランジスタＱＰ２、ＱＮ２に過電圧が印加されないように保護する回路である。この入力保護回路５は、電源線６と入力線１１との間にソース−ドレイン間が接続されたＰＭＯＳトランジスタＱＰ４と、入力線１１と電源線７との間にドレイン−ソース間が接続されたＮＭＯＳトランジスタＱＮ４とから構成されている。ここで、トランジスタＱＰ４、ＱＮ４の各ゲートは夫々のソースに接続されている。
【０００７】
なお、上述した各トランジスタＱＰ１〜ＱＰ４及びＱＮ１〜ＱＮ４は、各ドレイン−ソース間に夫々寄生容量ＣfQP1〜ＣfQP4及びＣfQN1〜ＣfQN4（ＣfQP2とＣfQN2は図示せず）が等価的に接続されたモデルとして示すことができる。
【０００８】
上記大電流出力バッファ回路２、出力保護回路４、及び入力保護回路５に共通の電源線６及び７は、夫々、当該ＡＳＩＣの外部に設けられた直流電源（図示せず）から電源供給を受けるためのボンディングパッド１２及び１３に接続されている。同様に、入力バッファ回路３に対する電源線９及び１０は、夫々、上記電源線６及び７とは独立した配線経路を形成して前記ボンディングパッド１２及び１３に接続されている。また、出力線８及び入力線１１は、夫々ボンディングパッド１４及び１５に接続されている。
【０００９】
大電流出力バッファ回路２、入力バッファ回路３、出力保護回路４、及び入力保護回路５は当該ＡＳＩＣ内において比較的近距離に配置されている。これらの配置位置からボンディングパッド１２〜１５に至る配線部分には、取り扱う信号の周波数に応じた寄生インピーダンスが存在しており、これらを等価的な回路定数としてインピーダンスＺa 〜Ｚf として図中に示している。各インピーダンスＺa 〜Ｚf は、抵抗成分Ｒa 〜Ｒf 及びインダクタンスＬa 〜Ｌf を組み合わせた回路として示されている。
【００１０】
図１３は、ＡＳＩＣチップ上における上記入出力回路１のレイアウトのうちの入力保護回路５の部分を示している。ＡＳＩＣチップは、例えば、ＣＭＯＳゲートアレイにより構成されている。この図１３において、チップ外周部に配置されるボンディングパッド１５に対して、内側からＰチャネルトランジスタ形成領域１６及びＮチャネルトランジスタ形成領域１７が帯状に配置形成されている。各形成領域１６、１７には、所定寸法のセルトランジスタが複数個形成されており、これら複数のセルトランジスタはその上層に配設された電源線を共有する１つの回路ブロックを構成している。
【００１１】
具体的に、各トランジスタＱＰ４、ＱＮ４は夫々１０個のセルトランジスタが並列に接続されて構成されている。これら各トランジスタＱＰ４、ＱＮ４のドレインは、入力線１１としての配線１１ａを介してボンディングパッド１５に接続されており、トランジスタＱＰ４及びＱＮ４の上層には、夫々、電源線６としての配線６ａ及び電源線７としての配線７ａが配設されている。
【００１２】
【発明が解決しようとする課題】
しかしながら、上述した入出力回路１においては、大電流出力バッファ回路２の出力電流が大きくなると以下に述べるような不具合が発生することがあった。即ち、ボンディングパッド１４に大きな負荷（図示せず）を接続した状態で、大電流出力バッファ回路２の入力端子Ａ１に、Ｈレベル（５［Ｖ］）からＬレベル（０［Ｖ］）及びＬレベルからＨレベルに変化する入力信号Ｓ１が与えられると、入出力回路１の各部の電圧は図１４に示すように振動を伴って変化する。この図１４及び以下の説明において、各部の電圧は、各回路２〜５が配置されている近傍点における電圧を意味している。
【００１３】
大電流出力バッファ回路２への入力信号Ｓ１のレベルが変化する時刻ｔ10及びｔ20において、出力線８の電圧は大電流出力バッファ回路２の有する伝搬遅延時間だけ遅れて変化するとともに、その電圧には減衰振動特性を持つオーバーシュート及びアンダーシュート（リンギング）が発生する。このリンギングは、寄生インピーダンスＺb 、Ｚe 、及び寄生容量ＣfQP1、ＣfQN1、ＣfQP3、ＣfQN3が原因となって発生するものである。
【００１４】
この出力線８に発生したリンギングは、寄生容量ＣfQP1とＣfQP3とを通して電源線６に伝搬されるとともに、寄生容量ＣfQN1とＣfQN3とを通して電源線７に伝搬される。さらに、電源線６及び７に伝搬されたリンギング（交流電圧成分）は、入力保護回路５のトランジスタＱＰ４、ＱＮ４の寄生容量ＣfQP4、ＣfQN4を通して入力線１１に伝搬される。その結果、入力線１１の電圧が変動し、その入力線１１の電圧が入力バッファ回路３のしきい値を越えると、入力バッファ回路３の出力信号Ｓ２が反転し誤動作を引き起こす。
【００１５】
こうした誤動作を防止するためには、チップ上のレイアウトとして、大電流出力バッファ回路２を構成するトランジスタＱＰ１、ＱＮ１を、入力バッファ回路３を構成するトランジスタＱＰ２、ＱＮ２及び入力保護回路５を構成するトランジスタＱＰ４、ＱＮ４と異なる回路ブロックに構成すれば良い。しかしながら、こうした構成はチップ面積の増大を伴い、さらに従来の入出力回路１における各トランジスタの配置及び配線に対し大幅な変更を強いられるため、設計コスト及び製品コストの上昇を招く結果となる。
【００１６】
本発明は上記事情に鑑みてなされたもので、その目的とするところは、半導体基板上において入出力回路の占有面積を増やすことなく且つその配置設計を大きく変更することなく、出力回路の駆動等により生ずる電源線等への交流電圧成分の重畳に起因した入力回路の誤動作を防止することのできる入出力回路を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するため、本発明の入出力回路は、半導体基板上に形成され、高電位及び低電位の一対の直流電源線から給電される入力回路及び出力回路を備えた入出力回路において、
前記高電位直流電源線に重畳される交流電圧成分を吸収するように前記一対の直流電源線間に高電位側電源安定回路を設け、
この高電位側電源安定回路を、
高電位側電荷吸収要素と、
この高電位側電荷吸収要素に対し、前記高電位直流電源線の電圧変化に応じて電荷吸収動作を行わせる高電位側電荷吸収回路とから構成したことに特徴を有する（請求項１）。
【００１８】
この構成によれば、高電位直流電源線にリンギング等の交流電圧成分が重畳すると、その交流電圧成分による高電位直流電源線の電圧変化に応じて、高電位側電荷吸収回路が高電位側電荷吸収要素に高電位直流電源線に対する電荷吸収動作を行わせるので、高電位直流電源線に重畳した交流電圧成分が抑制される。
【００１９】
この場合、高電位側電源安定回路を、
高電位側電荷吸収要素として設けられるコンデンサと、
高電位側電荷吸収回路として設けられ、前記コンデンサに対して充電経路を形成する第１のスイッチ回路及び放電経路を形成する第２のスイッチ回路及び高電位直流電源線の電圧変化に応じて前記第１及び第２のスイッチ回路のスイッチ動作を制御するスイッチ制御回路とから構成すると良い（請求項２）。
【００２０】
この構成によれば、高電位直流電源線の電圧変化に応じて、スイッチ制御回路が第１及び第２のスイッチ回路のスイッチ動作を制御する。そして、スイッチ制御回路が第１のスイッチ回路をオンすると、コンデンサへの充電経路が形成されてコンデンサの電荷吸収作用により高電位直流電源線に重畳した交流電圧成分が減衰し、スイッチ制御回路が第２のスイッチ回路をオンすると、コンデンサの放電経路が形成されてコンデンサは次の電荷吸収動作に備えて電荷の放出を行う。その結果、コンデンサは電荷のない初期状態から電荷吸収動作を行うので、高電位側電源安定回路は効果的にリンギング等の交流電圧成分を抑制することが可能となる。
【００２１】
また、高電位側電源安定回路を、
高電位側電荷吸収要素として設けられるコンデンサと、
高電位側電荷吸収回路として設けられ、前記コンデンサに対して充電動作を行わせる充電回路及び放電動作を行わせる放電回路とから構成しても、上述と同様にしてコンデンサは電荷のない初期状態から電荷吸収動作を行うことができ、効果的に高電位直流電源線に重畳した交流電圧成分を抑制することが可能となる（請求項３）。
【００２２】
以上の場合において、入力回路及び出力回路には夫々保護回路部が形成され、高電位側電荷吸収回路を前記保護回路部が形成される領域の一部に形成するとともに、コンデンサを半導体基板上に配設されたボンディングパッドの下層に形成することが好ましい（請求項４）。
この構成によれば、チップ面積を増やすことなく且つ従来の回路レイアウトをほとんど変更することなく、コンデンサおよび高電位側電荷吸収回路を形成することができる。
【００２３】
さらに、低電位直流電源線に重畳される交流電圧成分を吸収するように前記低電位直流電源線に接続された低電位側電源安定回路を設け、
前記低電位側電源安定回路を、
低電位側電荷吸収要素と、
この低電位側電荷吸収要素に対し、前記低電位直流電源線の電圧変化に応じて電荷吸収動作を行わせる低電位側電荷吸収回路とから構成することが好ましい（請求項４）。
この構成によれば、低電位側電荷吸収回路が低電位側電荷吸収要素に低電位直流電源線に対する電荷吸収動作を行わせるので、低電位直流電源線の直流電圧成分に重畳したリンギング等の交流電圧成分も抑制することができる。
【００２４】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態（請求項１、３、４に対応）について、図１乃至図４を参照して説明する。なお、図１及び図２において図１２と同一構成部分には同一符号を付して示すとともに、図３において図１３と同一構成部分には同一符号を付して示し、以下夫々異なる構成部分について説明する。
【００２５】
図１は、入出力回路１８の電気的構成をブロック図として概略的に示したものである。この図１において、大電流出力バッファ回路２、出力保護回路４（共に本発明でいう出力回路に相当）、及び入力保護回路５（本発明でいう入力回路に相当）に共通となる電源線６（本発明でいう高電位直流電源線に相当）と電源線７（本発明でいう低電位直流電源線に相当）との間には、電源安定回路１９（本発明でいう高電位側電源安定回路に相当）が接続されている。この電源安定回路１９は、高電位側電荷吸収要素としてのコンデンサ２０と、当該コンデンサ２０に対する電荷の充電動作及び放電動作を行う充放電回路２１（本発明でいう高電位側電荷吸収回路に相当）とから構成されている。
【００２６】
図２は、図１に示した入出力回路１８の具体的な電気的構成を示している。この図２において、電源線６と７との間には、ＰチャネルＭＯＳトランジスタＱＰ５のソース−ドレイン間とコンデンサ２０とが直列に接続されており、コンデンサ２０の両端子間にはＮチャネルＭＯＳトランジスタＱＮ５のドレイン−ソース間が電源線７側をソースとして接続されている。
【００２７】
電源線６とトランジスタＱＰ５のゲートとの間には、ＰチャネルＭＯＳトランジスタＱＰ６のソース−ドレイン間が接続され、そのトランジスタＱＰ６のゲートは電源線７に接続されている。また、トランジスタＱＮ５のドレイン−ゲート間には、ＮチャネルＭＯＳトランジスタＱＮ６のドレイン−ソース間が接続され、そのトランジスタＱＮ６のゲートは電源線６に接続されている。ここで、トランジスタＱＰ５とＱＰ６は上記充放電回路２１における充電回路２２を構成するものであり、トランジスタＱＮ５とＱＮ６は上記充放電回路２１における放電回路２３を構成するものである。
【００２８】
図３は、ＡＳＩＣチップ上における上記入出力回路１８のレイアウトのうちの入力保護回路５の部分を示している。ボンディングパッド１５の下層部には、コンデンサ２０が配置形成されている。このコンデンサ２０は、半導体基板内に形成された拡散層と、この拡散層と絶縁膜を介して対向するように形成されたポリシリコン膜とを対向電極として形成されたもので、ボンディングパッドの両側から夫々に電気的な接続がなされている。図１３において入力保護回路５のトランジスタＱＰ４とＱＮ４が形成されていた領域の一部には、上記充電回路２２を構成するトランジスタＱＰ５、ＱＰ６と放電回路２３を構成するトランジスタＱＮ５、ＱＮ６とが形成されており、従来の入出力回路１に比べチップ面積を増やすことなく且つ僅かなレイアウト変更により電源安定回路１９を設けることが可能となっている。
【００２９】
次に、本実施形態の作用について図４も参照して説明する。
大電流出力バッファ回路２の出力電流が小さい場合には、後述するリンギングは発生せず（或いは発生しても小さく）、それにより入力バッファ回路３が誤動作を引き起こすことはない。しかし、ボンディングパッド１４に大電流が流れる負荷（図示せず）を接続した状態で、大電流出力バッファ回路２の入力端子Ａ１に、Ｈレベル（５［Ｖ］）からＬレベル（０［Ｖ］）に変化する入力信号Ｓ１が与えられると、入出力回路１８の各部の電圧は図４に示すように振動を伴って変化する。なお、ここで言う「電圧」とは、ボンディングパッド１３の電位を基準とした電位差であり、また、図４及び以下の説明における各部の電圧は、大電流出力バッファ回路２、入力バッファ回路３、出力保護回路４、及び入力保護回路５が配置されている近傍点における電圧を言うものとする。
【００３０】
出力線８の電圧は、大電流出力バッファ回路２の有する伝搬遅延時間だけ遅れてＬレベルからＨレベルに変化するとともに（時刻ｔ10）、それに重畳して減衰振動特性を持つオーバーシュート及びアンダーシュート（リンギング）が発生する。前述したように、このリンギングは、電源線６に介在する寄生インピーダンスＺb 、電源線７に介在する寄生インピーダンスＺe 、寄生容量ＣfQP1、ＣfQP3、ＣfQN1、ＣfQN3等に起因して発生するもので、一般には大電流出力バッファ回路２の出力電流が大きい程その振幅が大きくなる傾向を有する。
【００３１】
この出力線８に発生したリンギングは、寄生容量ＣfQP1とＣfQP3を通して電源線６に伝搬されるとともに、寄生容量ＣfQN1とＣfQN3を通して電源線７に伝搬される。この場合、電源線６の電圧には、出力線８の電圧が０［Ｖ］から５［Ｖ］に達した時点（時刻ｔ11）から出力線８のリンギングと略同位相で振動する交流電圧成分が重畳する。また、電源線７の電圧には、出力線８の電圧が０［Ｖ］から５［Ｖ］に達する時点（時刻ｔ11）まで上昇しその後出力線８のリンギングと略逆位相で振動する交流電圧成分が重畳する。
【００３２】
さて、時刻ｔ11において電源線６の電圧がリンギングにより急激に上昇すると、トランジスタＱＰ５のソース電位はそれと一致して上昇する。これに対して、トランジスタＱＰ５のゲートは、抵抗として機能しているトランジスタＱＰ６のソース−ドレイン間を介して電源線６に接続されているので、ゲート容量が存在する分だけ電位変動が遅延され、トランジスタＱＰ５のゲート電位は電源線６の電圧上昇よりも遅れて上昇する。その結果、トランジスタＱＰ５のゲート−ソース間には正の電圧が印加され、時刻ｔ11からそのゲート−ソース間電圧がしきい値以下となる時刻ｔ12までの間は、トランジスタＱＰ５がオンする。
【００３３】
トランジスタＱＰ５がオンすると、電源線６においてリンギングのオーバーシュートを引き起こす電荷と電源線７においてリンギングのアンダーシュートを引き起こす電荷とがトランジスタＱＰ５を通してコンデンサ２０に吸収される（本発明でいう充電動作に相当）ので、電源線６及び７のリンギングの振幅が小さくなりその減衰に要する時間が短くなる。この電荷吸収動作（充電動作）は、後述するようにコンデンサ２０に電荷が蓄積されていない状態において行われるので、例えば電源線６と７との間に単にコンデンサ２０を接続しただけの回路と比べ、コンデンサ２０の電荷吸収作用が大きく、より効果的にリンギングを抑制することができる。なお、図４においては、従来構成である入出力回路１の電源線６に現れるリンギング波形を破線により示している。
【００３４】
トランジスタＱＰ５を通してコンデンサ２０に電荷が蓄積されると、それとともにコンデンサ２０の端子間電圧即ちトランジスタＱＮ５のドレイン電位が急激に上昇する。この時、グランド電位付近にあるトランジスタＱＮ５のゲートは、抵抗として機能しているトランジスタＱＮ６のドレイン−ソース間を介して自らのドレインに接続されているので、ゲート容量が存在する分だけ電位変動が遅延され、トランジスタＱＮ５のゲート電位はそのドレイン電位の上昇よりも遅れて上昇する。その結果、トランジスタＱＮ５のゲート−ソース間には上記遅れ時間が経過した後に正の電圧が印加され、トランジスタＱＮ５がオンする。このトランジスタＱＮ５がオンするタイミングとしては、電源線６と７との短絡を防止するため、トランジスタＱＰ５がオフする時刻ｔ12以降となるように各定数が調整されている。図４においては、時刻ｔ12にトランジスタＱＮ５がオンしている。トランジスタＱＮ５がオンすると、コンデンサ２０が吸収した電荷が放電され、コンデンサ２０は電荷の蓄積がない初期状態に戻される。放電が略終了すると、トランジスタＱＮ５はゲートのバイアスがなくなるので自動的にオフする。
【００３５】
一方、電源線６及び７のリンギングは、入力保護回路５のトランジスタＱＰ４、ＱＮ４の各寄生容量ＣfQP4、ＣfQN4を通して入力線１１に伝搬される。この場合、入力線１１がＨレベルにあるときは電源線６のリンギングが略同じ波形を保持して入力線１１に伝搬され、入力線１１がＬレベルにあるときは電源線７のリンギングが略同じ波形を保持して入力線１１に伝搬される。しかし、電源線６及び７のリンギング（交流電圧成分）はコンデンサ２０の電荷吸収作用によって抑制されるので、入力線１１に伝搬されるリンギングも小さくなる。その結果、入力線１１の電圧が入力バッファ回路３（本発明でいう入力回路に相当）のしきい値を越えて変化することがなくなり、入力バッファ回路３の出力信号Ｓ２が反転することによる誤動作が防止される。
【００３６】
以上述べたように本実施形態によれば、入力回路と出力回路とが共用する電源線６（配線６ａ）と電源線７（配線７ａ）との間に、コンデンサ２０と当該コンデンサ２０の充電回路２２及び放電回路２３とから構成される電源安定回路１９を設けた点に特徴を有する。この電源安定回路１９は、大電流出力バッファ回路２のレベル反転動作に起因して電源線６及び７に現れるリンギング（交流電圧成分）を、コンデンサ２０の電荷吸収動作により抑制することができる。また、本電源安定回路１９は、ボンディングパッド１２、１３を通して外部から侵入するノイズに対してもノイズ抑制効果を有する。これにより、電源線６及び７から寄生容量ＣfQP4、ＣfQN4を通して入力線１１に伝搬されるリンギング（ノイズ）が小さくなり、入力バッファ回路３或いは電源線６及び７に接続された他の回路の誤動作を防止することができる。
【００３７】
この場合、コンデンサ２０に吸収された電荷は、その電荷吸収動作の後放電回路２３を通して放電されるので、上記リンギングの吸収はコンデンサ２０に電荷が蓄積されていない初期状態から開始されることになる。従って、コンデンサ２０の電荷吸収作用が大きく、上記リンギング（ノイズ）はより効果的に抑制される。
【００３８】
また、入出力回路１８のレイアウトにおいて、コンデンサ２０はボンディングパッド１５の下層部を利用して形成されているので、チップ面積を増やすことなく大容量の静電容量を得ることができ、それによりコンデンサ２０の電荷吸収作用が一層大きくなる。さらに、電源安定回路１９は従来の入出力回路１においてトランジスタＱＰ４、ＱＮ４が形成されていた領域の一部に形成されるので、入出力回路１８は従来の入出力回路１に比べチップ面積を増やす必要がなく、またレイアウトを変更する必要もほとんどないので設計上の制約を大きくすることもない。従って、設計コストや製品コストの上昇を抑えることができる。
【００３９】
（第２の実施形態）
次に、本発明の第２の実施形態（請求項１、３、４に対応）について、図５を参照して第１の実施形態と異なる部分について説明する。
入出力回路２４の電気的構成を示す図５において、電源線６と７との間には、電源安定回路２５（本発明でいう高電位側電源安定回路に相当）が接続されている。この電源安定回路２５は、電源線６とトランジスタＱＰ５のゲートとの間に図２におけるトランジスタＱＰ６に代えて抵抗２６が接続され、トランジスタＱＮ５のドレイン−ゲート間に図２におけるトランジスタＱＮ６に代えて抵抗２７が接続されている。これら抵抗２６及び２７は、チップ上に拡散抵抗や薄膜抵抗として形成されるものである。この場合、トランジスタＱＰ５と抵抗２６とにより充電回路２８が構成され、トランジスタＱＮ５と抵抗２７とにより放電回路２９が構成されている。
上記構成を有する入出力回路２４によっても、第１の実施形態と略同様の作用及び効果を得ることができる。
【００４０】
（第３の実施形態）
次に、本発明の第３の実施形態（請求項１、２に対応）について、図６を参照して第１の実施形態と異なる部分について説明する。
図６は、入出力回路３０の電気的構成をブロック図として概略的に示したものである。この図６において、電源線６と７との間には電源安定回路３１（本発明でいう高電位側電源安定回路に相当）が接続されている。この電源安定回路３１は、コンデンサ２０、電源線６とコンデンサ２０との間に接続され電荷の充電経路を構成するスイッチ回路３２、コンデンサ２０の両端子間に接続され電荷の放電経路を構成するスイッチ回路３３、及びこれらスイッチ回路３２、３３を制御するスイッチ制御回路３４から構成されている。スイッチ回路３２、３３としては例えばＭＯＳトランジスタが用いられる。
【００４１】
スイッチ制御回路３４は、タイミング生成用のコンデンサ（ゲート容量を含む）と抵抗（ＭＯＳトランジスタを負荷素子として用いる場合を含む）とから構成される時定数回路に限られず、例えば、電源線６の電圧を入力制御信号とするディジタル論理回路又はアナログ演算回路（一例としてレベル検出回路、比較回路、タイミング調整回路、スイッチ駆動回路等を含む回路）として構成することができる。
【００４２】
上記構成を有する電源安定回路３１によれば、スイッチ制御回路３４が電源線６の電圧を制御信号として入力することによりその電圧を常時監視している。そして、大電流出力バッファ回路２のレベル反転動作等により電源線６にリンギングが重畳すると、スイッチ制御回路３４は、そのリンギングを最も効果的に抑制可能となるタイミング、例えば電源線６の電圧が所定の電圧（５［Ｖ］）を越えてオーバーシュートしている間スイッチ回路３２をオンに制御し、コンデンサ２０にオーバーシュートの原因となる電荷を吸収させる。さらに、スイッチ制御回路３４は、スイッチ回路３２がオフしている期間において、適当なタイミングでスイッチ回路３３をオンに制御し、コンデンサ２０の電荷を放電させる。
【００４３】
以上述べたように本実施形態によれば、スイッチ制御回路３４が、制御信号として入力した電源線６の電圧に基づいて、スイッチ回路３２及び３３を駆動してコンデンサ２０への電荷の充電及び放電を制御するので、電源線６に重畳したリンギングや外部から侵入するノイズ等の交流電圧成分を抑制することができる。その結果、入力保護回路５内の寄生容量等により入力線１１に伝搬されるリンギング等が小さくなり、入力バッファ回路３或いは電源線６、７に接続された他の回路の誤動作を防止することができる。
【００４４】
（第４の実施形態）
次に、本発明の第４の実施形態について、図７乃至図９を参照して説明する。なお、図７及び図８において夫々図２及び図３と同一構成部分には同一符号を付して示し、ここでは異なる構成部分について説明する。
【００４５】
図７は入出力回路３５の電気的構成を示している。この図７において、電源線７には以下のように構成される電源安定回路３６（本発明でいう低電位側電源安定回路に相当）が接続されている。即ち、電源線７には低電位側電荷吸収要素としてのコンデンサ３７の一端子が接続され、そのコンデンサ３７の他端子と電源線７との間には、ＮチャネルＭＯＳトランジスタＱＮ７のドレイン−ソース間とＮチャネルＭＯＳトランジスタＱＮ８のドレイン−ソース間とが直列に接続されている。トランジスタＱＮ７及びＱＮ８のゲートは、夫々電源線７及び電源線６に接続されている。これらトランジスタＱＮ７及びＱＮ８は充電回路３８を構成するものである。
【００４６】
また、上記コンデンサ３７の他端子と電源線７との間には、ＮチャネルＭＯＳトランジスタＱＮ９のドレイン−ソース間が接続されている。このトランジスタＱＮ９のゲート−ソース間にはＮチャネルＭＯＳトランジスタＱＮ１０のドレイン−ソース間が接続され、そのトランジスタＱＮ１０のゲートは電源線６に接続されている。これらトランジスタＱＮ９及びＱＮ１０は放電回路３９を構成するものである。
【００４７】
図８は、ＡＳＩＣチップ上における上記入出力回路３５のレイアウトのうちの入力保護回路５の部分を示している。図１３において入力保護回路５のトランジスタＱＮ４が形成されていた領域の一部には、上記充電回路３８を構成するトランジスタＱＮ７、ＱＮ８と放電回路３９を構成するトランジスタＱＮ９、ＱＮ１０とが形成されており、従来の入出力回路１に比べチップ面積を増やすことなく且つ僅かなレイアウト変更により電源安定回路３６を設けることが可能となっている。
【００４８】
次に、本実施形態の作用について図９も参照して説明する。
図９は、大電流出力バッファ回路２の出力電流が大電流となる場合において、大電流出力バッファ回路２の入力端子Ａ１にＬレベルからＨレベルに変化する入力信号Ｓ１が与えられたときの各部の電圧波形を示している。
【００４９】
出力線８の電圧は、大電流出力バッファ回路２の有する伝搬遅延時間だけ遅れてＨレベルからＬレベルに変化するとともに（時刻ｔ20）、それに重畳してリンギングが発生する。この出力線８に発生したリンギングは、寄生容量ＣfQP1とＣfQP3及びＣfQN1とＣfQN3を通して電源線６及び７に伝搬される。この場合、電源線７の電圧には、出力線８の電圧が５［Ｖ］から０［Ｖ］に達した時点（時刻ｔ21）から出力線８のリンギングと略同位相で振動する交流電圧成分が重畳する。また、電源線６の電圧には、出力線８の電圧が５［Ｖ］から０［Ｖ］に達する時点（時刻ｔ21）まで下降しその後出力線８のリンギングと略逆位相で振動する交流電圧成分が重畳する。
【００５０】
さて、時刻ｔ21において電源線７の電圧がリンギングにより急激に下降すると、トランジスタＱＮ９のソース電位はその電圧と一致して下降する。これに対して、トランジスタＱＮ９のゲートは、抵抗として機能しているトランジスタＱＮ１０のソース−ドレイン間を介して電源線７に接続されているので、ゲート容量が存在する分だけ電位変動が遅延され、そのゲート電位は電源線６の電圧下降よりも遅れて下降する。その結果、トランジスタＱＮ９のゲート−ソース間には正の電圧が印加され、時刻ｔ21からそのゲート−ソース間電圧がしきい値以下となる時刻ｔ22までの間、トランジスタＱＮ９がオンする。トランジスタＱＮ９がオンすると、コンデンサ３７の電荷が放電され、コンデンサ３７は初期状態に戻される。
【００５１】
その後、電源線７の電圧が上昇に転じると、トランジスタＱＮ７のゲート電位はその電圧と一致して急激に上昇する。これに対し、トランジスタＱＮ７のソースと電源線７との間には抵抗として機能しているトランジスタＱＮ８のドレイン−ソース間が介在するので、トランジスタＱＮ７のソース電位は電源線７の電圧上昇よりも遅れて上昇する。その結果、トランジスタＱＮ７のゲート−ソース間には正の電圧が印加され（時刻ｔ23）、そのゲート−ソース間電圧がしきい値以下となる時刻ｔ24までの間トランジスタＱＮ７がオンする。このトランジスタＱＮ７がオンするタイミング（時刻ｔ23）としては、電源線６と７との短絡を防止するため、トランジスタＱＮ９がオフする時刻ｔ22以降となるように各定数が調整されている。
【００５２】
トランジスタＱＮ７がオンすると、電源線７においてリンギングのオーバーシュートを引き起こす電荷がコンデンサ３７に吸収されるので、時刻ｔ23以降のリンギングが緩和される。その結果、寄生容量ＣfQP4、ＣfQN4を通して入力線１１に伝搬されるリンギングも小さくなり、入力バッファ回路３の誤動作が防止される。なお、図９においては、従来構成である入出力回路１の電源線７及び入力線１１に現れるリンギング波形を破線により示している。
【００５３】
以上述べたように本実施形態によれば、電源線７（配線７ａ）に、コンデンサ３７と当該コンデンサ３７の充電回路３８及び放電回路３９とから構成される電源安定回路３６を設けた点に特徴を有する。これにより、電源線７に現れる交流電圧成分であるリンギング（外部から侵入するノイズを含む）をコンデンサ３７の電荷吸収動作により抑制することができ、入力バッファ回路３或いは電源線７に接続された他の回路の誤動作を防止することができる。この場合、リンギングの吸収はコンデンサ３７に電荷が蓄積されていない初期状態から開始されることになるので、リンギングの抑制効果は一層大きいものとなっている。また、第１の実施形態と同様に、チップ面積の増大がなく、レイアウトの大幅な変更も必要ないのでコストの上昇を抑えることができる。
【００５４】
（第５の実施形態）
次に、本発明の第５の実施形態について、図１０を参照して第４の実施形態と異なる部分について説明する。
入出力回路４０の電気的構成を示す図１０において、電源線７には以下のように構成される電源安定回路４０（本発明でいう低電位側電源安定回路に相当）が接続されている。即ち、トランジスタＱＮ７のソースと電源線７との間には図７におけるトランジスタＱＮ８に代えて抵抗４２が接続され、トランジスタＱＮ９のゲート−ソース間には図７におけるトランジスタＱＮ１０に代えて抵抗４３が接続されている。これら抵抗４２、４３は、チップ上に拡散抵抗や薄膜抵抗として形成されるものである。この場合、トランジスタＱＮ７と抵抗４２とにより充電回路４４が構成され、トランジスタＱＮ９と抵抗４３とにより放電回路４５が構成されている。
上記構成を有する入出力回路４０によっても、第４の実施形態と略同様の作用及び効果を得ることができる。
【００５５】
（第６の実施形態）
次に、本発明の第６の実施形態（請求項５に対応）について、図１１を参照して第１又は第４の実施形態と異なる部分について説明する。
入出力回路４６の電気的構成を示す図１１において、電源線６と７との間には図２に示した電源安定回路１９が接続され、電源線７には図７に示した電源安定回路３６が接続されている。この場合、図示しないが、コンデンサ３７はボンディングパッド１４の下層部に形成されている。また、図１３において入力保護回路５のトランジスタＱＰ４とＱＮ４が形成されていた領域の一部に、電源安定回路１９を構成するトランジスタＱＰ５、ＱＰ６、ＱＮ５、ＱＮ６と、電源安定回路３３を構成するトランジスタＱＮ７、ＱＮ８、ＱＮ９、ＱＮ１０とが形成されており、従来の入出力回路１に比べチップ面積の増大やレイアウトの大きな変更の必要がない。
【００５６】
上記構成を有する入出力回路４６によれば、大電流出力バッファ回路２のレベル反転動作等により電源線６に現れるリンギング（ノイズ）に対しては電源安定回路１９が作用し、電源線７に現れるリンギング（ノイズ）に対しては電源安定回路３６が作用する。これにより、第１の実施形態と同様の作用効果及び第４の実施形態と同様の作用効果を併せて得ることができ、入出力回路４６の誤動作がより減少しその信頼性が一層向上する。
【００５７】
（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、以下のような拡張または変更が可能である。
各実施形態のレイアウトにおいて、コンデンサ２０又は３７はボンディングパッド１５と異なるボンディングパッドの下層に設けても良く、また、２以上のボンディングパッドの下層に形成したコンデンサを並列接続して構成しても良い。電源安定回路１９を構成するトランジスタＱＰ５、ＱＰ６、ＱＮ５、ＱＮ６と、電源安定回路３６を構成するトランジスタＱＮ７、ＱＮ８、ＱＮ９、ＱＮ１０とは、入力保護回路５のトランジスタＱＰ４とＱＮ４が形成されていた領域の一部に形成されているが、出力保護回路４のトランジスタＱＰ３とＱＮ３が形成されていた領域の一部に形成しても良い。
【００５８】
【発明の効果】
本発明は以上説明した通りであるので、次のような効果を奏する。
請求項１乃至３の入出力回路によれば、高電位及び低電位直流電源線間に高電位側電荷吸収要素と高電位側電荷吸収回路とからなる高電位側電源安定回路を設けたので、高電位側電荷吸収要素が高電位直流電源線上の交流電圧成分に対応する電荷の吸収動作を行いその交流電圧成分を抑制する。これにより、高電位直流電源線の電圧が安定し、出力回路の誤動作を防止することができる。
【００５９】
請求項４の入出力回路によれば、入力回路及び出力回路には夫々保護回路部が形成され、高電位側電荷吸収回路をその保護回路部が形成される領域の一部に形成したので、チップ面積を増やすことなく且つ従来の回路レイアウトをほとんど変更することなく、出力回路の誤動作を防止することができる。また、コンデンサを半導体基板上に配設されたボンディングパッドの下層に形成したので、チップ面積が増大することなく大きな静電容量を確保することができ、出力回路の誤動作を一層確実に防止することができる。
【００６０】
請求項５の入出力回路によれば、低電位直流電源線に接続され低電位側電荷吸収要素と低電位側電荷吸収回路とからなる低電位側電源安定回路を設けたので、低電位側電荷吸収要素が低電位直流電源線上の交流電圧成分に対応する電荷の吸収動作を行いその交流電圧成分を抑制する。これにより、低電位直流電源線の電圧が安定し、出力回路の誤動作を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す入出力回路のブロック図
【図２】入出力回路の電気的構成図
【図３】入出力回路の半導体基板上におけるレイアウトの一部を示した図
【図４】大電流出力バッファ回路の出力電圧が変化した時の各部の電圧波形図
【図５】第２の実施形態を示す図２相当図
【図６】第３の実施形態を示す図１相当図
【図７】第４の実施形態を示す図２相当図
【図８】図３相当図
【図９】図４相当図
【図１０】第５の実施形態を示す図２相当図
【図１１】第６の実施形態を示す図２相当図
【図１２】従来構成を示す図２相当図
【図１３】図３相当図
【図１４】図４相当図
【符号の説明】
２は大電流出力バッファ回路（出力回路）、３は入力バッファ回路（入力回路）、４は出力保護回路（出力回路）、５は入力保護回路（入力回路）、６は電源線（高電位直流電源線）、７は電源線（低電位直流電源線）、１８、２４、３０、３５、４０、４６は入出力回路、１９、２５、３１は電源安定回路（高電位側電源安定回路）、２０はコンデンサ（高電位側電荷吸収要素）、２１は充放電回路（高電位側電荷吸収回路）、２２、２８、３８、４４は充電回路、２３、２９、３９、４５は放電回路、３２はスイッチ回路（第１のスイッチ回路）、３３はスイッチ回路（第２のスイッチ回路）、３４はスイッチ制御回路、３６、４１は電源安定回路（低電位側電源安定回路）、３７はコンデンサ（低電位側電荷吸収要素）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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