(57)【特許請求の範囲】
【請求項１】
一対の基板と、前記一対の基板のうちの一方の基板上の表示領域に形成される複数のアクティブ素子と、
前記一方の基板上に行方向に形成され行方向のそれぞれのアクティブ素子に走査信号を印加する複数のゲート信号線と、
前記一方の基板上に列方向に配列されたドレイン信号線を介して映像信号が印加される画素電極と、
前記一方の基板上に行方向に配列されているゲート信号線と共通電極信号線とを有する液晶表示装置において、
前記各共通電極信号線は、その両端部が共通電極配線によって接続されると共に列方向に延在し、前記共通電極信号線のゲート信号線引き出し側に接続された共通電極配線の配線層数が他端に接続された共通電極配線の配線層数より少ないことを特徴とする液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に係わり、特に、表示むらを防止して表示品質を向上させた高画質液晶表示装置に関する。
【０００２】
【従来の技術】
画素電極と共通電極との間に基板面に対して平行な電界を液晶に印加して液晶表示パネルに画像を表示する横電界方式の液晶駆動装置が、例えば、特公平２−９１３号公報に開示されている。
【０００３】
図１６は、横電界方式の液晶表示装置の駆動回路の概略構成を示すブロック図である。
【０００４】
図１６において、１０１は横電界方式のＴＦＴ液晶表示パネル（ＴＦＴ−ＬＣＤ）、１はゲート駆動回路、２はドレイン駆動回路、１０はタイミングコントローラ（表示制御装置）、３は共通電圧発生駆動回路、１０６は薄膜トランジスタ（ＴＦＴ）、６はドレイン信号線、７はゲート信号線、５は共通電極信号線、７０２は緑色の画素、７０３は青色の画素、７０４は赤色の画素を示す。
【０００５】
図１６に示す横電界方式の液晶表示装置において、複数の画素がマトリクス状に設けられ、前記複数の画素のそれぞれは、複数の薄膜トランジスタ（ＴＦＴ）１０６と、前記複数の薄膜トランジスタ（ＴＦＴ）１０６のソース電極に接続される画素電極とを有する。
【０００６】
また、マトリクス状に設けられた薄膜トランジスタ（ＴＦＴ）１０６の中の列方向毎の複数の薄膜トランジスタ（ＴＦＴ）１０６のドレイン電極は、同じドレイン信号線６に接続され、前記複数のドレイン信号線６は、ＴＦＴ液晶表示パネル（ＴＦＴ−ＬＣＤ）１００の上部で、ドレイン駆動回路２と接続される。
【０００７】
また、マトリクス状に設けられた薄膜トランジスタ（ＴＦＴ）１０６の中の行方向毎の複数の薄膜トランジスタ（ＴＦＴ）１０６のゲート電極は、同じゲート信号線７に接続され、前記複数のゲート信号線７は、ＴＦＴ液晶表示パネル（ＴＦＴ−ＬＣＤ）１００の一方の側面部で、ゲート駆動回路１と接続される。
【０００８】
さらに、共通電極に駆動電圧を印加する共通電極信号線５は、前記マトリクス状に配列された画素の中の行方向毎の複数の画素電極と対向して形成され、ＴＦＴ液晶表示パネル（ＴＦＴ−ＬＣＤ）１００の他方の側面部で共通電圧発生駆動回路３と接続される。
【０００９】
図１６に示す横電界方式の液晶表示装置においては、情報処理装置からタイミングコントローラ１０に入力される制御信号に基づき、ゲート駆動回路１で、薄膜トランジスタ（ＴＦＴ）１０６を「ＯＮ」、「ＯＦＦ」し、ドレイン駆動回路２から、画素（７０２〜７０４）に階調電圧を印加する。
【００１０】
また、図１６に示す横電界方式の液晶表示装置においては、２枚の基板に一定のギャップをもたせて液晶を封入する場合、２枚の基板は、その縁部でスペーサによって一定のギャップを得る構成となっている。
【００１１】
【発明が解決しようとする課題】
横電界方式の液晶表示装置においても、液晶層に印加する電圧を交流化する交流化駆動方式を採用しており、その中の１つに、１ライン毎に液晶層に印加する駆動電圧を反転する交流化駆動方式がある。
【００１２】
また、抵抗Ｒおよび容量Ｃを有する信号線に、パルス電圧を印加すると、パルス電圧に歪みが生じる。
【００１３】
図１７は、前記図１６に示す横電界方式の液晶表示装置における、共通電極に印加される駆動電圧の伝送経路の等価回路を示す回路図であり、図１８は、図１７に示す各点における駆動電圧の波形を示す図である。
【００１４】
前記図１６に示す横電界方式の液晶表示装置において、図１７に示すように、共通電極に印加される駆動電圧の伝送経路には、共通電極信号線５の抵抗５０、共通電圧発生駆動回路３と共通電極信号線５との間の共通電極配線の抵抗５１および画素（７０２〜７０４）内の蓄積容量５３が存在する。
【００１５】
したがって、交流化された駆動電圧で液晶層を駆動する場合に、共通電極信号線５の抵抗５０、共通電圧発生駆動回路３と共通電極信号線５との間の共通電極配線の抵抗５１および画素（７０２〜７０４）内の蓄積容量５３により、共通電圧発生駆動回路３内の共通電圧駆動回路５２から共通電極に供給される駆動電圧（パルス電圧）の波形に歪みが生じる。
【００１６】
図１８に示す、Ｄ点の画素共通電圧波形５４、Ｅ点の画素共通電圧波形５５、Ｆ点の画素共通電圧波形５６、Ｇ点の画素共通電圧波形５７から分かるように、この共通電極に供給される駆動電圧の波形歪みは、Ｄ点、Ｅ点、Ｆ点、Ｇ点と遠端になる程大きくなる。
【００１７】
その結果、各画素内の画素電極と共通電極との間の電界が異なり、共通電極信号線５に沿って輝度むら（表示むら）が生じ、それにより、液晶表示パネルの表示品質が損なわれるという問題点があった。
【００１８】
特に、１ライン毎に液晶層に印加する駆動電圧を反転する交流化駆動方式を採用する場合に、大きな問題点となっていた。
【００１９】
また、共通電極信号線５が１箇所でも断線した場合には、断線箇所から先の画素の共通電極には駆動電圧を供給できなくなるため液晶が駆動できず、それにより、液晶表示パネルの表示品質が損なわれるという問題点があった。
【００２０】
さらに、従来の技術による構成では、ドレイン信号線６、ゲート信号線７の引き出し部と非引き出し部では信号線の膜厚分だけ異なるため、パネル全体でギャップむらが生じ、それにより、液晶表示パネルの表示品質が損なわれるという問題点があった。
【００２１】
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、液晶表示装置において、視角特性が良好で表示品質を向上させることが可能となる技術を提供することにある。
【００２２】
本発明の前記目的並びにその他の目的及び新規な特徴は、本明細書の記載及び添付図面によって明らかにする。
【００２３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
【００２４】
（１）一対の基板と、前記一対の基板のうちの一方の基板上の表示領域に形成される複数のアクティブ素子と、前記一方の基板上に行方向に形成され行方向のそれぞれのアクティブ素子に走査信号を印加する複数のゲート信号線と、前記一方の基板上に列方向に配列されたドレイン信号線を介して映像信号が印加される画素電極と、前記一方の基板上に行方向に配列されているゲート信号線と共通電極信号線とを有する液晶表示装置において、前記各共通電極信号線は、その両端部が共通電極配線によって接続されると共に列方向に延在し、前記共通電極信号線のゲート信号線引き出し側に接続された共通電極配線の配線層数が他端に接続された共通電極配線の配線層数より少ないことを特徴とする。
【００２５】
前記（１）の手段によれば、ゲート信号線引き出し側に接続された共通電極配線の配線層数が他端に接続された共通電極配線の配線層数より少ないので、ゲート信号線と交差する側と、ゲート信号線と交差しない側での段差の差を小さくすることにより、共通電極配線が形成されている基板縁部の膜厚のむらを軽減することが可能となり、液晶表示装置のギャップむらを軽減することが可能となる。
【００２６】
また、例え、共通電極信号線が途中で１本断線しても、共通電極信号線の両端から共通電圧を供給でき、各画素の液晶を駆動できるため、従来例のように、断線箇所から先の画素の液晶を駆動できなくなることにより、表示品質が損なわれるのを防止することができる。
【００２７】
また、共通電極配線が配設されている領域の断面構造を、共通電極配線とゲート信号線あるいはドレイン信号線の交差部と同じ断面構造にすることにより、共通電極配線が形成されている基板縁部の膜厚のむらを軽減することができ、それにより、２枚の基板間のギャップ長を一定することが可能となり、液晶表示装置のギャップむらを軽減することが可能となる。
【００２８】
【発明の実施の形態】
以下、図面を参照して本発明の実施例を詳細に説明する。
【００２９】
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００３０】
［実施例１］
図１は、本発明の一実施例（実施例１）である液晶表示装置の概略構成を示すブロック図である。
【００３１】
本実施例の液晶表示装置は、画素１２がマトリクス状に構成されたマトリクス基板８、対向基板９、タイミングコントローラ１０、ドレイン駆動回路２、ゲート駆動回路１、共通電圧発生駆動回路３、マトリクス基板８と対向基板９の間に封入された液晶（図示せず）から構成される。
【００３２】
さらに，マトリクス基板８には画素１２を駆動するのに必要な駆動電圧を供給するドレイン信号線６とゲート信号線７が画素１２を囲むように互いに直交して配置され、ドレイン信号線６はドレイン駆動回路２と接続され、ゲート信号線７はゲート駆動回路１と各々接続されている。
【００３３】
さらに、画素１２内の共通電極と接続される共通電極信号線５が、ゲート信号線７と平行して配置され、さらに、共通電極信号線５の両終端部で共通電極配線４を介して共通電圧発生駆動回路３に接続されている。
【００３４】
また、ゲート駆動回路１、および、ドレイン駆動回路２は、タイミングコントローラ１０と接続されている。
【００３５】
タイミングコントローラ１０は、外部の映像信号源１１より映像信号及びタイミング信号を取り込み、ドレイン駆動回路２によって映像信号に対応した駆動電圧を発生させ、タイミング信号に応じてドレイン信号線６に供給する。
【００３６】
ゲート駆動回路１は、タイミングコントローラ１０から供給される映像信号及びタイミング信号を取り込み、映像信号に対応した駆動電圧を発生させ、タイミング信号に応じてゲート信号線７に供給する。
【００３７】
この結果、映像信号に応じたドレイン電圧を、マトリクス基板８内の画素１２内に順次印加することが可能となる。
【００３８】
本実施例においては、共通電極信号線５が、その両終端部で共通電極配線４と接続される。
【００３９】
このとき、共通電極配線４は、マトリクス基板８の非表示領域に形成されるので、共通電極配線４の配線幅を広くすることができるので、共通電極配線４の抵抗値を、共通電極信号線５の抵抗値よりも小さくすることができる。
【００４０】
図２は、本実施例の液晶表示装置における、共通電極に印加される駆動電圧の伝送経路の等価回路を示す回路図であり、図３は、図２に示す各点における駆動電圧の波形を示す図である。
【００４１】
共通電極信号線５の抵抗５８よりも、共通電極配線４の抵抗５９が小さいために、図２に示すＤ点、Ｅ点、Ｆ点、Ｇ点における、共通電圧駆動回路６０より供給される共通電極の駆動電圧の電圧波形は、図３に示すＤ点画素共通電圧６２、Ｅ点画素共通電圧６３、Ｆ点画素共通電圧６４、Ｇ点画素共通電圧６５となる。
【００４２】
本実施例によれば、図３から分かるように、共通電圧発生駆動回路３内の共通電圧駆動回路６０から共通電極に供給される駆動電圧の波形歪みが軽減される。
【００４３】
したがって、各画素１２内の画素電極と共通電極との間の電界強度がパネル内で均一に近くなり、共通電極信号線５に沿って発生する輝度むらを軽減することが可能となる。
【００４４】
また、共通電極信号線５が途中で断線しても、共通電極信号線５の両端から共通電極に駆動電圧を供給でき、従来例のように、断線箇所から先の画素１２の共通電極に駆動電圧を供給できず液晶が駆動できなくなることにより、表示品質が損なわれるのを防止することが可能となる。
【００４５】
図４は、図１に示す画素１２の等価回路を示す図である。
【００４６】
次に、図４を用いて、画素１２の構成について説明する。
【００４７】
画素１２は、薄膜トランジスタ（ＴＦＴ）２４、画素電極２５、共通電極２７、蓄積容量２１、さらに、画素電極２５と共通電極２７間の液晶２０で構成されている。
【００４８】
薄膜トランジスタ２４のゲート電極２６、ドレイン電極１３、および、ソース電極１４は、各々、ゲート信号線１７、ドレイン信号線１５、および、画素電極２５に接続されている。
【００４９】
また、共通電極２７は共通電極信号線１６と接続され、さらに、共通電極２７と画素電極２５間に蓄積容量２１が形成され、加えて、前記したマトリクス基板８と対向基板９との間に封入される液晶２０が、共通電極２７と画素電極２５間に配置される。
【００５０】
また、ゲート信号線１７とドレイン信号線１５、および、共通電極信号線１６とドレイン信号線１５の交差部には、それぞれゲート・ドレイン交差容量１８、および、コモン・ドレイン交差容量１９が形成される。
【００５１】
また、薄膜トランジスタ２４には、寄生容量（Ｃｇｓ）２３、寄生容量（Ｃｇｄ）２２が形成される。
【００５２】
図５（ａ）は、マトリクス基板８に形成された画素１２の平面図であり、図５（ｂ）は、図５（ａ）のＬ−Ｌ’線で切断した断面を示す断面図である。
【００５３】
図５（ａ）、図５（ｂ）に示すように、マトリクス基板８にゲート電極３０と共通電極３２を、例えば、アルミニウム３８を用いて形成する。
【００５４】
また、ゲート信号線３１および、共通電極信号線３６も同時に形成し、ゲート電極３０とゲート信号線３１、および、共通電極３２と共通電極信号線３６とは各々電気的に接続する。
【００５５】
次に、陽極酸化を用いて、酸化アルミニウム３９を形成した後、ゲート酸化膜４０を、例えば、窒化シリコン等で形成する。
【００５６】
そして、ゲート酸化膜４０のゲート電極３０に対向する部分には、例えば、水素化アモルファスシリコンからなる半導体層４４を形成し、さらに、半導体層４４上には互いに電気的に分離されたＮ型水素化アモルファスシリコンからなるオーミック層４５ａ，４５ｂを設ける。
【００５７】
次に、ソース電極２９、ドレイン電極２８、画素電極３７、および、ドレイン信号線３３を同時に、例えば、クロム４１、アルミニウム４２の２層で形成し、ソース電極２９と画素電極３５、および、ドレイン電極２８とドレイン信号線３３は各々電気的に接続する。
【００５８】
このとき、例えば、共通電極３２は３本、画素電極３７は２本の櫛歯を有し、互いの櫛歯を交互に等間隔で、ほぼドレイン信号線３３とほぼ平行に画素１２内に配置する。
【００５９】
また、共通電極３２と画素電極３７の交差部には、ゲート絶縁膜４０を介して蓄積容量３５を形成する。
【００６０】
さらに、窒化シリコン等の保護膜４３、ポリイミド系の配向膜４６を形成する。
【００６１】
本実施例では、アクティブ素子としてアモルファスシリコン薄膜トランジスタ２４を使用しているが、他にポリシリコン薄膜トランジスタ、シリコンウエハを上のＭＯＳ型トランジスタ、または、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｔｒｉｎｓｉｃ−ｍｅｔａｌ）ダイオード等の２端子素子を用いてることも可能である。
【００６２】
また、各電極、信号線の材料には、特に材料の制約は無いが駆動回路との接続端子部での腐食を考慮すると対腐食性の強い金属が望ましい。
【００６３】
また、本実施例において１つの薄膜トランジスタを用いたが冗長用として２つの以上の薄膜トランジスタを形成しても構わない。
【００６４】
また、本実施例では共通電極３２と画素電極３７の櫛歯の本数は各々３本と２本としたが、その本数は開口率等を考慮にいれると少ないほうが望ましい。
【００６５】
図６（ａ）は、図１に示すマトリクス基板８のＡ点における共通電極信号線と共通電極配線との接続部の平面図である。
【００６６】
また、図６（ｂ）は、図６（ａ）のＩ−Ｉ’線で切断した断面を示す断面図であり、図６（ｃ）は、図６（ａ）のＨ−Ｈ’線で切断した断面を示す断面図である。
【００６７】
図１に示すＡ点において、マトリクス基板８上にアルミニウム３８を用いてゲート信号線３１と共通電極信号線３６を形成した後、陽極酸化を用いて、信号線上に酸化アルミニウム３９を形成する。
【００６８】
その際、共通電極信号線３６の終端部は、あらかじめレジストを用いて酸化アルミニウム３９が形成されないようにしている。
【００６９】
次に、ゲート酸化膜４０を形成するが、この時、共通電極信号線３６の終端部上には、コンタクトホール４８を形成する。
【００７０】
次に、クロム４１、アルミニウム４３の２層を用いて、ドレイン信号線３３および、共通電極配線４７を同時に形成する。
【００７１】
共通電極配線４７は共通電極信号線３６の終端部上にも形成し、共通電極信号線３６の終端部のコンタクトホール４８により、共通電極配線４７と共通電極信号線３６を電気的に接続する。
【００７２】
最後に、保護膜４３を形成し、表面処理を行う。
【００７３】
図７（ａ）は、図１に示すマトリクス基板８のＢ点における共通電極信号線と共通電極配線との接続部の平面図であり、また、図７（ｂ）は、図７（ａ）のＪ−Ｊ’線で切断した断面を示す断面図である。
【００７４】
マトリクス基板８上にアルミニウム３８を用いて、ゲート信号線３５、共通電極信号線３６、および、共通電極配線４７を、同時に形成した後、陽極酸化を用いて、信号線上に酸化アルミニウム３９形成し、さらに、酸化アルミニウム３９の上にゲート酸化膜４０を形成する。
【００７５】
その際、共通電極信号線３６の終端部、および、共通電極配線４７上は、あらかじめ陽極酸化を行う際にレジストを用いて酸化アルミニウム３９、および、ゲート酸化膜４０は形成されないようにしておく。
【００７６】
次に、クロム４１、アルミニウム４２の２層を用いて、ドレイン信号線３３を形成し、同時に共通信号線４７上にもクロム４１、アルミニウム４２を形成する。
【００７７】
その結果、共通電極配線４７は、アルミニウム３８、クロム４１、アルミニウム４２によって構成され低抵抗化なされている。
【００７８】
最後に保護膜４３を形成し、表面処理を行う。
【００７９】
図８（ａ）は、図１に示すマトリクス基板８のＣ点におけるドレイン信号線と共通電極配線との交差部の平面図であり、また、図８（ｂ）は、図８（ａ）のＫ−Ｋ’線で切断した断面を示す断面図である。
【００８０】
マトリクス基板８上にアルミニウム３８を用いて、ゲート信号線と共通電極信号線４７を形成した後、陽極酸化を用いて、信号線上に酸化アルミニウム３９を形成する。
【００８１】
その後、ゲート酸化膜４０を形成した後に、ドレイン信号線３３をクロム４１、アルミニウム４２の２層を用いて形成する。
【００８２】
最後に保護膜４３を形成し、表面処理を行う。
【００８３】
なお、図６においては、共通電極信号線３６と共通電極配線４７との接続部（コンタクトホール４８）を、共通電極配線４７とドレイン信号線３３との間の領域に形成するようにしたが、必ずしもこれに限定されず、例えば、図９に示すように、共通電極配線４７に対してドレイン信号線３３と反対側の領域に、コンタクトホール４８を形成することも可能である。
【００８４】
図９（ａ）は、図１に示すマトリクス基板８のＡ点における共通電極信号線と共通電極配線との接続部の他の例の平面図である。
【００８５】
また、図９（ｂ）は、図９（ａ）のＱ−Ｑ’線で切断した断面を示す断面図であり、図９（ｃ）は、図９（ａ）のＲ−Ｒ’線で切断した断面を示す断面図である。
【００８６】
図１に示すＡ点において、マトリクス基板８上にアルミニウム３８を用いてゲート信号線３１と共通電極信号線３６を形成した後、陽極酸化を用いて、信号線上に酸化アルミニウム３９を形成する。
【００８７】
その際、共通電極信号線３６の終端部は、あらかじめレジストを用いて酸化アルミニウム３９が形成されないようにしている。
【００８８】
次に、ゲート酸化膜４０を形成するが、この時、共通電極信号線３６の終端部上には、コンタクトホール４８を形成する。
【００８９】
次に、クロム４１、アルミニウム４３の２層を用いて、ドレイン信号線３３および、共通電極配線４７を同時に形成する。
【００９０】
共通電極配線４７は共通電極信号線３６の終端部上にも形成し、共通電極信号線３６の終端部のコンタクトホール４８により、共通電極配線４７と共通電極信号線３６を電気的に接続する。
【００９１】
最後に、保護膜４３を形成し、表面処理を行う。
【００９２】
図９に示す例では、共通電極信号線３６と共通電極配線４７との交差部には酸化アルミニウム３９が形成される。
【００９３】
また、一般に、ゲート信号線３１の上にも酸化アルミニウム３９を形成しており、そのため、ゲート信号線３１とゲート駆動回路１とを接続する接続部にもコンタクトホールを形成する必要がある。
【００９４】
そして、コンタクトホールを形成する部分には、あらかじめレジストを用いて酸化アルミニウム３９が形成されないようにしている。
【００９５】
この場合に、図６に示す例では、共通電極信号線３６と共通電極配線４７とを接続するコンタクトホール４８を形成するためのレジストを精度良く形成する必要がある。
【００９６】
しかしながら、図９に示す例では、共通電極配線４７に対してドレイン信号線３３と反対側の領域の、マトリクス基板８上の周辺部にレジストを形成することにより、共通電極信号線３６と共通電極配線４７とを接続するコンタクトホール４８、および、ゲート信号線３１とゲート駆動回路１とを接続するコンタクトホールを一緒に形成することが可能となり、さらに、レジストを直接描画する場合にその精度を緩和することが可能となる。
【００９７】
以上説明したように、ゲート信号線３１、ドレイン信号線３３と同一の材料、および、同一の製造工程により、共通電極配線４７をパネルの縁部に形成し、さらに、共通電極信号線３６の両終端に接続することが可能となる。
【００９８】
図１０、図１１は、本実施例における、共通電極配線の他の配置例を示す図である。
【００９９】
共通電極配線４７は、図１に示すようにパネル縁部すべてに引き回す必要はなく、図１０に示すように、共通電極配線４９は、ドレイン信号線３３がドレイン駆動回路２に接続される領域を避けて引き回すことも可能である。
【０１００】
これにより、共通電極配線４７とドレイン信号線３３との交差部に発生する交差寄生容量を低減することが可能となる。
【０１０１】
また、図１１に示すように、共通電極配線４７を複数の共通電極配線３４ａ、３４ｂに分割して、パネルから引き出し、周辺の駆動回路内で結線することも可能である。
【０１０２】
これにより、パネル内の共通電極配線長を低減させることができる。
【０１０３】
［実施例２］
本実施例２の液晶表示装置の概略構成は、前記実施例１の液晶表示装置と同じである。
【０１０４】
以下、本実施例２の液晶表示装置における、前記実施例１との相違点について説明する。
【０１０５】
図１２（ａ）は、本実施例２の液晶表示装置における、図１に示すマトリクス基板８のＡ点に相当する点の共通電極信号線と共通電極配線との接続部の平面図である。
【０１０６】
また、図１２（ｂ）は、図１２（ａ）のＭ−Ｍ’線で切断した断面を示す断面図であり、図１２（ｃ）は、図１２（ａ）のＮ−Ｎ’線で切断した断面を示す断面図である。
【０１０７】
図１２（ａ）に示すように、図１に示すＡ点に相当する点において、マトリクス基板８上にアルミニウム３８を用いてゲート信号線３１と共通電極信号線３６を形成するとともに、同時に、膜厚調整膜６６を形成する。
【０１０８】
膜厚調整膜６６は、少なくともゲート信号線３１の間に島状に形成上にされ、ゲート信号線３１と電気的に接続されない構造とする。
【０１０９】
次に、ドレイン信号線３３と同じ信号線材料を用いて共通電極配線６７を少なくとも膜厚調整膜６６上を通過するように形成する。
【０１１０】
図１３（ａ）は、本実施例２の液晶表示装置における、図１に示すマトリクス基板８のＢ点に相当する点の共通電極信号線と共通電極配線との接続部の平面図である。
【０１１１】
また、図１３（ｂ）は、図１３（ａ）のＯ−Ｏ’線で切断した断面を示す断面図である。
【０１１２】
図１３（ａ）に示すように、図１に示すＢ点に相当する点において、マトリクス基板８上にアルミニウム３８を用いて、ゲート信号線３５、共通電極信号線３６、および、共通電極配線６７を、同時に形成した後、ゲート酸化膜４０を介して、ドレイン信号線３３、および、膜厚調整膜６６を形成する。
【０１１３】
その際、膜厚調整膜６６は、共通電極配線６７上に形成する。
【０１１４】
図１４（ａ）は、本実施例２の液晶表示装置における、図１に示すマトリクス基板８のＣ点に相当する点のドレイン信号線と共通電極配線との交差部の平面図である。
【０１１５】
また、図１４（ｂ）は、図１４（ａ）のＰ−Ｐ’線で切断した断面を示す断面図である。
【０１１６】
図１４（ａ）に示すように、図１に示すＣ点に相当する点において、マトリクス基板８上にアルミニウム３８を用いて、ゲート信号線と共通電極信号線６７を形成した後、ゲート酸化膜４０を介してドレイン信号線３３、および、膜厚調整膜６６を形成する。
【０１１７】
膜厚調整膜６６は、少なくともドレイン信号線３３の間に島状に形成上にされ、ドレイン信号線３３と電気的に接続されることはなく、また、共通電極配線６７上に形成する。
【０１１８】
これにより、共通電極配線６７が形成されている部分の膜厚は、膜厚調整膜６６を挿入したことで断面構造が等しくなるため同じ膜厚となる。
【０１１９】
それにより、基板縁部に形成される共通電極配線６７の膜厚を一定にすることができ、基板縁部の膜厚むらが低減され、２枚の基板間のギャップ長を一定することが可能となり、液晶表示装置のギャップむらを軽減することが可能となる。
【０１２０】
図１５は、本実施例２における、共通電極配線の他の配置例を示す図である。
【０１２１】
共通電極配線６７をパネル縁部に引き回す際に、共通電極配線６７が配設されない領域には、図１５に示すように、共通電極配線と同じ材質、膜厚でダミー信号線６８を形成し、パネル縁部の膜厚むらを低減させることも可能である。
【０１２２】
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【０１２３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【０１２４】
（１）本発明によれば、共通電極信号線の両終端部を共通電極配線と接続するとともに、共通電極配線の抵抗値を共通電極信号線の抵抗値より小さくしたので、共通電圧駆動回路より供給される共通電極の駆動電圧の波形歪みを軽減することが可能となり、各画素内の画素電極と共通電極との間の電界強度がパネル内で均一に近くなり、共通電極信号線に沿って発生する輝度むらを軽減することが可能となる。
【０１２５】
（２）本発明によれば、共通電極信号線の両端部を共通電極配線と接続するようにしたので、例え、共通電極信号線が途中で１本断線しても、共通電極信号線の両端から共通電圧を供給でき、各画素の液晶を駆動できるため、従来例のように、断線箇所から先の画素の液晶を駆動できなくなることにより、表示品質が損なわれるのを防止することができる。
【０１２６】
（３）本発明によれば、共通電極配線が配設されている領域の断面構造を、共通電極配線とゲート信号線あるいはドレイン信号線との交差部と同じ断面構造にするようにしたので、共通電極配線が形成されている基板縁部の膜厚のむらを軽減することができ、それにより、２枚の基板間のギャップ長を一定することが可能となり、液晶表示装置のギャップむらを軽減することが可能となる。
（４）本発明によれば、ゲート信号線引き出し側に接続された共通電極配線の配線層数を他端に接続された共通電極配線の配線層数より少なくしたので、ゲート信号線と交差する側と、ゲート信号線と交差しない側での段差の差を小さくすることにより、共通電極配線が形成されている基板縁部の膜厚のむらを軽減することが可能となり、液晶表示装置のギャップむらを軽減することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例（実施例１）である液晶表示装置の概略構成を示すブロック図である。
【図２】本実施例の液晶表示装置における、共通電極に印加される駆動電圧の伝送経路の等価回路を示す回路図である。
【図３】図２に示す各点における駆動電圧の波形を示す図である。
【図４】図１に示す画素の等価回路を示す図である。
【図５】マトリクス基板に形成された画素の平面および断面を示す図である。
【図６】図１に示すマトリクス基板のＡ点における共通電極信号線と共通電極配線との接続部の一例の平面および断面を示す図である。
【図７】図１に示すマトリクス基板のＢ点における共通電極信号線と共通電極配線との接続部の平面および断面を示す図である。
【図８】図１に示すマトリクス基板のＣ点におけるドレイン信号線と共通電極配線との交差部の平面および断面を示す図である。
【図９】図１に示すマトリクス基板のＡ点における共通電極信号線と共通電極配線との接続部の他の例の平面および断面を示す図である。
【図１０】実施例１における、共通電極配線の他の配置例を示す図である。
【図１１】実施例１における、共通電極配線の他の配置例を示す図である。
【図１２】実施例２の液晶表示装置における、図１に示すマトリクス基板のＡ点に相当する点の共通電極信号線と共通電極配線との接続部の平面および断面を示す図である。
【図１３】実施例２の液晶表示装置における、図１に示すマトリクス基板のＢ点に相当する点の共通電極信号線と共通電極配線との接続部の平面および断面を示す図である。
【図１４】実施例２の液晶表示装置における、図１に示すマトリクス基板のＣ点に相当する点のドレイン信号線と共通電極配線との交差部の平面および断面を示す図である。
【図１５】実施例２における、共通電極配線の他の配置例を示す図である。
【図１６】横電界方式の液晶表示装置の駆動回路の概略構成を示すブロック図である。
【図１７】図１６に示す横電界方式の液晶表示装置における、共通電極に印加される駆動電圧の伝送経路の等価回路を示す回路図である。
【図１８】図１７に示す各点における駆動電圧の波形を示す図である。
【符号の説明】
１…ゲート駆動回路、２…ドレイン駆動回路、３…共通電圧発生駆動回路、４，４７，４９，６７…共通電極配線、５，１６，３６…共通電極信号線、６，１５，３３…ドレイン信号線、７，１７，３１…ゲート信号線、８…マトリクス基板、９…対向基板、１０…タイミングコントローラ、１１…映像信号源、１２…画素、１３，２８…ドレイン電極、１４，２９…ソース電極、１８…ゲート・ドレイン交差容量、１９…コモン・ドレイン交差容量、２０…液晶、２１…蓄積容量、２２…寄生容量（Ｃｇｄ）、２３…寄生容量（Ｃｇｓ）、２４…薄膜トランジスタ、２５，３７…画素電極、２６，３０…ゲート電極、２７，３２…共通電極、３４ａ，３４ｂ…共通電極配線、３５，６１…蓄積容量、３８…アルミニウム、３９…酸化アルミニウム、４０…ゲート酸化膜、４１…クロム、４２…アルミニウム、４３…保護膜、４４…半導体層、４５ａ，４５ｂ…オーミック層、４６…配向膜、４８…コンタクトホール、６６…膜厚調整層、６８…ダミー信号線。
【図１】
0003706361.tif 000002
【図２】
0003706361.tif 000003
【図３】
0003706361.tif 000004
【図４】
0003706361.tif 000005
【図５】
0003706361.tif 000006
【図６】
0003706361.tif 000007
【図７】
0003706361.tif 000008
【図８】
0003706361.tif 000009
【図９】
0003706361.tif 000010
【図１０】
0003706361.tif 000011
【図１１】
0003706361.tif 000012
【図１２】
0003706361.tif 000013
【図１３】
0003706361.tif 000014
【図１４】
0003706361.tif 000015
【図１５】
0003706361.tif 000016
【図１６】
0003706361.tif 000017
【図１７】
0003706361.tif 000018
【図１８】
0003706361.tif 000019