(57)【特許請求の範囲】
【請求項１】
第１の直流電源の正負極間に並列接続されたパルストランス１次側巻線と半導体スイッチング素子との直列接続回路を備えたＤＣ／ＤＣコンバータ装置において、
前記第１の直流電源の負極側と前記半導体スイッチング素子との間に挿入接続された抵抗と、
一方のベースを他方のコレクタに相互接続されたＮＰＮトランジスタとＰＮＰトランジスタを備えたラッチ回路部と、
アノードが前記半導体スイッチング素子の入力側に接続されカソードが前記ラッチ回路部に接続されたダイオードと、
前記ＰＮＰトランジスタのエミッタに正極側を接続された第２の直流電源と、
前記抵抗の端子間電圧に基づいて前記ラッチ回路部の両トランジスタをオンにして保持し、前記ダイオードのアノードを低電位にして保持し、前記半導体スイッチング素子をオフにして保持する機能を備えた過電流保護手段を有することを特徴とするＤＣ／ＤＣコンバータ装置。
【請求項２】
前記過電流保護手段は前記第２の直流電源の電圧低下により前記両トランジスタのオン状態保持が解除される機能を備えたことを特徴とする請求項１記載のＤＣ／ＤＣコンバータ装置。
【請求項３】
請求項１記載のＤＣ／ＤＣコンバータ装置において、
前記半導体スイッチング素子にオンオフ指令電圧を出力する駆動回路を備え、
前記ダイオードのカソードは前記ラッチ回路部の前記ＮＰＮトランジスタのコレクタに接続され、
前記第２の直流電源を前記駆動回路が出力するオンオフ指令電圧に置き換えたことを特徴とするＤＣ／ＤＣコンバータ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体スイッチング素子を過電流から保護するための機能を備えた、ＤＣ／ＤＣコンバータ装置に関するものである。
【０００２】
【従来の技術】
半導体スイッチング素子をオン・オフ制御することにより、入力側直流電源電圧を変換して所定の直流出力電圧を作り出すＤＣ／ＤＣコンバータ装置は従来より電子機器等の電源回路として広く使用されている。図９に示す従来のＤＣ／ＤＣコンバータ装置は、直流電源１と、主スイッチング素子としてのパワーＭＯＳＦＥＴ２と、パルストランス（１次側）３と、パルストランス（２次側）４と、ドレイン電流検出用抵抗５と、ドレイン電流検出のＲＣフィルタ用抵抗３１およびコンデンサ３２と、過電流検出用基準電圧２８と、過電流検出用コンパレータ２９と、パワーＭＯＳＦＥＴ２の駆動用回路部６と、パワーＭＯＳＦＥＴ２のゲート駆動用抵抗８と、パルストランス２次側整流用ダイオード９と、平滑用コンデンサ１０と、パルストランス２次側整流電圧検出用抵抗１１及び１２と、誤差電圧演算出力部１３と、パルストランス２次側整流電圧コントロール用基準電圧２７と、ＰＷＭ変調部１５と、過電流検出ラッチ用フリップ・フロップ回路３０と、ゲート出力回路１６とを備えている。
【０００３】
このＤＣ／ＤＣコンバータ装置では、２次側出力電圧である平滑用コンデンサ１０の端子間電圧の変動を２次側出力電圧検出用抵抗１１と１２の接続点電圧と２次側整流電圧コントロール用基準電圧２７との差電圧比較により検出し、この検出値に応じてパワーＭＯＳＦＥＴの駆動用回路部６によりパワーＭＯＳＦＥＴ２のゲート端子に出力するオン・オフ制御用出力信号の時間幅を変化させることにより、パワーＭＯＳＦＥＴ２のオン期間を制御し、コンデンサ１０の端子間電圧である２次側出力電圧の安定化をはかっている。またＦＥＴドレイン電流が設定値を越えた際には、そのことをドレイン電流検出用抵抗５の端子間電圧について抵抗３１とコンデンサ３２とによるＲＣフィルタ回路通過後の電圧値を過電流検出用基準電圧２８とで過電流検出用コンパレータ２９により比較検出し、過電流検出ラッチ用フリップ・フロップ回路３０を通してパワーＭＯＳＦＥＴ２のゲート端子へオフ信号を出力しかつ前記フリップ・フロップ回路により過電流検出ラッチを行って次のＰＷＭ変調部１５からの出力により過電流検出ラッチがリセットされるまでの１周期時間分のみパワーＭＯＳＦＥＴ２のゲート端子へのオフ信号出力を保持してＦＥＴドレイン電流が過電流になるのを防止している。
【０００４】
【発明が解決しようとする課題】
ところが前記従来の構成である図９では、コンデンサ１０の端子間電圧である２次側出力電源が短絡し、このコンデンサ１０の端子間電圧の低下を検出したパワーＭＯＳＦＥＴの駆動用回路部６がパワーＭＯＳＦＥＴ２のゲート端子に出力するオン出力信号幅を増加させてＦＥＴドレイン電流を急激に増大させ、このＦＥＴドレイン電流が設定値を越えた際、その時点から過電流検出によるパワーＭＯＳＦＥＴ駆動用回路部６のオフ信号出力動作までにおいて過電流検出用コンパレータ２９、過電流検出ラッチ用フリップ・フロップ回路３０等が間に入るためにその分時間遅れが発生し、さらにこの時間遅れが大きくなればなるほどオフ信号出力開始からパワーＭＯＳＦＥＴ２のゲート蓄積電荷を引き抜いてパワーＭＯＳＦＥＴを実際にオフさせるまでの時間遅れも大きくなるので、図６( ｂ) に示すようにその間もＦＥＴドレイン電流は増加を続けることになる。
【０００５】
さらにパワーＭＯＳＦＥＴのオフ後、次のＰＷＭ変調部１５からの出力により過電流検出ラッチがリセットされて再びパワーＭＯＳＦＥＴがオンするまでのオフ期間中において低下するパルストランス中の磁束量よりも前記パワーＭＯＳＦＥＴのオン期間中、このオン期間が長いために増加するパルストランス中の磁束量の方が多くなるので、次のパワーＭＯＳＦＥＴのオン開始時は前回のオン開始時のドレイン電流よりもさらに大きなドレイン電流値からのスタートとなりオフ直前のドレイン電流値も同様に前回のオフ直前のドレイン電流値よりもさらに大きな値となってしまう。こうして過電流保護動作が働いているにも関わらずパワーＭＯＳＦＥＴのドレイン電流を押さえることができず、従って２次側電源出力の短絡によるパワーＭＯＳＦＥＴの過電流からパワーＭＯＳＦＥＴを保護できないという問題点がある。
【０００６】
そこで本発明は上記従来の問題点を解決して、半導体スイッチング素子を流れる電流値が設定値を越えた際には瞬時に半導体スイッチング素子をオフ遮断かつ遮断保持を行うことにより２次側電源出力の短絡時においても半導体スイッチング素子を流れる電流値を押さえて半導体スイッチング素子を保護することを可能とするＤＣ／ＤＣコンバータ装置を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】
上記問題を解決するため本発明は第１の直流電源の正負極間に並列接続されたパルストランス１次側巻線と半導体スイッチング素子との直列接続回路を備えたＤＣ／ＤＣコンバータ装置において、前記第１の直流電源の負極側と前記半導体スイッチング素子との間に挿入接続された抵抗と、一方のベースを他方のコレクタに相互接続されたＮＰＮトランジスタとＰＮＰトランジスタを備えたラッチ回路部と、アノードが前記半導体スイッチング素子の入力側に接続されカソードが前記ラッチ回路部に接続されたダイオードと、前記ＰＮＰトランジスタのエミッタに正極側を接続された第２の直流電源と、前記抵抗の端子間電圧に基づいて前記ラッチ回路部の両トランジスタをオンにして保持し、前記ダイオードのアノードを低電位にして保持し、前記半導体スイッチング素子をオフにして保持する機能を備えた過電流保護手段を有する。
また、前記過電流保護手段は前記第２の直流電源の電圧低下により前記両トランジスタのオン状態保持が解除される機能を備えた。また、前記半導体スイッチング素子にオンオフ指令電圧を出力する駆動回路を備え、前記ダイオードのカソードは前記ラッチ回路部の前記ＮＰＮトランジスタのコレクタに接続され、前記第２の直流電源を前記駆動回路が出力するオンオフ指令電圧に置き換えた。
【０００８】
【発明の実施の形態】
請求項１または請求項２記載の構成において、半導体スイッチング素子に電流が流れると前記半導体スイッチング素子の出力端子と前記半導体スイッチング素子のオン・オフ駆動回路部グランド間に接続された抵抗の端子間においてこの電流値に対応した電圧が発生する。そうして２次側出力電源短絡によりこの抵抗端子間電圧値が前記ＮＰＮトランジスタのベース・エミッタ間電圧値と前記第１のダイオードの順電圧値との合計値に達するだけの電流（以下、これを過電流検出レベルとする）が半導体スイッチング素子を流れると、半導体スイッチング素子を流れる電流の一部が前記ＮＰＮトランジスタにベース電流として流れ込みこのＮＰＮトランジスタをオンさせる。これにより前記第２のダイオードを導通状態にして前記半導体スイッチング素子の入力端子の電圧値を下げるので、半導体スイッチング素子のオン・オフ駆動回路部から半導体スイッチング素子の入力端子へのオン信号出力とは関わりなく半導体スイッチング素子の入力端子は瞬時にオフ入力電圧印加状態となる。さらに前記ＮＰＮトランジスタのオンにより前記ＰＮＰトランジスタもオンすることになり、このＰＮＰトランジスタのコレクタ電流がそのまま前記ＮＰＮトランジスタのベース電流となるので、前記半導体スイッチング素子がオフして半導体スイッチング素子を流れる電流からの前記ＮＰＮトランジスタへのベース電流供給がなくなっても前記ＰＮＰトランジスタはオン動作を保持できることになり、従って半導体スイッチング素子の入力端子もオフ入力電圧印加保持状態となる。
【０００９】
この保持状態は、前記ＰＮＰトランジスタのエミッタ端子に正極側を接続された前記第２の直流電源電圧がなくなるまで続くので、前記第２の直流電源電圧をトランス中の磁束量が十分減少するだけの時間維持できれば半導体スイッチング素子を流れる電流を押さえることができ、従って半導体スイッチング素子を過電流から保護できることになる。
【００１０】
さらにまた請求項３記載の構成により、請求項１記載のＤＣ／ＤＣコンバータ装置から前記ＰＮＰ型トランジスタのエミッタ端子に正極側を接続された第２の直流電源を、前記ＰＮＰ型トランジスタのエミッタ端子を前記半導体スイッチング素子のオン・オフ駆動用回路部の出力端子に接続して置き換えることで、過電流検出レベルに達する電流により前記ＮＰＮトランジスタがオンして前記第２のダイオードを導通状態にし前記半導体スイッチング素子の入力端子の電圧値を下げ、半導体スイッチング素子の入力端子がオフ入力電圧印加状態となった際に、半導体スイッチング素子のオン・オフ駆動回路部から半導体スイッチング素子の入力端子への出力信号はオン信号出力でありこの出力電圧がそのまま前記第２の直流電源の代わりとなるので、前記ＮＰＮトランジスタのオンにより前記ＰＮＰトランジスタもオンすることになり、このＰＮＰトランジスタのコレクタ電流がそのまま前記ＮＰＮトランジスタのベース電流となるので、前記半導体スイッチング素子がオフして半導体スイッチング素子を流れる電流からの前記ＮＰＮトランジスタへのベース電流供給がなくなっても前記ＰＮＰトランジスタはオン動作を保持できることになり、従って半導体スイッチング素子の入力端子もオフ入力電圧印加保持状態となる。
【００１１】
この保持状態は、前記半導体スイッチング素子のオン・オフ駆動回路部から半導体スイッチング素子の入力端子へのオフ信号出力によりリセットされるがリセット後もこの出力はオフ信号出力となっているので半導体スイッチング素子がオンすることはなく、また仮にオンしたとしても、前述と同様に半導体スイッチング素子のオフ動作が繰り返されるだけであり、従って前記オフ保持状態は、前記半導体スイッチング素子のオン・オフ駆動回路部からの次のオン信号出力までの１周期時間持続されることになる。この場合半導体スイッチング素子のオン時間が短くてトランス中の磁束量増加が小さいので、前記１周期分のオフ保持時間で十分にトランス中の磁束量を減少できるので半導体スイッチング素子を流れる電流を確実に押さえることができ、従って半導体スイッチング素子を過電流から保護できることになる。
【００１２】
さらにまた、請求項１記載のＤＣ／ＤＣコンバータ装置から前記ＰＮＰ型トランジスタのエミッタ端子に正極側を接続された第２の直流電源を、前記トランスにおいて、前記半導体スイッチング素子のオン・オフ駆動用回路部のグランド側に接続された２次側端子と、前記トランスの２次側のもう１方の端子にアノード端子を接続された第３のダイオードとを備えた上で、前記第３のダイオードのカソード端子を前記ＰＮＰ型トランジスタのエミッタ端子に接続して置き換えることで、過電流検出レベルに達する電流により前記ＮＰＮトランジスタがオンして前記第２のダイオードを導通状態にし前記半導体スイッチング素子の入力端子の電圧値を下げて、半導体スイッチング素子の入力端子が瞬時にオフ入力電圧印加状態となった際に、前記第３のダイオードのカソード端子電圧がそのまま前記第２の直流電源の代わりとなるので、前記ＮＰＮトランジスタのオンにより前記ＰＮＰトランジスタもオンすることになり、このＰＮＰトランジスタのコレクタ電流がそのまま前記ＮＰＮトランジスタのベース電流となるので、前記半導体スイッチング素子がオフして半導体スイッチング素子を流れる電流からの前記ＮＰＮトランジスタへのベース電流供給がなくなっても前記ＰＮＰトランジスタはオン動作を保持できることになり、従って半導体スイッチング素子の入力端子もオフ入力電圧印加保持状態となる。
【００１３】
この保持状態は、前記第３のダイオードのカソード端子電圧がなくなるまで、言い換えればトランス中の磁束量がゼロとなるまで持続されるので半導体スイッチング素子を流れる電流を確実に押さえることができ、従って半導体スイッチング素子を過電流から保護できることになる。
（実施例）
以下、本発明の第１の実施例を図１に基づいて説明する。
図１において、１は第１の直流電源、２は主スイッチング素子としてのパワーＭＯＳＦＥＴ、３はパルストランス（１次側）、４はパルストランス（２次側）、５はドレイン電流検出用抵抗、６はパワーＭＯＳＦＥＴ２のオン・オフ駆動用回路部、７および８はパワーＭＯＳＦＥＴ２のゲート駆動用抵抗、９はパルストランス２次側整流用ダイオード、１０は平滑用コンデンサ、１１および１２はパルストランス２次側整流電圧検出用抵抗、１３は誤差電圧演算出力部、１４はパルストランス２次側整流電圧コントロール用基準電圧、１５はＰＷＭ変調部、１６はゲート出力回路部、１７は第１のダイオード、１８はＮＰＮトランジスタ、１９はＰＮＰトランジスタ、２０は第２のダイオード、２１はＰＮＰトランジスタ１９のコレクタ電流制限用抵抗、２２は第２の直流電源部、２３はコンデンサ、２４はコンデンサ２３の充電電流制限用抵抗、２５は第２の直流電源部整流用ダイオード、２６はパルストランス（２次側補助巻線）である。
【００１４】
次に動作を説明する。
２次側出力電圧となる平滑用コンデンサ１０の端子間を短絡すると、２次側出力電圧はゼロとなるので、パワーＭＯＳＦＥＴ２のオン・オフ駆動用回路部６はこの２次側出力電圧低下を検出してゲート出力回路部１６からのゲート駆動用オン信号パルス幅を最大値まで増加させ、その結果パワーＭＯＳＦＥＴのドレイン電流は急激に増加しこのドレイン電流増加に応じてドレイン電流検出用抵抗５の端子間電圧値も増加する。こうしてこのドレイン電流検出用抵抗５の端子間電圧値がＮＰＮトランジスタ１８のベース・エミッタ間電圧値と第１のダイオード１７の順電圧値との合計値に達するとパワーＭＯＳＦＥＴ２を流れるドレイン電流の一部が図２に示すように、ＮＰＮトランジスタ１８のベースに流れ込んでこのＮＰＮトランジスタ１８をオンさせることになる。このＮＰＮトランジスタ１８のオンにより図２に示すように第２のダイオード２０が導通状態になりパワーＭＯＳＦＥＴ２のゲート駆動用抵抗８を介してパワーＭＯＳＦＥＴ２のゲート蓄積電荷を引き抜いてパワーＭＯＳＦＥＴ２をオフさせる。  パワーＭＯＳＦＥＴ２がオフすればパワーＭＯＳＦＥＴ２のドレイン電流からのＮＰＮトランジスタ１８へのベース電流供給はなくなるけれども、図３に示すように  ＮＰＮトランジスタ１８のオンによりＰＮＰトランジスタ１９のベース電流が発生してこのＰＮＰトランジスタ１９がオンしそのコレクタ電流がそのままＮＰＮトランジスタ１８へのベース電流へと変わるのでＮＰＮトランジスタ１８及びＰＮＰトランジスタ１９ともにそのオン状態を保持できることになる。従ってパワーＭＯＳＦＥＴ２のゲート電圧を低電圧にクランプしてそのままパワーＭＯＳＦＥＴ２のオフ状態を保持できることになる。この際のパワーＭＯＳＦＥＴ２のオフ状態は第２の直流電源部２２の電圧値であるコンデンサ２３の端子間電圧値がなくなるまで持続される。
【００１５】
このコンデンサ２３の端子間電圧は図４に示すようにパワーＭＯＳＦＥＴ２のオン時にパルストランス２６（２次側補助巻線）間に発生する電圧を利用してコンデンサ２３の充電電流制限用抵抗２４と第２の直流電源部整流用ダイオード２５とを流れる電流を発生させてこの電流によりコンデンサ２３を充電して作っている。このコンデンサ２３の端子間電圧はドレイン電流の過電流検出によるＰＮＰトランジスタ１９のオン保持動作により、抵抗２１を介してＰＮＰトランジスタ１９のコレクタ電流として放電される。この放電が終了すればコンデンサ２３の端子間電圧はなくなるのでＮＰＮトランジスタ１８及びＰＮＰトランジスタ１９ともにそのオン状態を保持できなくなり、いずれもオフ状態になり第２のダイオード２０が非導通状態に変わるのでパワーＭＯＳＦＥＴ２ゲート電圧が低電圧にクランプされた状態から解除されてパワーＭＯＳＦＥＴ２がオフ状態から解除されることになり再びパワーＭＯＳＦＥＴ２はドレイン電流が過電流検出レベルに達するまでオンすることになる。ここで前記保持時間はパルストランス中の磁束量を十分に低下できるまでの長さに設定されているのでオン開始時のドレイン電流値は前回のオン開始時のドレイン電流値を越えることはなくパワーＭＯＳＦＥＴ２のドレイン電流を確実に押さえることができ、従ってパワーＭＯＳＦＥＴ２を２次側出力電源の短絡により発生する過電流から保護できることになる。
【００１６】
また放電により失われたコンデンサ２３の端子間電圧は、パワーＭＯＳＦＥＴ２の次のオン期間中の充電により回復しているので前述の動作がその後も繰り返されることになり、従ってパワーＭＯＳＦＥＴ２のドレイン電流を確実に押さえることができ、パワーＭＯＳＦＥＴ２を２次側出力電源の短絡により発生する過電流から保護できることになる。
【００１７】
以下、本発明の第２の実施例を図５に基づいて説明する。
図５において、１は第１の直流電源、２は主スイッチング素子としてのパワーＭＯＳＦＥＴ、３はパルストランス（１次側）、４はパルストランス（２次側）、５はドレイン電流検出用抵抗、６はパワーＭＯＳＦＥＴ２のオン・オフ駆動用回路部、７および８はパワーＭＯＳＦＥＴ２のゲート駆動用抵抗、９はパルストランス２次側整流用ダイオード、１０は平滑用コンデンサ、１１および１２はパルストランス２次側整流電圧検出用抵抗、１３は誤差電圧演算出力部、１４はパルストランス２次側整流電圧コントロール用基準電圧、１５はＰＷＭ変調部、１６はゲート出力回路部、１７は第１のダイオード、１８はＮＰＮトランジスタ、１９はＰＮＰトランジスタ、２０は第２のダイオード、２１はＰＮＰトランジスタ１９のコレクタ電流制限用抵抗である。
【００１８】
２次側出力電圧となる平滑用コンデンサ１０の端子間を短絡した際において、ＮＰＮトランジスタ１８のオンにより第２のダイオード２０が導通状態になりパワーＭＯＳＦＥＴ２のゲート駆動用抵抗８を介してパワーＭＯＳＦＥＴ２のゲート蓄積電荷を引き抜いてパワーＭＯＳＦＥＴ２をオフさせるというここまでの動作については、前記第１の実施例と同じである。
【００１９】
パワーＭＯＳＦＥＴ２がオフすればパワーＭＯＳＦＥＴ２のドレイン電流からのＮＰＮトランジスタ１８へのベース電流供給はなくなるけれども、その後もパワーＭＯＳＦＥＴ２のオン・オフ駆動用回路部６からはゲート駆動用オン信号が出力されており、この出力電圧がコレクタ電流制限用抵抗２１を介してＰＮＰトランジスタ１９のエミッタに接続されることにより前記第１の実施例における第２の直流電源の代わりとなるので、ＮＰＮトランジスタ１８のオンによりＰＮＰトランジスタ１９のベース電流が発生してこのＰＮＰトランジスタ１９はオンしそのコレクタ電流がそのままＮＰＮトランジスタ１８へのベース電流へと変わるのでＮＰＮトランジスタ１８及びＰＮＰトランジスタ１９ともにそのオン状態を保持できることになり、従ってパワーＭＯＳＦＥＴ２のゲート電圧を低電圧にクランプしてそのままパワーＭＯＳＦＥＴ２のオフ状態を保持できることになる。
【００２０】
この保持状態は、パワーＭＯＳＦＥＴ２のオン・オフ駆動用回路部６からパワーＭＯＳＦＥＴ２へのゲート駆動用出力信号がオフ出力になることでリセットされるがリセット後もオフ信号出力となるのでパワーＭＯＳＦＥＴ２がオンすることはなく、従ってパワーＭＯＳＦＥＴ２のオフ状態は、パワーＭＯＳＦＥＴ２のオン・オフ駆動用回路部６からの次のオン信号出力が発生するまでの１周期時間持続されることになる。この第２の実施例の場合、パワーＭＯＳＦＥＴ２のオン時間が短くこの間のトランス中の磁束量増加は小さいので、図６( ａ) に示すように前記１周期分のオフ保持時間においてオン期間中に増加したトランス中の磁束量を減少できるのでパワーＭＯＳＦＥＴ２のドレイン電流を確実に押さえることができ、従ってパワーＭＯＳＦＥＴ２を２次側出力電源の短絡により発生する過電流から保護できることになる。
【００２１】
以下、本発明の第３の実施例を図７に基づいて説明する。
図７において、１は第１の直流電源、２は主スイッチング素子としてのパワーＭＯＳＦＥＴ、３はパルストランス（１次側）、４はパルストランス（２次側）、５はドレイン電流検出用抵抗、６はパワーＭＯＳＦＥＴ２のオン・オフ駆動用回路部、７および８はパワーＭＯＳＦＥＴ２のゲート駆動用抵抗、９はパルストランス２次側整流用ダイオード、１０は平滑用コンデンサ、１１および１２はパルストランス２次側整流電圧検出用抵抗、１３は誤差電圧演算出力部、１４はパルストランス２次側整流電圧コントロール用基準電圧、１５はＰＷＭ変調部、１６はゲート出力回路部、１７は第１のダイオード、１８はＮＰＮトランジスタ、１９はＰＮＰトランジスタ、２０は第２のダイオード、２１はＰＮＰトランジスタ１９のコレクタ電流制限用抵抗、３３はパルストランス（２次側補助巻線）、３４は第３のダイオード、３５はコンデンサである。
【００２２】
２次側出力電圧となる平滑用コンデンサ１０の端子間を短絡した際において、ＮＰＮトランジスタ１８のオンにより第２のダイオード２０が導通状態になりパワーＭＯＳＦＥＴ２のゲート駆動用抵抗８を介してパワーＭＯＳＦＥＴ２のゲート蓄積電荷を引き抜いてパワーＭＯＳＦＥＴ２をオフさせるというここまでの動作については、前記第１の実施例と同じである。パワーＭＯＳＦＥＴ２がオフすればパワーＭＯＳＦＥＴ２のドレイン電流からのＮＰＮトランジスタ１８へのベース電流供給はなくなるけれども、図８に示すように  パワーＭＯＳＦＥＴ２がオフすればパルストランス３３（２次側補助巻線）の端子間には正電圧が発生するのでこの正電圧が第３のダイオード３４、コレクタ電流制限用抵抗２１を介してＰＮＰトランジスタ１９のエミッタに接続されることにより前記第１の実施例における第２の直流電源の代わりとなるので、ＮＰＮトランジスタ１８のオンによりＰＮＰトランジスタ１９のベース電流が発生してこのＰＮＰトランジスタ１９はオンしそのコレクタ電流がそのままＮＰＮトランジスタ１８へのベース電流へと変わるのでＮＰＮトランジスタ１８及びＰＮＰトランジスタ１９ともにそのオン状態を保持できることになり、従ってパワーＭＯＳＦＥＴ２のゲート電圧を低電圧にクランプしてそのままパワーＭＯＳＦＥＴ２のオフ状態を保持できることになる。第２の直流電源は、このようにパルストランスの２次側巻線のフライバック時の出力電圧を整流してつくられる。
【００２３】
この保持状態は、パルストランス中の磁束量がゼロになるまで持続される。従って次のパワーＭＯＳＦＥＴ２のオン開始時は常にパルストランス中の磁束量がゼロの状態であるためドレイン電流も常にゼロからの開始となり、よって  パワーＭＯＳＦＥＴ２のドレイン電流を確実に押さえることができ、パワーＭＯＳＦＥＴ２を２次側出力電源の短絡により発生する過電流から保護できることになる。
【００２４】
【発明の効果】
以上述べたように本発明によれば、ＤＣ／ＤＣコンバータ装置において、第１の直流電源と、前記第１の直流電源の正極側に１次側入力端子を接続されたトランスと、トランスの１次側入力のもう一方の端子に出力端子を接続された半導体スイッチング素子と、出力端子を前記半導体スイッチング素子のオン・オフ用入力端子に接続されグランドは前記第１の直流電源の負極側に接続された、前記半導体スイッチング素子のオン・オフ駆動用回路部と、前記半導体スイッチング素子のもう一方の出力端子と前記半導体スイッチング素子のオン・オフ駆動用回路部のグランドとの間に接続された抵抗と、前記半導体スイッチング素子の出力端子と前記抵抗との接続点においてアノード端子を接続した第１のダイオードと、前記第１のダイオードのカソード端子にベース端子を接続されエミッタ端子は前記半導体スイッチング素子のオン・オフ駆動用回路部のグランドに接続されたＮＰＮ型トランジスタと、前記ＮＰＮ型トランジスタのコレクタ端子にベース端子を接続されコレクタ端子は前記ＮＰＮ型トランジスタのベース端子に接続されたＰＮＰ型トランジスタと、前記半導体スイッチング素子のオン・オフ用入力端子にアノード端子を接続されカソード端子は前記ＮＰＮ型トランジスタのコレクタ端子に接続された第２のダイオードと、前記ＰＮＰ型トランジスタのエミッタ端子に正極側を接続された第２の直流電源とを備えることにより、２次側出力電源が短絡して前記半導体スイッチング素子を流れる電流が設定値を越えた際において、瞬時に半導体スイッチング素子をオフさせかつそのオフ状態を保持することを可能としたので、半導体スイッチング素子を流れる電流を確実に押さえることができ、従って２次側出力電源の短絡により発生する過電流から半導体スイッチング素子を保護できるという効果がある。
【図面の簡単な説明】
【図１】  本発明の第１の実施例におけるＤＣ／ＤＣコンバータ装置の構成図
【図２】  第１の実施例における過電流時において瞬時にパワーＭＯＳＦＥＴをオフさせるための動作説明図
【図３】  パワーＭＯＳＦＥＴのオフ状態を保持させるための動作説明図
【図４】  第２の直流電源の構成図
【図５】  本発明の第２の実施例におけるＤＣ／ＤＣコンバータ装置の構成図
【図６】  パワーＭＯＳＦＥＴのオン／オフ時におけるパルストランス中の磁束量変化を説明したもの
【図７】  本発明の第３の実施例におけるＤＣ／ＤＣコンバータ装置の構成図
【図８】  第３の実施例におけるパワーＭＯＳＦＥＴのオフ状態を保持させるための電源に関する構成図
【図９】  従来例におけるＤＣ／ＤＣコンバータ装置の構成図
【符号の説明】
１  第１の直流電源
２  スイッチング素子（パワーＭＯＳＦＥＴ）
３  パルストランスの１次側
４  パルストランスの２次側
５  ドレイン電流検出用抵抗
６  スイッチング素子２のオン・オフ駆動用回路部
７、８  スイッチング素子２のゲート駆動用抵抗
９、１７、２０、２５、３４  ダイオード
１０  平滑用コンデンサ
１１、１２  電圧検出用抵抗
１３  誤差電圧演算出力部
１４、２７  基準電圧
１５  ＰＷＭ変調部
１６  ゲート出力回路部
１８  ＮＰＮトランジスタ
１９  ＰＮＰトランジスタ
２１  ＰＮＰトランジスタ１９のコレクタ電流制限用抵抗
２２  第２の直流電源
２３、３５  コンデンサ
２４  充電電流制限用抵抗
２６、３３  パルストランスの２次側補助巻線
２８  過電流検出用基準電圧
２９  過電流検出用コンパレータ
３０  フリップ・フロップ回路
３１  フィルタ用抵抗
３２  フィルタ用コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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