(57)【特許請求の範囲】
【請求項１】
バイポーラトランジスタと、上記バイポーラトランジスタのベース電極に接続された配線と、プラズマエッチングによるパターニングによる上記配線の形成時においてドレインが上記配線に接続されソースがグランドに接続されゲート電極がフローティング状態であり、上記配線の形成後において上記ソースと上記ドレインとの間に電流が流れないオフ状態である保護用ＮＭＯＳトランジスタとを備えたことを特徴とする半導体集積回路。
【請求項２】
配線は、スパイラルインダクタと、バイポーラトランジスタのベース電極と上記スパイラルインダクタとを接続する第１の部分とを備えたものであることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
配線は、パッドと、バイポーラトランジスタのベース電極と上記パッドとを接続する第１の部分とを備えたものであることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
配線は、スパイラルインダクタと、パッドと、バイポーラトランジスタのベース電極と上記スパイラルインダクタとを接続する第１の部分と、上記スパイラルインダクタと上記パッドとを接続する第２の部分とを備えたものであることを特徴とする請求項１記載の半導体集積回路。
【請求項５】
プラズマエッチングによる配線の形成時における上記配線と保護用ＮＭＯＳトランジスタのドレインとの接続位置が、第１の部分であることを特徴とする請求項４記載の半導体集積回路。
【請求項６】
ＭＯＳトランジスタと、上記ＭＯＳトランジスタのゲート電極に接続された配線と、プラズマエッチングによるパターニングによる上記配線の形成時においてドレインが上記配線に接続されソースがグランドに接続されゲート電極がフローティング状態であり、上記配線の形成後において上記ソースと上記ドレインとの間に電流が流れないオフ状態である保護用ＮＭＯＳトランジスタとを備えたことを特徴とする半導体集積回路。
【請求項７】
配線は、スパイラルインダクタと、ＭＯＳトランジスタのゲート電極と上記スパイラルインダクタとを接続する第１の部分とを備えたものであることを特徴とする請求項１記載の半導体集積回路。
【請求項８】
配線は、パッドと、ＭＯＳトランジスタのゲート電極と上記パッドとを接続する第１の部分とを備えたものであることを特徴とする請求項１記載の半導体集積回路。
【請求項９】
配線は、スパイラルインダクタと、パッドと、ＭＯＳトランジスタのゲート電極と上記スパイラルインダクタとを接続する第１の部分と、上記スパイラルインダクタと上記パッドとを接続する第２の部分とを備えたものであることを特徴とする請求項１記載の半導体集積回路。
【請求項１０】
プラズマエッチングによる配線の形成時における上記配線と保護用ＮＭＯＳトランジスタのドレインとの接続位置が、第１の部分であることを特徴とする請求項９記載の半導体集積回路。
【請求項１１】
バイポーラトランジスタと、上記バイポーラトランジスタのベース電極に接続された配線とを備えた半導体集積回路の製造方法において、
プラズマエッチングによりパターニングして上記配線が形成される導電層を形成する前に、ゲート電極がフローティング状態である保護用ＮＭＯＳトランジスタを製造し、
その後、上記導電層を形成し、上記導電層と上記保護用ＮＭＯＳトランジスタのドレインとを接続し、上記保護用ＮＭＯＳトランジスタのソースとグランドとを接続し、
その後、上記保護用ＮＭＯＳトランジスタのドレインと上記バイポーラトランジスタのベース電極との電気的な接続及び上記保護用ＮＭＯＳトランジスタのソースとグランドとの電気的な接続を保持した状態で、上記導電層をプラズマエッチングによりパターニングして上記配線を形成し、
その後、上記保護用ＮＭＯＳトランジスタを、ソースとドレインとの間に電流が流れないオフ状態とする
ことを特徴とする半導体集積回路の製造方法。
【請求項１２】
ＭＯＳトランジスタと、上記ＭＯＳトランジスタのゲート電極に接続された配線とを備えた半導体集積回路の製造方法において、
プラズマエッチングによりパターニングして上記配線が形成される導電層を形成する前に、ゲート電極がフローティング状態である保護用ＮＭＯＳトランジスタを製造し、
その後、上記導電層を形成し、上記導電層と上記保護用ＮＭＯＳトランジスタのドレインとを接続し、上記保護用ＮＭＯＳトランジスタのソースとグランドとを接続し、
その後、上記保護用ＮＭＯＳトランジスタのドレインと上記ＭＯＳトランジスタのゲート電極との電気的な接続及び上記保護用ＮＭＯＳトランジスタのソースとグランドとの電気的な接続を保持した状態で、上記導電層をプラズマエッチングによりパターニングして上記配線を形成し、
その後、上記保護用ＮＭＯＳトランジスタを、ソースとドレインとの間に電流が流れないオフ状態とする
ことを特徴とする半導体集積回路の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、バイポーラトランジスタやＭＯＳトランジスタと接続する配線（スパイラルインダクタやパッドを備えたものを含む）をプラズマエッチングによりパターニングして形成することに起因する、バイポーラトランジスタやＭＯＳトランジスタの酸化膜の破壊、それに伴うリーク電流が生じにくい半導体集積回路及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路の高集積化が進んでいる。高集積化につれて、半導体集積回路を構成するバイポーラトランジスタのベースとエミッタとの間の距離が小さくなっている。例えば、高周波回路に用いるバイポーラトランジスタでは、ベースとエミッタとの間の距離を小さくすることにより、遮断周波数を高くしている。また、高集積化につれて、半導体集積回路を構成するＭＯＳトランジスタのゲート酸化膜が薄くなっている。
【０００３】
このような半導体集積回路の高集積化を実現するため、バイポーラトランジスタやＭＯＳトランジスタの製造プロセスにおいて、プラズマエッチングを用いている。
【０００４】
プラズマエッチングとは、反応性ガスのグロー放電により生じたプラズマ中のイオンや原子を用いてエッチングを行う方法である。この場合、プラズマの状態は、反応性ガスの種類などのエッチング条件によって決まる。プラズマ中のイオンでのエッチングでは、陰極と陽極との間で反応性ガスのグロー放電により生じたプラズマ中の電子をすばやく両電極に到達させて両電極に負電位を生成させ、この負電位によって、プラズマ中のイオンを加速してウェハに衝撃を与えてエッチングを行う。
【０００５】
なお、プラズマエッチング時には、プラズマの不均一性によってウェハ面上でのプラズマ密度の不均一が生じ、ウェハ面内で局所的に帯電が生じる。また、プラズマエッチングによるパターニング時には、オーバエッチングによってパターンの上部と下部との間に帯電が生じる。
【０００６】
【発明が解決しようとする課題】
従来の半導体集積回路の製造プロセスにおいては以上のようにプラズマエッチングを用いている。
【０００７】
例えば、高周波回路に用いる図１５に示すＤＰＳＡ構造（Ｄｏｕｂｌｅ  Ｐｏｌｙ−Ｓｉ  Ｓｅｌｆ−Ａｌｉｇｎｅｄ）のバイポーラトランジスタでは、ベース電極１３８とエミッタ電極１４２との間の距離を小さくするため、ベース電極１３８とエミッタ電極１４２との間に位置する絶縁酸化膜１４６の膜厚を０．１μｍ〜０．２μｍ程度としている。このため、ベース電極１３８に接続する配線１０３をプラズマエッチングによりパターニングして形成する際に、配線１０３がプラズマからのイオンや電子により帯電し、ベース電極１３８とエミッタ電極１４２との間にこれら電極間に位置する絶縁酸化膜１４６を介して電流が流れる。その結果、製造後のバイポーラトランジスタに、プラズマエッチングに起因する、べース電極１３８とエミッタ電極１４２との間に位置する絶縁酸化膜１４６の破壊、それに伴うベース電極１３８及びエミッタ電極１４２間のリーク電流が生じるという課題があった。図１５には、ベース電極１３８とエミッタ電極１４２との間にこれら電極間に位置する絶縁酸化膜１４６を介して電流が流れる様子を破線で示す矢印で表してる。
【０００８】
同様に、例えば、高集積化に対応する図１６に示すＭＯＳトランジスタでは、ゲート酸化膜１５１の膜厚を１５００ｎｍ程度としている。このため、ゲート電極１５２に接続する配線１０３をプラズマエッチングによりパターニングして形成する際に、配線１０３がプラズマからのイオンや電子により帯電し、ゲート電極１５２と基板１３１との間にゲート酸化膜１５１を介して電流が流れる。その結果、製造後のＭＯＳトランジスタに、プラズマエッチングに起因する、ゲート酸化膜１５１の破壊、それに伴うゲート電極１５２及び基板１３１間のリーク電流が生じるという課題があった。図１６には、ゲート電極１５２と基板１３１との間にゲート酸化膜１５１を介して電流が流れる様子を破線で示す矢印で表している。
【０００９】
この発明は上記のような課題を解決するためになされたもので、製造後のバイポーラトランジスタやＭＯＳトランジスタに、プラズマエッチングに起因する、酸化膜の破壊、それに伴うリーク電流が生じる恐れが小さい半導体集積回路及びその製造方法を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係る半導体集積回路は、バイポーラトランジスタと、バイポーラトランジスタのベース電極に接続された配線と、プラズマエッチングによるパターニングによる配線の形成時においてドレインが配線に接続されソースがグランドに接続されゲート電極がフローティング状態であり、配線の形成後において上記ソースと上記ドレインとの間に電流が流れないオフ状態である保護用ＮＭＯＳトランジスタとを備えたものである。
【００１１】
この発明に係る半導体集積回路は、配線を、スパイラルインダクタと、バイポーラトランジスタのベース電極とスパイラルインダクタとを接続する第１の部分とを備えるようにしたものである。
【００１２】
この発明に係る半導体集積回路は、配線を、パッドと、バイポーラトランジスタのベース電極とパッドとを接続する第１の部分とを備えるようにしたものである。
【００１３】
この発明に係る半導体集積回路は、配線を、スパイラルインダクタと、パッドと、バイポーラトランジスタのベース電極とスパイラルインダクタとを接続する第１の部分と、スパイラルインダクタとパッドとを接続する第２の部分とを備えるようにしたものである。
【００１４】
この発明に係る半導体集積回路は、プラズマエッチングによる配線の形成時における配線と保護用ＮＭＯＳトランジスタのドレインとの接続位置が、第１の部分であるものである。
【００１５】
この発明に係る半導体集積回路は、ＭＯＳトランジスタと、ＭＯＳトランジスタのゲート電極に接続された配線と、プラズマエッチングによるパターニングによる配線の形成時においてドレインが配線に接続されソースがグランドに接続されゲート電極がフローティング状態であり、配線の形成後においてソースとドレインとの間に電流が流れないオフ状態である保護用ＮＭＯＳトランジスタとを備えたものである。
【００１６】
この発明に係る半導体集積回路は、配線を、スパイラルインダクタと、ＭＯＳトランジスタのゲート電極とスパイラルインダクタとを接続する第１の部分とを備えるようにしたものである。
【００１７】
この発明に係る半導体集積回路は、配線を、パッドと、ＭＯＳトランジスタのゲート電極とパッドとを接続する第１の部分とを備えるようにしたものである。
【００１８】
この発明に係る半導体集積回路は、配線を、スパイラルインダクタと、パッドと、ＭＯＳトランジスタのゲート電極とスパイラルインダクタとを接続する第１の部分と、スパイラルインダクタとパッドとを接続する第２の部分とを備えるようにしたものである。
【００１９】
この発明に係る半導体集積回路は、プラズマエッチングによる配線の形成時における配線と保護用ＮＭＯＳトランジスタのドレインとの接続位置が、第１の部分であるものである。
【００２０】
この発明に係る半導体集積回路の製造方法は、プラズマエッチングによりパターニングして配線が形成される導電層を形成する前に、ゲート電極がフローティング状態である保護用ＮＭＯＳトランジスタを製造し、その後、導電層を形成し、導電層と保護用ＮＭＯＳトランジスタのドレインとを接続し、保護用ＮＭＯＳトランジスタのソースとグランドとを接続し、その後、保護用ＮＭＯＳトランジスタのドレインとバイポーラトランジスタのベース電極との電気的な接続及び保護用ＮＭＯＳトランジスタのソースとグランドとの電気的な接続を保持した状態で、導電層をプラズマエッチングによりパターニングして配線を形成し、その後、保護用ＮＭＯＳトランジスタを、ソースとドレインとの間に電流が流れないオフ状態とするものである。
【００２１】
この発明に係る半導体集積回路の製造方法は、プラズマエッチングによりパターニングして配線が形成される導電層を形成する前に、ゲート電極がフローティング状態である保護用ＮＭＯＳトランジスタを製造し、その後、導電層を形成し、導電層と保護用ＮＭＯＳトランジスタのドレインとを接続し、保護用ＮＭＯＳトランジスタのソースとグランドとを接続し、その後、保護用ＮＭＯＳトランジスタのドレインとＭＯＳトランジスタのゲート電極との電気的な接続及び保護用ＮＭＯＳトランジスタのソースとグランドとの電気的な接続を保持した状態で、導電層をプラズマエッチングによりパターニングして配線を形成し、その後、保護用ＮＭＯＳトランジスタを、ソースとドレインとの間に電流が流れないオフ状態とするものである。
【００２２】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による半導体集積回路を示す模式的な構成図である。図１において、１は半導体集積回路、２はバイポーラトランジスタ及びＭＯＳトランジスタが形成されているトランジスタ領域、３はトランジスタ領域２に形成されているバイポーラトランジスタのベース電極あるいはＭＯＳトランジスタのゲート電極に接続されたアルミニウムから成る第１の配線（配線）、４はドレインが第１の配線３に接続され、ソースがグランドに接続され、ゲート電極がプラズマエッチングによるパターニングによる第１の配線３の形成時においてフローティング状態（どこにも接続されていない状態）であり第１の配線３の形成後においてグランドに接続された保護用ＮＭＯＳトランジスタである。
【００２３】
保護用ＮＭＯＳトランジスタ４は、プラズマエッチングによるパターニングによる第１の配線３の形成時において、ゲートがフローティング状態であるため、ソース及びドレイン間に電流が流れるオン状態となっている。このため、第１の配線３をプラズマエッチングによりパターニングして形成する際に、第１の配線３がプラズマからのイオンや電子により帯電したときでも、電流が酸化膜を介して流れずに、保護用ＮＭＯＳトランジスタ４のソース及びドレイン間に流れることとなる。その結果、製造後のバイポーラトランジスタやＭＯＳトランジスタに、プラズマエッチングに起因する、酸化膜の破壊、それに伴うリーク電流が生じる恐れが小さい。一方、保護用ＮＭＯＳトランジスタ４は、第１の配線３の形成後において、ゲートがグランドに接続されているため、ソース及びドレイン間に電流が流れないオフ状態となっている。このため、トランジスタ領域２に形成されているトランジスタにより構成される回路の動作時に、電流が保護用ＮＭＯＳトランジスタ４のソース及びドレイン間に流れない。その結果、保護用ＮＭＯＳトランジスタ４がトランジスタ領域２に形成されているトランジスタにより構成される回路に悪影響を及ぼすことはない。
【００２４】
図２は第１の配線に接続している保護用ＮＭＯＳトランジスタを示す概略的な構成図である。図２（Ａ）はプラズマエッチングによるパターニングによる第１の配線３の形成時におけるオン状態の保護用ＮＭＯＳトランジスタ４の状態を示し、図２（Ｂ）は第１の配線３の形成後におけるオフ状態の保護用ＮＭＯＳトランジスタ４の状態を示している。図２において、１１はｐ型基板、１２はｎ型エピタキシャル層、１３はｎウェル、１４はｐウェル、１５はフィールド酸化膜、１６はゲート酸化膜、１７はｎ型不純物がドープされたポリシリコンから成るゲート電極、１８はゲート電極１７の側壁に形成された側壁酸化膜、１９はｎ- 型拡散層１９ａとｎ+ 型拡散層１９ｂとから成るソース、２０はｎ- 型拡散層２０ａとｎ+ 型拡散層２０ｂとから成るドレイン、２１はｐ+ 型コンタクト層、２２はｐ型基板１１とｐウェル１４とを接続するｐ型拡散層、２３はソース１９とｐ+ 型コンタクト層２１とを接続するアルミニウムから成る第２の配線、２４はドレイン２０と第１の配線（図示せず）とを接続するアルミニウムから成る第３の配線、２５はゲート電極１７と第２の配線２３とを接続するアルミニウムから成る第４の配線、２６は絶縁酸化膜である。例えば、この保護用ＮＭＯＳトランジスタ４のゲート長は０．８μｍであり、ゲート幅は２μｍである。
【００２５】
図３はベース電極に第１の配線が接続しているＤＰＳＡ構造のｎｐｎトランジスタを示す概略的な構成図である。図３において、３０はｎｐｎトランジスタ（バイポーラトランジスタ）、３１はｐ型基板、３２はｎ+ 型埋め込み層、３３はｐ+ 型埋め込み層、３４はｎ型エピタキシャル層、３５はコレクタとして機能するｎウェル、３６はｐウェル、３７はフィールド酸化膜、３８はｐ型不純物がドープされたポリシリコンから成るベース電極、３９はベース電極３８と同一工程で形成されたｐ型不純物がドープされたポリシリコン膜、４０はｐ+ 型拡散層４０ａとｐ型拡散層４０ｂとから成るベース、４１はｎ+ 型拡散層から成るコンタクト層、４２はｎ型不純物がドープされたポリシリコンから成るエミッタ電極、４３はｎ+ 型拡散層から成るエミッタ、４４はコンタクト層４１に接続したアルミニウムから成るコレクタ電極、４５はエミッタ電極４２に接続したアルミニウムから成る第５の配線、４６は絶縁酸化膜である。また、３はベース電極３８に接続したアルミニウムから成る第１の配線である。ＤＰＳＡ構造のバイポーラトランジスタとは、エミッタ電極となるポリシリコンと、ベース電極となるポリシリコンとが、異なる層に形成されている構造のものである。
【００２６】
図４はゲート電極に第１の配線が接続しているＮＭＯＳトランジスタを示す概略的な構成図である。図４において、５０はＮＭＯＳトランジスタ（ＭＯＳトランジスタ）、５１はゲート酸化膜、５２はｎ型不純物がドープされたポリシリコンから成るゲート電極である。また、３１はｐ型基板、３３はｐ+ 型埋め込み層、３４はｎ型エピタキシャル層、３６はｐウェル、３７はフィールド酸化膜、４６は絶縁酸化膜である。また、３はゲート電極５２に接続したアルミニウムから成る第１の配線である。例えば、このＮＭＯＳトランジスタ５０のゲート長は０．８μｍであり、ゲート幅は４μｍである。
【００２７】
図３に示すｎｐｎトランジスタ３０のベース電極３８に接続する第１の配線３に、図２に示す保護用ＮＭＯＳトランジスタ４を接続した場合、第１の配線３をプラズマエッチングによりパターニングして形成する際に、第１の配線３がプラズマからのイオンや電子により帯電したときでも、電流がベース電極３８とエミッタ電極４２との間に位置する絶縁酸化膜４６を介して流れずに、保護用ＮＭＯＳトランジスタ４のソース１９及びドレイン２０間に流れることとなる。従って、製造後のｎｐｎトランジスタ３０に、プラズマエッチングに起因する、ベース電極３８とエミッタ電極４２との間に位置する絶縁酸化膜４６の破壊、それに伴うベース電極３８及びエミッタ電極４２間のリーク電流が生じることはない。その結果、図５に示すように、保護用ＮＭＯＳトランジスタ４を接続した場合（曲線ａ）には、保護用ＮＭＯＳトランジスタ４を接続しなかった場合（曲線ｂ）に比べて、電流増幅率ＨFEが大きくなる。図５の縦軸は電流増幅率ＨFE、横軸はコレクタ電流Ｉc である。
【００２８】
図４に示すＮＭＯＳトランジスタ５０のゲート電極５２に接続する第１の配線３に、図２に示す保護用ＮＭＯＳトランジスタ４を接続した場合、第１の配線３をプラズマエッチングによりパターニングして形成する際に、第１の配線３がプラズマからのイオンや電子により帯電したときでも、電流がゲート酸化膜５１を介して流れずに、保護用ＮＭＯＳトランジスタ４のソース１９及びドレイン２０間に流れることとなる。従って、製造後のＮＭＯＳトランジスタ５０に、プラズマエッチングに起因する、ゲート酸化膜５１の破壊、それに伴うゲート電極５２及びｐ型基板３１間のリーク電流が生じることはない。その結果、図６に示すように、保護用ＮＭＯＳトランジスタ４を接続した場合（曲線ｃ）には、保護用ＮＭＯＳトランジスタ４を接続しなかった場合（曲線ｄ）に比べて、しきい値電圧が小さくなる。図６の縦軸はドレイン電流Ｉd 、横軸はゲート・ソース間電圧Ｖgsである。なお、しきい値電圧は、ドレイン電流Ｉd が０のときのゲート・ソース間電圧Ｖgsの値である。
【００２９】
次に半導体集積回路であるバイＣＭＯＳ回路の製造方法について説明する。図７〜図１０はバイＣＭＯＳ回路の概略的な製造工程図である。
【００３０】
先ず、図７（Ａ）に示すように、ｐ型基板３１にｎウェル３５、ｐウェル３６を形成する。なお、図７（Ａ）において、３２はｎ+ 型埋め込み層、３３はｐ+ 型埋め込み層、３４はｎ型エピタキシャル層、６１はｎ+ 型拡散層である。また、図７中のＡはｎｐｎトランジスタ製造領域を示し、ＢはＮＭＯＳトランジスタ製造領域を示し、ＣはＰＭＯＳトランジスタ製造領域を示している。
【００３１】
その後、図７（Ｂ）に示すように、フィールド酸化膜３７を形成する。さらに、ｎｐｎトランジスタ製造領域Ａにおいて、コレクタ電極が接続するコンタクト層として機能するｎ+ 型拡散層６１を形成する。
【００３２】
その後、図８（Ａ）に示すように、ｎｐｎトランジスタ製造領域Ａにおいて、ベース電極として機能するｐ型不純物がドープされたポリシリコン膜６２を形成する。さらに、ｎｐｎトランジスタ製造領域Ａにおいて、熱拡散により、ベースとして機能するｐ+ 型拡散層４０ａを形成する。
【００３３】
その後、図８（Ｂ）に示すように、ＮＭＯＳトランジスタ製造領域Ｂにおいて、ゲート酸化膜５１、ｎ型不純物がドープされたポリシリコンから成るゲート電極５２を形成し、ＰＭＯＳトランジスタ製造領域Ｃにおいて、ゲート酸化膜６３、ｐ型不純物がドープされたポリシリコンから成るゲート電極６４を形成する。さらに、ＮＭＯＳトランジスタ製造領域Ｂにおいて、側壁酸化膜６５、ソース，ドレインとして機能するｎ- 型拡散層６６ａ及びｎ+ 型拡散層６６ｂを形成し、ＰＭＯＳトランジスタ製造領域Ｃにおいて、側壁酸化膜６７、ソース，ドレインとして機能するｐ+ 型拡散層６８を形成する。
【００３４】
その後、図９（Ａ）に示すように、各領域Ａ〜Ｃにわたって、第１の絶縁酸化膜６９を形成する。さらに、ｎｐｎトランジスタ製造領域Ａにおいて、第１の絶縁酸化膜６９及びポリシリコン膜６２を貫通する開口部を形成し、その開口部からｎウェル３５中にｐ型不純物を拡散させ、ベースとして機能するｐ型拡散層４０ｂを形成する。そして、開口部の側壁に側壁酸化膜として第２の絶縁酸化膜７０を形成する。
【００３５】
その後、図９（Ｂ）に示すように、ｎｐｎトランジスタ製造領域Ａにおいて、第２の絶縁酸化膜７０を形成後に得られる開口部からｐ型拡散層４０ｂ中にｎ型不純物を拡散させ、エミッタとして機能するｎ+ 型拡散層７１を形成する。さらに、ｎｐｎトランジスタ製造領域Ａにおいて、ｎ型不純物がドープされたポリシリコンから成るエミッタ電極４２を形成する。
【００３６】
その後、図１０に示すように、各領域Ａ〜Ｃにわたって、第３の絶縁酸化膜７２を形成する。さらに、ｎｐｎトランジスタ製造領域Ａにおいて、第１の絶縁酸化膜６９及び第３の絶縁酸化膜７２を貫通する開口部を形成し、ベース電極として機能するポリシリコン膜６２に接続するアルミニウムから成る第１の配線３及びコンタクト層として機能するｎ+ 型拡散層６１に接続するアルミニウムから成るコレクタ電極４４を形成する。また、ｎｐｎトランジスタ製造領域Ａにおいて、第３の絶縁酸化膜７２を貫通する開口部を形成し、エミッタ電極４２に接続するアルミニウムから成る第５の配線４５を形成する。また、ＮＭＯＳトランジスタ製造領域Ｂにおいて、第１の絶縁酸化膜６９及び第３の絶縁酸化膜７２を貫通する開口部を形成し、ソース，ドレインとして機能するｎ+ 型拡散層６６ｂに接続するアルミニウムから成る第６の配線７３及びゲート電極５２に接続するアルミニウムから成る第１の配線（図示せず）を形成する。また、ＰＭＯＳトランジスタ製造領域Ｃにおいて、第１の絶縁酸化膜６９及び第３の絶縁酸化膜７２を貫通する開口部を形成し、ソース，ドレインとして機能するｐ+ 型拡散層６８に接続するアルミニウムから成る第７の配線７４及びゲート電極６４に接続するアルミニウムから成る第１の配線（図示せず）を形成する。第１の配線３、コレクタ電極４４、第５の配線４５、第６の配線７３、第７の配線７４は、各領域Ａ〜Ｃにわたってアルミニウム膜（導電層）を形成し、このアルミニウム膜をプラズマエッチングによりパターニングして形成する。
【００３７】
ここまでの工程で、図３に示すｎｐｎトランジスタ３０及び図４に示すＮＭＯＳトランジスタ５０を備えたバイＣＭＯＳ回路が製造される。また、図２（Ａ）に示す保護用ＮＭＯＳトランジスタ４も図７〜図１０に示す工程において同時に形成される。
【００３８】
このようにバイＣＭＯＳ回路を製造した場合、アルミニウム膜を形成したとき、アルミニウム膜と、図２に示す保護用ＮＭＯＳトランジスタ４のドレイン２０とが接続し、図２に示す保護用ＮＭＯＳトランジスタ４のソース１９とｐ+ 型コンタクト層２１とが接続する。そして、アルミニウム膜をプラズマエッチングによりパターニングするとき、図２に示す保護用ＮＭＯＳトランジスタ４のドレイン２０と、図３に示すｎｐｎトランジスタ３０のベース電極３８及び図４に示すＮＭＯＳトランジスタ５０のゲート電極５２との電気的な接続、並びに図２に示す保護用ＮＭＯＳトランジスタ４のソース１９とｐ+ 型コンタクト層２１との電気的な接続が保持されている。
【００３９】
プラズマエッチング終了後、図２（Ｂ）に示すように、保護用ＮＭＯＳトランジスタ４のゲート電極１７と第２の配線２３とを第４の配線２５により接続する。ただし、実施の形態２及び実施の形態３で示すように、第１の配線３がスパイラルインダクタやパッドを備えたものである場合には、最終工程において、第４の配線２５を形成する。
【００４０】
以上のように、この実施の形態１によれば、バイポーラトランジスタのベース電極あるいはＭＯＳトランジスタのゲート電極に接続する第１の配線３に、保護用ＮＭＯＳトランジスタ４を接続した。このため、第１の配線３をプラズマエッチングによりパターニングして形成する際に、第１の配線３がプラズマからのイオンや電子により帯電したときでも、電流がベース電極３８とエミッタ電極４２との間に位置する絶縁酸化膜４６やゲート酸化膜５１を介して流れずに、保護用ＮＭＯＳトランジスタ４のソース１９及びドレイン２０間に流れることとなる。従って、製造後のｎｐｎトランジスタ３０に、プラズマエッチングに起因する、ベース電極３８とエミッタ電極４２との間に位置する絶縁酸化膜４６の破壊、それに伴うベース電極３８及びエミッタ電極４２間のリーク電流が生じることはない。その結果、保護用ＮＭＯＳトランジスタ４を接続しなかった場合に比べて、電流増幅率が大きくなる効果がある。同様に、製造後のＮＭＯＳトランジスタ５０に、プラズマエッチングに起因する、ゲート酸化膜５１の破壊、それに伴うゲート電極５２及びｐ型基板３１間のリーク電流が生じることはない。その結果、保護用ＮＭＯＳトランジスタ４を接続しなかった場合に比べて、しきい値電圧が小さくなる効果がある。
【００４１】
なお、図１１に示すように、ＤＰＳＡ構造のｎｐｎトランジスタでは、ベース電極に接続する配線に保護用ＮＭＯＳトランジスタを接続しなかった場合（曲線ｅ）、ウェハの表面に垂直な方向から見たときの、ベース電極に接続する配線の面積Ｘとベースの面積Ｙとの比Ｘ／Ｙが大きいほど、歩留まりが小さくなるが、ベース電極に接続する配線に保護用ＮＭＯＳトランジスタ４を接続した場合（曲線ｆ）には、Ｘ／Ｙの値に関係なく、歩留まりが１００％となる。図１１の縦軸は歩留まり、横軸はＸ／Ｙである。
【００４２】
実施の形態２．
図１２はこの発明の実施の形態２による半導体集積回路を示す模式的な構成図である。図１２において、３ａはスパイラルインダクタ、３ｂはトランジスタ領域２に形成されているバイポーラトランジスタのベース電極あるいはＭＯＳトランジスタのゲート電極とスパイラルインダクタ３ａとを接続する第１の部分である。その他の構成要素は、図１に同一符号を付して示すものと同一あるいは同等である。
【００４３】
図１２に示すように、実施の形態２では、第１の配線３をスパイラルインダクタ３ａと、バイポーラトランジスタのベース電極あるいはＭＯＳトランジスタのゲート電極とスパイラルインダクタ３ａとを接続する第１の部分３ｂとにより構成した。保護用ＮＭＯＳトランジスタ４は第１の部分３ｂに接続した。
このように、第１の配線３を構成した場合でも、実施の形態１と同様の効果を得ることができる。
【００４４】
実施の形態３．
図１３はこの発明の実施の形態３による半導体集積回路を示す模式的な構成図である。図１３において、３ｃはパッド、３ｂはトランジスタ領域２に形成されているバイポーラトランジスタのベース電極あるいはＭＯＳトランジスタのゲート電極とパッド３ｃとを接続する第１の部分である。その他の構成要素は、図１に同一符号を付して示すものと同一あるいは同等である。
【００４５】
図１３に示すように、実施の形態３では、第１の配線３をパッド３ｃと、バイポーラトランジスタのベース電極あるいはＭＯＳトランジスタのゲート電極とパッド３ｃとを接続する第１の部分３ｂとにより構成した。保護用ＮＭＯＳトランジスタ４は第１の部分３ｂに接続した。
【００４６】
このように、第１の配線３を構成した場合でも、実施の形態１と同様の効果を得ることができる。
【００４７】
実施の形態４．
図１４はこの発明の実施の形態４による半導体集積回路を示す模式的な構成図である。図１４において、３ａはスパイラルインダクタ、３ｃはパッド、３ｂはトランジスタ領域２に形成されているバイポーラトランジスタのベース電極あるいはＭＯＳトランジスタのゲート電極とスパイラルインダクタ３ａとを接続する第１の部分、３ｄはスパイラルインダクタ３ａとパッド３ｃとを接続する第２の部分である。その他の構成要素は、図１に同一符号を付して示すものと同一あるいは同等である。
【００４８】
図１４に示すように、実施の形態４では、第１の配線３をスパイラルインダクタ３ａと、パッド３ｃと、バイポーラトランジスタのベース電極あるいはＭＯＳトランジスタのゲート電極とスパイラルインダクタ３ａとを接続する第１の部分３ｂと、スパイラルインダクタ３ａとパッド３ｃとを接続する第２の部分３ｄとにより構成した。保護用ＮＭＯＳトランジスタ４は第１の部分３ｂに接続した。
【００４９】
このように、第１の配線３を構成した場合でも、実施の形態１と同様の効果を得ることができる。
【００５０】
また、第１の配線３の形成後、パッド３ｃにリード線を接続するため、保護用ＮＭＯＳトランジスタ４を第２の部分３ｄに接続する場合には、パッド３ｃに近いため、パッド３ｃにリード線を接続するときの衝撃により、オフ状態の保護用ＮＭＯＳトランジスタ４がオン状態となる恐れがある。しかし、実施の形態４では、保護用ＮＭＯＳトランジスタ４を第１の部分３ｂに接続したので、そのような恐れが小さい。
【００５１】
【発明の効果】
以上のように、この発明によれば、半導体集積回路を、バイポーラトランジスタと、バイポーラトランジスタのベース電極に接続された配線と、プラズマエッチングによるパターニングによる配線の形成時においてドレインが配線に接続されソースがグランドに接続されゲート電極がフローティング状態であり、配線の形成後においてソースとドレインとの間に電流が流れないオフ状態である保護用ＮＭＯＳトランジスタとを備えるように構成したので、製造後のバイポーラトランジスタに、プラズマエッチングに起因する、ベース電極とエミッタ電極との間に位置する絶縁酸化膜の破壊、それに伴うベース電極及びエミッタ電極間のリーク電流が生じる恐れを小さくできる効果がある。
【００５２】
この発明によれば、配線を、スパイラルインダクタと、パッドと、バイポーラトランジスタのベース電極とスパイラルインダクタとを接続する第１の部分と、スパイラルインダクタとパッドとを接続する第２の部分とを備えるものとし、プラズマエッチングによる配線の形成時における配線と保護用ＮＭＯＳトランジスタのドレインとの接続位置が第１の部分であるように構成したので、配線の形成後、パッドにリード端子を接続する場合でも、パッドにリード線を接続するときの衝撃により、オフ状態の保護用ＮＭＯＳトランジスタがオン状態となる恐れを小さくできる効果がある。
【００５３】
この発明によれば、半導体集積回路を、ＭＯＳトランジスタと、ＭＯＳトランジスタのゲート電極に接続された配線と、プラズマエッチングによるパターニングによる配線の形成時においてドレインが配線に接続されソースがグランドに接続されゲート電極がフローティング状態であり、配線の形成後においてソースとドレインとの間に電流が流れないオフ状態である保護用ＮＭＯＳトランジスタとを備えるように構成したので、製造後のＭＯＳトランジスタに、プラズマエッチングに起因する、ゲート酸化膜の破壊、それに伴うゲート電極及び基板間のリーク電流が生じる恐れを小さくできる効果がある。
【００５４】
この発明によれば、配線を、スパイラルインダクタと、ＭＯＳトランジスタのゲート電極とスパイラルインダクタとを接続する第１の部分とを備えるものとし、プラズマエッチングによる配線の形成時における配線と保護用ＮＭＯＳトランジスタのドレインとの接続位置が第１の部分であるように構成したので、配線の形成後、パッドにリード端子を接続する場合でも、パッドにリード線を接続するときの衝撃により、オフ状態の保護用ＮＭＯＳトランジスタがオン状態となる恐れを小さくできる効果がある。
【００５５】
この発明によれば、半導体集積回路を、プラズマエッチングによりパターニングして配線が形成される導電層を形成する前に、ゲート電極がフローティング状態である保護用ＮＭＯＳトランジスタを製造し、その後、導電層を形成し、導電層と保護用ＮＭＯＳトランジスタのドレインとを接続し、保護用ＮＭＯＳトランジスタのソースとグランドとを接続し、その後、保護用ＮＭＯＳトランジスタのドレインとバイポーラトランジスタのベース電極との電気的な接続及び保護用ＮＭＯＳトランジスタのソースとグランドとの電気的な接続を保持した状態で、導電層をプラズマエッチングによりパターニングして配線を形成し、その後、保護用ＮＭＯＳトランジスタを、ソースとドレインとの間に電流が流れないオフ状態とすることにより製造するので、製造後のバイポーラトランジスタに、プラズマエッチングに起因する、ベース電極とエミッタ電極との間に位置する絶縁酸化膜の破壊、それに伴うベース電極及びエミッタ電極間のリーク電流が生じる恐れが小さい半導体集積回路を製造することができる効果がある。
【００５６】
この発明によれば、半導体集積回路を、プラズマエッチングによりパターニングして配線が形成される導電層を形成する前に、ゲート電極がフローティング状態である保護用ＮＭＯＳトランジスタを製造し、その後、導電層を形成し、導電層と上記保護用ＮＭＯＳトランジスタのドレインとを接続し、保護用ＮＭＯＳトランジスタのソースとグランドとを接続し、その後、保護用ＮＭＯＳトランジスタのドレインとＭＯＳトランジスタのゲート電極との電気的な接続及び保護用ＮＭＯＳトランジスタのソースとグランドとの電気的な接続を保持した状態で、導電層をプラズマエッチングによりパターニングして配線を形成し、その後、保護用ＮＭＯＳトランジスタを、ソースとドレインとの間に電流が流れないオフ状態とすることにより製造するので、製造後のＭＯＳトランジスタに、プラズマエッチングに起因する、ゲート酸化膜の破壊、それに伴うゲート電極及び基板間のリーク電流が生じる恐れが小さい半導体集積回路を製造することができる効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による半導体集積回路を示す模式的な構成図である。
【図２】  この発明の実施の形態１による半導体集積回路を構成する保護用ＮＭＯＳトランジスタを示す概略的な構成図である。
【図３】  この発明の実施の形態１による半導体集積回路のトランジスタ領域に形成されているｎｐｎトランジスタを示す概略的な構成図である。
【図４】  この発明の実施の形態１による半導体集積回路のトランジスタ領域に形成されているＮＭＯＳトランジスタを示す概略的な構成図である。
【図５】  ｎｐｎトランジスタにおける、電流増幅率とコレクタ電流との関係を示す特性図である。
【図６】  ＮＭＯＳトランジスタにおける、ドレイン電流とゲート・ソース間電圧との関係を示す特性図である。
【図７】  この発明の実施の形態１による半導体集積回路の製造工程図である（その１）。
【図８】  この発明の実施の形態１による半導体集積回路の製造工程図である（その２）。
【図９】  この発明の実施の形態１による半導体集積回路の製造工程図である（その３）。
【図１０】  この発明の実施の形態１による半導体集積回路の製造工程図である（その４）。
【図１１】  ｎｐｎトランジスタにおける、歩留まりと、べース電極に接続する配線の面積とベースの面積との比の関係を示す特性図である。
【図１２】  この発明の実施の形態２による半導体集積回路を示す模式的な構成図である。
【図１３】  この発明の実施の形態３による半導体集積回路を示す模式的な構成図である。
【図１４】  この発明の実施の形態４による半導体集積回路を示す模式的な構成図である。
【図１５】  ＤＰＳＡ構造のバイポーラトランジスタの構成図である。
【図１６】  ＭＯＳトランジスタの構成図である。
【符号の説明】
３  第１の配線（配線）、３ａ  スパイラルインダクタ、３ｂ  第１の部分、３ｃ  パッド、３ｄ  第２の部分、４  保護用ＮＭＯＳトランジスタ、１７，５２  ゲート電極、１９  ソース、２０  ドレイン、３０  ｎｐｎトランジスタ（バイポーラトランジスタ）、３８  ベース電極、５０  ＮＭＯＳトランジスタ（ＭＯＳトランジスタ）。
【図１】
0003683398.tif 000002
【図２】
0003683398.tif 000003
【図３】
0003683398.tif 000004
【図４】
0003683398.tif 000005
【図５】
0003683398.tif 000006
【図６】
0003683398.tif 000007
【図７】
0003683398.tif 000008
【図８】
0003683398.tif 000009
【図９】
0003683398.tif 000010
【図１０】
0003683398.tif 000011
【図１１】
0003683398.tif 000012
【図１２】
0003683398.tif 000013
【図１３】
0003683398.tif 000014
【図１４】
0003683398.tif 000015
【図１５】
0003683398.tif 000016
【図１６】
0003683398.tif 000017