(57)【特許請求の範囲】
【請求項１】
複数のメモリセルが設けられアドレス信号に応じた前記メモリセルを選択可能とする複数のメモリバンク手段と、リファレンスセルからのリファレンス電圧が出力されるリファレンスビット線と、前記メモリセルからの読み出し電圧が出力されるメモリビット線および前記リファレンスビット線がそれぞれ各入力端にそれぞれ接続され、該各入力端の入力電圧を比較して増幅出力する比較増幅手段と、前記アドレス信号により選択された前記メモリバンク手段と略同一の負荷容量の負荷容量手段を前記リファレンスビット線に結合可能とする負荷容量調整手段とを備えた半導体記憶装置。
【請求項２】
前記負荷容量調整手段は、複数の負荷容量手段と、該複数の負荷容量手段の少なくとも何れかを前記リファレンスビット線に結合可能とする複数の第１スイッチ手段とを有する請求項１記載の半導体記憶装置。
【請求項３】
前記第１スイッチ手段は、アドレス信号に応じてメモリバンク手段を選択するためのバンク選択信号が入力されるバンク選択信号線が制御端に接続され、選択されたメモリバンク手段が結合されたメモリビット線の容量に等しい容量を有する負荷容量手段を前記リファレンスビット線に結合させるようにした請求項２記載の半導体記憶装置。
【請求項４】
前記負荷容量調整手段は、アドレス信号に応じてメモリバンク手段を選択するバンク選択信号が入力されて、前記複数の第１スイッチ手段を切換え制御する論理回路を有し、
前記第１スイッチ手段は、前記論理回路の論理出力端が制御端に接続され、選択されたメモリバンク手段が結合されたメモリビット線の容量に等しい容量を有する負荷容量手段を前記リファレンスビット線に結合させるようにした請求項２記載の半導体記憶装置。
【請求項５】
前記複数のメモリバンク手段は、複数のメモリセルアレイが複数の領域に分割された一または複数の領域を含む少なくとも第１メモリバンク手段および第２メモリバンク手段を有し、前記負荷容量手段は、前記領域毎の複数のメモリセルアレイが結合したときのメモリビット線の容量に等しい容量をそれぞれ有し、これら複数の負荷容量手段の一方電極が共通に接地され、前記複数の負荷容量手段の他方電極間にそれぞれ介装された複数の第２スイッチ手段を有し、
前記複数の第２スイッチ手段による接続および遮断によって、前記第１メモリバンク手段に含まれるメモリセルアレイが結合したメモリビット線の容量に等しい負荷容量と、前記第２メモリバンク手段に含まれるメモリセルアレイが結合したメモリビット線の容量に等しい負荷容量とに分離することにより、前記第１メモリバンク手段が結合したメモリビット線の容量に等しい負荷容量と、前記第２メモリバンク手段が結合したメモリビット線の容量に等しい負荷容量とを形成する構成とした請求項１記載の半導体記憶装置。
【請求項６】
前記複数の負荷容量手段の両端に設けられた各負荷容量手段の他方電極にそれぞれ、バンク選択用のバンク選択信号によって制御される第３スイッチ手段の一端がそれぞれ接続され、前記両第３スイッチ手段の他端はリファレンスビット線に接続されている請求項５記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルから読み出されたデータと基準レベルとを比較して増幅することによりデータの読み出しを行う例えばマスクＲＯＭ，ＥＰＲＯＭ、フラッシュメモリおよび強誘電体メモリなどの半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、この種の半導体記憶装置は、設定した基準電圧レベルとメモリセルからのデータ電圧レベルを比較して増幅することでメモリデータを読み出すものであり、この半導体記憶装置の一般的な構成例を図６に示している。
【０００３】
図６は、従来の半導体記憶装置の回路構成例を示すブロック図である。図６において、半導体記憶装置１００は、複数のメモリセルＭＣを持つメモリセルアレイ１１０と、アドレス信号により選択されたワード線Ｗに信号を出力するロウデコーダ１２０と、アドレス信号により選択されたカラム選択信号線Ｂａに信号出力することによってビット線を選択するカラムデコーダ１３０とを有している。
【０００４】
メモリセルアレイ１１０は、ＭＯＳトランジスタからなるメモリセルＭＣが行方向および列方向にそれぞれｎ個づつ、マトリクス状に２次元配列されて構成されている。同一行のｎ個のメモリセルＭＣのコントロールゲートＧが共通接続されて各ワード線Ｗ（Ｗ０・・Ｗｎ）を構成している。つまり、０番目の行方向のメモリセルＭＣ０００，・・，ＭＣ０ｎ０〜ｎ番目の行方向のメモリセルＭＣ００ｎ，・・，ＭＣ０ｎｎはそれぞれ各行方向毎に一括して、メモリセルＭＣのコントロールゲートＧがワード線Ｗ０，・・・，Ｗｎにそれぞれ接続されている。また、同一列のｎ個のメモリセルＭＣのドレインＤが共通接続されてビット線Ｂ００・・Ｂ０ｎを構成している。さらに、マトリクスを構成する列方向毎の全てのメモリセルＭＣのソースＳも共通接続されて接地されている。
【０００５】
ロウデコーダ１２０は、その各出力端がそれぞれメモリセルアレイ１１０の各ワード線Ｗ０・・Ｗｎにそれぞれ接続され、入力アドレス信号の行選択信号値に応じて、所定のワード線Ｗにワード線選択信号を出力するものである。
【０００６】
カラムデコーダ１３０は、アドレス信号が入力されるカラムプリデコーダ１３１と、カラムプリデコーダ１３１からのカラム選択信号によってオンする各スイッチ回路を構成するスイッチトランジスタＳ００，・・Ｓ０ｎとを有している。
【０００７】
カラムプリデコーダ１３１は、メモリセルアレイ１１０に対するデータ読み出し時に、入力アドレス信号の列選択信号値に応じてデコードしたカラム選択信号をカラム選択信号線Ｂａ０，・・Ｂａｎの何れかに出力するようになっている。
【０００８】
スイッチトランジスタＳ００，・・Ｓ０ｎはそれぞれ、メモリセルアレイ１１０の出力ビット線Ｂ００，・・Ｂ０ｎにそれぞれ介装されており、カラムプリデコーダ１３１からのカラム選択信号をゲートで受け、これによって選択されたビット線Ｂ００，・・Ｂ０ｎの何れかを出力側に接続するものである。
【０００９】
また、半導体記憶装置１００は、リファレンスビット線ＢＢｒの抵抗値を調整するためのスイッチ回路１４０と、基準電圧レベルを設定可能とするリファレンス回路１５０と、設定した基準電圧レベルとメモリセルＭＣからのデータ電圧レベルとを比較して増幅することによりメモリデータを出力可能とするセンスブロック１６０と、センスブロック１６０の出力を外部出力する出力回路１７０とを有している。
【００１０】
スイッチ回路１４０は、スイッチトランジスタＳｒｅｆで構成されており、メモリビット線Ｂ（ＢＢ０、Ｂ００，・・，Ｂ０ｎ）とリファレンスビット線ＢＢｒとの抵抗値が等しくなるようにスイッチトランジスタＳｒｅｆのオン抵抗が制御されるようになっている。つまり、そのスイッチトランジスタＳｒｅｆのゲートにはカラム選択信号線Ｂａ０、・・Ｂａｎへのアクティブ電圧と同電圧値を入力することによって、カラムデコーダ１３０内の選択されたスイッチトランジスタＳ００、・・Ｓ０ｎの各オン抵抗値とスイッチトランジスタＳｒｅｆのオン抵抗値とを等しくするようにしている。
【００１１】
リファレンス回路１５０は、読み出し制御信号が入力されるＷｒｅｆ制御回路１５１と、コントロールゲートＧがワード線Ｗｒｅｆに接続され、ドレインＤがリファレンスビット線ＢＢｒに接続され、ソースが接地されているリファレンスセルＴｒｅｆとを有している。
【００１２】
センスブロック１６０は、メモリビット線ＢＢ０にスイッチ１６１を介して接続されるプリチャージ回路１６２と、メモリビット線ＢＢ０に接続されるバイアス回路Ｂｉａｓ０と、リファレンスビット線ＢＢｒにスイッチ１６３を介して接続されるプリチャージ回路１６４と、リファレンスビット線ＢＢｒに接続されるバイアス回路Ｂｉａｓｒと、バイアス回路Ｂｉａｓ０の出力端が一方入力端Ｂ０に接続されると共に、バイアス回路Ｂｉａｓｒの出力端が他方入力端Ｂｒに接続されるセンスアンプＳＡとを有しており、センスアンプＳＡは、データ読み出し時に、メモリビット線ＢＢ０のデータ電圧をセンスし、それを増幅して外部にデータ出力するようになっている。
【００１３】
プリチャージ回路１６２は、スイッチトランジスタＳ００〜Ｓ０ｎによって選択されたビット線の浮遊容量（または寄生容量）を高速に充電させるためにプリチャージ動作をし、充電が完了したらスイッチ１６１をオフしてプリチャージ動作を止めるようになっている。なお、プリチャージ回路１６４の構成はプリチャージ回路１６２の場合と同様である。
【００１４】
バイアス回路Ｂｉａｓ０は、フイードバック回路１６５、トランジスタＴ１および基準抵抗Ｒを有している。フイードバック回路１６５は、図７に示すように、基準抵抗ｒとトランジスタｔとの直列回路で構成されており、基準抵抗ｒとトランジスタｔとの接続点がトランジスタＴ１のゲートに接続され、トランジスタｔのゲートはメモリビット線ＢＢ０に接続されている。なお、フィードバック回路１６５は、別の構成によっても実現することができ、図７に示すものに限定されないことは言うまでもないことである。また、バイアス回路Ｂｉａｓｒの構成はフイードバック回路１６５、トランジスタＴ２および基準抵抗Ｒを有しており、バイアス回路Ｂｉａｓ０の場合と同様である。
【００１５】
出力回路１７０は、出力制御回路１７１および一時データ保持用の出力バファ１７２とを有しており、センスアンプＳＡからの出力を順次外部出力するようになっている。
【００１６】
上記構成により、以下その動作を説明する。まず、アドレス信号がロウデコーダ１２０に入力されると、そのアドレス信号のアドレス情報に基づいて、選択された一行のメモリセルＭＣのコントロールゲートＧに対して信号出力される。また、カラムプリデコーダ１３１にもアドレス信号が入力されており、そのアドレス信号のアドレス情報に基づいて、カラムプリデコーダ１３１からカラム選択信号がカラム選択信号線Ｂａ０・・Ｂａｎの何れかに出力されてスイッチトランジスタＳ００，・・Ｓ０ｎの各ゲートの何れかに出力されることにより、スイッチトランジスタＳ００，・・Ｓ０ｎの何れかを介してビット線Ｂ００，・・Ｂ０ｎの何れかが導通状態となる。
【００１７】
このようにして、入力されたアドレス情報に応じて、ワード線Ｗおよびカラム選択信号線Ｂａに所望の電圧が印加され、メモリセルアレイ１１０内の、メモリセルＭＣ０００，・・・ＭＣ０ｎｎの中から任意の１つのメモリセルＭＣが選択される。アドレス情報によって選択されたメモリセルＭＣの閾値電圧に基づいて出力ビット線ＢＢ０に電圧が現れる。
【００１８】
即ち、アドレス情報によって選択されたメモリセルＭＣの閾値電圧が、ワード線Ｗに印加される所望の電圧値よりも高く設定されている場合、選択された例えばメモリセルＭＣ０００（ＭＯＳトランジスタ）は導通しない。このため、プリチャージ回路１６２からの充電電流は、選択された例えばスイッチトランジスタＳ００を介して接続されたメモリセルＭＣ０００で遮断されているため、出力ビット線ＢＢ０の電圧はハイレベルに保たれる。その結果、フィードバック回路１６５のトランジスタｔ（図７）が導通して出力端子ａ’の電圧がロウレべルになり、転送ゲート用ＮチャネルトランジスタＴ１が高抵抗状態（オフ）となる。したがって、選択されたメモリセルＭＣの闘値電圧がワード線Ｗの電圧よりも高く設定されている場合には、センスアンプＳＡの一方入力端Ｂ０の電圧は、抵抗Ｒを介して印加されてハイレベルとなる。
【００１９】
また、アドレス情報によって選択されたメモリセルＭＣの閾値電圧が、ワード線Ｗに印加される所望の電圧よりも低く設定されている場合、選択された例えばメモリセルＭＣ０００（ＭＯＳトランジスタ）は導通する。このため、出力ビット線ＢＢ０の電圧は、メモリセルＭＣ０００を介して充電電流が流れることによりロウレべルに保たれる。その結果、フィードバック回路１６５のトランジスタｔ（図７）が導通せず、その出カ端子ａの電圧はハイレベルになり、転送ゲート用ＮチャネルトランジスタＴ１が低抵抗状態（オン）となる。したがって、選択されたメモリセルＭＣの闘値電圧がワード線Ｗの電圧よりも低く設定されている場合には、センスアンプＳＡの一方入力端Ｂ０の電圧はロウレベルとなる。
【００２０】
次に、センスアンプＳＡの他方入力端Ｂｒに入力される基準電圧について説明する。外部からＷｒｅｆ制御回路１５１に読み出し制御記号を入力すると、Ｗｒｅｆ制御回路１５１から、リファレンスセルＴｒｅｆのゲートに接続されているワード線Ｗｒｅｆに、メモリセルアレイ１１０におけるメモリセルＭＣのゲートに印加されるのと同一の電圧が印加される。これによりリファレンスセルＴｒｅｆの闘値電圧を適切に設定すると共にプリチャージ回路１６４およびバイアス回路Ｂｉａｓｒの作用によって、センスアンプＳＡの他方入力端Ｂｒに入力される基準電圧（リファレンス電圧）は、センスアンプＳＡの一方入力端子Ｂ０に現れるハイレベルとロウレベルの略中間の電圧レベルになるように調整する。このとき、トランジスタＳｒｅｆは導通状態とする。
【００２１】
以上により、センスアンプＳＡの一方入力端子Ｂ０に入力されるハイレベルまたはロウレベルの電圧と、センスアンプＳＡの他方入力端Ｂｒに入力される基準電圧（リファレンス電圧）とを、センスアンプＳＡで比較して増幅する。センスアンプＳＡからの出力信号は出力制御回路１７１を経て出力バッファ１７２で一旦保持された後に外部に順次信号出力される。
【００２２】
ここで、半導体記憶装置１００に存在する浮遊容量（または寄生容量）について説明する。一般に、メモリ側の出力ビット線ＢＢ０には、多数のメモリセルＭＣが並列にスイッチトランジスタＳ００〜Ｓ０ｎを介して接続されている。これによりビット線Ｂ００・・Ｂ０ｎの配列が長くなっている。このような半導体記憶装置１００では比較的大きな浮遊容量（または寄生容量）が存在する。このため、プリチャージ回路１６２は、スイッチトランジスタＳ００〜Ｓ０ｎによって選択されたビット線の浮遊容量（または寄生容量）を高速に充電させるために動作し、充電が完了したら動作を止める。つまり、センスアンプＳＡが動作する前に、プリチャージ回路１６２がプリチャージ動作を行い、センスアンプＳＡの動作中は、プリチャージ回路１６２は、出力ビット線ＢＢ０からスイッチ回路１６１によって切り離され、プリチャージ回路１６２によるプリチャージは行われない。
【００２３】
メモリ側の出力ビット線ＢＢ０の浮遊容量（または寄生容量）と、リファレンスビット線ＢＢｒの浮遊容量（または寄生容量）とが異なると、リファレンスビット線ＢＢｒのプリチャージ期間とメモリ側の出力ビット線ＢＢ０のプリチャージ期間とが異なる。このため、プリチャージ期間を短い方に合わせてプリチャージ動作を終了し、センス動作を開始すると、プリチャージ期間が長くかかる方はプリチャージが完了していないために、センスアンプＳＡが、誤ったデータ出力（読み出し動作）を行ってしまうという問題があった。
【００２４】
上記問題を解決するために、従来の半導体記憶装置１００のリファレンスビット線ＢＢｒとメモリ側のビット線ＢＢ０との浮遊容量（または寄生容量）が等しくなるように、リファレンスビット線ＢＢｒ側に調整用の負荷容量Ｃｒを付加している。
【００２５】
【発明が解決しようとする課題】
従来の半導体記憶装置１００で付加された調整用の負荷容量Ｃｒは、図６に示すように、センスブロック１６０に対して１つのビット線ＢＢ０が接続されている場合には負荷容量の調整効果があったが、複数のバンク（バンクとは、同一のビット線に接続されるメモリセルアレイの一つの集合体と定義する）を持つ構成の半導体記憶装置に対しては、図６の調整用の負荷容量Ｃｒでは十分な負荷容量の調整効果を発揮することができない。
【００２６】
図８はバンク数をｍ個持つ半導体記憶装置の概略構成を示すブロック図であり、図６と同一の作用効果を奏する部材には同一の符号を付けてその説明を省略する。図８において、各メモリセルアレイ１１０からのビット線Ｂ００，Ｂ０１，Ｂ０２，Ｂ０３はそれぞれ、カラム選択信号がゲートに入力されるスイッチトランジスタＳ００，Ｓ０１，Ｓ０２，Ｓ０３をそれぞれ介してビット線ＢＢ０＿０に接続されている。これらの各メモリセルアレイ１１０、ビット線Ｂ００，Ｂ０１，Ｂ０２，Ｂ０３、スイッチトランジスタＳ００，Ｓ０１，Ｓ０２，Ｓ０３およびビット線ＢＢ０＿０によって０番目のバンク０が構成されている。
【００２７】
また、別の各メモリセルアレイ１１０からのビット線Ｂ１０，Ｂ１１，・・・Ｂ１ｎはそれぞれ、カラム選択信号がゲートに入力されるスイッチトランジスタＳ１０，Ｓ１１，・・・，Ｓ１ｎをそれぞれ介してビット線ＢＢ０＿１に接続されている。これらの別の各メモリセルアレイ１１０、ビット線Ｂ１０，Ｂ１１，・・・Ｂ１ｎ、スイッチトランジスタＳ１０，Ｓ１１，・・・，Ｓ１ｎおよびビット線ＢＢ０＿１によって１番目のバンク１が構成されている。
【００２８】
また、更に別の各メモリセルアレイ１１０からのビット線Ｂｍ０，Ｂｍ１，・・・Ｂｍｎはそれぞれ、カラム選択信号がゲートに入力されるスイッチトランジスタＳｍ０，Ｓｍ１，・・・，Ｓｍｎをそれぞれ介してビット線ＢＢ０＿ｍに接続されている。これらによってｍ番目のバンクｍが構成されている。これらの更に別の各メモリセルアレイ１１０、ビット線Ｂｍ０，Ｂｍ１，・・・Ｂｍｎ、スイッチトランジスタＳｍ０，Ｓｍ１，・・・，Ｓｍｎおよびビット線ＢＢ０＿ｍによってｍ番目のバンクｍが構成されている。以上のビット線ＢＢ０＿０，・・，ＢＢ０＿ｍはバンク毎に異なっている。
【００２９】
これらのビット線ＢＢ０＿０，・・・，ＢＢ０＿ｍはそれぞれ、各ゲートにバンク選択信号が入力可能であるバンク選択信号線Ｂｓａ０，Ｂｓａ１，・・・，Ｂｓａｍがそれぞれ接続されたスイッチトランジスタＳｂ０，Ｓｂ１，・・・，Ｓｂｍをそれぞれ介して、センスブロック１６０が接続されるビット線ＢＢ０に接続されている。このバンク選択信号はバンクデコーダ回路１８０により生成される。バンクデコーダ回路１８０は、入力されたアドレス信号からバンク選択信号（アクセスを行うメモリセルＭＣがどのバンクに属するかを示す信号）をデコードして、対応するバンク選択信号線ＢＳａ０・・Ｂｓａｍに出力するようになっている。
【００３０】
一方、リファレンスセルＴｒｅｆに直列接続されるトランジスタＳｒｅｆｃ、Ｓｒｅｆｂは、図６に示したトランジスタＳｒｅｆと同様に、メモリ側のビット線とリファレンスビット線の抵抗値が等しくなるように挿入されている。図８ではビット線選択用のスイッチトランジスタＳ００〜Ｓｍｎとバンク選択用のスイッチトランジスタＳｂ０〜Ｓｂｍの直列２段のトランジスタがあるため、リファレンスビット線にも２段のトランジスタＳｒｅｆｃ、Ｓｒｅｆｂを設け、その抵抗値を合わせるようにしている。
【００３１】
ここで、図８の半導体記憶装置に存在する浮遊容量（または生容量）について説明する。各ビット線ＢＢ０＿０，・・・，ＢＢ０＿ｍに接続されるスイッチトランジスタの数の違い、即ちメモリセルアレイ１１０のサイズの違いや、センスブロック１６０から各バンク０〜ｍのメモリセルアレイ１１０が配置されている位置、即ちビット線ＢＢ０＿０，・・・，ＢＢ０＿ｍの長さの違いにより、浮遊容量（または生容量）の値が異なり、バンク数の増加などにより、バンク間の浮遊容量（または生容量）の差が大きくなる。
【００３２】
浮遊容量（あるいは寄生容量）の小さいバンクと等しくなるようにリファレンスビット線に浮遊容量（または寄生容量）を付加すると、このように小さい浮遊容量に合わせ込みを行ったバンクの読み出しについては適切に行えるが、大きな浮遊容量（または寄生容量）のバンクを読み出すと、リファレンスビット線ＢＢｒが、メモリ側のビット線ＢＢ０よりも容量が小さいため、リファレンスビット線ＢＢｒがプリチャージ完了しても、メモリ側のビット線ＢＢ０のプリチャージは完了しておらず、この状態でセンスアンプＳＡがセンス動作を開始すると、誤ったデータの読み出しが行われてしまう。
【００３３】
また、浮遊容量（または寄生容量）の大きいバンクと等しくなるようにリファレンスビット線ＢＢｒに浮遊容量（または寄生容量）を付けると、このように大きい浮遊容量に合わせ込みを行ったバンクの読み出しについては適切に行えるが、小さな浮遊容量（または寄生容量）のバンクを読み出すと、リファレンスビット線ＢＢｒが、メモリ側のビット線ＢＢ０よりも浮遊容量（または寄生容量）が大きいため、リファレンスビット線ＢＢｒがプリチャージを完了する前に、メモリ側のビット線ＢＢ０のプリチャージが完了しており、このメモリ側のビット線ＢＢ０のプリチャージが完了してから、リファレンスビット線ＢＢｒのプリチャージが完了するまでの時間の差はアクセスタイムを遅くしてしまう。
【００３４】
さらに、プリチャージ回路１６２，１６４がメモリ側のビット線ＢＢ０およびリファレンスビット線ＢＢｒの充電を終了する時、即ち、プリチャージ回路１６２，１６４がメモリ側のビット線ＢＢ０およびリファレンスビット線ＢＢｒから切り離される時は、メモリ側のビット線ＢＢ０およびリファレンスビット線ＢＢｒにカップリングノイズ（電位の揺れ）を発生させる。このカップリングノイズは、メモリ側のビット線ＢＢ０およびリファレンスビット線ＢＢｒの浮遊容量（または寄生容量）に依存するため、メモリ側のビット線ＢＢ０およびリファレンスビット線ＢＢｒの浮遊容量（または寄生容量）が異なれば、カップリングノイズの大きさも異なり、メモリ側のビット線ＢＢ０とリファレンスビット線ＢＢｒの電位差が発生し、センスマージンを低下させてしまう。
【００３５】
このように、半導体記憶装置に複数バンク構成を採用する限り、必ずどこかのメモリセルではセンスマージンの低下が起こりセンススピードが低下する。製造プロセス、ビット線の長さ、メモリセルアレイＭＣのサイズ、バンク構成にもよるが、浮遊容量（または寄生容量）の差は、配線容量、配線につながる拡散容量、ゲート容量を全て含め数ｐＦから十数ｐＦ程度である。この値は、チップ面積の増大、プロセスの微細化に伴い大きくなる。
【００３６】
本発明は、上記従来の問題を解決するもので、センスマージンを向上させ、アクセスタイムの高速化を図ることができる半導体記憶装置を提供することを目的とする。
【００３７】
【課題を解決するための手段】
本発明の半導体記憶装置は、複数のメモリセルが設けられアドレス信号に応じたメモリセルを選択可能とする複数のメモリバンク手段と、リファレンスセルからのリファレンス電圧が出力されるリファレンスビット線と、メモリセルからの読み出し電圧が出力されるメモリビット線およびリファレンスビット線がそれぞれ各入力端にそれぞれ接続され、各入力端の入力電圧を比較して増幅出力する比較増幅手段と、アドレス信号により選択されたメモリバンク手段と略同一の負荷容量の負荷容量手段をリファレンスビット線に結合可能とする負荷容量調整手段とを備えたものであり、そのことにより上記目的が達成される。
【００３８】
上記構成により、負荷容量調整手段が、アドレス信号により選択されたメモリバンク手段と略同一の負荷容量の負荷容量手段をリファレンスビット線に結合するので、バンク数が増減した場合でも、メモリセルから比較増幅手段までの浮遊容量（または寄生容量）と、リファレンスセルから比較増幅手段までの浮遊容量（または寄生容量）とが等しくなって、センスマージンが良好になり、センススピードが高速化可能となる。
【００３９】
また、好ましくは、本発明の半導体記憶装置における負荷容量調整手段は、複数の負荷容量手段と、この複数の負荷容量手段の少なくとも何れかをリファレンスビット線に結合可能とする複数の第１スイッチ手段とを有する。
【００４０】
上記構成により、選択されるメモリバンク手段と略同一の負荷容量になるように、各負荷容量手段がそれぞれ接続された各第１スイッチ手段を切換えするようにしたので、負荷容量調整手段がより簡単な構成となる。
【００４１】
さらに、好ましくは、本発明の半導体記憶装置における第１スイッチ手段は、アドレス信号に応じてメモリバンク手段を選択するためのバンク選択信号が入力されるバンク選択信号線が制御端に接続され、選択されたメモリバンク手段が結合されたメモリビット線の容量に等しい容量を有する負荷容量手段をリファレンスビット線に結合する。
【００４２】
上記構成により、第１スイッチのスイッチ切換え制御信号として、アドレス信号に応じてメモリバンク手段を選択するためのバンク選択信号をバンクの選択と共用したので、負荷容量調整手段がより簡単な構成となる。
【００４３】
さらに、好ましくは、本発明の半導体記憶装置における負荷容量調整手段は、アドレス信号に応じてメモリバンク手段を選択するバンク選択信号が入力されて、複数の第１スイッチ手段を切換え制御する論理回路を有し、第１スイッチ手段は、論理回路の論理出力端が制御端に接続され、選択されたメモリバンク手段が結合されたメモリビット線の容量に等しい容量を有する負荷容量手段をリファレンスビット線に結合する。
【００４４】
上記構成により、どのメモリバンク手段が選択されたかを示すバンク選択信号が入力される論理回路を介して、選択されたメモリバンク手段と略同一の負荷容量となるように各負荷容量手段の組み合わせを行うので、選択するメモリバンク手段のサイズ毎に負荷容量手段を準備する必要がなく、より少ない負荷容量手段で済むことになる。
【００４５】
さらに、好ましくは、本発明の半導体記憶装置において、複数のメモリバンク手段は、複数のメモリセルアレイが複数の領域に分割された一または複数の領域を含む少なくとも第１メモリバンク手段および第２メモリバンク手段を有し、負荷容量手段は、領域毎の複数のメモリセルアレイが結合したときのメモリビット線の容量に等しい容量をそれぞれ有し、これら複数の負荷容量手段の一方電極が共通に接地され、複数の負荷容量手段の他方電極間にそれぞれ介装された複数の第２スイッチ手段を有し、複数の第２スイッチ手段による接続および遮断によって、第１メモリバンク手段に含まれるメモリセルアレイが結合したメモリビット線の容量に等しい負荷容量と、第２メモリバンク手段に含まれるメモリセルアレイが結合したメモリビット線の容量に等しい負荷容量とに分離することにより、第１メモリバンク手段が結合したメモリビット線の容量に等しい負荷容量と、第２メモリバンク手段が結合したメモリビット線の容量に等しい負荷容量とを形成する構成としている。また、好ましくは、本発明の半導体記憶装置において、複数の負荷容量手段の両端に設けられた各負荷容量手段の他方電極にそれぞれ、バンク選択用のバンク選択信号によって制御される第３スイッチ手段の一端がそれぞれ接続され、両第３スイッチ手段の他端はリファレンスビット線に接続されている。この第３スイッチ手段は、第１メモリバンク手段および第２メモリバンク手段を選択するバンク選択信号によって制御されるスイッチトランジスタにより構成される。また、第２スイッチ手段および第３スイッチ手段の接続制御方法としては、スイッチトランジスタによる接続制御の他、導電性配線の接続または切断によって行ってもよい。さらに、第１メモリバンク手段および第２メモリバンク手段の領域範囲は可変可能に構成されている。
【００４６】
上記構成により、１バンクのメモリセルアレイのサイズが、半導体記憶装置が使用される用途やシステムの構成などによって異なっても、半導体記憶装置内のメモリセルアレイの総サイズは同じであっても、１バンクのメモリセルアレイのサイズを可変するような場合にも、メモリビット線の負荷容量と、リファレンス線の負荷容量とが等しくなるように容量調整が可能となって、センスマージンを向上させ、アクセスタイム（センススピード）の高速化を図ることが可能となる。
【００４７】
【発明の実施の形態】
以下に、本発明に係る、複数のバンクを有する半導体記憶装置の各実施形態１〜３について図面を参照しながら説明する。
【００４８】
（実施形態１）
図１は本発明の実施形態１を示す半導体記憶装置の回路構成のブロック図であり、図６および図８と同様の作用効果を奏するものには同一の符号を付してその説明を省略する。なお、ｍ，ｎは０以上の整数である。
【００４９】
図１において、半導体記憶装置１は、複数のメモリセルＭＣが配設されアドレス信号に応じたメモリセルＭＣを選択可能とする複数のメモリバンク手段としてのバンク０Ａ・・ｍＡを有している。
【００５０】
バンク０Ａは、メモリセルアレイ１１０、ビット線Ｂ００，・・，Ｂ０ｎ、スイッチトランジスタＳ００，・・，Ｓ０ｎ、ビット線ＢＢ０＿０およびスイッチトランジスタＳｂ０によって構成されている。アドレス信号によりロウデコーダ（図示せず）で選択されるメモリセルアレイ１１０のビット線Ｂ００，・・Ｂ０ｎはそれぞれ、カラムプリデコーダ（図示せず）から出力されるカラム選択信号がゲートに入力されるスイッチ回路のスイッチトランジスタＳ００，・・Ｓ０ｎをそれぞれ介してビット線ＢＢ０＿０に接続されている。ビット線ＢＢ０＿０はスイッチトランジスタＳｂ０を介してメモリビット線ＢＢ０（センスブロック１６０の入力端）に接続されている。スイッチトランジスタＳｂ０は、そのゲートにバンク選択信号が入力可能であるバンク選択信号線Ｂｓａ０が接続されている。このバンク選択信号はバンクデコーダ回路１８０（図示せず、図８参照）により生成されるようになっている。このバンクデコーダ回路１８０は、アクセスを行うメモリセルＭＣがどのバンクに属するかを、入力されたアドレス信号からデコードしたバンク選択信号を、対応するバンク選択信号線に出力するものである。
【００５１】
また、バンク１Ａは、メモリセルアレイ１１０、ビット線Ｂ１０，・・，Ｂ１ｎ、スイッチトランジスタＳ１０，・・，Ｓ１ｎ、ビット線ＢＢ１＿０およびスイッチトランジスタＳｂ１によって構成されている。アドレス信号によりロウデコーダ（図示せず）で選択される別のメモリセルアレイ１１０からのビット線Ｂ１０，・・Ｂ１ｎはそれぞれ、カラムプリデコーダ（図示せず）から出力されるカラム選択信号がゲートに入力されるスイッチ回路のスイッチトランジスタＳ１０，・・Ｓ１ｎをそれぞれ介してビット線ＢＢ１＿０に接続されている。ビット線ＢＢ１＿０はスイッチトランジスタＳｂ１を介してメモリビット線ＢＢ０（センスブロック１６０の入力端）に接続されている。スイッチトランジスタＳｂ１は、そのゲートにバンク選択信号が入力可能であるバンク選択信号線Ｂｓａ１が接続されている。
【００５２】
また、バンクｍＡは、メモリセルアレイ１１０、ビット線Ｂｍ０，・・，Ｂｍｎ、スイッチトランジスタＳｍ０，・・，Ｓｍｎ、ビット線ＢＢｍ＿０およびスイッチトランジスタＳｂｍによって構成されている。アドレス信号によりロウデコーダ（図示せず）で選択される更に別のメモリセルアレイ１１０からのビット線Ｂｍ０，・・Ｂｍｎはそれぞれ、カラムプリデコーダ（図示せず）から出力されるカラム選択信号がゲートに入力されるスイッチ回路のスイッチトランジスタＳｍ０，・・Ｓｍｎをそれぞれ介してビット線ＢＢｍ＿０に接続されている。ビット線ＢＢｍ＿０はスイッチトランジスタＳｂｍを介してメモリビット線ＢＢ０（センスブロック１６０の入力端）に接続されている。スイッチトランジスタＳｂｍは、そのゲートにバンク選択信号が入力可能であるバンク選択信号線Ｂｓａｍが接続されている。
【００５３】
以上のように、メモリセルアレイ１１０の出力線である第１のビット線Ｂ００，・・・，Ｂ０ｎ，Ｂ１０，・・・，Ｂ１ｎ，・・Ｂｍ０，・・・，Ｂｍｎは、各ゲートがそれぞれ、図６に示したカラム選択信号線に相当するカラム選択信号線Ｂａ０，・・Ｂａｎに接続されたスイッチトランジスタＳ００，・・・，Ｓ０ｎ，Ｓ１０，・・・，Ｓ１ｎ，・・Ｓｍ０，・・・，Ｓｍｎをそれぞれ介して、第２のビット線ＢＢ０＿０，ＢＢ１＿０，・・・，ＢＢｍ＿０にそれぞれ接続されている。さらに、第２のビット線ＢＢ０＿０，ＢＢ１＿０，・・・，ＢＢｍ＿０はそれぞれ、各ゲートにそれぞれ、図８に示したバンク選択信号線に相当するバンク選択信号線Ｂｓａ０，Ｂｓａ１，・・・，Ｂｓａｍがそれぞれ接続されたスイッチトランジスタＳｂ０，Ｓｂ１，・・・，Ｓｂｍをそれぞれ介して、第３のビット線としてのメモリビット線ＢＢ０を介してセンスブロック１６０に接続している。
【００５４】
半導体記憶装置１は、リファレンスビット線ＢＢｒの抵抗値を調整するためのスイッチ回路１４１と、基準電圧レベルを設定可能とするリファレンス回路１５０と、メモリデータとして出力可能とするセンスブロック１６０と、センスブロック１６０の出力を外部出力する出力回路１７０と、リファレンスビット線ＢＢｒに複数の負荷容量（負荷容量手段）の少なくとも何れかを結合可能とした負荷容量調整手段としての負荷容量調整回路１９０とを有している。
【００５５】
センスブロック１６０は、設定した基準電圧レベルとメモリセルＭＣからのデータ電圧レベル（後述する一方入力電圧）とを比較して増幅出力する比較増幅手段としてのセンスアンプＳＡと、高速充電用のプリチャージ回路１６２，１６４と、センスアンプＳＡの一方入力電圧を得るためのバイアス回路Ｂｉａｓ０，Ｂｉａｓｒとを有している。
【００５６】
負荷容量調整回路１９０は、第１スイッチ手段としてのトランジスタＬｔ０と調整用の負荷容量Ｃｒ０との直列回路、第1スイッチ手段としてのトランジスタＬｔ１と調整用の負荷容量Ｃｒ１との直列回路、・・・、第１スイッチ手段としてのトランジスタＬｔｍと調整用の負荷容量Ｃｒｍとの直列回路のスイッチ手段側が、リファレンスビット線ＢＢｒに対して並列に接続されている。
【００５７】
また、負荷容量調整回路１９０は、アドレス信号に応じてバンクを選択するバンクデコーダ（図示せず、図８参照）をスイッチ切換え制御手段としても共用しており、バンクデコーダからのバンク選択信号を入力するバンク選択信号線Ｂｓａ０，Ｂｓａ１、・・・、ＢｓａｍがそれぞれトランジスタＬｔ０，Ｌｔ１、・・・、Ｌｔｍのゲート（制御端）にそれぞれ接続されている。
【００５８】
本実施形態では、調整用の負荷容量Ｃｒ０，Ｃｒ１，・・・，Ｃｒｍは、ｍ個の各バンクの負荷容量に対応してｍ個有しており、それぞれのバンクが結合したメモリビット線ＢＢ０の浮遊容量（または寄生容量）と、リファレンスビット線ＢＢｒの浮遊容量（または寄生容量）とが等しくなるように設定されている。つまり、調整用の負荷容量Ｃｒ０，Ｃｒ１，・・・，Ｃｒｍは、メモリセルＭＣからセンスアンプＳＡまでの浮遊容量（または寄生容量）と同じ値となるように設定されている。
【００５９】
アクセスされるメモリセルＭＣのアドレス（選択されたバンク）に対応した負荷容量に切り替えるようになっている。即ち、バンク０ＡのメモリセルＭＣからセンスアンプＳＡまでの浮遊容量（または寄生容量）と等しくなるような負荷容量Ｃｒ０と、バンク１ＡのメモリセルＭＣからセンスアンプＳＡまでの浮遊容量（または寄生容量）と等しくなるような負荷容量Ｃｒ１と、・・バンクｍＡのメモリセルＭＣからセンスアンプＳＡまでの浮遊容量（または寄生容量）と等しくなるような負荷容量Ｃｒｍのｍ個の負荷容量を備えている。例えばバンク０ＡのメモリセルＭＣをアクセスするときは、リファレンス線ＢＢｒに負荷容量Ｃｒ０を接続し、バンク１Ａのメモリセルをアクセスするときは、リファレンス線ＢＢｒに負荷容量Ｃｒ１を接続し、バンクｍＡのメモリセルをアクセスするときは、リファレンス線ＢＢｒに負荷容量Ｃｒｍを接続するように、バンク選択信号を用いて制御される各スイッチトランジスタＬｔ０〜Ｌｔｍの何れかによって切り換えるようになっている。
【００６０】
上記構成により、以下その動作を説明する。まず、ロウデコーダ（図示せず）は、アドレス信号のアドレス情報に基づいて、選択された一行のメモリセルＭＣのゲートに対して信号出力されている（図６参照）。また、この入力されたアドレス信号に応じてカラムプリデコーダ（図示せず）によりカラム選択信号線Ｂａ０，・・Ｂａｎの何れか１つがアクティブ電圧となると共に、読み出しを行うバンクに対応するバンク選択信号線Ｂｓａ０，Ｂｓａ１，・・・，Ｂｓａｍの何れか１つがアクティブ電圧となり、メモリビット線ＢＢ０には、選択されたバンクに対応した１つのメモリセルＭＣの閾値電圧に基づいて電圧が現れる。
【００６１】
即ち、アドレス情報によって選択されたメモリセルＭＣの閾値電圧が、ワード線Ｗに印加される所望のアクティブ電圧よりも高く設定されている場合、選択されたメモリセルＭＣは導通しない。このため、プリチャージ回路１６２からの充電電流により、選択された例えばスイッチトランジスタＳ００およびスイッチトランジスタＳｂを介して、メモリビット線ＢＢ０の電圧はハイレベルに保たれる。その結果、フィードバック回路１６５のトランジスタｔ（図７）が導通して出力端子ａ’の電圧がロウレべルになり、転送ゲート用ＮチャネルトランジスタＴ１が高抵抗状態（オフ）となる。したがって、選択されたメモリセルＭＣの闘値電圧がワード線Ｗの電圧よりも高く設定されている場合には、センスアンプＳＡの一方入力端Ｂ０の電圧はハイレベルとなる。
【００６２】
また、アドレス情報によって選択されたメモリセルＭＣの閾値電圧が、ワード線Ｗに印加される所望の電圧よりも低く設定されている場合、選択されたメモリセルＭＣは導通する。このため、選択された例えばスイッチトランジスタＳ００およびスイッチトランジスタＳｂを介して、メモリビット線ＢＢ０の電圧もロウレべルに保たれる。その結果、フィードバック回路１６５のトランジスタｔ（図７）が導通せず、その出カ端子ａの電圧はハイレベルになり、転送ゲート用ＮチャネルトランジスタＴ１が低抵抗状態（オン）となる。したがって、選択されたメモリセルＭＣの闘値電圧がワード線Ｗの電圧よりも低く設定されている場合には、センスアンプＳＡの一方入力端Ｂ０の電圧はロウレベルとなる。
【００６３】
次に、図６に示したワード線Ｗｒｅｆに相当する、リファレンスセルＴｒｅｆのゲートに接続されているワード線Ｗｒｅｆに、メモリセルアレイ１１０のゲートに印加される電圧と同一の電圧が印加されると、リファレンスセルＴｒｅｆの閾値電圧を適切に設定することにより、センスアンプＳＡの他方入力Ｂｒに一定の電圧、つまり基準電圧であるリファレンス電圧が現れる。このリファレンス電圧は、センスアンプＳＡの一方入力端子Ｂ０に現れるハイレべル電圧とロウレベル電圧の略中間のレベルになるように調整する。
【００６４】
ここで、本発明の半導体記憶装置１に存在する浮遊容量（または寄生容量）について説明する。一般に、メモリ側の例えばビット線ＢＢ０＿０には、多数のメモリセルＭＣが並列に例えばスイッチトランジスタＳ００〜Ｓ０ｎを介して接続されている。これによりビット線Ｂ００，・・，Ｂ０ｎの配線が長くなることにより、そのような半導体記憶装置１では比較的大きな浮遊容量（または寄生容量）が存在する。このため、プリチャージ回路１６２は、スイッチトランジスタＳ００〜Ｓ０ｎによって選択されたビット線Ｂ００，・・，Ｂ０ｎの浮遊容量（または寄生容量）に電荷の充電をするために、センスアンプＳＡが動作する前に、プリチャージ回路１６２がプリチャージ動作（充電動作）を行う。つまり、センスアンプＳＡの動作中は、プリチャージ回路１６２はスイッチトランジスタ１６１によってメモリビット線ＢＢ０から切り離され、プリチャージは行われない。
【００６５】
リファレンスビット線ＢＢｒの浮遊容量（または寄生容量）と、メモリビット線ＢＢ０の浮遊容量（または寄生容量）とが異なると、リファレンスビット線ＢＢｒのプリチャージ期間とメモリビット線ＢＢ０のプリチャージ期間とが異なるため、それらを等しくするべく、負荷容量の調整が必要となる。
【００６６】
例えばバンク０Ａ内のメモリセルＭＣに対してアクセスするときには、バンク選択信号線Ｂｓａ０がアクティブとなり、バンク０Ａに対応したトランジスタＬｔ０が活性化されて、バンク０Ａと略同一の負荷容量を持つ調整用の負荷容量Ｃｒ０がトランジスタＬｔ０を介してリファレンスビット線ＢＢｒと接続されて、リファレンスビット線ＢＢｒの容量とバンク０Ａが結合したメモリビット線ＢＢ０との浮遊容量とのバランスが等しくなる。
【００６７】
また、例えばバンク１Ａ内のメモリセルＭＣに対してアクセスするときには、バンク選択信号線Ｂｓａ１がアクティブとなり、バンク１Ａに対応したトランジスタＬｔ１が活性化され、バンク１Ａと略同一の負荷容量を持つ調整用の負荷容量Ｃｒ１がトランジスタＬｔ１を介してリファレンスビット線ＢＢｒと接続されて、リファレンスビット線ＢＢｒの容量と、バンク１Ａが結合したメモリビット線ＢＢ０との浮遊容量とのバランスが等しくなる。
【００６８】
さらに、例えばバンクｍＡ内のメモリセルＭＣに対してアクセスするときには、バンク選択信号線Ｂｓａｍがアクティブとなり、バンクｍＡに対応したトランジスタＬｔｍが活性化され、バンクｍＡと略同一の負荷容量を持つ調整用負荷容量ＣｒｍがトランジスタＬｔｍを介してリファレンス線ＢＢｒと接続されて、リファレンスビット線ＢＢｒの容量と、バンクｍＡが結合したメモリビット線ＢＢ０との浮遊容量が等しくなる。
【００６９】
以上により、本実施形態１によれば、リファレンスセルを用い、リファレンス電圧レベルを発生させ、その電圧レベルとメモリセルＭＣからの電圧レベルとを比較して増幅出力するタイプの半導体記憶装置において、アドレス信号により選択されたバンク０Ａ，・・，ｍＡにそれぞれ対応した負荷容量Ｃｒ０、・・Ｃｒｍをそれぞれ、対応するトランジスタＬｔ０，・・，Ｌｔｍを用いてリファレンスビット線ＢＢｒに結合するようにしたため、バンク数が増減した場合であっても、入力されたアドレスによりリファレンス線ＢＢｒに付加する負荷容量の数を切換えて増減できる。このため、メモリセルＭＣからセンスアンプＳＡまでのビット線の負荷容量と、リファレンス線ＢＢｒの負荷容量とが等しくなるように調整できて、センスマージンを向上させ、アクセスタイム（センススピード）の高速化を図ることができる。
【００７０】
（実施形態２）
図１の実施形態１では、バンク数と同数の調整用の負荷容量を用意したが、実施形態２では、調整用の負荷容量の数を削減する場合である。ここでは、バンク数が４つの場合を例にとって以下に説明を行うが、これに限るものではない。
【００７１】
図２は本発明の実施形態２の半導体記憶装置における負荷容量調整回路の回路図である。図２において、負荷容量調整回路１９１のスイッチ切換え制御手段１９２は、アドレス信号に応じてバンク０Ａ，・・，ｍＡの少なくとも何れかを選択するバンク選択信号が入力される論理回路１９３を有している。論理回路１９３は、オアゲート１９４，１９５で構成されている。オアゲート１９４の入力端には、バンク選択信号線ＢｓａＡ，ＢｓａＢ，ＢｓａＣが接続されており、オアゲート１９５の入力端には、バンク選択信号線ＢｓａＣ，ＢｓａＤが接続されている。
【００７２】
リファレンスビット線ＢＢｒに対して、トランジスタＬｔ０と負荷容量Ｃｒａの直列回路と、トランジスタＬｔ４と負荷容量Ｃｒｄの直列回路とが並列に接続されている。第１スイッチ手段としてのトランジスタＬｔ０，Ｌｔ４は、そのゲート（制御端）が、オアゲート１９４，１９５の論理出力端に接続され、選択されたバンク０Ａ，・・，ｍＡの何れかが結合されたメモリビット線ＢＢ０の容量に等しい容量を有する負荷容量Ｃｒａ，Ｃｒｄの少なくとも何れかをリファレンスビット線ＢＢｒに結合するようになっている。
【００７３】
図３は図２の負荷容量調整回路１９１を説明するための回路図である。図３において、負荷容量ＣｒａはバンクＡをアクセス時に使用する調整用の負荷容量であり、負荷容量ＣｒｂはバンクＢをアクセス時に使用する調整用の負荷容量であり、負荷容量ＣｒｃはバンクＣをアクセス時に使用する調整用の負荷容量であり、負荷容量ＣｒｄはバンクＤをアクセス時に使用する調整用の負荷容量である。また、バンク選択信号線ＢｓａＡはバンクＡをアクセス時にアクティブとなり、バンク選択信号線ＢｓａＢはバンクＢをアクセス時にアクティブとなり、バンク選択信号線ＢｓａＣはバンクＣをアクセス時にアクティブとなり、バンク選択信号線ＢｓａＤはバンクＤをアクセス時にアクディブとなるものである。図３において、例えば負荷容量Ｃｒａと負荷容量Ｃｒｂが等しく、負荷容量Ｃｒｃが負荷容量Ｃｒａと負荷容量Ｃｒｄの和に等しいものとするときには、調整用の負荷容量は４つを用意する必要はなく、図２に示すように、バンク選択信号線ＢｓａＡ、ＢｓａＢ、ＢｓａＣ、ＢｓａＤをアクティブにするバンク選択信号を論理回路１９３によって適切にデコードすることにより、負荷容量Ｃｒａと負荷容量Ｃｒｄの２つに削減（負荷容量Ｃｒｂ，Ｃｒｃを削減）することが可能である。
【００７４】
上記構成により、図２に示すように、バンクＡまたはバンクＢのメモリセルＭＣに対してアクセスする場合には、バンク選択信号線ＢｓａＡまたはＢｓａＢにバンク選択信号を出力するとオアゲート１９４から信号出力される。オアゲート１９４からの信号出力によってトランジスタＬｔ０がオンすることで、調整用の負荷容量Ｃｒａをリファレンスビット線ＢＢｒと結合する。
【００７５】
また、バンクＣのメモリセルＭＣに対してアクセスする場合には、バンク選択信号線ＢｓａＣにバンク選択信号を出力すると、オアゲート１９４，１９５から信号出力される。オアゲート１９４，１９５からの信号出力によってトランジスタＬｔ０，Ｌｔ４をオンすることで、調整用の負荷容量Ｃｒａ，Ｃｒｄを共にリファレンスビット線ＢＢｒと結合する。
【００７６】
さらに、バンクＤのメモリセルＭＣに対してアクセスする場合には、バンク選択信号線ＢｓａＤにバンク選択信号を出力するとオアゲート１９５から信号出力される。オアゲート１９５からの信号出力によってトランジスタＬｔ４がオンすることで、調整用の負荷容量Ｃｒｄをリファレンスビット線ＢＢｒと結合する。
【００７７】
以上のように、本実施形態２によれば、バンク選択信号をバンクの選択と共用して、負荷容量の調整をするべく論理回路１９３によってバンク選択信号から適切にデコードするようにしたため、論理回路１９３が新たに必要になるものの、バンク数が複数の場合でも、バンク数よりも遥かに少ない数種類の異なる調整用の負荷容量を用意して、リファレンスビット線ＢＢｒに接続する負荷容量を切り替えたり、組み合わせの数を変えたりすることにより、調整用の負荷容量およびスイッチトランジスタの直列回路の数を削減をすることができるものである。
【００７８】
（実施形態３）
１バンクのメモリセルアレイ１１０のサイズは、半導体記憶装置が使用される用途やシステムの構成などにより異なるため、半導体記憶装置内のメモリセルアレイ１１０の総サイズは同じであっても、１バンクのメモリセルアレイ１１０のサイズは変化できる方が望ましい。本実施形態３では、１バンクのメモリセルアレイ１１０のサイズが可変の場合であり、リファレンスビット線ＢＢｒに接続する負荷容量も、可変したメモリセルアレイ１１０のサイズに応じて可変する場合である。
【００７９】
図４は、本発明の実施形態３の半導体記憶装置における負荷容量調整回路の回路図である。図４において、負荷容量調整回路１９６は、調整用の負荷容量Ｃ０，Ｃ１，Ｃ２、・・・、Ｃ６，Ｃ７をリング状に配置し、調整用の負荷容量Ｃ０，Ｃ１，Ｃ２、・・・、Ｃ６，Ｃ７の負荷容量Ｃ０，Ｃ７の間以外の各間にそれぞれ第２スイッチ手段（接続手段）としてのスイッチａ〜ｇをそれぞれ配設している。スイッチａ〜ｇによって負荷容量Ｃ０，Ｃ７の間以外の負荷容量Ｃ０，Ｃ１，Ｃ２、・・・、Ｃ６，Ｃ７の各間を切り離し可能とした構成にしており、各バンクのメモリセルアレイ１１０のサイズが可変するのに対応して、メモリビット線ＢＢ０とリファレンスビット線ＢＢｒの負荷容量が同等になるように、調整用の負荷容量の切り替えを容易に行うことができるようになっている。
【００８０】
また、負荷容量Ｃ０，Ｃ７の間には、第３スイッチ手段（接続手段）としてのトランジスタＴ３，Ｔ４が直列に介装されている。これらのトランジスタＴ３，Ｔ４の接続点をリファレンスビット線ＢＢｒに接続するようにしている。また、トランジスタＴ３，Ｔ４のゲート（制御端子）にはそれぞれ、バンク選択信号が入力されるバンク選択信号線Ｂｓａ１，Ｂｓａ２がそれぞれ接続されている。
【００８１】
各バンクのサイズは、通常は、半導体記憶装置毎に固定であるので、切り離し手段としてのスイッチａ〜ｇは、トランジスタなどを介装して電気的に切り離したり、直接配線間の接点を遮断（スイッチ）したり、直接配線を切断することなどで実現できる。このときの負荷容量は、バンクのメモリセルアレイ１１０のサイズを変更するときに、変更が必要となる負荷容量と等しくなるような容量にする。つまり、メモリセルアレイ１１０の領域構成を模式的に示したものが図５（ａ）であるが、図４の負荷容量Ｃ０は図５（ａ）のメモリセルアレイ１１０の領域０で必要となる調整用の負荷容量と同等であり、図４の負荷容量Ｃ１は図５（ａ）のメモリセルアレイ１１０の領域１で必要となる調整用の負荷容量と同等である。以下同様にして、図４の負荷容量Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７はそれぞれ図５（ａ）のメモリセルアレイ１１０の領域２、領域３、領域４、領域５、領域６、領域７でそれぞれ必要となる調整用の負荷容量と同等である。
【００８２】
図５（ａ）で示している領域０と領域１がバンク１で、領域２〜領域７までがバンク２に属している場合には、バンク１とバンク２の境界は領域１と領域２の間であるので、図４に示すように、負荷容量Ｃ１とＣ２の間のスイッチｂだけをオフにして切り離すようにする。
【００８３】
また、図５（ｂ）に示すように、領域０〜領域５までがバンク１で領域６と領域７がバンク２に属するように変わる場合には、バンクの境界が領域５と領域６間であるため、図４においてスイッチｂをオンに戻し、負荷容量Ｃ５とＣ６の間のスイッチｆをオフして切り離すことで容易に負荷容量の切り替えを行うことができるようになっている。以上のようにスイッチａ〜ｇを、バンクの領域変更に応じてオンオフ制御するスイッチ制御手段（図示せず）が必要であり、スイッチ制御手段は、バンクの領域変更信号を論理回路によってデコードした論理信号でスイッチａ〜ｇをオンオフ制御するようにしてもよい。
【００８４】
上記構成により、図５（ａ）に示すバンク１の領域０，１をアクセスするときには、バンク選択信号Ｂｓａ１がアクティブとなってトランジスタＴ３が活性化（導通）すると共に、スイッチａ〜ｇのうちスイッチｂだけをオフする。これによって、図５（ａ）のメモリセルアレイ１１０の領域０，１に応じた調整用の負荷容量Ｃ０，Ｃ１を得ると共に、その領域区分に応じた調整用の負荷容量Ｃ０，Ｃ１がトランジスタＴ３を介してリファレンス線ＢＢｒに接続される。
【００８５】
また、図５（ａ）に示すバンク２の領域２〜７をアクセスするときには、バンク選択信号Ｂｓａ２がアクティブとなってトランジスタＴ４が活性化（導通）すると共に、スイッチａ〜ｇのうちスイッチｂだけをオフする。これによって、図５（ａ）のメモリセルアレイ１１０の領域２〜７に応じた調整用の負荷容量Ｃ２〜Ｃ７を得ると共に、その領域区分に応じた調整用の負荷容量Ｃ２〜Ｃ７がトランジスタＴ４を介してリファレンス線ＢＢｒに接続される。
【００８６】
さらに、図５（ａ）に示すバンク１の領域０，１から、図５（ｂ）に示すバンク１の領域０〜領域５に変わる場合に、図５（ｂ）に示すバンク１の領域０〜領域５をアクセスするときには、バンク選択信号Ｂｓａ１がアクティブとなってトランジスタＴ３が活性化（導通）すると共に、スイッチａ〜ｇのうちスイッチｆだけをオフする。これによって、図５（ｂ）のメモリセルアレイ１１０の領域０〜５に応じた調整用の負荷容量Ｃ０〜Ｃ５を得ると共に、その領域区分に応じた調整用の負荷容量Ｃ０〜Ｃ５がトランジスタＴ３を介してリファレンス線ＢＢｒに接続される。
【００８７】
以上により、本実施形態３によれば、リファレンスビット線ＢＢｒに接続する負荷容量を、可変したメモリセルアレイ１１０のサイズに応じて可変するようにしたため、１バンクのメモリセルアレイ１１０のサイズが、半導体記憶装置が使用される用途やシステムの構成などによって異なっても、半導体記憶装置内のメモリセルアレイ１１０の総サイズは同じであっても、１バンクのメモリセルアレイ１１０のサイズを可変することができると共に、この場合にも、メモリセルＭＣからセンスアンプＳＡまでのビット線の負荷容量と、リファレンス線ＢＢＲの負荷容量とが等しくなるように調整できて、センスマージンを向上させ、アクセスタイム（センススピード）の高速化を図ることができる。
【００８８】
なお、上記実施形態１〜３では、負荷容量を調整するのに、複数の負荷容量を設け、それらを選択したり組み合わせたりして適切な負荷容量となるように調整したが、これに限らず、負荷容量を容量可変型としてもよいし、容量可変型の負荷容量を複数個設けてもよい。また、容量可変型の負荷容量と容量固定型負荷容量とを混合してもよい。
【００８９】
また、上記実施形態１〜３において、便宜上、調整用の負荷容量はキャパシタで示したが、トランジスタの拡散容量や、トランジスタのゲート容量など、容量の調整を行えるもの全てを用いることができる。
【００９０】
【発明の効果】
以上のように、請求項１によれば、アドレス信号により選択されたメモリバンク手段と略同一の負荷容量の負荷容量手段をリファレンスビット線に結合するようにしたため、バンク数が増減した場合でも、メモリセルから比較増幅手段までの浮遊容量（または寄生容量）と、リファレンスセルから比較増幅手段までの浮遊容量（または寄生容量）とを等しくできて、センスのマージンの向上、センススピード（アクセスタイム）の高速化を図ることができる。
【００９１】
また、請求項２によれば、選択されるメモリバンク手段と略同一の負荷容量になるように、各負荷容量手段がそれぞれ接続された各第１スイッチ手段を切換えするようにしたため、負荷容量調整手段をより簡単な構成とすることができる。
【００９２】
さらに、請求項３によれば、第１スイッチのスイッチ切換え制御信号として、アドレス信号に応じてメモリバンク手段を選択するためのバンク選択信号をバンクの選択と共用したため、負荷容量調整手段をより簡単な構成とすることができる。
【００９３】
さらに、請求項４によれば、どのメモリバンク手段が選択されたかを示すバンク選択信号が入力される論理回路を介して、選択されたメモリバンク手段と略同一の負荷容量となるように各負荷容量手段の組み合わせを行うため、選択するメモリバンク手段のサイズ毎に負荷容量手段を準備する必要がなく、より少ない負荷容量手段とすることができる。
【００９４】
さらに、請求項５，６によれば、１バンクのメモリセルアレイのサイズが、半導体記憶装置が使用される用途やシステムの構成などによって異なっても、半導体記憶装置内のメモリセルアレイの総サイズは同じであっても、１バンクのメモリセルアレイのサイズを可変することができると共に、この場合にも、メモリビット線の負荷容量と、リファレンス線の負荷容量とが等しくなるように容量の調整ができて、センスマージンを向上させ、センススピードの高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態１を示す半導体記憶装置の回路構成のブロック図である。
【図２】本発明の実施形態２の半導体記憶装置における負荷容量調整回路の回路図である。
【図３】図２の負荷容量調整回路を説明するための回路図である。
【図４】本発明の実施形態３の半導体記憶装置における負荷容量調整回路の回路図である。
【図５】図４の半導体記憶装置における各バンクが属する分割領域例を示す図である。
【図６】従来の半導体記憶装置の回路構成例を示すブロック図である。
【図７】フイードバック回路の一例を示す回路図である。
【図８】バンク数をｍ個持つ半導体記憶装置の概略構成を示すブロック図である。
【符号の説明】
１    半導体記憶装置
１１０    メモリセルアレイ
１５０    リファレンス回路
１６０    センスブロック
１８０    バンクデコーダ回路
１９０，１９１，１９６    負荷容量調整回路
１９２    スイッチ切換え制御手段
１９３    論理回路
１９４，１９５    オアゲート
ＭＣ    メモリセル
０Ａ・・ｍＡ    バンク
Ｂ００，・・，Ｂ０ｎ、Ｂ１０，・・，Ｂ１ｎ、・・Ｂｍ０，・・，Ｂｍｎ
ビット線
Ｓ００，・・，Ｓ０ｎ、Ｓ１０，・・，Ｓ１ｎ、・・Ｓｍ０，・・，Ｓｍｎ
スイッチトランジスタ
ＢＢ０＿０，ＢＢ１＿０，・・・，ＢＢｍ＿０    ビット線
Ｓｂ０，Ｓｂ１，・・・，Ｓｂｍ    スイッチトランジスタ
ＢＢ０    メモリビット線
ＳＡ    センスアンプ
Ｂｓａ０，Ｂｓａ１，・・・，Ｂｓａｍ    バンク選択信号線
ＢＢｒ    リファレンスビット線
Ｃｒ０，Ｃｒ１，・・・，Ｃｒｍ、Ｃｒａ，Ｃｒｄ、Ｃ０・・Ｃ７    調整用の負荷容量
Ｌｔ０，Ｌｔ１、・・・、Ｌｔｍ、Ｔ３，Ｔ４    トランジスタ
ａ〜ｇ    スイッチ
【図１】
0003651767.tif 000002
【図２】
0003651767.tif 000003
【図３】
0003651767.tif 000004
【図４】
0003651767.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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