(57)【特許請求の範囲】
【請求項１】
ゼロ値から直線的に立ち上がる供給電源電圧が印加される入力端子と，
メモリ・レジスタの入力端子に接続され，そこで，初期化段階中の供給電源電圧と等しいか，あるいは，それに比例した電圧信号と，供給電源電圧が予め決められたしきい値以下に低下したときにゼロ電圧信号とがつくりだされる初期化のための出力端子とから構成され，
前記入力端子と前記出力端子との間に，
前記入力端子に接続された第１の回路部と，
前記第１の回路部の後方に接続され，前記出力端子に接続された第１の出力端子を有する第２の回路部とが設けられており，
前記第２の回路部の第２の出力端子に接続された入力端子と，供給電源電圧が前記しきい値以下に低下する間，前記第１の回路部をＯＦＦのままでも維持する前記第１の回路部に接続された出力端子とを有する第３の回路部から構成されることを特徴とする初期化回路。
【請求項２】
前記第１の回路部に作用するターン・オフ・トランジスタが，前記第３の回路部の出力端子と前記第１の回路部との間に接続されることを特徴とする請求項１に記載の初期化回路。
【請求項３】
前記第３の回路部が，少なくとも第１，第２のトランジスタの相補対により構成されることを特徴とする請求項１に記載の初期化回路。
【請求項４】
前記第１，第２のトランジスタのゲート端子が，相互に接続されると同時に，前記第２の回路部の第２の出力端子にも接続されることを特徴とする請求項３に記載の初期化回路。
【請求項５】
前記第１，第２のトランジスタが，それぞれ，第３の回路部の出力端子を形成するために接続されるドレイン端子を有することを特徴とする請求項３に記載の初期化回路。
【請求項６】
前記第１，第２のトランジスタが互いに接続され，また，前記供給電源電圧の正電極と接地基準電圧との間に接続されることを特徴とする請求項３に記載の初期化回路。
【請求項７】
前記第１のトランジスタが，Ｐ−チャンネルＭＯＳタイプであり，前記第２のトランジスタが，Ｎ−チャンネルＭＯＳタイプであることを特徴とする請求項３に記載の初期化回路。
【請求項８】
前記ターン・オフ・トランジスタが，前記第１の回路部の回路レッグにおいて，直列的に，少なくとも１つのダイオードと接続されていることを特徴とする請求項２に記載の初期化回路。
【請求項９】
前記ターン・オフ・トランジスタが，ＭＯＳタイプで，低インピーダンスを無視し得る程度のドレイン−ソース間の電圧降下をもたらすために，比較的大きいサイズであることを特徴とする請求項２に記載の初期化回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は，メモリ・レジスタを備えた場合に特に有効ではあるが，その構成に限定されることがない低散逸の初期化回路に関するものである。
【０００２】
また，この発明は，特に，ゼロ値から直線的に立ち上がる供給電源電圧が印加される信号入力端子と，メモリ・レジスタの入力端子に接続され，そこで，初期化段階中の供給電源電圧と等しいか，あるいはそれに比例した電圧信号と，供給電源電圧が予め決められたトリッピング値以下に低下した場合に，ゼロ電圧信号とがつくりだされる初期化出力端子とから構成され，上記入力端子と出力端子との間に，該入力端子に接続された第１の回路部，および，該第１の回路部の後方に接続され，上記初期化出力端子に接続された第１の出力端子を有する第２の回路部とが設けられたタイプの，メモリ・レジスタ用初期化回路に関するものである。
【０００３】
【従来の技術】
周知のように，多くの電子回路の構成が適切であるか否かは，適切な電源供給との組み合わせで，回路を適切な動作状態に移行させる初期化信号，あるいは，イネーブル信号が受信できるか否かによる。この初期化信号は，適切に構成された回路によって生成することができる。初期化回路は，通常，供給電源電圧の予め設定された値への立ち上がりに続いて，その後，その値を越えるとゼロ電圧値に戻る信号を生成する。
【０００４】
この変化のしきい値は，初期化回路のトリッピング電圧Ｖｓと呼ばれ，電子回路においては，このトリッピング電圧の値ＶｓがＯＮ状態にされる仕様を充足していることが重要となる。このトリッピング電圧Ｖｓは，常に，初期化に関与するすべての回路が正しくセットされるような値でなければならず，ＭＯＳまたはＣＭＯＳタイプの集積回路の場合には，このトリッピング電圧Ｖｓは個々のトランジスタのしきい値にも関係している。
【０００５】
さらに留意すべき点は，ほとんどの初期化回路が，供給電源電圧がトリッピング電圧Ｖｓ以下に低下し，それによって駆動されるネットワークが設計通りの方法で動作しないような状況にあっては，自動的に遮断されることである。その後，供給電源電圧がその定常状態の値にまで回復された場合にあっても，その回路ネットワークは再初期化される必要がある。
【０００６】
しかしながら，いくつかの電子装置において，こうした操作は，その生産性を低下させてしまうような場合がある。例えば，マイクロプロセッサ・ユニットにおいてプログラム可能ないわゆるメモリ・レジスタを構成する回路ネットワークを例にとると，多くのレジスタは，その電源ＯＮ構成がデフォルト値と呼ばれる，その回路ネットワークを正常な形態で動作させるのに必要な，予め設定された指定値を満たすことを必要としている。その結果，初期化回路は，仕様によって決められている，そのデフォルト状態にまでメモリ・レジスタを立ち上がらせることができなければならない。
【０００７】
しかしながら，供給電源電圧がその定常状態の値に達すると，メモリ・レジスタの内容が変更されてしまい，もし，供給電源電圧がこの時点でかなりのサージを受けることになると，デフォルト状態に回復させるために初期化回路がメモリ・レジスタを再構成するような場合がある。
【０００８】
基本的に，初期化される標準的な回路にとって有益であることは，デフォルト状態への回復が，プログラム可能な装置によるレジスタの次の書き込みまで持続的な（standing) エラーを意味するメモリ・レジスタにとっては害を及ぼすことになる。
【０００９】
実際的な例をあげるとすれば，１ボルト以下の，非常に低い供給電源電圧値でも内部に記憶された論理値を保持するために，ＣＭＯＳ技術で実装され，５ボルトで動作する基本的な（elementary) メモリ・セルを設けることができる場合を想定する。この能力は，比較的長時間，そして，突然の，および／または非常に短期間の障害によって供給電源電圧が急激に低下した場合でも保持される。
【００１０】
したがって，こうした状態でそのメモリに関連した初期化回路が遮断されると，メモリ自体がそうした一時的な障害に十分に耐え得たとしても，内部に保存されている値（データ）が失われる。こうした障害を回避できる初期化回路が，同一出願人により，ヨーロッパ特許出願Ｎｏ．０  ５４４  ３８０において開示されている。
【００１１】
図８は，上記ヨーロッパ特許出願における主要な図面を忠実に再現したものであり，先行技術に基づくメモリ・レジスタ２のための初期化回路を示している。
【００１２】
初期化回路１は，供給電源電圧Ｖｐが印加される入力端子Ｉを有しており，また，初期化出力端子を形成する一対の出力端子Ｐ1 およびＰ2 も有している。この初期化回路１にあっては，供給電源電圧がしきい値Ｖｓ以下に低下した場合に，それに接続された回路ネットワーク５も再初期化する第１の出力端子Ｐ1 による通常の動作と，適切な方法での出力端子Ｐ2 を介したメモリ・レジスタ２を初期化する動作との両方が可能である。一定時間後，第２の出力端子Ｐ2 に信号が発生してメモリ回路がプログラムされ，実際に必要な場合だけ，適切な初期化が実行される。
【００１３】
【発明が解決しようとする課題】
こうした従来の方式は有効ではあるが，他の初期化回路にも見られるような欠陥を完全に回避することはできない。すなわち，最も重大な欠陥は，その設定された機能を実行した後，その回路の供給電源電圧Ｖｐに電流が流れ続け，その結果，電力が浪費されてしまうことである。このことを図８に示した回路図を用いて詳細に説明する。
【００１４】
定常状態においては，図８に示した回路ノードＡは，Ｎ−チャンネルＭＯＳトランジスタのしきい値電圧の２倍程度の高さの電圧下にあり，回路ノードＢは供給電源電圧Ｖｐとほぼ同じ電圧下にある。
【００１５】
この回路ノードＡと回路ノードＢとの電位差の結果として，電流が第１の回路部３内に含まれている抵抗Ｒ1 およびＲ2 を介して流れるので，抵抗Ｒ1 およびＲ2 は電力を無駄に消費することになり，したがって，電力は定常状態でも浪費されることになる。電源停止状態での電源消費は，特にパワー・メモリ装置に依存したアーキテクチャの場合，できるだけゼロに近付ける必要がある。
【００１６】
電源停止状態における電力消費の問題は，動作フェーズが電源停止フェーズの場合よりずっと短い時間内に起きるようなアーキテクチャにとっては極めて重要である。このタイプの装置の１つの実例は，ほとんどの場合待機状態にあるようなセルラー電話である。
【００１７】
こうした電源浪費問題を解決しようとするこれまでの試みは非常に複雑で，技術的にはほとんど実行不可能であった。さらに，そうした方式はメモリ・レジスタには適用できなかった。
【００１８】
この発明は，特に，メモリ・レジスタ用の，定常状態で電力消費がゼロに近い構造および機能的特徴を有しており，それによって，従来技術を用いた同様の回路の欠陥を克服することができる初期化回路を得ることを目的とする。
【００１９】
【課題を解決するための手段】
上記の目的を達成するために，請求項１に係る初期化回路は，ゼロ値から直線的に立ち上がる供給電源電圧（Ｖｐ）が印加される入力端子（Ｉ）と，メモリ・レジスタ（２）の入力端子に接続され，そこで，初期化段階中の供給電源電圧（Ｖｐ）と等しいか，あるいは，それに比例した電圧信号（Ｖｄ）と，供給電源電圧（Ｖｐ）が予め決められたしきい値（Ｖｓ）以下に低下したときにゼロ電圧信号とがつくりだされる初期化のための出力端子（Ｏ）とから構成され，前記入力端子（Ｉ）と前記出力端子（Ｏ）との間に，前記入力端子（Ｉ）に接続された第１の回路部（３）と，前記第１の回路部の後方に接続され，前記出力端子（Ｏ）に接続された第１の出力端子（Ｄ）を有する第２の回路部（４）とが設けられており，前記第２の回路部（４）の第２の出力端子（Ｃ）に接続された入力端子と，供給電源電圧が前記しきい値（Ｖｓ）以下に低下する間，前記第１の回路部（３）をＯＦＦのままでも維持する前記第１の回路部（３）に接続された出力端子（Ｅ）とを有する第３の回路部（７）から構成されているものである。
【００２０】
また，請求項２に係る初期化回路は，前記第１の回路部（３）に作用するターン・オフ・トランジスタ（ＭＮ２）が，前記第３の回路部（７）の出力端子（Ｅ）と前記第１の回路部（３）との間に接続されるものである。
【００２１】
また，請求項３に係る初期化回路は，前記第３の回路部（７）が，少なくとも第１，第２のトランジスタ（ＭＰ４，ＭＮ６）の相補対により構成されるものである。
【００２２】
また，請求項４に係る初期化回路は，前記第１，第２のトランジスタ（ＭＮ４，ＭＰ６）のゲート端子（Ｇ５，Ｇ６）が，相互に接続されると同時に，前記第２の回路部（４）の第２の出力端子（Ｃ）にも接続されるものである。
【００２３】
また，請求項５に係る初期化回路は，前記第１，第２のトランジスタ（ＭＰ４，ＭＮ６）が，それぞれ，第３の回路部（７）の出力端子（Ｅ）を形成するために接続されるドレイン端子（Ｄ５，Ｄ６）を有するものである。
【００２４】
また，請求項６に係る初期化回路は，前記第１，第２のトランジスタ（ＭＰ４，ＭＮ６）が互いに接続され，また，前記供給電源電圧（Ｖｐ）の正電極と接地基準電圧（ＧＮＤ）との間に接続されるものである。
【００２５】
また，請求項７に係る初期化回路は，前記第１のトランジスタ（ＭＰ４）が，Ｐ−チャンネルＭＯＳタイプであり，前記第２のトランジスタ（ＭＮ６）が，Ｎ−チャンネルＭＯＳタイプであるものである。
【００２６】
また，請求項８に係る初期化回路は，前記ターン・オフ・トランジスタ（ＭＮ２）が，前記第１の回路部（３）の回路レッグにおいて，直列的に，少なくとも１つのダイオード（ＭＮ１）と接続されているものである。
【００２７】
また，請求項９に係る初期化回路は，前記ターン・オフ・トランジスタ（ＭＮ２）が，ＭＯＳタイプで，低インピーダンスを無視し得る程度のドレイン−ソース間の電圧降下をもたらすために，比較的大きいサイズである。
【００２８】
【作用】
この発明に係る初期化回路は，回路ノードＡの電圧Ｖａを供給電源電圧Ｖｐに設定すると同時に，ノードＢの電圧Ｖｂをゼロ値に設定し，これによって，電流がレジスタを介して流れるのを防止し，電力消費をほとんどゼロに設定する。
【００２９】
また，この発明に係る初期化回路は，供給電源電圧Ｖｐが除去され，その後，再度負荷された場合だけ再起動される。こうした状況で，回路ノードＤおよびＣ上の電圧ＶｄとＶｃは，事実上，供給電源電圧Ｖｐとゼロにそれぞれ回復される。
【００３０】
また，この発明に係る初期化回路は，初期化回路内に抵抗Ｒ１とＲ２を設けることによって，回路ノードＢの電圧を，好適に，供給電源電圧がトリッピングしきい値Ｖｓに達する時点ｔ３まで，実際にゼロのままでとどまらせるようにする。
【００３１】
また，この発明に係る初期化回路は，出力０での信号のエボリューション・オーバー時間はメモリー回路をプログラムされた状態に保持し，実際に必要な場合だけ，適切な初期化を実行する。
【００３２】
この発明に係る初期化回路の特徴および利点は，実例として紹介されるものであって，この発明を限定するものではない実施例の詳細な説明と，関連する図面を参照することによって，さらに明確になる。
【００３３】
【実施例】
（実施例の構成）
以下，この発明に係る初期化回路の実施例を図面に基づいて説明する。特に，図１は，この発明に係る初期化回路の構成を示す回路図であり，図において，１は初期化回路であり，特に，メモリ・レジスタ２を用いた場合に有効であるが，そうした構成に限定されるものではない。
【００３４】
初期化回路１は，供給電源電圧Ｖｐが印加される入力端子Ｉを有しており，初期化回路１はさらに，メモリ・レジスタ２に接続された出力端子Ｏを有している。また，この初期化回路１は，入力端子Ｉおよび基準電圧，例えば，信号接地ＧＮＤとの間に接続される第１の回路部３を含んでいる。
【００３５】
この第１の回路部３は，回路ノードＡおよび（ターン・オフ・）トランジスタＭＮ２との間に接続された（Ｎ−チャンネルＭＯＳタイプの）トランジスタＭＮ１を含んでいる。このトランジスタＭＮ１は，基本的にダイオード構成であり，対応するドレイン端子Ｄ１に接続されたゲート端子Ｇ１を有している。トランジスタＭＮ１のチャンネル領域の幅Ｗと長さＬは，低インピーダンスになるように，例えば，Ｗ／Ｌ＝１００／４に設定される。
【００３６】
好適に，（ターン・オフ・）トランジスタＭＮ２は，トランジスタＭＮ１のソース端子に接続されたドレイン端子Ｄ２と，接地ＧＮＤに接続されたソース端子Ｓ２とを有している。このトランジスタＭＮ２はスイッチとして動作し，比較的大きなサイズを有しているので，それによって，トランジスタＭＮ１と同様の低インピーダンスをもたらすと同時に，ドレイン−ソース間の電圧降下が低くなる。ここで，好ましい実施例においては，トランジスタＭＮ２のＷ／Ｌ比は１００／０．８に設定される。
【００３７】
トランジスタＭＮ１のドレイン端子Ｄ１は，並列構成の抵抗Ｒ１およびコンデンサＣ１により構成されるＲＣ回路１０を介して供給電源電圧Ｖｐの正電極に接続された回路ノードＡと一致している。回路ノードＡはまた，並列構成の抵抗Ｒ２とコンデンサＣ２により構成されるＲＣ回路１１を介して，そのソース端子Ｓ３が供給電源電圧Ｖｐの正電極に接続されており，そのドレイン端子Ｄ３が接地ＧＮＤに接続されている。また，（Ｐ−チャンネル・タイプのＭＯＳ）トランジタＭＰ１のゲート端子Ｇ３に接続されている。このトランジスタＭＰ１のチャンネル領域の幅Ｗと長さＬも低インピーダンスとなるように設定されている。トランジスタＭＰ１のドレイン端子Ｄ３は基本的に第１の回路部３の出力端子を形成しており，ここでは回路ノードＢとして示されている。
【００３８】
回路ノードＢは，ＭＯＳトランジスタを有する第２の回路部４に接続されている。具体的には，それぞれＰ−チャンネルおよびＮ−チャンネル・タイプであるトランジタペア５のＭＯＳトランジスタＭＰ２とＭＮ４が，インバータ構成で相互に接続されて設けられている。同様に，それぞれＰ−チャンネル・タイプとＮ−チャンネル・タイプのトランジスタＭＰ３とＭＮ５によるトランジスタペア６が上記トランジタペア５へのフィードバック・クロス接続によって，第２の回路部４内において，インバータ構成にて接続されている。
【００３９】
要するに，トランジスタペア５のゲート端子は，トランジスタペア６のドレイン−ドレイン接触ポイントを形成している回路ノードＣに接続されている。一方，トランジスタペア６のゲート端子はトランジスタペア５のドレイン−ドレイン接触ポイントに接続されている。
【００４０】
トランジスタペア６のトランジスタのサイズは，Ｐ−チャンネルがＮ−チャンネルより抵抗値を高くするように設定され，それによってインバータのための低トリッピング電圧を達成することができるように構成されている。逆に，トランジスタペア５の場合にはＰ−チャンネルの方がＮ−チャンネルより伝導性が高く設定され，それによって，インバータに高いトリッピング電圧を与えるように構成されている。
【００４１】
回路ノードＢは，ソース端子Ｓ４が接地されている（Ｎ−チャンネル・タイプのＭＯＳ）トランジスタＭＮ３のゲート端子Ｇ４にも接続されている。第２の回路部４の出力端子は，トランジスタＭＮ３のドレイン端子Ｄ４と同じ回路ノードＤを形成している。回路ノードＤはまた，トランジスタペア５を形成しているトランジスタＭＰ２とＭＮ４のドレイン−ドレイン接触ポイントと一致している。
【００４２】
第３の（インバーティング）回路部７は，第２の回路部４と第１の回路部３との間においてフィードバック接続されている。より具体的には，第３の（インバーティング）回路部７の入力端子は第２の回路部４の回路ノードＣに接続されており，他の回路ノードＥと一致している，その第３の（インバーティング）回路部７の出力端子は第１の回路部３に，すなわち，トランジスタＭＮ２のゲート端子Ｇ２に接続されている。
【００４３】
第３の（インバーティング）回路部７は，直列構成の，それぞれ，Ｐ−チャンネルとＮ−チャンネル・タイプの，基準供給電圧Ｖｃと接地との間に接続されたトランジスタＭＰ４およびＭＮ６により構成されている。（ＭＯＳ）トランジスタＭＰ４とＭＮ６は，そのゲート端子Ｇ５およびＧ６が相互に接続されると共に回路ノードＣに接続されている。同様に，ドレイン端子Ｄ５およびＤ６は相互に接続され，回路ノードＥを構成している。第１の回路部３に含まれている（ＭＯＳ）トランジスタＭＮ２は，そのゲート端子Ｇ２が回路ノードＥに接続されている。
【００４４】
最後に，初期化回路１は，相互に直列関係にあるインバータＩ4 ，Ｉ5 のペアを組み込んでおり，第２の回路部４のノードＤと出力端子Ｏとの間に接続された第４の回路部８を含んでいる。回路ノードＤの電圧はインバータＩ4 ，Ｉ5 を介して，出力端子Ｏと基本的に重複している。
【００４５】
この発明により，回路の性能を変えることなく第３の（インバーティング）回路７の代わりに他のインバーティング回路を用いることが可能である。
【００４６】
（実施例の動作）
この発明に係る初期化回路１の動作を，同じ時間ベースを用いて，この初期化回路に現れる電圧信号の波形を示す図２〜図７のグラフを参照して説明する。ここで，グラフにおけるＶａ〜Ｖｅは，それぞれ回路ノードＡ〜Ｅにおける電圧値に対応するものである。
【００４７】
供給電源電圧Ｖｐがその定常状態の値まで上昇すると（図２参照），回路ノードＡの電圧Ｖａも，それが時間ｔ2 で（Ｎ−チャンネル・）トランジスタＭＮ１のしきい値電圧Ｖｔと等しい値に到達するまで上昇する（図３参照）。抵抗Ｒ１は，きわめて高いので，さらに少しの電圧上昇δＮがあれば，回路ノードＡは，供給電源電圧Ｖｐの上昇中であってもＶｎ＝Ｖｔ＋δＮの電圧値で安定する。
【００４８】
トランジスタＭＰ１は，供給電源電圧Ｖｐとゲート端子Ｇ３との間における電圧がそのＰ−チャンネル・トランジスタの電導性しきい値Ｖｈに到達するまでＯＦＦのままに維持される。この時点での電圧上昇δＰは小さいが，それでも，抵抗Ｒ２と比較して，トランジスタＭＰ１のＰ−チャンネルに無視し得る程度の負インピーダンスを加えるには十分であり，それによって，回路ノードＢの電圧を供給電源電圧Ｖｐと同じ値にまで上昇させる（図４参照）。したがって，供給電源電圧Ｖｐが以下の式で与えられるようなトリッピングしきい値Ｖｓに達する前は回路ノードＢでの電圧がゼロである。すなわち，
Ｖｓ＝Ｖｎ＋Ｖｈ＋δＰ＝Ｖｔｈ−ｃｈ＋δＮ＋Ｖｈｐ−ｃｈ＋δＰ
である。
【００４９】
また，ｔ1 の時点において，第２の回路部４の回路ノードＣにすでにゼロ電圧値が存在しており，結果として，供給電源電圧ＶｐがトランジスタＭＮ２のゲート端子Ｇ２上に存在し，ドレイン端子Ｄ２と接地ＧＮＤ間の電圧降下もほとんど無視し得る点が重要である（図６参照）。コンデンサＣ１とＣ２の存在は初期化回路１に供給電源電圧の上向きサージに迅速に対応する能力を付与する。
【００５０】
さらに，初期化回路１の他の回路ノードＣおよびＤの状態変化（evolution)について以下に説明する。上記したように，トランジスタペア５および６は，そのトリッピング電圧が互いに異なっているので釣り合っていない。このことは，これらトランジスタペア５および６のフィードバック接続は，回路ノードＣおよびＤが状態遷移（transient)の終りに同じ電圧となるのを防止していることを意味する。すなわち，第２の回路部４は，両方の回路ノードＣおよびＤがゼロ電圧であるスタート状態から，回路ノードＤを供給電源電圧と同じ電位Ｖｐにすると同時に，回路ノードＣを接地させる（図５および図６参照）。
【００５１】
回路ノードＢの電圧Ｖｂがトリッピング値Ｖｓに達すると，ｔ3 の時点で発生するトランジスタペア５と６の不均衡は，トランジスタＭＮ３が伝導状態になるまで継続する。こうした状態で，回路ノードＢ上の電圧Ｖｂは供給電源電圧Ｖｐと同じ値になり，回路ノードＤの電圧Ｖｄを接地状態にする。回路ノードＤの電圧Ｖｄが接地状態と同じになると，回路ノードＣの電圧Ｖｃが供給電源電圧Ｖｐの値にまで上昇し，回路ノードＥを接地状態にする（図７参照）。その結果，トランジスタＭＮ２はＯＦＦになり（すなわち，非伝導状態に入り），そして，回路ノードＡの電圧Ｖａも上昇して，トランジスタＭＰ１をＯＦＦに設定する。
【００５２】
このように，回路ノードＢ上の電圧Ｖｂは，供給電源電圧Ｖｐと同じ値にしばらくとどまった後，ゼロに戻る。実際，回路ノードＢは回路ノードＤの電圧Ｖｄをゼロに設定して，回路ノードＣが実際に供給電源電圧Ｖｐの値に切り替えられるようにするのに十分な時間だけ，供給電源電圧Ｖｐの値にとどまる。このようにして，回路ノードＣ上の上昇した電圧は，さらに，回路ノードＤをゼロ接地値にし，そして，その後は回路ノードＢがゼロに回復されても，いかなる場合にも，回路ノードＤの電圧を再び上昇させることはなく，その結果，振動を起動させることもない。このように，回路ノードＢがゼロ接地値に回復されても，回路ノードＤは接地状態に保持される。こうしたことを達成するためには，第１の回路部３内に存在する回路要素の各値が設定された後，第２の回路部４のパラメータを適切に調節するだけで十分となる。
【００５３】
【発明の効果】
以上のように，この発明の初期化回路によれば，回路ノードＡの電圧Ｖａを供給電源電圧Ｖｐに設定すると同時に，回路ノードＢの電圧Ｖｂをゼロ値に設定し，これによって，電流がレジスタを通じて流れるのを防止し，電力消費をほとんどゼロに設定することができる。したがって，この初期化回路は待機状態では電力消費はゼロでとなり，電力浪費を回避することができる。
【００５４】
また，この発明に係る初期化回路は，供給電源電圧Ｖｐが除去され，その後，再度電源でんあるが印加された場合だけ，再起動される。こうした状況で，回路ノードＤおよびＣ上の電圧ＶｄとＶｃは，事実上，供給電源電圧Ｖｐとゼロにそれぞれ回復することができる。
【００５５】
また，この発明に係る初期化回路は，初期化回路内に抵抗Ｒ１とＲ２を設けることによって，回路ノードＢの電圧を，好適に，供給電源電圧がトリッピングしきい値Ｖｓに達する時点ｔ3 まで，実際にゼロのままでとどまらせるようにすることができる。
【００５６】
また，この発明に係る初期化回路は，出力０での信号のエボリューション・オーバー時間はメモリ回路をプログラムされた状態に保持し，実際に必要な場合にだけ，適切な初期化を実行することができる。
【００５７】
さらに，この発明に係る初期化回路は，集積形態で実装することができ，この場合，抵抗Ｒ１およびＲ２をいずれかの金属化パスの層の下側に，いわゆるＮ−ウェルおよびＰ−ウェルを形成し，占有面積の無駄を回避することができる。
【図面の簡単な説明】
【図１】この発明の実施例に係る初期化回路の構成を示す回路図である。
【図２】図１に示した初期化回路への可能な供給電源電圧の電圧波形を示すグラフである。
【図３】同じ時間ベースを有しており，図１に示した初期化回路に現れる電圧波形を示すグラフである。
【図４】同じ時間ベースを有しており，図１に示した初期化回路に現れる電圧波形を示すグラフである。
【図５】同じ時間ベースを有しており，図１に示した初期化回路に現れる電圧波形を示すグラフである。
【図６】同じ時間ベースを有しており，図１に示した初期化回路に現れる電圧波形を示すグラフである。
【図７】同じ時間ベースを有しており，図１に示した初期化回路に現れる電圧波形を示すグラフである。
【図８】従来における初期化回路の構成を示す回路図である。
【符号の説明】
１  初期化回路
２  メモリ・レジスタ
３  第１の回路部
４  第２の回路部
５，６  トランジスタペア
７  第３の回路部
８  第４の回路部
１０，１１  ＲＣ回路
Ａ〜Ｅ  回路ノード
ＭＮ１〜ＭＮ６  （Ｎ−チャンネル）トランジスタ
ＭＰ１〜ＭＰ４  （Ｐ−チャンネル）トランジスタ
Ｉ  入力端子
Ｏ  出力端子
【図１】
0003658042.tif 000002
【図２】
0003658042.tif 000003
【図３】
0003658042.tif 000004
【図４】
0003658042.tif 000005
【図５】
0003658042.tif 000006
【図６】
0003658042.tif 000007
【図７】
0003658042.tif 000008
【図８】
0003658042.tif 000009