(57)【特許請求の範囲】
【請求項１】
複数の画素を含むセンサ部と、
複数の画素を含むオプティカルブラック部と、
前記センサ部及び前記オプティカルブラック部の信号を読み出すための走査を行う走査手段と、
前記走査手段を複数のブロックに分割し、分割された複数のブロックのうち任意のブロックに走査を開始させるためのパルスを出力するデコーダとを有し、
前記デコーダはラッチ回路を有し、前記ラッチ回路に走査を開始させるためのブロックに対応するデータが入力され、前記オプティカルブラック部の信号の読み出しのための走査終了後に前記走査手段から前記ラッチ回路に走査終了を示すタイミングが通知され、前記テコーダの動作が開始されることを特徴とする撮像装置。
【請求項２】
請求項１において、前記走査手段にリセットパルスを入力することにより、走査を終了することを特徴とする撮像装置。
【請求項３】
請求項１又は２において、前記センサ部に光を結像するレンズと、前記センサ部からの信号をディジタル信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器からの信号を処理するディジタル・シグナル・プロセッサと、を有することを特徴とする撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、撮像装置に係り、特に、ランダムアクセスのシフトレジスタを備えた撮像装置に関する。
【０００２】
【従来の技術】
従来、２次元のＸ−Ｙ座標上に複数の固体撮像素子を用いるイメージセンサにおいて、特に水平／垂直シフトレジスタを用いて、Ｘ−Ｙアドレスとする撮像装置で、水平／垂直シフトレジスタによる走査を制御するデコーダ回路を用いることにより、全画素に直接ランダムアクセスでき、任意の画素範囲の指定も可能であった。
【０００３】
しかし、近年の固体撮像素子を用いた撮像装置は、年々その画素数が増加する傾向にあり、それに伴いデコーダ本数が増加し、回路そのものが繁雑になるという問題が生じる。例えば水平２０００画素もの画素数がある固体撮像素子の場合、デコーダの本数は２11＝２０２４となり、２０００画素を指し示すには１１本（ビット）ものデコーダ回路が必要となる。
【０００４】
また、デコーダ回路を用いずに全画素にランダムアクセスする場合、従来の方法では、走査したくない領域を高速で読み飛ばすという方式が取られていたが、高速動作により消費電力が大きいと言う問題があった。それを解決するために、メモリタイプのシフトレジスタが提案されている。
【０００５】
一例として特開平６−３５０９３３号公報においては、各シフトレジスタユニット部にそれぞれ電位記憶部を設け、任意指定範囲の読み出しを可能にしている。図１２にその簡単な概念図を示す。図において、２個のインバータ１０５，１０６を直列接続してなるシフトレジスタユニット１０１と、記憶部１０３とシフトレジスタユニット１０１の情報を記憶部１０３へ記憶させ、記憶部１０３に記憶された情報をシフトレジスタユニット１０１に転送するためのスイッチ１０２とで、シフトレジスタ単位ブロック１０４を構成し、単位ブロック１０４を複数個縦続接続して、シフトレジスタを構成して、記憶部１０３に記憶された単位ブロックの画像データを一括して読み出し、次の単位ブロックについても、記憶部の単位ブロックの画像データを読み出して、順次必要な画像データを読み出すようになっている。
【０００６】
【発明が解決しようとする課題】
しかしながら、これを実現するためには、読み出し開始位置を設定するプロセスと、実際に任意範囲を読み出すプロセスの２段階のプロセスを要する。
【０００７】
本発明はこのような問題を考慮し、実質的にランダムアクセスが可能なシフトレジスタを有した撮像装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
本発明の撮像装置は、複数の画素を含むセンサ部と、複数の画素を含むオプティカルブラック部と、前記センサ部及び前記オプティカルブラック部の信号を読み出すための走査を行う走査手段と、前記走査手段を複数のブロックに分割し、分割された複数のブロックのうち任意のブロックに走査を開始させるためのパルスを出力するデコーダとを有し、前記デコーダはラッチ回路を有し、前記ラッチ回路に走査を開始させるためのブロックに対応するデータが入力され、前記オプティカルブラック部の信号の読み出しのための走査終了後に前記走査手段から前記ラッチ回路に走査終了を示すタイミングが通知され、前記テコーダの動作が開始されることを特徴とする。
【０００９】
また、上記撮像装置において、前記走査手段にリセットパルスを入力することにより、走査を終了することを特徴とする。
【００１０】
また、上記撮像装置において、前記センサ部に光を結像するレンズと、前記センサ部からの信号をディジタル信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器からの信号を処理するディジタル・シグナル・プロセッサと、を有することを特徴とする。
【００１３】
【発明の実施の形態】
本発明による実施形態について、図面を参照しつつ詳細に説明する。
【００１４】
［第１の実施形態］
図１は本発明の第１の実施形態に基づく、デコーダ回路とシフトレジスタを備えた撮像装置の簡単な撮像部構成図の例である。
【００１５】
この図１において、９×９画素のセンサ部５０の構成で、それぞれのＸ方向、Ｙ方向の各９画素を指定するために、水平シフトレジスタ部２０と垂直シフトレジスタ部４０を設け、さらにその外側にシフトレジスタ部２０，４０内を任意の画素範囲毎に指定できるように、水平デコーダ部１１０と垂直デコーダ部３０を兼ね備えている。また、画素部５１に、例示として３×３画素部毎に、ブロック５２で区分されている。
【００１６】
ここでの水平デコーダ１１０の入力は、ＨＤ０〜ＨＤ１が入力され、水平シフトレジスタ部２０はクロックパルス（ＣＬＫ）と水平リセットパルス（ＨＲＥＳ）が入力できるようになっている。また、垂直方向も同じ構成であり、垂直デコーダ３０の入力はＶＤ０〜ＶＤ１が入力され、垂直シフトレジスタ部４０はクロックパルス（ＣＬＫ）と垂直リセットパルス（ＶＲＥＳ）が入力できるようになっており、水平部と垂直部とはほぼ同一なので、以下、水平方向だけで論じていく。
【００１７】
まず、水平デコーダ部１１０の入力ＨＤ０〜ＨＤ１は、２本（ｂｉｔ）なので、これだけで水平９画素を全て指定することはできないが、３画素までなら直接指定することはできる。このため、この図１では水平９画素を３画素ずつの３ブロックに分け、そのブロックの先頭画素の３画素をデコーダ部１１０で指定できるように構成したものである。
【００１８】
水平シフトレジスタ部２０は、水平デコーダ部１１０とセンサ部５０の間に位置し、水平デコーダ部１１０から得られる各ブロック５２の先頭位置を受け取り、クロックパルスＣＬＫにより、その位置からセンサ部５０を１画素ずつ走査させるように構成したものである。走査を止めるときは水平リセットパルスＨＲＥＳにより、水平シフトレジスタ部２０の内容を消去する。
【００１９】
図２は、図１の水平デコーダ部１１０と水平シフトレジスタ部２０の回路構成の１実施形態を示したものである。
【００２０】
水平デコーダ部１１０は、入力としてＨＤ０を下位桁、ＨＤ１を上位桁とし、ＡＮＤ回路１３，１４と、インバータ１１，１２で構成したものである。水平シフトレジスタ部２０はＤ型フリップフロップ２１〜２４で構成している。またこれ以外に、水平デコーダ部１１０の回路として、ＡＮＤやインバータ以外の素子を用いたり、水平シフトレジスタ部２０の構成を従来例のようにクロックドインバータで構成してもよい。
【００２１】
これらの水平デコーダ部１１０の入力に＜ＨＤ０，ＨＤ１＞に＜０，０＞が入力されると、左端の画素が選択され、それと同時にフリップフロップ１（ＦＦ１）２１が選択される。その後クロックパルスＣＬＫによりＦＦ２（２２），ＦＦ３（２３）と順次１クロック毎にシフトされ、ＦＦ３（２３）からＦＦ４（２４）への伝達にはＡＮＤ回路１４＜０，１＞の出力とを入力するＯＲ回路２５を介してＦＦ４（２４）に転送され、順次９画素目が走査し終わるまでリセットパルスを入れなければ、全画素を走査することができる。
【００２２】
次に、任意の画素範囲を走査する場合の概念図を図３に、そのタイミングを図４に示す。図３は図２の水平デコーダ部１１０と水平シフトレジスタ部２０とを用いて、任意の画素範囲を走査する場合の概念図である。
【００２３】
図３に示すように、９×９画素を３×３画素の９ブロックに分割し、ブロック２，５，８だけを、この水平デコーダ部１１０と水平シフトレジスタ部２０との回路で走査する状況である。図４のタイミングのように、これらのブロックの先頭画素を指定したいために、＜ＨＤ０，ＨＤ１＞に＜０，１＞を入力する。これによりＦＦ１〜ＦＦ３を飛び越し、直接ＦＦ４を指定できる。水平リセットパルスＨＲＥＳを入力し、その後、クロックパルスＣＬＫ毎に水平シフトレジスタ部２０の入力により、次々に指定される位置がシフトしていく。
【００２４】
つぎに、図４のｈ3 が出力された直後に、水平リセットパルスＨＲＥＳで、フリップフロップＦＦをリセットすることにより、ブロック２だけを走査することができる。その後、このタイミングで３回ずつ走査することにより、ブロック５、ブロック８と走査することができる。なおここではデコーダ入力の内容はラッチ等により１パルスだけ出力されるものとする。
【００２５】
上記実施形態では、水平部について説明したが、垂直デコーダ部及び垂直シフトレジスタ部についても、選択されたブロックを水平ラインの並びで選択する場合に、上記と同様にデコードして、垂直シフトレジスタ部で画素読み出し領域を選択することにより、同様な動作で、同一の効果を奏し得る。
【００２６】
［第２の実施形態］
次に、本発明の第２の実施形態として、任意の画素範囲で走査して、さらにその中で任意の画素位置で走査開始、終了することができる撮像装置の実施形態を示す。
【００２７】
図５は当初区分けしたブロック内の途中から走査したい場合の概念図である。図６は図５の構成を実施するための回路構成例である。この回路構成は基本的には図２と同じだが、シフトレジスタ内に水平画素選択スイッチ２０１−２０４としてＭＯＳ型のトランジスタを付け、各スイッチの出力に抵抗２１１〜２１４で終端しており、水平選択パルスＨＳＥＬで全スイッチを同時にＯＮ、ＯＦＦを行う。この構成でのタイミングを図７に示す。
【００２８】
この場合、図５の水平選択出力線ｈ2 から走査を始めたいのであるが、図７に示すように、まず水平デコーダ部１１０の入力として＜０，１＞を入力し、水平選択出力線ｈ1 を選択できるようにする。しかしここでは、水平選択パルスＨＳＥＬがＬｏｗになっているため、水平選択出力線ｈ1 からは出力されない。
【００２９】
次のクロックＣＬＫでシフトし、水平選択出力線ｈ2 に移動するが、この時点で水平選択パルスＨＳＥＬをＨｉｇｈにし、出力可能にし続ける。その後、ｈ4 が走査し終わったところで、水平選択パルスＨＳＥＬをＬｏｗにし、フリップフロップ２４〜２７にリセットかける。これにより所望の位置から所望の範囲を走査できることになる。
【００３０】
［第３の実施形態］
次に、図８は図５の構成にオプティカル・ブラック（ＯＢ）部５３を付け加えた場合の実施形態である。図８（ａ）ではその概念図を示す。ここでは簡略化のために９×９画素のセンサ部５０に、水平シフトレジスタ部２０からの水平選択出力線ｈ1，ｈ2に該当する２×９画素のＯＢ部を設けている。
【００３１】
このＯＢ部は１Ｈ毎に必ず走査させなければならない領域である。またこの図では、水平選択出力線ｈ6〜ｈ8に該当するブロック２，５，８だけを選択走査する。図８（ｂ）はそれを行うための水平デコーダ部１１０と水平シフトレジスタ部２０の回路構成である。この特徴として、オプティカル・ブラック（ＯＢ）部５３の垂直２画素列分を必ず走査するように水平シフトレジスタ部２０にＯＢ端子とＤタイプのフリップフロップ２２１，２２２が付加されていることである。このＯＢ部５３が走査し終わってから、１クロック空けて、水平デコーダ部１１０にあるラッチ回路１１５のアウトプットイネーブル（ＯＥ）にＯＢ部終了のタイミングが伝えられ、走査したい範囲が走査できるようになる。また、ＯＢ部５３には、Ｄフリップフロップ２２１，２２２と水平選択パルスＨＳＥＬで動作する水平画素選択スイッチ２０１−２０４のＭＯＳ型のトランジスタと、各スイッチの出力に抵抗２１１〜２１４で終端している。
【００３２】
以下、図９に、その図８に示すＯＢ部を有する撮像装置のタイミングを示すとともに動作を説明していく。
【００３３】
まず、水平デコーダ部１１０に＜０，１＞というデータが入力されるが、これはラッチパルスにより１クロックの長さのデータにされ、ラッチ回路１１５内に保存される。次にＯＢにパルスが入ると同時にｈ1から出力され、ＯＢ部をシフトしながら走査していく。その後、ＯＢ部の走査が終わり、ＦＦ２（２２２）で１クロックおいてから、そのタイミングがラッチ回路１１５のＯＥに伝えられ、水平選択出力線ｈ6からセンサ部の走査が始まる。走査終了は水平選択出力線ｈ8が走査し終わったところで、水平選択パルスＨＳＥＬをＬｏｗにし、その後、フリップフロップをリセットする。
【００３４】
なお、ここでは水平選択パルスＨＳＥＬにより、図５と同じ様な領域だけを走査することも可能である。
【００３５】
［第４の実施形態］
次に本発明の第４の実施形態について論ずる。
【００３６】
図１０（ａ）は１２８×１２８画素の１ブロックを横１５ブロック縦８ブロック並べた、全１９２０×１０２４画素のセンサ部を有した構成であり、１Ｈ期間に５画素分のＯＢ部５３を考慮している。
【００３７】
ここではブロックの途中から走査、終了したい場合であるので、走査開始、終了画素を含んだブロックを全て走査し、図１１のＤＲＡＭのメモリ１３に格納し、使用しない画素はメモリ１３内部で選択しないという特徴を持つ。回路構成は図８と基本的には同じであるが、図８のようにブロック内部で走査開始、終了する位置を遅らせる必要がないため、水平選択パルスＨＳＥＬは必要ない。タイミングは図９に水平選択パルスＨＳＥＬを省いたものと同じであるが、図１０（ｂ）にその特徴だけを述べてある。水平走査ブロックとしては水平デコーダ部１１０から、＜００１０＞〜＜０１０１＞までを選択し、必要なブロックを走査する。それらは全て図１１のＤＲＡＭ１３に格納され、カメラＤＳＰ１２によって取捨選択される。
【００３８】
図１１には、この発明を用いるシステム全体の構成図を示す。この図１１における光電変換素子４、ｘ，ｙアドレス選択部５，６に、本発明を用いることによって、全体的な実施形態とする。
【００３９】
図１１において、光電変換部は、被写体からの光が絞り羽根１を通り、レンズ２により光電変換素子４へ結像されることで被写体の画像を電気信号に変換する。また、３はモワレ等を防ぐ為に光の高域をカットする光学ローパス・フィルターと、光電変換素子４の特性に応じた色補正フィルターと、および視覚領域外の赤外線カットフィルター等が組み合わされたフィルター群である。
【００４０】
光電変換素子４で変換された光／電気信号は、タイミング・ジェネレータＴＧ８からの信号により、Ｘアドレス選択部６およびＹアドレス選択部５で２次元で画素位置選択がおこなわれ、タイミング調整部７に読み出される。このタイミング調整部７では、光電変換素子４からの出力（１〜複数本）のタイミング調整がおこなわれる。そして、光電信号は、ＡＧＣ１０により読み出し電圧を制御され、Ａ／Ｄ変換器１１でデジタル信号に変換される。
【００４１】
カメラ・デジタル・シグナル・プロセッサＤＳＰ１２は、動画または静止画の画像処理をおこなう。また、ＭＰＵ１４は、この画像処理の際に使われるパラメータをカメラＤＳＰ１２に設定したり、自動露光ＡＥ，オートフォーカスＡＦ処理をおこなったりする。また、発振器９は絞り羽根１や、タイミング・ジェネレータＴＧ８、カメラＤＳＰ１２及びＭＰＵ１４へ種々なクロックを供給して、各部のタイミングを統一して取る集中タイミング用の発振器である。
【００４２】
画像処理する際の一時的な記憶領域として、ＤＲＡＭのメモリ１３が用いられ、不揮発性の記憶領域として画像記録媒体１８が用いられる。画像記録媒体１８は、例えば、スマート・メディア、磁気テープ、または光ディスク等の記録媒体を用いる。
【００４３】
この画像処理後の表示をおこなう為に、ビデオエンコーダ１５、および、ＣＲＴ１６等が設けられている。また、ビューファインダ１７は、例えばＬＣＤの様なもので画像記録媒体１８に記憶する前に被写体を確認したりする為に用いられる。また、ＣＲＴ１６に限らず、表示パネルとしては液晶やプラズマディスプレイ、電子放出素子を用いた表示パネル等であってもよい。これらのＣＲＴ１６，ビューファインダ１７，画像記録媒体１８等の出力装置は、ＣＲＴ１６、および、ビューファインダ１７等に限らず、印画紙や普通紙等のプリンタ等を用いてもよい。
【００４４】
上述した各実施形態において、光電変換素子４とその他の例えばカメラＤＳＰ１２，ＭＰＵ１４等は、別々の半導体チップに形成してもよいし、また、ＣＭＯＳプロセス等によって、同一半導体チップの基板上に形成してもよい。さらにシステムＬＳＩとして、コンパクトな構成が近く実現される。
【００４５】
【発明の効果】
以上説明したように、本発明の撮像装置によれば、走査信号を形成するシフトレジスタにおいて、ランダムにシフト動作を開始、終了することができるので、簡単な回路動作によって、撮像画におけるある任意のエリアを指定でき、その任意の指定エリアをディスプレイの１画面分の大きさに拡大して表示できる。また、全てデコーダだけで組む必要がないので、デコーダ入力本数を減らせることができる。
【図面の簡単な説明】
【図１】本発明の撮像装置のデコーダ部とシフトレジスタ部の構成例である。
【図２】本発明の撮像装置の水平デコーダ部とシフトレジスタ部の概念回路図である。
【図３】本発明の撮像装置の水平デコーダ部とシフトレジスタ部の概念構成例である。
【図４】本発明の撮像装置の任意範囲の水平デコーダ部とシフトレジスタ部のタイミングである。
【図５】本発明の撮像装置の任意範囲の水平デコーダ部とシフトレジスタ部の概念構成例である。
【図６】本発明の撮像装置のシフトレジスタ部の回路図である。
【図７】本発明の撮像装置の水平デコーダ部とシフトレジスタ部の動作タイミングである。
【図８】本発明の撮像装置の水平デコーダ部とシフトレジスタ部の概念構成図と回路図である。
【図９】本発明の撮像装置の水平デコーダ部とシフトレジスタ部のＯＢ部を考慮した動作タイミングである。
【図１０】本発明の撮像装置の水平デコーダ部とシフトレジスタ部の概念構成図と動作タイミングである。
【図１１】本発明の撮像装置の全体構成図である。
【図１２】従来例の撮像装置の走査用シフトレジスタの構成例である。
【符号の説明】
１  絞り羽根
２  レンズ
３  光線修正部
４  光電変換素子
５  Ｙアドレス選択部
６  Ｘアドレス選択部
７  タイミング調整部
８  タイミング・ジェネレータＴＧ
９  発振器
１０  ＡＧＣ
１１  アナログ／デジタル（Ａ／Ｄ）変換部
１２  カメラＤＳＰ部
１３  ＤＲＡＭメモリ
１４  ＭＰＵ（マイクロプロセッサ）
１５  ビデオエンコーダ
１６  ＣＲＴ
１７  ビューファインダ
１８  画像記録媒体
２０  水平シフトレジスタ部
２１〜２４  フリップフロップ
２５  ＯＲ回路
３０  垂直デコーダ部
４０  垂直シフトレジスタ部
５０  センサ部
５２  ３×３画素のブロック
５３  ＯＢ部
５４  １２８×１２８画素のブロック
１０１  シフトレジスタユニット
１０２  スイッチ
１０３  記憶部
１０４  シフトレジスタ単位ブロック
１０５，１０６  インバータ
１１０  水平デコーダ部
１１１，１１２  インバータ
１１３，１１４  ＡＮＤ回路
２０１〜２０４  選択スイッチ
２１１〜２１４  負荷抵抗
２２１〜２２３  Ｄフリップフロップ
【図１】
0003710334.tif 000002
【図２】
0003710334.tif 000003
【図３】
0003710334.tif 000004
【図４】
0003710334.tif 000005
【図５】
0003710334.tif 000006
【図６】
0003710334.tif 000007
【図７】
0003710334.tif 000008
【図８】
0003710334.tif 000009
【図９】
0003710334.tif 000010
【図１０】
0003710334.tif 000011
【図１１】
0003710334.tif 000012
【図１２】
0003710334.tif 000013