(57)【特許請求の範囲】
【請求項１】
電気的に消去や書き換えが可能な不揮発性のメモリ素子によるメモリアレイを有し、入出力バッファに入力されたコマンドに基づいて制御回路が順次発生する内部信号によって前記メモリアレイに対するデータの書き換えや一斉消去における各内部動作の制御を行うフラッシュメモリにおいて、前記制御回路からの内部信号の変化を検出して、当該内部信号の変化に伴う前記内部動作の状態の遷移をパルスとして情報化する状態パルス発生器と、前記状態パルス発生器からのパルスを計数加算して前記内部動作の状態に対応する計数値を保持するカウンタと、前記カウンタの前記各内部動作の状態に対応する計数値をラッチし、ラッチしたデータを前記入出力バッファへ出力するラッチ回路とを備えた状態記憶回路を設けたことを特徴とするフラッシュメモリ。
【請求項２】
前記カウンタは、各ビットに、当該フラッシュメモリの前記各内部動作状態がそれぞれ割り当てられ、前記状態パルス発生器からのパルスに対応する前記内部動作状態のビットを計数することを特徴とする請求項１に記載のフラッシュメモリ。
【請求項３】
前記状態記憶回路に前記カウンタを複数持たせ、複数の前記カウンタを切り替えて、選択された前記カウンタの内容を前記ラッチ回路にラッチすることを特徴とする請求項１に記載のフラッシュメモリ。
【請求項４】
前記状態記憶回路に、前記状態パルス発生器からの信号を監視して、異常動作が検出された場合に、当該モードの動作を強制的に終了させるとともに、前記ラッチ回路内のデータをロックさせるための信号を生成する暴走検知回路を持たせたことを特徴とする請求項１に記載のフラッシュメモリ。
【請求項５】
前記状態記憶回路に、当該モードが正常に動作した場合の期待値を発生するモード期待値発生器と、前記ラッチ回路に保持されている実際に動作したときの値を、前記モード期待値発生器からの期待値と比較してパス／フェイルの判定を行う比較器を持たせたことを特徴とする請求項１または請求項４に記載のフラッシュメモリ。
【請求項６】
前記暴走検知回路の出力する信号で動作が強制終了させられた場合、もしくは前記比較器にてフェイルと判定された場合に、前記ラッチ回路がラッチしているデータが書き込まれる不揮発性メモリを備えたことを特徴とする請求項４または請求項５に記載のフラッシュメモリ。
【請求項７】
電気的に消去や書き換えが可能な不揮発性のメモリ素子によるメモリアレイを有し、入出力バッファに入力されたコマンドに基づいて制御回路が順次発生する内部信号によって前記メモリアレイに対するデータの書き換えや一斉消去についての各動作モードでの内部動作の制御を行い、前記メモリアレイのデータ消去動作について終了を確認するステータスポーリング機能を有するフラッシュメモリにおいて、
前記制御回路からの内部信号の変化を検出して、当該内部信号の変化に伴う前記各動作モードでの内部動作の状態の遷移をパルスとして情報化する状態パルス発生器と、前記状態パルス発生器からのパルスを計数加算して前記動作モード中の各タイミングでの内部動作の状態に対応する計数値を保持するカウンタと、前記カウンタの前記各内部動作の状態に対応する計数値をラッチし、ラッチしたデータを前記入出力バッファへ出力するラッチ回路とを備えた状態記憶回路を設けたことを特徴とするフラッシュメモリ。
【請求項８】
電気的に消去や書き換えが可能な不揮発性のメモリ素子によるメモリアレイを有し、入出力バッファに入力されたコマンドに基づいて制御回路が順次発生する内部信号によって前記メモリアレイに対するデータの書き換えや一斉消去についての各動作モードでの内部動作の制御を行い、前記メモリアレイのデータ消去動作について終了を確認するステータスポーリング機能を有するフラッシュメモリにおいて、
前記制御回路からの内部信号の変化を検出して、当該内部信号の変化に伴う前記動作モードでの内部動作の状態の遷移をパルスとして情報化する状態パルス発生器と、前記制御回路からの切り替え信号に応じて前記状態パルス発生器からのパルスを計数加算して前記各動作モードの内部動作の状態に対応する計数値をそれぞれ保持する第１のカウンタ及び第２のカウンタと、前記制御回路からの切り替え信号に応じて前記第１のカウンタ及び第２のカウンタの前記各内部動作の状態に対応する計数値をラッチし、ラッチしたデータを前記入出力バッファへ出力するラッチ回路とを備えた状態記憶回路を設けたことを特徴とするフラッシュメモリ。
【請求項９】
電気的に消去や書き換えが可能な不揮発性のメモリ素子によるメモリアレイを有し、入出力バッファに入力されたコマンドに基づいて制御回路が順次発生する内部信号によって前記メモリアレイに対するデータの書き換えや一斉消去についての各動作モードでの内部動作の制御を行い、前記メモリアレイのデータ消去動作について終了を確認するステータスポーリング機能を有するフラッシュメモリにおいて、
前記制御回路からの内部信号の変化を検出して、当該内部信号の変化に伴う前記動作モードでの内部動作の状態の遷移をパルスとして情報化する状態パルス発生器と、前記状態パルス発生器からのパルスを計数加算して前記動作モード中の各タイミングでの内部動作の状態に対応する計数値を保持するカウンタと、前記カウンタの前記各内部動作の状態に対応する計数値をラッチし、ラッチしたデータを前記入出力バッファへ出力するラッチ回路と、一定時間内に前記状態パルス発生器からパルスが発生されない場合に異常状態であると前記制御回路に通知する暴走検知回路とを備えた状態記憶回路を設けたことを特徴とするフラッシュメモリ。
【請求項１０】
電気的に消去や書き換えが可能な不揮発性のメモリ素子によるメモリアレイを有し、入出力バッファに入力されたコマンドに基づいて制御回路が順次発生する内部信号によって前記メモリアレイに対するデータの書き換えや一斉消去についての各動作モードでの内部動作の制御を行い、前記メモリアレイのデータ消去動作について終了を確認するステータスポーリング機能を有するフラッシュメモリにおいて、
前記制御回路からの内部信号の変化を検出して、当該内部信号の変化に伴う前記動作モードでの内部動作の状態の遷移をパルスとして情報化する状態パルス発生器と、前記状態パルス発生器からのパルスを計数加算して前記動作モード中の各タイミングでの内部動作の状態に対応する計数値を保持するカウンタと、前記動作モードが正常に作動した場合に得られる前記パルス計数値に関する期待値を発生するモード期待値発生器と、前記モード期待値をラッチする第１のラッチ回路と、前記カウンタの前記各内部動作の状態に対応する計数値をラッチし、ラッチしたデータを前記入出力バッファへ出力する第２のラッチ回路と、前記第１のラッチ回路と第２のラッチ回路の内容を比較してその一致／不一致によってパス／フェイルの判定を行う比較器とを備えた状態記憶回路を設けたことを特徴とするフラッシュメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電源の供給が断たれても記憶内容が保持され、その記憶内容の電気的な書き換えや一斉消去が可能なフラッシュメモリに関するものであり、特にその動作時における内部動作状態の把握に関するものである。
【０００２】
【従来の技術】
図１４は従来のフラッシュメモリの全体構成を示すブロック図である。図において、１はスタックド・ゲート・アバランシェ・インジェクション・ＭＯＳ・メモリなどの、電気的に消去や書き換えが可能な不揮発性の半導体メモリ素子によるメモリアレイであり、２はそのＸゲート、３はＹゲートである。４はこのメモリアレイ１に読み書きされるデータやコマンドなどが入出力される入出力バッファであり、５はアドレスが入力されるアドレスバッファである。６はライトイネーブル信号ＷＥ￣、チップイネーブル信号ＣＥ￣、アウトプットイネーブル信号ＯＥ￣などの制御信号が入力される入力バッファであり、上記各制御信号の符号に付加した“￣”は論理否定記号を示している。
【０００３】
７はアドレスバッファ５に入力されたアドレスをデコードしてＸゲート２を制御するＸデコーダであり、８は同じくＹゲート３を制御するＹデコーダである。９はメモリアレイ１に記憶されたデータを読み出すセンスアンプであり、１０はメモリアレイ１にデータを書き込むための書き込みトランジスタ、１１はメモリアレイ１の全ての記憶内容を一斉に消去するための消去回路である。１２は入出力バッファ４に入力されたコマンドをラッチするコマンドラッチであり、１３はそのコマンドをデコードするコマンドデコーダである。１４はコマンドデコーダ１３の出力や入力バッファ６に入力された制御信号に基づいて、デバイスの動作を制御する制御回路であり、１５はこの制御回路１４の制御によって、書き込みトランジスタ１０、消去回路１１などに供給する電源を発生する電圧発生回路である。
【０００４】
次に動作について説明する。
このように構成されたフラッシュメモリでは、メモリアレイ１の書き込み／消去／ベリファイといった動作の制御方法として、一般的にはソフトウェアコマンド・コントロール方式が採用されている。このソフトウェアコマンド・コントロール方式は、特定のソフトウェアコマンドをライトさせると、デバイスがそのコマンドに対応した動作モードになるものである。以下、このソフトウェアコマンドの中よりオートチップイレーズコマンドを例に挙げて説明する。オートチップイレーズコマンドがライトされると、デバイスはオートイレーズモードになり、メモリアレイ１の全てのビットの消去動作が自動的に開始される。この消去動作の終了はステータスポーリング機能によって確認することが可能である。ステータスポーリングはオートイレーズの完了を知る機能であり、読み出しを行った場合に、オートイレーズモード中であれば入出力バッファ４の特定の入出力ラインに“０”が出力され、オートイレーズが完了していれば“１”が出力される。つまり、オートチップイレーズコマンドをライトした後、読み出し状態で出力バッファ４の特定の入出力ラインのデータをモニタして、そのデータが“０”から“１”になるとオートイレーズモードが終了したものと判断する。
【０００５】
なお、このような従来のフラッシュメモリに関連のある技術が記載されている文献としては、例えば特開平５−１８２４８２号公報などがある。
【０００６】
【発明が解決しようとする課題】
従来のフラッシュメモリは以上のように構成されているので、そのステータスポーリング機能によってオートイレーズモードが終わったことを知ることはできるが、オートイレーズモード中のデバイス内部の状態には、大きく分けて「消去前書き込み状態」、「消去状態」、「消去ベリファイ状態」の３つの状態があり、デバイス内部がメモリアレイのどのブロックにおいて上記各動作状態のいずれにあるのかを外部から知ることはできず、そのため、オートイレーズが正しいシーケンスで動作しなかつたにもかかわらず、偶然にもステータスポーリングで読み出した特定の入出力ラインのデータが“１”であった場合には、外部からは消去が正常に終了したものと判断されてしまうという課題があった。
【０００７】
この発明は上記のような課題を解決するためになされたもので、オート系動作モード時の状態変化を検出しその情報を状態レジスタに記憶させる機能を持たせ、オート系動作中の状態を詳細に知ることが可能で、正常に動作したか否かの区別が可能になるフラッシュメモリを得ることを目的とする。
【０００８】
【課題を解決するための手段】
請求項１記載の発明に係るフラッシュメモリは、データの書き換えや一斉消去などの制御を行うための制御回路が出力する内部信号の変化を検出し、それをパルスとして情報化する状態パルス発生器、そのパルスの数を計数するカウンタ、およびその計数値をラッチして、必要に応じてそれを入出力バッファへ送るラッチ回路を有する状態記憶回路を設けたものである。
【０００９】
請求項２記載の発明に係るフラッシュメモリは、当該フラッシュメモリの各内部動作状態を、カウンタの各ビットのそれぞれに割り当てたものである。
【００１０】
請求項３記載の発明に係るフラッシュメモリは、複数のカウンタを状態記憶回路に持たせ、それらを切り替えて、選択されたカウンタの内容をラッチ回路に送ってラッチさせるようにしたものである。
【００１１】
請求項４記載の発明に係るフラッシュメモリは、状態パルス発生器からの信号の監視によって動作の異常を検出すると、その動作を強制終了させて、ラッチ回路に保持中のデータをロックさせるための信号を生成する暴走検知回路を、状態記憶回路に持たせたものである。
【００１２】
請求項５記載の発明に係るフラッシュメモリは、正常動作をした場合に得られるはずの期待値を発生するモード期待値発生器と、その期待値と実際の動作時の値との比較を行い、その一致／不一致によってパス／フェイルを判定する比較器とを、状態記憶回路に持たせたものである。
【００１３】
請求項６記載の発明に係るフラッシュメモリは、不揮発性メモリを設け、暴走検知回路の出力によって強制終了した場合、あるいは比較器でフェイルと判定された場合に、ラッチ回路の保持データをその不揮発性メモリに書き込むようにしたものである。
【００１４】
請求項７記載の発明に係るフラッシュメモリは、特定の動作モード中に変化する制御回路からの内部信号の情報を保持し、この情報を必要に応じて出力することで、特定の動作モード中のあるタイミングでのデバイス内部の状態を検知する状態記憶回路を持たせたものである。
【００１５】
請求項８記載の発明に係るフラッシュメモリは、状態記憶回路に制御回路からの切り替え信号によって切り替えられ内部信号の情報を保持する第１のカウンタ及び第２のカウンタと、前記第１または第２のカウンタの内容をラッチするラッチ回路とを持たせたものである。
【００１６】
請求項９記載の発明に係るフラッシュメモリは、状態記憶回路に制御回路からの内部信号に基づいてパルスを発生する状態パルス発生器と、一定時間内に前記状態パルス発生器からパルスが発生されない場合に異常状態であると前記制御回路に通知する暴走検知回路とを持たせたものである。
【００１７】
請求項１０記載の発明に係るフラッシュメモリは、状態記憶回路に動作モードが正常に作動した場合に得られる期待値を発生するモード期待値発生器と、前記モード期待値をラッチする第１のラッチ回路と、制御回路からの内部信号の情報をラッチする第２のラッチ回路と、前記第１のラッチ回路と第２のラッチ回路の内容を比較する比較器とを持たせたものである。
【００１８】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるフラッシュメモリの全体構成を示すブロック図である。図において、１はメモリアレイ、２はＸゲート、３はＹゲート、４は入出力バッファ、５はアドレスバッファ、６は入力バッファ、７はＸデコーダ、８はＹデコーダ、９はセンスアンプ、１０は書き込みトランジスタ、１１は消去回路、１２はコマンドラッチ、１３はコマンドデコーダ、１４は制御回路、１５は電圧発生回路であり、これらは図１４に示した従来のフラッシュメモリにおけるそれらと同等のものである。また、１６は特定の動作モード中に変化する制御回路１４からの内部信号の情報をパルスとして情報化して保持しておき、必要に応じてその保持している情報を入出力バッファ４へ送り、その入出力ラインより出力させることで、特定モード中のあるタイミングでのデバイス内部の状態を知ることができるようにするための状態記憶回路であり、この発明のフラッシュメモリは、従来のフラッシュメモリにこの状態記憶回路１６を付加している点に特徴を有するものである。
【００１９】
図２は実施の形態１におけるその状態記憶回路１６の内部構成を示すブロック図である。図において、２１は制御回路１４から送られてくる内部信号のそれぞれに対応して設けられ、受け取った内部信号の変化を検出してパルスとして情報化する状態パルス発生器であり、２２は各状態パルス発生器２１から出力されたパルスの論理和をとるオアゲートである。２３はこのオアゲート２２より出力されるパルスの数をカウントするカウンタであり、２４はカウンタ２３の各ビットの内容をラッチし、ラッチしたデータを必要に応じて入出力バッファ４に送り、その入出力ラインより出力させるラッチ回路である。
【００２０】
次に動作について説明する。
ここで、図３はオートイレーズモードにおける各内部信号の波形とデバイス内部の状態との関係を示す説明図であり、この場合、図２に示した内部信号１〜内部信号Ｍに相当するのが、この図３における消去前書き込み信号、消去信号、消去ベリファイ信号、およびブロック切替り信号の４つの信号である。なお、このオートイレーズモードの期間内のＳ０〜Ｓ１３で示す各期間はそれぞれ次の状態を示している。すなわち、期間Ｓ０はオートイレーズモード開始、Ｓ１はブロック１の書き込み、Ｓ２はブロック２の書き込み、Ｓ３はブロック３の書き込み、Ｓ４はブロック４の書き込み、Ｓ５はブロック１の消去、Ｓ６はブロック１の消去ベリファイ、Ｓ７はブロック２の消去、Ｓ８はブロック２の消去ベリファイ、Ｓ９はブロック３の消去、Ｓ１０はブロック３の消去ベリファイ、Ｓ１１はブロック４の消去、Ｓ１２はブロック４の消去ベリファイ、Ｓ１３はオートイレーズモード終了である。
【００２１】
オートイレーズモード信号がハイレベル（以下、“Ｈ”と表記する）になってオートイレーズが始まると、制御回路１４より回路活性化信号が送出されて状態記憶回路１６が活性化する（期間Ｓ０）。その後、モニタしている４つの内部信号が変化する度に、状態記憶回路１６では対応する状態パルス発生器２１がパルスを発生する。すなわち、オートイレーズモードになった後に消去前書き込み信号が“Ｈ”になると、デバイスはブロック１の消去前書き込みの状態に遷移し（期間Ｓ１）。この時、消去前書き込み信号のローレベル（以下、“Ｌ”と表記する）から“Ｈ”への変化が対応する状態パルス発生器２１で検出され、当該状態パルス発生器２１は１発目のパルスを発生させる。このパルスはオアゲート２２を介してカウンタ２３に送られ、その計数値をインクリメントする。ここで、カウンタ２３が８ビツトカウンタであればこれにより“０１H ”の情報を持つことになる。次に、ブロック切替り信号が“Ｌ”から“Ｈ”へ変化すると、ブロック２の消去前書き込みの状態に遷移する（期間Ｓ２）。その変化を検出した対応する状態パルス発生器２１の発生した２発目のパルスが、オアゲート２２よりカウンタ２３に送られてその計数値をインクリメントし、カウンタ２３は“０２H ”の情報を持つことになる。
【００２２】
以下同様に動作していき、期間Ｓ１２におけるブロック４の消去ベリファイが終了すると、その時の消去ベリファイ信号およびブロック切替り信号の“Ｈ”から“Ｌ”への変化を検出した状態パルス発生器２１から１３発目のパルスが発生する。カウンタ２３はオアゲート２２を介して入力されるそのパルスによってインクリメントされ、“０ＤH ”の情報を持つことになる。このカウンタ２３の情報を制御回路１４から発生させるラッチ制御信号によって、ラッチ回路２４を介して入出力バッファ４の入出力ラインに伝搬させる。従って、ラッチ回路２４が常にカウンタ２３の情報を受け付けていれば、タイムリーな情報を入出力バッファ４の入出力ラインより読み出すことができる。また、必要な時にのみラッチ回路２４がカウンタ２３の情報を受け付けるようにすると、あるタイミングのデバイスの動作状態を記憶させることになる。
【００２３】
これを図に示すと図４のようになる。図において、Ｃ０〜Ｃ７はカウンタ２３の各ビット、Ｌ０〜Ｌ７はラッチ回路２４の各ビット、Ｄ０〜Ｄ７は入出力バッファ４の各入出力ラインであり、入出力ラインＤ７はステータスポーリングに割り当てられている。また、カウンタ２３とラッチ回路２４の間、ラッチ回路２４と入出力バッファ４の間に示された矢印に付加された〇印は、制御回路１４により情報伝搬可能となっている場合、×印は制御回路１４により情報伝搬禁止となっている場合をそれぞれ示している。オートイレーズが開始されると、制御回路１４によって入出力ラインＤ７は“０”を出力する。なお、他の入出力ラインＤ０〜Ｄ６はそれぞれ“０”又は“１”のいずれかである。初期的にはカウンタ２３からラッチ回路２４へは情報伝搬可能で、ラッチ回路２４から入出力バッファ４へは情報伝搬禁止の状態となるようにラッチ制御信号は制御される。また、期間Ｓ０においてカウンタ２３とラッチ回路２４は活性化され、状態パルス発生器２１からオアゲート２２を介して送られてくるパルスをカウントする準備がなされる。このラッチ制御信号が情報伝搬可能／禁止かで入出力ラインＤ０〜Ｄ７に出力される情報は異なる。なお、ラッチ制御信号は入力バッファ６に入力されるチップイネーブル信号ＣＥ￣とアウトプットイネーブル信号ＯＥ￣の電位の組み合わせによって、オート系モードの動作時にのみ任意の状態を選択できる。このチップイネーブル信号ＣＥ￣とアウトプットイネーブル信号ＯＥ￣の組み合わせと、ラッチ制御信号による信号伝搬状態との関係を次の表１に示す。
【００２４】
【表１】
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【００２５】
次に、オートイレーズ時のタイミングチャートを図５に示す。図中のＶCCは電圧発生回路１５より与えられる、例えば＋５Ｖのロジックレベルの電源であり、ＶPPは同じく電圧発生回路１５より供給される、例えば＋１２Ｖのメモリアレイ１の書き換えや一斉消去を行うための電源である。この電源ＶPPの電圧ＶPPH は＋１２Ｖ、電圧ＶPPL は＋５Ｖである。また、ＴCESPはチップイネーブル信号ＣＥ￣を“Ｈ”状態にしておかなければならない、ステータスポーリング前のチップイネーブル信号ＣＥ￣のセットアップ時間である。ここで、入出力バッファ４の各入出力ラインＤ０〜Ｄ７は、アウトプットイネーブル信号ＯＥ￣が“Ｈ”の間は高インピーダンスのフローティング状態にあり、図中の“ア”および“イ”で示したタイミングでオートイレーズのソフトウェアコマンドが入力される。なお、この入出力バッファ４の入出力ラインＤ７は図示のように、オートイレーズが開始されると“０”になり、オートイレーズが終了すると“１”になる。
【００２６】
ここで、状態記憶回路１６の状態パルス発生器２１は、例えば図６のブロック図に示すように構成される。図において、３１は入力信号ＩＮを遅延させる遅延回路であり、３２は入力信号ＩＮと遅延回路３１の出力信号との排他的論理和をとる排他的論理和回路である。このように構成された状態パルス発生器２１の入力信号ＩＮが“Ｈ”から“Ｌ”へ、または“Ｌ”から“Ｈ”へ変化した場合、当該入力信号ＩＮは２系統に分けられて、その一方が直接排他的論理和回路３２の一方の入力端子に、もう一方が遅延回路３１を介して排他的論理和回路３２の他方の入力端子にそれぞれ入力されているので、状態パルス発生器２１は遅延回路３１の遅延時間と同じパルス幅の出力信号ＯＵＴを発生させる。
【００２７】
また、そのときに他の状態パルス発生器２１と同期がとれるようにするためには、上記遅延回路３１の部分にＤフリップフロップなどを用いるとよい。図７はそのような状態パルス発生器２１を示すブロック図である。図において、３３は図６に示す遅延回路３１と代替されたＤフリップフロップであり、３４は排他的論理和回路３２より出力されるパルスのパルス幅を調整するためのパルス生成器である。Ｄフリップフロップ３３はクロック信号ＣＬＫの半周期分しか遅れないので、十分な幅のパルスを得るために、排他的論理和回路３２の出力部にパルス生成器３４を付加させて、出力信号ＯＵＴのパルス幅を最適なものに調整する。
【００２８】
実施の形態２．
なお、上記実施の形態１では、状態記憶回路１６のカウンタ２３が下位のビットＣＯより上位のビットＣ７へ順序通りにカウントアップさせるものについて説明したが、各動作状態を特定のビットに割り当てるようにしてもよい。図８はこの実施の形態２におけるそのようなカウンタ２３の各ビットと動作状態の対応を示した説明図である。すなわち、ビットＣ３とＣ２の部分でメモリアレイ１の各ブロックを表す。この２ビットの内容“００”、“０１”、“１０”、“１１”のそれぞれをブロック１、ブロック２、ブロック３、ブロック４に対応させれば、どのブロックの状態であるか判断がつく。また、ビットＣ１とＣ０の部分は個別の状態を知るために割り当てている。消去時であれば何回消去パルスを印加したかでも良い。従って、この図８のカウンタ２３が示す値が“２ＡH ”である場合には、ブロツク３の消去（期間Ｓ９）中で、消去パルスを２回印加している状態であることが判る。
【００２９】
実施の形態３．
また、上記実施の形態１、２では各内部動作状態を８ビットで表した場合について説明したが、それを１６ビットで表せば、そのビット数の増えた分だけさらに詳細な内部動作の状態を知ることが可能となる。図９はそのようなこの発明の実施の形態３による状態記憶回路の要部を示したブロック図である。この場合には２つのカウンタ２３ａおよび２３ｂを有し、切り替え制御信号によってそれらの切り替えを行い、選択された方のカウンタの情報をラツチ回路２４に送ってラッチさせる。例えば、制御信号を“Ｈ”とすればカウンタ２３ａの内容がラッチ回路２４にラッチされて、入出力バッファ４の入出力ラインに出力され、制御信号を“Ｌ”とすればカウンタ２３ｂの内容がラッチ回路２４にラッチされて、入出力バッファ４の入出力ラインに出力される。これによって、より詳細な内部動作の状態を知ることが可能となる。なお、切り替え制御信号の数を増やせばより多くの数のカウンタを切り替えることができ、さらに詳細な内部動作の状態を知ることが可能となる。
【００３０】
実施の形態４．
図１０はこの発明の実施の形態４によるフラッシュメモリにおける状態記憶回路１６の内部構成を示すブロック図である。図において、２５は状態パルス発生器２１が発生するパルスを監視しており、一定時間内にパルスが発生しなければ異常動作であるとして、制御回路１４にその旨を通知する信号を送る暴走検知回路である。
【００３１】
次に動作について説明する。
オート系動作中にハングアップを起こした場合には電源を落とすといった処置をしなければならないが、上記各実施の形態のフラッシュメモリでは、内部動作の情報をラッチ回路２４に保持させているため、電源を落とすと保持されている情報が消えてしまう。このためハングアップした場合にモードを終了させるとともに、内部状態の読み出しを可能にするために暴走検知回路２５が付加されている。この暴走検知回路２５は状態パルス発生器２１からのパルスの発生を監視しており、状態パルス発生器２１がパルスを一定時間内に発生させなければ異常動作であるとして、その旨を通知する信号を制御回路１４に送出する。この信号を受けた制御回路１４はオート系モードを終了させるとともに、ラッチ回路２４のデータをロックして情報がクリアされることを防止する信号を発生する。この信号によってラッチ回路２４に保持されているデータはロックされ、その後にそのデータを読み出せば、デバイスの内部動作の状態を知ることができる。
【００３２】
実施の形態５．
図１１はこの発明の実施の形態５によるフラッシュメモリの状態記憶回路１６の内部構成を示すブロック図である。図において、２６はオート系モードが正常作動した場合に得られるはずの期待値を発生するモード期待値発生器、２７はこのモード期待値発生器２６が発生した期待値をラッチするラッチ回路であり、２８はこのラッチ回路２７の内容と、ラッチ回路２４にラッチされている実際の動作によるカウンタ２３の内容とを比較し、その一致／不一致によってパス／フェイルの判定を行う比較器である。
【００３３】
次に動作について説明する。
ステータスポーリング機能だけではオート系モードが正常に終了したかどうか判らないため、この実施の形態５では図示のようにモード期待値発生器２６を付加して、コマンドデコーダ１３でデコードされたコマンドによるオート系モードが正常に作動した場合に得られるべき期待値を発生させ、それをラッチ回路２７に保持させる。比較器２８はこのラッチ回路２７の保持データと、実際の作動に応じてカウント動作したカウンタ２３よりラッチ回路２７に送られて保持されているデータとを比較する。その結果、両者が一致していればパスと判定してそのデータを入出力ラインに出力し、不一致であればフェイルと判定してその旨を信号で制御回路１４に通知し、当該データの入出力ラインへの出力は行わない。すなわち、ステータスポーリングが入出力ラインＤ７に、パス／フェイルの判定が入出力ラインＤ６に割り当てられている場合、入出力ラインＤ７が“０”から“１”になった時の入出力ラインＤ６が“０”であればパスと判断し、“１”であればフェイルと判断する。これによってオート系動作が正常に終了したか否かを判断できる。
【００３４】
実施の形態６．
なお、上記実施の形態４および実施の形態５では、暴走時の内部状態の情報の保持と、オート系モードが正常に終了することの確認とをそれぞれ個別に行っている場合について述べたが、それらのいずれにも対応できるフラッシュメモリを実現することも可能である。図１２はそのようなフラッシュメモリの状態記憶回路１６の内部構成を示すブロック図であり、図１０に示した実施の形態４における状態記憶回路１６と図１１に示した実施の形態５における状態記憶回路１６とを組み合わせたものである。このような回路構成をとることにより、暴走検知回路２５で強制終了させても、その動作が正常終了か異常終了かを判断することができる。
【００３５】
実施の形態７．
また、上記実施の形態４においては、暴走検知によって強制終了を行う時に、制御回路１４から発生される信号によってラッチ回路２４の保持データをロックしていたが、制御回路１４が発生する前記信号を利用して、ラッチ回路２４の持っている情報を不揮発性のメモリに書き込むようにしてもよい。図１３はそのようなこの発明の実施の形態７の要部を示すブロック図であり、１８は不揮発性メモリ、１９は不揮発性メモリ１８の書き込みを行う書き込みトランジスタである。暴走検知によって強制終了を行う時に制御回路１４から発生される信号によって、電源発生回路１５より書き込みトランジスタ１９に書き込み用の電圧を送り、ラッチ回路２４に保持されているデータを不揮発性メモリ１８に書き込む。これによって、電源を落としてもラッチ回路２４の持っていた情報は不揮発性メモリ１８内に残り、例えば客先で不具合が生じたような場合でも、その時のデバイスの状態の記録が失われることがなくなり、解析に当たつてデバイスの状態をより詳細に知ることが可能となるため、解析時間を短縮できるなどの効果が期待できる。
【００３６】
実施の形態８．
なお、実施の形態７では、暴走検知にて強制終了させる場合のラッチ回路２４の保持データを不揮発性メモリ１８に格納させていたが、これを比較器２８によるモード期待値発生器２６からの期待値と、実際の動作におけるカウンタ２３の値との比較により、フェイルと判定された場合の信号に対して適用することも可能であり、それによって実施の形態７と同様の効果が得られる。
【００３７】
【発明の効果】
以上のように、請求項１の発明によれば、制御回路からの内部信号の変化を、状態パルス発生器で検出してそれをパルスとして情報化し、そのパルスを計数したカウンタの計数値をラッチ回路にラッチして、それを必要に応じて入出力バッファへ送るように構成したので、この入出力バッファの入出力ラインを参照すれば、デバイス内部がどのような動作状態にあるのかを外部から容易に知ることが可能となり、例えば、オートイレーズなどの動作が正しいシーケンスで動作しなかつたにもかかわらず、偶然にステータスポーリングで読み出した特定の入出力ラインのデータが“１”となり、消去が正常に終了したものと誤認されるというようなことがなくなり、正常に動作したか否かを容易に区別することが可能なフラッシュメモリが得られる効果がある。
【００３８】
請求項２の発明によれば、カウンタの各ビットのそれぞれに各内部動作状態を割り当てるように構成したので、デバイスの内部動作状態の判断がさらに容易なものとなる効果がある。
【００３９】
請求項３の発明によれば、複数のカウンタを切り替えて、ラッチ回路にその選択されたカウンタの内容を送ってラッチさせるように構成したので、内部動作の状態を表現するビット数が増加し、より詳細な内部動作状態を知ることが可能になる効果がある。
【００４０】
請求項４の発明によれば、暴走検知回路を設けて状態パルス発生器からの信号を監視し、動作異常が検出されるとその動作を強制終了させて、ラッチ回路に保持中のデータをロックさせるように構成したので、ハングアップなど異常動作によって動作が強制終了しても、ラッチ回路に保持されているデータがクリアされることがなくなり、後にその情報を読み出せば、そのときの内部動作の状態を知ることが可能になる効果がある。
【００４１】
請求項５の発明によれば、モード期待値発生器と比較器を設け、モード期待値発生器より正常動作した場合に得られるはずの期待値を発生し、その期待値とラッチ回路にラッチされている実際の動作時の値とを比較器で比較して、その一致／不一致によってパス／フェイルを判定するように構成したので、オート系の動作が正常に終了したか否かを確実に判断することが可能になる効果がある。
【００４２】
請求項６の発明によれば、暴走検知回路の出力によって動作が強制終了した場合、あるいは比較器でフェイルと判定された場合に、ラッチ回路の保持データを不揮発性メモリに格納するように構成したので、電源を落としてもラッチ回路の保持データは不揮発性メモリ内に残るため、客先などで不具合が生じたような場合でも、その時のデバイスの状態が失われることがなくなり、解析に当たつてデバイスの状態をより詳細に知ることが可能となり、解析時間を短縮することができる効果がある。
【００４３】
請求項７の発明によれば、特定の動作モード中に変化する制御回路からの内部信号の情報を保持し、この情報を必要に応じて出力することで、特定の動作モード中のあるタイミングでのデバイス内部の状態を検知する状態記憶回路を持たせた構成としたので、デバイスの内部状態を所望のタイミングで知ることができ、内部状態の遷移や各状態において正常な動作が行われているかを確認することができる効果がある。
【００４４】
請求項８の発明によれば、状態記憶回路に制御回路からの切り替え信号によって切り替えられ内部信号の情報を保持する第１のカウンタ及び第２のカウンタと、前記第１または第２のカウンタの内容をラッチするラッチ回路とを持たせた構成としたので、内部情報を多数のビット数で表すことができるようになり、より詳細な内部動作の状態を知ることができる効果がある。
【００４５】
請求項９の発明によれば、状態記憶回路に制御回路からの内部信号に基づいてパルスを発生する状態パルス発生器と、一定時間内に前記状態パルス発生器からパルスが発生されない場合に異常状態であると前記制御回路に通知する暴走検知回路とを持たせた構成としたので、オート系動作（自動的な動作）中にハングアップ等が起きた場合に、所定の部位に即時的に対処する動作を行わせることができ、異常状態の発生によるデータ損失を防止できる効果がある。
【００４６】
請求項１０の発明によれば、状態記憶回路に動作モードが正常に作動した場合に得られる期待値を発生するモード期待値発生器と、前記モード期待値をラッチする第１のラッチ回路と、制御回路からの内部信号の情報をラッチする第２のラッチ回路と、前記第１のラッチ回路と第２のラッチ回路の内容を比較する比較器とを持たせた構成としたので、この比較器の比較結果からデバイスの内部動作が正常に行われていたか、また正常終了したか否かを判断できる効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるフラッシュメモリの全体構成を示すブロック図である。
【図２】  上記実施の形態における状態記憶回路の内部構成を示すブロック図である。
【図３】  上記実施の形態におけるオートイレーズモード時の内部信号の波形とデバイス内部の状態との関係を示す説明図である。
【図４】  上記実施の形態におけるオートイレーズモード時のカウンタ、ラッチ回路および入出力バッファの内容を示す説明図である。
【図５】  上記実施の形態におけるオートイレーズモード時の、各信号の時間関係を示すタイミングチャートである。
【図６】  上記実施の形態における状態記憶回路内の状態パルス発生器の構成例を示すブロック図である。
【図７】  上記実施の形態における状態記憶回路内の状態パルス発生器の他の構成例を示すブロック図である。
【図８】  この発明の実施の形態２によるフラッシュメモリにおける、カウンタの各ビットと内部動作状態との対応を示す説明図である。
【図９】  この発明の実施の形態３によるフラッシュメモリにおける状態記憶回路の要部を示すブロック図である。
【図１０】  この発明の実施の形態４によるフラッシュメモリにおける状態記憶回路の内部構成を示すブロック図である。
【図１１】  この発明の実施の形態５によるフラッシュメモリにおける状態記憶回路の内部構成を示すブロック図である。
【図１２】  この発明の実施の形態６によるフラッシュメモリにおける状態記憶回路の内部構成を示すブロック図である。
【図１３】  この発明の実施の形態７によるフラッシュメモリの要部を示すブロック図である。
【図１４】  従来のフラッシュメモリの全体構成を示すブロック図である。
【符号の説明】
１  メモリアレイ、４  入出力バッファ、１４  制御回路、１６  状態記憶回路、１８  不揮発性メモリ、２１  状態パルス発生器、２３、２３ａ、２３ｂ  カウンタ、２４  ラッチ回路、２５  暴走検知回路、２６  モード期待値発生器、２８  比較器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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