(57)【特許請求の範囲】
【請求項１】
下部水素バリア膜と、
前記下部水素バリア膜の上に形成され、下部電極と容量絶縁膜と上部電極とからなるキャパシタと、
前記キャパシタを覆う絶縁膜と、
前記絶縁膜上に形成された上部水素バリア膜とを備え、
前記絶縁膜は、前記キャパシタを囲むと共に前記下部水素バリア膜を露出する開口溝を有し、
前記上部水素バリア膜は前記開口溝の底面及び壁面に沿うように形成され、前記下部水素バリア膜と接していることを特徴とする半導体装置。
【請求項２】
下部水素バリア膜と、
前記下部水素バリア膜の上に形成され、下部電極と容量絶縁膜と上部電極とからなるキャパシタと、
前記キャパシタを覆い、且つ前記キャパシタを囲むと共に前記下部水素バリア膜を露出する開口溝を有する第１の絶縁膜と、
前記開口溝の底面及び壁面に形成された側壁水素バリア膜と、
前記キャパシタと前記側壁水素バリア膜の上に形成された第２の絶縁膜と、
前記第２の絶縁膜の上に形成された上部水素バリア膜とを備え、
前記上部水素バリア膜は前記側壁水素バリア膜と接続していることを特徴とする半導体装置。
【請求項３】
前記絶縁膜には、前記下部水素バリア膜を露出する複数の前記開口溝が互いに並設して形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の絶縁膜には、前記下部水素バリア膜を露出する複数の前記開口溝が互いに並設して形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記上部水素バリア膜は、前記開口溝に充填されていることを特徴とする請求項１又は３に記載の半導体装置。
【請求項６】
前記側壁水素バリア膜は、前記開口溝に充填されていることを特徴とする請求項２又は４に記載の半導体装置。
【請求項７】
前記開口溝は、前記開口溝の底部から上方に広がる幅を有するように形成されていることを特徴とする請求項１〜６のうちいずれか１項に記載の半導体装置。
【請求項８】
前記キャパシタは、断面凹状を有する立体形状であることを特徴とする請求項１〜７のうちいずれか１項に記載の半導体装置。
【請求項９】
前記キャパシタは複数設けられており、前記複数のキャパシタは、前記上部水素バリア膜及び前記下部水素バリア膜により、複数単位で覆われていることを特徴とする請求項１〜８のうちいずれか１項に記載の半導体装置。
【請求項１０】
前記キャパシタは複数個が列状に配置されてキャパシタ列を構成し、
前記複数のキャパシタは、前記上部水素バリア膜により前記キャパシタ列単位で覆われていることを特徴とする請求項１〜８のうちいずれか１項に記載の半導体装置。
【請求項１１】
前記キャパシタは複数個が配置されてブロックを構成し、
前記複数のキャパシタは、前記上部水素バリア膜により前記ブロック単位で覆われていることを特徴とする請求項１〜８のうちいずれか１項に記載の半導体装置。
【請求項１２】
前記キャパシタは複数個が行列状に配置されてキャパシタアレイを構成し、
前記複数のキャパシタは、前記上部水素バリア膜により前記キャパシタアレイ単位で覆われていることを特徴とする請求項１〜８のうちいずれか１項に記載の半導体装置。
【請求項１３】
前記キャパシタは複数個が列状に配置されてキャパシタ列を構成し、該キャパシタ列を構成する上部電極は互いに連結されてセルプレートを構成しており、
前記キャパシタ列は複数個が配置されてブロックを構成し、且つ前記ブロックは複数個が配置されてキャパシタアレイを構成しており、
前記複数のキャパシタは、前記上部水素バリア膜により、前記セルプレート単位、前記ブロック単位若しくは前記キャパシタアレイ単位で覆われているか、又は前記セルプレート単位及び前記ブロック単位で混在されて覆われていることを特徴とする請求項１〜８のうちいずれか１項に記載の半導体装置。
【請求項１４】
前記キャパシタは複数個が配置され、
前記複数のキャパシタのうち前記上部水素バリア膜の周縁部と隣接するキャパシタは、電気的な動作をしない非動作ダミーキャパシタであることを特徴とする請求項１〜１３のうちいずれか１項に記載の半導体装置。
【請求項１５】
前記キャパシタにおける上部電極と前記上部水素バリア膜とは互いに接していることを特徴とする請求項１〜１４のうちいずれか１項に記載の半導体装置。
【請求項１６】
前記上部水素バリア膜の上に直接に形成された配線をさらに備えていることを特徴とする請求項１〜１５のうちいずれか１項に記載の半導体装置。
【請求項１７】
半導体基板に前記キャパシタと電気的に接続されるように形成されたセル選択トランジスタと、
前記半導体基板上に前記セル選択トランジスタと電気的に接続されたビット線とをさらに備え、
前記ビット線は前記下部水素バリア膜の下方に形成されていることを特徴とする請求項１〜１６のうちいずれか１項に記載の半導体装置。
【請求項１８】
前記ビット線は、前記下部水素バリア膜の下側に該下部水素バリア膜と接するように設けられていることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記下部水素バリア膜又は前記上部水素バリア膜は絶縁性材料からなり、
前記絶縁性材料は、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化チタンアルミニウム、酸化タンタルアルミニウム、珪化酸化チタン又は珪化酸化タンタルからなることを特徴とする請求項１〜１８のうちいずれか１項に記載の半導体装置。
【請求項２０】
前記キャパシタの下側で前記下部水素バリア膜の上側には、酸素の拡散を防ぐ酸素バリア膜が設けられていることを特徴とする請求項１〜１８のうちいずれか１項に記載の半導体装置。
【請求項２１】
前記酸素バリア膜は、酸化イリジウム、酸化ルテニウム、下層から順次形成されたイリジウムと酸化イリジウムとからなる積層膜、及び下層から順次形成されたルテニウムと酸化ルテニウムとからなる積層膜のうちのいずれか１つ、又はこれらのうちの少なくとも２つを含む積層膜により構成されていることを特徴とする請求項２０に記載の半導体装置。
【請求項２２】
前記キャパシタの下側で前記下部水素バリア膜の上側には、水素の拡散を防ぐ導電性下部水素バリア膜が設けられていることを特徴とする請求項１〜１８のうちいずれか１項に記載の半導体装置。
【請求項２３】
前記導電性下部水素バリア膜は、窒化チタンアルミニウム、チタンアルミニウム、珪化窒化チタン、窒化タンタル、珪化窒化タンタル、窒化タンタルアルミニウム、及びタンタルアルミニウムのうちのいずれか１つ、又はこれらのうちの少なくとも２つを含む積層膜により構成されていることを特徴とする請求項２２に記載の半導体装置。
【請求項２４】
前記容量絶縁膜は、一般式ＳｒＢｉ2(ＴａxＮｂ1-x）2Ｏ9、Ｐｂ(ＺｒxＴｉ1-x）Ｏ3、（ＢａxＳｒ1-x)ＴｉＯ3、（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12（但し、いずれもｘは０≦ｘ≦１である。）又はＴａ2Ｏ5により構成されていることを特徴とする請求項１〜１８のうちいずれか１項に記載の半導体装置。
【請求項２５】
半導体基板上に下部水素バリア膜を形成する工程（ａ）と、
前記下部水素バリア膜の上に、下部電極と容量絶縁膜と上部電極とからなるキャパシタを形成する工程（ｂ）と、
前記キャパシタを覆う絶縁膜を形成する工程（ｃ）と、
前記絶縁膜に、前記キャパシタを囲うと共に前記下部水素バリア膜を露出する開口溝を形成する工程（ｄ）と、
前記絶縁膜の上に、前記開口溝の底面及び壁面に沿うように上部水素バリア膜を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２６】
半導体基板上に下部水素バリア膜を形成する工程（ａ）と、
前記下部水素バリア膜の上に、下部電極と容量絶縁膜と上部電極とからなるキャパシタを形成する工程（ｂ）と、
前記キャパシタを覆う第１の絶縁膜を形成する工程（ｃ）と、
前記第１の絶縁膜に、前記キャパシタを囲み且つ前記下部水素バリア膜を露出する開口溝を形成する工程（ｄ）と、
前記開口溝の底面及び壁面に側壁水素バリア膜を形成する工程（ｅ）と、
前記第１の絶縁膜の上に、前記側壁水素バリア膜の外側の上端部を露出するように第２の絶縁膜を形成する工程（ｆ）と、
前記第２の絶縁膜の上に、前記第１の水素バリア膜の前記上端部と接続するように上部水素バリア膜を形成する工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２７】
前記工程（ｅ）は、前記開口溝に前記上部水素バリア膜を充填するように形成することを特徴とする請求項２５に記載の半導体装置の製造方法。
【請求項２８】
前記工程（ｄ）は、前記開口溝の底部から上方に広がる幅を有するように形成することを特徴とする請求項２５又は２６に記載の半導体装置の製造方法。
【請求項２９】
前記工程（ｂ）は、前記下部水素バリア膜上の絶縁膜中に形成された開口部の壁面及び底面上に、前記下部電極、前記容量絶縁膜、及び前記上部電極を順に形成する工程を含むことを特徴とする請求項２５又は２６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体又は高誘電体を容量絶縁膜に用いた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
容量絶縁膜に強誘電体又は高誘電体を用いた半導体装置は、ヒステリシス特性による残留分極及び高い比誘電率を有しているため、不揮発性メモリ装置やＤＲＡＭ装置の分野において、酸化シリコン又は窒化シリコンからなる容量絶縁膜を有する半導体装置と置き換わる可能性がある。
【０００３】
しかしながら、強誘電体又は高誘電体は、結晶構造自体がその物理的特性を決定する酸化物であるため、水素による還元作用の影響が大きい。一方、ＭＯＳトランジスタの形成プロセス、多層配線の形成プロセス、及び保護膜の形成プロセス等には、水素ガスはもとより、水素原子を含むシランガス、レジスト材料及び水（水分）等を用いる工程を多く含む。
【０００４】
そこで、近年、キャパシタの側方に水素バリア層を設け、キャパシタを単体ごとに又は複数のキャパシタを単位としてその全体を水素バリアで覆う技術が提示されている（例えば、特許文献１及び特許文献２を参照。）。
【０００５】
（第１の従来例）
以下、第１の従来例に係る強誘電体を用いた容量絶縁膜を有する半導体装置について図３２を参照しながら説明する（例えば、特許文献１）。
【０００６】
図３２に示すように、まず、半導体基板１の上には、ＭＯＳスイッチングトランジスタ２が形成されており、該ＭＯＳスイッチングトランジスタ２はシリコン酸化物、例えばＳｉＯ2 （ＴＥＯＳ）又はＢＰＳＧ（ホウ燐ケイ酸ガラス）からなるアイソレーション層４により覆われている。アイソレーション層４におけるＭＯＳスイッチングトランジスタ２のドレイン領域上には、白金等からなる下部電極７、強誘電体又は常誘電体からなる誘電体層８及び白金等からなる上部電極９により構成されたキャパシタが形成されている。
【０００７】
ＭＯＳスイッチングトランジスタ２のドレイン領域とキャパシタの下部電極７とは、該下部電極の下側に形成された酸素バリア層６と、アイソレーション層４に設けられたコンタクト孔３にドープド多結晶シリコンが充填されてなるコンタクトとを介して導通が図られている。
【０００８】
ここで、アイソレーション層４におけるキャパシタの下側の周辺部には、窒化シリコンからなる第１の水素バリア層５が埋め込まれている。また、アイソレーション層４におけるキャパシタを含む領域の周辺部は、第１の水素バリア層５の端部を露出するようにメサ型にパターニングされており、このメサ型部分、すなわち、キャパシタの上部電極９の上面及び側端面、誘電体層８の側端面、並びにアイソレーション層４における第１の水素バリア層５の上側部分の側端面は第２の水素バリア層１０に覆われている。さらに、第１の水素バリア層５の露出部分は、第２の水素バリア層１０の断面Ｌ字型の端部と接続されている。
【０００９】
このように、第１の従来例に係るキャパシタは、その下方を第１の水素バリア層によって、また、その上側及び側面を第２の水素バリア層１０によって覆われている。
【００１０】
（第２の従来例）
次に、第２の従来例に係る強誘電体又は高誘電体を用いた容量絶縁膜を有する半導体装置について図３３を参照しながら説明する（例えば、特許文献２）。
【００１１】
図３３に示すように、シリコン基板１０１の上に、半導体能動素子として複数のメモリセルトランジスタ１０２が形成されている。ここで、メモリセルトランジスタ１０２は、下部電極１０８、高強誘電体１０９及び上部電極１１０からなる複数の情報記憶用コンデンサの下に形成された半導体能動素子である。
【００１２】
コンデンサ層とトランジスタ層との間には、両者を電気的に絶縁する層間絶縁層１０４が形成されており、これらコンデンサ層とトランジスタ層とは、第１のプラグ１０５と第２のプラグ１０６とにより電気的に接続されている。
【００１３】
層間絶縁層１０４とコンデンサ層との間には、該層間絶縁層１０４よりも水素拡散の程度が小さい絶縁物からなる水素拡散阻止層１０７が配置されている。
【００１４】
コンデンサ層の上部電極１１０の上面及び側面は、水素吸着解離阻止層１１１によってその端部が水素拡散阻止層１０７の側端面と接続されるように覆われている。
【００１５】
水素吸着解離阻止層１１１を含む層間絶縁層１０４の上には、層間絶縁膜１１２が形成され、該層間絶縁膜１１２の上には、上部配線層１１４が形成されている。上部配線層とシリコン基板１０１に形成された周辺トランジスタ１０３とは、層間絶縁膜１１２に設けられた接続プラグ１１３と、層間絶縁層１０４に設けられた第１及び第２のプラグ１０５、１０６とにより導通が図られている。
【００１６】
このように、第２の従来例に係る複数の情報記憶用コンデンサは、下側を水素拡散阻止層１０７によって、また、それらの上側及び側面を水素吸着解離阻止層１１１によって覆われている。
【特許文献１】特開２００１−２３７３９３号公報（第４−５頁、第１−３図）
【特許文献２】特開平１１−１２６８８１号公報（第３−５頁、第１、７−１０図）
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、前記第１及び第２の従来例のように、キャパシタの側方にも水素バリア層を設けて、該水素バリア層によりキャパシタを単体又は複数単位でキャパシタ全体を覆う構成では、下層の水素バリア膜と上層の水素バリア膜との接続面積が小さく、水素に対するバリア性が不十分であるという問題がある。
【００１８】
すなわち、第１の従来例は、下層の水素バリア膜５の端部において、断面Ｌ字型の上層の水素バリア膜１０が直接に接続される構成を採るため、特に上層の水素バリア膜１０がキャパシタの側方からの水素の侵入に対しては単層構造となるので、断面Ｌ字型の屈曲部において水素バリア膜１０に十分な被膜膜厚を得にくい。
【００１９】
また、第２の従来例においても、上層の水素バリア膜１１１が下層の水素バリア膜１０７の端面のみで接続される構成であるため、接続面積は極めて小さい。
【００２０】
従って、いずれの構成も、下層及び上層の水素バリア膜同士の接続部においては、水素バリア性が不十分となる。
【００２１】
さらに、第２の従来例のように複数のキャパシタの全体を水素バリア膜で覆う構成の場合には、通常、レイアウトの自由度の向上を図るために、メモリセル領域（具体的にはキャパシタ）の上方に配置するビット線を、メモリセル領域の面積が増大しないように、その下方に位置するキャパシタを覆う水素バリア膜を避けながら、さらに下方の選択トランジスタと接続することは困難である。
【００２２】
本発明は、前記従来の問題に鑑み、強誘電体又は高誘電体を用いた容量絶縁膜を有する半導体装置において、容量絶縁膜の水素による劣化を確実に防止し、また、容量絶縁膜の水素による劣化を防止しつつメモリセル領域の面積の増大を抑制できるようにすることを目的とする。
【課題を解決するための手段】
【００２３】
前記の目的を達成するため、本発明は、強誘電体又は高誘電体を用いた容量絶縁膜を有する半導体装置を、１つ以上のキャパシタ、とりわけ複数のキャパシタを含むキャパシタ列の周囲、すなわち上方、下方及び側方の三方向を水素バリア膜により覆うと共に、水素バリア膜におけるキャパシタの側方を覆う部分を、基板面に対して鈍角となるように設けるか又は断面凹状とする。
【００２４】
具体的に、本発明に係る第１の半導体装置は、下部水素バリア膜と、下部水素バリア膜の上に形成されたキャパシタと、キャパシタを覆い且つキャパシタの周縁部において下部水素バリア膜を露出するように形成された第１の層間絶縁膜と、第１の層間絶縁膜及び下部水素バリア膜の露出部分の上に形成された上部水素バリア膜とを備え、上部水素バリア膜はキャパシタの周縁部において下部水素バリア膜と接しており、第１の層間絶縁膜におけるキャパシタの側方部分を覆う側面は下部水素バリア膜の上面と鈍角をなしている。
【００２５】
第１の半導体装置によると、上部水素バリア膜がキャパシタの周縁部において下部水素バリア膜と接しており、第１の層間絶縁膜におけるキャパシタの側方部分を覆う側面は下部水素バリア膜の上面と鈍角をなしているため、上部水素バリア膜における第１の層間絶縁膜の側端面上部分と下部水素バリア膜との接触面上部分とからなる断面Ｌ字型状の屈曲部においても十分な被覆膜厚を得られるようになる。その結果、下部水素バリア膜と上部水素バリア膜との接続部において、下部水素バリア膜及び上部水素バリア膜の水素バリア性が十分に高くなるので、キャパシタを構成する容量絶縁膜の水素による劣化を確実に防止することができる。
【００２６】
本発明に係る第２の半導体装置は、下部水素バリア膜と、下部水素バリア膜の上に形成され、下部電極と容量絶縁膜と上部電極とからなるキャパシタと、キャパシタの周囲を覆うように形成された第１の層間絶縁膜と、キャパシタの上方及び側方を覆う上部水素バリア膜とを備え、第１の層間絶縁膜には、キャパシタの周囲において下部水素バリア膜を露出し且つ上方に広がるテーパー状の開口部が形成されており、上部水素バリア膜は開口部の側面及び底面に沿うように形成され、開口部において下部水素バリア膜と接している。
【００２７】
第２の半導体装置によると、下部電極と容量絶縁膜と上部電極とからなるキャパシタは、その下側は下部水素バリア膜により覆われ、その上方及び側方は上部水素バリア膜により覆われており、しかも、下層の水素バリア膜上に側面と底面とのなす角度が鈍角の断面Ｌ字型状をした上層の水素バリア膜が直接に接続して形成されている。このため、断面Ｌ字型の屈曲部においても水素バリア膜に十分な被覆膜厚を得られるようになるので、下部水素バリア膜と上部水素バリア膜との接続部において、各水素バリア膜の水素バリア性が十分に高くなり、その結果、キャパシタを構成する容量絶縁膜の水素による劣化を確実に防止することができる。
【００２８】
本発明に係る第３の半導体装置は、下部水素バリア膜と、下部水素バリア膜の上に形成された下部電極と容量絶縁膜と上部電極とからなるキャパシタと、キャパシタの周囲を覆うように形成された第１の層間絶縁膜と、キャパシタの上方及び側方を覆う上部水素バリア膜とを備え、第１の層間絶縁膜には、キャパシタの周囲において下部水素バリア膜を露出する開口溝が形成されており、上部水素バリア膜は開口溝に沿うように形成された凹部を有し、凹部は下部水素バリア膜と接している。
【００２９】
第３の半導体装置によると、第１の層間絶縁膜から下部水素バリア膜を露出する際の第１の層間絶縁膜に対するエッチング量を減らすことができる。その上、上部水素バリア膜における開口溝の互いに対向する内壁面上に成膜される両側部は、キャパシタの側方に対しては二重に形成されることになるため、キャパシタの側方から侵入する水素に対するバリア性が格段に向上する。
【００３０】
この場合に、上部水素バリア膜の凹部の断面形状は上方に広がるテーパー状であることが好ましい。このようにすると、上部水素バリア膜が開口溝の内壁面上及び底面上にも確実に成膜されるようになるため、上部水素バリア膜のカバレッジが向上するので、上部水素バリア膜のバリア性を確保することができる。
【００３１】
また、この場合に、上部水素バリア膜は凹部に充填されていることが好ましい。このようにすると、上部水素バリア膜の上に第２の層間絶縁膜を形成する場合に、上部水素バリ膜の凹部が既に充填されているため、第２の層間絶縁膜の膜厚を小さくできるので、半導体装置の微細化が容易となる。
【００３２】
第１〜第３の半導体装置において、キャパシタにおける下部電極、容量絶縁膜及び上部電極は断面凹状であって、その側部の断面形状は上方に広がるテーパー状であることが好ましい。このようにすると、キャパシタの断面凹状を立体形状とする際にも、下部電極、容量絶縁膜及び上部電極における各凹状部分側面上、底面上及び隅部におけるカバレッジが向上がするため、キャパシタにおけるリーク電流を防止することができ、キャパシタに所望の特性を得ることができる。
【００３３】
第１〜第３の半導体装置は、第１の層間絶縁膜の上にキャパシタを覆うように形成された第２の層間絶縁膜をさらに備え、第１の層間絶縁膜には下部水素バリア膜を露出する開口溝が形成されており、上部水素バリア膜は、開口溝に沿うように形成された断面凹状の第１の水素バリア膜と、第２の層間絶縁膜の上に形成され、且つその端部が第１の水素バリア膜と接続された第２の水素バリア膜とから構成されていることが好ましい。
【００３４】
このように、上部水素バリア膜を、第１の層間絶縁膜に形成された断面凹状の第１の水素バリア膜と、第１の層間絶縁膜上の第２の層間絶縁膜の上に形成された第２の水素バリア膜とに分けて構成するため、下部水素バリア膜を露出する開口溝は第１の層間絶縁膜にのみ形成されることになる。その結果、第１の層間絶縁膜にのみ形成される開口溝のアスペクト比の値が小さくなるので、断面凹状の第１の水素バリア膜の開口溝におけるカバレッジが向上する。
【００３５】
第１〜第３の半導体装置は、第１の層間絶縁膜の上に上部水素バリア膜を覆うように形成された第２の層間絶縁膜と、キャパシタの側方で且つ第２の層間絶縁膜の上に形成された第３の層間絶縁膜とをさらに備え、第２の層間絶縁膜におけるキャパシタの側方の領域には、第２の層間絶縁膜を貫通する下部コンタクトプラグが形成され、第３の層間絶縁膜におけるキャパシタの側方の領域には、第３の層間絶縁膜を貫通し且つ下部コンタクトプラグと電気的に接続される上部コンタクトプラグが形成されていることが好ましい。このように、キャパシタの側方の領域に設けるコンタクトプラグを第２の層間絶縁膜に設ける下部コンタクトプラグと、その上の第３の層間絶縁膜に設ける上部コンタクトプラグに分けて形成するため、下部と上部の各コンタクトプラグを形成する際の各コンタクトホールのアスペクト比の値が小さくなるので、コンタクトプラグの形成が容易となる。
【００３６】
第３の半導体装置において、第１の層間絶縁膜には、下部水素バリア膜を露出する複数の開口溝が互いに並行して形成されており、上部水素バリア膜はその側部に複数の開口溝に沿うように形成された複数の凹部を有し、複数の凹部は下部水素バリア膜とそれぞれ接していることが好ましい。このようにすると、キャパシタの側方に位置する上部水素バリア膜は少なくとも四重となるため、キャパシタの側方から侵入する水素に対するバリア性がさらに向上する。
【００３７】
第１〜第３の半導体装置において、下部水素バリア膜又は上部水素バリア膜は絶縁性材料からなり、絶縁性材料は、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化チタンアルミニウム、酸化タンタルアルミニウム、珪化酸化チタン又は珪化酸化タンタルからなることをことが好ましい。
【００３８】
第１〜第３の半導体装置において、キャパシタの下側には、酸素の拡散を防ぐ酸素バリア膜が設けられていることが好ましい。このようにすると、キャパシタの下側にコンタクトプラグを設ける構成の場合に、該コンタクトプラグの上方からの酸素の拡散を抑止できるため、コンタクトプラグの上部の酸化を防止することができる。
【００３９】
この場合に、酸素バリア膜は、イリジウム、酸化イリジウム、ルテニウム、又は酸化ルテニウムからなることが好ましい。
【００４０】
また、この場合に、酸素バリア膜は、酸化イリジウム、下層から順次形成されたイリジウムと酸化イリジウムとからなる積層膜、酸化ルテニウム、及び下層から順次形成されたルテニウムと酸化ルテニウムとからなる積層膜のうちのいずれか１つにより、又はこれらのうちの少なくとも２つを含む積層膜により構成されていることが好ましい。
【００４１】
第１〜第３の半導体装置において、キャパシタの下側には、水素の拡散を防ぐ導電性下部水素バリア膜が設けられていることが好ましい。このようにすると、キャパシタの下側にコンタクトプラグを設ける構成の場合に、該コンタクトプラグの下方からの水素の侵入を防止することができる。
【００４２】
この場合に、導電性下部水素バリア膜は、窒化チタンアルミニウム、チタンアルミニウム、珪化窒化チタン、窒化タンタル、珪化窒化タンタル、窒化タンタルアルミニウム、又はタンタルアルミニウムからなることが好ましい。
【００４３】
また、この場合に、導電性下部水素バリア膜は、窒化チタンアルミニウム、チタンアルミニウム、珪化窒化チタン、窒化タンタル、珪化窒化タンタル、窒化タンタルアルミニウム、及びタンタルアルミニウムのうちの少なくとも２つを含む積層膜により構成されていることが好ましい。
【００４４】
また、この場合に、導電性下部水素バリア膜は、酸素及び水素の拡散を防ぐ第１の導電性バリア層と、酸素の拡散を防ぐ第２の導電性バリア層とからなる積層膜を含むことが好ましい。
【００４５】
第１〜第３の半導体装置において、キャパシタは複数個が列状に配置されてキャパシタ列を構成し、該キャパシタ列を構成する上部電極は互いに連結されてセルプレートを構成しており、複数のキャパシタは、上部水素バリア膜によりセルプレート単位で覆われていることが好ましい。
【００４６】
また、第１〜第３の半導体装置において、キャパシタは複数個が配置されてブロックを構成し、複数のキャパシタは、上部水素バリア膜によりブロック単位で覆われていることが好ましい。
【００４７】
また、第１〜第３の半導体装置において、キャパシタは複数個が行列状に配置されてキャパシタアレイを構成し、複数のキャパシタは、上部水素バリア膜によりキャパシタアレイ単位で覆われていることが好ましい。
【００４８】
また、第１〜第３の半導体装置において、キャパシタは複数個が列状に配置されてキャパシタ列を構成し、該キャパシタ列を構成する上部電極は互いに連結されてセルプレートを構成しており、キャパシタ列は複数個が配置されてブロックを構成し、且つブロックは複数個が配置されてキャパシタアレイを構成しており、複数のキャパシタは、上部水素バリア膜により、セルプレート単位、ブロック単位若しくはキャパシタアレイ単位で覆われているか、又はセルプレート単位及びブロック単位に混在されて覆われていることが好ましい。
【００４９】
このように、複数のキャパシタを、セルプレート単位、複数のセルプレートを含むブロック単位又は複数のブロックを含むキャパシタアレイ単位で水素バリア膜を形成すると、例えばセル選択トランジスタとキャパシタとからなる単位セル自体の面積の増大を抑制できるため、半導体装置の微細化を妨げることがない。
【００５０】
第１〜第３の半導体装置において、キャパシタは複数個が配置され、複数のキャパシタのうち上部水素バリア膜の周縁部と隣接するキャパシタは、電気的な動作をしない非作動ダミーキャパシタであることが好ましい。このように、上部水素バリア膜の周縁部と隣接するキャパシタを非作動のダミーキャパシタとしているため、たとえ水素バリア膜がキャパシタへの水素の拡散を防止できない事態が生じたとしても、半導体装置は所定の動作を行なうことができる。
【００５１】
第１〜第３の半導体装置は、半導体基板に形成されたセル選択トランジスタと、半導体基板上にセル選択トランジスタと電気的に接続されたビット線とをさらに備え、ビット線は、下部水素バリア膜及び上部水素バリア膜の外側で他の配線と接続されていることが好ましい。このようにすると、キャパシタの周囲をその上下を含め水素バリア膜により覆ったとしても、該水素バリア膜を開口することなく、セル選択トランジスタに対するアクセスが可能となる。
【００５２】
この場合に、ビット線はキャパシタの下方で、且つ下部水素バリア膜の下方に形成されていることが好ましい。このようにすると、セル選択トランジスタの拡散層とビット線とを接続するコンタクトプラグをキャパシタ間に設ける必要がなくなるため、該拡散層とビット線とを接続するコンタクトプラグのマージンを縮小できる。さらに、キャパシタ間の下部水素バリア膜と上部水素バリア膜との接合部をなくすことができるため、接合部に要するマージンを削減することができる。これにより、単位セルの占有面積を減少させることができる。すなわち、単位セルの面積を増加させることなく、ビット線を配置することができる。
【００５３】
また、この場合に、ビット線は下部水素バリア膜と半導体基板との間に形成されていることが好ましい。このようにすると、拡散層とビット線との間のコンタクトホールと、ビット線と配線との間のコンタクトホールとを浅く形成できるため、コンタクトホールを形成する際のエッチング量を減らすことができる。さらに、キャパシタの上方の配線とビット線との接続を上部水素バリア膜及び下部水素バリア膜の接合部の外側に設けることができるため、上部水素バリア膜と下部水素バリア膜とを貫通することなく、ビット線を配置することができる。
【００５４】
この場合に、ビット線は、下部水素バリア膜の下側に下部水素バリア膜と接するように設けられていることが好ましい。このようにすると、ビット線と下部水素バリア膜との間の層間絶縁膜が不要となるため、半導体装置の微細化を図ることができる。
【００５５】
第３の半導体装置において、上部水素バリア膜における凹部はその底部で下部水素バリア膜と接していることが好ましい。このようにすると、上部水素バリア膜がその凹部の側面で下部水素バリア膜と接する場合と比べて、互いの接合部分の面積が大きくなるため、接合部分における水素に対するバリア性を向上することができる。
【００５６】
第１〜第３の半導体装置において、キャパシタにおける上部電極と上部水素バリア膜とは互いに接していることが好ましい。このようにすると、上部電極と上部水素バリア膜との間の層間絶縁膜が不要となるため、半導体装置の微細化を図ることができる。
【００５７】
第１〜第３の半導体装置は、上部水素バリア膜の上に直接に形成された配線をさらに備えていることが好ましい。このようにすると、上部水素バリア膜と配線との間の層間絶縁膜が不要となるため、半導体装置の微細化を図ることができる。
【００５８】
第１〜第３の半導体装置は、半導体基板に形成され、ソース領域及びドレイン領域を有するセル選択トランジスタと、半導体基板の上にセル選択トランジスタを覆う第４の層間絶縁膜と、第４の層間絶縁膜におけるソース領域又はドレイン領域と下部電極とを電気的に接続するコンタクトプラグとをさらに備えていることが好ましい。
【００５９】
このようにすると、キャパシタと該キャパシタをアクセス可能とするセル選択トランジスタとからなるスタック型のメモリセルを構成できるため、該メモリセルを集積化することにより、半導体メモリ装置を実現できる。
【００６０】
また、第１〜第３の半導体装置は、半導体基板に形成された複数のセル選択トランジスタをさらに備え、キャパシタは複数個が列状に配置されてキャパシタ列を構成すると共に、複数のキャパシタの上部電極は互いに連結されてセルプレートを構成しており、各セル選択トランジスタと各キャパシタとはコンタクトプラグによって電気的に接続され、キャパシタ列は、キャパシタと同一の構成を持つ導通用ダミーキャパシタを含み、セルプレートは、導通用ダミーキャパシタにおける上部電極と下部電極とが電気的に接続されることにより、コンタクトプラグを介して半導体基板と導通状態にあることが好ましい。
【００６１】
このようにすると、キャパシタ列の上方が水素バリア膜に覆われた状態でも、半導体基板から上部電極に対して所定の電位を供給することができる。
【００６２】
この場合に、下部水素バリア膜は、各セル選択トランジスタ及び各キャパシタの間に形成された導電性下部水素バリア膜と、キャパシタ列の間に形成された絶縁性下部水素バリア膜とからなり、導電性下部水素バリア膜は、絶縁性下部水素バリア膜上で且つコンタクトプラグの上面を覆うように形成されていることが好ましい。
【００６３】
また、この場合に、下部水素バリア膜は、各セル選択トランジスタ及び各キャパシタの間に形成された導電性下部水素バリア膜と、キャパシタ列の間に形成された絶縁性下部水素バリア膜とからなり、導電性下部水素バリア膜における端面は、絶縁性下部水素バリア膜と接していることが好ましい。
【００６４】
また、この場合に、下部水素バリア膜は、各セル選択トランジスタ及び各キャパシタの間に形成された導電性下部水素バリア膜と、キャパシタ列の間に形成された絶縁性下部水素バリア膜とからなり、導電性下部水素バリア膜は、コンタクトプラグの側面に形成されることにより、絶縁性下部水素バリア膜と接していることが好ましい。
【００６５】
第１〜第３の半導体装置において、下部電極又は上部電極は、主成分に白金族元素を含むことが好ましい。
【００６６】
第１〜第３の半導体装置において、容量絶縁膜は、一般式ＳｒＢｉ2(ＴａxＮｂ1-x）2Ｏ9、Ｐｂ(ＺｒxＴｉ1-x）Ｏ3、（ＢａxＳｒ1-x)ＴｉＯ3、（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12（但し、いずれもｘは０≦ｘ≦１である。）又はＴａ2Ｏ5により構成されていることが好ましい。
【００６７】
本発明に係る第１の半導体装置の製造方法は、半導体基板に複数のセル選択トランジスタを形成する工程と、半導体基板上にセル選択トランジスタと電気的に接続されるビット線を形成する工程と、ビット線の上方に絶縁性下部水素バリア膜を形成する工程と、絶縁性下部水素バリア膜を貫通して各セル選択トランジスタに達する複数の第１のコンタクトプラグを形成する工程と、絶縁性下部水素バリア膜の上に、各第１のコンタクトプラグの上面を覆うように複数の導電性下部水素バリア膜を選択的に形成する工程と、各導電性下部水素バリア膜の上に、それぞれが強誘電体又は高誘電体からなる容量絶縁膜を有する複数のキャパシタを含むキャパシタ列を形成する工程と、キャパシタ列の上方に上部水素バリア膜を形成する工程とを備え、上部水素バリア膜を形成する工程は、上部水素バリア膜を、絶縁性下部水素バリア膜におけるキャパシタ列の外側の領域で接するように形成する工程を含む。
【００６８】
第１の半導体装置の製造方法によると、絶縁性下部水素バリア膜を貫通して各セル選択トランジスタに達する複数の第１のコンタクトプラグを形成し、その後、絶縁性下部水素バリア膜の上に、各第１のコンタクトプラグの上面を覆うように複数の導電性下部水素バリア膜を選択的に形成するため、絶縁性下部水素バリア膜と導電性下部水素バリア膜との間から水素が浸入することがない。その上、上部水素バリア膜及び絶縁性下部水素バリア膜は、個々のキャパシタを覆うのではなく、キャパシタ列としてまとめて覆うため、セル選択トランジスタとキャパシタとからなる単位セルの面積が大きくなることがない。さらに、上部水素バリア膜と絶縁性下部水素バリア膜とをキャパシタ列の外側の領域で接続するため、キャパシタを構成する容量絶縁膜の水素による劣化を確実に防止することができる。
【００６９】
本発明に係る第２の半導体装置の製造方法は、半導体基板に複数のセル選択トランジスタを形成する工程と、半導体基板上にセル選択トランジスタと電気的に接続されるビット線を形成する工程と、各セル選択トランジスタに達する複数の第１のコンタクトプラグを形成する工程と、各第１のコンタクトプラグの上に、その上面を覆うように複数の導電性下部水素バリア膜を選択的に形成する工程と、各導電性下部水素バリア膜の側方の領域を覆うと共に、導電性下部水素バリア膜の各端面を覆うように絶縁性下部水素バリア膜を形成する工程と、各導電性下部水素バリア膜の上に、それぞれが強誘電体又は高誘電体からなる容量絶縁膜を有する複数のキャパシタを含むキャパシタ列を形成する工程と、キャパシタ列の上方に上部水素バリア膜を形成する工程とを備え、上部水素バリア膜を形成する工程は、上部水素バリア膜を、絶縁性下部水素バリア膜におけるキャパシタ列の外側の領域で接するように形成する工程を含む。
【００７０】
第２の半導体装置の製造方法によると、第１のコンタクトプラグの上にその上面を覆うように複数の導電性下部水素バリア膜を選択的に形成し、その後、各導電性下部水素バリア層の側方の領域を覆うと共に導電性下部水素バリア層の各端面を覆うように絶縁性下部水素バリア層を形成するため、各導電性下部水素バリア膜の端面と絶縁性下部水素バリア膜とが接触するので、絶縁性下部水素バリア膜と各導電性下部水素バリア膜との間から水素が浸入することがない。その上、上部水素バリア膜及び絶縁性下部水素バリア膜は、個々のキャパシタを覆うのではなく、キャパシタ列としてまとめて覆うため、セル選択トランジスタとキャパシタとからなる単位セルの面積が大きくなることがない。さらに、上部水素バリア膜と絶縁性下部水素バリア膜とをキャパシタ列の外側の領域で接続するため、キャパシタを構成する容量絶縁膜の水素による劣化を確実に防止することができる。
【００７１】
本発明に係る第３の半導体装置の製造方法は、半導体基板に複数のセル選択トランジスタを形成する工程と、半導体基板上にセル選択トランジスタと電気的に接続されるビット線を形成する工程と、ビット線の上方に絶縁性下部水素バリア膜を形成する工程と、絶縁性下部水素バリア膜を貫通して各セル選択トランジスタに達する複数のコンタクトホールを形成する工程と、各コンタクトホールの壁面及び底面上に、その上端部が絶縁性下部水素バリア膜と接する導電性下部水素バリア膜を形成し、少なくとも導電性下部水素バリア膜を含む第１のコンタクトプラグを形成する工程と、各導電性下部水素バリア膜の上に、それぞれが強誘電体又は高誘電体からなる容量絶縁膜を有する複数のキャパシタを含むキャパシタ列を形成する工程と、キャパシタ列の上方に上部水素バリア膜を形成する工程とを備え、上部水素バリア膜を形成する工程は、上部水素バリア膜を、絶縁性下部水素バリア膜におけるキャパシタ列の外側の領域で接するように形成する工程を含む。
【００７２】
第３の半導体装置の製造方法によると、絶縁性下部水素バリア膜を貫通して各セル選択トランジスタに達する複数のコンタクトホールを形成した後、各コンタクトホールの壁面及び底面上に、その上端部が絶縁性下部水素バリア膜と接する導電性下部水素バリア膜を形成し、少なくとも導電性下部水素バリア膜を含む第１のコンタクトプラグを形成する。このため、各導電性下部水素バリア膜が、その表面に導電性下部水素バリア膜を含む第１のコンタクトプラグと接触するので、絶縁性下部水素バリア膜と第１のコンタクトプラグとの間から水素が浸入することがない。その上、上部水素バリア膜及び絶縁性下部水素バリア膜は、個々のキャパシタを覆うのではなく、キャパシタ列としてまとめて覆うため、セル選択トランジスタとキャパシタとからなる単位セルの面積が大きくなることがない。さらに、上部水素バリア膜と絶縁性下部水素バリア膜とをキャパシタ列の外側の領域で接続するため、キャパシタを構成する容量絶縁膜の水素による劣化を確実に防止することができる。
【００７３】
第１〜第３の半導体装置の製造方法は、上部水素バリア膜を形成する工程よりも後に、半導体基板の上に上部水素バリア膜を含む全面にわたって層間絶縁膜を形成する工程と、層間絶縁膜における上部水素バリア膜が形成された領域の外側部分にビット線と接続される第２のコンタクトプラグを形成する工程と、層間絶縁膜の上に、第２のコンタクトプラグと接する配線を形成する工程とをさらに備えていることが好ましい。
【００７４】
この場合に、層間絶縁膜に第２のコンタクトプラグを形成する工程は、上部水素バリア膜の上に下層層間絶縁膜を形成し、形成した下層層間絶縁膜に下部コンタクトプラグを形成する工程と、下層層間絶縁膜の上に上層層間絶縁膜を形成し、形成した上層層間絶縁膜に下部コンタクトプラグと接続される上部コンタクトプラグを形成する工程とを含むことが好ましい。
【００７５】
本発明に係る第４の半導体装置の製造方法は、半導体基板上に下部水素バリア膜を形成する工程と、下部水素バリア膜の上に、それぞれが強誘電体又は高誘電体からなる容量絶縁膜を有する複数のキャパシタを含むキャパシタ列を形成する工程と、キャパシタ列の上方を覆う層間絶縁膜を形成する工程と、層間絶縁膜に、下部水素バリア膜におけるキャパシタ列の外側の領域を露出する開口溝を形成する工程と、層間絶縁膜の上に下部水素バリア膜と開口溝の底面で接するように上部水素バリア膜を形成する工程とを備えている。
【００７６】
第４の半導体装置の製造方法によると、キャパシタ列の上方を覆う層間絶縁膜を形成し、形成した層間絶縁膜に、下部水素バリア膜におけるキャパシタ列の外側の領域を露出する溝部を形成した後、層間絶縁膜の上に下部水素バリア膜と溝部の底面で接するように上部水素バリア膜を形成する。このように、キャパシタ列を覆う層間絶縁膜に溝部を設けるため、層間絶縁膜の上に形成する上部水素バリア膜は該溝部の底面により下部水素バリア膜と接するので、単位セル面積を増加させることなく、キャパシタの側方に対する水素バリア性を確保することができる。また、層間絶縁膜に設ける溝部は、その形成部分のみが除去されるため、上部水素バリア膜をパターニングする際に、キャパシタ列上のレジスト膜の膜厚が小さくなることがない。その上、上部水素バリア膜における開口溝の互いに対向する内壁面上に成膜される両側部は、キャパシタの側方に対しては二重に形成されることになるため、キャパシタの側方から侵入する水素に対するバリア性が格段に向上する。さらに、溝部をキャパシタ列ごとに形成するため、上部水素バリア膜をパターニングした後に、その上に他の層間絶縁膜を形成しても、他の層間絶縁膜における溝部への埋め込み後の平坦度が向上する。
【００７７】
第４の半導体装置の製造方法において、層間絶縁膜に開口溝を形成する工程は、複数の開口溝を互いに並行して形成する工程を含むことが好ましい。
【００７８】
第４の半導体装置の製造方法において、開口溝はその断面形状を上方に広がるテーパー状に形成することが好ましい。
【００７９】
第１〜４の半導体装置の製造方法は、絶縁性下部水素バリア膜を形成する工程において、絶縁性下部水素バリア膜はビット線の上に直接に形成することが好ましい。
【００８０】
本発明に係る第５の半導体装置の製造方法は、半導体基板上に下部水素バリア膜を形成する工程と、下部水素バリア膜の上に、それぞれが強誘電体又は高誘電体からなる容量絶縁膜を有する複数のキャパシタを含むキャパシタ列を形成する工程と、キャパシタ列の側方を覆うと共に、下部水素バリア膜におけるキャパシタ列の外側部分と接するように側壁水素バリア膜を形成する工程と、キャパシタ列の上方を覆うと共に、側壁水素バリア膜と接するように上部水素バリア膜を形成する工程とを備えている。
【００８１】
第５の半導体装置の製造方法によると、キャパシタ列の側方を覆うと共に下部水素バリア膜におけるキャパシタ列の外側部分と接するように側壁水素バリア膜を形成し、その後、キャパシタ列の上方を覆うと共に側壁水素バリア膜と接するように上部水素バリア膜を形成する。このように、キャパシタ列は、側壁水素バリア膜と、該側壁水素バリア膜と接する上部水素バリア膜とにより覆われているため、単位セル面積を増加させることなく、キャパシタの側方に対する水素バリア性を確保することができる。また、側壁水素バリア膜を上部水素バリア膜とは独立して形成するため、キャパシタ列による段差が大きい場合でも、上部水素バリア膜のカバレッジが良好となる。
【００８２】
第１〜第５の半導体装置の製造方法において、各キャパシタにおける下部電極、容量絶縁膜及び上部電極は、その断面形状を上方に広がるテーパー状に形成することが好ましい。
【００８３】
第１〜第５の半導体装置の製造方法において、上部水素バリア膜を形成する工程において、上部水素バリア膜は上部電極の上に直接に形成することが好ましい。
【００８４】
第１〜第５の半導体装置の製造方法は、上部水素バリア膜を形成する工程よりも後に、配線を上部水素バリア膜の上に直接に形成する工程をさらに備えていることが好ましい。
【００８５】
第１〜第５の半導体装置の製造方法において、キャパシタ列を形成する工程は、複数のキャパシタの上部電極を連結することによりセルプレートを形成し、形成したセルプレートと接続される１つのキャパシタにおける上部電極と下部電極とを電気的に接続することにより、該１つのキャパシタをその上部電極と下部電極とが導通する導通用ダミーキャパシタとする工程を含むことが好ましい。
【発明の効果】
【００８６】
本発明に係る半導体装置及びその製造方法によると、キャパシタをその周囲に設けた、上方に広がるテーパー状の開口部において下部水素バリア膜と上部水素バリア膜とを接続するように覆うため、上部水素バリア膜における側面にも十分な被覆膜厚を得られるので、キャパシタを構成する容量絶縁膜の水素による劣化を確実に防止することができる。
【００８７】
また、下部水素バリア膜と接する上部水素バリア膜の端部には、キャパシタを形成する層間絶縁膜等からなる下地膜に設けられた開口溝に沿った凹部を設けるため、上部水素バリア膜におけるキャパシタの側方部分は二重構造となるので、水素の侵入をより確実に防止することができる。
【発明を実施するための最良の形態】
【００８８】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００８９】
図１は本発明の第１の実施形態に係る半導体装置のセルブロックの平面構成を示し、図２は図１のII−II線における断面構成を示し、図３は図１のIII−III線における断面構成を示している。
【００９０】
図１に示すように、例えばシリコン（Ｓｉ）からなる半導体基板の上には、窒化シリコン（Ｓｉ3Ｎ4）からなる絶縁性下部水素バリア膜１９が形成され、該絶縁性下部水素バリア膜１９の上には、複数のキャパシタ２７が行列状に配置されて形成されている。
【００９１】
複数のキャパシタ２７における後述のビット線が延びる方向と交差する方向に配置された一群は、例えば６５個分の上部電極が互いに接続されてセルプレート５０を構成している。ここで、各セルプレート５０の一端部に位置するキャパシタ２７Ａは、半導体基板とセルプレート５０との電気的な導通を図る導通用ダミーキャパシタである。従って、１つのセルプレートは実質的には６４個のキャパシタ２７を含んでいる。また、一例として、セルプレート５０をビット線が延びる方向に例えば６４列分配置して１つのセルブロック６０を構成している。
【００９２】
第１の実施形態の特徴として、複数のセルプレート５０を含む１つのセルブロック６０は、絶縁性を有する例えば酸化チタンアルミニウム（ＴｉＡｌＯ）からなる上部水素バリア膜２９により覆われており、該上部水素バリア膜２９の端部（周縁部）は、絶縁性下部水素バリア膜１９の端部（周縁部）と接続部２９ａにより接続されている。
【００９３】
一例として、セルプレート５０が延びる方向に例えば１６個分のセルブロック６０を配置すると、半導体記憶装置としてのキャパシタアレイが構成される。なお、１セルプレート当たりのキャパシタ２７の個数、１セルブロック当たりのセルプレート５０の個数、及び１キャパシタアレイ当たりのセルブロック６０の個数はこれらに限られないことはいうまでもない。
【００９４】
また、第１の実施形態において、導通用ダミーキャパシタ２７Ａを各セルプレート５０の一端部に位置するように形成したが、これに限られず、各セルプレート５０の中側に形成しても構わない。但し、本実施形態のように、導通用ダミーキャパシタ２７Ａを各セルプレート５０の一端部に位置するように形成した場合には、何らかの要因でキャパシタ列の周囲全体を覆う水素バリア膜の一部が消失するか又は薄膜化し、水素がキャパシタ列の内部に侵入することがあっても、水素の影響を最も受けやすい端部に位置する導通用ダミーキャパシタ２７Ａは、キャパシタとして実質的に機能しないため、内部のキャパシタ２７の電気的特性の劣化を抑制することが可能となり、より効果的である。
【００９５】
なお、絶縁性下部水素バリア膜１９及び上部水素バリア膜２９が各キャパシタ２７を覆う単位は、キャパシタ単位でも良く、セルプレート単位でも良く、セルブロック単位でも良く、キャパシタアレイ単位でも良い。また、キャパシタ単位、セルプレート単位及びセルブロック単位を組み合わせて構成しても良い。
【００９６】
次に、セルブロック６０の断面構成の詳細を説明する。
【００９７】
図２及び図３に示すように、例えばＰ型半導体基板１０の上部には、深さが約３００ｎｍの素子分離領域１１が選択的に形成されており、Ｐ型半導体基板１０の主面における素子分離領域１１によって区画された領域上には、膜厚が約１０ｎｍのゲート絶縁膜１２と、その上に膜厚が約２００ｎｍのポリシリコンからなるゲート電極１３とが形成され、該ゲート電極１３の側面上には膜厚が約５０ｎｍのサイドウォール絶縁膜（図示せず）が形成されている。Ｐ型半導体基板１０の上部には、ゲート電極１３をマスクとしてイオン注入されたドレイン拡散層１４Ａ、ソース拡散層１４Ｂ及び配線用拡散層１４Ｃが形成されている。このように、それぞれがゲート絶縁膜１２、ゲート電極１３、ドレイン拡散層１４Ａ及びソース拡散層１４Ｂからなる複数のＭＯＳトランジスタが各メモリセルのセル選択トランジスタを構成している。
【００９８】
各ＭＯＳトランジスタは、ゲート電極１３の上側において膜厚が約２００ｎｍとなるように平坦化された酸化シリコン（ＳｉＯ2 ）からなる第１の層間絶縁膜１５により覆われており、第１の層間絶縁膜１５における各ドレイン拡散層１４Ａの上側部分には、各ドレイン拡散層１４Ａと接続されるように、それぞれタングステン（Ｗ）からなる複数の第１コンタクトプラグ１６が形成されている。ここで、図示はしていないが、各第１コンタクトプラグ１６の下部には、半導体基板１０と接し、膜厚が約１０ｎｍのチタン（Ｔｉ）と、その上に積層され膜厚が約２０ｎｍの窒化チタン（ＴｉＮ）とからなり、タングステンのドレイン拡散層１４Ａに対する密着性を高めるバリア膜が形成されている。
【００９９】
第１の層間絶縁膜１５の上には、第１コンタクトプラグ１６と接続されるように、膜厚が約１０ｎｍのチタン及び膜厚が約１００ｎｍのタングステンが順次堆積されたビット線１７が形成されており、これにより、ＭＯＳトランジスタのドレイン拡散層１４Ａとビット線１７とが第１コンタクトプラグ１６により電気的に接続される。
【０１００】
ビット線１７は、その上側部分の膜厚が約１００ｎｍとなるように平坦化された酸化シリコンからなる第２の層間絶縁膜１８により覆われている。
【０１０１】
第２の層間絶縁膜１８の上には、膜厚が５ｎｍ〜２００ｎｍ程度、より好ましくは約１００ｎｍの窒化シリコンからなる絶縁性下部水素バリア膜１９が形成されている。なお、本実施形態において、絶縁性下部水素バリア膜１９として窒化シリコンを用いたが、これに限定されるものではなく、例えば酸化窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化チタンアルミニウム（ＴｉＡｌＯ）、酸化タンタルルミニウム（ＴａＡｌＯ）、珪化酸化チタン（ＴｉＳｉＯ）又は珪化酸化タンタル（ＴａＳｉＯ）を用いても構わない。
【０１０２】
絶縁性下部水素バリア膜１９、第２の層間絶縁膜１８及び第１の層間絶縁膜１５におけるソース拡散層１４Ｂの上側部分には、ソース拡散層１４Ｂと接続されるように、これらを貫通するタングステンからなる複数の第２コンタクトプラグ２０が形成されている。なお、ここでも、各第２コンタクトプラグ２０の下部には、第１コンタクトプラグ１６と同様に、膜厚がそれぞれ、約１０ｎｍのチタンと約２０ｎｍの窒化チタンとが順次積層されてなり、ソース拡散層１４Ｂに対するバリア膜（図示せず）が形成されている。
【０１０３】
ここで、図４に第１コンタクトプラグ１６、ビット線１７及び第２コンタクトプラグ２０のレイアウトを示す。
【０１０４】
単位メモリセルは、Ｐ型半導体基板１０に形成されたドレイン拡散層１４Ａとソース拡散層１４Ｂとゲート電極１３とから構成されるＭＯＳトランジスタと、該ＭＯＳトランジスタのソース拡散層１４Ｂと第２コンタクトプラグ２０を介して接続される上方のキャパシタ２７（図示せず）と、ＭＯＳトランジスタのドレイン拡散層１４Ａと第１コンタクトプラグ１６を介して接続されるビット線１７とを含んでいる。
【０１０５】
絶縁性下部水素バリア膜１９の上には、膜厚が約５０ｎｍの窒化チタンアルミニウム（ＴｉＡｌＮ）からなる複数の導電性下部水素バリア膜２１が各第２コンタクトプラグ２０をそれぞれ覆うように選択的に形成され、各導電性下部水素バリア膜２１は、それぞれ対応する各第２コンタクトプラグ２０と接続すると共に、その周囲の絶縁性下部水素バリア膜１９とも接続されている。また、各導電性下部水素バリア膜２１の上には、該導電性下部水素バリア膜２１と同一形状で、膜厚が約５０ｎｍのイリジウム（Ｉｒ）と膜厚が約５０ｎｍの酸化イリジウム（ＩｒＯ2 ）とからなる酸素バリア膜２２が形成されている。
【０１０６】
酸素バリア膜２２は、その上側部分の膜厚が約５００ｎｍとなるように平坦化された酸化シリコンからなる第３の層間絶縁膜２３により覆われており、第３の層間絶縁膜２３には、各酸素バリア膜２２の少なくとも一部を露出するコンタクトホール２３ａがそれぞれ断面が上方に広がるテーパー状に形成されている。
【０１０７】
第３の層間絶縁膜２３の各コンタクトホール２３ａの底面上及び壁面上には、これに沿うように膜厚が約５ｎｍの酸化イリジウムと膜厚が約５０ｎｍの白金（Ｐｔ）とからなる下部電極２４が形成されている。
【０１０８】
各コンタクトホール２３ａを含む第３の層間絶縁膜２３の上には、膜厚が約５０ｎｍの、ストロンチウム（Ｓｒ）、ビスマス（Ｂｉ）、タンタル（Ｔａ）及びニオブ（Ｎｂ）を主成分とするビスマス層状ペロブスカイト型酸化物である強誘電体からなる容量絶縁膜２５が下部電極２４を覆うように形成されている。ここで、容量絶縁膜２５における端部（図２における右端）に位置するコンタクトホール２３ａ内の下部電極２４の平坦部上に、該下部電極２４を露出する開口部２５ａが形成されている。
【０１０９】
容量絶縁膜２５の上には、該容量絶縁膜２５を覆うように、膜厚が約５０ｎｍの白金からなり、セルプレート５０となる上部電極２６が形成されている。これにより、下部電極２４、容量絶縁膜２５及び上部電極２６からなるキャパシタ２７が形成され、例えば１０２４個のキャパシタ２７を１ブロックとするキャパシタ列が形成されている。
【０１１０】
前述したように、セルプレート５０として構成される上部電極２６は、容量絶縁膜２５に設けられた開口部２５ａにより下部電極２４と電気的に接続される。その結果、キャパシタ列の右端に位置するキャパシタは、本来のキャパシタとしての機能を持たない導通用ダミーキャパシタ２７Ａとなり、その下部電極２４はそれと接続される第２コンタクトプラグ２０を介して配線用拡散層１４Ｃと電気的に接続される。このように、第１の実施形態に係る各キャパシタ２７の上部電極２６には、半導体基板１０から導電性下部水素バリア膜２１及び第２コンタクトプラグ２０を介して所定の電位を供給することができる。
【０１１１】
各キャパシタ２７の上部電極２６は、該上部電極２６が第３の層間絶縁膜２３の平坦部上に位置する部分において、その膜厚が約３００ｎｍとなるように平坦化された酸化シリコンからなる第４の層間絶縁膜２８により覆われている。ここで、第４の層間絶縁膜２８及び第３の層間絶縁膜２３におけるキャパシタ列の外側部分は、平面視として絶縁性下部水素バリア膜１９が露出されるように、且つ断面視として上方に広がるテーパー状に除去されている。第４の層間絶縁膜２８、第３の層間絶縁膜２３及び絶縁性下部水素バリア膜１９の各露出面は、膜厚が約５０ｎｍの絶縁性を有する酸化チタンアルミニウム（ＴｉＡｌＯ）からなる上部水素バリア膜２９により覆われている。さらに、上部水素バリア膜２９には、絶縁性下部水素バリア膜１９との平坦部における接続幅が約５００ｎｍの接続部２９ａが形成されており、上部水素バリア膜２９の接続部２９ａよりも外側部分は、第２の層間絶縁膜１８が露出するように、絶縁性下部水素バリア膜１９と共に除去されている。
【０１１２】
上部水素バリア膜２９及び第２の層間絶縁膜１８の露出部分は、上部水素バリア膜２９におけるキャパシタ列の上側の膜厚が約３００ｎｍとなるように平坦化された酸化シリコンからなる第５の層間絶縁膜３０により覆われている。
【０１１３】
第５の層間絶縁膜３０には、キャパシタ列の外側の領域、すなわち上部水素バリア膜２９の外側の領域において、ビット線１７と接続されたタングステンからなる第３コンタクトプラグ３１が形成されている。
【０１１４】
第５の層間絶縁膜３０の上には、第３コンタクトプラグ３１を含むように、下層から順次積層された、膜厚が約１０ｎｍのチタン（Ｔｉ）、膜厚が約５０ｎｍの窒化チタン（ＴｉＮ）、膜厚が約５００ｎｍのアルミニウム（Ａｌ）、及び膜厚が約５０ｎｍの窒化チタン（ＴｉＮ）からなる配線３２が形成されており、該配線３２は第３コンタクトプラグ３１を介してビット線１７と接続されている。
【０１１５】
第１の実施形態によると、セルブロック６０を構成するキャパシタ列は、その下側に設けられた絶縁性下部水素バリア膜１９、第２コンタクトプラグ２０と電気的に接続された導電性下部水素バリア膜２１、並びにキャパシタ列の上方及び側方に設けられた上部水素バリア膜２９により、基板面の上下方向及び平行な方向のすべての方向から覆われ、且つ、絶縁性下部水素バリア膜１９の周縁部の上に、側面と底面とのなす角度が鈍角で且つ断面Ｌ字型の上部水素バリア膜２９が直接に接続されるように形成されているため、断面Ｌ字型の屈曲部において上部水素バリア膜２９に十分な被覆膜厚を得られるので、接続部における水素バリア性が十分に機能するようになり、その結果、キャパシタ２７を構成する強誘電体からなる容量絶縁膜２５の水素による劣化を確実に防止することができる。
【０１１６】
また、上部水素バリア膜２９は、複数のキャパシタ２７を含むセルブロック単位で形成されているため、水素バリア膜を一対のＭＯＳトランジスタとキャパシタ２７とからなる単位セルごとに設ける場合と異なり、セル面積を大きくすることなく横方向（基板面に平行な方向）に対する水素バリア性を確保することができる。
【０１１７】
また、各キャパシタ２７の下部電極２４と各第２コンタクトプラグ２０との間には、それぞれ導電性下部水素バリア膜２１を設けているため、各ＭＯＳトランジスタのソース拡散層１４Ｂと各キャパシタ２７との導通が確保される。
【０１１８】
図３には、配線３２から１つのキャパシタ２７の下部電極２４に印加される一電流経路を矢印で示している。
【０１１９】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【０１２０】
図５（ａ）〜図５（ｃ）、図６、図７、図８及び図９は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。ここでの断面の方向は、図１のIII−III線に沿った方向、すなわちビット線が延びる方向（セルプレートが延びる方向と交差する方向）である。
【０１２１】
［ＭＯＳトランジスタ形成］
まず、図５（ａ）に示すように、リソグラフィ法及びドライエッチング法により、シリコンからなる例えばＰ型半導体基板１０の上部に深さが約３００ｎｍの溝部を形成する。続いて、ＣＶＤ法により、Ｐ型半導体基板１０上に酸化シリコンを堆積し、化学機械的研磨（ＣＭＰ）法により堆積した酸化シリコンに対して平坦化を行なって溝部にシリコン酸化膜を埋め込むことにより、素子分離領域１１を選択的に形成する。その後、例えば熱酸化法により、Ｐ型半導体基板１０の主面上に膜厚が約１０ｎｍのゲート絶縁膜を形成し、続いて、低圧ＣＶＤ法により、膜厚が約２００ｎｍのポリシリコンを堆積し、堆積したポリシリコンに対してリソグラフィ法及びドライエッチング法によりパターニングを行なって、ポリシリコンからなる複数のゲート電極１３を形成する。続いて、図示はしていないが、ＣＶＤ法により、Ｐ型半導体基板１０の上にゲート電極１３を覆うように膜厚が約５０ｎｍの酸化シリコンを堆積し、エッチバックを行なってサイドウォール絶縁膜を形成する。続いて、Ｐ型半導体基板１０に対してゲート電極１３及びサイドウォールをマスクとして、例えば高濃度のヒ素イオンを注入することにより、Ｎ型ドレイン拡散層１４Ａ及びＮ型ソース拡散層１４Ｂを形成してＭＯＳトランジスタを得る。このとき、Ｐ型半導体基板１０におけるＭＯＳトランジスタ形成領域を除く活性領域に配線用拡散層１４Ｃを選択的に形成する。
【０１２２】
［ビット線形成］
次に、図５（ｂ）に示すように、ＣＶＤ法により、Ｐ型半導体基板１０の上にゲート電極１３を含む全面にわたって酸化シリコンを堆積した後、ＣＭＰ法により、堆積した酸化シリコンに対してゲート電極１３の上側部分の膜厚が約２００ｎｍとなるように平坦化して、酸化シリコンからなる第１の層間絶縁膜１５を形成する。続いて、リソグラフィ法及びドライエッチング法により、第１の層間絶縁膜１５におけるＮ型ドレイン拡散層１４Ａの上側部分に該Ｎ型ドレイン拡散層１４Ａを露出するコンタクトホールを形成する。その後、ＣＶＤ法により、第１の層間絶縁膜１５の上に、膜厚が約１０ｎｍのチタン、膜厚が約２０ｎｍの窒化チタン及び膜厚が約３００ｎｍのタングステンを順次コンタクトホールに充填されるように堆積し、続いて、ＣＭＰ法により堆積膜における第１の層間絶縁膜１５上に残る部分を除去することにより、該第１の層間絶縁膜１５にＭＯＳトランジスタのＮ型ドレイン拡散層１４Ａと接続する第１コンタクトプラグ１６を形成する。続いて、スパッタ法により、第１の層間絶縁膜１５の上に、膜厚が約１０ｎｍのチタン及び膜厚が約１００ｎｍのタングステンを順次堆積し、その後、リソグラフィ法及びドライエッチング法により、堆積した金属積層膜をパターニングして、該金属積層膜から、第１コンタクトプラグ１６と接続されるビット線１７を形成する。
【０１２３】
なお、第１の実施形態において、ビット線１７は、ＭＯＳトランジスタの拡散層を利用する構成としてもよい。このような構成を採ると、ビット線１７は第１の層間絶縁膜１５よりもさらに下方の半導体基板１０自体に形成されることになる。このため、第１の層間絶縁膜１５の膜厚が減少するので、メモリセルの高さを抑えることができる。また、この後の第２の層間絶縁膜１８を形成する工程をも削減することができる。従って、半導体基板の高さ方向への高集積化とプロセスの簡便化とを図ることができる。
【０１２４】
また、第１の層間絶縁膜１５には、酸化シリコンを用いたが、より詳細にはホウ素（Ｂ）及びリン（Ｐ）を添加したいわゆるＢＰＳＧ(Boro-Phospho-Silicate Glass）や、高密度プラズマにより形成され、ホウ素やリンが添加されない、いわゆるＨＤＰ−ＮＳＧ（High Density Plasma-Non Silicate Glass）、又は酸化雰囲気にオゾン（Ｏ3 ）を用いたＯ3-ＮＳＧを用いると良い。また、第１の層間絶縁膜１５の平坦後の膜厚は、ゲート電極１３の上側で１００ｎｍ〜５００ｎｍ程度であれば良い。
【０１２５】
ここでは、一例としてシリコンからなる半導体基板にＰ型半導体基板１０を用い、該Ｐ型半導体基板１０にＮｃｈ型ＭＯＳトランジスタを形成する場合について説明したが、Ｎ型半導体基板を用い、該Ｎ型半導体基板にＰｃｈ型ＭＯＳトランジスタを形成した場合でも本発明は有効である。
【０１２６】
［下部水素バリア膜形成］
次に、図５（ｃ）に示すように、例えばＣＶＤ法により、第１の層間絶縁膜１５の上にビット線１７を含む全面にわたって酸化シリコンを堆積した後、ＣＭＰ法により、堆積した酸化シリコンに対してビット線１７の上側部分の膜厚が約１００ｎｍとなるように平坦化して、酸化シリコンからなる第２の層間絶縁膜１８を形成する。続いて、ＣＶＤ法により、第２の層間絶縁膜１８の上に、膜厚が約１００ｎｍの窒化シリコンからなる絶縁性下部水素バリア膜１９を堆積する。その後、リソグラフィ法及びドライエッチング法により、ＭＯＳトランジスタのソース拡散層１４Ｂ及び配線用拡散層１４Ｃの上側部分に、ソース拡散層１４Ｂ及び配線用拡散層１４Ｃをそれぞれ露出するコンタクトホールを形成する。続いて、ＣＶＤ法により、絶縁性下部水素バリア膜１９の上に、膜厚が約１０ｎｍのチタン、膜厚が約２０ｎｍの窒化チタン及び膜厚が約３００ｎｍのタングステンを順次コンタクトホールに充填されるように堆積し、続いて、ＣＭＰ法により堆積膜における絶縁性下部水素バリア膜１９の上に残る部分を除去することにより、ＭＯＳトランジスタのソース拡散層１４Ｂ及び配線用拡散層１４Ｃとそれぞれ接続する第２コンタクトプラグ２０を、絶縁性下部水素バリア膜１９、第２の層間絶縁膜１８及び第１の層間絶縁膜１５を通して形成する。
【０１２７】
ここでも、第２の層間絶縁膜１８には、ＢＰＳＧ、ＨＤＰ−ＮＳＧ又はＯ3-ＮＳＧ等の酸化シリコンを用いると良い。また、第２の層間絶縁膜１８の平坦後の膜厚は、ビット線１７の上側において０ｎｍ〜５００ｎｍ程度であれば良い。
【０１２８】
次に、図６（ａ）に示すように、例えばスパッタ法により、絶縁性下部水素バリア膜１９の上に第２コンタクトプラグ２０の上面を含む全面にわたって、膜厚がそれぞれ約５０ｎｍの、窒化チタンアルミニウム、イリジウム及び酸化イリジウムを順次堆積する。続いて、リソグラフィ法及びドライエッチング法により、これら積層膜に対して各第２コンタクトプラグ２０の上側の領域を含むようにパターニングを行なって、窒化チタンアルミニウムからなる導電性下部水素バリア膜２１と、イリジウム及び酸化イリジウムからなる酸素バリア膜２２とを形成する。これにより、導電性下部水素バリア膜２１は、その下面の中央部において第２コンタクトプラグ２０と接続する一方、その周縁部において絶縁性下部水素バリア膜１９と接続する。
【０１２９】
なお、絶縁性下部水素バリア膜１９に、膜厚が約１００ｎｍの窒化シリコンを用いたが、これに限られず、窒化シリコンに代えて、酸化窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化チタンアルミニウム（ＴｉＡｌＯ）、酸化タンタルアルミニウム（ＴａＡｌＯ）、珪化酸化チタン（ＴｉＳｉＯ）又は珪化酸化タンタル（ＴａＳｉＯ）を用いても良い。また、絶縁性下部水素バリア膜１９の膜厚は、５ｎｍ〜２００ｎｍ程度とすれば有効である。
【０１３０】
また、導電性下部水素バリア膜２１には、膜厚が約５０ｎｍの窒化チタンアルミニウムを用いたが、これに代えて、珪化窒化チタン（ＴｉＳｉＮ）、窒化タンタル（ＴａＮ）、珪化窒化タンタル（ＴａＳｉＮ）、窒化タンタルアルミニウム（ＴａＡｌＮ）、又はタンタルアルミニウム（ＴａＡｌ）を用いることができる。また、その膜厚は、５ｎｍから２００ｎｍ程度とすれば有効である。
【０１３１】
また、酸素バリア膜２２には、膜厚がそれぞれ約５０ｎｍのイリジウム及び酸化イリジウムからなる積層膜を用いたが、これに代えて、膜厚が５０ｎｍ〜３００ｎｍ程度の酸化イリジウム又は酸化ルテニウム（ＲｕＯ2 ）を用いても良い。また、下層から順次形成され膜厚がそれぞれ５０ｎｍ〜３００ｎｍ程度のルテニウムと酸化ルテニウムとからなる積層膜でも良く、さらには、これらの単層膜及び積層膜のうちの少なくとも２つを含む積層膜により構成しても良い。
【０１３２】
また、第１の実施形態においては、絶縁性下部水素バリア膜１９の形成にＣＶＤ法を、導電性下部水素バリア膜２１の形成にスパッタ法をそれぞれ用いたが、これらに限定されず、例えば、絶縁性下部水素バリア膜１９の形成にスパッタ法を、導電性下部水素バリア膜２１の形成にＣＶＤ法をそれぞれ用いても構わない。
【０１３３】
［キャパシタ形成］
次に、図６（ｂ）に示すように、ＣＶＤ法により、絶縁性下部水素バリア膜１９の上に酸素バリア膜２２を含む全面にわたって酸化シリコンを堆積した後、ＣＭＰ法により、堆積した酸化シリコンに対して酸素バリア膜２２の上側部分の膜厚が約５００ｎｍとなるように平坦化して、酸化シリコンからなる第３の層間絶縁膜２３を形成する。ここでも、第３の層間絶縁膜２３には、ＢＰＳＧ、ＨＤＰ−ＮＳＧ又はＯ3-ＮＳＧ等の酸化シリコンを用いると良い。また、キャパシタのサイズを決定する第３の層間絶縁膜２３の平坦後の膜厚は、１００ｎｍ〜１０００ｎｍ程度であれば良い。ここで、第３の層間絶縁膜２３の平坦後の膜厚が厚くなる程、キャパシタの有効面積が増えるためキャパシタの容量が増加する。逆に、平坦後の膜厚が薄くなる程、キャパシタに対する加工は容易になる。
【０１３４】
続いて、リソグラフィ法及びドライエッチング法により、第３の層間絶縁膜２３における各酸素バリア膜２２の上側部分に該酸素バリア膜２３を露出するコンタクトホール２３ａを形成する。各コンタクトホール２３ａの壁面上及び底面上にキャパシタが形成されることから、その壁面上及び底部の隅部における下部電極２４等のカバレッジを向上するように、各コンタクトホール２３ａの断面形状は上方が広がるテーパー形状とすることが好ましい。このテーパー形状を実現するには、例えばフルオロカーボンを主成分とするエッチングガスを用いると良い。
【０１３５】
続いて、スパッタ法により、第３の層間絶縁膜２３の上にコンタクトホール２３ａの壁面及び底面を含む全面にわたって、膜厚が約５ｎｍの酸化イリジウム及び膜厚が約５０ｎｍの白金を順次堆積する。その後、リソグラフィ法及びドライエッチング法により、堆積膜をコンタクトホール２３ａを含む領域でパタ−ニングして、該堆積膜から下部電極２４を形成する。続いて、有機金属気相堆積（ＭＯＣＶＤ）法により、第３の層間絶縁膜２３の上にコンタクトホール２３ａを含む全面にわたって、膜厚が約５０ｎｍで、ストロンチウム、ビスマス、タンタル又はニオブを主成分とするビスマス層状ペロブスカイト型酸化物である強誘電体からなる容量絶縁膜２５を堆積する。その後、容量絶縁膜２５に対して、複数の第２コンタクトプラグ２０のうち例えば後工程で形成されるキャパシタ列の端部に位置するコンタクトプラグとそれと隣接するコンタクトプラグとの間に、下部電極２４を露出する開口部２５ａを形成する。続いて、スパッタ法により、容量絶縁膜２５の上に膜厚が約５０ｎｍの白金を堆積し、その後、堆積した白金と容量絶縁膜２５とを下部電極２４を含む領域でパタ−ニングして、白金からなりセルプレート５０を兼ねる上部電極２６を形成する。これにより、各コンタクトホール２３ａには、それぞれが下部電極２４、容量絶縁膜２５及び上部電極２６からなる複数のキャパシタ２７が形成され、それぞれ、下部電極２４、酸素バリア膜２２、導電性下部水素バリア膜２１及び第２コンタクトプラグ２０を介して、ＭＯＳトランジスタのソース拡散層１４Ｂと電気的に接続される。ここで、配線用拡散層１４Ｃと接続される第２コンタクトプラグ２０の上に形成されるキャパシタは、図２に示すように、下部電極２４を露出する開口部２５ａに上部電極２６の構成材料が充填されて、上部電極２６と導通用ダミーキャパシタ２７Ａの下部電極２４とが短絡することにより、導通用ダミーキャパシタ２７Ａが形成される。
【０１３６】
なお、下部電極２４及び上部電極２６には、膜厚が約５０ｎｍの白金を用いたが、白金に代えて、他の白金族元素、すなわちルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）又はイリジウム（Ｉｒ）を用いることができる。ここで、下部電極２４及び上部電極２６の膜厚は１０ｎｍ〜２００ｎｍ程度が好ましい。
【０１３７】
また、本実施形態においては、下部電極２４の最下層に酸化イリジウムからなる酸素バリア膜を設けているが、酸化イリジウムに代えて酸化ルテニウムを用いても良い。なお、下部電極２４の最下層に設ける酸素バリア膜は、導電性下部水素バリア膜２１が酸素バリア性をも有しておれば必ずしも必要ではない。
【０１３８】
また、容量絶縁膜２５には、膜厚が約５０ｎｍの、ストロンチウム、ビスマス、タンタル又はニオブを主成分とするビスマス層状ペロブスカイト型酸化物である強誘電体、例えば、一般式ＳｒＢｉ2(ＴａxＮｂ1-x）2Ｏ9、Ｐｂ(ＺｒxＴｉ1-x）Ｏ3、（ＢａxＳｒ1-x)ＴｉＯ3 又は（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12（但し、いずれもｘは０≦ｘ≦１である。）
を用いることができる。また、高誘電体材料である五酸化タンタル（Ｔａ2Ｏ5）を用いることができる。ここで、容量絶縁膜２５の膜厚は５０ｎｍ〜２００ｎｍ程度が好ましい。
【０１３９】
［上部水素バリア膜形成］
次に、図７に示すように、ＣＶＤ法により、第３の層間絶縁膜２３の上に、キャパシタ２７の上部電極２６を含む全面にわたって酸化シリコンを堆積した後、ＣＭＰ法により、堆積した酸化シリコンに対して第３の層間絶縁膜２３の平坦部上に位置する上部電極２６の上側部分の膜厚が約３００ｎｍとなるように平坦化して、酸化シリコンからなる第４の層間絶縁膜２８を形成する。続いて、リソグラフィ法及びドライエッチング法により、第４の層間絶縁膜２８及び第３の層間絶縁膜２３におけるセルブロックを覆う領域をマスクしてその外側部分を除去することにより、絶縁性下部水素バリア膜１９を露出する。ここで、第４の層間絶縁膜２８及び第３の層間絶縁膜２３の平面視におけるキャパシタ列の外側部分を、断面視において上方に広がるテーパー状となるように除去する。続いて、スパッタ法により、第４の層間絶縁膜２８の上面及び端面、第３の層間絶縁膜２３の端面並びに絶縁性下部水素バリア膜１９の露出面上に、膜厚が約５０ｎｍの酸化チタンアルミニウムからなる上部水素バリア膜２９を堆積する。これにより、上部水素バリア膜２９は、セルブロックの外側において絶縁性下部水素バリア膜１９と接続する。その後、上部水素バリア膜２９における接続部２９ａの幅を約５００ｎｍだけ残すように、上部水素バリア膜２９及び絶縁性下部水素バリア膜１９におけるセルブロックの外側部分をドライエッチングにより除去する。
【０１４０】
ここでも、第４の層間絶縁膜２８には、ＢＰＳＧ、ＨＤＰ−ＮＳＧ又はＯ3-ＮＳＧ等の酸化シリコンを用いると良い。また、第４の層間絶縁膜２８の平坦後の膜厚は、上部電極２６の上側で０ｎｍ〜５００ｎｍ程度であれば良い。
【０１４１】
次に、図８に示すように、ＣＶＤ法により、上部水素バリア膜２９及び第２の層間絶縁膜１８の上に全面にわたって酸化シリコンを堆積した後、ＣＭＰ法により、堆積した酸化シリコンに対して上部水素バリア膜２９におけるキャパシタ列の上側部分の膜厚が約３００ｎｍとなるように平坦化して、酸化シリコンからなる第５の層間絶縁膜３０を形成する。
【０１４２】
なお、上部水素バリア膜２９に、膜厚が約５０ｎｍの酸化チタンアルミニウムを用いたが、これに限られず、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタルアルミニウム、珪化酸化チタン又は珪化酸化タンタルを用いても良い。なお、上部水素バリア膜２９は、膜厚を５ｎｍ〜２００ｎｍ程度とすれば水素に対するバリア性が十分に発揮される。
【０１４３】
また、第５の層間絶縁膜３０には、ＢＰＳＧ、ＨＤＰ−ＮＳＧ又はＯ3-ＮＳＧ等の酸化シリコンを用いると良い。また、第５の層間絶縁膜３０の平坦後の膜厚は、０ｎｍ〜５００ｎｍであれば良い。
【０１４４】
［配線形成］
次に、図９に示すように、第５の層間絶縁膜３０におけるセルブロックの外側に、ビット線１７を露出するコンタクトホールを選択的に形成する。続いて、ＣＶＤ法により、第５の層間絶縁膜３０の上に、膜厚が約１０ｎｍのチタン、膜厚が約２０ｎｍの窒化チタン及び膜厚が約３００ｎｍのタングステンを順次コンタクトホールに充填されるように堆積し、続いて、ＣＭＰ法により堆積膜における第５の層間絶縁膜３０の上に残る部分を除去することにより、該第５の層間絶縁膜３０にビット線１７と接続される第３コンタクトプラグ３１を形成する。続いて、スパッタ法により、第５の層間絶縁膜３０の上に第３コンタクトプラグ３１と接続されるように、膜厚が約１０ｎｍのチタン、膜厚が約５０ｎｍの窒化チタン、膜厚が約５００ｎｍのアルムミニウム及び膜厚が約５０ｎｍの窒化チタンを順次堆積し、その後、堆積した積層膜に対してドライエッチング法によりパターニングを行なって、積層膜から配線３２を形成する。
【０１４５】
次に、図示はしていないが、多層配線の形成、保護膜の形成、及びパッドの形成等の公知の製造プロセスにより、所望の半導体装置を得る。
【０１４６】
このように、第１の実施形態に係る半導体装置の製造方法によると、複数のキャパシタ２７及び導通用ダミーキャパシタ２７Ａを含むセルブロックの下側には、絶縁性下部水素バリア膜１９が設けられ、セルブロックの上側及び側方は、絶縁性下部水素バリア膜１９と接続部２９ａを持つ上部水素バリア膜２９により囲まれている。さらに、絶縁性下部水素バリア膜１９を貫通する第２コンタクトプラグ２０の上には、その周囲で絶縁性下部水素バリア膜１９と接触し且つ第２コンタクトプラグ２０の上面を覆うように導電性下部水素バリア膜２１が形成されているため、絶縁性下部水素バリア膜１９と導電性下部水素バリア膜２１との間から水素が浸入することがない。
【０１４７】
また、各セルプレート５０を構成するキャパシタ２７の上部電極２６は、前述したように、キャパシタ列の端部に設けられた導通用ダミーキャパシタ２７Ａにより、半導体基板１０の配線用拡散層１４Ｃと電気的に接続が可能である。このため、上部水素バリア膜２９に、上部電極２６に対して電位を供給する配線の開口部を設ける必要がなくなるので、上部水素バリア膜２９のバリア特性を確実に維持することができる。その上、半導体基板１０に設けた配線用拡散層１４Ｃは、ＭＯＳトランジスタのドレイン拡散層１４Ａ及びソース拡散層１４Ｂと同一のイオン注入工程で形成することができ、また、第２コンタクトプラグ２０及び導通用ダミーキャパシタ２７Ａは、キャパシタ列を形成する工程で同時に形成できるため、製造プロセスをわざわざ増やす必要がない。
【０１４８】
また、図３に示すように、第１の実施形態に係る半導体装置は、第１コンタクトプラグ１６を介してＭＯＳトランジスタのドレイン拡散層１４Ａと接続するビット線１７を、キャパシタ２７の下方であって、絶縁性下部水素バリア膜１９とＰ型半導体基板１０との間に配置する構成を採る。このため、キャパシタの上方に位置する配線と半導体基板の拡散層とを接続するビット線コンタクトをキャパシタ同士の間に設ける従来の構成と比較すると、本発明は、従来のビット線コンタクトのマージン（コンタクト形成領域）分だけ単位メモリセルの面積を縮小することができる。これにより、図３の上方から見たメモリセルの平面図である図１０に示すように、キャパシタ２７同士の間の下方に第１コンタクトプラグ１６を最小マージンで配置することができる。
【０１４９】
ここで、図１０について詳細に説明する。図１０は第１の実施形態に係る半導体装置のセルブロック６０の詳細な平面図である。セルブロック６０は、図１０に示すように、半導体基板上に行列状に配置された複数のキャパシタ２７から構成されている。前述したように、図中の上下方向に配置されたキャパシタ２７列は上部電極（図示せず）が互いに接続されて、セルプレート５０を構成している。
【０１５０】
ＭＯＳトランジスタの拡散層（図示せず）と接続されるビット線１７は、セルプレート５０と交差する方向（図中の左右方向）に並んだキャパシタ２７同士の間で各キャパシタ２７よりも下方に形成されている。キャパシタ２７の下側に位置する第２コンタクトプラグ２０同士の間には、第１コンタクトプラグ１６が１列おきに形成されており、該第１コンタクトプラグ１６はビット線１７と接続されている。なお、図１０に示す領域Ｘは、図４に示した単位メモリセルと対応している。
【０１５１】
ビット線１７は、セルブロック６０の外側において、第３コンタクトプラグ３１を介してキャパシタ２７の上方に形成された配線（図示せず）と接続されている。また、絶縁性下部水素バリア膜１９と上部水素バリア膜２９とはセルブロック６０の周縁部で接続されており、これにより、セルブロック６０に含まれる複数のキャパシタ２７は、絶縁性下部水素バリア膜１９と上部水素バリア膜２９とにより一括に覆われている。
【０１５２】
なお、図１０におけるセルプレート５０が延びる方向の断面図が図２であり、ビット線１７が延びる方向の断面図が図３である。
【０１５３】
以上説明したように、絶縁性下部水素バリア膜１９の下方にビット線１７を配置しているため、複数のキャパシタ２７を上部水素バリア膜２９と絶縁性下部水素バリア膜１９とによりまとめて覆うことができるので、従来例にみられるキャパシタ同士の間に設けられた上部水素バリア膜と絶縁性下部水素バリア膜との接合部分及びそのマージンを取り去ることができる。これにより、図１０に示すように、上部水素バリア膜２９と絶縁性下部水素バリア膜１９との接続部分は、複数のキャパシタ２７列の端部である接続部２９ａのみとなるので、図４に示す単位メモリセルの占有面積を従来よりも約半分にまで縮小することができる。すなわち、ビット線１７を絶縁性下部水素バリア膜１９の下方に設けることにより、ビット線１７が延びる方向へのメモリセルの高集積化を図ることができる。
【０１５４】
また、ビット線１７を半導体基板１０と絶縁性下部水素バリア膜１９との間に設けていることにより、ＭＯＳトランジスタのドレイン拡散層１４Ａとビット線１７との第１コンタクトプラグ１６を浅く形成できるため、該第１コンタクトプラグ１６を形成する際のコンタクトホールのエッチング量を低減することができる。
【０１５５】
さらに、図３に示すように、ビット線１７を絶縁性下部水素バリア膜１９の下方に設けると共に、図３及び図１０に示すように、キャパシタ２７を覆う絶縁性下部水素バリア膜１９と上部水素バリア膜２９を避けた位置（外側）において、キャパシタ２７の上方の配線（図示せず）とビット線１７とが第３コンタクトプラグ３１を介して接続する構成である。このため、ＭＯＳトランジスタの拡散層の直上に、キャパシタの上方の配線と拡散層とを接続するコンタクトプラグを形成する従来の構成と比べて、本発明では配線と接続する第３コンタクトプラグ３１をＭＯＳトランジスタのドレイン拡散層１４Ａの直上に形成する必要がない。すなわち、絶縁性下部水素バリア膜１９及び上部水素バリア膜２９を貫通することなく、ビット線１７と配線（図示せず）とを接続することができる。このため、各水素バリア膜が破られることがないため、容量絶縁膜２５への水素の侵入を各水素バリア膜によって防ぐことができる。
【０１５６】
また、従来の拡散層と配線とを接続するコンタクトプラグと比べて、半導体基板１０よりも上側で且つ絶縁性下部水素バリア膜１９よりも下側に形成されたビット線１７と配線とを電気的に接続する第３コンタクトプラグ３１の方が、コンタクトホールを浅くできる。このため、第３コンタクトプラグ３１の形成時の層間絶縁膜のエッチング量を減らすことができる。これにより、層間絶縁膜に対するエッチングの各キャパシタ２７への影響を抑えることができ、各キャパシタ２７の特性の劣化を防止することができる。
【０１５７】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【０１５８】
図１１は本発明の第２の実施形態に係る半導体装置の部分的な断面構成を示している。ここで、図１１において、図３に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１５９】
第２の実施形態に係る半導体装置は、ＭＯＳトランジスタのソース拡散領域１４Ｂ又は配線用拡散層１４Ｃと接続される第２コンタクトプラグ２０の上面を覆う導電性下部水素バリア膜２１を、ビット線１７を覆う第２の層間絶縁膜１８の上に直接に形成し、さらに、酸化チタンアルミニウムからなる絶縁性下部水素バリア膜３９を、導電性下部水素バリア膜２１及び酸素バリア膜２２の側端面を覆うように第２の層間絶縁膜１８上に形成する構成とする。
【０１６０】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。ここでは、第１の実施形態に係る製造方法との相違点のみを説明する。
【０１６１】
図１２（ａ）、図１２（ｂ）及び図１３は本発明の第２の実施形態に係る半導体装置の製造方法の一部の工程の断面構成を示している。
【０１６２】
［下部水素バリア膜形成］
図１２（ａ）に示すように、第１の実施形態と同様に、酸化シリコンからなる第１の層間絶縁膜１５の上に、膜厚が約１０ｎｍのチタン及び膜厚が約１００ｎｍのタングステンからなる積層構造を持つビット線１７を選択的に形成する。続いて、例えばＣＶＤ法により、第１の層間絶縁膜１５の上にビット線１７を含む全面にわたって酸化シリコンを堆積した後、ＣＭＰ法により、堆積した酸化シリコンに対してビット線１７の上側部分の膜厚が約１００ｎｍとなるように平坦化して、酸化シリコンからなる第２の層間絶縁膜１８を形成する。続いて、リソグラフィ法及びドライエッチング法により、ＭＯＳトランジスタのソース拡散層１４Ｂ及び配線用拡散層１４Ｃの上側部分に、各拡散層１４Ｂ、１４Ｃをそれぞれ露出するコンタクトホールを形成する。その後、ＣＶＤ法により、第２の層間絶縁膜１８の上に、膜厚が約１０ｎｍのチタン、膜厚が約２０ｎｍの窒化チタン及び膜厚が約３００ｎｍのタングステンを順次コンタクトホールに充填されるように堆積し、続いて、ＣＭＰ法により堆積膜における第２の層間絶縁膜１８の上に残る部分を除去することにより、ＭＯＳトランジスタのソース拡散層１４Ｂ及び配線用拡散層１４Ｃとそれぞれ接続する第２コンタクトプラグ２０を、第２の層間絶縁膜１８及び第１の層間絶縁膜１５を通して形成する。
【０１６３】
次に、図１２（ｂ）に示すように、例えばスパッタ法により、第２の層間絶縁膜１８の上に第２コンタクトプラグ２０の上面を含む全面にわたって、膜厚が約５０ｎｍの窒化チタンアルミニウム、膜厚が約５０ｎｍのイリジウム及び膜厚が約５０ｎｍの酸化イリジウムを順次堆積する。続いて、リソグラフィ法及びドライエッチング法により、これら積層膜に対して各第２コンタクトプラグ２０の上側の領域を含むように順次パターニングを行なって、窒化チタンアルミニウムからなる導電性下部水素バリア膜２１と、イリジウム及び酸化イリジウムからなる酸素バリア膜２２とを形成する。
【０１６４】
次に、図１３に示すように、例えばスパッタ法により、第２の層間絶縁膜１８の上に、導電性下部水素バリア膜２１及び酸素バリア膜２２を含む全面にわたって、膜厚が約５０ｎｍの酸化チタンアルミニウムからなる絶縁性下部水素バリア膜３９を堆積する。これにより、絶縁性下部水素バリア膜３９は、導電性下部水素バリア膜２１の側端面と接続する。その後、図示はしていないが、第３の層間絶縁膜２３にコンタクトホール２３ａを形成する際に、絶縁性下部水素バリア膜３９における各導電性下部水素バリア膜２１の上側部分をそれぞれ選択的に除去する。
【０１６５】
このように、第２の実施形態に係る半導体装置は、第１の実施形態と同様に、複数のキャパシタ２７を含むセルブロックの下側を覆う絶縁性下部水素バリア膜３９及び導電性下部水素バリア膜２１と、セルブロックの上側及び側方を覆う上部水素バリア膜２９とを有している。このため、単位セルごとに水素バリア膜を設ける場合と異なり、セル面積を大きくすることなく横方向（基板面に平行な方向）に対する水素バリア性を確保することができる。
【０１６６】
また、絶縁性下部水素バリア膜３９の周縁部の上に、側面と底面とのなす角度が鈍角で且つ断面Ｌ字型の上部水素バリア膜２９が直接に接続されて形成されているため、断面Ｌ字型の屈曲部において上部水素バリア膜２９に十分な被覆膜厚を得られるので、接続部における水素バリア性が十分に機能するようになる。
【０１６７】
その上、第２の実施形態においては、絶縁性下部水素バリア膜３９は導電性下部水素バリア膜２１の側端面と接触しているため、絶縁性下部水素バリア膜３９と導電性下部水素バリア膜２１との間から浸入する水素を防止することができる。
【０１６８】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【０１６９】
図１４は本発明の第３の実施形態に係る半導体装置の部分的な断面構成を示している。ここで、図１４において、図３に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１７０】
第３の実施形態に係る半導体装置は、ＭＯＳトランジスタのソース拡散領域１４Ｂ又は配線用拡散層１４Ｃと接続される第２コンタクトプラグ４０の側部及び下部に、膜厚が約５０ｎｍの窒化チタンアルミニウムからなる導電性下部水素バリア膜４０ａを設ける構成とする。ここで、第２コンタクトプラグ４０の内部にはタングステンからなるコンタクトプラグ本体４０ｂが形成されている。
【０１７１】
また、各第２コンタクトプラグ４０と各キャパシタ２７の下部電極２４との間には、下層から膜厚が約１０ｎｍのチタン、膜厚が約５０ｎｍのイリジウム及び膜厚が約５０ｎｍの酸化イリジウムからなる酸素バリア膜４２が、第２コンタクトプラグ４０を覆うように形成されている。
【０１７２】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。ここでも、第１の実施形態に係る製造方法との相違点のみを説明する。
【０１７３】
図１５（ａ）、図１５（ｂ）及び図１６は本発明の第３の実施形態に係る半導体装置の製造方法の一部の工程の断面構成を示している。
【０１７４】
［下部水素バリア膜形成］
図１５（ａ）に示すように、第１の実施形態と同様に、酸化シリコンからなる第１の層間絶縁膜１５の上に、膜厚が約１０ｎｍのチタン及び膜厚が約１００ｎｍのタングステンからなる積層構造を持つビット線１７を選択的に形成する。続いて、例えばＣＶＤ法により、第１の層間絶縁膜１５の上にビット線１７を含む全面にわたって酸化シリコンを堆積した後、ＣＭＰ法により、堆積した酸化シリコンに対してビット線１７の上側部分の膜厚が約１００ｎｍとなるように平坦化して、酸化シリコンからなる第２の層間絶縁膜１８を形成する。続いて、ＣＶＤ法により、第２の層間絶縁膜１８の上に、膜厚が例えば約１００ｎｍの窒化シリコンからなる絶縁性下部水素バリア膜１９を堆積し、その後、リソグラフィ法及びドライエッチング法により、ＭＯＳトランジスタのソース拡散層１４Ｂ及び配線用拡散層１４Ｃの上側部分に、各拡散層１４Ｂ、１４Ｃをそれぞれ露出するコンタクトホール１９ａを形成する。
【０１７５】
次に、図１５（ｂ）に示すように、例えばＣＶＤ法により、絶縁性下部水素バリア膜１９の上にコンタクトホール１９ａの底面及び壁面上に堆積するように、膜厚が約５０ｎｍの窒化チタンアルミニウムからなる導電性下部水素バリア膜４０ａを堆積し、続いて、膜厚が約３００ｎｍのタングステンをコンタクトホール１９ａに充填されるように堆積する。その後、ＣＭＰ法により堆積した積層膜における絶縁性下部水素バリア膜１９の上に残る部分を除去することにより、コンタクトホール１９ａにおける導電性下部水素バリア膜４０ａの内側に、タングステンからなるコンタクトプラグ本体４０ｂが形成される。これにより、ＭＯＳトランジスタのソース拡散層１４Ｂ及び配線用拡散層１４Ｃとそれぞれ接続する第２コンタクトプラグ４０が、絶縁性下部水素バリア膜１９、第２の層間絶縁膜１８及び第１の層間絶縁膜１５を通して形成される。
【０１７６】
次に、図１６に示すように、例えばスパッタ法により、絶縁性下部水素バリア膜１９の上に第２コンタクトプラグ４０の上面を含む全面にわたって、膜厚が約１０ｎｍのチタン、膜厚が約５０ｎｍのイリジウム及び膜厚が約５０ｎｍの酸化イリジウムを順次堆積する。続いて、リソグラフィ法及びドライエッチング法により、これら積層膜に対して各第２コンタクトプラグ４０の上側の領域を含むようにパターニングを行なって、下層からチタン、イリジウム及び酸化イリジウムからなる酸素バリア膜４２を形成する。
【０１７７】
このように、第３の実施形態に係る半導体装置は、第１の実施形態と同様に、複数のキャパシタ２７を含むセルブロックの下側を覆う絶縁性下部水素バリア膜１９及び導電性下部水素バリア膜４０ａと、セルブロックの上側及び側方を覆う上部水素バリア膜２９とを有している。このため、単位セルごとに水素バリア膜を設ける場合と異なり、セル面積を大きくすることなく横方向（基板面に平行な方向）に対する水素バリア性を確保することができる。
【０１７８】
また、絶縁性下部水素バリア膜１９における周縁部の上に、側面と底面とのなす角度が鈍角で且つ断面Ｌ字型の上部水素バリア膜２９が直接に接続されて形成されているため、断面Ｌ字型の屈曲部において上部水素バリア膜２９に十分な被覆膜厚を得られるので、接続部における水素バリア性が十分に機能するようになる。
【０１７９】
その上、第３の実施形態においては、導電性下部水素バリア膜４０ａをコンタクトホール１９ａの底面及び壁面上に設けており、絶縁性下部水素バリア膜１９のコンタクトホール１９ａ側の端面と接触しているため、絶縁性下部水素バリア膜１９と導電性下部水素バリア膜４０ａとの間から水素が浸入することがない。
【０１８０】
（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。
【０１８１】
図１７本発明の第４の実施形態に係る半導体装置の部分的な断面構成を示している。ここで、図１７において、図３に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１８２】
第４の実施形態に係る半導体装置は、上部水素バリア膜２９における絶縁性下部水素バリア膜１９との接続部２９ａを、第３の層間絶縁膜２３及び第４の層間絶縁膜２８に設けた溝部２８ａの底面上に設ける構成とする。
【０１８３】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。ここでも、第１の実施形態に係る製造方法との相違点のみを説明する。
【０１８４】
図１８〜図２０は本発明の第４の実施形態に係る半導体装置の製造方法の一部の工程の断面構成を示している。
【０１８５】
［上部水素バリア膜形成］
図１８に示すように、ＣＶＤ法により、第３の層間絶縁膜２３の上に、キャパシタ２７の上部電極２６を含む全面にわたって酸化シリコンを堆積した後、ＣＭＰ法により、堆積した酸化シリコンに対して第３の層間絶縁膜２３の平坦部上に位置する上部電極２６の上側部分の膜厚が約３００ｎｍとなるように平坦化して、酸化シリコンからなる第４の層間絶縁膜２８を形成する。続いて、リソグラフィ法及びドライエッチング法により、第４の層間絶縁膜２８及び第３の層間絶縁膜２３に、セルブロックを囲むと共に絶縁性下部水素バリア膜１９を露出する溝部２８ａを形成する。ここで、該溝部２８ａの壁面上及び底面上には、次工程で上部水素バリア膜２９を形成するため、その壁面上及び底部の隅部における上部水素バリア膜２９のカバレッジが向上するように、溝部２８ａの断面形状を上方が広がるテーパー形状とすることが好ましい。このテーパー形状を実現するには、例えばフルオロカーボンを主成分とするエッチングガスを用いると良い。
【０１８６】
次に、図１９に示すように、例えばスパッタ法により、第４の層間絶縁膜２８の上面に溝部２８ａの底面及び壁面上を含む全面にわたって、膜厚が約５０ｎｍの酸化チタンアルミニウムからなる上部水素バリア膜２９を堆積する。これにより、上部水素バリア膜２９におけるセルブロックの外側の領域には、溝部２８ａから露出した絶縁性下部水素バリア膜１９と接続する接続部２９ａが形成される。
【０１８７】
次に、図２０に示すように、上部水素バリア膜２９における溝部２８ａの外側部分を選択的に除去する。その後、ＣＶＤ法により、溝部２８ａを含む上部水素バリア膜２９の上に全面にわたって酸化シリコンを堆積した後、ＣＭＰ法により、堆積した酸化シリコンに対して上部水素バリア膜２９におけるキャパシタ列の上側部分の膜厚が約３００ｎｍとなるように平坦化して、酸化シリコンからなる第５の層間絶縁膜３０を形成する。
【０１８８】
なお、第４の実施形態においては、第３の層間絶縁膜２３を堆積するよりも前に、絶縁性下部水素バリア膜１９における溝部２８ａの形成領域よりも外側を除去するとよい。
【０１８９】
このように、第４の実施形態に係る半導体装置は、第１の実施形態と同様に、複数のキャパシタ２７を含むセルブロックの下側を覆う絶縁性下部水素バリア膜１９及び導電性下部水素バリア膜２１と、セルブロックの上側及び側方を覆う上部水素バリア膜２９とを有している。このため、単位セルごとに水素バリア膜を設ける場合と異なり、セル面積を大きくすることなく横方向（基板面に平行な方向）に対する水素バリア性を確保することができる。
【０１９０】
その上、上部水素バリア膜２９を絶縁性下部水素バリア膜１９と接続するための接続部２９ａを形成する際に、第４の層間絶縁膜２８及び第３の層間絶縁膜２３に対して溝部２８ａを設ける構成としている。その結果、半導体基板１０の上には、第４の層間絶縁膜２８及び第３の層間絶縁膜２３の大部分が除去されずに残るため、上部水素バリア膜２９をパターニングする際に、セルブロックの上に形成するレジストパターンの膜厚が小さくなることがない。その上、上部水素バリア膜２９を覆う第５の層間絶縁膜３０の平坦度も向上する。
【０１９１】
また、上部水素バリア膜２９は、第４の層間絶縁膜２８及び第３の層間絶縁膜２３に設けた溝部２８ａの底面上及び両壁面上に設けられるため、キャパシタ列の側方では、上部水素バリア膜２９が二重に形成されるので、キャパシタ列の側方から侵入する水素に対するバリア性が向上する。
【０１９２】
なお、第４の実施形態においても、第２の実施形態のように絶縁性下部水素バリア膜を、導電性下部水素バリア膜の端面と接続する構成としても良く、また、第３の実施形態のように第２コンタクトプラグの底面及び側面に形成する構成としても良い。
【０１９３】
（第５の実施形態）
以下、本発明の第５の実施形態について図面を参照しながら説明する。
【０１９４】
図２１は本発明の第５の実施形態に係る半導体装置の部分的な断面構成を示している。ここで、図２１において、図３に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１９５】
第５の実施形態に係る半導体装置は、上部水素バリア膜２９を、セルブロックの下側に設けられた絶縁性下部水素バリア膜１９と直接に接続する代わりに、第３の層間絶縁膜２３におけるセルブロックの外側の領域に絶縁性下部水素バリア膜１９を露出する溝部２３ｂを形成し、形成された溝部２３ｂの底面及び壁面上に、膜厚が約５０ｎｍの酸化チタンアルミニウムからなる側壁水素バリア膜４９を形成する構成とする。これにより、側壁水素バリア膜４９には、溝部２３ｂの底部に第１の接続部４９ａが形成される。
【０１９６】
さらに、上部水素バリア膜２９と側壁水素バリア膜４９の外側部分とに第２の接続部２９ａが設けられている。これにより、セルブロックは、絶縁性下部水素バリア膜１９、導電性下部水素バリア膜２１、側壁水素バリア膜４９及び上部水素バリア膜２９により覆われる。
【０１９７】
図２２〜図２４は本発明の第５の実施形態に係る半導体装置の製造方法の一部の工程の断面構成を示している。
【０１９８】
［上部水素バリア膜形成］
図２２に示すように、リソグラフィ法及びドライエッチング法により、第３の層間絶縁膜２３に対してセルブロックを囲み且つ絶縁性下部水素バリア膜１９を露出する溝部２３ｂを形成する。ここで、溝部２３ｂの壁面上及び底面上には、次工程で側壁水素バリア膜４９を形成するため、その壁面上及び底部の隅部における側壁水素バリア膜４９のカバレッジが向上するように、溝部２３ｂの断面形状を上方が広がるテーパー形状とすることが好ましい。このテーパー形状を実現するには、例えばフルオロカーボンを主成分とするエッチングガスを用いると良い。
【０１９９】
次に、図２３に示すように、例えばスパッタ法により、第３の層間絶縁膜２３における溝部２３ｂの底面及び壁面上に、膜厚が約５０ｎｍの酸化チタンアルミニウムからなる側壁水素バリア膜４９を堆積する。これにより、堆積した側壁水素バリア膜４９は溝部２３ｂの底部で絶縁性下部水素バリア膜１９と接続される第１の接続部４９ａが形成される。続いて、側壁水素バリア膜４９に対して溝部２３ｂを含む領域でパターニングする。
【０２００】
次に、図２４に示すように、ＣＶＤ法により、第３の層間絶縁膜２３の上に、キャパシタ２７の上部電極２６及び側壁水素バリア膜４９を含む全面にわたって酸化シリコンを堆積した後、ＣＭＰ法により、堆積した酸化シリコンに対して、第３の層間絶縁膜２３の上に位置する上部電極２６の上側部分の膜厚が約３００ｎｍとなるように平坦化して、酸化シリコンからなる第４の層間絶縁膜２８を形成する。続いて、リソグラフィ法及びドライエッチング法により、第４の層間絶縁膜２８におけるセルブロックを覆う領域をマスクして、その外側部分を上方に広がるテーパー状に除去することにより、側壁水素バリア膜４９の外側の上端部を露出する。
【０２０１】
続いて、スパッタ法により、第４の層間絶縁膜２８の上面、第３の層間絶縁膜２３の上面並びに側壁水素バリア膜４９の露出面上に、膜厚が約５０ｎｍの酸化チタンアルミニウムからなる上部水素バリア膜２９を堆積する。これにより、上部水素バリア膜２９は側壁水素バリア膜４９の露出面と第２の接続部２９ａにより接続される。その後、上部水素バリア膜２９における第２の接続部２９ａの幅を約５００ｎｍだけ残すように、上部水素バリア膜２９及び側壁水素バリア膜４９におけるセルブロックの外側部分をドライエッチングにより除去する。続いて、ＣＶＤ法により、上部水素バリア膜２９及び第３の層間絶縁膜２３の上に全面にわたって酸化シリコンを堆積した後、ＣＭＰ法により、堆積した酸化シリコンに対して上部水素バリア膜２９におけるキャパシタ列の上側部分の膜厚が約３００ｎｍとなるように平坦化して、酸化シリコンからなる第５の層間絶縁膜３０を形成する。
【０２０２】
なお、第５の実施形態においては、第３の層間絶縁膜２３を堆積するよりも前に、絶縁性下部水素バリア膜１９における溝部２３ｂの形成領域よりも外側を除去するとよい。
【０２０３】
このように、第５の実施形態に係る半導体装置は、複数のキャパシタ２７を含むセルブロックの下側を覆う絶縁性下部水素バリア膜１９及び導電性下部水素バリア膜２１と、セルブロックの側方を覆う側壁水素バリア膜４９と、セルブロックの上方を覆う上部水素バリア膜２９とを有している。このため、単位セルごとに水素バリア膜を設ける場合と異なり、セル面積を大きくすることなく横方向（基板面に平行な方向）に対する水素バリア性を確保することができる。
【０２０４】
その上、側壁水素バリア膜４９は上方に広がるテーパー状の溝部２３ｂの底面及び壁面上に形成されると共に、上部水素バリア膜２９は側面と底面とのなす角度が鈍角の断面Ｌ字型に形成されているため、側壁水素バリア膜４９及び上部水素バリア膜２９には、断面凹型又は断面Ｌ字型の屈曲部において十分な被覆膜厚を得ることができる。従って、キャパシタ列の側方部分における水素バリア性が十分に向上する結果、キャパシタ２７を構成する強誘電体からなる容量絶縁膜２５の水素による劣化を確実に防止することができる。
【０２０５】
また、第５の実施形態においては、側壁水素バリア膜４９は、上部水素バリア膜２９と独立しており共用しない構成であるため、各キャパシタ２７の段差が比較的に大きい場合であっても、上部水素バリア膜２９のカバレッジが良好となる。
【０２０６】
なお、第５の実施形態においても、第２の実施形態のように絶縁性下部水素バリア膜を、導電性下部水素バリア膜の端面と接続する構成としても良く、また、第３の実施形態のように第２コンタクトプラグの底面及び側面に形成する構成としても良い。
【０２０７】
また、第１〜第５の各実施形態においては、絶縁性を有する水素バリア層に酸化チタンアルミニウム（ＴｉＡｌＯ）を用いたが、これに代えて、酸化アルミニウム（Ａｌ2Ｏ3）又は酸化タンタルアルミニウム（ＴａＡｌＯ）を用いても良い。また、これらのうちの少なくとも２つを含む積層膜としても良い。
【０２０８】
また、各実施形態においては、導電性を有するバリア層に窒化チタンアルミニウム（ＴｉＡｌＮ）を用いたが、これに代えて、チタンアルミニウム（ＴｉＡｌ）、窒化珪化チタン（ＴｉＳｉＮ）、窒化タンタル（ＴａＮ）、窒化珪化タンタル（ＴａＳｉＮ）、窒化タンタルアルミニウム（ＴａＡｌＮ）及びタンタルアルミニウム（ＴａＡｌ）のうちのいずれか１つ、又はこれらのうちの少なくとも２つを含む積層膜としても良い。
【０２０９】
（第６の実施形態）
以下、本発明の第６の実施形態について図面を参照しながら説明する。
【０２１０】
図２５は本発明の第６の実施形態に係る半導体装置の部分的な断面構成を示している。ここで、図２５において、図３に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０２１１】
第６の実施形態は、第３コンタクトプラグ３１を下部コンタクトプラグ３１ａとその上の上部コンタクトプラグ３１ｂとに分割して形成する構成とする。
【０２１２】
具体的には、図２５に示すように、第５の層間絶縁膜３０におけるセルブロックの外側の領域であって、第３コンタクトプラグ３１の形成領域及びその近傍の領域を、ドライエッチングにより第３の層間絶縁膜２３の上面の高さと同等程度に掘り下げて凹部を形成する。
【０２１３】
続いて、第５の層間絶縁膜３０に形成した凹部の底面にビット線１７を露出するコンタクトホールを形成し、形成したコンタクトホールに、第１の実施形態と同様の方法により、下部コンタクトプラグ３１ａを形成する。但し、下部コンタクトプラグ３１ａは第５の層間絶縁膜３０に形成された凹部の底部に形成されているため、コンタクトホールの周辺に堆積したプラグ形成材料を、例えば六フッ化硫黄（ＳＦ6 ）を主成分とするドライエッチングにより除去する。
【０２１４】
続いて、ＣＶＤ法により、第５の層間絶縁膜３０の上に酸化シリコンからなる第６の層間絶縁膜５１を凹部が充填されるように堆積し、その後、ＣＭＰ法により、第５の層間絶縁膜３０と第６の層間絶縁膜５１との上面を平坦化する。その後、第５の層間絶縁膜３０の凹部に充填された第６の層間絶縁膜５１に、下部コンタクトプラグ３１ａを露出するコンタクトホールを形成し、形成したコンタクトホールに、第１の実施形態と同様の方法により、上部コンタクトプラグ３１ｂを形成して、下部コンタクトプラグ３１ａ及び上部コンタクトプラグ３１ｂからなる第３コンタクトプラグ３１を形成する。
【０２１５】
このように、第６の実施形態によると、第５の層間絶縁膜３０に凹部を設けて膜厚を減らし、その後、第５の層間絶縁膜３０の凹部の下側に下部コンタクトプラグ３１ａを形成する。続いて、凹部を第６の層間絶縁膜５１により充填して、該第６の層間絶縁膜５１に下部コンタクトプラグ３１ａと接続される上部コンタクトプラグ３１ｂを形成する。従って、下部コンタクトプラグ形成用のコンタクトホール及び上部コンタクトプラグ形成用のコンタクトホールのアスペクト比の値は、第３コンタクトプラグ３１を一度に形成する場合と比べていずれも小さくなるので、第３コンタクトプラグ３１を確実に形成することができる。
【０２１６】
なお、上下に分割した第３コンタクトプラグは、第１〜３の実施形態に係る半導体装置にも適用することができる。
【０２１７】
（第７の実施形態）
以下、本発明の第７の実施形態について図面を参照しながら説明する。
【０２１８】
図２６は本発明の第７の実施形態に係る半導体装置の部分的な断面構成を示している。ここで、図２６において、図１７に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０２１９】
第７の実施形態は、第３の層間絶縁膜２３及び第４の層間絶縁膜２８に設ける溝部２８ａに、上部水素バリア膜２９を充填する構成とする。ここで、溝部２８ａの開口幅は約２００ｎｍ〜２５０ｎｍとしている。従って、上部水素バリア膜２９は、例えばＣＶＤ法により厚さが１５０ｎｍの酸化アルミニウムを成膜した後、ＣＭＰ法により、第４の層間絶縁膜２８における平坦部上での膜厚が５０ｎｍ程度になるまで研磨する。
【０２２０】
第７の実施形態によると、第３の層間絶縁膜２３及び第４の層間絶縁膜２８に設ける溝部２８ａに上部水素バリア膜２９を充填するため、後工程で上部水素バリア膜２９の上に第５の層間絶縁膜３０を堆積する際の絶縁膜の堆積量を減らすことができる。その結果、第５の層間絶縁膜３０の膜厚を抑えることができるので、半導体装置の微細化を実現できる。
【０２２１】
（第８の実施形態）
以下、本発明の第８の実施形態について図面を参照しながら説明する。
【０２２２】
図２７は本発明の第８の実施形態に係る半導体装置の部分的な断面構成を示している。ここで、図２７において、図１７に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０２２３】
第８の実施形態は、第３の層間絶縁膜２３及び第４の層間絶縁膜２８に設ける溝部を第１の溝部２８ａとその外側に並設された第２の溝部２８ｂとの二重構造とする。これにより、セルブロックの横方向（基板面に平行な方向）に対する水素バリア性をさらに向上することができる。
【０２２４】
なお、複数の溝部２８ａ、２８ｂは２重構造に限られず、３重以上であってもよい。但し、溝部の数を増やすと、それに比例して絶縁性下部水素バリア膜１９と上部水素バリア膜２９との接続部２９ａの面積が増大することになるため２重程度が好ましい。
【０２２５】
（第９の実施形態）
以下、本発明の第９の実施形態について図面を参照しながら説明する。
【０２２６】
図２８は本発明の第９の実施形態に係る半導体装置の要部の平面構成を示している。
【０２２７】
図２８に示すように、第９の実施形態は、上部水素バリア膜２９の周縁部と隣接するキャパシタを通常の動作を行なわない非作動ダミーキャパシタ２７Ｂとする。ここで、各キャパシタ列の一部に設けられた導通用ダミーキャパシタ２７Ａは、前述したように、上部電極と下部電極とが短絡する構成であるため、元からキャパシタとしては動作していない。
【０２２８】
このように、第９の実施形態によると、上部水素バリア膜２９が各キャパシタに対して水素の拡散を防止できない事態がたとえ生じたとしても、セルブロック６０の周縁部に位置する各キャパシタをすべて動作させないため、半導体装置はそのまま所定の動作を行なうことができる。
【０２２９】
なお、非作動ダミーキャパシタ２７Ｂは、他の実施形態に係る半導体装置にも適用可能であることはいうまでもない。
【０２３０】
（第１０の実施形態）
以下、本発明の第１０の実施形態について図面を参照しながら説明する。
【０２３１】
図２９は本発明の第１０の実施形態に係る半導体装置の部分的な断面構成を示している。ここで、図２９において、図１７に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０２３２】
図２９に示すように、第１０の実施形態に係る半導体装置は、ビット線１７と絶縁性下部水素バリア膜１９との間に設ける第２の層間絶縁膜１８を、ビット線１７が露出するまで例えばＣＭＰ法により研磨し、露出したビット線１７と該ビット線１７同士の間隙に埋め込まれた第２の層間絶縁膜１８の上に直接に絶縁性下部水素バリア膜１９を設ける構成とする。
【０２３３】
これにより、第３の層間絶縁膜２３、第４の層間絶縁膜２８及び第５の層間絶縁膜３０を貫通してビット線１７と接続される第３コンタクトプラグ３１を形成するためのコンタクトホールのアスペクト比の値が減少するため、第３コンタクトプラグ３１を確実に形成できるようになる。その上、半導体装置の高さが抑制されるので、該半導体装置の微細化が容易となる。
【０２３４】
なお、ビット線１７と絶縁性下部水素バリア膜１９とを接触させる構成は、他の実施形態に係る半導体装置にも適用することができる。
【０２３５】
（第１１の実施形態）
以下、本発明の第１１の実施形態について図面を参照しながら説明する。
【０２３６】
図３０は本発明の第１１の実施形態に係る半導体装置の部分的な断面構成を示している。ここで、図３０において、図１７に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０２３７】
図３０に示すように、第１１の実施形態に係る半導体装置は、各キャパシタ２７と上部水素バリア膜２９との間に設ける第４の層間絶縁膜２８を、各キャパシタ２７が露出するまで例えばＣＭＰ法により研磨し、露出した各キャパシタ２７と該キャパシタ２７同士の間隙に埋め込まれた第４の層間絶縁膜２８の上に直接に上部水素バリア膜２９を設ける構成とする。
【０２３８】
これにより、第２の層間絶縁膜１８、第３の層間絶縁膜２３、第４の層間絶縁膜２８及び第５の層間絶縁膜３０を貫通してビット線１７と接続される第３コンタクトプラグ３１を形成するためのコンタクトホールのアスペクト比の値が減少するため、第３コンタクトプラグ３１を確実に形成できるようになる。その上、半導体装置の高さが抑制されるので、該半導体装置の微細化も容易となる。
【０２３９】
なお、キャパシタ２７と上部水素バリア膜２９とを接触させる構成は、他の実施形態に係る半導体装置にも適用することができる。
【０２４０】
（第１２の実施形態）
以下、本発明の第１２の実施形態について図面を参照しながら説明する。
【０２４１】
図３１は本発明の第１２の実施形態に係る半導体装置の部分的な断面構成を示している。ここで、図３１において、図１７に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０２４２】
図３１に示すように、第１２の実施形態に係る半導体装置は、上部水素バリア膜２９と配線３２との間に設ける第５の層間絶縁膜３０を、上部水素バリア膜２９が露出するまで例えばＣＭＰ法により研磨し、露出した上部水素バリア膜２９の上と、上部水素バリア膜２９同士の間隙及び溝部２８ａに埋め込まれた第５の層間絶縁膜３０の上とに直接に配線３２を設ける構成とする。
【０２４３】
これにより、第２の層間絶縁膜１８、第３の層間絶縁膜２３、第４の層間絶縁膜２８及び第５の層間絶縁膜３０を貫通してビット線１７と接続される第３コンタクトプラグ３１を形成するためのコンタクトホールのアスペクト比の値が減少するため、第３コンタクトプラグ３１を確実に形成できるようになる。その上、半導体装置の高さが抑制されるので、該半導体装置の微細化が容易となる。
【０２４４】
なお、上部水素バリア膜２９と配線３２とを接触させる構成は、他の実施形態に係る半導体装置にも適用することができる。
【産業上の利用可能性】
【０２４５】
本発明に係る半導体装置は、キャパシタを構成する容量絶縁膜の水素による劣化を確実に防止できるという効果を有し、強誘電体又は高誘電体を容量絶縁膜に用いた半導体装置等に有用である。
【図面の簡単な説明】
【０２４６】
【図１】本発明の第１の実施形態に係る半導体装置のセルブロックを示す平面図である。
【図２】図１のII−II線における構成断面図である。
【図３】図１のIII−III線における構成断面図である。
【図４】本発明の第１の実施形態に係る半導体装置における第１コンタクトプラグ、ビット線及び第２コンタクトプラグのレイアウトを示す平面図である。
【図５】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図６】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図８】本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図９】本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図１０】本発明の第１の実施形態に係る半導体装置のセルブロックを示す詳細な平面図である。
【図１１】本発明の第２の実施形態に係る半導体装置を示す部分的な構成断面図である。
【図１２】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す一部の工程の構成断面図である。
【図１３】本発明の第２の実施形態に係る半導体装置の製造方法を示す一工程の構成断面図である。
【図１４】本発明の第３の実施形態に係る半導体装置を示す部分的な構成断面図である。
【図１５】（ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す一部の工程の構成断面図である。
【図１６】本発明の第３の実施形態に係る半導体装置の製造方法を示す一工程の構成断面図である。
【図１７】本発明の第４の実施形態に係る半導体装置を示す部分的な構成断面図である。
【図１８】本発明の第４の実施形態に係る半導体装置の製造方法を示す一工程の構成断面図である。
【図１９】本発明の第４の実施形態に係る半導体装置の製造方法を示す一工程の構成断面図である。
【図２０】本発明の第４の実施形態に係る半導体装置の製造方法を示す一工程の構成断面図である。
【図２１】本発明の第５の実施形態に係る半導体装置を示す部分的な構成断面図である。
【図２２】本発明の第５の実施形態に係る半導体装置の製造方法を示す一工程の構成断面図である。
【図２３】本発明の第５の実施形態に係る半導体装置の製造方法を示す一工程の構成断面図である。
【図２４】本発明の第５の実施形態に係る半導体装置の製造方法を示す一工程の構成断面図である。
【図２５】本発明の第６の実施形態に係る半導体装置を示す部分的な構成断面図である。
【図２６】本発明の第７の実施形態に係る半導体装置を示す部分的な構成断面図である。
【図２７】本発明の第８の実施形態に係る半導体装置を示す部分的な構成断面図である。
【図２８】本発明の第９の実施形態に係る半導体装置のセルブロックを示す平面図である。
【図２９】本発明の第１０の実施形態に係る半導体装置を示す部分的な構成断面図である。
【図３０】本発明の第１１の実施形態に係る半導体装置を示す部分的な構成断面図である。
【図３１】本発明の第１２の実施形態に係る半導体装置を示す部分的な構成断面図である。
【図３２】第１の従来例に係る強誘電体を用いた容量絶縁膜を有する半導体装置を示す構成断面図である。
【図３３】第２の従来例に係る強誘電体又は高誘電体を用いた容量絶縁膜を有する半導体装置を示す構成断面図である。
【符号の説明】
【０２４７】
１０      Ｐ型半導体基板
１１      素子分離領域
１２      ゲート絶縁膜
１３      ゲート電極
１４Ａ    ドレイン拡散層
１４Ｂ    ソース拡散層
１４Ｃ    配線用拡散層
１５      第１の層間絶縁膜
１６      第１コンタクトプラグ
１７      ビット線
１８      第２の層間絶縁膜
１９      絶縁性下部水素バリア膜
１９ａ    コンタクトホール
２０      第２コンタクトプラグ
２１      導電性下部水素バリア膜
２２      酸素バリア膜
２３      第３の層間絶縁膜
２３ａ    コンタクトホール
２３ｂ    溝部
２４      下部電極
２５      容量絶縁膜
２５ａ    開口部
２６      上部電極
２７      キャパシタ
２７Ａ    導通用ダミーキャパシタ
２７Ｂ    非作動ダミーキャパシタ
２８      第４の層間絶縁膜
２８ａ    溝部（第１の溝部）
２８ｂ    第２の溝部
２９      上部水素バリア膜
２９ａ    （第２の）接続部
３０      第５の層間絶縁膜
３１      第３コンタクトプラグ
３１ａ    下部コンタクトプラグ
３１ｂ    上部コンタクトプラグ
３２      配線
３９      絶縁性下部水素バリア膜
４０      第２コンタクトプラグ
４０ａ    導電性下部水素バリア膜
４０ｂ    コンタクトプラグ本体
４２      酸素バリア膜
４９      側壁水素バリア膜
４９ａ    第１の接続部
５０      セルプレート
５１      第６の層間絶縁膜
６０      セルブロック
【要約】
【課題】  強誘電体又は高誘電体を用いた容量絶縁膜を有する半導体装置において、容量絶縁膜の水素による劣化を防止しながら、単位セルの面積を小さくすることができるようにする。
【解決手段】  半導体基板１０に形成されたセル選択用のトランジスタと、各トランジスタのソース拡散層１４Ｂと接続され、それぞれが強誘電体からなる容量絶縁膜２５を有する複数のキャパシタ２７を含むキャパシタ列と、該キャパシタ列よりも下方に形成されたビット線１７とを備えている。キャパシタ列は上下を含めその周囲を水素バリア膜により覆われており、該水素バリア膜は、トランジスタとキャパシタ２７の間に形成された導電性下部水素バリア膜２１と、ビット線１７及びキャパシタ列の間に形成された絶縁性下部水素バリア膜１９と、キャパシタ列の上側に形成された上部水素バリア膜２９とから構成されている。
【選択図】      図３
【図１】
0003621087.tif 000002
【図２】
0003621087.tif 000003
【図３】
0003621087.tif 000004
【図４】
0003621087.tif 000005
【図５】
0003621087.tif 000006
【図６】
0003621087.tif 000007
【図７】
0003621087.tif 000008
【図８】
0003621087.tif 000009
【図９】
0003621087.tif 000010
【図１０】
0003621087.tif 000011
【図１１】
0003621087.tif 000012
【図１２】
0003621087.tif 000013
【図１３】
0003621087.tif 000014
【図１４】
0003621087.tif 000015
【図１５】
0003621087.tif 000016
【図１６】
0003621087.tif 000017
【図１７】
0003621087.tif 000018
【図１８】
0003621087.tif 000019
【図１９】
0003621087.tif 000020
【図２０】
0003621087.tif 000021
【図２１】
0003621087.tif 000022
【図２２】
0003621087.tif 000023
【図２３】
0003621087.tif 000024
【図２４】
0003621087.tif 000025
【図２５】
0003621087.tif 000026
【図２６】
0003621087.tif 000027
【図２７】
0003621087.tif 000028
【図２８】
0003621087.tif 000029
【図２９】
0003621087.tif 000030
【図３０】
0003621087.tif 000031
【図３１】
0003621087.tif 000032
【図３２】
0003621087.tif 000033
【図３３】
0003621087.tif 000034