(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に、第１の絶縁膜，第２導電型の不純物を導入した第１の半導体膜，第２の絶縁膜を順次形成する工程と、
前記第２の絶縁膜，前記第１の半導体膜および前記第１の絶縁膜を選択的にエッチングして第１の開口をあけて前記半導体基板を露出させる工程と、
前記第１の開口をあけた後で全面に第２の半導体膜を形成する工程と、
前記第２の半導体膜の表面を酸化して第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上に第４の絶縁膜を形成する工程と、
前記第３の絶縁膜および第４の絶縁膜を選択的にエッチングして前記第１の開口の側壁に前記第３の絶縁膜および第４の絶縁膜を残存させる工程と、
前記第４の絶縁膜をマスクに前記第２の半導体膜を選択的に熱酸化することにより、前記第１の開口の側壁に前記第２の半導体膜を非酸化の状態で残存させるとともに、前記非酸化の状態で残存した部分以外の前記第２の半導体膜を第５の絶縁膜に変化させる工程と、
前記第１の半導体膜中の第２導電型の不純物を前記残存した第２の半導体膜を通して前記半導体基板中に熱拡散させ第２導電型の外部ベース領域を形成する工程と、
前記第５の絶縁膜を異方性のＲＦドライエッチングすることにより前記第１の開口内で前記第４の絶縁膜の形成領域の内側にエミッタ形成領域の第２の開口をあけて前記半導体基板を露出させる工程と、
前記第２の開口に露出した前記半導体基板の表面にシリコン酸化膜を形成し、該シリコン酸化膜を通して該半導体基板中に第２導電型の不純物をイオン注入して前記外部ベース領域と接する第２導電型の活性ベース領域を形成する工程と、
前記シリコン酸化膜を除去した後に第３の半導体膜を形成し、該第３の半導体膜に第１導電型の不純物をイオン注入した後に前記半導体基板中に拡散させて前記活性ベース領域の表面に第１導電型のエミッタ領域を形成する工程と、
前記第２の開口上に設けられ前記エミッタ領域と接する前記第１導電型の第３の半導体膜からなるエミッタ電極を形成する工程とを含むバイポーラトランジスタの製造方法。
【請求項２】
前記第３の絶縁膜はシリコン酸化膜であり、
前記第４の絶縁膜はシリコン窒化膜であり、
前記第２の開口を形成する工程において、前記第５の絶縁膜を異方性のＲＦドライエッチングすることにより前記第２の半導体膜の両端部に該第５の絶縁膜を残存させることを特徴とする請求項１記載のバイポーラトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バイポーラトランジスタの製造方法に関するものである。
【０００２】
【従来の技術】
従来、超高速ＬＳＩや超高周波ＩＣ用デバイスとして、ポリシリコン（またはアモルファスシリコン）を用いた自己整合型バイポーラトランジスタが用いられている。
図３は従来の自己整合法によるＮＰＮ型バイポーラトランジスタの製造方法を示す工程順断面図で、エミッタ・ベース部を拡大した図である。この図３を用いて従来の製造方法を説明する。
【０００３】
まず、図３（ａ）に示すように、コレクタ領域となるＮ型シリコン基板４１上に素子分離ＬＯＣＯＳ膜４２、ＳｉＯ２  膜４３、ベース引き出し電極となるＰ型ポリシリコン膜４４、ＳｉＯ２  膜４５を形成した後、フォトレジストをマスクにこれらの膜をエッチングし、ベース領域を開口する。
次に、図３（ｂ）に示すように、Ｐ型ポリシリコン膜４４とともにベース引き出し電極となるアモルファスシリコン膜４６を形成する。
【０００４】
次に、図３（ｃ）に示すように、アモルファスシリコン膜４６をエッチバックしてＳｉＯ２  膜４３、ポリシリコン膜４４、ＳｉＯ２  膜４５の側壁にアモルファスシリコン膜４６を残存させてベース引き出し電極コンタクト部４６ａを形成する。
次に、図３（ｄ）に示すように、ＣＶＤ法を用いて全面にＳｉＯ２  膜を形成し、これをエッチバックして、アモルファスシリコン膜のベース引き出し電極コンタクト部４６ａを覆うＳｉＯ２  膜サイドウォール４７を形成する。同時にエミッタ領域の開口を形成する。その後、熱処理によってポリシリコン膜４４中のＰ型不純物をアモルファスシリコン膜のベース引き出し電極コンタクト部４６ａを通してシリコン基板４１中に拡散させて外部ベース領域４８を形成する。
【０００５】
次に、図３（ｅ）に示すように、エミッタ開口を通してシリコン基板４１内にボロンをイオン注入する。次に、エミッタ開口上にポリシリコン電極４９を形成し、砒素をイオン注入する。その後、熱処理によって、シリコン基板４１内に注入したボロンを活性化、拡散させて活性ベース領域５０を、またポリシリコン電極４９中に注入した砒素を活性化するとともに活性ベース領域５０内に拡散させてエミッタ領域５１を形成する。
【０００６】
【発明が解決しようとする課題】
上記従来の技術では、図３（ｃ）で示したエミッタ・ベース領域を開口するアモルファスシリコン膜４６のエッチングにおいて、エッチング終点の制御が極めて困難となる。
このエッチング工程の問題点について詳細に説明する。
【０００７】
アモルファスシリコン膜のベース引き出し電極コンタクト部４６ａの高さは、開口トップ部（ＳｉＯ２  膜４５の上面）より少し低くする必要がある。すなわち、開口トップ部とベース引き出し電極コンタクト部４６ａのトップとの間に生じる段差ｔ２は、図３（ｄ）に示すＳｉＯ２  膜サイドウォール４７形成のドライエッチングでベース引き出し電極コンタクト部４６ａのトップ部にＳｉＯ２  膜が残るように、少なくともＳｉＯ２  膜の膜厚程度を確保しなければならない。
【０００８】
一方、アモルファスシリコン膜のベース引き出し電極コンタクト部４６ａを形成するためのドライエッチングでは、アモルファスシリコンとシリコンのエッチング速度に差がないため、上記のようにベース引き出し電極コンタクト部４６ａの高さを開口トップ部より低くなるようにオーバーエッチングすると、下地のシリコン基板４１が段差ｔ２と同程度掘れてしまう。
【０００９】
シリコン基板４１に掘れが生じると、その後で形成する外部ベース領域４８と活性ベース領域５０のリンクが不十分となり、ベース抵抗の増大やコレクタ・エミッタ間耐圧の低下につながる。また、開口に埋め込まれたエミッタのポリシリコン電極４９の高さｔ３が大きくなるため、ポリシリコン中の砒素のシリコン基板４１への拡散が不十分となり、トランジスタの電流増幅率が低下してしまう。
【００１０】
以上のように、エミッタ・ベース領域開口のエッチングではアモルファスシリコン膜のベース引き出し電極コンタクト部４６ａの高さの調整と下地のシリコン基板４１の掘れがトレードオフの関係になっており、エッチング終点のマージンが極めて少ない。このため、ウェハー間でのエッチング終点検出のばらつき、ウェハー面内でのエッチング速度のばらつきによって、ベース抵抗，コレクタ・エミッタ間耐圧および電流増幅率のトランジスタ電気特性がばらつくという問題を有していた。
【００１１】
本発明の目的は、半導体基板の掘れ量のばらつきが原因で生じるトランジスタ電気特性のばらつきを低減することができるバイポーラトランジスタの製造方法を提供することである。
【００１４】
【課題を解決するための手段】
請求項１記載のバイポーラトランジスタの製造方法は、第１導電型の半導体基板上に、第１の絶縁膜，第２導電型の不純物を導入した第１の半導体膜，第２の絶縁膜を順次形成する工程と、第２の絶縁膜，第１の半導体膜および第１の絶縁膜を選択的にエッチングして第１の開口をあけて半導体基板を露出させる工程と、第１の開口をあけた後で全面に第２の半導体膜を形成する工程と、第２の半導体膜の表面を酸化して第３の絶縁膜を形成する工程と、第３の絶縁膜上に第４の絶縁膜を形成する工程と、第３の絶縁膜および第４の絶縁膜を選択的にエッチングして第１の開口の側壁に第３の絶縁膜および第４の絶縁膜を残存させる工程と、第４の絶縁膜をマスクに第２の半導体膜を選択的に熱酸化することにより、第１の開口の側壁に第２の半導体膜を非酸化の状態で残存させるとともに、非酸化の状態で残存した部分以外の第２の半導体膜を第５の絶縁膜に変化させる工程と、第１の半導体膜中の第２導電型の不純物を残存した第２の半導体膜を通して半導体基板中に熱拡散させ第２導電型の外部ベース領域を形成する工程と、第５の絶縁膜を異方性のＲＦドライエッチングすることにより第１の開口内で第４の絶縁膜の形成領域の内側にエミッタ形成領域の第２の開口をあけて半導体基板を露出させる工程と、第２の開口に露出した半導体基板の表面にシリコン酸化膜を形成し、該シリコン酸化膜を通して該半導体基板中に第２導電型の不純物をイオン注入して外部ベース領域と接する第２導電型の活性ベース領域を形成する工程と、シリコン酸化膜を除去した後に第３の半導体膜を形成し、該第３の半導体膜に第１導電型の不純物をイオン注入した後に半導体基板中に拡散させて活性ベース領域の表面に第１導電型のエミッタ領域を形成する工程と、第２の開口上に設けられエミッタ領域と接する第１導電型の第３の半導体膜からなるエミッタ電極を形成する工程とを含んでいる。
請求項２記載のバイポーラトランジスタの製造方法は、請求項１記載のバイポーラトランジスタにおいて、第３の絶縁膜はシリコン酸化膜であり、第４の絶縁膜はシリコン窒化膜であり、第２の開口を形成する工程において、第５の絶縁膜を異方性のＲＦドライエッチングすることにより第２の半導体膜の両端部に該第５の絶縁膜を残存させる。
【００１５】
この製造方法によれば、半導体基板上に積層した第２の絶縁膜，第１の半導体膜および第１の絶縁膜を選択的にエッチングして半導体基板を露出させる第１の開口をあける際には、従来同様、最終的に第１の絶縁膜をエッチングするため半導体基板は掘れない。そして、半導体基板のエミッタ形成領域を露出させるための第２の開口をあける際には、第２の半導体膜が酸化された第５の絶縁膜を異方性のＲＦドライエッチングして形成するため、半導体基板に対して選択比を確保でき、半導体基板が掘れずにすむ。したがって、半導体基板の掘れ量のばらつきが原因で生じるトランジスタ電気特性（ベース抵抗，コレクタ・エミッタ間耐圧，電流増幅率）のばらつきを低減することができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
図１は本発明の実施の形態のバイポーラトランジスタの構成を示す断面図で、ＮＰＮ型バイポーラトランジスタについてエミッタ、ベース部を拡大した図である。
【００１７】
図１において、２１はコレクタとなるＮ型エピタキシャルシリコン基板（第１導電型の半導体基板）、２２は素子分離ＬＯＣＯＳ膜、２３はＳｉＯ２  膜（第１の絶縁膜）、２４はベース引き出し電極の一部となるＰ型のポリシリコン膜（第１の半導体膜）、２５はＳｉＯ２  膜（第２の絶縁膜）である。
２７ａはベースコンタクトをとり、ポリシリコン膜２４とともにベース引き出し電極となるＰ型のアモルファスシリコン膜（第２の半導体膜）からなるベース引き出し電極コンタクト部である。このベース引き出し電極コンタクト部２７ａは、ＳｉＯ２  膜２３，ポリシリコン膜２４，ＳｉＯ２  膜２５に設けた開口の側壁およびＮ型エピタキシャルシリコン基板２１に接して形成されており、Ｎ型エピタキシャルシリコン基板２１のベース引き出し電極コンタクト部２７ａとのコンタクト領域にはＰ型の外部ベース領域３１が形成されている。さらに、ベース引き出し電極コンタクト部２７ａの側壁には、ＳｉＯ２  膜２８（第３の絶縁膜）とＳｉ３  Ｎ４  膜２９（第４の絶縁膜）のサイドウォールが形成されており、ベース引き出し電極コンタクト部２７ａの上部および下部の横には、ベース引き出し電極コンタクト部２７ａを形成するアモルファスシリコン膜を酸化して形成したＳｉＯ２  膜３０（第５の絶縁膜）が形成されている。これらの膜によって自己整合的に開口されたＮ型エピタキシャルシリコン基板２１上にエミッタ電極となるＮ型ポリシリコン膜３３（第３の半導体膜）が形成されており、その下部のＮ型エピタキシャルシリコン基板２１には、Ｎ型のエミッタ領域３５およびＰ型の活性ベース領域３４が形成されている。
【００１８】
なお、外部ベース領域３１と活性ベース領域３４とは、ベース引き出し電極コンタクト部２７ａの下部の横に形成されたＳｉＯ２  膜３０の下で連結したプロファイルを有している。また、ベース引き出し電極となるポリシリコン膜２４およびアモルファスシリコン膜のベース引き出し電極コンタクト部２７ａと、エミッタ電極となるポリシリコン膜３３とは、ＳｉＯ２  膜２５，ＳｉＯ２  膜２８，Ｓｉ３  Ｎ４  膜２９およびＳｉＯ２  膜３０によって電気的に絶縁されている。
【００１９】
このように構成される本実施の形態におけるバイポーラトランジスタの製造方法を、図２を参照しながら説明する。図２は図１のＮＰＮバイポーラトランジスタの製造方法を示す工程順断面図である。
まず、図２（ａ）に示すように、コレクタとなるＮ型エピタキシャルシリコン基板２１上に素子分離ＬＯＣＯＳ膜２２を形成した後、素子領域に露出したシリコン基板２１表面を熱酸化して厚さ１００ｎｍ程度のＳｉＯ２  膜２３（第１の絶縁膜）を形成する。次に、素子分離ＬＯＣＯＳ膜２２およびＳｉＯ２  膜２３上にベース引き出し電極となる膜厚３００ｎｍ程度のポリシリコン膜２４（第１の半導体膜）をＳｉＨ４  を用いた減圧ＣＶＤ法により形成する。
【００２０】
続いて、このポリシリコン膜２４に外部ベース領域のＰ型不純物となるボロンをドーズ量７×１０１５〔ｉｏｎｓ／ｃｍ２  〕程度、加速エネルギー２０〜３０〔ｋｅＶ〕でイオン注入する。この場合の注入条件は、ボロンがポリシリコン膜２４およびＳｉＯ２  膜２３を突き抜けてＮ型エピタキシャル基板２１に達することのないように設定している。
【００２１】
次に、ポリシリコン膜２４上に膜厚２００ｎｍ程度のＳｉＯ２  膜２５（第２の絶縁膜）をＳｉＨ２  Ｃｌ２  およびＮ２  Ｏを用いた減圧ＣＶＤ法により形成する。その後、ＳｉＯ２  膜２５上に形成したレジストパターンをマスクにして、ＣＨＦ３  、ＮＨ３  およびＯ２  の混合ガス中でのＲＦドライエッチングでＳｉＯ２  膜２５をエッチング除去し、続いてＨＣｌ、ＨＢｒおよびＯ２  の混合ガスでの異方性のＲＦドライエッチングによりポリシリコン膜２４をエッチング除去し、最後にＣＨＦ３  、ＮＨ３  およびＯ２  の混合ガス中でのＲＦドライエッチングでＳｉＯ２  膜２３をエッチング除去して、ベース領域の開口２６（第１の開口）を形成する。このＳｉＯ２  膜２３のエッチングでは、ＳｉＯ２  膜のエッチング速度をシリコンに対して十分に大きく設定しているため、下地のＮ型エピタキシャルシリコン基板２１は殆ど掘れない。
【００２２】
次に、図２（ｂ）に示すように、ポリシリコン膜２４とともにベース引き出し電極となる膜厚１００ｎｍ程度のアモルファスシリコン膜２７（第２の半導体膜）をＳｉＨ４  を用いた減圧ＣＶＤ法により形成した後、表面を熱酸化して膜厚２０ｎｍ程度のＳｉＯ２  膜２８（第３の絶縁膜）を形成する。
次に、図２（ｃ）に示すように、ＳｉＯ２  膜２８上に、膜厚５０〜１００ｎｍ程度のＳｉ３  Ｎ４  膜２９（第４の絶縁膜）を形成した後、ＣＨＦ３  、ＮＨ３  およびＯ２  の混合ガス中での異方性のＲＦドライエッチングによってＳｉ３  Ｎ４  膜２９とＳｉＯ２  膜２８とを続いてエッチングし、ＳｉＯ２  膜２８とＳｉ３  Ｎ４  膜２９とからなるサイドウォールを形成する。このドライエッチングでは、サイドウォールのトップがＳｉＯ２  膜２５の中央程度（ｔ１が約１００ｎｍ）となるようにエッチング時間を調整しているが、ＳｉＯ２  膜およびＳｉ３  Ｎ４  膜のエッチング速度がアモルファスシリコンのエッチング速度に対して十分大きいため、アモルファスシリコン膜２７は殆どエッチングされない。
【００２３】
次に、図２（ｄ）に示すように、Ｓｉ３  Ｎ４  膜２９のサイドウォールをマスクにアモルファスシリコン膜２７を１０００℃程度の温度で選択的に熱酸化し、露出した部分のアモルファスシリコン膜２７をＳｉＯ２  膜３０（第５の絶縁膜）に換える。この結果、ポリシリコン膜２４およびＳｉＯ２  膜２３，２５の側壁に酸化されなかったアモルファスシリコン膜２７からなるベース引き出し電極コンタクト部２７ａが形成される。この酸化工程は、アモルファスシリコン膜２７の露出部分が完全に酸化された時点で酸化が終了するように酸化時間を設定している。また、Ｓｉ３  Ｎ４  膜２９のサイドウォールの両端ではＳｉ３  Ｎ４  膜２９によって内側への酸化が抑制されるため、ＳｉＯ２  膜３０のＳｉ３  Ｎ４  膜２９端からの入り込みは５０〜１００ｎｍである。また、同時にこの時の熱処理によって、ポリシリコン膜２４にイオン注入されたボロンがアモルファスシリコン膜のベース引き出し電極コンタクト部２７ａを通してエピタキシャルシリコン基板２１中に拡散し、外部ベース領域３１が形成される。なお、ＳｉＯ２  膜２８は、このアモルファスシリコン膜２７をＳｉＯ２  膜３０に換える酸化時にＳｉ３  Ｎ４  膜２９のサイドウォール周辺に発生するストレスを緩和するために必要であり、もしＳｉＯ２  膜２８が無ければ、上記ストレスによってサイドウォール直下のエピタキシャルシリコン基板２１に結晶欠陥が発生し、エミッタ・ベース接合にリーク電流が発生して良好なトランジスタ特性が得られなくなる。
【００２４】
次に、図２（ｅ）に示すように、ＣＨＦ３  、ＮＨ３  およびＯ２  の混合ガス中での異方性のＲＦドライエッチングによってＳｉＯ２  膜３０を除去し、エミッタ領域の開口３２（第２の開口）を形成する。この時、ＳｉＯ２  膜２５の側壁およびＳｉ３  Ｎ４  膜２９のサイドウォールの下側のＳｉＯ２  膜３０はエッチングされずに残る。また、このＲＦドライエッチングではＳｉＯ２  膜のエッチング速度がシリコンのエッチング速度に対して十分大きいため、ＳｉＯ２  膜３０がエッチングされた後、エピタキシャルシリコン基板２１は殆どエッチングされない。
【００２５】
次に、図２（ｆ）に示すように、開口３２に露出したＮ型エピタキシャルシリコン基板２１表面に１０ｎｍ程度のＳｉＯ２  膜を形成し（図示せず）、このＳｉＯ２  膜を通してエピタキシャルシリコン基板２１中に活性ベース領域のＰ型不純物となるボロンをドーズ量２×１０１３〔ｉｏｎｓ／ｃｍ２  〕程度、加速エネルギー１０〜１５〔ｋｅＶ〕でイオン注入する。次に、ＮＨ４  Ｆ、ＨＦの混合液を用いて図示していないＳｉＯ２  膜を除去した後、ＳｉＨ４  ガスの減圧ＣＶＤ法によって２００〜３００ｎｍのポリシリコン膜３３（第３の半導体膜）を形成する。次に、ポリシリコン膜３３にエミッタ領域のＮ型不純物となる砒素を、ドーズ量１×１０１６〔ｉｏｎｓ／ｃｍ２  〕程度、加速エネルギー４０〔ｋｅＶ〕程度でイオン注入する。
【００２６】
次に、１１００℃程度の温度で数秒のランプアニール（ＲＴＡ）を施し、Ｎ型エピタキシャルシリコン基板２１中にイオン注入したボロンを活性化、拡散させて活性ベース領域３４を、またポリシリコン膜３３中に注入した砒素を活性化するとともにＮ型エピタキシャルシリコン基板２１中に拡散させてエミッタ領域３５を形成する。この後、ポリシリコン膜３３をレジストパターンをマスクにしてＨＢｒ、ＨＣｌ、Ｏ２  の混合ガスを用いたＲＦドライエッチングによってパターニングし、ポリシリコン膜３３のエミッタ電極を形成する。
【００２７】
この後は図示しないが、全面に絶縁膜を形成した後、ポリシリコン膜２４のベース引き出し電極およびポリシリコン膜３３のエミッタ電極上にコンタクト用の孔を開け、ベース、エミッタのアルミ配線を形成して完成する。
以上のように本実施の形態によれば、ベース引き出し電極の一部となるベース引き出し電極コンタクト部２７ａの形成、およびベース引き出し電極コンタクト部２７ａとエミッタ電極（ポリシリコン膜３３）との間のＳｉＯ２  膜３０の形成を、Ｓｉ３  Ｎ４  膜２９のサイドウォールをマスクとしたアモルファスシリコン膜２７の酸化で実現し、その後のエミッタ形成領域上の開口３２は、アモルファスシリコン膜２７を酸化したＳｉＯ２  膜３０を異方性エッチングして形成するため、Ｎ型エピタキシャルシリコン基板２１に対して選択比を確保でき、エピタキシャルシリコン基板２１が掘れずにすむ。その結果、エピタキシャルシリコン基板２１の掘れ量のばらつきが原因で生じるトランジスタ電気特性（ベース抵抗，コレクタ・エミッタ間耐圧，電流増幅率）のばらつきを低減することができる。
【００２８】
また、上記実施の形態では、ベース引き出し電極コンタクト部２７ａを、エピタキシャルシリコン基板２１の外部ベース領域３１上からＳｉＯ２  膜２５の側壁に達するように形成しているが、ＳｉＯ２  膜２５の側壁には達していなくてもよく、ベース引き出し電極を構成するポリシリコン膜２４と十分な電気的接続が得られていればよい。
【００２９】
なお、上記実施の形態では、ＮＰＮ型バイポーラトランジスタについて説明したが、ＰＮＰ型バイポーラトランジスタについても各導電型を逆にすることにより同様に実現できる。
【００３０】
【発明の効果】
本発明によれば、半導体基板のエミッタ形成領域を露出させるための開口をあける際には、ベース引き出し電極の一部となる第２の半導体膜が酸化された第５の絶縁膜を異方性のＲＦドライエッチングして形成するため、半導体基板に対して選択比を確保でき、半導体基板が掘れずにすむ。したがって、半導体基板の掘れ量のばらつきが原因で生じるトランジスタ電気特性（ベース抵抗，コレクタ・エミッタ間耐圧，電流増幅率）のばらつきを低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるバイポーラトランジスタの構成を示す断面図。
【図２】本発明の実施の形態におけるバイポーラトランジスタの製造方法を示す工程順断面図。
【図３】従来のバイポーラトランジスタの製造方法を示す工程順断面図。
【符号の説明】
２１  Ｎ型エピタキシャルシリコン基板（第１導電型の半導体基板）
２２  素子分離ＬＯＣＯＳ膜
２３  ＳｉＯ２  膜（第１の絶縁膜）
２４  ポリシリコン膜（第１の半導体膜）
２５  ＳｉＯ２  膜（第２の絶縁膜）
２６  開口（第１の開口）
２７  アモルファスシリコン膜（第２の半導体膜）
２７ａ  ベース引き出し電極コンタクト部（第２の半導体膜）
２８  ＳｉＯ２  膜（第３の絶縁膜）
２９  Ｓｉ３  Ｎ４  膜（第４の絶縁膜）
３０  ＳｉＯ２  膜（第５の絶縁膜）
３１  外部ベース領域
３２  開口（第２の開口）
３３  ポリシリコン膜（第３の半導体膜）
３４  活性ベース領域
３５  エミッタ領域
【図１】
0003612193.tif 000002
【図２】
0003612193.tif 000003
【図３】
0003612193.tif 000004