(57)【特許請求の範囲】
【請求項１】
入力された周期信号の内挿処理を行う装置で、電気内挿手段の一部をブロック化した第一の回路基板と、該第一の回路基板を複数個実装可能なように構成した第二の回路基板とを有し、該第二の回路基板への前記第一の回路基板の実装個数によって内挿数を選択可能にしたことを特徴とする電気内挿装置。
【請求項２】
前記第二の回路基板上の回路構成を前記第一の回路基板の実装状態に対応して切り換える回路選択手段とを有することを特徴とする請求項１記載の電気内挿装置。
【請求項３】
前記第二の回路基板への前記第一の回路基板の実装は、コネクタにて挿入抜去可能としたことを特徴とすることを特徴とする請求項１記載の電気内挿装置。
【請求項４】
スケール検知によって得られたスケールとの相対変位情報を示す２相信号を、請求項１乃至３のいずれかに記載の電気内挿装置によって内挿処理して出力することを特徴とする位置情報検出装置。
【請求項５】
周期信号の内挿処理を行うための回路構成の一部が着脱可能であるように構成され、該回路構成の一部の着脱によって内挿処理の内容の変更を行うことを特徴とする電気内挿装置。
【請求項６】
前記回路構成の一部は複数の同機能の回路を有することを特徴とする請求項５記載の電気内挿装置。
【請求項７】
更に、前記複数の同機能の回路の装着数に応じても内挿処理の内容の変更を行うことを特徴とする請求項６記載の電気内挿装置。
【請求項８】
スケール検知によって得られたスケールとの相対変位情報を示す２相信号を、請求項５乃至７のいずれかに記載の電気内挿装置によって内挿処理して出力することを特徴とする位置情報検出装置。
【請求項９】
周期信号の内挿処理を行うための回路構成の一部の着脱状態を検知し、該検知に基づいて内挿処理の内容の変更を行うことを特徴とする電気内挿方法。
【請求項１０】
前記着脱状態として前記回路構成の一部の装着数情報を検知する事を特徴とする請求項９記載の電気内挿方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気内挿装置及びそれを用いた位置情報検出装置に関する。本発明は特に、周期信号の電気内挿を行う構成のエンコーダなどの位置情報検出装置とそれに用いられる電気内挿装置に良好に適用できるものである。
【０００２】
【従来の技術】
従来のエンコーダの電気内挿装置は、必要とする分割数に応じて設計された信号処理装置内に設計の一部として予め設置されており、分割数が異なるエンコーダの電気内挿装置を製作する場合には、その度に回路、基板を全く別のものに設計し直して製作している。
【０００３】
【発明が解決しようとする課題】
しかしながら前記従来の位置情報検出装置の電気内挿手段では、分割数ごとに異なる回路基板を製作する必要があるため、設計、製作に費用がかかり、また管理も煩雑になるという問題点がある。
【０００４】
本発明の目的は、分割数の変更に対しても基板を共通にしたまま対応できる、設計製作の容易な電気内挿装置とそれを用いた位置情報検出装置を提供することにある。
【０００５】
【課題を解決するための手段】
上述の目的を達成するための第１発明は、入力された周期信号の内挿処理を行う装置で、電気内挿手段の一部をブロック化した第一の回路基板と、該第一の回路基板を複数個実装可能なように構成した第二の回路基板とを有し、該第二の回路基板への前記第一の回路基板の実装個数によって内挿数を選択可能にしたことを特徴とする電気内挿装置である。
【０００６】
第２発明は更に、前記第二の回路基板上の回路構成を前記第一の回路基板の実装状態に対応して切り換える回路選択手段とを有することを特徴とする。
【０００７】
第３発明は更に、前記第二の回路基板への前記第一の回路基板の実装は、コネクタにて挿入抜去可能としたことを特徴とする。
【０００８】
上述の目的を達成するための第４発明は、スケール検知によって得られたスケールとの相対変位情報を示す２相信号を、上述第１乃至３発明のいずれかの電気内挿装置によって内挿処理して出力することを特徴とする位置情報検出装置である。
【０００９】
第５発明は更に、周期信号の内挿処理を行うための回路構成の一部が着脱可能であるように構成され、該回路構成の一部の着脱によって内挿処理の内容の変更を行うことを特徴とする。
【００１０】
第６発明は更に、前記回路構成の一部は複数の同機能の回路を有することを特徴とする。
【００１１】
第７発明は更に、前記複数の同機能の回路の装着数に応じても内挿処理の内容の変更を行うことを特徴とする。
【００１２】
上述の目的を達成するための第８発明は、スケール検知によって得られたスケールとの相対変位情報を示す２相信号を、上述第５乃至７発明のいずれかの電気内挿装置によって内挿処理して出力することを特徴とする位置情報検出装置である。
【００１３】
上述の目的を達成するための第９発明は、周期信号の内挿処理を行うための回路構成の一部の着脱状態を検知し、該検知に基づいて内挿処理の内容の変更を行うことを特徴とする電気内挿方法である。
【００１４】
第１０発明は更に、前記着脱状態として前記回路構成の一部の装着数情報を検知する事を特徴とする。
【００１５】
【発明の実施の形態】
図１は、本発明の第１実施例に係るエンコーダ装置の信号処理部の外観図である。
【００１６】
同図に於いて1-1〜1-mはm個（mは自然数）のn分割回路基板（nは４以上の偶数）、２はn分割回路基板用コネクタ、４はベース回路基板、５は移相回路、６は検出回路、７は内挿信号形成回路である。
【００１７】
本実施例においては、電気信号をｎ分割する機能を有するn分割回路基板1-1〜1-mを挿入するためのコネクタ２をベース回路基板４に複数実装してある。そして必要とする分割数に応じた数のn分割回路基板をコネクタ２に挿入することによって、種々の分割数に対応することができるものである。
【００１８】
ここで云うn分割とは、矩形波の立ち上がり、立ち下がりのエッジ情報が、入力２相信号一周期内にn個得られることを指している。例えば、45゜ずつ位相のずれた４個の矩形波信号が含まれている場合は、立ち上がり、立ち下がりのエッジが入力信号の一周期内に計８個存在するため、８分割ということになる。
【００１９】
図２は本実施例における信号処理部の具体的構成説明図である。以下、前出と同一部材には同じ符番を冠する。
【００２０】
同図において、ＳＣは移動物体に配置されている回折格子等が設けられたスケール、ＨＥはスケールＳＣを光学的に検出してスケールの相対変位に応じた２相信号（互いに位相がずれた周期信号）を出力するエンコーダヘッドである。スケールＳＣとエンコーダヘッドＨＥの詳細構成は良く知られているので説明は省略する。又図１及び図３以下の図面では説明の簡略化のため省略する。
【００２１】
移相回路５は、エンコーダヘッドＨＥより出力され、入力端子８、９から入力されてくる例えばそれぞれ０度、９０度の位相の２つの正弦波状の入力信号から、同図に示すようなｍ組の正弦波状の２相信号a1、b1、a2、b2、…、am、bmを作り出している。それぞれの信号は隣の２相信号と３６０°／（ｎ×ｍ）だけ位相がずれている。
【００２２】
n分割回路基板1-1〜1-mは、それぞれ入力されてくる２相信号の１周期をｎ分割した各々位相の異なった矩形波信号を作り出している。
【００２３】
これらを用いて、論理ゲートなどで構成された内挿信号形成回路７及び後述するスイッチ構成にて、内挿された二相矩形波信号（内挿出力信号）ＰＣＡ、ＰＣＢを出力している。この内挿出力信号ＰＣＡ、ＰＣＢがスケールＳの相対変位を高分解能で示すデジタル信号となる。本実施例では検知回路６、ＡＮＤ回路ＡＮ、ＯＲ回路ＯＲを設けたことによって、挿入されたn分割回路基板からの信号だけで内挿出力信号ＰＣＡ、ＰＣＢを出力できるようにしている。以下更に詳述する。
【００２４】
n分割回路基板1-1では、移相回路５から送出されてくる位相０度、９０度の信号を基準にして、１周期をｎ分割した矩形波信号を得ている。
【００２５】
同様にn分割回路基板1-2では移相回路５から送出されてくる位相３６０°／（ｎ×ｍ）と位相３６０°／（ｎ×ｍ）＋９０°の信号を基準にして、１周期をｎ分割した信号を得ている。
【００２６】
以下、同様にn分割回路基板1-mまで同様にｎ分割信号を得、最後のn分割回路基板1-mでは移相回路５から送出されてくる位相（３６０°／（ｎ×ｍ））×（ｍ−１）と位相（３６０°／（ｎ×ｍ））×（ｍ−１）＋９０°の信号を基準にし、１周期をｎ分割した信号を得ている。
【００２７】
即ち、本実施例の装置では互いに補間しあう形でｎ分割した信号がｍ組得られるように構成している。従って、これらの信号を内挿信号形成回路７の論理回路で処理することにより、本実施例では実質的にｎ×ｍ分割の内挿を実現している。実際には内挿信号形成回路７ではｎ×１、ｎ×２、…、ｎ×ｍ分割用の内挿信号を生成し、信号a1、b1と同周期の信号とこれらとを個別に出力している。
【００２８】
ここで、検出回路６は各コネクタ２を介して各々のn分割回路基板の１つまたは、複数個のピンからの実装検知信号を得ることによって、各コネクタ２におけるn分割回路基板の実装の有無を検知し、存在するn分割回路基板の数に対応する内挿信号を選択するための選択信号を出力する。
【００２９】
内挿信号形成回路７で得られた無分割用内挿信号（元の信号a1、b1と同周期の４分割用信号）、ｎ×１、ｎ×２、…、ｎ×ｍ分割用の内挿信号と、検出回路６からの選択信号Ｅ０、Ｅ１、Ｅ２、…、Ｅｍを図のようにＡＮＤゲートＡＮに入力し、ｎ×１、ｎ×２、…、ｎ×ｍ分割用の内挿に対応した電気回路構成を切り替えている。例えばn分割回路基板の実装数がそれぞれ０、１、２、…、m個の場合には、おのおのによる分割数が４、ｎ×１、ｎ×２、…、ｎ×ｍに対応する内挿信号が入力されるＡＮＤゲートに選択信号を送信する。
【００３０】
これによって、ＯＲゲートＯＲからは選択された分割用の内挿信号が出力され、結果として共通の基板で複数の分割数を選択でき、回路基板の種類を最小限におさえることができる。
【００３１】
ここで、検出回路６、内挿信号形成回路７はＰＬＤやＧａｔｅＡｒｒａｙでワンチップ化することも可能である。
【００３２】
図３以降の図面を用いて詳細な構成、特にn分割回路基板の挿入位置を検知してロジック回路を切り換える構成を具体的に説明する。
【００３３】
説明をより分かり易くするため、以下では具体的に、n＝８、m＝４とし、即ち８分割するn分割回路基板を４枚実装可能とし、最大３２分割するものとして本実施例を説明する。この場合電気信号を８分割するn分割回路基板を挿入するためのコネクタをベース回路基板に４個実装してあることになる。
【００３４】
図３は、本実施例においてn分割回路基板をベース回路基板に４枚実装した場合の外観図である。図４はこの場合の回路の具体的構成説明図であり、図５はこのときの各部の波形例である。
【００３５】
移相回路５は、入力端子８、９から入力されてくる０度と９０度の位相の２つの正弦波状の入力信号から図５に示すような４組の正弦波状の２相信号a1、b1、a2、b2、a3、b3、a4、b4を作り出している。この２相信号をそれぞれn分割回路基板1-1〜1-4に入力する。
【００３６】
n分割回路基板1-1〜1-4は、入力されてくる２相信号の１周期を８分割した４５°ずつ位相の異なった各々４個の矩形波信号を作り出している。
【００３７】
具体的に、n分割回路基板1-1では移相回路５から送出されてくる位相０度、９０度の信号a1、b1を基準にし、１周期を８分割した４５°位相の異なった信号Ｐ11〜Ｐ14を得ている。
【００３８】
n分割回路基板1-2では移相回路５から送出されてくる位相11.25°と位相101.25°の信号a2、b2を基準にし、１周期を８分割した４５°位相の異なった信号をＰ21〜Ｐ24を得ている。
【００３９】
n分割回路基板1-3では移相回路５から送出されてくる位相22.5°と位相112.5°の信号a3、b3を基準にし、１周期を８分割した４５°位相の異なった信号をＰ31〜Ｐ34を得ている。
【００４０】
そしてn分割回路基板1-4では移相回路５から送出されてくる位相33.75°と位相123.75°の信号a4、b4を基準にし、１周期を８分割した４５°位相の異なった信号Ｐ41〜Ｐ44を得ている。
【００４１】
この様に、本実施例では互いに補間しあう形で１周期を８分割した信号が４組得られるように構成している。これらの信号と信号ａ1、ｂ1を入力された内挿信号形成回路７で４分割用内挿信号e、f、８分割用内挿信号g、h、１６分割用内挿信号i、j、３２分割用内挿信号m、nを生成している。従って、信号m、n両波形のエッジを利用すればもとの正弦波信号一周期を３２分割した情報が得られる。
【００４２】
ベース回路基板４への上記n分割回路基板の実装の有無や実装箇所を検知する実装検知手段としての検出回路６と、この検出回路６で得られた情報によって、上記ベース回路基板上の回路構成を上記n分割回路基板の実装状態に対応した電気回路構成に切り換える回路選択について以下に詳しく説明する。
【００４３】
内挿信号形成回路７は、上述の様に信号ａ1、ｂ1と移相回路５からの11.25°ずつ位相の異なった４組の信号を元に信号ａ1、ｂ1と同じ周期の４分割用内挿信号e、f、信号Ｐ11〜Ｐ14を用いて信号ａ1、ｂ1の１周期を８分割する８分割用内挿信号g、h、Ｐ11〜Ｐ14とＰ31〜Ｐ34を用いて信号ａ1、ｂ1の１周期ｂ6分割する１６分割用内挿信号i、j、Ｐ11〜Ｐ14、Ｐ21〜Ｐ24、Ｐ31〜Ｐ34、Ｐ41〜Ｐ44を用いて信号ａ1、ｂ1の１周期を３２分割する３２分割用内挿信号m、nを出力する。
【００４４】
検出回路６は４枚の８分割するn分割回路基板からの実装識別信号Ｓ１、Ｓ２、Ｓ３、Ｓ４を入力し、この実装識別信号Ｓ１、Ｓ２、Ｓ３、Ｓ４の状態によって選択信号Ｅ０、Ｅ１、Ｅ２、Ｅ４を出力する。
【００４５】
図４のように、内挿信号形成回路７で得られた各々の内挿信号と先の検出回路６からの選択信号Ｅ０、Ｅ１、Ｅ２、Ｅ４をＡＮＤゲートに入力し、最後にＯＲをとることで、必要な分割数に対応した内挿出力信号ＰＣＡ、ＰＣＢを得ている。
【００４６】
図５で示されるように、n分割回路基板が４枚とも実装してある場合、識別信号Ｓ１、Ｓ２、Ｓ３、Ｓ４は全て“Ｈ”の状態になる。検知回路６は識別信号Ｓ１、Ｓ２、Ｓ３、Ｓ４が全て“Ｈ”である場合、選択信号Ｅ０、Ｅ１、Ｅ２、Ｅ４をそれぞれ“Ｌ”、“Ｌ”、“Ｌ”、“Ｈ”で出力する。
【００４７】
よって内挿信号形成回路７で得られた各々の内挿信号から３２分割用の内挿信号m、nが選択され、最後にＯＲをとる（他の入力は”Ｌ”なので結局m、nが出力される）ことで、３２分割に対応した内挿出力信号ＰＣＡ、ＰＣＢを得ている。
【００４８】
次に、本実施例で８分割するn分割回路基板を２枚実装し１６分割する場合を以下に説明する。
【００４９】
図６は、本実施例においてn分割回路基板をベース回路基板に２枚実装した場合の外観図である。図７はこの場合の回路の具体的構成説明図であり、図８はこのときの各部の波形例である。
【００５０】
この場合、n分割回路基板1-1では移相回路５から送出されてくる位相０度、９０度の信号を基準にし、１周期を８分割した４５°ずつ位相の異なった信号Ｐ11〜Ｐ14を得ている。n分割回路基板1-3では移相回路５から送出されてくる位相22.5°と位相112.5°の信号を基準にし、１周期を８分割した４５°位相の異なった信号Ｐ31〜Ｐ34を得ている。それ以外にはn分割回路基板がないので、内挿信号形成回路７にはこの８つの信号と元の信号ａ1、ｂ1のみが入力される。
【００５１】
内挿信号形成回路７は信号ａ1、ｂ1とn分割回路基板1-1、1-3から得られた信号Ｐ11〜Ｐ14とＰ31〜Ｐ34を元に信号ａ1、ｂ1と同じ周期の４分割用内挿信号e、f、信号Ｐ11〜Ｐ14を用いて信号ａ1、ｂ1の１周期を８分割する８分割用内挿信号g、h、Ｐ11〜Ｐ14とＰ31〜Ｐ34を用いて信号ａ1、ｂ1の１周期を１６分割する１６分割用内挿信号i、jを出力する。
【００５２】
図８のように、n分割回路基板1-2、1-4が実装してない時、識別信号Ｓ１、Ｓ３は“Ｈ”、Ｓ２、Ｓ４は“Ｌ”の状態になる。検知回路６は識別信号Ｓ１、Ｓ３が“Ｈ”、Ｓ２、Ｓ４が“Ｌ”である場合、選択信号Ｅ０、Ｅ１、Ｅ２、Ｅ４をそれぞれ“Ｌ”、“Ｌ”、“Ｈ”、“Ｌ”で出力するようにしてある。
【００５３】
よって内挿信号形成回路７で得られた各々の内挿信号から１６分割用内挿信号i、jが選択され、最後にＯＲをとることで、１６分割に対応した内挿出力信号ＰＣＡ、ＰＣＢを得ている。
【００５４】
同様に、本実施例においてn分割回路基板1-1の１枚だけを実装した場合は、内挿信号形成回路７は信号ａ1、ｂ1とn分割回路基板1-1から得られた信号Ｐ11〜Ｐ14を元に、信号ａ1、ｂ1と同じ周期の４分割用内挿信号e、f、信号Ｐ11〜Ｐ14を用いて信号ａ1、ｂ1の１周期を８分割する８分割用内挿信号g、hを出力する。この場合識別信号Ｓ１は“Ｈ”、Ｓ２、Ｓ３、Ｓ４は“Ｌ”の状態になる。検知回路６は選択信号Ｅ０、Ｅ１、Ｅ２、Ｅ４をそれぞれ“Ｌ”、“Ｈ”、“Ｌ”、“Ｌ”で出力し、内挿信号形成回路７で得られた各々の内挿信号から８分割用内挿信号g、hが選択され、８分割の内挿に対応した内挿出力信号ＰＣＡ、ＰＣＢを得ている。
【００５５】
次に、本実施例で８分割するn分割回路基板を実装しない場合を以下に説明する。
【００５６】
図９は、本実施例においてn分割回路基板をベース回路基板に実装しない場合の外観図である。図１０はこの場合の回路の具体的構成説明図であり、図１１はこのときの各部の波形例である。
【００５７】
検出回路６はn分割回路基板が実装されてない場合、識別信号Ｓ１、Ｓ２、Ｓ３、Ｓ４は全て“Ｌ”の状態になる。検知回路５は、識別信号Ｓ１、Ｓ２、Ｓ３、Ｓ４が全て“Ｌ”の場合、選択信号Ｅ０、Ｅ１、Ｅ２、Ｅ４をそれぞれ“Ｈ”、“Ｌ”、“Ｌ”、“Ｌ”で出力する。
【００５８】
よって内挿信号形成回路７で得られた内挿信号からａ１、ｂ１をそのまま矩形波にして出力した４分割用内挿信号e、fを選択し、最後にＯＲをとることで、ａ１、ｂ１と同じ周期の４分割に対応した内挿出力信号ＰＣＡ、ＰＣＢを得ている。
【００５９】
次に識別信号Ｓ1〜Ｓ4の発生方法の例を記述する。
【００６０】
図１２における（ａ）は、n分割回路基板１がベース回路基板４に実装されている時の図、（ｂ）は、n分割回路基板１がベース回路基板４に実装されてない時の図である。
【００６１】
両図とも、ベース回路基板の実装識別信号Ｓ1〜Ｓ4はプルダウンされている。
【００６２】
図示したように、n分割回路基板１を挿入したときに、抵抗Ｒの片側（ここの電圧が信号Ｓ１、Ｓ２、Ｓ３、Ｓ４となる）が、電源Vccに接続されるように、n分割回路基板１を設計しておく。
【００６３】
図１２の（ａ）のようにn分割回路基板１がベース回路基板４に実装されている場合、実装識別信号Ｓ1〜Ｓ4はn分割回路基板１を通してＶｃｃに接続されてＨｉｇｈになる。
【００６４】
図１２の（ｂ）のようにn分割回路基板１がベース回路基板４に実装されてない場合、実装識別信号Ｓ1〜Ｓ4はプルダウン抵抗Ｒによって、Ｌｏｗになる。
【００６５】
このようにn分割回路基板の実装検知は簡単な構成で実現できる。
【００６６】
上記例では、n分割回路基板１がベース回路基板４に実装されると、実装識別信号がＨｉｇｈになる場合について示したが、極性を逆にすることも可能である。この場合は、検出回路６の論理回路を変更すればよい。
【００６７】
【発明の効果】
以上、第１発明によれば、異なる分割数の装置を設計する際も第二基板への第一基板の実装数の変更のみで容易にでき、製品の設計、製作、管理の面で費用や煩雑さを著しく抑え、使用に際しても処理の自由度を増すことができる。
【００６８】
又、第２発明によれば、第二基板への第一基板の実装数に基づく回路構成の変更が容易になり、内挿数変更がより容易に実行できる。
【００６９】
又、第３発明によれば、第二基板への第一基板の脱着も容易になり、内挿数変更が更により容易に実行できる。
【００７０】
又、第４発明によれば、異なる分解能に対応した位置情報検出装置を設計する際も第二基板への第一基板の実装数の変更のみで容易にでき、製品の設計、製作、管理の面で費用や煩雑さを著しく抑え、使用に際しても処理の自由度を増すことができる。
【００７１】
又、第５発明によれば、内挿処理の内容の変更が容易になり、製品の設計、製作、管理の面で費用や煩雑さを著しく抑え、使用に際しても処理の自由度を増すことができる。
【００７２】
又、第６発明によれば、内挿処理の内容の変更の自由度を増加させることができる。
【００７３】
又、第７発明によれば、内挿処理の内容の変更をより容易且つ多様に実行することができる。
【００７４】
又、第８発明によれば、異なる分解能に対応した位置情報検出装置の為に内挿処理の内容の変更を行なうことが容易になり、製品の設計、製作、管理の面で費用や煩雑さを著しく抑え、使用に際しても処理の自由度を増すことができる。
【００７５】
又、第９発明によれば、内挿処理の内容の変更が容易になり、製品の設計、製作、管理の面で費用や煩雑さを著しく抑え、使用に際しても処理の自由度を増すことができる。
【００７６】
又、第１０発明によれば、内挿処理の内容の変更をより容易且つ多様に実行することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例の信号処理部の外観図である。
【図２】本実施例における信号処理部の具体的構成説明図である。
【図３】  n分割回路基板をベース回路基板に４枚実装した場合の外観図である。
【図４】  n分割回路基板をベース回路基板に４枚実装した場合の回路の具体的構成説明図である。
【図５】  n分割回路基板をベース回路基板に４枚実装した場合の各部の波形例である。
【図６】  n分割回路基板をベース回路基板に２枚実装した場合の外観図である。
【図７】  n分割回路基板をベース回路基板に２枚実装した場合の回路の具体的構成説明図である。
【図８】  n分割回路基板をベース回路基板に２枚実装した場合の各部の波形例である。
【図９】  n分割回路基板をベース回路基板に実装しない場合の外観図である。
【図１０】  n分割回路基板をベース回路基板に実装しない場合の回路の具体的構成説明図である。
【図１１】  n分割回路基板をベース回路基板に実装しない場合の各部の波形例である。
【図１２】識別信号Ｓ1〜Ｓ4の発生方法の説明図である。
【符号の説明】
１−１〜１−ｍ  ｎ分割回路基板
２  コネクタ
４  ベース回路基板
５  移相回路
６  検出回路
７  内挿信号形成回路
８  入力端子
９  入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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