(57)【特許請求の範囲】
【請求項１】
第１のアナログ入力電圧を第１のクロック・サイクルでキャパシタにサンプルし、続く第２のクロック・サイクルで基準電圧を基準にして前記キャパシタにサンプルされた電荷を放電することにより、前記第１のアナログ入力電圧と前記基準電圧との差分に相当する電荷を加算ノードを介して積分するスイッチト・キャパシタ回路および演算増幅器を有するスイッチト・キャパシタ積分器と、
前記第１のアナログ入力電圧と相補的な第２のアナログ入力電圧を前記第１のクロック・サイクルで別のキャパシタにサンプルし、続く前記第２のクロック・サイクルで、前記基準電圧を基準にして前記別のキャパシタにサンプルされた電荷を放電することにより、前記第１および第２のアナログ入力電圧に依存した電荷ローディングを打ち消すように構成された負荷回路と、
を備えたことを特徴とする共用キャパシタを用いたデルタ−シグマ変調器。
【請求項２】
請求項１に記載の共用キャパシタを用いたデルタ−シグマ変調器において、
前記負荷回路は、前記第２のクロック・サイクルで、前記別のキャパシタの一端をグランドに接続して、前記基準電圧を基準にして前記別のキャパシタにサンプルされた電荷を放電することを特徴とする共用キャパシタを用いたデルタ−シグマ変調器。
【請求項３】
請求項１または２に記載の共用キャパシタを用いたデルタ−シグマ変調器において、
前記基準電圧が２値以上の電圧レベルの複数の基準電圧源から供給され、量子化器からのディジタル・データに基づいて、前記スイッチト・キャパシタ積分器のキャパシタと前記負荷回路のキャパシタのそれぞれに前記基準電圧がサンプルされることを特徴とする共用キャパシタを用いたデルタ−シグマ変調器。
【請求項４】
請求項１または２に記載の共用キャパシタを用いたデルタ−シグマ変調器において、
量子化器からのディジタル・データが＋１、−１、０に相当する３値であり、前記基準電圧が相補的な２値の電圧レベルと該２値の中間レベルとの３値からなり、前記スイッチト・キャパシタ積分器のキャパシタは、前記量子化器のディジタル・データに対応する基準電圧に接続されるとともに、前記負荷回路が、前記第１のアナログ入力電圧と相補的な第２のアナログ入力電圧を前記第１のクロック・サイクルで前記別のキャパシタにサンプルし、ディジタル・データが＋１、−１の場合に、前記第２のクロック・サイクルで前記相補的な２値の電圧レベルを有する基準電圧を基準にして前記別のキャパシタにサンプルされた電荷を放電する第１の負荷回路と、前記中間レベルを前記第１のクロック・サイクルで他のキャパシタにサンプルし、ディジタル・データが０の場合に、前記第２のクロック・サイクルで前記相補的な２値の電圧レベルの一方の基準電圧を基準にして前記サンプルされた電荷を放電する第２の負荷回路を備えたことを特徴とする共用キャパシタを用いたデルタ−シグマ変調器。
【請求項５】
第１のアナログ入力電圧及び該第１のアナログ入力電圧と相補的な第２のアナログ入力電圧を第１のクロック・サイクルで第１及び第２のキャパシタにそれぞれサンプルし、続く第２のクロック・サイクルで、量子化器の２値のディジタル・データの一方の場合、第１の基準電圧を基準にして前記第１のキャパシタにサンプルされた電荷及び前記第１の基準電圧とは逆極性の第２の基準電圧を基準にして前記第２のキャパシタにサンプルされた電荷を放電することにより、前記第１のアナログ入力電圧と前記第１の基準電圧との差分に相当する電荷及び前記第２のアナログ入力電圧と前記第２の基準電圧との差分に相当する電荷を加算ノードを介して積分するスイッチト・キャパシタ回路および演算増幅器を有するスイッチト・キャパシタ積分器と、
前記第１及び第２のアナログ入力電圧を前記第１のクロック・サイクルで第３及び第４のキャパシタにそれぞれサンプルし、続く前記第２のクロック・サイクルで、前記第２の基準電圧を基準にして前記第３のキャパシタにサンプルされた電荷及び前記第１の基準電圧を基準にして前記第４のキャパシタにサンプルされた電荷を放電することにより、前記第１および第２のアナログ入力電圧に依存した電荷ローディングを打ち消すように構成された負荷回路と、
を備えたことを特徴とする共用キャパシタを用いたデルタ−シグマ変調器。
【請求項６】
請求項５に記載の共用キャパシタを用いたデルタ−シグマ変調器において、
前記負荷回路は、前記第２のクロック・サイクルで、前記第３のキャパシタの一端と前記第４のキャパシタの一端を短絡して、前記第２の基準電圧を基準にして前記第３のキャパシタにサンプルされた電荷及び前記第１の基準電圧を基準にして前記第４のキャパシタにサンプルされた電荷を放電することを特徴とする共用キャパシタを用いたデルタ−シグマ変調器。
【請求項７】
請求項５に記載の共用キャパシタを用いたデルタ−シグマ変調器において、
前記負荷回路は、前記第２のクロック・サイクルで、前記第３及び第４のキャパシタの一端をグランドに接続して、前記第２の基準電圧を基準にして前記第３のキャパシタにサンプルされた電荷及び前記第１の基準電圧を基準にして前記第４のキャパシタにサンプルされた電荷を放電することを特徴とする共用キャパシタを用いたデルタ−シグマ変調器。
【請求項８】
請求項５乃至７に記載の共用キャパシタを用いたデルタ−シグマ変調器において、
スイッチト・キャパシタ回路は、前記量子化器の２値のディジタル・データの中間のディジタル・データの場合、前記第２のクロック・サイクルで、前記第1及び第２の基準電圧の中間の電圧レベルを有する第３の基準電圧を基準にして前記第１のキャパシタにサンプルされた電荷及び前記第３の基準電圧を基準にして前記第２のキャパシタにサンプルされた電荷を放電することにより、前記第１のアナログ入力電圧と前記第３の基準電圧との差分に相当する電荷及び前記第２のアナログ入力電圧と前記第３の基準電圧との差分に相当する電荷を加算ノードを介して積分し、
前記第３の基準電圧を前記第１のクロック・サイクルで第５及び第６のキャパシタにそれぞれサンプルし、続く前記第２のクロック・サイクルで、前記中間のディジタル・データの場合、前記第１の基準電圧を基準にして前記第５のキャパシタにサンプルされた電荷及び前記第２の基準電圧の他方を基準にして前記第６のキャパシタにサンプルされた電荷を放電する第２の負荷回路と、
を備えたことを特徴とする共用キャパシタを用いたデルタ−シグマ変調器。
【請求項９】
請求項８に記載の共用キャパシタを用いたデルタ−シグマ変調器において、
前記負荷回路は、前記第２のクロック・サイクルで、前記第５のキャパシタの一端と前記第６のキャパシタの一端を短絡して、前記第２の基準電圧を基準にして前記第３のキャパシタにサンプルされた電荷及び前記第１の基準電圧を基準にして前記第４のキャパシタにサンプルされた電荷を放電することを特徴とする共用キャパシタを用いたデルタ−シグマ変調器。
【請求項１０】
請求項８に記載の共用キャパシタを用いたデルタ−シグマ変調器において、
前記負荷回路は、前記第２のクロック・サイクルで、前記第５及び第６のキャパシタの一端をグランドに接続して、前記第２の基準電圧を基準にして前記第３のキャパシタにサンプルされた電荷及び前記第１の基準電圧を基準にして前記第４のキャパシタにサンプルされた電荷を放電することを特徴とする共用キャパシタを用いたデルタ−シグマ変調器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタル・アナログ混在システムに関し、特に、入力部でアナログ入力信号とＤ／Ａ変換出力とを加算する共用キャパシタを有するデルタ−シグマ変調器に関する。
なお、本明細書の記述は本件出願の優先権の基礎たる米国特許出願第０８／６３０，４３６号（１９９６年４月１０日出願）の明細書の記載に基づくものであって、当該米国特許出願の番号を参照することによって当該米国特許出願の明細書の記載内容が本明細書の一部分を構成するものとする。
【０００２】
【従来の技術】
アナログ回路とディジタル回路の両方を同一モノリシック基板上に組み入れる集積回路は周知である。そのような集積回路としては、例えばディジタル信号とアナログ信号の両者間の変換を行う回路がある。アナログ信号からディジタル信号への変換を行う回路は、Ａ／Ｄ変換器と呼ばれる。一般的なＡ／Ｄ変換器はデルタ−シグマ変調器(delta-sigma modulator) をしばしば使用する。デルタ−シグマ変調器はアナログ入力信号をナイキスト・サンプル・レート(Nyquist sample rate) より大きいレートでオーバサンプルし、アナログ信号をディジタル・データへ変換する。
【０００３】
Ａ／Ｄ変換器内で使用されるデルタ−シグマ変調器は量子化雑音(quantization noise)の雑音スペクトルを操作する働きをするので、ディジタル・データに含まれる雑音電力の大部分は信号帯域幅外の高周波数域へ移動する。これを、ノイズ・シェーピング(noise shaping) と呼ぶ。ディジタル・データはディジタル・フィルタリングされ、この帯域外の量子化雑音を許容可能なレベルに減少させる。
【０００４】
Ａ／Ｄ変換器内で使用されるデルタ−シグマ変調器は、スイッチト・キャパシタ回路を含む。スイッチト・キャパシタ回路は、入力信号並びに基準電圧源をサンプルする働きをする。サンプリングは、周期的に１つ以上のキャパシタを入力電圧および／または基準電圧で充電することを含む。サンプリングはしばしば「電荷ローディング(charge loading)」と名付けられる。
【０００５】
電荷ローディングした後、スイッチト・キャパシタ回路は電荷を加算ノード(summing node)に放電する。一般的なデルタ−シグマ変調器のフロントエンドを例にとると、サンプルしたアナログ入力信号は、続く放電周期にサンプルした基準電圧と加算され、加算ノードから積分器へ送られる。積分器は、デルタ−シグマ変調器ループ内に含まれる場合、量子化雑音に対してハイパス効果を有している。このため、スイッチト・キャパシタ回路は積分器と組合わさった時、ノイズ・シェーピング・フィルタとして働く。
【０００６】
スイッチト・キャパシタ回路において、キャパシタに対してアナログ入力電圧および基準電圧が与える影響をより明確に理解するために、図１に示されるデルタ−シグマ変調器を例にとる。１０は、Ａ／Ｄ変換器内に用いられるデルタ−シグマ変調器を示し、本例のデルタ−シグマ変調器１０のさまざまな構成要素を説明することによって、デルタ−シグマ変調器に関連するデータ依存性ローディングの問題を理解することができる。
【０００７】
デルタ−シグマ変調器１０は、スイッチト・キャパシタ回路１２と、積分器(integrator)１４と、量子化器(quantizer) １６との３つの構成要素を含む。スイッチト・キャパシタ回路１２は、アナログ入力信号（Ｖin）および基準電圧（＋／−Vref）をサンプルする機能を有する。サンプルの後に、スイッチト・キャパシタ回路１２は、サンプルした電圧に依存する電荷を積分器１４に放電する。サンプルおよび放電は、クロック・サイクルφ１およびφ２により制御される。基準電圧源＋Vrefまたは−Vrefのいずれに対応した電荷を積分器１４に送るかは、１ビット・データ２０によって制御される。たとえば、１ビット・データ２０の論理低値は、Ｙ＝１のスイッチの閉（すなわち＋Vrefの選択）を引き起こす。逆に、Ｙ＝−１という論理値は、Ｙ＝−１のスイッチの閉を引き起こす。１ビット・データ２０の論理値が、＋Vrefまたは−Vrefのいずれが選択されてクロックφ２のときにＶinと加算されるかを決定する。したがって、キャパシタ２２および２４と、これらのスイッチは、１ビット・データ２０により制御される１ビットＤ／Ａ変換機能を実現する。
【０００８】
スイッチト・キャパシタ回路１２は、キャパシタＣs およびＣr を充電しかつ放電させる役割を果たす一方で、積分器１４は、放電された電荷をキャパシタＣi に積分する。この積分器の出力は、量子化器１６に送られる。量子化器１６は、１ビット・データ２０として示されるディジタル出力を生成する。
【０００９】
問題は、スイッチト・キャパシタ１２が積分器１４上に放電する時に起こる。放電した後にキャパシタＣr 上にすでにわずかでも１ビット・データに依存した電荷が存在していると、その電荷は、Vrefが次のクロック・サイクル中にサンプルされるときに、Vrefの負荷電荷に影響を及ぼす。たとえば、Ｙ＝１というデータ値は、キャパシタ２２の放電をφ２のクロック・サイクル中に引き起こす。しかし、キャパシタ２４については、Ｙ＝−１の値がＹ＝１と同時には生じないため、充電されたままとなっている。次のクロックφ１では、＋Vrefは、キャパシタ２２の電荷を再充電しなければならないが、一方−Vrefは、一切の追加の電荷も追加する必要がない。したがって、＋Vrefまたは−Vref電圧源からみた負荷は、ビット・データ２０に依存して変化する。この状態を、「データ依存ローディング(data dependent loading)」と呼ぶ。
【００１０】
２つの形態のデータ依存ローディングがある。１つの形態は上記に示されたように、＋Vrefおよび−Vref電圧源上の１ビット・データ等のディジタル・データに依存したローディングである。この形態のデータ依存ローディングは、本明細書ではディジタル・データ依存性として分類される。しかし、しばしばアナログ・データ依存性(analog data dependency)と呼ばれるもう１つの形態のデータ依存性がある。Vref上のアナログ・データ依存性は、アナログ入力電圧Ｖinの変化によって直接に引き起こされる。
【００１１】
図２に、＋Vrefまたは−Vref基準電圧源に関するアナログ・データ依存ローディングの問題が示されている。負荷回路２６は、クロックφ１でサンプルされている状態、すなわち電荷のローディングがキャパシタＣr に生じている状態を示すものである。キャパシタＣr 上の電荷がクロックφ２に完全に放電されない場合、図に示す負荷２８と等価となる。負荷２８は、抵抗成分３２を介した残存電荷からなる電流源３０としてモデル化される。抵抗成分３２は±Vrefを発生する基準電圧源の出力抵抗である。抵抗成分３２を介しての負荷電流源３０は、Vref電圧に電圧ドロップを引き起こす。したがって、Vref（実際値）＝Vref（理想値）−Ｒload×Ｉloadとなる。Ｒloadは、抵抗成分３２の抵抗値である。Ｉloadは、電流源３０の電流値である。Ｉloadは１ビット・データＹに（Ｙ＝１またはＹ＝−１のいずれにも）比例するため、VrefはＹに比例する。このように、従来のスイッチト・キャパシタ回路の１ビットＤ／Ａ変換器１２は、Vref上にデータに依存した電荷負荷を発生させ、このためにVrefのＹによる変調が起こる。
【００１２】
Vrefのデータ依存した変調を防ぐことは重要である。量子化雑音が存在する高周波域（すなわちｆs ／２：ｆs はサンプリング周波数）付近の交流（ＡＣ）成分によりVrefがわずかでも変調されると、デルタ−シグマ変調器１０によって、この量子化雑音が変調され再び通過帯域（すなわち直流（ＤＣ）付近）に戻されてしまう。たとえば、Ｖinがフルスケール電圧の範囲(peak-to-peak)の正確に中間にある場合には、１ビット・データＹのデューティ比(duty cycle)は５０％となり、ｆs ／２のクロックとほぼ等価となる。このことは、Vrefがｆs ／２の変調を受けることを意味する。Vref上のデータ依存性ローディングを最小化して、帯域内雑音の増加を防ぐことが重要である。Vref電圧源上で形成される交流成分の問題と、この交流成分が通過帯域スペクトル(passband spectrum) に与える影響とは、よく知られており、以下の論文に記述されている：S. Harris 著"How to Achieve Optimum Performance from Delta-Sigma A/D and D/A Converters （デルタ・シグマＡ／ＤおよびＤ／Ａ変換器の最適動作を達成する方法）" 、J. Audio Eng. Soc. Vol. 41、No. 10 (October 1993), pp. 782-790（ここで参照することにより本明細書の一部を構成する）。
【００１３】
データ依存ローディングおよびVref上の交流成分の問題を除去する試みがなされてきた。多くの研究者は、別の放電回路をスイッチト・キャパシタ回路内に用いた。図３に、このような回路が示されており、スイッチト・キャパシタ回路１２ａは、スイッチト・キャパシタ回路１２に放電スイッチ３６および３８を付け加えて図示されている。スイッチ３６および３８は、使用されていないキャパシタＣr 上の一切の電荷を放電する役割を果たす。より具体的には、スイッチ３６および３８は、積分器１４ａの加算ノード上に放電する際に選択されないキャパシタをグランドに放電させる。たとえば、Ｙ＝１の時キャパシタ２２ａ上の電荷が加算ノード(summing node)に放電される場合は、キャパシタ２４ａにサンプルされた−Vref電圧がグランドに放電される。Ｙ＝−１の時は逆の動作を行う。スイッチ３６および３８は、−Vrefおよび＋Vrefに対する電荷負荷を、Ｙ＝１またはＹ＝−１スイッチを選択するのに用いられる１ビット・データにかかわりなく一定にするのに有効であることがわかる。図３の技術は、よく知られており、米国特許第４，８５１，８４１号で説明されている（ここで参照することにより本明細書の一部を構成する）。
【００１４】
１ビット・データのデータ依存ローディングは、図３に示された構成によって除去されるが、スイッチト・キャパシタ回路１２ａでは、必要なスイッチが増加するという問題がある。放電スイッチ３６および３８をさらに付け加えることは、制御シーケンスを複雑にし、設計を困難にするだけである。したがって、図１および図３に示されたものより少ないスイッチとより少ないキャパシタとを有する、より単純なスイッチト・キャパシタ回路を用いることが望ましい。より単純な構成は、図４に関して示されている。
【００１５】
図４に、デルタ−シグマ変調器のスイッチト・キャパシタ積分器部分４０が示されており、この変調器には、改良されたスイッチト・キャパシタ回路１２ｂが用いられている。スイッチト・キャパシタ回路１２ｂは、スイッチト・キャパシタ回路１２や１２ａより少ないキャパシタで構成されている。より具体的には、スイッチト・キャパシタ回路１２ｂは、３個のキャパシタを用いることがなく、単一の「共用キャパシタ（シェアード・キャパシタ(shared capacitor)ともいう。）」ＣS を組み入れている。共用キャパシタＣS は、Ｖinをサンプルするだけでなく、さらに１ビット・データに応じて＋Vrefまたは−Vrefをサンプルするのにも共用される。すなわち、Ｖinをサンプルする役割と、１ビットＤ／Ａ変換機能を単一のキャパシタで実現している。単一の共用キャパシタを用いることで、集積回路上の容量エリア(capacitor area)が最小化されるだけでなく、さらに重要なこととして、アナログ入力信号Ｖinのサンプリングと１ビット・データにより選択される基準電圧源電圧＋／−Vrefとの間に積分した時の利得誤差(gain error)をなくすことができる。
【００１６】
【発明が解決しようとする課題】
経済性および性能の点から、共用キャパシタ構成を用いることが望ましい。しかし、データ依存性の問題は依然として残されている。たとえば、図４に示された構成を用いると、Ｙ＝−１の場合に、クロックφ２において共用キャパシタＣS に＋Vrefが供給する電荷は、Ｑ＝ＣS （Vref−Ｖin）である。しかし、Ｙ＝１の場合には、共用キャパシタＣS に＋Vrefが供給する電荷は、Ｑ＝０となる。
【００１７】
上記のように、データ依存性は、共用キャパシタを用いた構成でも存在する。図４に示された共用キャパシタ回路を用いることは望ましいがその一方で、このスイッチト・キャパシタ回路に改良を加えて、データ依存性の問題をなくさなければならない。したがって、新規な構成は、共用キャパシタの利点を有しながら欠点がないように工夫しなければならない。部分的な解決方法が図５に示されている。
【００１８】
図５は、改良されたスイッチト・キャパシタ回路１２ｃが、全差動型スイッチト・キャパシタ積分器４２のフロント・エンドとして接続されている図である。回路１２ｃは、回路１２ｂを全差動構成にしたもので、共有キャパシタの利点を有している。回路１２ｃは互いに逆極性の基準電圧源（すなわちVref+ およびVref- ）を用い、これらの基準電圧を特定の極性のアナログ入力電圧（すなわちＶin+ またはＶin- ）と選択的に組み合わせている。Vref+ およびVref- がＹの極性にかかわらず同容量Ｃs であるキャパシタ４４と４６のどちらかに必ず電荷を充電するため、この回路では、１ビット・データによるディジタル・データ依存性を除去することができる。
【００１９】
図５のスイッチト・キャパシタ回路では、ディジタル・データ依存性は取り除かれるが、アナログ・データ依存性は依然存在する。＋Vrefおよび−Vrefが供給する電荷は、Ｖinに依存するのみで、Ｙの値には依存しない。たとえば、Ｙ＝−１の場合は、＋Vrefによる共有キャパシタ４４上の電荷の供給は、Ｑ＝ＣS （Vref+   −  Ｖin+ ）である。Ｙ＝１の場合には、＋Vrefによる共有キャパシタ４６上の電荷の供給は、Ｑ＝ＣS （Vref+   −  Ｖin- ）である。Ｖin+ は、Ｖin- とは等しくないため、Ｖin依存性がなお問題となる。
【００２０】
全差動積分器を図５に示された構成で用いることによる利点は、Ribnerらの"A Third-Order Multi Stage Sigma-Delta Modulator With Reduced Sensitivity To Nonidealities（対非線形性感度を低下させた３次多段シグマ・デルタ変調器）" 、IEEE JR. of Solid-State Circuits、Vol. 26 、No. 12（December 1991 ）、pp. 1764-1774 に説明されている（ここで参照することにより本明細書の一部を構成する）。全差動信号、共有キャパシタおよび全差動積分器を用いることにより、かなりの部分のデータ依存性を解決することができる。しかし、このような構成では、アナログ・データ依存性の問題は解決されない。
【００２１】
【課題を解決するための手段】
上記の概説された問題は、スイッチト・キャパシタ回路の構成を改良することによって大部分解決される。このスイッチト・キャパシタ回路は、Ａ／Ｄ変換器内にデルタ−シグマ変調器の一部分として構成される。本明細書におけるデルタ−シグマ変調器は、アナログ入力信号を変換するのに用いられる。この改良されたスイッチト・キャパシタ回路の構成を、それと同様のスイッチト・キャパシタ負荷回路と組み合わせることによって、ディジタルおよびアナログ・データ依存性の問題は回避される。
【００２２】
ディジタルおよびアナログ・データ依存性のいずれもが、このデルタ−シグマ変調器を有する負荷回路を用いることによって実質的に取消される。この負荷回路は、基準電圧＋／−Vrefと入力電圧Ｖinとを受けるという点で、スイッチト・キャパシタ回路と類似して設計される。負荷回路は、スイッチト・キャパシタ回路によるデータ依存したローディングと、反対の極性のデータ依存性を有するローディングを発生させる。これによって、基準電圧＋／−Vrefのスイッチト・キャパシタ回路によるデータ依存性は、負荷回路による反極性のオフセット負荷により相殺される。
【００２３】
この負荷回路は、Vrefのローディングを、変調器がVref電源に対して確定する＋Ｖinまたは−Ｖinの値にかかわりなく、効果的かつ効率的に取消す。負荷回路は、デルタ−シグマ変調器から分離されるが、同じ＋／−Ｖinおよび＋／−Vref信号を、デルタ−シグマ変調器のスイッチト・キャパシタ回路をレプリカしたスイッチト・キャパシタ回路として受ける。本発明のデルタ−シグマ変調器は、共用キャパシタを全差動増幅器と共に用いることにより、性能および費用のいずれの面でも魅力的なものとなる。デルタ−シグマ変調器と同じモノリシック基板上に形成される負荷回路は、基準電圧Vrefおよびアナログ入力電圧Ｖinを受ける役割と、さらに重要なこととして、デルタ−シグマ変調器によって引き起こされる＋／−Vref電源上のデータ依存したローディングをキャンセルする役割とを果たすスイッチト・キャパシタ回路を備えている。
【００２４】
Ａ／Ｄ変換器内で、デルタ−シグマ変調器は、入力電圧および基準電圧を選択的にサンプルする共用キャパシタとして示されるスイッチト・キャパシタ回路を含む。共用キャパシタは、正極性のアナログ入力電圧（Ｖin+ ）を第１クロック・サイクルφ１中にサンプルするように接続される。この共用キャパシタは、第１のクロック・サイクルφ１に続く第２クロック・サイクルφ２中に＋Vrefと−Vrefのいずれをもデータ値Ｙに依存してサンプルする。負荷回路のキャパシタは、負極性のアナログ入力電圧（Ｖin- ）を第１クロック・サイクル中にサンプルするように接続される。この負荷回路は、第２クロック・サイクルφ２中に共用キャパシタと同極性の基準電圧源をサンプルする。
【００２５】
負荷回路は、スイッチト・キャパシタ回路が基準電圧に与える負荷とは反対の負荷を基準電圧に付加して、アナログ入力電圧が基準電圧に対して付加するデータ依存性を実質的に打ち消す。この負荷は、デルタ−シグマ変調器の共用キャパシタにより受けられるアナログ入力電圧と同じ大きさのかつ逆極性のものである。すなわち、負荷回路は、オフセット電圧を変調器の共用キャパシタで受けられるアナログ入力電圧に追随させる。いかなる場合も、負荷回路は、こうすることでアナログ入力電圧Ｖinの変化によって引き起こされる一切のデータ依存性負荷を実質的に打ち消す。
【００２６】
この負荷回路の結果として、基準電圧ローディングは、アナログ入力信号およびその変化に全く独立である。さらに、負荷回路は、共用キャパシタ上の電荷をＹ電圧データ値から独立させる。ある実施の形態においては、Ｄ／Ａ変換器に入力されるデータとして、２つの論理状態すなわち値Ｙ＝−１およびＹ＝１がある。他の実施の形態においては、Ｄ／Ａ変換器に入力されるデータとしては、３つの論理状態Ｙ＝−１、Ｙ＝１およびＹ＝０がある。
【００２７】
すなわち、請求項１記載の発明は、第１のアナログ入力電圧を第１のクロック・サイクルでキャパシタにサンプルし、続く第２のクロック・サイクルで基準電圧を基準にして前記キャパシタにサンプルされた電荷を放電することにより、前記第１のアナログ入力電圧と前記基準電圧との差分に相当する電荷を加算ノードを介して積分するスイッチト・キャパシタ回路および演算増幅器を有するスイッチト・キャパシタ積分器と、前記第１のアナログ入力電圧と相補的な第２のアナログ入力電圧を前記第１のクロック・サイクルで別のキャパシタにサンプルし、続く前記第２のクロック・サイクルで、前記基準電圧を基準にして前記別のキャパシタにサンプルされた電荷を放電することにより、前記第１および第２のアナログ入力電圧に依存した電荷ローディングを打ち消すように構成された負荷回路と、を備えたことを特徴とする共用キャパシタを用いたデルタ−シグマ変調器である。
【００２８】
請求項２記載の発明は、請求項１に記載の共用キャパシタを用いたデルタ−シグマ変調器において、前記負荷回路は、前記第２のクロック・サイクルで、前記別のキャパシタの一端をグランドに接続して、前記基準電圧を基準にして前記別のキャパシタにサンプルされた電荷を放電することを特徴とする共用キャパシタを用いたデルタ−シグマ変調器である。
【００２９】
請求項３記載の発明は、請求項１または２に記載の共用キャパシタを用いたデルタ−シグマ変調器において、前記基準電圧が２値以上の電圧レベルの複数の基準電圧源から供給され、量子化器からのディジタル・データに基づいて、前記スイッチト・キャパシタ積分器のキャパシタと前記負荷回路のキャパシタのそれぞれに前記基準電圧がサンプルされることを特徴とする共用キャパシタを用いたデルタ−シグマ変調器である。
【００３０】
請求項４記載の発明は、請求項１または２に記載の共用キャパシタを用いたデルタ−シグマ変調器において、量子化器からのディジタル・データが＋１、−１、０に相当する３値であり、前記基準電圧が相補的な２値の電圧レベルと該２値の中間レベルとの３値からなり、前記スイッチト・キャパシタ積分器のキャパシタは、前記量子化器のディジタル・データに対応する基準電圧に接続されるとともに、前記負荷回路が、前記第１のアナログ入力電圧と相補的な第２のアナログ入力電圧を前記第１のクロック・サイクルで前記別のキャパシタにサンプルし、ディジタル・データが＋１、−１の場合に、前記第２のクロック・サイクルで前記相補的な２値の電圧レベルを有する基準電圧を基準にして前記別のキャパシタにサンプルされた電荷を放電する第１の負荷回路と、前記中間レベルを前記第１のクロック・サイクルで他のキャパシタにサンプルし、ディジタル・データが０の場合に、前記第２のクロック・サイクルで前記相補的な２値の電圧レベルの一方の基準電圧を基準にして前記サンプルされた電荷を放電する第２の負荷回路を備えたことを特徴とする共用キャパシタを用いたデルタ−シグマ変調器である。
請求項５記載の発明は、第１のアナログ入力電圧及び該第１のアナログ入力電圧と相補的な第２のアナログ入力電圧を第１のクロック・サイクルで第１及び第２のキャパシタにそれぞれサンプルし、続く第２のクロック・サイクルで、量子化器の２値のディジタル・データの一方の場合、第１の基準電圧を基準にして前記第１のキャパシタにサンプルされた電荷及び前記第１の基準電圧とは逆極性の第２の基準電圧を基準にして前記第２のキャパシタにサンプルされた電荷を放電することにより、前記第１のアナログ入力電圧と前記第１の基準電圧との差分に相当する電荷及び前記第２のアナログ入力電圧と前記第２の基準電圧との差分に相当する電荷を加算ノードを介して積分するスイッチト・キャパシタ回路および演算増幅器を有するスイッチト・キャパシタ積分器と、前記第１及び第２のアナログ入力電圧を前記第１のクロック・サイクルで第３及び第４のキャパシタにそれぞれサンプルし、続く前記第２のクロック・サイクルで、前記第２の基準電圧を基準にして前記第３のキャパシタにサンプルされた電荷及び前記第１の基準電圧を基準にして前記第４のキャパシタにサンプルされた電荷を放電することにより、前記第１および第２のアナログ入力電圧に依存した電荷ローディングを打ち消すように構成された負荷回路と、
を備えたことを特徴とする共用キャパシタを用いたデルタ−シグマ変調器である。
請求項６記載の発明は、請求項５に記載の共用キャパシタを用いたデルタ−シグマ変調器において、前記負荷回路は、前記第２のクロック・サイクルで、前記第３のキャパシタの一端と前記第４のキャパシタの一端を短絡して、前記第２の基準電圧を基準にして前記第３のキャパシタにサンプルされた電荷及び前記第１の基準電圧を基準にして前記第４のキャパシタにサンプルされた電荷を放電することを特徴とする共用キャパシタを用いたデルタ−シグマ変調器である。
請求項７記載の発明は、請求項５に記載の共用キャパシタを用いたデルタ−シグマ変調器において、前記負荷回路は、前記第２のクロック・サイクルで、前記第３及び第４のキャパシタの一端をグランドに接続して、前記第２の基準電圧を基準にして前記第３のキャパシタにサンプルされた電荷及び前記第１の基準電圧を基準にして前記第４のキャパシタにサンプルされた電荷を放電することを特徴とする共用キャパシタを用いたデルタ−シグマ変調器である。
請求項８記載の発明は、請求項５乃至７に記載の共用キャパシタを用いたデルタ−シグマ変調器において、スイッチト・キャパシタ回路は、前記量子化器の２値のディジタル・データの中間のディジタル・データの場合、前記第２のクロック・サイクルで、前記第1及び第２の基準電圧の中間の電圧レベルを有する第３の基準電圧を基準にして前記第１のキャパシタにサンプルされた電荷及び前記第３の基準電圧を基準にして前記第２のキャパシタにサンプルされた電荷を放電することにより、前記第１のアナログ入力電圧と前記第３の基準電圧との差分に相当する電荷及び前記第２のアナログ入力電圧と前記第３の基準電圧との差分に相当する電荷を加算ノードを介して積分し、前記第３の基準電圧を前記第１のクロック・サイクルで第５及び第６のキャパシタにそれぞれサンプルし、続く前記第２のクロック・サイクルで、前記中間のディジタル・データの場合、前記第１の基準電圧を基準にして前記第５のキャパシタにサンプルされた電荷及び前記第２の基準電圧の他方を基準にして前記第６のキャパシタにサンプルされた電荷を放電する第２の負荷回路と、
を備えたことを特徴とする共用キャパシタを用いたデルタ−シグマ変調器である。
請求項９記載の発明は、請求項８に記載の共用キャパシタを用いたデルタ−シグマ変調器において、前記負荷回路は、前記第２のクロック・サイクルで、前記第５のキャパシタの一端と前記第６のキャパシタの一端を短絡して、前記第２の基準電圧を基準にして前記第３のキャパシタにサンプルされた電荷及び前記第１の基準電圧を基準にして前記第４のキャパシタにサンプルされた電荷を放電することを特徴とする共用キャパシタを用いたデルタ−シグマ変調器である。
請求項１０記載の発明は、請求項８に記載の共用キャパシタを用いたデルタ−シグマ変調器において、前記負荷回路は、前記第２のクロック・サイクルで、前記第５及び第６のキャパシタの一端をグランドに接続して、前記第２の基準電圧を基準にして前記第３のキャパシタにサンプルされた電荷及び前記第１の基準電圧を基準にして前記第４のキャパシタにサンプルされた電荷を放電することを特徴とする共用キャパシタを用いたデルタ−シグマ変調器である。
【００３１】
【発明の実施の形態】
本発明の目的および利点は以下の詳細な説明を読むことおよび添付図面への参照により明らかとなる。
【００３２】
図６〜図８は、本発明のデルタ−シグマ変調器のフロントエンドのさまざまな実施の形態が示されている。このフロントエンドは、スイッチト・キャパシタ積分器と負荷回路とを用いている。このスイッチト・キャパシタ積分器と負荷回路とを一緒に使用して、基準電圧に影響を与える一切のデータ依存性ローディングも打ち消されるようになっている。このため、負荷回路は、データ依存性の問題を取り消す役割を果たし、さらに具体的には基準電圧源上のデータ依存した交流成分を実質的に除去する役割を果たす。したがって、本発明の負荷回路を用いるデルタ−シグマ変調器は、データに依存する基準電圧の変調によって引き起こされる通過帯域内雑音増加の影響を受けにくいものとなる。
【００３３】
図６に、Ａ／Ｄ変換器の一部として用いられるデルタ−シグマ変調器６０が示されている。デルタ−シグマ変調器６０は、スイッチト・キャパシタ回路６２と、全差動積分器６４とを含む。変調器６０が、図１の量子化器と同様の量子化器等の数多くのその他の構成素子を含むことは知られている。簡潔のために、スイッチト・キャパシタ回路６２および全差動積分器６４だけを図示することで、本説明と直接関係のない事柄で不必要に混乱させることなしに、本発明の利点に関する十分な理解が得られる。
【００３４】
図６は、共用キャパシタＣs を参照符号６６および６８で図示しており、最小限の個数のキャパシタおよびスイッチを回路６２内に有する利点を示している。スイッチト・キャパシタ回路６２は、クロックφ１にサンプルされたアナログ入力Ｖin+ ／Ｖin- からＹデータの極性に応じてVref+ またはVref- を引算し、その差分電圧に比例した電荷をクロックφ２において、全差動積分器へ放電する。例えば、ディジタル・データ値Ｙ＝１の場合は、Vref+ がキャパシタ６８上の以前にサンプルされたＶin- から引算され、それと同じ時刻にVref- は共用キャパシタ６６上の以前にサンプルされたＶin+ から引算されるようにする。Vref+ およびVref- からキャパシタ６６および６８に、さまざまなデータ値Ｙ＝−１およびＹ＝１の間に付与される電荷を項目別に示すと、下記のとおりである：
【００３５】
【数１】
Ｙ＝−１の場合：
Vref+ から付与される電荷：
Ｑ66＝Ｃs （Vref+   −  Ｖin+ ）                    （式１）
Vref- から付与される電荷：
Ｑ68＝Ｃs （Vref-   −  Ｖin- ）                    （式２）
Ｙ＝１の場合：
Vref+ から付与される電荷：
Ｑ68＝Ｃs （Vref+   −  Ｖin- ）                    （式３）
Vref- から付与される電荷：
Ｑ66＝Ｃs （Vref-   −  Ｖin+ ）                    （式４）
デルタ−シグマ変調器６０のみに注目すると、式１および式３は、基準電圧Vref+ からキャパシタ６６または６８に付与される電荷を示しており、したがって基準電圧の電荷ローディングは、アナログ入力電圧Ｖinに依存する。同様に、式２および式４は、基準電圧Vref- に対する負荷がアナログ入力電圧Ｖin- に依存することを示す。
【００３６】
しかし、上記に示されたアナログ・データ依存性は、負荷回路７０を用いることにより補償される。負荷回路７０は、値がキャパシタＣs と等しい共用キャパシタＣsrを備えている。共用キャパシタＣsrは、参照符号７２および７４で示されている。したがって、負荷回路７０は、Ｙデータに対応した基準電圧の極性と短絡スイッチ７６とを除けば、スイッチト・キャパシタ回路６２と同一である。負荷回路７０の電荷は、スイッチト・キャパシタ回路６０の場合のように積分器には放電しないため、位相φ２で放電するパスを必要とする。これを行なう最も簡単な方法は、負荷回路７０内の正極および負極の各パス間に短絡スイッチ７６を配設することである。
【００３７】
負荷回路７０は、クロックφ１にサンプルされたアナログ入力信号Ｖｉｎ＋／Ｖｉｎ−からＹデータの極性に応じてＶｒｅｆ＋またはＶｒｅｆ−を引算し、その差分電圧に比例した電荷を、クロックφ２において負荷回路７０内の正極および負極の各パス間に配置された短絡スイッチ７６により各パスを短絡させることにより放電して、変調器６０が基準電圧源上に生成するデータ依存した電荷負荷と同じ大きさのかつ逆極性のオフセット電荷負荷を発生する。
例えば、ディジタル・データ値Ｙ＝１の場合は、Ｖｒｅｆ＋がキャパシタ７２上の以前にサンプルされたＶｉｎ＋から引算され、それと同じ時刻にＶｒｅｆ−がキャパシタ７４上の以前にサンプルされたＶｉｎ−から引算されるようにする。このとき、共通キャパシタ７２および７４は、下記の電荷をＶｒｅｆ＋およびＶｒｅｆ−に対して状態Ｙ＝−１およびＹ＝１の場合に以下の負荷電圧を発生する。
【００３８】
【数２】
Ｙ＝−１の：
Vref+ から付与される電荷：
Ｑ74＝Ｃsr（Vref+   −  Ｖin- ）                    （式５）
Vref- から付与される電荷：
Ｑ72＝Ｃsr（Vref-   −  Ｖin+ ）                    （式６）
Ｙ＝１の間：
Vref- から付与される電荷：
Ｑ74＝Ｃsr（Vref-   −  Ｖin- ）                    （式７）
Vref+ から付与される電荷：
Ｑ72＝Ｃsr（Vref+   −  Ｖin+ ）                    （式８）
共用キャパシタＣsrに関連する電荷ローディングは、式１と式５、式２と式６、式４と式７、式３と式８とを組み合わせて参照するとわかるように、逆極性のアナログ入力Ｖin+ とＶin- の絶対値が等しければ、キャパシタＣs のＶinに関連する電荷ローディングを相殺する。これらの式を組み合わせたものは、下記のように表される：
【００３９】
【数３】
Ｙ＝−１の間：
ＱTOTAL ＝Ｑ(66/74) ＝２Ｃs Vref+                     （式９）
ＱTOTAL ＝Ｑ(68/72) ＝２Ｃs Vref-                     （式１０）
Ｙ＝１の間：
ＱTOTAL ＝Ｑ(66/74) ＝２Ｃs Vref-                     （式１１）
ＱTOTAL ＝Ｑ(68/72) ＝２Ｃs Vref+                     （式１２）
Ｖinに関する項を含まないので、基準電圧源の電荷ローディングはアナログ入力に依存したアナログ・データ依存性を一切有しないことを意味する。つまり、アナログ入力電圧Ｖinの影響を基準電圧Vrefに与えないようにすることができる。したがって、このアナログ・データ依存性に起因する歪みなどの非線形性の影響をなくすことができる。
【００４０】
次に図７は、別の実施の形態のデルタ−シグマ変調器６０ａが提示されている。デルタ−シグマ変調器６０ａは、量子化器から出力される３つの論理値に応答するスイッチト・キャパシタ回路６２ａを備えている。これらの論理値は、Ｙ＝−１、Ｙ＝１およびＹ＝０として表される。論理値Ｙ＝０が加わることを除けば、変調器６０ａは変調器６０と同一である。この第３レベルであるＹ＝０の場合は、Vref+ とVref- との間の中間であるアナログ・レベルを生成するグランド電圧源Ｖｃｍに接続されている。スイッチト・キャパシタ回路６２ａの構成により、共用キャパシタを用いたアナログ入力サンプリングと３値のＤ／Ａ変換機能を実現している。図６の２値の量子化と同様に、この３値の場合でも、基準電圧源上のＶinのデータ依存性ローディングを除去するように補償することができる。このＶinによるアナログ・データ依存性は図６と同様の負荷回路で補償される。この負荷回路は図８中で負荷回路８０として示されている。
【００４１】
スイッチト・キャパシタ回路６２ａのように共用キャパシタを用いて３値のＤ／Ａ変換機能を実現した場合、１ビットのＤ／Ａ変換の場合と違って、図５のような全差動型回路構成を用いただけでは３値のデータによるディジタル・データ依存性は補償することができない。ディジタル・データＹが３値（＋１、−１、０）のうち中間値の“０”のとき、クロック２では共用キャパシタＣs はグランド電圧（Ｖｃｍ）に接続されるため、基準電圧Vref+ ／Vref- から電荷は一切供給されない。したがって、このままでは、Ｙが“＋１”または“−１”の場合と、“０”の場合とで基準電圧源の電荷ローディングの差が生じる。このような３値データのディジタル・データ依存性は図８の負荷回路８２の構成を回路６２ａと併せて用いれば除去することができる。
【００４２】
負荷回路８０および８２は、符号８４，８６，８８および９０で示される共用キャパシタを備えている。キャパシタ８４および８６は、等しい値を有しており、それぞれ図７に示された共用キャパシタ９２および９４と等価である。キャパシタ８８および９０は、それぞれキャパシタ９２および９４の２倍の大きさを有する。
【００４３】
負荷回路８０は、Vref+ 上のＶinのデータ依存性負荷をＹ＝−１およびＹ＝１の間に下記のように打ち消す機能を有する：
【００４４】
【数４】
0003683671.tif 000002
上記からわかるように、−Ｖin+ が−Ｖin- により取り消されるためスイッチト・キャパシタ回路６２ａ内および負荷回路８０内の共用キャパシタによる電荷ローディングは、Ｖinには依存しない。Ｙ＝０の場合、スイッチト・キャパシタ回路６２ａの共用キャパシタ９２および９４は、クロックφ２の間にも基準電圧源Vref+ またはVref- に接続されない。そのため、負荷のディジタル・データ依存性が発生するが、この依存性も下記式１５のように除去される。
【００４５】
【数５】
0003683671.tif 000003
Ｙ＝０の場合、負荷回路８０によるVrefの電圧ローディングはゼロとなる。負荷回路８２では、Vrefの電荷ローディングは、２Ｃsr（Vref+   −  Ｖｃｍ）となる。グランド電圧ＶｃｍはゼロなのでVrefによる負荷はＹ＝±１と同じとなりデータ依存性はなくなる。
【００４６】
各々の負荷回路７０、８０および８２には、それぞれスイッチ７６、７６ａおよび７６ｂが設けられる。スイッチ７６は、位相φ２でのキャパシタの放電パスとなる。これとは別に、両方のパスのキャパシタの右側を互いに接続する代わりに、２個の別々のスイッチを各々のパスに用いることもできる。これらの別々のスイッチは、関連する電荷をグランドにφ２の間に放電する。さらにまた、別の実施の形態では、全く同じ差動増幅器を用いる全差動積分器を、スイッチ７６を横切って接続することができる。
【００４７】
【発明の効果】
以上説明したように、本発明のデルタ・シグマ変調器は、変調器内の共用キャパシタへアナログ入力電圧と基準電圧を第１クロック・サイクルφ１中に受けることができる。負荷回路も、入力電圧および基準電圧を受ける。負荷回路は、スイッチト・キャパシタ回路が基準電圧に与える負荷とは反対の負荷を基準電圧に付加して、アナログ入力電圧が基準電圧に対して付加するデータ依存性を実質的に打ち消す。この負荷は、変調器の共用キャパシタにより受けられるアナログ入力電圧と同じ大きさのかつ逆極性のものである。すなわち、負荷回路は、オフセット電圧を変調器の共用キャパシタで受けられるアナログ入力電圧に追随させる。いかなる場合も、負荷回路は、こうすることでアナログ入力電圧の変化によって引き起こされる一切のデータ依存性負荷を実質的に打ち消すことができる。
【００４８】
この負荷回路の結果として、基準電圧ローディングは、アナログ入力信号およびその変化に全く独立することができる。さらに、負荷回路は、共用キャパシタ上の電荷をＹ電圧データ値から独立させることができる。
【図面の簡単な説明】
【図１】従来のスイッチト・キャパシタを有するデルタ−シグマ変調器の略図である。
【図２】基準電圧源の負荷として、スイッチト・キャパシタ回路をモデル化した図である。
【図３】従来の放電スイッチを備えたスイッチト・キャパシタ回路を有する変調器の略図である。
【図４】従来の共用キャパシタの構成を有するデルタ−シグマ変調器の略図である。
【図５】従来の全差動積分器に共用キャパシタを適用した変調器の略図である。
【図６】基準電圧およびアナログ入力電圧とを受けて、基準電圧源上のアナログ入力電圧のデータ依存ローディングを打ち消すように結合された本発明のスイッチト・キャパシタ積分器および負荷回路の略図である。
【図７】３つの論理値を受け入れるようにした本発明の他の実施の形態のデルタ−シグマ変調器の図である。
【図８】図７の変調器で用いられる負荷回路の略図である。
【符号の説明】
１０，４０，６０  デルタ−シグマ変調器
１２，６２  スイッチト・キャパシタ回路
１４，４２，６４  積分器
１６  量子化器
２０  ディジタル・データ
２２，２４  キャパシタ
２６，２８  負荷
３０  電流源
３２  抵抗成分
４４，４６，６６，６８，９２，９４  共用キャパシタＣs
７０，８０，８２  負荷回路
７２，７４，８４，８６  共用キャパシタＣsr
７６  短絡スイッチ
８８，９０  共用キャパシタ２Ｃsr
【図１】
0003683671.tif 000004
【図２】
0003683671.tif 000005
【図３】
0003683671.tif 000006
【図４】
0003683671.tif 000007
【図５】
0003683671.tif 000008
【図６】
0003683671.tif 000009
【図７】
0003683671.tif 000010
【図８】
0003683671.tif 000011