(57)【特許請求の範囲】
【請求項１】
互いに相補的であるべき信号が各々入力される第１および第２の入力端子に自身のそれぞれの制御端子が接続され、各々の第１の電流電極には共通に定電流源が接続されている、第１の導電型である第１および第２のトランジスタと、
前記第１の入力端子に自身の制御端子が接続され、第１の出力端子に自身の第１の電流電極が接続され、前記第２のトランジスタの第２の電流電極に自身の第２の電流電極が接続されている、前記第１の導電型とは異なる第２の導電型である第３のトランジスタとを備える、相補型電流源。
【請求項２】
請求項１に記載の相補型電流源であって、
自身の制御端子が前記第２の入力端子に接続され、自身の第１および第２の電流電極がそれぞれ第２の出力端子および前記第１のトランジスタの前記第２の電流電極に接続されている、前記第２の導電型である第４のトランジスタをさらに備える、相補型電流源。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ（Ｄ／Ａ）変換器などに用いられる相補型電流源に関する。
【０００２】
【従来の技術】
ディジタル信号をアナログ信号へと変換するＤ／Ａ変換器は、計測、制御、通信、映像等の民生用電子機器の分野等において不可欠な電子装置である。Ｄ／Ａ変換器の回路構成および動作の一例は以下のようである。
【０００３】
Ｄ／Ａ変換器には、ディジル入力のビット数に応じて相補型電流源が複数個用意され備えられる。例えぱ、ディジタル入力がＮビットであるときには、備えられる相補型電流源は２Ｎ−１個となる。ディジタル入力の値に応じた分だけの相補型電流源が動作し、これらの相補型電流源から集められた電流が所望の抵抗値を有する抵抗素子を流れる。ディジタル入力に応じたアナログ電圧はこのように得られる。以上の記載から理解されるように、相補型電流源は、Ｄ／Ａ変換器に関して重要なキーデバイスとなっている。
【０００４】
図１０および図１１は、従来技術に従う相補型電流源を示す回路図である。図１０は相補型電流源を３つのＰＭＯＳトランジスタを用いて構成した例を示す回路図であり、また、図１１は３つのＮＭＯＳトランジスタを用いて構成した例を示す回路図である。
【０００５】
図１０に示される相補型電流源は、自身のそれぞれのソース端子が互いに共通に接続されている、スイッチング用のＰＭＯＳトランジスタＭＰｌ，ＭＰ２と（以下、これらのソース端子はコモンソースとして参照される）、自身のドレイン端子がこのコモンソースに接続されている、定電流源用のＰＭＯＳトランジスタＭＰ３とから構成されている。また、図１１に示される相補型電流源は、図１０に示されるＰＭＯＳトランジスタＭＰｌ，ＭＰ２，ＭＰ３がそれぞれ、ＮＭＯＳトランジスタＭＮｌ，ＭＮ２，ＭＮ３に置き換えられている。以下、図１０に示される相補型電流源を用いて説明を行うが、同様のことが図１１に示される相補型電流源にも当てはまる。
【０００６】
ＰＭＯＳトランジスタＭＰ３のゲート端子には、ＰＭＯＳトランジスタＭＰ３が常に飽和領域で動作するようなバイアス電圧が印加されており、一定のドレイン電流がコモンソースへと流れるようになっている。ＰＭＯＳトランジスタＭＰ１，ＭＰ２のドレイン端子は出力端子Ｉｏｕｔ，Ｉｏｕｔ−にそれぞれ接続され、ＰＭＯＳトランジスタＭＰ３のソース端子は定電位端子ＶＤＤに接続されている。信号等の反転を示す“−”は、図中においては参照符号の上部に付されているが、明細書中においては参照符号の右肩部に付される。
【０００７】
ＰＭＯＳトランジスタＭＰｌ，ＭＰ２のゲート端子にそれぞれ接続されている入力端子Ｓ−，Ｓにはそれぞれ、ＰＭＯＳトランジスタＭＰｌ，ＭＰ２が交互にオン、オフするように、互いに相補的なスイッチング信号ＶＧ−，ＶＧが与えられる。所望のアナログ電圧を得ることは、図１２に示されるように、所望の抵抗値を有する抵抗素子を出力端子Ｉｏｕｔ（またはＩｏｕｔ−）に接続することによって可能となる。
【０００８】
【発明が解決しようとする課題】
相補型電流源には相補的なスイッチング信号ＶＧ，ＶＧ−が与えられるが、プロセスバラツキ等によって信号の遅延などが生じ、スイッチング動作は完全には相補とはならない。図１３（ａ）は、スイッチング信号ＶＧ，ＶＧ−を示す波形図である。スイッチング信号ＶＧ−は、完全に相補である場合については点線にて示され、完全には相補でない場合については実線にて示されている。
【０００９】
このようにスイッチング信号ＶＧ，ＶＧ−が完全には相補でないときには、図１３（ａ）に示されるスイッチング動作のさいに、瞬間的に比較的大きな電流が定電流源用のＰＭＯＳトランジスタＭＰ３からＰＭＯＳトランジスタＭＰ２を介して出力端子Ｉｏｕｔ−へと流れる。
【００１０】
さらに、ＭＯＳトランジスタに潜在的に存在するゲート・ドレイン容量に蓄積されていた電荷が瞬間的な電流として流れてしまう。図１０においては、一点鎖線にて、ＰＭＯＳトランジスタＭＰ１，ＭＰ２のそれぞれのゲート・ドレイン容量Ｃｐ１，Ｃｐ２が示されている。
【００１１】
以上の原因による、スイッチング動作のさいの瞬間的な電流は、出力側にスイッチングノイズとして伝搬する。このような過渡応答によって、出力端子Ｉｏｕｔにおいてオーバーシュートが生ずる（図１３（ｂ））。スイッチング信号ＶＧにスイッチング動作のさいにノイズがのる場合には、ゲート・ドレイン容量に蓄積される電荷がさらに大きなものとなるので、オーバーシュートは増大される。
【００１２】
このような従来の相補型電流源をＤ／Ａ変換器に用いた場合には、Ｄ／Ａ変換器の直線性が劣ることになり、回路の信頼性が低下するという問題点がある。
【００１３】
本発明は以上の問題点に鑑み、信頼性の高い相補型電流源を提供することをを目的とする。
【００１４】
【課題を解決するための手段】
請求項１に記載の相補型電流源は、互いに相補的であるべき信号が各々入力される第１および第２の入力端子に自身のそれぞれの制御端子が接続され、各々の第１の電流電極には共通に定電流源が接続されている、第１の導電型である第１および第２のトランジスタと、前記第１の入力端子に自身の制御端子が接続され、第１の出力端子に自身の第１の電流電極が接続され、前記第２のトランジスタの第２の電流電極に自身の第２の電流電極が接続されている、前記第１の導電型とは異なる第２の導電型である第３のトランジスタとを備える。
【００１５】
請求項２に記載の相補型電流源は、請求項１に記載の相補型電流源であって、自身の制御端子が前記第２の入力端子に接続され、自身の第１および第２の電流電極がそれぞれ第２の出力端子および前記第１のトランジスタの前記第２の電流電極に接続されている、前記第２の導電型である第４のトランジスタをさらに備える。
【００１６】
【発明の実施の形態】
実施の形態１．
本実施の形態においては、スイッチング用のＭＯＳトランジスタと出力端子との間に、スイッチング用のＭＯＳトランジスタとは導電型の異なるＭＯＳトランジスタをクロスカップルに配置する構成をとる。このような構成によって、スイッチング用のＭＯＳトランジスタの寄生容量に蓄積された電荷をクロスカップルに配置されたＭＯＳトランジスタの寄生容量によって吸収させることが可能となる。さらに、スイッチング動作のさいに瞬間的に流れる電流の大きさを小さくすることが可能となる。以下、従来技術と同一の構成、構造には同一の参照符号を付す。
【００１７】
図１は、本実施の形態に従う相補型電流源の構造を例示する回路図である。同図に示されるように、この相補型電流源は、図１０に示される従来の相補型電流源にＮＭＯＳトランジスタＭＮ４，ＭＮ５が付加されたものである。以下、その構成について詳細に説明を行う。
【００１８】
図１に示される相補型電流源は、スイッチング用のＰＭＯＳトランジスタＭＰｌ，ＭＰ２と、定電流源用のＰＭＯＳトランジスタＭＰ３とから構成されている。ＰＭＯＳトランジスタのそれぞれのソース端子は互いに共通に接続されており、コモンソースＸとして以下に参照される。ＰＭＯＳトランジスタＭＰ３のドレイン端子はコモンソースＸに接続されている。
【００１９】
ＰＭＯＳトランジスタＭＰ１，ＭＰ２のドレイン端子はそれぞれ、ＮＭＯＳトランジスタＭＮ５，ＭＮ４を介して出力端子Ｉｏｕｔ−，Ｉｏｕｔに接続されている。詳しくは、ＮＭＯＳトランジスタＭＮ５のドレイン端子およびソース端子はそれぞれ、ＰＭＯＳトランジスタＭＰ１のドレイン端子および出力端子Ｉｏｕｔ−に接続されている。同様に、ＮＭＯＳトランジスタＭＮ４のドレイン端子およびソース端子はそれぞれ、ＰＭＯＳトランジスタＭＰ２のドレイン端子および出力端子Ｉｏｕｔに接続されている。ＮＭＯＳトランジスタＭＮ４，ＭＮ５のそれぞれのゲート端子には入力端子Ｓ−，Ｓがそれぞれ接続されている。すなわち、ＮＭＯＳトランジスタＭＮ４，ＭＮ５はＰＭＯＳトランジスタＭＰ２，ＭＰ１、出力端子Ｉｏｕｔ，Ｉｏｕｔ−および入力端子Ｓ−，Ｓに関して互いに対称に、クロスカップルに接続されている。
【００２０】
ソース端子が定電位端子ＶＤＤに接続されているＰＭＯＳトランジスタＭＰ３のゲート端子には、ＰＭＯＳトランジスタＭＰ３が常に飽和領域で動作するようなバイアス電圧Ｂｉａｓが印加されており、一定のドレイン電流がコモンソースＸへと流れ、ＰＭＯＳトランジスタＭＰ３は定電流源として機能する。
【００２１】
ＰＭＯＳトランジスタＭＰｌ，ＭＰ２のゲート端子にそれぞれ接続されている入力端子Ｓ−，Ｓにはそれぞれ、ＰＭＯＳトランジスタＭＰｌ，ＭＰ２が交互にオン、オフするように、互いに相補的なスイッチング信号ＶＧ−，ＶＧが与えられる。これにともない、入力端子Ｓ−，Ｓにそれぞれのゲート端子が接続されているＮＭＯＳトランジスタＭＮ４，ＭＮ５も互いに相補的にオン、オフする。所望のアナログ電圧を得ることは、図２に示されるように、出力端子Ｉｏｕｔまたは出力端子Ｉｏｕｔ−と接地電位端子ＧＮＤとを、所望の抵抗値を有する抵抗素子Ｒを介して接続することによって可能となる。
【００２２】
図３に示される相補型電流源は、図１に示されるＰＭＯＳトランジスタＭＰｌ，ＭＰ２，ＭＰ３およびＮＭＯＳトランジスタＭＮ４，ＭＮ５がそれぞれ、ＮＭＯＳトランジスタＭＮｌ，ＭＮ２，ＭＮ３およびＰＭＯＳトランジスタＭＰ４，ＭＰ５に置き換えられたものであり、接続の状態も同様である。以下、図１に示される相補型電流源を用いて説明を行うが、同様のことが図３に示される相補型電流源にも当てはまる。
【００２３】
次に、回路動作について説明を行う。図１において一点鎖線にて示される、ＰＭＯＳトランジスタＭＰ２の寄生容量であるゲート・ドレイン容量Ｃｐ２に蓄積されていた電荷は、ＰＭＯＳトランジスタＭＰ２にクロスカップルに接続されたＮＭＯＳトランジスタＭＮ４の寄生容量であるゲート・ドレイン容量Ｃｎ４によってスイッチング動作のさいに吸収される。すなわち、ゲート・ドレイン容量Ｃｐ２から発せられたスイッチングノイズは出力端子Ｉｏｕｔには伝わらず、オーバーシュートが低減される。スイッチングノイズの影響が少なくなるため、従来よりも安定な出力が本発明の相補型電流源において得られる。
【００２４】
図示を省略しているが、ＰＭＯＳトランジスタＭＰ１のゲート・ドレイン容量およびこれにクロスカップルに接続されたＮＭＯＳトランジスタＭＮ５のゲート・ドレイン容量に関しても、同様の効果が得られる。
【００２５】
互いに対となる、スイッチング用のＭＯＳトランジスタとクロスカップル用のトランジスタとのそれぞれのゲート・ドレイン容量の大きさが等しいとき、オーバーシュートは最も小さくなる。従って、ゲート・ドレイン容量の大きさが等しくなるようにクロスカップル用のトランジスタを設計することが望ましい。
【００２６】
上述の接続の構成によって、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ５とが組となり、同時にオン、オフする。ＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ４についても同様である。
【００２７】
従って、スイッチング信号ＶＧ，ＶＧ−が配線遅延等によるタイミングのズレによって完全には相補とならない場合にも、定電位端子ＶＤＤと出力端子Ｉｏｕｔ，Ｉｏｕｔ−との間を同時に貫通電流が流れない。これは、例えばスイッチング信号ＶＧ，ＶＧ−がともに“０”である場合、ＰＭＯＳトランジスタＭＰ１，ＭＰ２は同時にオンしていても、ＮＭＯＳトランジスタＭＮ４，ＭＮ５は同時にオフしているためである。スイッチング信号ＶＧ，ＶＧ−がともに“１”である場合にも、ＰＭＯＳトランジスタＭＰ１，ＭＰ２は同時にオフしているため、貫通電流は出力端子Ｉｏｕｔ，Ｉｏｕｔ−を同時に流れない。
【００２８】
一方、図１０に示される相補型電流源においては、ＮＭＯＳトランジスタＭＮ４，ＭＮ５が備えられていないため、出力端子Ｉｏｕｔ，Ｉｏｕｔ−を貫通電流が同時に流れる場合が生ずる。また、ＰＭＯＳトランジスタＭＰ１，ＭＰ２に対してクロスカップルに備えられるトランジスタとしてＰＭＯＳトランジスタを用いる場合には、スイッチング信号ＶＧ，ＶＧ−が“０”であるとき、これら全てのＰＭＯＳトランジスタがオンするので、出力端子Ｉｏｕｔ，Ｉｏｕｔ−を貫通電流が同時に流れる。
【００２９】
ここで、本実施の形態の相補型電流源の効果を説明するために、スイッチング動作以前からオンしているスイッチング用のトランジスタと、スイッチング動作のさいに新たにオンしたスイッチング用のトランジスタとを貫通電流が流れる場合を考える。新たにトランジスタがオンする場合には、瞬間的に大きな電流（瞬時電流）が定電流源用のトランジスタを流れる。定電流源用のトランジスタはオンしている２つのトランジスタに電流を与えるので、１つのトランジスタに電流を与える場合よりも瞬時電流は大きくなる。
【００３０】
しかし、本実施の形態の相補型電流源においては、スイッチング用のトランジスタと、これに関してクロスカップルに備えられるトランジスタとの導電型を異ならせ、貫通電流が２つの出力端子を同時に流れないようにしている。従って、瞬時電流が抑制され、相補型電流源の回路動作が安定する。さらに、貫通電流が抑制されることによって、消費電力が抑えられる。
【００３１】
本実施の形態の相補型電流源の回路動作を回路シミュレーションによって検証した。図４および図５はそれぞれ、回路シミュレーションの対象たる、本実施の形態および従来の相補型電流源を例示する回路図である。図４に示される相補型電流源は図１に示される相補型電流源に相当し、図５に示される相補型電流源は図１０に示される相補型電流源に相当する。図６は、図４および図５に関する回路シミュレーションの結果を例示する波形図である。縦軸には電圧、横軸には時間がとられており、それぞれ単位は［Ｖ］，［ｓ］である。
【００３２】
図４および図５に示される文字群のそれぞれの頭の文字に関しては、“ｐ”がＰＭＯＳトランジスタ、“ｎ”がＮＭＯＳトランジスタを表す。“ｗ”はゲート幅を、“ｌ”はゲート長をそれぞれ表し、これらの後に負荷されている数字がこれらの値の大きさの比を示している。
【００３３】
図４および図５にそれぞれ示される出力Ｖｏｕｔ２，Ｖｏｕｔｌはそれぞれ、図６においては実線および点線にて示されている。図６を参照すれば明らかなように、スイッチング動作時の出力電圧のオーバーシュートは本実施の形態の相補型電流源のほうが従来のものよりも低減されていることが理解される。
【００３４】
上述の説明においては、出力端子Ｉｏｕｔ，Ｉｏｕｔ−双方における出力電圧のオーバーシュートを改善するために、ＮＭＯＳトランジスタＭＮ４，ＭＮ５が付加されている例が用いられた。しかし、ＮＭＯＳトランジスタＭＮ４，ＭＮ５を揃って付加しなければならないわけではない。図７は、ＮＭＯＳトランジスタＭＮ４のみが付加された相補型電流源を例示する回路図である。ＮＭＯＳトランジスタＭＮ４によって出力端子Ｉｏｕｔの与える出力電圧に対してのみ改善を行う場合も、本発明に含まれる。
【００３５】
本実施の形態の相補型電流源においては、スイッチング用のＭＯＳトランジスタと出力端子との間にスイッチング用のＭＯＳトランジスタとは導電型の異なるＭＯＳトランジスタをクロスカップルに配置することによって、スイッチング時の出力電圧のオーバーシュートを低減することが可能となる。これによって、相補型電流源の動作が安定し、信頼性が向上される。
【００３６】
実施の形態２．
以下、既に説明の行われたものと同一の構成、構造には同一の参照符号を付し、説明は省略する。本実施の形態においては、Ｄ／Ａ変換器に実施の形態１の相補型電流源が備えられる。
【００３７】
図８は、本実施の形態に従うＤ／Ａ変換器の構造を例示する回路図である。同図に示されるＤ／Ａ変換器は、自身に備えられているセルＣが有する従来の相補型電流源が実施の形態１の相補型電流源に置き換えられたものであり、その他の構成は従来どおりである。本実施の形態において例として用いられるＤ／Ａ変換器は、上位の桁から順にビットＢ８〜Ｂ１によって与えられる８ビットのディジタル入力をアナログ出力に変換する。
【００３８】
ビットＢ８〜Ｂ１は、ビットＢ８〜Ｂ６（第１の組として以下に参照する）と、ビットＢ５〜Ｂ３（第２の組として以下に参照する）と、ビットＢ２，Ｂ１（第３の組として以下に参照する）とに組分けされている。デコーダ回路Ｄ１，Ｄ２およびラッチ回路Ｌ１，Ｌ２が、第１および第２の組それぞれに対して設けられている。デコーダ回路Ｄ１，Ｄ２は、複合ゲート群によって構成される。第３の組に対しては、重み付き電流源Ｓおよびラッチ回路Ｌ３が設けられている。
【００３９】
図９に例示されるセルＣは、第１および第２の組のデコード出力の配列方向をそれぞれ行方向および列方向として、行列状に配置されている。セルＣの個数は、第１の組のビットＢ８〜Ｂ６によって与えられるビット数を２のべき数とする数（２３）と、第２の組のビットＢ５〜Ｂ３によって与えられるビット数を２のべき数とする数（２３）との積から“１”が引かれたものである。
【００４０】
セルＣは、ラッチ回路Ｌ１，Ｌ２からのそれぞれの出力を入力されるＯＲゲートと、このＯＲゲートの出力とラッチ回路Ｌ１からの出力とを入力されるＮＡＮＤゲートとを含んで構成されている。ＮＡＮＤゲートからの出力は２つに分岐され、一方は実施の形態１の相補型電流源ＣＳの入力端子Ｓに、他方はインバータを介して入力端子Ｓ−に与えられる。相補型電流源ＣＳの出力端子Ｉｏｕｔはアナログ出力のための電流を与え、他方の出力端子Ｉｏｕｔ−は接地されている。
【００４１】
重み付き電流源Ｓは、それぞれビットＢ１，Ｂ２に対応する電流源部Ｓ１，Ｓ２から構成されている。電流源部Ｓ１の電流源としての能力のサイズを“１”とすると、電流源部Ｓ２のサイズは“２”となる。また、セルＣに備えられる相補型電流源のサイズは“４”である。
【００４２】
図８に示されるＤ／Ａ変換器の回路動作について簡単に説明を行う。ディジタル入力のうち、ビットＢ８〜Ｂ６の値に応じたデコーダ回路Ｄ１の行方向の出力と、ビットＢ５〜Ｂ３の値に応じたデコーダ回路Ｄ２の列方向の出力とがラッチ回路Ｌ１，Ｌ２にラッチされてセルＣに入力され、これに備えられた相補型電流源ＣＳが動作する。ビットＢ２，Ｂ１の値に応じて、電流源部Ｓ２，Ｓ１が動作し、重みつき電流源Ｓの出力として電流が与えられる。
【００４３】
ビットＢ８〜Ｂ１によって表されるディジタル入力は、Ｄ／Ａ変換器の出力端子ＯＵＴへと集められた、図９に示されるセルＣの相補型電流源ＣＳおよび図８に示される重みつき電流源Ｓからの電流によってアナログ出力へと変換される。
【００４４】
図９に示されるように、相補型電流源の入力端子Ｓには何も介さずに、入力端子Ｓ−にはインバータを介してＮＡＮＤゲートからの出力が与えられる場合には、図１３（ａ）の実線に示されるように、相補型電流源への２つの入力は完全には相補とはならない。しかし、本発明の相補型電流源を用いる場合には、完全には相補ではない入力によって引き起こされるオーバーシュートが低減される。これによって、Ｄ／Ａ変換器の直線性が向上され、安定性および信頼性が高まる。
【００４５】
【発明の効果】
請求項１に記載の構成によれば、第１および第２の入力端子に入力される信号が切り替えられて反転されるさいに、第２のトランジスタの寄生容量に蓄積されていた電荷による電流を、第３のトランジスタの寄生容量によって吸収することが可能となる。この構成によって、信号が完全には相補ではない場合にスイッチングノイズが発生することが防止され、第１の出力端子におけるオーバーシュートが低減される。従って、信頼性の高い相補型電流源が得られる。
【００４６】
また、請求項１に記載の構成をＤ／Ａ変換器に用いた場合には、Ｄ／Ａ変換器の直線性が向上される。
【００４７】
さらに、信号が完全には相補ではない場合において第１および第２のトランジスタが同時にオンしているときには、第１および第２のトランジスタとは導電型が異なる第３のトランジスタはオフしている。このとき、定電流源と第１の出力端子とは第３のトランジスタによって遮断されているので、定電流源と第１および第２の出力端子との間を貫通電流が同時に流れることはない。これによって、瞬時電流を抑制する事が可能となり、相補型電流源の信頼性が高まる。さらに、無駄な消費電力が抑えられる。
【００４８】
請求項２に記載の構成によれば、請求項１に記載の構成による効果に加え、第１のトランジスタに蓄積されていた電荷を第３のトランジスタの寄生容量によって吸収し、第２の出力端子におけるオーバーシュートを低減することが可能となる。これによって、さらに安定した相補型電流源が得られる。
【図面の簡単な説明】
【図１】実施の形態１の相補型電流源の構成の一例の第１の例を示す回路図である。
【図２】図１に示される相補型電流源が使用されるさいの構成の一例を示す回路図である。
【図３】実施の形態１の相補型電流源の構成の他例を示す回路図である。
【図４】回路シミュレーションに用いられた、実施の形態１の相補型電流源のモデルの一例を示す回路図である。
【図５】回路シミュレーションに用いられた、従来の相補型電流源のモデルの一例を示す回路図である。
【図６】回路シミュレーションの結果の一例を示す波形図である。
【図７】実施の形態１の相補型電流源の構成の一例の第２の例を示す回路図である。
【図８】実施の形態２のＤ／Ａ変換器の構成の一例を示す回路図である。
【図９】図８に示される構成の一部の構成を例示する回路図である。
【図１０】従来の相補型電流源を示す回路図である。
【図１１】従来の相補型電流源を示す回路図である。
【図１２】従来の相補型電流源を示す回路図である。
【図１３】相補型電流源の（ａ）入力信号および（ｂ）出力信号を示す波形図である。
【符号の説明】
Ｃｎ１，Ｃｎ４，Ｃｐ２，Ｃｐ５  ゲート・ドレイン容量、ＧＮＤ  接地電位端子、Ｉｏｕｔ，Ｉｏｕｔ−  出力端子、ＭＮ１〜ＭＮ５  ＮＭＯＳトランジスタ、ＭＰ１〜ＭＰ５  ＰＭＯＳトランジスタ、Ｓ，Ｓ−  入力端子、ＶＤＤ  定電位端子、ＶＧ，ＶＧ−  スイッチング信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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