(57)【特許請求の範囲】
【請求項１】
画像信号をライン毎に複数画素ずつパラレルに入力する入力手段と、
前記入力手段から入力された画像信号を、複数ライン、パラレルな画像信号に変換して出力する変換手段と、
前記変換手段からパラレルに出力される複数ラインの画像信号の夫々に対して画像処理を施す処理手段とを有することを特徴とする画像信号処理装置。
【請求項２】
前記処理手段は、複数ラインの画像信号の夫々に対して、並行して同一の画像処理を施すことを特徴とする請求項１に記載の画像信号処理装置。
【請求項３】
前記処理手段は、複数ラインの画像信号をそれぞれ遅延して画像マトリクスを形成し、マトリクス演算を行うことを特徴とする請求項１に記載の画像信号処理装置。
【請求項４】
画像信号をライン毎に複数画素ずつパラレルに入力する入力手段と、
前記入力手段から入力された画像信号を、複数ライン、パラレルな画像信号に変換して出力する変換手段と、
前記変換手段からパラレルに出力される複数ラインの画像信号の夫々を遅延する複数の遅延手段と、
前記複数の遅延手段により遅延された複数ラインの画像信号に対してマトリクス画像処理を行う処理手段とを有することを特徴とする画像信号処理装置。
【請求項５】
前記処理手段は、前記複数の遅延手段により夫々遅延された複数ラインの画像信号に対して同一のマトリクス画像処理を並行して行うことを特徴とする請求項４に記載の画像信号処理装置。
【請求項６】
前記複数の遅延手段は、複数の画像マトリクスを形成することを特徴とする請求項４に記載の画像信号処理装置。
【請求項７】
画像信号をライン毎に複数画素ずつパラレルに入力する入力ステップと、
前記入力ステップで入力された画像信号を、複数ライン、パラレルな画像信号に変換して出力する変換ステップと、
前記変換ステップからパラレルに出力される複数ラインの画像信号の夫々に対して画像処理を施す処理ステップとを有することを特徴とする画像信号処理方法。
【請求項８】
前記処理ステップにおいて、複数ラインの画像信号の夫々に対して、並行して同一の画像処理を施すことを特徴とする請求項７に記載の画像信号処理方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、複写機やファクシミリ装置等において、画像信号に対してフィルタ処理等の画像処理を行う画像信号処理装置及び方法に関する。
【０００２】
【従来の技術】
複写機、ファクシミリ装置等の一般的なデジタル画像処理装置には、エッジ強調やスムージング処理に用いられるデジタルフィルター等のマトリクス処理を行う部分が複数存在する。この画像信号に対するマトリクス処理を図１０を用いて説明する。ここでは９×９の正方形のマトリクスを用いる例を説明する。また、画像信号は基本的にライン単位のラスタースキャン方式で転送される。
【０００３】
図において、６０１を現在転送されているライン（ｌｉｎｅ  Ｎ＋４）とする。６０２は夫々１ライン分の画像信号を遅延させるラインバッファ８本を示す。また、６０３は各ライン当り８個のフリップフロップを示す。１ライン前のｌｉｎｅ  Ｎ＋３がラインバッファ６０２によって１ライン遅延して、ｌｉｎｅ  Ｎ＋４の画像信号と同時に主走査方向遅延用のフリップフロップ６０３に入力される。同様にｌｉｎｅ  Ｎ＋２、ｌｉｎｅ  Ｎ＋１、ｌｉｎｅ  Ｎ、ｌｉｎｅ  Ｎ−１、ｌｉｎｅ  Ｎ−２、ｌｉｎｅ  Ｎ−３、ｌｉｎｅ  Ｎ−４は夫々ラインバッファ６０２によって１ラインづつ遅延させられることにより、ｌｉｎｅ  Ｎ＋４に同期して主走査方向遅延用のフリップフロップ６０３に入力される。この様にして９×９のマトリクスを構成する副走査方向に連続した９ラインを作り出す。
【０００４】
また、前述の９ラインの画像信号は、各ラインに８個設けられた主走査方向遅延用のフリップフロップ６０３により１画素づつ遅延される。従って、フリップフロップ６０３による遅延前の１画素と遅延後の８画素を使うことにより、９×９のマトリクスを構成する主走査方向に連続した９画素を作り出す。９×９の画素は夫々演算回路６０４に入力され、所定の演算を行った後、ｌｉｎｅ  Ｎの画像信号６０５として出力される。
【０００５】
以上の説明はごく一般的なデジタル画像処理装置におけるマトリクス画像処理部についてのものであるが、最近のデジタル画像処理装置は処理能力向上化と高解像度化の相乗効果で画像信号の高速転送が不可欠になってきている。この高速化を実現する場合、前記説明のマトリクス画像処理の構成では回路スピードが追いつかなくなりつつある。そこで、低速のマトリクス画像処理部を用いて、画像信号の高速転送を実現する必要が生じる。
【０００６】
そのために、画素順次でシリアルに高速転送される画像信号をパラレルに並べ替え転送速度を下げる手法が考えられる。例えば画素単位でパラレル処理を行う画素パラレル処理では、２画素づつにパラレル処理を行えば転送速度は２分の１に、３画素づつ行えば転送速度は３分の１になる。またそれ以外にも、１ラインの画像信号をライン方向に複数に分割しパラレル処理を行うライン分割パラレル処理なども考えられる。
【０００７】
この様なパラレル処理を用いると、比較的低速な画像処理をパラレルに行うことにより、結果として、高速な画像処理を行ったことになり、従って、画像信号の高速転送にも対処することが可能となる。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記パラレル処理によってマトリクスを用いた画像処理を行う場合の回路構成は非常に複雑になる。その構成を図１１に示す。ここでは、転送速度を４分の１に落とすために４画素毎にパラレル処理を行った例について説明する。
【０００９】
図１０と同様に入力画像ラインは７０１のｌｉｎｅ  Ｎ＋４であり、前処理によってシリアル／パラレル変換されたｌｉｎｅ  Ｎ＋４中のｎ、ｎ＋１、ｎ＋２、ｎ＋３という主走査方向に連続した４画素が同時にパラレル入力されることになる。ここで前記と同様の９×９マトリクス処理をパラレル入力される４画素に行うためには、副走査方向の９ラインを作り出すためのラインバッファ７０２が３２個必要になる。従って、図１０の例に比べてラインバッファの個数は４倍になる。
【００１０】
尚、１ラインを４つに分割するために各ラインバッファ７０２の必要容量は４分の１でよいために、トータルのバッファ容量は図１０と同じである。しかし、通常のラインバッファのラインナップはその容量に対応したものは希で、結果的にはラインバッファ部のかなりのコストアップにつながる。
【００１１】
また、マトリクス画像処理部１０５でラインバッファ７０２を含まない部分、つまりフリップフロップ部７０３、演算回路７０４の部分はＡＳＩＣとして１チップ化されるのが一般的である。１チップ化を考えると、この画素パラレル処理では入力信号の端子数に大きな問題がある。つまり、１入力あたり８ビットの画像信号であるとすると、ＡＳＩＣの入力端子数は、
９ライン×４画素パラレル×８ビット＝２８８入力端子数
となり、ＡＳＩＣ化は非常に困難なものとなる。この様に、画素パラレル処理での問題は、ラインバッファ部のコストアップとＡＳＩＣ化に限界があるという２つが挙げられる。
【００１２】
【課題を解決するための手段】
本発明は以上の点に鑑みてなされたもので、マトリクス演算等の複雑な画像処理を、簡易な構成で、高速に実行可能とすることを目的とする。
【００１３】
また、本発明は、ライン毎に入力される画像信号に対する画像処理を簡易な構成で、高速に実行可能とすることを目的とする。
【００１４】
また、本発明は、デジタル複写機やファクシミリ装置等において、高速な画像処理を可能とすることを目的とする。
【００１５】
即ち、本発明は、画像信号をライン毎に複数画素ずつパラレルに入力する入力手段と、前記入力手段から入力された画像信号を、複数ライン、パラレルな画像信号に変換して出力する変換手段と、前記変換手段からパラレルに出力される複数ラインの画像信号の夫々に対して画像処理を施す処理手段とを有する画像信号処理装置を提供するものである。
【００１６】
また、本発明による前記処理手段は、複数ラインの画像信号の夫々に対して、並行して同一の画像処理を施すものであり、また、本発明による前記処理手段は、複数ラインの画像信号をそれぞれ遅延して画像マトリクスを形成し、マトリクス演算を行うものである。
【００１７】
以上の本発明の目的及び効果、そして、本発明による他の目的、効果は以下の説明から明らかとなるであろう。
【００１８】
【実施例】
以下、本発明を好ましい実施例を用いて詳細に説明する。図１は全体構成を示す。１０１は紙面の画像を読み取りＣＣＤラインセンサーであり、光電変換により画像を画素毎の電気信号に置き換える。このＣＣＤラインセンサー部を図２を用いてさらに詳しく説明する。
【００１９】
２０１は光量を電荷に置き換えるフォトダイオード部であり、それが数千個配列されたアレイ構造になりラインセンサーを構成する。また、蓄積された電荷を高速転送するためにフォトダイオード部２０１の両サイドには２０２、２０３、２０４、２０５で示す２対のＣＣＤをトータル４ライン分構成する。フォトダイオード部２０１は所定のチャージ時間を経た後、画素１，画素５，…画素４ｎ＋１はＣＣＤ２０２に、画素２，画素６，…画素４ｎ＋２はＣＣＤ２０３に、画素３，画素７，…画素４ｎ＋３はＣＣＤ２０４に、画素４，画素８，画素４ｎ＋４はＣＣＤ２０５の如く、フォトダイオード部２０１からＣＣＤ２０２〜２０５に転送される。尚、ｎは０，１，２…なる整数である。次のサイクルでＣＣＤ２０２〜２０５中の各画素はＣＣＤライン方向にシフトされ出力部２０６、２０７、２０８、２０９に出力される。この様にＣＣＤラインセンサー１０１の出力は、４画素単位でパラレル画像信号として転送される。
【００２０】
説明は図１に戻る。１０２はアナログ・デジタル変換部でＣＣＤラインセンサー１０１から４画素パラレルに出力されるアナログ画像信号を夫々増幅し、４系統のデジタル画像信号に変換する。１０３はシェーディング処理部で４画素パラレルなデジタル画像信号を入力し、画像信号の黒補正、白補正をライン方向に対して行うものである。この段階でＣＣＤラインセンサー１０１によって読み取られた画像は正規化されたデジタル画像信号としての形になる。
【００２１】
次の１０４は、４画素毎の画素パラレル転送で転送される画像データを、４ラインまとめて４ラインパラレル転送する変換するための画素パラレル／ラインパラレル変換部である。そのブロック図を図３に示す。
【００２２】
４画素毎の画素パラレル画像信号３０１を４ラインまとめてラインパラレル画像信号３０２に変換するために、画素パラレル／ラインパラレル変換部１０４は１６個のラインバッファＬＢで構成される。変換動作のタイミングを図４に示す。画素パラレル画像信号のライン方向の画像有効領域を示す信号を４０１とする。また、その下にＮライン目、Ｎ＋１ライン目、Ｎ＋２ライン目、Ｎ＋３ライン目の画像信号が画素単位で４つのパラレルになっている状態を示している。Ｎライン目の４画素パラレルな画像信号はラインバッファＬＢ００〜ＬＢ０３に入力される。そして、このラインバッファＬＢ００〜ＬＢ０３から順次画像信号を読出すことによりシリアルなＮライン目の画像信号を得ることができる。Ｎ＋１，Ｎ＋２，Ｎ＋３ラインに関してもラインバッファＬＢ１０〜１３，２０〜２３，３０〜３３を用いてシリアルな画像信号に変換する。この様に画素パラレルな画像信号を画素パラレル／ラインパラレル転送変換部１０４で各ライン毎のシリアル画像信号に変換し、Ｎライン、Ｎ＋１ライン、Ｎ＋２ライン、Ｎ＋３ラインの画像信号を同時に入力時の略１／４の速度でパラレル転送する。その画像有効領域は４０２に示すものとなる。
【００２３】
尚、図４に示す様に、画素パラレル／ラインパラレル変換部１０４では、Ｎ〜Ｎ＋３ラインの画像信号の入力時に、それに並行して、Ｎ−４〜Ｎ−１ラインの画像信号のパラレル出力が行われる。従って、この並行処理のために、各ラインバッファＬＢ００〜ＬＢ３３は、２ライン分の画像信号を記憶可能な容量を備えて、先のラインの画像信号の読出しに並行して、次のラインの書込みが可能な構成とする。尚、図３の画素パラレル／ラインパラレル変換部１０４を２組設け、それを書き込み、読出しに交互に利用する構成としてもよい。
【００２４】
４ラインパラレル転送に変換された後に、画像処理部１０５にて画像処理が行われる。ここではエッジ強調やスムージング処理等画像をマトリクスとして扱う様々な処理や、画像の影付け、斜体、回転などを行う画像加工処理が含まれている。ここでは、いくつかの画像処理の１つとして９×９の正方形の画像マトリクスを用いるマトリクス画像処理を図５を用いて説明する。
【００２５】
マトリクス画像処理とは、エッジ強調、スムージングやエリアでのパターンマッチングなどであって、画像処理では比較的多く使われる方法である。今、Ｎ＋４ライン、Ｎ＋５ライン、Ｎ＋６ライン、Ｎ＋７ラインの４ラインはマトリクス画像処理部１０５に５０１として入力される。
【００２６】
マトリクス画像処理部１０５には、１ライン分の画像信号を遅延させる８本のラインバッファ５０２及び４本の入力ライン及び８本のラインバッファの夫々に８個のフリップフロップが設けてある。例えば、４ラインパラレル転送なのでＮ＋４ライン画像信号の１ライン前に同一ラインを介して入力する画像信号は、Ｎラインになる。また、Ｎラインの画像信号の１ライン前に同一ラインを介して入力する画像信号はＮ−４ラインになる。よってＮラインの画像信号がラインバッファ５０２によって１ライン遅延して、また、Ｎ−４ラインの画像信号がラインバッファ５０２によって２ライン遅延して、Ｎ＋４ラインの画像信号と同時に主走査方向遅延用のフリップフロップ５０３に入力される。
【００２７】
また、残りの３本の入力ラインに夫々入力されるＮ＋５，Ｎ＋６，Ｎ＋７ラインの画像信号の１ライン前に入力されるＮ＋１，Ｎ＋２，Ｎ＋３ラインの画像信号及び２ライン前に入力されるＮ−３，Ｎ＋２，Ｎ−１ラインの画像信号が、ラインバッファ５０２から出力される。
【００２８】
以上の様にして、ラインバッファ５０２を用いることにより、Ｎ−４ラインからＮ＋７ラインまでの１２ライン分の全ての画像信号は同期して、主走査方向遅延用のフリップフロップ５０３に入力される。
【００２９】
即ち、副走査方向に連続した１２ライン分の画像信号が形成される。そして、この１２ラインの画像信号より、９×９のマトリクスを副走査方向に１ラインずつずれて４個作り出す。つまり、Ｎ−４ラインからＮ＋４ラインの画像信号がＮラインの画像信号を処理するためのマトリクスに、Ｎ−３ラインからＮ＋５ラインの画像信号がＮ＋１ラインの画像信号を処理するためのマトリクスに、Ｎ−２ラインからＮ＋６ラインの画像信号がＮ＋２ラインの画像信号を処理するためのマトリクスに、また、Ｎ−１ラインからＮ＋７ラインの画像信号がＮ＋３ラインの画像信号を処理するためのマトリクスに、夫々利用される。
【００３０】
つまり、Ｎ−３ラインからＮ＋６ラインまでの画像信号は複数のマトリクスで共有できる。また、主走査方向の９画素分は主走査方向遅延用のフリップフロップ５０３により１画素づつ遅延された夫々の画素を使うことにより、主走査方向に連続した９画素を作り出す。
【００３１】
この様にして作り出された４つの９×９マトリクスの画素は夫々４つのマトリクス演算回路５０４に入力され、所定のマトリクス演算を行った後、Ｎライン、Ｎ＋１ライン、Ｎ＋２ライン、Ｎ＋３ラインの画像信号５０５として出力される。これによりラインパラレルな４ラインの画像信号に対するマトリクス画像処理の工程が終了する。
【００３２】
これらのラインパラレル処理が有利な画像処理が終了した後、ラインパラレル／画素パラレル変換部１０６によって再び画素パラレル転送に変換する。即ち、通常のデータ転送で最も多く使われる画素パラレル転送に切り替えることで、他のユニットに対し標準的な転送画像を供給できる。このラインパラレル／画素パラレル変換部１０６は図３に示した画素パラレル／ラインパラレル変換部１０４と逆の動作を実行するものである。尚、４画素パラレル転送に限らず、後段回路の転送速度に応じてパラレル無しのシリアル信号として転送することも可能である。また、同様に転送速度の遅い後段回路に対しては８画素パラレル転送や１６画素パラレル転送で送り出すことも可能である。
【００３３】
以上説明した様に、ライン毎の画像信号をラインパラレル転送に変換する手段を持ち、転送方向を変換した後にマトリクス画像処理などの処理を行い再び画素パラレル転送に変換するものである。これにより、前記例に示すような４系統の９×９の画素マトリクスを処理する場合において、図５に示すようにラインバッファの個数は、従来例の図９に示した４系統の並列処理を行わない単なる１系統のマトリクス処理の場合と同じ８個で実現できる。また、画素パラレル処理での問題として挙げたＡＳＩＣの入力端子数の限界に対しても、ラインパラレル処理では次に示すものになる（ただし、１入力あたり８ビットの画像信号であるとする）。
【００３４】
１２ライン×８ビット＝９６入力端子数
従って、図１０に示した画素パラレル処理の２８８端子と比べると格段に現実性を帯びる。
【００３５】
また、ここではマトリクス画像処理のみについて説明してきたが、画像処理はマトリクス処理だけではなく、様々な処理が行われる。例えば、誤差を広い面積に拡散する誤差拡散処理や、ページバッファに入れた画像を回転するような場合にも、処理時間や回路規模の点で有効である。
【００３６】
尚、以上説明した実施例構成では、ＣＣＤラインセンサー１０１が４ラインのＣＣＤを備え、画素４ｎ＋１，４ｎ＋２，４ｎ＋３，４ｎ＋４（ｎは０以上の整数）を夫々４系統パラレル出力する構成であり、ＣＣＤラインセンサー１０１から４画素パラレルに画像信号が出力される。
【００３７】
従って、画素パラレル／ラインパラレル変換部１０４は、ＣＣＤラインセンサー１０１から４画素パラレルに出力され、アナログ・デジタル変換部１０２及びシェーディング処理部１０３を介した、４画素パラレルな画像信号に対して画素パラレル／ラインパラレル変換を行う。
【００３８】
しかしながら、ＣＣＤラインセンサーとして、４画素パラレル出力を行うものではなく、ＯＤＤ／ＥＶＥＮの２画素パラレル出力のものや、画素シリアル出力のものを用いてもよい。
【００３９】
この場合には、２画素パラレル出力または画素シリアル出力の画像信号を取り込み、４画素パラレル出力に変換する画素パラレル変換回路を設ける。そして、この画素パラレル変換回路からの４画素パラレルな画像信号を画素パラレル／ラインパラレル変換部１０４に導入して、ラインパラレルな画像信号に変換して前述と同様の処理を実行するものである。
【００４０】
（他の実施例）
図６に本発明の他の実施例構成を示す。
【００４１】
基本的に前記実施例と同様の構成であるが、ＣＣＤラインセンサー８０１からはライン毎のシリアルデータとして１系統の画像信号が出力される。画像信号はアナログデジタル変換部８０２、シェーディング処理部８０３を通ることにより、正規化されたデジタル画像信号とされる。ラインパラレル変換部８０４では、１ラインづつ入力される画像信号を２ライン毎にまとめ、２ラインパラレル信号として出力するものである。
【００４２】
図７にラインパラレル変換部８０４の構成を示す。ＬＢ０，ＬＢ１は夫々ラインバッファであり、これらラインバッファＬＢ０，ＬＢ１の容量は夫々２ライン以上の画像信号を記憶可能なものである。
【００４３】
図８にラインパラレル変換部８０４の変換動作のタイミングを示す。
【００４４】
シェーディング処理部８０３からのラインシリアルな画像信号３０１はラインバッファＬＢ０，ＬＢ１に交互に書き込まれる。即ち、Ｎラインの画像信号はラインバッファＬＢ０に書き込まれ、Ｎ＋１ラインの画像信号はラインバッファＬＢ１に書き込まれる。信号９０１は入力画像信号の有効領域を示す。その後、入力時の略１／２の速度でＮライン及びＮ＋１ラインの画像信号がラインバッファＬＢ０，ＬＢ１からラインパラレル信号３０２としてパラレル転送される。
【００４５】
また、このパラレル転送に並行して、Ｎ＋２ライン及びＮ＋３ラインの画像信号のラインバッファＬＢ０，ＬＢ１への書き込みがなされる。そして、Ｎ＋２ライン及びＮ＋３ラインの画像信号がパラレル転送される。尚、信号９０２はパラレル転送される画像信号の有効領域を示す。
【００４６】
２ラインパラレル変換された画像信号は画像処理部８０５にて画像処理される。図９に画像処理部８０５の構成を示す。ここでは、前述の例と同様に９×９の正方形の画像マトリクスを用いるマトリクス画像処理を行う。
【００４７】
画像処理部８０５には、１ライン分の画像信号を遅延させる８本のラインバッファ９０２及び２本の入力ライン及び８本のラインバッファの夫々に８個のフリップフロップが設けてある。例えば、２ラインパラレル転送なのでＮ＋４ラインの１ライン前に同一ラインを介して入力する画像信号は、Ｎ＋２ラインになる。よってＮ＋２ラインの画像信号がラインバッファ９０２によって１ライン遅延して、Ｎ＋４ラインの画像信号と同時に主走査方向遅延用のフリップフロップ９０３に入力される。同様にＮ−４ラインからＮ＋５ラインまでの１０ライン全ての画像信号は同期して、主走査方向遅延用のフリップフロップ９０３に入力される。この時点で１０ラインの画像信号があるが、これにより９×９のマトリクスを副走査方向に１ラインずれて２個作り出すことができる。つまり、Ｎ−３ラインからＮ＋４ラインまでの画像信号は２個のマトリクスで共有できる。また、主走査方向の９画素分は主走査方向遅延用のフリップフロップ９０３により１画素づつ遅延された夫々の画素を使うことにより、主走査方向に連続した９画素を作り出す。
【００４８】
この様にして作り出された２つの９×９マトリクスの画素は夫々２つのマトリクス演算回路９０４に入力され、所定のマトリクス演算を行った後、Ｎライン、Ｎ＋１ラインの画像信号９０５として出力される。これによりラインパラレルな２ラインの画像信号に対するマトリクス画像処理の工程が終了する。
【００４９】
これらのラインパラレル処理が有利な画像処理が終了した後、ラインパラレル／画素シリアル変換部８０６によって再び元の画素トリアル転送に変換する。このユニットに対し標準的な転送画像を供給できる。このラインパラレル／画素シリアル変換部８０６は図７に示したラインパラレル変換部８０４と逆の動作を実行するものである。
【００５０】
以上説明した様に、ライン毎の画素シリアルな画像信号をラインパラレル転送に変換する手段を持ち、転送方法を変換した後にマトリクス画像処理などの処理を行い再び画素シリアル転送に変換するものである。これにより、２系統の９×９の画像マトリクスを処理する場合において、図９に示すようにラインバッファの個数は、２系統の並列処理を行わない単なる１系統のマトリクス処理の場合と同じ８個で実現できる。
【００５１】
また、ここではマトリクス画像処理のみについて説明してきたが、画像処理はマトリクス処理だけではなく、様々な処理が行われる。例えば、誤差を広い面積に拡散する誤差拡散処理や、ページバッファに入れた画像を回転するような場合にも、処理時間や回路規模の点で有効である。
【００５２】
また、マトリクス画像処理も９×９の正方形の画像マトリクスに限るものではなく、他のサイズのマトリクス画像処理にも適用可能であり、また、他のサイズに適用する場合はバッアァメモリやフリップフロップの数やラインパラレル後のライン数等を、その処理に合わせて適宜変更することは言う迄もない。
【００５３】
【発明の効果】
以上説明した様に、本発明によると、複数画素ずつパラレルに入力するライン毎の画像信号を、複数ラインずつパラレルな画像信号に変換して、パラレルに出力される複数ライン分の画像信号の夫々に対して画像処理を施すので、エッジ強調、スムージング、パターンマッチング等の複数ライン分の画像信号を用いる画像処理に際し、その画像処理を小規模の回路構成で高速に実行可能となる。
【図面の簡単な説明】
【図１】本発明を適用した画像処理装置の構成を示す図。
【図２】ＣＣＳラインセンサーの構造を示す図。
【図３】画素パラレル／ラインパラレル変換部の構成を示す図。
【図４】画素パラレル／ラインパラレル変換動作を示す図。
【図５】画像処理部の構成を示す図。
【図６】画像処理装置の他の実施例構成を示す図。
【図７】ラインパラレル変換部の構成を示す図。
【図８】ラインパラレル変換動作を示す図。
【図９】画像処理部の構成を示す図。
【図１０】一般的なマトリクス画像処理部の構成を示す図。
【図１１】従来のマトリクス画像処理部の構成を示す図。
【符号の説明】
１０１  ＣＣＤラインセンサー
１０４  画素パラレル／ラインパラレル変換部
１０５  画像処理部
５０２  ラインバッファ
５０３  フリップフロップ
５０４  演算回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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