(57)【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリセルアレイを備え、
前記各メモリセルは、
第１導電型の第１の駆動用トランジスタおよび第２導電型の第１の負荷用トランジスタからなる第１のインバータならびに第１導電型の第２の駆動用トランジスタおよび第２導電型の第２の負荷用トランジスタからなる第２のインバータを有するフリップフロップ回路と、
前記第１のインバータの出力ノードと接続する第１導電型の第１のアクセストランジスタと、
前記第２のインバータの出力ノードと接続する第１導電型の第２のアクセストランジスタとを含み、
前記メモリセルの少なくとも１つと、前記第１および第２のアクセストランジスタを介してそれぞれ接続する、第１および第２のビット線と、
前記第１および第２のアクセストランジスタのゲートにそれぞれ接続される第１および第２のワード線と、
前記メモリセルへの記憶情報の書込の場合、前記第１および第２のワード線電位を制御して、前記第１および第２のアクセストランジスタを導通させ、前記第１および第２のビット線の相補電位を前記メモリセルへ伝達させる、書込動作制御手段と、
前記メモリセルからの記憶情報の読出の場合、前記第２のワード線電位を制御して、前記第２のアクセストランジスタを非導通とし、前記第１のワード線電位を制御して、前記第１のアクセストランジスタを導通させ、前記第１のインバータの出力を前記第１のビット線に伝達させる、読出動作制御手段とを備え、
前記第２のインバータの論理しきい値が、動作電圧の２分の１以下、かつ、論理値の低レベル値より大きい、スタティック型半導体記憶装置。
【請求項２】
前記第２の駆動用トランジスタのしきい値電圧が、前記第１の駆動用トランジスタのしきい値電圧より高い、請求項１記載のスタティック型半導体記憶装置。
【請求項３】
前記第２駆動用トランジスタのゲート幅が、前記第１の駆動用トランジスタのゲート幅より狭い、請求項１記載のスタティック型半導体記憶装置。
【請求項４】
複数のメモリセルを有するメモリセルアレイを備え、
前記各メモリセルは、
第１導電型の第１の駆動用トランジスタおよび第１の負荷素子からなる第１のインバータならびに第１導電型の第２の駆動用トランジスタおよび第２の負荷素子からなる第２のインバータを有するフリップフロップ回路と、
前記第１のインバータの出力ノードと接続する第１導電型の第１のアクセストランジスタと、
前記第２のインバータの出力ノードと接続する第１導電型の第２のアクセストランジスタとを含み、
前記メモリセルの少なくとも１つと、前記第１および第２のアクセストランジスタを介してそれぞれ接続する、第１および第２のビット線と、
前記各ビット線と電源との間に接続されるビット線負荷手段とを備え、
前記ビット線負荷手段は、
ゲートに第１の電位が印加され、前記ビット線と電源との間に接続される第１のビット線負荷ＭＯＳトランジスタを含み、
前記第１および第２のアクセストランジスタのゲートに接続されるワード線をさらに備え、
前記第１のビット線負荷ＭＯＳトランジスタの電流供給能力が、対応するビット線に接続するアクセストランジスタの電流供給能力の５倍以下であり、かつ、前記アクセストランジスタの接続する駆動用トランジスタの電流供給能力が、前記アクセストランジスタの電流供給能力以上である、スタティック型半導体記憶装置。
【請求項５】
外部信号に応じて、前記ワード線を所定の遅延時間経過後に駆動する、ワード線駆動遅延手段をさらに備える、請求項４記載のスタティック型半導体記憶装置。
【請求項６】
前記ビット線負荷手段は、
前記第１のビット線負荷ＭＯＳトランジスタと並列に接続され、ゲート電位が読出動作制御手段に制御される第２のビット線負荷ＭＯＳトランジスタをさらに含み、
前記メモリセルへの記憶情報の書込の場合、前記ワード線電位を制御して、前記第１および第２のアクセストランジスタを導通させ、前記第１および第２のビット線の相補電位を前記メモリセルへ伝達させる、書込動作制御手段と、
メモリセルの記憶情報を読出す場合、前記ワード線の電位を制御して、前記第１および第２のアクセストランジスタを導通させ、前記第１および第２のインバータの出力をそれぞれ前記第１および第２のビット線に伝達させ、かつ、前記第２のビット線負荷ＭＯＳトランジスタを遮断状態とする前記読出動作制御手段とをさらに備える、請求項４記載のスタティック型半導体記憶装置。
【請求項７】
複数のメモリセルを有するメモリセルアレイを備え、
前記各メモリセルは、
第１導電型の第１の駆動用トランジスタおよび第１の負荷素子からなる第１のインバータならびに第１導電型の第２の駆動用トランジスタおよび第２の負荷素子からなる第２のインバータを有するフリップフロップ回路と、
前記第１のインバータの出力ノードと接続する第１導電型の第１のアクセストランジスタと、
前記第２のインバータの出力ノードと接続する第１導電型の第２のアクセストランジスタとを含み、
前記メモリセルの少なくとも１つと、前記第１および第２のアクセストランジスタを介してそれぞれ接続する、第１および第２のビット線と、
前記各ビット線と電源との間に接続されるビット線負荷手段とを備え、
前記ビット線負荷手段は、
前記ビット線と電源との間に接続され、ゲート電位が読出動作制御手段に制御されるデプレション型ＭＯＳトランジスタを含み、
前記第１および第２のアクセストランジスタのゲートに接続されるワード線と、
前記メモリセルへの記憶情報の書込の場合、前記ワード線電位を制御して、前記第１および第２のアクセストランジスタを導通させ、前記第１および第２のビット線の相補電位を前記メモリセルへ伝達させる、書込動作制御手段と、
メモリセルの記憶情報を読出す場合、前記ワード線の電位を制御して前記第１および第２のアクセストランジスタを導通させて、前記第１および第２のインバータの出力をそれぞれ前記第１および第２のビット線に伝達させ、かつ、前記デプレション型ＭＯＳトランジスタのゲート電位を第１の電位とし、メモリセルの記憶情報の読出動作を行なわない場合、前記デプレション型ＭＯＳトランジスタのゲート電位を第２の電位とする、前記読出動作制御手段とを備える、スタティック型半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、半導体記憶装置に関し、特に低電圧動作が可能なスタティック型ＲＡＭの回路構成に関するものである。
【０００２】
【従来の技術】
スタティック型ＲＡＭは、フリップフロップ回路とアクセストランジスタによってメモリセルが構成される。そのメモリセルの構成として、高抵抗負荷型とＣＭＯＳ型が知られる。高抵抗負荷型セルの場合には、抵抗をトランジスタ上に積層することができるため集積度の向上に有利であるが、データ保持の安定性に欠けるという欠点がある。また、ＣＭＯＳ型セルの場合では、高抵抗負荷型セルに比べて、データ保持の安定性に優れるが、基板上に占有面積が大きくなるという欠点がある。そこで、高集積度を維持しながらＣＭＯＳ型セルの特徴を生かすため、ＴＦＴ（薄膜トランジスタ）を負荷に用いてセルを構成する技術が実用化されている。
【０００３】
すなわち、ＴＦＴを用いたスタティック型ＲＡＭ（以下、ＳＲＡＭ）のメモリセルは、図１１に示すようにＮ型のアクセストランジスタＱ１およびＱ２ならびにドライバトランジスタＱ３およびＱ４とＰ型負荷トランジスタＱ５およびＱ６の合計６素子で形成されている。Ｎ型トランジスタＱ３とＰ型トランジスタＱ５とで第１のインバータを構成し、Ｎ型トランジスタＱ４とＰ型トランジスタＱ６とで第２のインバータを構成する。この２つのインバータの入力および出力をそれぞれ交差接続されることでフリップフロップ回路が構成される。Ｐ型負荷トランジスタにはＴＦＴを用い、基板上に４素子、その上にＰ型トランジスタ２素子を形成することでセルサイズを小さくしている。記憶情報が蓄えられる記憶ノードは、ＡとＢの２つがある。通常、ビット線側の記憶ノードであるＡが“Ｈ”レベルのときが“１”データを記憶し、“Ｌ”レベルのときが“０”を記憶している。
【０００４】
以下、簡単にこのメモリセルへの読出および書込動作について説明する。
後に説明するように、ビット線および／ビット線は、ビット線負荷を介して電源電位につながっており、ビット線およびビット線電位は一般には電源電圧（ＶＣＣ）に保たれている。
【０００５】
最初に、図１１の回路でドライバトランジスタＱ３がＯＮ状態にあった、すなわちメモリセルに論理値“０”が記憶されていたとする。
【０００６】
“０”データを読出す場合は、ワード線の電位レベルが立上げられアクセストランジスタＱ１およびＱ２が導通する。すると、ドライバトランジスタＱ３がＯＮ状態になっているのでビット線電位がプルダウンされる。一方、／ビット線の電位はバイアスレベル（ＶＣＣ）にとどまったままである。このビット線および／ビット線の間に生じた電位差が増幅されて、記憶情報として読出される。
【０００７】
“１”データの書込の場合、ワード線の電位が立上げられアクセストランジスタＱ１およびＱ２を導通状態とした後、／ビット線の電位を強く“Ｌ”レベルにプルダウンする。一般に、導通時のＰ型トランジスタＱ６のコンダクタンスは、Ｎ型トランジスタＱ４のコンダクタンスよりも小さいので、ノードＢの電位は“Ｌ”レベルに引下げられ、これに対応してノードＡの電位は“Ｈ”レベルに引上げられる。すなわち、メモリセルに“１”のデータが書込まれたことになる。
【０００８】
図１２は、従来のＳＲＡＭの回路構成を示す概略ブロック図である。
以下では、簡単のために２行２列のメモリセルアレイの場合について説明する。もちろん、行や列が増加した場合も基本的な動作は同様である。
【０００９】
読出動作においては、ＳＲＡＭ５０００には、外部からアドレス信号および読出／書込動作制御信号が入力される。Ｘアドレスバッファ２００に入力した行アドレス信号は、Ｘアドレスデコーダ２０２によりデコードされ、対応した行のワード線の電位が、ワード線ドライバ回路２０４により“Ｈ”レベルに引上げられる。
【００１０】
Ｙアドレスバッファ回路２０６に入力した列アドレス信号は、Ｙアドレスデコーダ２０８によりデコードされ、Ｙ選択スイッチ２１６がデコードされた列アドレスに応じて、対応するビット線および／ビット線をセンスアンプ２１２と接続する。
【００１１】
読出／書込バッファ回路２１０は、読出／書込動作制御信号が“Ｈ”レベルとなるのに応じて、センスアンプ２１２を活性化する。センスアンプ２１２により増幅された、記憶情報に応じた出力信号は、入出力バッファ回路２１８を介して外部へ出力される。
【００１２】
書込動作においては、読出動作と同様にして、入力された行アドレス信号に応じたワード線の電位レベルが“Ｈ”レベルに引上げられる。列アドレス信号に対応したビット線および／ビット線が、Ｙ選択スイッチ２１６により書込ドライバ回路２１４と接続される。
【００１３】
読出／書込バッファ回路２１０は、読出／書込動作制御信号が“Ｌ”レベルになることに応じて、書込ドライバ回路２１４を駆動する。入出力バッファ回路２１８を介して入力された記憶情報が、書込ドライバ回路２１４により、アドレス信号に対応したメモリセルに書込まれる。
【００１４】
この従来例においては、ビット線負荷は、常時開状態となっているＰ型トランジスタ４１０〜４１６により構成されている。したがって、読出および書込動作が行なわれる以外の場合は、ビット線および／ビット線の電位は、電源電位ＶＣＣに保持されている。
【００１５】
ビット線が相補で２本あるのは、差動入力の増幅器を用いて高速な読出を行なうのに都合がよいことと、書込回路が簡単になることによる。
【００１６】
【発明が解決しようとする課題】
ところで、近年バッテリ電源等における低電圧動作（３Ｖ以下）で、ＴＦＴ負荷を用いたメモリセルを安定動作させることが難しくなっている。以下、この点につき低電圧での読出動作についてさらに詳しく述べる。
【００１７】
スタンバイ時のメモリセルは、アクセストランジスタがＯＦＦしているので、メモリセルのインバータは、ドライバトランジスタと負荷トランジスタで構成され、高い電圧ゲインを持っている。すなわち、インバータの出力の論理しきい値付近の遷移部分の傾きは急峻である。このときは、ノイズマージンは非常に大きく安定にデータを保持している。
【００１８】
データ読出時のメモリセルは、アクセストランジスタがＯＮし、カラム電流（ビット線または／ビット線からメモリセルに流れ込む電流）が“Ｌ”レベル側の記憶ノードＢに流れ込む。すなわち、負荷素子に並列に低インピーダンスの負荷が接続されたのと等価になり、高インピーダンスの負荷トランジスタは存在しないのと同じになる。したがって、メモリセルインバータは、アクセストランジスタを負荷としたＮ型ＭＯＳエンハンスメント負荷型として扱わねばならない。このときは、インバータのゲインはスタンバイ時よりもかなり低下し、インバータ出力の遷移部分の傾きが緩くなる。このときが、いわばメモリセルにとって一番危険なときであって、十分なノイズマージンを持っていないと双安定状態が失われデータが破壊される。
【００１９】
一方、ＴＦＴの電流性能が特に低電圧で十分なものを得ることが難しいので、書込直後の“Ｈ”レベルに対応する記憶ノードの電位は、電源電圧よりもアクセストランジスタのしきい値電圧（Ｖｔｈｎ  ）分低いレベルであるＶＣＣ−Ｖｔｈｎ  となっている。つまりメモリセルの双安定性の解析は、動作の最もマージンの低くなる書換え直後の読出動作について行なう必要がある。
【００２０】
書込直後のメモリセルの読出特性を図１３（ａ）に、その読出特性に対応するメモリセルの回路構成を図１３（ｂ）に示した。図１３（ａ）中の曲線αがアクセストランジスタＱ２とドライバトランジスタＱ４からなるインバータ特性を、βがアクセストランジスタＱ１とドライバトランジスタＱ３からなるインバータ特性である。ここで、負荷トランジスタＱ５およびＱ６の影響は、上述のとおり電流が少ないことから無視できる。
【００２１】
また、曲線αおよびβの交点ａおよびｂがメモリセルの安定点であり、ａのときが“０”データを記憶している場合に、ｂのときが“１”データを記憶している場合にそれぞれ対応している。
【００２２】
図１３（ａ）のＣの部分がアクセストランジスタＱ２のしきい値電圧Ｖａｔｈｎに、Ｄの部分がドライバトランジスタＱ３のしきい値電圧Ｖｄｔｈｎに対応する。電源電圧ＶＣＣから、このＣおよびＤを引いた残りの部分Ｅがメモリセルの読出動作を安定させるためのマージン領域に対応する。アクセストランジスタやドライバトランジスタのしきい値電圧は、これらのトランジスタのサブスレショルドリーク電流値を十分低く抑制する等の目的のために一定の値以下にすることは難しい。したがって、マージン領域Ｅは、動作電圧ＶＣＣが低くなると、減少してしまうため読出動作が安定しなくなる。
【００２３】
ここで、図１３（ａ）中のアおよびイで示された部分は、“セルの目”と呼ばれ、このセルの目に対応する領域が電源電圧が低い領域では小さくなってしまい動作が不安定化するとも言うことができる。
【００２４】
したがって、少しでも低電圧動作におけるメモリセルの動作マージンを向上させるため、ドライバトランジスタの電流供給能力とアクセストランジスタの電流供給能力の比（セルレシオ）を十分大きくすることが行なわれる。
【００２５】
すなわち、記憶ノードＡに“Ｈ”レベルが記憶されている場合には、“Ｌ”レベルが記憶されている記憶ノードＢに接続するアクセストランジスタＱ２およびドライバトランジスタＱ４において、ドライバトランジスタＱ４の電流供給能力の方が大きければ、記憶ノードＢの電位は“Ｌ”レベルにおいて安定する。このことは、図１３（ａ）において、Ｆで示した値が小さくなることに対応する。
【００２６】
ここで一般にＭＯＳトランジスタの電流供給の能力は、飽和領域におけるドレイン電流ＩＤ  を
ＩＤ  ＝β（ＶＧＳ−Ｖｔｈ）２  ／２      …（１）
と表現した場合のβの大きさで表わす。ここで、ＶＧＳはゲートソース間の電圧を、Ｖｔｈはトランジスタのしきい値電圧を表わす。
【００２７】
動作マージンのことを考慮すると、従来セルレシオは３以上の値に設定されてきた。
【００２８】
しかし、このメモリセルには次の不具合点があった。
ｉ）  セルレシオを大きくとるためにドライバトランジスタのゲート幅を広げるとセルサイズが大きくなってしまう。
【００２９】
ｉｉ）  セルレシオを大きくとるためにアクセストランジスタの性能を落とすことも可能であるが、この場合は、トランジスタの製造プロセスにおいてイオン注入の条件を工夫して寄生抵抗値を大きくする等が必要となり製造方法が複雑化する。
【００３０】
ｉｉｉ  ）  たとえ、セルレシオを３以上の値にとることができても、アクセストランジスタおよびドライバトランジスタのしきい値電圧の大きさに対応する領域（図１３（ａ）中、領域Ｃおよび領域Ｄ）が大きいため、動作マージンを確保することが困難で、より低電圧の動作たとえば２Ｖ以下での動作は困難となってしまうこと。
【００３１】
以上のような問題点を解決するために、文献  Ｈ．  Ｋｕｒｉｙａｍａ  ｅｔ  ａｌ．，  ＩＥＥＥ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈ．  Ｄｉｇ．，  Ｐ．３８（１９９２）に第２の従来例が開示されている。
【００３２】
図４（ａ）は、第２の従来例のメモリセルを示す回路図である。
第１の従来例と異なる点は、以下の３点である。
【００３３】
ｉ）  ワード線を書込専用のワード線（Ｒワード線）および読出専用のワード線（Ｗワード線）の２つに分離している。つまり、書込動作時には、アクセストランジスタＱ１のみが駆動され、書込動作においては、アクセストランジスタＱ２のみが駆動される。
【００３４】
ｉｉ）  １つのメモリセルに対応するビット線を１本のみとしている。
ｉｉｉ  ）  ドライバトランジスタＱ４も、ＴＦＴとしている。
【００３５】
以上のような構成にしたことにより、第２の従来例は第１の従来例に比べて以下のような利点を有する。
【００３６】
読出動作においては、アクセストランジスタＱ２はオフ状態となっているので、負荷トランジスタＱ６およびドライバトランジスタＱ４によってインバータが構成される。つまり、負荷トランジスタがＰ型ＭＯＳトランジスタとなることで、インバータの電圧ゲインが向上し、メモリセルのノイズマージンが改善される。
【００３７】
また、ドライバトランジスタＱ４もＴＦＴであるので、メモリセルの面積を一層小さくすることが可能である。
【００３８】
しかしながら、この第２の従来例も以下のような問題点を有している。
上記問題点を説明するために、まず始状態として記憶ノードＡは“Ｌ”レベルであり、このメモリセルに“０”データが記憶されているものとする。
【００３９】
この状態で、このメモリセルに“１”データを書込む場合を考える。この場合のビット線およびワード線ならびに各トランジスタの動作状態を図１４（ｂ）に示した。
【００４０】
書込用ワード線の電位レベルが、“Ｈ”レベルに引上げられアクセストランジスタＱ２が導通状態となる。一方、アクセストランジスタＱ１は遮断状態のままである。このとき、ビット線の電位は“Ｌ”レベルにプルダウンされる。したがって、記憶ノードＢの電位、ドライバトランジスタＱ３のゲートの電位および負荷トランジスタＱ５のゲートの電位はすべて“Ｌ”レベルとなる。
【００４１】
つまり、ドライバトランジスタＱ３は遮断状態となり、負荷トランジスタＱ５は導通状態となって記憶ノードＡの充電が行なわれ、記憶ノードＡは“Ｈ”レベルに引上げられることになる。
【００４２】
しかしながら、負荷トランジスタＱ５は、ＴＦＴであってその電流供給能力は十分でないため、記憶ノードＡが“Ｈ”レベルとなるまでに長時間（たとえば、μｓｅｃオーダ）が必要で、書込動作に要する時間が第１の従来例に比べて極めて大きくなってしまうという問題点を有していた。
【００４３】
本発明は上記のような問題点を解決するためになされたものであって、その目的は、電源電圧が低くなった場合も十分な動作マージンを有するメモリセルを備えたＳＲＡＭを提供することである。
【００４４】
この発明の他の目的は、低電圧動作においても書込動作に要する時間の増大を招かないメモリセルを有するＳＲＡＭを提供することである。
【００４５】
【課題を解決するための手段】
請求項１記載のスタティック型半導体記憶装置は、複数のメモリセルを有するメモリセルアレイを備え、各メモリセルは、第１導電型の第１の駆動用トランジスタおよび第２導電型の第１の負荷用トランジスタからなる第１のインバータならびに第１導電型の第２の駆動用トランジスタおよび第２導電型の第２の負荷用トランジスタからなる第２のインバータを有するフリップフロップ回路と、第１のインバータの出力ノードと接続する第１導電型の第１のアクセストランジスタと、第２のインバータの出力ノードと接続する第１導電型の第２のアクセストランジスタとを含み、メモリセルの少なくとも１つと、第１および第２のアクセストランジスタを介してそれぞれ接続する、第１および第２のビット線と、第１および第２のアクセストランジスタのゲートにそれぞれ接続される第１および第２のワード線と、メモリセルへの記憶情報の書込の場合、第１および第２のワード線電位を制御して、第１および第２のアクセストランジスタを導通させ、第１および第２のビット線の相補電位をメモリセルへ伝達させる、書込動作制御手段と、メモリセルからの記憶情報の読出の場合、第２のワード線電位を制御して、第２のアクセストランジスタを非導通とし、第１のワード線電位を制御して、第１のアクセストランジスタを導通させ、第１のインバータの出力を第１のビット線に伝達させる読出動作制御手段とを備え、第２のインバータの論理しきい値が、動作電圧の２分の１以下、かつ、論理値の低レベル値よりも大きい。
【００４８】
請求項２記載のスタティック型半導体記憶装置は、請求項１記載のスタティック型半導体記憶装置の構成において、第２の駆動用トランジスタのしきい値電圧が、第１の駆動用トランジスタのしきい値電圧より高い。
【００４９】
請求項３記載のスタティック型半導体記憶装置は、請求項１記載のスタティック型半導体記憶装置の構成において、第２駆動用トランジスタのゲート幅が、第１の駆動用トランジスタのゲート幅より狭い。
【００５２】
請求項４記載のスタティック型半導体記憶装置は、複数のメモリセルを有するメモリセルアレイを備え、各メモリセルは、第１導電型の第１の駆動用トランジスタおよび第１の負荷素子からなる第１のインバータならびに第１導電型の第２の駆動用トランジスタおよび第２の負荷素子からなる第２のインバータを有するフリップフロップ回路と、第１のインバータの出力ノードと接続する第１導電型の第１のアクセストランジスタと、第２のインバータの出力ノードと接続する第１導電型の第２のアクセストランジスタとを含み、メモリセルの少なくとも１つと、第１および第２のアクセストランジスタを介してそれぞれ接続する、第１および第２のビット線と、各ビット線と電源との間に接続されるビット線負荷手段とを備え、ビット線負荷手段は、ゲートに第１の電位が印加され、前記ビット線と電源との間に接続される第１のビット線負荷ＭＯＳトランジスタを含み、第１および第２のアクセストランジスタのゲートに接続されるワード線をさらに備え、第１のビット線負荷ＭＯＳトランジスタの電流供給能力が、対応するビット線に接続するアクセストランジスタの電流供給能力の５倍以下であり、かつ、アクセストランジスタの接続する駆動用トランジスタの電流供給能力が、アクセストランジスタの電流供給能力以上である。
【００５３】
請求項５記載のスタティック型半導体記憶装置は、請求項４記載のスタティック型半導体記憶装置の構成に加えて、外部信号に応じて、ワード線を所定の遅延時間経過後に駆動する、ワード線駆動遅延手段をさらに備える。
【００５４】
請求項６記載のスタティック型半導体記憶装置は、請求項４記載のスタティック型半導体記憶装置の構成に加えて、ビット線負荷手段は、第１のビット線負荷ＭＯＳトランジスタと並列に接続され、ゲート電位が読出動作制御手段に制御される第２のビット線負荷ＭＯＳトランジスタをさらに含み、メモリセルへの記憶情報の書込の場合、ワード線電位を制御して、第１および第２のアクセストランジスタを導通させ、第１および第２のビット線の相補電位をメモリセルへ伝達させる、書込動作制御手段と、メモリセルの記憶情報を読出す場合、ワード線の電位を制御して、第１および第２のアクセストランジスタを導通させ、第１および第２のインバータの出力をそれぞれ第１および第２のビット線に伝達させ、かつ、第２のビット線負荷ＭＯＳトランジスタを遮断状態とする、読出動作制御手段とをさらに備える。
【００５５】
請求項７記載のスタティック型半導体記憶装置は、複数のメモリセルを有するメモリセルアレイを備え、各メモリセルは、第１導電型の第１の駆動用トランジスタおよび第１の負荷素子からなる第１のインバータならびに第１導電型の第２の駆動用トランジスタおよび第２の負荷素子からなる第２のインバータを有するフリップフロップ回路と、第１のインバータの出力ノードと接続する第１導電型の第１のアクセストランジスタと、第２のインバータの出力ノードと接続する第１導電型の第２のアクセストランジスタとを含み、メモリセルの少なくとも１つと、第１および第２のアクセストランジスタを介してそれぞれ接続する、第１および第２のビット線と、各ビット線と電源との間に接続されるビット線負荷手段とを備え、ビット線負荷手段は、ビット線と電源との間に接続され、ゲート電位が読出動作制御手段に制御されるデプレション型ＭＯＳトランジスタを含み、第１および第２のアクセストランジスタのゲートに接続されるワード線と、メモリセルへの記憶情報の書込の場合、ワード線電位を制御して、第１および第２のアクセストランジスタを導通させ、第１および第２のビット線の相補電位をメモリセルへ伝達させる、書込動作制御手段と、メモリセルの記憶情報を読出す場合、ワード線の電位を制御して前記第１および第２のアクセストランジスタを導通させ、第１および第２のインバータの出力をそれぞれ前記第１および第２のビット線に伝達させ、かつ、前記デプレション型ＭＯＳトランジスタのゲート電位を第１の電位とし、メモリセルの記憶情報の読出動作を行なわない場合、デプレション型ＭＯＳトランジスタのゲート電位を第２の電位とする、読出動作制御手段とを備える。
【００５６】
【作用】
請求項１記載のスタティック型半導体記憶装置においては、書込動作は、第１および第２のアクセストランジスタをともに導通状態として、ビット線の相補電位の書込を行なうのに対し、読出動作においては、第１のアクセストランジスタを導通状態として、第１のビット線を介して記憶情報の読出が行なわれ、メモリセルの構成において、第２のインバータの論理しきい値が動作電圧の下限の２分の１以下である。
【００５９】
請求項２記載のスタティック型半導体記憶装置においては、請求項１記載のスタティック型半導体記憶装置のメモリセルの構成において、第２の駆動用トランジスタのしきい値電圧は第１の駆動用トランジスタのしきい値電圧よりも高い。
【００６０】
請求項３記載のスタティック型半導体記憶装置においては、請求項１記載のスタティック型半導体記憶装置のメモリセルの構成において、第２の駆動用トランジスタのゲート幅は、第１の駆動用トランジスタのゲート幅よりも狭い。
【００６３】
請求項４記載のスタティック型半導体記憶装置においては、第１のビット線負荷トランジスタ、アクセストランジスタおよび駆動用トランジスタの電流供給能力が所定の関係を満たすので、電源電圧が低くなった場合も、メモリセルの動作マージンを確保することができる。
【００６４】
請求項５記載のスタティック型半導体記憶装置においては、ワード線の駆動を所定の遅延時間だけ遅らせることができる。
【００６５】
請求項６記載のスタティック型半導体記憶装置においては、読出動作においては、第２のビット線負荷ＭＯＳトランジスタが遮断状態となっているので、ビット線負荷の大きさを大きくすることが可能である。一方、読出動作を行なわない場合は、第１および第２のビット線負荷ＭＯＳトランジスタをともに導通状態とすることで、ビット線負荷の値を小さくすることが可能である。
【００６６】
請求項７記載のスタティック型半導体記憶装置においては、読出動作においては、ビット線負荷であるデプレション型ＭＯＳトランジスタのゲート電位を第１の電位とすることで、ビット線負荷の値を大きくし、読出動作を行なわない場合は、上記デプレション型ＭＯＳトランジスタのゲート電位を第２の電位とすることで、ビット線負荷の大きさを小さくすることが可能である。
【００６７】
【実施例】
［第１の実施例］
図１は、本発明の第１の実施例のＳＲＡＭのメモリセルの構成を示す回路図である。
【００６８】
従来のメモリセルの構成に比べると、ワード線が２つに分離され、アクセストランジスタＱ１のゲートには読出／書込用ワード線（以下、Ｒ／Ｗワード線）が接続され、アクセストランジスタＱ２のゲートには、書込用ワード線（以下、Ｗワード線）が接続されている。さらに、ビット線は、ビット線および／ビット線からなる相補構成となっている。
【００６９】
図２は、本発明の第１の実施例のＳＲＡＭの構成を示す概略ブロック図である。
【００７０】
図１２に示した第１の従来例の構成と異なる点は、以下の４点である。
第１は、メモリセル１０〜１６が、図１で示した構成となっている点である。
【００７１】
第２は、ワード線ドライバ回路が、書込／読出ワード線ドライバ回路２２０および書込ワード線ドライバ回路２２２の２つに分離していることである。
【００７２】
第３には、読出／書込バッファ回路２１０からの信号ｓｒｗにより、読出／書込ワード線ドライバ回路２２０および書込ワード線ドライバ回路２２２が制御される構成となっている点である。
【００７３】
第４には、ダミーメモリセル３００が、センスアンプ２１２の一方の出力に接続している点である。
【００７４】
図１および図２を参照して、次に動作について説明する。第１の従来例では、読出動作でも書込動作でもビット線および／ビット線の２本を用いていたが、本実施例では読出時にはビット線１本のみを使用し、書込動作はビット線および／ビット線の２本を用いる。
【００７５】
以下では、メモリセル１０に対して読出および書込動作が行なわれるものとし、メモリセル１０の記憶ノードＡの電位レベルは“Ｌ”レベルであるものとする。
【００７６】
読出動作においては、外部から行アドレス信号がＸアドレスバッファ回路２００に入力され、Ｘアドレスデコーダ２０２においてデコードされる。Ｘアドレスデコーダ２０２からの行アドレス信号および読出／書込バッファ回路２１０からの信号ｓｒｗに応じて、読出／書込ワード線ドライバ回路２２０が、読出／書込ワード線Ｒ／ＷＬ１の電位を“Ｈ”レベルに引上げる。これに応じて、アクセストランジスタＱ１が導通状態となる。記憶ノードＡの電位は“Ｌ”レベルであって、駆動用トランジスタＱ３がオン状態となっているので、ビット線の電位は、電源電位ＶＣＣよりも低い電位となる。
【００７７】
このときに生じる微小電位差を増幅するには、センスアンプ２１２への入力は相補型であることが望ましいが、本実施例においては、読出動作はビット線のみで行なう構成としているので、センスアンプ２１２の一方の入力には、外部からの列アドレス信号に応じて、Ｙ選択スイッチ２１６によって選択されたビット線が接続され、他方の入力にはダミーメモリセル３００が接続される。すなわち、ダミーメモリセル３００からの入力が、メモリセル１０からの記憶情報の読出に対する基準電位を与えている。以上のようなダミーメモリセルを用いる構成は、たとえば、文献  Ｋ．  Ｓａｓａｋｉ  ｅｔ  ａｔ．，  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ．  ｖｏｌ．  ２８．  Ｎｏ．  １１．  Ｎｏｖ．，  Ｐ．１１２５（１９９３）に開示されているものである。読出動作は、以上のような構成で行なわれるので、読出動作中はアクセストランジスタＱ２は遮断状態のままである。
【００７８】
書込動作においては、読出／書込バッファ回路に入力された書込動作制御信号に応じた信号ｓｒｗおよび外部からの行アドレス信号に応じて、書込ワード線ドライバ回路２２２および読出／書込ワード線ドライバ回路２２０が駆動され、対応するワード線ＷＬ１およびＲ／ＷＬ１が、ともに“Ｈ”レベルに引上げられる。これに応じて、アクセストランジスタＱ１およびＱ２が導通状態となる。
【００７９】
一方、外部からの列アドレス信号に応じて、Ｙ選択スイッチ回路２１６が、対応するビット線および／ビット線と書込ドライバ回路２１４とを接続する。読出／書込バッファ回路２１０に外部から書込動作制御信号が入力することで、書込ドライバ回路２１４が活性化される。たとえば、メモリセル１０に“１”データを書込む場合は、外部から入出力バッファ回路２１８に入力される“Ｈ”レベルの信号に応じて、書込ドライバ回路２１４は、ビット線の電位を“Ｈ”レベルとし、／ビット線の電位を“Ｌ”レベルとする。
【００８０】
したがって、記憶ノードＢの電位は、アクセストランジスタＱ２を介して、ビット線により、“Ｌ”レベルにまで引下げられる。一方、記憶ノードＡは、アクセストランジスタＱ１を介してビット線により、“Ｈ”レベルに充電される。したがって、第２の従来例と異なり、十分な電流供給能力を有するアクセストランジスタＱ１により記憶ノードＡが充電されるので、書込動作に要する時間が増大するということがない。
【００８１】
図３は、第１の実施例の書込直後の読出特性を示す。図１３（ａ）に示した第１の従来例と異なる点は、アクセストランジスタＱ２および駆動用トランジスタＱ４で構成されるインバータ特性αが負荷用トランジスタＱ６および駆動用トランジスタＱ４で構成されるインバータ特性γに変わった点である。負荷が、Ｎ型トランジスタからＰ型トランジスタとなってＣＭＯＳ回路構成となったことにより、インバータの電圧ゲインも大きくなり、“セルの目”といわれる領域アおよび領域イが、第１の従来例に比べると十分に大きくなっている。この場合、“セルの目”の領域が十分大きくなったことに対応して、セルレシオは従来の値である３からたとえば２に落としたとしても十分な動作マージンを確保することができる。
【００８２】
以上のように、第１の実施例によればメモリセルの読出動作が安定する。また、一般にメモリセルの面積を決める要素の１つとしてトランジスタのゲート面積があることから、セルレシオを小さくできる分駆動用トランジスタのゲート幅を狭くできるので、セルサイズを小さくすることが可能で、高集積化に有利である。
【００８３】
さらに、本実施例の読出動作における動作しきい値の下限は、負荷トランジスタＱ６と駆動用トランジスタＱ４で構成されるインバータの論理しきい値により決まる。つまり、図３において、領域アまたは領域イがなくなったときにこのメモリセルは動作が不可能となるが、領域アが大きいことは論理しきい値が高いことに、領域イが大きいことは論理しきい値が低いことに対応する。
【００８４】
低電圧動作においては、領域イの方が小さくなる傾向にあるため、動作電源電位の下限においても領域イが存在するように、負荷トランジスタＱ６および駆動用トランジスタＱ４の特性を調整する必要がある。
【００８５】
アクセストランジスタＱ１および駆動用トランジスタＱ３から構成されるインバータの特性曲線βにおいては、記憶ノードＡの電圧は、電源電位ＶＣＣからアクセストランジスタＱ１のしきい値電圧を引いた値以上になることができない。したがって、インバータ特性曲線γの論理しきい値を動作電源電圧下限の半分以下とすることで、領域イを確保することが可能で、このような設定により低電圧動作においても動作マージンが得られる。
【００８６】
また、一方で、読出動作時は駆動用トランジスタＱ４を用いないためこのトランジスタのドレイン電流量を減らしても読出速度には影響しない。このため、駆動用トランジスタＱ３に比べ駆動用トランジスタＱ４のドレイン電流量を減らすことができる。
したがって、たとえば、駆動用トランジスタＱ４のしきい値電圧Ｖｄｔｈｎ２  を駆動用トランジスタＱ３のしきい値Ｖｄｔｈｎ１  よりも高く設定することができる。この場合、図３において、領域アの大きさは、駆動用トランジスタＱ４のしきい値電圧Ｖｄｔｈｎ２  が大きいほど大きくなるので、記憶ノードＡの記憶レベルが“Ｌ”レベルである場合の動作マージンが確保される。
【００８７】
駆動用トランジスタＱ４のドレイン電流量を駆動用トランジスタＱ３のドレイン電流量に比べて減少させるのは、上記のようなしきい値電圧の調整だけでなく、駆動用トランジスタＱ３に比べて駆動用トランジスタＱ４のゲート幅を狭くすることによっても可能である。この場合においては、駆動用トランジスタＱ４のゲート幅を狭くすることが可能な分メモリセルの面積をより小さくすることが可能である。
【００８８】
［第２の実施例］
図４（ａ）は、従来のメモリセル１００に対するビット線（ＢＩＴ）および／ビット線（／ＢＩＴ）のパターン例を、図４（ｂ）は本発明の第２の実施例のメモリセル１０に対するビット線（ＢＩＴ）および／ビット線（／ＢＩＴ）のパターン例を示すものである。
【００８９】
ビット線はビット線コンタクト２０を介して、／ビット線はビット線コンタクト２２を介してメモリセルと接続している。
【００９０】
従来ビット線および／ビット線はメタル配線、たとえば、アルミニウム系配線（以下、Ａｌ配線）が用いられてきた。これは、Ａｌ配線のような低抵抗な配線でないと、ビット線の抵抗値および寄生容量値により決まる遅延時間が大きくなり、読出速度が遅れるためである。
【００９１】
しかし、第１の実施例では／ビット線は読出動作には用いないので、Ａｌ配線を用いなくても読出速度に影響を与えない。メモリセルのサイズを決める１つの要因として、Ａｌ配線のピッチがある。メモリセルとして、第１の実施例で示したものを用いれば、ビット線はＡｌ配線を、／ビット線はＡｌ配線の下層配線、たとえば、シリサイド配線とすることが可能である。したがって、ビット線と／ビット線が異なる配線層に属するので、ビット線の加工工程におけるプロセスマージンによって決定されるビット線と／ビット線間のピッチを小さくすることが可能である。したがって、図４に示すように、従来のメモリセル１００の短辺に比べて、メモリセル１０の短辺は短くすることが可能で、メモリセルサイズの縮小が可能となる。
【００９２】
また、１つのメモリセルに対応するＡｌ配線が１本となったことにより、メモリセルサイズ自体は縮小されても、Ａｌ配線間のピッチは従来よりも広くすることが可能である。この様子を図５に示す。図５（ａ）は、従来のメモリセルが２つ並んでいる場合の、ビット線および／ビット線のパターンを示す図である。図５（ｂ）は、第２の実施例のメモリセルが２つ並んでいる場合の、ビット線のパターンを示す図である。
【００９３】
本実施例においては、従来例に比べるとＡｌ配線によって形成されるビット線間隔が大きいため、このビット線の間に、ＧＮＤ配線を形成することが可能で、このＧＮＤ配線により各メモリセルにＧＮＤ電位を安定して供給することが可能となり、低電圧動作におけるメモリセルの動作をさらに安定化することが可能である。
【００９４】
［第３の実施例］
図６は、本発明の第３の実施例のＳＲＡＭ２０００の回路構成を示す概略ブロック図である。
【００９５】
基本的な構成は、第１の従来例と同様である。異なる点は、ビット線負荷トランジスタ４１０〜４１６のトランジスタサイズに以下に述べる限定を加えた点である。
【００９６】
従来は、ビット線負荷トランジスタの電流供給能力はアクセストランジスタＱ１およびＱ２の１０倍以上であった。これに比べ、本実施例ではアクセストランジスタＱ１およびＱ２に対するビット線負荷トランジスタの電流供給能力を５倍以下としている。
【００９７】
次に動作について述べる。メモリセル自体の構成は、第１の従来例と同様であるので、図１１に示したメモリセルの構成を参照して説明する。
【００９８】
たとえば、電源電圧を３Ｖとすると、ビット線負荷トランジスタのドレイン電圧Ｖｄ  およびゲートソース間電圧Ｖｇ  がともに−３Ｖの場合のドレイン電流値Ｉｄ  は、１．０〜３ｍＡであった。これに対し、アクセストランジスタでは、Ｖｄ  ＝Ｖｇ  ＝３ＶでＩｄ  は１００μＡ程度であり、駆動用トランジスタにおいては、アクセストランジスタと同一の条件において２００μＡ程度であった。
【００９９】
より具体的な例で述べると、ビット線負荷トランジスタ、アクセストランジスタ、駆動用トランジスタのそれぞれのＶｄ  ＝Ｖｇ  ＝−３Ｖ（Ｐ型トランジスタの場合）あるいはＶｄ  ＝Ｖｇ  ＝３Ｖ（Ｎ型トランジスタの場合）でのドレイン電流値が１．２ｍＡ、１００μＡ、２００μＡにおいて、図１１の記憶ノードＡが“Ｌ”レベル、記憶ノードＢが“Ｈ”レベルとする。このとき、ビット線の電位は２．８ボルト、記憶ノードＡが０．７ボルトとなる。ドライバトランジスタＱ４のしきい値の値が０．７Ｖであるとすると、記憶ノードＢの“Ｈ”レベルが駆動用トランジスタＱ４が導通状態になることで下がってしまい、データの破壊が起きる。
【０１００】
これに対し、本実施例のようにした場合は、“Ｈ”レベルの低下はなくデータ破壊が起きない。具体的な例で述べると、ビット線負荷トランジスタ、アクセストランジスタ、駆動用トランジスタのそれぞれのＶｄ  ＝Ｖｇ  ＝−３Ｖ（Ｐ型トランジスタの場合）あるいはＶｄ  ＝Ｖｇ  ＝３Ｖ（Ｎ型トランジスタの場合）におけるドレイン電流値が３３μＡ、１００μＡ、２００μＡであり、図１１の記憶ノードＡが“Ｌ”レベル、記憶ノードＢが“Ｈ”レベルとする。このとき、ビット線の電位が１．５Ｖ、記憶ノードＡの電位が０．５Ｖとなる。記憶ノードＡの電位０．５Ｖは、駆動用トランジスタＱ４のしきい値電圧の一般的な値０．７Ｖに比べ十分低いためデータの破壊は生じない。
【０１０１】
以上のような具体例に基づいて、データ破壊の生じないトランジスタ特性の領域を計算した結果を図７に示す。
【０１０２】
以下では、電源電圧は３Ｖに固定し、アクセストランジスタのしきい値電圧Ｖｔｈａ  は０．７Ｖであるものとする。
【０１０３】
従来例において説明したとおり、記憶ノードの電位が“Ｌ”レベルである場合のメモリセルの動作の安定性という要求から、駆動用トランジスタの電流供給能力は、アクセストランジスタの電流供給能力よりも大きくなければならない。図７は、横軸にアクセストランジスタの電流供給能力に対する駆動用トランジスタの電流供給能力の比をとり、縦軸にアクセストランジスタの電流供給能力に対するビット線負荷トランジスタの電流供給能力の比をとったものである。
【０１０４】
上述したことにより、メモリセルの動作マージンを確保するためには横軸の値は１．５以上でなければならない。
【０１０５】
以下では、駆動用トランジスタのしきい値電圧Ｖｔｈｄ  として０．７Ｖの場合と０．８５Ｖの場合についての結果を述べる。まず、駆動用トランジスタのしきい値電圧Ｖｔｈｄ  が０．７Ｖの場合は、アクセストランジスタの電流供給能力に対する駆動用トランジスタの電流供給能力がその下限値である１．５のとき、アクセストランジスタの電流供給能力に対するビット線負荷トランジスタの電流供給能力の比が５以下であれば、“Ｌ”レベルである記憶ノードの電位が駆動用トランジスタのしきい値電圧である０．７Ｖを超えない。アクセストランジスタの電流供給能力に対する駆動用トランジスタの電流供給能力が１よりも大きな範囲では図７中クロスハッチで示した領域ではメモリセルのデータ破壊が生じない。
【０１０６】
一方、メモリセルの駆動用トランジスタのしきい値電圧Ｖｔｈｄ  が０．８５Ｖである場合は、アクセストランジスタの電流供給能力に対する駆動用トランジスタの電流供給能力の比は１以上であることが必要で、この下限値の場合はアクセストランジスタの電流供給能力に対するビット線負荷トランジスタの電流供給能力の比は５以下であればよい。アクセストランジスタの電流供給能力に対する駆動用トランジスタの電流供給能力の比がさらに大きな範囲では、図７中斜線で示された領域ではデータの破壊が発生しない。
【０１０７】
したがって、上記の結果により、少なくとも以下の２つの条件が満たされる領域においては、メモリセルは安定に動作することが可能であることがわかる。
【０１０８】
（駆動用トランジスタの電流供給能力）／（アクセストランジスタの電流供給能力）≧１      …（２）
（ビット線負荷トランジスタの電流供給能力）／（アクセストランジスタの電流供給能力）≦５      …（３）
一方、ＭＯＳトランジスタの電流供給能力βは一般に、以下の式で表現される。
【０１０９】
β＝μＣＯＸＷ／Ｌ      …（４）
ここで、μはキャリアの移動度、ＣＯＸはＭＯＳトランジスタのゲート絶縁膜の単位面積当りの容量、Ｗはトランジスタのゲート幅、Ｌはトランジスタのゲート長を表わす。
【０１１０】
したがって、ビット線負荷トランジスタ、アクセストランジスタおよび駆動用トランジスタのゲート幅ないしゲート長を調節して上記式（２）および（３）の条件を満たすように設定してやれば、メモリセルのデータが破壊されることはない。
【０１１１】
本実施例においては、ビット線負荷用トランジスタのゲート幅ないしゲート長の調節によって、低電圧動作においても安定に動作するＳＲＡＭを得ることが可能である。
【０１１２】
［第４の実施例］
図８は、本発明の第４の実施例のＳＲＡＭ３０００の構成を示す概略ブロック図である。
【０１１３】
第３の実施例において示したように、動作電源電圧が低くなった場合においても、ビット線負荷トランジスタの電流供給能力を一定値以下とすることで、メモリセルの安定動作を実現することが可能である。しかし、この場合においては、ビット線負荷トランジスタを流れる電流量が少ないため特定のメモリセルをアクセスするために、ワード線電位が変化するときビット線および／ビット線にノイズが生じる可能性がある。すなわち、ビット線とワード線との間に存在する浮遊容量を介して、ワード線電位の変化がビット線の電位に影響を与える可能性がある。
【０１１４】
本実施例においては、上記の問題点を解決するために、ワード線を駆動するにあたり所定の遅延時間をもってワード線を駆動することが可能な遅延回路付ワード線ドライバ回路４００を用いている。上記のビット線とワード線間の浮遊容量およびワード線の抵抗値等で決定される特定の時定数よりも長い時定数でワード線を駆動すれば、ワード線がビット線に与えるノイズの問題がない安定した回路動作を実現することが可能である。
【０１１５】
［第５の実施例］
図９は、本発明の第５の実施例のＳＲＡＭ４０００の構成を示す概略ブロック図である。
【０１１６】
第３の実施例と異なる点は、以下の２点である。
第１は、ビット線負荷トランジスタ４１０〜４１６がデプレション型ＭＯＳトランジスタであることである。
【０１１７】
第２には、上記ビット線負荷トランジスタのゲート電位を読出／書込バッファ回路２１０が制御する構成としている点である。
【０１１８】
第３の実施例においては、ビット線負荷トランジスタ４１０〜４１６の電流供給能力を小さくすることで、読出動作時のメモリセルの安定性を向上させた。しかし、読出動作を行なわない場合には、ビット線電位を安定させるため、電流が多く流せるビット線負荷である方が望ましい。
【０１１９】
本実施例においては、読出動作においては、ビット線負荷トランジスタ４２０〜４２０のゲート電位をＶｇ  ＝Ｖｃｃとして電流供給能力を減少させる。
【０１２０】
その他の場合は、Ｖｇ  ＝０Ｖとすることで、電流供給能力を増加させる構成としている。これにより、安定した読出動作と安定した記憶情報の保持動作を両立させることが可能である。
【０１２１】
［第６の実施例］
図１０は、本発明の第６の実施例のＳＲＡＭの構成中の読出／書込バッファ回路２１０およびビット線負荷素子の部分を示す回路図である。
【０１２２】
第５の実施例においては、ビット線負荷素子をデプレション型ＭＯＳトランジスタとすることで、読出動作時とその他の場合のビット線負荷の電流供給能力を変化させた。本実施例においては、常時導通状態となっているエンハンスメント型Ｐ型トランジスタ４１０〜４１６とそれらのそれぞれに並列に接続されているエンハンスメント型Ｐ型トランジスタ４２０〜４２６によってビット線負荷素子を構成している。
【０１２３】
エンハンスメント型Ｐ型トランジスタ４２０〜４２６のゲート電位は、読出／書込バッファ回路２１０によって制御されている。読出動作においては、Ｐ型トランジスタ４２０〜４２６は遮断状態となる。したがって、第５の実施例と同様に、読出動作中のビット線負荷素子の電流供給能力が小さくなるためメモリセル動作が安定化される。
【０１２４】
一方、読出動作以外の場合は、Ｐ型トランジスタは導通状態となっており、ビット線負荷の電流供給能力を大きくすることが可能である。
【０１２５】
したがって、第５の実施例におけるのと同様に、読出動作時の動作の安定化と安定な記憶情報の保持動作の両立が可能となる。
【０１２６】
しかも、デプレション型トランジスタを形成するために製造工程数が増加するということがない。
【０１２７】
【発明の効果】
請求項１記載のスタティック型半導体記憶装置においては、読出動作においては第１のアクセストランジスタのみが駆動されるので、第２のアクセストランジスタが接続する側のインバータの電圧ゲインを高く保持することが可能で、メモリセル動作の安定を図ることができる。書込動作においては、第１および第２のアクセストランジスタを駆動して、互いに相補な電位となっている第１および第２のビット線によりデータの書込を行なうので、書込動作に要する時間が増加することがない。また、第２のインバータの論理しきい値が、動作電圧の２分の１以下であるので、メモリセルの動作マージンを確保することが可能である。
【０１３０】
請求項２記載のスタティック型半導体記憶装置においては、第２の駆動用トランジスタのしきい値電圧が第１の駆動用トランジスタのしきい値電圧より高いので、第２の駆動用トランジスタに接続する記憶ノードの電位が“Ｌ”レベルの場合も、メモリセル動作が安定化する。
【０１３１】
請求項３記載のスタティック型半導体記憶装置においては、第２の駆動用トランジスタのゲート幅が第１の駆動用トランジスタのゲート幅より狭いので、請求項１記載のスタティック型半導体記憶装置と同様の効果を奏するばかりでなく、ゲート幅の短縮によりメモリセルの面積を縮小することが可能である。
【０１３４】
請求項４記載のスタティック型半導体記憶装置においては、第１のビット線負荷トランジスタ、アクセストランジスタおよび駆動用トランジスタの電流供給能力が所定の関係を満たすので、メモリセルの動作が低電圧においても安定化される。
【０１３５】
請求項５記載のスタティック型半導体記憶装置においては、ワード線の駆動を所定の遅延時間をもって行なうことが可能なワード線駆動遅延状態を備えるので、ワード線電位の変動によるビット線電位に対するノイズの影響を低減することが可能である。
【０１３６】
請求項６記載のスタティック型半導体記憶装置においては、ビット線負荷手段は、互いに並列に接続される第１および第２のビット線負荷ＭＯＳトランジスタによって構成されるので、読出動作における場合とその他の場合においてビット線負荷手段の電流供給能力を可変とすることが可能であり、読出動作の安定化と安定な記憶情報保持動作との両立を図ることが可能である。
【０１３７】
請求項７記載のスタティック型半導体記憶装置においては、ビット線負荷手段は、デプレション型ＭＯＳトランジスタであり、そのゲート電位の変化によりビット線負荷手段の電流供給能力を変化させることが可能であるので、請求項６のスタティック型半導体記憶装置と同様の効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施例のＳＲＡＭのメモリセルの構成を示す回路図である。
【図２】本発明の第１の実施例のＳＲＡＭの構成を示す概略ブロック図である。
【図３】本発明の第１の実施例の動作を示すメモリセルの特性図である。
【図４】本発明の第２の実施例のＳＲＡＭのビット線パターンを示す図である。
【図５】本発明の第２の実施例のＳＲＡＭのメモリセルを２つ並べた場合のビット線パターンを示す図である。
【図６】本発明の第３の実施例のＳＲＡＭの構成を示す概略ブロック図である。
【図７】本発明の第３の実施例のメモリセルの特性を示す図である。
【図８】本発明の第４の実施例のＳＲＡＭの構成を示す概略ブロック図である。
【図９】本発明の第５の実施例のＳＲＡＭの構成を示す概略ブロック図である。
【図１０】本発明の第６の実施例のＳＲＡＭの構成を示す要部ブロック図である。
【図１１】第１の従来例のＳＲＡＭのメモリセルの構成を示す回路図である。
【図１２】第１の従来例のＳＲＡＭの構成を示す概略ブロック図である。
【図１３】第１の従来例のメモリセルの動作を示す特性図である。
【図１４】第２の従来例のメモリセルの構成を示す回路図である。
【符号の説明】
１０、１２、１４、１６  メモリセル、２０、２２  ビット線コンタクト、１００、１０２、１０４、１０６  メモリセル、２００  Ｘアドレスバッファ回路、２０２  Ｘアドレスデコーダ回路、２０４  ワード線ドライバ回路、２０６  Ｙアドレスバッファ回路、２０８  Ｙアドレスデコーダ回路、２１０  読出／書込バッファ回路、２１２  センスアンプ、２１４  書込ドライバ回路、２１６  Ｙ選択スイッチ回路、２１８  入出力バッファ回路、２２０  読出／書込ワード線ドライバ回路、２２２  書込ワード線ドライバ回路、３００  ダミーメモリセル、４００  遅延回路付ワード線ドライバ回路、４１０、４１２、４１４、４１６  デプレション型Ｐ型トランジスタ、４２０、４２２、４２４、４２６  エンハンスメント型Ｐ型トランジスタ、１０００、２０００、３０００、４０００、５０００  ＳＲＡＭ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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