(57)【特許請求の範囲】
【請求項１】
半導体スイッチング素子より構成される第１の半導体スイッチング回路と第２の半導体スイッチング回路とを並列接続する際に、前記各半導体スイッチング素子の主電流入力側の第１の主電極同士および主電流出力側の第２の主電極同士を接続すると共に、前記各第２の主電極に同抵抗値の抵抗を接続し、この抵抗より補助端子を通して第１の配線導体により前記各第２の主電極を接続し、且つ、前記各半導体スイッチング素子の制御電極を、所定周波数で高インピーダンスとなるインピーダンス素子を介して第２の配線導体により接続することを特徴とする電力用半導体装置。
【請求項２】
前記各半導体スイッチング回路は、半導体スイッチング素子、このスイッチング素子の駆動部および保護回路を一体的にモジュール化したインテリジェントパワーモジュールであることを特徴とする請求項１に記載の電力用半導体装置。
【請求項３】
前記第１の配線導体と第２の配線導体は相互に密に接して敷設することを特徴とする請求項１に記載の電力用半導体装置。
【請求項４】
前記第１の配線導体と第２の配線導体は平行平板導体で構成したことを特徴とする請求項３に記載の電力用半導体装置。
【請求項５】
前記第１の配線導体と第２の配線導体は複数のリード線を撚り合わせたツイストペア線で構成したことを特徴とする請求項３に記載の電力用半導体装置。
【請求項６】
前記第１の配線導体と第２の配線導体は複数のリード線をシールド部材に内包したシールド線で構成したことを特徴とする請求項３に記載の電力用半導体装置。
【発明の詳細な説明】
技術分野
本発明は、電力用半導体スイッチング素子とこのスイッチング素子を駆動する駆動回路とを一体化してモジュール化した装置を複数電気的に並列接続して構成した電力用半導体装置に関するものである。
背景技術
従来、たとえば、特開昭５９−１００５６０号公報、特開平２−３２５６０号公報、特開平１０−１４２１５号公報および特開平１０−１７３１２６号公報に開示されているように、半導体スイッチング素子の駆動回路および保護回路を内蔵しない半導体モジュールは、半導体スイッチング素子を構成する例えばトランジスタあるいはＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）等を駆動するための制御信号および制御電圧を外部から入力する外部端子であるゲート端子およびエミッタ補助端子等を必然的に有する。
この半導体モジュールに対し、半導体スイッチング素子、このスイッチング素子の駆動回路および保護回路を内蔵したＩＰＭ（Ｉｎｔｅｌｌｉｇｅｎｔ  Ｐｏｗｅｒ  Ｍｏｄｕｌｅ）は、例えば、高耐圧・大容量パワーデバイスの技術動向（三菱電機技報・ＶｏＬ７３・Ｎｏ．７・１９９９の７頁〜１１頁）に示されてし、るように、駆動信号（入力信号）がＩＰＭ内部のＩＧＢＴ駆動回路（ゲートドライブ回路）に入カインターフェースおよび制御ロジックを介して入力される。そして、ＩＧＢＴのゲートおよびエミッタ間には、ゲートドライブ回路により駆動電圧（ゲート電圧）が印加されることでスイッチング動作をする。
従来のＩＰＭの制御保護回路のブロック図（三菱電機技報・Ｖｏ１．７３・Ｎｏ．７・１９９９の９頁）を図５に示す。
図５に示すように、従来のＩＰＭは、フリーホイールダイオードをコレクタとエミッタ間に逆方向接続し、エミッタに出力電流制御用の電流センサを接続し、ベース（ゲート）にゲートドラィブを接続したＩＧＢＴおよびＩＧＢＴの周囲温度を検出する温度センサを内蔵した主回路部と、電流センサの検出信号に基づいて生成されたＩＧＢＴの出力電流制御信号、電流立ち上がり（ｄｉ／ｄｔ）制御信号に基づきＩＧＢＴに出力するゲート信号を制御するゲートドライブと、温度センサあるいは電源故障検出部からの検出信号によりＩＧＢＴの保護用にゲート信号を制御する保護ロジックおよび外部から入力インタフェースを介して入力した入力信号に基づきゲートドライブに出力するゲートドライブ信号を制御する制御ロジックを内蔵した専用ＩＣより構成されている。
上記構成のＩＰＭにおけるＩＧＢＴは、主回路配線接続用にコレクタとエミッタはモジュールの外部端子に接続されるが、ゲート電流・エミッタ電流を直接取り出すための補助端子は設けられていない。そのためＩＧＢＴのゲート・エミッタに直接電圧を印加することができない。
これは、ＩＰＭがＩＧＢＴの駆動回路を内蔵しているためにＩＧＢＴの駆動制御用にゲート端子およびエミッタ端子を外部に設ける必要が無いというＩＰＭの機能によるものである。
次に、従来のＩＰＭを並列接続して使用する際の問題点を以下に説明する。
ＩＰＭの並列接続時には、グランドライン間に接続したコモンモードチョークコイルによってコモンモードノイズを除去し、並列接続されたＩＰＭに同時に駆動信号が入力される。
しかし、各ＩＰＭ間におけるＩＧＢＴの駆動回路の動作時間差、ＩＧＢＴのターンオンおよびターンオフに要する時間（以下スイッチング時間と称する）差、およびＩＧＢＴが導通状態にある時のコレクタ−エミッタ間飽和電圧の差によっては各ＩＰＭの動作特性に差が生じる。
ＩＰＭの並列接続時には、各ＩＰＭ間の駆動回路の動作時間差とＩＧＢＴのスイッチング時間差を足し合わせたものがＩＰＭのスイッチングの時間差となる。
従って、ＩＰＭの並列接続状態においては、ＩＧＢＴのターンオフおよびターンオンのスイッチング動作時に、このターンオン時間差とオン電圧の差が、並列接続された各ＩＰＭに流れる電流のばらつきの原因となる。
図６は、たとえば特開平１０−１４２１５号公報に記載されている従来の半導体モジュールの並列方式を示す図である。図６に示されている２つのＩＧＢＴが別々のＩＧＢＴモジュールであった場合、ＩＧＢＴ２Ａのゲート抵抗３ＡとＩＧＢＴ２Ｂのゲート抵抗３Ｂ間のゲート接続線がある程度の長さとなりインダクタンスが大きくなる。
このため、ゲート接続線、コレクタ主回路配線ＣＣおよびＩＧＢＴ２Ａ，２Ｂそれぞれのゲートーコレクタ容量による共振ループＬＰ１、ゲート接続線、エミッタ主回路配線ＥＣおよびＩＧＢＴ２Ａ，２Ｂそれぞれのゲート−エミッタ容量による共振ループＬＰ２において、共振が生じてしまう。
ＩＧＢＴモジュールであればコレクタ−エミッタ間飽和電圧のみの特性をそろえて並列接続するＩＧＢＴモジュールを選定すれば良い。しかし、上記のような従来のＩＰＭ並列方式においては、並列接続されたＩＰＭに均等に電流を流すためには、コレクタ−エミッタ間飽和電圧およびターンオン時間あるいはターンオフ時間などの複数のスイッチング特性をそろえる必要があり、ＩＰＭの並列使用時には大きな制約となっているという問題点があった。
また、並列接続された各ＩＰＭ間でＩＧＢＴのゲート−エミッタ間に同じ電圧を印加する際に、ゲート補助端子接続線の配線ループを通して共振が生じるという問題があった。
この発明は、上記のような問題点を解消するためになされたもので、ＩＰＭの並列接続時に必要であったスイッチング特性のそろったＩＰＭの選別を行なうこと無しに、ＩＰＭを並列接続して電力用半導体装置を構成することを目的とする。
発明の開示
１．この発明は、半導体スイッチング素子より構成される第１の半導体スイッチ／ング回路と第２の半導体スイッチング回路とを並列接続する際に、前記各半導体スイッチング素子の主電流入力側の第１の主電極同士および主電流出力側の第２の主電極同士を接続すると共に、前記各第２の主電極に同抵抗値の抵抗を接続し、この抵抗より補助端子を通して第１の配線導体により前記各第２の主電極を接続し、且つ、前記各半導体スイッチング素子の制御電極を、所定周波数で高インピーダンスとなるインピーダンス素子を介して第２の配線導体により接続する。
２．この発明による各半導体スイッチング回路は、半導体スイッチング素子、このスイッチング素子の駆動部および保護回路を一体的にモジュール化したインテリジェントパワーモジュールである。
３．この発明は、第１の配線導体と第２の配線導体は相互に密に接して敷設する
４．この発明は、第１の配線導体と第２の配線導体は平イテ平板導体で構成した。
５．この発明は、第１の配線導体と第２の配線導体は複数のリード線を撚り合わせたツイストペア線で構成した。
６．この発明は、第１の配線導体と第２の配線導体は複数のリード線をシールド部材に内包したシールド線で構成した。
発明を実施するための最良の形態
実施の形態１．
以下、この発明の実施の形態１を添付図面について説明する。
図１は本実施の形態１に係る電力用半導体装置の回路構成を示す図である。本実施の形態１に係る電力用半導体装置は、図１に示すように例えば自己消弧形スイッチング素子であるＩＧＢＴ２、ＩＧＢＴ２をＯＮ−ＯＦＦ駆動するゲート信号を発するゲート素子６等を有する駆動回路および図示しないＩＧＢＴの保護回路等を一体化してモジュール化したＩＰＭ１Ａ，１Ｂを例えば基板上で２つ配置し、この基板上で２つのＩＰＭ１Ａ，１Ｂを後述する回路導体にて電気的に並列接続する。
また、基板上には駆動回路のグランドライン１２に伝わるコモンモードノイズを除去するためのコモンモードチョークコイル１３の一次巻線がＩＰＭ１Ａにおけるグランドライン１２とＩＰＭ１Ｂにおけるグランドライン１２間に挿入されている。
コモンモードチョークコイル１３の二次巻線の一端が駆動回路を構成するゲート素子６Ａの入力端子に、二次巻線の他端が駆動回路を構成するゲート素子６Ｂの入力端子に接続されている。
また、コモンモードチョークコイル１３の一次巻線と二次巻線の各一端間に各駆動回路にローレベルを０ＶまたはハイレベルをＤＣ１５Ｖとする駆動制御信号１１を入力する駆動制御信号源２０が接続されている。
次に、ＩＰＭ１Ａ．１Ｂの構成について説明する。
尚、ＩＰＭ１Ａ．１Ｂの構成は同等であり、ＩＰＭ１Ａ，１Ｂを区別するために各符号にＡまたはａ，Ｂまたはｂを付する。
各ＩＰＭ１Ａ．１ＢにおけるＩＧＢＴ２Ａ，２Ｂのコレクタはプラスのコレクタ側主回路配線ｃｃに共通接続机また、エミッタはマイナスのエミッタ側主回路配線ＥＣに共通接続されている。
各ＩＧＢＴ２Ａ，２Ｂはそれぞれゲート抵抗３Ａ，３Ｂを通してオンーオフ駆動信号を駆動回路より入力する。
駆動回路を構成するゲート素子６Ａは、その入力端子に駆動制御信号源２０より＋１５ＶのＤＣ電圧を入力すると＋２４Ｖの駆動信号を、そして＋０Ｖの電圧を入力すると０Ｖの駆動信号をそれぞれの出力端子Ｐ３Ａより出力する。そして、１５Ｖの駆動信号によりオフし、０Ｖの駆動信号によりオンする例えばＦＥＴより構成されるスイッチング素子４ａのドレインは第１電源７Ａの＋端子に接続され、１５Ｖの駆動信号によりオンし、０Ｖの駆動信号によりオフする同じくＦＥＴより構成されるスイッチング素子５ａのドレインは第２電源８の一端子に接続されている。
各スイッチング素子４ａ，５ａのソースはそれぞれゲート抵抗４Ａ，５Ａを通して接続点ＰＡ４で接続されている。接続点ＰＡ４はＩＧＢＴ２Ａのゲート抵抗３Ａを通してＩＧＢＴ２Ａのゲートに接続されている。
各スイッチング素子４ａ，５ａのゲートはゲート素子６Ａの出力端子ＰＡ３よりオン／オフ駆動信号を入力する。
第１電源７Ａの一端子と第２電源８Ａの＋  詣子は接続点ＰＡ１において接続され、接続点ＰＡ１は回路パターンを通してＩＧＢＴ２Ａのエミッタにおける接続点ＰＡ７に接続される。
尚、ＩＰＭ１Ｂのおいても同様に接続されている。
以上のように回路構成されたＩＰＭ１Ａ，ＩＰＭ１Ｂにおいて、ＩＧＢＴ２Ａ，２Ｂの各コレクタは外部端子９，９によりコレクタ主回路配線ＣＣに接続され、また、ＩＧＢＴ２Ａ，２Ｂの各エミッタは外部端子１０，１０によりエミッタ主回路配線ＥＣにより接続されることで各ＩＧＢＴ２Ａ，２Ｂは並列接続される。
また、ＩＰＭ１Ａにおける接続点ＰＡ４とゲート抵抗３Ａとを接続する回路パターンと、ＩＰＭ１Ｂにおける接続点ＰＢ４とゲート抵抗３Ｂとを接続する回路パターンは、それぞれＩＰＭ１Ａ，１Ｂの外部端子となるゲート補助端子１４Ａ、１４Ｂに上記各回路パターン中の接続点ＰＡ５、ＰＢ５より回路パターンにて接続される。
更に、ＩＰＭ１Ａ，ＩＰＭ１Ｂにおいて、ＩＰＭ１Ａにおける第２電源８Ａの＋端子側の接続点ＰＡ１とＩＧＢＴ２Ａのエミッタ側の接続点ＰＡ７とを接続する回路パターンと、ＩＰＭ１Ｂにおける第２電源８Ｂの＋端子側の接続点ＰＢ１とＩＧＢＴ２Ｂのエミッタ側の接続点ＰＢ７とを接続する回路パターンは、それぞれＩＰＭ１Ａ，１Ｂの外部端子となるエミッタ補助端子１５Ａ、１５Ｂに抵抗１６Ａ、１６Ｂを介して接続される。
ゲート補助端子１４Ａは回路パターンによりゲート抵抗３Ａの電流入力側の接続点ＰＡ５に接続されている。ゲート抵抗３Ｂの電流入力側に回路パターンで接続されたゲート補助端子１４Ｂは、フェライトビーズコア１９を介してゲート補助端子接続配線１７に接続されている。
各エミッタ補助端子１５Ａ，１５Ｂはゲート補助端子接続配線１７とペアになるエミッタ補助端子接続配線１８により接続される。
尚、ゲート補助端子接続配線１７とエミッタ補助端子接続配線１８とは平行平板導線、ツイストペア線またはシールド線により密接させて敷設させる。
ここで、ゲート抵抗４Ａ，４ＢはＩＧＢＴ２Ａ，２Ｂのターンオン時のみに使用されるゲート抵抗、ゲート抵抗５Ａ，５ＢはＩＧＢＴ２Ａ，２Ｂのターンオフ時のみに使用されるゲート抵抗である。
直流電源７Ａ，７ＢはＩＧＢＴ２Ａ，２Ｂのターンオン時にゲート−エミッタ間に正電位を印加するための直流電源、直流電源８Ａ，８ＢはＩＧＢＴ２Ａ，２Ｂのターンオン時にゲート−エミッタ間に負電位を印加するための直流電源である。
各ゲート補助端子１４Ａ，１４Ｂ同士および各エミッタ補助端子１５Ａ、１５Ｂ同士をそれぞれゲート補助端子接続配線１７、エミッタ補助端子接続配線１８で接続することにより、並列接続された各ＩＧＢＴ２Ａ，２Ｂ間のゲート電位およびエミッタ電位をそれぞれ等電位に保つ。
次に、各ＩＧＢＴのターンオフ動作を例に本実施の形態１の動作について説明する。各ＩＧＢＴ２Ａ，２Ｂはそれぞれのエミッタ補助端子１５Ａと１５Ｂ、ゲート補助端子１４Ａと１４Ｂを接続しているため、ターンオフ直前のゲート・エミッタ電位は等電位に保たれている。
ターンオフ指令により＋１５Ｖの駆動信号１１が駆動制御信号源２０よりＩＰＭ１Ａのゲート素子６ＡとＩＰＭ１Ｂのゲート素子６Ｂに同時に入力されると、ゲート素子６Ａ，６Ｂの出力端子ＰＡ３，ＰＢ３に＋２４の電位が発生する。
この結果、通常はスイッチング素子４ａ，４ｂがオフとなり、スイッチング素子５ａ，５ｂがオンとなる。しかし、ＩＰＭ１Ａ，１Ｂ内部の駆動回路は各ゲート素子６Ａ．６Ｂ、スイッチング素子４ａ，５ａ，４ｂ，５ｂを含めて動作時間差が存在するために、図２に示すように駆動回路の動作速度が遅い方の例えばＩＰＭ１Ａのスイッチング素子４ａはオンのままとなる。
駆動回路の動作速度が早い方の例えばＩＰＭ１Ｂのスイッチング素子４ｂをオフとなり、スイッチング素子５ｂをオンにする。
このようにＩＰＭ１Ａがターンオン指令状態となりスイッチグ素子４ａがオン、スイッチング素子５ａがオフ、また、ＩＰＭ１Ｂがターンオフ指令状態となりスイッチング素子４ｂがオフ、スイッチング素子５ｂがオンとなると、ターンオン側の第１電源７Ａとターンオフ側の第２電源８Ｂとの直列回路に、ターンオン側の抵抗４Ａと同抵抗値のターンオフ側の抵抗５Ｂが直列接続された回路構成となる。この結果、第１電源７Ａと第２電源８Ｂとの直列合成電圧は抵抗４Ａと５Ｂとにより等しく分圧され、各分圧電圧は各抵抗４Ａ，５Ｂとの接続点ＰＡ５、ＰＢ５よりＩＧＢＴ２Ａ，２Ｂの各ゲートに等しく印加される。よって、各ＩＰＭ１Ａ，１Ｂに内蔵の駆動回路の動作速度が異なっても並列接続された各ＩＧＢＴ２Ａ，２Ｂのゲートは同電位に保たれるため、ＩＧＢＴ２Ａ，１２Ｂの動作時間に不平衡が生じることはない。
また、各ＩＧＢＴ２Ａ，２Ｂの入出力共通線にはそれぞれ１〜２Ωの低抵抗値の抵抗１６Ａ１１６Ｂを介してエミッタ補助端子１５Ａ，１５Ｂが接続されている。あるいは各ＩＰＭ１Ａ，１ＢにおけるＩＧＢＴ２Ａ，２Ｂのエミッタ同士はエミッタ主回路配線ＥＣにより接続されているため、エミッタは常にほぼ同電位に保たれている。
その後、動作速度が遅いＩＰＭ１Ａ側の駆動回路が動作し、ＩＧＢＴ２Ａのゲートに一電位が印加された時点で並列接続された各ＩＰＭ１Ａ，１Ｂにおける各ＩＧＢＴ２Ａ，２Ｂのゲート電位が共に一電位となりターンオフ動作が同時に開始される。
ターンオン時もこれと逆の動作となり並列接続されたＩＰＭの駆動回路の動作速度のばらつきに関係なく同時にターンオンする。このようにして駆動回路の動作速度のばらつきが打ち消され、ターンオン動作あるいはターンオフ動作の過渡状態では、ＩＰＭに内蔵され趣動回路の動作速度のばらつきに関係なく並列接続された各ＩＰＭにおけるＩＧＢＴのゲートおよびエミッタ電位を等しく保つことができるため、並列モジュールに均等に電流を流すことができる。
ただし、ゲート補助端子１４Ａ，１４Ｂを接続することにより、図３に示すようにゲート補助端子接続線１７とコレクタ側主回路配線ＣＣは、ゲート−コレクタ容量２０を介してループが形成され、このループにコレクタ側主回路配線ＣＣ、ゲート補助端子接続線１７の各インダクタンス２２、２４が加わって共振ループが形成される。
あるいはゲート補助端子接続線１７とエミッタ側の主回路配線ＥＣは、ゲート−エミッタ容量２１を介してループが形成され、このループにゲート補助端子接続線１７とエミッタ側主回路配線ＥＣの各インダクタンス２３、２４が加わって共振ループが形成される。この結果、これら共振ループにより共振が発生する問題が生じる。
本実施の形態では、この共振を抑えるためには、ゲート補助端子接続配線１７のインダクタンス２４を低減することが有効な対処法となるインダクタンスを低減するためには、各ＩＰＭ１Ａ，１Ｂ間のゲート補助端子１４Ａ、１４Ｂを接続するゲート補助端子接続線１７と各ＩＰＭ１Ａ，１Ｂ間のエミッタ補助端子１５Ａ、１５Ｂを接続するゲート補助端子接続線１８とを一対の導線にて接続する。
このような接続方法として以下の３つの方法がある。
（１）並行平板導体で接続する。
（２）ツイストペアケーブルで接続する。
（３）同軸ケーブルで接続する。
これら３種類の接続方法はいずれも配線のインダクタンスの低減を図ることが可能であり、装置の構成に応じてコストや組み立で性等の面から最良の接続方法を選択する事ができる。
更に、共振の発生を抑制するためのさらなるヌ寸策として、共振周波数帯域（数ＭＨｚ以上）で高インピーダンス特性を持つフェライトビーズコア１９を介して各ゲート補助端子１４Ａ，１４Ｂをゲート補助端子接続配線１７で接続する。
以上に説明したように、ゲート補助端子接続配線１７とエミッタ補助端子接続配線１８にインダクタンス低減配線を使用し、ゲート補助端子接続配線１７にフェライトビーズコア１９の挿入を行なうことにより、ゲート補助端子接続線１７を介した形成された共振ループによる共振を完全に抑制する事ができる。
また、エミッタ補助端子接続線１８とエミッタ側主回路間にエミッタループが形成されと、このエミッタループには、スイッチング時の鎖交磁束あるいは並列されたＩＰＭ１Ａ，１Ｂに流れる電流のアンバランスによって不平衡電流が流れる。この不平衡電流によって駆動回路に誤動作が生じる可能性がある。
よって、このエミッタループの電流は極力減少させる必要がある特開平１０−１４２１５号公報では各エミッタ補助端子間にインダクタンス（図６を参照）を挿入して電流の抑制を図っている。しかし、本実施の形態１ではゲート補助端子接続線間のインダクタンス減少のためにエミッタ補助端子接続線を利用しており、インダクタンスを挿入することは適当でない。
そこで、本実施の形態１においては、エミッタループに抵抗１６Ａ，１６Ｂを挿入し電流を減少させる。ただし、抵抗１６Ａ，１６Ｂの抵抗値が大きい場合、流れる電流値によっては並列接続されたＩＧＢＴ２Ａ，２Ｂのエミッタ電位に大きく差が現れることになるので、抵抗値は１〜２Ω程度とする。
以上の説明から明らかなように、本実施の形態によれば、ＩＰＭ１Ａ，１Ｂの並列接続において駆動回路および保護回路を内蔵しない半導体モジュールと同等の並列接続の容易性が実現できる。また、ＩＰＭ１Ａ，１Ｂの並列接続時の素子選別作業が大幅に軽減されることにより、ＩＰＭの保護機能などのメ１クットのみを生かしたＩＰＭを並列接続した装置を提供できる。
実施の形態２．
図４はこの発明の実施の形態２に係る電力用半導体装置の構成図である。
尚、図中、図１と同一符号は同一または相当部分を示す。
上記実施の形態１は、第１電源７Ａ（７Ｂ）および第２電源８Ａ（８Ｂ）の直列接続点とＩＧＢＴ２Ａ（２Ｂ）のエミッタとを接続する入出力共通線に形成した接続点ＰＡ６（ＰＢ６）と土ミッタ補助立岩子１５Ａ（１５Ｂ）との間に抵抗１６Ａ（１６Ｂ）を接続し、この抵抗１６Ａ（１６Ｂ）を通してＩＧＢＴ２Ａ（２Ｂ）のエミッタとエミッタ補莇端子接続線１８とを接続した。
しかし、本実施の形態２では接続点ＰＡ６（ＰＢ６）とエミッタ補助端子１５Ａ（１５Ｂ）との間を回路パターンで接続し、入出力共通線内に直列に抵抗２５Ａ（Ｂ）を挿入し、この抵抗２５Ａ（Ｂ）を介してＩＧＢＴ２Ａ（２Ｂ）のエミッタと第１電源７Ａ（７Ｂ）および第２電源８Ａ（８Ｂ）の直列接続点とを接続する。
この結果、実施の形態１と同様にエミッタループの電流を極力減少させることができる。
産業上の利用の可能性
本発明は、インテリジェントパワーモジュールの並列接続を行なう際に、インテリジェントパワーモジュールを構成するスイッチング素子のスイッチング特性によるスイッチング素子の選別基準を緩和し、且つ、並列接続された各インテリジェントパワーモジュールに均等に電流を流す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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