(57)【特許請求の範囲】
【請求項１】
複数の画素がマトリクス状に配列され各行の画素が１水平画素アレイを構成する表示パネルと、各水平画素アレイの画素を連続する複数の画素ブロックに分割してそれぞれ駆動する複数のドライバ部と、これらドライバ部が順番に接続されるＭ個のデータ供給バスと、外部から順次供給される画素データをＭ個のデータ供給バスに分配する制御手段とを備え、前記制御手段は各々一領域への書込中に他領域からの読出しが可能であり、１ブロックの画素に対応する画素データを格納する複数のメモリ部を含み、これらメモリ部の合計メモリ容量が１水平画素アレイ分の画素データを全て格納するためのメモリ容量よりも少ないデータ分配回路、並びに外部から順次供給される画素データを１画素ブロックの画素数に対応する数毎に画素データブロックとして区分し、Ｍ個の画素データブロックを前記Ｍ個のメモリ部に順次書込み、この書込中にこれらＭ個のメモリ部に格納されたＭ個の画素データブロックを並列的に読出し、これらＭ個の画素データブロックを前記Ｍ個のデータ供給バスのうちの対応するものにそれぞれ供給する制御を行なう制御回路を有し、前記Ｍ個のデータ供給バスは第１および第２データ供給バスで構成され、前記ドライバ部の数は２の整数倍に等しく設定され、前記データ分配回路は、各々１画素ブロックの画素数に対応する数の画素データを格納することが可能なメモリ容量を持ち各画素データブロックを書込むために１つずつ選択され連続した２画素データブロックを並列的に読出すために２つずつ選択される第１、第２、および第３メモリ部を含み、前記制御回路は書込領域と読出領域とをオーバーラップさせずに各画素データブロックの全画素データを所定期間で前記第１，第２および第３メモリ部のうちの１つに書込みながらこの所定期間の２倍の期間で連続した２画素データを並列的に前記第１，第２，および第３メモリ部のうちの２つから読出す制御を行なうシーケンスコントローラを有することを特徴とするフラットパネル表示装置。
【請求項２】
各画素データは複数の色成分の階調をそれぞれ表すカラー画素データであり、各ドライバ部は１カラー画素データに対応して前記色成分数に等しい数の画素を駆動するよう構成されることを特徴とする請求項１に記載のフラットパネル表示装置。
【請求項３】
前記データ分配回路は外部から順次供給される画素データを２つずつ２ワード画素データに変換する変換手段を有し、各メモリ部のそれぞれの領域はこの変換手段から順次供給される２ワード画素データを格納するために１画素データのビット数の２倍に設定されるワード長を持つことを特徴とする請求項１に記載のフラットパネル表示装置。
【請求項４】
複数の画素がマトリクス状に配列され各行の画素が１水平画素アレイを構成する表示パネルと、各水平画素アレイの画素を連続する複数の画素ブロックに分割してそれぞれ駆動する複数のドライバ部と、これらドライバ部が順番に接続されるＭ個のデータ供給バスと、外部から順次供給される画素データを前記Ｍ個のデータ供給バスに分配する制御手段とを備え、前記制御手段は各々一領域への書込中に他領域からの読出しが可能であり、１ブロックの画素に対応する画素データを格納する複数のメモリ部を含み、これらメモリ部の合計メモリ容量が１水平画素アレイ分の画素データを全て格納するためのメモリ容量よりも少ないデータ分配回路を有するフラットパネル表示装置の駆動方法において、外部から順次供給される画素データを１画素ブロックの画素数に対応する数毎に画素データブロックとして区分する第１ステップと、Ｍ個の画素データブロックを前記Ｍ個のメモリ部に順次書込み、この書込中にこれらＭ個のメモリ部に格納されたＭ個の画素データブロックを並列的に読出す第２ステップと、これらＭ個の画素データブロックを前記Ｍ個のデータ供給バスのうちの対応するものにそれぞれ供給する第３ステップを備え、前記Ｍ個のデータ供給バスは第１および第２データ供給バスで構成され、前記ドライバ部の数は２の整数倍に等しく設定され、前記データ分配回路は、各々１画素ブロックの画素数に対応する数の画素データを格納することが可能なメモリ容量を持ち各画素データブロックを書込むために１つずつ選択され連続した２画素データブロックを並列的に読出すために２つずつ選択される第１、第２、および第３メモリ部を含み、第２ステップは書込領域と読出領域とをオーバーラップさせずに各画素データブロックの全画素データを所定期間で前記第１，第２および第３メモリ部のうちの１つに書込みながらこの所定期間の２倍の期間で連続した２画素データを並列的に前記第１，第２，および第３メモリ部のうちの２つから読出すサブステップを有することを特徴とするフラットパネル表示装置の駆動方法。
【請求項５】
各画素データは複数の色成分の階調をそれぞれ表すカラー画素データであり、各ドライバ部は１カラー画素データに対応して前記色成分数に等しい数の画素を駆動するよう構成されることを特徴とする請求項４に記載のフラットパネル表示装置の駆動方法。
【請求項６】
前記データ分配回路は外部から順次供給される画素データを２つずつ２ワード画素データに変換する変換手段を有し、各メモリ部のそれぞれの領域はこの変換手段から順次供給される２ワード画素データを格納するために１画素データのビット数の２倍に設定されるワード長を持つことを特徴とする請求項４に記載のフラットパネル表示装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に複数の画素がマトリクス状に配列されたフラットパネル表示装置およびその駆動方法に関する。
【０００２】
【従来の技術】
近年、パーソナルコンピュータ、ワードプロセッサ、ＴＶ、ビデオプロジェクタ等の機器は一般に薄型、軽量、低消費電力という特徴を持ち液晶ディスプレイ（ＬＣＤ）に代表されるフラットパネル表示装置を広く利用している。特にアクティブマトリクスＬＣＤの研究開発は隣接画素間でクロストークのない良好な表示画像の得られることから盛んである。一般的なアクティブマトリクスＬＣＤは、複数の画素がマトリクス状に配列され各行の画素が１水平画素アレイを構成する表示パネルと、各水平画素アレイの画素の光透過率をそれぞれ制御するために設けられる複数の信号線を駆動する信号線駆動回路とを備える。この信号線駆動回路は外部から順次供給される画素データを１水平走査期間毎にパラレル形式に変換し、これにより得られる１水平画素アレイ分の画素データをそれぞれアナログ電圧に変換し、これらアナログ電圧をそれぞれの信号線に供給する。
【０００３】
最近の傾向では、各水平画素アレイの画素数がアクティブマトリクスＬＣＤの解像度を高めるために増大され、画素データのワード長が階調精度を高めるために増大される。この画素数およびワード長を増大するには、信号線駆動回路が画素データをより高速に処理する必要がある。信号線駆動回路の処理速度が限界まで高められてしまうと、１水平走査期間内に全信号線を駆動することが困難になる。
【０００４】
この問題の解決策としては、各水平画素アレイを分割したＮ（Ｎは２以上の整数）個の画素ブロックを駆動するブロック駆動技術がある。この駆動技術では、信号線駆動回路がこれら画素ブロックに割り当てられた信号線のグループをそれぞれ駆動するＮ個のドライバ部で構成され、２つのラインメモリがこれらドライバ部に振り分けられる１水平画素アレイ分の画素データを各々格納するために新規に設けられる。１水平画素アレイ分の画素データが各水平走査期間において一方のラインメモリに書込まれ、既に書込まれている１水平画素アレイ分の画素データが他方のラインメモリから読出される。この場合、それぞれの画素ブロックに対応するドライバ部はこれらに振り分けられる画素データを処理するために並列的に動作可能であるので、各ドライバ部の処理速度を全信号線数に等しい数の画素データを順次処理する場合の約１／Ｎに低減できる。
【０００５】
【発明が解決しようとする課題】
しかし、ブロック駆動技術は２つのラインメモリを新規に必要とするという欠点を持つ。これらラインメモリの各々は１水平画素アレイ分の画素データを格納できるメモリ容量を持たなくてはならないため、このメモリ容量が上述の画素数およびワード長の増大に伴って増大する。さらに、これらラインメモリはメモリ容量の増大に際して高速なデータ転送に耐え得る性能を要求される。従って、ブロック駆動技術を採用した場合、フラットパネル表示装置の製造コストが高くなるのを避けられなかった。
【０００６】
本発明の目的は、各水平画素アレイをブロック駆動するために必要なメモリ容量を小規模に維持できるフラットパネル表示装置およびその駆動方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明によれば、複数の画素がマトリクス状に配列され各行の画素が１水平画素アレイを構成する表示パネルと、各水平画素アレイの画素を連続する複数の画素ブロックに分割してそれぞれ駆動する複数のドライバ部と、各々これらドライバ部の少なくとも１つに接続されるＭ個のデータ供給バスと、外部から順次供給される画素データをＭ個のデータ供給バスに分配する制御ユニットとを備え、この制御ユニットは各々一領域への書込中に他領域からの読出しが可能であり、各々１画素ブロック分の画素データを格納する複数のメモリ部を含み、これらメモリ部の合計メモリ容量が１水平画素アレイ分の画素データを全て格納するためのメモリ容量よりも少ないデータ分配回路、並びに外部から順次供給される画素データを１画素ブロックの画素数に対応する数毎に画素データブロックとして区分し、Ｍ個の画素データブロックをＭ個のメモリ部に順次書込み、この書込中にこれらＭ個のメモリ部に格納されたＭ個の画素データブロックを並列的に読出し、これらＭ個の画素データブロックをＭ個のデータ供給バスのうちの対応するものにそれぞれ供給する制御を行なう制御回路とを有するフラットパネル表示装置が提供される。
【０００８】
本発明によれば、さらに複数の画素がマトリクス状に配列され各行の画素が１水平画素アレイを構成する表示パネルと、各水平画素アレイの画素を連続する複数の画素ブロックに分割してそれぞれ駆動する複数のドライバ部と、各々これらドライバ部の少なくとも１つに接続されるＭ個のデータ供給バスと、外部から順次供給される画素データをＭ個のデータ供給バスに分配する制御ユニットとを備え、この制御ユニットは各々一領域への書込中に他領域からの読出しが可能であり、各々１画素ブロック分の画素データを格納する複数のメモリ部を含み、これらメモリ部の合計メモリ容量が１水平画素アレイ分の画素データを全て格納するためのメモリ容量よりも少ないデータ分配回路を有するフラットパネル表示装置の駆動方法であって、外部から順次供給される画素データを１画素ブロックの画素数に対応する数毎に画素データブロックとして区分するステップと、Ｍ個の画素データブロックをＭ個のメモリ部に順次書込み、この書込中にこれらＭ個のメモリ部に格納されたＭ個の画素データブロックを並列的に読出すステップと、これらＭ個の画素データブロックをＭ個のデータ供給バスのうちの対応するものにそれぞれ供給するステップとを備えるフラットパネル表示装置の駆動方法が提供される。
【０００９】
上述のフラットパネル表示装置およびその駆動方法では、外部から順次供給される画素データが１画素ブロックの画素数に対応する数毎に画素データブロックとして区分され、Ｍ個の画素データブロックがＭ個のメモリ部に順次書込まれ、この書込中にこれらＭ個のメモリ部に格納されたＭ個の画素データブロックが並列的に読出され、これらＭ個の画素データブロックがＭ個のデータ供給バスのうちの対応するものにそれぞれ供給される。従って、複数のメモリ部の合計メモリ容量は１水平画素アレイ分の画素データをすべて格納するために必要なメモリ容量よりも少なくなる。さらに、このメモリ容量は１水平画素アレイ分の画素データ数および画素データのワード長に大きく依存しない。これは、メモリ容量を維持しながらこれらデータ数およびワード長を増大することを可能にする。この結果、フラットパネル表示装置の製造コストが水平画素アレイのブロック駆動のために上昇するのを防止できる。
【００１０】
【発明の実施の形態】
以下、本発明の第１実施例に係るフラットパネル表示装置を添付図面を参照して説明する。このフラットパネル表示装置はノーマリホワイトモードで動作する光透過型のアクティブマトリクスＬＣＤとして製造される。
【００１１】
図１はこのフラットパネル表示装置の構成を概略的に示し、図２は図１に示す液晶パネルの断面構造を示す。フラットパネル表示装置はカラー表示が可能な液晶パネル３を備える。液晶パネル３には、対角１４インチの表示領域２が設けられる。この液晶パネル３はアレイ基板１０１と、対向基板３０１と、光変調層としてアレイ基板１０１および対向基板１０３間に保持され液晶組成物から構成される液晶層４０１と、偏光軸が互いに直交するようにアレイ基板１０１および対向基板３０１の外側表面に貼り付けられる偏光板ＰＬ１およびＰＬ２とにより構成される。液晶パネル３はアレイ基板１０１および対向基板３０１の外周部にシール剤を付加し、これらアレイ基板１０１および対向基板３０１を貼り合わせ、アレイ基板１０１および対向基板３０１間においてシール剤によって囲まれたギャップに液晶組成物を充填することにより形成される。
【００１２】
アレイ基板１０１はガラス基板ＳＢ１と、このガラス基板ＳＢ１上にマトリクス状に配列される６００×２４００個の画素電極１５１と、これら画素電極１５１の行に沿ってそれぞれ形成される６００本の走査線１１３（Ｙ１−Ｙ６００）と、これら画素電極１５１の列に沿ってそれぞれ形成される２４００本の信号線１０３（Ｘ１−Ｘ２４００）と、走査線１１３および信号線１０３の交差点近くにそれぞれスイッチング素子として形成される６００×２４００個の薄膜トランジスタ（ＴＦＴ）１２１と、各々対応する行の画素電極１５１にオーバーラップする領域を有し走査線１１３にほぼ平行に形成される６００本の蓄積容量線１６１と、画素電極１５１のマトリクスアレイを全体的に覆う第１配向膜ＯＲ１とを有する。ＴＦＴ１２１は非晶質シリコン薄膜を活性層として用いた逆スタガＴＦＴ構造を有する。画素電極１５１はIndium Tin Oxide（ＩＴＯ）から成る透明導電膜である。蓄積容量線１６１と画素電極１５１とは蓄積容量ＣＳを構成する。
【００１３】
対向基板３０１はガラス基板ＳＢ２と、画素電極１５１の周辺部をマスクするようガラス基板ＳＢ２上に形成されるマトリクス遮光膜ＳＦと、このマトリクス遮光膜ＳＦから露出したガラス基板ＳＢ２上に形成されるカラーフィルタＦＬと、画素電極１５１のマトリクスアレイに対向する対向電極３１１と、この対向電極３１１を全体的に覆う第２配向膜ＯＲ２とを有する。遮光膜ＳＦはＴＦＴ１２１に入射する光、信号線１０３と画素電極１５１との間隙を通過する光、並びに走査線１１３と画素電極１５１との間隙を通過する光を遮光する。カラーフィルタＦＬは各々対応する色成分の光を透過する赤、緑、青のカラーストライプで構成され、これらカラーストライプが画素電極１５１の行方向に繰り返し並べられる。対向電極３１１は画素電極１５１と同様にＩＴＯから成る透明導電膜である。第１配向膜ＯＲ１および第２配向膜ＯＲ２は画素電極１５１および対向電極３１１間に電位差がないときに液晶分子をツイストネマチック（ＴＮ）配向させるために設けられる。各ＴＦＴ１２１は走査線１１３のうちの１本に接続されるゲート、および信号線１０３のうちの１本と全画素電極１５１のうちの１個との間に接続されるソース・ドレインパスを有する。画素電極１５１と対向電極３１１とは液晶容量ＣＬＣを構成する。また、蓄積容量線１６１は対向電極３１１に接続される。上述の液晶パネル３の表示領域は各々８００グループのＲＧＢ画素を含む６００本の水平画素アレイで構成され、各グループのＲＧＢ画素は隣接する３個の画素電極１５１にそれぞれ対応する。また、表示装置の外形寸法を小さくするため、信号線１０３および走査線１１３はそれぞれ画素電極１５１の列および行方向において液晶パネル３の一端辺側にのみ引き出されている。
【００１４】
（尚、上述の配向膜ＯＲ１およびＯＲ２並びに偏光板ＰＬ１およびＰＬ２は、透明樹脂と液晶材料とを混合した高分子分散型液晶を液晶組成物として用いる場合において不要である。）
このフラットパネル表示装置は、さらに信号線Ｘ１−Ｘ２４００を駆動する信号線駆動回路１２と、走査線Ｙ１−Ｙ６００を駆動する走査線駆動回路１４と、信号線駆動回路１２および走査線駆動回路１４を制御する液晶コントローラ１６とを備える。信号線駆動回路１２は信号線駆動回路基板５Ａおよび配線フィルムＸＦ上に駆動部ＸＴ１，ＸＴ２，…，ＸＴ８を形成するテープキャリアパッケージ（ＴＣＰ）を有する。走査線駆動回路１４は走査線駆動回路基板５Ｂおよび配線フィルムＸＦ上に駆動部ＹＴ１，ＹＴ２，…，ＹＴ８を形成するテープキャリアパッケージ（ＴＣＰ）を有する。液晶コントローラ１６はプログラマブルロジックアレイから構築され制御回路基板５Ｃ上に配置される。液晶コントローラ１６は１水平走査期間あたり８００個（＝ＲＧＢ画素のグループ数）の割合で外部から順次供給されるＲＧＢ画素データを受け取り、これらＲＧＢ画素データを様々な制御信号と共に信号線駆動回路１２に供給する。各ＲＧＢ画素データは赤、緑、青の色成分を表すＲ画素データ、Ｇ画素データ、およびＢ画素データの組み合わせにより構成される。Ｒ画素データ、Ｇ画素データ、およびＢ画素データの各々は６４（＝２6 ）階調で対応色成分を表示するために６ビットのワード長を有する。このため、ＲＧＢ画素データのワード長はこれらを合計した１８ビットとなる。様々な制御信号は１水平画素アレイ分のＲＧＢ画素データの供給に先行して発生されるスタートパルスＳＴ、この１水平画素アレイ分のＲＧＢ画素データの供給完了に続いて発生されるロードパルスＬＤ、および２つのＲＧＢ画素データの供給毎に発生されるクロックパルスＣＫを含む。このクロックパルスＣＫの周波数はは３６ＭＨｚのシステムクロック周波数の半分の１８ＭＨｚに設定される。液晶コントローラ１６はさらに１０２４クロックの期間（＝２８μｓ）に等しい１水平走査期間毎に走査線Ｙ１−Ｙ６００のうちの１本を選択するためにクロックパルスおよびスタートパルスを含む制御信号ＹＳＥＬを走査線駆動回路１４に供給する。信号線駆動回路１２は液晶コントローラ１６から１水平走査期間毎に１水平画素アレイ分のＲＧＢ画素データを受け取り、各ＲＧＢ画素データに含まれるＲ画素データ、Ｇ画素データ、およびＢ画素データをアナログ画素信号電圧に変換し、これらを信号線Ｘ１−Ｘ２４００に並列的に供給する。走査線駆動回路１４は液晶コントローラ１６からの制御信号ＹＳＥＬに基づいて走査線Ｙ１−Ｙ６００を順次選択し、走査パルスを選択走査線に供給する。各水平画素アレイに対応するＴＦＴ１２１は走査線Ｙ１−Ｙ６００のうちの対応する１本を介して供給される走査パルスの立ち上がりに伴って導通し、信号線Ｘ１−Ｘ２４００を介して並列的に供給される画素信号電圧をこの水平画素アレイの画素電極１５１にそれぞれ供給する。液晶容量ＣＬＣおよび蓄積容量ＣＳはこうして供給される画素信号電圧によって充電される。これらＴＦＴ１２１は走査パルスの立ち下がりに伴って非導通となるが、各画素電極１５１および対向電極３１１間の電位差はこの後も液晶容量ＣＬＣおよび蓄積容量ＣＳによって保持され、これらＴＦＴ１２１が１フレーム期間後に再び導通したときに更新される。
【００１５】
信号線駆動回路１２のＴＣＰは、画素電極１５１のマトリクスアレイを行方向において８ブロックに分割するよう配線フィルムＸＦ上に直列に並べられ信号線Ｘ１−Ｘ２４００を３００本ずつ駆動するドライバ部ＸＴ１，ＸＴ２，…，ＸＴ８を構成する。信号線Ｘ１−Ｘ２４００はそれぞれ異方性導電膜を介してこれらドライバ部ＸＴ１−ＸＴ８の出力端に接続される。これらドライバ部ＸＴ１−ＸＴ８の入力端は信号線駆動回路基板５Ａ上に形成される配線部に半田接続され、この配線部はさらに制御回路基板５Ｃ上に形成される液晶コントローラ１６に半田接続される。
【００１６】
また、走査線駆動回路１４のＴＣＰは画素電極１５１のマトリクスアレイを列方向において４ブロックに分割するよう配線フィルムＹＦ上に直列に並べられ走査線Ｙ１−Ｙ６００を１５０本ずつ駆動するドライバ部ＹＴ１，ＹＴ２，…，ＹＴ４を構成する。走査線Ｙ１−Ｙ６００はそれぞれ異方性導電膜を介してこれらドライバ部ＹＴ１−ＹＴ４の出力端に接続される。これらドライバ部ＹＴ１−ＹＴ４の入力端は走査線駆動回路基板５Ｂ上に形成される配線部に半田接続され、この配線部はさらに制御回路基板５Ｃ上に形成される液晶コントローラ１６に半田接続される。ドライバ部ＹＴ１−ＹＴ４の基本的構造は従来と同様である。
【００１７】
信号線駆動回路１２は、図３に示すように奇数ドライバ部ＸＴ１，ＸＴ３，…，ＸＴ７のグループおよび偶数ドライバ部ＸＴ２，ＸＴ４，…，ＸＴ８のグループがデータ供給バスＳＤＬ１およびＳＬＤ２を介して並列的にブロック駆動されるよう構成される。ドライバ部ＸＴ１−ＸＴ８の各々は１００段のシフトレジスタ回路ＳＲ、選択回路ＳＡ、ラッチ回路ＬＡ１、ラッチ回路ＬＡ１、およびデジタル−アナログ変換器Ｄ／Ａで構成される。
【００１８】
奇数ドライバ部ＸＴ１，ＸＴ３，…，ＸＴ７のグループにおいて、全シフトレジスタ回路ＳＲは直列に接続される。すなわち、ドライバ部ＸＴ１のシフトレジスタ回路ＳＲの初段は液晶コントローラ１６から供給されるスタートパルスＳＴを受け取るよう接続され、このシフトレジスタ回路ＳＲの最終段はドライバ部ＸＴ３のシフトレジスタ回路ＳＲの初段に接続され、このドライバ部ＸＴ３のシフトレジスタ回路ＳＲの最終段はドライバ部ＸＴ５のシフトレジスタ回路ＳＲの初段に接続され、このドライバ部ＸＴ５のシフトレジスタ回路ＳＲの最終段はドライバ部ＸＴ７のシフトレジスタ回路ＳＲの初段に接続される。ドライバ部ＸＴ１，ＸＴ３，…，ＸＴ７のシフトレジスタ回路ＳＲの各々は液晶コントローラ１６から供給されるクロックパルスＳＴを受け取るよう接続される。ドライバ部ＸＴ１，ＸＴ３，…，ＸＴ７の選択回路ＳＡはデータ供給バスＳＤＬ１に共通に接続されると共にそれぞれドライバ部ＸＴ１，ＸＴ３，…，ＸＴ７のシフトレジスタ回路ＳＲに接続される。ドライバ部ＸＴ１，ＸＴ３，…，ＸＴ７のラッチ回路ＬＡ１はドライバ部ＸＴ１，ＸＴ３，…，ＸＴ７の選択回路ＳＡにそれぞれ接続される。ドライバ部ＸＴ１，ＸＴ３，…，ＸＴ７のラッチ回路ＬＡ２は液晶コントローラ１６から供給されるロードパルスＬＤを受け取るよう接続されると共に、ドライバ部ＸＴ１，ＸＴ３，…，ＸＴ７のラッチ回路ＬＡ１に接続される。ドライバ部ＸＴ１，ＸＴ３，…，ＸＴ７のデジタル−アナログ変換器Ｄ／Ａはドライバ部ＸＴ１，ＸＴ３，…，ＸＴ７のラッチ回路ＬＡ２に接続されると共に、信号線Ｘ１−Ｘ３００、信号線Ｘ６０１−Ｘ９００、信号線Ｘ１２０１−Ｘ１５００、信号線Ｘ１８０１−Ｘ２１００にそれぞれ接続される。各シフトレジスタ回路ＳＲはクロックパルスＣＫに応答してスタートパルスＳＴを順次後段にシフトする。各選択回路ＳＡは対応シフトレジスタ回路ＳＲの各段からのスタートパルスＳＴに応答してデータ供給バスＳＤＬ１から１８ビットのＲＧＢ画素データＳＤを抽出し、このＲＧＢ画素データに含まれる６ビットのＲ画素データ、６ビットのＧ画素データ、および６ビットのＢ画素データを対応ラッチ回路ＬＡ１に供給する。各ラッチ回路ＬＡ２はロードパルスＬＤに応答してラッチ回路ＬＡ１からの３００画素分の画素データをラッチし、これらを対応デジタル−アナログ変換器Ｄ／Ａに供給する。各デジタル−アナログ変換器Ｄ／Ａはこれら３００画素分の画素データをそれぞれ画素信号電圧に変換し、対応する３００本の信号線に供給する。
【００１９】
偶数ドライバ部ＸＴ２，ＸＴ４，…，ＸＴ８のグループにおいて、全シフトレジスタ回路ＳＲは直列に接続される。すなわち、ドライバ部ＸＴ２のシフトレジスタ回路ＳＲの初段は液晶コントローラ１６から供給されるスタートパルスＳＴを受け取るよう接続され、このシフトレジスタ回路ＳＲの最終段はドライバ部ＸＴ４のシフトレジスタ回路ＳＲの初段に接続され、このドライバ部ＸＴ４のシフトレジスタ回路ＳＲの最終段はドライバ部ＸＴ６のシフトレジスタ回路ＳＲの初段に接続され、このドライバ部ＸＴ６のシフトレジスタ回路ＳＲの最終段はドライバ部ＸＴ８のシフトレジスタ回路ＳＲの初段に接続される。さらにドライバ部ＸＴ２，ＸＴ４，…，ＸＴ８のシフトレジスタ回路ＳＲの各々は液晶コントローラ１６から供給されるクロックパルスＣＫを受け取るよう接続される。ドライバ部ＸＴ２，ＸＴ４，…，ＸＴ８の選択回路ＳＡはデータ供給バスＳＤＬ２に共通に接続されると共にそれぞれドライバ部ＸＴ２，ＸＴ４，…，ＸＴ８のシフトレジスタ回路ＳＲに接続される。ドライバ部ＸＴ２，ＸＴ４，…，ＸＴ８のラッチ回路ＬＡ１はドライバ部ＸＴ２，ＸＴ４，…，ＸＴ８の選択回路ＳＡにそれぞれ接続される。ドライバ部ＸＴ２，ＸＴ４，…，ＸＴ８のラッチ回路ＬＡ２は液晶コントローラ１６から供給されるロードパルスＬＤを受け取るよう接続されると共に、ドライバ部ＸＴ２，ＸＴ４，…，ＸＴ８のラッチ回路ＬＡ１に接続される。ドライバ部ＸＴ２，ＸＴ４，…，ＸＴ８のデジタル−アナログ変換器Ｄ／Ａはドライバ部ＸＴ２，ＸＴ４，…，ＸＴ８のラッチ回路ＬＡ２に接続されると共に、信号線Ｘ３０１−Ｘ６００、信号線Ｘ９０１−Ｘ１２００、信号線Ｘ１５０１−Ｘ１８００、信号線Ｘ２１０１−Ｘ２４００にそれぞれ接続される。各シフトレジスタ回路ＳＲはクロックパルスＣＫに応答してスタートパルスＳＴを順次後段にシフトする。各選択回路ＳＡは対応シフトレジスタ回路ＳＲの各段からのスタートパルスＳＴに応答してデータ供給バスＳＤＬ２から１８ビットのＲＧＢ画素データＳＤを抽出し、このＲＧＢ画素データに含まれる６ビットのＲ画素データ、６ビットのＧ画素データ、および６ビットのＢ画素データを対応ラッチ回路ＬＡ１に供給する。各ラッチ回路ＬＡ２はロードパルスＬＤに応答してラッチ回路ＬＡ１からの３００画素分の画素データをラッチし、これらを対応デジタル−アナログ変換器Ｄ／Ａに供給する。各デジタル−アナログ変換器Ｄ／Ａはこれら３００画素分の画素データをそれぞれ画素信号電圧に変換し、対応する３００本の信号線に供給する。
【００２０】
図４に示すように、液晶コントローラ１６は外部から順次供給されるＲＧＢ画素データＳＤをデータ供給バスＳＤＬ１およびＳＤＬ２に振り分けるデータ分配回路ＤＳＴと、このデータ分配回路ＤＳＴの動作を制御すると共に、走査線駆動回路１４に供給される制御信号ＹＳＥＬおよび信号線駆動回路１２に供給されるスタートパルスＳＴ、クロックパルスＣＫ、およびロードパルスＬＤ等の制御信号を発生するシーケンスコントローラＳＣとを有する。
【００２１】
データ分配回路ＤＳＴはセレクタＷＳ、メモリＭ１，Ｍ２，およびＭ３、並びにセレクタＲＳを有する。セレクタＷＳはメモリＭ１，Ｍ２，およびＭ３のうちの１つを選択し、これに外部から順次供給されるＲＧＢ画素データＳＤを供給する。メモリＭ１−Ｍ３の各々は１００個の１８ビットメモリ領域を持ち一メモリ領域への書込中に他の一メモリ領域からの読出しが可能な２ポートＲＡＭとして形成される。上述のメモリ容量はドライバ部ＸＴ１−ＸＴ８のうちの１個によって処理されることになる全ＲＧＢ画素データＳＤを格納できるように選定されている。メモリＭ１，Ｍ２，およびＭ３の各々はセレクタＷＳから順次供給される１００個のＲＧＢ画素データＳＤを１ブロックとして格納する。セレクタＲＳはメモリＭ１，Ｍ２，およびＭ３のうちの２つから並列的に読出される２ブロックのＲＧＢ画素データＳＤをデータ供給バスＳＤＬ１およびＳＤＬ２に振り分ける。
【００２２】
上述のセレクタＷＳ、メモリＭ１−Ｍ３、およびセレクタＲＳの動作を制御するため、シーケンスコントローラＳＣは書込制御信号ＷＭ１，ＷＭ２，およびＷＭ３、書込アドレス信号ＷＡＤＲＳ、読出制御信号ＲＭ１，ＲＭ２，およびＲＭ３、読出アドレス信号ＲＡＤＲＳ、および制御信号Ｓ１およびＳ２を発生する。書込制御信号ＷＭ１，ＷＭ２，およびＷＭ３はセレクタＷＳに共通に供給されると共にメモリＭ１，Ｍ２，およびＭ３にそれぞれ供給される。書込アドレス信号ＷＡＤＲＳおよび読出アドレス信号ＲＡＤＲＳはメモリＭ１，Ｍ２，およびＭ３に共通に供給される。読出制御信号ＲＭ１，ＲＭ２，およびＲＭ３はメモリＭ１，Ｍ２，およびＭ３にそれぞれ供給される。制御信号Ｓ１およびＳ２はセレクタＲＳに共通に供給される。
【００２３】
シーケンスコントローラＳＣはメモリＭ１，Ｍ２，およびＭ３を１つずつ書込動作させるために書込制御信号をＷＭ１，ＷＭ２，ＷＭ３，ＷＭ１，ＷＭ２，ＷＭ３…という順序で発生する。これにより、セレクタＷＳはメモリＭ１，Ｍ２，およびＭ３を順番に選択し、選択メモリに外部から順次供給されるＲＧＢ画素データＳＤを供給する。書込制御信号ＷＭ１，ＷＭ２，およびＷＭ３は１００個のＲＧＢ画素データＳＤの供給毎に切り換えられる。選択メモリはセレクタＷＳから順次供給されるＲＧＢ画素データＳＤを書込アドレス信号ＷＡＤＲＳによって指定される書込メモリ領域に格納する。書込アドレス信号ＷＡＤＲＳはＲＧＢ画素データＳＤの供給レートに対応するサイクルで更新され、１００個のＲＧＢ画素データＳＤが第１番目から第１００番目までのメモリ領域にそれぞれ書込まれる。さらにシーケンスコントローラＳＣはこうして書込動作が行われる一方でメモリＭ１，Ｍ２，およびＭ３を２つずつ読出動作させるために読出制御信号をＲＭ１およびＲＭ２，ＲＭ３およびＲＭ１、ＲＭ２およびＲＭ３、ＲＭ１およびＲＭ２、ＲＭ３およびＲＭ１、ＲＭ２およびＲＭ３…という順序で発生する。これら２メモリの各々は読出アドレス信号ＲＡＤＲＳによって指定される読出メモリ領域からＲＧＢ画素データＳＤを読出し、これをセレクタＲＳに供給する。読出アドレス信号ＲＡＤＲＳはＲＧＢ画素データＳＤの供給レートの約半分に対応するサイクルで更新され、１００個のＲＧＢ画素データＳＤが第１番目から第１００番目までのメモリ領域から順次読出される。セレクタＲＳは制御信号Ｓ１およびＳ２の制御によりメモリＭ１−Ｍ３のうちの２つから並列的に読出される２ブロックのＲＧＢ画素データＳＤをこれらが供給されるべき奇数ドライバ部および偶数ドライバ部に対応するデータ供給バスＳＤＬ１およびＳＤＬ２に振り分ける。これにより、各水平画素アレイ分のＲＧＢ画素データＳＤは８ブロックに区分され、４奇数ブロックがデータ供給バスＳＤＬ１を介してそれぞれドライバ部ＸＴ１，ＸＴ３，ＸＴ５，およびＸＴ７に供給され、４偶数ブロックがデータ供給バスＳＤＬ２を介してそれぞれドライバ部ＸＴ２，ＸＴ４，ＸＴ６，およびＸＴ８に供給される。
【００２４】
図５は上述のように構成されるフラットパネル表示装置の動作を示す。
各水平走査期間はデータ供給期間（＝２８×８００／１０２４μｓ）とブランキング期間（＝２８×２２４／１０２４μｓ）とで構成され、１水平画素アレイを構成する画素数に相当する８００個の１８ビットＲＧＢ画素データがこのデータ供給期間に順次外部から液晶コントローラ１６に供給される。これら８００個のＲＧＢ画素データＳＤはセレクタＷＳにより１００個ずつ区分され、ドライバ部ＸＴ１，ＸＴ２，…，ＸＴ８にそれぞれ割り当てられる８個のＲＧＢ画素データブロックＤＢ１−ＤＢ８となる。メモリＭ１，Ｍ２およびＭ３はこれらＲＧＢ画素データブロックＤＢ１−ＤＢ８を順次格納する。ＲＧＢ画素データブロックＤＢ１−ＤＢ８の各々はデータ供給期間の１／８、すなわち２８×１００／１０２４μｓに等しい１ブロック期間（＝ｔ）においてメモリＭ１，Ｍ２およびＭ３の１つに書込まれる。すなわち、ＲＧＢ画素データブロックＤＢ１−ＤＢ３は例えばメモリＭ１，Ｍ２，およびＭ３に順次書込まれる。これらメモリＭ１，Ｍ２，およびＭ３は、後続のＲＧＢ画素データブロックＤＢ４−ＤＢ８を順次格納するために繰り返し用いられる。
【００２５】
メモリＭ１−Ｍ３からの読出しはメモリＭ１−Ｍ３への書込みが上述のように行われる一方で行われる。この読出では、ＲＧＢ画素データブロックＤＢ１−ＤＢ８のうちの連続する２つが２ブロック期間（＝２ｔ）において並列的に読出される。すなわち、ＲＧＢ画素データブロックＤＢ１およびＤＢ２が最初の２ブロック期間（＝２ｔ）においてメモリＭ１およびＭ２から並列的に読出され、ＲＧＢ画素データブロックＤＢ３およびＤＢ４が次の２ブロック期間（＝２ｔ）においてメモリＭ３およびＭ１から並列的に読出され、ＲＧＢ画素データブロックＤＢ５およびＤＢ６が次の２ブロック期間（＝２ｔ）においてメモリＭ２およびＭ３から並列的に読出され、ＲＧＢ画素データブロックＤＢ７およびＤＢ８が次の２ブロック読出期間（＝２ｔ）においてメモリＭ１およびＭ２から並列的に読出される。
【００２６】
このように並列的に読出されたＲＧＢ画素データブロックＤＢ１およびＤＢ２，ＤＢ３およびＤＢ４，ＤＢ５およびＤＢ６，並びにＤＢ７およびＤＢ８はリードセレクタＲＳを介してデータ供給バスＳＤＬ１およびＳＤＬ２に振り分けられる。すなわち、奇数ＲＧＢ画素データブロックＤＢ１，ＤＢ３，…，ＤＢ７は奇数ドライバ部ＸＴ１，ＸＴ３，…，ＸＴ７に接続されるデータ供給バスＳＤＬ１に供給され、偶数ＲＧＢ画素データブロックＤＢ２，ＤＢ４，…，ＤＢ８は偶数ドライバ部ＸＴ２，ＸＴ４，…，ＸＴ８に接続されるデータ供給バスＳＤＬ２に供給される。
【００２７】
ところで、メモリＭ１−Ｍ３の各々は１００ワード×１８ビットのメモリ容量しか持たないため、１ブロック分を越えるＲＧＢ画素データを格納できない。このため、このシーケンスコントローラＳＣは２ＲＧＢ画素データブロックの連続的な書込終了前にこれら２ＲＧＢ画素データブロックの並列的な読出を開始し、これら２ＲＧＢ画素データブロックの並列的な読出終了前に後続の２ＲＧＢ画素データブロックの連続的な書込みを開始し、各ＲＧＢ画素データの書込みが読出しに追い越されないようにデータ分配回路ＤＳＴを制御する。
【００２８】
例えばメモリＭ１に関し、ＲＧＢ画素データブロックＤＢ１は１ブロック期間（＝ｔ）わたって書込まれた後、Δｔの期間だけ遅れて２ブロック期間（＝２ｔ）にわたって読出される。すなわち、ＲＧＢ画素データブロックＤＢ４の書込みは、ＲＧＢ画素データブロックＤＢ１の読出終了よりもΔｔの期間だけ早く開始される。しかしながら、メモリＭ１は、ＲＧＢ画素データブロックＤＢ４の書込開始時点で、ＲＧＢ画素データブロックＤＢ１の読出しは既に開始されているため、ブロックＤＢ４のＲＧＢ画素データはブロックＤＢ１のＲＧＢ画素データが既に読出されたメモリ領域に順次書込まれる。従って、メモリＭ１は与えられたメモリ容量の範囲でＲＧＢ画素データブロックＤＢ４をも格納することができる。ちなみに、ＲＧＢ画素データブロックＤＢ４も書込終了後Δｔの期間だけ遅れて読出される。このΔｔは１クロックの期間（＝２７．７ｎｓ）から９９クロックの期間（＝２．７５μｓ）までの任意の期間、例えば１６０ｎｓに設定されるため、各ＲＧＢ画素データの書込みが読出しに追い越されることがない。
【００２９】
従って、メモリＭ１−Ｍ３のメモリ容量が各々１００ワード×１８ビットであっても、１水平画素アレイ分のＲＧＢ画素データをドライバ部ＸＴ１−ＸＴ８で処理される１００個ずつのブロックでこれらメモリＭ１−Ｍ３のうちの１つにデータ供給レートで書込み、連続する２ブロックずつメモリＭ１−Ｍ３のうちの２つからデータ供給レートの半分のレートで並列的に読出しデータ供給バスＳＤＬ１およびＳＤＬ２に分配することができる。すなわち、奇数ＲＧＢ画素データブロックＤＢ１，ＤＢ３，…，ＤＢ７および偶数ＲＧＢ画素データブロックＤＢ２，ＤＢ４，…，ＤＢ８はそれぞれ奇数ドライバ部ＸＴ１，ＸＴ３，…，ＸＴ７に接続されたデータ供給バスＳＤＬ１および偶数ドライバ部ＸＴ２，ＸＴ４，…，ＸＴ８に接続されたデータ供給バスＳＤＬ２に供給される。これにより、ＲＧＢ画素データブロックＤＢ１およびＤＢ２がドライバ部ＸＴ１およびＸＴ２によって並列的に処理され、ＲＧＢ画素データブロックＤＢ３およびＤＢ４がドライバ部ＸＴ３およびＸＴ４によって並列的に処理され、ＲＧＢ画素データブロックＤＢ５およびＤＢ６がドライバ部ＸＴ５およびＸＴ６によって並列的に処理され、ＲＧＢ画素データブロックＤＢ７およびＤＢ８がドライバ部ＸＴ７およびＸＴ８によって並列的に処理される。
【００３０】
例えばドライバ部ＸＴ１およびＸＴ２はＲＧＢ画素データブロックＤＢ１およびＤＢ２が並列的にデータ供給バスＳＤＬ１およびＳＤＬ２に供給される間において次の処理を行なう。
【００３１】
ドライバ部ＸＴ１では、シフトレジスタ回路ＳＲの第１から第１００段がクロックパルスＣＫに応答してスタートパルスＳＴを交代で格納する。選択回路ＳＡはスタートパルスＳＴを格納した段からの信号に応答し、順次データ供給バスＳＤＬ１にＲＧＢ画素データブロックＤＢ１として供給される１００個のＲＧＢ画素データのうちの対応する１個を選択し、このＲＧＢ画素データに含まれる３画素データ（すなわち、各々６ビットで構成されるＲ画素データ、Ｇ画素データ、Ｂ画素データ）をラッチ回路ＬＡ１に同時に供給する。ラッチ回路ＬＡ１は１００個のＲＧＢ画素データに対応して選択回路ＳＡから順次供給される画素データをそれぞれラッチし、これらをラッチ回路ＬＡ２に供給する。ラッチ回路ＬＡ２はロードパルスＬＤに応答してラッチ回路ＬＡ１からの全画素データを一度にラッチし、デジタル−アナログ変換器Ｄ／Ａに供給する。デジタル−アナログ変換器Ｄ／Ａはこれら画素データをそれぞれ画素信号電圧に変換して信号線Ｘ１−Ｘ３００に供給する。
【００３２】
ドライバ部ＸＴ２では、シフトレジスタ回路ＳＲの第１から第１００段がクロックパルスＣＫに応答してスタートパルスＳＴを交代で格納する。選択回路ＳＡはスタートパルスＳＴを格納した段からの信号に応答し、順次データ供給バスＳＤＬ２にＲＧＢ画素データブロックＤＢ２として供給される１００個のＲＧＢ画素データのうちの対応する１個を選択し、このＲＧＢ画素データを３画素分の画素データ（各々６ビットのＲ画素データ、Ｇ画素データ、Ｂ画素データ）をラッチ回路ＬＡ１に同時に供給する。ラッチ回路ＬＡ１は１００個のＲＧＢ画素データに対応して選択回路ＳＡから順次供給される画素データをそれぞれラッチし、これらをラッチ回路ＬＡ２に供給する。ラッチ回路ＬＡ２はロードパルスＬＤに応答してラッチ回路ＬＡ１からの全画素データを一度にラッチし、デジタル−アナログ変換器Ｄ／Ａに供給する。デジタル−アナログ変換器Ｄ／Ａはこれら画素データをそれぞれ画素信号電圧に変換し信号線Ｘ３０１−Ｘ６００に供給する。
【００３３】
他のドライバ部ＸＴ３およびＸＴ４、ＸＴ５およびＸＴ６、並びにＸＴ７およびＸＴ８も上述と同様に並列的に動作する。クロックパルスＣＫは奇数ドライバ部ＸＴ１，ＸＴ３，…，ＸＴ７と偶数ドライバ部ＸＴ２，ＸＴ４，…，ＸＴ８とがこのように並列的に動作するため、これらが並列的に動作しない場合の１／２の周波数で発生される。従って、ドライバ部ＸＴ１−ＸＴ８の動作速度はこのクロックパルスＣＫの周波数に対応して低減される。
【００３４】
以上のように、本実施例のフラットパネル液晶表示装置によれば、１水平画素アレイ分のＲＧＢ画素データが１４ｋビット（２４００×６ビット）の情報量であるにもかかわらず、５．４ｋビット（３×１００×１８ビット）といった非常に小さいメモリＭ１−Ｍ３の合計メモリ容量でドライバ部ＸＴ１−ＸＴ８の動作速度を半分に低減するブロック駆動が可能となる。このため、安価な小規模プログラマブルロジックアレイで液晶コントローラ１６を構成することができ、表示装置の製造コストを低減できる。さらに、クロックパルスＣＫの周波数が１／２に低減されるため、低速タイプのシフトレジスタ回路ＳＲをドライバ部ＸＴ１−ＸＴ８の各々において用いることができる。これは、表示装置の消費電力を低減するために有効である。
【００３５】
尚、上述の実施例では、１水平画素アレイ分のＲＧＢ画素データＳＤがドライバ部数に対応して８ブロックに区分されるが、例えば１０個のドライバ部が設けられる場合には、１水平画素アレイ分のＲＧＢ画素データＳＤが１０ブロックに区分される。これにより、メモリＭ１−メモリＭ３の各々に設けられる１８ビットメモリ領域の数を８０個に低減できる。また、ドライバ部数はデータ供給バス数のｐ（ｐは２以上の正の整数）倍に設定されることが望ましい。）
また、上述の実施例では、３個のメモリＭ１−Ｍ３が奇数ドライバ部と偶数ドライバ部とを並列的に駆動するために設けられた。しかし、これらドライバ部を３以上のグループまたはブロックに分割して並列的に駆動してもよい。この場合、メモリＭ１−Ｍ３もこれらグループ数に対応して増大しなくてはならないが、クロックパルスＣＫの周波数は１／グループ数に低減できる。従って、シフトレジスタ回路ＳＲの動作速度を一層低減できる。例えば１水平画素アレイが３０７２個の画素電極を含む場合、各々１９２本の信号線を駆動する１６個のドライバ部を設け、これらを４データ供給バスにより４グループに分割することが考えられる。この場合、各々６４個の１８ビットメモリ領域を持つ７個のメモリを用い、１水平画素アレイ分のＲＧＢ画素データを対応する１６ブロックに区分して４ブロック毎にこれら４データ供給バスに分配すればよい。これはドライバ部およびメモリ数を増大させるが、１６個のドライバ部が４グループに分割されない場合の１／４にクロックパルスＣＫの周波数を低減できるため、シフトレジスタ回路ＳＲの動作速度および消費電力をこれに対応して低減させることができる。
【００３６】
本実施例では、ドライバ部ＸＴ−ＸＴ８が集積回路としてそれぞれフレキシブルな配線フィルムＸＦ上に固定される。しかし、この集積回路は異方性導電膜等を用いて液晶パネル３のアレイ基板１０１上に固定され、アレイ基板１０１上でデータ供給バスＳＤＬ１およびＳＤＬ２に接続されてもよい。この場合、信号線駆動回路基板５Ａが不要となるため、表示領域２の外側部分の寸法を低減できる。また、信号線駆動回路１２が液晶パネル３の製造工程で多結晶シリコン等を用いて信号線１０３に接続されるようにアレイ基板１０１上に形成されれば、液晶パネル３の製造後に信号線１０３と信号線駆動回路１２とを接続する面倒な作業を省略できる。
【００３７】
図６は図４に示す液晶コントローラの変形例を示す。この変形例では、セレクタＥＯ、奇数メモリＯＭ、および偶数メモリＥＭがデータ分配回路ＤＳＴにさらに設けられる。セレクタＥＯはシーケンスコントローラＳＣから供給される制御信号ＰＳの制御によって制御され、外部から順次供給されるＲＧＢ画素データを交互に奇数メモリＯＭおよび偶数メモリＥＭに供給する。奇数メモリＯＭおよび偶数メモリＥＭは各々１ＲＧＢ画素データを格納する１８ビットメモリであり、セレクタＥＯからそれぞれ供給されるＲＧＢ画素データを格納し、セレクタＷＳに供給する。セレクタＷＳは奇数メモリＯＭおよび偶数メモリＥＭからそれぞれ供給される２ワードのＲＧＢ画素データをメモリＭ１−Ｍ３のうちの１つに供給する。メモリＭ１−Ｍ３の各々は図４に示すものと同一メモリ容量となる５０個の３６ビットメモリ領域を有し、セレクタＷＳから順次供給される５０個の２ワードＲＧＢ画素データを１ブロックとして格納する。セレクタＲＳはメモリＭ１，Ｍ２，およびＭ３のうちの２つから並列的に読出される２ブロックの２ワードＲＧＢ画素データをデータ供給バスＳＤＬ１およびＳＤＬ２に振り分ける。
【００３８】
この場合、データ供給バスＳＤＬ１およびＳＤＬ２のビット数が３２ビットに設定され、シフトレジスタ回路ＳＲの段数がドライバ部ＸＴ１−ＸＴ８の各々において５０に設定され、クロックパルスＣＫの周波数が上述の実施例の１／２に設定される。従って、選択回路ＳＡはスタートパルスＳＴを格納した段からの信号に応答し、ＲＧＢ画素データブロックＤＢ１として順次データ供給バスＳＤＬ１に供給される５０個の２ワードＲＧＢ画素データのうちの対応する１個を選択し、このＲＧＢ画素データを６画素分の画素データ（各々６ビットの第１Ｒ画素データ、第１Ｇ画素データ、第１Ｂ画素データ、第２Ｒ画素データ、第２Ｇ画素データ、および第２Ｂ画素データ）に分割してラッチ回路ＬＡ１に同時に供給する。
【００３９】
この変形例によれば、データ分配回路ＤＳＴにおいて合計メモリ容量が３２ビット増大するが、データ供給バスＳＤＬ１およびＳＤＬ２のビット数が２倍になるため、シフトレジスタ回路ＳＲの段数がドライバ部ＸＴ１−ＸＴ８の各々において半分となる。従って、シフトレジスタ回路ＳＲの動作速度および消費電力をさらに低減できる。
【００４０】
次に本発明の第２実施例に係るフラットパネル表示装置を説明する。この表示装置は図３に示す信号線駆動回路１２および図４に示す液晶コントローラ１６を除いて第１実施例と同様に構成される。信号線駆動回路１２については、上述の変形例の構成と同様である。図７は第２実施例に係るフラットパネル表示装置の液晶コントローラ１６を示す。この液晶コントローラ１６は第１実施例と同様に外部から順次供給されるＲＧＢ画素データＳＤをデータ供給バスＳＤＬ１およびＳＤＬ２に振り分けるデータ分配回路ＤＳＴと、このデータ分配回路ＤＳＴの動作を制御すると共に、走査線駆動回路１４に供給される制御信号ＹＳＥＬおよび信号線駆動回路１２に供給されるスタートパルスＳＴ、クロックパルスＣＫ、およびロードパルスＬＤ等の制御信号を発生するシーケンスコントローラＳＣとを有する。
【００４１】
データ分配回路ＤＳＴはセレクタＥＯ、奇数メモリＯＭ、偶数メモリＥＭ、セレクタＷＳ、メモリＭ１およびＭ２、並びにセレクタＲＳを有する。セレクタＥＯは外部から順次供給されるＲＧＢ画素データを交互に奇数メモリＯＭおよび偶数メモリＥＭに供給する。奇数メモリＯＭおよび偶数メモリＥＭは各々１ＲＧＢ画素データを格納する１８ビットメモリであり、セレクタＥＯからそれぞれ供給されるＲＧＢ画素データを格納し、セレクタＷＳに供給する。セレクタＷＳは奇数メモリＯＭおよび偶数メモリＥＭからそれぞれ供給される２ワードのＲＧＢ画素データをメモリＭ１およびＭ２のうちの１つに供給する。メモリＭ１およびＭ２の各々は図６に示す５０個の３６ビットメモリ領域にさらに１個の３６ビットメモリ領域を加えたメモリ容量を有し、セレクタＷＳから順次供給される５０個の２ワードＲＧＢ画素データを１ブロックとして格納する。セレクタＲＳはメモリＭ１およびＭ２から並列的に読出される２ブロックの２ワードＲＧＢ画素データＳＤをデータ供給バスＳＤＬ１およびＳＤＬ２に振り分ける。
【００４２】
上述のセレクタＥＯ、セレクタＷＳ、メモリＭ１およびＭ２、並びにセレクタＲＳの動作を制御するため、シーケンスコントローラＳＣは制御信号ＰＳ、書込制御信号ＷＭ１およびＷＭ２、書込アドレス信号ＷＡＤＲＳ、読出制御信号ＲＭ１およびＲＭ２、読出アドレス信号ＲＡＤＲＳ１およびＲＡＤＲＳ２、並びに制御信号Ｓ１およびＳ２を発生する。制御信号ＰＳはセレクタＥＯに供給される。書込制御信号ＷＭ１およびＷＭ２はセレクタＷＳに共通に供給されると共にメモリＭ１およびＭ２にそれぞれ供給される。書込アドレス信号ＷＡＤＲＳはメモリＭ１およびＭ２に共通に供給され、読出アドレス信号ＲＡＤＲＳ１およびＲＡＤＲＡ２はメモリＭ１およびＭ２にそれぞれ供給される。読出制御信号ＲＭ１およびＲＭ２はメモリＭ１およびＭ２にそれぞれ供給される。制御信号Ｓ１およびＳ２はセレクタＲＳに共通に供給される。
【００４３】
シーケンスコントローラＳＣはメモリＭ１およびＭ２を１つずつ書込動作させるために書込制御信号をＷＭ１，ＷＭ２，ＷＭ２，ＷＭ１，ＷＭ１，ＷＭ２…という順序で発生する。セレクタＷＳはメモリＭ１およびＭ２の一方を上述の書込制御信号に基づいて選択し、選択メモリに奇数メモリＯＭおよび偶数メモリＥＭから順次供給される２ワードＲＧＢ画素データＳＤを供給する。書込制御信号ＷＭ１およびＷＭ２は５０個の２ワードＲＧＢ画素データＳＤの供給毎に更新される。選択メモリはセレクタＷＳから順次供給される２ワードＲＧＢ画素データＳＤを書込アドレス信号ＷＡＤＲＳによって指定される書込メモリ領域に格納する。書込アドレス信号ＷＡＤＲＳは２ワードＲＧＢ画素データＳＤの供給レートに対応するサイクルで更新され、５０個のＲＧＢ画素データＳＤが第１番目から第５０番目までのメモリ領域または第２番目から第５１番目までのメモリ領域にそれぞれ書込まれる。これら書込メモリ領域の範囲は交互に用いられる。さらにシーケンスコントローラＳＣはこうして書込動作が行われる一方でメモリＭ１およびＭ２を読出動作させるために読出制御信号ＲＭ１およびＲＭ２を発生する。これら２メモリの各々は対応読出アドレス信号ＲＡＤＲＳ１またはＲＡＤＲＳ２によって指定される読出メモリ領域から２ワードＲＧＢ画素データＳＤを読出し、これをセレクタＲＳに供給する。読出アドレス信号ＲＡＤＲＳ１およびＲＡＤＲＳ２はセレクタＷＳからの２ワードＲＧＢ画素データＳＤの供給レートの約半分に対応するサイクルで更新され、メモリＭ１およびＭ２の一方の第１番目から第５０番目までのメモリ領域に書込まれた５０個の２ワードＲＧＢ画素データＳＤおよびメモリＭ１およびＭ２の他方の第２番目から第５１番目までのメモリ領域に書込まれた５０個の２ワードＲＧＢ画素データＳＤを順次読出ささせる。セレクタＲＳは制御信号Ｓ１およびＳ２の制御によりメモリＭ１およびＭ２から並列的に読出される２ブロックのＲＧＢ画素データＳＤをこれらが供給されるべき奇数ドライバ部および偶数ドライバ部に対応するデータ供給バスＳＤＬ１およびＳＤＬ２に振り分ける。これにより、各水平画素アレイ分の２ワードＲＧＢ画素データＳＤは８ブロックに区分され、４奇数ブロックがデータ供給バスＳＤＬ１を介してそれぞれドライバ部ＸＴ１，ＸＴ３，ＸＴ８，およびＸＴ７に供給され、４偶数ブロックがデータ供給バスＳＤＬ２を介してそれぞれドライバ部ＸＴ２，ＸＴ４，ＸＴ６，およびＸＴ８に供給される。
【００４４】
図８は上述のように構成されるフラットパネル表示装置の動作を示す。ここでは、この動作の理解を容易にするため１水平画素アレイが８０個の画素で構成され、ドライバ部ＸＴ１，ＸＴ２，…，ＸＴ８が各々１０本の信号線を駆動すると仮定する。この場合、メモリＭ１およびＭ２の各々は５個の３６ビットメモリ領域に加えて１個の３６ビットメモリ領域を持たなくてはならない。
【００４５】
１水平画素アレイを構成する画素数に相当する８０個のＲＧＢ画素データＳＤが順次外部から液晶コントローラ１６に供給されると、これら８０個のＲＧＢ画素データＳＤはセレクタＥＯによって交互に奇数メモリＯＭおよび偶数メモリＥＭに供給される。奇数メモリＯＭおよび偶数メモリＥＭはセレクタＥＯから供給されるＲＧＢ画素データＳＤを格納し、セレクタＷＳに供給する。セレクタＷＳは奇数メモリＯＭおよび偶数メモリＥＭから順次供給される２ワードのＲＧＢ画素データを５個ずつ区分し、ドライバ部ＸＴ１，ＸＴ２，…，ＸＴ８にそれぞれ割り当てられる８個のＲＧＢ画素データブロックＤＢ１−ＤＢ８とする。メモリＭ１およびメモリＭ２はこれらＲＧＢ画素データブロックＤＢ１−ＤＢ８を選択的に格納する。ＲＧＢ画素データブロックＤＢ１−ＤＢ８の各々はデータ供給期間の１／８に等しい１ブロック期間（＝ｔ）においてメモリＭ１およびＭ２の１つに書込まれる。
【００４６】
すなわち、ＲＧＢ画素データブロックＤＢ１，ＤＢ２，ＤＢ３，ＤＢ４，ＤＢ５，ＤＢ６，ＤＢ７，およびＤＢ８はメモリＭ１，Ｍ２，Ｍ２，Ｍ１，Ｍ１，Ｍ２，Ｍ２，およびＭ１にそれぞれ書込まれる。奇数ＲＧＢ画素データブロックＤＢ１，ＤＢ３，ＤＢ５，およびＤＢ７はそれぞれメモリＭ１，Ｍ２，Ｍ１，およびＭ２においてアドレス０−４までのメモリ領域に格納され、偶数ＲＧＢ画素データブロックＤＢ２，ＤＢ４，ＤＢ６，およびＤＢ８はメモリＭ２，Ｍ１，Ｍ２，およびＭ１においてアドレス１−５までのメモリ領域に格納される。
【００４７】
メモリＭ１およびＭ２からの読出しはメモリＭ１およびＭ２への書込みが上述のように行われる一方で行われる。この読出では、ＲＧＢ画素データブロックＤＢ１−ＤＢ８のうちの連続する２つが２ブロック期間（＝２ｔ）において並列的に読出される。すなわち、ＲＧＢ画素データブロックＤＢ１およびＤＢ２が最初の２ブロック期間（＝２ｔ）においてメモリＭ１およびＭ２から並列的に読出され、ＲＧＢ画素データブロックＤＢ３およびＤＢ４が次の２ブロック期間（＝２ｔ）においてメモリＭ２およびＭ１から並列的に読出され、ＲＧＢ画素データブロックＤＢ５およびＤＢ６が次の２ブロック期間（＝２ｔ）においてメモリＭ１およびＭ２から並列的に読出され、ＲＧＢ画素データブロックＤＢ７およびＤＢ８が次の２ブロック読出期間（＝２ｔ）においてメモリＭ２およびＭ１から並列的に読出される。
【００４８】
このように並列的に読出されたＲＧＢ画素データブロックＤＢ１およびＤＢ２、ＤＢ３およびＤＢ４、ＤＢ５およびＤＢ６、並びにＤＢ７およびＤＢ８はリードセレクタＲＳを介してデータ供給バスＳＤＬ１およびＳＤＬ２に振り分けられる。すなわち、奇数ＲＧＢ画素データブロックＤＢ１，ＤＢ３，…，ＤＢ７奇数ドライバ部ＸＴ１，…，ＸＴ７に接続されるデータ供給バスＳＤＬ１に供給され、偶数ＲＧＢ画素データブロックＤＢ２，ＤＢ４，…，ＤＢ８は偶数ドライバ部ＸＴ２，…，ＸＴ８に接続されるデータ供給バスＳＤＬ２に供給される。
【００４９】
ところで、このシーケンスコントローラＳＣは２ＲＧＢ画素データブロックの連続的な書込終了前にこれら２ＲＧＢ画素データブロックの並列的な読出を開始し、これら２ＲＧＢ画素データブロックの並列的な読出終了前に後続の２ＲＧＢ画素データブロックの連続的な書込みを開始し、各ＲＧＢ画素データの書込みが読出しに追い越されないようにデータ分配回路ＤＳＴを制御する。さらに、メモリＭ１およびＭ２の各々は２ワードＲＧＢ画素データ分だけ余分にメモリ領域を有するため、読出アドレスと書込アドレスとがオーバーラップすることが避けられる。
【００５０】
例えばＲＧＢ画素データブロックＤＢ１は第１ブロック期間においてメモリＭ１に書込まれ、ＲＧＢ画素データブロックＤＢ２は第２ブロック期間においてメモリＭ２に書込まれる。これらＲＧＢ画素データブロックＤＢ１およびＤＢ２はメモリＭ１およびＭ２から第２および第３ブロック期間において並列的に読出される。メモリＭ２は第２ブロック期間においてＲＧＢ画素データブロックＤＢ２を書込むと共にこれを読出すために用いられる。しかし、読出開始は１個の２ワードＲＧＢ画素データを格納するために要する期間に対応するΔｔの期間だけ遅らされる。このため、ブロックＤＢ２に含まれる第１の２ワードＲＧＢ画素データをアドレス１に書込んだ後、この２ワードＲＧＢ画素データを読出すことができる。
【００５１】
また、メモリＭ２は第３ブロック期間においてＲＧＢ画素データブロックＤＢ２を読出し、ＲＧＢ画素データブロックＤＢ３を書込みために用いられる。しかし、ＲＧＢ画素データブロックＤＢ２を格納するメモリ領域の範囲とＲＧＢ画素データブロックＤＢ３を格納するメモリ領域の範囲とが１メモリ領域分ずれているため、ブロックＤＢ２に含まれる最終の２ワードＲＧＢ画素データをアドレス５のメモリ領域から読出し、ブロックＤＢ３に含まれる最終の２ワードＲＧＢ画素データはアドレス４のメモリ領域に書込むことができる。
【００５２】
実際の表示装置では、１水平画素アレイが２４００個の画素で構成され、ドライバ部ＸＴ１，ＸＴ２，…，ＸＴ８が各々３００本の信号線を駆動する。このため、メモリＭ１およびＭ２は各々５０個の３６ビットメモリ領域にさらに１個の３６ビットメモリ領域を持つ。しかし、この表示装置の動作は基本的に同様である。
【００５３】
従って、メモリＭ１およびＭ２のメモリ容量が各々５０ワード×３６ビットであっても、１水平画素アレイ分の２ワードＲＧＢ画素データをドライバ部ＸＴ１−ＸＴ８で処理される５０個ずつのブロックでこれらメモリＭ１およびＭ２のうちの１つにデータ供給レートで書込み、連続する２ブロックずつメモリＭ１およびＭ２のうちの２つからデータ供給レートの半分のレートで並列的に読出しデータ供給バスＳＤＬ１およびＳＤＬ２に分配することができる。すなわち、奇数ＲＧＢ画素データブロックＤＢ１，ＤＢ３，…，ＤＢ７および偶数ＲＧＢ画素データブロックＤＢ２，ＤＢ４，…，ＤＢ８はそれぞれ奇数ドライバ部ＸＴ１，ＸＴ３，…，ＸＴ７に接続されたデータ供給バスＳＤＬ１および偶数ドライバ部ＸＴ２，ＸＴ４，…，ＸＴ８に接続されたデータ供給バスＳＤＬ２に供給される。これにより、ＲＧＢ画素データブロックＤＢ１およびＤＢ２がドライバ部ＸＴ１およびＸＴ２によって並列的に処理され、ＲＧＢ画素データブロックＤＢ３およびＤＢ４がドライバ部ＸＴ３およびＸＴ４によって並列的に処理され、ＲＧＢ画素データブロックＤＢ５およびＤＢ６がドライバ部ＸＴ５およびＸＴ６によって並列的に処理され、ＲＧＢ画素データブロックＤＢ７およびＤＢ８がドライバ部ＸＴ７およびＸＴ８によって並列的に処理される。
【００５４】
第２実施例では、外部から順次供給されるＲＧＢ画素データが１画素ブロックの画素数に対応する数毎に画素データブロックとして区分され、２画素データブロックがメモリＭ１およびＭ２に順次書込まれ、この書込中にこれらメモリＭ１およびＭ２に格納された２画素データブロックが並列的に読出され、これら２画素データブロックがデータ供給バスＳＤＬ１およびＳＤＬ２のうちの対応するものにそれぞれ供給される。従って、メモリＭ１およびＭ２の合計メモリ容量は１水平画素アレイ分の画素データをすべて格納するために必要なメモリ容量の１／２よりも十分少なくなる。さらに、このメモリ容量は１水平画素アレイ分の画素データ数および画素データのワード長に大きく依存しない。これは、メモリ容量を維持しながらこれらデータ数およびワード長を増大することを可能にする。この結果、フラットパネル表示装置の製造コストが水平画素アレイのブロック駆動のために上昇するのを防止できる。
【００５５】
特にこの実施例によれば、メモリ領域数をメモリＭ１およびＭ２の各々において”１”だけ増大させるが、この代わりに図４に示すメモリＭ３を不要にすることができる。
【００５６】
尚、セレクタＥＯ、奇数メモリＯＭ、および偶数メモリＥＭはドライバ部ＸＴ１−ＸＴ８の動作速度をさらに低減しなくてもよい場合に省略可能である。この場合、メモリＭ１およびＭ２の各メモリ領域はＲＧＢ画素データを格納するために１８ビットで構成される。
【００５７】
【発明の効果】
以上のように、本発明のフラットパネル表示装置およびその駆動方法は各水平画素アレイをブロック駆動するために必要なメモリ容量を小規模に維持できる。
【図面の簡単な説明】
【図１】図１は本発明の第１実施例に係るフラットパネル表示装置の構成を概略的に示す平面図である。
【図２】図２は図１に示す液晶パネルの断面図である。
【図３】図３は図１に示す信号線駆動基板および配線フィルム上に形成される信号線駆動回路の一部を示すブロック図である。
【図４】図４は図１に示す制御回路基板上に形成される液晶コントローラを示すブロック図である。
【図５】図５は図１に示すフラットパネル表示装置の動作を説明するためのタイムチャートである。
【図６】図６は図４に示す液晶コントローラの変形例を示すブロック図である。
【図７】図７は本発明の第２実施例に係るフラットパネル表示装置の液晶コントローラを示すブロック図である。
【図８】図８は図７に示す液晶コントローラによって制御される第２実施例のフラットパネル表示装置の動作を説明するための図である。
【図９】図９は図７に示す液晶コントローラによって制御される第２実施例のフラットパネル表示装置の動作を説明するための図である。
【符号の説明】
３…表示パネル、ＸＴ１−ＸＴ８…ドライバ部、ＳＤＬ１，ＳＤＬ２…データ供給バス、１６…液晶コントローラ、Ｍ１−Ｍ３…メモリ、ＤＳＴ…データ分配回路、ＳＣ…シーケンスコントローラ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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