(57)【特許請求の範囲】
【請求項１】
表面に、深さが5ｎｍ以上0.1μｍ以下であり幅が0.05μｍ以上0.5μｍ以下である凹部を有する凹凸が形成された導電性および耐酸化性の下部電極と、
この下部電極の表面上に形成され、前記凹凸に沿った下面および前記凹凸を覆い表面モフォロジーが平坦な上面を有する強誘電体膜と、
前記強誘電体膜上に形成された導電性および耐酸化性の上部電極と、を備えることを特徴とする強誘電体素子。
【請求項２】
シリコン基板と、
前記シリコン基板のチャネル領域を挟む表面に形成された一対のソース／ドレイン領域と、
前記チャネル領域の前記ソース／ドレイン領域夫々に近接する端部の上に形成されたシリコン酸化膜と、
前記シリコン酸化膜が凸部を為し、前記シリコン酸化膜に挟まれ形成され深さが5ｎｍ以上0.1μｍ以下であり幅が0.05μｍ以上0.5μｍ以下である凹部を為す凹凸に沿った下面、および前記凹凸を覆い表面モフォロジーが平坦な上面を有する強誘電体膜と、
前記強誘電体膜上に形成されたゲート電極と、を備えることを特徴とする強誘電体素子。
【請求項３】
前記凹凸は、イオンミリングを用いて、前記凹部に対応する箇所が開口部となるレジストパターンに従い形成されたことを特徴とする請求項１に記載の強誘電体素子。
【請求項４】
下部電極表面に、深さが5ｎｍ以上0.1μｍ以下であり幅が0.05μｍ以上0.5μｍ以下である凹部を有する凹凸を形成する下部電極凹凸形成工程と、
前記下部電極表面上に形成され、前記凹凸に沿った下面および前記凹凸を覆い表面モフォロジーが平坦な上面を有する強誘電体膜を成膜する工程と、
平坦な表面を有する前記強誘電体膜上に上部電極を形成する上部電極形成工程と、を備えることを特徴とする強誘電体素子の製造方法。
【請求項５】
シリコン基板上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜を切削し、前記シリコン基板を露出させ深さが5ｎｍ以上0.1μｍ以下であり幅が0.05μｍ以上0.5μｍ以下である凹部を形成する凹凸形成工程と、
前記凹部と前記シリコン酸化膜からなる凸部とからなる凹凸上に形成され、前記凹凸に沿った下面および前記凹凸を覆い表面モフォロジーが平坦な上面を有する強誘電体膜を成膜する工程と、
前記強誘電体膜上にゲート電極材料を堆積する工程と、
前記凹部を挟む前記シリコン酸化膜が残置するように、前記ゲート電極材料、前記強誘電体膜及び前記シリコン酸化膜を切削し、ゲート電極を形成する工程と、
前記ゲート電極を挟む前記シリコン基板の表面に、ソース／ドレイン領域を形成する工程と、を備えることを特徴とする強誘電体素子の製造方法。
【請求項６】
前記凹凸形成工程は、
前記凹部に対応する箇所が開口部となるレジストパターンに従い、前記下部電極にイオンミリングを行うことを特徴とする請求項４に記載の強誘電体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、特に強誘電体をゲート絶縁膜に使用する不揮発性メモリデバイスに関する。
【０００２】
【従来の技術】
強誘電体を利用した記憶素子(FeRAM； FerroelectricRAM)は、不揮発性、高速性、ランダムアクセス性、書き換え回数耐性等の点で、DRAM、EEPROM(Electrically Erasable Programmable ROM)等の既存のメモリーに対して原理的に優位であり、活発な製品開発が進んでいる。ここで、強誘電体とは、ある特定の結晶方位に自発分極を有する誘電体をいい、その自発分極を外部電界で反転可能であることから、分極- 電界履歴特性を有する物質をいい、 PZT(Pb(Zr,Ti)O 3 ) 、SBT(SrBi2 Ta2 O 9 ) などが挙げられる。
【０００３】
FeRAM は、強誘電体という、従来の半導体素子では用いられてこなかった特殊な材料を用いるが故に、その信頼性において他の方式のメモリーに比較して未だ十分な水準に達していない。特に、強誘電体の膜質向上は、現在のFeRAM 開発技術における最も重要な項目のうちの一つである。
【０００４】
強誘電体記憶素子の電気的な特性と強誘電体膜の構造的な特徴は、以下にその一例を示す通り、密接な関わりを有している。
(1) 強誘電体キャパシタ（MFM(Metal Ferroelectric Metal)キャパシタ）のリーク電流
MFM キャパシタのリーク電流はFeRAM の消費電流量を増大させるため、極力低減する必要がある。強誘電体の結晶粒子が大きいと、膜の表面モフォロジーが荒れ、上部電極材料が膜の谷間に入り込むことでキャパシタのリーク電流が増大することが知られている。また、結晶粒界にはコンダクティブな異相が形成されることが有り、これによってもリーク電流が増大する。例えば、 SBTにおいては、粒界にBiが高濃度に析出することが知られており、Biが金属のため、コンダクティブな性質を持つと考えられている。
【０００５】
(2)残留分極量
FeRAM においては、MFM キャパシタをある極性に振ったときにキャパシタ外部に流れ出す分極反転電流によって記憶状態を読み出すため、強誘電体の残留分極量は高いことが望ましい。一般に、強誘電体粒子の粒径は大きい方が残留分極量も大きくなるといわれている。また、強誘電体膜が単一相で無く、強誘電相と常誘電相が混在していると残留分極量は低下する。また、粒界にトラップが発生することで、疲労耐性が劣化するとの報告もある。
【０００６】
(3) 残留分極量の揺らぎ
上で述べたように強誘電体膜の粒径は残留分極確保の観点からは大きい方が望ましいが、粒径がキャパシタサイズと比較できるほどのサイズになると、キャパシタに含まれる強誘電体粒子の数の揺らぎや、個々の粒子の特性揺らぎが顕在化し、均一な特性を持つ記憶素子を実現するのが困難となる。
【０００７】
以上の例で説明したとおり、FeRAM 高性能化における最大の課題は、高品質な強誘電体の成膜技術の開発である。具体的には、粒径、粒径の揺らぎ、粒密度、表面ラフネス、膜内応力といった良質化要因を制御することによって、高品質な強誘電体膜を製造することが可能となる。
【０００８】
しかし、これらの良質化要因は、CVD(Chemical-Vapor-Deposition)法、スパッタ法、ゾルゲル法に代表されるような強誘電体の製造方法や、実験条件、実験装置、強誘電体を成膜する下地基板材料等、外部的な要因によって左右されやすく、統一的にこれらの要因を最適化することは非常に困難であった。このため、良質な強誘電体膜を得るためには、その都度最適な条件を見つけ出す必要があり、時間、物質的なロスが多かった。
【０００９】
また、最適な条件といっても、例えば分極量の確保のためには粒径を大きく、低リーク電流の為には粒径を小さくというような互いに矛盾した要請もあり、本当の最適な条件というのは判断が難しいといえる。
【００１０】
さらに、粒径の揺らぎのような問題は、従来の方法では制御することが困難で、特に素子の微細化が進み、強誘電体粒子と設計サイズが比較できるほどになってくると、この問題が顕在化することが予測される。
【００１１】
上述のように、従来の強誘電体膜の製造方法では、粒径、粒密度、表面ラフネス、膜内応力といった強誘電体膜の良質化要因を効率よく制御し、粒径揺らぎのような本質的問題を解決して、強誘電体素子のための高品位強誘電体膜を提供することは困難になると考えられる。
【００１２】
【発明が解決しようとする課題】
本発明は上述した問題点を考慮してなされたもので、その目的は、高品質な強誘電体膜を提供し、この高品質な強誘電体膜を用いた強誘電体素子を提供することである。
【００１３】
本願第１の発明は、表面に、深さが5ｎｍ以上0.1μｍ以下であり幅が0.05μｍ以上0.5μｍ以下である凹部を有する凹凸が形成された導電性および耐酸化性の下部電極と、この下部電極の表面上に形成され、前記凹凸に沿った下面および前記凹凸を覆い表面モフォロジーが平坦な上面を有する強誘電体膜と、前記強誘電体膜上に形成された導電性および耐酸化性の上部電極と、を備えることを特徴とする強誘電体素子である。
【００１４】
本願第２の発明は、シリコン基板と、前記シリコン基板のチャネル領域を挟む表面に形成された一対のソース／ドレイン領域と、前記チャネル領域の前記ソース／ドレイン領域夫々に近接する端部の上に形成されたシリコン酸化膜と、前記シリコン酸化膜が凸部を為し、前記シリコン酸化膜に挟まれ形成され深さが5ｎｍ以上0.1μｍ以下であり幅が0.05μｍ以上0.5μｍ以下である凹部を為す凹凸に沿った下面、および前記凹凸を覆い表面モフォロジーが平坦な上面を有する強誘電体膜と、前記強誘電体膜上に形成されたゲート電極と、を備えることを特徴とする強誘電体素子である。
本願第３の発明は、下部電極表面に、深さが5ｎｍ以上0.1μｍ以下であり幅が0.05μｍ以上0.5μｍ以下である凹部を有する凹凸を形成する下部電極凹凸形成工程と、前記下部電極表面上に形成され、前記凹凸に沿った下面および前記凹凸を覆い表面モフォロジーが平坦な上面を有する強誘電体膜を成膜する工程と、平坦な表面を有する前記強誘電体膜上に上部電極を形成する上部電極形成工程と、を備えることを特徴とする強誘電体素子の製造方法である。
【００１５】
本願第４の発明は、シリコン基板上にシリコン酸化膜を形成する工程と、前記シリコン酸化膜を切削し、前記シリコン基板を露出させ深さが5ｎｍ以上0.1μｍ以下であり幅が0.05μｍ以上0.5μｍ以下である凹部を形成する凹凸形成工程と、前記凹部と前記シリコン酸化膜からなる凸部とからなる凹凸上に形成され、前記凹凸に沿った下面および前記凹凸を覆い表面モフォロジーが平坦な上面を有する強誘電体膜を成膜する工程と、前記強誘電体膜上にゲート電極材料を堆積する工程と、前記凹部を挟む前記シリコン酸化膜が残置するように、前記ゲート電極材料、前記強誘電体膜及び前記シリコン酸化膜を切削し、ゲート電極を形成する工程と、前記ゲート電極を挟む前記シリコン基板の表面に、ソース／ドレイン領域を形成する工程と、を備えることを特徴とする強誘電体素子の製造方法である。
【００１６】
本発明では、強誘電体を成膜するときの下地となる基体の形状のみの効果で強誘電体膜の良質化要因を制御することを特徴としている。凹凸を有する基体上に強誘電体を成膜することで、以下のような効果が得られる。
【００１７】
(1) 強誘電体結晶の核発生均一化
従来の方法では、強誘電体結晶の核発生はランダムに起こっていたが、下地基板に凹凸形状を持たせこれを核生成中心とすることで、均一な核発生を強制的に生じさせることが出来る。これにより、粒径が均一かつ粒界の少ない稠密な膜を形成できるうえ、粒径の増大、高配向性等の効果があるため、強誘電特性の向上が得られる。
【００１８】
(2) 強誘電体膜の歪み緩和
従来の方法では、平坦な下地基板上に強誘電体を成膜していたため、強誘電体膜は基板表面に平行な方向に互いに干渉しあい、歪みを含有する膜が形成されていた。
【００１９】
これに対し、本発明によれば、下地となる基体に凹凸形状を持たせることで、基体表面に平行方向の強誘電体膜の干渉の度合いが緩和され、歪みが少ない強誘電体膜を形成することができる。これにより、膜内歪みに起因した分極反転の阻害に代表されるような強誘電特性の劣化が低減されるばかりでなく、歪みの少ない環境で膜成長することにより粒界が少なく稠密な強誘電体膜が形成出来る。以上のことにより、強誘電体膜の性能が向上する。
【００２０】
【発明の実施の形態】
本発明は、凹凸を有する下地基体に対し強誘電体を成膜し、MFM キャパシタ、MFSFET(Metal-Ferroelectric-Semiconductor Field Effect Transistor) 等の強誘電体デバイス構造を形成することを特徴としている。下地基体の凹凸形状により、強誘電体膜は粒界が少なく、稠密で、表面モフォロジーが平坦な良質膜となる。以下、本発明の凹凸を有する下地基体上への強誘電体膜の製造方法と、この強誘電体膜を用いた強誘電体素子について、図面を参照しながら説明する。
【００２１】
図１は、第１の実施形態に係るFeRAM のMFM キャパシタ部分の断面図である。シリコン基板１上にシリコン酸化膜2 、その上に密着性を向上させるためのTi膜３、さらに下部電極Pt膜４が形成されている。下部電極Pt膜４には穴状の凸凹が形成されており、この上に強誘電体膜５、上部Pt電極６が形成され、MFM キャパシタを形成している。ここで、下地となる基体とは、下部電極Pt膜４だけであってもいいし、１から４までを含んでも良い。
【００２２】
なお、キャパシタ（電極で挟まれた誘電体）という意味では、４から６をMFM キャパシタという。
次に、このMFM キャパシタの製造方法を図を用いて説明する。
【００２３】
まず、図２に示すようにシリコン基板１に対して、シリコン酸化膜２、Ti膜３、下部電極Pt膜４を堆積する。ここで、シリコン酸化膜はシリコン基板１と下部電極Pt膜４を電気的に絶縁するためのものであり、Ti膜３は下部電極Pt膜４とシリコン酸化膜２の密着性を向上させるためのものである。下部電極の材料はPtに限るわけではなく、Ir、IrO 2   、Ru、RuO 2   、SrTiO 3 等、導電性を有する耐酸化性電極なら何でも良い。
【００２４】
次に、図３に示すように、下部電極Pt膜４に穴状の凹凸形状を加工する。下部電極Pt膜４上に円形の穴を開口するようなレジストパターンを光リソグラフィーあるいは電子ビーム露光により形成し、Arガスを用いたイオンミリングにより開口部のPtのみをエッチングする。この際、加工された下部電極Pt膜の形状的特徴は、一例として以下のようなものである。すなわち、初期の下部電極Pt膜４の膜厚は１００ｎｍ、形成された凹部の深さは５０ｎｍ、凹部の上面の形状は円形で、凹部の幅は０．５μｍである。ここで、凹部の幅は、０．０５μｍ以上０．５μｍ以下であることが好ましい。これは、０．５μｍを超えると、前述した（１）強誘電体結晶の核発生均一化、及び（２）強誘電体膜の歪み緩和が困難になり、また、０．０５μｍ未満では、強誘電体のサイズ効果によって強誘電性が消失してしまうからである。また、凹部の上面は矩形であってもよい。この時の凹部の幅とは、短い方の幅をいう。
【００２５】
次に、図４に示すように図３の基体上に強誘電体膜５を形成する。強誘電体膜は、ここでは一例としてSrBi2 Ta2 O9 (SBT)を、有機金属分解法（MOD(Metal Organic Decomposition)法）により形成した。MOD 法によるSBT の堆積条件は以下のようなものである。MOD 溶液をスピンコートにより回転速度１５００ｒｐｍ、回転時間２０秒の条件で基板上に塗布する。スピンコートの後、２００℃で５分試料を乾燥させ、溶液中の溶媒を揮発させる。スピンコートおよび乾燥工程を３回繰り返した後、８００℃の温度で３０分、大気圧酸素雰囲気中で熱処理し、SBT の結晶化を行なう。このようにして成膜されたSBT の膜厚は３００ｎｍ程度となる。このようにして形成したSBT 膜は、粒界が少なく、密度が高く、表面モフォロジーが平坦な良質膜となっている。さらにこの上に上部電極Pt膜６を形成し、図1 に示したようなMFM キャパシタが完成する。ここで、強誘電体の種類はSBT に限らず、 Pb(Zr,Ti)O 3 (PZT) 、Bi4 Ti3 O 12(BiTO)  等、どの材料でも構わないし、成膜方法はMOD 法以外の成膜方法でもよい。
【００２６】
本実施形態に係る図１のMFM キャパシタは、凹凸形状を有さない平坦な下地電極上に形成した強誘電体膜による従来のMFM キャパシタと比較して、優れた電気的特性を示す。
【００２７】
この理由は以下の通りである。図５に概念的に示したように、従来の方法で成膜した場合には多数の粒界を有し、粒径はばらつき、低密度で、表面モフォロジーが悪い。これに対して、本発明の方法によれば、粒の核発生制御や膜内歪みの低減といった効果によって、粒界が少なく、粒径のばらつきが少なく、膜密度が高く、表面モフォロジーの優れたものになるため、その電気的特性が改善する。
【００２８】
さらに、図１から分かるように、このMFM キャパシタは２段階の膜厚を有するため、図６に概念的に示したように、書込電圧により２段階の分極量を記憶できる多値メモリへの応用が可能である。すなわち、図１において、下部電極Pt膜４から上部電極Pt膜６間に、強誘電体膜のうち膜厚が薄い部分のみが分極反転し、厚い部分は分極反転しないような電圧Ｖ1 を印加すると、図６における残留分極Ｐ1 を示すような書込みができる。さらに、強誘電体の厚い部分も薄い部分も共に分極反転するような電圧Ｖ2 を書込み電圧として印加することにより、図６における残留分極Ｐ2 を示すような書込みが出来る。書込み電圧によって２段階の分極を書込めるため、正負両方向で計4 つの記憶状態を有する多値メモリとしての動作が可能となる。本実施形態では一例として２段階の膜厚を持つ強誘電体を含有するようなMFM キャパシタで説明したが、膜厚をさらに段階的に変化させることでさらに多くの記憶状態を有する多値メモリを実現できる。もちろん、通常の動作電圧で強誘電体の最も厚い部分が分極反転するように強誘電体の膜厚を設定することで、通常の２値の記憶素子として利用する事も出来る。
【００２９】
図７は、第２の実施形態に係る強誘電体ゲートFET （MFSFET(Metal Ferroelectric Semiconductor FET) ）の断面構造である。
シリコン基板７上に、ソース/ ドレイン端に接した部分の薄いシリコン酸化膜１０、強誘電体膜１１からなるゲート絶縁膜、さらにゲート絶縁膜上のゲート電極１２で構成される島状領域が形成されている。前記島状領域の両側にはソース/ ドレイン領域９が形成されており、トレンチ８により素子分離がなされている。
【００３０】
次に、このMFSFETの製造方法を図を用いて説明する。
まず、図８に示すように、トレンチ８を有するシリコン基板７上に、シリコン酸化膜１０を堆積し、このシリコン酸化膜１０に対しゲート絶縁膜の一部となる強誘電体膜を形成するための穴を形成する。この際、シリコン酸化膜に開口する穴の寸法は、FET のチャネル部分が強誘電体に直に接する部分を決定するので、極力小さくするが、本実施形態では一例として０．２５μｍとする。また、シリコン酸化膜１０の膜厚は、本実施形態では一例として５ｎｍとする。
【００３１】
次に、図９に示すように、強誘電体膜１１を、シリコン基板７とシリコン酸化膜１０で形成された凹凸を有する基体上に、例えばMOD 法により堆積する。このように凹部に埋め込まれるようにして堆積された強誘電体膜は、少なくともゲート絶縁膜となる凹部における部分では、図５に概念的に示したように、平坦な下地基板上に形成された強誘電体膜よりも良質な膜となる。
【００３２】
さらに、図９の基板上にゲート電極を形成するための金属膜を堆積し、ゲート電極をパターニングするためのリソグラフィーを行い、金属膜、強誘電体膜、シリコン酸化膜をエッチングし、図１０のような構造を得る。引き続いてゲート電極をマスクとしてソース/ ドレイン領域形成のためのイオン注入を行い、注入された不純物を活性化するための熱処理を行なうことにより図７の様なMFSFETが完成する。
【００３３】
本実施形態で形成されたMFSFETは、凹部に埋め込むようにして強誘電体を形成するために、従来の方法で形成された強誘電体膜によるMFSFETよりも良好な強誘電体特性を利用できる。さらに、このMFSFETでは、チャネルとゲート絶縁膜の界面において、ソース/ ドレイン端をはじめとして、ほとんどの界面領域がシリコン酸化膜で被覆されているために、拡散層リーク電流、界面準位が少なくMFSFETの基本性能が優れている。また、本実施形態のMFSFETでは、チャネル中央付近のみがMFS 構造となっている。これにより、通常のMFSFETよりもゲート電極による強誘電体膜分極操作に対するドレイン電界の影響を受けにくく、記憶保持動作が安定しておこなわれるという特長を持っている。
【００３４】
図１１は、第３の実施形態にかかるMFSFETの断面構造である。
シリコン基板１３上に、Ｔ字型の強誘電体膜１８、その上にゲート電極１９が形成され、島状の領域が形成されている。島状領域はシリコン酸化膜１６および低誘電率膜１７（例えば、ＣＶＤによるシリコン酸化膜）で覆われている。島状領域の両端にはソース/ ドレイン領域１５が形成され、LOCOS(Local Oxidation of Silicon) 酸化膜１４による素子分離がなされている。
【００３５】
次に、このMFSFETの製造方法を図を用いて説明する。
まず、図１２に示すように、LOCOS 酸化膜１４を有するシリコン基板１３上に堆積したpoly-Si 層２１をゲート電極のパターンに加工する。
【００３６】
続いて、図１２の基板に対して拡散層を形成するためのイオン注入を行い、レジストを剥離し、不純物活性化の為の熱処理を行なう。さらに、シリコン酸化膜１６を全面に堆積し、平坦化を行なうことによって、図１３のような構造を得る。
【００３７】
次に、図１４のように、図１３の基板のpoly-Si 層２１を例えばアルカリ溶液によりエッチングし、ゲート絶縁膜となる強誘電体を埋め込むための凹凸を有する基体（シリコン基板１３とシリコン酸化膜１６）を形成する。
【００３８】
さらに、図１５のように、図１４の基板に対して強誘電体を例えばゾルゲル法等により成膜する。この時、強誘電体膜は、シリコン酸化膜１６から乖離し、シリコン基板１３に接した部分を支柱として膜全体が持ち上がるような形態を取る。一例として、凹部の幅が０．２５μｍ、凹部の深さが０．１μｍの場合には、図１４のｄは３０〜４０ｎｍ程度となる。この持ち上げ高さd は、凹部の幅や深さを調整することで制御可能である。
【００３９】
次に、図１６に示したように、図１５の強誘電体膜１８上に金属膜を堆積し、ゲート電極のレジストパターンを形成した後、金属膜、強誘電体膜１８の加工を行なうことにより、ゲート電極１９を含むＴ字型の島状領域を形成する。
【００４０】
さらに、図１６の素子に対し低誘電率膜１７を堆積し、コンタクトホールを開口し、配線２０を作り込むことによって、図１１のMFSFETを得る事が出来る。
本実施形態で形成されたMFSFETは、凹部に埋め込むようにして強誘電体を形成するために、従来の方法で形成された強誘電体膜によるMFSFETよりも良好な強誘電体特性を利用できる。さらに、本実施形態のMFSFETでは、強誘電体膜１８がシリコン酸化膜１６から乖離した構造を取っており、この空間を低誘電率膜１７で埋め込む構造を取っているために、ゲート電極１９とソース/ ドレイン領域１５の間に発生するゲート寄生容量を低減でき、MFSFETの基本的性能である動作速度が向上する。
【００４１】
【発明の効果】
以上詳述したとおり、本発明の凹凸形状を有する下地基体を用いた強誘電体膜の製造方法により、良質な強誘電体膜を製造でき、さらにこの強誘電体膜を用いることによって、強誘電体素子の基本的性能を向上できる。
【図面の簡単な説明】
【図１】  本発明の第一の実施形態にかかるMFM キャパシタの断面図。
【図２】  本発明の第一の実施形態にかかるMFM キャパシタの製造工程を示す断面図。
【図３】  本発明の第一の実施形態にかかるMFM キャパシタの製造工程を示す断面図。
【図４】  本発明の第一の実施形態にかかるMFM キャパシタの製造工程を示す断面図。
【図５】  本発明における、基板の凹凸形状による強誘電体膜質向上の原理を示す模式図。
【図６】  本発明の第一の実施形態にかかるMFM キャパシタの、多値メモリとしての応用例を示すP-V 曲線の概念図。
【図７】  本発明の第二の実施形態にかかるMFSFETの断面図。
【図８】  本発明の第二の実施形態にかかるMFSFETの製造工程を示す断面図。
【図９】  本発明の第二の実施形態にかかるMFSFETの製造工程を示す断面図。
【図１０】  本発明の第二の実施形態にかかるMFSFETの製造工程を示す断面図。
【図１１】  本発明の第三の実施形態にかかるMFSFETの断面図。
【図１２】  本発明の第三の実施形態にかかるMFSFETの製造工程を示す断面図。
【図１３】  本発明の第三の実施形態にかかるMFSFETの製造工程を示す断面図。
【図１４】  本発明の第三の実施形態にかかるMFSFETの製造工程を示す断面図。
【図１５】  本発明の第三の実施形態にかかるMFSFETの製造工程を示す断面図。
【図１６】  本発明の第三の実施形態にかかるMFSFETの製造工程を示す断面図。
【符号の説明】
１，７，１３    Ｓｉ基板
２，１０    シリコン酸化膜
３    Ｔｉ膜
４    下部電極Ｐｔ膜
５，１１，１８    強誘電体膜
６    上部電極Ｐｔ膜
８    トレンチ
９，１５    ソース/ ドレイン領域
１２    ゲート電極
１４    LOCOS 酸化膜
１６    シリコン酸化膜
１７    低誘電率膜
１９    ゲート電極
２０    配線
２１    poly-Si 層
２２    レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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