(57)【特許請求の範囲】
【請求項１】
複数の液晶セルを形成するためのマトリクス回路が電気絶縁性基板上に形成される液晶用マトリクス基板の製造方法において、
電気絶縁性基板上にマトリクス回路を形成する工程と、
マトリクス回路上に電気絶縁性合成樹脂材料を塗布して表面が平坦な電気絶縁膜を形成する工程と、
電気絶縁膜の表面にレジスト層を形成し、レジスト層に、予め定めるコンタクトホール領域は残らず、該コンタクトホール領域を除く画素電極形成領域は薄く残り、これら以外の領域は厚く残るように、露光量を調整したマスクでハーフトーン露光を施す工程と、
エッチングによりコンタクトホール領域にマトリクス回路に達する貫通孔を形成する工程と、
該貫通孔の領域を除く画素電極形成領域の電気絶縁膜が露出するまでアッシングする工程と、
電気絶縁膜の表面を覆う透明導電膜を形成する工程と、
透明導電膜上に平坦化膜を形成する工程と、
画素電極形成領域以外の凸部領域の電気絶縁膜が露出するまで全面エッチングする工程とを含むことを特徴とする液晶用マトリクス基板の製造方法。
【請求項２】
前記マトリクス回路は、複数の薄膜トランジスタを含むＴＦＴアクティブマトリクス回路であり、
該ＴＦＴアクティブマトリクス回路の製造工程は、
前記電気絶縁性基板上にゲート電極材料を成膜する工程と、
ゲート電極膜をパターニングする工程と、
ゲート絶縁膜、第１の半導体層、第２の半導体層、金属層を順次積層する工程と、
金属層の表面にレジスト層を形成し、レジスト層に露光量を調整したマスクでハーフトーン露光を施す工程と、
第１の半導体層および第２の半導体層を島状に形成する工程と、
金属層をソース・ドレイン電極に分離パターニングし、チャネルエッチングを行う工程と、
ソース・ドレイン電極およびチャネルを覆うパッシベーション膜を形成する工程とを含むことを特徴とする請求項１記載の液晶用マトリクス基板の製造方法。
【請求項３】
前記第１の半導体層にチャネル領域が形成され、第２の半導体層がオーミックコンタクト層として形成されることを特徴とする請求項２記載の液晶用マトリクス基板の製造方法。
【請求項４】
前記電気絶縁性合成樹脂材料として、感光性アクリル系樹脂を使用することを特徴とする請求項１〜３のうちのいずれか１つに記載の液晶用マトリクス基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置を形成するための液晶用マトリクス基板の製造方法に関する。
【０００２】
【従来の技術】
従来から液晶表示装置としては、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）をスイッチング素子に用いる、アクティブマトリクス型液晶表示装置が広く用いられている。ＴＦＴをスイッチング素子とするアクティブマトリクス型液晶表示装置においては、透明なガラス基板の表面にＴＦＴアクティブマトリクス回路を形成したＴＦＴアレイ基板を使用する。ＴＦＴアクティブマトリクス型液晶表示装置の低消費電力化および高輝度化を図る上で、液晶セルの光透過率を改善する必要がある。そのためにはＴＦＴアレイ基板の開口率を向上することが必要である。開口率向上の手段としては、液晶セルに電界を与えるための画素電極を平坦な保護膜上に形成し、ゲート電極と画素電極とを立体的にオーバーラップさせる方式が知られている。この方式では８０％を超える高開口率が実現されている。
【０００３】
図９〜図１４の（ａ）から（ｐ）に、このような高開口率アクティブマトリクス基板の製造プロセスを模式的な断面構成として示す。図９〜図１４は、走査用のゲート電極配線とデータ用のソース電極配線とが交差するＧ−Ｓ交差部、スイッチング素子であるＴＦＴ素子部、画素部および周辺回路に設けられる端子部を製造する過程を、断面構成で表している。
【０００４】
図９（ａ）は、ガラス基板２１の表面全体にゲート電極膜２２を成膜した状態を示す断面図である。ゲート電極膜２２は、スパッタリング法などによって、クロム（Ｃｒ），アルミニウム（Ａｌ），タンタル（Ｔａ）などの金属膜として形成する。
【０００５】
図９（ｂ）は、ゲート電極膜２２の上にフォトレジストを均一に塗布した後、１枚目のフォトマスクを用いてレジストパターン２３を形成した状態を示す。
【０００６】
図９（ｃ）は、レジストパターン２３を利用してエッチングを行い、ゲート電極膜２２をパターニングした状態を示す。
【０００７】
図１０（ｄ）は、レジストパターン２３を除去した後、ゲート絶縁膜２４，第１半導体層２５および第２半導体層２６の３層をプラズマＣＶＤ法やスパッタリング法などで連続積層成膜した状態を示す。ゲート絶縁膜２４は、たとえば窒化シリコン（ＳｉＮx）膜などで形成する。第１半導体層２５は、アモルファスシリコン（ａ−Ｓｉ）膜で形成する。第２半導体層２６は、ｎ型不純物を高濃度にドープしたシリコン（ｎ+−Ｓｉ）膜で形成する。
【０００８】
図１０（ｅ）は、一旦全面にフォトレジストを塗布した後、２枚目のフォトマスクを用いてレジストパターン２７を形成した状態を示す。レジストパターン２７を形成するのはＴＦＴ素子部のみであり、Ｇ−Ｓ交差部、画素部および端子部には形成しない。
【０００９】
図１０（ｆ）は、レジストパターン２７を用いてエッチングを行い、第１半導体層２５および第２半導体層２６の２層を島状にパターニングした状態を示す。なお、本従来例ではＧ−Ｓ交差部に第１半導体層２５および第２半導体層２６の２層積層膜が存在しないように島状パターニングを行っているが、素子特性上はＧ−Ｓ交差部に第１半導体層２５および第２半導体層２６の２層積層膜が存在しても差し支えはない。
【００１０】
図１１（ｇ）は、レジストパターン２７を除去した後、全面にソース・ドレイン電極膜２８を成膜した状態を示す。ソース・ドレイン電極膜２８は、スパッタリング法などによって、クロム，アルミニウム，タンタルなどの金属膜として形成する。
【００１１】
図１１（ｈ）は、一旦全面にフォトレジストを塗布した後、３枚目のフォトマスクを用いてレジストパターン２９を形成した状態を示す。レジストパターン２９は、Ｇ−Ｓ交差部とＴＦＴ素子部とに形成するが、ＴＦＴ素子部のチャネル部分には形成しない。
【００１２】
図１１（ｉ）は、レジストパターン２９を用いてエッチングを行った状態を示す。チャネル部分にはレジストパターン２９が形成されていないので、ソース・ドレイン電極膜２８および第２半導体層２６が除去され、ソース・ドレイン電極分離パターニングが行われる。さらに第１半導体層２５も部分的にエッチングされ、チャネル部の厚みを調整するチャネルエッチング加工が行われる。
【００１３】
図１２（ｊ）は、図１１（ｉ）でソース・ドレイン電極分離パターニングおよびチャネルエッチング加工が行われた後、レジストパターン２９を除去した状態を示す。
【００１４】
図１２（ｋ）は、パッシベーション膜３０をスパッタリング法などによって全面に形成した状態を示す。パッシベーション膜３０は、たとえば窒化シリコン（ＳｉＮx）などで形成された保護膜である。
【００１５】
図１２（ｌ）は、感光性アクリル系樹脂膜３１を平坦化のために塗布した状態を示す。
【００１６】
図１３（ｍ）は、４枚目のフォトマスクを用いて、感光性アクリル系樹脂膜３１をパターニングした状態を示す。このパターニングでは、感光性アクリル系樹脂膜３１に、部分的にパッシベーション膜３０に達する貫通孔を形成する。
【００１７】
図１３（ｎ）は、パターニングした感光性アクリル系樹脂膜３１をマスクとしてパッシベーション膜３０をエッチングし、感光性アクリル系樹脂膜３１の表面から、ソース・ドレイン電極膜２８のうちでソース電極と分離したドレイン電極に到達するコンタクトホールを形成した状態を示す。このとき同時に、端子部においても、感光性アクリル系樹脂膜３１の表面から、ゲート配線に到達する端子取出し孔が形成される。また、図には示していないが、ソース端子部においても同様に、感光性アクリル系樹脂膜３１の表面から、ソース配線に到達する端子取出し孔が形成される。
【００１８】
図１３（ｏ）は、全面に透明導電膜３２をスパッタリング法などによって形成し、コンタクトホールおよび各端子部に透明導電材を充填した状態を示す。なお、透明導電膜３２には酸化インジウム錫（ＩＴＯ：Indium  Tin  Oxide）や酸化錫（ＳｎＯ2）が用いられる。
【００１９】
図１４（ｐ）は、図１３（ｏ）で感光性アクリル系樹脂膜３１の表面全体に形成した透明導電膜３２を、５枚目のフォトマスクを用いてパターニングし、画素電極を形成した状態を示す。ＴＦＴ素子部において画素電極は、感光性アクリル系樹脂膜３１によってゲート電極膜２２と立体的にオーバーラップして形成させることができるので、高開口率アクティブマトリクス基板３４が形成される。
【００２０】
以上述べた高開口率アクティブマトリクス基板３４の製造工程では、（ｂ），（ｅ），（ｈ），（ｍ）および（ｐ）の各工程で合計５枚のフォトマスクを使用する。このように、ＴＦＴアクティブマトリクス基板は、何枚ものフォトマスクを用い、フォトリソグラフィのプロセスによる微細パターニングを繰り返して製造されている。このため、プロセス時間の長時間化や製造歩留まりの低下の要因となっている。
【００２１】
このような問題を解消して、液晶表示装置の生産性、製造歩留まりの向上およびコストダウンを図る観点から、フォトマスクの使用数の削減、すなわちフォトリソグラフィプロセスの削減が検討されている。
【００２２】
ＴＦＴアクティブマトリクス基板の製造工程で、フォトマスクの使用数を減少させることに関する先行技術としては、たとえば特開平５−３０３１１１号公報を挙げることができる。この先行技術では、ゲート電極を、画素電極用と同時に成膜するＩＴＯ透明電極膜を下地として電解メッキで形成し、フォトプロセスを用いることなくゲート電極膜のパターニングを行い、ＴＦＴアレイ基板製造工程に用いられるフォトマスクの数を低減している。しかしながら、それでも５枚のフォトマスクが必要であり、プロセス時間の長時間化や製造歩留まりの低下の要因となっている。さらに、ＴＦＴアレイ基板上への電解メッキによるゲート電極形成の下地膜として、同時に画素電極用として成膜するＩＴＯ透明電極膜を用いているので、ゲート電極と画素電極とをオーバーラップさせることができず、開口率が低下してしまう。また、電解メッキによるゲート電極の作製時には、電位降下による膜厚の不均一性が非常に大きくなりやすく、特に大型基板では膜厚の均一性を保つことが難しくなる。
【００２３】
電解メッキによってゲート電極を作製することなく、ＴＦＴアクティブマトリクス基板の製造工程において、フォトマスクの使用数を減少させることに関する先行技術としては、たとえば特開２０００−２０６５７１号公報を挙げることができる。この公報では、厚さが異なるレジストパターンを形成して、図１０（ｅ）から図１１（ｉ）に示す工程を、１枚のフォトマスクを利用して行う考え方が示されている。厚さが異なるレジストパターンは、露光量を変えることによりレジストの反応度合いにコントラストをつけることによって形成する。すなわち、厚みが異なる部分を利用して２段階のエッチングを行い、フォトマスクの使用数を１枚減少させることを可能にしている。同様の考え方は、C.W.KimらによるSid 2000 Digest 第１００６頁〜第１００９頁に「A Novel Four-Mask-Count Process Architecture  for TFT-LCDs」や、月刊 FPD intelligenceの１９９５年５月号の第３１頁〜第３５頁に記載されている「三国電子  ＩＰＳ  ＴＦＴ−ＬＣＤを２ＰＥＰで製造するプロセスを考案−ＴＦＴチャネル部分をハーフトーン露光」という技術報告にも示されている。
【００２４】
【発明が解決しようとする課題】
前述の特開２０００−２０６５７１号公報に開示されている、厚さを変えたレジストパターンを用いる方法では、ＴＦＴ素子部を形成する際に１枚のフォトマスクを低減することが可能となるだけであり、しかもＩＰＳ（In Pla ne Switching）モードのＴＦＴアクティブマトリクス型液晶表示装置について主として説明されているだけである。ゲート電極と画素電極とを立体的にオーバーラップさせ、開口率を高めたＴＦＴ基板の製造工程において、ＴＦＴ素子部を形成する工程以外でさらにフォトマスクの使用数を低減する可能性については示されていない。
【００２５】
本発明の目的は、ＴＦＴアクティブマトリクス基板などの製造工程で用いるフォトマスクの使用数を低減することができる液晶用マトリクス基板の製造方法を提供することである。
【００２８】
【課題を解決するための手段】
本発明は、複数の液晶セルを形成するためのマトリクス回路が電気絶縁性基板上に形成される液晶用マトリクス基板の製造方法において、電気絶縁性基板上にマトリクス回路を形成する工程と、マトリクス回路上に電気絶縁性合成樹脂材料を塗布して表面が平坦な電気絶縁膜を形成する工程と、電気絶縁膜の表面にレジスト層を形成し、レジスト層に、予め定めるコンタクトホール領域は残らず、該コンタクトホール領域を除く画素電極形成領域は薄く残り、これら以外の領域は厚く残るように、露光量を調整したマスクでハーフトーン露光を施す工程と、エッチングによりコンタクトホール領域にマトリクス回路に達する貫通孔を形成する工程と、該貫通孔の領域を除く画素電極形成領域の電気絶縁膜が露出するまでアッシングする工程と、電気絶縁膜の表面を覆う透明導電膜を形成する工程と、透明導電膜上に平坦化膜を形成する工程と、画素電極形成領域以外の凸部領域の電気絶縁膜が露出するまで全面エッチングする工程とを含むことを特徴とする液晶用マトリクス基板の製造方法である。
【００２９】
本発明に従えば、複数の液晶セルを形成するためのマトリクス回路が電気絶縁性基板上に形成される液晶用マトリクス基板は、電気絶縁性基板上へのマトリクス回路の形成、電気絶縁膜の形成、ハーフトーン露光を用いたコンタクトホールおよび画素電極領域（凹所）の形成、透明導電膜の形成、平坦化膜の形成およびエッチバック処理を順次行って製造する。コンタクトホールおよび画素電極領域（凹所）の形成は、露光量を調整したマスクを使用したハーフトーン露光を用いてレジスト層の硬化度合いを変えることにより、1回の露光／現像工程によって層厚の異なるレジストパターンを形成して行う。コンタクトホール領域でレジスト層が除去されている第１のレジストパターンを用いて電気絶縁膜をパターニングすることにより、コンタクトホール領域の電気絶縁膜にマトリクス回路に達する貫通孔を形成する。アッシングにより第１のレジストパターンの層厚を全体的に減少させることで画素電極形成領域からレジスト層を除去して第２のレジストパターンを形成し、その第２のレジストパターンを用いて電気絶縁膜をパターニングすることにより、画素電極領域（凹所）を形成する。残存するレジスト層を全て除去し、画素電極領域(凹所)およびコンタクトホール内表面部分を透明導電材で覆うように透明導電膜を形成し、その上に平坦化膜を積層した後、電気絶縁膜の凸部領域が表面に露出するまでエッチバック処理を行うことにより、電気絶縁膜の表面からコンタクトホールを介してマトリクス回路に導通する画素電極を形成する。
【００３０】
このようにして、ハーフトーン露光を利用することにより、電気絶縁膜に１回の露光／現像工程でコンタクトホールおよび画素電極領域（凹所）を形成することができる。また、コンタクトホールおよび画素電極領域（凹所）を形成した電気絶縁膜に、画素電極領域(凹所)およびコンタクトホール内表面部分を透明導電材で覆うように透明導電膜を形成し、その上に平坦化膜を積層した後、電気絶縁膜の凸部領域が表面に露出するまでエッチバック処理を行うことにより、画素電極をパターニングすることができる。したがって、コンタクトホール加工と画素電極パターニングとを１枚のフォトマスクで行うことが可能となるため、フォトマスクの使用数を削減することができる。
【００３１】
また本発明は、前記マトリクス回路が、複数の薄膜トランジスタを含むＴＦＴアクティブマトリクス回路であり、該ＴＦＴアクティブマトリクス回路の製造工程は、前記電気絶縁性基板上にゲート電極材料を成膜する工程と、ゲート電極膜をパターニングする工程と、ゲート絶縁膜、第１の半導体層、第２の半導体層、金属層を順次積層する工程と、金属層の表面にレジスト層を形成し、レジスト層に露光量を調整したマスクでハーフトーン露光を施す工程と、第１の半導体層および第２の半導体層を島状に形成する工程と、金属層をソース・ドレイン電極に分離パターニングし、チャネルエッチングを行う工程と、ソース・ドレイン電極およびチャネルを覆うパッシベーション膜を形成する工程とを含むことを特徴とする。
【００３２】
本発明に従えば、複数の薄膜トランジスタを含むＴＦＴアクティブマトリクス回路は、ゲート電極膜のパターニング、絶縁膜、２つの半導体層および金属層の積層、ハーフトーン露光、島状パターニング、分離エッチングおよびパッシベーション膜の形成を順次行って製造する。ゲート電極膜のパターニングでは、電気絶縁性基板上にゲート電極材料で成膜し、パターニングする。その上に、ゲート絶縁膜、第１の半導体層、第２の半導体層、ソース・ドレイン電極となる金属層を順次積層する。金属層の表面にレジスト層を形成し、露光量を調整したマスクでハーフトーン露光を施し、第１の半導体層および第２の半導体層を島状に形成し、ソース・ドレイン電極の分離パターニングおよびチャネルエッチングを行い、これらをパッシベーション膜で成膜して覆う。このように、ＴＦＴアクティブマトリクス回路の製造の際には、ゲート電極膜をパターニングする工程と、ハーフトーン露光により島状形成して分離エッチングする工程の２つの工程でそれぞれフォトマスクを使用し、ゲート電極とオーバーラップさせる画素電極の形成の際にさらに１枚のフォトマスクを使用する。したがって、全部で３枚のフォトマスクを使用するだけで、画素電極とゲート電極とを立体的にオーバーラップさせて高開口率を得ることができるＴＦＴアクティブマトリクス基板を製造することができる。
【００３３】
また本発明は、前記第１の半導体層にチャネル領域が形成され、第２の半導体層がオーミックコンタクト層として形成されることを特徴とする。
【００３４】
本発明に従えば、第１の半導体層にチャネル領域が形成され、金属膜に接触する側の第２の半導体層が、たとえばｎ+−Ｓｉ膜で構成されてオーミックコンタクト層として形成されるので、良好なオーミックコンタクトを得ることができる。
【００３５】
また本発明は、前記電気絶縁性合成樹脂材料として、感光性アクリル系樹脂を使用することを特徴とする。
【００３６】
本発明に従えば、電気絶縁性合成樹脂材料として感光性アクリル系樹脂を用いてマトリクス基板の表面に平坦な電気絶縁膜を形成し、レジスト層を用いることなく直接感光性アクリル系樹脂をハーフトーン露光することにより、電気絶縁膜にコンタクトホールおよび画素電極領域（凹所）を形成することができる。したがって、アクティブマトリクス基板の製造プロセスをより簡素化することができる。
【００３７】
【発明の実施の形態】
図１〜図６の（ａ）から（ｓ）に、本発明の実施の一形態としての高開口率アクティブマトリクス基板の概略的な構成とその製造方法の概要を示す。本実施形態においても、図９〜図１４と同様に、ゲート電極とソース電極とが交差するＧ−Ｓ交差部、ＴＦＴ素子部、画素部および端子部を並べた模式的な断面構成で示す。
【００３８】
図１（ａ）は、ガラス基板１上にゲート電極膜２を成膜した状態を示す断面図である。ゲート電極膜２は、一例として、スパッタリング法などによって、クロム，アルミニウム，タンタルなどの金属膜として形成する。
【００３９】
図１（ｂ）は、ゲート電極膜２上にフォトレジストを塗布した後、１枚目のフォトマスクを用いて、レジストパターン３を形成した状態を示す。
【００４０】
図１（ｃ）は、レジストパターン３を用いたエッチングにより、ゲート電極膜２をパターニングした状態を示す。
【００４１】
図２（ｄ）は、ゲート絶縁膜４，第１半導体層５および第２半導体層６の３層を連続積層成膜した後、さらにソース・ドレイン電極膜７をプラズマＣＶＤ法やスパッタリング法などで連続して積層成膜した状態を示す。ゲート絶縁膜４は、たとえば窒化シリコン（ＳｉＮx）膜などで形成する。第１半導体層５は、アモルファスシリコン（ａ−Ｓｉ）膜で形成する。第１半導体層５はチャネル領域となる。第２半導体層６は、ｎ型不純物を高濃度にドープしたシリコン（ｎ+−Ｓｉ）膜で形成する。金属膜に接触する側の第２半導体層６をｎ+−Ｓｉ膜で形成することで、第２半導体層６はオーミックコンタクト層となる。したがって、第２半導体層６とソース・ドレイン電極膜７は良好なオーミックコンタクトを得ることができる。ソース・ドレイン電極膜７は、クロム，アルミニウム，タンタルなどの金属膜で形成する。
【００４２】
図２（ｅ）は、全面にフォトレジストを塗布した後、２枚目のフォトマスクとしてスリットマスクなどを用いて露光量を調整し、ハーフトーン露光を行い、１回のレジスト塗布で複数段階の厚さを有するレジストパターン８を形成した状態を示す。レジストパターン８は、画素部および端子部には形成しない。ＴＦＴ素子部のチャネル部５ａに相当する部分は薄肉部８ａとして形成する。その他の部分は厚く形成する。すなわち、その他の部分は所定の厚みである第１の厚み以上で形成し、薄肉部８ａは第１の厚みより薄い第２の厚みとして形成する。
【００４３】
図２（ｆ）は、レジストパターン８に覆われていない部分の第１半導体層５および第２半導体層６の２層と、ソース・ドレイン電極膜７とをエッチングにより全て除去した状態を示す。
【００４４】
図３（ｇ）は、図２（ｆ）において残存しているレジストパターン８の全体の厚みをアッシングにより減少させることで、薄肉部８ａに対応するチャネル部５ａの位置でソース・ドレイン電極膜７の表面を露出させた状態を示す。
【００４５】
図３（ｈ）は、残存するレジストパターン８を利用して、ソース・ドレイン電極分離およびチャネルエッチングを行った状態を示す。チャネル部５ａでは、第１半導体層５の厚みが調整され、第２半導体層６およびソース・ドレイン電極膜７は消失する。
【００４６】
図３（ｉ）は、レジストパターン８を除去した状態を示す。
図４（ｊ）は、基板の全面にパッシベーション膜９を形成した状態を示す。パッシベーション膜９は、窒化シリコン（ＳｉＮx）などによる保護膜であり、スパッタリング法などによって形成する。
【００４７】
図４（ｋ）は、パッシベーション膜９の上にアクリル系樹脂を塗布した後、表面を平坦化し、電気絶縁膜であるアクリル系樹脂膜１０を形成した状態を示す。
【００４８】
図４（ｌ）は、アクリル系樹脂膜１０を、８０〜１００℃の温度でプリベークした後、さらにその上部全面にフォトレジストを塗布して、フォトレジスト層１１を形成した状態を示す。
【００４９】
図５（ｍ）は、３枚目のフォトマスクとしてスリットマスクなどを用いて露光量を調整し、フォトレジスト層１１のハーフトーン露光を行い、１回のレジスト塗布で２種類の厚さを有する第１のレジストパターンを形成した状態を示す。フォトレジスト層１１は、多段階の露光によって、画素電極が形成される領域に対応する凹所１１ａで部分的に硬化し、コンタクトホール位置１１ｂで未硬化となり、残余の部分で硬化する。フォトレジスト層１１を現像すると、コンタクトホール位置１１ｂではフォトレジスト層１１が消失し、凹所１１ａでは厚みが残余の部分よりも薄くなる。
【００５０】
図５（ｎ）は、フォトレジスト層１１の第１のレジストパターンをマスクとしてアクリル系樹脂膜１０をエッチングし、アクリル系樹脂膜１０の表面からドレイン電極部分までの貫通孔であるコンタクトホール１０ｂを形成した状態を示す。このとき同時に、端子部ではゲート配線および図示しないソース配線に到達する端子取出し孔であるコンタクトホール１０ｃが形成される。
【００５１】
図５（ｏ）は、アクリル系樹脂膜１０をマスクとしてエッチングを行い、パッシベーション膜９を除去し、コンタクトホール１０ｂの位置において、ソース・ドレイン電極膜７を露出させた状態を示す。このとき同時に、端子部ではパッシベーション膜９およびゲート絶縁膜４などが除去され、ゲート電極膜２および図示しないソース電極膜が露出する。
【００５２】
図６（ｐ）は、アッシングにより、図５（ｏ）に示すフォトレジスト層１１の全体的な厚さを減少させた状態を示す。凹所１１ａでもフォトレジスト層１１が消失する。この段階でフォトレジスト層１１は、画素電極形成領域以外に残存する第２のレジストパターンに変化する。
【００５３】
図６（ｑ）は、該第２のレジストパターンをマスクとしてアクリル系樹脂膜１０をエッチングした後、残存するフォトレジスト層１１を除去した状態を示す。画素電極形成領域では凹所１０ａと、ドレイン電極部分まで貫通するコンタクトホール１０ｂが形成され、端子部ではゲート配線および図示しないソース配線に到達するコンタクトホール１０ｃが形成されたアクリル系樹脂膜１０が得られる。
【００５４】
図６（ｒ）は、凹凸部が形成されたアクリル系樹脂膜１０の全面にスパッタリング法などにより透明導電膜１２を形成した後、その上に平坦化膜１３を積層した状態を示す。
【００５５】
図６（ｓ）は、平坦化膜１３をアクリル系樹脂膜１０の凸部が表面に露出するまでエッチバック加工した状態を示す。各端子部と各画素電極とが分断され、画素電極１２ａ、および画素電極１２ａとドレイン電極とを電気的に接続するコンタクトホール通電部１２ｂが形成される。なお、画素電極１２ａおよびコンタクトホール通電部１２ｂなどを形成する透明導電膜１２は、酸化インジウム錫（ＩＴＯ）や酸化錫（ＳｎＯ2）などによって形成することができる。
【００５６】
以上のように、本実施形態の高開口率アクティブマトリクス基板１４の製造工程では、（ｂ），（ｅ）および（ｍ）の３つの工程でフォトマスクを使用しているので、合計３枚のフォトマスクでＴＦＴアレイ基板を製造することが可能となる。すなわち、ゲート電極膜２と、画素電極１２ａとなる透明導電膜１２とを立体的にオーバーラップさせる構造を有し、高開口率で高輝度を実現することができるＴＦＴアレイ基板を、従来の製造プロセスに比べて非常に少ないマスク枚数である３枚のフォトマスクで製造することが可能となる。
【００５７】
なお、本実施形態ではパッシベーション膜９上の電気絶縁性合成樹脂材料としてアクリル系樹脂を用いたが、アクリル系樹脂の代わりに感光性アクリル系樹脂を用いることができる。感光性アクリル系樹脂を用いた場合、フォトレジストを用いることなく直接ハーフトーン露光することによりアクリル系樹脂膜１０の凹凸パターニング加工を行うことが可能である。すなわち、前記図４（ｌ）から図６（ｐ）に示した工程を省略することができる。したがって、高開口率アクティブマトリクス基板１４の製造プロセスをさらに簡素化することができる。
【００５８】
図７は、本実施形態で高開口率アクティブマトリクス基板１４を製造する際に、２枚目および３枚目のフォトマスクとして用いるハーフトーン露光が可能なマスク１５の基本的な構成を示す断面図である。マスク１５は、透過部１５Ａ、遮光部１５Ｂおよびメッシュ部１５Ｃを備える。一般のフォトマスクでは、透過部１５Ａのように、光の透過量が１００％を目標に形成する部分と、遮光部１５Ｂのように、光の透過量が０％を目標に形成する部分とを備える。本実施形態に用いるマスク１５ではさらに、光の透過量が透過部１５Ａと遮光部１５Ｂとの中間となるメッシュ部１５Ｃを形成する。たとえばメッシュ部１５Ｃは、使用する光の分解能よりも間隔が小さいメッシュパターンやスリットパターンを用いて形成する。マスク１５を用いて露光すると、マスク１５の各部分の透過光量の違いによって、レジスト厚みが変化する。たとえばポジ型のレジストを使用すると、透過部１５Ａに対応する部分ではレジスト厚みが零で、遮光部１５Ｂに対応する部分ではレジスト厚みが最大で、メッシュ部１５Ｃに対応する部分では透過光量に比例したレジスト厚みとなるレジストパターン１６を得ることができる。
【００５９】
本実施形態に示す高開口率アクティブマトリクス基板１４の製造においては、図７に示すようなフォトマスク１５を、図２（ｅ）および図５（ｍ）に示す、レジストパターン８およびフォトレジスト層１１の厚さをそれぞれ２段階に変えて硬化させる、２段階のパターニングを行う際に用いる。このハーフトーン露光を用いることでより簡単に画素電極を形成することができる。このような画素電極形成の考え方は、単純マトリクス型液晶表示装置用のマトリクス基板の製造にも適用することができる。
【００６０】
図８は、図９〜図１４で示した従来の高開口率アクティブマトリクス基板３４の製造工程において用いる５枚のフォトマスクの使用状態と、本実施形態による高開口率アクティブマトリクス基板１４の製造工程において用いる３枚のフォトマスクの使用状態とを対比して示す図である。本実施形態においても、ゲート電極膜パターニングの際には、従来と同様の１枚目のフォトマスクを使用する。従来方式における２枚目のフォトマスクによるＴＦＴ素子部の島状パターニングと、３枚目のフォトマスクによるソース・ドレイン電極分離およびチャネルエッチングとは、本実施形態では、ハーフトーン露光を利用して２枚目のフォトマスク１枚で行う。また、画素電極領域を形成する際には、従来方式では、４枚目のフォトマスクによってコンタクトホール形成のための感光性アクリル系樹脂膜３１のパターニングを行い、５枚目のフォトマスクによって画素電極膜パターニングを行う。一方、本実施形態では、ハーフトーン露光を利用して３枚目のフォトマスク1枚でアクリル系樹脂膜１０のパターニングを行うだけでよい。また本実施形態では、図５（ｍ）から図６（ｑ）に示すように、３枚目のフォトマスクを用いてパターニングしたフォトレジスト層１１を用いてアクリル系樹脂膜１０をパターニングすることで、ドレイン電極に到達するコンタクトホールを形成すると同時に、端子部においてもコンタクトホールを形成することができる。
【００６１】
【発明の効果】
以上のように本発明によれば、露光量を調整したハーフトーン露光を利用することにより、電気絶縁膜に１回の露光／現像工程でコンタクトホールおよび画素電極領域（凹所）を形成することができる。また、コンタクトホールおよび画素電極領域（凹所）を形成した電気絶縁膜に、画素電極領域(凹所)およびコンタクトホール内表面部分を透明導電材で覆うように透明導電膜を形成し、その上に平坦化膜を積層した後、電気絶縁膜の凸部領域が表面に露出するまでエッチバック処理を行うことにより、画素電極をパターニングすることができる。これによって、コンタクトホール加工と画素電極パターニングとを１枚のフォトマスクで行うことが可能となるため、フォトマスクの使用数を削減することができる。また、ハーフトーン露光を用いることで、ＴＦＴアクティブマトリクス回路を２枚のフォトマスクで製造することができるので、画素電極の形成の際を含めて、全部で３枚のフォトマスクを使用するだけで、画素電極とゲート電極とを立体的にオーバーラップさせた高開口率ＴＦＴアクティブマトリクス基板を得ることができる。したがって、液晶表示装置の生産性、製造歩留まりの向上およびコストダウンが可能となる液晶用マトリクス基板の製造方法を提供することができる。
【００６２】
また本発明によれば、電気絶縁膜として感光性アクリル系樹脂膜を用いて直接ハーフトーン露光することによって、アクティブマトリクス基板の製造プロセスをより簡素化することができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態としての高開口率アクティブマトリクス基板１４の製造過程を示す簡略化した断面図である。
【図２】本発明の実施の一形態としての高開口率アクティブマトリクス基板１４の製造過程を示す簡略化した断面図である。
【図３】本発明の実施の一形態としての高開口率アクティブマトリクス基板１４の製造過程を示す簡略化した断面図である。
【図４】本発明の実施の一形態としての高開口率アクティブマトリクス基板１４の製造過程を示す簡略化した断面図である。
【図５】本発明の実施の一形態としての高開口率アクティブマトリクス基板１４の製造過程を示す簡略化した断面図である。
【図６】本発明の実施の一形態としての高開口率アクティブマトリクス基板１４の製造過程を示す簡略化した断面図である。
【図７】本発明の実施の一形態で用いるハーフトーン露光用のマスク１５の簡略化した断面形状と、対応する透過光量および生成されるレジストパターン形状を示す図である。
【図８】本発明の実施の一形態としての高開口率アクティブマトリクス基板１４の製造工程で用いるフォトマスクの使用状態と、従来の高開口率アクティブマトリクス基板３４の製造工程で用いるフォトマスクの使用状態とを対比して示す図である。
【図９】従来の高開口率アクティブマトリクス基板３４の製造過程を示す簡略化した断面図である。
【図１０】従来の高開口率アクティブマトリクス基板３４の製造過程を示す簡略化した断面図である。
【図１１】従来の高開口率アクティブマトリクス基板３４の製造過程を示す簡略化した断面図である。
【図１２】従来の高開口率アクティブマトリクス基板３４の製造過程を示す簡略化した断面図である。
【図１３】従来の高開口率アクティブマトリクス基板３４の製造過程を示す簡略化した断面図である。
【図１４】従来の高開口率アクティブマトリクス基板３４の製造過程を示す簡略化した断面図である。
【符号の説明】
１，２１  ガラス基板
２，２２  ゲート電極膜
３，８，１６，２３，２７，２９  レジストパターン
４，２４  ゲート絶縁膜
５，２５  第１半導体層
５ａ  チャネル部
６，２６  第２半導体層
７，２８  ソース・ドレイン電極膜
８ａ  薄肉部
９，３０  パッシベーション膜
１０  アクリル系樹脂膜
１０ａ，１１ａ  凹所
１０ｂ，１０ｃ  コンタクトホール
１１  フォトレジスト層
１１ｂ  コンタクトホール位置
１２，３２  透明導電膜
１２ａ  画素電極
１２ｂ  コンタクトホール通電部
１３  平坦化膜
１４，３４  高開口率アクティブマトリクス基板
１５  マスク
１５Ａ  透過部
１５Ｂ  遮光部
１５Ｃ  メッシュ部
３１  感光性アクリル系樹脂膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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