(57)【特許請求の範囲】
【請求項１】
表面に複数の能動素子が形成された半導体基板と、
前記能動素子の上に形成された第１の誘電体膜と、
前記第１の誘電体膜の上に形成され、１以上の窓とカバー部とを備え、該窓が前記能動素子中の使用能動素子上に形成され、前記カバー部が前記能動素子中の不使用能動素子を覆いかつ使用能動素子を覆わないようにした第１の接地導体からなる選択プレートと、
前記選択プレート上に形成された配線層と、
前記使用能動素子を前記配線層に接続する接続手段とを具備することを特徴とするモノリシック集積回路。
【請求項２】
前記半導体基板と前記第１の接地導体との間隔は、１，０００〜５，０００オングストロームであることを特徴とする請求項１に記載のモノリシック集積回路。
【請求項３】
前記配線層は、前記使用能動素子を配線する第１の導体と、前記選択プレートと前記第１の導体との間に形成された第１の配線層誘電体膜とを有することを特徴とする請求項１に記載のモノリシック集積回路。
【請求項４】
前記第１の配線層誘電体膜の厚さは、１ミクロン以上であることを特徴とする請求項３に記載のモノリシック集積回路。
【請求項５】
前記配線層は、多層配線層であることを特徴とする請求項１に記載のモノリシック集積回路。
【請求項６】
前記配線層は、前記選択プレート上に形成された第１の配線層誘電体膜と、該第１の配線層誘電体膜上に形成された第１の導体と、該第１の導体の上に形成された第２の配線層誘電体膜と、該第２の配線層誘電体膜の上に形成された第２の導体とを有することを特徴とする請求項５に記載のモノリシック集積回路。
【請求項７】
前記第１の配線層誘電体膜および第２の配線層誘電体膜の厚さは、それぞれ１ミクロン以上であることを特徴とする請求項６に記載のモノリシック集積回路。
【請求項８】
前記第１の導体の上に形成された第２の誘電体膜と、
前記第２の誘電体膜と前記第２の配線層誘電体膜との間に形成された第２の接地導体とを、さらに有することを特徴とする請求項６に記載のモノリシック集積回路。
【請求項９】
前記第１の配線層誘電体膜、前記第２の配線層誘電体膜、および前記第２の誘電体膜の厚さは、それぞれ１ミクロン以上であることを特徴とする請求項８に記載のモノリシック集積回路。
【請求項１０】
前記半導体基板上の能動素子は、該半導体基板上で受動素子と並置され、該受動素子は、前記配線層と接続されたことを特徴とする請求項１に記載のモノリシック集積回路。
【請求項１１】
前記配線層は、前記使用能動素子に接続された１以上の受動素子を具備することを特徴とする請求項１に記載のモノリシック集積回路。
【請求項１２】
前記配線層は、前記使用能動素子に接続されたコプレーナ伝送線路を具備することを特徴とする請求項１に記載のモノリシック集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体基板上に多数の能動素子が形成された半導体基板を有する高周波モノリシック集積回路に関する。
【０００２】
【従来の技術】
近年の移動体通信などの急速な発達によって、無線部ＩＣを、短い開発期間および低い製造コストで、実現することが強く要求されている。このような要求に対して、様々な提案がなされている。
【０００３】
図１に、第１の従来例としてのモノリシック集積回路の平面図を示す。半導体にてなる基板１の一面（主面）にＦＥＴなどの能動素子２と、インダクタ３やキャパシタ４などの受動回路素子および配線パタン５が形成され、これにより回路が構成されている。
【０００４】
この従来のモノリシック集積回路では、個々の要求される機能をもつ回路についてその各素子の配置が異なり、半導体集積回路製造プロセス（以下、半導体プロセスと記す）の際に必要となるフォトマスクも各回路について個別に必要であった。通常のモノリシック集積回路用の半導体プロセスでは能動素子形成のために１０枚程度のフォトマスクと２カ月程度の時間を必要とし、全体の半導体プロセスに必要なフォトマスク数の半分以上および２／３以上の時間を能動素子形成のために費やしている。したがって、少量多品種生産の場合には製造コストにおけるフォトマスクの占める割合が大きくコスト高であり、また、製造に長い時間を要していた。
【０００５】
この問題を解決する第２の従来例として、マスタスライス方式のモノリシック集積回路が、１９８８年に米国で紹介された（Ｅ．Ｔｕｒｎｅｒ ｅｔ ａｌ．  “ＡＰＰＬＩＣＡＴＩＯＮ ＳＰＥＣＩＦＩＣ ＭＭＩＣ：Ａ ＵＮＩＱＵＥ  ＡＮＤ ＡＦＦＯＲＤＡＢＬＥ ＡＰＰＲＯＡＣＨ ＴＯ ＭＭＩＣ ＤＥＶＥＬＯＰＭＥＮＴ”，ＩＥＥＥ １９８８ Ｍｉｃｒｏｗａｖｅ ａｎｄ Ｍｉｌｌｉｍｅｔｅｒ−Ｗａｖｅ Ｃｉｒｃｕｉｔ Ｓｙｍｐｏｓｉｕｍ，ｐｐ．９−    １４）。
【０００６】
このマスタスライス方式のモノリシック集積回路は図２に示すように、まず、半導体にてなる基板１の一面に、ＦＥＴなどの能動素子２と薄膜キャパシタの下側電極用導体６を形成し、これを共通の基板として、この基板上に配線導体を形成することにより各種周波数帯域あるいは機能の回路を実現するものである。
【０００７】
図３（Ａ）は図２の共通基板上に配線導体５を形成することにより２７ＧＨｚ帯の狭帯域増幅器を実現した例である。また、図３（Ｂ）は図２の共通基板上に配線導体５′を形成することにより３０ＧＨｚ帯の広帯域増幅器を実現した例である。
【０００８】
このようにマスタスライス方式のモノリシック集積回路では、能動素子を予め形成した共通基板上に形成する配線導体のパタンを変更することにより、増幅器のみならず発振器や周波数変換器などの各種機能回路を同一の共通基板から実現することができる。すなわち、各種回路を同一の能動素子配置で構成するため、能動素子形成用のフォトマスクを共通にすることができ、上述の従来のモノリシック集積回路における製造コストの問題を解決することができる。また、半導体プロセスにおいては能動素子形成のために多くの製造工程と時間を要するが、能動素子の配置を同一とすることによって回路の設計に先行して半導体プロセスを始めることができ、回路の開発期間を大幅に短縮することができるという特徴がある。さらに、通常の半導体プロセスでは１０枚以上のウエハを同時に加工するが、マスタスライス方式のモノリシック集積回路ではウエハ枚数が１，２枚程度の少量生産の場合においても共通基板部分は大量生産することができ経済的である。またこのようなマスタスライス方式のモノリシック集積回路では、共通基板上に能動素子などをアレイ状に形成することにより上記共通基板の汎用性を高めることができる。
【０００９】
マスタスライス方式と類似の従来技術としてＬＳＩ製造におけるゲートアレイ技術や、アナログ・ディジタル混載ＡＳＩＣなどに用いられるアナログマスタスライス技術が挙げられる。図４（Ａ）および図４（Ｂ）は、第３の従来例としてのＣＭＯＳゲートアレイを示す。これは、Ｒ．Ｂｌｕｍｂｅｒｇ ｅｔ ａｌ．  “Ａ ６４０Ｋ Ｔｒａｎｓｉｓｔｏｒ Ｓｅａ−ｏｆ−Ｇａｔｅｓ １．２    Ｍｉｃｒｏｎ ＨＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ”，１９８８，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏ    ｎｆｅｒｅｎｃｅ，１９８８，Ｆｅｂｒｕａｒｙ １７．に開示された技術である（産業調査会発行「ＡＳＩＣハンドブック」参照）。同図（Ａ）は内部基本セルの平面図であり、基板上にｐ型拡散層１１、ｎ型拡散層１２およびゲート１３が形成されている。このような基本セルをアレイ状に形成してマスタセルを構成している。上記基本内部セル上に図４（Ｂ）に示すような１層配線１４および２層配線１５を施すことにより２入力のＮＡＮＤ回路等を実現することができる。アナログマスタスライス方式の場合も同様である。これらの技術は上記のマスタスライス方式のモノリシック集積回路と同様、チップ上にトランジスタ等の基本素子をあらかじめ配置しておき、これらの部品を配線工程により接続することによりユーザ仕様の論理や特性を実現しようとするものである。
【００１０】
第４の従来例としては、Ｓ．Ｂａｎｂａ，“Ｓｍａｌｌ−Ｓｉｚｅｄ ＭＭＩＣ Ａｍｐｌｉｆｉｅｒｓ Ｕｓｉｎｇ Ｔｈｉｎ Ｄｉｅｌｅｃｔｒｉｃ Ｌ  ａｙｅｒｓ”，ＩＥＥＥ， ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＭＩＣＲＯＷＡＶＥ ＴＨＥＯＲＹ ＡＮＤ ＴＥＣＨＮＩＱＵＥＳ，ＶＯＬ．４３，ＮＯ．３  ，ＭＡＲＣＨ １９９５に記載された技術が挙げられる。これは、基板上に、多層配線層を形成して、チップ面積の減少と、低コスト化を図ったものである。
【００１１】
【発明が解決しようとする課題】
上述の従来技術１では、各ＩＣ回路における、受動素子の割合が大きく、回路素子の配置が回路特性に大きく影響するので、各ＩＣ回路について、個別に回路素子配置などを設計しなければならない。これは、開発期間や製造コストの増大につながっていた。
【００１２】
また、従来技術２では、各回路素子を平面的に接続しているため、素子間隔を広くとり、配線導体を形成する領域を予め空けておかなければならず、基板上の無駄な面積が大きかった。
【００１３】
また、能動素子等をアレイ状に配置した場合には、アレイ状に配置した能動素子のうち所望の特性を実現するために必要な素子を選んで使用することになる。このため、上記のアレイ状に配置された能動素子のうち使用しないものが存在することになるが、従来のマスタスライス方式のモノリシック集積回路では、その使用していない能動素子上には高周波用の他の受動回路や伝送線路などを形成することができなかった。したがって、この場合受動素子や配線を形成するための領域を予め用意しておく必要があり、基板上の無駄な面積が一層増大するという欠点があった。つまり、回路機能に寄与しない能動素子の領域はそのまま放置しなければならず、回路の小型化や低コスト化の障害となっていた。さらに、上述の能動素子、受動素子および配線導体が同一平面上に形成されており、しかも能動素子が予め決められた位置に形成されているために受動素子および配線を形成するための自由度が制限されていた。そのため、能動素子の部分を迂回するといった配線の余分な引き回しが必要となり、寄生の容量やインダクタンスおよび抵抗などが生じ回路特性を劣化させるなどという問題があった。また、配線の自由度を高めようとすれば、各素子の間隔を大きくしなければならず、形状が大きくなり実用的ではなかった。
【００１４】
従来技術３におけるゲートアレイ技術や、アナログ・ディジタル混載ＡＳＩＣに見られるようなアナログマスタスライス技術では、ユーザ仕様に基づいた後工程はほとんどの場合配線工程のみである。この配線工程では絶縁に用いる誘電体膜の厚さは０．５ミクロンから０．７ミクロンと薄く、また、面状の接地導体が存在していない。したがって、その配線工程によって形成された導体は高周波伝送線路ではなく、単なる配線としてしか用いることができなかった。言い換えれば、この配線が分布定数線として振る舞うような高周波領域ではその配線の特性インピーダンスや電気長を精密に設計することが不可能であり、ゲートアレイやアナログマスタスライスの適用できる周波数に限界があった。さらに上記配線を分布定数伝送線路として取り扱うことができないため、高周波回路で用いる各種ハイブリッド等のような機能を有する回路を後工程により付加することができなかった。
【００１５】
従来技術４では、チップ面積の縮小と、製造コストの低減を図ることができるものの、素子配置は、各機能ＩＣ毎に個別に設計しなければならないため、従来例１と同様の問題をもっている。
【００１６】
この発明の目的は、例えば通信用ＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）  等に適用することを可能とし、かつ開発期間の短縮と製造コストの低減に適したモノリシック集積回路を提供するものである。
【００１７】
【課題を解決するための手段】
上記の目的を達成するために、本発明のモノリシック集積回路は、表面に複数の能動素子が形成された半導体基板と、前記能動素子の上に形成された第１の誘電体膜と、前記第１の誘電体膜の上に形成され、１以上の窓とカバー部とを備え、該窓が前記能動素子中の使用能動素子上に形成され、前記カバー部が前記能動素子中の不使用能動素子を覆うようにした第１の接地導体からなる選択プレートと、前記選択プレート上に形成された配線層と、前記使用能動素子を前記配線層に接続する接続手段とを具備することを特徴とする。
【００１９】
前記半導体基板と前記第１の接地導体との間隔は、１，０００〜５，０００オングストロームであってもよい。
【００２０】
前記配線層は、前記使用能動素子を配線する第１の導体と、前記選択プレートと前記第１の導体との間に形成された第１の配線層誘電体膜とを有するものであってもよい。
【００２１】
前記第１の配線層誘電体膜の厚さは、１ミクロン以上であってもよい。
【００２２】
前記配線層は、多層配線層であってもよい。
【００２３】
前記配線層は、前記選択プレート上に形成された第１の配線層誘電体膜と、該第１の配線層誘電体膜上に形成された第１の導体と、該第１の導体の上に形成された第２の配線層誘電体膜と、該第２の配線層誘電体膜の上に形成された第２の導体とを有するものであってもよい。
【００２４】
前記第１の配線層誘電体膜および第２の配線層誘電体膜の厚さは、それぞれ１ミクロン以上であってもよい。
【００２５】
前記第１の導体の上に形成された第２の誘電体膜と、前記第２の誘電体膜と前記第２の配線層誘電体膜との間に形成された第２の接地導体とを、さらに有するものであってもよい。
【００２６】
前記第１の配線層誘電体膜、前記第２の配線層誘電体膜、および前記第２の誘電体膜の厚さは、それぞれ１ミクロン以上であってもよい。
【００２７】
前記半導体基板上の能動素子は、該半導体基板上で受動素子と並置され、該受動素子は、前記配線層と接続されたものであってもよい。
【００２８】
前記配線層は、前記使用能動素子に接続された１以上の受動素子を具備するものであってもよい。
【００２９】
前記配線層は、前記使用能動素子に接続されたコプレーナ伝送線路を具備するものであってもよい。
【００３０】
【発明の実施の形態】
ところで、前述した従来技術４や特開平５−１２９８０３号には、接地導体を使用する技術が開示されている。すなわち、従来技術４は、２つの配線層の間に挿入された接地導体を有し、導体間の干渉を防止している。また、特開平５−１２９８０３号は、第１の誘電体層１２と第２の誘電体層１３との間に挿入された接地導体１４を備え、これらの誘電体層１２および１３を挟む形で形成されたストリップ導体１５および１６間の干渉を防止している。しかしながら、これらの接地導体は、以下の点で、本願の接地導体と異なっている。
【００３１】
（１）本願の接地導体は、不使用能動素子を覆うことによって、使用する能動素子と使用しない能動素子を選択・区別するとともに、不使用能動素子の真上に受動回路を形成することを可能とするものである。すなわち、不使用能動素子と受動回路とを分離するために設けられたものである。これに対して、先行技術の接地導体は、その上下に配置された配線間の干渉を防止するためのものである。本願では、不使用能動素子には、信号が流れないことを考えれば、本願の接地導体が、干渉防止を目的としたものではないことは、明らかである。
【００３２】
（２）さらに、接地導体の下に設けられた誘電体層の作用も異なっている。すなわち、本願の接地導体下の誘電体層は、能動素子を保護するとともに、キャパシタを形成するための絶縁膜として機能するものである。これに対して、先行技術の接地導体下の誘電体層は、接地導体と信号線とを分離するためのものである。
【００３３】
（３）本願の接地導体は、使用能動素子上に窓を有する。一方、先行技術の接地導体は、スルーホールは有するものの、この種の窓は備えていない。薄い誘電体膜を介して接地導体に覆われた能動素子は、性能が劣化するため、この窓は、使用能動素子の性能劣化を避ける上で必須の要件である。
【００３４】
【実施例】
以下、図面を参照して、本発明の実施例を説明する。
【００３５】
実施例１
図５にこの発明の実施例を示す。半導体基板１の一面（主面）上に少なくとも能動素子２を多数形成する。この例では能動素子２の他に受動素子として、薄膜キャパシタ（ＭＩＭキャパシタ）の下側電極用導体６とイオン注入抵抗素子２１とがそれぞれ多数形成された場合である。能動素子２はＦＥＴの場合でソース２Ｓ、ゲート２Ｇ、ドレイン２Ｄからなり、３つのＦＥＴが形成されたものが行、列に配列形成され、その各３つのＦＥＴの各組ごとに下側電極用導体６が３つのＦＥＴの配列と並んでそれぞれ形成され、真中の下側電極用導体６は、両側のそれより３倍程度の長さとされている。各抵抗素子２１はＦＥＴの各組ごとに、そのＦＥＴの配列の一端側に位置して形成され、長手方向がＦＥＴの配列と直角方向とされている。つまり３つのＦＥＴ２と３つの下側電極用導体６と、１つの抵抗素子２１とが１つの組として、行、列（アレイ状）に配列形成されている。これら能動素子２、受動素子６，２１が形成された半導体基板を共通基板２２とする。
【００３６】
半導体基板１の能動素子形成面上に誘電体膜２３を形成する。この誘電体膜２３は半導体基板１上に形成された能動素子２などを保護する保護膜であり、かつこの例では薄膜キャパシタの電極間容量形成用の絶縁膜として作用させるものである。実現しようとする機能の回路のレイアウトに応じて、使用する能動素子２、下側電極用導体６、抵抗素子２１の各接続電極部分と対向する誘電体膜２３の部分に接続用穴２４1 ，２４2 …を形成する。誘電体膜２３は例えばＳｉＯ2 膜、ＳｉＮ4 膜が用いられ、厚さは例えば１，０００Å〜５，０００Å程度とされ、接続用穴２４1 ，２４2 …はホトエッチング、ドライエッチングなどにより形成する。誘電体膜２３の厚さは、薄膜キャパシタ用の絶縁膜または能動素子の保護膜として通常用いられる厚さであり、高周波伝送路の信号線と接地導体とを区別するための厚さとは異なっている。
【００３７】
次に誘電体膜２３上のほぼ全面を接地導体２５で覆う。この場合、前記回路のレイアウトに応じて、使用する能動素子２および受動素子６，２１と対応して使用開口２６1 ，２６2 …を形成する。またキャパシタを形成するための下側電極用導体６に対する上側電極用導体２７も接地導体２５の形成と同時に使用開口２６1 内に形成する。図に示していないが、接地導体２５の形成と同時に接地導体２５と共にコプレーナ伝送線路を構成する中心導体を形成してもよい。つまり接地導体２５には何にも利用されていないような開口は形成されていない。接地導体２５としては例えばＡｕが用いられ、厚さは例えば１μｍ程度とされ、イオンミーリング等により開口２６1 ，２６2 …を形成する。
【００３８】
接地導体２５上に例えば１〜１０ミクロン程度の厚さの誘電体膜２８を例えばポリイミド樹脂で形成する。その誘電体膜２８上に所要の配線用導体２９1 ，２９2 …を形成する。この配線用導体２９1 ，２９2 …の形成に先立ち、前記使用する能動素子２、受動素子６，２１の各接続電極や、上側電極用導体２７などと配線用導体２９1 ，２９2 …とを接続し、所要の回路を完成するためのスルーホール３１1 ，３１2 …が誘電体膜２８内に形成される。つまり誘電体膜２８のスルーホール３１1 ，３１2 …が形成されるべき位置に予め小穴を形成しておき、この誘電体膜２８上の全面に例えばＡｕ層を形成し、これによりスルーホール３１1 ，３１2 …が形成され、さらにそのＡｕ層に対してパターニングして配線用導体２９1 ，２９2 …を形成する。なお誘電体膜２８および配線用導体２９1 ，２９2 …により配線層３３を構成している。
【００３９】
このようにして構成されたこの実施例のモノリシック集積回路の各部の断面を図６（Ａ）〜（Ｄ）を示す。このモノリシック集積回路によれば図６（Ａ）に示すように、配線用導体２９1 ，２９2 …は接地導体２５と共にマイクロストリップラインを構成する。使用能動素子２のうち、接地しようとする電極は、例えば図６（Ｂ）に示すように、能動素子２のソース２５1 が穴２４1 に詰められた接続導体３２1 で接地導体２５に接続されて接地される。この接続導体３２1 は、接地導体２５を形成した時に自動的に形成される。
【００４０】
図６（Ｃ）に示す例は、下側電極用導体６1 と接地導体２５との対向する部分とによりキャパシタが構成され、このキャパシタの一端、つまり下側電極用導体６1 が、穴２４2 に詰められた接続導体３２2 とスルーホール３１1 とを通じて配線用導体２９4 に接続され、キャパシタの他端が接地導体２５にて接地されている場合である。この接続導体３２2 とスルーホール３１1 とは配線用導体２９1 ，２９2 …を形成するためにＡｕ層を形成した時に自動的に形成される。
【００４１】
図６（Ｄ）に示す例は、上側電極用導体２７と下側電極用導体６2 とにより構成されるキャパシタを、上側電極用導体２７をスルーホール３１2 を通じて配線用導体２９2 に接続し、下側電極用導体６2 を、穴２４3 に詰めた接続導体３２3 を通じ、さらにスルーホール３１3 を通じて配線用導体２９3 に接続した例、つまり配線用導体２９2 ，２９3 間にキャパシタを接続した場合である。
【００４２】
以上のように構成されたモノリシック集積回路では、ＦＥＴなどの能動素子２の配置が予め決められているので、各種回路で半導体基板２２を共通化することができ、製造コストの低減と、開発期間の短縮を実現することができる。また、使用しない素子を面状の接地導体２５で覆うことにより、これら使用しない素子の真上にも配線などを行うことができ、回路の小型化の実現することができる。さらに、使用しない素子は接地導体２５で覆ってしまうため、接地導体２５上、つまり配線層３３に形成する受動回路にとっては前記使用しない能動素子２などは存在しないのと同じである。このため、配線自由度が高く、能動素子２の部分を迂回するといった余分な配線の引き回しを避けることができ、寄生のインダクタンスや容量の影響を軽減することができる。
【００４３】
図７（Ａ）および（Ｂ）に、図６（Ａ）に示したマイクロストリップラインの信号線としての配線用導体２９i の線路幅Ｗに対する特性インピーダンス特性と、伝送損失特性とを、それぞれ誘電体膜２８の厚さｈをパラメータとして有限要素法により計算した結果を示す。計算条件は、誘電体膜２８の比誘電率を３．３、信号線２９i の導電率を４．９０８×１０7 Ｓ／ｍ、信号線２９i の厚さを１μｍ、周波数を１０ＧＨｚとした。
【００４４】
図７（Ａ）から、誘電体膜２８の厚さｈが１ミクロン以下の場合にはマイクロ波などの高周波回路で最もよく用いられる５０Ωの伝送線路を実現するためには信号線２９i の幅を極めて小さくしなければならないことが分かる。そのように幅を狭くすることはプロセスの精度によっては実現できない場合も有り得る。さらに、図７（Ｂ）からわかるように、仮りにこのような細い配線が実現できた場合でも伝送損失はかなり大きくなり、回路特性を劣化させる。
【００４５】
しかしこの発明では誘電体膜２８の厚さｈを１ミクロン以上、例えば１〜１０ミクロン程度にしているため、高周波回路で通常用いられる１０Ωから１００Ω程度の特性インピーダンスをもつ伝送線路を実現できることはｈ＝２．５μｍ、Ｗ＝３０μｍで特性インピーダンスが１５Ω程度であることから推定でき、その場合も伝送損失も実用上十分低い値となる。
【００４６】
また、誘電体膜２８としてポリイミド樹脂を用いることにより、低温処理により平坦性の高い多層膜を実現することができ、回路特性を向上させることができる。さらに、マイクロ波などの高周波回路では素子間接続による寄生成分が回路特性を大きく劣化させる場合が多く、なるべく不要な配線の引き回しは避ける必要がある。この実施例のように能動素子と抵抗素子とキャパシタ電極を一つの単位としてこれを複数個あらかじめ基板上にアレイ状に形成することにより各素子を短い距離で接続することができ、設計性のよいモノリシック集積回路を実現することができる。
【００４７】
実施例２
図８にこの発明の他の実施例を示し、図５と対応する部分に同一符号を付けて示す。この実施例では図５の構成に対し、（１）誘電体膜２８上にさらに数ミクロン程度の厚さの誘電体膜３４を形成し、（２）その誘電体膜３４上に配線用導体３５を形成して、誘電体膜３４と配線用導体３５とからなる配線層３６を構成し、（３）この例では図５中の配線用導体２９2 ，２９3 を省略してこれと対応するものを配線用導体３５1 ，３５2 として設け、（４）配線層３３と共に多層配線層３７とした場合である。
【００４８】
つまり多層配線層３７を利用して、共通基板２２の能動素子や受動素子とを所望の回路を構成するように接続される。
【００４９】
この場合は図５の実施例と同様の作用効果を有すると共に、さらに多層配線とすることにより、図５の場合よりも線路交差などを自由に行うことができ、回路のレイアウトの自由度を向上させることができる。
【００５０】
実施例３
図９はこの発明のさらに他の実施例を示し、図８の実施例に対し、誘電体膜３８と接地導体３９とを、配線層３３と３６との間に介在させ、接地導体３９の上下に対し、これを共に高周波伝送路を構成する配線用導体３５1 ，３５2 …と２９1 ，２９2 とを構成した場合である。これによって、均一なインピーダンスをもつ配線が得られる。
【００５１】
実施例４
図１０にこの発明のさらに他の例を示す。この実施例は共通基板２２には能動素子２のみがアレイ状に形成された場合であり、図５中の能動素子２と同様に３つのＦＥＴを組として行、列に形成されている。誘電体層２８上には配線用導体２９のみならずインターディジタル形キャパシタ４１と、高抵抗金属の印刷により形成されるメタル抵抗体４２と、接地導体２５の一部を下側電極としてキャパシタを構成する上側電極用導体４３とが形成される。このように受動素子を共通基板２２ではなく、誘電体膜２８上に形成することにより、受動素子を配置する自由度が向上し、回路の小型化、高密度化を実現することができる。
【００５２】
図１０に示した共通基板に対しても、図８および図９に示したように、高周波伝送路の多層配線としてもよい。この場合、図９の方が配線内の干渉が少なくなる。
【００５３】
上述において能動素子を行、列のアレイ状に形成したが、任意の形状に配置してもよい。能動素子２を３つづつの組としたが、２つまたは４つ以上の組にしてもよい。また、このように複数個の組とすることなく、単独のものを配列してもよい。
【００５４】
【発明の効果】
以上説明したようにこの発明は、半導体基板上の能動素子等の配置を予め決めておくことができるので、各種回路で半導体基板を共通化することができ、少量多品種生産の場合においても製造コストの低減と、開発期間の短縮を実現することができる。
【００５５】
しかもこの発明では、使用しない素子が面状の接地導体で覆われているため、その使用しない素子の真上にも配線などを行うことができ、その分、配線用の面積を予め用意する必要がなく、半導体基板の面積を有効に利用することができ、回路の小型化を実現することができる。
【００５６】
さらに、使用しない素子は接地導体で覆ってしまうため、これら使用しない素子は上に積層する回路にとって存在しないのと同じである。このため、基板上に予め形成された能動素子の配置にとらわれることなく、回路を形成することができるので配線自由度が高く、能動素子の部分を迂回するといった余分な配線の引き回しを避けることができ、寄生のインダクタンスや容量の影響を軽減することができるので回路の高性能化を実現することができる。
【００５７】
また、面状の接地導体が存在するために、その接地導体上に誘電体膜を介して形成した配線は、特性インピーダンスや電気長を精密に設計することができ、高周波伝送線路として用いることができるのはもちろんのこと、ハイブリッドなどの高周波機能回路を形成することができる。
【００５８】
多層配線層に受動回路を形成することにより、受動回路を高集積に形成することができ、回路の小型化を実現することができる。
【図面の簡単な説明】
【図１】従来例１のモノリシック集積回路を示す平面図である。
【図２】従来例２のマスタスライス方式のモノリシック集積回路の共通基板を示す平面図である。
【図３】（Ａ）は従来例２のマスタスライス方式のモノリシック集積回路において２７ＧＨｚ帯の狭帯域増幅器を実現するための配線パタンを示す平面図、（Ｂ）は従来例２のマスタスライス方式のモノリシック集積回路において３０ＧＨｚ帯の広帯域増幅器を実現するための配線パタンを示す平面図である。
【図４】（Ａ）は従来例３のゲートアレイＬＳＩの内部基本セルを示す平面図、（Ｂ）は（Ａ）の基本内部セルを用いて実現した２入力ＮＡＮＤ回路を示す平面図である。
【図５】この発明にかかるモノリシック集積回路の第１の実施例を示す分解斜視図である。
【図６】（Ａ）は第１の実施例において実現した高周波伝送線路を示す断面図、（Ｂ）は第１の実施例において能動素子の電極を接地した状態を示す断面図、（Ｃ）は第１の実施例において接地用キャパシタを形成した部分を示す断面図、（Ｄ）は第１の実施例において配線間に直列に挿入されたキャパシタを形成した部分を示す断面図である。
【図７】（Ａ）は有限要素法により計算したマイクロストリップ線路の特性インピーダンスを示すグラフ、（Ｂ）は有限要素法により計算したマイクロストリップ線路の伝送損失を示すグラフである。
【図８】この発明にかかるモノリシック集積回路の第２の実施例を示す分解斜視図である。
【図９】この発明にかかるモノリシック集積回路の第３の実施例を示す分解斜視図である。
【図１０】この発明にかかるモノリシック集積回路の第４の実施例を示す分解斜視図である。
【符号の説明】
１ 半導体基板
２ 能動素子
６ キャパシタ用下側電極用導体（受動素子）
２１ 抵抗素子（受動素子）
２２ 共通基板
２３ 誘電体膜
２４ 接続用穴
２５ 接地導体
２６ 開口
２７ 上側電極用導体
２８ 誘電体膜
２９ 配線用導体
３１ スルーホール
３２ 接続導体
３４ 誘電体膜
３５ 配線用導体
３６ 配線層
３７ 多層配線層
３８ 誘電体膜
３９ 接地導体
４１ インターディジタル形キャパシタ
４２ メタル抵抗体
４３ 上側電極用導体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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