(57)【特許請求の範囲】
【請求項１】
半導体基板上方に絶縁膜を堆積して、その絶縁膜に埋め込み配線用凹部と位置合わせのためのアライメントマーク用凹部とをエッチング形成するとともに、これらエッチング形成した凹部を含む前記絶縁膜の表面に前記埋め込み配線とする埋め込み膜を堆積し、その堆積した埋め込み膜の表面を前記絶縁膜の上面が露出するまで化学機械研磨により平坦化することによって、アライメントマークともども、前記埋め込み配線用凹部に前記埋め込み膜を選択的に形成する半導体装置の製造方法において、
前記埋め込み膜の堆積に際し、その膜厚を、前記エッチング形成したアライメントマーク用凹部の深さ未満でかつ、同アライメントマーク用凹部の最小開口距離の半分未満の値に制御し、
更に、前記化学機械研磨による平坦化ののちに、前記埋め込み膜の残存する前記アライメントマーク用凹部も含めてその平坦化した面に、前記埋め込み配線用凹部に選択的に形成された埋め込み膜と電気的に導通される配線材料を堆積する工程と、その堆積した配線層の表面にハードマスクを施したのち、これに前記アライメントマーク用凹部に残る段差をアライメントマークとしたリソグラフィによって配線パターンを転写する工程と、前記配線層の該転写された配線パターン以外の部分をエッチング除去する工程とをさらに備え、
前記配線材料の堆積以前における前記平坦化した面と前記アライメントマーク用凹部に残存する埋め込み膜の表面との段差が、前記配線層に対するエッチング除去工程の後、同段差部に配線材料が残存しない値となるように前記埋め込み膜の堆積膜厚が制御されるものであって、
前記配線層に対するエッチング除去工程の後に前記段差部に配線材料が残存する前記段差の臨界値を予め求め、前記段差が前記臨界値を超えないように前記埋め込み膜の堆積膜厚が制御されることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上方に絶縁膜を堆積して、その絶縁膜に埋め込み配線用凹部と位置合わせのためのアライメントマーク用凹部とをエッチング形成するとともに、これらエッチング形成した凹部を含む前記絶縁膜の表面に前記埋め込み配線とする埋め込み膜を堆積し、その堆積した埋め込み膜の表面を前記絶縁膜の上面が露出するまで化学機械研磨により平坦化することによって、アライメントマークともども、前記埋め込み配線用凹部に前記埋め込み膜を選択的に形成する半導体装置の製造方法において、
前記アライメントマーク用凹部をその深さが前記絶縁膜の膜厚に等しくなるように形成するとともに、前記埋め込み膜の堆積に際し、その膜厚を、前記絶縁膜の膜厚未満でかつ、前記アライメントマーク用凹部の最小開口距離の半分未満の値に制御し、
更に、前記化学機械研磨による平坦化ののちに、前記埋め込み膜の残存する前記アライメントマーク用凹部も含めてその平坦化した面に、前記埋め込み配線用凹部に選択的に形成された埋め込み膜と電気的に導通される配線材料を堆積する工程と、その堆積した配線層の表面にハードマスクを施したのち、これに前記アライメントマーク用凹部に残る段差をアライメントマークとしたリソグラフィによって配線パターンを転写する工程と、前記配線層の該転写された配線パターン以外の部分をエッチング除去する工程とをさらに備え、
前記配線材料の堆積以前における前記平坦化した面と前記アライメントマーク用凹部に残存する埋め込み膜の表面との段差が、前記配線層に対するエッチング除去工程の後、同段差部に配線材料が残存しない値となるように前記埋め込み膜の堆積膜厚が制御されるものであって、
前記配線層に対するエッチング除去工程の後に前記段差部に配線材料が残存する前記段差の臨界値を予め求め、前記段差が前記臨界値を超えないように前記埋め込み膜の堆積膜厚が制御されることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、前記絶縁膜の堆積形成に先立ち、少なくとも前記アライメントマーク用凹部の形成位置下方にエッチングストッパ膜を設けることを特徴とする半導体装置の製造方法。
【請求項４】
前記化学機械研磨による平坦化ののち、その平坦化した面と前記アライメントマーク用凹部に残存する埋め込み膜の表面との段差が０．１μｍ以上となるように前記埋め込み膜の堆積膜厚が制御される請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記化学機械研磨による平坦化ののち、その平坦化した面と前記アライメントマーク用凹部に残存する埋め込み膜の表面との段差が０．５μｍ以下となるように前記埋め込み膜の堆積膜厚が制御される請求項１〜４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記配線層として、アルミニウム（Ａｌ）が含まれる材料を用いる請求項１〜５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記絶縁膜として積層膜を用い、その積層構造の少なくとも一部に有機ＳＯＧ膜を含ませる請求項１〜６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記埋め込み膜として、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、シリコン（Ｓｉ）、およびこれらの少なくとも１つを含有する合金、のうちのいずれかが含まれる材料を用いる請求項１〜７のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法にかかり、詳しくは多層化配線等での積層膜の位置合わせに用いられるアライメントマークの形成方法に関する。
【０００２】
【従来の技術】
近年の半導体装置の高集積化、微細化にともない、半導体装置を製造する際のリソグラフィ工程でも、露光の焦点深度がさらに減少される傾向にあり、認識可能な許容段差がますます小さくなってきている。このため、膜の表面をグローバルに平坦化することのできる化学機械的研磨（ＣＭＰ）法が、絶縁膜の平坦化のみでなく、絶縁膜への埋め込み配線の形成にも用いられるようになっている。
【０００３】
たとえば、埋め込み配線の一形態として、多層配線の層間を接続するためのプラグがあるが、このプラグの形成にもＣＭＰ法が広く適用されている。
また、多層配線を形成する場合には、基板上にすでに形成されているパターンとリソグラフィ工程により転写するマスクパターンとの位置合わせ（アライメント）を精度よく行う必要がある。
【０００４】
図８は、一般に行われている半導体基板の位置合わせを高精度に行うためのアライメントずれ量の補正方法について、その補正手順を示したものである。
この方法ではまず、前回の生産ロットのサンプルとなる半導体基板（パイロットウェハ）にて算出された位置合わせのずれ量（要因データ）を初期値として（ステップＳ８１）、今回露光を施す生産ロットのパイロットウェハの露光現像処理を行う（ステップＳ８２）。次に、このパイロットウェハにおけるアライメント測定を行い、そのずれ量の要因を解析する（ステップＳ８３）。そして、これにより得られた要因データを今回の生産ロットの残りのウェハに対する要因データとするとともに、次回の生産ロットの要因データの初期値とする（ステップＳ８４）。当該生産ロットの残りのウェハについて露光現像処理を実施する（ステップＳ８５）。なお、このようなアライメントずれ量の補正方法は、たとえば特開平１１−５４４０４号公報などにその詳細が記載されている。
【０００５】
【発明が解決しようとする課題】
ただし、このような方法によりアライメントずれ量を補正するためには、半導体基板上にすでに形成されているアライメントマークの位置を正確に認識する必要がある。
【０００６】
たとえば、シリコン基板上にＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ  ）素子が形成され、それらが多層化された配線により接続されて構成される半導体装置は、図９および図１０にその製造プロセスを示す以下の工程を経て作られる。
【０００７】
［工程１］（図９（ａ））
素子１１０が形成されたシリコン基板１１１の上面に絶縁膜１１２を形成し、形成した絶縁膜１１２をエッチングすることにより素子１１０とのコンタクトのための埋め込み配線が形成されるホール１１３およびアライメントマーク１１４を形成する。
【０００８】
［工程２］（図９（ｂ））
ホール１１３に埋め込む金属膜（埋め込み膜）１１５を、［工程１］によって得られた表面に対してその膜厚が一様に成長するように堆積させる。
【０００９】
［工程３］（図９（ｃ））
得られた金属膜１１５の表面を、絶縁膜１１２が露出するまでＣＭＰ法により研磨する。これにより、ホール１１３に金属膜１１５を配線として埋め込んだ埋め込み配線であるプラグ１１６が形成される。
【００１０】
［工程４］（図１０（ａ））
研磨された表面の上層にプラグ１１６と接続する配線パターンを形成するための配線材料を堆積させて配線層１１８を形成する。
【００１１】
［工程５］（図１０（ｂ））
リソグラフィ工程により転写するマスクパターン１１９を、アライメントマーク１１４の位置を基準として位置合わせし、配線層１１８をエッチングするためのレジスト１２０をパターニングする。
【００１２】
上記多層化された配線を有する半導体装置は通常、このような工程を経て製造されるが、上記各層の成膜条件などによっては、アライメントマーク１１４をなす凹部が金属膜１１５によって完全に埋められてしまうことがある（図９（ｃ））。この場合、上記［工程３］においてＣＭＰ法により研磨したあとの表面は完全に平坦化されてしまい、アライメントマーク１１４の位置を反映した段差は残存しなくなってしまう。特に、上記［工程４］において堆積される配線材料として、たとえばアルミニウム（Ａｌ）などを用いた場合、この材料自体が不透明であるためにアライメントマーク１１４の位置を認識することができなくなってしまう。このとき、たとえ上記［工程３］において得られる表面がアライメントマーク１１４上方にその位置を反映してわずかな高低差の段差を生じる場合であっても、その認識精度は決して高くない。
【００１３】
本発明は、上記実情に鑑みてなされたものであり、その目的は、ＣＭＰ法を用いて埋め込み配線を形成する場合であっても、その上層に形成するパターンを位置合わせするためのアライメントマークを認識できるかたちで的確に形成することのできる半導体装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
請求項１に記載の発明は、半導体装置の製造方法として、半導体基板上方に絶縁膜を堆積して、その絶縁膜に埋め込み配線用凹部と位置合わせのためのアライメントマーク用凹部とをエッチング形成するとともに、これらエッチング形成した凹部を含む前記絶縁膜の表面に前記埋め込み配線とする埋め込み膜を堆積し、その堆積した埋め込み膜の表面を前記絶縁膜の上面が露出するまで化学機械研磨により平坦化することによって、アライメントマークともども、前記埋め込み配線用凹部に前記埋め込み膜を選択的に形成する方法であって、前記埋め込み膜の堆積に際し、その膜厚を、前記エッチング形成したアライメントマーク用凹部の深さ未満でかつ、同アライメントマーク用凹部の最小開口距離の半分未満の値に制御することをその要旨とする。
【００１５】
上記方法によれば、上記アライメントマーク用凹部に埋め込み膜が上記絶縁膜の表面を超えて堆積されることはなくなる。このため、化学機械研磨による平坦化技術を用いて上記埋め込み配線を形成する場合であっても、アライメントマークの位置を反映した段差を確実に残存させることができる。したがって、その段差を基準として上記絶縁膜の上層に形成するパターンの位置合わせをより確実に行うことができるようになる。
【００１６】
また、請求項２に記載の発明は、半導体装置の製造方法として、半導体基板上方に絶縁膜を堆積して、その絶縁膜に埋め込み配線用凹部と位置合わせのためのアライメントマーク用凹部とをエッチング形成するとともに、これらエッチング形成した凹部を含む前記絶縁膜の表面に前記埋め込み配線とする埋め込み膜を堆積し、その堆積した埋め込み膜の表面を前記絶縁膜の上面が露出するまで化学機械研磨により平坦化することによって、アライメントマークともども、前記埋め込み配線用凹部に前記埋め込み膜を選択的に形成する方法であって、前記アライメントマーク用凹部をその深さが前記絶縁膜の膜厚に等しくなるように形成するとともに、前記埋め込み膜の堆積に際し、その膜厚を、前記絶縁膜の膜厚未満でありかつ、前記アライメントマーク用凹部の最小開口距離の半分未満の値に制御することをその要旨とする。
【００１７】
上記方法によれば、上記アライメントマーク用凹部に埋め込み膜が上記絶縁膜の表面を超えて堆積されることはなくなる。このため、化学機械研磨による平坦化技術を用いて上記埋め込み配線を形成する場合であっても、アライメントマークの位置を反映した段差を確実に残存させることができる。したがって、その段差を基準として上記絶縁膜の上層に形成するパターンの位置合わせをより確実に行うことができるようになる。しかもこの場合、上記アライメントマーク用凹部の深さが上記絶縁膜の膜厚に等しくなるようにエッチングされる。このため、上記絶縁膜および埋め込み膜の膜厚のみによって決まる簡素な条件にしたがって、上記アライメントマークの位置を反映した段差を得ることができるようになる。
【００１８】
更に、請求項１又は２に記載の発明において、前記化学機械研磨による平坦化ののちに、前記埋め込み膜の残存する前記アライメントマーク用凹部も含めてその平坦化した面に、前記埋め込み配線用凹部に選択的に形成された埋め込み膜と電気的に導通される配線材料を堆積する工程と、その堆積した配線層の表面にハードマスクを施したのち、これに前記アライメントマーク用凹部に残る段差をアライメントマークとしたリソグラフィによって配線パターンを転写する工程と、前記配線層の該転写された配線パターン以外の部分をエッチング除去する工程とをさらに備え、前記配線材料の堆積以前における前記平坦化した面と前記アライメントマーク用凹部に残存する埋め込み膜の表面との段差が、前記配線層に対するエッチング除去工程の後、同段差部に配線材料が残存しない値となるように前記埋め込み膜の堆積膜厚が制御されるものであって、前記配線層に対するエッチング除去工程の後に前記段差部に配線材料が残存する前記段差の臨界値を予め求め、前記段差が前記臨界値を超えないように前記埋め込み膜の堆積膜厚が制御されることが望ましい。
一般に、プラグ等の埋め込み配線が設けられた絶縁層の上層にはその絶縁層内に配線パターンが形成されることが多い。この場合、この配線パターンを形成するためのエッチングによって、アライメントマーク内部に堆積した配線層が完全に除去されないでアライメントマーク内部の表面に残留物として残ってしまうことがある。
このエッチング残留物は、後続の工程において、アライメントマーク位置の正常な認識を阻害したり、同残留物の膜表面への飛散を原因とした膜の異常成長を発生させるなどの悪影響を及ぼすようになる。
この点上記方法によれば、上記段差部が、上記配線層のエッチングののちにも同段差部にエッチング残留物を残さない深さに形成される。このため、上記配線層のパターニング後の工程においてもその位置合わせが確実にできるようになるとともに、上記残留物に起因する膜の異常成長の発生が防止されるようになる。
なお、「ハードマスク」とは配線層をエッチングする際に、レジストのみによる耐エッチング性が不十分な場合に、配線層を過度に除去してしまうのを防止するために、該配線層の上層に堆積される膜である。
また、請求項３に記載の発明は、請求項２に記載の半導体装置の製造方法において、前記絶縁膜の堆積形成に先立ち、少なくとも前記アライメントマーク用凹部の形成位置下方にエッチングストッパ膜を設けることをその要旨とする。
【００１９】
上記方法によれば、上記絶縁膜がオーバエッチングされる場合であっても、上記アライメントマーク用凹部として上記絶縁膜を超えたエッチング除去が上記エッチングストッパにより防止され、同凹部の深さを上記絶縁膜の膜厚に等しくすることができるようになる。このため、請求項２に記載の発明を好適に実施することができるようになる。
【００２０】
また、請求項４に記載の発明は、請求項１〜３のいずれかに記載の半導体装置の製造方法において、前記化学機械研磨による平坦化ののち、その平坦化した面と前記アライメントマーク用凹部に残存する埋め込み膜の表面との段差が０．１μｍ以上となるように前記埋め込み膜の堆積膜厚が制御されることをその要旨とする。
【００２１】
上記方法によれば、上記段差が０．１μｍ以上確保されて確実に認識されるため、その段差を基準として的確な位置合わせをすることができるようになる。
【００２３】
また、請求項５に記載の発明は、請求項１〜４のいずれかに記載の半導体装置の製造方法において、前記化学機械研磨による平坦化ののち、その平坦化した面と前記アライメントマーク用凹部に残存する埋め込み膜の表面との段差が０．５μｍ以下となるように前記埋め込み膜の堆積膜厚が制御されることをその要旨とする。
【００２４】
上記方法によれば、上記平坦化した面と上記アライメントマーク用凹部に残存する埋め込み膜の表面との段差が０．５μｍ以下となり、その段差内部に堆積される上記配線層およびハードマスクの堆積量が一定量以下に制限される。このため、上記段差内部に残留物が残らないように配線層のエッチングをすることができるようになる。したがって、後続の工程における膜の形成が、確実な位置合わせと異常成長のない膜の堆積をもって適切に行われるようになる。
【００２５】
また、請求項６に記載の発明は、請求項１〜５のいずれかに記載の半導体装置の製造方法において、前記配線層として、アルミニウム（Ａｌ）が含まれる材料を用いることをその要旨とする。
【００２６】
上記方法によれば、配線材料として広く使用されているＡｌまたはＡｌ合金を用いて、上記段差内部にエッチング残留物を残すことなく配線パターンを形成することができるようになる。
【００２７】
また、請求項７に記載の発明は、請求項１〜６のいずれかに記載の半導体装置の製造方法において、前記絶縁膜として積層膜を用い、その積層構造の少なくとも一部に有機ＳＯＧ膜を含ませることをその要旨とする。
【００２８】
上記方法によれば、絶縁膜として容易に厚い膜厚を得ることができ、かつ誘電率の低い特性をもつ有機ＳＯＧ膜が、少なくとも上記絶縁膜の積層構造の一部として用いられる。このため、上記絶縁膜を形成する表面に大きな段差が存在する場合であっても、その段差を容易に平坦化させることができるようになる。
【００２９】
そして、請求項８に記載の発明は、請求項１〜７のいずれかに記載の半導体装置の製造方法において、前記埋め込み膜として、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、シリコン（Ｓｉ）、およびこれらの少なくとも１つを含有する合金、のうちのいずれかが含まれる材料を用いることをその要旨とする。
【００３０】
上記方法によれば、上記半導体基板上方の積層構造を構成するさまざまな材料に対応して、適切な材料による埋め込み配線を形成することができるようになる。
【００３１】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明にかかる半導体装置の製造方法を具体化した第１の実施の形態について、図１および図２を使って説明する。なお、この第１の実施の形態においては、先の図９および図１０に例示したように、シリコン基板上にＭＯＳＦＥＴ素子が形成されて、その素子との接続を確保するプラグが絶縁膜に埋め込まれて形成される工程を例に挙げて説明する。
【００３２】
図１および図２は、下記［工程１］〜［工程５］を経て形成される半導体装置の断面構造を例示している。これらの工程は、基本的には先に図９および図１０を使って説明した［工程１］〜［工程５］と同じである。ここでは、先に説明した各工程において相違する点とともに、さらに具体的な内容を補足しつつ説明する。
【００３３】
［工程１］（図１（ａ））
素子１０が形成されたシリコン基板１１の上層に絶縁膜１２を形成し、その絶縁膜１２にホール１３とアライメントマーク１４とを形成する。［工程１１］では、アライメントマーク１４をなす凹部の深さについては特に触れなかったが、本実施の形態においては、上記凹部の深さは素子１０との接続を行うプラグを埋め込む絶縁膜１２の膜厚Ｔ１２と等しくなるようにエッチング形成されている。また、そのアライメントマーク１４の平面形状は矩形をなしている。そして、その最小開口距離の値すなわち上記矩形の短辺寸法Ｗａは絶縁膜１２の膜厚Ｔ１２の２倍を超える値としてある。また、この絶縁膜１２は、有機ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ  ）膜からなる絶縁膜を含む積層構造をなしている。この有機ＳＯＧ膜は、厚い絶縁膜を容易に得ることができる。このため、下地となるシリコン基板１１の上面に大きな段差があってもこれを好適に平坦化することができるようになっている。
【００３４】
［工程２］（図１（ｂ））
金属膜（埋め込み膜）１５を堆積させてホール１３に配線材料を埋め込む。金属膜１５は、その膜厚が表面に対して一様に成長するように堆積され、その堆積にあたっては金属膜１５の膜厚Ｔ１５が絶縁膜１２の膜厚Ｔ１２を超えないように制御されている。このとき、円筒状をなしてその開口寸法が膜厚Ｔ１２より小さく形成されているホール１３の内部には、金属膜１５が隙間なく埋め込まれる。
【００３５】
［工程３］（図１（ｃ））
得られた表面をＣＭＰ法により研磨する。これにより、ホール１３の内部にプラグ１６が形成される。その一方、アライメントマーク１４をなす凹部の上面には、同マーク１４の位置を的確に反映した段差１７とその段差１７がなす窪み５１とが形成される。
【００３６】
［工程４］（図２（ａ））
配線材料を、その膜厚が窪み５１の開口寸法と比較して十分小さくなる範囲となるように堆積させて配線層１８を形成する。これにより、窪み５１の上層には、配線層１８の形成後もアライメントマーク１４の位置を的確に反映した窪み５２が残存する。
【００３７】
［工程５］（図２（ｂ））
窪み５２を基準として、リソグラフィ工程により転写するマスクパターン１９を位置合わせし、配線層１８をエッチングするためのレジスト２０をパターニングする。
【００３８】
こうして、絶縁膜１２にエッチング形成されたアライメントマーク１４の位置は、金属膜１５および配線層１８が堆積されたのちにも窪み５１そして窪み５２の位置に確実に継承される。したがって、配線層１８が不透明であれ、そのエッチングのためのレジスト２０が、アライメントマーク１４の位置を反映した窪み５２に的確に位置合わせされてパターニングされる。
【００３９】
以上説明したように、この第１の実施の形態にかかる半導体装置の製造方法によれば、以下のような効果を得ることができるようになる。
（１）絶縁膜１２にプラグ１６を形成するにあたって、エッチング形成された凹部を含む絶縁膜１２の表面に金属膜１５を堆積させ、この表面をＣＭＰ法にて絶縁膜１２の上面が露出するまで研磨する。このとき絶縁膜１２にその膜厚Ｔ１２と等しい深さに形成されたアライメントマーク１４をなす凹部には、金属膜１５が絶縁膜１２の膜厚Ｔ１２に満たない膜厚で積層される。このため、アライメントマーク１４の位置を反映した窪み５１が確実に形成されるようになる。
【００４０】
（２）この窪み５１を位置合わせの基準として、さらに上層のパターン形成を的確に行うことができるようになる。
（第２の実施の形態）
次に、本発明にかかる半導体装置の製造方法を具体化した第２の実施の形態について、図１１と図１２、および図３〜図５を使って説明する。
【００４１】
一般に、絶縁膜のパターンを形成する際には、その膜に対するエッチングを完全に行うために、その進行速度のばらつきを吸収して確実にパターニングできるようにある程度過剰にエッチングすることがある（オーバエッチング）。以下に、アライメントマークをなす凹部の深さがオーバエッチングされて層間絶縁膜の膜厚を超える場合に、ＣＭＰ法を用いてプラグを形成する工程を、図１１および図１２を使って説明する。
【００４２】
このプラグ形成に際しては、まず、図１１（ａ）に示されるように、下地層１２１の上層に形成された絶縁膜１２２とその絶縁膜１２２の層内に形成された配線との表面に、層間絶縁膜１２４を積層する。その層間絶縁膜１２４には、エッチングによりホール１２５とそれとの位置合わせのためのアライメントマーク１２６とが形成される。層間配線としてのプラグが形成されるホール１２５の底面には通常、そのプラグと接続される配線１２３が設けられている。この場合、配線１２３はエッチングストッパとして機能するため、層間絶縁膜１２４がオーバエッチングされるとアライメントマーク１２６をなす凹部は、層間絶縁膜１２４を超えて絶縁膜１２２の達してエッチング形成される。
【００４３】
こうして得られたホール１２５およびアライメントマーク１２６を含む表面に、図１１（ｂ）に示されるように、プラグを形成するための金属膜（埋め込み膜）１２７を堆積させる。
【００４４】
続いて、金属膜１２７が堆積された表面を、図１１（ｃ）に示されるように、層間絶縁膜１２４の上面が露出するまでＣＭＰ法により研磨する。これにより、ホール１２５に埋め込まれた金属膜１２７が研磨されてプラグ１２８が形成される。また、オーバエッチングされて形成されたアライメントマーク１２６上には、金属膜１２７の堆積とそれに続く研磨によってアライメントマーク１２６の位置を反映した段差１２９が形成される。
【００４５】
さらに、プラグ１２８の上面と段差１２９がなす窪み１３０とを含む層間絶縁膜１２４の表面に、図１２（ａ）に示されるように、プラグ１２８の上層配線層としてのＡｌ合金膜１３１とハードマスク１３２とをこの順に堆積させる。これにより、窪み１３０の上面に窪み１３５が形成される。ハードマスク１３２は、こののちにＡｌ合金膜１３１に対して施されるエッチングの際に、レジストを補強して配線パターンが腐蝕されるのを防止するために設けられる。
【００４６】
こうして得られた表面にレジスト１３３を堆積させ、この表面に窪み１３５を位置合わせ基準とするリソグラフィによって配線パターンを転写し（図１２（ｂ））、エッチングを施す（図１２（ｃ））。
【００４７】
ここで、窪み１３０は層間絶縁膜１２４の表面から深く設けられており、したがって同窪み１３０の開口面の段差１２９においてはＡｌ合金膜１３１およびハードマスク１３２が大きなオーバハング形状をなして堆積される。このため、Ａｌ合金膜１３１をオーバエッチングしてもその窪み１３０にエッチング残留物１３４を残してしまうことがある。
【００４８】
上記のように、エッチング残留物１３４が表面に異物として残ってしまうと、後続の工程において、同残留物１３４がアライメントマークの位置の正常な認識を阻害する要因となる。さらに、エッチング残留物１３４が膜表面に飛散した場合には、その部位において膜の異常成長を発生させるなどの悪影響を及ぼすこともある。
【００４９】
そこで、この第２の実施の形態においては、積層膜の位置合わせの際にエッチング残留物に起因して発生する膜形成への悪影響をも除去するようにしている。まず、図３（ａ）に示されるように、下地層２１の上層に形成された絶縁膜２２とその絶縁膜２２の層内に形成された配線２３との表面に、有機ＳＯＧ膜からなる層間絶縁膜２４を積層する。そして、その層間絶縁膜２４をエッチングして、ホール２５とそのホール２５と位置合わせをするためのアライメントマーク２６とを形成する。このアライメントマーク２６の平面形状は矩形をなしており、またホール２５の底面には配線２３が設けられている。この配線２３は、層間絶縁膜２４にホール２５とアライメントマーク２６とを形成する際、エッチングストッパとして機能する。すなわち、エッチングを十分施したのちには、図３（ａ）に示されるように、ホール２５がその深さを確実に層間絶縁膜２４の膜厚と等しくして形成される一方、アライメントマーク２６をなす凹部は層間絶縁膜２４がオーバエッチングされて絶縁膜２２に達してエッチング形成される。
【００５０】
そして、本実施の形態においては、続いて行われる金属膜の堆積にあたってその膜厚が以下のように制御される。
このホール２５およびアライメントマーク２６を含む表面に、ホール２５のバリア膜として窒化チタン（ＴｉＮ）を「１０ｎｍ」成膜する（図示略）。続いて、その表面に金属膜２７としてタングステン（Ｗ）をその膜厚の成長を監視しつつ、ＣＶＤ法により「０．５μｍ」堆積させる（図３（ｂ））。ここで、金属膜２７の堆積にあたっては、この膜厚Ｔ２７を次の条件を満たすように設定する。
【００５１】
（イ）矩形をなすアライメントマーク２６の短辺寸法Ｗｂの半分未満とする。
（ロ）アライメントマーク２６をなす凹部の深さＤ１から「０．１μｍ〜０．５μｍ」減じた範囲とする。
【００５２】
すなわち金属膜２７の膜厚Ｔ２７が
Ｔ２７  ≦  （１／２）Ｗｂ
かつ（Ｄ１  −  ０．５μｍ）  ≦  Ｔ２７  ≦  （Ｄ１  −  ０．１μｍ）
の範囲となるように、その膜成長を制御する。
【００５３】
続いて、この金属膜２７が堆積された表面を、層間絶縁膜２４の上面が露出するまでＣＭＰ法により研磨する（図３（ｃ））。こうして、層間絶縁膜２４の膜内にプラグ２８が形成され、また、アライメントマーク２６上にはその位置を反映した段差２９が形成される。
【００５４】
ここで、上記（イ）は、アライメントマーク２６に金属膜２７が埋め込まれて研磨されたのちにも、同マーク２６をなす凹部の側壁からの同膜２７の成長により、その開口部が塞がれてしまうのを防止する条件である。また、上記（ロ）は、上記研磨後に金属膜２７の段差２９がなす窪み３０の深さＤ２（すなわち（Ｄ１−Ｔ２７））が「０．１μｍ〜０．５μｍ」の範囲に形成するための条件である。本実施の形態においては、アライメントマーク２６の短辺寸法Ｗｂは深さＤ１と比較して十分大きく設定されているため、以後は上記条件（ロ）に着目して説明する。
【００５５】
続いて、上記プラグ２８の上面と段差２９がなす窪み３０とを含む層間絶縁膜２４の表面に、図４（ａ）に示されるように、プラグ２８の上層配線層を堆積させる。まず、この配線材料としてＡｌ合金をスパッタ法にて堆積させてＡｌ合金膜３１を形成し、さらにその上層にＡｌ合金膜３１のエッチングに対するハードマスク３２を形成する。このとき形成される各膜の膜厚は、Ａｌ合金膜３１が「０．４μｍ」であり、ハードマスク３２が「０．０５μｍ」である。これらの膜の堆積に際しても、窪み３０の開口寸法Ｗｂはその深さＤ２と比較して十分大きいため、これらＡｌ合金膜３１およびハードマスクが堆積されたのちにも、アライメントマーク２６の上面には窪み３０の位置を反映した窪み３５が形成される。
【００５６】
こうして形成された窪み３５を含むハードマスク３２の表面にレジスト３３を堆積させ、その窪み３５を位置合わせ基準とするリソグラフィによって配線パターンを転写する。（図４（ｂ））。
【００５７】
そして、このレジスト３３がパターニングされたＡｌ合金膜３１をハードマスク３２ともどもエッチングし、そののちにレジストを除去することにより、層間配線であるプラグ２８に的確に位置合わせされた配線パターン３６が形成される（図４（ｃ））。
【００５８】
ここで、窪み３０の深さＤ２を変化させたときに、レジスト３３をパターニング形成するリソグラフィ工程時の位置合わせ用窪み３０が認識できるか否か、また、Ａｌ合金膜３１のエッチング後に窪み３０にエッチング残留物が残存するか否か、の２点について発明者らが実験した結果を図５に示す。
【００５９】
図５に示されるように、窪み３０の深さＤ２が、「０．１μｍ」未満では窪み３０の認識をすることができず、また「０．５μｍ」を超える値では窪み３０内に堆積されたＡｌ合金膜３１およびハードマスク３２を除去しきれずエッチング残留物を残存させてしまうことがわかる。
【００６０】
この第２の実施の形態においては、窪み３０の深さＤ２が「０．１μｍ〜０．５μｍ」の範囲内に形成されるように、金属膜２７の膜厚を制御して堆積させている。このため、Ａｌ合金膜３１をエッチングするためのレジスト３３が、窪み３５すなわちアライメントマーク２６に的確に位置合わせされてパターニングされるとともに、窪み３０にエッチング残留物を残存させることなく同エッチングを完了させることができる。
【００６１】
以上説明したように、この第２の実施の形態にかかる半導体装置の製造方法によれば、先の第１の実施の形態にて得られる効果に加えて、以下のような効果を得ることができるようになる。
【００６２】
（３）金属膜２７の堆積膜厚Ｔ２７が、アライメントマーク２６がなす凹部の深さＤ１から「０．１μｍ〜０．５μｍ」を減じた値の範囲となるように堆積される。このため金属膜２７を層間絶縁膜２４の上面が露出するまで研磨したのちには、アライメントマーク２６の内部に金属膜２７の堆積形状に沿って窪み３０が形成される。そして、この窪み３０はアライメントマーク２６の位置を反映して形成され、その深さＤ２の値の範囲は「０．１μｍ〜０．５μｍ」に調整される。
【００６３】
（４）上記深さＤ２の範囲で形成された窪み３０は、プラグ２８を含む層間絶縁膜２４の上層にＡｌ合金膜３１およびハードマスク３２が堆積されたのちには、アライメントマーク２６の位置情報を窪み３５に継承する。そして、窪み３５は、Ａｌ合金膜３１のエッチング用のレジスト３３をパターニング形成するための位置合わせ基準としてそのリソグラフィ工程時に確実に認識できるようになる。さらに、この窪み３０の上層に堆積されていたＡｌ合金膜３１およびハードマスク３２は、同窪み３０内に残留物を残すことなくエッチング除去される。このため、形成した配線パターン３６のさらに上層に、この窪み３０を位置合わせ基準として的確なパターン形成をすることができるようになる。このように、窪み３０内にエッチング残留物が残らないため、さらにその上層に膜を形成する際に、その残留物に起因する膜の異常成長の発生を防止することができるようにもなる。
【００６４】
なお、上記各実施の形態は以下のように変更して実施してもよい。
・上記第１の実施の形態においては、アライメントマーク１４が素子１０の形成面であるシリコン基板１１の上層の絶縁膜１２に、同膜１２の膜厚Ｔ１２に等しい深さをなす凹部として形成されて、その素子１０との接続のためのホール１３を形成する場合について例示したが、必ずしもこの構成に限定されるものではない。本実施の形態に例示した絶縁膜１２は、さらに上層の膜を下地層として形成された層間絶縁膜であってもよい。
【００６５】
・上記第１の実施の形態においては、シリコン基板上に形成されている素子がＭＯＳＦＥＴである場合について説明したが、バイポーラトランジスタなど他の素子であってもよい。
【００６６】
・上記第２の実施の形態においては、金属膜２７の堆積に先立って窒化チタン（ＴｉＮ）からなるバリア膜を成膜する場合について例示したが、このバリア膜の成膜は必ずしも必要でない。またバリア膜は、採用する金属膜の材料に応じて適宜変更して成膜してもよい。
【００６７】
・上記第２の実施の形態においては、金属膜（埋め込み膜）２７としてタングステン（Ｗ）をＣＶＤ法により堆積させる場合について例示したが、他の金属を他の方法で堆積させてもよい。たとえば、配線材料として銅（Ｃｕ）を電解メッキ法または無電解メッキ法により金属膜として堆積させてもよい。また、導電性の配線材料であれば金属でなくてもよい。これら埋め込み膜は、要は、堆積する膜の膜厚を表面に対して一様に成長させることができる配線材料を使用して、その堆積膜厚を精度よく制御することができる成膜方法により形成されさえすればよい。こうした埋め込み膜の配線材料としては、たとえば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、シリコン（Ｓｉ）、およびこれらの少なくとも１つを含有する合金、のうちのいずれかを含んでいるものなどが挙げられる。
【００６８】
・上記第２の実施の形態において例示した各層の成膜膜厚は、上記に例示した値に限定されるものではなく、上記条件（イ）および（ロ）を満たす範囲で任意に設定することができる。
【００６９】
・上記第２の実施の形態においては、アライメントマーク２６をなす凹部の深さＤ１の値が、オーバエッチングにより層間絶縁膜２４の膜厚よりも大きい場合について例示したが、必ずしもこの構成に限定されるものではない。たとえば、アライメントマーク２６ａがエッチング形成される層間絶縁膜２４の下層の絶縁膜２２ａに、先の図３および図４にて説明した工程に対応して図６および図７に示すように、エッチングストッパを設けてもよい。このエッチングストッパは、たとえば、配線２３ａのパターン形成と同時に、アライメントマーク２６ａの形成位置に対応して同配線金属によるストッパパターン４１を形成しておくことにより、これを配設することができる（図６（ａ））。続いて、金属膜２７ａの堆積は、これの堆積膜厚Ｔ２７ａを、層間絶縁膜２４の膜厚Ｔ２４から「０．１μｍ〜０．５μｍ」減じた値の範囲となるように制御して行う（図６（ｂ））。そして、ＣＭＰ法を用いた表面の研磨によって、アライメントマーク２６ａの上層に形成される窪み３０ａの深さＤ３は「０．１μｍ〜０．５μｍ」の範囲に形成される（図６（ｃ））。したがって、先の図４において説明した工程と同様にして、さらにこの上層に窪み３０ａを位置合わせの基準とする的確なパターン形成が、異物を残すことなくできるようになる（図７（ａ）〜（ｃ））。すなわち、このような構成にすることにより、アライメントマーク２６ａをなす凹部の深さの値を、層間絶縁膜２４に対してオーバエッチングを施してもそのエッチング度合いによらず確実に層間絶縁膜２４の膜厚Ｔ２４と等しく形成することができる。このため、層間絶縁膜と金属膜との膜厚のみによって決まるより簡潔な条件設定により窪み３０ａが好適に形成され、それによってアライメントマーク２６ａによる位置合わせをより確実に行うことができるようになる。さらに、ストッパパターン４１は、必ずしも配線２３ａと同時に形成する必要はない。また、その形成にあたっては、配線２３ａと同じ金属でなくてもよいし、絶縁膜２２ａの膜厚と同じ膜厚に形成する必要もない。要は、ストッパパターン４１が層間絶縁膜２４のオーバエッチングに対してエッチングストッパとして機能し、アライメントマーク２６ａをなす凹部が的確な深さで得られ、そしてＣＭＰ法による金属膜２７ａの研磨ののちに窪み３０ａの深さＤ３が「０．１μｍ〜０．５μｍ」の範囲に形成されさえすればよい。
【００７０】
・上記各実施の形態において説明したアライメントマークの平面形状は矩形である必要はない。位置合わせの基準として認識可能であればどのような形状であってもよい。
【００７１】
・上記各実施の形態においては、アライメントマークをエッチング形成する絶縁膜が有機ＳＯＧ膜を有して構成されている場合について例示したが、他の絶縁膜、たとえば無機ＳＯＧ膜などであってもよい。
【００７２】
・上記各実施の形態においては、埋め込み配線として絶縁膜内にプラグを形成する場合について例示したが、上記アライメントマークの形成方法の適用は必ずしもこのプラグによる配線のみに限定されるものではない。たとえば、上記プラグの形成に代えて、埋め込み配線としてＣｕなどによる絶縁膜内のダマシン配線の形成に適用してもよい。
【００７３】
・上記各実施の形態においては、埋め込み膜の堆積あるいは研磨に先立ってその表面からホウ素などをイオン注入してもよい。このイオン注入により、埋め込み膜と絶縁膜との界面の密着強度の強化や有機ＳＯＧ膜などが含有する水分等の低減を図ることができる。これらの効果は、半導体装置としての製造性、信頼性の向上や、配線間容量の低減による性能の向上に寄与する。また、こののちにさらにこの基板に熱処理を加えることにより、埋め込み膜の再結晶化を促進させて、配線の信頼性を向上させることができるようになる。
【００７４】
・上記各実施の形態においては、半導体基板としてシリコン基板を使用した場合について例示したが、半導体装置を形成することができるどのような半導体基板であってもよい。
【００７５】
このほか、上記各実施の形態およびその変形例から把握することができる技術思想としては以下のものがある。
（１）前記請求項１〜９のいずれかに記載の半導体装置の製造方法において、前記埋め込み膜の堆積に先立って前記絶縁膜の少なくとも一部にイオン注入を行うことを特徴とする半導体装置の製造方法。
【００７６】
（２）前記埋め込み膜としてタングステン（Ｗ）が用いられ、その堆積がＣＶＤ法により行われる前記請求項１〜９および上記（１）のいずれかに記載の半導体装置の製造方法。
【００７７】
（３）前記埋め込み膜として銅（Ｃｕ）が用いられ、その堆積が電解メッキ法および無電解メッキ法のいずれかにより行われる前記請求項１〜９および上記（１）および（２）のいずれかに記載の半導体装置の製造方法。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置の製造方法の第１の実施の形態について、絶縁膜に形成したアライメントマークを位置合わせ基準としてプラグを形成する過程の例を示す断面図。
【図２】同第１の実施の形態について、配線層をパターニングする過程の例を示す断面図。
【図３】本発明にかかる半導体装置の製造方法の第２の実施の形態について、絶縁膜に形成したアライメントマークを位置合わせ基準としてプラグを形成する過程の例を示す断面図。
【図４】同第２の実施の形態について、配線層をパターニングする過程の例を示す断面図。
【図５】同第２の実施の形態について、異物を残すことなくアライメントマークを的確に認識するための条件の実験結果を示す図。
【図６】同第２の実施の形態の変形例について、絶縁膜に形成したアライメントマークを位置合わせ基準としてプラグを形成する過程の例を示す断面図。
【図７】同第２の実施の形態の変形例について、配線層をパターニングする過程の例を示す断面図。
【図８】一般のリソグラフィ工程およびエッチング工程の手順例を示す図。
【図９】従来の半導体装置の製造方法について、絶縁膜に形成したアライメントマークを位置合わせ基準としてプラグを形成する過程の例を示す断面図。
【図１０】従来の半導体装置の製造方法について、配線層をパターニングする過程の例を示す断面図。
【図１１】従来の半導体装置の製造方法について、絶縁膜に形成したアライメントマークを位置合わせ基準としてプラグを形成する過程の例を示す断面図。
【図１２】従来の半導体装置の製造方法について、配線層をパターニングする過程の例を示す断面図。
【符号の説明】
１０…素子、１１…シリコン基板、１２…絶縁膜、１３…ホール、１４…アライメントマーク、１５…金属膜、１６…プラグ、１７…段差、１８…配線層、１９…マスクパターン、２０…レジスト、２１…下地層、２２、２２ａ…絶縁膜、２３、２３ａ…配線、２４…層間絶縁膜、２５…ホール、２６、２６ａ…アライメントマーク、２７、２７ａ…金属膜、２８…プラグ、２９…段差、３１…Ａｌ合金膜、３２…ハードマスク、３３…レジスト、３６…配線パターン、４１…ストッパパターン、１３４…エッチング残留物。
【図１】
0003609761.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0003609761.tif 000011
【図１１】
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【図１２】
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